FR 2131935 A1 19721117 FR 7147252 A 19711229 Comme on le sait, les circuits de sélection servent à sélectionner, sur la base d'une adresse mémoire effective, une position de mémoire déterminée parmi n positions d'une mémoire de données, soit pour y introduire une nouvelle information, soit pour en extraire l'information mémorisée. Lors des opérations d'e- criture et de lecture, il passe, dans les circuits de sélection, des courants de niveaux différents qui sont déterminants pour le dimensionnement de ces circuits. Le dimensionnement est particulièrement critique dans le cas de mémoires de données à accès direct, dans lequelles les circuits de sélection sont dimensionnés comme s'ils étaient constamment en service.Il en résulte que le coefficient d'utilisation des composants dont ils sont constitués est très faible, car ces composants sont choisis en tenant compte du cas extrême où les pertes de puissance s'élèvent dans une mesure disproportionnée. Ce dimensionnement des circuits de sélection était nécessaire jusqu'ici pour garantir à tout moment un accès direct Mais cela s'oppose à la construction de mémoires rapides et économiques. L'invention a pour but de méditer à ces inconvénients et de fournir un circuit de sélection intégrable. Conformément à l'invention, ce but est atteint grâce au fait que les circuits de sélection sont dimensionnés pour des conditions moyennes de charge qui correspondent au service normal et qu'il est prévu des dispositifs de contre qui veillent à ce que les circuits de sélection ne soient pas surchargés du point de vue de la puissance, même dans des conditions exceptionnelles, à savoir en cas d'appel permanent. Ce dimensionnement des circuits de sélection tient compte du fait qu'en cas d'exploitation normale d une mémoire à accès direct, l'adresse demandée change constamment. Les seules exceptions à cela n'apparaissent qu'en cas de dérangement ou à l'occasion d'essais de fonctionnement.Une seule et meme adresse peut alors être demandée sans discontinuer pendant une période quelconque, Si bien qu'un seul et même circuit de sélection travaille et, dans ces condi#ions, est surchargé. L'invention a par ailleurs pour but de fournir un montage pour la production d'un signal de contrôle par lequel les circuits de sélection sont protégés contre une surcharge. Confor ment à l'invention, ce but est atteint par le fait qu'un premier bloc intégré réalisé de façon connue en soi, sous forme de convertisseur de potentiel constitue l'étage d'entrée de deux émetteurs de signaux de contrôle montés en parallèle, bloc intégré dans lequel deux paires de transistors couplés par leurs émetteurs sont connectées respectivement par les connexions de base de leurs transistors, aux sorties complémentaires de deux portes ET, que l'une des deux résistances d'émetteur sous forme de composants discrets, est montée entre les connexions d'émetteur des transistors couplés par ovaires et une tension négative de service, tandis qu'un circuit RC simulant le comportement thermique d'un circuit de sélection est monté entre les connexions de collecteur des transistors connectés aux sorties inversées des portes ET et une tension positive de service et que les connexions de collecteur des autres transistors sont mises à la terre, par le fait qu'il est utilisé, comme étage de sortie pour l'évaluation du signal analogique de contrôle par rapport à une valeur thermique limite, un second bloc in*igré,réaMsé-defagon connue en-soi,sous forme de double comparateur différentiel, avec deux amplificateurs d'entrée qui sont connectés, par l'intermédiaire d'une autre porte ET raccordée par sa seconde entrée à la tension positive de service, aux deux entrées d'une porte OU ayant une sortie pour un signal de contrôle, et par le fait que l'une des entrées des amplificateurs d'entrée est mise à la terre, tandis que leur autre entrée est connectée à une connexion de collecteur des transistors du premier bloc intégré qui sont connectés au circuit RC. Avec ce dispositif de contrôle, il est possible de dimensionner les circuits de sélection en se basant sur une sorte de puissance nettement plus faible. En dehors d'autres mémoires de données à accès direct, cela est avantageux en particulier pour une mémoire à fil magnétique organisée dans laquelle seuls les mots peuvent être sélectionnés et dont la commande peut alors être réalisée aussi sous forme intégrée. Il est ainsi possible de satisfaire l'une des exigences qui sont actuellement imposées impérativement pour une mémoire rapide et économique. Les dispositifs de contrôle réalisés selon l'invention offrent l'avantage d'un nombre réduit de composants discrets et il est facile à construire, car il peut être formé à partir de composants du commerce.En outre, il est compatible du côté entrée avec la technique des circuits ECL et, du côté sortie, avec la technique des circuits TTL. Au surplus, en raison des caractéristiques des blocs intégrés qui sont utilisés, il possède des tolérances moins sévères qu'un montage corresoondant formé de composants discrets. Pour la construction d'un dispositif de contrôle associé aux circuits de sélection, cette forme de réalisation d'un émetteur de signaux de contrôle constitue un avantage additionnel. Certes, il serait possible en principe d'associer un dispositif de contrôle de ce genre à chaque circuit de sélection, mais cela se révèle moins judicieux, en raison des frais nécessaires. Par contre, il est beaucoup plus avantageux de prévoir le contrôle des circuits de sélection là où ne s'est pas encore produite la sélection d'une cellule de mémorisation déterminée parmi le nombre total n de ces cellules.Si par exemple, dans une mémoire dans laquelle seuls des mots peuvent être sélectionnés, l'égalité suivante s'applique au nombre total n des lignes de mot (i) n = 2k une adresse mémoire effective pour une ligne de mot parfaitement déterminée parmi les n lignes peut se composer de obits. Avec un signal d'adresse positif et négatif, on peut alors associer aux k positions de l'adresse mémoire un montage pour la production d'un signal de contrôle. Par une combinaison logique ET des sorties de tous les émetteurs de signaux de contrôle, il est alors possible de déceler la demande constante d'une seule et même adresse et, dans ce cas, de bloquer la demande de mémoire s'il apparaît une charge critique du circuit de sélection correspondant qui est sollicité en permanence. De cette manière, il est possible de construire, à partir d'un nombre limité d'émetteurs de signaux de contrôle, un dispositif de contrôle efficace dans lequel un émetteur de signaux de contrôle est associé à chaque circuit de sélection. Mais il peut être important dans bien des cas d'application, qu'en l'absence de l'association rigoureuse d'un émetteur de signaux de contrôle à un circuit de sélection, la charge moyenne de ce circuit de sélection au cours de nombreux cycles de mémoire ne sera pas décelée aussi nettement. A cela s'ajoute le fait aggravant qu'il consiste en ce qu'il apparaît des puissances de niveaux différents dans les circuits de sélection lors des opérations d'écriture et de lecture. Mais la charge d'un circuit de sélection dans les cycles de mémoire précédents est déterminante pour la puissance perdue instantanée dans ce circuit de sélection Il en résulte qu'une matrice de sélection peut Xetre dimensionnée pour des puissances perdues d'autant plus faibles que, dans le dispositif de contrôle, il est davantage tenu compte de ces "antécé- dents de charge" des circuits de sélection individuels. Par ailleurs, l'invention a pour but de réaliser le dispositif de contrôle associé à la matrice de sélection de telle sorte que les antécédents de charge de circuits de sélection individuels soient nettement pris en considération d'une manière aussi simple que possible, sans que les frais de circuiterie relatifs au dispositif de contrôle s'en trouvent notablement accrus. Conformément à l'invention, ce but est atteint par le fait qu'il est prévu, dans un dispositif de contrôle qui simule dans sa structure la matrice de sélection, deux groupes d'émetteurs de signaux de contrôle, correspondant respectivement aux rangées et aux colonnes de cette matrice, parmi lesquels un émetteur de signaux de contrôle peut être sélectionné chaque fois de façon analogue à la sélection de rangée ou de colonne dans la matrice de sélection. Un dispositif de contrôle ainsi réalisé est plus clair dans sa structure logique que la solution précédemment mentionnée, car des circuits de sélection parfaitement déterminés sont ici associés à chaque émetteur de signaux de contrôle. Par cette association, les antécédents de charge des circuits de sélection seront décelés plus nettement. A égalité de fiabilité de la mémoire, on peut admettre des puissances perdues plus faibles pour les circuits de sélection, car les cas de surcharge seront identifiés plus nettement. L'invention sera mieux comprise à l'aide de la description ci-après d'une forme de réalisation donnée à titre d'exemple et représentée au dessin annexé. La figure 1 est le schéma de principe, en soi connu, concernant le choix de circuits de sélection déterminés à partir d'une matrice de sélection. La figure 2 illustre, en un schéma par blocs, un exemple de réalisation d'une paire d'émetteurs de signaux de contrôle montés en parallèle, qui sont déjà combinés logiquement du côté sortie. La figure 3 illustre un exemple de réalisation d'un dispositif de contrôle associé à la matrice de sélection. Avec une matrice de sélection AM, il sera procédé en principe à une sélection #i sur n. En cas d'applications dans la mémoire de travail d'une installation de traitement de l'information, cela signifie le plus souvent le choix d'un circuit de sélection AS déterminé. L'information sur le point de savoir quel est le circuit de sélection AS recherché, est contenue dans l'information d'entrée EJ, laquelle est indiquée schématiquement sur la figure 1 et se présente en général sous la forme d'un nombre bicire à k positions par lequel n circuits de sélection AS peuvent être actionnés, avec (l) n = 2ke En vue d'un décodage simple, les circuits de sélection AS sont disposés en une matrice de sélection AN, qui comporte p rangées et q colonnes.Pour n circuits de sélection AS au total, on a : (2) p . q = nO A la suite d'un pré-décodage dans les réseaux décodeurs DNp' ou DNq', qui déterminent une rangée ou une colonne déterminée de la matrice de sélection AM par une sélection "1 sur p" et 1 sur q", le circuit de sélection AS pour lequel existe une coincidence, c'est-à-dire qui est connecte à la colonne et à la rangée choisies, est connecté. Les informations sur les sélections I sur p" et "1 sur q" à effectuer sont présentes dans les deux parties EJ1, EJ2 de l'information d'entrée EJ, sous la forme de nombres binaires à a positions et, respectivement, à b positions. On voit immédiatement que l'on peut établir les relations (3) a + b = k et (4) p = 2 Dans le cas particulier d'une matrice de sélection ANi carrée, on a : a = b et p = q, de sorte que 2a = 2b = k.Cette explication du schfma connu en soi pour le décodage de l'information d'entrée EJ a été donnée préalablement à la description des exemples de réalisation, afin de rendre claire la structure d'un dispositif de contrôle associé à cette matrice de sélection Ablo Toutefois, on commencera par décrire ci-après un exemple de réalisation d'un émetteur de signaux de contrôle. La figure 2 est le schéma de blocs de deux émetteurs de signaux de contrôle montés en parallèle, qui sont déjà combinés logiquement du côté sortie. Le montage contient, comme étage ge d'entrée, un premier bloc intégré Jl qui comporte un système de décodage compatible avec la logique ECL. Il se compose de deux paires de transistors T1, T2 et T3, T4, couplés par leurs émet teurs. Les connexions de base d'un transistor de chaque naire de transistors Ti, T2 et T3, T4 couplés par leurs émetteurs sont connectées respectivement aux sorties complémentaires a9uale pre mière et d'une seconde porte 2T UGI, UG2.Ces deux pores ET UG1 et UG2 comportent chacune trois entrées inversées. L'une de ces entrées est déjà câblée intérieurement et aboutit à une entrée extérieure EO. Les deux autres entrées de chacune des portes ET constituent respectivement les entrées extérieures El, E2 et E3, E4 des deux émetteurs de signaux de contrôle. L'entrée EO est une entrée pour un signal rythmeur qui possède essentiellement deux fonctions : il fixe un instant déterminé auquel les émetteurs de signaux de contrôle doivent être actionnés et, par sa durée, il peut reproduire un état de service déterminé de la mémoire. Les deux autres entrées El, E2 ou E3, E4 sont des entrées pour des signaux de sélection. Etant donné qu'à cette fin, chaque porte ET UGî ou UG2 possède plus d'une entrée, elle peut être utilisée en meme temps et dans une certaine mesure en tant qu'étage de décodage, si bien que les réseaux décodeurs, qui selectioent les émetteurs de signaux de contrôle individuels, seront simplifiés en conséquence dans leur construction. Pour chaque émetteur de signaux de contrôle, un circuit RC, Rl-Cl ou R2-C2 est associé à ce premier bloc intégré Ji. Ces circuits RC se composent du montage en parallèle d'une résistance Ri, R2 et d'un condensateur Cl, C2 et ils sont disposés entre une tension positive de service + #b = +5 V et le collecteur des transistors Il ou T3 qui sont connectés aux sorties inversées des portes ET, UGI ou UG2. Les collecteurs des deux autres transistors T2, T4 sont reliés à la terre.Les émetteurs des tranSistors T1 et T2 ou T3 et T4, qui sont couplés par paires à l'intérieur du bloc intégré Il, sont relies à une tension négative de service -Ub = -5 V, respectivement par l'intermédiaire des résistances d'émetteur R3, R4. Comme circuit de seuil et élément de combinaison logique des deux émetteurs de signaux de contrôle montés en parallèle, on utilise, du côté sortie, un second bloc intégré 32, également de type commercial, qui est exécuté sous forme de double comparateur différentiel. Il se compose de deux amplificateurs d'entrée V1 et V2 indépendants l'un de l'autre. La sortie de chacun de ces amplificateurs d'entrée VL, V2 est connectée a une entrée de l'une de deux autres portes ET, UG3 et UG4, dont les secondes entrées sont également reliées à la tension positive de service +Ub = 5 V.Par l'intermédiaire de ces portes ET, UG3 et UG4, les sorties des amplificateurs d'entrée V1 et V2 sont connectées aux entrées d'une porte OU, OG, qui comporte une sortie A constituant la sortie de signal des deux émetteurs-de signaux de contrôle montés en parallèle. Le mode de fonctionnement de ce montage va maintenant être expliqué. A l'application de signaux appropriés aux entrées EO, El et E2, un potentiel ECL logique élevé est appliqué à la sortie inversée de la première porte ET, UC i. De ce fait, le transistor TL connecté à cette sortie est passant et le circuit ni - Cl monté dans son circuit de collecteur est chargé avec un courant constant qui est réglable au moyen de la résistance d'émetteur R3 de l'une des paires de transistors T1, T2. Dans ces conditions, la tension au collecteur du transistor Il se déplace vers des valeurs négatives. De ce fait, l'amplificateur d'entrée V1 du second bloc, intégré 12 , qui est relié à ce-collecteur, est aussi au potentiel de ce collecteur, tandis que l'entrée positive est maintenue au potentiel de terre. Dès que le potentiel appliqué à l'entrée négative de l'amplificateur d'entrée V1 est plus bas que le potentiel de terre présent à sa seconde entrée, l'amplificateur d'entrée V1 délivre une tension suffisamment élevée pour que la porte ET UG3 qui lui est connectée soit passante, si bien qu'il apparaît, à la sortie A du second bloc intégré, un signal de sortie correspondant au niveau élevé de tension logique de la-tech- nique des circuits TTL, En raison de la construction symétrique des deux blocs intégrés, il en va de même pour le second émetteur de signaux de contrôle, auquel sont associées les -entrées EO, E3 et E4 du premier bloc intégré Il. Cela signifie ce qui suit : Lorsqu'une combinaison de signaux d'entrée a actionné le transistor interne Il et/ou le transistor interne T2 pendant plus longtemps qu'un intervalle de temps prédéterminé par Cl, Ri et R3 ou C2, R2 et R4, il en résulte, à la sortie A, un signal de contrôle ayant le niveau élevé de tension logique de la technique des circuits TTL. Inversement, les circuits ni - Cl ou R2 = C2 avec leurs constantes de temps se déchargent lorsque les transistors Il ou T2 connectés aux sorties inversées des portes ET, UG1 et UG2 sont bloqués et, de ce fait, l'autre transistor T2 ou T4 des deux paires de transistors est forcément conducteur. Il est particulièrement avantageux avec l'exemple de réalisation ci-dessus décrit qu'on peut construire, en n'utilisant que deux blocs intégrés du commerce et quelques composants discrets, deux émetteurs de signaux de contrôle montés en parallèle qui sont déjà combinés logiquement dans le second bloc intégré, réalisé sous forme de double comparateur différentiel. Ainsi, il est possible de réaliser à peu de frais une autre combinaison logique des signaux de sortie d'autres émetteurs de signaux de contrôle, en fonction du mode d'association du dispositif de contrôle à la matrice de sélection. La commande des émetteurs de signaux de contrôle par l'intermédiaire des deux portes ET du premier bloc intégré est elle aussi particulièrement peu coûteuse. Etant donné que ces portes possèdent plusieurs entrées, on peut les utiliser, non seulement en tant qu'éléments de seuil, mais aussi en tant qu'étages de décodage. Cela permet de construire sous une forme plus simple les réseaux décodeurs externes, nécessaires pour la commande des émetteurs de signaux de contrôle. Comme on l'a expliqué précédemment, il est avantageux de monter en parallèle chaque paire d'émetteurs de signaux de contrôle. Toutefois, pour l'explication de principe d'un dispositif de contrôle composé d'un grand nombre d'émetteurs de signaux de contrôle, il est plus commode de considérer ceux-ci comme des groupes structurels séparés. Un dispositif de contrôle de ce genre est représenté sur la figure 3. Pour contrôler les n circuits de sélection AS de la matrice de sélection AM, il est prévu, dans le dispositif de contrôle, deux groupes d'émetteurs de signaux de contrôle SGll... .. SGlp, SG21 ... SG2q. Chaque émetteur de signaux de contrôle est connecté, par une entrée, à une ligne qui transmet un signal rythmeur T, et de la sorte, il peut être actionné à un instant déterminé pendant la durée du signal rythmeur T. On peut ainsi tenir compte des puissances différentes utilisées pour les opérations de lecture ou d'écriture. Une autre entrée de chacun de ces émetteurs de signaux de contrôle SGlp et SG2q est connectée respectivement à une sortie d'un réseau décodeur DNp, DNq. Ces deux réseaux décodeurs DNp et DNq sont construits de façon analogue aux réseaux décodeurs DNp' et DNq' connectés à la matrice de sélection AM. Les informations partielles EJ1 ou EJ2 leur parviennent par les entrées E1 à E4 indiquées schématiquement.Etant donné que les adresses de sélection sont représentées sous forme de nombre binaires, le nombre des entrées de chaque réseau décodeur DNp, DNq dépend en fait du nombre des positions par lesquelles une adresse p ou q peut encore être exprimée. De la sorte, l'une des sélections "1 sur p" ou "1 sur q", correspondant respectivement à l'une des sélections de rangée et de colonne, est possible chaque fois dans les deux réseaux décodeurs DNp et DNq. En fonction de cette sélection, l'un des émetteurs de signaux de contrôle SGlp ou SG2q est sélectionné chaque fois dans chaque groupe. On a déjà indiqué que ces émetteurs de signaux de contrôle SGlp, SG2q sont construits de façon à swmu- ler le comportement thermique d'un circuit de sélection.A cette fin, ils comportent un élément temporisateur formé de résistances et d'un condensateur, ce condensateur constituant en même temps une mémoire analogique pour la séquence d'appels d'un circuit de sélection AS. En outre, chaque émetteur de signaux de contrôle SGlp ou SG2q contient un circuit de seuil pour l'évaluation d'une limite thermique, de sorte qu'il délivre un signal de contrôle lorsque cette limite, déjà critique pour un circuit de sélection AS, est dépassée. Les sorties des émetteurs de signaux de contrôle SGîp ou SG2q de chaque groupe sont combinées logiquement par une porte OU, OG1 ou OG2, A leur tour, les deux portes OU, CG1 et OG2, sont connectées par l'intermédiaire d'une porte ET, UG, à la sortie A du dispositif de contrôle. Pour expliquer le mode de fonctionnement du dispositif de contrôle représenté sur la figure 3, on supposera qu'une seule et même cellule de mémoire est demandée constamment dans des cycles de mémoire successifs au cours d'un programme, c'est-à-dire qu'un seul circuit de sélection est également en service Dans ce cas, les informations partielles EJ1 ou EJ2, qui sont appliquées aux réseaux décodeurs DNp ou DNq par les entrées d'information El et E2 ou E3 et E4 ne varient pas non plus. Ce sont donc aussi les memes émetteurs de signaux de contrôle, par exemple SG1L et SIS1, qui sont sélectionnés par les réseaux décodeurs DNp et DNq. A ces émetteurs de signaux de contrôle sélectés, de mâme qu a tous les autres émetteurs de signaux de contrôle, est appliqué le signal rythmeur T, formé de façon appropriée pour une opération de lecture ou d'écriture cwendanf le cycle de mémoire en cours et, de la sorte, les émetteurs de signaux de contrôle SGL1 et SG2l sélection ns sont actionnés pendant la durée de ce signal rythmeur. Cela signifie que le circuit RC de cet émetteur de signaux de contrôle SGli ou SG21, prévu pour la simulation du comportement thermique d'un circuit de sélection, est chargé.En cas de demande permanente, la tension au condensateur du circuit RC dépasse alors, dans un certain cycle de mémoire, le seuil prédéterminé de l'émetteur de signaux de contrôle, seuil qui correspond à la limite thermique critique d'un circuit de sélection. L'émetteur de signaux de contrôle SGll ou SG21 produit un signal de contrôle qui est appliqué à la porte UG, par l'intermédiaire de la porte OU, OGI ou #2. La porte ET délivre, à la sortie A du dispositif de contrôle, un signal de contrôle évalué lorsque la condition de colncidence pour la porte ET est satisfaite, c'est-à-dire que les deux entrées de la porte ET, UG appliquent des signaux de contrôle. Pour l'exploitation de ce signal de contrôle, il s'offre différentes possibilités, Le dimensionnement des circuits de sélection et l'organisation de la mémoire déterminent celle de ces possibilités qui convient dans le cas particulier. C'est ainsi que, parmi ces possibilités, il est possible de réduire les demandes de mémoire au moyen du signal de contrôle. A cette fin, on peut envisager de connecter, à la sortie A du dispositif de contrôle représenté sur la figure 3, une série d'autres émetteurs de signaux de contrôle montés à la suite les uns des autres et de réduire encore par échelons les demandes de mémoire, chaque fois qu'un autre émetteur de signaux de contrôle de cette série délivre de nouveau un signal de sortie.Une telle exploitation du signal de contrôle sera parfaitement appropriée au cas où les circuits de sélection de la matrice sont dimensionnés de façon que leur valeur thermique critique est déjà atteinte en cas de demande permanente au bout de quelques cycles de mémoire. Mais dans ces conditions, il faut tenir compte dans chaque cas des tolérances dans les émetteurs de signaux de contrôle, afin que môme en cas d'erreur maximale du dispositif de contrôle, les circuits de sélection soient protégés contre une surcharge indésirable. Une autre possibilité consiste à dimensionner les circuits de sélection de façon qu'au cours d'un programme contenant une boucle dans laquelle quelques cellules de mémoire seulement sont demandées avec une répétition constante, la mémoire soit toujours exploitée à la fréquence cyclique maximale. Les circuits de sélection doivent être alors dimensionnés pour une perte de puissance un peu plus élevée. En conséquence, on dimensionnera égale ment les circuits RC des émetteurs de signaux de contrôle de sorte que leurs antécédents de charge mémorisés embrassent une période plus grande ou un plus grand nombre de cycles de mémoire, c'està-dire que les émetteurs de signaux de contrôle réagissent plus tard.Si alors un signal de contrôle évalué apparaît à la sortie A du dispositif de contrôle représenté sur la figure 3, on peut utiliser directement ce signal pour bloquer les autres demandes de mémoire tant que ce signal de contrôle est maintenu. Cela est possible, puisqu'une charge additionnelle du circuit de contrôle déjà surchargé doit être évitée à tout prix et, d'autre part; la demande de mémoire est débloquée de nouveau dès qu'une autre cellule de mémoire est demandée, étant déclenchée par hasard ou par interruption du programme, et qutainsi d'autres circuits de sélection sont mis en service. Cette seconde possibilité n'est offerte que grâce à l'association suivant l'invention du dispositif de contrôle et du circuit de sélection de la matrice et elle est particulièrement avantageuse, car elle offre, avec une extrême simplicité, une grande sécurité contre une surcharge des circuits de sélection. REVENDICATIONS 1. Circuit de sélection pour une mémoire de données à accès direct, caractérisé par le fait qu'il est dimensionné pour des conditions moyennes de charge qui correspondent au service normal et par le fait qu'il est prévu des dispositifs de contrôle qui veillent à ce que les circuits de sélection ne soient pas surchargés du point de vue de la puissance, meme dans des conditions exceptionnelles, à savoir en cas d'appel permanent. 2. Dispositif de contrôle pour un circuit de selection selon la revendication 1, caractérisé par le fait qu'un premier bloc intégré (il), réalisé de façon connue en soi, sous forme de convertisseur de potentiel, constitue l'étage d'entrée de deux émetteurs de signaux de contrôle montés en parallèle, bloc intégré dans lequel deux paires de transistors (T1, T2 et T3, T4! couplés par leurs émetteurs sont connectées respectivement par les connexions de base de leurs transistors, à des sorties complémentaires d'une porte ET (UG1, UG2) que l'une de deux résistances d'émetteur (R3 ou R4), sous forme de composants discrets, est montée entre les connexions d'émetteur des transistors couplées par paires et une tension négative de service (-Ub), ,et qu'un circuit RC (R1, Cl ou R2, C2) simulant le comportement thermique d'un circuit de sélection est monté entre les connexions de collecteur des transistors connectées aux sorties inversées des portes ET et une tension positive de service (+Ub), tandis que les connexions de collecteur des autres transistors sont mises à la terre, par le fait qu'il est utilisé, comme étage de sortie pour l'évaluation du signal analogique de contrôle par rapport à une valeur thermique limite, un second bloc (12) intégré, réalisé de façon connue en soi, sous forme de comparateur différentiel double avec deux amplificateurs d'entrée (VI, V2) qui sont connectés, par l'intermédiaire d'une autre porte ET (UG3 ou UG4) raccordée par sa seconde entrée à la tension positive de service, aux deux entrées d'une porte OU (OG) ayant une sortie (A) pour un signal de contrôle, et par le fait que l'une des entrées des amplificateurs d'entrée est mise à la terre, tandis que leur autre entrée est connectée à une connexion de collecteur des transistors du premier bloc intégré qui sont connectés à un circuit RC. 3. Dispositif de contrôle selon l'une des revendications 1 ou 2, caractérisé par le fait qu'il est prévu, dans le dispositif de contrôle, qui est la reproduction dans sa structure d'un circuit de sélection (AN) exécuté sous forme de matrice de sélection, deux groupes d'émetteurs de signaux de contrôle (SGlp, SG2q) correspondant resoectivement aux rangées p et aux colonnes q, groupes parmi lesquels un émetteur de signaux de contrôle peut être sélectionné de façon analogue à la sélection de rangées ou, respectivement, de colonnes dans la matrice de sélection. 4. Dispositif de contrôle selon la revendication 3, caractérisé par le fait qu'il est associé, à chacun des deux groupes d'émetteurs de signaux de contrôle (SGlp, SG-2q), un réseau décodeur (DNp, DNq) dont les sorties sont respèctivement connectées à une entrée d'un émetteur de signaux de contrôle p ou q d'un groupe. 5. Dispositif de contrôle selon la revendication 3 ou 4, caractérisé par le fait que les sorties des émetteurs de signaux de contrôle (SGlp, SG2q) de chaque groupe sont respectivement connectées à une première ou à une seconde porte OU (oeî, OG2) et les deux portes OU sont connectées, par l'intermédiaire d'une porte ET (UG), à la sortie (A) du dispositif de contrôle.