FR 2155253 A1 19730518 FR 7230964 A 19720831 La présente invention se rapporte d'une manière générale aux calculateurs, et concerne plus particulièrement un calculateur comportant une unité centrale de traitement intégrée sous forme monolithique sur une plaquette, combinée avec une mémoire extérieure, et aux procédés de commande de ce calculateur. De nombreuses combinaisons d'unités centrales de traitement et de mémoires extérieures sont disponibles dans l'industrie, offrant respectivement une gamme d'avantages tels que les dimensions, la vitesse, le prix, etc.. Décemment, il est devenu particulièrement avantageux, spécialement du point de vue du prix, d'utiliser un circuit de mémoire qui comporte en prédominance des dispositifs à transistors à effet de champ à électrode de commande isolée. Pour la plupart des applications, la mémoire doit être compatible avec les circuits logiques transistor-transistor (TTL). Les problèmes généralement associés à une telle mémoire concernent la vitesse de fonctionnement, la souplesse d'utilisation et les dimensions générales, étant donné qu'il est souhaitable de réduire la surface de matière semi-conductrice nécessaire. bu point de vue de la fabrication et de la sécurité, il est souhaitable de réduire au minimum le nonbre des connexions extérieures entre les différentes plaquettes de l'ensemble. a présente invention a donc pour objet la réalisation d'une unité centrale de traitement perfectionnée et de sa mémoire associée. D'autres objets de l'invention consistent à fournir: - une unité centrale de traitement pouvant être utilisée avec des mémoires extérieures du type sequentieiou du type à accès direct sans qu'il soit nécessaire de modifier les circuits. - une unité centrale de traitement qui peut être interrornpue de manière à permettre l'introduction d'une instruction extérieure par application d'une seule entrée. - un dispositif de calcul comprenant deux unités centrales de traitement séparées qui se partagent simultanément une mémoire extérieure commune. - un dispositif de calcul dans lequel deux programmes séparés peuvent être exécutés simultanément. Selon la présente invention, une unité centrale de traitement en parallèle est intégrée sur une seule plaquette monolithique. Selon un mode de réalisation préféré, l'unité centrale de traitement comporte une unité universelle à caractères orientés, et à huit bits réalisée sous la forme d'un circuit métal-oxyde-semi conducteur à intégration très poussée (MOS/LSI). l'unité centrale de traitement est interconnectée avec des unités extérieures de mémoire permettant de mémoriser jusqu'à 65 000 multiplets. Des circuits d'interface sont prévus pour l'interconnexion entre l'unité centrale de traitement, la mémoire extérieure et les équipements périphériques. L'unité centrale de traitement comprend une unité arithmétique parallèle, des registres de programme et d'adresse de mémoire et un registre d'instructions, interconnectés par une ligne commune en parallèle. Des circuits de commande de l'unité centrale de traitement synchronisent à la fois les opérations internes de l'unité de traitement ainsi que l'interface de l'unité de traitement de la mémoire et des circuits périphériques. Le fonctionnement interne de l'unité centrale de traitement est cadencé de manière qu'un cycle comprenne un sous-cycle "appel" à quatre phases pendant lequel on peut accéder à la mémoire extérieure, et un sous-cycle "exécution" à quatre phases pendant lequel les données ou les instructions extraites de la mémoire extérieure pendant les sous-cycles "appel" sont traités. Selon un aspect de l'invention, un dispositif de calcul comporte deux unités centrales de traitement séparées, combinées avec une seule mémoire extérieure. Les unités centrales de traitement sont synchronisées de manière que si l'une d'entre elles se trouve dans le sous-cycle "appel", où l'accès à la mémoire est demandé, l'autre unité se trouve dans le sous-cycle "exécution". Les deux unités centrales de traitement se partagent une interface commune par laquelle les entrées et les sorties du dispositif sont traitées. Chaque unité centrale de traitement comporte ses propres registres extérieurs destinés à mémoriser l'instruction en cours d'exécution par cette unité et à mémoriser sélectivement le contenu de l'accumulateur de l'unité de traitement, chaque fois que les résultats d'opérations arithmétiques sont voulus. Plus particulièrement, un circuit de synchronisation reçoit un signal d'entrée indiquant que l'une des unités de traitement commence l'exécution d'un premier programme. Un second programme est exécuté simultanément par la seconde unité centrale de traitement. L'entrée délivre un signal logique de niveau bas à la seconde unité de traitement de manière qu'elle se place en mode d'attente de fonctionnement. Un détecteur délivre un signal de sortie d'autorisation à la première unité centrale de traitement chaque fois que la seconde passe dans le mode d'attente. La première unité centrale de traitement exécute alors le sous-cycle "appel" pour extraire les données adressées dans la mémoire commune à la fin de ce sous-cycle "appel" de la seconde unité, lui permettant de commencer son sous-cycle "appel" afin d'exécuter son programme. Le fonctionnement d'un dispositif de calcul comportant deux unités centrales de traitement se partageant une mémoire commune, présente de nombreux avantages, parmi lesquels la vitesse de fonctionnement puisque deux programmes peuvent être exécutés simultanément, et le prix puisqu'une seule interface est nécessaire et que le temps d'utilisation du calculateur est réduit. Selon un autre aspect de l'invention, un dispositif est prévu pour synchroniser, à des intervalles déterminés du fonctionnement de l'unité centrale de traitement, un signal d'entrée aléatoire. Le fonctionnement de l'unité centrale de traitement selon l'invention est entièrement synchrone. Certains signaux sont asynchrones de nature, tels qu une commande extérieure d'interruption du fonctionnement de l'unité centrale de traitement afin d'introduire une instruction extérieure. Un circuit d'horloge est prévu pour détecter une transition du niveau logique de ce type d'entrée. Un détecteur de flanc est utilisé, et il délivre une seule impulsion de sortie. Cette impulsion est mémorisée jusqu'à un point prédéterminé, ou une période du cycle de fonctionnement de l'unité centrale de traitement pendant laquelle une interruption peut être acceptée. Selon une caractéristique de l'invention, un réseau logique programmable sert à définir l'intervalle pendant lequel une impulsion provenant du détecteur de flanc peut provoquer une interruption du fonctionnement de l'unité centrale de traitement. Cette disposition présente l'avantage de la souplesse de réalisation de différentes unités centrales de traitement, car la période peut être modifiée simplement par un changement de masque de portes. Selon cet aspect de l'invention, un seul signal d'entrée constitue un moyen d'introduire des instructions extérieures. Cela est contraire aux techniques conventionnelles qui utilisent généralement des programmes pour mémoriser dans une mémoire extérieure le contenu entier de l'unité centrale de traitement. Ces techniques imposent plusieurs entrées et sorties. Une autre caractéristique de l'invention concerne les circuits de l'unité centrale de traitement qui permettent l'utilisation de mémoires extérieures pouvant être à accès séquentiel ou à accès direct. Un signal est produit chaque fois que la position de mémoire voulue correspond à la position sélectionnée. En ce qui concerne les mémoires à accès directs, il existe toujours une corrélation et le signal est toujours vrai. Mais en ce qui concerne les mémoires séquentielles, la mémoire doit progresser par des positions successives jusqu a ce que la position voulue soit sélectionnée, le signal étant produit à ce moment. Ce signal ouvre des circuits logiques de l'unité centrale de traitement, permettant la progression normale. En ce qui concerne la mémoire à accès direct, le fonctionnement de l'unité centrale de traitement est continu. Mais en ce qui concerne les mémoires séquentielles, l'unité centrale de traitement passe dans une position d'attente à la fin du sous-cycle "appel" (selon le mode de réalisation préféré) jusqu'à ce que le signal indiquant la sélection de l'adresse voulue soit présent. Le dispositif comporte un réseau programmable qui peut servir à modifier la période où le signal est échantillonné afin de déterminer si l'unité centrale de traitement doit passer dans le mode d'attente. Selon un autre aspect de l'invention, un dispositif de calcul comporte une unité centrale de traitement dont les registres de données sont définis par une seule matrice dynamique de mémoire à accès direct. a matrice est divisée en deux groupes de registres de données couplés respectivement de manière à former des paires. Cette disposition offre une plus grande capacité d'adressage de données. Selor le mode de réalisation préféré, les registres ont chacun une longueur de huit bits et une paire de registres peut donc mémoriser seize bits ou informations d'adresse. Une paire des deux groupes de registres est sélectionnée par un compteur statique bidirectionnel de manière à fonctionner comme registre d'adresse de programme. Les autres paires de registre définissent une liste d'adresses de programme à plusieurs niveaux, dernier rentré-premier sorti. Cela constitue un procédé d'adressage absolu par seize bits des appels de sous-programme. En ce qui concerne les instructions d'appel de sousprogramme, le compteur compte dans un sens et sElectionne une nouvelle paire de registres pour le registre d'adresse de programme. La paire précédente de registres mémorise l'adresse de retour au programme précédent. En réponse à une instruction de retour, le compteur compte dans le sens opposé. La matrice de mémoire comporte également un troisième groupe de registres de données qui se comportent comme des registres universels. Tous les registres de mémoire ce données de l'unité centrale de traitement font donc partie d'une seule matrice. Cela présente 1' avantage de réduire l'espace nécessaire sur la plaquette. D'autres circuits logiques sont prévus pour coupler sélectivement la matrice à la ligne commune intérieure. Ces circuits logiques peuvent sélectionner le premier, le second ou le troisième groupe de registres afin de le connecter à la ligne commune. Dans le cas où aucun des registres n est sélectionné, un compteur de recharge de mémoire est mis en marche de manière à rétablir une rangée de cellules de mémoire. Le compteur de recharge de mémoire est mis en marche au moins une fois pendant chaque cycle de fonctionnement de l'unité centrale de traitement. Un autre objet de l'invention consiste à proposer une unité logique et arithmétique qui partage des circuits logiques communs de manière à effectuer des opérations logiques et arithmétiques séparées. Selon la présente invention, l'unité arithmétioue et logique d' une unité centrale de traitement destinée à un dispositif de calcul comporte un circuit logique commun destiné à effectuer des opérations arithmétiques. Selon le mode de réalisation préféré, l'unité arithmétique et logique remplit huit fonctions, addition, addition avec retenue, soustraction, soustraction avec retenue, ET, OU-EXCLUSIF, et COD'PARAISON. Trois éléments binaires d'une instruction sont codés afin de définir l'opération voulue. Un circuit de décodage reçoit ces trois entrées et applique un groupe de signaux de commande de sortie au circuit logique. Le circuit logique comporte une porte logique complexe OU-ET-NON destinées à inverser le nombre à retrancher dans une opération de soustraction, une porte logique NON-ET destine à remplir une fonction ET et à former un signal de production de retenue dans les opérations d'addition et de soustraction; une première porte logique correspondant à l'inverse d'un OU-EXCLUSIF, destinée à effectuer une opération OU-EXCLUSIF, et à produire-le terme de propagation de retenue dans les opérations d'addition et de soustraction; une porte logique NON-ET destinée à commander les sorties des fonctions OU et ET; une seconde porte logique correspondant à 1' inverse d'un OU-EXCLUSIF et destinée à commander la sortie de l'opé- ration OU-E,tCLUSIF et à former la sortie somme d'un bit de l'unité arithmétique et logique; et un circuit de retenue destiné à produire une retenue d'un bit et à propager une retenue entre les bits pour les opérations d'addition, de soustraction et de comparaison. Le circuit d'unité arithmétique et logique présente l'avantage d'effectuer des opérations arithmétiques et logiques avec un nombre réduit de portes, avec la réduction de dimensions et l'augmentation de vitesse de fonctionnement qui en résultent. Selon un aspect de l'invention, un circuit de parité préchargé comporte d'une manière générale deux colonnes de transistors à effet de champ interconnectés, les colonnes comportant respectivement des sorties qui correspondent à la parité et à l'imparité. Dans la colonne d'imparité, deux paires de transistors à effet de champ et à électrode de commande isolée connectées en série, sont branchées en parallèle entre un premier point commun et une première phase d'un signal d'horloge. Les électrodes de commande d'une paire de transistors reçoivent respectivement un premier signal logique d'entrée et l'inverse d'un second signal. Les électrodes de commande de l'autre paire de transistors reçoivent le second signal logique et l'inverse du premier signal. Le premier point commun est connecté par un transistor à effet de champ et à électrode de commande isolée à une source de tension négative, l'électrode de commande de ce transistor étant connectée à ladite première phase de l'horloge. Les signaux d' entrée sont appliqués pendant que la première phase de l'horloge passe à l'état logique ZERO, l'état logique UN correspondant au niveau le plus positif du signal. Pendant cette première phase, le point commun est préchargé par les transistors à effet de champ et à électrode de commande isolée dont l'électrode de commande est connectée à la première phase. Du fait que la combinaison en parallèle des transistors à effet de champ et à électrode de commande isolée est connectée à la première phase de l'horloge, le point commun est préchargé quels que soient les niveaux logiques des première et seconde entrées. A la fin de la première phase, le point commun est déchargé si les entrées étaient opposées, c'est-à-dire un état logique ZERO, un état logique UN. Cela fait apparaître un état logique UN au point commun, indiquant l'imparité. De même, la seconde colonne comporte une combinaison en parallèle de transistors à effet de champ et à électrode de commande isolée connectés en série, reliés à un second point commun et à la pre mière phase de l'horloge. Mais dans cette colonne, les entrées aux transistors à effet de champ sont telles que le point commun se décharge Si les entrées sont au même niveau logique, l'état logique UN correspondant à la parité. La parité d'un nombre d'entrées logiques aussi grand que voulu peut être contrôlé en ajoutant à chaque colonne une autre paire de transistors à effet de champ et à électrode de commande isolée pour chaque entrée supplémentaire, et un circuit de charge du point commun résultant. Par exemple, pour contrôler la parité d'une troisième entrée, un transistor à effet de champ et à électrode de commande isolée serait connecté entre le premier point commun et un troisième point commun dans la première colonne, et ledit second point commun et un quatrième point commun dans la seconde colonne. Ces transistors à effet de champ comporteraient une électrode de commande destinée à recevoir le troisième signal. En outre, des transistors à effet de champ et à électrode de commande isolée seraient connectés respectivement entre les premier et quatrième points communs, et les second et troisième points communs, leurs électrodes de commande recevant l'inverse du troisième signal. Les troisième ou quatrième points communs seraient donc déchargés pour indiquer l'imparité ou la parité. Selon un autre aspect de l'invention, le dispositif comporte un circuit de propagation de retenue constitué par des transistors à effet de champ et à électrode de commande isolée. Ce circuit comporte un dispositif de précharge de la borne de retenue de chaque bit de l'unité arithmétique et logique pendant une phase de l'horloge. Cette borne est déchargée sélectivement en fonction de l'état logique de la sortie résultant d'une opération d'addition ou de soustraction. Si une propagation de retenue est nécessaire, la sortie débloque un transistor à effet de champ et à électrode de commande isolée connecté entre la borne de retenue et la première phase de l'horloge à décharger. Du fait que le transistor à effet de champ et à électrode de commande isolée destiné à décharger la borne est connecté à la première phase de l'horloge, le signal de commande qui contient le résultat d'une opération arithmétique peut être appliqué simultanément avec le cycle de précharge. Cette disposition autorise une vitesse maximale de fonctionnement. Seldn l'invention, un dispositif de calcul comporte une unité centrale de traitement interconnectée avec plusieurs unités de mémoire par une ligne commune extérieure. Des circuits sont connectés à la ligne extérieure pour détecter sa sortie instantanée et pour appliquer une tension d'entrée sur la ligne. Selon un mode de réalisation, l'unité centrale de traitement du dispositif de calcul est réalisé sur une seule plaquette. L'unité de traitement comporte une unité arithmétique et logique en parallèle, une mémoire à accès direct qui constitue les registres de données de l'unité de traitement, un registre d'instructions et des circuits de commande. Les éléments fonctionnels de l'unité centrale de traitement sont interconnectés par une ligne commune en parallèle. Le fonctionnement de l'unité centrale de traitement est basé sur l'utilisation séquentielle de la ligne de jonction interne. Selon un aspect de l'invention, un circuit est prévu pour précharger la ligne de jonction interne et pour la décharger sélectivement en fonction de signaux de commande provenant des différents éléments fonctionnels de l'unité centrale de traitement. Le circuit de décharge est constitué essentiellement par des circuits logiques OU dont le nombre qui accèdent à la ligne de jonction peut etre modifié en fonction de considérations de réalisation. N'importe quel nombre de ces circuits OU peut être utilisé selon l'invention. L'unité centrale de traitement fonctionne avec une horloge à deux phases. Ainsi qu'il est courant, un léger intervalle existe entre les deux phases. Le circuit de précharge fonctionne pendant la première phase de l'horloge, chargeant simultanément la ligne de jonction et déclenchant les circuits logiques en vue de la décharge sélective. Un circuit logique de commande est prévu pour bloquer la décharge de la ligne de jonction pendant la durée de la première phase de l'horloge. Dès que la première phase de l'horloge est terminée, et qu'elle revient à son niveau plus positif (dans le cas de logique positif), la ligne de jonction est déchargée sélectivement avant la seconde phase, en fonction de l'état logique des signaux d'entrée. Ce procédé de précharge présente l'avantage d'augmenter la vitesse de fonctionnement, car l'accès à la ligne de jonction est extrêmement rapide. Selon un autre aspect de l'invention, un circuit est prévu pour détecter la sortie instantanée de la ligne de jonction extérieure pendant une phase et pour produire un signal de tension pendant la phase suivante. Ce circuit comporte un dispositif destiné à envoyer du courant dans la ligne de jonction à partir d'une source de données pouvant être sélectionnée pendant une phase. Ce courant est détecté par un amplificateur différentiel qui positionne un registre à la fin de la première phase, correspondant au niveau logique du courant détecté. Une porte logique reçoit le signal de sortie du registre et le transmet pendant la seconde phase du signal d'horloge. Ce signal est appliqué à un transistor à charge d'émetteur connecté à la ligne de jonction. La résistance d'émetteur du transistor produit une tension sur la ligne de jonction. Cette tension est introduite pendant la seconde phase dans une source de données pouvant être sélectionnée. D'autres caractéristiques de l'invention apparattront au cours de la description qui va suivre. Aux dessins annexés donnés uniquement à titre d'exemples: la Fig. 1 est un diagramme synoptique fonctionnel illustrant une unité centrale de traitement monté sur une seule plaquette interconnectée à des unités de mémoire extérieures; la Fig. 2 est un diagramme fonctionnel d'une plaquette d'unité centrale de traitement qui peut être utilisée selon l'invention; la Fig. 5a est un diagramme synoptique du circuit d'interface de la ligne de jonction intérieure de l'unité centrale de traitement; la Fig. 3b est le schéma logique de l'unité centrale de traitement, illustrant les interconnexions entre la ligne de jonction intérieure et les différents éléments fonctionnels de l'unité de traitement; la Fig. 4a est le schéma d'une cellule de mémoire dynamique à accès direct pouvant être utilisé selon la présente invention; la Fig. 4b représente la disposition du circuit intégré de la cellule de mémoire dynamique à accès direct de la Fig. 4 la Fig. 5 est le schéma logique d'un élément de l'unité arithmétique de la plaquette d'unité centrale de traitement selon l'invention; la Fig. 6 représente un plan des différentes classes d'instruction exécutées par l'unité centrale de traitement selon l'invention; la Fig. 7 est un diagramme fonctionnel des circuits de commande et de séquence e l'unité centrale de traitement; la Fig. 8 est un schéma logique d'un circuit rythmeur d'états qui peut être utilisé dans le circuit de commande et de séquence de l'unité centrale de traitement; la Fig. 9 représente un circuit logique qui peut être utilisé pour l'entrée/sortie de l'unité centrale de traitement; la Fig. 10 est le schéma logique du registre d'instructions de l'unité centrale de traitement selon l'invention; la Fig. 11 représente la logique de la partie de décodage d' instructions de l'unité centrale de traitement; la Fig. 12 est le schéma logique du rythmeur de cycle représenté sous forme d'un rectangle sur la Fig. 7; les Fig. 13a, 13b et 13c contiennent une définition logique de la commande interne de l'unité centrale de traitement; la Fig. 14 illustre la logique du décodeur d'état des opérations arithmétiques de l'unité arithmétique et logique; la Fig. 15 est un schéma logique illustrant l'opération de redémarrage; la Fig. 16 est un schéma synoptique de l'unité arithmétique et logique de l'unité centrale de traitement; la Fig. 17 est un schéma logique de la partie commande arithmétique de l'unité arithmétique et logique; la Fig. 18 représente le schéma du registre de mémorisation temporaire, du circuit de décalage et du circuit logique d'accroissement; la Fig. 19 est un schéma logique de l'unité arithmétique; la Fig. 20 est le schéma d'un circuit de précharge de parité à huit bits utilisé selon l'invention; la Fig. 21 illustre le circuit logique associé aux marqueurs arithmétiques de l'unité arithmétique et logique; la Fig. 22 est un schéma logique illustrant l'opération arithmétique d'addition; la Fig. 23 est un schéma logique illustrant l'opération arithmétique de soustraction; la Fig. 24 est un schéma logique illustrant l'opération OU EXCLUSIF; les Fig. 25a, 25b et 25c représentent un schéma logique illustrant le fonctionnement de la mémoire à accès direct de la plaquette d'unité centrale de traitement; la Fig. 26 est le schéma d'un inverseur commandé par horloge qui peut être utilisé dans le circuit de mémoire à accès direct des Fig. 25a à 25c; la Fig. 27 est un schéma logique illustrant le fonctionnement du circuit logique d'index de liste; la Fig. 28 représente le circuit logique associé au compteur de recharge de mémoire de la mémoire à accès direct de la plaquette d' unité centrale de traitement; la Fig. 29 représente le circuit logique du circuit basculeur utilisé dans le circuit des Fig. 25a à 25c; la Fig. 30 est un schéma fonctionnel illustrant le fonctionnement du circuit d'interface entre la plaquette de l'unité centrale de traitement et la mémoire extérieure selon l'invention; les Fig. 31a, 31b et 31c sont le schéma logique des éléments du circuit d'interface représenté sur la Fig. 30; les Fig. 32a et 32b illustrent le multiplexage de la ligne extérieure en parallèle à huit bits dans le cas d'une mémoire extérieure de 1000 multiplets; la Fig. 32c représente la ligne de jonction habituellement né- cessaire dans des dispositifs non multiplexés pour une mémoire de 1000 multiplets; la Fig. 33 est un schéma de la ligne de jonction de mémoire extérieure; la Fig. 34 est le schéma logique du rythme extérieur; la Fig. 35 est le schéma logique du rythmeur extérieur; la Fig. 36 est un schéma logique du circuit d'interface de la mémoire extérieure; la Fig. 37 est un diagramme fonctionnel de la mémoire extérieure à accès direct ou séquentiel et des éléments de commande associés; la Fig. 38 est un schéma logique du rythmeur asservi de ligne de jonction extérieure; la Fig. 39 est le schéma logique du circuit d'échantillonnage et de maintien de la sélection de pastilles; la Fig. 40 est un schéma logique du circuit entrée/sortie de la mémoire extérieure; la Fig. 41 représente le circuit logique du registre d'adresse de la mémoire extérieure à accès direct; la Fig. 42 est le schéma logique du circuit de compteur de re charge de la mémoire extérieure à accès direct; les Fig. 43a et 43b représentent le circuit logique du circuit de décodage d'adresse X et Y de la mémoire extérieure; la Fig. 44 représente des formes d'onde de signaux d'horloge pouvant être utilisés par la présente invention; la Fig. 45 représente un mode de réalisation de l'invention comprenant deux plaquettes d'unité centrale de traitement combinées avec des éléments communs de mémoire extérieure. La présente invention concerne une unité centrale de traitement (CPU) intégrée sur une seule plaquette et combinée avec des unités de mémoire à accès direct et de mémoire permanente. L'invention sera d'abord décrite ci-après dans son fonctionnement global. Les unités fonctionnelles de l'unité centrale de traitement seront décrites ensuite. Cette description contiendra la définition du groupe d'instructions qui peut être utilisé avec l'unité de traitement. A titre d'explication, l'unité centrale de traitement est décrite de manière fonctionnelle, comme comprenant une unité de séquence et de commande, une unité arithmétique et logique, et une mémoire à accès direct. Ces éléments fonctionnels sont interconnectés par une ligne de jonction à huit bits en parallèle. Les différents circuits logiques associés au circuit logique de séquence de commande, à 1' unité arithmétique et logique et à la mémoire interne à accès direct seront ensuite décrits en détail, à l'aide d'exemples spécifiques. Enfin, le circuit logique d'interface destiné à interconnecter l'unité centrale de traitement avec la mémoire extérieure sera décrit. La Fig. 1 représente, sous forme d'un diagramme synoptique, une unité centrale de traitement 10, une unité de mémoire extérieure 12 et une mémoire permanente 14. Ces trois unités 10, 12 et 14 sont interconnectées par une ligne de jonction 18 commune, à huis bits en parallèle. Un circuit d'interface entrée/sortie est représenté globalement par le rectangle 16. Ce circuit d'interface permet les liaisons extérieures d'entrée et de sortie avec l'unité centrale de traitement et l'unité de mémoire 12. Selon la présente invention, l'unité centrale de traitement 10 est intégrée sur une seule plaquette. Cette disposition présente l' avantage de permettre un temps d'exécution court et un nombre minimal de fils pour les interconnexions avec les autres éléments d'un dispositif de calcul. La mémoire extérieure 12 peut être une mémoire à accès direct ou une mémoire séquentielle. Ainsi qu'il sera décrit en détail par la suite en regard de la Fig. 37, le circuit logique de la mémoire extérieure est réalisé de manière que la mémoire extérieure puisse être une mémoire à accès direct ou une mémoire à registres à décalage. La mémoire permanente 14 est utilisée tour enregistrer des sousprogrammes fixes ou des programmes de commande. L'unité centrale de traitement 10, la mémoire 12 et la mémoire permanente 14 sont interconnectées entre elles, ainsi qu'avec le circuit d'interface entrée/ sortie 16 par une ligne de jonction commune 18 à huIt bits en parallèle. Pendant une phase de l'hor Le bloc 32 représente d'une manière générale l'unité arithmétique et logique ae l'unité centrale de traitement. L'unité aritnmétique et logique comporte un registre 34 de mémoire temporaire qui comprend des circuits de décalage à droite (DD) et de décalage à gauche (DG). Le bloc 96 constitue une unité arithmétique à huit bits. Cette unité peut effectuer huit fonctions différentes, addition (AD), addition avec retenue (AC), soustraction (U), soustraction avec retenue (os), NON-ET (ND), OU-EXCLUSIF (xR),ou (OR) et comparaison (oP). Un code P correspond à chacune de ces opérations arithmétiques. Ainsi qu'il sera expliqué par la suite en regard du groupe d'instructions de l'unité centrale de traitement, les bits 5,4,3 du registre d'instructions contiennent des informations binaires qui correspondent à ces opérations arithmétiques. A titre d'exemple, le code P de la soustraction avec retenue est égal à 3, c'est-à-dire 011 en code binaire. Le bloc 38 représente les quatre marqueurs arithmétiques qui indiquent l'état des données d'une opération arithmétique. Ainsi que le montre la figure, ces quatre marqueurs sont: retenue (C), zéro (L), signe (), et parité (5). Les codes d'état (CC) correspondant à chacun de ces marqueurs d'état sont représentés respectivement par C,1,2 et ,. 1 est évident que deux bits de données permettent de sélectiorner de manière unique l'un des quatre marqueurs. Les codes de marqueurs d'état, ainsi que les codes r d'opérations arithmétiques sont représentés dans le tableau V ci-après. La mémoire interne à accès direct de l'unité centrale de traitement est représente globalement en 40. Cette mémoire à accès direct comprend 26 registres à huit bits. Deux de ces registres sont sélectionn;s pour les adresses de programme. Ces deux registres sont désignés par 42 et 4t., et correspondent respectivement aux bits d' adresse d'ordre inférieur (PL) et aux bits d'adresse d'ordre supérieur (PH). En combinaison, ces deux registres permettent l'adressage absolu, à seize bits d'une Dosition de la mémoire. Au moyen d'un adressage de mémoire à seize bits, il est possible d' adresser jusqu a 64 000 multiplets de données dans la mémoire. La mémoire à accès direct contient également des registres de données A, B, C, D, E, H, L et M. Le registre de données A est utilisé comme accumulateur. Les registres B, C, D et E sont des registres universels et les registres H et L sont combinés et contiennent l'adresse de la position de mémoire. Le registre de données M est utilisé intérieurement. Quatorze des registres de données de la mémoire interne à accès direct définissent une liste à sept niveaux, dernier entrée, premier sortie. Cette disposition présente l'avantage de faciliter l'appel des sous-programmes. Le détail du circuit logique associé à l'unité arithmétique 52 sera décrit en regard des Fig. 16 à 24. Le détail du circuit logique associé à la mémoire interne à accès direct 4C sera décrit en regard des Fig. 25 à 29. Ainsi qu'il sera décrit ci-après à propos du groupe d'instructions de l'unité centrale de traitement, l'un des registres de données A, B, C, D, E, H ou L de la mémoire interne à accès direct 40 peut être sélectionné par des codes d'origine ou de destination de l'instruction. Trois bits de données sont nécessaires pour sélectionner l'un des registres comme un registre d'origine ou de destination. Par exemple, un code binaire 011 (5) est nécessaire pour sélectionner le registre D. Ainsi que mentionné précédemment, le registre de données M ne sert qu'à des opérations internes de l'unité centrale de traitement. Un code de sept, c'est-à-dire un code binaire 111 est utilisé selon la présente invention pour exploiter la mémoire extérieure. La Fig. Sa est un diagramme synoptique montrant les différentes interconnexions de la ligne de jonction interne 25 de l'unité centrale de traitement. Il ressort de cette figure, que le registre d'instruction 28, le mémoire interne à accès direct 40, le registre de mémorisation 54 et l'unité arithmétique et logique 52 sont toutes interconnectées avec la ligne de jonction 25. La sélection des différents registres de la mémoire interne à accès direct 40 est également illustrée en 41. Les registres à huit bits de la mémoire interne à accès direct sont d'une manière générale, de trois types. Ils comportent des registres universels de données A, B, C, D, E, H, L et M, des registres d'adresse à huis bits (PH) d'ordre supérieur, et des registres à huis bits (PL) d'ordre inférieur. En d'autres termes, seize registres à huit bits sont utilisés pour constituer les registres de mémorisation d'adresse. Un registre à huit bits d'ordre inférieur combiné avec un registre à huit bits d'ordre supérieur constitue un circuit d'adressage absolu d'une adresse de mémoire à seize bits. Deux de ces seize registres d'adresse à huit bits sont sélec tionnés par un compteur-décompteur de manière à fonctionner comme registre d'adresse de programme. Ces registres sont représentés en 41 par PH et PL. Les quatorze autres registres constituent une liste à décalage à sept niveaux, dernier rentré, premier sorti. L'un des registres universels, un registre d'adresse d'ordre supérieur ou un registre d'adresse d'ordre inférieur est sélectionné afin d'accéder à la ligne de jonction 25 en fonction du codage binaire des signaux d'entrée U et V. Celui des niveaux des registres qui est sélectionné dépend du codage du registre d'adresse. A titre d'exemple, si les signaux d'entrée U et V sont tous deux à l'état logique "1", et si le codage du registre d'adresse est 010, le registre universel C sera sélectionné. Dans un autre exemple, il sera supposé que U est au niveau logique "1" et V au niveau logique "1", et que le registre d' adresse contient un code 001. Cette situation conduit à la sélection du niveau 6 des bits d'adresse d'ordre supérieur. De même, si le signal U est au niveau logique "1" et V au niveau logique "1" et que le codage du registre d'adresse est 011, le registre d'adresse PL d' ordre inférieur est sélectionné. Dans le cas où U et V sont tous deux au niveau logique "1", c'est-à-dire dans le cas om aucun des registres d'adresse de données de la mémoire interne à accès direct n'est sélectionné, la première rangée de cellules de mémoire dynamique à accès direct est automatiquement rechargée. Cette opération sera décrite plus en détail en regard de la Fig. 25. La Fig. 3b représente les portes logiques assurant les interconnexions de la ligne de jonction de l'unité centrale de traitement représentée sur la Fig. 3a. Le bloc 46 représente d'une manière générale l'une des huit lignes intérieures préchargées désignées par 25 sur la Fig. 3a. La précharge permet d'attaquer une capacité élevée en un temps extrêmement court. Pendant la première phase de l'horloge, la ligne est préchargée à un niveau de tension négative par le transistor 53 (en supposant qu'il s'agit de transistors à effet de champ à électrode de commande isolée du type à canal P). Pendant la seconde phase de l'horloge, la ligne 46 est déchargée conditionnellement. Les signaux d'entrée sur la ligne sont produits par des signaux de commande précédés par un astérisque. Un exemple d'un tel signal est le signal de commande # M qui alimente la ligne à partir de la mémoire tampon 45 entrée/sortie de l'unité centrale de traitement. Le symbole $ indique des signaux qui échantillonnent la ligne de jonction et permettent l'échantillonnage des données dans les différentes sections de l'unité centrale de traitement. A titre d'exemple, un signal de ligne de jonction est produit par la porte NON-OU 47. ans un but explicatif, la logique positive sera utilisée dans les exemples décrits ci-après. i le signal M est à l'état logique "1", le signal d'entrée sur l'entrée/sortie 39 est transféré à la porte 47 lorsque la phase 1 de l'horloge passe au niveau logique "C". Pendant la phase 2 de l'horloge, le signal passe sur la ligne 46. di le signal # Yi passe au niveau logique 1, la ligne de jonction est échantillonnée et sa sortie est transférée à l'entrée/sortie 59. Les autres sections qui ont connectes à la ligne de jonction comprennent le registre d'instruction représenté globalement en 28, et qui est commandé par des signaux de commande I et # 1. Les entrées # I@,45 permettent aux bits 3, 4 et 5 du registre d'instructions (I) d'être transférés sur la ligne de jonction lorsqu'une instruction de redémarre est exécutée. Le fonctionnement du registre d'instruction sera décrit en détail par la suite en regard e la Fig. 10. Le registre d'instructions est couplé à la section 20 de commande de et de rythme et il délivre les différentes signaux de commande de la mémoire à accès direct de l'unité ar-thme-tique et es termes et @ de la ligne de jonction. Le bloc de commande et de rythme re çoit deux signaux d'entrée, le signal e demande d'interruption (IR) et le signal de disponibilité (RE). les cino signaux de sortie sont synchronisation (@Y),appel (FE), cycle (CY), accusé de réception d'interruption (IA), et mémorisation (ME). La section 20 de commande et de rythme délivre dix-huit sorties. Sept de ces sorties sont des signaux de commande de la mémoire à accès direct, trois sont des signaux #, par exemple ces signaux d'autorisation d'échantillonnage, et huit sont des signaux # ou signaux d'autorisation d'émission. Le fonctionnement logique de la section 20 de commande de rythme sera décrit ci-après en regard de la FIg. La ligne de jonction est également couplée à un registre de me- morisation (R) dont un élément est représenté en 51 . Un registre de mémorisation temporaire est relié directement à la ligne de jonction et permet un décalage à droite ou à gauche, ou il applique une entrée à l'unité arithmétique 32. Les circuits logiques de décalage à gauche et à droite sont représentés respectivement par les blocs 57A et 7B. Le registre de mémorisation temporaire sera décrit ci-après en regard de la Fig. 18. unité arithmétique 32 reçoit une sortie provenant à la ol du registre de mémorisation temporaire 51 et de la ligne de Jonction 46. Lorsque l'unité arithmétique contient un résultat valable prove nant d'une opération arithmétique, le signal # F F est à l'état logi- que "1". Ce signal relie la ligne de jonction à l'unité arithmétique. Le fonctionnement des circuits de l'unité arithmétique sera décrit en détail en regard des Fig. 19 et 21. La mémoire interne à accès direct de l'unité centrale de traitement échantillonne également la ligne de jonction. Pendant la phase 2 de l'horloge, la ligne de jonction est échantillonnée et, en fonction de l'état des deux signaux de commande U et V,de la mémoire a accès direct, le registre PL ou le registre PH (bits d'adresses de programme d'ordre inférieur ou bits d'adresses de programme d'ordre supérieur), les registres universels de données, ou la recharge de mémoire sont sélectionnés. Une cellule de mémorisation de la mémoire accès direct est représentée en 48. Lorsque l'accès n'est pas donné à l'un ces registres de données de la mémoire à accès direct, cette dernière est automatiquement rechargée par les commandes provenant de la section de commandée 20. Le signal RAM relie la ligne de jonction à une cellule de mémorisation de la mémoire à accès direct. Le circuit de cellule et la logique à transistors d'une cellule de mémorisation 8 de la mémoire à accès direct, seront décrits en regard des fig. da et 4b. Le fonctionnement de la mémoire à accès direct sera décrit en détail par la suite en regard de la Fig. 25. La Fig. 5 représente un élément binaire de l'unité arithmétiaue 32. tette unité arithmétique comporte des inverseurs représentés globalement en 59, des portes NON-ET 60, des portes NI-OU 62, des portes complexes 61 , des portes OU-EXCLUSIF 58 et des portes de transfert 63 à métal-oxyde-semiconducteur interconnectées de manière qu'en réponse à des signaux de commande déterminés, huit opérations arithmétiques séparées puissent être exécutées. Le fonctionnement du circuit logique qui effectue les opérations arithmétiques d'addition, de soustraction et de OU-EXCLUSIF sera décrit ci-après en détail en regard des Fig. 22, 23 et 24, respectivement. La Fig. 4a est le schéma d'une cellule de mémoire 48 à accès direct comportant des transistors à effet de champ et à électrode de commande isolée, cellule qui peut être utilisée dans le cadre de la présente invention. En fonctionnement, le fil d'écriture 15 est excité et le transistor à effet de champ 17 devient conducteur de sorte que l'information présente sur le fil d'entrée 19 est transférée au condensateur 21. Lorsque le fil d'écriture n'est plus excité, 1' information qui a été transférée précédemment au condensateur 21 reste emmagasinée pendant une période qui ne dépend que du produit de la capacité par la résistance de fuite du point d'emmagasinage. Cette constante de temps n'est pas inférieure à environ 1 milliseconde pour les transistors à effet de champ et à électrode de commande isolée fabriqués de la manière habituelle et dans les conditions d'environnement voulues habituellement. Le transistor 23 peut être conducteur ou non conducteur suivant l'état de l'information mémorisée. Lorsque le fil de lecture 27 est excité, le transistor 29 devient conducteur et l'état de l'information présente dans le condensateur 21 peut donc être déterminé en mesurant la présence ou l'absence d'un circuit conducteur entre le fil 31 et le fil Vss par l'intermédiaire des composants 23 et 29. Le fil d'entrée de données 19 peut être excité par un élément de transistor à effet de champ et à électrode de commande isolée du type anormal, ou un composant du type à précharge/décharge. Le fil 31 de sortie de données peut conduire à un dispositif détecteur de courant ou devenir le circuit d'attaque d'un composant transistor à effet de champ et à électrode de commande isolée, avec un circuit de décharge dans un élément à transistor à effet de champ et à électrode de commande isolée à précharge/décharge. La Fig. 4b représente en plan une disposition de transistors à effet de champ et à électrode de commande isolée correspondant au schéma de la Fig. 4a. Les composants peuvent être formés selon les procédés classiques de masquage photo-lithographique et de décapage utilisés habituellement dans la fabrication des circuits à transistors à effet de champ et à électrode de commande isolée. L'unité centrale de traitement peut être dévisée d'une manière générale en quatre sections: une section de données, une section d' adresse, une section de commande et une unité arithmétique et logique. La section de commande est représentée globalement par le bloc 20 sur la Fig. 2 tandis que les sections de données et d'adresse sont désignées par 40. Les sections de données et d'adresse sont définies par des registres de données qui font partie de la mémoire interne à accès direct de l'unité centrale de traitement. En outre, le bloc 32 désigne globalement l'unité arithmétique et logique de l'unité centrale de traitement. Ainsi que décrit précédemment, la mémoire interne à accès direct de l'unité centrale de traitement contient 24 registres à huit bits. ept de ces registres sont des registres de données y compris un accumulateur A et quatre registres universels B, C, D et E, ainsi qu'un registre de mémoire désigné par H, L. Les registres universels B, C, D et E peuvent servir de registres d'index ou d'accumulateurs secondaires suivant la définition du sous-programme établi par le programmeur. Ces sept registres peuvent être combinés arithmétiquement avec l'accumulateur, y compris le registre d'adresse de mémoire H, L. Ainsi qu'il sera expliqué plus en détail ci-après à propos du groupe d'instructions de l'unité centrale de traitement, l'origine (S) et la destination (D) voulues sont spécifiées par trois bits de l'instruction de manière à sélectionner l'un des registre de données A, B, C, D, H ou L ou la mémoire extérieure. Les codes binaires de ces différents registres sont représentés dans le tableau V. La section d'adresse de l'unité centrale de traitement est constituée par seize des registres de données à huit bits de la mémoire interne à accès direct. Un index provenant d'un compteur-décompteur sélectionne deux de ces registres de données afin qu'ils servent de registre d'adresse de programme ou de compteur de programme P. Les quatorze registres restants constituent une liste d'adresses de programme à sept niveaux, dernier entré premier sorti. Le but de cette liste est de constituer un moyen physique d'adapter l'adressage absolu à seize bits et la mémorisation des adresses de sous-programme à un dispositif de mémoire à 64 000 multiplets. En plus des registres de données et d'adresse, un registre d' instruction (I) et un registre de mémorisation temporaire (R) sont également accessibles à la ligne de jonction intérieure de l'unité centrale ce traitement. La section de commande de l'unité centrale de traitement est basée sur l'utilisation séquentielle d'une ligne de jonction à huit bits en parallèle entre les éléments fonctionnels internes. Afin de faciliter cette commande, le dispositif comporte un compteur d'état 22 (Fig. 2) à quatre positions S1, S2, S3 et S4 et un compteur de cycle (C) désigné par 24 et comportant 1,2 ou 3 cycles. L'unité centrale je traitement est caractérisée par deux états de commande, ATTENTE et ARRET. L'état ATTENTE est provoqué par l'entre e commande de disponibilité RE au décodeur de commande 26. L'état ARRET est provoqué par la commande HALTE dans le mode de programme ou dans le mode d'interruption. Ces deux états de commande interrompent la chaine normale de circulation S1, S2, 53, S4, 51. Le registre d'instruction, les entrées INTERRUPTION et DISPONIBILITE, le compteur d'état et le compteur de cycle sont combinés dans le décodeur 26 de commande programmable de manière à mécaniser les commandes de l'unité arithmétique 32, de la mémoire à accès direct 40, de la ligne de jonction 25 et à commander les compteurs d'état et de cycle 22 et 24. L'unité centrale de traitement est réalisée de manière à exécuter cinq classes séparées d'instructions, à savoir: transfert, calcul, saut, entrée/sortie et commande.Toutes les instructions sont exécutées en 1, 2 ou 3 cycles de la machine. Chaque cycle de la machine consiste en un seul appel et une seule exécution. Chaque appel et chaque exécution nécessitent cinq microsecondes pour être réalisés. Le format des mots d'instructions est représente sur la tableau I. TABLEAU I Classe d'instruction I7I6 I5I4I3 I2I1I0 Transfert (MOVE) 3 D 5 O D o Calcul (ARITH) 2 P 5 O P 4 O P 2 Saut (JUMP) 1 tcc 010 O tcc C11 Entrée/sortie 1 X xx1 Commande (CONT) O X OOx 7 7 7 Redémarrage (RST) O a 101 Ainsi que le montre ce tableau, une instruction contient huit bits I7 à I0. Le premier exemple de ce tableau est une instruction de transfert, les bits I7 et 16 étant tous deux 1 de manière à former un binaire. Les bits I5, I4 et I@ contiennent le code binaire Ce . Ce code réfère au code de destination de l'un des sept regis tres de données de la mémoire interne à acces direct =0, c'est-à- dire les registres de données A, , C, D, -, H, L ou la mémoire ext'rieure. Le tableau V indique le codage nécessaire des bits I5, I4 et I3 pour spécifier l'un de ces registres. Le tableau V indique par exemple que le code 001 spécifie le registre B. Les bits I" > @@ et 10 de l'instruction spécifient le code d'origine du registre voulu. En ce qui concerne une instruction arithmétique, le P dans la colonne des bits I5, I4 et I3 de l'instruction spécifie les codes d'opérandes arithmétiques. Ces trois bits peuvent être codés de manière à sélectionner l'une des huit opérations arithmétiques qui peuvent être effectuées. Ces codages et l'opération arithmétique correspondante sont également représentés dans le tableau V. A titre d'exemple, un codage 010 spécifie une opération de soustraction. Un exemple de circuit logique associé à l'exécution d'une opération de soustraction par suite de la commande d'une telle instruction sera décrit ci-après en regard de la Fig. 23. Un X dans la colonne Ig, I4, spécifie une situation "sans importance". Ces bits peuvent être utilisés par le programmateur, à son gré. La Fig. 6 illustre graphiquement un plan d'instruction du groupe d'instructions pouvant être utilisé avec l'unité centrale de traitement selon l'invention. Elle montre que le plan d'instructions comporte quatre quadrants. Ces quadrants sont identifiés respectivement par le codage binaire des bits d'instructions I6 et I7. Par exemple, le quadrant supérieur droit désigné par "MOVE" (3DS) correspond à des bits d'instructions 16 et I7 égaux à 1, c'est-à-dire 3. De même que le quadrant supérieur gauche du plan correspond au 2 binaire, c'est-à-dire que le bit d'instruction I7 est un 1 et le bit d'instruction I6 un 0. Il est visible que chaque quadrant du plan d'instruction est un carré de huit bits par huit bits. En ce qui concerne les instructions de transfert du quadrant supérieur droit, les registres verticaux O à 7 désignés respectivement par I2 1 0 correspondent aux registres d'origine (S) tels que les registres de données A, B, C, D, E, H, L ou M de la mémoire à accès direct de l' unité centrale de traitement. Les registres d'origine S peuvent prendre l'une quelconque des valeurs O à 7. L'axe horizontal du quadrant est désigné par I5, 4, 3' et il peut prendre l'une quelconque des valeurs O à 7 comme destination (D) d'une instruction de trans fert. Du fait que les positions d'origine et de destination d'une instruction de transfert peuvent varier respectivement de O à 7, le quadrant supérieur droit en entier est nécessaire pour une classe d'instructions de transfert. En outre, dans le quadrant inférieur gauche, identifié par I7 et I tous deux à l'état logique "C)", se b trouve une instruction de transfert désignée par OD6. Le D peut prendre l'une quelconque des valeurs 0 à 7 et il nécessite donc une ligne entière du quadrant inférieur gauche. Il faut cependant noter que le code de désignation d'origine est un 6 binaire. Il suffit donc d'une unité à huit bits pour cette instruction. Il résulte de cela qu'avec les huit entrées à huit bits nécessaires pour la classe des instructions de transfert dans le quadrant supérieur droit du plan d'instruction, la classe d'instruction de transfert occupe les 9/32ème du plan d'instruction, cette dernière étant représentée avec 32 blocs à huit bits. En ce qui concerne la classe des instructions de saut (JUMP) le tcc dans les colonnes I5, I4 et I3 spécifie un saut vrai conditionné. Par exemple, si le code cc (qui est l'un des marqueurs de retenue, de zéro, de signe ou de parité associé à l'unité arithmétque et logique de l'unité centrale de traitement) à une valeur égale à t, un saut se produit. Les codes binaires des codes de marqueurs de condition sont également représentés sur le tableau V. En ce qui concerne à nouveau la classe d'instructions de transfert, les transferts sont spécifiées par un code S d'origine à trois bits et un code D de destination à trois bits également; il est donc possible d'effectuer un transfert de registre à registre, de la mémoire à un registre et d'un registre à la mémoire. Bien entendu, mémoire désigne le contenu de la position spécifiée par le registre d'adresse de mémoire H, I. En plus de l'opération ci-dessus, une instruction séparée est prévue pour le chargement immédiat ou le chargement littéral. Cette instruction code et exécute en deux multiplets. Le premier multiplet ne spécifie que le code de destination; le second multiplet est la donnée d'origine littérale. Les codes arithmétiques sont semblables aux codes de transfert, occupant les 5/16 du plan d'instructions représenté sur la Fig. o, à l'exception que le secteur de destination à trois bits est remplacé par un secteur de code d'opération F à trois bits. La destination est implicitement l'accumulateur A. L'origine est spécifiée de la même manière que ci-dessus pour les instructions de transfert, y compris le registre, la mémoire et les formats immédiats. Les huit codes d'opération sont: addition (As), addition avec retenue (AC), soustraction (wU), soustraction avec retenue (SB), ET (n), OU (OR), C)U-EXC)LU;lF, ) et comparaison (CP). Dans toutes les oprations arithmétiques à l'exception de la comparaison, l'accumulateur est combiné avec l'origine et le rsultat est replacé dans l'accumulateur. En plus des opérations arithmétiques ci-dessus, le décalage circulaire à droite (SRC) et le décalage circulaire à gauche (SLd) sont spécifiés par des codes séparés. Les instructions de décalage agissent sur l'accumulateur et le marqueur de retenue et elles constituent un mécanisme c.'aiguillage temporaire de bits spécifiques de 1' accumulateur. Les instructions arithmétiques, logiques et de décalage mettent toutes à jour implicitement les quatre circuits marqueurs associés à l'unité arithmétique et logique. Ces marqueurs sont utilisés par des instructions de saut conditionnel comme code de condition. La comparaison met à jour les marqueurs comme la soustraction. Les instructions de saut occupent les trois huitièmes du plan d'instructions de la Fig. 6. Un secteur à trois bits est utilisé pour distinguer huit types différents de sauts. Un autre secteur à deux bits de l'instruction sert à sélectionner un code de condition particulier parti les quatre circuits marqueurs. Le saut peut être conditionnel ou inconditionnel. S'il est conditionnel il peut être conditionné vrai ou conditionné faux. Enfin, il peut être ou non un saut de sous-programme. Po me est à sept niveaux, la programmation par scus-rrogrammes imbriqués constitue une variante commode et efficace d'adressage indirect. Les instructions entrée/sortie occupent un huitième du plan d' instructions représenté sur la Fig. 6. L'instruction extérieure contient un secteur "sans importance" de cinq bits qui nta aucune signification en ce qui concerne le fonctionnement interne de l'unité centrale de traitement. Il est d stiné à être utilisé par les programmes et à la réalisation de circuits périphdriques qui doivent exécuter des codes d'opérations extérieures. L'instruction extérieure ne fait rien d'autre que de transférer l'instruction interne et les registres accumulateurs dans des registres extérieurs. Cela sert à créer une commande efficace et un dispositif de commande de communication entre des périphériques et l'unité centrale de traitement et entre des périphériques et la mémoire. L'instruction d'entrée constitue un sous-grope de l'instruction extérieure avec seulement trois éléments binaires "sans importance" restants. Dans ce cas, l'unité centrale de traitement charge les données sélectionnées dans le registre accumulateur interne. I1 existe donc un circuit direct permettant l'entrée et la sortie de caractères à huit bits sous la commande du programme. Les instructions de commande n'occupent que très peu de place dans le plan d'instructions mais elles sont très importantes en ce qui concerne la commodité qu'elles représentent pour l'opérateur et le programmeur. Les trois instructions de commande importantes sont HALTE, REDEMARRAGE, et CONTINUER. Parmi ces instructions, seul le redémarrage nécessite des codes multiples. Un secteur "sans importance" de trois bits dans le code d'opération de redémarrage est chargé dans les trois éléments de plus grand poids du registre d'adresse de programme. I1 y a donc réellement huit redémarrages pour huit positions distinctes à des accroissements de 8000 multiplets de la mémoire à 64000 multiplets. Toutes ces instructions de commande sont disponibles pour être utilisées à la commande du programme normal. Mais en pratique, leur utilisation dans le mode d'interruption est beaucoup plus importante. L'introduction d'une instruction INTERRUPTION dans le déroulement normal de l'exécution d'un programme peut être effectuée très simplement. Premièrement, la clé d'interruption (ou plus généralement le périphérique d'interruption) doit coder l'instruction voulue sur le sélecteur de données à huit bits. Deuxièmement, elle doit exciter le fil d'interruption qui constitue une entrée directe du décodeur de commande d'instruction. Le décodeur reconnait l'interruption à la fin de l'exécution de l'instruction en cours. Les instructions HALTE et CONTINUER ne perturbent pas le fonctionnement du programme d'exécution. Mais le redémarrage constitue un arrêt prématuré direct du déroulement du programme en cours. I1 n'est pas un appel de sous-programme; toute protection voulue du programme en cours par rapport à la reconnaissance voulue des interruptions doit être traitée par le programme d'interruption à la position indiquée par le code de commande de redémarrage. Un simple programme de redémarrage pourrait mémoriser les contenus instantanés de tous les registres de l'unité centrale de traitement et mémo- riser l'adresse de retour d'un programme permettant de les retrouver. Lorsque INTERRUPTION est desservie, le programme d'interruption peut donc se terminer et revenir au déroulement du programme normal. La reconnaissance de priorité d'interruption peut se faire par des circuits (rapide) et par programme (lent). La solution par circuits utiliserait un codeur extérieur de priorité pour sélectionner l'interruption présente d'ordre le plus élevé. La solution par programme impliquerait une décision par embranchements à la position de la commande de redémarrage. Le tableau II constitue une liste des instructions de l'unité centrale de traitement selon l'invention, Ces instructions comprennent des instructions de chargement de registre à registre, des instructions de chargement avec référence à la mémoire, des instructions de chargement immédiat, des instructions de registre arithmétique et logique, des instructions arithmétiques et logiques avec référence à la mémoire, des instructions arithmétiques et logiques immédiates, des instructions de décalage, des instructions de saut, des instructions de sous -programme, des instructions de retour, des instructions entrée/sortie, des instructions de redémarrage et des instructions de halte. Le tableau III contient la mnémotechnie arithmétique/logique de l'unité centrale de traitement et les marqueurs de condition. Le tableau IV contient la mnémotechnie des instructions et la mnémotechnie des registres de l'unité centrale de traitement. Le tableau V représente le codage d'instructions de l'unité centrale de traitement. La table de vérité du groupe d'instructions est représentée sur le tableau VI. Dans cette table de vérité, une ligne horizontale représente le temps et les noeuds entrée/sortie ou intérieurs sont imprimés dans une colonne. Les termes imprimés sont indiqués au début de la table de vérité. La table d'instructions illustre les changements dans les registres internes, une position de la liste de programme, et les marqueurs arithmétiques/logiques pour chaque type d'instruction. Le nombre de multiplets ou de cycles pour chaque instruction est représenté par le nombre de lignes imprimées pour une instruction. Une ligne est imprimée à la fin du cycle. Les entrées, les sorties ou les registres imprimés dans la table de vérité d'instructions sont indiquées ci-après. Les noms indiqués de haut en bas sont respectivement les noms indiqués de gauche à droite dans les tableaux. Pour le groupe d'instructions, les noms ciaprès sont indiqués : Groupe d'instructions. Disponibilité Registre d'instruction Adresse de programme Interruption Registre A Retenue Exécution Registre B Zéro Etat 1 Registre C Signe Etat 2 Registre D Parité Etat 3 Registre E Etat 4 Registre H Entrée Registre L Les tableaux Il à VI sont les suivants TABLEAU II. Instructions de la machine. Instructions de chargement de registre à registre (49 instructions). Lrdr5 (rd)#(rs) Charger dans le registre rd le contenu de rs. Le contenu de rS reste inchangé. Instructions de chargement de référence de mémoire (15 instructions) LrdM (rd) ; (m) Charger dans le registre rd le contenu de la position m de moire adressée par les registres H et L. Le contenu de m reste inchangé. LMrs (m ) 4 (ru) Charger dans la position m de la moire adressée par les registres H et L le contenu du registre rs. Le contenu de rs reste inchangé. L M, B1 (m) # (B1) Charger B1 dans la position m de la moire adressée par H et L. Instructions de chargement immédiat (7 instructions) Lrd, B1 (rd)#(Bl) Charger B1 dans le registre rd. Instructions du registre arithmétique et logique (56 instructions). &commat; rs (A) # (A) &commat; (rs) Les résultats de l'opération arithmé tique ou logique entre le registre A et le registre r5 sont mémorisés dans le registre A. L'état de ltopéra- tion est indiqué par les marqueurs d'état. Instructions arithmétiques et logiques avec référence à la mémoire (8 instructions). M M (A) # (A) &commat; (m) Les résultats de l'opération arithmé- tique ou logique entre le registre A et la position m de mémoire sont mémorisés dans le registre A. L'état de l'opération est indiqué par les marqueurs d'état. Instructions immédiates arithmétiques et logiques (8 instructions). ' B1 (A) # (A) &commat; (B1) Les résultats de l'opération arithmé tique ou logique &commat; entre le registre A et 131 sont mémori- sés dans le registre A. L'état de l'opération est indiqué par les marqueurs d'état. Instructions de décalage (2 instructions). SLC (Am+1) # (Am), (A0) # (A7), (C) # (A7) Décaler le contenu du registre A d'un bit vers la gauche; décaler de A7 vers A0 et le marqueur de retenue. Les autres marqueurs ne sont pas modifiés. SRC (Am) # (Am+1), (A7) # (A0), (C) # (A0) Décaler le contenu du registre A d'un bit vers la droite; décaler A0 vers A7 et le marqueur de retenue. Les autres marqueurs ne sont pas modifiés. Instructions de saut (9 instructions). JMP,B1,B2 (P) N (B2 ) (B1) Sauter inconditionnellement à 1' instruction située dans la position de mémoire B2, Bl. JFc,B1,B3 (P) + (B2), (B1) si cc = 0; (P)# (P)+3 si cc = 1. Si le contenu du marqueur d'état est zéro, sauter à la position de mémoire adressée par B2,B1; sinon exécuter l'instruction suivante dans la séquence. JTc,B1,B2 (P) f- (B2), (B1) si cc = 1; (P) # (P)+3 si cc = 0. Si le contenu du marqueur d'état est un, sauter à la position de mémoire adressée par B2, B1; sinon exécuter l'instruction suivante dans la séquence. Instructions de sous-programme (9 instructions). CAL,B1,B2 (Liste) # (P)+3, (P) z (B2),(Bi).Transférer l'adres se suivante du programme séquentiel dans la liste à refoulement. La nouvelle adresse de programme est la position de mémoire adressée par B2, B1. CFC,B1,B2 (Liste) # (P)+3, (P) # (B2), (B1) si cc = 0; (P) ~- (P)+3 si cc = 1. Transférer l'adresse suivante du programme séquentiel dans la liste à refoulement et positionner l'adresse de programme en B2, B1 si le marqueur d'état est zéro; sinon exécuter l'instruction suivante dans la séquence. CTc ,B1,B2 (Liste) t (P)+3, (P) q (B2), (B1) si cc = 1; (P) # (P)+3 si cc = O. Transférer l'adresse suivante du programme séquentiel dans la liste à refoulement et positionner l'adresse de programme en B2, B1 si le mar queur d'état est un. Sinon exécuter l'instruction sui vante dans la séquence. Instructions de retour (9 instructions). RET (P) # (Liste). Retourner à l'instruction dans la dernière position de mémoire transférée dans la liste à refoulement. RFc (P) F (Liste) si cc = O; (P) = (P)+3 si cc = 1. Retourner à l'instruction dans la dernière position de mémoire transfé rée dans la liste à refoulement si le marqueur d'état est zéro. Sinon exécuter l'instruction suivante dans la séquence. RTc (P) -,- (Liste) si cc = 1; (P)+3 si cc = O. Retourner à l'instruction dans la dernière position de mémoire transfé rée dans la liste à refoulement si le marqueur d'état est un. Sinon exécuter l'instruction suivante dans la séquence. Instructions entrée/sortie (32 instructions dont 8 instructions d'entrée). EXT (A') se- (A). Le contenu du registre A est disponible pour le registre A'. Le registre A' reste inchangé jusqu'à l'ins- truction extérieure Suivante. INP (A') # (A); (A) # (Entrées de données). Le contenu du registre A est disponible pour le registre A'. Le registre A' reste inchangé jusqu'à l'instruction extérieure suivante. Les fils d'entrée de données sont échantillonnés pendant la période d'entrée de données et mémorisés dans le registre A. Instructions de redémarrage (8 instructions). RST (P15P14P13) # (I5I4I3). Les contenus des éléments binaires 5, 4 et 3 du registre d'instructions sont décalés dans les les éléments binaires supérieurs de l'adresse de programme. Instructions de HALTE (17 instructions). HALTE Le fonctionnement de l'unité de traitement est interrompu. Les contenus de tous les registres et de la mémoire sont in changés. TABLEAU III. Mnémotechnie arithmétique/logique. AD* Additionner le contenu de * au contenu du registre A et mémo riser le résultat dans le registre A. Voir les marqueurs d' état. ** AC* Additionner le contenu de * et le contenu du marqueur d'état au contenu du registre A et mémoriser le résultat dans le registre A. Voir les marqueurs d'état. ** SU* Soustraire le contenu de * du contenu du registre A et memo riser le résultat dans le registre A. Voir les marqueurs d'état. ** SB* Soustraire le contenu de * et le contenu du marqueur de re tenue du contenu du registre A et mémoriser le résultat dans le registre A. Voir les marqueurs d'état. ** ND* Mémoriser le résultat du ET logique entre le contenu de * et le contenu du registre A dans le registre A. Voir les marqueurs d'état. ** XR* Mémoriser le résultat du OU-EXCLUSIF entre le contenu de * et le contenu du registre A dans le registre A. (Voir les marqueurs d'état. ** OR* Le résultat du OU-INCLUSIF entre le contenu de * et le conte nu du registre A est mémorisé dans le registre A. Voir les marqueurs d'état. ** CP* Le contenu de * est soustrait du contenu du registre A. Le registre A et * restent inchangés. Voir les marqueurs d'é tat. ** Marqueurs d'état. C Le marqueur C est le marqueur de retenue d'addition ou de sous traction. Il est déclenché si une retenue d'addition (AD, AC) ou une retenue de soustraction (SU, SS, CP) résulte d'une opé ration arithmétique. Pour les opérations logiques (ND, XR, OR) le marqueur de retenue est ramené à zéro. Le marqueur de rete nue indique également l'état de l'élément binaire de plus grand poids du registre A après une instruction de décalage à droite et de l'élément binaire de plus petit poids du registre A après une instruction de décalage à gauche. Z Le marqueur Z est déclenché si le résultat d'une opération arithmétique ou logique (AD, AC, SU, SS, ND, XR, OR, CP) est égal à zéro. S Le marqueur de signe S réflète l'état de l'élément binaire sept du registre A après une opération arithmétique ou logique. (AD, AC, SU, SB, ND, XR, OR, CP). P Le marqueur de parité indique la parité du registre A après une instruction arithmétique ou logique (AD, AC, SU, SB, ND, XR, OR, CP). Si le registre A contient un nombre impair de bits un, le marqueur de parité est déclenché. * * peut être un registre d'origine, une référence de mémoire ou le multiplet un d'une instruction arithmétique immédiate. ** Les marqueurs d'état indiquent l'état d'une opération arithmé tique ou logique. TABLEAU IV. Mnémotechnie des instructions. Symboles. B1, B2 Multiplet un et multiplet deux de l'instruction suivante de donnes. rs, rd L'un suivant des registres d'origine r ou de destination rd : A, B, C, D, E, H, L. m Position de mémoire indiquée par le contenu des registres H et L. a L'une des opérations arithmétiques ou logiques suivantes: AD, AC, SU, SB, ND, XR, OR, CP. c ou cc L'un des marqueurs d'état suivant : C, Z, S, P. ) ) Contenu d'une position ou d'un registre. A Elément binaire m du registre A. w P Compteur d'adresse de programme. Liste Liste à refoulement; sept niveaux des adresses de pro gramme enregistrées. Mnémotechnie des registres. Symboles. A Pour les instructions arithmétiques ou logiques, le re registre A est utilisé comme un accumulateur. Les trans ferts programmés de données vers ou depuis le calcula teur sont effectués par l'intermédiaire du registre A. B,C,D,E Registres universels. H,L Les registres H et L sont utilisés respectivement pour les multiplets de plus grand poids et de plus petit poids de l'adresse de mémoire au cours de l'exécution d'une instruction avec référence à la mémoire. Lorsque les registres H et L ne sont pas utilisés pour la réfé rence à la mémoire, ils peuvent servir de registres uni versels. TABLEAU V. Codage des instructions. Instructions Code Cycles Lrdrs 11 d s 1 LrdM 11 d 111 2 LMrs 11 111 s 2 LM 00 111 110 3 Lrd 00 d 110 2 &commat; rs 10 p s 1 &commat; M 10 p 111 2 00 00 p 100 2 Instructions Code Cycles JMP 01 XXX 100 3 JTc 01 lcc 000 3 JFc 01 Occ 000 3 CAL 01 XXX 110 3 CTc 01 lcc 010 3 CFc 01 Occ 010 3 RET 00 XXX 111 1 RTc 00 1cc 011 1 RFc 00 Occ 011 1 SLC 00 XXO 010 SRC 00 XX1 010 1 EXT 01 XXX XX1 2 INP 01 OOX XX1 2 RST 00 a 101 2 HALT 00 XXX 00X 1 11 111 111 Codes d'origine et de destination (s et d) 000 Registre A 001 Registre B 010 Registre C 011 Registre D 100 Registre E 101 Registre H 110 Registre L 111 Données de mémoire Codes d'opérande (p) (bits I5I4I3) 000 AD Addition 001 AC Addition avec retenue 010 SU Soustraction 011 SB Soustraction avec retenue 100 ND ET 101 XR OU-EXCLUSIF 110 OR OU-INCLUSIF 111 CP Comparaison Codes de marqueurs d'état (cc) oo Retenue 01 Zéro 10 Signe 11 Parité Code de redémarrage (a) Le code de redémarrage sélectionne les bits d'adresse d'ordre supérieur. TABLEAU VI. TABLEAU VI GROUPE D'INSTRUCTIONS A I C STA. ENTREE INST. Reg. A Reg. B Reg. C Reg. D Reg. E Reg. H Reg. L ADRESSE de CZSP C N X PROGRAMME Y T 1234 76543210 76343210 76543210 76543210 76543210 76543210 76543210 76543210 76543210 111111 5432109876543210 0 0 0 0 0000 00000000 00000000 00000000 00000000 00000000 00000000 00000000 00000000 00000000 0000000000000000 0000 1 1 1 0 1000 00000000 00000000 00000000 00000000 00000000 00000000 00000000 00000000 00000000 0000000011111111 0101 2RST 1 0 0 1000 00011101 00011101 00000000 00000000 00000000 00000000 00000000 00000000 00000000 0000000011111111 0101 3 1 0 0 1000 00001000 00011101 00000000 00000000 00000000 00000000 00000000 00000000 00000000 0110000000000000 0101 4ADA 1 0 0 1000 10000000 10000000 00000000 00000000 00000000 00000000 00000000 00000000 00000000 0110000000000001 0100 5 LBM 1 0 0 1000 11001111 11001111 00000000 00000000 00000000 00000000 00000000 00000000 00000000 0110000000000010 0100 6 1 0 0 1000 00100100 11001111 00000000 00100100 00000000 00000000 00000000 00000000 00000000 0110000000000010 0100 7 INP 1 0 0 1000 01000001 01000001 00000000 00100100 00000000 00000000 00000000 00000000 00000000 0110000000000011 0100 8 1 0 0 1000 01010001 01000001 01010001 00100100 00000000 00000000 00000000 00000000 00000000 0110000000000011 0100 9RFP 1 0 0 1000 00011011 00011011 01010001 00100100 00000000 00000000 00000000 00000000 00000000 0110000000000100 0100 10SRC 1 0 0 1000 00001010 00001010 10101000 00100100 00000000 00000000 00000000 00000000 00000000 0110000000000100 1100 11JMP 1 0 0 1000 01000100 01000100 10101000 00100100 00000000 00000000 00000000 00000000 00000000 0110000000000100 1100 12 1 0 0 1000 11111000 01000100 10101000 00100100 00000000 00000000 00000000 00000000 00000000 0110000000000100 1100 13 1 0 0 1000 01011110 01000100 10101000 00100100 00000000 00000000 00000000 00000000 00000000 0110000000000100 1100 14LCA 1 0 0 1000 11010000 11010000 10101000 00100100 10101000 00000000 00000000 00000000 00000000 0110000000000100 1100 15CALL 1 0 0 1000 01000110 01000110 10101000 00100100 10101000 00000000 00000000 00000000 00000000 0110000000000100 1100 16 1 0 0 1000 11111111 01000110 10101000 00100100 10101000 00000000 00000000 00000000 00000000 0110000000000100 1100 17 1 0 0 1000 00000111 01000110 10101000 00100100 10101000 00000000 00000000 00000000 00000000 0000011111111111 1100 18LE 1 0 0 1000 00100110 00100110 10101000 00100100 10101000 00000000 00000000 00000000 00000000 0000100000000000 1100 19 1 0 0 1000 00000111 00100110 10101000 00100100 10101000 00000000 00000111 00000000 00000000 0000100000000001 1100 20AEC 1 0 0 1000 10001100 10001100 10110000 00100100 10101000 00000000 00000111 00000000 00000000 0000100000000010 0011 21LLA 1 0 0 1000 11110000 11110000 10110000 00100100 10101000 00000000 00000111 00000000 10110000 0000100000000011 0011 22SLC 1 0 0 1000 00000010 00000010 01100001 00100100 10101000 00000000 00000111 00000000 10110000 0000100000000100 1011 23LHA 1 0 0 1000 11101000 11101000 01100001 00100100 10101000 00000000 00000111 01100001 10110000 0000100000000101 1011 24LME 1 0 0 1000 11111100 11111100 01100001 00100100 10101000 00000000 00000111 01100001 10110000 0000100000000110 1011 25 1 0 0 1000 00000000 11111100 01100001 00100100 10101000 00000000 00000111 01100001 10110000 0000100000000110 1011 26LM 1 0 0 1000 00111110 00111110 01100001 00100100 10101000 00000000 00000111 01100001 10110000 0000100000000111 1011 27 1 0 0 1000 10110100 00111110 01100001 00100100 10101000 00000000 00000111 01100001 10110000 0000100000001000 1011 28 1 0 0 1000 01101100 00111110 01100001 00100100 10101000 00000000 00000111 01100001 10110000 0000100000001000 1011 29 JTC 1 0 0 1000 01100000 01100000 01100001 00100100 10101000 00000000 00000111 01100001 10110000 0000100000001001 1011 30 1 0 0 1000 11111111 01100000 01100001 00100100 10101000 00000000 00000111 01100001 10110000 0000100000001010 1011 31 1 0 0 1000 11001111 01100000 01100001 00100100 10101000 00000000 00000111 01100001 10110000 1100111111111111 1011 32JFP 1 0 0 1000 01011000 01011000 01100001 00100100 10101000 00000000 00000111 01100001 10110000 1101000000000000 1011 33 1 0 0 1000 00000000 01011000 01100001 00100100 10101000 00000000 00000111 01100001 10110000 1101000000000001 1011 34 1 0 0 1000 10001001 01011000 01100001 00100100 10101000 000000000 00000111 01100001 10110000 110100000000010 1011 TABLEAU VI (SUITE) GROUPE D'INSTRUCTIONS (Suite) R I C STA. ENTREE INST. Reg. A Reg. B Reg. C Reg. D Reg. E Reg. H Reg. L ADRESSE de CZSP C N X PROGRAMME Y T 1234 76543210 76543210 76543210 76543210 76543210 76543210 76543210 76543210 76543210 111111 5432109876543210 35CFZ 1 0 0 1000 01001010 01001010 01100001 00100100 10101000 00000000 00000111 01100001 10110000 1101000000000011 1011 36 1 0 0 1000 01010000 01001010 01100001 00100100 10101000 00000000 00000111 01100001 10110000 1101000000000100 1011 37 1 0 0 1000 11101101 01001010 01100001 00100100 10101000 00000000 00000111 01100001 10110000 1101000000000101 1011 38 CTS 1 0 0 1000 01110010 01110010 01100001 00100100 10101000 00000000 00000111 01100001 10110000 1101000000000101 1011 39 1 0 0 1000 10101110 01110010 01100001 00100100 10101000 00000000 00000111 01100001 10110000 1101000000000101 1011 40 1 0 0 1000 00011110 01110010 01100001 00100100 10101000 00000000 00000111 0110 La table de vérité du groupe d'instructions du tableau VI illustre le fonctionnement des groupes ou classes d'instructions possibles. Pour chaque ligne horizontale de la table de vérité, un cycle est représenté. Le temps s'écoule suivant une colonne verticale. les instructions sont désignées dans la colonne de gauche. A titre d'exemple, l'instruction de redémarrage sera d'abord décrite. Il est supposé que l'unité centrale de traitement se trouve à l'état HALT . Le tableau VI montre qu'à l'instant 1 il se produit une transition de l'état logique "O" à "1" de l'entrée d'interruption et de l'entrée de disponibilité. Cette transition interrompt l'état HALT de l'unité centrale de traitement. Pendant le premier cycle, l'instruction de redémarrage est appelée à l'entrée. Cela est représenté par les bits d'entrée 7 à o. Il faut noter en regard du tableau V, que le code binaire aux entrées I7 à 10 correspond au code de l'opération de redémarrage. Le registre d'instruction montre également que l'instruction est transférée des bornes d'entrée au registre pendant le premier cycle. Pendant le second cycle (ligne 3 de la table de vérité), les trois bits du milieu des bits d'instruction 5, 4 et 3 sont transférés auxélétrnts d'adresse de Drogramme d'ordre supérieur 15, 14 et 13 du compteur d'adresse de programme. Pendant la période 4, une instruction ADA est exécutée. L'entrée présente l'instruction ADA. Le tableau V montre que l'ins- truction 10000000 correspond au code d'opérande AD, c'est-à-dire que les bits 5, 4 et 3 sont respectivement 000. Le tableau I montre que la classe d'instructions d'opérations arithmétiques est caractérisée par 2PS. Les bits 7 et 6 de l'instruction sont respectivement 1 et 0, correspondant à 2. La destination d'origine (bits 2, 1 et 0) est 000, correspondant au registre A (voir tableau V). L'instruction est transférée au registre d'instruction. Aucune autre opération de registre n'est représentée, sauf que le compteur de programme est augmenté d'une unité. Le but de cette instruction est de mettre à jour les marqueurs de retenue, de zéro, de signe et de parité. Cela apparat par le changement du niveau logique du marqueur de parité. Les marqueurs reflètent maintenant l'état du registre A. L'instruction suivante est : charger le registre B à partir de la mémoire. Les bits 2, 1 et O de l'instruction (la source de données) sont respectivement 1, 1, 1, c'est-à-dire 7 correspondant à la mémoire. L'instruction est présente à l'entrée pendant la première période du cycle (NO 5), pendant laquelle elle est transférée au registre d'instruction. Le contenu du compteur de programme est également augmenté. Pendant la seconde période du cycle (période 6), les données qui doivent être transférées au registre B sont présentes à l'entrée. Le registre d'instructions ne change pas jusqu'à ce que l'instruction suivante soit reçue. A la période 6, il est visible que l'entrée est transférée au registre B. Le compteur d'adresse de programme n'a pas été augmenté, car l'instruction est une instruction de mémoire qui n'utilise pas l'adresse de programme mais au contraire, les registres H et L de la mémoire interne à accès direct, pour la position. La quatrième instruction exécutée dans le programme est une instruction d'entrée. L'instruction est transférée au registre d'- instruction pendant la première période du cycle (période NO 7). Le registre B ne change pas. Pendant le second cycle de l'entrée, les données du terminal d'entrée sont transférées au registre A, ce qui est représenté à la période 8. Il faut noter que les marqueurs ne sont pas affectés par le transfert de l'entrée au registre A. Les marqueurs ne sont mis à jour que par une instruction arithmétique ou de décalage. La cinquième instruction "Retourner, Parité fausse", montre qu'une instruction de retour apparaît. L'instruction est transférée par le registre d'instruction. L'examen du registre d'adresse de programme montre la position du compteur d'adresse. Du fait que le compteur d'adresse de programme est une position fixe dans la mémoire à accès direct, le changement de position d'adresse n'est pas représenté. La position d'adresse reste la même jusqu'à ce qu'une instruction d'appel soit exécutée, par exemple pendant la période 15. Le décalage circulaire à droite de l'instruction à la période 10 montre que le registre A se décale d'un bit vers la droite et le marqueur de retenue est positionné à partir du bit A7 après le décalage. D'une manière similaire à celle décrite ci-dessus, il est possible de suivre les instructions du groupe d'instructions et d'observer les données binaires modifiées dans les différents registres de l'unité centrale de traitement. La Fig. 7 est un diagramme fonctionnel du circuit logique de séquence et de commande de l'unité centrale de traitement. Chaque bloc contient une référence à la figure qui représente les circuits logiques détaillés destinés à effectuer la fonction correspondante. Les libellés logiques de l'unité centrale de traitement et les fonctions sont décrits par le tableau VII. Le rythmeur d'état dont le circuit logique détaillé est décrit ci-après en regard de la Fig. 8, fonctionne comme le rythmeur principal de l'ensemble unité centrale de traitement/mémoire extérieure. Il commande tous les rythmes de l'unité centrale de traitement, le rythmeur du circuit d'interface et le rythmeur asservi de la mémoire extérieure à accès direct (voir Fig. 35). Le rythmeur d'état comporte quatre sorties d'état, à savoir S1, S2, S3 et S4. Le rythmeur d'état produit une sortie P d'index automatique qui met à jour le registre d'adresse après une exécution d'instruction. Le rythmeur d'état reçoit les signaux d'entrée de disponibilité (RE) et de demande d'interruption (IR) qui permet l'introduction d'une instruction d'interruption. Selon la présente invention, ces signaux servent également à permettre l'utilisation d'une mémoire extérieure séquentielle ou d'une mémoire à accès direct. Cette caractéristique de l'invention sera décrite ci-après lors de la description détaillée de la Fig. 8. Ainsi que mentionné précédemment, un cycle comprend une phase d'appel et une phase d'exécution caractérisées chacune par quatre états S1 à S4. Chaque état comporte deux phases : phase 1 et phase 2. Pendant la période d'appel du cycle, une instruction est extraite de la mémoire extérieure. La Fig. 9 représente le schéma logique d'un circuit entrée/sortie. Pendant la période d'exécution, une instruction est exécutée. Le rythmeur d'état comporte également un réseau logique programmable (PLA) qui permet à des quants tés différentes de périodes d'état ou de sous-cycles, exécution/appel d'être programmées en changeant simplement un masque de portes. Ce procédé permet de réaliser une unité de traitement plus souple. Le brevet des Etats-Unis d'Amérique N 3 541 543 décrit plus en détail un réseau logique programmable de ce type. La section entrée / sortie nrBrtinnt 1 n. ^r^1nit d'interface de de la ligne de jonction extérieure commune, à huit bits. Pendant le souscycle d'appel et un cycle d'instruction, la position d'adresse de programme, c'est-à-dire la position de l'instruction voulue dans la mémoire extérieure est émise par le circuit d'interface entrée/sortie de l'unité centrale de traitement. Pendant l'état 1, les bits d'adresse PL d'ordre inférieur sont extraits de la mémoire interne à accès direct et pendant la période d'état S3, les bits d'adresse P d'ordre supérieur sont extraits. Cela permet l'émission de seize bits par la ligne de jonction commune à huit bits, permettant l'uti- lisation d'une mémoire d'une capacité jusqu'à 64000 mots. Pendant la phase 2 de l'état 4 du sous-cycle d'appel, la position de mémoire extérieure adressée par les seize bits (Fig. 1, rectangle 12) fournit l'instruction. * Pendant l'état 1 de l'exécution, l'instruction est introduite dans l'unité centrale de traitement par le circuit entrée/sortie. L'instruction peut être mémorisée dans le registre d'instruction (Fig. 10). Pendant les quatre états de l'exécution, l'instruction extraite est exécutée. Si l'instruction nécessite plus d'un cycle, l'adresse est émise pendant l'appel suivant, soit par le compteur d'adresse de programme, soit par les registres H, L de la mémoire interne à accès direct. Les données sont extraites de la mémoire à accès direct pendant la fin du cycle d'appel pour le second et le troisième cycles d'instruction. Une instruction mémorisée dans le registre d'instruction est introduite dans un réseau logique programmable qui détermine le décodage d'instructions. L'utilisation du réseau logique programmable dans le décodage d'instructions permet aux instructions décodées d'être modifiées par reprogrammation du masque de portes. Le rythmeur de cycle reçoit des signaux d'entrée provenant du décodage d'instruction et du rythmeur d'état. Le compteur de cycle détermine si une instruction a une longueur d'un, deux ou trois cycles. Les cycles d'instruction peuvent être modifiés au moyen d'un réseau logique programmable dans le circuit du rythmeur de cycle. Les informations de rythme de cycle, les informations de décodage d'instructions et les informations de rythme d'état sont combinées dans un bloc de commande interne comprenant une mémoire permanente qui produit tous les rythmes internes de l'unité centrale de traitement. Les signaux de sortie de cette mémoire permanente passent sur la ligne de jonction, ou à la mémoire interne à accès direct ou à l'unité arithmétique. Les sorties de commande interne désignées par un astérisque (*) produisent un signal de ligne de jonction tandis que les signaux de commande désignés par un $ permettent l'échantillonnage des données sur la ligne de jonction. Deux autres sorties de la commande interne sont *I3,4,5 et *RS. Ces deux commandes sont utilisées lorsqu'une instruction de redémarrage est exécutée. Pendant un cycle d'horloge ou une période d'état, le signal *RS décharge la ligne permettant l'introduction de tous les zéros dans la liste de programme. Cela ressort de la Fig. 15 où le signal *RS produit un état logique "O" à la sortie d'une porte NON ET 71. Cela décharge à la masse les lignes O à 7 de la ligne de jonction intérieure. Le signal *I3,4,5 transfère les bits d'instruction 13,4,5 aux positions d'adresse d'ordre supérieur PH,S,6 et 7 respectivement. Le fonctionnement de l'instruction de redémarrage et le transfert des bits 3, 4 et 5 à PH5 6 7 ressort de la table de vérité d'instructions (tableau Vl, période 3). Le signal ssI est utilisé pour échantillonner l'instruction dans le registre d'instruction. Trois des sorties de la commande interne A1, A2, A3 passent à la mémoire interne à accès direct. Ces signaux définissent la position comme le registre A, B, C, D, E, H, L ou M. Deux autres commandes de la mémoire à accès direct, U et V, sélectionnent les registres précités, les registres d'adresse d'ordre inférieur PL, les registres d'adresse d'ordre supérieur PH, (voir Fig. 2), ou lorsqu'aucun des registres de la mémoire à accès direct n'est adresse, les signaux U, V déclenchent le circuit de recharge de la mémoire à accès direct. Un autre signal de commande de la mémoire à accès direct est *RAM. Ce signal alimente la ligne de jonction lorsqu'une sortie de la mémoire à accès direct est voulue. Deux autres commandes qui passent à la mémoire à accès direct sont PUSH et POP. Ces commandes attaquent la liste à refoulement dans la mémoire à accès direct. La liste à refoulement sera décrite plus en détail en regard de la Fig. 25. Les signaux de commande CZSP et &num; W sont des commandes qui passent à l'unité arithmétique. Le signal CZSP est le signal qui échantillonne ou met à jour les marqueurs de retenue (C), de zéro (Z), de signe (S) et de parité (P). La sortie de ces marqueurs est combinée avec les bits d'instruction I3,4,5 qui sont décodés avec les sorties arithmétiques de manière à déterminer si un appel conditionnel, un retour ou un saut doit être exécuté lorsque ces instructions sont appelées. Le circuit de redémarrage permet à une instruction de redémarrage d'être exécutée. Ce circuit décharge la ligne de jonction et permet à tous les zéros d'être introduits dans la liste de programme. Ensuite, les bits d'instruction I3 4 5 sont autorisés à être introduits dans les trois bits de plus grand poids du registre PH. Le circuit logique entrée/sortie de l'unité centrale de traitement selon l'invention est représenté sur la Fig. 9. La ligne de jonction interne à huit bits de l'unité centrale de traitement est représentée en 81 avec ses fils 7 à 0. Les entrées et les sorties à l'unité centrale de traitement sont effectuées sur les fils Ag à A7. Le circuit d'interface entre la ligne de jonction interne 81 et les fils de sortie est constitué par une série de portes NON-ET 83, 83a, 83b, etc, et de portes NI 85, 85a, 85b, etc. Des portes de transfert 87, 87a, 87b, etc, à effet de champ et à électrode de commande isolée connectent les fils de sortie aux portes logiques correspondantes qui sont connectées à la ligne de jonction interne 81. La masse de l'ensemble est représentée en 89. Le fonctionnement des circuits entrée/sortie est le suivant. Lorsque le signal de commande XM est à l'état logique i, les données de la ligne de jonction interne 81 sont échantillonnées. Il sera supposé, par exemple, que la donnée sur le fil 1 de la ligne de jonction interne est au niveau logique "1*. Lorsque le signal de commande gM passe à 1'état logique 1, les deux entrées de la porte NON-ET 83a sont à 1 et un état logique O apparaît à la sortie. Cet état logique zéro polarise la porte de transfert métal-oxyde-semiconducteur 87a, connectant le fil de sortie Al à la masse. Ce transistor fait circuler sur le fil extérieur Al un courant qui peut être détecté comme représentatif d'un signal sur le fil 1 de la ligne de jonction. Selon un autre exemple, il sera supposé que le fil 2 de la ligne de jonction interne reçoit un signal à l'état logique 0. Dans ce cas, lorsque le signal de commande $}4 passe à l'état logique 1, les entrées de la porte NON-ET 83b sont respectivement à O et à 1. Cela fait apparaitre un signal de sortie à l'état logique 1 et la porte de transfert 87b n'est donc pas excitée. Aucun courant ne circule donc sur le fil de sortie A2, ce qui indique l'état logique 0 sur le fil 2 de la ligne de jonction de données. Pendant la phase 1 d'un état suivant immédiatement l'échantil- lonnage des données sur la ligne de jonction interne 81, une entrée est échantillonnée sur le même fil, tel que A1 ou A2 de l'exemple précédent. Cela se produit si le signal *M est à l'état logique 1. Par exemple, lorsque *M passe à l'état logique 1 pendant le temps où 1 passe à l'état logique 0, l'état logique 1 de *M est transféré à l'une des entrées de la porte NON-ET 91. Aussitôt que 01 passe à l'état logique 1, la sortie de la porte NON-ET 91 passe à l'état logique 0. En considérant, par exemple, la porte NI 85a, l'état logique 0 résultant à la sortie de la porte NON-ET 91 fait apparaître un état logique 0 à l'une des entrées de la porte NI 85a. Suivant le niveau de l'information d'entrée échantillonnée sur le fil A1, un état logique O ou un état logique 1 est transféré par la porte NI 85a sur le fil 1 de la ligne de jonction interne. Par exemple, si la donnée d'entrée A1 à échantillonner est un état logique O, les deux entrées de la porte NI 85a sont à l'état logique O. Cela fait apparaître à la sortie un état logique 1 qui est échantillornié sur le fil 1 de la ligne de jonction. Mais dans le cas où l'entrée A1 est un état logique 1, la porte NI 85a délivre à sa sortie un état logique O. Les portes NI 85, 85a, 85b, etc, transfèrent les informations d'entrée sur les fils de la ligne de jonction 81 qui sont préchargées afin d'augmenter la vitesse de fonctionnement. La Fig. 10 représente le registre d'instruction de l'unité centrale de traitement. Le registre d'instruction est un registre d'échantillonnage et de maintien et il fonctionne de la manière ci-après. Afin de simplifier L'explication, un seul élément binaire (bloc 54) de l'instruction du registre d'instruction à 8 bits sera décrit. Lorsque le signal de commande XI est à l'état logique zéro, le bit 7 de la ligne de jonction est échantillonné dans le registre de mémoire. Il est échantillonné par l'intermédiaire de la porte complexe qui est une porte ET-OU inverseuse. Pendant la phase 2 de l'hor- Loge, cette entrée est transférée à l'entrée de l'inverseur 63 entre les portes de transfert de phase 1 et de phase 2. La sortie de l'inverseur 63 est échantillonnée pendant la phase 1. Si le signal de commande gI est à nouveau un 1, le bit est échantillonné par 1'autre entrée de la porte complexe ou porte ET-OU inverseuse. Cela permet au bit de circuler jusqu'à ce qu'un nouveau bit soit échantillonné dans le registre d ' instruction. Plus particulièrement, lorsque le signal gI passe à l'état logique O, une entrée de la porte NON-ET 35 est à l'état logique 1. Il sera maintenant supposé à titre d'exemple, que la donnée à échantillonner sur le fil 7 de la ligne de jonction interne est un 1 logique. Du fait que les deux entrées de la porte ON-ET 35 sont à l'état logique 1, la sortie de cette porte est égaleent à l'état logique 1. Cela assure que la sortie de la porte NI 39 est à l'état logique O, car cette sortie ne serait à l'état logique 1 que si ses deux entrées étaient à l'é- tat logique O. La sortie logique () de la porte NI 39 est transférée par la porte de transfert de phase 2 à l'entrée de l'inverseur t3. La sortie logique 1 de l'inverseur 63 est transférée à l'entrée de l'inverseur @5 par la phase i de l'horloge. Ce signal logique 1 est un signal de réaction à la porte NON-ET 37. Si le signal d'échantillonnage #I passe maintenant à l'état 1, les deux entrées de la porte NON-ET 37 sont à l'état logique 1, ce qui déclenche la bascule, car la sortie de la porte NON-ET 37 est à l'état logique 1, ce qui assure que la sortie de la porte NI 39 est à l'état logique O. Cette donnée circule jusqu'à ce que le signal d'échantillonnage #I passe à nouveau à l'état logique O. De meme, 010 peut démoIItrer qu'un état logique O sur la ligne de données 7 peut être échantillonné par la porte NON-ET 35. Dans cette situation, id sortie cie la porte NON-ET est à l'état logique O. Du fait que l'une des entrées de la porte NON-ET 37, c'est-à-dire ,tI, est à l'état logique O, la sortie de la porte NON-ET 37 est également à O. Cela assure que la sortie de la porte NI 39 est à l'état logique 1. Ce signal est transféré à l'entrée de l'inverseur 63 par la phase 2 de l'horloge. A la phase 1, la porte de transfert fait passer ce signal inversé à l'entrée de l'inverseur 65. Le signal est également ramené à l'une des entrées de la porte NON-ET 37. Dans le cas où le signal de commande ssI est à nouveau passé à l'état logique 1, un signal correspondant au niveau logique O du fil 7 de la ligne de jonction d'entrée circule dans le registre jusqu'à ce qu'un signal d'échantillonnage suivant indique qu'une nouvelle donnée doit être échantillonnée. Du fait que la ligne de jonction interne 81 reçoit des signaux inversés d'information de données, la sortie du registre d'instruction, 64 par exemple, correspond à la valeur vraie de la donnée d'entrée. La partie de décodage d'instructions de l'unité centrale de traitelilent est représentée sur les Fig. 11 et 13a. Le décodage d'instructions comporte deux matrices NON-T 66 et 67. Ces matrices coiistituent un réseau logique programmable, telle que celle décrite dans le brevet des Etats-Unis d'Amérique N 3.541.543. La compréhension du fonctionnement du décodage sera facilitée par un exemple. Le signal d'instruction JMP sera examiné. Ce signal est obtenu lorsque des signaux sont présents sur les fils de sortie IO, 16 et I7 provenant du registre d'instruction. Les sorties correspondant aux différentes instructions telles que JMP, FlALT, etc, sont codées par la matrice 65. A titre d'exemple, l'instruction HALT impose une combinaison de deux noeds de la matrice 65. Ces deux noeuds sont représentés respectivement par les portes 73 et 75. Les matrices NON ET 66 et 67 constituent une matrice ET-OU. Il est visible que, puisque le décodage d'instructions est effectué par des réseaux logiques programmables, l'unité centrale de traitement selon l'invention possède une très grande souplesse. En programmant simplement le màsque de portes des réseaux logiques programmables, de nouvelles fonctions, des séquences d 'informations, etc, peuvent être obtenues. La Fig. 12 représente un rythmeur de cycles qui peut être utilisé avec l'unité centrale de traitement selon l'invention. Le rytnmeur comporte une matrice NON-ET 81A, dont la fonction d'inversion est représentée globalement par le symbole 69. La sortie de la matrice NON-ET est reliée à une borne d'une porte de transfert de phase 2 représentée globalement en 83A. Pendant la phase 2 de 1'horloge, les sorties de la matrice NON-ET 81A sont combinées par des portes NON-ET 85a à 85f de manière à produire des signaux de commande de cycles C1, C2A, C2B, C2C et C3 qui sont émis pendant la phase 1 de l'horloge par les portes de transfert 87. Les informations de cycles sont ramenées pendant la phase 1 de l'horloge sur la matrice d'entrée 81A. Un changement dans une information de cycle ne se produit que si le décodage d'instructions représenté sur la Fig. 11 présente une nouvelle sortie ou si le compteur d'état de la Fig. 8 délivre une sortie S4EX. Un exemple est illustré par le cycle 1 (C1). Si les signaux EX et S4 sont tous deux à l'état logique 1, la sortie de la porte NON ET 89 est à l'état logique 0. Ce signal est inversé par l'inverseur 91 de manière à former un signal S4EX qui est à l'état logique 1. Si le signal de commande Z est également à l'état logique 1, le rythmeur de cycles délivre un signal de commande C1. Il est visible que ces deux portes, c'est-à-dire la porte formée par le fil de commande Z et la porte formée par le signal de commande S4EX sont toutes des portes du réseau logique programmable 81A nécessaires pour produire un signal logique 1 sur un fil de la matrice vers la porte NON-ET 85a. Ce 1 logique est inversé par la porte 69 de manière à produire un signal logique O à l'entrée de la porte NON-ET 85a, ce qui assure que la sortie de la porte NON-ET est à l'état logique 1. Le signal de commande de cycle C1 circule de lui-ême tant qu'il reste à l'état logique 1 et que le signal S4EX est à l'état logique 1, c'est-à-dire quand les signaux S4 et EX sont à l'état logique 1. Le changement suivant de rythme de cycle se produit lorsque le signal S4EX passe à l'état 1 et qu'une nouvelle instruction provenant du décodeur d'instructions représenté sur la Fig. 11 passe à l'état 1. Un exemple d'instruction de cycle serait le cycle C2A. Si le signal C1 est un 1, de sorte qu'un 1 est présent à la porte 91, le signal de cornmande Z est à l'état logique 0 de sorte que la porte NON-ET 85a ne délivre pas de signal de sortie 1, le signal S4EX passe à 1, le cycle C2A a une sortie à l'état logique 1 si le fil d'instruction provenant du décodage d'illstructions qui décode le signal de commande Ex-r + LrM =#M + RST est un I (extérieur, ou char gement de mémoire vers r, ou mémoire arithmétique, ou redémarrage). Le signal C2A continue à circuler jusqu'à l'état logique 1 suivant de S4EX, car C2A est un 1 et le signal S4EX est à l'état logique 1 de sorte qu'une entrée de la porte NON-ET 85b est à l'état logique 0, assurant que sa sortie est à l'état logique 1. La partie de commande interne de l'unité centrale de traitement selon l'invention comporte un niveau de circuits logiques NON ET représentés globalement en 95, commandés par la phase 2 du signal d'horLoge appliqué à des portes NON-ET discrètes métal-oxydesemiconducteur 97a à 97k. Un exemple de fonctionnement du circuit de commande interne sera décrit dans le cas de la production du sigal de sortie *flAN Si les signaux de commande S4 et "exécution" (EX) sont tous deux à l'état logique 1 pendant la phase 2 de l'hor- loge, ils sont combinés par la porte NON-ET 97d de manière à produire le signal de commande *RAI. Un autre exemple de production d'un signal de commande par le circuit de commande interne ressort de l'examen du réseau logique programmable 99 (Fig. 13a) et du signal de commande *RS. Ce signal est nécessaire pour produire une opération de redémarrage. Dans le cas où l'instruction de redémarrage RST est un 1, le signal de cycle C2A est un 1, EX est un 1, et Etat 3 (S3) est un 1, le signal de sortie RS est vrai, c'est-à-dire à l'état logique 1. Ce signal est fournir à partir d'une porte NON-ET 101 en passant par un inverseur 103 pendant la phase 2 de l'horloge, permettant l'exécution d'une instruction de redémarrage. Le signal de comman ' RS est combiné avec la phase 1 de l'horloge par une porte NON-ET 71 (Fig. 15). La sortie de cette porte NON-ET à l'état logique O est connectée aux électrodes de commande des transistors à effet de champ à électrode de commande isolée 105 qui sont donc polarisées à l'état conducteur. Cela décharge à la masse les fils 0à7 de la ligne de jonction interne 81, en permettant à tous les O d'être introduits dans la liste d'adresses de programme. L'autre signal de commande de l'instruction de redémarrage est le signal *13,4,5 Lorsque ce signal est un 1, les bits 4,3,2,1, et 20 de la ligne de jonction sont déchargés. Les bits d'instruction 3, 4 et 5 sont transférés respectivement aux bits 5, 6 et 7 de la ligne de jonction afin d'être mémorisés dans les trois éléments binaires d'ordre plus éleve du registre d'adresses de programme d'ordre supérieur ainsi qu'il a été expliqué précédemment au cours de la description du groupe d'instructions de l'unité centrale de traitement. arithmétique et logique est représenté par la Fig. 14. Le décodage d'état est effectué par une matrice NON-ET 111 combinée en une porte NON-ET 113 à neuf entrées. A titre d'exemple, si les bits d'instructions I3, 14 et I5 sont à l'état logique 1, la matrice d'état i décode l'inverse du Inarqueur de retendue. Cette sortie d'état peut être combinée avec une instruction d'appel, une instruction de saut ou une instruction de retour afin de déterminer si l'instructioii doit être exécutée. Si la parité est vraie et qu'un appel conditionnel se produit, les bits 3, 4 et 5 sont des 1 et l'instruction est exécutée. Le rythmeur d'état de l'unité centrale de traitement selon 1'invention est représenté sur la Fig. 8 et il est utilisé pour commander le rythme principal de l'unité centrale de traitement. Les signaux de commande utilisés par l'unité centrale de traitensent et leurs fonctions sont représentés sur le tableau VII. TABLEAU VII. Définitions logiques. Libellés logiques de l'unité centrale de traitement. Entrées Interruption (INT) - Lorsque le fil d'interruption est excité (tran sition "O" à "1", "1" logique pour un état), une interruption est reconnue à la fin de l'- exécution de l'instruction en cours. Une ins truction d'un multiplet peut être introduite et le compteur de programme ne progresse pas. Une unité de traitement arrêtée peut être re démarrée par une interruption. Disponibilité (RDY)- Si le signal RDY est au niveau bas (état logi que "O") pendant l'état 3 du cycle d'appel, l'unité de traitement passe à l'état d'attente à la fin de l'état quatre. Un retard d'un état se produit lorsque [tDY revient au niveau haut (état logique "1"). A7 à A0 - A7 à A0 sont les entrées de données ou d'ins tructions pendant un état d'exécution avec #1 au niveau bas, lorsque l'unité de traitement n'est pas arrêtée. tes doniiées vraies sont introduites. Sorties Synchronisation - L'unité de traitement synchronise la moire et (SY) un compteur extérieur pendant chaque état 1 lors que l'unité de traitement n'est pas à l'élut d'ar rêt ou d'attente. Un état logique "O" est le si gnal de synchronisation qui apparait pendant le premier état de chaque sous-cycle d'appel ou d' exécution. Appel (FE) - La cadence extérieure est commandée par appel/ exécution d'un cycle. FE (quatre états) est au niveau "1" pendant l'appel et au niveau "O" pen dant l'exécution (quatre états). A l'état d'atten te, FE est à "1". FE est à "O" lorsque l'unité de traitement est arrêtée. Cycle (CY) - Le signal CY est au niveau haut pendant le premier cycle de chaque instruction. Il n'est au niveau bas que pendant le cycle 2 ou le cycle 3 d'une instruction. La transition a lieu pendant l'état deux d'appel. Mémorisation (AIE) - Lorsque des données doivent être transférées à la mémoire extérieure, le signal ME est à "1". La sortie change à l'état 2 d'appel du cycle de transfert et reste valable jusqu'à un état après la fin d'exécution. Accusé de réception d'interruption (IA) Le signal lA (logique "1 n ) confirme qu'une deman de d'interruption a été reconnue. Un signal 1 apparaît un état avant SY d'appel et reste présent jusqu'à la fin de l'appel. L'accusé de réception d'interruption apparaît entre quatre et vingt huit état après une demande d'interruption. A7 à A0 - A7 à A0 sont les sorties pendant les états 1, 2, 3 de l'appel avec #2 au niveau bas et pendant l' état 1 d'exécution avec 2 au niveau bas. L'adres se d'ordre inférieur apparaît pendant l'état 1 de l'appel avec 2 au niveau bas. Les données sont émises pendant l'état 2 de l'appel avec 2 au ni veau bas et l'état 1 d'exécution avec 2 au niveau bas. L'adresse d'ordre supérieur est émise pendant l'état 3 d'appel avec 2 au niveau bas. La sortie est inversée. Le rythmeur d'état est constitué par un registre à décalage à 4 bits comportant des sorties S1, S2, 53 et S4. Les sorties du registre à décalage sont combinées avec des informations de cycle et des informations d'état provenant de RE (disponibilité) et INT (interruption) afin de déterminer si l'exécution ou l'appel doit etre exécuté. Ces sorties sont programmées dans un réseau logique programmable 604 qui permet de changer l'opération d'état. Le circuit d'interruption déséquilibre une entrée d'interruption et la synchronise avec l'information de cycle d'état afin de déterminer si une interruption doit être instituée. Une autre entrée RDY permet l'u- tilisation de mémoires à registres à décalage ou de mémoires à accès direct. Si le signal RDY est un 1, une exécution a lieu immédiatement après un appel. Si RDY passe à l'état logique 0, l'unité centrale de traitement passe dans un état "d'attente" jusqu'à ce que RDY passe à 1 et l'exécution n'a pas lieu tant que RDY n'est pas passé au niveau 1. Le rythmeur d'état contient également l'information qui doit émettre un accusé de réception d'interruption (lA) vers le circuit logique d'interface. Selon une caractéristique de l'invention, il est possible de reprogrammer le réseau logique programmable 604 de manière que l'état "attente" se produise à la fin de l'exécution, à la fin de l'appel ou au milieu de ces cycles. D'une manière générale, le rythmeur d'état comporte un détecteur de flanc 600, un réseau logique programmable 604, un circuit de mémorisation 602 destiné à enregistrer une demande d'interruption jusqu'à ce que l'accusé de réception de cette demande d'interruption soit donné, un registre de mémorisation 606 destiné à enregistrer un accus de réception d'interruption pendant plusieurs états et une série d'éléments binaires de registres à décalage. Le détecteur de flanc 600 détecte une transition de O à 1 du signal de demande d'interruption. Si ce signal présente une transition de 1 à 0, rien ne se produit dans le circuit. Cela peut bien entendu être modifié de manière que l'inverse se produise, en changeant le circuit de détection monostable. La synchronisation du signal de demande d'interruption avec le rythme de l'unité centrale de traitement s'effectue de la manière ci-après. Lorsqu'une transition de O à 1 du signal de demande d'interruption se prodllit, la sortie de la porte NON-ET 601 délivre une impulsion ;i l'état 1 destinée au circuit de mémorijatiorl 602. Cette opération est effectuée par le circuit détecteur de flanc. Par exemple, si 1 ou si une interruption était précadelnment au niveau 0, la sortie de l'inverseur 608 est au niveau 10 Ce signal est appliqué à une entrée de la porte NON-ET 601 pendant la phase 2 de l'hor- loge. L'autre entrée de la porte NON-ET 60i est à l'état logique 0, c'est-à-dire le même que l'entrée de l'inverseur 608. Dans ce cas, la sortie 610 de la porte 601 est au niveau logique 1. Lorsque le signal de demande d'interruption présente une transition vers l'é- tat logique 1 pendant la phase 1, l'entrée de la porte NON-ET 601 change et, puisqu'un état logique 1 était enregistré précédemment à l'autre entrée de la porte NON-ET 601, la sortie 610 délivre une impulsion 0. Cette impulsion est transférée de la porte 601 de transfert de phase 1 vers la porte NON-ET 612, qui délivre un signal de sortie au niveau logique 1. Pendant la phase 2 de l'horloge, 1'- état logique O mémorisé par la porte 608 est transféré à la porte NON-ET 601 dont la sortie revient à l'état logique 10 Pendant qu' une impulsion O est présente à la sortie de la porte NON-ET 601 en réponse à la transition O à 1 du signal d'interruption, la sortie de la porte NON-ET 612 passe à l'état logique 1. Ce signal logique 1 continue à circuler par la porte NON-ET 613 et revient par la porte NON-ET 612 pendant la phase 1 et la phase 2 suivante de l'horloge, jusqu'à ce que l'entrée 614 de la porte NON-ET 613 passe à l'état logique 0. L'entrée 614 était précédemment au niveau logique 1. L'examen du circuit montre qu'avant que le signal 614 passe au niveau 1, la sortie de l'inverseur 616 est au niveau logique 1. Cela déclenche la porte 619 du réseau logique programmable 604. Pendant la période qui suit celle où X (désigné par noeud 620) passe au niveau logique 0, la sortie de la porte NON-ET 622 passe à lté- tat logique 1. Cela déclenche la porte 624 du réseau logique programmable 604 à l'état logique 1. Pendant la période suivante où le signal EX (exécution) est au niveau 1, la porte 626 du réseau logique programmable passe à l'état logique 1. De même, lorsque le Si- gnal S4 passe à l'état logique 1, il ouvre la porte 628 du réseau logique programmable. Lorsque le signal de commande HALT est à l'é- tat logique 0, l'inverseur 621 assure que la porte 619 passe à l'é- tat logique 1. Avec cette combinaison de signaux, l'accusé de réception peut être donné. Une sortie est prévue par deux niveaux des circuits NON-ET de manière que la sortie 632 soit appliquée au registre à décalage qui comporte les quatre états S1, S2, S3 et S4 comme sorties. Afin de synctlroniser la commande lorsque l'interruptiori est reconnue, les portes 634 et 636 passent à l'état logique l. Cela ouvre la porte NON-ET 638 qui délivre un signal de sortie décalé d'un retard de deux bits afin de permettre à l'adressage de la mémoire à accès direct d'être effectué correctement. Pendant le démarrage de ce retard de deux bits, le marqueur représenté globalement par le bloc 606, passe à l'état 1. L'inverseur 641 inverse la sortie logique 1 de la porte NON-ET 638 qui passe à l'état logique 0, qui constitue l'une des entrées de la porte NON-ET 640. La sortie de la porte NON-ET 640 délivre un signal logique 1 (lui est transféré à la porte NON-ET 643 par la porte de transfert de phase 2. La porte NON-ET 640 déclenche la bascule de reconnaissance d'interruption, de manière qe le rythme de commande extérieure puisse accepter la donnée d'interruption par la borde de données du circuit logique d'interface. Pendant la seconde période de ce retard de deux bits, le bloc 602 de bascule de reconnaissance d'interruption passe à l'état logique 1 car le fil 614 passe à l'état logique O par les inverseurs 641, 645 et 647 agissant sur la sortie de la porte NON-ET 638. Cela permet à la bascule 602 de revenir à O. Il est visible que ce circuit synchronise complètement la demande d'interruption et l'accusé de réception d'interruption avec les états de fonctionnement de l'unité centrale de traitement. Le tableau VIII illustre le rythnle des signaux de commande du fonctionnement de la ligne de jonction du cycle de commande. I 'ex- emple considéré est une instruction RST (redémarrage). Le premier signal PL représenté comme étant présent pendant l'état 1 d'appel est la commande qui assure que les bits d'adresses d'ordre iriférieiir sont transférés de la mémoire à accès direct sur la ligne de jonction interne afin d'être utilisés pour appeler l'instruction de reredémarrage. Pendant le sous-cycle APPEL (état Si, phase 1), le signal de commande P L doit être présent. Ce signal décharge la ligne de jonction pendant la phase 2 de l'horloge, la ligne étant préchargée pendant la phase 1. Un autre signal de commande est le signal 31'. Pendant le sous-cycle d'exécution (état 1, phase 1), M' doit être présent afin d'assurer le transfert de l'instruction de redémarrage de la ligne de jonction extérieure à la ligne de jonc- tion interne. Lorsque le signal est présent sur la ligne de jonction interne, il est éthantillonne dans le registre d'instruction par le signal de commande I (voir description de la Fig. 10) Le signal I est produit pendant l'exécution (état 1, phase 2). TABLEAU VIII. SOUS-CYCLE APPEL EX EX EXECUTION EX EX ETAT S1 S2 S3 S4 ATTENTE S1 S2 S3 S4 ARRET lnst CycK 1 2 1 2 1 2 1 2 1 2 1 2 1 2 1 2 1 2 1 2 Lrr C1 PL F PL PM F PH Mt I A R (s)R R (d) # r C1 PL F PL PH F PH M' I A R (s) F(d)A Déca- C1 PL F PL PH F PH M' I A R (s) SHLSHRA lage RET C1 PL F PL PH F PH M' I A R (s) HALT C1 PL F PL PH F PH M' I A R (s) RST C1 PL F PL PH F PH M' I A R (s) RST C2A L F H F M' R I345PH (s) RSPL EXT C1 PL F PL PH F PH M' I A R (s) EXT C2A A F H F M' R R AH (s) # M C1 PL F PL PH F PH M' I A R (s) # M C2A L F H F M' R F(d)A (s) LrM C1 PL F PL PH F PH M' I A R (s)R R M LrM C2A L F H F M' R (s) R (d) Lr(exp)C1 PL F PL PH P11 F PH M' I A R (s)R R (d) Lr(exp)C2B PL F PL PH F PH M' R (s) R (d) # (exp)C1 PL F P L PH F PH M' I A R (s) #(exp)C2B PL F PL PH F PH M' R F (d) (s) LMr C1 PL F PL PH F PH M' I A R (s)R R (d) LMr C2C L R M' H F R M' (s) R (d) LM(exp)C1 PL F PL PH F PH M' I A R (s)R R (d) LM(exp)C2B PL F PL PH F PH M' R (s) R (d) LM(exp)C2C L R M' H F R M' (s) R (d) SAUT C1 PL F PL PH F PH M' I A R (s) SAUT C2B PL F PL PH F PH M' R R M (s) SAUT C3 P1 F PL P H F P H Ml R R PH M R R PL Le fonctionnement et le circuit logique de l'unité arithméti que et logique 32 (Fig. 2) de la plaquette d'unité centrale de traitement seront maintenant décrits. La Fig. 16 représente le dia gramme fonctionnel de l'unité arithmétique et logique Chaque bloc fonctionnel est désigné par un numéro de figure en regard de laquel le son fonctionnement sera décrit. L'unité arithmétique contient un registre de mémoire temporaire, une section de décalage de l'accu mulateur et une section d'accroissement d'adresse de programme (Fig. 18), le circuit de commande d'opérande arithmétique (Fig. 17), l'unité arithmétique (Fig. 19) et les marqueurs arithmétiques (Fig. 21) comprenant le circuit de parité (Fig. 20). Le fonctionnement de la section de commande arithmétique re présenté sur la Fig. 17 est le suivant. A titre d'exemple, il sera supposé que les bits I3, 14 et I5 sont vrais, c'est-a-dire à l'état logique 1. Ce codage correspond à l'instruction de comparaison (voir tableau V). Un signal de commande &num; P P qui est produit par le rythmeur d'état de l'unité centrale de traitement (représenté sur la Fig. 8) pour mettre à jour le registre d'adresses après une ins truction, est appliqué à une entrée des portes \ON-ET 88, 98 et 102. L'autre entrée de ces portes NON-ET reçoit respectivement des bits I3, I4 et I5 du registre d'instruction. Lorsque le signal de com mande &num; P est un 1, la sortie de la porte 88 est à l'état logique 0 car &num; P et I5 sont tous deux à l'état 1. La sortie de l'inver seur 90 est à l'état logique 1. L'état logique O à la sortie de la porte NON-ET 88 assure un état logique 1 à la sortie de la porte NON-ET 94 puisqu'au moins l'une de ses entrées à un 0. La porte NON-ET 96 a donc une entrée à l'état logique 1. La seconde entrée de la porte NON-ET 96 reçoit le signal de commande &num; W. Cette com mande doit être à l'état 1 pour assurer que la charge connectée en réaction sur la porte NON-ET 96 recharge en permanence sa capacite. Il est bien connu dans la technique métal-oxyde-semiconducteur qu' une charge en réaction peut être utilisée pour attaquer une capaci té élevée à la sortie d'un composant. La capacité doit être conti nuellement rechargée ou alors la valeur logique dérivera de sa valeur vraie. Du fait que la sortie de la porte 94 et le signal &num; W sont tous deux à l'état logique 1, la sortie de la porte NON-ET 92 dé termine le niveau logique de la sortie de la porte 96 (dans l'exem ple présent). Ia porte NON-ET 92 recoit des sigiiaux d'entrée prove @ant @es inverseurs 104 et @00 dont les entrées sont à leur tour connectées aux portes NON-ET 102 et 98. Dans l'exemple présent où les bits d'instruction I3, 14 et 15 sont à l'état logique 1, les sorties des portes NON-ET 98 et 102 sont à 0, de sorte que les sorties des inverseurs 100 et 104 sont à l'état logique 1. Ces signaux logiques 1 commandent la porte NON-ET 92 dont la sortie délivre un O. La sortie de la porte NON-ET 96 est donc commandée pour être à l'état logique 1, sélectionnant le signal de commande "SU ou SB ou CP ou W" à l'état logique 1, et provoquant l'exécution de l'instruction de comparaison. Des exemples semblables peuvent être donnés pour les sept autres opérations arithmétiques, c'est-à-dire qu'en changeant la logique des bits d'instruction I3, I4 et I5, , les autres 3' opérations arithmétiques peuvent être sélectionnées. La commande et le fonctionnement de l'unité arithmétique doivent être tels que le code d'instruction soit présent en permanence dans le registre d'instruction (bits 3, 4 et 5) bien qu'une instruction arithmétique ne puisse être exécutée. Le seul moment où le résultat de l'opération arithmétique est échantillonné est lorsqu'un signal de commande *F provenant du décodage de commande est présent. Cela ressort de la lig. 22 qui représente les circuits d'un élément binaire de l'unité arithmétique. La porte 86 est le circuit qui fait passer sur la ligne de jonction les signaux provenant de l'unité arithmétique. Si le signal de commande *F est à l'état logique 1 la ligne de jonction reçoit des signaux pendant la phase 2 de l'hor- loge. Pendant l'état logique O de la phase 1, la porte de transfert 1o6 transfère le signal *F à l'état logique 1 vers l'entrée de la porte NON-ET 86. Du fait que la phase 1 est à l'état logique 0, la sortie de la porte 86 reste à l'état logique 1 tant que la phase 1 reste à l'état logique 0. Mais lorsque la phase 1 passe à l'état logique 1, la porte 86 est ouverte et elle délivre donc un signal logique O Un signal logique O à l'entrée de la porte NI 84 (qui fait partie de la ligne de jonction préchargée) transfère la sortie 108 (F ) de l'unité arithmétique sur la ligne de jonction pendant la phase 2; c'est-à-dire que lorsque F est à l'état logique 1, le si n gnal F est à l'état logique 0, faisant apparaitre un état logique n 0 à l'entrée de la porte NI 84. Du fait que les deux entrées de la porte NI 84 sont maintenant à 0, un signal de sortie à l'état logique 1 est produit sur la ligne de jonction. Du fait que le signal *F est à l'état logique O pendant la phase 1 suivante, la porte 84 n'est ouverte qu'à l'apparition d'un autre signal *F, Le tableau VIII indique les instants d'apparition du signal *F. Il est visible que ce signal *F n'apparaît que pendant la phase 1 des états 2 et 4 des sous-cycles d'exécution et d'appel. A titre d'exemple, le sous-cycle d'appel (état S4, phase 1) sera examiné. Afin de simplifier la commande, le signal *F apparaît pour chaque instruction à ce moment. A certains moments, tels qu'au cycle C2A, le résultat de l'unité aritlimétique n'est pas désiré. Cela est indiqué par un vide dans le tableau VIII pendant la phase 2 de cet état. Le résultat de l'unité arithmétique ne sera mémorisé dans aucun registre à ce moment. La Fig. 18 représente le registre de mémoire temporaire de 1'unité centrale de traitement. Les circuits logiques d'un élément binaire du registre de mémorisation sont représentés; les autres éléments binaires du registre de mémorisation temporaire sont représentés globalement sous forme de diagramme en 114, 116, 118, 120, 122, 124 et 126. La ligne de jonction interne est représentée en 25 et comporte des fils O à 7. Les signaux sur ces fils sont des signaux inversés ainsi que l'indique la désignation BUS. Le fonctionnement du registre de mémorisation est le suivant. Si le signal de commande gR passe à l'état logique 1, la porte complexe 110 qui comprend des portes NON-ET 110a, 110b et une porte NI 110c est ouverte par le signal BUS du fil d'entrée 0. La sortie peut être mémorisée au noeud de sortie de la porte logique 110 jusqu'à la phase 1 suivante du signal d'horloge. Pendant la phase 1, ce signal est transféré par la porte inverseuse 112. La sortie de la porte 112 est ramenée à la porte 1 lOb pendant la phase 2 si le signal de commande gR est à nouveau à l'état logique O; c'est-à-dire que si le signal ssR est à l'état logique 0, les deux entrées de la porte NON ET 110b sont à l'état logique 1 et font apparaître un état logique 0 à la sortie. Cet état logique O est inversé par la porte 112 et recirculé. Ce transfert se poursuit jusqu'à ce que le signal de commande ssR revienne à nouveau à l'état logique 1. L'inverseur 113 inverse le signal BUS sur la ligne de jonction interne 25 de Sorte qu un signal vrai est appliqué à la porte logique 110. Le registre de mémorisation temporaire est également utilisé pour les instructions de décalage à droite et de décalage à gauche ou pour le fonctionnement normal. Cela est commandé par les signaux de commande *R, *RGT et *LFT. Si un décalage à droite est voulu, la donnée du fil O de la ligne de jonction est décalée sur le fil 1. Pendant la phase 2 de l'horloge, après que le signal *RGT est passé à l'état logique 1, le décalage se produit de la manière suivante. Le fil O de la ligne de jonction est décalé vers le fil 1 par décalage de la valeur logique de la sortie de l'inverseur 112 sur le fil 1 de la ligne de jonction quand le signal de commande de la porte 130 est à l'état logique 0. A titre d'exemple, si un signal vrai était présent sur le fil O de la ligne de jonction, il serait représenté par un état logique O puisque la ligne de jonction 25 est inversé. L'état logique serait présent à la sortie de l'inverseur 112 représentant la valeur vraie de la donnée. La porte NI 134a a donc une entrée provenant de la porte 130 à l'état logique O et une entrée à l'état logique 1 provenant de l'inverseur 112 et elle applique un état logique O au fil 1 de la ligne de jonction inversée, effectuant ainsi le décalage à droite. De même, dans le cas d'un décalage à gauche, un signal d'entrée *LFT à l'état logique 1 produit un signal de Sortie sur la porte 132 qui est appliqué à l'une des entrées de la porte NI 134b. L'autre entrée de la porte NI 134b reçoit le signal de sortie de l'inverseur 112. La sortie de la porte NI 134b est connectée au fil 7 de la ligne de jonction. Dans le cas d'un décalage à gauche, le signal du fil O de la ligne de jonction est décalé sur le fil 7 de cette ligne. Dans le cas du fonctionnement normal, l'entrée *R passant à l'état logique 1, produit un signal de sortie de la porte 128 qui est appliqué à la porte NI 134c. Cela fait recirculer sur le fil O la donnée du fil O de la ligne de jonction. Les circuits d'adresse de programme sont également représentés sur la Fig. 18. Le signal destiné à augmenter l'adresse de programme est le signal de commande $+P. Ainsi que mentionné précédemment, ce signal est produit par le rythmeur d'état décrit en regard de la Fig. 8. Si le signal de commande &num; P est à l'état logique 0, la sortie de la porte NI 136 est à l'état logique 0. Les sorties des portes NON-ET 138, 140, 142, 144, 146, 148 et 150 sont à l'état logique 1 car le signe &num; P est inversé par l'inverseur 139. Cela assure que le complément de 1 est additionné par l'unité arithmétique. Il en est ainsi parce que les entrées de l'unité arithmétique (portes 136 à 150) sont des entrées inversées. L'accroissement a lieu pendant le sous-cycle d'appel (état 1) et le sous-cycle d'appel (état 3). La sortie augmentée apparaît pendant les états S2 et S4 du souscycle d'appel. La Fig. 19 représente en 67a le schéma des circuits d'un élément binaire de l'unité arithmétique. Les sept autres éléments binaires de l'unité arithmétique sont représentés sous forme de dia gramme de @7@ à @7@. D'unité arithmétique comporte des inverseurs représentés en 59, des portes complexes 61, des portes NON-ET 60, des portes NI 62, des portes 58 qui soit les inverses de portes OU EXCLUSIF, et des portes de transfert 63. Ces portes logiques sont interconnectées de manière qu'en réponse à un code prédéterminé des bits d'instruction Ig, 14 et I3, huit opérations arittlmétiques séparées puissent être effectuées. La manière selon laquelle ce circuit exécute une instruction d'addition est illustrée par la Fig. 22. Les circuits associés à l'instruction de soustraction et à l'instruction OU-EXCLUSIF sont représentés respectivement sur les Fig. 23 et 24. Le fonctionnement du circuit d'un élément binaire de l'unité arithmétique et logique, destinés à exécuter une instruction d'addition sera maintenant décrit en regard de la Fig. 22. Si une instruction d'addition doit être exécutée, le signal de commande 152 est au niveau logique 0. Ce signal est désigné par SU + SB + CP + W. Il faut rappeler que ce signal est produit par le circuit de commande de l'unité arithmétique et logique décrit précédemment en regard de La Fig. 17. Cette figure montre que si les bits d'instruction I4 et I3 sont respectivement 000, le code correspond à l'addition (voir tableau V) et par suite, la sortie de la porte ET 96 est au niveau logique 0. Le signal de commande 152 est donc O lorsqu'une instruction d'addition doit être exécutée. De même, l'inverse du signal de commande 152, désigné par 154 sur la Fig. 22, est à l'état logique 1. Le signa apparaître à la sortie de la porte OU 155b, un signal logique O qui est appliqué à une entrée de la porte NON-ET 74. En outre, une entrée de la porte OU 155a est à l'état logique 1, correspondant au signal de commande 154. L'autre entrée de la porte OU 155a est à l'état logique 1, correspond à la valeur vraie du bit X . Cela fait n apparaître à la sortie de la porte OU 155a un signal logique 1 qui est appliqué à une entrée de la porte NON-ET 74. La porte NON-ET 74 a donc une entrée O et une entrée 1, ce qui correspond à une sortie au niveau logique 1 qui est à son tour le niveau logique du bit Xn. De la même manière, il est visible que si le bit Xn est un 0, un signal logique 0 apparaît à la sortie de la porte NON-ET 74. L'inverse du CU-EXCLUSIF entre les bits X et Y peut être for n n mé par la porte 75 dont l'entrée reçoit le signal Xn prélevé à la sortie de l'inverseur 73b et le signal vrai Yn. La sortie de la porte 75 est désignée par XnO Yn. Cette sortie est une partie de la somme et de la retenue de la somme X et de la retenue C 4 La rete n nue sera d'abord examinée. La sortie de la porte 70 est la somme NON-ET de X et Y . Cette sortie est représentée par X .Y . Si ces n n n n bits X et Y sont tous deux à l'état logique 1, une retenue doit n n être produite. Il en est ainsi puisque les entres logiques 1 de la porte NON-ET 70 font apparaître une sortie logique O qui commande la porte de transfert 158, cette dernière produisant un signal de retenue (Cn) puisque la phase 2 de l'horloge est normalement au niveau logique 1. Si aucune retenue n'est produite, une retenue peut être propagée par l'inverse du OU-EXCLUSIF de X ou Y représenté n n par la sortie de la porte 75. Cela se produit parce que la sortie XnO Yn est transférée par la porte 76 vers la porte logique 160. La retenue se propage du point 92, par l'intermédiaire de la porte 160, vers le bit suivant C . L'entrée de la porte 82 peut être C 1 ou n n-i le résultat du terme NON-ET Xn-1 et Yn-1. La somme Fn est exprimée par Fn = Xn # Yn + Cn-1; Cn = Xn#Yn + Cn-1 (Xn#Yn). La somme Fn peut être formée par la porte OU-EXCLUSIF inverse 78 et elle est le OU-EXCLUSIF de la retenue Cn-1 et du OU EXCLUSIF de X~ ou Y~. Le terme somme à la sortie de la porte 78 est n n passé sur la ligne de jonction si @ F apparaît à ce moment à la porte NON-ET 86. La Fig. 23 montre le fonctionnement des circuits de l'unité arithmétrique et logique destinés à effectuer la soustraction. Ainsi que le montre le terme somme F n = Y OU # C 1, la différence est la même pour la soustraction que pour l'addition. La seule différence entre le fonctionnement de ces deux circuits est que l'entrée C de n l'équation de retenue est inversée. Cela apparaît à la sortie de la porte NON-ET 70 dont la sortie est désignée par Y n Xn Sinon le fonctionnement des circuits logiques de soustraction est le même que pour l'addition décrite en regard de la Fig. 22. L'exécution d'une instruction OU-EXCLUSIF sera maintenant décrite en regard de la Fig. 24. Dans cet exemple, la somme F n est égale à XnOYn, Pour une opération OU-EXCLUSIF, le signal XR doit entre au niveau logique 1. Ce signal est produit lorsque les bits d'instruction I 14 et I sont respectivement 101 (voir tableau V). 3' 5 La Fig. 17 montre que ce codage des bits I3, I4 ou I5 du registre d'instructions fait apparaître un signal logique 1 à la sortie de la porte NON-ET 96a produisant un signal de sortie XR à l'état logique 1. Le signal ND + XR est appliqué à la porte de transfert 164. Ce signal est au niveau logique O lorsque le signal nND + XR + Vt est à l'état logique 1. La porte de transfert 164 est commandée par le signal 162 de manière qu'un signal logique 1 soit transféré à l'entrée de la porte 168. Le signal 166 est l'inverse du OU-EXCLUSIF des deux termes Xn et Yn. L'inverse de ce OU-EXCLUSIF est combiné n avec le signal logique 1 présent à l'entrée de la porte 168. La sortie de la porte 168 constitue le OU-EXCLUSIF des termes X et Y . Ce n n signal de sortie est transféré sur la ligne de jonction lorsque le signal de commande iF est à l'état logique "1 n à la porte NON-ET 86. De la même manière, la logique associée aux autres opérations arithmétiques peut être réalisée dans l'ensemble des circuits de l'unité arithmétique. Un circuit de parité préchargé selon l'invention présente l'avantage d'une plus grande vitesse de fonctionnement. Ce circuit sera décrit en regard de la Fig. 20. Le circuit de parité comporte des transistors à effet de champ et à électrode de commande isolée préchargés représentés globalement en 174 et dont les électrodes de commande sont désignées par 1. Les entrées de la ligne de jonction sont désignées par F et F. En ce qui concerne l'exemple de circuit de parité à huit bits de la Fig. 20, il existe huit signaux F : Fg à F7, et huit signaux F : Fo à F7. Ces entrées sont connectées sé 7. lectivement aux électrodes de commande de transistors à effet de champ et à électrode de commande isolée interconnectés de manière à produire des signaux de sortie d'imparité et de parité. Le fonctionnement du circuit de parité préchargé est le suivant. Pendant la phase 1 de l'horloge, les points désignés globalement par 170 sont préchargés à une tension de référence VDD Pendant la partie haute des signaux d'horloge, c'est-à-dire lorsque les transistors 174 sont bloqués, les points 170 sont déchargés conditionnellement en fonction des signaux d'entrée F et F du circuit de parité. A titre d'exemple, le point 170a est déchargé si F1 et Fg sont tous deux à l'état logique 0. En ce qui concerne le point 170b, l'inverse se produit, c'est-à-dire que le point 170b se décharge si les entrées F1 et F0 sont toutes deux à l'état logique O ou si les entrées F et F0 sont toutes deux à l'état logique 0. La fonction des entrées en 170 peut s'exprimer par FOF1, la fonction en 180 par F1. Fow la fonction en 182 par F1Fo et la fonction en 184 par F1.Fo. Les fonctions 178 et 180 sont combinées au point 170a de manière qu'il en résulte la fonction OU-EXCLUSIF Fo O F1. De même, les fonctions 182 et 184 sont combinées au point 170b d'où il résulte F0 # F1. En d'autres termes, le point 170a n'est déchargé que si les signaux F0 et F1 sont à des niveaux logiques opposées. Si les entrées sont toutes deux au niveau logique "1" ou toutes deux au niveau logique 0, le point n'est pas déchargé. De la même manière, 1'inverse est vrai pour le point 170b, c'est-à-dire que ce point n'est pas déchargé dans le cas où les signaux F0 et F1 sont opposés. La parité est le OU-EXCLUSIF de tous les bits dont la parité doit être contrôlée. Le circuit peut être étendu à autant de bits que voulu. La parité est le terme OU-EXCLUSIF. L'inverse du OU-EXCLUSIF est appelé imparité Les marqueurs de retenue (C), de zéro (Z), de signe (S) et de parité (P) de l'unité arithmétique seront maintenant décrits en regard de la Fig. 21 Le marqueur de signe indique l'état du bit 7 d' une somme arithmétique. Si le bit 7 est à l'état logique 1, le marqueur de signe est vrai; si le bit 7 est zéro, le marqueur de signe est faux. Le fonctionnement est le suivant. L'exemple où le bit 7 est au niveau logique 1 sera d'abord examiné. Il faut noter que la ligne de jonction désignée globalement par 25 est inversée. Donc, si le bit 7 est à l'état logique 1, un niveau logique O est présent sur le fil 7. Ce niveau logique O est inversé par l'inverseur 700 de manière à produire un signal vrai du bit de données. Ce signal logique 1 est transféré pendant la phase 2 de l'horloge par la porte de transfert 701 de manière à être appliqué à une entrée de la porte ET 702. L'autre entrée de la porte ET 702 reçoit le signal de commande tF CZSP. Lorsque le signal de commande passe à l'état logique 1, la sortie de la porte ET 702 est à l'état logique 1. Cela assure que la sortie de la porte NI 705 est au niveau logique 0. Pendant la phase 2 suivante de l'horloge, ce niveau logique O est inversé par l'inverseur 708 de manière à former le signal vrai, ou la sortie logique 1 du marqueur de Signe. Ce signal logique 1 est ramené par la porte de transfert 109 pendant la phase 1 de l'horloge à une entrée de la porte ET 704. Si le signal de commande &num; CZSP passe au niveau logique 0, l'autre entrée de la porte ET 704 est au niveau logique 1. Cela assure que le niveau logique 1 du marqueur de signe recircule jusqu'à ce que le signal BUS du fil 7 de la ligne de jonction soit à nouveau échantillonné. De même, si la valeur vraie de la donnée correspondant au bit 7 de la ligne de jonction est un 0, le signal logique 1 inversé est présent sur la ligne de jonction inversée. Ce signal logique 1 est inversé par l'inverseur 700 qui délivre à sa sortie un niveau logique 0. Ce signal logique 0 est transféré par la porte de transfert 701 pendant la phase 2 de l'hor- loge, à une entrée de la porte ET 702. Un zéro à l'entrée de la porte ET assure que sa sortie est également zéro. De même, lorsque le signal de commande &num; CZSP passe au niveau logique 1, il est appliqué à l'une des entrées de la porte ET 704 dont la sortie délivre un signal 0. Les deux entrées de la porte NI 705 sont au niveau logique 0, et sa sortie délivre donc un signal au niveau logique l. Ce signal de sortie au niveau logique 1 est transféré pendant la phase 2 par la porte de transfert à l'inverseur 708 qui délivre un signal de sortie 0 comme marqueur de signe correspondant au niveau O du bit 7 de la ligne de jonction. Le marqueur zéro indique que toutes les entrées de l'unité arithmétique sont au niveau logique O; c'est-à-dire que les bits O à 7 sont tous des 0. Par exemple, dans le cas où les bits O à 7 sont des 0, un signal logique 1 est présent sur ces fils puisque la ligne de jonction 25 est inversée. Cela permet à la porte NON-ET 710 de délivrer un signal logique 0 à sa sortie. Cette sortie au niveau logique 0 est inversée par l'inverseur 712 qui applique un signal de niveau 1 à une entrée de la porte ET 714. L'autre entrée de la porte ET 714 est également au niveau logique 1 lorsque le signal de commande *+ CZSP est vrai. La sortie de la porte ET 714 est donc à l'état logique 1 de Sorte que la sortie de la porte NI 716 est au niveau logique 0. Pendant la phase 2 de l'horloge, le signal de sortie O de la porte NI 716 est inversé par l'inverseur 718 de manière que te marqueur Z soit au niveau logique 1. De même, il est visible que si l'un ou plusieurs des bits O à 7 de la ligne de jonction sont des 1 et non des 0, la sortie de la porte NON-ET 710 est au niveau logique 1 et le niveau du marqueur Z est 0. Le marqueur de parité indique qu'il existe un nombre impair de bits 1 dans la sortie à huit bits de l'unité arithmétique. Les détails du circuit de parité en lui-même ont été décrits en regard de la Fig. 20. Le circuit logique destiné a delivrer le signal de parité P en réponse au passage à l'état logique 1 du signal de commande &num; CZSP est semblable à celui décrit en regard des marqueurs de signe et de 0. Le marqueur de retenue est mis à jour si une retenue apparaît au bit 7 de l'unité arithmétique. Le marqueur de retenue est également mis à jour pour une instruction de décalage à droite ou de décalage à gauche. Les autres marqueurs ne sont pas affectés. Une opé- ration de décalage à gauche indique le bit de plus petit poids de la sortie à huit bits après le décalage. Un décalage à droite indique le bit de plus grand poids de la sortie à huit bits. A titre d'bxem- ple, le signal de commande &num; SLC est l'inverse du signal de commande *LFT qui commande une opération de décalage à gauche. Le rôle de ce signal a été décrit en regard de la Fig. 18. Lorsque le signal *LFT passe à l'état logique 1, cela produit une commande de décalage à gauche. Le signal de commande SLC est donc à l'état logique 0. L'état logique O est appliqué à une entrée de la porte NI 722. Il est visible que l'autre entrée de la porte NI 722 échantillonne le bit de plus petit poids, ou bit 0, de la ligne de jonction 25. Si ce bit est un 1, il est représenté sur le fil O de la ligne de jonction par un état logique O puisque la ligne est inversée. Le signal logique O ouvre la porte NI 722 qui délivre un signal logique 1 à sa sortie. Ce signal est prélevé par la porte OU 724 qui délivre un signal de retenue du niveau logique 1. De même, il est visible que la porte NI 726 échantillonne le bit de plus grand poids, c'est-à-dire le bit 7 de la ligne de jonction après une instruction de décalage à droite. Le marqueur de retenue est également placé à l'état 1 si une retenue apparaît au bit 7 de l'unité arithmétique. Dans ce cas, un signal logique 1 est appliqué à l'entrée de l'inverseur 725. Ce signal est transféré pendant la phase 1 à une entrée de la porte NI 730 qui produit un niveau logique O à cette entrée0 La sortie de la porte NI 730 est au niveau logique 1 si son autre entrée est au niveau logique 0. La Fig. 17 montre que l'autre entrée de la porte NI 730 est à l'état logique O dans le cas où les bits d'instruction I3, I4 et I5 sont respectivement 110, 010, 100 ou 111, codes correspondant aux opérations arithmétiques OU, soustraction, NON-ET et comparaison, c'est-à-dire OR, SU, ND et CP. La sortie au niveau 1 de la porte NI 730 est inversée en 732 de manière à appliquer un signal logique O à l'entrée de la porte NI 734. L'autre entrée de la porte NI 734 reçoit l'inverse du signal de commande * CZSP. Lorsque ce signal de commande passe à l'état logique 1, son inverse à l'état logique 0 est appliqué à la porte NI 734 qui délivre un signal logique 1 à sa sortie. Ce signal de sortie 1 est prélevé par la porte OU 724 qui délivre un marqueur de retenue au niveau logique 1. Ce signal est appliqué à la partie commande de l'unité arithmétique et logique de la Fig. 17 afin de produire le signal Cin. Il est visible que la valeur de Cin est zéro lorsque le marqueur de retenue est au niveau logique 1, que le bit d'instruction I3 est à 1 et que le bit d'instruction I5 est à 0. Le signal C@ est appliqué à une entrée de 5 in l'unité arithmétique décrite en regard de la Fig. 19. L'état du marqueur de retenue est recirculé par la porte NON-ET 735 dans le cas suivant. Il sera supposé à titre d'exemple, que le marqueur de retenue est au niveau logique 1. La sortie de la porte NI 736 recircule ce signal logique 1 lorsque ses deux entrées sont au niveau logique 0. L'une de ces entrées est la sortie inversée de la porte OU 724. La sortie de la porte OU 724 est au niveau logique 1 dans le cas où le marqueur de retenue est au niveau logique 1, de sorte que son niveau inversé est à l'état logique O voulu. L'autre entrée logique O de la porte NI 735 provient de la porte NON-ET 736. La sortie de la porte NON-ET 736 est à l'état logique O lorsque toutes ses entrées sont au niveau logique 1. L'une de ces entrées re çoit le signal de commande &num; CZSP inversé. Dans le cas où ce signal de commande est au niveau logique 0, c'est-à-dire lorsqu'on ne souhaite pas mettre à jour l'état des marqueurs, son signal inversé à l'état logique 1 est appliqué à une entrée de la porte NON-ET 736. Les deux autres entrées de la porte NON-ET 736 reçoivent respectivement les signaux &num; SLC et &num; SRC, signaux correspondant aux instructions de décalage à gauche et de décalage à droite. Dans le cas où aucun décalage ne doit être exécuté, ces signaux sont au niveau logique 1, puisqu'ils sont les inverses des signaux de commande qui spécifient les instructions de décalage. Lorsqu'il n'y a pas lieu de mettre à jour l'état des marqueurs, et lorsqu'aucune instruction de décalage n'est exécutée, la porte NON-ET 736 délivre un signal de sortie au niveau logique 0, permettant à l'état du marqueur de retenue de recirculer. La mémoire interne à accès direct de l'unité centrale de traitement selon l'invention, est représentée sur les Fig. 25a, 25b et 25c. La mémoire à accès direct contient 192 éléments de mémorisation de données organisés en 24 registres à huit éléments. Huit de ces registres sont les registres d'adresse d'ordre inférieur, (PL); huit sont les registres d'adresse d'ordre supérieur (PH); et huit constituent des registres universels dont sept sont généralement disponibles et dont l'un est utilisé pour des fonctions internes. Les seize registres utilisés pour les adresses de programme, PL et PH, permettent l'adressage par seize bits. Un seul de ces registres d'adresse de programme est utilisé à la fois, les sept autres servant à mémoriser une liste à refoulement pour les opérations d'appel de sousprogramme. La Fig. 25c représente une section de la mémoire à accès direct désignée globalement par 200, et montre les circuits d'un élément de chacun des trois types de registre, à savoir les registres universels (A, B, C, D, E, H, L et M'), les registres d'adresse d'ordre supérieur P H et les registres d'adresse d'ordre inférieur PL Il existe huit sections semblables au bloc 200. Le fonctionnement de la mémoire à accès direct est le suivant. Les signaux de commande de mémoire U et V sont codés de manière à sélectionner soit les regis tres d'adresse inférieurs PL, soit les registres d'adresse supérieurs PH soit les registres universels, soit un compteur de recharge de mémoire. A titre d'exemple, si les signaux de commande U et V sont tous deux à l'état logique 1 pendant la phase 1 de l'horloge, les portes de transfert représentées en 201 appliquent des signaux logiques 1 aux entrées de la porte NON-ET 224. La sortie de la porte NON-ET 224 est au niveau logique 0. Ce signal est inversé en 226 sous forme d'un signal de niveau logique 1. Ce signal logique 1 est appliqué à l'entrée d'un amplificateur inverseur représenté en 230a et 230b et également à l'inverseur 228. Le signal de sortie 0 de 1'inverseur 228 est appliqué aux électrodes de commande de composants métal-oxyde-semiconducteur représentés en 216 de manière à permettre à ces composants de sélectionner un fil d'adresse, ainsi qu'il sera décrit par la suite. Le signal de sortie 1 de l'inverseur 226 est transféré par la phase 2 de l'horloge à l'entrée de l'inverseur 230a. La sortie de cet inverseur est au niveau logique 0. Ce signal logique 0 est transféré pendant la phase 1 de l'horloge à l'entrée de l'inverseur 230b. Il est donc visible que deux retards sont introduits sur le signal de sortie de l'inverseur 226. L'entrée logique O de l'inverseur 230b est appliquée à une entrée d'un circuit logique complexe représenté globalement en 220, et en particulier à une entrée de la porte NI 220a. L'autre entrée de la porte NI 220a est reliée au fil 221 de la ligne de jonction inversée. Le signal logique O sur le fil 234 (qui est relié à l'entrée de l'inverseur 230b), transfère la donnée du fil 221 de ligne de jonction sur le fil 236 connecté à la sortie de la porte OU 220b. Ce fil 236 accède à une colonne de cellules de mémoire interne de la mémoire à accès direct. Lorsqu'un état logique O est présent sur le fil 234, il est donc possible d'écrire des données dans les registres universels sélectionnés par les signaux de commande U et V, tous deux à l'état logique 1. Il est bien entendu que d'autres sélections de U et V auraient adressé les registres d'adresse d'ordre supérieur (PH) ou les registres d'adresse d'ordre inférieur Il est donc visible que la donnée présente sur le fil 221 de la ligne de jonction inversée est reproduite sur le fil 236. Il sera supposé à titre d'exemple qu'un signal vrai de niveau logique 1 est présent sur le fil de jonction 221. Du fait que la ligne de jonction est inversée, un niveau logique O est présent sur ce fil. Ce niveau logique O est combiné avec Le niveau logique O du fil 234 par la porte NI 220a de manière que cette porte délivre à sa sortie un signal logique 1. Ce signal logique 1 est prélevé par la porte OU 220b dont la sortie délivre un signal logique 1 sur le fil 236 qui permet la mémorisation d'un état logique 1. Il sera supposé à titre d'exemple, qu'il y a lieu de mémoriser dans la cellule de mémorisation interne de la mémoire à accès direct, représentée en 232, une information qui consiste en un bit D. du registre D. Dans l'exemple présent, "i" peut être, bien entendu, l'un quelconque des bits 0 à 7. En réponse à un niveau logique 0 sur le fil 234, la donnée du fil 221 est transférée au fil 236. Ce fil accède à tous les registres A, B, C, D, E, H, L et M'. Les fils d'entrée A1, A2 et A3 doivent être respectivement 1, 1 et 0 pour sélectionner le bloc 232 afin d'y mémoriser la donnée. Ce code correspond par exemple, aux codes d'origine et de destination destinés à sélectionner le registre D, ainsi que le montre le tableau V. C'est-àdire que pour la destination du registre D, les bits d'instruction 2, 1 et 0 doivent être respectivement 0, 1 et 1. Ce codage provoque la sélect Ion du registre D de la manière ci-après. La sortie de l'inverseur 228 est un signal logique 0 qui ouvre les portes de transfert 216. Les niveaux logiques de A1, A2 et A3 sont donc appliqués respectivement aux inverseurs 212a, 212b et 212c qui délivrent donc respectivement à leurs sorties des signaux logiques 0, O et 1. Les signaux A1, A2 et A3, ou les compléments de ces signaux, sont respectivement appliqués aux entrées des portes NON-ET représentées globalement en 215. Il est visible que dans le cas où A1, A2 et A3 sont respectivement à l'état logique 1, 1 et 0, seule la porte NON ET 215a reçoit des signaux logiques 1 à toutes ses entrées. La sortie de cette porte NON-ET à l'état logique O est inversée par l'inverseur 217 en un signal logique 1. Ce signal 1 est transféré pendant la phase 1 de l'horloge à l'entrée des inverseurs 219 désignés par ; et 2' qui sont connectés à la cellule de mémoire 232. La sortie de l'inverseur 1 est désignée par 244 et la sortie de l'inverseur 2 est désignée par 242. Ainsi qu'il sera décrit par la suite, en regard de la Fig. 26, les inverseurs 1 et 02 sont des inverseurs commandés par horloge qui sont utilisés avec avantage pour adresser les cellules de mémoire. Pendant la durée de la phase 2, le fil d'écriture 242 de la cellule de mémoire est excité. Le fil de lecture de la cellule de mémoire est représenté en 244 tandis que le fil de sortie est représenté en 248. Le fonctionnement de la cellule de mémoire dynamique à accès direct 232 est décrit en détail en regard des Fig. 4a et 4b. Pendant la phase 1 de l'horloge, si le signal 234 est au niveau bas, indiquant la sélection de l'un des registres, la sortie du registre est sélectionnée au point 252 par la porte complexe 250. Si à ce moment, le signaliRAM passe au niveau logique 1, la porte NON-ET 254 est ouverte et la sortie est transférée à la ligne de jonction inversée. Pendant la phase 2, une information provenant de la ligne de jonction par le fil 236 peut être écrite dans la cellule de mémoire, la cellule 232 par exemple. I1 sera supposé, par exemple, qu'un O est mémorisé dans la cellule de mémoire 232 et qu'il y a lieu de lire cette donnée. Le potentiel du fil 244 est donc amené au niveau logique O pendant la phase 1 et la donnée logique O mémorisée dans la cellule est transférée sur le fil de sortie 248. Ce O logique est appliqué à une entrée de la porte NI 250a. L'autre entrée de la porte NI 250a est reliée au fil 234. Le signal de ce fil est également au niveau logique 0. La sortie de la porte NI 250a est donc au niveau logique 1. Ce signal logique 1 est transféré à la porte OU 250b et à l'entrée de la porte NON-ET 254 pendant la phase 1. Cela fait passer au niveau logique O la sortie de la porte NON-ET 254. Ce niveau logique O est mémorisé sur le fil 221 de la ligne de jonction. De même, si un 1 logique était mémorisé dans la cellule de mémoire 232, la sortie de la porte NI 250a serait à l'état logique 0. La sortie de la porte OU 250b reliée à l'entrée de la porte NON-ET 254 serait également au niveau 0. Lorsque le signal RAH passe à l'état logique t, l'autre entrée de la porte NON-ET 254 passe au niveau logique 0. Cela permet à un signal de sortie au niveau logique 1 d'être appliqué sur la ligne de jonction. D'une manière similaire, les registres d'adresse d'ordre supérieur PH et les registres d'adresse d'ordre inférieur PL peuvent être adressés respectivement par des combinaisons W et UV des signaux de commande U et V. D'autres sections opérationnelles de la mémoire à accès direct comprennent un indicateur de liste, un compteur de recharge de mémoire et les positions de programme PL et PH. . L'indicateur de liste désigne en permanence une position de la liste à refoulement. Cette position peut être l'adresse de programme en cours. Si les signaux U et V à l'entrée de la mémoire à accès direct représentent les codes 01 ou 10, la porte NON-ET 255 délivre un signal de sortie au niveau logique 1. Ce niveau logique 1 est inversé par l'inverseur 257 de manière à ouvrir les portes de transfert représentées globalement en 256. Ces portes de transfert ouvrent les sorties S1, S2 et S3 de l'indicateur de liste. Ces sorties sont connectées respectivement aux inverseurs 212a, 212b et 212c. En fonction des niveaux logiques de S1, S2 et S3, l'un des niveaux, c'est-à-dire des rangées des registres P H ou PL dans la mémoire permanente, est sélectionné. Celui des registres PH et PL qui est sélectionné dépend du codage de U et V, à savoir 10 ou 01. Si une instruction d'appel ou une instruction de retour est exécutée, l'adresse de l'indicateur de liste est modifiée par le changement de son contenu. La Fig. 27 représente le circuit logique de l'indicateur de liste. Ce dernier comporte un compteur-décompteur à deux entrées, POP et PUSH. A chaque signal POP le contenu du compteur augmente d'une unité. Le signal PUSH réduit d'une unité le contenu du compteur. Ce compteur emmagasine la nouvelle position d'adresse de programme jusqu'à ce qu'un autre retour ou appel soit exécuté. Les appels provoquent la progression du compteur dans un sens et les retours font progresser le compteur dans l'autre sens. Il ressort donc de cela que l'utilisation de l'indicateur de liste constitue un procédé commode et avantageux d'adressage de sous-programme. Le fonctionnement de l'indicateur de liste ressort mieux de l'examen de la table de vérité du tableau IX. Les entrées, les sorties ou les registres imprimés sur la table de vérité de la liste sont les suivants, les libellés indiqués de haut en bas apparaissant respectivement de gauche à droite sur le tableau. Disponibilité Interruption Entrée Registre d'instruction Registre A Niveau d'adresse O Niveau d'adresse 1 Niveau d'adresse 3 Niveau d'adresse 6 Niveau d'adresse 7 Retenue Zéro Signe Parité. TABLEAU IX. NIVEAUX DE LISTE RI ENTREE INS@. REG.A NIVEAU ADRESSE 0 NIVEAU ADRESSE 1 NIVEAU ADRESSE 3 NIVEAU ADRESSE 6 NIVEAU ADRESSE 7 CZSP ON Y T 111111 111111 111111 111111 111111 76543210 76543210 76543210 5432109876543210 5432109876543210 5432109876543210 5432109876543210 5432109876543210 0 11 11111111 11111111 11111111 1111111111111111 1111111111111111 1111111111111111 1111111111111111 1111111111111111 1111 1 11 00000000 00000000 00000000 0000000000000000 0000000000000000 0000000000000000 0000000000000000 0000000000000000 1101 2 RST 11 00110101 00110101 00000000 0000000000000000 0000000000000000 0000000000000000 0000000000000000 0000000000000000 1101 3 11 10000000 00110101 00000000 1100000000000000 0000000000000000 00000000000 TABLEAU IX (suite) ENTREE INST. REG.A NIVEAU ADRESSE 0 NIVEAU ADRESSE 1 NIVEAU ADRESSE 3 NIVEAU ADRESSE 6 NIVEAU ADRESSE 7 CZSP 35CTC 11 001 01 01100010 10100010 1010100000001000 1100011110 0110 0000111111011010 0000000000000000 0000000000000000 1011 36 11 00111011 01100010 10100010 1010100000001000 1100011110100010 0001111111011010 0000000000000000 0000000000000000 1011 37 11 10110110 01100010 10100010 1010100000001000 1100011110100110 0001111111011010 1011011000011010 0000000000000000 1011 38CFZ 11 00001010 01001010 10100010 1010100000001000 1100011110100110 0001111111011010 1011011000011011 0000000000000000 1011 39 11 00101010 01001010 10100010 1010100000001000 1100011110100110 0001111111011010 1011011000011100 0000000000000000 1011 40 11 11111110 01001010 10100010 1010100000001000 1100011110100110 0001111111011010 1011011000011101 1111111000101010 1011 41CTS 11 01110010 01110010 10100010 1010100000001000 1100011110100110 0001111111011010 1011011000011101 1111111000101011 1011 42 11 01011111 01110010 10100010 1010100000001000 1100011110100110 0001111111011010 1011011000011101 1111111000101100 1011 43 11 11111100 01110010 10100010 1111110001011111 1100011110100110 0001111111011010 1011011000011101 1111111000101101 1011 44CTP 11 01111010 01111010 10100010 1111110001100000 1100011110100110 0001111111011010 1011011000011101 1111111000101101 1011 45 11 10110010 01111010 10100010 1111110001100001 1100011110100110 0001111111011010 1011011000011101 1111111000101101 1011 46 11 11100110 01111010 10100010 1111110001100010 1110011010110010 0001111111011010 1011011000011101 1111111000101101 1011 47CFP 11 01011010 01011010 10100010 1111110001100010 1110011010110011 0001111111011010 1011011000011101 1111111000101101 1011 48 11 01111101 01011010 10100010 1111110001100010 1110001010110100 0001111111011010 1011011000011101 1111111000101101 1011 49 11 10111011 01011010 10100010 1111110001100010 1110011010110101 0001111111011010 1011011000011101 1111111000101101 1011 50JFZ 11 01001000 01001000 10100010 1111110001100010 1110011010110110 0001111111011010 1011011000011101 1111111000101101 1011 51 11 01111111 01001000 10100010 1111110001100010 1110011010110111 0001111111011010 1011011000011101 1111111000101101 1011 52 11 10000000 01001000 10100010 1111110001100010 0000000001111111 0001111111011010 1011011000011101 1111111000101101 1011 53RET 11 00101111 00101101 10100010 1111110001100010 0000000010000000 0001111111011010 1011011000011101 1111111000101101 1011 54RTZ 11 00101011 00101011 10100010 1111110001100011 0000000010000000 0001111111011010 1011011000011101 1111111000101101 1011 55RTC 11 00100011 00100011 10100010 1111110001100100 0000000010000000 0001111111011010 1011011000011101 1111111000101101 1011 56RFP 11 00011011 00011011 10100010 1111110001100100 0000000010000000 0001111111011010 1011011000011101 1111111000101110 1011 57RTS 11 00110011 00110011 10100010 1111110001100100 0000000010000000 0001111111011010 1011011000011101 1111111000101111 1011 60HALT 11 00000000 00000000 10100010 1111110001100100 0000000010000000 0001111111011010 1011011000011110 1111111000101111 1011 Le tableau IX montre que les deux premières instructions sont RST et ADA. Ces instructions ramènent à zéro le niveau d'adresss de programme et positionnent le marqueur de retenue de manière qu'il reflète l'état du registre A. L'instruction suivante est un saut à zéro vrai (JTZ). L'instruction est transférée pendant la période 5 puisque le marqueur de zéro est vrai. Pendant les deux périodes suivantes, les bits d'adresses d'ordre inférieur sont d'abord introduits, puis les bits d'adresse d'ordre supérieur. Ces bits sont présentés au niveau zéro de l'adresse de programme pendant la période 7. Pendant la période 8, un saut à la retenue vraie (JTC) est exécutée. Du fait que la retenue est fausse, cette instruction n'est pas exécutée. L'instruction suivante est un appel de parité vraie (CTP). Cette instruction n'est pas exécutée puisque la parité n'est pas vraie. L'instruction suivante est un appel inconditionnel qui est exécuté. Le compteur de programme continue à progresser pendant les trois cycles de l'appel. Cela apparaît au niveau d'adresse zéro. Du fait qu'il s'agit d'un appel, le niveau d'adresse est tranformé en niveau d'adresse 1 dans la liste. Les entrées pendant les périodes 15 et 16 sont transférées au niveau d'adresse 1 et apparaissent pendant la période 16. Pendant La période 52, un saut à zéro faux est provoqué. La charge du saut à zéro faux apparait au niveau d'adresse 1. Pendant l'instruction suivante, à la période 53, un retour inconditionnel est exécuté. Il est visible que le niveau d'adresse 1 est mis à jour mais que cela commande le retour de l'adresse de programme au niveau de liste zéro. Cela ressort de l'examen du compteur d'adresse pendant la période 54. Le compteur d'adresse au niveau zéro a été remis à jour et le niveau d'adresse 1 reste le même. L'instruction suivante est un retour à zéro vrai. Cette instruction n'est pas exécutée parce que le marqueur de zéro est à l'état zéro et que la commande reste au niveau zéro. L'instruction suivante est un retour à parité fausse. Cette instruction ramène la commande du niveau d'adresse zéro au niveau d'adresse 7 ainsi qu'il apparait pendant la période 57 dans lequel le niveau d'adresse 0 n'est pas augmenté mais le niveau d'adresse 7 l'est. Du fait que la liste consiste en un compteur-décompteur, lorsque le niveau d'adresse O est atteint, un retour supplémentaire ramène la commande au niveau 7. La Fig. 25a montre qu'une autre combinaison des signaux U et V est le cas où U et V sont tous deux au niveau logique 0. Dans ce cas, la porte NON-ET 227 est ouverte et applique un signal de niveau logique 1 à l'entrée du compteur de recharge de mémoire et un signal de niveau logique O à l'électrode de commande des composants de transfert désignés globalement par 258. Ce signal permet aux sorties R1, R2 et R3 du compteur de recharge de la mémoire d'être reliées respectivement aux inverseurs 212a, 212b et 212c. Cela provoque la recharge d'une rangée entière de la mémoire à accès direct. Le compteur de recharge de la mémoire progresse d'un pas chaque fois que U et V sont tous deux à l'état logique 0. Le compteur compte de O à 7. Les huit rangées de la mémoire à accès direct sont donc rechargées après huit impulsions du compteur. La commande d'instructions est effectuée de manière telle qu'au moins une recharge de mémoire se produit pendant une instruction. Si aucune instruction n'est exécutée parce que l'unité centrale de traitement se trouve dans l'état d'attente ou d'arret, le compteur de recharge de mémoire recharge en permanence la mémoire dynamique à accès direct de manière que toutes les données restent valables. Le tableau VIII indique le moment où se produit la recharge de mémoire à chaque cycle d'instructions. Le tableau VIII montre également que pendant les périodes S1, S2, S3 et S4 du sous-cycle d'appel, l'accès peut toujours être donné aux registres P L ou PH. La recharge de mémoire ne peut donc pas se produire à ce moment. Mais pendant l'état 1 d'exécution, la mémoire à accès direct n'est jamais accessible. C'est à ce moment que la recharge de mémoire a lieu. La Fig. 26 représente un inverseur commandé par horloge utilisé avec la mémoire à accès direct selon l'invention. L'inverseur est associé aux fils de lecture et d'écriture des cellules de mémorisation de la mémoire à accès direct. Le signal d'horloge constitue lui-même la tension basse. Lorsque le signal d 'horloge est au niveau bas, la sortie est disponible et reflète l'inverse du signal d'entrée. Si le signal d'horloge est au niveau haut, c'est-à-dire à l'- état logique 1, la sortie reste toujours à l'état 1 et le cellule de la mémoire n'est pas adressée. L'inverseur commandé par horloge selon l'invention présente plusieurs avantages. L'un de ces avantages réside dans le fait que le procédé de précharge et de décharge conditionnelles selon l'invention ne charge par l'horloge par un aussi grand nombre de capacités que dans les procédés de précharge classiques. En outre, du fait que l'horloge ne conduit aucun courant de décharge, les signaux parasites sur l'horloge sont réduits. Cela présente un avantage sur les procédés classiques selon lesquels les circuits sont très sensibles aux signaux parasites sur l'horloge. La Fig. 27 représente en détail le circuit de l'indicateur de liste. Ainsi que la montre la figure, ce circuit comporte trois sorties S1, S2 et S3. Ces sorties proviennent de blocs désignés par T qui représentent un circuit basculeur dont le schéma est représenté sur la Fig. 29. Le fonctionnement de ce circuit basculeur est évident et n'a pas à être décrit en détail. Le circuit basculeur est également utilisé dans le compteur de recharge de mémoire représenté sur la Fig. 28. Le circuit d'interface entrée/sortie représenté en 16 sur le diagramme de la Fig. 1 sera décrit ci-après. La Fig. 30 représente le diagramme fonctionnel des différents éléments de rythme du dispositif. Les Fig. 31a, 3tb et 31c représentent les éléments logiques des blocs fonctionnels de la Fig. 30. Le circuit d'interface comprend l'interconnexion avec l'unité centrale de traitement et, par exemple, avec les unités de mémoire extérieure à accès direct. Cette interconnexion s'effectue au moyen d'une ligne de jonction extérieure à huit bits en parallèle. Les Fig. 32a, 32b et 32c représentent l'interconnexion de l'unité centrale de traitement avec une mémoire extérieure à accès direct d'une capacité de mille multiplets. Ainsi qu'il a dté mentionné précédemment, la mémoire extérieure à accès direct peut avoir une capacité allant jusqu'à 64000 multiplets puisque l'adressage de la mémoire s'effectue par 16 bits. il est évident que lorsqu'une mémoire extérieure de cette capacité est utilisée, elle comporte plusieurs plaquettes. Un signal de sélection de plaquette provenant d'un circuit d'interface de mémoire représenté sur la Fig. 36 est appliqué à une entrée de la mémoire extérieure à acdès direct afin de sélectionner les plaquettes voulues. L'unité centrale de traitement commande le rythme du dispositif. Des signaux de rythme provenant de l'unité centrale de traitement sont donc appliqués à un rythmeur extérieur qui est représenté sur la Fig. 35. Le rythmeur extérieur comporte une sortie qui est reliée au circuit logique de rythme extérieur représenté sur la Fig. 34. Le circuit logique de rythme extérieur reçoit également un signal d'entrée provenant de l'unité de traitement. La sortie du circuit de rythme extérieur est connectée au circuit d'interface et au bloc de rythme qui synchronise le fonctionnement de l'unité centrale de traitement avec la mémoire à accès direct et les équipements périphériques. Les entrées des dispositifs extérieurs sont appliqués à ce bloc, représenté sur la Fig. 33, qui en reçoit également les sorties. Ce circuit applique les signaux de sortie à la mémoire extérieure et au circuit d'interface de mémoire. Le tableau XI est une table de vérité de sortie montrant les cinq états de sortie correspondant aux variations de signaux d'entrée de disponibilité ou d'interruption. Sur la table de vérité, les fils d'entrée A7 à A1 sont séparés en bornes d'entrée et de sortie. TABLEAU XI. SORTIE ENTREE RI SORTIE SECPI DN YXYEN YT N CMT CL E E S TY 76543210 76543210 O 00000000 00 00000000 00111 1 RDY 00000000 10 00000000 001 il 2 00000000 10 11111111 11110 3 00000000 10 00000000 01110 4 00000000 10 00000000 01110 5 00000000 10 00000000 01110 6 00000000 10 00000000 01110 7 00000000 10 00000000 01100 8 00000000 10 00000000 01100 9 INT 11111111 11 00000000 01100 10 11111111 11 00000000 01100 11 11111111 11 00000000 01100 12 11111111 1 1 00000000 01101 13 11111111 11 00000000 10101 14 11111111 11 00000000 00101 15 111 11111 Il 11111111 00 10 1 16 11111111 11 00000000 00101 17 11111111 11 00000000 11100 18 11111111 11 00000000 01100 19 11111111 11 00000000 01100 20 11111111 11 00000000 01100 21 11111111 11 00000000 01100 22 11111111 11 00000000 01100 23 11111111 10 00000000 01100 24 11111111 10 00000000 01100 25 INT 11111111 11 00000000 01100 26 11111111 10 00000000 01100 27 11111111 10 00000000 01100 28 11111111 10 00000000 01101 29 INT 11111111 11 00000000 10101 30 11111111 10 00000000 00101 31 11111111 10 11111111 00101 32 11111111 10 00000000 00101 33 00111110 10 00000000 11100 34 11111111 10 00000000 01100 35 11111111 10 00000000 01100 36 11111111 10 00000000 01100 37 11111111 10 00000000 10100 38 11111111 10 00000000 00000 39 11111111 10 11111111 00000 40 11111111 10 00000000 00000 4 11111111 10 00000000 11000 42 11111111 10 00000000 01000 43 11111111 10 00000000 01000 44 11111111 10 00000000 01000 45 11111111 10 11111111 10000 46 11111111 10 00000000 00010 47 11111111 10 11111111 00010 48 11111111 10 00000000 00010 49 11111111 10 00000000 11010 TABLEAU XI (suite) ENTREE RI SORTIE SECMI 50 11111111 10 00000000 01010 51 RDY 11111111 00 00000000 01010 52 11111111 00 00000000 01010 53 11111111 00 00000000 01010 54 11111111 00 00000000 01101 55 11111111 00 11111111 10101 56 11111111 00 00000000 00101 57 11111111 00 11111110 00101 58 11111111 00 00000000 00101 59 11111111 00 00000000 00101 60 11111111 00 00000000 00101 61 RDY 11111111 10 00000000 00101 62 01000100 10 00000000 11100 63 11111111 10 00000000 01100 64 1 11111111 10 00000000 01100 65 RDY 11111111 00 00000000 01100 66 RDY 11111111 10 11111111 10100 67 11111111 10 00000000 00000 68 11111111 10 11111110 00000 69 11111111 10 00000000 00000 70 11111111 10 00000000 11000 71 INT 11111111 11 00000000 01000 72 11111111 10 00000000 01000 73 111111 il 10 00000000 01000 7 11111111 10 11111110 10000 75 11111111 10 00000000 00000 76 11111111 10 11111110 00000 77 111111 il 10 00000000 00000 78 00111111 10 00000000 11000 79 00000000 10 00000000 01000 80 00000000 10 00000000 01000 81 00000000 10 00000000 01000 82 00000000 10 00000000 01000 83 00000000 10 00000000 01101 84 00000000 10 00000000 10101 85 00000000 10 00000000 00101 86 00000000 10 11000000 00101 87 00000000 10 00000000 00101 88 11000000 10 00000000 11100 89 11111111 10 00000000 01100 90 11111111 10 00000000 01100 91 11111111 10 00000000 01100 92 11111111 10 00000000 10100 93 11111111 10 00000000 00100 94 ~~~ 11111111 10 11000000 00100 95 RDY 11111111 00 00000000 00100 96 RDY 11111111 10 00000000 00100 97 00111101 10 00000000 00100 98 00111101 10 00000000 11100 99 00111101 10 00000000 01100 100 00111101 10 00000000 01100 101 00111101 10 00000000 01100 102 00111101 10 11111111 10100 TABLEAU XI (suite) ENTREE RI SORTIE SEC'. Il 103 00111101 10 00000000 00000 104 00111101 10 11111111 00000 105 00111101 10 00000000 00000 106 00111101 10 00000000 11000 107 00111101 10 00000000 01000 108 00111101 10 00000000 01000 109 00000000 10 00000000 01000 110 00000000 10 11111111 10000 111 00000000 10 00000000 00100 112 00000000 10 00011111 00100 113 00000000 10 00000000 00100 114 00000000 10 00000000 11100 115 00000000 10 00000000 01100 116 00000000 10 00000000 01100 117 00000000 10 00000000 01100 118 00000000 10 00000000 01100 119 00000000 10 00000000 01100 120 00000000 10 00000000 01100 Les Fig. 32a et 32b illustrent l'interconnexion de l'unité centrale de traitement avec un millier de positions de la mémoire à accès direct. Ainsi que le montre ces figures, huit fils de jonction extérieurs seulement sont nécessaires pour cette interconnexion. La partie entrée/sortie de l'unité centrale de traitement a été décrite précédemment en regard de la Fig. 9. Ainsi qu'il a été mentionne, l'entrée/sortie de l'unité centrale de traitement s 'effectue au moyen des fils Ag à A7. Ces huit fils de ligne de jonction sont connectés aux différentes unités de la mémoire extérieure à accès direct. Ces différentes mémoires à accès direct sont désignées globalement par 301. De préférence, ce sont des mémoires dynamiques à accès direct 1024 x 1. Les procédés de fabrication de ces mémoires à accès direct sont bien connus et n'ont pas à être décrits en détail. Les circuits d'interface, de recharge, etc, associés à la mémoire à accès direct seront décrits ci-après en regard des Fig. 37 à 44. Ainsi que le montrent les figures, un signal de sélection de plaquette est appliqué à chacune des unités 301 de manière à permettre la sélection de l'unité appropriée. Un avantage du dispositif d'interconnexion illustré par les Fig. 32a et 32b réside dans le fait que le multiplexage de l'adresse, de l'entrée et de la sortie simplifie l'interconnexion puisque seulement huit fils de ligne de jonction avec la mémoire sont nécessaires. Si le multiplexage n'est pas utilisé, une ligne de jonction à vingt-six fils est néces saire. Cela ressort de la Fig. 32c qui illustre le procédé classique d'accès à une mémoire extérieure. La sélection de plaquettes de mémoire est illustrée par la Fig. 36. Au moyen de quatre boîtiers de décodage à seize sorties, il est possible de sélectionner des plaquettes de mémoire de 1 à 64 milliers de multiplets. L'entrée de sélection de plaquette à la mémoire à accès direct est commandée par horloge de manière que la sélection de plaquette soit effectuée à l'instant voulu. A tout autre moment, la sortie de sélection de plaquette est indisponible. La Fig. 34 illustre le rythme extérieur des circuits d'entrée/ sortie. Le rythme est produit à partir de la sortie de l'unité centrale de traitement et à partir de la sortie d'un rythmeur d'état extérieur décrit plus en détail en regard de la Fig. 35. Ces signaux sont combinés de manière à sélectionner l'un des registres extérieurs de mémorisation ou des entrées de données au dispositif, provenant d'un équipement périphérique extérieur. La Fig. 35 représente le circuit du rythmeur extérieur. Ce dernier compte les quatre états de l'unité centrale de traitement. Afin d'être sûr que le compteur extérieur progresse en synchronisme avec l'unité centrale de traitement, cette dernière délivre un signal de synchronisation qui ramène à zéro le rythmeur à chaque état 1. Le compteur extérieur synchronise également la mémoire extérieure sur le même rythme que l'unité centrale de traitement. Cela assure que la mémoire extérieure reçoit et délivre des signaux dans l'état correct. La Fig. 33 représente le circuit d'interface associé à l'entrée de tension et de détection de courant de l'unité centrale de traitement. La connexion avec l'unité centrale de traitement est représentée au point 300 (A1). Par exemple, cette connexion peut être effectuée avec n'importe lequel des fils d'entrée Ag à A7 de l'unité centrale de traitement. Un dispositif à huit fils de jonction doit comporter huit des circuits représentés sur la Fig. 33. Le point 300 est connecté aux sorties A de la mémoire extérieure et aux sorties A de l'unité centrale de traitement. Pendant que la phase 1 est au niveau bas, la sélecteur de données 302 est ouvert. L'une des entrées DATA, DMAH, DMAL, ou M* est sélectionnée. L'entrée DATA est utilisée pour charger des informations provenant d'équipements périphériques dans l'unité centrale de traitement ou dans la mémoire à accès direct. Si l'unité centrale de traitement est arrêtée, les informations peuvent être chargées directement dans la mémoire. Les données doivent être présentes pendant l'état 3, et le signal de commande "mémorisation" doit être à l'état logique 1. Pendant que l'unité centrale de traitement fonctionne, l'entrée DATA est sélectionnée pendant le temps d'instruction "exécuter état 1" d'un accusé de réception d'interruption, ou la durée des données "exécuter des données, état 1" d'une instruction extérieure ou "mémorisation = 1, état 3". Le signal DMAL correspond à huit bits d'adresse d'ordre infé- rieur sélectionnés pour un accès direct à la mémoire par la bascule DiWiAL. L'entrée est sélectionnée pendant "exécuter état 2", ou "disponibilité = O, état 2", ou "mémorisation = 1, état 2". L'entrée DAIAH correspond aux huit bits d'ordre supérieur pour un accès direct à la mémoire par la bascule DMAH. La sélection de l'entrée s'effectue pendant "exécuter, état 4", ou "disponibilité = "O", état 4", ou wmémorisation = "1", état 4". L'entrée fIEMORISATION est utilisée pour charger la mémoire quand l'unité centrale de traitement est arrêtée. Ce signal doit être à l'état logique 1 à partir du début de l'état 2 jusqu'à la fin de l'état 1 suivant. La mémorisation en quatre états permet d'adresser la position de mémoire par D'l.tL et DIAH, afin d'enregistrer le multiplet présent à l'entrée DATA. La sortie du sélecteur de données 302 est amplifiée par le transistor 304. Cela permet d'attaquer tous les fils A des mémoires extérieures à accès direct. Pendant la phase 2 au niveau bas de l'horloge, l'unité centrale de traitement ou la mémoire à accès direct émet un courant. Ce courant est détecté par l'amplificateur détecteur représenté globalement par le bloc 314. Ces amplificateurs sont bien connus et n'ont pas à être décrits en détail. Le courant de niveau bas est amplifié jusqu'à un niveau de tension qui convient à des circuits logiques transistor/transistor et qui est appliqué aux entrées des circuits basculeurs 306, 308, 310 et 312. Ce sont ces circuits basculeurs qui contiennent les informations valables délivrées à la sortie de l'unité centrale de traitement. Le registre I ferme la boucle tension/détection d'intensité de 1'unité centrale de traitement. Le registre CDMA est représenté en 308. Ce registre consiste en un circuit basculeur transistor/transistor ayant accès direct à la mémoire et qui contient le multiplet d'information situé dans le dernier multiplet de mémoire adressé par DMAL ou DMAH. Le registre I' est représenté en 310 et il contient la dernière instruction appelée dans la mémoire. Le registre A' est représenté en 312. En ce qui concerne la dernière instruction extérieure, ce registre A' est mis à jour en fonction du contenu du registre A interne de l'unité centrale de traitement. Un exemple de détection de courant sera maintenant décrit en regard du tableau XII. Ce tableau indique les instants auxquels apparaissent les signaux d'entrée ou de sortie à l'unité centrale de traitement. Les sorties apparaissent toujours pendant la phase 2 d'un état et les entrées pendant la phase 1. L'exemple donné sera le cycle 2 de l'instruction EXT. Pendant un sous-cycle d'appel (état S1', phase 2), l'unité centrale de traitement émet le contenu du registre A sous forme d'un courant. Ce courant est amplifié par l'amplificateur detecteur 314 (Fig. 33) et il est appliqué à l'entrée du circuit basculeur 312, désigné par CACC, et également à 1'entrée de M. A la fin de la phase 2, lorsque les données sont disponibles à l'amplificateur détecteur 314, le signal CACC provoque le transfert du résultat du registre A. Ce registre est mis à jour à chaque instruction extérieure. Un exemple de détection de courant en boucle fermée et de tension de circuit logique transistor/transistor peut être examiné dans le cas de l'instruction de décalage, pendant l'état S1' d'appel. Pendant la phase 2, l'unité centrale de traitement émet un courant qui correspond au contenu du registre PL. Ce courant est une inversion de la valeur vraie. La boucle inverse la sortie au point M. Pendant la phase 1, la mémoire à accès direct attend le contenu de l'adresse. Pendant l'état 2, phase 1, E1 et E2 sélectionnent l'en- trée CO du sélecteur de données 302. Cela est le contenu du registre M ou de la position voulue correspondant à l'adresse d'ordre inférieur et à la mémoire. Pendant la phase 1 de l'horloge, le sélecteur de données 302 émet le contenu du registre M qui est amplifié et appliqué au point 300. Cela est l'entrée de la mémoire à accès direct, ainsi que le montre le tableau XII (appel S2', phase 1). Pendant la période S4' d'un cycle de rappel, les bits d'adresse d'ordre supérieur sont introduits dans la mémoire à accès direct. Pendant la phase 2, état S4' d'exécution, les données qui se trouvent à la position d'adresse PH, PL de la mémoire à accès direct sont émises sur les fils de détection de courant. Pendant l'état d'exécution suivant, phase 1, l'instruction "décalage" peut être introduite dans l'unité centrale de traitement. Pendant la phase d'exécution du cycle d'instruction, l'unité centrale de traitement ne demande aucune information à la mémoire à accès direct. Dans un but de programmation, il est possible d'accéder directement à la mémoire pendant que l'unité centrale de traitement exécute l'ins- truction. Cela se fait au moyen des entrées DAMAIT et DMAL. Par exemple, pendant un état de rappel, DMAL apparaît pendant l'état d'exécution S2', phase 1. Ce signal est introduit dans le sélecteur de données 302, sur le fil Ai. La mémoire reçoit cette adresse. Pendant l'état S4 ', l'entrée DMAH du sélecteur de données est sélectionnée et l'adresse d'ordre supérieur est transférée à la mémoire. Pendant la période S4' d'exécution, phase 2, la mémoire à accès direct délivre la position de l'adresse directe de la mémoire. La sortie B est mémorisée dans la bascule désignée par DMA' (Fig. 33). L'horloge CDMA fait entrer la sortie de la mémoire à accès direct. Elle peut être mémorisée afin d'être utilisée par le dispositif extérieur. TABLEAU XII. RYTHME. P1 ou L ou DMAL Adresse d'ordre inférieur Ph ou H ou DMAH Adresse d'ordre supérieur I Instruction A Registre A (A) Entrée à registre A (entrée de données) m Sortie de position HL de mémoire r5 Contenu du registre d'origine B1 ou B2 Multiplet 1 ou multiplet 2 de données D' Nouvelle donnée à la position PnP1 ou HL de la mémoire à accès direct D Donnée provenant de la position PhP1 ou HL ou DMAHDMAL SOUS -CYCLE APPEL EXECUTTON ETAT S1' S2' S3' S4' ATTEN- S1' S2' S3' S4' ARRET TE # Dispon. Cond. 1 2 1 2 1 2 1 2 1 2 1 2 1 2 1 2 1 2 1 2 Rappel "1" Mémori- P1 D' Ph D "0" DMAL DMAH D sation "1" Rappel P1 Ph D "1" DMAL DMAH D "0" DMAL DMAH "1" TABLEAU XII (suite) Unité centrale de traitement. SOUS-CYCLE APPEL EXECUTION 1 | 51 ' S2' S3 S4 ATTEN- 51' 52' S3' 54' ARRET TE Inst. \ I (I) Cycle 1 2 1 2 1 2 1 2 1 2 1 2 1 2 1 2 1 2 1 2 Lrdr- 1 P 1 Ph r1 1 1 DECA- P 1 LAGE i h RET 1 P1 I HALT 1 P l Ph I RST 1 I RST i P 1 pu I RST 2 s EXT 1 P 1 Ph I EXT 2 A (A) os M 1 P 1 h I l Cao TABLEAU XII (suite) Unité centrale do traitement. SOUS-CYCLE APPEL EXECUTION Sî' S2' S3' S4 AT1T:TEN Sî' 52' 53' s4' ARRET Inst. (I) Cycle 1 2 1 2 1 2 1 2 1 2 | 2 21 2 1 2 1 2 1 2 2 2 l P1 Ph BI LMr 1 P1 P l Ph I s LMr 2 L r8 H r s s LM 1 P1 Ph I LM 2 P1 Ph B1 1 LM 3 L B1 H B1 &verbar; - CAL 1 P1 Ph I JMP 2 p1 CAL 2 Dl J'IP CAL 3 p1 P h B2 D2 Le tableau XIII est une table de vérité illustrant l'état logique des signaux de disponibilité, d'interruption, de mémorisation, d'exécution, de synchronisation, SI = état extériecr I, 52 = état extérieur 2, S3 = état extérieur 3, S4 = état extérieur 4, entrée de données DMAL, DMAH, registre d'instruction I', registre A' et registre DMA' dans lequel un programme d'addition de deux nombres est chargé dans la mémoire. TABLEAU XIII. SYSTEME R I S E S S@. DONNEES DMAL DMAH INST. A' DMA' D N T X Y Y S O N R C E H SSSS 1234 76543210 76543210 76543210 76543210 76543210 76543210 0 X X X X X XXXX XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX 1 0 0 0 0 0 1111 00000000 00000000 00000000 11111111 00000000 11111111 2 1 0 0 0 0 1111 00000000 00000000 00000000 00000000 00000000 11111111 3 HALT 1 0 0 1 1 1000 00000000 00000000 00000000 00000000 00000000 11111111 4 1 0 0 1 0 0100 00000000 00000000 00000000 00000000 00000000 11111111 5 1 0 0 1 0 0010 00000000 00000000 00000000 00000000 00000000 11111111 6 1 0 0 1 0 0001 00000000 00000000 00000000 00000000 00000000 11111111 7 LA 1 0 1 1 0 1000 00000110 00000000 00000000 00000000 00000000 11111111 8 1 0 1 1 0 0100 00000110 00000000 00000000 00000000 00000000 11111111 9 1 0 1 1 0 0010 00000110 00000000 00000000 00000000 00000000 11111111 10 1 0 1 1 0 0001 00000110 00000000 00000000 00000000 00000000 11111111 11030 1 0 1 1 0 1000 00111000 00000001 00000000 00000000 00000000 11111111 12 1 1 1 0 0100 00111000 00000001 00000000 00000000 00000000 11111111 13 1 0 1 1 0 0010 00111000 00000001 00000000 00000000 00000000 11111111 14 1 0 1 1 0 0001 00111000 00000001 00000000 00000000 00000000 11111111 15LB 1 0 1 1 0 1000 00001110 00000010 00000000 00000000 00000000 11111111 16 1 0 1 1 0 0100 00001110 00000010 00000000 00000000 00000000 11111111 17 1 0 1 1 0 0010 00001110 00000010 00000000 00000000 00000000 11111111 18 1 0 1 1 0 0001 00001110 00000010 00000000 00000000 00000000 11111111 190 12 1 0 1 1 0 1000 00001010 00000011 00000000 00000000 00000000 11111111 20 1 0 1 1 0 0100 00001010 00000011 00000000 00000000 00000000 11111111 21 1 0 1 1 0 0010 00001010 00000011 00000000 00000000 00000000 11111111 22 1 0 1 1 0 0001 00001010 00000011 00000000 00000000 00000000 11111111 23ADB 1 0 1 1 0 1000 10000001 00000100 00000000 00000000 00000000 11111111 24 1 0 1 1 0 0100 10000001 00000100 00000000 00000000 00000000 11111111 25 1 0 1 1 0 0010 10000001 00000100 00000000 00000000 00000000 11111111 26 1 0 1 1 0 0001 10000001 00000100 00000000 00000000 00000000 11111111 27EXT 1 0 1 1 0 1000 01000001 00000101 00000000 00000000 00000000 11111111 28 1 0 1 1 0 0100 01000001 00000101 00000000 00000000 00000000 11111111 29 1 0 1 1 0 0010 01000001 00000101 00000000 00000000 00000000 11111111 30 1 0 1 1 0 0001 01000001 00000101 00000000 00000000 00000000 11111111 31HALT 1 0 1 1 0 1000 11111111 00000111 00000000 00000000 00000000 11111111 32 1 0 1 1 0 0100 11111111 00000111 00000000 00000000 00000000 11111111 33 1 0 1 1 0 0010 11111111 00000111 00000000 00000000 00000000 11111111 34 1 0 1 1 0 0001 11111111 00000111 00000000 00000000 00000000 11111111 INTERRUPTION 35 1 1 1 1 0 1000 11111111 00000111 00000000 00000000 00000000 11111111 36 1 0 0 1 0 0100 11111111 00000111 00000000 00000000 00000000 11111111 37 1 0 0 1 0 0010 11111111 00000111 00000000 00000000 00000000 11111111 38 1 0 0 1 0 0001 11111111 00000111 00000000 00000000 00000000 11111111 TABLEAU XIII (suite) R I S E S ST. DONNEES DMAL DMAH INST. A' DMA' 39 1 0 0 0 1 1000 00000101 00000111 00000000 00000000 00000000 11111111 40 1 0 0 0 0 0100 00000101 00000111 00000000 00000000 00000000 11111111 41 1 0 0 0 0 0010 00000101 00000111 00000000 00000000 00000000 11111111 42 1 0 0 0 0 0001 00000101 00000111 00000000 11111111 00000000 11111111 43 RST 1 0 0 1 1 1000 00000101 00000000 00000000 11111111 00000000 11111111 44 1 0 0 1 0 0100 00000101 00000000 00000000 11111111 00000000 11111111 45 1 0 0 1 0 0010 00000101 00000000 00000000 11111111 00000000 11111111 46 1 0 0 1 0 0001 00000101 00000000 00000000 11111111 00000000 00000110 47 1 0 0 0 1 1000 00000101 00000000 00000000 11111111 00000000 00000110 48 1 0 0 0 0 0100 00000101 00000000 00000000 11111111 00000000 00000110 49 1 0 0 0 0 0010 00000101 00000000 00000000 11111111 00000000 00000110 50 1 0 0 0 0 0001 00000101 00000000 00000000 11111111 00000000 00000110 51 1 0 0 1 1 1000 00000101 00000001 00000000 11111111 00000000 00000110 52 1 0 0 1 0 0100 00000101 00000001 00000000 11111111 00000000 00000110 53 1 0 0 1 0 0010 00000101 00000001 00000000 11111111 00000000 00000110 54 1 0 0 1 0 0001 00000101 00000001 00000000 11111111 00000000 00111000 55 1 0 0 0 1 1000 00000101 00000001 00000000 11111111 00000000 00111000 56 1 0 0 0 0 0100 00000101 00000001 00000000 11111111 00000000 00111000 57 1 0 0 0 0 0010 00000101 00000001 00000000 11111111 00000000 00111000 58LA 1 0 0 0 0 0001 00000101 00000001 00000000 00000110 00000000 00111000 59 1 0 0 1 1 1000 00000101 00000010 00000000 00000110 00000000 00111000 60 1 0 0 1 0 0100 00000101 00000010 00000000 00000110 00000000 00111000 61 1 0 0 1 0 0010 00000101 00000010 00000000 00000110 00000000 00111000 62 1 0 0 1 0 0001 00000101 00000010 00000000 00000110 00000000 00001110 63 1 0 0 0 1 1000 00000101 00000010 00000000 00000110 00000000 00001110 64 1 0 0 0 0 0100 00000101 00000010 00000000 00000110 00000000 00001110 65 1 0 0 0 0 0010 00000101 00000010 00000000 00000110 00000000 00001110 66 1 0 0 0 0 0001 00000101 00000010 00000000 00000110 00000000 00001110 67 1 0 0 1 1 1000 00000101 00000011 00000000 00000110 00000000 00001110 68 1 0 0 1 0 0100 00000101 00000011 00000000 00000110 00000000 00001110 69 1 0 0 1 0 0010 00000101 00000011 00000000 00000110 00000000 00001110 70 1 0 0 1 0 0001 00000101 00000011 00000000 00000110 00000000 00001010 71 1 0 0 0 1 1000 00000101 00000011 00000000 00000110 00000000 00001010 72 1 0 0 0 0 0100 00000101 00000011 00000000 00000110 00000000 00001010 73 1 0 0 0 0 0010 00000101 00000011 00000000 00000110 00000000 00001010 74LB 1 0 0 0 0 0001 00000101 00000011 00000000 00001110 00000000 00001010 75 1 0 0 1 1 1000 00000101 00000100 00000000 00001110 00000000 00001010 TABLEAU XIII (suite). * R I S E S ST. DONNEES DMAL DMAH INST. A' DMA' 79 1 0 0 0 1 1000 00000101 00000100 00000000 00001110 00000000 10000001 80 1 0 0 0 0 0100 00000101 00000100 00000000 00001110 00000000 10000001 81 1 0 0 0 0 0010 00000101 00000100 00000000 00001110 00000000 10000001 82 1 0 0 0 0 0001 00000101 00000100 00000000 00001110 00000000 10000001 83 1 0 0 1 1 1000 00000101 00000101 00000000 00001110 00000000 10000001 84 1 0 0 1 0 0100 00000101 00000101 00000000 00001110 00000000 10000001 85 1 0 0 1 0 0010 00000101 00000101 00000000 00001110 00000000 10000001 86 1 0 0 1 0 0001 00000101 00000101 00000000 00001110 00000000 01000001 87 1 0 0 0 1 1000 00000101 00000101 00000000 00001110 00000000 01000001 88 1 0 0 0 0 0100 00000101 00000101 00000000 00001110 00000000 01000001 89 1 0 0 0 0 0010 00000101 00000101 00000000 00001110 00000000 01000001 90ADB 1 0 0 0 0 0001 00000101 00000101 00000000 10000001 00000000 01000001 91 1 0 0 1 1 1000 00000101 00000111 00000000 10000001 00000000 01000001 92 1 0 0 1 0 0100 00000101 00000111 00000000 10000001 00000000 01000001 93 1 0 0 1 0 0010 00000101 00000111 00000000 10000001 00000000 01000001 94 1 0 0 1 0 0001 00000101 00000111 00000000 10000001 00000000 11111111 95 1 0 0 0 1 1000 00000101 00000111 00000000 10000001 00000000 11111111 96 1 0 0 0 0 0100 00000101 00000111 00000000 10000001 00000000 11111111 97 1 0 0 0 0 0010 00000101 00000111 00000000 10000001 00000000 11111111 98EXT 1 0 0 0 0 0001 00000101 00000111 00000000 01000001 00000000 11111111 99 1 0 0 1 1 1000 00000101 00000111 00000000 01000001 00000000 11111111 100 1 0 0 1 0 0100 00000101 00000111 00000000 01000001 00000000 11111111 101 1 0 0 1 0 0010 00000101 00000111 00000000 01000001 00000000 11111111 102 1 0 0 1 0 0001 00000101 00000111 00000000 01000001 00000000 11111111 103 1 0 0 0 1 1000 00000101 00000111 00000000 01000001 01000010 11111111 104 1 0 0 0 0 0100 00000101 00000111 00000000 01000001 01000010 11111111 105 1 0 0 0 0 0010 00000101 00000111 00000000 01000001 01000010 11111111 106 1 0 0 0 0 0001 00000101 00000111 00000000 01000001 01000010 11111111 107 1 0 0 1 1 1000 00000101 00000111 00000000 01000001 01000010 11111111 108 1 0 0 1 0 0100 00000101 00000111 00000000 01000001 01000010 11111111 109 1 0 0 1 0 0010 00000101 00000111 00000000 01000001 01000010 11111111 110 1 0 0 1 0 0001 00000101 00000111 00000000 01000001 01000010 11111111 111 1 0 0 0 1 1000 00000101 00000111 00000000 01000001 01000010 11111111 112 1 0 0 0 0 0100 00000101 00000111 00000000 01000001 01000010 11111111 113 1 0 0 0 0 0010 00000101 00000111 00000000 01000001 01000010 11111111 114HALT 1 0 0 0 0 0001 00000101 00000111 00000000 11111111 01000010 11111111 115 1 0 0 1 1 1000 00000101 00000111 00000000 11111111 01000010 11111111 116 1 0 0 1 0 0100 00000101 00000111 00000000 11111111 01000010 11111111 117 1 0 0 1 0 0010 00000101 00000111 00000000 11111111 01000010 11111111 118 1 0 0 1 0 0001 00000101 00000111 00000000 11111111 01000010 11111111 119 1 0 0 1 0 1000 00000101 00000111 00000000 11111111 01000010 11111111 120 1 0 0 1 0 0100 00000101 00000111 00000000 11111111 01000010 11111111 121 1 0 0 1 0 0010 00000101 00000111 00000000 11111111 01000010 11111111 122 1 0 0 1 0 0001 00000101 00000111 00000000 11111111 01000010 11111111 La Fig. 37 est un diagramme synoptique représentant les éléments essentiels de la mémoire extérieure. La disposition de mémoire extérieure selon l'invention offre plusieurs avantages. La mémoire comporte un rythmeur asservi (Fig. 38) qui permet le multiplexage des informations d'adresse/donnée/entré e/sortie. Le circuit comporte également un compteur de recharge de la mémoire extérieure de maniere que cette recharge soit effectuée automatiquement. Un autre avantage de ce circuit est qu'un registre d'adresse, tel que celui illustré sur la Fig. 41, fait partie de la mémoire extérieure. Ce type de circuit est généralement prévu en dehors de la mémoire, ce qui impose davantage d'interconnexions, un plus grand encombrement et une sécurité moindre. La sortie du registre d'adresse est appliquée à un circuit de décodage d'adresse tel que celui représenté sur les Fig. 43a et 43b. Le circuit de décodage reçoit une entrée provenant de la ligne de jonction extérieure ainsi que d'un circuit de déblocage de plaquette représenté sur la Fig. 39. Les circuits entrée/sortie décrits en regard de la Fig. 40, reçoivent des sisnaux d'entrée provenant du rythmeur asservi ainsi que des instructions de rappel. La mémoire extérieure peut être une mémoire à accès direct ou une mémoire à accès séquentiel et elle reçoit ses informations d'entrée du circuit de décodage, du compteur de recharge de mémoire dans le cas d'une mémoire à accès direct, et des circuits entrée/sortie. La Fig. 38 représente le rythmeur asservi de la mémoire extérieure. Le rythmeur reçoit un signal d'entrée S1 qui constitue un signal de synchronisation assurant que le rythmeur asservi fonctionne en synchronisme avec le rythmeur principal de l'unité centrale de traitement. Le rythmeur asservi compte les quatre états de la mémoire à accès direct, par exemple. Pendant l'état 1, la mémoire à accès direct est automatiquement rechargée. Le circuit de recharge de mémoire sera décrit plus en détail ci-après en regard de la Fig. 42. Pendant l'état 2, la mémoire à accès direct reçoit des bits d'adresse d'ordre inférieur. Pendant l'état 3, elle reçoit des données et pendant l'état 4, elle reçoit l'adresse d'ordre supérieur et émet la position des données. Lorsque le signal de synchronisation S1 est à l'état logique 0, les points 412 et 414 (Fig. 38) sont placés à l'état logique 1. C'est le premier état. Le compteur représenté est un compteur Johnson classique qui compte les états Johnson. Ces compteurs sont bien connus et leur fonctionnement n'a pas à être décrit en détail ici. La Fig. 39 représente le circuit d'échantillonnage et de maintien de sélection de plaquette utilisé avec la mémoire extérieure de l'invention. Ce circuit est nécessaire car les signaux de sélection de plaquette changent continuellement et il est nécessaire de transférer le signal à la plaquette correcte à l'instant voulu. Pendant la période C C des compteurs, représentée au point 41f" le signal de sélection de plaquette (CS) est transféré si le signal au point 416 est au niveau logique 0. Un niveau logique O au point @ 16 fait apparaître un niveau logique 1 a une entrée de la porte ET 417. Si le signal CS de sélection de plaquette est à l'état logique 1, la sortie de la porte ET 417 est également à l'état logique 1. La sortie de la porte NI 419 est donc au niveau logique 0. Ce signal 0 est inversé par l'inverseur 421 après la phase 2 de l'horloge en donnant un signal de sortie CS' à l'état logique 1. Si le signal COC1 passe maintenant à l'état logique 1, la porte ET 423 recircule le signal CS' de sélection de plaquette jusqu'à ce qu'un nouveau signal d'échantillonnage soit reçu, c'est-à-dire lorsque le signal CoC 1 revient à nouveau à l'état logique 0. La Fig. 40 représente le circuit entrée/sortie. L'un des signaux d'entrée du circuit d'interface entrée/sortie est le signal R de commande de rappel. Si le signal de rappel R est ex à l'état logi- que 0, et si le signal CS' de sélection de plaquette (voir Fig. 39) est au niveau logique 1, la sortie de la porte NON-ET 420 est à 1'état logique 0. La porte ET 422 est donc ouverte. La sortie 406 du registre à décalage est transférée sur le fil 424 d'entrée de données de la mémoire extérieure. Si le signal CS' est au niveau logique 0, la sortie de la porte NON-ET 420 est à l'état logique 1. Ce signal sélectionne le circuit de sortie 400, et la sortie peut être transférée par la porte ET 425 et la porte NI 4)27 sur le fil d'entrée 424. Si le signal R de commande de rappel est à l'état logique 1, le signal CS' à l'état logique 1 et le signal C0C1 à l'état logique 1, la sortie de la porte NON-ET 403 est à l'état logique 0. Cette sortie est reliée à une entrée de la porte OU 431. L'autre entrée de la porte OU 431 reçoit un signal inversé provenant du fil de sortie 400. Dans ce cas, le signal du fil 400 est transféré à la broche entrée/sortie de la mémoire à accès direct. Le fil d'entrée 424 et le fil de sortie 400 proviennent de la cellule de mémoire de données sélectionnée dans la mémoire extérieure. Il ressort de ceci que les données peuvent être émises si le signal COCI est un 1, R est un 1 et CS' est un 1. Les données peu vent être introduites si le signal R est un O, et le signal CS' un 1. Les données circulent lorsque R est un 1 ou un O, et CS' un O. La Fig. 41 représente le registre d'adresse associé à la mémoire extérieure selon l'invention. I1 s'agit d'un registre d'é- chantillonnage et de maintien et son fonctionnement est semblable à celui du registre de mémorisation temporaire qui a été décrit en détail en regard de la Fig. 18. Les premiers bits d'adresse AX0 à AX4 sont conser-vés dans les registres d'échantillonnage et de maintien jusqu'à ce que les bits d'adresse soient changés à nouveau. Les données sont introduites pendant la période où COC1 = 1, et sont transférées par les broches Ag à A4 de la mémoire à accès direct. Les bits A5, A6 et A7 sont transférés par l'intermédiaire d'une série d'inverseurs 431 de manière qu'ils soient retardés et qu'ils apparaissent aux sorties en même temps que les sorties AXop AX1' etc. Les bits d'adresse d'ordre inférieur A0 à A7 sont introduits pendant l'état 2. Pendant l'état 4, les deux autres bits d'adresse d'ordre supérieur nécessaires pour adresser la mémoire extérieure à 1024 x 1 bits sont transférés par les entrées logiques Ag et A1. Ils sont transférés avec le retard de la phase 1 vers les fils d'adresse AY3 et A4. I1 est donc visible qu'avec une ligne de jonction de huit bits seulement, les dix bits nécessaires pour adresser la mémoire extérieure sont obtenus. La Fig. 43a représente le multiplexeur d'adresse associé à la mémoire extérieure. Les fils d'adresse AX0 à Ax4 sont décodés aussitôt qu'ils sont échantillonnés dans le registre d'échantillonnage et de maintien. Cela permet un décodage plus rapide du premier et du second niveau Y de décodage illustré par la Fig. 43b. Le déco- deur de premier niveau Y décode les bits AY0 à Ay2 tandis que le décodeur de second niveau Y décode les bits A et Ay4. Y3 La Fig. 42 représente le circuit de compteur de recharge de la mémoire à accès direct. Le compteur de recharge est destiné à recharger automatiquement les trente-deux rangées de la mémoire à acces direct. Une rangée est rechargée pendant chaque état 1. Cela présente l'avantage qu'il est inutile d'arrêter l'unité centrale de traitement pour recharger la mémoire dynamique extérieure. Pendant l'état 2, la mémoire attend les bits d'adresse d'ordre inférieur. Pendant l'état 3, les données enregistrées dans la mémoire doivent être présentes. Pendant l'état 4, la mémoire attend les bits d'adresse d'ordre supérieur. Les entrées ont toutes lieu pendant la phase 1. Pendant l'état 2, la mémoire émet si la position sollicitée à l'entrée de sélection de plaquette est un niveau logique bas. Pendant l'état 1, la mémoire ne reçoit aucune entrée et n'émet aucune donnée car c'est son état de recharge. Le tableau X indique les libellés logiques attribués à la mémoire extérieure et leurs fonctions. TABLEAU X. Libellés logiques de la mémoire extérieure à accès direct. Entrées A7 à A0 A7 à A0 sont les fils d'entrée d'adresse. Huit bits d'adresse d'ordre inférieur sont transférés pendant que 1 de l'état 2 est au niveau bas. Deux bits d'adresse d'ordre supérieur, Ao et sont transférés pendant que 1 de l'état 4 est au niveau bas. Des données vraies sont introduites. Entrée/sortie Les données sont transférées pendant que 1 de l'état 3 est au niveau bas. Le fil entrée/sortie est connecté au fil A du bit désiré. Des donnes vraies sont introduites. Sélection de plaquette Le signal inversé de sélection de plaquette est transféré pendant que 1 de l'état 4 est au niveau bas. Un niveau bas (état logique O) sélectionne un millier de cellules de la mémoire. Rappel Le rappel au niveau haut (état logique 1) permet de rappeler des données dans une position de m- moire sans que le contenu soit détruit. Le rappel doit être au niveau haut dans tous les états sauF le premier. Si le rappel est au niveau bas pendant l'état 1, les données transférées pendant l'état 3 précédent sont mémorisées dans la position spé cifiée par l'état 2 et l'état 4 précédents. Synchronisation Le compteur d'état de la mémoire interne ci accès direct est synchronisé par le compteur d' état ex térieur. Un signal de niveau bas est introduit pendant l'état 1 extérieur. Sortie Entrée/sortie Les données sont émises sur la broche d'entrée/ sortie pendant que 2 de l'état 4 est au niveau bas, si le signal inversé de sélection de plaquette est au niveau bas pendant l'état 4. La sortie des données est inversée. La Fig. 44 représente des signaux d'horloge 1 et 2 de circuits métal-oxyde-semiconducteur et des signaux d'horloge 01 et de circuit logique transistor/transistor. La mémoire permanente extérieure représentée sous forme de bloc sur la Fig. 1 consiste de préférence en une mémoire 1024 x 8. Les mémoires permanentes classiques peuvent être utilisées. Ces mémoires sont bien connues et n'ont pas à être décrites plus en détail. D'une manière générale, la mémoire permanente contient des sousprogrammes fixes. Un mode de réalisation différent de la présente invention sera maintenant décrit en regard de la Fig. 45. Ce mode de réalisation permet le fonctionnement simultané de deux unités centrales de traitement telles que celles selon l'invention, et qui se partagent la mémoire extérieure et le circuit d'interface avec la mémoire extérieure selon l'invention. Du fait que l'unité de traitement n'ac- cède à la mémoire que pendant un sous-cycle d'appel et non pendant le sous-cycle d'exécution, il est possible de prévoir une seconde unité de traitement qui accède à la même mémoire pendant que la première unité centrale de traitement est en cours d'exécution. La Fig. 45 représente un tel arrangement de circuit. La mémoire extérieure commune est représentée par le bloc 500. Ainsi que le montre la Fig. 1, cette mémoire comporte une mémoire permanente et une mémoire à accès direct ou une mémoire a accès séquentiel. Les deux unités centrales de traitement sont représentées en 502 et 504. De préférence, ces unités centrales de traitement sont formées chacune sur une seule plaquette. Chaque unité centrale de traitement comporte des circuits 506 et 508 de rythme extérieur et de registre. La Fig. 34 déjà décrite représente le rythme extérieur qui peut être utilisé. Les registres peuvent être semblables à ceux représentés sur les Fig. 31a, 31b et 31c. Les deux unités centrales de traitement 502 et 504 se partagent le rythmeur extérieur commun 512. Ce rythmeur peut être, par exemple, le même que celui décrit en regard de la Fig. 35. Le rythmeur doit être en synchronisme avec les deux unités centrales de traitement de manière à assurer qu'elles soient déphasées l'une par rapport à l'autre. Ce résultat est obtenu au moyen des entrées d'interruption. Chaque fois qu'une unité centrale de traitement est interrompue, par exemple par l'unité centrale de traitement 504 qui l'interrompt par un signal d'interruption B 530, le signal d'interrup tion fait passer l entrée A de disponibilité de @ unité centrale de traitement 502 au niveau bas. D'unité centrale de traitement 502 passe done dans le mode "attente" lorsqu'elle atteint la fin d'un scus-cycie d'appel. Le mode de fonctionnement "attente' de l unit centrale de traitement a été décrit précédemment. Lorsque I anité centrale de traitement 502 se trouve dans le mode attente, la porte 522 applique un signal au circuit basculeur 526 lui indiquant que l'état d'attente est atteint. Le circuit basculeur 526 est ramené à zéro par la porte 522. L'unité centrale de traitement 504 doit être interrompue par le signal B de demande d'interruption. Cela applique un signal au circuit d'interface 512 (qui est commun aux deux unités centrales de traitement 502 et 504) lui indiquant qu'un accusé de réception a été donné à une demande d'interruption. Lorsque l'unité centrale de traitement 504 reconnaît l'interruption, elle émet un signal d'accusé de réception d'interruption. Ce signal est appliqué à la porte 534 qui applique un signal au circuit basculeur 528 lui indiquant que l'interruption a été reconnue et que l'unité centrale de traitement 502 peut démarrer à nouveau. Lorsque le signal est appliqué au circuit basculeur 528, le fil de disponibilité de l'unité centrale de traitement 502 est amené à l'état logique 1 et pendant la période correcte, l'unité centrale de traitement démarre son cycle d'exécution. L 'avantage d'utiliser eux unités centrales de traitement est qu'un programmeur peut découper son programme en deux parties qui peuvent être exécutées rapidement et à la fin de chaque partie. Lorsque les deux unités centrales de traitement ont termine, l'exécution de leur partie, le programme peut être fusionné en un résultat commun. Un autre avantage est que deux programmes peuvent être exécutés simultanément en utilisant une mémoire commune qui peut contenir des parties de données co':u- nes. I1 est bien entendu que les sections de mémoire à accès direct doivent être programmées de manière que chaque unité centrale de traitement ne détruise pas les informations qui concernent l'autre. - REV-ENDICATIONSo - .31spositif de calcul comprenant une seule mémoire extér6ure, aracterise en ce qugil comporte des première et seconde unités cent. aies de traitement formées respectivement sur une seule plaquette de matière semi-conductrice, chaque unité de traitement ayant un cycle de fonctionnement qui comprend une première partie pendant laquelle l'unité de traitement à accès à ladite mémoire extérieure et une seconde partie pendant laquelle des données sont traitées par l'unité centrale de traitement, chaque unité centrale de traitement comportant un registre accumulateur destiné à mémoriser les résultats du traitement des données, ledit dispositif de calcul comportant également un dispositif destiné à synchroniser le fonctionnement desdites première et seconde unités centrales de traitement de manière que ladite première partie de ladite première unité se déroule simultanément avec ladite seconde partie de ladite seconde unité, et un circuit d'interface connecté auxdites première et seconde unités de traitement de manière à relier des entrées extérieures auxdites unités de traitement et à fournir les sorties du dispositif. 2 - Dispositif de calcul selon la revendication 1, caractérisé en ce qu'il comporte un dispositif de mémorisation de données, connecté à chacune desdites première et seconde unités de traitement t audit circuit d'interface et destiné à mémoriser l'instruction exécutée par son unité de traitement associée et à mémoriser sélectivement le contenu dudit registre. 3 - Dispositif de calcul selon la revendication 2, caractérisé en ce que ladite mémoire extérieure consiste en une mémoire à accès direct. 4 - Dispositif de calcul selon la revendication 1, caractérisé en ce que ledit dispositif de synchronisation comporte un dispositif de commutation destiné à placer une unité centrale de traitement dans une position d'attente à la commande d'un premier signal d'entrée sélectionnant ladite autre unité centrale de traitement pour accéder à ladite mémoire extérieure, un dispositif de détection relié auxdites première et seconde unités centrales de traitement et destiné à délivrer un signal d'autorisation à ladite autre unité de traitement en réponse au passage de ladite première unité de traitement dans le mode d'attente et un circuit logique qui, à la fin de la première partie du cycle de fonctionnement de ladite autre unité centrale de traitement, autorise ladite première unité centrale de traitement à passer dans un état de disponibilité pendant la seconde partie du cycle de fonctionnement de ladite autre unité centrale de traitement. 5 - Dispositif de calcul selon la revendication 1, caractérisé en ce que ledit circuit d'interface comporte une ligne de jonction en parallèle qui interconnecte lesdites unités centrales de traitement et ladite mémoire, un dispositif destiné à détecter la courant de sortie desdites unités centrales de traitement et de la mémoire extérieure et à amplifier ce courant jusqu'à des niveaux compatibles avec des circuits logiques transistor/transistor, appliqués sur ladite ligne de jonction vers ladite mémoire et lesdites unités centrales de traitement. 6 - Procédé de commande d'un dispositif de calcul entièrement synchrone qui comporte une mémoire extérieure que se partagent des première et seconde unités centrales de traitement ayant chacune un cycle d'opération comprenant une première partie pendant laquelle l'unité centrale de traitement peut accéder à ladite mémoire et une seconde partie pendant laquelle l'unité centrale de traitement traite les données reçues pendant la première partie, lesdites unités de traitement et la mémoire étant interconnectées par une ligne de jonction commune en parallèle, procédé caractérisé en ce qu'il consiste à synchroniser le fonctionnement desdites première et seconde unités centrales de traitement de manière qu'elles soient complètement déphasées et a exécuter simultanément des programmes séparés respectivement dans lesdites première et seconde unités centrales de traitement. 7 - Procédé selon la revendication 6, caractérisé en ce que la synchronisation du fonctionnement desdites première et seconde unités centrales de traitement consiste à faire passer la première unité de traitement clams un mode d'attente en réponse à un signal qui sélectionne ladite seconde unité de traitement pour accéder à la mémoire, à détecter le moment oit ladite première unité de traitement entre dans ledit mode 8 - Procédé selon la revendication 7, caractérisé en ce qu'il consiste également à détecter le courant de sortie de ladite ligne de jonction provenant desdites unités de traitement ou de la mémoire, à amplifier ledit courant jusqu'à des niveaux compatibles avec des circuits logiques transistor/transistor et à appliquer lesdites tensions sur ladite ligne de jonction vers les entrées de ladite mémoire ou desdites unités centrales de traitement. 9 - Dispositif de calcul selon l'une quelconque des revendications 1 à 5, caractérisé en ce qu'il comprend un circuit rythmeur associé à l'unité centrale de traitement entièrement synchrone dudit dispositif de calcul et destiné à synchroniser des signaux asynchrones avec le fonctionnement de l'unité centrale de traitement, ce circuit rythmeur comportant un dispositif destiné à détecter la présence dudit signal asynchrone et à produire une seule impulsion de sortie en réponse à ce signal, un dispositif de mémorisation destiné à recevoir ladite impulsion de sortie et à la mémoriser jusqu'à l'apparition d'un intervalle de temps prédéterminé de ladite unité centrale de traitement et un circuit logique connecté audit dispositif de mémorisation et destiné à recevoir ladite impulsion mémorisée de manière à synchroniser ledit signal avec un intervalle de temps déterminable de ladite unité centrale de traitement. 10 - Dispositif de calcul selon la revendication 9, caractérisé en ce que ledit dispositif de détection consiste en un détecteur de flanc qui détecte une transition de niveau logique et qui produit une seule impulsion de sortie en réponse à cette transition. 11 - Dispositif de calcul selon l'une quelconque des revendications 1 à 5, 9 et 10, caractérisé en ce qu'il comprend un circuit d'interruption associé à l'unité centrale de traitement entièrement synchrone dudit dispositif de calcul et destiné à interrompre sélectivement le fonctionnement normal de l'unité centrale de traitement, ce circuit d'interruption comportant un dispositif qui produit une seule impulsion de sortie à la réception d'un signal aléatoire indiquant que le fonctionnement de l'unité centrale de traitement doit être interrompu, un dispositif qui mémorise ladite impulsion de sortie jusqu'à ce que l'unité centrale de traitement atteigne un point prédéterminé de son cycle de fonctionnement où une interruption peut être confirmée et un réseau logique programmable qui recroit lesdites impulsions de sortie et qui, à un instant déterminé pendant le cycle de fonctionnement de l'unité centrale de traitement, délivre un signal de sortie qui provoque l'arrêt du cycle normal de fonctionnement de ladite unité centrale de traitement et permet l'introduction d'instructions extérieures sans destruction du contenu de l'unité centrale de traitement. 12 - Dispositif de calcul selon l'une quelconque des revendications 1 à 5 et 8 à 11, caractérisé en ce qu'il comprend un circuit permettant l'utilisation d'une mémoire à accès direct ou d'une mémoire séquentielle sans modification des circuits extérieurs, le dispositif de calcul comprenant une unité centrale de traitement combinée avec une mémoire extérieure, comportant une sortie d'autorisation lorsque la position de mémoire adressée correspond à la position voulue, un circuit rythmeur étant prévu pour produire séquentiellement et en permanence un premier signal central qui autorise ladite unité centrale de traitement à accéder à ladite mémoire extérieure et un second signal central qui autorise ladite unité centrale de traitement à traiter les données extraites de la mémoire pendant ledit premier signal central. 13 - Procédé de commande d'un dispositif de calcul qui comprend une unité centrale de traitement combinée avec plusieurs unités extérieures de mémoire qui sont connectées à ladite unité centrale de traitement par une ligne de jonction commune en parallèle, procédé caractérisé en ce qu'il consiste à transmettre séquentiellement des bits d'adresse d'ordre Inférieur, des données d'écriture, des bits d'adresse d'ordre supérieur, et des données de lecture sur une ligne de jonction commune en utilisant tous les canaux de ladite ligne de jonction en parallèle sans doubler ou tripler cette dernière en vue d'adapter l'étendue adressable dudit ensemble de mémoires extérieures utilisant ladite ligne de jonction commune pendant la durée du cycle de ladite unité centrale de traitement. 14 - Procédé selon la revendication 13, caractérisé en ce qu'il consiste également à décoder lesdits bits d'adresse d'ordre inférieur pendant la transmission desdits bits d'adresse d'ordre supérieur. 15 - Dispositif de calcul caractérisé en ce qu'il comprend une mémoire interne contenant une liste d'adresses de programme, dernier entré - premier sorti, et une unité centrale de traitement combinée avec plusieurs unités extérieures de mémoire, l'unité de traitement comprenant une partie commande, une unité arithmétique et logique fonctionnant en parallèle, un registre d'instructions et une mémoire à accès direct interconnectés par une ligne de jonction commune en parallèle, et en ce qu'il est prévu un premier groupe de registres de mémoire dynamiques à accès direct destinés à mémoriser les bits d'adresse d'ordre inférieur, un second groupe de registres de mémoire dynamiques à accès direct connectés respectivement audit premier groupe et destinés à mémoriser les bits d'adresse d'ordre supérieur, et un compteur statique bidirectionnel qui sélectionne respectivement dans lesdits premier et second groupes une paire destinée à fonctionner comme registre d'adresse de programme, les autres paires de registres desdits premier et second groupes constituant une liste d'adresses dernier entré - premier sorti, de manière qu'en réponse à un appel de sous-programme, ledit compteur progresse d'une unité dans un premier sens pour sélectionner une paire voisine de registres de données comme nouvelle adresse de programme, la paire précédente de registres de données mémorisant l'adresse pour une instruction de retour qui provoque la progression dudit compteur d'une unité dans le sens opposé. 16 - Dispositif de calcul comprenant une unité arithmétique et logique destinée à effectuer des opérations arithmétiques et logiques en réponse à des instructions codées, caractérisé en ce qu'il comporte un dispositif de décodage qui reçoit lesdites instructions codées et qui délivre plusieurs groupes de signaux de commande de sortie correspondant respectivement à l'opération arithmétique et logique qui doit être effectuée par le dispositif de calcul, et un seul circuit logique qui reçoit lesdits plusieurs groupes de signaux de commande et qui effectue sélectivement les opérations logiques correspondant à l'opération sélectionnée. 17 - Dispositif de calcul selon la revendication 16, caractérisé en ce que ledit circuit logique comporte plusieurs transistors à effet de champ et à électrode de commande isolée, interconnectés de manière à effectuer les opérations logiques d'addition, d'addition avec retenue, de soustraction, de soustraction avec retenue, de combinaison ET, de combinaison OU, de combinaison OU-EXCLUSIF et de comparaison. 18 - Dispositif de calcul selon la revendication 17, caractérisé en ce que lesdits transistors à effet de champ et à électrode de commande isolée constituent une première porte complexe OU-ET NON connectée audit dispositif de décodage de manière a inverser le second terme dans une opération de soustraction, une première porte logique NON-ET connectée i la sortie de ladite porte complexe de manière a effectuer une opération ET et à former le signal de production de retenue dans les opérations d'addition et de soustraction, une porte logique NI connectée à la sortie de ladite porte logique complexe de manière à effectuer une opération logique OU, une seconde porte correspondant à l'inverse d'une porte OU-EXCLUSIF connectée à ladite porte NI et à ladite porte logique complexe de manière à effectuer l'opération OU-EXCLUSIF et à produire un terme de propagation de retenue dans les opérations d'addition et de soustraction, une seconde porte logique NON-ET connectée à la sortie de ladite première porte NON-ET et à ladite porte NI de manière à commander les sorties des fonctions logiques OU et ET, une seconde porte correspondant à l'inverse d'une porte OU-EXCLUSIF connectée à la sortie de ladite porte NI et à la sortie de ladite première porte inverse d'une porte OU-EXCLUSIF de manière à commander la sortie de la fonction OU-EXCLUSIF et à former la sortie somme du bit associé de l'unité arithmétique et logique, et un circuit de retenue connecté à ladite première porte NON-ET de manière à produire une retenue dans un circuit de bit de l'unité arithmétique et logique et à propager une retenue entre les bits de l'unité arithmétique et logique dans les opérations d'addition, de soustraction et de comparai son. 19 - Dispositif de commande associé a une unité centrale de traitement synclirone ayant un cycle d'opérations comprenant un premier sous-cycle pendant lequel l'unité centrale de traitement peut accéder à une mémoire extérieure, et un second sous-cycle pendant lequel l'unité centrale de traitement traite les données et les instructions extraites de la mémoire, dispositif de commande caractérisé en ce qu'il comporte un circuit qui détermine les temps desdits premier et second sous-cycles et qui comprend un réseau logique programmable destiné à définir sélectivement la durée desdits sous-cycles, un dispositif de décodage d'instructions qui reçoit les instructions provenant de la mémoire extérieure et qui délivre des signaux de sortie correspondant à l'opération de traitement imposée par les instructions respectives, ledit dispositif de décodage comprenant un réseau logique programmable destiné à définir sélectivement l'opération de traitement résultant des instructions sélectionnées, un dispositif rythmeur de cycle connecté audit circuit et audit dispositif de décodage d'instructions et destiné à commander le nombre de cycles de traitement imposés par les instructions respectives, et un dispositif de commande de rythme qui reçoit des signaux d'entrée provenant dudit circuit, dudit dispositif de décodage et dudit dispositif rythmeur de cycle, et qui délivre des signaux de commande destinés à synchroniser le fonctionnement de l'unité centrale de traitement, ledit dispositif de commande de rythme comportant un réseau logique programmable destiné à définir sélectivement la séquence des opérations de l'unité centrale de traitement. 20 - Dispositif de commande destiné à une unité centrale de traitement synchrone selon la revendication 1, caractérisé en ce qu'il comporte un dispositif de décodage d'état destiné à déterminer l'état des opérations arithmétiques effectuées par ladite unité de traitement, par échantillonnage du niveau logique de bits déterminés dans l'accumulateur de ladite unité centrale de traitement, ledit dispositif de décodage d'état comprenant un réseau logique programmable destiné à définir sélectivement ceux des bits d'une instruction qui permettent une opération de décodage d'état. 21 - Procédé de fabrication de la partie de commande d'une unité centrale de traitement synchrone, qui comprend un circuit rythmeur d'état qui détermine une première partie d'un cycle de fonctionnement pendant laquelle seulement l'unité centrale de traitement peut accéder à une mémoire extérieure, et une seconde partie du cycle pendant laquelle l'unité centrale de traitement traite les données extraites de la mémoire, un circuit de décodage d'instructions destiné à produire des signaux de commande de l'unité centrale de traitement en fonction des instructions respectives que l'unité centrale de traitement peut exécuter, un rythmeur de cycle connecté audit dispositif de décodage d'instruction et qui commande le nombre de cycles imposés par une instruction déterminée, un circuit de commande de rythme déterminant l'état du registre accumulateur de l'unité centrale de traitement après une opération arithmétique, procédé caractérisé en ce qu'il consiste à former un premier réseau logique programmable faisant partie dudit circuit rythmeur d'état, et à définir sélectivement les portes dudit réseau de manière à commander la durée de ladite première et de ladite seconde partie dudit cycle de fonctionnement de l'unité centrale de traitement. 22 - Procédé selon la revendication 21, caractérisé en ce qu'il consiste également à former un second réseau logique programmable faisant partie dudit circuit de décodage d'instructions, et à définir sélectivement les portes dudit second réseau de manière à commander sélectivement les signaux de sortie produits en réponse à un code d'instructions donné. 23 - Procédé selon la revendication 22, caractérisé en ce qu'il consiste également à former un troisième réseau logique programmable faisant partie dudit circuit rythmeur de cycle et à définir sélectivement les portes dudit troisième réseau de manière à commander le nombre de cycles de l'unité centrale de traitement nécessaires pour un code d'instructions donné. 24 - Procédé selon la revendication 23, caractérisé en ce qu'il consiste également à former un quatrième réseau logique programmable faisant partie de ladite partie de commande de rythme et à définir sélectivement les portes dudit quatrième réseau de manière à commander les Séquence s de fonctionnement de ladite unité centrale de traitement synchrone. 25 - Procédé selon la revendication 24, caractérisé en ce qu'- il consiste également à former un cinquième réseau logique programmable faisant partie dudit circuit de décodage d'état, et à définir sélectivement les portes dudit cinquieme réseau de manière à commander ceux des bits d'une instruction qui sont utilisés pour permettre une opération de décodage d'état. 26 - Circuit de détermination de la parité entre plusieurs signaux logiques, caractérisé en ce qu'il comporte une première paire de transistors à effet de champ connectés en série entre un premier point et une première source de tension d'horloge, lesdits transistors comportant des électrodes de commande destinées à recevoir le premier signal logique et le complément d'un second signal logique, une seconde paire de transistors à effet de champ connectés en série entre ledit premier point et ladite première source d'horloge, ladite seconde paire de transistors comportant des électrodes de commande destinées à recevoir le complément dudit premier signal logique et ledit second signal logique, et un dispositif destiné à précharger ledit premier point à une tension négative de référence simultanément à l'application dudit premier et dudit second signal, de manière que si lesdits premier et second signaux ont des niveaux logiques opposés, ledit point soit déchargé et qu'un niveau logique l correspondant à une imparité soit produit audit point. 27 - Circuit selon la revendication 26, caractérisé en ce que ledit dispositif destiné à précharger ledit premier point comporte un transistor à effet de champ connecté entre ledit point et ladite tension négative de référence, l'électrode de commande dudit transistor étant connectée à ladite première source de tension d'horloge. 28 - Circuit selon la revendication 27, caractérisé en ce qu'il comporte une troisième paire de transistors à effet de champ connectés en série entre un second point et ladite première source d'horloge et comportant respectivement des électrodes de commande qui reçoivent ledit premier et ledit second signaux logiques, une quatrième paire de transistors à effet de champ connectés en série entre ledit second point et ladite première source d'horloge et comportant respectivement des électrodes de commande qui reçoivent les compléments dudit premier et dudit second signaux logiques et un dispositif destiné à précharger ledit second point à une tension négative de référence simultanément à l'application desdits premier et second signaux de manière que si lesdits premier et second sigriaux présentent les mêmes niveaux logiques, le second point soit déchargé et qu'un niveau logique 1 correspondant à la parité soit produit audit second point. 29 - Circuit de parité selon la revendication 28, caractérisé en ce que ledit dispositif destiné à précharger ledit second point comporte un second transistor à effet de champ à électrode de commande isolée connecté entre ledit second point et ladite source de tension de référence, ledit second transistor comportant une électrode de commande connectée à ladite source d'horloge. 30 - Circuit de parité selon la revendication 29, caractérisé en ce qu'il comporte un neuvième et un dixième transistors à effet de champ comportant chacun une électrode connectée en commun audit premier point et une autre électrode connectée respectivement au troisième et au quatrième points, lesdits neuvième et dixième transistors comportant respectivement des électrodes de commande destinées à recevoir le troisième signal d'entrée et le complément dudit troisième signal, un onzième et un douzième transistors à effet de champ comportant chacun une électrode connectée en commun audit second point et une autre électrode connectée respectivement audit troisième et quatrième point, lesdits onzième et douzième transistors comportant respectivement des électrodes de commande destinées à recevoir le complément dudit troisième signal et ledit troisième signal, et un dispositif destiné à précharger lesdits troisième et quatrième points à une tension négative de référence simultanément à l'application dudit troisième signal de manière que l'un ou l'au- tre dudit troisième ou dudit quatrième points soit déchargé sélectivement en réponse au niveau logique dudit troisième signal, ledit point déchargé correspondant respectivement à l'imparité et à la parité. 31 - circuit de propagation de retenue destiné à une unité arithmétique et logique d'un calculateur qui produit un signal logique de retenue à la suite d'opérations d'addition et de soustraction, caractérisé en ce qu'il comporte un dispositif destiné à précharger les bornes du signal de retenue de l'unité arithmétique et logique à une tension de référence pendant une phase d'un signal d'horloge et un dispositif qui décharge sélectivement lesdites bornes en fonction du niveau logique dudit signal de retenue. 32 - Circuit de détection d'un signal de sortie sur une ligne de jonction et de production d'un signal de tension d'entrée pour ladite ligne de jonction, destiné à un dispositif de calcul qui comprend une unité centrale de traitement combinée avec plusieurs unités extérieures de mémoire qui sont connectées à ladite unité centrale de traitement par une ligne de jonction commune en parallèle qui transmet séquentiellement des bits d'adresse d'ordre inférieur, des données d'écriture, des bits d'adresse d'ordre supérieur, et des données de lecture, circuit caractérisé en ce qu il comporte un premier circuit logique destiné à produire un courant sur lu nue de jonction pendant une première phase d'une horloge et provenant d'une source de données pouvant être sélectionnée, un dispositif de détection de courant sur ladite ligne de jonction pendant ladite première phase, un circuit basculeur commandé par la sortie dudit dispositif de détection, ledit circuit basculeur étant préparé pendans ladite phase et excité à la fin de ladite phase dans un état déterminé en fonction de ladite sortie, une porte logique destinée à recevoir la sortie dudit circuit basculeur et comportant une borne de commande qui reçoit une seconde phase de ladite horloge, ladite porte effectuant le transfert de ladite sortie du circuit basculeur pendant ladite seconde phase, un dispositif connecté à ladite porte et à ladite ligne de jonction, et destiné à produire un signal de tension sur ladite ligne de jonction en fonction du niveau de sortie de ladite porte logique et un second circuit logique commandé par ladite seconde phase et destiné à transférer ledit signal de tension vers une destination de données pouvant être sélec tionnée. 33 - Circuit selon la revendication 32, caractérisé en ce que ledit premier et ledit second circuits logiques sont constitués par des transistors à effet de champ et à électrode de commande isolée dont les électrodes de commande reçoivent respectivement ledit premier et ledit second signaux d'horloge. 34 - circuit selon la revendication 33, caractérisé en ce que ledit dispositif de détection de courant sur ladite ligne de jonction est constitué par un amplificateur différentiel comportant une première résistance connectée à une première source de polarisation. 35 - Circuit de précharge de la ligne de jonction d'un dispositif de calcul pendant une phase de fonctionnement et de décharge sélective de ladite ligne de jonction pendant l'intervalle entre ladite première phase et une seconde phase en fonction de signaux d'entrée provenant d'éléments fonctionnels d'une unité centrale de traitement, interconnectés par ladite ligne de jonction, dans un dispositif de calcul qui comprend une unité centrale de traitement combinée avec plusieurs unités extérieures de mémoire, ladite unité centrale de traitement comportant, sur une seule plaquette, une unité arithmétique et logique fonctionnant en parallèle, une unité de mémoire à accès direct, un registre d'instructions et un circuit de commande interconnectés par ladite ligne de jonction commune en parallèle, circuit de précharge caractérisé en ce qu'il comporte une première et une seconde portes de transfert connectées en série entre ladite ligne de jonction et la masse et comportant respectivement des électrodes de commande, ladite première porte étant connectée à ladite ligne de jonction, un premier circuit logique destiné a relier une première source de tension à ladite ligne de jonction pendant une première phase d'une horloge de manière à précharger ladite ligne à ladite tension, un second circuit logique destiné à transférer un signal d'entrée correspondant au niveau logique voulu sur ladite ligne à ladite électrode de commande de ladite seconde porte pendant ladite première phase, un circuit logique connecté à la borne de commande de ladite première porte, commandé par ladite première phase de manière à polariser ladite première porte de transfert dans un état non conducteur pendant la durée de ladite première phase, et un dispositif destiné à décharger sélectivement ladite ligne de jonction à la fin de ladite première phase. 36 - Unité centrale de traitement d'un dispositif de calcul, intégrée monolithiquement sur une simple plaquette, caractérisée en ce qu'elle comporte une ligne de jonction en parallèle, un circuit d'interface connecté à ladite ligne de jonction de manière à transmettre des données entre ladite ligne de jonction et des circuits extérieurs, un registre d'instructions connecté à ladite ligne de jonction et destiné à recevoir les instructions transmises par cette dernière, une unité arithmétique et logique fonctionnant en parallèle connectée à ladite ligne de jonction, une mémoire à accès direct constituant plusieurs registres de données connectés sur ladite ligne de jonction, et un circuit de commande connecté audit registre d'instruction et à ladite ligne de jonction, ledit circuit de commande synchronisant le fonctionnement de ladite unité centrale de traitement de manière à commander l'utilisation séquentielle de ladite ligne de jonction entre ledit registre d'instructions, ladite unité arithmétique et logique et ladite mémoire à accès direct. 37 - Unité centra