FR 2165758 A1 19730810 FR 7147323 A 19711229 La présente invention a pour objet un procédé et un dispositif d'analyse d'intervalles de temps compris entre deux signaux électriques. Un procédé connu consiste à déterminer à l'aide de N étages identiques associés à N éléments à retard élémentaires de valeur t montés en cascade, l'intervalle multiple x . t, qui est le plus voisin, par excès ou par défaut, de l'intervalle à mesurer (x compris entre 0 et N). Toutefois, l'obtention d'une haute résolution de mesure exige un nombre N d'étages très élevé. Le dispositif devient de ce fait très coûteux, mais aussi très difficile sinon impossible à réaliser. La présente invention a précisément pour objet un procédé et un dispositif qui pallient les inconvénients des techniques de l'art antérieur. Le procédé d'analyse d'intervalles de temps entre deux signaux électriques V1 et V2 se suivant dans le temps dans cet ordre, se caractérise en ce qu'on effectue les opérations suivantes - on applique le premier signal V1 à une pluralité d'éléments de retard disposés en série, tous caractérisés par une transmission du signal pratiquement sans déformation et par un retard de valeur P, ième - on détecte le ilème élément où transite à coup sûr le signal V1 à l'instant précis d'occurrence du signal V2, - on exploite l'information précédente qui constitue une première mesure à P près, pour engendrer un signal V3 dont l'écart dans le temps par rapport au signal V2 constitue l'information sur l'intervalle résidu. (plus petit que P) séparant V2 de V1 au moment de la lecture de i, c'est-à-dire sur l'erreur commise dans la première mesure, - on traite le couple de signaux V2, V3 d'une façon analogue à la précédente au moyen d'un dispositif semblable comprenant des- éléments à retard p (p P), le résultat de ce traitement donnant une deuxième mesure à p près, - on répète le processus précédent autant de fois qu'il est nécessaire pour obtenir la précision recherchée, - on effectue enfin la somme algébrique des mesures successives obtenues. En d'autres termes le procédé consiste à déterminer le nombre i compris entre 0 et n1 et donc le multiple i . t1, d'un intervalle de temps élémentaire tl, ce multiple étant le plus voisin, par défaut ou par excès, de l'intervalle de temps à mesurer, - à mémoriser ce premier résultat de mesure, - à matérialiser l'intervalle résiduel, inférieur à t1 (erreur de la mesure précédemment décrite), - à déterminer le nombre j compris entre 0 et n2 et donc le multiple j . t2 d'un intervalle de temps élémentaire t2 beaucoup plus petit que t1, ce multiple étant le plus voisin, par défaut ou par excès, de l'intervalle résiduel, - à mémoriser ce deuxième résultat de mesure, - à répéter de façon récurrente, si besoin est, les opérations précédentes pour des intervalles de temps élémentaires t3, t4 etc., - à effectuer la somme algébrique adéquate des différents résultats de mesure. Cette somme algébrique comporte des additions ou des soustractions selon que la mesure correspondante a été faite par excès ou par défaut. Selon une variante préférée, le procédé est caractérisé par les opérations suivantes - application du signal V à une pluralité d'éléments à retard P, - détection du iième élément atteint par le signal V1 à l'instant d'occurrence du signal V2 (première mesure), - extraction du signal V1 en sortie du 1.ième élément, ce qui produit le signal V3, - application du signal V2 à la pluralité d'éléments à retard p, .ième du ième 2 2 - détection du ileme élément atteint par le signal V2 à l'instant d'occurrence du signal V3 (deuxième mesure), - soustraction des deux résultats de mesure définie par la relation A t=i P-j .p+ p d t étant l'intervalle à mesurer et cle résiduel par défaut ou par excès de la deuxième mesure. Selon une autre caractéristique de l'invention, le signal impulsionnel V1 comprend deux fronts raides de même polarité, séparés par un intervalle de temps R, tandis que le signal V2 n'en comprend qu'un qui est appliqué à la pluralité d'éléments à retard p par l'intermédiaire d'un élément caractérisé par une transmission sans déformation et un retard de valeur R. Le premier front du signal V1 est utilisé pour la détermination du nombre i. Le deuxième front du signal V1 sert à prélever, à la sortie du ième élément, le signal V3 dont le prélèvement lors du passage du premier front i element, le signal V3 est rendu difficile par le peu de temps séparant ce passage de la détermination du nombre i. Du fait que le signal V3 est ainsi délibérément affecté d'un retard R (séparant les deux fronts de montée) il est nécessaire d'affecter du même retard R le signal V2 avant d'utiliser ce dernier, conjointement avec le signal V3, pour la deuxième mesure, à savoir celle de j. Le dispositif se caractérise en ce qu'il comprend - une borne d'entrée du signal V1 reliée à une première ligne à retard constituée par les éléments à retard P, une deuxième borne d'entrée du signal V2 reliée d'une part à une ligne sans retard et d'autre part à une deuxième ligne à retard constituée par les éléments à retard p par l'intermédiaire d'un dispositif de retard, - une première série de systèmes.logiques à deux entrées comportant des moyens pour donner à leur sortie l'état binaire présent à leur entrée d'autorisation lorsque leur entrée de commande est attaquée par le front avant d'un signal électrique, 11 entrée de commande de chacun desdits systèmes logiques étant reliée à la sortie de chaque élément de retard de la première ligne et l'entrée d'autorisation de chaque système logique étant reliée à la ligne sans retard, - une deuxième série de systèmes logiques à deux entrées, l'entrée de commande de chacun desdits systèmes logiques étant reliée à la sortie de chaque élément de retard de la première ligne à retard, l'entrée d'autorisation de chacun desdits systèmes logiques étant reliée aux sorties de bistables correspondants de la première série, - une troisième série de systèmes logiques à deux entrées, l'entrée de commande de chacun desdits systèmes logiques étant reliée à la sortie de chaque élément de retard de la deuxième ligne à retard, l'entrée d'autorisation de chacun desdits systèmes logiques étant reliée aux sorties des systèmes logiques de la deuxième série, lesdites sorties étant connectées en parallèle. De toute façon l'invention sera mieux comprise à la lecture de la description qui suit d'un mode de réalisation de l'invention donné à titre d'exemple non limitatif : la description se réfère aux figures annexées sur lesquelles on a représenté - sur la figure 1 un schéma très simplifié du dispositif, - sur la figure 2 un schéma illustrant le procédé, - sur la figure 3 un schéma de principe du dispositif selon 1' invention, - sur la figure 4 les courbes correspondant aux différents éléments du premier vernier du dispositif, - sur la figure 5 les courbes correspondant aux différents éléments du deuxième vernier du dispositif, - sur la figure 6 des courbes illustrant l'effet de la position relative des signaux V1 et V2, - sur la figure 7 un exemple de sortie du dispositif, - sur la figure 8 un exemple d'application du dispositif, objet de l'invention, à un multichronomètre. Sur la figure 2, on a représenté un diagramme ' !' temporel " pour illustrer le procédé objet de l'invention. Sur ce diagramne le segment I figure l'intervalle de temps séparant les signaux V1 et V2. Les points Eg, E1 etc. figurent les différents étages de la première ligne à retard, ils sont donc séparés par un intervalle de temps égal à P. Les points Fg, F1 etc. figurent les différents étages de la deuxième ligne à retard, ils sont donc séparés par un temps p. Dans la suite de la description on appellera vernier 1 les différents étages (Eg, E1 etc.) de la première ligne à retard et vernier 2 (Fov F1 etc.) les différents étages de la deuxième ligne à retard. Sur la figure 2, l'extrémité du segment I est située entre les étages E4 et E5. Selon la variante préférée du procédé, le temps mesuré par le premier vernier vaudra 5 P. Le vernier 2 a son origine Fg qui coincide avec l'extrémité du segment I. Comme l'étage ES du premier vernier est situé entre les étages F5 et F6 du deuxième vernier, ledit deuxième vernier mesure un temps égal à 6p L'intervalle de temps I entre les deux signaux V1 et V2 vaut donc : 5 P - 6 p, l'intervalle de temps entre l'étage E5 du premier vernier et l'étage F6 du deuxième vernier représentant l'erreur sur la mesure. Sur la figure 2, on voit qu'on pourrait tout aussi bien mesurer avec le premier vernier un temps égal à 4 P (dernier étage avant l'extrémité de l'intervalle I) et ajouter à ce temps le temps correspondant au nombre de fois que p est contenu entre l'étage E4 et l'extrémité du segment I. Il va de soi que, si l'on désire une meilleure précision sur la mesure, on peut adjoindre un troisième vernier de pas 9 (q Pour optimiser le nombre de verniers, compte tenu d'un intervalle de temps à mesurer et d'une précision souhaitée, on peut faire un calcul approché. On peut par exemple considérer que le dispositif de l'art antérieur comporte N + 1 étages, le nouveau dispositif comportant pour couvrir le même intervalle de temps z dispositifs analogues de n + 1 étages chacun, on peut écrire alors les relations - nombre total d'étages N' = z . (n + 1) et n = N, ltopthnum théorique correspondant au minimum de N' pour une valeur N donnée. Dans le cas où N vaut 100 on obtient comme résultat optimal théorique n = 3 ou 4, et on trouve z = 4 pour n = 4,et z = 5 pour n = 3 ; dans les deux cas Nl vaut 20. le En réalité, les étages mis en oeuvre dans/nouveau procédé sont un peu plus complexes et l'optimum correspond à une valeur de n plus élevée. Il est d'autre part commode d'adopter la valeur 10 pour n. Ces considérations amènent à prendre comme nombre optimal z = 2. C'est pourquoi dans le dispositif on a choisi de prendre deux verniers (z = 2). Mais il va de soi qu'on pourrait tout aussi bien concevoir un dispositif avec z = 3 ou 4, ou tout autre nombre. Le dispositif objet de l'invention met en oeuvre la variante préférée du procédé. C'est-à-dire que chaque vernier fait une mesure par excès de l'intervalle de temps. Sur la figure 1, on a représenté un schéma fonctionnel du dispositif. Il comprend un premier bloc 2 qui comporte à la fois le vernier 1 et l'ensemble d'élaboration du signal V3, cet ensemble 2 étant attaqué par les signaux V1 et V2. Il comporte également un deuxième bloc 4 comportant le deuxième vernier, le bloc 4 étant attaqué par les signaux V2 et V3. Avant de décrire en détail le dispositif objet de l'invention, on va définir ce qu'on entend exactement par système logique. Il s'agit d'un bistable de type D ayant une entrée de commande (désignée dans le texte par la lettre C), une entrée d'autorisation (désignée par la lettre D) et une sortie (désignée par la lettre Q). Ce bistable travaille en système binaire, c'est dire avec deux états possibles 0 et 1. L'entrée de commande C est sensible au front de montée du signal. Lorsqu'un front de montée apparaît à l'entrée de commande, la sortie Q prend l'état binaire qu'avait l'entrée d'autorisation D. Sur la figure 3, on a représenté un exemple de réalisation du dispositif conforme à l'invention. Ce dispositif se compose essentiellement d'une première série de bistables de type D référencés de B1 à B10, d'une deuxième série de bistables de type D référencés de B' 1 à B' 10, et d'une troisième série de bistables de type D référencés de B" à B"11. La première série de bistables constitue le premier vernier du dispositif, alors que la deuxième constitue le générateur du signal V3, et que la troisième série représente le deuxième vernier du dispositif. Les entrées de commande C1, C2, etc. des bistables B1, B2, etc. sont reliées à une ligne à retard 6. Cette ligne à retard 6 est constituée par une pluralité d'éléments à retard tels que 8, ces éléments 8 donnant tous le même retard P.Dans l'exemple de réalisation considéré, ce retard vaut une nanoseconde. Il y a autant d'éléments de retard 8 que de bîstables B1, B2, etc. , l'entrée de commande de chacun de ces bistables étant connectée à la sortie de l'élément à retard 8 correspondant. Cette ligne à retard 6 est branchée à la sortie du générateur délivrant le signal V1. Ce signal V1 comporte deux fronts de montée séparés par un intervalle de temps égal à R. On a représenté ce signal sur la figure 4. Le signal. V2 est injecté dans la ligne sans retard 10. Les entrées d'autorisation D1, D2, etc. des bistables de la première série sont reliées à la ligne 10. Les entrées de commande C'1, C'2, etc. des bistables B'1, B'2, etc. sont reliées aux sorties des éléments de retard tels que 8 de la ligne 6, tandis que les entrées d'autorisation D'riz n'2 > etc. desdits bistables sont reliées aux sorties Q1, Q2, etc. des bistables B1, B2, etc. Les sorties Q'1, Q'2, etc. des bistables B'12 B'2, etc. sont reliées en parallèle sur le conducteur 12. Les entrées de commande C"1, C"2, etc. des bistables B"1, B"2,etc. de la troisième série sont reliées à une deuxième ligne à retard 14 alors que les entrées d'autorisation sont connectées sur la ligne 12. La ligne à retard West constituée par autant d'éléments à retard identique 16 qu'il y a de bistables dans la troisième série.Ces éléments à retard 16 donnent un temps de retard p, p étant un sous-multiple de P. Dans l'exemple considéré, p vaut 100 picosecondes. La ligne à retard 14 est reliée à l'entrée de la ligne 10 par l'intermédiaire d'un dispositif à retard 18 de type connu. Ce dispositif à retard donne un retard égal à R (intervalle de temps entre les deux fronts de montée du signal -V1) augmenté du temps de commutation des bistables. Les figures 4 et 5 illustrent le fonctionnement du dispositif. Sur ces diagrammes,e représente le temps de réponse de chacun des bistables. Sur la figure 4, on a représenté les signaux correspondant à la sortie du premier vernier et à l'élaboration du signal V3, et sur la figure 5 les signaux correspondant au vernier 2. Les courbes de la figure 4a représentent le signal à l'entrée de commande des bistables B et B', c'est-à dire qu'ils représentent le signal V1 retardé. Lorsqu'on passe du bistable B. au bistable B. + 1 le signal V1 est i i V1 retardé d'un temps P (une nanoseconde). La figure 4b représente le signal V2 qui est le même pour toutes les bascules B. D'après l'exemple représenté sur la figure 4, on constate que le premier front de montée du signal V1 est en retard sur le signal V2 à la sortie du bistable B7. Donc, la sortie Q7 du bistable B7 ainsi que l'entrée d'autorisation D'7 du bistable B'7 passent à l'état 1 à un instant qui est le moment d'apparition du signal V1 augmenté du temps e de commutation du bistable.Il en est bien sûr de même pour les bistables B8 > Bo et B10 (sur les figures 4 et 5 on n'a représenté que les huit premiers étages). Le deuxième front de montée du signal V1 (figuré sur le dia gramne par deux flèches) est, dès le premier bistable B1, en retard sur le signal V2, donc, la sortie Q1 du bistable Bi passe à cet instant (augmenté du temps e) à l'état 1. fl en est de même bien sûr pour less autres bistables avec un décalage d'une nanoseconde. Lorsque le deuxième front (marqué par une double flèche) du signal V1 arrive au septième élément de retard, le bistable B'7 bascule avec un temps de retard égal à e, puisque l'entrée d'autorisation D17 est déjà à l'état 1 (premier front) (figure 4C). Comme c'est le septième bistable B' qui bascule en premier (passé à l'état 1), le temps T 1 détecté par le premier vernier vaut donc 7P c'est-à-dire dans l'exemple décrit 7 nanosecondes. Dès qu'un bistable B' a basculé, le signal V3 de la ligne 12 passe à l'état 1. Dans l'exemple particulier dès que le bistable B'7 a basculé, le signal V3 passe à l'état 1 (figure 4e). Sur la figure 4f, on a représenté le signal V'2 qui est déduit du signal V2 avec un retard égal àR + e. Sur la figure 5, on a représenté les courbes correspondant au vernier 2. Sur la figure 5a, on a représenté le signal V'2 retardé sur la ligne à retard 16. C'est-à-dire que ces courbes représentent le signal à l'entrée de-commande des bistables B". Lorsque le signal V'2 retardé est en retard sur le signal V3, le bistable B" correspondant change d'état avec un retard e. Dans le cas de la figure, cela se produit pour le bistable B"4. Le temps T2 indiqué par le vernier 2 vaut donc 4p, c'est-à-dire dans 1' exemple considéré, 400 picosecondes. L'intervalle de temps entre les signaux V1 et V2 vaut donc T 1 - T2, c'est-àaire dans l'exemple considéré 6,6 nanosecondes. Par ailleurs, l'erreur sur la mesure est égale au temps séparant l'instant de basculement du bistable B"4 du front de montée du signal V3. La figure 6 illustre le fonctionnement des bistables B et B' selon la façon dont se présentent les signaux V1 et V2 - Sur la figure 6a le signal V2 arrive après le signal V1. - Sur la figure 6b le signal V2 arrive juste avant le signal V1. - Sur la figure 6c le signal V2 arrive bien avant le signal V1. Dans le premier cas, le premier front de montée du signal V1 ne fait pas basculer le bistable B, seul le deuxième front le fait basculer. Le bistable B' ne bascule donc pas. Dans le deuxième cas le bistable B bascule avec un retard égal à e mais le basculement n'est pas net, on a uri " jitter ". Cependant le bistable B' bascule normalement. Dans le troisième cas, le bistable B bascule normalement ainsi que le bistable B'. L'utilisation des deux séries de bistables B, B' est nécessitée par le fait que : quand sur un bistable de type D le signal d'autorisation arrive juste avant le signal de commande, son temps de réponse est très mal défini ; donc avec la seule série de bistables B, il était impossible d'obtenir un signal V3 rigoureusement image de V1 à iP nanosecondes près (i compris entre 1 et N1). D'où l'utilisation de la deuxième série de bistables B' pour lesquels le signal d'autorisation arrive bien avant le signal de commande, dans notre cas R - e nanosecondes avant. Cela explique le fait que le signal V1 possède deux fronts positifs séparé s de R nanosecondes le premier front agissant uniquement sur les bistables B. Dans l'exemple de réalisation représenté sur la figure 3, le premier vernier comprend 10 étages, mais il est bien évident que le dispositif pourrait en comporter un nombre différent. Il faut cependant qu'on ait autant d'éléments de retard 8 sur la ligne 6 que de bistables B et bistables B'. En ce qui concerne le nombre de bistables B", il peut être différent également de 10. Il faut toutefois que l'on ait autant de bistable B" que d'éléments de retard 16 sur la ligne 14. Le nombre de bistables B dépend de l'intervalle de temps maximal que l'on veut mesurer et de la précision qu'on veut obtenir sur la mesure. Le nombre de bistables B" dépend également de la précision qu'on veut obtenir.Cependant, si on appelle n le nombre de bistables B", n doit être tel que le produit n x p soit supérieur à P. En effet, si le front du signal V1 et celui du signal V2 arrivent en phase sur ltétage Bi il y a deux éventualités : - l'étage i passe à l'état 1 ainsi que l'étage i + 1, - l'étage i reste à l'état O et l'étage i + 1 passe à l'état 1. Autrement dit pour ce même intervalle I,le premier vernier peut mesurer un intervalle de temps égal à i x P ou (i + 1) x P. Dans le premier cas, le signal V3 est engendré par le basculement du bistable B' i. Dans le deuxième cas, le signal 3 est engendré par le basculement du bistable B'i + 1 Dans les deux cas, le signal V'2 est le même. Donc, selon le cas, le vernier 2 va mesurer deux intervalles différents de P nanosecondes. La valeur de I étant égale à la différence des mesures des verniers 1 et 2, on retrouve bien le même résultat dans les deux cas. C'est pour cette raison que l'on est amené à prendre pour le vernier 2 un nombre d'étages tel que le retard maximal donné par le vernier 2 soit un peu supérieur à P. Dans 1 exemple décrit, pour mesurer un intervalle de temps maximal de 10 nanosecondes, avec une précision de 100 picosecondes, on a utilisé 31 bistables. Avec un dispositif ne comportant qu'un seul vernier, il en aurait fallu 100. D'une façon générale, si on appelle n le nombre de pas élémentaires contenus dans l'intervalle de temps maximal que l'on peut mesurer avec le dispositif, le dispositif à double vernier utilise 3 n + 1 bistables, au lieu d'en utiliser n. Dans l'exemple décrit, on a utilisé comme élément de comparaison entre les signaux,des bistables de type D. Il est évident qu!on pourrait utiliser tout autre dispositif donnant le même résultat, par exemple un circuit à coincidence suivi d'un monostable ou d'un bistable, ou un circuit d'anti-cotncidence suivi d'un monostable ou d'un bistable. Sur la figure 7, on a représenté un exemple de sortie du dispositif et de mise en mémoire des résultats. Les sorties Q' ou Q' des bistables B' sont reliées à un dispositif 20 qui détecte le rang du premier bistable passant à l'état 1. Pour cela ce dispositif 20 peut être constitué par des portes à fonction ET ou OU exclusif selon le cas dont les deux entrées sont attaquées parles sorties de deux bistables B' consécutifs. La sortie du dispositif 20 est reliée à un convertisseur 22 du rang en écriture binaire. Ce rang converti en écriture binaire est injecté dans des registres à décalage 24, 26, 28, 30 dans ce cas particulier. L'avance des registres à décalage 24, 26, etc. est commandée par le signal V2 à travers un dispositif à retard 32.Il en est de même pour la commande de remise à zéro 34 des bistables de chacun des deux verniers (dispositif à retard 36) Il va de soi qu'on a le même dispositif en sortie des bistables B" (figuré par un rectangle). On obtient ainsi en mémoire d'une part le rang du premier bistable B' changeant d'état et d'autre part le rang du premier bistable B" changeant d'état. I1 suffit donc de faire une simple soustraction pour obtenir 1' intervalle de temps séparant les deux signaux V1 et V2. La présence des registres à décalage et de la remise à zéro des différents bistables permet de mesurer et de conserver en mémoire plusieurs intervalles de temps successifs. On peut donc dire quton a ainsi un dispositif " multi-coups ". Sur la figure 8, on a représenté un exemple d'application du dispositif, objet de l'invention, à un multichronomètre à grande résolution. Le multichronomètre de type série comporte essentiellement, en ce qui concerne l'entrée des données : une horloge 38, un registre 40 associé à une porte 42 attaquée par le signal de référence, un circuit de mise en phase 44 attaqué par les impulsions à chronométrer à travers des circuits d'entrée 46, un lecteur " au vol " 48 du registre 40 et une mémoire 50. Il est bien connu que si l'on place un vernier en parallèle sur le circuit de mise en phase des impulsions à chronométrer sur les impulsions d'horloge, on augmente la précision du chronomètre principal qui acquiert ainsi une résolution égale à celle du vernier. En utilisant le double vernier 52 associé à un lecteur adaptateur -54 et à une mémoire 56, on augmente considérablement la précision du multichronomètre. La technologie actuelle permet de réaliser assez facilement des multi-chronomètres avec une partie principale travaillant avec une fréquence d'horloge de 100 MHz. Le double vernier doit donc avoir une gamme de mesure théorique de 10 ns. Le dispositif, objet de l'invention, permet de donner au multichronomètre une résolution de 100 ps, tout en utilisant un nombre relativement restreint de composants. I1 va de soi que la présente invention ne se limite pas à l'exemple plus spécialement décrit et représenté, elle en embrasse toutes les variantes. En particulier, le dispositif d'analyse d'intervalles de temps pourrait très bien comporter un troisième vernier, monté comme le second vernier, et dont le pas q serait un sous-multiple du pas p du deuxième vernier. On améliore ainsi encore la résolution du dispositif. REVENDICATIONS 1.- Procédé d'analyse dtintervalle de temps entre deux signaux électriques V1 et V2 se suivant dans le temps dans cet ordre, caractérisé en ce qu'on effectue les opérations suivantes - on applique le premier signal VI à une pluralité d'éléments de retard disposés en série, tous caractérisés par une transmission du signal pratiquement sans déformation et avec un retard de valeur P, ième - on détecte le iième élément où transite à coup sûr le signal V à l'instant précis d'occurrenoedu signal V2, - on exploite l'information précédente qui constitue une première mesure à P près, pour engendrer un signal V3 dont I'écartdans le temps par rapport au signal V2 constitue l'information sur l'intervalle résiduel (plus petit que P)séparant V2 de V1 au moment de la lecture de i), c'est-à-dire sur l'erreur commise dans la première mesure, - on traite le couple de signaux V2, V3 d'une façon analogue à la précédente au moyen d'un dispositif semblable comprenant des éléments à retard p (p - on répète le processus précédent autant de fois qu'il est nécessaire pour obtenir la précision recherchée, - on effectue enfin la somme algébrique des mesures successives obtenues. 2.- Procédé selon la revendication 1, caractérisé en ce qu'on effectue les opérations suivantes : - on applique le signal V1 à la pluralité d'éléments à retard P, - on détecte le iième élément atteint par le signal V1 à l'instant d'occurrencedu signal V2 ce qui constitue une première mesure, - on extrait le signal V1 en sortie du ileme élément à retard, ce qui produit le signal V3, - on applique le signal V2 à la pluralité d'éléments à retard p, .ième - on détecte le 3 élément atteint par le signal V2 à l'instant d'occurrencedu signal V3 ce qui constitue une deuxième mesure, - on effectue la soustraction des résultats des mesures définie par la relation t = i .P - j . p + A t étant l'intervalle à mesurer et E le résiduel de la deuxième mesure. 3.- Procédé selon la revendication 2, caractérisé en ce que le signal impulsionnel V1 comprend deux fronts raides de même polarité séparés par un temps R, tandis que le signal V2 ne comprend qu'un front de montée, le signal V2 étant appliqué à la pluralité d'éléments à retard p par l'intermédiaire d'un élément caractérisé par une transmission sans déformation et présentant un retard de valeur R. 4.- Dispositif pour la mise en oeuvre du procédé selon l'une quelconque des revendications 1 à 3, caractérisé en ce qu'il comprend - une borne d'entrée du signal V1 reliée à une première ligne à retard constituée par les éléments à retard P, une deuxième borne d'entrée du signal V2 reliée d'une part à une ligne sans retard et d'autre part à une deuxième ligne à retard constituée par les éléments à retard p, par l'intermédiaire d'un dispositif de retard, - une première série de systèmes logiques à deux entrées comportant des moyens pour donner à leur sortie ltétat binaire affiché à leur entrée d'autorisation lorsque leur entrée de commande est attaquée par le front avant d'un signal électrique, l'entrée de commande -de chacun desdits systèmes logiques étant reliée à la sortie de chaque élément de retard de la première ligne et l'entrée d'autorisation de chaque système logique étant reliée à la ligne sans retard, - une deuxième série de systèmes logiques à deux entrées, l'entrée de commande de chacun desdits systèmes logiques étant reliée à la sortie de chaque élément de retard de la première ligne à retard, l'entrée d'autorisation de chacun desdits systèmes logiques étant reliée aux sorties des systèmes logiques correspondants de la première série, - une troisième série de systèmes logiques à deux entrées, l'entrée de commande de chacun desdits systèmes logiques étant reliée à la sortie de chaque élément de retard de la deuxième ligne à retard, 1' entrée d'autorisation de chacun desdits systèmes logiques étant reliée aux sorties des systèmes logiques de la deuxième série, lesdites sorties étant connectees en parallèle. 5.- Dispositif selon la revendication 4, caractérisé en ce que les systèmes logiques à deux entrées sont des bistables de type D sensibles aux fronts de montée du signal de commande. 6.- Dispositif selon l'une quelconque des revendications 4 et 5, caractérisé en ce que la troisième série de bistables comporte un nombre n de bistables, n étant tel que le produit n x p soit supérieur à P. 7.- Dispositif selon l'une quelconque des revendications 4 à 6, caractérisé en ce que le dispositif à retard connecté à l'entrée de la deuxième ligne à retard, donne un retard égal au temps R entre les fronts de montée du signal V1 augmenté du temps de réponse d'un bistable. 8.- Dispositif selon l'une quelconque des revendications 4 à 7, caractérisé en ce que les sorties des bistables de la deuxième série sont reliées à un système logique comportant des moyens pour détecter le rang du premier bistable de cette série ayant changé d'état et pour convertir ce rang en écriture binaire. 9.- Dispositif selon l'une quelconque des revendications 4 à 8, caractérisé en ce que les sorties des bistables de la troisième série sont reliées à un système logique comportant des moyens pour détecter le rang du premier bistable de cette série ayant changé d'état et pour convertir ce rang en écriture binaire. 10.- Dispositif selon les revendications 8 et 9, caractérisé en ce que les sorties des convertisseurs binaires sont reliées à des registres à décalage dont l'entrée de commande est connectée à la borne d'entrée du signal V2 par l'intermédiaire d'un deuxième dispositif à retard.