FR 2146936 A1 19730309 FR 7127397 A 19710727 La présente invention, réalisée dans le cadre du Département "METRIX" de la Société des Produits Industriels I.T.T., concerne un circuit de détection de la période d'un signal déformé par des parasites et des distorsions. Elle est applicable dans les systèmes de comptage et appareils de mesures tels que les fréquencemètres, mais il est évident qu'elle pourrait être appliquée dans tout système similaire. Dans les systèmes de comptage, on a souvent à compter des impulsions fortement parasitées par la superposition d'un signal de fréquence plus élevée. I1 faut donc s'affranchir de ce signal parasite pour éviter soit qu'une impul- sion puisse e être ccmptEe plus d'une fois, soit que cette impulsion puisse ne pas être comptée. Lorsque la fréquence du parasite est beaucoup plus élevée que la fréquence des impulsions, on peut avoir recors a un filtre, mais ce procédé présente de nombreux inconvénients : il est coateux et nécessite un filtre différent pour chaque plage des fréquences à éliminer. De plus, il est pratiquement irréalisable lorsque la fréquence du parasite est peu supérieure à la fréquence maximale atteinte par le signal utile ou lorsque ces fréquences sont basses.L'utilisation d'un amplificateur-écrêteur ne permet pas non plus d'éviter, avec un signal fortement distordu, de compter plusieurs fois une même impulsion. La présente invention a donc pour objet, d'une manière générale, un circuit permettant de détecter la période d'un signal déformé. Ce circuit, bien qu'il soit simple et Scnnomfque, permet la restitution optimale d'un signal utile dont le niveau et la fréquence peuvent varier dans de larges mesures. Le circuit de détection de la période d'un signal déformé de l'inven- tion comprend essentiellement un élément à mémoire pouvant prendre au moins deux états stables, un premier détecteur fonctionnant lorsque le dispositif à mémoire est dans un tat et lorsque le niveau du signal déformé est supérieur à un seuil élevé (Vh), un deuxième détecteur fonctionnant lorsque l'élément à mémoire est dans l'autre état et lorsque le niveau du signal déformé est inférieur à un seuil bas (Vb), ces moyens étant arrangés de manière que, le dispositif a re étant dans un premier état, des que le niveau du signal déformé devient supé- rieur au seuil élevé (Vh) le premier détecteur fonctionne et produit un signal mettant le dispositif a mémoire dans un deuxième état, puis seulement lorsque le niveau du signal déformé devient inférieur au seuil bas (Vb), le deuxième détecteur fonctionne et produit un signal mettant le dispositif a mémoire dans son premier étant, et ainsi de suite, de sorte que le fonctionnement du dispositif à mémoire reproduise la période du signal déformé. Les différents objets et caractéristiques de l'invention vont maintenant être détaillés dans la description qui va suivre, donnée à titre d'exemple non limitatif, en se référant aux figures annexées qui représoeltent - la figure 1, un exemple de réalisation du circuit de détection de la période d'un signal déformé faisant l'objet de l'invention - la figure 2, la caractéristique tension de sortie/tension d'entrée de l'inverseur Aa du circuit de la figure ;; - la figure 3, un tableau des différents états de certains points du circuit de la figure 1 pendant un cycle de fonctionnement - la figure 4, des courbes illustrant un exemple de signaux d 'entrée et de sortie du circuit de la figure 1 - la figure 5, une variante préférée du circuit de la figure 1 oompre- nant des Troyens pour régler les seuils des deux détecteurs. On décrira maintenant un exemple de réalisation du circuit faisant l'objet de l'invention en se référant d'abord à la figure I. Ce circuit comprend essentiellement une entrée E reliée à un inver- seur Aa, un élément à mémoire Ab ayant deux sorties complémentaires S et S, un premier détecteur Ac réalisant aussi la fonction logique "EE-N0N" dont les entrées sont reliées respectivement à l'entrée E et à la sortie S de l'élément Ab, un deuxième détecteur Ad, identique au premier, dont les entrées sont reliées respectivement à la sortie de l'inverseur Aa et à la sortie S de l'élément Ab, et l'élément 'W cEblé" Af dont les entrées sont respectivement reliées aux so ties des deux détecteurs Ac et Ad et dont la sortie est connectée à l'entrée de l'élément à mémoire Ab. L'élément à mémoire Ab, selon l'exemple choisi, est un bistable du type JK. Un tel bistable, dans une de ses positions, fournit le niveau logique 1 sur sa sortie S et le niveau logique O sur sa sortie S. I1 change de position lorsque le signal fourni à son entrée passe du niveau 1 au niveau O. A partir de cet instant, le bistable fournit le niveau O sur sa sortie S et le niveau 1 sur sa sortie S. Pour que le bistable change à nouveau de position, il faut que son entrée retourne au niveau 1, puis passe une seconde fois au niveau O. Le bistable revient alors dans la position initiale considérée.Par ailleurs, on utilise comme détecteurs des circuits logiques "ET-N0N" (NAND dans la terminologie anglo-saxonne). Un tel circuit fournit un niveau 1 sur sa sortie tant que l'une au moins de ses entrées se trouve au niveau O. I1 ne fournit le niveau O que lorsque toutes ses entrées sont au niveau 1. En pratique, on peut considérer qu'un tel circuit présente un seuil de fonctionnement. Si l'on considère une entrée initialement seule au niveau O, la sortie étant alors au niveau 1, il faut que la tension sur cette entrée dépasse une valeur Vh pour atteindre le niveau 1 et pour que la sortie passe alors au niveau O. Le circuit Ac peut donc détecter que le signal d'entrée dépasse le seuil Vh.Le circuit Ad est identique, mais il est précédé, quant à l'entrée E, de l'inverseur Aa. La figure 2 représente la caractéristique Ve/Vs d'un inverseur utilisable pour cette application. On voit qu'il fournit une tension de sortie Vs de valeur supérieure à Vh s'il reçoit une tension d'entrée Ve de valeur inférieure a Vb. Par suite, la combinaison consti- tuée par les circuits Aa et Ad peut donc détecter que le signal d'entrée est in- férieur au seuil Vb, lui-même inférieur au seuil Vh. Enfin, la sortie de l'élé- ment Sou câble" Af est au niveau logique O si une de ses entrées est au niveau O. On suppose que l'état initial est celui qui est représenté par la premitre ligne du tableau de la figure 3 : l'entrée E est au niveau logique O, le bistable Ab étant en position O, la sortie S est au niveau O et la sortie S au niveau 1. Les circuits Ac et Ad reçoivent chacun sur l'une de leurs entrés un signal de niveau logique O (signal E pour le circuit Ac et S pour Ad). T$ Les ties c et d de ces deux circuits sont au niveau 1. Par suite, la sortie f de l'élé' Af est également au niveau 1 et le bistable Ab est donc en attente de basculement. Un signal, ayant par exemple la forme illustrée par la courbe E de la figure 4, est reçu à l'entrée E. Lorsqu'un front ascendant du signal d'entrée atteint la valeur de seuil Vh, les deux entrées du détecteur Ac se retrouvent au niveau 1 et sa sor- tie passe au niveau O, de zNme que celle de l'élément Af, ainsi que l'entrée du bistable Ab. Cette situation est résumée par la deuxième ligne du tableau de la figure 3 qui reprente les états transitoires faisant suite au franat du seuil Vh, tant que le bistable Ab n'a pas fonctionné. En effet, le changement de niveau de 1 à 0 sur le conducteur f provoque le basculement du bistable Ab et le circuit prend un deux état stable illustré par la troisième ligne du tableau de la figure 3. La sortie S passe au niveau 1, tandis que la sortie S passe au niveau O. Cela provoque le blocage du détecteur Ac dont la sortie revient au niveau 1. Le signal d'entrée, via l'in- verseur Aa, maintient la sortie du détecteur Ad au niveau 1. L'entrée du bista- ble AS est donc repassée au niveau 1, le replaçant en attente de basculement. Lorsque l'amplitude du signal d'entrée en E devient ultérieurement inférieure au seuil Vb, le détecteur Ad ayant, par l'intermédiaire de l'inver- seur Aa, sa deuxième entrée portée au niveau 1, fonctionne, ce qui amène l'en- trée du bistable Ab au niveau O.Cette novellle situation transitoire est illustrée par la quatrième ligne du tableau de la figure 3. Ensuite, comme le montre la cinquième ligne de ce tableau, le bistable bascule et ses sorties S et S pes- sent respectivement aux niveaux 1 et 0. Par suite, la sortie du détecteur Ad revient au niveau 1. L'entrée du bistable Ab repasse donc au niveau 1. Le circuit se retrouve a l'état initial et le fonctionnement peut se poursuivre. La figure 4 illustre les signaux obtenus en f et en S. I1 est clair que ces signaux représentent bien la période du signal d'entrée inalgré les d formations ou parasites qui l'affectent. Le circuit représenté par la figure 1 ne peut cependant pas répondre à tous les besoins car le au les seuils des circuits "ET-NON" sont fixés par 1M éléments qui composent le circuit ; on ne peut les faire varier. Or, dans certains cas, le niveau et la forme du signal d'entrée E peuvent varier dans de larges proportions Une solution à cette difficulté est de prévoir, à l'entrée, un circuit d'adaptation dont les fonctions seront les suivantes - faire oorrespondre la valeur médiane du signal d'entrée E à la tension Vm représentée sur la figure 4, située à égale distance des tensions Vh et Vb ;; - régler convenablement le niveau du signal d'entrée E de telle façon que la droite Vh coupe le front ascendant du signal d'entrée E une fois au moins par période du signal d'entrée et que la droite Ub coupe le front descendant de ce signal au moins une fois par periode. On décrira mairitenant une variante préférée du circuit faisant l'objet de l'invention en se référant à la figure 5. Cette variante comprend des moyens permettant d'ajuster individuellement les seuils de déclenchement des détecteurs. On retrouve sur le circuit de la figure 5, l'entrée E, le bistable Ab et les sorties S et S, les circuits "ET-NON" Ac et Ad et le circuit "OU câblé" Af, du circuit représenté par la figure I, mais l'entrée E est associée aux cir cuits "ET-NON" Ac et Ad respectivement via les amplificateurs différentiels Ag et Aj. Elle est oonnectée respectivement aux entrées suiveuse ("+") et inverseuse ("-") de ces amplificateurs. L'entrée inverseuse de l'amplificateur Ag est portée à la tension +Vh par l'intermédiaire d'un potentiomètre Rg, l'entrée suiveuse de l'amplificateur Aj est portée à la tension +Vb par l'intermédiaire du potentiometre Rj. Les amplificateurs Ag et Aj sont des amplificateurs différentiels à seuil, par exemple du type connu sous la référence A710. Ils se caractérisent par le passage rapide de la sortie d'un niveau logique (O par exemple) à l'autre (1) des que la tension appliquée sur une entrée (l'entrée suiveuse) devient supérieure à la tension appliquée sur l'autre entrée (entrée inverseuse). Dans le circuit de la figure 5, on n'utilise donc que la fonction logique des portes "ET-NON" Ac et Ad, les détections de niveaux de tension étant assures par les amplificateurs Ag et Aj. I1 fonctionne donc exactement comme le circuit de la figure le Le circuit de la figure 5 présente 1 'avantage de permettre le réglage des seuils de fonctionnement Vh et Vb des amplificateurs Ag et Aj à l'aide des potentiomètres Rg et Rj. Dans le circuit de la figure 5 comme dans le circuit de la figure 1, on utilise de pseférence un bistable du type JK. On pourrait cependant utiliser un bistable du type R.S dont les deux entrées seraient respectivement reliées aux sorties des portes Ac et Ad. REVENDICATIONS 1. Circuit de détection de la période d'un signal déformé caractérisé par le fait qu'il comprend notamment : un dispositif à mémoire pouvant prendre au moins deux états stables ; un premier détecteur fonctionnant lorsque le disposi- tif à mémoire est dans un état déterminé et lorsque le niveau du signal déformé est supérieur à un seuil élevé Cvh) ; un deuxième détecteur fonctionnant lorsque le dispositif à mémoire est dans l'autre état et lorsque le niveau du signal déformé est inférieur à un seuil bas (Vb) ; ces moyens étant arrangés de manière que, le dispositif à mémoire étant dans un premier état, dés que le niveau du signal déformé devient supérieur au seuil élevé (Vh), le premier détecteur faut tionne et produit un signal mettant le dispositif à mémoire dans un deuxième état, puis, seulement lorsque le niveau du signal déformé devient inférieur au seuil bas (Vb), le deuxième détecteur fonctionne et produit un signal mettant le dispositif a mémoire dans son premier état, et ainsi de suite, de sorte que le fonctionnement du dispositif à mémoire reproduise la période du signal déformé. 2. Circuit de détection tel que défini en 1 et dans lequel le premier dé- tecteur est un circuit logique de type "ET-NON" ayant au moins deux entrées con- nectées l'une à la source de signal déformé et l'autre à une sortie du dispositif à mémoire. 3. Circuit de détection tel que défini en 1 et dans lequel le deuxième détecteur comprend un circuit inverseur recevant le signal déformé et un circuit logique de type ET-NON ayant au moins deux entrées connectées l'une à la sortie du circuit inverseur et l'autre à une sortie complémentaire du dispositif à mé- moire. 4. Circuit de détection tel que défini en 1 et dans lequel les sorties desdits détecteurs sont associées par un circuit "OU câblé" commandant le changement de position du dispositif à mémoire chaque fois que l'un des détecteurs fonctionne. 5. Circuit de détection tel que défini en 1 et dans lequel le premier dé tectur ccoprend un amplificateur différentiel dont l'entrée suiveuse est connec- tée à la source de signal déformé et l'entrée inverseuse est connectée à une tension de seuil par l'interdédiaire d'un premier potentiomètre et dont la sortie passe d'un état logique à l'autre dés que l'amplitude du signal déformé devient supérfeure à l'amplitude de la tension de seuil, et un circuit logique de type ET-NON ayant au moins deux entrées connectées l'une à la sortie de l'amplifica- teur et l'autre à une sortie du dispositif à mémoire. 6. Circuit de détection tel que défini en 1 et dans lequel le deuxième détecteur comprend un amplificateur différentiel dont l'entrée inverseuse est connectée à la source de signal déformé et l'entrée suiveuse est connectée à une tension de seuil par l'intermédiaire d'un deuxième potentiomètre et dont la sortie passe d'un état logique à l'autre dès que l'amplitude du signal déforme devient inférieure à l'amplitude de la tension de seuil, et un circuit logique de type ET-NON ayant au moins deux entrées connectées l'une à la sortie de l'ampli- ficateur et l'autre à une sortie du dispositif à mémoire.