FR 2065694 A1 19710806 FR 7033490 A 19700916 70 33490 1 2065694 La présente invention se rapporte à un montage pour connecter des circuits intégrés ou des dispositifs analogues, et concerne plus particulièrement un mode de connexion perfectionné incluant au moins un dispositif à circuit intégré, utilisant un système logique polyphasé. 5 De très nombreuses recherches ont été faites pour réaliser des dispositifs à circuit intégré pour les industries des composants et des équipements électroniques. C'est ainsi que l'industrie des ordinateurs, des calculatrices électroniques et des autres appareils numériques est actuellement en train d'adapter de tels dispositifs à ses productions, en. vue de miniaturiser celles-10 ci et d'améliorer leurs performances. De plus, la technique dite de "l'intégration à grande échelle" est en train de s'imposer rapidement pour certains appareils comme les calculatrices électroniques. Avec les progrès de l'intégration à grande échelle, il est devenu possible de construire de tels.appareils avec un nombre réduit de circuits intégrés. Toutefois, la réalisation de ces 15 appareils avec des circuits intégrés classiques soulève certaines difficultés en raison du grand nombre de bornes de connexion nécessaires. Or, les blocs de circuits intégrés disponibles dans le commerce ne comportent qu'un nombre limité de bornes. Cette limitation est un obstacle aux progrès de l'intégration simple ou à 20 grande échelle. En effet, lorsque la quantité des informations numériques à manipuler dépasse la capacité maximale permise par le nombre des bornes que comporte le circuit intégré, le nombre de ces circuits intégrés doit être augmenté. En d'autres termes, le facteur qui détermine le nombre de circuits intégrés nécessaires est le nombre de bornes et non pas celui des éléments de 25 circuit. Prenons par exemple le cas où un certain nombre d'étages de sortie d'un premier circuit intégré doivent être respectivement reliés aux étages d'entrée correspondants d'un second circuit intégré. Les dispositifs à circuits intégrés simples ou à grande échelle utilisent généralement un système d'horloge poly-30 phasé. Selon les techniques classiques, un certain nombre de bornes d'un bloc de circuits intégrés sont reliées à tous les étages de sortie et d'entrée , . devant être connectés extérieurement et les bornes correspondantes sont respectivement reliées les unes aux autres par des fils de connexion différents. Dans ce cas, l'étage de sortie du premier bloc est commandé par un signal d'horloge 35 de phase-un, puis l'étage d'entrée du second bloc est commandé par un signal d'horloge de phase-deux, ce qui fait que l'information contenue dans l'étage de sortie est transférée à l'étage d'entrée par un conducteur exclusif. Ainsi donc, les étages de sortie et d'entrée sont respectivement commandés par des signaux d'horloge ayant des phases différentes. Dans ces conditions, deux bornes sont 40 nécessaires à une voie de connexion et ce principe de connexion est incompatible 70 33490 2 2065694 avec l'intégration simple ou à grande échelle. Il convient de rappeler que la complexité du montage n'est pas très gênante dans les circuits intégrés. En conséquence, ce que l'on désire surtout, c'est de développer un moyen efficace permettant de limiter le nombre des bornes de connexion des circuits intégrés 5 simples ou à grande échelle. C'est pourquoi le but de la présente invention est de fournir un montage pour connecter des circuits intégrés et analogues : - qui évite un ou plusieurs des inconvénients et limitations des montages classiques; 10 - qui permette de limiter le nombre des bornes de sortie; - qui ne nécessite qu'un nombre réduit de connexions extérieures pour relier plusieurs circuits intégrés; - dans lequel plusieurs étages de sortie et d'entrée correspondants peuvent être reliés par un fil de connexion commun; et, 15 - qui permette une transmission en temps partagé entre les circuits inté grés, sans augmenter le coût de la construction. Selon l'invention, un montage pour connecter un premier et ûn second blocs de circuits, dont l'un au moins est un circuit intégré, est caractérisé en ce que le premier bloc comporte des moyens de connexion et un certain nombre 20 d'étages de sortie, tandis que le second bloc comporte des moyens de connexion et un certain nombre d'étage d'entrée, l'étage de sortie du premier bloc et l'étage d'entrée du second bloc qui sont associés l'un à l'autre opérant comme une paire d'étages de sortie et d'entrée, ledit montage comprenant des moyens de liaison internes pour interconnecter lesdits étages d'au moins un bloc et 25 pour relier ces étages connectés en commun-auxmoyensde connexion de ce bloc, un élément de connexion commun placé entre les moyens de connexion du premier bloc et ceux du-second, un générateur pour engendrer un certain nombre de trains de signaux de coordination ayant chacun une phase différente, et des moyens de commande reliés auxdites paires d'étages de sortie et d'entrée et au 30 générateur de manière qu'une paire d'étages de sortie et d'entrée soit commandée par des signaux de coordination ayant la même phase, réalisant ainsi une transmission en temps partagé entre lesdites paires par ledit élément de connexion commun. Les particularités essentielles de l'invention, qui diffèrent des montages 35 classiques, résident en ce que la liaison de toutes les paires d'étages de sortie et d'entrée est réalisée par un seul élément de connexion et en ce que chaque paire d'étages de sortie et d'entrée correspondante est commandée par des signaux de coordination ayant la même phase. Ainsi, une seule borne de connexion est nécessaire pour chaque circuit intégré pour relier mutuellement 40 une paire d'étages de sortie et d'entrée. Dans le cas où le circuit intégré 70 33490 3 2065694 utilise un système d'horloge polyphasé, il n'est pas nécessaire d'engendrer plusieurs trains de signaux de coordination ayant chacun une phase différente. D'autres caractéristiques et avantages de l'invention ressortiront de la description qui va suivre, donnée uniquement à titre d'exemple non limitatif, 5 en référence au dessin annexé dans lequel : - la figure 1 est un schéma du circuit correspondant à un mode de réalisation fondamental de la présente invention; - la figure 2 est un diagramme montrant la forme des impulsions circulant dans ce circuit; 10 - les figures 3A et 3B sont des schémas de principe de circuits utilisant un système d'horloge polyphasé; - la figure 4 est un diagramme de signaux destiné à mieux faire comprendre le fonctionnement du système logique polyphasé; - la figure 5 est un schéma synoptique d'un premier exemple d'application 15 de-l'invention ; - la figure 6 est un schéma du circuit correspondant au mode de réalisation de la figure 5; - les figures 7A à 7D.sont des schémas illustrant divers exemples d'étages de sortie; et, 20 - la figure 8 est un schéma d'un second exemple d'application de l'inven tion. Toute la disposition des connexions reliant deux dispositifs à circuits intégrés ou des circuits intégrés à grande échelle est représentée schéma-tiquement sur la figure 1. A titre d'exemple, on a représenté sur la figure 1 25 un montage de connexion pour quatre paires d'étages de sortie et d'entrée. Les deux dispositifs à circuits intégrés 10 et 20 sont du type M0S. Les transistors à effet de champ du type MOS sont ceux qui conviennent le mieux pour les circuits intégrés simples ou à grande échelle en raison de leur facilité de fabrication. Le premier bloc de circuits intégrés 10 contient quatre étages de 30 sortie composés d'un certain nombre de transistors à effet de champ du type MOS, Le second bloc 20 contient, lui aussi, quatre étages d'entrée composés de transistors à-effet de champ du type MOS. Les étages de sortie du premier bloc de circuits 10 ont respectivement besoin d'être connectés aux étages d'entrée correspondants du second bloc de circuits 20. L'étage de sortie du premier 35 bloc 10 et l'étage d'entrée du second bloc 20 qui se correspondent mutuellement opèrent comme une paire d'étages de sortie et d'entrée. Chacun des étages de sortie 11, 12, 13, 14 du premier bloc 20 comporte au moins trois transistors à effet de champ du type MOS Tll à T22. Un groupe de trois transistors à effet de champ Tll, T12 et T13 forme 40 un étage inverseur. Le transistor Tll opère comme un élément de mémoire pour 70 33490 4 2065694 emmagasiner temporairement une charge électrique afin d'enregistrer un bit d'information. Les transistors T12 et T13 constituent des charges ohmiq-ues pour le transistor de mémoire Tll. Les circuits source-drain des transistors Tll, T12 et T13 sont connectés en série. La source du transistor Tll est mise 5 à la masse, tandis qu'une tension négative est appliquée au drain du transistor T13 par une source d'alimentation VDD. L'électrode de commande ou "grille" du transistor Tll est reliée à une source de signaux, tandis que les grilles des deux transistors T.12 et T13 sont reliées ensemble et à une source de signaux d'horloge. 10 Différents signaux d'entrée la,. Ib, le et Id sont appliqués aux différents étages d'inversion 11, 12, 13 et 14 ou aux grilles des transistors de mémoire Tll, T14, Tl? et T20. Chaque étage.inverseur 1.1, 12', 13, 14 est placé au dernier étage du bloc de circuits 10, et il est bien évident que divers étages du type MOS précèdent ces étages inverseurs, 15 Des'trains d'impulsions d'horloge il, il, .^3 et ib sont respectivement appliqués aux grilles des transistors de charge T12, T13, T15, T16, T18, T19, T21 et T22. Comme le montre la figure 2, chacune.des impulsions d'horloge i\ à ih a une phase différente, ces phases ne se recouvrant pas. Les points de connexion de chaque paire de transistors- de charge sont connectés ensemble 20 à l'intérieur du bloc de circuit 10. Ces points de connexion communs sont reliés à une borne de sortie commune 15 fixée sur la base du bloc de circuits intégrés 10. Dans le second bloc de circuits intégrés 20,. chaque étage d'entrée 16, 17, 18 et 19 contient un étage inverseur et un- étage de transfert. Les étages in-25 verseurs se composent, respectivement, -d'au moins un transistor à effet de champ MOS T23, T24, T25 et T26 opérant comme élément de mémoire, temporaire. Un transistor de charge est évidemment prévu pour-le transistor inverseur, mais n'a pas été représenté. La source des transistors de mémoire T23 à T26 est mise à la masse, tandis que les. drains de ces transistors sont reliés à la source 30 d'alimentation négative VDD. Chaque étage de transfert comporte un transistor à effet de champ MOS, respectivement T27, T28, T29, T30. Les impulsions d'horloge il, i2, i3 et ik sont appliquées respectivement aux grilles des transistors de transfert T27 à T30. Autrement dit, on applique au transistor de transfert d'un étage d'entrée donné, des impulsions d'horloge ayant la même phase que 35 celles appliquées à l'étage de sortie correspondant. Les sources des transistors de transfert T27 à T30 sont reliées respectivement aux grilles des transistors ce mémoire 123 à T26 et les drains de ces derniers sont reliés ensemble. Cette connexion commune aboutit à une borne unique 21 fixée sur le second bloc 20. De cette façon, les deux bornes 15 et 21 sont reliées l'une à 40 l'autre par un conducteur ou une broche commune 22 et ainsi la connexion 70 33490 5 2065694 mutuelle entre toutes les paires d'étages d'entrée et de sortie est réalisée par un seul fil de connexion 22. Dans la description qui va suivre, on suppose par exemple que les différents signaux d'entrée la, Ib, le et Id sont respectivement appliqués aux gril-5 les des transistors de mémoire Tll, T14, T17 et T20. Dans ces conditions, les différents transistors de mémoire sont aptes à emmagasiner temporairement des informations par suite de la capacité parasite entre ces grilles et le substrat. A l'apparition des impulsions d'horloge él, les transistors de charge T12 10 et T13 du premier bloc de circuits 10 et le transistor de transfert T27 deviennent simultanément conducteurs. En conséquence, un circuit s'établit pour le transfert des informations conservées dans le transistor Tll. Dans le cas où le signal de sortie apparaissant sur le drain du transistor Tll est à un potentiel négatif, la capacité parasite du transistor T23 se charge négativement. 15 En même temps, le transistor T23 est non conducteur. Cet état persiste jusqu'à l'apparition de l'impulsion d'horloge l suivante. Dans ces conditions, tous les autres transistors de charge T12, T13, T15, T16, T18, T19, T21, T22 et tous les autres transistors de transfert T27, T28, T29, T30 sont non conducteurs et, ainsi, l'information conservée dans le transistor Tll n'est pas transférée 20 à d'autres transistors de mémoire que le transistor de mémoire correspondant. Le signal de sortie apparaissant sur le drain du transistor de mémoire T23 est utilisé pour attaquer les étages suivants dans le second bloc 20. Quand l'impulsion d'horloge é2 est appliquée aux transistors de charge T15 et T16 et au transistor de transfert T28, ces transistors T15, T16 et T28 de-25 viennent conducteurs. En même temps, une voie est établie pour transférer l'information contenue dans le transistor de mémoire T14. De cette manière, les informations conservées dans les transistors T17 et T20 sont transférées aux transistors correspondants T25 et T26 sans interférence avec les autres informations. Le montage ci-dessus diffère de la technique classique en ce que, dans 30 celle-ci, chaque point de connexion de la paire de transistors de charge est connecté séparément au transistor de transfert correspondant par une borne exclusive et par un fil de connexion séparé, de sorte qu'un grand nombre de bornes est nécessaire. La figure 3A montre le schéma d'un circuit de mémoire conçuselon le prin-35 cipe de l'invention. Ce circuit comprend une bascule appartenant à un registre à décalage dynamique et comporte deux groupes de trois transistors T31, T32, T33 et T34, T35, T36. Les circuits source-drain de deux paires sont respectivement connectés en série. Le drain du transistor T31, la source du transistor T33 et la grille de ce dernier sont connectés à une première source d'impul-40 sions d'horloge efl. Les grilles des transistors T31 et T32 sont reliées 70 33490 6 2065694 respectivement à une source de signaux d'entrée Sin et à la seconde source d'impulsions d'horloge i2. Comme dans le montage précédent, la source du transistor T34, ainsi que la grille et le drain du transistor T36, sont reliés à la troisième source d'impulsions d'horloge Quand le signal d'entrée à niveau élevé Sin et la première impulsion d'horloge H sont appliqués aux différentes électrodes mentionnées, le transistor T33 devient conducteur. La capacité parasite du transistor T34 se charge au 10 potentiel négatif de l'impulsion d'horloge il à travers le transistor T33. En conséquence, le potentiel de grille du transistor T34 est inconditionnellement négatif, de sorte que l'information précédente est effacée. A l'apparition de la seconde impulsion d'horloge il, les transistors T31 et T32 deviennent conducteurs par suite du potentiel négatif de charge. A l'apparition de cette 15 impulsion d'horloge, la capacité parasite se décharge à travers les transistors T31 et T32 et, ainsi, le potentiel du point A devient nul. Cet état persiste malgré la disparition de la seconde impulsion d'horloge 42. De même, quand la troisième impulsion d'horloge i3 est appliquée, le potentiel du point B est négatif et le potentiel de grille du transistor T34 est nul. En conséquen-20 ce, malgré l'apparition de la quatrième impulsion d'horloge On voit que le mode de fonctionnement ci-dessus permet de décaler le signal d'entrée d'un étage à l'autre sous l'action d'une série d'impulsions d'horloge ayant quatre phases différentes. La figure 4 illustre le mode de fonction-25 nement de la mémoire ci-dessus. La figure 3B montre un circuit de mémoire équivalent à celui de la figure 3A. Le circuit représenté comporte quatre paires de trois transistors en série T37, T38, T39; T40, T41, T42; T43, T443 T45 et T46, T47, T48. Le fonctionnement de ce circuit est à peu près le même que celui de la 30 figure 3A. A la réception de la première impulsion d'horloge il, le signal d'entrée Sin du premier étage est transféré à la capacité de grille du second étage et, à cet instant, la capacité de grille du troisième étage se charge à un potentiel négatif suffisant pour effacer l'information précédente. Ces opérations 35 se répètent sous l'action des seconde, troisième et quatrième impulsions d'horloge il, i3 et ib. Un tel montage logique à phases multiples offre divers avantages, dont l'un est qu'il se prête facilement à une intégration à grande échelle à cause de la réduction des aires actives et de la consommation d'énergie, un autre 40 avantage étant qu'il est conforme au nouveau principe de l'invention par suite 70 33490 7 2065694 de l'utilisation de trains d'impulsions d'horloge de différentes phases. La figure 5 montre un premier mode'd'application des principes de l'invention. Un grand nombre de circuits de bascule,tels que celui de la figure 3B, trouvent une utilisation pratique dans ce mode de réalisation. En effet, ce 5 mode de réalisation constitue un montage efficace dans lequel les différents signaux de sortie des registres à décalage X, Y, W et M intégrés dans le premier bloc 10 doivent être transférés à différentes bornes d'entrée du second bloc 20. Tous les étages de mémoire, à l'exception des derniers étages du registre à décalage X, Y, W et M se composent de bascules du type à deux 10 paires de transistors comme celui de la figure 3A. Les derniers étages se composent dë circuits de Bascule du type à quatre paires, comme celui de la figure 3B et sont divisés en deux groupes Xll, X12, Yll, Y12, Wll, W12, Mil et M12, dont l'un est intégré dans le premier bloc 10 et l'autre dans le second bloc -20. 15 Conformément aux principes de l'invention, chaque dernier étage est divi sé, mais dans une mesure différente, réalisant ainsi la particularité la plus significative de l'invention. C'est ainsi, par exemple, que dans le cas du dernier étage du registre X, les quatre paires de transistors sont intégrées dans le second bloc 20. Dans le cas du registre Y, les trois paires sont in-20 tégrées dans le premier bloc 10, la quatrième paire étant dans le second bloc 20. Dans le registre W, les deux paires sont respectivement intégrées dans le premier et le second blocs 10 et 20. Dans le registre M, une paire est incorporée dans le premier bloc 10, les trois paires restantes étant dans le second bloc -20. Les détails de ce montage sont représentés sur la figure 6. 25 Les figures 7A à 7D montrent divers exemples de l'étage de sortie du premier bloc 10. Le fonctionnement de chaque élément sera facilement compris en se rappelant les explications ci-dessus et la technique classique. La figure 8 montre un second mode de réalisation conforme à l'invention qui se rapporte à un montage comportant un clavier 50 et un dispositif à cir-30 cuits intégrés 60. Selon le principe de l'invention, le groupe de contacts numériques KO à K9 est divisé én deux groupes dans le clavier 50. L'un de ces groupes est commandé par des premiers signaux de coordination tl, le second groupe étant commandé par des signaux de coordination t2. Les contacts de l'un et de l'autre groupes sont reliés ensemble et aboutissent à une borne 35 commune 51 à 55. Le dispositif 60 contient un certain nombre de circuits de mémoire dont chacun se compose d'une bascule du type D, F0 à F10, et deux portes C01 à G102. Ces portes sont commandées par l'un des signaux de coordination Tl et T2. Il va de soi que de nombreuses modifications peuvent être apportées aux 40 exemples représentés et décrits, sans sortir pour autant du cadre de l'invention. 70 33490 2065694 REVENDICATIONS 1.- Montage pour connecter un premier et un second blocs de circuits, dont l'un au moins est un circuit intégré, caractérisé en ce que le premier bloe comporte des moyens de connexion et un certain nombre d'étages de sortie, 5 tandis: que le second bloc comporte des moyens de connexion et un certain nombre d'étages d'entrée, l'étage de sortie du premier bloc et l'étage d'entrée du second bloc qui sont associés l'un à l'autre opérant comme une paire d'étages de sortie et d'entrée, ledit montage comprenant des moyens de liaison internes pour interconnecter lesdits étages d'au moins un bloc et pour relier 10 ces étages connectés en commun aux moyens de connexion de ce bloc, un élément de connexion commun placé entre les moyens de connexion du premier bloc et ceux du second, tin, générateur pour engendrer un.certain nombre de trains de signaux de coordination ayant chacun uné phase différente, et des moyens de commande reliés auxdites paires-d'étages de sortie et d'entrée et au généra-15 teur de'manière qu'une paire d'étages, de sortie et d'entrée soit commandée par des signaux de coordination ayant la même phase, réalisant ainsi une transmission en temps partagé entre lesdites paires par ledit élément de connexion commun. 2.- Montage selon la revendication 1, caractérisé en ce que l'étage d'en-20 trée comporte un élément de mémoire. 3.- Montage selon la revendication ï,- caractérisé en ce que le circuit intégré est du type MOS. 4.- Montage selon la revendication I, caractérisé en ce que les différents éléments de 1'.étage de sortie et de l'étage d'entrée sont commandés simulta- 25 nément par des signaux de coordination"ayant la' même phase pour ouvrir ou fermer une voie entre le premier et le second blocs. 5.- Montage selon la revendication 2, caractérisé en ce que l'étage d'entrée comporté, au moins un transistor à effet de champ du type MOS dont la capacité sert à emmagasiner l'information. 30 6.- Montage selon la revendication 1, caractérisé en ce que l'étage de sortie et l'étage d'entrée utilisent-un système de commande polyphasé. 7.- Montage selon la revendication 6, caractérisé en ce que le système de commande polyphasé se compose de quatre paires d'étages inverseurs. 8.- Montage selon lai revendication 1, caractérisé en ce que le premier 35 bloc se compose d'une matrice de commutation.