FR 2115163 A1 19720707 FR 7137573 A 19711012 71 37573 1 2115163 La présente invention concerne les mémoires monolithiques, et plus particulièrement les mémoires monolithiques constituées par des cellules dè mémoire à charge emmagasinée, celles-ci étant distinguées des cellules de mémoire bistables. 5 Dans une mémoire monolithique, il est souhaitable de réduire au minimum le nombre des composants des différentes cellules de mémoire car cela permet de réduire le nombre d'étapes de fabrication des cellules et la place qu'elles occupent sur le bloc monolithique. Un type de dispositif qui présente à la fois des caractéristiques bistables et une structure très simple, est ^0 un circuit constitué par un transistor NPN et un transistor PNP, la base de chaque transistor étant connectée au collecteur de l'autre. Ce circuit est considéré comme un redresseur commandé à silicium et semblerait convenir parfaitement à l'emmagasinage de données en raison de sa stabilité inhérente. En réalité, ce type de circuit présente de nombreux inconvénients lorsqu'il 15 est utilisé en tant que cellule d? mémoire. En effet, il est extrêmement difficile d'écrire ou de lire des données dans une cellule choisie sans que les données contenues dans les autres cellules ne soient modifiées par les impulsions de demi-sélection ou par les signaux de détection de sortie. Par ailleurs, un tel circuit présente une vitesse de fonctionnement 20 relativement faible, particulièrement au cours d'une opération d'écriture. La présente invention permet de pallier ces difficultés et d'utiliser un tel circuit de façon satisfaisante en tant qu'élément de mémoire. Ce résultat est obtenu en fixant le potentiel à la zone de diffusion du circuit qui, normalement, n'est pas utilisée en tant que borne lorsque le circuit 25 est employé en tant que redresseur commandé à silicium. Le fait de fixer le potentiel de cette façon empêche le circuit de se verrouiller. Ensuite, au lieu d'utiliser la bistabilité inhérente au circuit pour emmagasiner des données, on emmagasine celles-ci dans le dispositif en emmagasinant une charge dans la capacité inhérente des jonctions collecteur-base PN des 30 transistors NPN et PNP. Cette capacité peut être augmentée en agrandissant les zones de jonction ou en dopant fortement les diffusions. L'un des objets de la présente invention est donc de fournir une nouvelle cellule de mémoire à charge emmagasinée. Un autre objet de l'invention est de fournir une cellule de mémoire 35 à charge emmagasinée présentant une vitesse de fonctionnement élevée. Un autre objet de l'invention est de founir une cellule de mémoire à charge emmagasinée à laquelle on puisse accéder rapidement aux fins d'opérations de lecture ou d'écriture. D'autres objets, caractéristiques et avantages de la présente invention 40 ressortiront mieux de l'exposé qui suit, fait en référence au dessin annexé 10 F -â 71 37573 2 2115163 à ce texte, qui représente un motte de réalisation préféré de celle-ci. La figure 1 représente un Schéma électrique d'une mémoire monolithique conforme à la présente invention. La figure 2 est une vue en plan de la configuration monolithique de la cellule de la figure 1. La figure 3 est une vue en coupe prise selon les lignes 3-3 de la figure 2. On a représenté sur la figure 1 une mémoire dans laquelle on accède aux différentes cellules 10 par des lignes de mots X0 à Xn et par des lignes de bits YO à Yn. Les cellules sont identiques et sont adressées de façon identique dans la mémoire. Par conséquent, comme on peut le voir dans le cas de la cellule 10a, chaque cellule est adressée par deux lignes de mùts XO at X1 et par une ligne de bits YO. La ligne XO est connectée à l'émetteur d'un transistor PNP T2, cependant que la ligne X1 est connectée à la fois 15 à la base de ce transistor T2 et au collecteur d'un transistor NPN T1« La ligne de bits YO est connectée à l'émetteur du transistor NPN T1. La base de chaque transistor est connectée au collecteur de l'autre transistor de façon à constituer le circuit précédemment mentionné, mais, comme on le verraplus loin, ce circuit ne se verrouille pas. Au contraire, 20 les données sont emmagasinées dans la capacité de jonction des jonctions collecteur-base PN des transistors T1 et T2. Lorsque cette capacité est déchargée, un 0 binaire est emmagasiné dans la cellule, et lorsque cette capacité est chargée, c'est un 1 binaire qui est emmagasiné dans la cellule. 25 Pour lire les données contenues dans la cellule, on fait passer le potentiel de la ligne cfe mots X1 d'environ 0 volt à une valeur quelconque plus positive. Si la capacité. C est chargée, de telle sorte que le noeud J A soit légèrement positif par rapport au noeud B ou approximativement égal au noeud B, le transistor T1 est rendu conducteur. Lorsque le transistor 3° T1 conduit, la charge de la capacité C^ s'écoule par le transistor T1 et apparaît sous la forme drune impulsion sur la ligne de bits YO. Cela équivaut à lire de façon destructive les données emmagasinées dans la cellule 10a. Si la capacité C^ est chargée négativement de sorte que le noeud A soit plus négatif que le noeud B (une différence de potentiel d'environ 2 à 3 35 volts existant entre les noeuds A et B}, le transistor T1 ne devient pas conducteur et aucun signal n'est produit sur la ligne Y0 lorsque le potentiel de la ligne de mots X1 passe à une valeur suoérieure au r^veau de la masse. Evidemment, pour les amplificateurs de détection associés à la mémoire, la présence d'un signal sur la ligne Y0 signifie qu'un 1 binaire est emmagasiné 40 dans la cellule, cependant que l'absence d'un signal sur cette ligne est 71 37573 3 2115163 interprété comme le fait qu'un 0 binaire est emmagasiné dans la cellule 10a. Une opération d'écriture est effectuée sur une ligne de mots en faisant passer le potentiel de la ligne de mots X1 de 0 volt à une valeur quelconque 5 plus positive et en appliquant simultanément un courant provenant d'une source de courant à la ligne de mots X0 de telle sorte que toutes les cellules sur la ligne de mots reçoivent du courant par l'intermédiaire du transistor T2. En ce qui concerne les cellules dans lesquelles un 0 doit être écrit, on laisse le potentiel de la ligne de bits YO pour la cellule à 0 volt de 10 telle sorte que le transistor T1 transmette le courant provenant de la ligne de mots XO à la ligne de bits YO, faisant ainsi passer le noeud A à un potentiel négatif (d'environ 2 à 3 volts] par raport au noeud B. En ce qui concerne les cellules de la ligne de mots dans lesquelles un 1 doit être errmagasiné, on fait passer le potentiel de la ligne de bits YO de 15 0 volt à un potentiel positif, quelconque, ce qui bloque le transistor T1, le potentiel au noeud A devenant positif (environ 2 volts) par rapport au noeud B. Comme précédemment mentionné, cette cellule de mémoire est une cellule qui ne se verrouille pas et qui utilise la charge emmagasinée dans la capacité 20 Cj pour emmagasiner les données dans la cellule. Si la charge de la capacité Cj n'est pas périodiquement restaurée, elle se dissipe et les données emmagasinées dans la mémoire sont perdues. Pour cette raison, les données doivent être périodiquement régénérées. Cela peut être fait en lisant périodiquement les données emmagasinées dans les cellules et en les écrivant de nouveau 25 dans celles-ci, la régénération consistant donc essentiellement en une opération de lecture suivie d'une opération d'écriture. Comme ces deux opérations ont été précédemment décrites, aucun détail supplémentaire n'est donné ci-après. Une façon de lire et d'écrire des données dans la cellule de mémoire 30 10a et de les régénérer a été décrite ci-dessus. Une autre façon possible d'écrire des données.dans la cellule consiste tout d'abord à effectuer une opération de lecture desctructive sur la ligne de mots choisie afin d'écrire un 0 dans chacune des cellules. Cette opération est la même que l'opération de lecture destructive déjà décrite et est effectuée simultanément 35 sur toutes les cellules de mémoire connectées à la ligne de mots X1. Cette opération d'écriture d'un 0 n'est donc pas répétée ci-après. Un 1 est ensuite écrit dans la cellule de mémoire 10a en aDDliquant un potentiel légèrement négatif à la ligne de mots X1 ceoendant que du courant provenant de la source de courant est appliqué à l'émetteur du transistor T1 dans toutes 40 les cellules dans lesquelles un 1 doit être écrit. A cette fin, il faudrait 71 37573 4 2115163 que la ligne de mots XO forme un angle droit avec la ligne de mots X1, ou, en d'autres termes, soit parallèle à la ligne de bits YO, Les circuits de commande de bits et de mots ainsi que les amplificateurs de détection de cette mémoire sont représentés par les blocs 10 et 12. 5 En effet, ces différents circuits ne font pas partie de la présente invention et il en existe un très grand nombre dans l'art antérieur. On peut voir sur les figures 2 et 3 la façon dont la cellule de mémoire 10a de la figure 1 peut être fabriquée sous une forme monolithique. On fait croître une couche épitaxiale N 14 sur un substrat P 16. Les diffusions 10 de jonction 15 divisent ce substrat en canaux, dans chacun desquels est enterré un sous collecteur N+ disposé au-dessous de la couche épitaxiale. Ce sous-collecteur constitue la ligne de mots X1 pour adresser la cellule de mémoire 10a. Les canaux contiennent deux diffusions P, 22 et 24 pour chaque cellule de la ligne de mots lorsque la diffusion 24 fonctionne dans 15 deux cellules adjacentes. L'une des diffusions 22 contient une diffusion N 26. Cette dernière constitue l'émetteur du transistor T1, cependant que la diffusion P qui la contient constitue la base du transistor T1 et le collecteur du transistor T2. La partie située au-dessus de la couche épitaxiale ne se trouve pas dans le canal et par conséquent constitue le collecteur 20 du transistor T1 et la base du transistor T2, et la diffusion P 24 restante connectée à la ligne de mots XO constitue l'émetteur du transistor T2. Le procédé de fabrication décrit ci-dessus se rapporte au mode de fonctionnement de la cellule initialement décrit. Aucune structure n'est représentée en ce qui concerne l'autre mode de fonctionnement de la cellule. 25 Bien que l'on ait décrit dans ce qui précède et représenté sur le dessin, les caractéristiques essentielles de. l'invention appliquées à un mode de réalisation préféré de celle-ci, il est évident que l'homme de l'art peut y apporter toutes modifications de forme ou de détail qu'il juge utiles", sans pour autant sortir du cadre et de la portée de ladite 30 invention. 71 37573 5 2115163 REVENDICATIONS 1.- Cellule de mémoire caractérisée en ce qu'elle comprend; deux transistors bipolaires, l'un étant du type PNP et l'autre du type NPN, et la base de chacun d'eux étant connectée au collecteur de l'autre, 5 des premiers moyens d'adressage couplés au collecteur de l'un des transistors et à la base de l'autre transistor pour éviter que les transistors ne se verrouillent dans l'un des deux états stables, et des seconds et troisièmes moyens d'adressage couplés respectivement aux émetteurs de chaifue transistor, pour charger et décharger la capacité 10 de la jonction PN des transistors, en relation avec les premiers moyens d'adressage pour emmagasiner, écrire et lire des données dans la cellule de mémoire. 2.- Cellule de mémoire selon la revendication 1, caractérisée en ce que les premiers moyens d'adressage sont couplés au collecteur du transistor 15 NPN et à la base du transistor PNP, et sont maintenus à des potentiels fixes qui empêchent les transistors de se verrouiller dans l'un des deux états stables. 3.- Cel&ule de mémoire selon la revendication 2, caractérisée en ce que les seconds moyens d'adressage sont couplés à l'émetteur du transistor PNP 20 pour fournir du courant à cet émetteur lors d'une opération d'écriture, et en ce que les troisièmes moyens d'adressage sont couplés à l'émetteur du transistor NPN pour une opération de lecture. 4.- Cellule de mémoire selon la revendication 3, caractérisée en ce que les premiers moyens d'adressage élèvent le potentiel du collecteur du 25 transistor NPN pour lire les données emmagasinées dans la cellule de mémoire dans les troisièmes moyens d'adressage, en rendant conducteur le transistor NPN quand la jonction PN est convenablement polarisée, et en ce que les premiers moyens d'adressage rendent non conducteur le transistor NPN quand la jonction PN n'est pas convenablement polarisée. 30 5.- Cellule de mémoire selon la revendication 2, caractérisée en ce que le collecteur, la base et l'émetfeeur du transistor NPN comprennent respectivement un* couche épitaxiale, une première diffusion dans la couche épitaxiale et une seconde diffusion dgns la première di-Ffusion, et en ce que le collecteur, la baee et l'émetteur du transistor PNP comprennent respectivement la 35 première diffusion, la couche épitaxiale, et une troisième diffusion espacée 71 37573 s 2115163 da la prèjuière diffusion.. « : rr 6.- Cellule de mémoire selon la revendication 5, caractérisée en ce que les premiers moyens d'adressage comprennent un sous-collecteur conducteur enterré sous la couche épitaxiale, en ce que les seconds moyens d'adressage S corrprennent un conducteur connecté à la troisième diffusion, et en ce que les troisièmes moyens d'adressage comprennent un conducteur connecté à la seconde diffusion. 7.- fjëmoire monolithique caractérisée en ce qu'elle comprend: plusieurs cellules de mémoire connectées à un dispositif de sortie 10 recevant les informations emmagasinées, chaque cellule comprenant un premier et un second transistors interconnectés, et une capacité associée avec les transistors pour emmagasiner un bit d'information, conformément à l'une quelconque des revendications précédentes, des moyens d'accès connectés aux cellules de mémoire, pour les opéra-15 tions de lecture et d'écriture, une ligne de détection commune connectée au dispositif de sortie, et un dispositif d'entrée connecté aux premiers transistors pour recevoir un signal d'écriture, la capacité étant chargée à un premier état binaire en réponse à l'application d'un signal d'écriture d'un premier niveau, la 20 capacité étant placée dans un second état binaire en réponse à l'application d'un signal d'écriture d'un second niveau, les seconds transistors étant sensibles à des signaux de commande de lecture, pour décharger le signal binaire représentatif du premier état binaire provenant de la capacité, le signal de décharge étant amplifié par le second transistor pour générer 25 un signal de sortie de lecture représentatif d'un premier état binaire sur la ligne de détection commune.