FR 2100705 A1 19720324 FR 7119621 A 19710528 71 19621 1 2100705 La présente invention concerne un circuit logique constitué par une pluralité de circuits logiques élémentaires comportant chacun une paire de transistors à effet de champ à grille isolée du type à enrichissement avec an canal F et un canal N, 5 connectés en relation complémentaire, et plus particulièrement un . circuit logique capable d'effectuer mie opération logiqwe avec résultats simultanés multiples. Le transistor à effet de chaap à grille isolée si^dessus mentionné est essentiellement caractérisé en ce qu'il a en parti-10 culier une résistance d'entrée et de bruit plus élevée et consom-me moins de puissance de veille que, par exemple , les autres transistors bipolaires usuels. En conséquence, au cours des années récentes, 1'utilisation du transistor à effet de champ à grille isolée ou MOS s'est développée pour de nombreuses applications. 15 La figure 1 des dessins ci-annexés illustre un circuit logique "NON-ET/faON-OU" à trois entrées de l'art antérieur utilisant trois paires de transistors à effet de champ à grille isolée du type à enrichissement avec.canaux de types différents connectés en relation complémentaire comme décrit ci-dessus. Dans ce montage, les 20 électrodes de grille G (a p p e 1 é-e s : simplement ci-après"la grille") des trois paires de transistors à. grille isolée du type P et N désignées par IIP-UN., 12P-12N-et 13P-13N sont, pour chaque paire,connectées en commun sur les bornes d'entrée correspondantes 1^, Ij et Igfr Les électrodes de source S (appelées simplement 25 ci-après-Via source")des transistors à effet de champ à grille isolée de type P , 11P,.12P et 13P,sont mises à la masse et les électrodes de^drain D (appelées simplement ci-après "le drain") sont connéctées en commun sur une borne de sortie Commune O. Là source S du transistor à effet de champ à grille isolée de type 30 N, UN dont la-grille G est connectée à. la borne d'entrée 1^ est connectée à la source de polarisation négative -V ayant une tension convenable (habituellement -12 ou -24 volts). Le drain D du transistor à effet de champ à grille isolée UN est connecté à la source S du transistor à effet de champ à grille isolée de ty» 35 pe N, 12N, dont la grille G est connectée à la borne d'entrée I2« Le drain D du transistor à effet de champ à grille isolée 12N est connecté à la source S du transistor à effet de champ à grille isolée de type N, 13N, dont la grille G est connectée à la borne d'entrée Ig. Les électrodes de substrat Sub des transistors à 40 effet de champ à grille isolée de type P, IIP à 13P, sont mises 71 19621 2 2100705 à la masse et les électrodes de substrat Sub des transistors à effet de champ à grille isolée de type N, UN à 13N, sont connectées à la source de polarisation -V, Avec la disposition de circuit logique ci-dessus mention-5 née,lorsque ce circuit est utilisé en logique positive, pour laquelle la tension -V volts de la source positive de polarisation ci-dessus mentionnée est prise comme "O" du niveau logique binaire et la tension de.la masse à zéro volt est prise comme "1" du niveau logique binaire, on n'obtient alors une sortie "O" sur la 10 borne de sortie O que lorsque les bornes d'entrée 1^ à Ig sont toutes alimentées avec "1". Dans tous les autres cas^ on obtient une sortie "1" sur la borne de sortie O. En conséquence, le circuit logique en cause agit comme un circuit de porte logique dit "NON-ET"• A savoir, lorsque les bornes d'entrée 1^ à 1^ sont tou-15 tes alimentées avec une entrée "O", la capacité d'entrée Cin présente entre la borne d'entrée et la masse,comme indiqué par une ligne en pointillé dans la figure 1 (qui est principalement la capacité de grille du transistor à effet de champ à grille isolée correspondant),est chargée au niveau de tension "O", c'est-à-dire 20 -V volts pour amener tous les transistors à effet de champ à grille isolée de type P, IIP à 13P, à l'état conducteur et tous les transistors à effet de champ à grille isolée de type N, UN à 13N, à l'état non conducteur. Il en résulte que la tension de la borne de sortie O est rendue égale à la tension de la masse pour engen-25 drer une sortie "1". Quand,sous une telle condition, les bornes d'entrée 1^^ à Ig sont alimentées avec une entrée "1" alors tous les transistors à effet de champ à grille isolée de type P, IIP à 13P, sont"rendus non conducteurs et tous les transistors à effet de champ à grille isolée de type N, UN à 13N, sont rendus con-30 ducteurs. L'énergie chargée dans la capacité d'entrée Cin est déchargée à travers les transistors à effet de champ à grille isolée du type N correspondants ainsi rendus conducteurs. Il en résulte que la borne de sortie O a une tension égale à la tension -V de la source de polarisation pour produire une sortie "O". 35 Quand l'une quelconque des bornes d'entrée 1^ à Ig est alimentée avec une entrée "O" et les autres avec une entrée "1" alors le transistor à effet de champ à grille isolée de type P correspondant à cette borne d'entrée particulière est rendu conducteur (les autres transistors à effet de champ à grille isolée 40 de type P sont tous non conducteurs) et le transistor à effet de 71 19621 3 feu;ii24 champ à grille isolée de type N correspondant est amené à l'état non conducteur (les autres transistors à effet de champ à grille isolée de type N sont rendus conducteurs). Dans ce cas, la borne de sortie O a une tension égale à la tension de la masse, comme 5 dans le cas où les bornes d'entrée sont toutes alimentées avec une entrée "O", ce qui produit une sortie "1". Lorsqu'on exploite la logique positive ci-dessus mentionnée, le circuit de figure 1 réalise la fonction logique "NON-ET" correspondant à la relation "O" = x 1^ x Ij, .-Inversement lorsque l'on exploite la logique 10 négative pour laquelle l'a tension.-V volts de la source de polarisation est prise pour le "1" du niveau logique binaire et la tension dé la masse zéro volt comme le "O" du niveau logique binaire, alors le circuit de la figure 1 n'assure la production sur la borne de sortie O de la sortie "1" que lorsque les bornes 15 d'entrée 1^ à 1^ sont toutes alimentées avec une entrée "O", Dans tous les autres cas, la borne de sortie O engendre un débit "O". Dans ce cas, le circuit de la figure 1 est connu pour agir comme un circuit dé porte logique "NON-OU". Les tableaux -1 et 2 ci-après donnent les valeurs"vraies quand on assure les exploitations 20 "NON-ET" et "NON-OU". Tableau 1 (NON-ET) Tableau 2 (NON-OU) *1 *2 en H 0 "O" "0" »0" n pi "0" "0" Il £11 lfl" "0" H 3_l» "0" n 3_m "O" n^tt 111" 11 ln ît lit "0" "0" H lit . tl 1*' "0" " 1" tl Itt 1t 1*1 ». i.» "0" tt^lt tf Itt « itt tlQ" *1 *2 *3 o Il Itt «in tt 2_»i "0" tt itt ttltt "0" "O" tt Itt tl QU U "0" "1" "0" "0" »0" "O" ,f 1" Il lit "O" "0" tt itt "0" "0" "0" "O" »T 1*1 "0" "0" "0" »oH TT 11» 71 19621 4 2100705 La figure 2 représente un circuit logique "NON-OU/foCN-BT", à trois entrées de l'art antérieur, utilisant le même type de transistors k effet de champ k grille isolée que dans le cas précédent. Dans la figure 2, la connexion des transistors k effet de 5 champ k grille isolée de type P, IIP k 13P, avec les transistors k effet de champ k grille isolée de type N, 11N à 13N, est inver-sée par rapport k celle qui est utilisée dans le circuit de figu-re 1 et, en conséquence, la borne de masse et la source de polarisation négative à -V volts sont connectées convenablement pour ÎO satisfaire k cet assemblage inverse. A savoir, dans la figure 1, les transistors à effet de champ k grille isolée de type P, IIP à 13P sont connectés en'- parallèle et les transistors à effet de champ à grille isolée de type N, 11N k 13N sont connectés en série tandis que, dans la figure 2, les transistors k effet de champ à 15 grille isolée de type N, 11N à 13N, sont connectés en .parallèle et les transistors k effet de chanp k grille isolée de type P, IIP k 13P, sont connectés en série. Les drains D des transistors à effet de champ à grille isolée de type N, UN à 13N, sont connectés en commun sur la borne de sortie "O" et leurs sources S sont 20 connectées en commun sur la source de polarisation négative -V. La source S du transistor à effet de chanp à porte isolée de type P1, HP, dont la porte G est connectée sur la borne d'entrée 1^ est mise à la masse et le drain D du transistor à effet de champ à porte isolée de type P, 13P, dont la porte G est connectée à la 25 borne d'entrée 1^ est connecté à la borne de sortie O. Avec le circuit ci-dessus mentionné, les transistors à effet de champ k grille isolée de type P, IIP à 13P, et les transistors k effet de champ à grille isolée de type N, UN à 13N, assurent exactement la même action par rapport à des entrées "1" 30 et "O" du niveau logique binaire que dans le circuit de figure 1. Il sera évident en conséquence que le circuit de figure 2 est actionné de la même manière que celui de figure 1, k l'exception du fait que les sorties de la borne de sortie "O" associées avec les exploitations logiques positives et négatives sont inversées par 35 rapport à celles obtenues dans la figure 1. En d'autres mots, le circuit de la figure 2 agit comme un circuit de porte logique "NON-OU" dans l'exploitation logique positive et comme un circuit de porte logique "NON-ET»« dans l'exploita-tion logique négative. Il doit 6tre noté & ce sujet que tous les circuits logi-40 ques de l'art antérieur étaient conçus de aAnière à avoir seule» 71 19621 5 2100705 ment une borne de sortie unique commune à toutes les bornes d* entrée, indépendamment du nombre de ces dernières (généralement plus de deuît) de sorte qu'une tells disposition ne produisait si» raultanément qu'une sortie par rapport à la logique positive ou 5 négative, à savoir assurait seulement une fonction unique par rapport à la logique positive négative. Cependant, lorsque le circuit logique ci®dessus mentionné est mis en oeuvre en pratique, il est souvent souhaitable d'obtenir la sortie de la logique positive ou négative jusqu'à une 10 borne d'entrée donnée, en supplément de la sortie de la logique positive ou négative par rapport à toutes les entrées. La présente invention a été conçue en fonction de cette situation et elle,a pour but de fournir un circuit logique dans lequel chaque circuit logique élémentaire comporte une borne d' 15 entrée et une borne de sortie, ce qui permet d'obtenir simultanément un nombre n de sorties logiques positives et un même nombre de sorties logiques négatives lorsque le circuit en cause comporte un nombre n de bornes d'entrée , de manière à produire le même nombre de sorties logiques positives ou négatives jusqu'à une ' 20 borne d'entrée donnée. Selon un aspect de la présente invention, celle-ci a pour objet un circuit logique comprenant une pluralité de circuits logiques élémentaires connectés en relation complémentaire dans chacun desquels est utilisée une paire de transistors à effet 25 de champ à grille isolée du type à enrichissement ayant un canal P et un canal N, les grilles des transistors à effet de champ à porte isolée formant une paire.étant connectées à la borne d'entrée correspondante et soit les drains, soit les sources des dits transistors à effet de champ à grille isolée formant une paire 30 étant connectés à la borne de sortie correspondante; des moyens pour mettre à la terre soit les sources, soit les drains des transistors à effet de champ à grille' isolée de type P des circuits logiques élémentaires; des moyens pour connecter soit la source,soit le drain du transistor à effet de champ à grille 35 isolée du type N d'un premier circuit logique élémentaire sur une source de polarisation négative et soit la source, soit le drain du transistor à effet de champ à grille isolée de type N du second . circuit logique élémentaire et des circuits logiques élémentaires suivants .à la .borne de sortie du circuit logique élémentaire res-40 pectif immédiatement précédent; des moyens pour mettre à la masse 71 19621 6 2100705 les électrodes de substrat des transistors à effet de champ à grille isolée de type P des circuits logiques élémentaires et pour connecter celles des transistors à effet de champ à grille isolée de type N des dits circuits élémentaires à la source de polarisa-5 tion négative, et un moyen qui, quand les bornes d'entrée des circuits logiques élémentaires sont alimentées avec des entrées combinées sous des formes arbitraires, entrées pour lesquelles la tension de la masse et la tension de la source de polarisation négative sont prises comme "1" et "O" respectivement du niveau 10 logique binaire ou inversement, est capable de produire sur les bornes de sortie des sorties logiques correspondant aux circuits logiques élémentaires associés. La présente invention sera mieux comprise à la lecture de la description détaillée faite ci-après avec référence aux dessins 15 ci-annexés dans lesquels : Fig. 1 illustre le circuit logique NON-ET/toON-OU de l*art antérieur utilisant des transistors à effet de champ à grille isolée; Fig. 2 représente un circuit logique NON-OU/faON-ET de 1 * 20 art antérieur utilisant des transistors à effet de champ à grille isolée; Fig. 3 représente un circuit logique NON-ET/toON-ÛU utilisant des transistors à effet de champ à grille isolée selon un mode de réalisation de l'invention; 25 Fig. 4 illustre un circuit logique NON-OU/faON-ET utilisant des transistors à effet de champ à grille isolée selon un autre mode de réalisation de l'invention; Fig. 5 illustre un circuit logique OU/ET selon encore un .autre mode de réalisation de l'invention; 30 Fig. 6 représente un circuit logique ET/OU selon un mode de réalisation supplémentaire de l'invention; Figs. 7 et 8 illustrent des circuits logiques NON-ET/NON-OU et NON-OU/faON-ET selon l'invention pour le traitement d'un nombre n d'entrées et 35 Figs.9, ÎO, 11 et 12 sont des circuits logiques conformes A l'invention améliorés par rapport à ceux des figures 3, 4, 7 et 8 respectivement. On décrira avec référence aux dessins ci-annexés des modes de réalisation du circuit logique, utilisant des transistors 40 à effet de champ à grille isolée, conforme à Aa présente invention. 71 19621 7 2100705 Se référant à la figure 3 qui illustre un circuit NON-ET/ NON-OU à trois entrées, selon un mode de réalisation de l'invention, trois paires de transistors à effet de champ à grille isolée du type à enrichissement, chaque paire étant constituée d'un type 5 P et d'un type N, telles que 21P-21N, 22P-22N,et 23P-23N sont connectées pour constituer des premier à troisième circuits logiques respectivement. Les grilles *G des transistors à effet de champ à grille isolée des types P et N de chaque circuit logique élémentaire, ÎO 21 â. 23, sont connectées en commun respectivement sur les première à troisième bornes d'entrée correspondantes I , ï^2 et 1^3* Les drains D des dits transistors à effet de champ à grille isolée sont connectés en commun pour chaque paire sur les première à troisième bornes de sortie O^ , 0^2 et O^^ correspondantes et 15 les sources S des transistors à effet de champ à grille isolée du type P sont mises à la masse. La source S du transistor à effet de champ à grille isolée de type N, 21N, du premier circuit logique élémentaire 21 est connectée à une source de polarisation négative -V ayant une tension convenable (en pratique on préfère 20 -12 ou -24 volts). La source S du transistor à effet de champ à grille isolée de type N, 22N, du second circuit logique élémentaire 22, est connectée à la première borne de sortie O^ et la source du transistor à effet de champ à grille isolée de type N, 23N, du troisième circuit logique élémentaire 23 est connectée à 25 la seconde borne de sortie O^. Les électrodes de substrat Sub des transistors à effet de champ à grille isolée de type P, 21P à 23P, sont mises à la masse et les électrodes de substrat Sub des transistors à effet de champ à grille isolée de type N, 21N à 23N, sont connectées à la source de polarisation négative -V. 30 Avec le circuit ci-dessus mentionné conforme à l'inven tion, lorsque l'on effectue une exploitation logique positive pour laquelle la tension -V,volts de la source de polarisation est prise pour le "O" du niveau logique binaire et la tension zéro volt de la masse pour le "1" du niveau logique binaire, les transis-35 tors à effet de champ à grille isolée de type P, 21P à 23P, sont tous rendus conducteurs et ceux de type N, 21N à 23N, sont tous rendus non conducteurs lorsque les bornes d'entrée 1^ à 1^ sont toutes alimentées avec l'entrée "O". En conséquence, les bornés de sortie O^ à 013 ont une 40 tension égale à la tension de la masse pour engendrer une sortie 71 19621 8 2100705 "1". Inversement, lorsque les bornes d'entrée I«^ à sont toutes alimentées avec une entrée "1", les transistors à effet de champ à grille isolée de type N, 21N à 23Nf sont amenés à 1* état conducteur et les transistors à effet de champ à grille iso-5 lée de type P, 21P à 23P, sont à l'état non conducteur. Il en ré» suite que les bornes de sortie à présentent une tension égale à la tension -V volts de la source de polarisation pour engendrer une sortie. "O". Lorsque l'une quelconque des bornes d'entrée 1^ à I13 10 est alimentée avec une entrée "O" (les autres étant alimentées avec une entrée "1") alors le transistor à effet de champ à grille isolée de type P correspondant à la dite borne d'entrée est rendu conducteur (les autres étant rendus non conducteurs) et le tran-. sistor à effet de champ à grille isolée de type N correspondant . 15 à la dite borne d'entrée particulière est amené à l'état non conducteur (les autres étant rendus conducteurs). En conséquence, les circuits logiques élémentaires 21 à 23 de figure 3 agissent comme une sorte de circuit inverseur dans lequel l'entrée et la sortie sont inversées en phase, en produisant une sortie NON-ET à partir 20 de la troisième borne de sortie O^»ce qui donne la relation O^g = *llx*12x*13 exactement comme avec le circuit conventionnel. A savoir, jusqu'à ce point, le circuit de la présente invention assure la même fonction que celui de l'art antérieur. La différence entre le circuit actuel en cause (figure 3) et celui con-25 ventionnel (figure l) est que la première borne de sortie O^ produit une sortie O^ = 1^ dérivée de l'inversion du signal d'entrée et la seconde borne de sortie O12 engendre une sortie NON-ET correspondant à la relation O^g = *HX*12 * conséquence le circuit de la figure 3 conforme à l'invention assure trois fonc-30 tions NON-ET: 0^ = °12 = IllXl12 °13 = Illxl12xl13 Lorsque l'on effectue une exploitation logique négative dans laquelle la tension -V volts de la source de polarisation est 35 prise pour le "1" du niveau logique binaire et la tension de la masse de zéro volt est prise pour le "O" du niveau logique binaire, alors le circuit de la'figure 3 effectue de façon évidente trois opérations NON-OU: 71 19621 9 2100705 °n - Tn °12 = Ill+I12 °13 = 111+I12+I13 Les tableaux 3 et 4 ci-après donnent les valeurs vraies associées avec les opérations NON-ET et NON-OU Tableau 3 (NON-ET) Tableau 4 (NON-OU) X11 1 M 1 M 1 M 1 1 i H 1 M 1 U 1 1 r — 1 H 1 H 1 O 1 °12 °13 "0" "O" ItQtt Il lit "1" Il ltt "O" >•0" tl^tl ttltf ttp tt lit "0" mu "0" tt Itl tt lit tl 1« "O" "i" tt pt tt lit "lfl tt ltt Il 111 IIQ" "0" "O" "l" Il lit tf Itt "0" IIJII "0" tl ltt Il ltt «IM n i»» »0" "0" "0" II 1« Il pt Il lit "Ow "0" «Qtl 10 15 *11 1 H 1 M 1 N 1 r 1 1 co 1 H » H 1 °11 °12 °13 tl Itl tl ltt tt ltt "0" "0" "0" tt ltt ttl« "0" "0" "0" »»o« tt ltt "On Il 1« "O" "0" "0" tt ltt "0" "0" "0" tl 0" "0" "0" ttltf 11 lt» 11 ltt »0" »0M MO" "l" "0" VI 1« "0" "0" "O" "O" ttltl "l" Il 11» »«0" "0" "0" "O" Il 111 «t 1»» Itl»» 71 19621 10 2100705 La figure 4 illustre un circuit logique NON-OU/NON-ET selon un autre mode de réalisation de la présente invention. Le transistor à effet de champ à grille isolée de type P, 21P, et le transistor à effet de champ à grille isolée de type N, 21N, du 5 premier circuit logique élémentaire 21, sont connectés de la même manière que dans la figure 3, Toutefois, la source S du transistor à effet de champ à grille isolée de type P, 22P, du second circuit logique élémentaire 22 n'est pas mise k la masse comme dans la figure 3 mais est connectée à la première borne de sortie ÎO O^. La source S du transistor k effet de champ à grille isolée de type N, 22N, n'est pas connectée à la première borne de sortie comme dans la figure 3 mais est connectée à la source de polarisation négative -V. La source S du transistor à effet de champ à grille isolée de type P, 23P, du troisième circuit logi-15 que élémentaire 23 n'est pas misa à la masse comme dans la figure 3 mais est connectée à la seconde borne de sortie et la source S du transistor k effet de champ à grille isolée du type N, 23N, est connectée k la source d'alimentation négative -V au lieu d'être connectée à la seconde borne de sortie comme dans la 20 figure 3. En conséquence, il sera évident d'après la description qui précède que, à l'inverse du circuit de la figure 3, le circuit de la figure 4 assure dans l'exploitation logique positive trois fonctions NON-OU : °11 = ~1 25 012 = I11+I12 °13 = Ill+I12+I13 et dans l'exploitation logique négative trois fonctions NON-ET : °11 S~ 30 °12 S I11*I12 °13 = IllxI12xI13 La figure 5 illustre un circuit OU/ET selon encore un autre mode de réalisation de la présente invention. Les transistors à effet de champ à grille isolée de .type P, 21P à 23P, et les 71 19621 » 11 2100705 transistors à effet de champ à grille isolée de typé N, 21N à 23N, des circuits logiques élémentaires 21 à 23 aussi bien que leurs sources S et leurs drains D,sont connectés en relation inverse par rapport au circuit de la figure 3. Les sources S des transis-5 tors à effet de champ à grille isolée formant une paire 21P-21N, 22P-22N -et 23P-23N sont connectées pour chaque paire à la borne de sortie correspondante et®i3* Les drains D des transis tors k effet de champ k grille isolée de type N, 21N à 23N, sont mis à la masse. Le drain D du transistor à effet de champ à grille 10 isolée de type P, 21P, est connecté à la source de puissance de polarisation négative -V. Le drain D du transistor à effet de champ à-grille isolée de type P, 22P, est connecté à la première borne de sortie O^ et le drain D du transistor à grille isoléë de type P, 23P, à la seconde borne de sortie 012» 15 Quand, avec la disposition de circuit ci-dessus mentionnée, la borne d'entrée d'un circuit logique élémentaire donné parmi ceux 21 à 23 est alimentée avec une entrée "O", le transistor à effet de champ k grille isolée de type P du circuit logique élémentaire correspondant est rendu conducteur et le transistor à 20 effet de champ à grille isolée de type N de celui-ci est rendu non conducteur. En conséquence, la borne de sortie du dit circuit logique élémentaire a une tension égale à la tension -V volts de la source de polarisation négative pour produire une sortie "O" avec la même phase que l'entrée. Inversement lorsque la borne d* 25 entrée d'un circuit logique élémentaire donné est alimentéeavec l'entrée "1", le transistor à effet de champ à grille isolée de type N du circuit logique élémentaire correspondant est rendu conducteur' et le transistor à effet de champ à grille isolée de type P est rendu non conducteur, ce qui produit une sortie "1" 30 ayant la même phase que l'entrée. En conséquence, les circuits logiques élémentaires de la figure 5 fournissent une sortie ayant la même phase que l'entrée, a contrario du cas de la figure 3 dans laquelle les circuits logiques unitaires agissent comme un inverseur engendrant des signaux de sortie ayant une phase inver-35 se de celle des signaux d'entrée, mais, sur tous les autres points, ils fonctionnent de la même manière que dans la figure 3. En conséquence, l'homme de l'art comprendra facilement que le circuit de la figure 5 assure dans l'exploitation logique pôsitive trois ' fonctions OU t 71 19621 12 2100705 °n = Tn °12 = Ill+I12 °13 = IH+I12+I13 à savoir agit comme un circuit de porte logique OU et assure, 5 dans l'exploitation logique négative, trois fonctions ET t °H = In *• °12 = IllXl12 °13 = IllXl12Xl13 c'est-à-dire agit comme un circuit de porte logique ET. ÎO Les tableaux 5 et 6 représentent les valeurs vraies asso ciées avec les opérations OU et ET. Tableau 5 (OU) Tableau 6 (ET) 1 M 1 M 1 M 1 _ 1 *12 I13 °n 1 - 1 (M 1 "H 1 o 1 °13 M î £ i 1 *13 °11 °12 °13 "0" tl 0" "0" "0W "0" "O" tt p Il 111 «1» «lit ti i»t tt in "O" tt Qtt II lit "O" ItQlt tt 1« n nt «n» "0" 11 ltt n lit "O** "0" Il ltt il 0" "0" ti m tt lit 11 ltt "0" tt ltt n itt "0" "0" "O" "1" "1" "0" « i« nitt «ltt "0" "O" 111" "0" HQ» ii ^11 «0» »on Il !« « in It ltt «0»» II lit 1t ltt "0" "0" "0" n in "0" « i" Il ltt tt ut Il lit «oM Il 111 "0" "0" "0" "O" u "O" H Itl t» ut » 1** "O" "O" ni» "0" "O" "O" n in tf J[H H II111 M lit n itt ttQtt "0" "0" "0" 110" "0" 15 20 71 19621 13 2100705 La figure 6 représente un circuit logique et/ou selon encore un autre mode de réalisation de la présente invention. Les transistors à effet de champ à grille isolée de type P, 21P à 23P, et les transistors à effet de champ à grille i-solée de type N, 5 21N k 23N, aussi bien que leurs sources S et leurs drains D sont connectés en relation inverse par rapport aux circuits de figure 4, Le circuit de figure 6 engendre une sortie ayant la même phase que l'entrée, comme dans la figure 5, et, sous tous les autres points, il fonctionne de la même manière que dans la figure 4, lO A savoir, le circuit de la figure 6 agit en exploitation logique positive comme un circuit de porte logique "et" assurant les trois fonctions "et" î °11 H H H II °12 XllXl12 15 °13 = ïnxl12xl13 et agit en exploitation logique négative comme un circuit de porte logique "OU" effectuant les trois opérations "OU" : °11 " IH °12 = I11*I12 20 °13 = Ill+I12+I13 La figure 7 représente la disposition générale d'un circuit logique "NON-ET"/"NON-OU" conforme à l'invention ayant un nombre arbitraire n d'entrées, dans lequel sont prévus un nombre n de circuits logiques élémentaires 21 à 2n. Comme cela ressort 25 de la description de la figure 3, le circuit de la figure 7 assure au cours de l'exploitation logique positive un nombre n de fonctions "NON-ET" x °11 °12 = I11XI12 30 013 = I11xI12xIi3 °ln * I11XI12XI13X * * * Iln 71 19621 14 2100705 et effectue au cours de l'exploitation logique négative un nombre n de fonctions "NON-OU" : °12 S Ill+I12 °13 = Ill+I12+I13 °m = In+Ii2+Ii3+ • * * Im La figure 8 illustre la disposition générale d*un circuit logique "NON-OU"/"NON-ET" conforme à l,invention ayant un nombre arbitraire n d'entrées dans lequel sont prévus un nombre ÎO n de circuits logiques élémentaires 21 à 2n. Comme cela ressort de la description de la figure 4, le circuit de la figure 8 assu> re»au cours de l'exploitation logique positivé, un nombre n de fonctions "NON-OU" : °11 " hl 15 °12 = Ill+I12 °13 = Ill+I12+I13 °ln = Ill+I12+I13+ * * * Iln et effectue en exploitation logique négative un nombre n de fonctions "NON-ET" : 20 °ll = ~1 °12 3 IllxI12 O S X xi xi 13 AllA12Xi13 °ln = IllxI12xI13x • * * Iln La figure 9 représente un circuit amélioré par rapport à 25 celui de la figure 3* En ce qui concerne la combinaison des 71 19621 15 2100705 entrées 1^ = "O" , I 2 = "1" et I13 = "O" au cours de l'exploitation logique positive de la partie du circuit de la figure 9 correspondant à celui de la figure 3 , les transistors à effet de champ à grille isolée 21P, 22N et 23P sont rendus conducteurs et 5 les transistors à effet de champ à grille isolée 21N , 22P et 23N, sont rendus non conducteurs. Considéré depuis la borne de sortie 012, le transistor à effet de chanp à grille isolée de type N, 22n, assume en conséquence un régime de fonctionnement dit à sour-ce-suiveuse (ou fonctionnement à détection de grille inverse). 10 II en résulte que la tension appliquée sur la borne de sortie °12 par le transistor à. effet de champ à grille isolée de type N , 22N, ainsi rendu conducteur n'â pas le niveau de la mise à la terre recherché et prend la forme d'une tension de seuil VthN modulée comme indiqué par l'équation suivante : dans laquelle : A et B sont des valeurs déterminées par la forme et la constante physique du transistor à effet de champ à grille iso-20 lée de type N , 22N ; tfg est le niveau de surface, du substrat semi-conducteur du dit transistor à effet de champ à grille isolée du- type N,22N ; VBG est tens^on polarisation de 1'électrocbcfesubstrat Sub par rapport à la tension de source du dit transistor à effet 25 de champ à grille isolée du type N , 22N , (dans le circuit de la figure 9, Vgç est réglé à -V volts). La raison pour laquellejdans le cas ci-dessus,le transistor à effet de champ h grille isolée du type N , 22N , fonctionne selon le régime à source suiveuse,résulte du fait que les tensions 30 de la source S et du drain D sont voisines de la tension de la masse et présentent un niveau qui diffère de la tension -V volts de l'électrode de substrat Sub. L'apparition de tels niveaux de tension différents amène la borne de sortie 0^2 ^ être alimentée avec la tension de seuil VthN atténuée par une chute de tension, 35 avec la possibilité en résultant que la lecture soit effectuée de façon erronée ou empêchée. Les sources S et drains D des autres transistors k effet de champ à grille isolée de type P, 21P et 23P, 15 (1) 71 19621 16 2100705 déjà rendus conducteurs ont une tension voisine du niveau de la nasse et les électrodes de substrat Sub de ceux-ci sont de plus alimentées avec la tension de la masse. En conséquence, les transistors à effet de champ à grille isolée 21P et 23P ne présentent 5 pas le régime à source suiveuse ci-dessus mentionné mais ont un régime avec source à la masse de sorte qu'il ne se produit aucune chute de tension dans la tension alimentée aux bornes de sortie °11 et ^13 Par Xes transistots à effet de champ à grille iso lée 21P et 23P, ce qui empêche la lecture d'être effectuée de fa-10 çon erronée ou rendue impossible* De même, dans le cas où I1]L = "0" , I12 = "O" et I13 « «1» le transistor à effet de champ à grille isolée du type N, 22N, du second circuit logique élémentaire présente le régime à source suiveuse. Dans les cas de 1^ = nl" , 1^ = "O" et I^3 = "1" ét 15 = "O" , I12 = G* = Ml",le transistor à effet de chanp à grille isolée de type N , 23N, du troisième circuit logique unitaire prend le régime à source suiveuse comme dans le cas précé-dent, ce qui empêche la tension voulue d'être alimentée sur là borne de sortie O^. 20 En ce qui concerne l'exploitation logique négative, le transistor à effet de. champ à grille isolée de type N , 22N , du second circuit logique élémentaire-prend le régime à source suiveuse sous les conditions correspondant aux deux conditions dans 1'exploitation logique positive, c'est-à-dire les cas de 25 IX1 = "1" , I12 = "O" et I13 = "1" et In = "1" , I12 = "1" et I13 = "O". Le transistor à effet de champ à grille isolée de type N , 23N , du troisième circuit logique élémentaire présente également le dit régime à source suiveuse sous les conditions corresw pondant aux deux conditions dans l'exploitation logique positive, 30 c'est-à-dire dans les cas de I., = "O" , I,_ = "1" et I, -, - M0" XI ±2 13 et I1X = "1" , I12 = "O" et Il3 = "O". _ Le circuit de la figure 9 est en conséquence conçu de manière à empêcher l'un quelconque des transistors à effet de champ à grille isolée de présenter un tel régime à source suiveuse et 35 à lui permettre de prendre un régime équivalent au régime avec source à la masse quelle que soit la manière dont les entrées sont combinées. A savoir, entre la première et la seconde bornes de sortie O^ et 012 est connecté en parallèle le circuit source» drain d'un transistor à effet de champ à grille isolée de type P 71 19621 17 2100705 additionnel, 31P, ayant un type de canal opposé, .dans le cas de la figure 9, au transistor à effet de champ à grille isolée de ' type N, 22N, du second circuit logique élémentaire 22 qui est disposé entre les dites bornes de sortie et 0^2 pour assu- 5 rer les fonctions logiques NON-ET/foON-OU ci-dessus mentionnées, La borne d'entrée 21 du dit transistor à effet de champ à grille isolée de type P additionnel, 31P, est alimentée avec la même entrée que celle qui est appliquée sur la borne d'entrée 1^ du premier circuit logique élémentaire 21. 10 Entre les seconde et troisième bornes de sortie 012 et . 0^2 sont connectés en parallèle les circuits source-drain de deux transistors à effet de champ à grille isolée du type P additionnels 41P et 42P, chacun ayant un type de canal opposé, dans le cas de la figure 9, à celui du transistor à effet de champ à grille 15 isolée de type N, 23N, du troisième circuit logique élémentaire 23 qui est disposé entre les dites bornes de sortie 0^2 et 0^3« Les bornes d'entrée et I^2 des deux dits transistors à effet de champ à grille isolée de type P additionnels, 41P et 42P, sont alimentées séparément avec lés mêmes entrées que celles qui sont 20 appliquées sur les bornes d'entrée 1^ et I12 respectivement des premier et second circuits logiques élémentaires 21 et 22, Avec la disposition de circuit de figure 9, le transistor à effet de champ à grille isolée dé type N, 22N, du second circuit logique élémentaire 22 présente le régime de fonctionnement 25 à source suiveuse seulement lorsque la borne d'entrée 1^ du' premier circuit logique élémentaire 21 est alimentée avec "O" dans l'exploitation logique positive (ou inversement avec "1". dans 1* exploitation logique négative). Quand, en conséquence, la même entrée "O" ou "1" est alimentée au transistor à effet de champ à 30 grille isolée additionnel 31P, le dit transistor à effet de champ à grille isolée 31P est rendu conducteur avec unrégime de fonctionnement avec source à la masse, ce qui permet à la borne de sortie 0^2 d'être alimentée avec la tension de masse convenable. D'autre part, le transistor à effet de champ à grille iso-35 lée de type N, 23N, du troisième circuit logique élémentaire 23 prend le régime de fonctionnement à source suiveuse lorsque la borne d'entrée du premier- circuit logique élémentaire 21 est alimentée avec une entrée "O" et également lorsque la borne d'entrée Ij2 du second circuit logique élémentaire 22 est alimentée 40 avec une entrée **0" lorsque l'un ou l'autre cas se produit au- 71 19621 18 2100705 cours de l'exploitation logique positive (ou inversement "1" dans l'exploitation logique négative). Quand, en conséquence, on connecte entre les seconde et troisième bornes de sortie 012 et 0^3 deux transistors k effet de champ à grille isolée du type P, 5 41P et 42P, destinés à être alimentés avec les dites entrées "O" ou "1", alors ces transistors à effet de champ à grille isolée 41P et 42P sont toujours rendus conducteurs avec le régime de source à la masse, si le transistor à effet de champ à grille isolée du type N, 23N, du troisième circuit logique élémentaire pré-10 sente le régime à source suiveuse, ce qui assure une tension de mise à la masse convenable sur la borne de sortie 0^3« En ce qui concerne l'exploitation logique positive (fonction NON-OU), le circuit de la figure 4 amène, comme dans la figure 3, le transistor à effet de champ à grille isolée de type 15 P, 22P, du second circuit logique élémentaire 22 à présenter un tel régime de source suiveuse, comme vu depuis la borne de sortie 012 , dans les cas où IX1 = "1" , I12 = "O" et I13 = "1" et Ï11L - "1" , I12 = "O" et I13 = "O". De façon similaire, le transistor à effet de champ k grille isolée de type P, 23P, du troi-20 sième circuit logique élémentaire 23 prend le régime à source suiveuse, tel que vu depuis la borne de sortie 0^3, dans les cas où 1^ a "O" , I12 ■ "1" et I13 = "O" et 1^ = "1", I12 = "1" et I^3 = "O". En conséquence,quand les bornes d'entrée 1^ à I^3 sont alimentées avec des entrées combinées selon les quatre 25 formes ci-dessus mentionnées, la borne de sortie 0^2 ou 0^3 n'est pas alimentée avec la tension de source de polarisation -V volts désirée mais avec la tension de seuil VthP du transistor à effet de champ à grille isolée de type P, modulée comme indiqué par 1* équation suivante, sous une forme atténuée par une chute de ten-30 sion. I °12 ou °13l*1 V - VthP I *) . . | > (2) \VthPjoC JA + BV^S + V^ , I ^ Se référant à la disposition du circuit de figure 4, le transistor à effet de champ k grille isolée de type P, 22P, du 35 second circuit logique élémentaire 22 présente le régime à source suiveuse dans les cas où = "O" , I^2 « "1" et I13 = "O" et *11 * * *12 m ***'* *13 = correspondant aux deux condi- i . 71 19621 19 2100705 tions de l'exploitation logique positive et le transistor à effet de champ à grille isolée du type P, 23P, du troisième circuit logique élémentaire 23 présente, de façon similaire, le régime à source suiveuse dans les cas où 1^ = "1" , I^2 = "O" et I^ = "1" 5 et I = "O" , I12 = "O" et I13 = "1". Le transistor à effet de champ à grille isolée du type P, 22P, du second circuit logique élémentaire 22 prend le régime à source suiveuse dans l'exploitation logique positive seulement lorsque la borne d'entrée 1^ du premier circuit logique élémen-10 taire 21 est alimente? avec une entrée "1" (ou inversement avec une entrée "O" dans l'exploitation logique négative). D'autre part le transistor à effet de champ à grille isolée P, 23P^ du troisième circuit logique élémentaire 23 présente le régime à source suiveuse dans l'exploitation logique positive 15 lorsque la borne d'entrée 1^ du premier circuit logique élémentaire 21 est alimentés avec une entrée "1" et également lorsque la borne d'entrée I^2 du second circuit logique 'élémentaire 22 est alimentée avec l'entrée "1". (ou inversement avec l'entrée "O" dans l'exploitation logique négative). 20 Le circuit de la figure 10 est amélioré de manière à em pêcher les transistors à effet de champ à grille isolée de type P, 22P ét 23P, de prendre le régime à source suiveuse dans le cas où ils soit alimentés avec certaines combinaisons d'entrée comme cela se produit dans le circuit de la figure 4 et permettre-aux dits 25 transistors à effet de champ à grille isolée du type P, 22P et 23P, de présenter de façon certaine le régime avec source à la nasse. Conformément à la disposition de circuit de la figure 10, on prévoit, entre les première et seconde bornes de sortie G11 30 et 012»un transistor à effet de champ à grille isolée de type N additionnel, 31N, dont le circuit source-drain est disposé en parallèle avec le transistor à effet'de champ à grille isolée de type P, 22P, du second circuit logique élémentaire 22 ayant son circuit source-drain connecté entre les première et seconde bornes 35 de sortie O^ et 012# La borne d'entrée du dit transistor à effet de champ à grille isolée de type N additionnel, 31N, connectée à la grille G»est alimentée avec la même entrée que celle qui est appliquée sur la borne d'entrée 1^ du premier circuit logique élémentaire 21. De plus, entre les seconde et troisième 71 19621 20 2100705 bornes de sortie 0^2 et 013 sont prévus deux transistors à effet de champ à grille isolée de type N additionnels, 41N et 42N, dont les circuits source-drain sont disposés en parallèle avec le transistor à effet de champ à grille isolée de type P, 23P, du 5 troisième circuit logique élémentaire 23 ayant son circuit source-drain connecté entre les dites seconde et troisième bornes de sortie 012 et °i3* Les bornes d'entrée I31 et I^2 connectées sur les grilles G des dits transistors à effet de champ à grille isolée de type N, 41N et 42N, sont alimentées séparément avec ÎO les mêmes entrées que celles qui sont appliquées sur les bornes d'entrée 1^ et I^2 respectivement, des premier et second circuits logiques élémentaires 21 et 22. Conformément à la disposition de circuit de la figure 10, lorsque le transistor à effet de champ à grille isolée de type P, 15 22P, du second circuit logique élémentaire 22 prend le régime à source suiveuse lors d'alimentations d'entrée combinées sous les formes ci-dessus mentionnées, le transistor à effet de champ à grille isolée de. type N additionnel, 31N, connecté en parallèle avec le dit transistor à effet de champ à grille isolée de type 20 P, 22P, est toujours rendu conducteur pour présenter le régime avec source à la masse, ce qui permet à la borne de sortie 0^2 d'être alimentée avec une tension de source de polarisation -V convenable. De façon similaire, lorsque le transistor à effet de champ à grille isolée de type P, 23P, du troisième circuit logique 25 élémentaire 23 présente le régime à source suiveuse lors de 1* alimentation d'entrées combinées sous les formes spécifiées ci-dessus, alors l'un ou l'autre des deux transistors à effet de champ à grille isolée de type N additionnels, 41N et 42N, connectés chacun en parallèle avec le dit transistor à effet de champ 30 à grille isolée 23P, est rendu de façon certaine conducteur pour prendre le régime avec source à la masse, ce qui permet d'alimenter la borne de sortie 0^3 Avec la tension de source de polarisation -V convenable. En ce qui concerne le circuit de porte logique NON-ET/ 35 NON-OU normalisé ayant un nombre n de bornes d'entrée et le même nombre de bornes de sortie que dans la figure 7, les transistors à effet de champ à grille isolée de typeN,22N, 23N ... 2nN des second, troisième, ... nième circuits logiques élémentaires 22, 23 ... 2n présentent de façon similaire le régime à source sui-40 veuse lors de l'alimentation d'entrées combinées sous les formes 71 19621 21 2100705 spécifiées ci-dessus mentionnées. Pour éliminer l'apparition du dit régime, il est prévu un transistor à effet de champ à grille isolée de type P additionnel, 31P, ayant son circuit source-drain connecté entre les première et seconde bornes de sorties et 5 0^2 comme illustré dans la figure 11. Egalement, entre les seconde et troisième bornes de sortie 0^2 et O13 sont prévus deux transistors à effet de champ à grille isolée de type P additionnels, 41P et 42P, ayant leurs circuits source-dràin connectés entre les dites seconde et troisième bornes de sortie 012 et 10 De la même manière sont prévus, entre les bornes de sortie et 0^n d'ordre (n-1) et(n), un nombre (n-l) de transistors à effet de champ à grille isolée de type P additionnels dont les circuits source -drain sont-connectés entre des dites bornes de' sortie et 0^n. Les dits transistors à effet de champ à 15 grille isolée additionnels sont alimentés séparément avec les mêmes entrées que celles qui sont appliquées sur les bornes d' entrée immédiatement précédentes respectivement.. Conformément à la disposition de circuit de la figure 11, lorsque les transistors à effet de champ à grille isolée de type 20 N, 22N, 23N ... 2nN, présentent•le régime à source suiveuse lors de l'alimentation d'entrées combinées sous les formes citées ci-dessus sur les bornes d'entrée 1^ , I^2 , I13 ... » Iln , alors au moins l'un des transistors à effet de champ à grille isolée de type P. additionnels, connectés en parallèle avec le 25 transistor à effet de champ à grille isolée du type N, sera toujours conducteur pour présenter le régime avec source à la masse, ce qui permet à la borne de sortie correspondante 012 j 013 ... O, „ ou 0, d'être alimentée avec la tension de masse convenable in~i m comme cela a été confirmé expérimentalement. 30 En ce qui concerne un circuit de porte logique NON-OU/ NON-ET normalisé ayant un nombre n. de bornes d'entrée et le même nombre de bornes de sortie que dans la figure 8, les transistors à effet de champ à grille isolée de type P, 22P, 23P ... 2nP , des second, troisième et nième circuits logiques complémentaires . 35 22, 23 ... 2n prennent le régime à source suiveuse lors de l'alimentation d'entrées combinées sous les formes spécifiées ci-dessus. Pour éliminer l'apparition du dit régime, on prévoit entre les première et seconde bornes de sortie O^ 'et 0^2 un transistor à effet de champ à grille isolée de type N, 31N ayant son 40 circuit source-drain connecté entre les dites bornes de sortie 71 19621 22 2100705 et 012% De plus entre les seconde et troisième bornes de sortie 012 e* 0^3 sont prévus deux" transistors à effet de champ à grille isolée de type N supplémentaire41N et 42N,dont les circuits source-drain sont connectés entre les dites bornes de sor-5 tie 012 et O^. De la même manière sont prévus, entre les bornes de sortie et 0ln des ordres( n-l) et n , un nombre (n-1) de transistors à effet de champ à grille isolée detjpeN additionnels dont les circuits source-drain sont connectés.entre les bornes de sortie O, , et O, . Les dits transistors à effet de champ ln—1 ln ÎO à grille isolée additionnels sont alimentés séparément avec les mêmes entrées que celles qui sont appliquées sur.les bornes d* entrée immédiatement précédentes respectives. Conformément à la disposition de circuit de la figure 12, lorsque lés transistors à effet de champ à grille isolée de type 15 P, 22P, 23P ... 2nP, prennent le régime à source suiveuse lors de l'alimentation d'entrées combinées sous les formes spécifiées ci-dessus mentionnées sur les bornes d'entrée 1^ , I12 , I13 . ... comme dans la figure 11, alors au moins l'un des tran sistors à effet de champ à grille isolée de type N additionnels 20 connectés en parallèle avec le dit transistor à effet de champ â. grille isolée de type P sera toujours rendu conducteur de manière à assurer le régime avec source à la masse, ce qui permet à la borne de sortie correspondante 0^2 , 0^3 ... 0ln ^ ou 0ln d'être alimentée avec la tension de source de polarisation 25 -V volts convenable comme cela a été vérifié expérimentalement. On notera que le fait de prévoir les transistors à effet de champ à grille isolée additionnels ci-dessus mentionnés, n'a aucun efr fet nuisible sur les autres fonctions logiques lorsque sont alimentées des entrées sous une forme combinée correspondant à d* 30 autres régimœ que le régime à source suiveuse. Etant donné que les transistors à effet de champ à grille isolée de type P et N utilisés dans la présente invention sont des transistors unipolaires au lieu des transistors bipolaires usuels, la source S et le drain B de ceux-ci peuvent être disposés 35 de façon interchangeable comme cela. est bien connu de l'homme de l'art. 71 19621 23 2100705 REVENDICATIONS 1.- Un circuit logique NON-ET/ftON-OU comportant une pluralité de circuits logiques élémentaires connectés en relation complémentaire, chacun étant formé par une paire de transistors à effet de champ à grille isolée du type à enrichissement, un à 5 canal P et un à canal N caractérisé en ce que les grilles des transistors à effet de champ à grille isolée des circuits logiques élémentaires sont connectées aux bornes d'entrée correspondantes, les drains ou les sources des dits transistors à effet de champ A grille isolée formant une paire étant connectés aux bornes de sor-lO tie correspondantes et soit les drains, soit les sources des transistors à effet de champ à grille isolée du type P des circuits logiques unitaires étant mis à la masse, la source ou le drain du transistor à effet de champ à grille isolée de type N, du premier circuit logique unitaire étant connecté à une source çle polarisais tion négative et les sources ou les drains des transistors à effet de champ à grille isolée de type N, des circuits logiques élémentaires suivants étant connectés aux bornes de sortie des circuits logiques élémentaires immédiatement précédents; les électrodes de substrat des transistors à effet de champ à grille 20 isolée de type P des circuits logiques élémentaires étant mises à la masse et celles des transistors à effet de champ à grille isolée de type N étant connectées avec la source de polarisation négative de manière que, lorsque les bornes d'entrée des circuits logiques élémentaires sont alimentées avec des entrées combinées 25 sous des formes arbitraires dans lesquelles la tension de la masse et la tension de la source de polarisation négative sont prises comme "1" et "O" respectivement du niveau logique binaire ou vice versa, soient produits sur les bornes de sortie , des débits logiques correspondant aux circuits logiques élémentaires associés. 30 2.- Un circuit logique NON-OU/faON-ET comportant une plu- . ralité de circuits logiques élémentaires connectés en relation complémentaire, chacun étant formé par une paire de transistors à effet de champ à grille isolée du type.à enrichissement, un à canal P et un à canal N caractérisé en ce que les grilles des 35 transistors à effet de champ à grille isolée des circuits logiques élémentaires sont connectées aux bornes d'entrée correspondantes, les drains ou les sources des dits transistors à effet de champ à grille isolée formant une paire étant connectés aux bornes de sortie correspondantes et soit .les drains, soit les sources des 71 19621 24 2100705 transistors à effet de champ à grille isolée du type N des circuits logiques unitaires étant connectés sur la source de polarisation négative, la source ou le drain du transistor à effet de champ à grille isolée du type P du premier circuit logique uni-5 taire étant mis à la masse et soit les sources, soit les drains des transistors à effet de champ à grille isolée de type P, des circuits logiques élémentaires suivants étant connectés aux bornes de sortie des circuits logiques élémentaires immédiatement précédents; les électrodes de substrat des transistors à effet de 10 champ à grille isolée de type P des circuits logiques élémentaires étant mises à la masse et celles des transistors à effet de champ à grille isolée de type N étant connectées à la source de polarisation négative de manière que lorsque les bornes d'entrée des circuits logiques élémentaires sont alimentées avec des en-15 trées combinées sous des formes arbitraires dans lesquelles la tension de la masse et la tension de la source de polarisation négative sont prises comme "1" et "O" respectivement du niveau logique binaire ou vice versa, soient produits sur les bornes de sortie des débits logiques correspondant aux circuits logiques 20 élémentaires associés. 3.- Un circuit logique OU/ET comportant une pluralité de circuits logiques élémentaires connectés en relation complémentaire, chacun étant formé par une paire de transistors à effet de champ à grille isolée du type à enrichissement, un à canal P et 25 un à canal N, caractérisé en ce que les grilles des transistors à effet de champ à grille isolée formant une paire des circuits logiques élémentaires sont connectées aux bornes d'entrée correspondantes, les drains ou les sources des dits transistors à effet de champ à grille isolée formant une paire étant connectés aux 30 bornes de sortie correspondantes et soit les drains, soit les sources des transistors à effet de champ à grille isolée du type N des circuits logiques élémentaires étant mis à la masse, la source ou le drain du transistor à effet de champ à grille isolée du type P du premier circuit logique élémentaire étant connecté 35 à une source de polarisation négative et les sources ou les drains des transistors à effet de champ à grille isolée de type P des circuits logiques élémentaires suivants étant connectés aux bornes de sortie des circuits logiques élémentaires immédiatement précédents; les électrodes de substrat des transistors à effet de 40 champ à grille isolée de type P des circuits* logiques élémentaires 71 19621 25 2100705 étant mises à la masse et celles des transistors à effet de champ à grille isolée de type N de ceux-ci étant connectée à la source de polarisation négative de manière que lorsque les bornes d'entrée des circuits logiques élémentaires sont alimentées avec des 5 entrées combinées sous des formes arbitraires dans lesquelles la tension de la masse et la tension de la source de polarisation négative sont prises comme "1".et "O" respectivement du niveau logique binaire ou vice versa, soient produits sur les bornes de sortie des débits logiques correspondant aux circuits logiques ÎO élémentaires associés* 4.- Un circuit logique ET/OU comportant une pluralité de circuits logiques élémentaires connectés en relation complémentaire, chacun étant formé par une paire de transistors à effet de champ à grille isolée du type à enrichissement, un à canal P 15 et un à canal N, caractérisé en ce que les grilles des transistors à effet de champ à grille isolée des circuits logiques élémentaires sont connectées aux bornes d'entrée correspondantes, les drains ou les sources des dits transistors à effet de champ à grille isolée formant une paire étant connectés aux bornes de 20 sortie correspondantes, et soit les drains, soit les sources des transistors à effet de champ à grille isolée du type P des circuits logiques élémentaires étant connectés à la source de polarisation négative, la source ou le drain du transistor à effet de champ à grille isolée du type N du premier circuit logique 25 élémentaire étant mis à la masse et les sources ou les drains des transistors à effet de champ à grille isolée de type N des circuits logiques élémentaires suivants étant connectés aux bornes de sortie des circuits logiques élémentaires immédiatement précédents; les électrodes de substrat des transistors à effet de 30 champ à grille isolée de type P des circuits logiques élémentaires étant mises à la masse et celles des transistors à effet de champ à grille isolée de type N étant connectées avec la source de polarisation négative de manière que lorsque les bornes d'entrée des circuits logiques élémentaires sont alimentées avec des entrées 35 combinées sous des formes arbitraires dans lesquelles la tension de la masse et la tension de la source de polarisation négative sont prises comme "1" et "O" respectivement du niveau logique binaire ou vice versa, soient produits sur les bornés de sortie des débits logiques correspondant aux circuits logiques élémentai-40 res associés. 71 1 26 2100705 5.- Un circuit logique- NON-ET/foON-OU caractérisé en ce qu^ entre les bornes de sortie des ordres (n-1) et n , sont connectés en parallèle les circuits source-drain d'un nombre (n-1) de transistors à effet de champ à grille isolée de type P additionnels 5 ayant un type de canal opposé à celui du transistor à effet de champ à grille isolée de type N du nième circuit logique élémentaire qui est disposé entre les dites bornes de sortie, les bornes d'entrée des dits transistors.à effet de champ additionnels étant alimentées avec les mêmes entrées que celles qui sont ap-ÎO pliquées sur les bornes d'entrée immédiatement précédentes respectives, ce par quoi, lorsque le transistor à effet de champ à grille isolée de type N du nième circuit logique élémentaire prend le régime à source suiveuse lors de l'alimentation d'entrées combinées sous des formes spécifiées sur toutes les bornes d'entrée, 15 au moins un des transistors à effet de champ à grille.isolée de type P additionnels connectés en parallèle avec le transistor à effet de champ à grille isolée de type N du nième circuit logique, est obligatoirement rendu conducteur pour prendre lé régime avec source à la masse. 20 6.- Un circuit logique NON-OU/ftON-ET caractérisé en ce que, entre les bornes de sortie des ordres (n-1) et n , sont connectés en parallèle les circuits source-drain d'un nombre (n-1) de transistors à effet de champ à grille isolée de type N additionnels ayant un type de canal opposé à celui du transistor à effet de • 25 champ à grille isolée de type P du nième circuit logique élémentaire qui est disposé entre les dites bornes de sortie, les bornes d'entrée des dits transistors à effet de champ à grille isolée additionnels étant alimentées avec les mêmes entrées que celles qui sont appliquées sur les bornes d'entrée immédiatement précé-30 dentes respectives, ce par quoi, lorsque le transistor à effet de champ à grille isolée de type P du nième circuit logique élémen- . taire prend le régime à source suiveuse lors de l'alimentation d'entrées combinées sous des formes spécifiées à toutes les bornes d'entrée, au moins un des transistors à effet de champ à grille 35 isolée de type N additionnels connectés en parallèle avec le transistor à effet de champ à grille isolée de type P du nième circuit logique est obligatoirement rendu conducteur pour prendre le régime avec source à la masse.