FR 2079182 A1 19711112 FR 7103308 A 19710201 71 03308 1 2079182 La présente invention concerne un ensemble de circuits intégrés comportant au moins une barre collectrice pour circuits électriques comprenant plusieurs circuits espacés ne se coupant pas et tous placés sensiblement dans un même plan, plusieurs plaquettes de circuits 5 intégrés placées suivant une file au-dessus et le long de la barre collectrice, chacune de ces plaquettes comportant plusieurs éléments de circuits interconnectés par au moins un premier et un second types de circuits de commande et par au moins un circuit d'alimentation en courant, des connexions reliant au moins une partie des circuits de 10 chacune des plaquettes et différents circuits de la barre collectrice, les circuits de ladite barre étant subdivisés en un premier et un second groupe de circuits. Les plaquettes de circuits intégrés à éléments ou cellules multiples sont en général liées à un substrat commun et reliées à des 15 circuits discontinus de barres collectrices d'interconnexion. Par exemple, des plaquettes contenant des lignes et des colonnes d'éléments comportent également des circuits de lignes et de colonnes interconnectant lesdits éléments ou cellules pour leur utilisation. Ces circuits de plaquettes différentes sont branchés en série de 20 manière à former des lignes et des colonnes de plaquettes sur le substrat commun. Par conséquent, ce substrat comporte des barres collectrices reliant les plaquettes, si bien qu'un circuit de lignes s'étend de manière continue vers, à travers et entre les plaquettes seulement après que lesdires plaquettes ont été mises en place sur 25 le substrat. Par conséquent, de nombreux tronçons courts de circuits sont déposés sur un tel substrat et on doit vérifier leur isolement et leur continuité avant de fixer les plaquettes à leur emplacement. Les essais de ce genre sont devenus de plus en plus difficiles et longs, à mesure qu'on met au point des plaquettes comportant des 30 éléments plus petits et dont la densité augmente. On a effectué des recherches pour rendre continus les circuits de barre collectrice de substrat le long de ce dernier, de manière à pouvoir les contrôler complètement plus facilement avant l'assemblage des plaquettes. Les plaquettes de circuits intégrés qui sont 35 liées à ces substrats doivent en général être conçues de façon à réaliser des trajets parallèles pour les courants des signaux des circuits des barres collectrices ou pour les faire fonctionner par bad ommA\ 71 03308 a 2079182 des variations de tension sans que les cellules consomment un courant important provenant de la barre collectrice. Les circuits des plaquettes représentant souvent un ensemble rectangulaire d'éléments ou cellules, on a jugé commode d'orienter les plaquettes de manière 5 qu'une diagonale de chaque ensemble pj_acé sur une plaquette soit parallèle à la direction des barres collectrices du substrat, afin de permettre le raccordement des circuits de lignes et de colonnes des plaquettes disponibles pour le raccordement aux circuits des barres collectrices, sans trop compliquer les tracés des circuits de 10 barre collectrice sur les plaquettes et le substrat. Cependant, l'ensemble de plaquettes orientées, parfois dénommé "ensemble aligné", occupe une surface du substrat beaucoup plus importante que les agencements de la technique antérieure et un tel ensemble nécessite également un dépôt de métal important pour les circuits 15 à barre collectrice placés entre les plaquettes orientées. Ces deux facteurs augmentent considérablement le coût des circuits. Une solution du problème ci-dessus est obtenue par l'ensemble de circuits intégrés selon la présente invention, qui est caractérisée en ce qu'au moins une plaquette additionnelle de circuits 20 intégrés du même type que les plaquettes mentionnées en premier est partiellement décalée latéralement par rapport à la barre collectrice, si bien qu'une partie seulement des éléments recouvre un des groupes de circuits de barre collectrice et de manière que chaque plaquette additionnelle soit intercalée entre deux plaquettes adja-25 centes du premier type mentionné et en ce que des connexions sont mises en place entre certains des circuits de commande et d'alimentation en courant desdites plaquettes et des circuits additionnels du-dit groupe de circuits de barre omnibus. D'autres caractéristiques et avantages ressortiront de la 30 description détaillée qui va suivre, faite en regard des dessins annexés et donnant à titre explicatif, mais nullement limitatif, plusieurs formes de réalisation conformes à. l'invention. Sur ces dessins : la figure 1 représente schématiquement une forme d'élément de 35 circuit intégré utilisable en liaison avec la- présente invention; la figure 2 est un schéma simplifié d'un ensemble d'éléments du type représenté sur la figure 1 sur une seule plaquette de circuit intégré. BAD ORIGINAL 71 03308 3 2079182 10 15 20 25 30 35 la figure 3 est un schéma représentant la relation entre une plaquette de circuit intégré du type représenté sur la figure 2 et un agencement de barre collectrice avec des circuits continus ne se coupant pas; et la figure 4 est un schéma simplifié de plusieurs plaquettes de circuits imprimés sur un substrat commun, selon la présente invention. Selon l'invention, les difficultés de réalisation des ensembles de circuits intégrés sont résolues en ajoutant à plusieurs plaquettes de circuits intégrés orientées, alignées, à éléments multiples, qui sont reliées au circuit d'une barre collectrice commune sous-jacente, au moins une plaquette additionnelle du même type qui est intercalée entre des plaquettes adjacentes orientées -par rapport à la barre collectrice. Chaque plaquette intercalée se trouve au-dessus, et est reliée à une partie des circuits de barre collectrice courant entre les côtés interconnectés des plaquettes adjacentes orientées. Dans la mesure où des barres collectrices additionnelles avec des plaquettes alignées sont incorporées, les plaquettes intercalaires utilisent une partie des circuits de chacune des deux barres collectrices adjacentes. Les connexions extérieures des plaquettes pour la commande des éléments ou cellules desdites plaquettes sont placées symétriquement par rapport aux connexions d'alimentation pour faciliter les raccordements destinés à assurer la liaison des plaquettes intercalées avec les barres collectrices adjacentes. L'invention est décrite ci-après à propos de son application à un ensemble de mémoire à circuits intégrés. C'est ainsi que la figure 1 représente une cellule ou élément unique de mémoire qui fonctionne suivant un mode d'accès X - Y, ce qui signifie qu'une coïncidence des signaux de validation est nécessaire pour permettre un accès opérationnel entre la cellule et ses circuits d'accès aux bits (chiffres binaires) associés. Des transistors à effet de champ à canal en semi-conducteur du type P et à grille isolée sont utilisés dans la forme de réalisation explicative étudiée ci-après. La cellule de mémoire 10 de la figure 1 comprend deux transistors 11 et 12 dont les grilles et plaques sont couplées en croix pour leur utilisation comme circuit bistable destiné à mémoriser des représentations de signaux codés en binaire, d'une manière connue des spécialistes.Deux bad original 71 03308 4 2079182 autres transistors 13 et 16 ont leurs voies conductrices source-plaque branchées en série avec les voies correspondantes des transistors 11 et 12, respectivement, destinées à être utilisées comme résistances de charge de ces derniers transistors. Les grilles des transistors 13 5 et 16 sont reliées à une source 14 B~dont la borne positive est de préférence reliée à la masse. Les plaques des deux derniers transistors sont reliées entre elles et à la masse. Les sources des transistors 11 et 12 sont reliées à une source de tension 15 B+ dont la borne négative est reliée à la masse. Les désignations B+, masse, et 10 sont utilisées pour faciliter la description, afin d'indiquer les valeurs relatives des tensions utilisées, par exemple, respectivement +6 V, 0 Y et -3 Y. Cependant, dans un mode d'exécution de l'invention les tensions sont décalées pour éliminer les valeurs négatives, si bien que la tension B+ est de + 9Y, celle de la masse est de + 3Y, 15 et la tension B~ de 0 Y. La source B~ peut évidemment être supprimée en raccordant les grilles des transistors 13 et 16 à la masse, mais les marges opérationnelles sont plus grandes avec les connexions B~ séparées représentées. Chacune des deux bornes 17 et 18 d'accès aux bits de la cellule 20 10 est raccordée à un conducteur différent de bits 19 et 20 vrais et complémentaires par deux paires différentes de transistors de sélection, respectivement 21, 22 et 23, 26. Les voies conductrices source-plaque de chacune de ces paires de transistors sont branchées en série entre une des bornes d'accès des bits à la cellule et un conducteur de 25 bits correspondant si bien qu'une coïncidence de signaux de porte destinés à déclencher la conduction des transistors de sélection est nécessaire pour réaliser un couplage opérationnel des circuits de bits. Les grilles des transistors intérieurs 22 et 23 de chaque paire sont reliées entre elles et à un circuit x 27 pour recevoir des signaux de 30 déclenchement. De même, les grilles des transistors extérieurs 21 et 26 de chaque paire sont reliées entre elles et à un circuit £ 28 pour recevoir des signaux de déclenchement. Les circuits 27 et 28 sont normalement maintenus à un potentiel positif qui est abaissé à celui de la masse pour rendre conducteurs 35 les transistors de .sélection. Une coïncidence des signaux x et £ au potentiel de la masse sur les circuits 27 et 28 déclenche le couplage des circuits de bits si bien que les circuits de bits 19 et 20 sont ÔAD ORIGNAL 71 03308 5 2079182 tous portés au potentiel des "bornes d'accès 17 et 18 respectivement des bits, pendant une opération de lecture. Ces potentiels sont transmis par les circuits de bits à un amplificateur de lecture, non représenté, qui indique si la cellule 10 mémorise un "un" ou un "zéro" 5 binaire en indiquant celui des deux circuits 19 et 20 qui est au potentiel le plus élevé. De même, pendant les opérations d'écriture, le signal de sortie d'un amplificateur d'écriture symétrique est appliqué entre les circuits 19 et 20 pour amener la cellule validée 10 à un état binaire indiqué par ce signal de sortie. 10 La figure 2 représente un ensemble à seize cellules de circuits intégrés à cellules de mémoire, du type représenté sur la figure 1, réalisé sur une seule plaquette 24 de semi-conducteur. Lès circuits sont en fait sur la face inférieure de la plaquette mais, pour faciliter la représentation, ces circuits sont supposés vus à travers 15 la plaquette comme si elle était transparente. Chaque cellule est représentée schématiquement par un carré sur la figure 2 et la cellule 10 est, sur cette figure, la seconde cellule à partir de la gauche dans la troisième file à partir du haut. Les petits cercles interconnectés associés représentent schématiquement les transistors 20 de sélection 21, 22, 23 et 26. Le circuit x 27 de la figure 2 applique des signaux de déclenchement aux grilles des transistors 22 et 23 et applique des signaux semblables à d'autres cellules sur la même rangée que la cellule 10. Ce circuit est par ailleurs désigné par x3 sur la figure 2 puisque c'est le troisième parmi quatre circuits x 25 semblables appliquant des signaux de validation aux quatre lignes de l'ensemble. Le circuit £ 28 applique de même des signaux de validation aux transistors 21 et 26 et aux transistors semblables correspondant à d'autres cellules sur la colonne c"e la cellule 10. Le circuit 28 est par ailleurs désigné par y2 sur la figure 2 puisque 30 c'est le second parmi quatre circuits ^appliquant des signaux de validation aux quatre colonnes de cellules de l'ensemble. Chacun des circuits de bits 19 et 20 va jusqu'à chaque cellule de la plaquette et comporte des terminaisons pour des connexions extérieures comme indiqué sur les angles supérieur gauche et infé-35 rieur droit de l'ensemble. Par conséquent, les circuits de bits de plusieurs plaquettes peuvent être branchés en série les uns avec les autres. 3AD ORIGINAL 71 03308 2079182 Les circuits d'alimentation destinés à appliquer une tension de fonctionnement aux diverses cellules de la figure 2 sont représentés seulement en partie, pour simplifier le.dessin et faciliter la compréhension de la présente invention. Les points de raccor-5 , dement extérieurs pour ces circuits sont placés sur des axes de symétrie géométrique différents de la plaquette 24. Par conséquent, la source B+ est reliée à la plaquette de la figure 2 par une barre collectrice voisine du circuit y3 de colonnes au milieu du bord inférieur de la plaquette carrée comme l'indique le dessin. Cette barre 10 d'alimentation va jusqu'à toutes les cellules de la plaquette,mais on a représenté seulement les connexions aboutissant à la cellule 10 et les connexions en direction des autres cellules sont simplement représentées en partie. De même, une barre collectrice de masse pour toutes les cellules de la plaquette comporte une connexion extérieure 15 au milieu du côté gauche de la plaquette, comme représenté sur la figure 2. La ligne B~ pour toutes les cellules arrive entre les conducteurs de bits 19 et 20, parallèlement à une diagonale de la plaquette qui réunit les côtés de la plaquette sur lesquels se trouvent les deux autres connexions d'alimentation. Le circuit B- s'étend par ail-20 leurs jusqu'à la cellule 10 ainsi qu'à d'autres cellules de la plaquette . Dans une plaquette, les trois groupes de circuits d'alimentation B"1", masse et B~ se croisent au-dessous d'autres circuits de cette plaquette; et leur tracé est relativement sans importance étant donné 25 que la résistance et la capacité de ces croisements par en-dessous dans le circuit d'alimentation n'influent pas sur le fonctionnement des cellules .. Les cellules éloignées sont évidemment portées à une tension légèrement inférieure à celle des cellules qui sont plus proches des sources de courant, mais ceci n'affecte pas beaucoup le fonc-30 tionnement des cellules parce qu'il y a une grande marge de lecture dans les ensembles de circuits de bits à deux barres du type représenté et qui sont connus des spécialistes. Les connexions des circuits d'alimentation ont été placées au milieu des deux côtés d'une plaquette et entre les connexions de bits. On indique ci-après que ces con-35 nexions d'alimentation sont placées le lorg- d'axes de symétrie des connexions de commande de la cellule si bien que des plaquettes peuvent être couplées dans l'ensemble selon l'invention dans l'une et 71 03308 7 2079182 l'autre de deux positions différant de 180°, parallèlement à la diagonale de la plaquette réunissant les terminaisons du circuit de bits. Sur la figure 2, les circuits de rangs impairs (désignés par des numéros impairs) parmi les circuits x ou de ligne aboutissent au cô-5 té droit de la plaquette 24 et les circuits de rangs pairs (désignés par des numéros pairs) aboutissent au côté gauche. De même, les circuits ^ ou de colonne de rangs impairs aboutissent au-dessous de la plaquette et les circuits de colonne de rangs pairs aboutissent à la partie supérieure de celle-ci. Cet agancement des terminaisons 10 pour les circuits x et jr facilite le raccordement aux circuits de barre collectrice continue quand la plaquette 24 est orientée de la manière représentée sur la figure 3. Tous les circuits de ligne et de colonne de la figure 2 sont des circuits métallisés par dépôt sur la plaquette et les croisements en dessous comportent des inter-15 ruptions du tracé de la métallisation aux emplacements desquels des "taches" de connexion réalisées par diffusion sont mises en place pour relier les extrémités des dépôts de métal à une couche conductrice inférieure de matériau semi-conducteur qui constitue une voie de croisement électrique par en dessous pour permettre au trajet des 20 circuits électriques de se croiser sans interconnexion. Ces croisements sont avantageux pour les ensembles rectangulaires du type représenté sur la figure 2. les circuits qui se coupent des lignes et des colonnes d'une plaquette 24 du type représenté sur la figure 2 sont liés à un agen-25 cernent de barre collectrice continue qui comporte des circuits correspondants ne se croisant pas, du type représenté sur la figure 3-les circuits de masse et les circuits B+ sont liés de manière semblable aux circuits des barres collectrices. Les circuits de bits et les circuits B~ de la plaquette sont liés aux circuits discontinus corres-30 pondants.Les circuits de barre collectrice, les circuits de bits et les circuits B~ auxquels est liée la plaquette sont tous déposés sen- eommun siblement dans le même plan sur un substrat/25 qui est représenté en partie sur la figure 2. La plaquette est orientée de la manière représentée sur la figure 3 dans laquelle la diagonale de la plaquet-35 te qui est perpendiculaire à la diagonale joignant les terminaisons des circuits de bits est orientée dans une direction sensiblement parallèle à la direction générale de la barre collectrice.Certains détails BAD ORIGINAL 71 03308 s 2079182 des cellules et de leur mode d'interconnexion ont été supprimés sur la figure 3 afin de pouvoir représenter les lignes brisées représentant les circuits de barres collectrices d'interconnexion de la plaquette sur le substrat commun 25 et passant au-dessous de la pla-5 quette. L'orientation de la plaquette est facile à déterminer sur la figure 3 à partir du contour du carré représentant la plaquette 24 et des références des circuits de barres collectrices qui sont semblables à celles de la figure 2. Par conséquent, sur la figure 2, les circuits 10 de validation des lignes et colonnes de la plaquette sont désignés par des références alphanumériques avec des lettres minuscules ; sur la figure 3, les circuits de barres collectrices correspondants ont des références semblables mais avec des lettres majuscules.Les circuits de bits du substrat de la figure 3 ont des numéros mais avec un signe 15 "prime" identiques à ceux de la figure 2. Les circuits d'alimentation ont les mêmes références sur les deux figures. Les parties en pointillé sur les divers circuits du substrat représentent des connexions fixées à ce dernier et reliant, par exemple, par des conducteurs poutre , les circuits de la plaquette aux circuits continus correspondants 20 de la barre collectrice sous-jacente. Les liaisons en ces points jouent à la fois le rôle de connexion électrique et de moyens de fixation de la plaquette au substrat 25 tandis que les circuits sur la face inférieure de la plaquette sont écartés pour les isoler des circuits de barre collectrice, comme connu dans la technologie des conducteurs-25 poutre. Pour des raisons qui deviendront évidentes lors de l'étude ultérieure de la figure 4 et qui sont en relation avec la symétrie de la plaquette suivant une diagonale, les circuits de commande des cellules de la plaquette 24 sont reliés à des bornes de raccordement extérieures 30 qui permettent de disposer symétriquement les circuits correspondants des barres collectrices du substrat par rapport aux circuits des barres collectrices raccordées au circuit d'alimentation en courant de la plaquette. Dans ce but, les connexions B~ de la figure 3 sont placées entre les circuits des bits 19 et 20. De même, on observe un 35 tracé symétrique des circuits X et Y orientés transversalement dans l'une ou l'autre direction par rapport au circuit de masse ou au circuit B+ de la figure 3. Par exemple, les circuits X2 et X4 sont BAD ORfG'NAL 71 03308 9 2079182 contigus au côté opposé du. circuit de masse et on observe que les circuits Y2 et Y4 se trouvent à proximité des côtés opposés, en en étant séparés toutefois chacun par un conducteur,du circuit de masse. On voit, en ce qui concerne les figures 1, 2 et 3 que, si l'on 5 élève la tension appliquée à un seul circuit X et à un seul circuit Y, tous les transistors de sélection des cellules raccordés aux circuits X et Y choisis sont rendus conducteurs, mais les deux paires desdits transistors de sélection pour une seule cellule d'une plaquette sont rendus conducteurs étant donné que l'intersection d'un seul circuit 10 x et d'un seul circuit sur une plaquette définit une cellule unique sur celle-ci. Quand cette cellule unique est validée, les signaux appliqués aux circuits de bits 19 et 20 circulent facilement à travers toute la plaquette sans influencer aucune cellule, sauf celle qui est validée. On voit sur la figure 3 que les circuits X et Y et les cir-15 cuits B+ et de masse de la plaquette 24 sont raccordés à des circuits continus correspondants d'une barre collectrice passant au-dessous de la plaquette. Cependant, les circuits de bits et les circuits d'alimentation B sont discontinus sur le substrat étant donné qu'il y a des fractions du courant électrique qui circulent dans des boucles 20 qui sont fermées par les connexions d'alimentation des cellules pour n'importe quelle cellule du circuit des bits qui est validée par des signaux X et Y. Ces trois circuits discontinus sont réalisés avec des dimensions relativement grandes sur le substrat commun 25 de manière à pouvoir facilement contrôler leur continuité par des moyens vi-25 suels, et que leur isolement par des moyens électriques, avant que les plaquettes ne soient liées au substrat. Si l'on passe à la figure 4, elle représente une partie assez importante du substrat 25 avec plusieurs plaquettes de circuits intégrés du type représenté sur les figures 2 et 3, et interconnectées selon 30 l'invention. Chaque plaquette est reliée à une ou plusieurs barres collectrices d'une manière très semblable à celle représentée sur la figure 3, sauf que les plaquettes représentées sur la figure 4 sont des sorxante-quatre plaquettes à / cellules, une dimension commode pour la pratique, au „ seize Ixeu de plaquettes a / cellules, une dimension commode pour represen-35 ter les détails importants d'une plaquette. Des décodeurs 29 sont commandés par une unité centrale, non représentée, en réponse à des signaux d'adresse codés en binaire qui définissent le numéro d'un circuit 3AD ORIGINAL 71 03308 10 2079182 X parmi seize de' ces circuits et un circuit Y parmi huit de ces circuits. Les signaux codés binaires A^, B^., Cx, D^ sont appliqués à une barre 30 collectrice d'adresse; et les signaux Ay,By , et Cy sont "appliqués à une barre collectrice 31. Les décodeurs réagissent 5 aux signaux d'adresse en appliquant une faible tension de sortie à un seul circuit X et à un seul circuit Y sur l'une des deux barres collectrices mises en place pour l'ensemble de la figure 4. Les décodeurs 29 comportent un réseau de distribution des passages pour acheminer les circuits jusqu'au groupe de sortie représenté 10 sur la figure 4 pour "le raccordement aux barres collectrices. Chaque barre collectrice comporte huit circuits X séparés, huit circuits Y séparés et des circuits de masse et B+. La barre collectrice A comprend des circuits X1 à X8 et Y1 à Y8 et les réunit, avec les- circuits d'alimentation sus-mentionnés aux 15 plaquettes alignées 32, 33 et 36. L'expression "plaquettes alignées" est employée pour désigner des plaquettes comportant des. circuits x, ^ ^e tuasse raccordés totalement aux circuits d'une seule barre collectrice. Les circuits X et Y de rangs pairs sur le dessin sont réunis au côté supérieur gauche de la plaquette 32 tandis que 20 les circuits de rangs impairs sont réunis au côté inférieur gauche de la plaquette 32. Ces circuits de barre collectrices sont continus le long du substrat 25 et passent au-dessous des plaquettes correspondantes avec des circuits reliés individuellement à des circuits correspondants de chaque plaquette - en conformité avec les tracés 25 symétriques du type représenté à plus grande échelle sur la figure 3 -par les groupes respectifs de circuits pairs et impairs d'identification de circuits figurant sur les rectangles 29 (décodeurs). On observe sur la figure 4 que dans n'importa quel groupe de circuits d'une barre collectrice, les tracés des circuits alternants X et Y se 30 prolongent symétriquement vers l'extérieur à partir d'un côté ou de l'autre du circuit d'alimentation. La barre collectrice B représentée sur la figure 4 va jusqu'à une file de plaquettes alignées 37, 38 et 39 de façon très semblable à celle décrite ci-dessus à propos des plaquettes 32, 33 et 36. 35 Des plaquettes additionnelles de circuits intégrés du même type que les plaquettes alignées sont intercalées entre deux lignes de plaquettes et mises en place en étant tournées de la même manière, BAD ORIGfNAL 71 03308 „ 2079182 mais avec des orientations parallèles, par rapport aux barres collectrices. Ce sont les plaquettes intercalaires 40, 41 et 42. Ces dernières plaquettes se trouvent chacune au-dessus d'un seul des deux groupes de circuits pour chacune des barres collectrices A et B. En ce 5 qui concerne la barre collectrice A elle se trouve au-dessus des circuits X, Y de rangs impairs et, en ce qui concerne le circuit de la barre collectrice B+, elles se trouvent toutes dans la partie inférieure de la barre collectrice A comme représenté, alors qu'elles se trouvent au-dessus des circuits de barres collectrices de rangs 10 pairs et du circuit de masse dans la partie supérieure de la barre collectrice B. On voit que le circuit B+, par exemple, passe au-des-sous de la partie inférieure de la plaquette 32 et au-dessous de la partie supérieure de la plaquette 40. La même inversion s'applique, de la même manière, à tout le circuit B+ et au circuit de masse. 15 Ce fait indique la nécessité de la rotation des plaquettes intercalaires, telles que les plaquettes 40, 41 et 42, jusqu'à des positions à 180° des positions des plaquettes alignées 32, 33 et 36. Ceci signifie que les plaquettes intercalaires doivent être retournées pour réaliser un raccordement approprié au circuit d'alimentation 20 dans un ensemble qui comporte partout des plaquettes identiques. Des plaquettes intercalaires 43, 46 et 47 sont associées aux plaquettes de la barre collectrice B et sont au-dessus des seuls circuits de rangs impairs de ladite barre collectrice. Cependant, les circuits de rangs pairs de la barre collectrice A se prolongent au-delà de la 25 plaquette 36 pour se replier autour de l'extrémité droite de l'ensemble et passent derrière pour desservir les plaquettes intercalaires 43, 46 et 47 de manière à accéder à toutes les cellules sur ces plaquettes. Ces circuits de rangs pairs de la barre collectrice A aboutissent à leurs plots d'essai ou de contrôle tels que le plot 48 adjacent 30 à la plaquette 43 qui constitue un emplacement commode pour l'application de sondes d'essai pour vérifier la continuité et l'isolement des divers circuits des barres collectrices. Des plots d'essai semblables sont représentés à droite des plaquettes 42 et 47 pour tous les circuits de la barre collectrice B, ainsi que les circuits de rangs 35 impairs de la barre collectrice A. Pour une utilisation optimale de l'aire du. substrat et de la métallisation on devrait employer un substrat cylindrique de manière 71 03308 2079182 que, par exemple, les parties inférieures des plaquettes 43 et 46 puissent être au-dessus des circuits de rangs pairs de la barre collectrice A et être intercalés entre les plaquettes des paires de-plaquettes adjacentes, respectivement 32, 33 et 33, 36. Le repliement 5 des circuits de rangs pairs de la barre collectrice A remplace de manière commode le substrat cylindrique tout en chargeant, en même temps, par à peu près le même nombre de cellules chaque groupe de circuits d'une barre collectrice. Bien que les cellules du type représenté sur la figure 1 ne consomment pas un courant intense en 10 provenance des circuits des barres collectrices X et T, certains courants transitoires sont absorbés par les impédances réparties le long de ces circuits pendant les temps de montée des signaux. X et Y. Par conséquent, une charge inégale par les cellules des circuits des barres collectrices devrait influer sur ces impédances réparties et 15 provoquer des variations des temps de montée des signaux d'un circuit à l'autre. Au pire, les temps de montée doivent, évidemment, être rattrapés par un prolongement du cycle de la mémoire. Les circuits d'alimentation en courant sont également intéressés par le repliement de la figure 4. Une connexion de masse est repliée 20 avec les circuits de rangs pairs de la barre collectrice A entre les plaquettes 36 et 47. Un circuit B+ provenant de la plaquette 42 est replié à part vers la plaquette 47. Un autre circuit de masse court, sans repliement, le long du substrat avec les circuits de rangs pairs de la barre collectrice B. Par conséquent, toutes les parties de toutes 25 les plaquettes reçoivent des tensions d'alimentation appropriées. Au lieu de replier les circuits d'alimentation et les circuits de rangs-- pairs de la barre collectrice A, les signaux de sortie des décodeurs pour ces mêmes circuits peuvent également être simplement étalés pour desservir les mêmes parties que sur la.figure 4 30 des mêmes plaquettes. De même, les signaux de sortie X et Y du décodeur peuvent être appliquées aux faces opposées du substrat quand il n'y a pas de repliement si bien que des tracés de croisement moins complexes sont réalisables pour distribuer ces signaux de sortie aux bornes des barres collectrices appropriées sur le substrat. Les choix 35 entre le repliement, l'étalement, et la mise en place des connexions de sortie du décodeur peuvent varier avec les réalisateurs et avec les applications particulières du circuit. BAD ORIGINAL 71 03308 ,3 2079182 Dans la forme de réalisation de la figure 4, les circuits de bits et les circuits B des plaquettes alignées correspondantes sur les deux circuits de barres collectrices représentés sont branchés en série les uns avec les autres et raccordés aux bornes d'un amplificateur de 5 lecture et d'écriture.Les plaquettes 32 et 37 sont raccordées de cette manière et raccordées audit amplificateur 49 de lecture et d'écriture. Ce dernier circuit comporte de préférence deux groupes d'amplificateurs d'attaque, dont le second dessert les plaquettes 33 et 38 branchées en série. D'autres paires de plaquettes alignées correspondantes,sur les 10 deux circuits de barres collectrices, sont interconnectées de la même manière et desservies par des circuits amplificateurs de lecture et d'écriture non représentés. De même, les paires de plaquettes intercalaires 40, 43 et 41, 46 comportent des amplificateurs de lecture et d'écriture constitués par un circuit 50 tandis qu'un circuit 51 remplit 15 la même fonction pour les plaquettes 42 et 47. Un certain nombre de circuits amplificateurs de lecture et d'écriture sont connus des spécialistes et leurs détails ne font pas partie de la présente invention. Chacun des groupes de circuits de bits branchés en série aboutit sur le substrat commun à un plot d'essai semblable au plot 48 sus-mention-20 né puisque, comme on l'a indiqué ci-dessus, les circuits de bits sont fermés, à partir d'un ensemble amplificateur de lecture et d'écriture, par des connexions aux, sur les, et - éventuellement - entre les plaquettes et ensuite, en passant par la cellule choisie sur la plaquette et ses connexions d'alimentation en courant, par un retour à l'en-25 semble amplificateur de lecture et d'écriture. Il va de soi, d'après la description ci-dessus des connexions à une barre collectrice validant les circuits X-Y pour les plaquettes et les connexions de barres collectrices opérationnelles des circuits de bits pour les plaquettes, que les plaquettes alignées desservies 30 principalement par une barre collectrice - et les plaquettes intercalaires additionnelles qui sont associées aux circuits des diverses barres collectrices - sont utilisées avantageusement sans problème de double sélection. Dans ce but, le nombre total de bits à incorporer dans un mot donné dans la mémoire est réparti entre les plaquettes 35 alignées et intercalaires de la forme de réalisation représentée sur la figure 4. la moitié des bits d'un mot est fournie par des plaquettes alignées et l'autre moitié est fournie par des plaquettes intercalaires 71 03308 u 2079182 additionnelles. Chaque sélection de circuits X-Y concernant la barre collectrice A choisit une cellule sur chacune des plaquettes alignées "32, 33 et 36 et choisit des cellules additionnelles dans les plaquettes intercalaires 40-, 41 et "42 ou dans les plaquettes 5 intercalaires 43, 46 et 47. De même, la sélection dès circuits X- Y de la barre collectrice B choisit des cellules dans chacune des plaquettes alignées 37, 38 et 39 ainsi que des cellules additionnelles dans les plaquettes intercalaires 40, 41 - et 42 ou les plaquettes intercalaires 43, 46 et 47. Bien que six groupes séparés de ce cir-10 cuit de bits soient représentés sur la figure 4, on peut en utiliser commodément beaucoup plus comme cela est représenté schématiquement par les parties en forme de lignes brisées des circuits des barres collectrices voisins des plaquettes 41 à 46. Huit circuits X et huit circuits Y sont reliés aux circuits x 15 et £ de chaque -plaquette dans l'exemple de réalisation représenté. Ceci peut conduire à penser que seize sorties séparées sont nécessaires pour les décodeurs 29. Cependant," il est possible, en fait de desservir les deux barres collectrices représentées avec seize circuits X distincts qui sont associés au même groupe de huit cir-20 cuits Y. Par conséquent, on utilise les mêmes circuits Y qu'avec la barre collectrice A, par étalement, en liaison avec la barre collectrice B, comme l'indiquent les références pour les divers groupes indiqués à propos des décodeurs 29. Cependant, il est nécessaire, quand on agit ainsi, que les plaquettes intercalaires soient desser-25 vies par des circuits Y de rangs pairs à partir d'une barre collectrice et par des circuits Y de rang impair à partir de l'autre barre collectrice afin de supprimer toute possibilité d'une double sélection de cellules pour un groupe donné de circuits de bits. L'ensemble de la figure 4 peut être appliqué à des groupes de 30 circuits de bits plus importants que les groupes à deux plaquettes reprédentés sur cette figure 4. Ainsi, par exemple, le nombre de mots mémorisés dans la mémoire est facilement doublé en doublant le nombre de plaquettes sur chaque circuit de bits série et en doublant le nombre d'entrée de circuits Y. Les entrées de circuits Y 35 faisant partie du groupe ajouté sont ensuite utilisées en liaison avec les seize entrées de circuits X originelles de manière qu'il n'y ait toujours pas de risque de double sélection le long d'un BAD QRtG'NAk 71 03308 , 2079182 1 5 d'un circuit quelconque donné des bits. Une telle mémoire agrandie nécessite quatre barres collectrices au lieu des deux qui sont représentées ainsi que toutes les plaquettes alignées et intercalaires additionnelles associées avec elles. Dans les réalisations avec cir-5 cuits à barres collectrices repliées, les circuits des barres collectrices de rangs pairs repliées de la barre collectrice A traversent toutes les lignes de plaquettes pour coupler les plaquettes intercalaires additionnelles de la quatrième barre collectrice tandis que tous les autres circuits X et Y de chaque barre collectrice sont 10 fermés après un seul passage à travers le substrat. Par conséquent, en plaçant correctement les circuits d'alimentation et en plaçant correctement les circuits de déclenchement x et une plaquette de circuit intégré à plusieurs cellules est rendue symétrique par rapport à sa diagonale des chiffres. Des pla-15 quettes orientées additionnelles sont avantageusement intercalées entre des plaquettes orientées alignées afin d'obtenir une mémoire très ramassée comportant des barres collectrices à conducteurs continus sans difficultés liées à une double sélection des cellules. Il va de soi que la présente invention a été décrite ci-dessus 20 à titre purement indicatif, mais nullement limitatif, et que l'on pourra lui apporter toutes modifications de détail conformes à son esprit sans sortir de son cadre. 71 03308 2079182 ' BEYENDICATIONS 1. Ensemble de circuits intégrés comportant au moins une barre collectrice pour circuits électriques comportant plusieurs circuits espacés ne se coupant pas, tous placés sensiblement dans un même plan, 5 plusieurs plaquettes de circuits intégrés formant une ligne au-dessus et le long de la barre collectrice, toutes ces plaquettes comportant plusieurs cellules (ou éléments de circuit) interconnectées par au moins un premier et un second types de circuits de commande et par au moins un circuit d'alimentation en courant,- des connexions reliant 10 au moins une partie des circuits de chacune des plaquettes et des circuits différents de barre collectrice, les circuits de cette barre collectrice étant subdivisés en un premier et un second groupes de circuits, caractérisé en ce qu'au moins une plaquette additionnelle de circuit intégré du même type que les plaquettes mentionnées 15 en premier est mise" en place en étant partiellement décalée latéralement par rapport à la barre collectrice, de manière qu'une partie seulement de ses cellules soit placée au-dessus d'un des groupes de circuits de barre collectrice et de manière que chaque plaquette additionnelle soit intercalée entre deux des plaquettes, mentionnées en pre-20 mier, contiguës et en ce que des connexions sont mises en place entre certains des circuits de commande et d'alimentation en courant de ladite plaquette additionnelle et des circuits du premier groupe de circuits de la barre collectrice. 2. Ensemble de circuits intégrés selon la revendication 1 , carac-25 térisé en ce qu'un circuit d'alimentation en courant de chaque plaquette est relié à un circuit d'un des groupes de circuits de la barre collectrice et en ce que des circuits du second groupe sont disposés en formant un ensemble symétrique de distribution des circuits reliés aux circuits de commande desdits premier et second types de circuits, 30 la symétrie étant réalisée par rapport à ladite alimentation en courant. 3. Ensemble de circuits intégrés selon la revendication 1, caractérisé en ce que chacune desdites plaquettes comporte des cellules formant des lignes et des colonnes avec lesdits premier et second cir- 35 cuits de commande coupant les circuits de ligne et de colonne et en ce que les plaquettes sont orientées suivant un angle tel que lesdits circuits de ligne et de colonne forment un angle prédéterminé par 71 03308 17 2079182 rapport aux circuits de barre collectrice, mais se trouvent dans un plan à peu près parallèle à celui des circuits de barre collectrice. 4. Ensemble de circuits intégrés selon l'une quelconque des revendications 1 à 3, caractérisé en ce que ledit ensemble comprend 5 au moins une barre collectrice additionnelle de circuit et un groupe de circuits de ladite barre collectrice additionnelle raccordés à au moins une desdites plaquettes additionnelles de circuits intégrés . 5. Ensemble de circuits intégrés selon la revendication 4, ca- 10 ractérisé en ce que la plaquette additionnelle comporte deux circuits d'alimentation en courant et en ce que les deux circuits d'alimentation en courant sont reliés respectivement à des circuits faisant partie de barres collectrices de circuits différents. 6. Ensemble de circuits intégrés selon la revendication 3, 15 caractérisé en ce qu'au moins une seconde barre collectrice de circuits et un groupe de plaquettes associées sont placés à proximité de la première barre collectrice de circuits, plusieurs plaquettes additionnelles sont associées à ladite première barre collectrice et entre ladite barre collectrice et la seconde barre collectrice, et 20 en ce qu'une partie différente des circuits de ligne et de colonne et de chaque plaquette additionnelle est raccordée à une barre collectrice différente, en ce qu'un autre groupe de plaquettes additionnelles est intercalé entre lesdites plaquettes associées à ladite second barre collectrice et en ce qu'une première partie de ces cir-25 cuits de ligne et de colonne est reliée à des circuits de la seconde barre collectrice et en ce qu'une partie des circuits de ladite première barre collectrice qui ne sont pas reliés aux plaquettes additionnelles intercalées entre les première et seconde barres collectrices est reliée à d'autres circuits de ligne et de colonne de la 30 plaquette additionnelle, qui ne sont pas, par ailleurs, raccordés à la première barre collectrice. 7. Ensemble de circuits intégrés selon la revendication 6, caractérisé en ce que lesdites cellules sont des cellules de mémoire bistables reliées aux circuits de ligne et de colonne de leurs pla- 35 quettes respectives, de manière à être validées sélectivement pour le fonctionnement de la mémoire par une coincidence de signaux pour une combinaison unique des circuits de ligne et de colonne d'une des 71 03308 i8 2079182 dites cellules, en ce qu'au moins un circuit de bits es^fen place sur chacune desdites plaquettes, en ce que ledit circuit de bits est couplé à chaque cellule de la plaquette pour transmettre des signaux pendant le fonctionnement de la mémoire et en ce que les circuits de bits des plaquettes correspondantes des première et seconde barres collectrices et également les circuits de bits des plaquettes intercalaires additionnelles correspondantes desdites première et seconde barres collectrices sont branchés en série.