FR 2083417 A1 19711217 FR 7109608 A 19710318 71 09608 2083417 La présente invention concerne des réseaux de circuils intégré à semi-conducteur dans lesquels plusieurs unités de circuit sont formées sur une seule plaquette de semi-conducteur et sont interconnectées à l'intérieur de ladite plaquette ou par 5 des circuits métalliques déposés extérieurement. L'invention concerne particulièrement des réseaux dans lesquels les circuits métalliques s'intersectent l'un l'autre. Il est bien connu dans le domaine de l'art que des réseaux de circuofcs intégrés dans une seule plaquette de semi-10 conducteur peuvent être munis de circuits associés qui s'inter-sectent l'un l'autre. De telles intersections de circuilspeuvent, utiliser une structure qui permet à un circuit de passer par dessus ou par dessous l'autre circuit.L'invention concerne principalement des structures d'intersection qui injectent une impédance 15 complémentaire appréciable dans le réseau du circuit électrique par suite de l'inclusion de la structure d'intersection spéciale. Pour la commodité on ne considérera ci-après que des structures d'intersection par dessous. L'impédance électrique d'une telle structure 20 d'intersection par dessous est appréciable et peut avoir un effet sensible sur la transmission d'un signal et par conséquent sur le temps d'accès du circuit. Le temps d'accès du circuit revêt ime importance considérable dans un circuit telle qu'une mémoire, qui se trouve adressé de façon répétée. Des retards rencontrés 25 dans l'application des signaux électriques afin d'avoir accès à un tel circuit introduisent de façon répétée un retard dans le système dans lequel le circuit se trouve utilisé, et leur effet cumulatif peut constituer un inconvénient sérieux pour le système tout entier. 30 Malgré les considérations de temps d'accès, certains agencements de circuits intégrés à accès par coïncidence ont amené, pour la simplicité de la structure, à concentrer les structures d'intersection principalement sur un des types de circuit d'accès. Les différents temps de montée des signaux que l'on 35 obtient alors sur les différents circuits d'accès de la plaquette de circuits intégrés sont simplement tolérés en adaptant le fonctionnement du réseau a.u temps de montée le plus mauvais. Appliqué à des mémoires à semi-conducteur, un tel procédé peut conduire à concentrer les structures d'intersection sur des circuits 40 de rangée , par exemple, ce qui a pour résultat que le temps de 71 09608 2 2083417 montée des signaux à l'extrémité distante d'un circuit de rangée se trouve beaucoup plus long que le temps de montée des signaux similaires pour des circuits de colonnes,et 1a. durée du cycle de mémoire s'en trouve par conséquent allongée. D'autres agencements 5 de circuit prévoient une répartition plus égale des structures d'intersection-entre les circuits de rangées et de colonnes, mais dans la pratique, ces agencements ont utilisé de grands nombres de structures d'intersection réparties de manière uniforme le long de circuits de telle sorte que les circuits de rangées et 10 les circuits de colonmflà la fois ont des temps de montée de signaux longs. L'invention prooure une plaquette de circuit intégré comprenant plusieurs unités de circuits disposées en rangées et en colonnes, plusieurs circuits de rangées et plusieurs 15 circuits de colonnesagenoés en un réseau avec intersection sur ladite plaquette, les circuits de rangéfieet de colonnes étant connectés en sorte d'appliquer des signaux aux unités de circuits. Cette plaquette de circuit intégré se caractérise en ce que chaque circuit de rangée et chaque circuit de colonne comprend ùn •20 moyen de conduction à basse impédance et un moyen de conduction à impédance plus élevée afin de réaliser un moyen de croisement électrique afin d'intersecter d'autres circuits sans établir de connexion électrique avec ces autres circuits, et en ce que chacun des circuits de rangées et de colonnes comprend une première 25 partie à laquelle sont connectés un premier ensemble d'unités de circuits et qui est essentiellement exempte de moyens de croisement, et une seconde partie à laquelle sont connectés un second ensemble d'unités de circuits et qui comprend au moins un desdits moyens de croisement. 30 Selon l'invention, une des unités de circuits de la plaquette de circuit intégré h semi-conducteur est purement métallique et exempt de structure d'intersection à impédance élevée. Au moins une seconde et une troisième unités de circuits, situées dans le même plan que la première unité, et intersectant -35 celle-ci et l'une l'autre, sont déviées de manière à passer en dessous d'un circuit d'intersection de manière telle que les im-pédancrs équivalentes représentées par les structures de croisement Boient approximativement réparties de manière égale entre les circuits desdite seconde et troisième unités.A cette fin, dans un 40 exemple de forme de réalisation de l'invention, les circuits de 71 09608 2083417 rangées et dp colonnes d'une plaquette de circuit intégré partage loa structures de croisement nécessaires de manière à rendre les imp»?'.îance>3 caractéristiques des circuits approximativement égales. Dans un exemple de forme ■> réalisation d'une 5 r:i6:oire, les circuit? de chiffres sont oegmeuccs de manière à s'étendre avec différentes orientations dans drap oarties différentes de la plaquette.Les segmente de circuits de chiffres s'étendent- parallèlement à celui des circuits de rangées et de colomvs qui contient- le moins de structures de croisement dans la même 10 partie de la plaquette eu sorte que les circuit? de chiffres soient exempts de structures de croisement. Selon un autre aspect de l'invention, le:; structures de croisement le long d'un circuit de rangée ou de colonne quelconque sont groupées principalement dans une partie de circuit qui se trouve distante du point d'excitation 15 de ce circuit. L'invention apparaîtra plus clairement à la lecture de lu description détaillée qui va suivre, faite en re— gard de;-; dessins joints suc lesquels : la figure 1 est un schéma, d'un circuit bi-20 arable utilisé comme unité de mémoire dans une forme de réalisation de l'invention; - la figure 2 est un schérïi.'i simplifié d'une dis- ! pîitn tiuri de s princLnaux circuits d « interconnexion. d'uni tés de înérioi Ti'-tj uùhs une plaquette de se rm-conclue te uï* selon l'invention; ?;3 - La figure 3 eut une vue et: coupe il lustrant U'V-; stru-:-1 .ire de croisement dans le dispositif représenté sur i:,i -'re ;:; - lel5 figures 4, 5 et 5 sont ries circulas équivalent:-. iliustvnn* un nspoet de 1'invention; 20 - Im figure 7 est un schéma de la disposition v'v ! îe de. ! 'uni té 'ic î re selon l?i figure 1 dons la disposition illustrée sur ;a figure 2. L'unité de mémoire 10 représentée sur la figure * comprend dus îr:i:;uis+^r*^ à effet de champ ir-terecnnectés poui' y: u-. ur- ..it bistahle propre ù e-::rr:îignsir.er des informa - t i -r.s ^ \ -ricnl fc- tg-..' r, ;:,/•! nt d if f•' : eni-s niveaux de gain sélee-! ■'-r.r/v; r;our f*".cil : u-r le functionni t. est oomme unité de mémoire. 40 Ces confortent des électrodes dites source et drain BAD ORIGINAL 71 09608 4 2083417 formés par des procédés de diffusion, bien connus . Da.ns le circuit bistable, connu en soi , deux transistors 11 et 12 sont interconnectés de manière classique, le drain de l'un étant connecté à l'électrode de commande de l'au-5 tre „ Les sources de ces transistors sont connectées a.u potentiel positif d'une source 13 représentée schématiquement par un signe + encerclé pour indiquer une source de potentiel dont 1a. borne positive est connectée de 1a. manière représentée et dont la borne négative est connectée à la terre. Une notation similaire avec 10 la polarité appropriée est utilisée pour toutes les sources de potentiel . Les drains des transistors 11 et 12 sont connectés a.ux bornes de sortie 16 et 17, respectivement, et a.ux sources de deux autres transistors 18 et 19 montés en sorte de fonctionner comme résistance de charge dans le circuit bistable. Les 15 drains de ces deux derniers transistors sont connectés ensemble à la. borne 20, laquelle est reliée à la. masse. Les électrodes de commande de ces deux transistors sont connectés à une borne 21 qui se trouve également connectée à une source de potentiel néga.~ tif 22. 20 L'accès a.u circuit instable qui vient d'être décrit est obtenu en appliquant sirnul1inément des signaux de tension à un circuit X 23 et à un circui i- Y 26. Ces signaux sont avantageusement constitués par une variation entre un niveau positif et la. terre afin de rendre conducteur une paire des transis-25 tors 27 et 28, et une paire de transistors 29 et 30, respectivement. Lorsque ces signaux de commande sont appliqués simultanément aux électrodes de commande des transistors de sélection, la conduction peut établir dans l:un ou l'autre sens entre la borne de sortie 16 et un circuit Bit 3' entre la. borne de sortie 30 17 et un circuit Bit 32. Des signaux de logique sont appliqué" aux circuits 31 et 32 à partir d'une source d'excitation de chiffres,non représentée, afin de placer le circuit bistable dans 1'un de ses états stables indiqués par les signaux de chiffres. D'une manière similaire,pendant une phase de lpcture dans la mé-35 moire, 1 • é ta binaire de 1 ' informat i on emmagasinée dans l'unité de mémoire 10 et représenté par différents niveaux de tension aux bornes de sortie 16 et 17, est envoyé à un détecteur de chiffre (non représenté) par 1'intermédiaire dep transistors de sélection et des mêmes circuits 31 et 32. 40 Lorsque l'unité de- mémoire est au repos, un couBAD ORIGINAL 71 09608 ' 2083417 rant de maintien circule entre la source 13 et la. terre à travers le circuit bistable afin de maintenir un état sta.ble particulier. Pendant une phg.se de lecture, un certain courant qui traverse celai des transistors 11 et 12 qui est conducteur, se trouve dérivé 5 vers un de3 circuits 31 et 32 et le détecteur de chifôe à travers les transistors de sélection. D'une manière similaire, pendant une opération d'écriture, un courant se trouve appliqué par l'intermédiaire des circuitL de chiffres et des transistors de sélection à travers l'un ou l'autre des transistors,de charge 18 et 19 10 afin de créer entre les bornes de sortie 16 et 17 des différences de potentiel appropriées afin d'établir dans le circuit bistable l'état stable voulu. La figure 2 est un schéma simplifié de la disposition de 64 unités de mémoire du type représenté sur la. figu-15 re 1 dans un support de semi-conducteur commun 33. Un tel support est une plaquette de circuit intégré qui est avantageusement interconnectée, avec d'autres plaquettes similaires, non représentées, sur une base de céramique commune, également non représentée. Les unités de mémoire sont agencées en groupes comptant un nombre 20 prédéterminé d'unités par groupe et ayant une configuration de groupe prédéterminée . Dans la forme de réalisation préférée que l'on décrit ici, la. plaquette de semi-conducteur est divisée en quatre quadranta,chacun d'eux contenant le même nombre d'unités de mémoire et oomptant le même nombre de structures d1 intersection, 25 ayant approximativement la même impédance chacune, dans des circuits de commande propres à appliquer des signaux de validation aux unités de mémoire. Chaque unité de mémoire 10 selon la figure 1 est représentée par un carré différent sur la figure 2. Le schéma de 30 la. figure 2 montre le support de face afin de faciliter la compréhension de l'invention, une disposition réelle du dispositif étant représentée sur la figure 4 que l'on décrira.plus loin. Chaque unité de mémoire sur la figure 2 est desservie par des circuits d'alimentation, les circuits d'accès X et Y ,et une paire de circuits 35 déchiffrés comme sur la figure 1. Les circuits X, Y et de chiffres sont représentés pour plusieurs unités de mémoire dans la partie supéra-uru gaucho du support 33, d'nutrès circuits similaires sont oui -s peur des ra i uona de simplicité -du dessin.. Le a circuits d'nli-metat. en r.e - sont représentés que partiellement sur la figure 2. 40 Les libers en trr.it interrompu telles que la ligne 71 09608 36, et s'étendant entre différentes partie du support, représentent schéraati que nient le trajet ouiv* h l'intérieur d'une couche de diffusion dans la plaquette pour réaliser un circuit de-terre pour les différentes unités de mémoire. Ce circuit n'appa-5 raît pas à la surface de la plaquette car il1se trouve connecté directement à i"intérieur de la couche d» diffusion à l'électrode de dra.in des transistors 18 et 19 de chaque anité de mémoire. Une connexion extérieur de ce circuit de terre est représentée sur la figure 2 à l'extrémité gauche du support 33, mais une ou 10 plusieurs connexions similaires peuvent être prévues en des points appropriés sur le pourtour du support 33. La. connexion à la source de potentiel positif est représentée à l'extrémité inférieure du support 33, mais il est bien évident qu'elle peut être réalisée en un point quelconque de celui-ci. A l'intérieur du support 15 33, les électrodes source des transistors 11 et 12 sont connectées au support dans chaque unité de mémoire. La connexion à 1a. source de potentiel négatif, des électrodes de commande des transistors 18 et 19 dans chaque unité de mémoire est effectuée par l'intermédiaire d'un circuit métallique sur la surface du sup-20 port, ce circuit suivant d'une façon générale le trajet du circuit de terre. Ce circuit de connexion à la source de potentiel négatif n'est pas représenté sur la figure 2 car sa disposition sur le support n'affecte pas de manière critique la disposition selon l'invention. Le circuit de connexion à la source de poten-23 tiel négatif amène simplement vers les bornes 21 de toutes les unités de mémoire, un potentiel continu légèrement inférieur au potentiel de terre. Il n'achemine aucun courant appréciable. En conséquence, le circuit métallique amenant ce potentiel est formé en sorte de comprendre des structures de croisement par-" 30 tout où des circuits d'intersection sont nécessaires. Il est bien connu dans le domaine de l'art qu'il est possible de former par diffusion des trajets de conduction dans une plaquette de semi-conducteur pour divers buts tels que circuit d'alimentation et structure de croisement. 35 De tels trajets de conduction sont dotés er, sorte de présenter une conductivité sensiblement plus élevée que celle du matériau semi-conducteur environnant. Toutefois, un tel trajet de conduction présente une conductivité sensiblement inférieure h celle d'un circuit métallique constitué par exemple d'or ou d'aluminium. 40 Les structures de croisement utilisée?* dans la forme de réalisy- 71 09608 7 2083417 tion décrite comprennent un trajet de conduction obtenu par diffusion et s'étendant en dessous d'un circuit tout en étant isolé de celui-ci, au droit d'une intersection. La. connexion électrique est réalisée aux extrémités de tels trajets de conduction diffusés 5 avec les parties d'un circuit métallique, qui doivent être incluses îans la structure de croisement en série dans un circuit. Une telle structure de croisement est représentée sous forme simplifiée sur la figure 3« Les circuits 24 et 25 s'intersectent et ce dernier circuit comprend en série un tra jet diffusé 34 qui s'étend 1Q dans le matériau semi-conducteur 35, en dessous du matériau isolant 44 situé sous le conducteur 24.Bien que les croisements soient habituellement représentés schématiquement par des lignes qui se croisent, on a. utilisé sur la. figure 2 des croisements pontés tels que le pont 45 dans la pa.rtie supérieure gauche du 1Ç5 dessin, pour indiquer la plupart des croisements afin de faire mieux apparaître celui des circuits qui se croisent, qui comprend l'impédance de croisement. Une seule configuration d'unité de mémoire se trouve utilisée dans le montage de la figure 2. On voit que 20 les paires adjacentes d'unitœde mémoire le long d'une rangée quelconque à l'intérieur d'un quadrant sont des images spéculaires l'un* de l'autre, tandis que les paires adjacentes d'unité de mémoire le long d'une eo'Jonne quelconque à l'intérieur d'un quadrant sont des images spéculaires l'une de l'autre. La. forme de réalisa-pc- tion de la figure 2 est présentée avantageusement sous la forme de quadrants différents; on voit que les quadrants diagonalement op-pcsé-., contiennent une disposition d'orientation similaire tandis que les quadrants adjacents contiennent la même disposition d'unités de mémoire tournée '3e 90° dans le plan du dessin. Bien que les ->q unités de mémoire soient représentées pour la commodité sur les figurer 1 et 2 comme étant séparées des circuits X, Y et de chiffres, on verra sur la figure 7 que des segments de ces derniers circuits peuvent également être inclus dans la disposition des unités de mémoire, qui est tournée dans un sens ou dans l'autre afin ufi constituer lo réseau complet d'unités de mémoire. Cette ani r-.r-'.ité les unités de.- mémoire fncil itr la disposition dans In plnqurM.A des pr-.cé-lc'n faisant appel h un ordinateur suivant j'.(: 1 Ir{'. ; tu.. bien connue. Le réseau complet représenté sur la figure Z /K; o'Tir.if -.d dr-.-. circuits X oui sont îles ci rrr-ji t n«u'"n 71 09608 8 2083417 sur la. face de la. pla.quette et qui traversent toute la. largeur de deux quadrants par paires de circuits s'étendant entre rangées adjacentes d'unités de mémoire, cha.que circuit d'une paire desservant une des rangées adjacente s.Chaque circuit X est exempt de 5 structure de croisement sur la. moitié de son étendue et il comporte des structures de croisement pour les circuits Y et les circuits de chiffre s dans l'autre moitié de son étendue. La. moitié de l'étendue de chaque circuit X qui ne comporte pas de structure de croisement est entièrement métallique et elle est située dans 10 le quadrant adjacent au point d'excitation de chaque circuit X. La. partie du circuit qui comporte les structures de croisement se trouve dans le quadrant de la. plaquette qui est éloigné du point d1 excitation du circuit X. Les circuits X1 et X2, par exemple, traversent 15 la plaquette 33 entre les deux rangées supérieures d'unités de mémoire et ils sont excités par leur extrémité gauche. Ces circuits X1 et X2 comportent des structures de croisement pour un seul circuit de chiffre à l'extrémité gauche du quadrant Dans le quadrant supérieur droit de la. plaquette, les circuits X1 et X2 20 comportent des structures de croisement pour les deux circuits de chiffres et pour les circuits Y. Les circuits X3 et X4 sont agencés d'une manière similaire dont les deux quadrants supérieurs de la. pla.quette. Les circuits X5 et X6 s'étendent entre les cinquième et sixième rangées d'unités de mémoire et elles sont o excitées à partir de la droite, dans le partie du quadrant inférieur droit dans laquelle ces circuits sont essentiellement exempts de structures de croisement. D'une manière similaire, les circuits X? et X8 s'étendent entre les deux rangées inférieures d'unités de mémoire . En considérant les circuits de colonnes, 30 en voit qu'ils sont tous disposés d'une manière similaire à celle qui vient d'être décrite pour les circuits X : les circuits Y1 à Y4 étant excités par le bord inférieur du quadrant inférieur gauche de la. pla.quette tandis que les circuits Y5 à Y8 sont excités par le bord supérieur du quadrant extrême droit. 35 Les circuits de chiffres sur 1a. plaquette de la figure 2 se répartissent en lignes de chiffres qui desservent des ensembles d'unités de mémoire, des conducteurs omnibus de chiffres qui interconnectent les lignes de chiffres des différents quadrants de la plaquette, et des bornes de chiffre propres à eta-40 b3ir dep connexions extérieures avec les conducteurs omnibus de 71 09608 g 2083417 chiffies. Tous les circuits de chiffres sont métalliques sauf les courtes connexions diffusées dans chaque unité de mémoire ainsi qu'on le décrira à propos de la figure 7. Les lignes de chiffres telles que les lignes 37 et 38 s'étendent entre des 5 rangées adjacentes d'unités de mémoire dans des quadrants adjacents aux points d'excitation des circuits X comme on peut le voir dans les quadrants supérieur gauche et inférieur droit sur 1a. figure 2. Les lignes de chiffres telles que les lignes 40 et 41 s'étendent entre des colonnes adjacentes d'unités de 10 mémoire dans des quadrants tels que les quadrants supérieur droit et inférieur gauche dans lesquels sont excités les circuits de colonnes Y. Ces circuits de chiffres sont agencés par paires (Bit et ±fit) qui sont situées entre des paires de circuits Y ou X desservant les mêmes unités de mémoire. Chaque uni-15 té de mémoire est connectée à la. fois à une ligne Bit et à une ligne Bit comme le montre la figure 1. Bien que ces dernières connexions soient illustrées•sur la figure 2 comme traversant des nombres différents de circuits, les structures de croisement sont en fait à peu près les mêmes étant donné que dans la réa-. 20 lisation réelle les transistors extérieurs 29 et 30 sont avantageusement situés entre les lignes de chiffres d'une paire dans chaque unité de mémoire comme on peut le voir sur 1a. figure 7. A l'intérieur d'un quadrant particulier quelconque, les lignes de chiffres Bit et "BTf pénètrent dans le 25 quadrant par des côtés opposés, et des lignes correspondantes de même type \ans le quadrant sont connectées à un conducteur omnibus. Les lignes Bit telles que 1a. ligne 38 sur la figure 2, pénètrent dans le quadrant supérieur gauche de la plaquette par le côté droit de celui-ci et elles se trouvent connectées à un con-30 ducteur omnibus 42 par l'intermédiaire duquel elles sont connectées à une borne Bit 43. D'une manière similaire, les lignes Bit telles que la ligne 27 dans le même quadrant pénètrent dans celui-ci par son côté gauche et elles sont connectées à un conducteur omnibus 46 par l'intermédiaire duquel elles se trouvent 35 raccordées à une borne Bit 47. Les conducteurs omnibus du même type sont ensuite interconnectés en sorte que chaque unité de mémoire de la plaquette ait accès aux bornes Bit 43 et 47 ainsi, qu'à une pa.ire correspondante de bornes Bit 48 et 49 dans le coin diagonalement opposé de la plaquette. Ce montage permet 40 de connecter en série des circuits de chiffres de plusieurs pla 71 09608 10 2083417 quettes comme cela s'avère avantageux dans certains montages de mémoire. Les bornes 47 et 49 sont connectées entre elles par l'intermédiaire du conducteur omnibus 46 dans le quadrant su-5 périeur gauche, d'un© ligne Bit 50 et d'un conducteur omnibus Bit 51 dans le quadrant inférieur gauche, "et. ËU'une connexion 52 dans - ' * - '-V quadrant inférieur droit. Une branche sai*cla même connexion entre bornes Bit comprend en série, un conducteur omnibus Bit 53 desservant le quadrant inférieur droit et un conducteur omnibus Bit 10 56 desservant le quadrant supérieur droit, D'une manière similaire,, les bornes Bit 43 et 48 sont interconnectées par une connexion 57» un conducteur omnibus m 58, une ligne Bit 59 et un conducteur omnibus Bit 60, tous coopérant s,vec une branche contenant le conducteur omnibus m 42 desservant le quadrant supérieur gauche 15 et le conducteur omnibus Bit 61 desservant le quadrant inférieur gauche. On peut souhaiter que chaque circuit sur la plaquette présente une impédance caractéristique comprenant une résistance série et une capacité répartie en dérivation. Un cir-20 cuit équivalent idéal serait celui qui se trouve représenté sur la figure 4 où l'on voit un condensateur shunt S2 qui représente la capacité discrète au voisinage du point d'excitation et une résistance Bérie 63 connectée h la charge. Lors de l'application d'une tension a.u point d'excitation, le condensateur 62 se charge 25 rapidement à travers une partie de circuit ayant une constante de temps extrêmement faible, de manière à constituer rapidement une tension de sortie propre à être appliquée à la charge à travers la résistance 63. Ce circuit ne peut cependant être obtenu en réalité dans un circuit de commande de rangée ou de colonne en 30 raison de la nature répartie de 1'impédance ; mais s'il pouvait être obtenu , ce circuit assurerait le temps de montée minimal du signal. La figure 5 montre le circuit équivalent- pour l'impédance répartie dans un circuit d'un type non représenté -35 sur le dessin, dans lequel les structures de croisement sont toute a situées le long du circuit. Chaque structure de croisement comporte une certaine capacité répartie en dérivation, relativement faible, et une rdsiatanee série appréciable qui peut être attribuée a.u fait que le' matériau semi-conducteur contenu 40 dans la structure de croisement a une résistance beaucoup plus 71 09608 n 20834 T7 élevée que celle d'une longueur correspondante de la partie métallique du circuit. Sur ls figure 5 la- résistance 66 et le condensateur 67 représentent la structure de croisement initiale du circuit . Ces impédances sont suivies de plusieurs sections similaires ,chacune contenant une résistance 68 et un condensateur 69 qui représentent des structures de croisement subséquentes à chaque intersection de circuit dans le cas où le circuit considéré comporte toute l'impédance de la. structure de croisement. La. capacité répartie de 1a. partie de circuit métallique est comprise dans les condensateurs 67 et 69. Il est clair qu'un signal appliqué au point d'excitation du circuit a. un temps de montée allongé puisque les condensateurs des sections successives du réseau itératif "oivent être chargées séquentiellement. La. figure 6 inontre une forme approchée de circuit équivalent pour un circuit X ou Y sur la. figure 2. Le circuit équivalent comprend la résistance d'entrée 66 et un condensateur 67A représentant l'impédance de la. structure de croisement initiale a.u droit de l'intersection d'un conducteur omnibus de chiffre comme dans le cas de la. figure 5. Toutefois, cette combinaison est suivie par un condensateur 70 qui représente la capacité répartie dominante de la partie du quadrant contenant le circuit de commande X ou Y, qui se trouve autrement exempte de structures de croisement. Le condensateur 70 est suivi d'un réseau itératif comprenant plusieurs sections résistance-condensateur, chacune contenant une résistance 60A et un condensateur 69A et représentant chacune une structure de croisement dans la. partie du circuit qui doit procurer l'impédance de la structure de croisement. Toutefois, l'effet résistif total se trouve réduit dans la forme de réalisation représentée sur la figure 2, comparé à l'effet qui aurait été obtenu autrement, étant donné que chaque structure de croisement permet de prévoir plusieurs circuits , c'est-à-dire une pa.ire de circuits X ou Y et deux circuits de chiffres. La longueur totale des parties diffusées qui doivent passer sous les circuits qui s'intersectent est ainsi maintenue à une valeur minimale pratique. Le montage selon la figure 2, représenté par le circuit équivalent 5e la figure 5, assure un temps de montée optimal du signal. La partie dominante de la capacité répartie est ce]2e représentée par la partie de circuit métallique exempte de structure do croisement est située h proximité du point d'exciBAD ORIGINAL 71 09608 2083417 tation, dans ~-nquelle elle peut être chargée à travers lr plus petite impéd ;j.nei' possible, c 't nt-V-dire celle représentée par une aeule structure de croisement. D'une manière similaire, l'effet d'échelle de 1 c; partie û: irapédance repartie contenant les ') résistances dans? toute a lun autres structures de croisement est confine- à In partie de circuit distante d'un point d'excitation et est distribué entre les circuits X et Y en sorte que le temps de montée du signal pour l'un ou l'autre type de circuit soit maintenu à stne valeur minimale. 10 Ln figure 7 représente une disposition réelle d'un circuit intégré sur une plaquette de semi-conducteur pour une unit;'- de mémoire du type de la figure 1. Comme un circuit intégré est en réalité une combinaison complexe tridimensionnelle de conducteurs et de dispositifs actifs, la figure 4 utilise une nota-15 tion schématique souvent utilisée dans le domaine de l'art pour représenter des structures tridimensionnelles sur Un dessin bi~ dimonsionnel. Trois nivenux sont représentés sur In figure 4„ Un niveau de diffusion dans lequel les parties conductrices sont délimitées par des lignes en trait plein gras, un niveau de canei 20 dans lequel les canaux conducteurs des transistors H effet de ' champ à électrode de commande isolée sont délimités par des ligner en trait plein. fin , et des structures de métullisation superficielles dans lesquelles des bandes de conducteur métallique déposées sur la fnoe de lo plaquette sont délimitées par des li-25 :"î^s en trait interrompu , En pratique plusieurs des lignes en trait interrompu représentant les conducteurs au*.talliaca devraient oe trouver directement nu-dessus des lignes représentant d c:: régions de ssmiinducteur ciiTuaées. C 'est pourquoi, dans In plupart des en a où cette superposition se produit, les lignes 30 en trait interrompu on * été légèrement, dé-pl :-cée» afin qu elles p.m usent $ttv distinguées sîép.-.-rémi nt. Les connexions entre la couche diffusée et les eov.duc tours métallisés en surface sont effectuées â furie, manière similaire à celle représentée pour le conducteur 25 sur lo figure 3 Ces trous sont formés par attaque 35 c h j roi que dans une «-ouoho Volante qui nutrorrent recouvre toute 1m surface du semi-conducteur y compris les régions diffusées. Un métul conducteur #»**t ensuite déposé sur la couche i. soi an tu e1 , à travers les t- -o vier.t en BAD ORIGINAL 71 09608 13 2083417 quen . lii'ri Lrnunintorn «oui. idmil i('ién pnr don numérort do réf'é-ivueu :.ou 1 , l''M numéron de riM'i'iviii'p l'inut. Ion niflmon que i-i'ux lliu'l':! MU l' 1 : t I' l^rui'l' 7 C i > l'I'f !1110 lldiM I I M i * f > 1 1 ( > : t U t- I 1 i 'lée !1 ''M f 1 r> it illl I 1 "i •. I (' I J',11 l'en. l.e f i ivu 11 "ÏÏTT j-1 i-1 lf rirciiit. Hit. 31 !*ur lit I i j'u l'o i non t. Ion ilcux bfindon trié tu 1 1 1 que n qui n'étendent trinm-venin 1 oineri I. d.nnrt- lit pnrtio nitpér i nu re de ln l'i^nre nu deniiun et. r • i j domioiiîi deu t. rnnu i utnrn o I; 30. On n noté précédemment nur 10 lu figure ? que Ion t. nmn i u tnrn de riélortlon Y don unité» de mémoire étniont nltuén nur lu plnquette entre Ion liffnnn 1111 ni, Bit,. Clmcum do oon trnnnintorn nur .lu ritfure 7 oomprond dune uti trnnn]ni or dn né Lee I, i on Y différent pour utm unité do mémoire d J f'f'é t'en I e • Doux enntnetn 71 t* t 7«' curmee t.en I. Ion llfjnon jl f- t-1 b 3'' f,u nivenu de diffunion ou den vnion uonductrice» difTunéen eonnoetent len rmitriotn aux éleetruden den t .ennuinto rn i'9 ni 30, ronpoe 11 veinent. Au-de nnuu de ehnoun de een tennrji ntorn ne trouvn un nutro trnnniutor tnnint i t.unn t le trwinlntor de néleotinn Y d'une un! Lé dn mémoire ndU i 11 ormo 11 o dinponée nu-demiuu «le nelle PO qui eut reprénontéo nur le domilN. Aluni, pnr exemple, l'unité de mémoire re p rêne u ton nur ln figure 7 on rre npnud , nur In fleure ^ i\ ln deux i urne unité fie mémoire i\ pnrtir de lu /.?nuohn dmi: - In fleure. L'n 1rn,j(-I.M de enridue I, i on pour len 1, rni m i-i I n r-i e I. }0 :i'él.i dent n trnvorn 1 i-um pnniuuiux rnnpeeti l'n vu ni den eurulue Lent .• Ifncouvru rit. 1 ou t- rimu i u Lorn ■") «> 1. J,0 nu trouve un uundue tour métn 1 1 i que 77 pré non l.nn t don portion élnr/'IoM '[(h j 0 r-1 77 U qui i j 11 n I, i l.uen t h ln foin len él ne t rnd o n de oomirinii'io e i, lo:i nfjrinuxloun f\ eellnn ni pour len 1, r/inn 1 n l,u rn fit Jf) ut qu i riunt: en outre eonnoi: uSgh pnr 1 1 i n te rrnéd ) -i i re d'un Iiu;i tldj'u mm'ii I. r firitn ntrjrn mon t. i i^nnén erjrtqj'jrteii t ■ 1 f ■ : >. pnr1 i ' ■ : î é 1 ci' ( roO(| o diffunéini qui :ioril. 'Minrio'' Li'cj pnr 1 'in 1.er rre'd i n i r»- de oundu'.1 tu.j rn d i (Tunén 1f)A o l, 17A, qui eurroufiuniJerit 'lO ;.Ux i,',tT.i'î, df; nortn- ut 17 du '-ic-uit, Innlnhlo, nux ii'jur'Min bad original 71 09608 " 2001417 'leri I. l'tilin I n l.i > rn 'In i'Iimi'kp |M p |. I'lf rnupn. li-ninnnl, ni. mix ili'nliiR l'Inri Irniminlurn II ni, |,'f rpnppn 1.1 vpiii«u I- 11 l-midn mnl.nl | j nnp ,'| A imi rm npniii'1 n In ln.nm ,'1 nur ln fi/Mirn I |i"iir In i Inninii I n Il I H: U"U t'i'n 'If | Il I I n 11 I I P I 11i'(',M I i T . 11 ' n n I pur I ' i 11 l.p I IIInd I (1 i l'r il n n P X '' l.niininnn /.'a ■ i m 11 ri In pnrlin i'puI.i.iIp ^.uii' 11" .in In fi^-Mirn / qulptutil. ni imrailwr Iph uni l[,n dp niptiu>i rp ni lii"pn m r.nindin rln ppl |pn rp jtt'p hpii l-f''p n rmr 1n fiftiirp 7 , r> I. p/1 r l ' I n U 11 m''I I n I rn d 'urtP pn i rp d ' n ,h l.pnn 11 Min nimilfiimr dntm Ip Imn dp In f 1 #*i i r*p 7 tju 1 h ont ni immit^nn nn 11 m ] i. n m du iiipnmirr ni ln''nn pu dpnni'iifi dn 10 ,.pi lun l'pjirf'nr'ti I.ppm nur ln f'i/-;urp 7. i'r'fi 'Irnlim don I- rnnn i n l.u rp dp chfiryjp 1" p 1' 1muii t. imuuibpU'h pnt' I ' i u l n niipd 1 n i rn dp nnndun I imii'md l f' f'unf'n nu rundiic Ipu r uiiinlbun diTriinn .1 mnmip r'll/i n'nl.nu dmit m lit'nvpi'n dn 1n plntjupl. l.p dnun lp Imn dp In fi^urn 7. Lpn I rniiFi 1 n l.nrn 11 pl. 1.' nul. I pu im d r« 11 w'uniipn I1' It'iinuK tuiuduf1 I,pu en d i T Puni'n IfiA p 1. I7A» m npnr I. i vnnipu I., lip n nmir ppii dp mu trnnni titnrn nrîti t. onnnpt! I.ppfi pnr I ' i n I.p niind I n i rn dp piniduc't.pum d i rî'unf'n MA h un ucmtnel. 7'1 ij" i n'nl.pnd nu dr.nnup du noriduc l.pur dlîTum' IJA pi du riupporL nniimiun (non rppr'pfipul.^), p t, où put, fm i l.p 1 n "hiiuph 1 nu mvpp uiip huuj'pp 'lp pul.nul.ipl puni I.i f 1} ( rnpr^hptil.'^p nur 1n f'i^urp 1), un l'unt.w't Mo mnnum I ' in l.p rcuuiiP x i un pul.rp 1 1 p I pu l.rndp dp uufnrnnndp m" l.n 1 I i du Irnnnin lur 11 pl. In d rn i u difTunp du 1.1 nu n i n l.i > r I-'. Ii'uun fimni">p r-imi l/til'p, In l'un l.ne I, Ml nniiurn I ' ItiI.pi''uuiipx i'm nnl.m |p d rn i n du I. rni i n i n i'i r 11 ni. I 'pIpi'ii'ui'Ip dp pninmnudn du l rniniitil.'ir 1J'„ on vu il. '7;n 1 prri"ii I, nur In rifjurp 7 iJM" lf,n Irnnu i nl.urn ndd i I. i uuup I n 1 1A pl. 1 î'A M' » n t. miniipu l.t'n pu finrnllnln nu y l.ruimi nourri 11 ni li', rn upp' I. i vninru I.. ''un I. rnn n i h l.u rn 11/» ni. 1"'A |i"uvnnl, Al. j-p minuidn l'un '''ifiwip dnn pnrl.inn d i ri,)" i li I.p'm (In n I, rnim i u l.u rn 11 ni. 1J1, r n t, ]ip '■ t i vptripn I., pl. p| Ipd up non li pnr pnnfi''']unn I. pn rnpr 1„ PIMun uni. pI. u1. d'util iunr n I" Ci "jr'pi/inn I. in nurfucp dinfiuniblp dp ln p] fujun f,tn . I.»' '• i ruu i I, dn ru'I m'I. i un Y 'ju i dpfinprf, 1 'uni I.'' du rn''rii'i i rn dn In f'i//u/'P 7 rt ' *' I." ri' ' nur I ' r i • iw' ln I I i qun l\ 'inrvuiil. '!'• ''uiinp/iuri d 1 n I i rnn n 1,/rl. i un f I I i h '-»• r '.-.''d i n i r p 'iuqu"l c.'T» |'u i I, lu purin»'/i un nvnr lu u'.udu' l.'-u t- 77, '• l, | n BAD ORIGINAL 71 09608 15 2083417 Dit 32. Si l'on fait tourner la figure 7 de 90° dans le ifttu du déplacement dea aiguilles d'une montra dans le plan du dessin, on voit que l'unité de mémoire représentée correspond 5 aux unitée de mémoire situées dans 1u n quadrants inférieur gauche at supérieur droit de la plaquette représentée sur la figure 2. Toutefois, dans cette nouvelle orientation, les circuits qui étaient appelés les circuits Y doivent à présent être»appelés circuit X et vice-versa. Une telle rotation intervertit les 10 fonctions de sélection X et Y des transistors 27,28 et 29,30, mais oette interversion n!a aucune incidence puisque les transistors f** sélection se trouvent utilisés dans un système d'accès par coïncidence et qu'aucune connexion ne se trouve- établie avant que lea autres transistors ne' soient validés. En conséquence, * 15 la rotation du schéma- ne provoque qu'aucun changement dans 1© fonctionnement de l'unité de mémoire, Bn résumé, l'invention proeure une disposition de plaquette de circuit intégré dans laquelle la charge due au* structures de croisement ae trouve répartie entre les oircuits 20 de sélection en sorte que les signaux appliqués à ces circuits soient caractérisés par des temps de montés et de retombée similaires afm de rendre minimal lea retarda dûs au temps de montée et dont il faut tenir compte dans le fonctionnement général du circuit. De plus, la eharga dus aux structures de croisement 25 se trouve avantageusement répartie dans les circuits distant!? detî pointa d'excitation tandis que la partie majeure de la capacité du circuit ae trouve localisée au volainage du point d'excitation afin d'ajouter à la rainiraisatien dea temps de montée et de retombée du signal. BAD ORIGINAL 71 09608 16 2083417 REVENDICATIONS 1 Pla.quette de circuit intégré comprenant plu- sieurs unités de circuits disposées en rangées et en colonnes, 5 plusieurs circuits de rangées et plusieurs circuits de colonnes agencés en un réseau a.vec intersection sur ladite pla.quette ,les circuits de rangées et de colonn® étant connectés en sorte d'appliquer des signaux aux unités de circuits,caractérisé en ce que chaque circuit de rangée et chaque circuit de colonne comprend 1C un moyen de conduction à basse impédance et un moyen de conduction à impédance plus élevée afin de réaliser un moyen de croisement électrique en vue d 1 intersec ter d'autres circuits sans établir de connexion électrique avec ces autres circuits, et en ce que chacun des circuits de rangées et de colonnes comprend une première 15 partie à laquelle sont connectées un premier ensemble d'unités de circuits et qui est essentiellement exempte de moyens de croise ment, et une seconde pa.rtie à laquelle sont connectœs un second ensemble d'unités de circuits et qui comprend a.u moins un desdits moyens de croisement. 20 2.- Dispositif suivant la revendication 1, carac térisé en ce que le nombre de moyens de croisement dans lesdites secondes parties de circuits sont sensiblement les mêmes. 3.- Dispositif suivant 1a. revendication 1,caractérisé en ce que chacun des circuits a un point d'excitation propre à appliquer 25 des signaux aux unités de mémoire correspondantes, et en ce que 1a. première partie de chacun des circuits se trouve électriquement plus près du point d'excitation que la seconde partie de ce circuit. 4.- Dispositif suivant la. revendication 1, ca.ra.c-30 térisé en ce que les circuits s'étendent par paires dans chaque ensemble, entre des paires de groupes d'unités de mémoire de rangées ou de colonnes respectivement, et en ce qu'il comprend un moyen pour connecter chaque circuit d'une paire aux unités de mé-r-oire d'un groupe différent de ladite paire de groupes d'uni-35 tés de mémoire. 5.- Dispositif suivant la revendication 1, carac-tcrir-i r-n ce qu'il comprend un circuit qui s'étend vers toutes les autres unités de nénoire et qui comprend plusieurs lignes de circuit s'étendant chacune parallèlement à ladite première 40 parti:.' d'un circuit de rangée ou. de colonne différent , et des BAD ORIGINAL 71 09608 17 2083417 conducteurs omnibus de circuit connectant lesdites lignes de c ircuit ensemble et à un point de connexion extérieur du dispositif. 6,- Dispositif suivant la revendication 5, caractérisé en ce que ledit circuit est exempt de moyen de croisement. 7,- Dispositif suivant la revendication 5, caractérisé en ce que chacune des lignes de circuit et chacun des conducteurs omnibus de circuit comprend une paire de conducteurs connectés en sorte de transmettre des signaux de logique sur deux pistes. 8,- Dispositif suivant la revendication 7» caractérisé en ce que chacune des unités de mémoire est un circuit bistable comportant une paire de bornes d'entrée et de sortie connectées à une paire desdits conducteurs afin de recevoir les signaux de logiques à deux pistes de manière à commander l'état de fonctionnement de l'unité de mémoire, ou pour appliquer des signaux similaires auxdits conducteurs afin d'indiquer l'état de fonctionnement de l'unité de mémoire, et en ce qu'il comporte une paire de dispositifa de sélection de rangée et une paire de dispositifs de sélection de colonne propres à connecter les bornes d'entrée et de sortie auxdits conducteurs en réponse à une coïncidence de signaux sur un circuit de rangée et sur un circuit de colonne qui s'intersectent dans l'unité de mémoire, une des paires de dispositifs de sélection étant formée dans le dispositif entre les conducteurs de ladite paire de conducteurs.