FR 2067024 A1 19710813 FR 7034534 A 19700917 70 34534 1 2067024 La présente invention concerne une structure intégrée semiconductrice et son procédé de fabrication, et, plus particulièrement, concerne la connexion entre deux surfaces planaires d'une tranche semiconductrice. Il existe actuellement, deux procédés généraux pour fabriquer des disposi-5 tifs semiconducteurs. Selon un premier procédé, on fabrique plusieurs dispositifs semiconducteurs sur une surface d'une tranche de matériau semiconducteur, la tranche étant ensuite découpée après formation des dispositifs pour donner un grand nombre de blocs semiconducteurs. Chaque bloc peut comporter un dispositif semiconducteur, tel qu'un transistor, ou plusieurs dispositifs semiconduc-10 teurs constituant un circuit électrique, par exemple, une cellule de mémoire. D'une autre façon, après avoir fabriqué plusieurs dispositifs sur la surface d'une tranche semiconductrice, on réalise une configuration de câblage appropriée sur la surface de la tranche pour connecter ensemble les dispositifs qui ont des performances acceptables, les dispositifs dont les performances ne sont pas 15 acceptables ne sont pas connectés au circuit. Cette seconde façon est utilisée dans l'intégration à grande échelle (LSI). Après la fabrication d'un circuit intégré par l'un des procédés sus-men-tionnés, la structure semiconductrice résultante doit être fixée mécaniquement et électriquement au substrat de façon à établir des connexions avec les autres 20 éléments ds circuit ou structures, lin certain nombre de typœ de connexion tel que les pattes de connexion et les points de liaison libres sont bien connus mais sont excessivement coûteux. Une des techniques de connexion les plus sûres est le point de soudure décrit dans l'art antérieur. Ces techniques de liaison par point de soudure sont devenues si classiques qu'elles constituent un point 25 essentiel dans la structure des semiconducteurs appelés dispositifs "bloc". Cette ttechnique s'est beaucoup développée parce qu'il est devenu nécessaire de placer les dispositi-fe de connexion par points de soudure et les dispositifs actifs sur la mime surface que la tranche semiconductrice. Ainsi, puisque tous les dispositifs actifs sont sur la surface inférieure de la tranche, 30 la surface supérieure de la tranche est alors inemployée et par conséquent gaspillée. Tout essai de placer des dispositifs sur la surface supérieure de la tranche oblige la connexion de ces dispositifs par des moyens tels que des câblages distincts qui sont extrêmement longs à réaliser, coûteux et peu sûrs. En dépît de ces problèmes, dans quelques applications telles que les dis-35 positifs semiconducteurs optiques, on doit placer des dispositifs actifs tels que des diodes photosensibles ou des diodes émettant de la lumière sur la surface supérieure de la tranche et d'en subir alors les inconvénients II est par conséquent nécessaire de développer une technique d'interconnexions améliorées pour les dispositifs actifs placés sur la surface supérieure de la tranche. 40 En plus des problèmes déjà connus, l'existence des problèmes susmentionnés a 70 34534 2 2067024 limité la microminiaturisation an empêchant l'empilage efficace des tranches samiconductrices, particulièrement pour les circuits exigeant des combinaisons de traitement semiconducteur non compatible [c'est à dire, PNP/NPN ou, transistor à effet de champ/ bipolaire). g En conséquence, un objet de cette invention est de réaliser une structure intégrée semiconductrice améliorée. Un autre objet de cette invention est de réaliser une structure semiconductrice améliorée comportant des moyens pour interconnecter les deux surfaces planaires de la tranche semiconductrice. 10 Un autre objet de cette invention est de réaliser plusieurs parcours con ducteurs à travers la tranche semiconductrice. Un autre objet de l'invention est de réaliser un procédé de fabrication amélioré des structures intégrées semiconductrices comportant des parcours conducteurs électriques pour interconnecter les deux surfaces planaires d'une tran-15 che semiconductrice. Un autre objet de l'invention est de réaliser un moyen de dissipation thermique amélioré pour des structures intégrées semiconductrices. Un objet particulier de cette invention est de connecter électriquement d8s dispositifs réalisés sur la surface supérieure de la tranche, avec des dis-2Q positifs réalises sur la surface inférieure de ladite tranche. Un autre objet particulier de cette invention est de connecter électrique -ment des dispositifs réalisés sur la surface supérieure de la tranche semiconductrice avec la surface inférieure de la tranche, qui est à son tour fixée au substrat. 25 Un autre objet particulier de cette invention est de relier électriquement des dispositifs optiquœ réalisés sur la surface supérieure de la tranche avec le montage associé réalisé sur la surface inférieure de ladite tranche. Un autre objet de l'invention est de positionner de façon précise des dispositifs optiques réalisés sur la surface supérieure d'une tranche semiconduc-30 trice par rapport à un substrat. En dernier, un autre objet de cette invention est de réaliser des circuits intégrés semiconducteurs à trois dimensions par empilage de P. lusieurs tranches semiconductrices de technologies de traitement similairœ ou différents (c'est à dire, NPN, PNP, transistor à effet de champ, bipolaire, etc....) 35 Conformément à cette invention, une tranche ou bloc semiconducteur recou vert d'une couche d'oxyde sur ses deux surfaces planaires, est en outre recouverte d'un matériau photorésistant. Ces matériaux photorésistants et ces procé^ dés d'application sont bien connus dans l'art. Deux zones correspondantes sur les deux surfaces sont sélectivement expo-40 sées à la lumière grâce à des masques optiques comportant des ouvertures à des 70 34534 3 2067024 emplacements désirés. Le photorésistant est alors éliminé par lavage de toutes les zones exposées et simultanément un réactif d'attaque est appliqué sur les deux surfaces planaires, de façon à graver "des fenêtres" à travers la couche d'oxyde. Une fois que les trous ont été gravés, dans la couche d'oxyde, on éli- 5 mine par lavage le photorésistant restant, puisque la couche d'oxyde agit maintenant comme un masque lorsqu'on applique un réactif d'attaque particulier sur les deux surfaces. Le réactif d'attaque particulier décape le long de plans cristallographlques particuliers de la tranche semiconductrice réalisant une structure de trous tout à fait prévisible. Des dispositifs sont maintenant réali- 1Q sés sur une ou les deux surfaces de la tranche et on applique maintenant une configuration de métallisation. Ces trous sont métallisés pendant l'étape de métallisation. La structure résultant est en outre fixée au substrat, par exemple, par des points de soudure, constituant des structures intégrées plus complexes. 15 D'autres objets, caractéristiques et avantages de la présente invention ressortirant mieux de l'exposé qui suit fait en référence aux dessins annexés à ce texte qui représentent un mode de réalisation préféré de celle-ci. La figure 1 représente une vue en coupe fragmentaire d'une réalisation préférée de l'invention. 2Q La figure 2 représente une vue en coupe fragmentaire d'une autre réalisa tion, illustrant plus particulièrement les caractéristiques de dissipation thermique de l'invention. La figure 3 est une vue de dessus de la réalisation de la figure 2 prise le long de la ligne 3-3. 25 Les figures 4-7 sont des vues en coupe fragmentaires disposées selon un or ganigramme pour illustrer le procédé de fabrication des trous conducteurs. La figure 8 est une vue de dessus de la structure représentée dans la figure 5 le long de la ligne 8-8, illustrant un tfrou complètement gravé sous forme d'un sablier carré. 30 La figure 8A est une autre réalisation représentant le trou gravé dans une configuration de sablier circulaire. La figure 9 est une vue en coupe fragmentaire illustrant des dispositifs optiques placés sur la surface supérieure d'un bloc avec une modification de la forme du trou. 35 La figure 10 est une coupe fragmentaire d'une autre réalisation de l'inven tion représentant plusieurs blocs empilés pour une intégration à trois dimensions. La figure 11 est une photographie décrivant la réalisation de la figure 7. Dans la description de l'invention, on se référera à l'art antérieur au 40 point de vue technologie et technique de fabrication. Il apparaîtra facilement 70 34534 4 2067024 aux hommes de l'art que l'on considère les mots de description plutôt que des mots de limitation. En se référant à l'art antérieur, la tranche est une tranche semiconductrice d'épaisseur de l'ordre de 0,05-0,38 mm d'épaisseur. Cet ordre, cependant, pourra être étendu pour comprendre des tranches plus épaisses ou plus 5 fines. La tranche est généralement découpée à partir d'une barre au silicium monocrystallin généralement dopée légèrement jusqu'à uné concentration d'impuretés de type P . On peut utiliser d'autres matériaux semiconducteurs tels que GaAs. Par les termes:dispositif, dispositif actif, ou élément de circuit, on entend un composant électronique tel qu'un transistor, diode, résistance, etc... 10 réalisé sur la surface de la tranche ou dans la tranche. Plus généralement, de tels dispositifs sont réalisés par diffusion et/ou dépôt épitaxial. Par revêtement d'oxyde on entend de préférence dioxyde de silicium (SiO^) qui est; soit obtenu par croissance épitaxiale thermique, soit par dépôt pyrolytique, soit appliqué par une technique de pulvérisation à haute fréquence. Une fois qu'une 15 tranche est traitée pour posséder des dispositifs sur l'une ou les deux surfaces planaires, le bloc est prit à subir la métallisation et le découpage en blocs semiconducteurs individuels. Puisque la taille relative des blocs et des tranches est arbitraire, tranche et bloc peuvent être utilisés de façon interchangeable. 20 La figure 1 représente une description de la structure conformément à la réalisation préférée de l'invention. La tranche 10 comporte sur la surface planaire supérieure 12 et la surface planaire inférieure 14 des transistors 22 et 24. La surface supérieure 12 est recouverte d'un matériau isolant 1B tel que du dioxyde de silicium et la surface inférieure 14 est recouverte d'un matériau 25 similaire 18 de dioxyde de silicium. Ces couches du revêtement d'oxyde sont obtenues au cours des différentes étapes de masquage et de diffusion lors de la formation des transistors 22 et 24. Dans des buts d'illustration, une seule couche d'oxyde a été représentée,sur chacune des surfaces planaires. En pratique, une couche distincte d'oxyde est déposée pendant chaque étape de diffusion de 30 façon qu'il y ait plusieurs couches d'oxyde. Les transistors 22 et 24 sont représentés décalés l'un de l'autre, cependant, ils peuvent être placés symétriquement en concordance, conformément à l'enseignement de l'art antérieur. L'oxyde recouvre toutes les parties exposées de la tranche et isole la tranche du contact électrique dans toutes les zones excepté aux endroits où l'oxyde a été 35 enlevé par décapage. Dans la figure 1, de telles parties supprimées par décapage apparaissent dans les régions émetteurs des transistors 22 et 24 et sont par conséquent en contact avec la métallisation 26. Dans la réalisation représentée, la métallisation 26 connecte électriquement l'émetteur du transistor 22 réalisé à partir de la surface supérieure de la tranche 10 avec l'émetteur 40 du transistor 24 réalisé à partir de la surface inférieure de la tranche 10. 70 34534 5 2067024 Cette configuration particulière représente un circuit à émetteur commun. La tranche (ou bloc) 10 est en outre montée sur un substrat 20 qui est généralement un substrat de céramique multicouches qui contient une configuration de circuits conducteurs. Une partie de cette configuration de circuits conducteurs 28 est ^ représentés connectée à la métallisation 28 par des points de soudure 30. La réalisation des points de soudure 30 est bien connue dans l'art antérieur. La réalisation de la figure 1 représente aussi une tranche monocristalline (ou bloc) 10 d'un matériau semiconducteur comportant des dispositifs semiconducteurs (22 et 24) réalisés dans chaque surface planaire et une connexion, qui -jq peut être représentée par la métallisation 26, passant à travers la tranche 10 et connectant électriquement les dispositifs optiques des deux surfaces planaires de la tranche 10 au substrat 20. En se référant maintenant à la figure 2 qui représente une autre réalisation, les éléments correspondants à la figure 1 auront les mêmes références 15 numériques. On ajoute des transistors 32 et 34 et on supprime le transistor 24 pour pouvoir mieux montrer les dispositifs actifs réalisés à partir seulement de la surface supérieure 12 de la tranche 10. La métallisation pour les transistors 32 et 34 n'est pas spécifiquement représentée, de façon à simplifier l'illustration. Il est naturellement évident que l'on a réalisé des connexions élec-20 triques entre toutes les régions actives de tous les dispositifs, d'une façon similaire à celle représentée dans l'émetteur du transistor 22. L'amélioration particulière illustrée par la figure 2 est un parcours thermique 31 connectant la tranche 10 au substrat 20. La métallisation 27 sur la tranche 10 et la couche métallique 29 sur le substrat 20 sont isolés électriquement de tous les au-25 très dispositifs. Les couches métalliques 27 et 29 permettent de constituer des surfaces adhérentes qui sont mouillablŒ par la soudure de sorte que la tranche 10 et le substrat 20 peuvent être fixés par joint thermique 31 qui est similaire à la structure du point de soudure 30. Un joint thermique efficace 31 peut aussi être constitué par plaque de cuivre plaquée or inséré entre la tranche 30 et le substrat. Oans cette autre réalisation, on peut voir que si des dispositifs actifs tels que des transistors 22, 32 et 34 sont seulement constitués à partir de la surface supérieure 12 de la tranche 10, ces dispositifs actifs sont connectés électriquement à la configuration des circuits 28 sur le substrat 20 par des points de soudure 30. Cette façon de réaliser la connexion est beau-35 coup moins coûteuse et plus sûre que toutes les autres techniques connues permettant de connecter électriquement les dispositifs réalisés dans la surface supérieure 12 d'une tranche 10 au substrat 20. On continuera à se référer à la figure 2, et on se référera aussi à la figure 3 qui représente une vue de dessus de la réalisation de la figure 2 pri-40 se le long de la ligne 3-3. Un point de soudure 30 est représenté bien que dans 70 34534 B 2067024 la pratique plusieurs de ces points de soudure tels que 30, connectent la tranche 10 au substrat 20. On remarquera l'étendue du joint thermique 31 sous presque toute la surface de la tranche (ou bloc) 10. La chaleur est éliminée des transistors 22, 32, 34 etc... vers le susbtrat de céramique 20. Cette dissipa-5 tion thermique avantageuse est rendue possible par la possibilité de connecter de façon sûre les dispositifs réalisés à partir de la surface supérieure de la tranche 10 au substrat de céramique 20. Dans la technique "de bloc" actuellement connue, les transistors 22, 32, 34 etc... seront réalisés à partir de la surface inférieure 14. Il apparaît facilement que dans de telles configurations "de bloc", 10 il n'est pas possible de réaliser un joint thermique efficace fixé directement au substrat 20. On se référera maintenant aux figures 4-7 pour une description concernant la fabrication d'une connexion conductrice à travers la tranche 10. On utilisera les mêmes références numériques pour la structure précédemment décrite dans les 15 dessins précédents. Avant d'aboutir à la structure représentée dans la figure 4, les deux surfaces planaires supérieur® et inférieures de la tranche 10 sont sélectivement masquées dans des zones correspondantes. Le masquage sélectif est réalisé par des techniques photolithographiques bien connues. Tout d'abord, la tranche est recouverte d'un matériau photorésistant 36 et 38. Des masques opti-20 ques identiques sont alors alignés sur les deux surfaces planaires. On doit apporter le plus grand soin pour atteindre un alignement parfait. Une fois que les masques (non représentés) sont correctement alignés, les couches de photorésistants 36 et 36 sont exposéesj les deux parties exposées sélectivement sont éliminées par lavage pour pouvoir exposer la surface de la tranche. La tranche est 25 maintenant prête pour permettre la réalisation du trou. Dans la réalisation préférée, on utilise une technique de décapage préférentielle. Le décapage préférentiel permet la formation d'un trou dans le cristal le long d'un plan cristal-lographique bien défini. La figure 4 représente une tranche partiellement décapée tandis que la figure 5 représente un trou complètement gravé. Comme repré-30 sente, le trou a la forme d'un sablier symétrique, cependant, il peut être gravé de façon assymétrique si on le désire. Des trous gravés de façon assymétrique peuvent être réalisés facilement en faisant varier la temps relatif de décapage des deux surfaces. En regardant soit la surface supérieure, soit la surface inférieure de la tranche, comme pour l'exemple le long de la ligne B-8, la forme 35 du trou est déterminée par la forme de l'ouverture dans le masque qui est utilisé pour exposer le photorésistant. Ainsi, dans la figure 8 on représente un sablier à forme carrée. D'une autre façon, la figure SA représente un sablier à forme circulaire. Il apparaît facilement que toute forme de sablier est possible. Dans une réalisation préférée, la tranche 10 est d'abord oxydée sur les deux 40 surfaces planaires. Une couche de dioxyde de silicium (SiQ,,) est obtenue par 70 34534 7 2067024 croissance épitaxiale sur la tranche de silicium 10 jusqu'à une épaisseur de l'ordr8 de 5.000 AngstrBms, qui est quelque peu plus épaisse que les masques d'oxyde utilisés pour les procédés de diffusion-. Cette couche d'oxyde est alors recouverte d'un matériau photorésistant, la configuration de masquage photorésis-5 tante étant formée par des techniques photolithographiques bien connues. En utilisant la configuration photorésistante comme un masque, "des fenêtres" sont gravées dans la couche d'oxyde de silicium. On supprime alors la couche photorésistante puisque le dioxyde de silicium agit comme un masque pour le décapage du trou. Après le décapage du trou, la couche de dioxyde de silicium (Si02) res-10 tante est supprimée pour permettre un traitement ultérieur de la tranche. En se référant toujours aux figures 4-7, et en se., référant particulièrement à la figure 5, on décrira un procédé détaillé de la formation du trou. Dans un but d'illustration, on supposera que l'épaisseur "T" de la tranche 10 est de l'ordre de 0,2 mm. On supposera aussi que la tranche a une orientation cristal-15 lographique suivant le planfioojet est légèrement dopée par une impureté de type P tel que du bore. On utilisera une solution de décapage basique tel que NaOH ou K0H. KOH donna une surfaca quelque peu plus lisse. Les solutions de décapage sont des solutions de décapage préférentielles, agissant le long de plars cris-tallographiques bien particuliers. Dans le présent exemple, l'angle "a" est ap-2Q proximativement 55°. Cet angle est celui qu'on s'attend à trouver théoriquement pour un matériau d'orientation jÏQÔj, et on l'obtient en pratique. Bien que l'invention s'applique aussi à un matériau orienté dans d'autres plans cristallogra-phiques tels que [lOû] ou£l1o], l'angle "a" variera naturellement.. En utilisant la solution de décapage préférentielle à environ 75°C,. on obtiendra une 25 vitesse de décapage de l'ordre de.1 micron par minute. Cette vitesse peut être accrue en augmentant la température. En décapant simultanément les deux surfaces, on obtient le trou résultant en moitié de temps. La largeur "W" dans cet exemple particulier est de l'ordre de 0,24 à 0,25 mm. Cette largeur est fonction de la taille de l'ouverture du masque optique et peut varier. Par exemple, on obtient 30 des valeurs différentes de largeur "W" pour des épaisseurs différentes "T" de la tranche 10 aussi bien que pour des largeurs différentes- de la gorge du sablier. Cette technique préférée concernant la formation des trous se prête particulièrement bien aux techniques de masquage bien connifi s et au traitement par lot. Cependant, d'autres techniques telles que l'utilisation de canons à électrons 35 ou de faisceaux lasers apparaîtront de façon évidente aux hommes de l'art. Dans la figure 6, la tranche 10 est recouverte de couches d'oxyde 16 et 16 appliquées sur les surfaces supérieures et inférieures, respectivement. En pratique, l'étape d'oxydation distincte pour oxyder le trou est réalisée avant les étapes ultérieures de traitement L'oxyde peut être obtenu par croissance 40 pendant des étapes d'oxydation nécessaires pour la formation des dispositifs 70 34534 8 2067024 semiconducteurs. Le temps pendant le traitement durant lequel les parois du trou sont oxydées n'a pas uns importance critique. Oh remarquera, cependant, que le trou reste ouvert après l'application de SiO^ dont l'épaisseur est de l'ordre de 5.000 angstrôms le long des parois du trou. - 5 Une fois que le silicium exposé par la formation du trou a été oxydé, les trous sont métallisés comme représentés dans la figure 7.'Pour l'étape de métallisation, toute technique de métallisation bien connue est satisfaisante. Par la technique, de dépôt d'aluminium, l'épaisseur de la couche de métallisation O d'aluminium 26 est de l'ordre de 20.000 A. On remarquera que la métallisation 10 26 ferme la gorge du sablier. Cependant, une bonne conduction est obtenue lorsque la métallisation ferme ou non la gorge. Le temps particulier pendant le procédé de fabrication où se produit la métallisation n'est pas primordial. Dans la réalisation préférée, la métallisation des trous est réalisée simultanément avec la métallisation du reste du dispositif. Ceci est très commode puisque le 15 temps nécessaire pour appliquer la métallisation de surface permet aussi la métallisation du trou comme représenté dans la figure 7. La métallisation est déposée à travers des masques métalliques, et le dépôt se fait dans toutes les parties non masquées de la surface de la tranche. Il est préférable de réaliser les trous avant la fabrication des dispositifs dans la tranche de façon à ne pas 20 affecter les caractéristiques des dispositifs pendant les procédés thermiques associés à la formation des trous.Quand on utilise SiO^ pour masquer la tranche, pendant la formation des trous, il est nécessaire de recouvrir la tranche d'une couc.he relativement épaisse de SiO^- L'application d'une telle couche épaisse de SiO^ pourrait affecter las caractéristiques des dispositifs existants. En 25 conséquence, en réalisant tout d'abord les trous, on pourra ensuite fabriquer des dispositifs semiconducteurs à partir de la surface de la tranche par des techniques classiques et bien connues. Un autre avantage concernant la fabrication de trous en premier, est qu'ils peuvent être oxydés et métallisés simultanément lors des étapes nécessaires pour la fabrication des dispositifs. 30 Un avantage particulier de la présente invention est illustré par la figure 9. Les éléments correspondants sont désignés par les mêmes références numériques que précédemment. Dans cette réalisation, des dispositifs optiques 40 et 42 ont été réalisés dans la surface supérieure 12 de la tranche 10. Ces dispositifs optiques peuvent être des diodes et peuvent soit être des diodes photosensibles 35 soit des diodes émettant de la lumière selon le désir. Deux diodes 40 et 42 ont été représentées séparées par une région isolante de Jonction 41. Cependant, une telle diode ou un certain nombre de diodes similaires est possible. Puisque des dispositifs optiques exigent une zone de surface relativement' grande, le trou en forme de sablier a été réalisé de façon asymétrique pour laisser une 40 surface relativement grande disponible sur la surface supérieure 12. La métalli- 70 34534 9 2067024 sation 26 connecte les régions actives des diodes 40 et 42 directement à une couche métallisée particulière (telle que 26 ou 28') sur le substrat de céramique 20 par l'intermédiaire des points de soudure tels que 30 et 30'. On remarquera que le point de soudure 30' peut être placé n'importe où et n'a pas besoin 5 de se trouver le long de la périphérie du bloc ou de la tranche 10. La métallisation 26 connecte aussi la diode 40 au transistor 24. Dans un but de simplicité, on n'a pas représenté la connexion du transistor 25 à un autre dispositif. L'avantage particulier de la réalisation de la figure 9, est que les dispositifs semiconducteurs optiques réalisés dans la surface supérieure de la tran-1Q che 10 sont à des endroits précis par rapport au dispositif réalisé à partir d8 la surface inférieure de la tranche, et sont en contact électrique avec eux. Ceci permet aux dispositi-fe photosensibles d'être à proximité du montage associé. D'ailleurs, la technique de liaison par point de soudure utilisée dans cette invention, permet un positionnement très précis du bloc 10 par rapport au 15 substrat 20. En fait, des blocs initialement légèrement mal placés sont positionnés de façon très précise par la technique de liaison par point de soudure décrite dans l'art antérieur. Ce positionnement très précis est extrêmement important pour les dispositifs semiconducteurs optiques. On se référera maintenant à la figure 10 où les éléments correspondants 20 aux éléments des figures précédentes sont désignés par les mêmes références numériques. La figure 10 représente une nouvelle application selon la conception de l'invention permettant aux tranches ou blocs d'être empilés constituant ainsi une structure intégrée semiconductrice à trois dimensions. Toutes les tranches 10, 10' et 10" constituent des éléments de supports des dispositifs semiconduc-25 teurs (non représentés) réalisés dans les surfaces planaires des dites tranches. Comme illustré, un dispositif réalisé à partir de la surface supérieure de la tranche 10" peut être connecté électriquement à la couche de métallisation 28 sur le siiastrat 20, ou à tout autre dispositif se trouvant sur toute autre surface planaire, entièrement par les points de soudure. On a indiqué précédemment 30 que ce type de connexion est moins coûteux et plus sûr que toutes les autres techniques connues. Comme autre solution adéquate, toutes tranches 10, 10' et 10" peuvent être utilisées comme une structure de conducteur métallique d'interconnexion et n'avoir aucun dispositif réalisé dans ses surfaces planaires. Ainsi, il est possible de réaliser une structure de conducteurs métalliques d'inter-35 connexion à multi-niveau et d'éliminer des croisements dans la couche métallisée du bloc. D'ailleurs, différents dispositifs réalisés par différents procédés (par exemple transducteur à sfffet de champ, bipolaire, etc...) sont interconnectés de façon compatible par cette technique. Dans l'exemple représenté, la tranche 10 peut comprendre soit des transistors bipolaires soit des transistors 40 à effet de champs la tranche 10' peut avoir une structure de conducteur métal 70 34534 10 2067024 lique d'interconnexion! et la tranche 10" peut comprendre dans sa surface supérieure plusieurs diodes à émission lumineuse. Ces diodes sont ainsi positionnées de façon précise par rapport aux substrats de céramiques et les structures semi-conductrices réalisées par différentes technologies sont connectées de façon 5 compatible par des points de soudure dans une structure intégrée semiconductrice à trois dimensions et plusieurs niveaux. Puisque la connexion conductrice à travers chacune des tranches 10, 10' et 10" représente un aspect important de l'invention, la figure 11 en représente une photographie. On remarquera que la figure 11 représente substantiellement 10 la structure de la figure 7 qui a été précédemment décrite. La figure 11 est une microphotographie agrandie environ 256 fois. Elle représente la tranche en coupe à l'endroit où le trou est gravé,- oxydé et métallisé. L'agrandissement ne permet pas de montrer la couche d'oxyde, mais permet de voir la métallisation continue. Ce qui peut apparaître comme irrégularités dans la forme et l'ombre est 15 dû à la coupe et à l'éclairage pour la photographie. En conclusion, "la présente invention décrit une structure intégrée semiconductrice améliorée comportant des moyens pour interconnecter les deux surfaces planaires d'une tranche semiconductrice. Les interconnexions entre les deux surfaces planaires sont réalisées par des conducteurs s'étendant à travers la tran-20 ehe semiconductrice établissant ainsi un contact électrique avec les dispositifs réalisés sur la surface supérieure de la tranche et le substrat de céramique. Ainsi, des dispositifs tels que des dispositifs optiques, par exemple, peuvent être réalisés à partir de la surface supérieure de la tranche et interconnectés avec les dispositi-fe se trouvant sur la surface inférieure de la tranche ou sur 25 le substrat, entièrement grâce à des liaisons par pointe de soudure. On a aussi montré comment cette invention se prête à l'empilement de plusieurs tranches semiconductrices constituant ainsi des ensembles semiconducteurs intégrés à trois dimensions. En outre, la présente invention décrit un nouveau moyen de dissipation thermique pour la structure semiconductrice. Enfin, elle montre que le 30 procédé de fabrication de la structure intégrée semiconductrice améliorée est compatible avec la conception de la structure de l'invention. Bien que l'on ait décrit dans ce qui précède et représenté sur les dessins les caractéristiques essentielles de l'invention appliquées à un mode de réalisation préféré de celle-ci, il est évident que l'homme de l'art peut y apporter 35 toutes modifications de forme ou de détails qu'il juge utiles sans pour autant sortir du cadre de ladite invention. 70 34534 n 2067024 REVENDICATIONS 1.- Structure semiconductrice intégrée caractérisée en ce qu'elle comprend: un élément de support planaire comportant des surfaces planaires supérieu-5 res et inférieures; un dispositif semiconducteur comportant au moins une région semiconductrice, formée dans la face planaire supérieure dudit élément de support; une couche de métallisation placée sur certainesparties des surfaces planaires supérieures et inférieures dudit élément de support, ladite- couche de métallisation sur la surface planaire supérieure étant en contact au moins avec une des dites régions dudit dispositif; au moins une connexion conductrice traversant ledit élément de support planaire et connectant électriquement au moins la dite région dudit dispositif à au moins une partie de ladite couche de métallisation qui est sur la surface 15 planaire inférieure dudit élément de support; et au moins un point de soudure pour connecter la couche de métallisation qui se trouve sur la surface planaire inférieure à une configuration de circuit conducteur située sur un substrat. 20 2.- Structure selon la revendication 1 caractérisée en ce que ledit élé ment de support planaire est une fine tranche d'un matériau cristallin. 3.- Structure selon la revendication 1 caractérisée en ce que plusieurs dispositifs sont réalisés sur chacune des surfaces planaires dudit élément de 25 support. 4.- Structure selon la revendication 3 caractérisée en ce que.les connexions conductrices connectent aussi certaines parties des dispositifs actifs formés dans chacune des dites surfaces planaires dudit élément de support. 30 5.- Structure selon la revendication 1 caractérisée en que la connexion conductrice traversant ledit élément de support planaire a la forme d'un sablier. 6.- Structure semiconductrice intégrée selon la revendication 1 caractéri-35 sée en ce qu'elle comprend en outre: un joint thermique reliant la surface planaire inférieure dudit élément de support au dit substrat. 7.- Structure semiconductrice intégrée selon la revendication 1 caractéri-40 sée en ce que plusieurs des dits éléments de supports planaires sont reliés par 70 34534 12 2067024 des points de soudure,, réalisant ainsi une structure semiconductrice intégré à trois dimensions. 8.- Structure semiconductrice intégrée caractérisée en ce qu'elle comprends 5 une tranche d'un matériau semiconducteur comprenant une surface planaire supérieure et une surface planaire inférieure; au moins un dispositif semiconducteur réalisé à partir de la surface planaire inférieure de ladite tranchej au moins une connexion conductrice traversant ladite tranche? 10 et au moins un dispositif semiconducteur optique réalisé à partir de la surface supérieure de ladite tranche à un endroit précis par rapport aux dispositifs réalisés à partir de la surface inférieure de la tranche et en contact électrique avec eux. 15 9.- Structure semiconductrice selon la revendication 8 caractérisée en ce que ladite connexion conductrice a la forme d'un sablier asymétrique, laissant ainsi une grande zone de surface sur la surface planaire supérieure pour permettre l'emplacement du dispositif semiconducteur optique. 20 10.- Procédé de fabrication d?un parcours conducteur à travers une structure semiconductrice caractérisé en ce qu'il comprend: l'étape de formation simultanément d'un trou sur les deux cfltés de la tran-che semiconductrice; l'étape d'isolement du matériau semiconducteur exposée lors de la formation 25 du trou; et l'étape de métallisation du trou isolé; par lequel un parcours conducteur en forme de sablier est réalisé à travers la trancha. 11.- Procédé selon la revendication 10 caractérisé en ce que la formation du 30 trou est réalisée par un décapage préférentiel, simultanément sur les deux faces. 12.- Procédé pour établir un parcours conducteur électfique entre les surfaces planaires supérieure et inférieure d'une tranche de silicium caractérisé 35 en ce qu'il comprend: l'étape de masquage sélectif des zones correspondantes des surfaces planaires supérieure et inférieure; l'étape de formation de façon symétrique des trous à travers ladite tranche de silicium; 40 l'étape d'oxydation du silicium exposé à cause de la formation des trous; 70 34534 13 2067024 et l'étape de métallisation des trous oxydés; réalisant ainsi un parcours conducteur électrique entre les surfaces planaires supérieure et inférieure de ladite tranche de silicium.