FR 2057004 A1 19710507 FR 7026583 A 19700707 70 26583 1 2057004 La présente invention concerne des dispositifs semiconducteurs et plus particulièrement des transistors à performance élevée et leur procédé de réalisation. □ans le passé, on a utilisé des procédés élaborés et quelquefois compli-5 qués pour augmenter la réponse en fréquence des transistors planaires. Dans la réalisation de transistors pour une réponse en fréquence maximum, l'objectif principal est de réduire la capacitance de jonction émetteur d'une façon compatible avec le taux de courant permissible et de diminuer le temps de transit base de façon compatible avec les taux de potentiel permissibles. 10 Le temps de transit dans la base est diminué en maintenant, par diffusion, des largeurs de base très fines. On obtient la réductio de la capacitance de jonction émetteur en réduisant la zone émetteur et la concentration d'impureté dans la région base. Un dispositif semiconducteur présente une capacitance inhérente au travers 15 d'une jonction PN qui est déterminée en général par la largeur de la couche d'appauvrissement de polarisation inverse et les surfaces des frontières opposées de la couche d'appauvrissement qui peuvent être comparées à des plaques de condensateurs. La réponse en haute fréquence nécessite que la capacitance de la jonction PN et en particulier dans la jonction émetteur 20 base soit faible. On peut abaisser la capacitance en réduisant la surface de la jonction, et/ou en augmentant la résistivité des régions respectives émetteur et base adjacent à la jonction. Cependant, l'augmentation de la résistivité du matériau a un effet contraire sur le gain du dispositif qui doit être maintenu à une valeur raisonnablement élevée. Ainsi, dans les transis-25 tors de type planaire classiques, la sélection de la résistivité conduit à un compromis. Dans les dispositifs transistors planaires classiques, la base est diffusée dans une pastille, opération suivie par une seconde diffusion à l'intérieur de la base pour former la région émetteur. Cela entraîne inévitablement des 30 concentrations d'impureté élevée sur les deux côtés de la jonction émetteur base à la surface. La capacitance d'émetteur-base d'un dispositif à transistor provient des capacitances de jonction PN collectives du fond de l'émetteur et des parois laté aies de l'émetteur. Bien que la surface de la jonction PN sur les parois latérales soit relativement petite, la concentration d'im-35 pureté particulièrement à la surface est relativement élevée. Ainsi, la contribution de la capacitance des parois latérales de l'émetteur est très significative. Dans certains dispositifs très petits et rapides, les parois latérales contribuent jusqu'à 70% à la capacitance émetteur-base. En outre, les côtés émetteur d'un transistor planaire classique sont noyés dans la base. 40 Lorsque la jonction émetteur-base du transistor est polarisée dans le sens 70 26583 2 2057004 direct, une partie du courant s'écoule à travers la région intrinsèque de largeur de base la plus courte Cle fond] alors que l'autre partie s'écoule à travers la région extrinsèque de largeur de base la plus longue (les côtés]. Le temps de transit et la fréquence de coupure du transistor sont déterminés 5 par l'influence combinée de l'écoulement de porteurs dans le fond et sur les côtés à travers la région base. La contribution de l'écoulement de porteurs à travers la base extrinsèque entraîne une fréquence de coupure inférieure à celle obtenue si l'écoulement n'était limité quéà la région base intrinsèque. En outre, l'écoulement du courant de porteurs dans les côtés 10 de l'émetteur entraîne un emmagasinage de charge supplémentaire dans la base extrinsèque et augmente le retard durant la commutation dans une application logique. Un autre desavantage de la concentration d'impureté élevée à la surface d'un dispositif classique planaire est la production de l'effet tunnel qui entraîne un abaissement du gain de courant. En outre, on obtient une 15 densité de dislocation spérieure et* une augmentation subséquente des centres de piègage. Les centres de piègage entraînent l'augmentation du courant de recombinaison-génération ce qui réduit le gain de courant dans les courants . faibles et donne lieu à une augmentation du bruit dans une application comme amplificateur linéaire. 20 On connaît des structures de transistor du type évidé. Cette structure permet d'éliminer les effets nuisibles concernant la capacitance, l'effet tunnel, et la densité de dislocation pour des transistors à géométrie importants. Cependant, la technique de réalisation de tels transistors du type mésa ne peut être actuellement applicable à la technologie de réalisation 25 de dispositifs de circuits intégrés à vitesse élevée planaires et petits. Dans les techniques de production de structure de type mésa, les côtés de l'émetteur sont exposés à l'environnement durant le traitement, ce qui entraîne des courants de fuite inverse ayant des ordres de grandeurs plus importants que pour le dispositif planaire, et des modifications des propriétés 30 du dispositif dépendant des procédés de décapage chimique, ce qui les rend utilisable pour des transistors avec des fréquences de coupure de l'ordre de 2 à 10 gigahertz, et des dimensions de l'ordre de 0,0025mm. Un objet de la présente invention est de réaliser un transistor à performance élevée, que l'on peut fabriquer à l'aide des procédés compatibles 35 " avec la technologie planaire, dans lequel le courant d'injection latérale émetteur est éliminé. Un autre objet de la présente invention est de réaliser un procédé pour la production de transistor à performance élevée, procédé qui soit compatible avec la technologie planaire semiconductrice. 40 Un autre objet de la présente invention est de réaliser un procédé pour 70 26583 3 2057004 la production d'un transistor à performance élevée où l'émetteur n'a aucune jonction PN latérale, procédé que l'on peut utiliser pour la production de transistors avec des fréquences de coupure situées dans les domaines de 2 à 10 gigahertz et des dimensions de l'ordre de 0,0025mm. 5 On satisfait à ces objets et à d'autres par le transistor à performance élevée de la présente invention, que l'on forme dans un corps semiconducteur monocristallin, l'amélioration provenant de la base constituée d'une partie socle protubérante et d'une surface supérieure évidée entourant la partie socle et où la région émetteur est localisée sur le socle, la jonction séparant 10 la région base et émetteur se terminant à la périphérie du socle au-dessus de la surface base évidée. Selon le procédé de la présente invention, pour fabriquer un transistor à vitesse élevée miniaturisée, on forme une couche masque sur un corps-semiconducteur monocristallin dont une partie est disposée en coïncidance avec 1'5 la région émetteur finale. On oxyde alors le corps semiconducteur dans la zone non masquée entourant la partie masquée. Le matériau semiconducteur exposé est converti en un oxyde du matériau semiconducteur. On forme ainsi une partie socle, qui dépasse de la zone évidée résultante située autour. On forme une région base d'un type de conductivité opposé dans la région 20 entourant le socle et dans la base du socle en introduisant une impureté convenable. On forme alors la région émetteur d'un type opposé de conductivité dans la partie supérieure du socle par introduction d'une impureté appropriée, la jonction base se prolongeant vers la paroi latérale du socle. On établit des contacts ohmiques avec la région collecteur, la région base, 25 et la région émetteur du dispositif transistor résultant. D'autres objets caractéristiques et avantages de la présente invention ressortiront mieux de l'exposé qui suit, fait en référence aux dessins annexés à ce texte, et qui représentent des modes de réalisation préférés de celle-ci . 30 La figure 1 représente une série de vues en coupe représentant les étapes progressives d'un élément semiconducteur produit à l'aide d'une réalisation préférée de la présente invention. La figure 2 représente une autre série de vues en coupe, montrant une autre réalisation préférée du procédé de la présente invention. 35 La figure 3 représente une autre série de vues en coupe, montrant une autre réalisation préférée du procédé de l'invention. Les dessins, qui décrivent les réalisations spécifiques préférées du procédé de l'invention et représentent des réalisations préférées de la structure de l'invention, ne décrivent pas le dispositif à l'échelle véritable. 40 La dimension verticale des vues en coupe est agrandie par rapport à la dimen- 70 26583 4 2057004 sion horizontale pour la facilité et la clarté des explications. Sur la figure 1, une couche masque 12 de SiO^ est obtenue par croissance thermique ou déposée pyrolytiquement sur la pastille 10 monocristalline. On doit comprendre que la pastille 10 peut être constituée d'autres semicon-5 ducteurs que le silicium et par exemple de germanium, arséniure de gallium, et similaires, et la couche masque 12 peut être constituée d'un autre matériau que le dioxyde de silicium, comme par exemple du nitrure de silicium. On forme dans la couche masque 12, une ouverture généralement annulaire 14 à l'aide des techniques photolithographiques classiques connues dans l'art 10 antérieur. La partie masque 15 qui est isolée de la partie restante de la couche 12 est en coïncidence avec la région émetteur finale du dispositif que l'on doit fabriquer. L'ouverture 14 est de préférence en coïncidence avec la région base extrinsèque finale du dispositif que l'on doit fabriquer bien que l'on puisse concevoir qu'elle soit supérieure ou inférieure à la 15 région base extrinsèque. Comme on le montre dans l'étape 2, la pastille représentée dans l'étape 1 est alors soumise à un environnement convenable qui' permet la formation d'une couche d'oxyde thermique 16. Comme indiqué, durant la croissance de la couche 16, le silicium de la pastille 10 réagit avec l'oxygène dans les zones exposées par l'ouverture 14 avec une vitesse supé-20 rieure à celle des zones recouvertes par la couche masque 12. Cela entraîne la formation d'une dépression 18 dans le matériau de siliciun de la pastille 10, entourant une partie socle 19 sous jacente à la partie masque 14. Pour un transistor à fréquence élevée à jonction peu profonde, la profondeur de la dépression peut être de l'ordre de 4000A. La création d'une telle dépres-25 sion nécessite une couche d'oxyde thermique ayant une épaisseur d'environ 1 micron à 12 000 A. La couche 16 dans le cas de silicium peut être formée en exposant à la vapeur la pastille 10 à des températures élevées. Puisqu'il n'existe aucune zone diffusée dans la pastille 10 à ce moment, lés températures de croissance nécessaires pour former la couche 16 peuvent être relativement 30 élevées. Comme indiqué dans l'étape 3, la couche 16 est éliminée, ainsi que la partie de masque 14 sur le socle 19, et ainsi qu'une partie de la couche • 12 suffisante pour fournir l'espace nécessaire pour la formation d'un contact qui atteigne la région sous collecteur qui sera fabriquée. La région sous collecteur 20 est alors produite par introduction d'une impureté convenable 35 de préférence à l'aide des techniques de diffusion, à travers l'ouverture agrandie 22 dans la couche 12. Comme le connaisse bien les spécialistes de l'art, la région sous collecteur peut être produite à l'aide de toute technique de diffusion convenable, comme par exemple, diffusion en capsule, diffusion par écoulement, implantation d'ions ou formation d'une couche d'oxyde dopé 40 ou autre sur la région qui doit être diffusée suivie par une étape de chauffage. 70 26583 5 2057004 La région sous collecteur 20 est d'un type d'impureté opposé à celui de la pastile 10. Comme indiqué dans l'étape 4, la couche 12 est alors éliminé de la surface de la pastille 10 et une couche épitaxiale 24 est obtenue par croissance sur la surface de la pastille 10, à l'aide des techniques bien 5 connues dans l'art. La configuration de socle 19 est reproduite dans la couche épitaxiale 24. La couche épitaxiale 24 comprend de préférence un dopant du même type que celui du sous-collecteur 20. Comme représenté dans l'étape 5, une couche de masquage 26 pour former la base est alors obtenue par croissance ou déposée sur la surface supérieure de la couche épitaxiale 24 et est 10 formée pour laisser exposer la partie socle 28 et la surface 30 l'entourant. Les régions base extrinsèque et intrinsèque sont alors formées par introduction d'une impureté convenable dans la région non masquée et l'on obtient la région base 32. Comme indiqué dans l'étape 6, la couche de masquage 26 est prolongée sur la surface 30 laissant exposée la partie supérieure du socle 28. On réa- 15 lise une ouverture 27 pour permettre une diffusion. La région émetteur 34 du dispositif transistor résultant est alors formée par l'introduction d'une impureté convenable ainsi que la région pénétrante 44. On doit comprendre que la couche de masquage 2B et 26a peut être constituée de tout matériau convenable, mais est constituée de préférence de dioxyde de silicium. Comme 20 représenté dans l'étape 7, la surface entière du transistor est alors recouverte avec une couche de passivation convenable qui recouvre les surfaces supérieure et latérale de la région socle et émetteur 34. On réalise alors les bandes de contact ohmique avec les régions émetteur, base et collecteur à l'aide des techniques classiques. Comme représenté; le contact émetteur 38 25 contacte la région émetteur 34, les contacts base 40 contactent les régions extrinsèque de la région base 32 et la borne collecteur 42 est en contact avec la région collecteur 20 par l'intermédiaire de la diffusion pénétrante 44. La couche de passivation 36 peut être constituée de tout matériau convenable ou de toute corrbinaison de matériaux comme par exemple, dioxyde de 30 silicium, nitrure de silicium, du verre ou des similaires. On peut connecter les diverses bornes du dispositif aux circuits d'un dispositif de circuit intégré monolithique à l'aide de tout type convenable de métallurgie, y compris une métallurgie multi-niveaux, non représentée. Le transistor lorsqu'on l'utilise dans un dispositif de circuit intégré monolithique, peut être isolé 35 électriquement à l'aide de toute technique d'isolement onvenable, comme par exemple des diffusions d'isolement réalisées dans la couche épitaxiale 24. Les techniques d'isolement sont connues dans l'art et on ne les a pas décrites dans la fabrication du dispositif pour rendre l'explication plus claire et plus brève. 40 On représente aussi dans la figure,1, deux autres étapes alternatives 70 26583 B 2057004 qui peuvent être utilisées pour remplacer les étapes originales 1 et 2. Une couche de dioxyde de silicium 50 et une couche de nitrure de siliciun de recouvrement 52 sont déposées sur la surface supérieure de la pastille 10. Une couche de masquage 54 est alors déposée sur la couche 52 et on réalise 5 des ouvertures dans les deux couches 50 et 52 pour produire une ouverture correspondent à l'ouverture 14 déjà décrite. La couche 54 est de préférence constituée de dioxyde de silicium et elle a été décapée en utilisant les techniques photolithographiques classiques. La couche 54 lorsqu'elle est constituée de SiO^ peut résister aux décapants qui décaperont la couche 10 de nitrure de silicium 52, telle que par exemple l'acide phosphorique fumant. On peut alors éliminer la couche 54 avec la couche de fond 50 à l'aide d'un décapant convenable qui élimine SiO^. L'oxydation thermique de la pastille 10 à travers les ouvertures dSns 50 et 52 entraîne la formation d'une partie d'oxyde 56 qui produit une partie socle 19 entourée par une surface plate 15 en dépression 16. Les étapes 3 à 7 sont fondamentalement les mêmes et aboutissent à la même structure de transistor de base. Quelques modifications qui sont évidentes à un spécialiste de l'art peuvent être nécessaires afin de traiter et d'éliminer la couche de nitrure de silicium dans les étapes restantes. L'avantage du procédé décrit dans les autres étapes 1 et 2 est que 20 durant la croissance thermique, seul le silicium de la pastille 10 qui est exposé sera traité. Les parties recouvertes par la couche de nitrure de silicium restent intactes,* Cela s'oppose au résultat représenté dans l'étape 2 où un revêtement plus mince de dioxyde de silicium est formé sur les régions recouvertes par la couche de masquage 12. 25 On se réfère maintenant à la figure 2, où l'on décrit une autre réalisa tion spécifique préférée du procédé de l'invention. On produit dans la pastille 10 une région sous collecteur 20 à l'aide des étapes classiques de masquage et de diffusion, et on obtient par croissance une couche épitaxiale 24 sur ladite surface de la pastille 10. Ensuite, on dépose une couche de masquage 30 composée formée d'une couche de SiO^ 50 et d'une couche de recouvrement de nitrure de silicium 52 sur ladite surface de la couche épitaxiale 24 par le même procédé que celui décrit dans l'autre étape 1 de la figure 1. On expose alors la pastille masquée à une atmosphère oxydante et on obtient par croissance thermique un oxyde 56 dans la région recouvrant les régions 36 base extrinsèques finales du dispositif. Cela aboutit à la formation d'une partie socle 60 entourée par une surface 62 en général annulaire et en dépression dans la couche épitaxiale 24. En considération de l'épaisseur de la couche 56, il s'avère que 6000A d'oxyde produisent approximativement une marche ou dépression de 2500Â dans la couche 24. Comme représenté dans l'étape 40 2, une couche de SiD^ de masquage 64 est alors déposée sur les régions base 70 26583 7 2057004 extrinsèques finales aussi bien qu'au dessus des surfaces de la couche 52. Cette couche de masquage peut être constituée de Si02 que l'on peut fabriquer à l'aide des techniques photolithographiques classiques. De préférence la couche 64 est une couche constituée d'un oxyde pyrolytique. L'ouverture 5 dans la couche 64 est exposée à l'aide d'un masque, de préférence plus large que le masque 15 recouvrant le socle et plus petit que les zones combinées de la surface 62 et du socle 60. La couche de recouvrement de de la partie de masque 15 est alors éliminée au travers l'ouverture. Durant le décapage du nitrure, la couche d'oxyde 56 forme le masque pour définir la 10 partie de nitrure sur le socle. Le positionnement de l'ouverture du masque utilisé pour former l'ouverture dans 64 n'est ainsi pas critique. La région base 28, cela signifie, les régions base extrinsèque aussi bien que base intrinsèque, sont alors formées par diffusion de gallium comme impûreté. Le gallium diffuse à travers les couches d'oxyde 56 aussi bien qu'au travers 15 de la couche d'oxyde 50 recouvrant la région base intrinsèque ou le socle. La couche de nitrure de silicium 52 évite la diffusion dans les autres parties de la couche épitaxiales 24. On réalise alors un cycle de décapage bref pour éliminer la couche d'oxyde 50 sur le sommet du socle et de préférence aussi la couche de masquage 64. On peut ré liser le trou de contact collecteur 20 a travers les deux couches 50 et 52 durant l'opération mentionnée ci-dessus. On diffuse alors l'émetteur en utilisant une impûreté convenable comme par exemple, de l'arsenic et/ou du phosphore et l'on obtient la région émetteur 34 localisée dans la partie supérieure du socle. On recouvre alors la région émetteur à l'aide de couche de passivation convenable, telle que du verre, 25 de nitrure de silicium, du dioxyde de silicium ou les similaires et les diverses bornes collecteur-base et émetteurs 42, 40, et 38 sont fabriquées par les techniques classiques. Cmmme dans le cas du dispositif décrit dans la figure 1, la structure de transistor résultante peut être isolée à l'aide de techniques convenables qu'on ne décrira pas ici. Si on le désire, on peut déposer 30 le contact émetteur sur la surface exposée entière de l'émetteur, corrme représenté dans l'étape 4. On se.réfère maintenant à la figure 3, où l'on décrit une autre réalisation spécifique préférée du procédé de l'invention. Une région collecteur 20 et une couche épitaxiale de recouvrement 24 sont fabriquées sur la pastille 10, comme on l'a déjà décrit en se référant à la figure 35 2. Une couche de masquage 70 est alors déposée sur la surface de la couche épitaxiale 24, on réalise une ouverture qui recouvre, la région base finale, et l'on effectue une diffusion base pour obtenir la région 72. Une couche de masquage 74 est alors déposée sur la surface pour définir la région de l'émetteur et on effectue la diffusion émetteur à l'aide de techniques clas-40 siques, et l'on obtient la formation de, la région émetteur 34. Comme repré 70 26583 6 2057004 sente dans l'étape 3, la région émetteur est alors recouverte par une partie de masquage convenable 76, laissant exposée la région base extrinsèque. Le dispositif est alors bombardé de façon importante avec des ions d'azote ou d'oxyde avec une énergie suffisante pour produire le dopage jusqu'à un niveau 5 inférieur à la surface de la jonction base émetteur 78, et l'on chauffe le dispositif pour amener la réaction.des ions implantés avec le silicium dans la couche épitaxiale 24. Cela abouti à la formation d'une couche 77 de Si02 ou de Si^N^ qui isole la jonction base émetteur. Le procédé pour former les couches isolantes dans un dispositif semiconducteur à l'aide de l'implanta-10 tion d'ions et le chauffage sont décrits dans la demande de brevet américain déposé le 5 Mai 1969 sous le n° 821 908. Ensuite, les bornes émetteur base et collecteur 38, 40 et 42 sont fabriquées dans le dispositif à l'aide des techniques classiques. Comme avec les deux autres réalisations préférées de transistors de l'invention, on peut 15 isoler le dispositif lorsqu'on l'utilise dans les dispositifs de circuits intégrés à l'aide de toute technique convenable. En outre, on peut utiliser toute technologie de passivation convenable aussi bien que de métallurgie pour connecter leùispositif avec les éléments associés d'un dispositif de circuits intégrés. Les diverses régions peuvent être formées autrement par 20 implentation d'ions. Dans les dispositifs à transistors produits à l'aide des procédés décrits, les jonctions émetteur base se terminent dans les côtés latéraux d'un socle. Cette structure élimine les parois latérales de l'émetteur que l'on trouvent dans les dispositifs planaires classiques. En conséquence, on réduit la capaci-25 tance de la jonction émetteur base puisqu'il n'y a aucune paroi latérale à ajouter à la capacitance et l'on obtient un dispositif ayant une vitesse de fonctionnement plus rapide. De plus, l'élimination des côtés émetteur dans la région base extrinsèque, abouti à la concentration de l'écoulement de porteur de courant, seulement à travers la région de la largeur de la base 30 intrinsèque (la plus courte) lorsque la jonction émetteur base du transistor est polarisée dans le sens direct. Le temps de transit à travers la base intrinsèque est plus court et par conséquent, la fréquence de coupure du transistor qui est inversement proportionnelle au .temps de transit est supérieure à celle des transistors planaires classiques. De plus, l'emmagasinage 35 de porteurs minoritaires dans la base extrinsèque est réduit, ce qui rend le retard à la commutation du dispositif plus court. A la différence de dispositif du type planaire classique, où la concentration d'impureté dans les régions base et émetteur est la plus élevée à la surface du dispositif du fait des techniques de diffusion inhérentes, ce dispositif élimine cette zone 40 de concentration d'imppûreté élevée sur les deux côtés de la jonction. Ainsi, 70 26583 9 2057004 la propabilité de formation de tunnel qui est élevée dans les dispositifs planaires en raison de la concentration élevée est éliminée. En outre, la densité de dislocation et l'augmentation conséquente des centres de piègage se trouvant dans les dispositifs classiques en raison de la concentration d'impureté élevée à la surface est éliminée. L'élimination de l'injection latérale de courant à l'aide de la structure de la présente invention élimine les causes de diminution de gain en courant, de bruit, et les augmentations en capacitance. Bien que l'on ait décrit dans ce qui précède et représenté sur le dessin, □ les caractéristiques essentielles de l'invention appliquées à des modes de réalisation préférés de celle-ci, il est évident que l'homme,de l'art peut y apporter toutes modifications de forme ou de détail qu'il juge utiles, sans pour autant sortir du cadre de ladite invention. 70 26583 10 2057004 REVENDICATIONS 1.- Procédé de fabrication d'un transistor à vitesse élevée, caractérisé en ce qu'il comprend: la formation d'une couche de masquage sur un corps semiconducteur mono-5 cristallin où une telle couche comprend une partie de masquage en eoïndicence avec la région émetteur finale, l'oxydation thermique du corps semiconducteur pour oxyder préférentiel-lement la zone non masquée entourant ladite partie masquée pour former une partie socle dépassant d'une zone d'environnement évidée dans le corps semi-10 conducteur, la formation d'une région base dans ledit corps semiconducteur à l'intérieur et entourant ledit socle, la formation d'une région émetteur dans la partie supérieure du socle, la jonction base émetteur se prolongeant vers la paroi latérale dudif socle, 15 établissement de contacts ohmiques avec la région collecteur, la région base et la région émetteur du dispositif transistor résultant. 2.- Procédé selon la revendication 1, caractérisé en ce qu'il comprend en outre l'élimination de la couche résultant d'oxyde thermique dans les. zones exposées non masquées, 20 l'élimination de la couche de masquage, la croissance d'une couche épitaxiale de matériau semiconducteur sur la surface du corps semiconducteur , couche qui reproduit la configuration socle dans la surface supérieure résultante. 3.- Procédé selon la revendication 2, caractérisé en ce qu'il comprend en 25 outre la formation d'une région sous collecteur dans le corps semiconducteur à proximité du socle avant la croissance de la couche épitaxiale. 4.- Procédé selon la revendication 2, caractérisé en ce que la région base est formée par: la formation d'une couche masque sur la surface supérieure de la couche 30 épitaxiale, l'élimination d'une partie de la couche de masque recouvrant la région base intrinsèque sur le socle, et la région base extrinsèque, et l'introduction d'une impûreté à travers ladite ouverture. 5.- Procédé selon la revendication 4, caractérisé en ce. que la région émet-35 teur est formée par: 70 26583 n 2057004 la formation d'une couche de masquage sur la région base extrinsèque, laissant exposée la surface du socle, et l'introduction d'une impûreté à travers l'ouverture. 6.- Procédé selon la revendication 1, caractérisé en ce que ledit corps 5 semiconducteur est une pastille de matériau semiconducteur recouvert d'une couche épitaxiale de matériau semiconducteur. 7.- Procédé selon la revendication 6, caractérisé en ce que ledit corps semiconducteur comprend une région sous collecteur dans la pastille, sous jacente au moins à la région émetteur finale. 10 8.- Procédé selon l'une des revendications 1 ou 6, caractérisé en ce que ladite couche de masquage est une couche composite constituée d'une couche d'oxyde de silicium en combinaison avec une couche de recouvrement de nitrure de silicium. 9.- Procédé selon la revendication 8, caractérisé en ce que la couche de 15 nitrure de silicium étant éliminée de la surface supérieure du socle, laissant l'oxyde thermique sous jacent intact, on diffuse du gallium au travers de l'oxyde thermique formant la région base extrinsèque, et à travers le socle pour former la région base intrinsèque, on élimine l'oxyde de la surface supérieure du socle, et 20 on introduit une impûreté à travers la surface supérieure exposée du socle pour former la région émetteur. 10.- Procédé selon la revendicathn 8 caractérisé en ce qu'une couche de SiO^ est déposée sur la couche de nitrure de silicium, on forme une ouverture dans la couche de SiD^ sur le socle, on enlève la partie de exposée 25 résultante en utilisant la couche de SiQ^ comme une couche de masquage pour le décapage et on enlève ensuite la couche de SiO^ exposée sous jacente sur le socle en trempant la pastille dans un décapant pour SiO^. 11.- Procédé selon la revendication 10 caractérisé en ce que la pastille est exposée à une diffusion simultanée formant la région de base et d'émetteur 30 dans un environnement comprenaat du gallium et une impûreté du type p du groupe contenant l'arsenic et le phosphore. 12.- Procédé pour fabriquer un transistor miniaturisé à grande vitesse, dans lequel une impûreté est introduite dans* un corps semiconducteur monocristallin 70 26583 12 2057004 pour former une région de base comprenant une région de base extrinsèque entourant complètement une région de base intrinsèque, et dans lequel on introduit une impûreté du type opposé dans la région recouvrant la région de base intrinsèque pour former une région émetteur'caractérisé en ce que: 5 on effectue un bombardement ionique âectivement sur la partie supérieure de la région de base extrinsèque avec des ions du groupe comprenant les ions oxygène ou azote pour former une région d'implantation d'ions à une profondeur supérieure à la profondeur de là jonction p-n émetteur base, on chauffe le dispositif résultant à une température suffisante pour 10 faire réagir les ions implantés avec le matériau semiconducteur de façon à former une couche isolante qui entoure et isole la région émetteur et lajonction p-n émetteur base, on réalise des contacts ohmiques avec les régions collecteur, base et émetteur.