FR 2077263 A1 19711022 FR 7047128 A 19701217 70 47128 2077263 La présente invention concerne un procédé de fabrication de semiconducteurs et les dispositifs ssmiconducteurs ainsi fabriqués. Des semiconducteurs planaires sont préparés au moyen d'une série d'étapes de masquage et de diffusion. Il est souhaitable de réduire les dimensions de ces dispositifs, mais 5 cela est rendu difficile par le fait qu'un espacement minimum doit être maintenu entre la métallisation de l'émetteur et celle de la base, ou entre la métallisation du collecteur et celle de la base. L'implantation ionique, dont la caractéristique majeure est de présenter un étalement minimum, permet de réaliser des configurations géométriques plus fines. Les masques sont 10 coûteux et il est difficile de maintenir leurs caractéristiques dimensionnel-les et d'alignement requises aux fins de la réalisation de configurations géométriques fines nécessités lors de la fabrication, des structures semi-conductrices selon des techniques classiques. L'un des objets de la présente invention est par conséquent de permettre 15 la fabrication de circuits intégrés semiconducteurs en réduisant au minimum les problèmes relatifs au positionnement des masques par l'utilisation du masque lui-même en tant que moyen de contact et d'interconnexion de la structure du dispositif intégré. Les objectifs de la présente invention sont atteints grâce à l'utilisa-20 tion de la métallisation proprement dite des contacts avec des régions semi-conductrices déterminées pour obtenir un masquage dans les étapes ultérieures de la fabrication de structures sediiconductrices intégrées. Ce résultat est obtenu en tirant parti des caractéristiques d'expansion de la métallisation des contacts pour obtenir un masquage et un isolement 25 sur les régions semiconductrices désirées. L'implantation ionique n'est pas, en principe, sujette à un étalement comme dans la diffusion parce que les ions sont projetés dans le masque semiconducteur selon une ligne droite à des températures relativement basses auxquelles aucun étalement important ne se produit. Le positionnement relatif 30 des régions émetteur et base peut, lui aussi, être surveillé en commandant les dimensions de la configuration de métallisation grâce à une technique d'expansion comportant une oxydation ou une anodisation. D'autres objets, caractéristiques et avantages de la présente invention ressortiront mieux de l'exposé qui suit, fait en référence aux dessins annexés 35 à ce texte, qui représentent un mode de réalisation préféré de celle-ci. La figure 1 représente un schéma d'un semiconducteur réalisé suivant les techniques de la présente invention. Les figures 2A et 2B représentent des schémas simplifiés de l'expansion par anodisation d'une configuration de métallisation. 40 Les figures 3A à 30 représentent les différentes étapes de la fabri 70 47128 2 2077263 cation d'un circuit intégré semiconducteur conformément à la présente invention. Les figures représentent ce circuit intégré à la fin d'étapes successives caractéristiques de sa fabrication. La figure 1 représente un schéma simplifié d'un dispositif réalisé con-5 formément a la présente invention. Ce dispositif se compose d'un bloc de matériau semiconducteur 1 de type P, ayant une couche épitaxiale 2 de matériau semiconducteur de type N, qui fait fonction de collecteur. Une région d'isolement semiconductrice dopée 3 de type P+ est diffusée dans la couche épitaxiale 2. Un8 région semiconductrice supplémentaire 4 de type P est implantée 10 dans la région semiconductrice 2 pour servir de base. La configuration de métallisation 5 en aluminium établit un contact ohmique avec la région semi-conductrice 2 faisant fonction de collecteur» et la configuration de métallisation 8 en aluminium établit un contact ohmique avec la région semiconductrice 4 faisant fonction de base. Les configurations de métallisation 5 et 6 sont 15 mutuellement isolées par la couche 7 d'oxyde d'aluminium qui est relativement non conductrice, et sont également isolées du semiconducteur épitaxial 2 par la couche 8 d'oxyde pulvérisé. L'émetteur 10 est une région semiconductri-ce de type N formant une jonction 9 avec la région base 4. L'émetteur est réalisé par implantation ionique en utilisant une fenêtre pratiquée dans' 20 la métallisation B en tant que configuration. La jonction 9 entre l'émetteur 10 et la base 4 est protégée par la couche 7 d'oxyde d'aluminium qui a été obtenue par anodisation de la couche 6 d'aluminium. La couche 7 d'oxyde recou-vre la jonction 9 entre les régions semiconductrices 4 et 10, empfichant ainsi la configuration de métallisation B de court-circuiter la jonction 9 cependant 25 qu'on tend à obtenir une largeur de base minimum. La métallisation 11 de l'émetteur est en contact avec l'émetteur 10 et est protégée par les couches 7 et 12 d'oxyde d'aluminium. De plus, la couche 13 d'aluminium et sa couche protectrice 14 d'oxyde sont disposées de manière à fournir les interconnexions nécessaires avec d'autres couches métalliques pour caractériser 18 dispositif. 36 La figure 2A représente un bloc semiconducteur 20 très simplifié sur lequel une configuration de métallisation 21 a été appliquée, cette dernière comportant une ouverture définissant la surface d'une seconde région semiconductrice 22, qui forme la jonction 23 avec le matériau semiconducteur du bloc 20. La figure 2B représente le mSme dispositif après une étape d'anodi-35 sation. Du fait de cette dernière, la configuration de métallisation 21 s'écarte légèrement de la jonction 23 crée par 18S régions semiconductrices 20 et 22. L'étape d'anodisation provoque en mSme temps la formation de la couche 24 d'oxyde, qui se développe de telle sorte que l'anodisation totale est plus importante que celle de la couche 21 de métallisation avant anodisa-40 tion. Cette relation permet d'obtenir de façon fiable une couche 24 d'oxyde 70 47128 2077263 qui recouvre la jonction 23 lorsque la configuration de métallisation 21 s'écarte du bord qu'elle occupait précédemment. En commandant avec soin, grâce à un contrôle du temps, de la tension, de la pression et de la température utilisés, la quantité d'oxyde créée par le processus d'anodisation, 5 l'emplacement de la couche d'oxyde peut être commandé de telle sorte que cette dernière se trouve placée en travers de la jonction. Le procédé faisant l'objet de la présente invention a pour soin de départ une pastille de silicium pré-traitée du type représenté sur la figure 3A. La pastille comprend un corps semiconducteur 31 de type P sur lequel 10 a été déposée par croissance épitaxiale une couche 32 de type N. La couche épitaxiale 32 a été pourvue d'une région d'isolement semiconductrice 33 de type P+ et d'une configuration appropriée de régions semiconductrices 34 de type P. L'élément tout entier est recouvert d'une couche 35 d'oxyde de silicium qui est moins épaisse au-dessus de la région 34 qu'au dessus du 15 reste de la surface de l'élément. Bien que plusieurs étapes aient été nécessaires pour placer l'élément semiconducteur dans l'état représenté par la figure 3A, ces étapes sont classiques (voir, par exemple, la publication intitulée "Integrated Circuit Engineering, Basic Technology", Boston Technical Publishers, Inc., Cambridge, Massachusetts 1966, chapitre 4, "Silicon Wafer 20 Processing"). La figure 3B, représente le même élément semiconducteur que celui de la figure 3A, après une étape supplémentaire consistant à appliquer un masque photorésist (tel que du K.PR), à exposer et décaper celui-ci pour obtenir des contacts collecteur. La couche 36 de photorésist a été exposée 25 et décapée pour définir une voie vers le collecteur 32 à travers la couche 35 d'oxyde. La figure 3C représente le même élément semiconducteur après que la couche 36 de photorésist ait été éliminée. La figure 3D représente le même élément semiconducteur après dépôt 30 sur sa surface d'une couche 37 d'aluminium pour former le contact collecteur et la métallisation d'interconnexion. La figure 3E représente le même élément semiconducteur après les étapes d'application de photorésist, de masquage, d'exposition et de décapage pour former le contact collecteur et la métallisation d'interconnexion. La couche 35 52 de photorésist a été retirée, hormis dans les zones où la couche 37 d'aluminium doit demeurer afin de former le contact collecteur et la métallisation d'interconnexion. La figure 3F représente le même élément après la double étape supplémentaire consistant à éliminer le photorésist et à anodiser la métallisation 40 37 d'aluminium pour obtenir la couche 38 d'oxyde d'aluminium. 70 47128 4 2077263 La figure 3G représente le même élément recouvert d'une couche 39 d'aluminium formant le contact base et la métallisation d'interconnexion. La figure 3H représente le même élément après que des étapes d'application de photorésist, de masquage, d'exposition et de décapage, aient défini 5 la métallisation base 39 avec la personnalisation nécessaire, et avec une fenêtre émetteur donnant accès à la région semiconductrice base 34 de type P. La couche 40 de photorésist reste en place sur la partie non décapée de ■ la couche métallique 39. La figure 31 représente le même élément après une double étape d'éli-10 mination du photorésist et d'implantation ionique pour former la région émetteur 41 à l'intérieur de la région base 34 définie par la fenêtre pratiquée au travers de la métallisation base 39. L'émetteur est dopé avec du phosphore sur une profondeur inférieure de 20 microns à celle de la diffusion de la région base 34, une largeur de base de 20 microns, étant ainsi obtenue. Il 15 n'y a pas d'étalement appréciable de la région émetteur 41, lors de l'implantation ionique en raison des températures relativement basses qui sont employées. La figure 3J représente le même élément semiconducteur après l'étape d'anodisation et d'expansion qui constitue la base de la présente invention. 20 La couche 39 d'aluminium est anodisée pour former la couche 42 d'oxyde d'aluminium qui se développe à un taux supérieur à celui de la couche 39, laquelle se réduit légèrement. Le résultat de ce rétrécissement et de eette expansion ou développement est que l'aluminium s'éloigne de la jonction PN entre l'émetteur 41 et la base 34 au cours de la formation de la couche 42 d'oxyde qui, 25 cfe ce fait, recouvre alors la jonction. La forme de la fenêtre émetteur n'a aucune sortie d'importance puisque c'est la fenêtre elle-même qui constitue le masque permettant la formation de l'émetteur par implantation d'ions et de la couche d'oxyde protégeant la jonction émetteur-base. La figure 3K représente le même élément après les étapes supplémentaires 30 de nettoyage, de décapage par immersion, et de métallisation de la totalité de la surface par la couche 43 d'aluminium qui constitue également le contact émetteur et la métallisation d'interconnexion. La figure 3L représente le même élément après les étapes supplémentaires d'application de photorésist, d'exposition et de décapage permettant de former 35 le contact émetteur et la configuration d'interconnexion. Une partie du photorésist 44 demeure en place aux endroits où il a servi à définir le contact émetteur et la, métallisation d'interconnexion. La figure 3M représente le même élément après élimination du photorésist et anodisation de la métallisation émetteur 43 avec une couche protectrice 90 45 d'oxyde d'aluminium. 70 47128 2077263 La figure 3fJ représente le même élément comportant une couche supplémentaire 4B de photorésist après les étapes d'application de photorésist, d'exposition et de décapage. Une fenêtre donnant accès à la métallisation 37 a été pratiquée à travers toutes les couches de métallisation et d'oxyde. 5 La figure 30 représente le même élément après élimination de la couche 46 de photorésist et dépôt sur toute la surface de l'élément d'une couche 47 d'aluminium. La couche 47 établit un contact, par une fenêtre pratiquée dans la couche 36 d'oxyde anodisé, avec la couche 37 de métallisation du collecteur. Des connexions similaires entre la couche 47 d'aluminium, la 10 métallisation émetteur 43 et la métallisation base 39 pourraient si nécessaire, être réalisées en même temps et de la même façon que la précédente. La figureS3 représente le même élément après application, exposition et décapage d'une couche 48 de photorésist pour obtenir la configuration d'interconnexion désirée. 15 La figure 30 représente le même élément après élimination de la cocche 48 de photorésist et anodisation de la configuration de métallisation 47 en aluminium ainsi exposée pour obtenir une couche protectrice 48 d'oxyde d'aluminium. Des couches supplémentaires de métallisation en aluminium permettant de 20 réaliser des interconnexions spéciales peuvent être appliquées suivant des techiiques classiques de photorésist et de décapage pour obtenir les interconnexions nécessaires entre les différents éléments des circuits. Chaque couche supplémentaire d'aluminium peut être prjbtégée à l'aide d'un revêtement d'oxyde d'aluminium anodisé en répétant les étapes représentées sur les figures 3N 25 à 3Q. Des transistors à effet de champ, ou des semiconducteurs complexes de différents types, peuvent être réalisés à l'aide de la présente invention, si l'on désire obtenir des régions adjacentes dont les largeurs doivent être commandées avec une très grande précision. 30 bien que l'on ait décrit dans ce qui précède et représenté sur les des sins les caractéristiques essentielles de l'invention appliquées à un mode de réalisation préféré de celle-ci, il est évident que l'homme de l'art peut y apporter toutes modifications de forme ou de détail qu'il juge utiles, sans pour autant sortir du cadre de ladite invention. 35 70 47128 6 2077263 REVENDICATIONS 1.- Procédé de fabrication d'un dispositif semiconducteur, caractérisé en ce qu'il comportes a. la formation d'au moins une configuration de métallisation sur 5 une surface d'une première région dudit dispositif semiconducteur ayant des dimensions équivalentes, dans au moins une zone choisie, aux dimensions désirées d'une seconde région semiconductricej b. la formation de ladite seconde région semiconductrice, dans les ouvertures pratiquées dans ladite zone choisie de ladite configuration de 10 métallisation, par implantation ionique, c. l'oxydation de ladite configuration de métallisation afin d'obtenir la passivation de ladite configuration de métallisation et la modification de ses dimensions dans la zone choisie, de manière à établir un contact avec ladite première' région semiconductrice mais à éviter tout contact avec ladite 15 seconde région semiconductrice suivant une marge étroite correspondant au rétrécissement du métal conducteur pendant l'étape d'oxydation, d. la réalisation de métallisatiore supplémentaires pour établir un contact avec ladite seconde région. 2.- Procédé selon la revendication 1, caractérisé en ce que ladite étape 20 d'oxydation de ladite métallisation est effectuée suivant un procédé d'anodi-sation. 3.- Procédé selon la revendication 2, caractérisé en ce que ladite configuration de métallisation. est en aluminium. 4.- Dispositif semiconducteur ayant une première région semiconductrice- 25 et une seconde région semiconductrice de types de conductivité opposés, possédant une jonction commune s'étendant jusqu'à une surface commune, caractérisé en ce qu'il comprend une configuration de métallisation oxydée disposée sur ladite surface commune, ladite configuration de métallisation comportant une partie conductrice ayant une épaisseur définie et une partie isolante 30 d'oxyde ayant également une épaisseur définiB et se prolongeant de façon complémenta-ire jusqu'à une partie de ladite seconde' région, ladite partie isolante d'oxyde se prolongeant, au-dessus de ladite jonction commune, jusqu'à la surface de ladite seconde 'région semiconductrice sur une distance inférieure à l'épaisseur définie de ladite partie isolante d'oxyde.