FR 2105176 A1 19720428 FR 7127187 A 19710720 71 27197 1 2105176, La présente invention concerne un dispositif semi-conducteur comprenant plusieurs transistors à effet de champ à grille isolée (IG-FET) intégrés dans un substrat semi-conducteur commun, dont l'espacement entre las régions de source et de drain détermine la longueur du canal, le dispositif 5 semi-conducteur comprend une couche d'isolation recouvrant le substrat semiconducteur et il est muni de zones de métallisation utilisées comme connexions de circuits et comme métallisations de grilles. Les transistors à effet de champ à grilles isolées CIG-FET, ou MOS-FET], respectivement, sont réalisés dans la technologie FET actuelle des circuits 10 intégrés en faisant varier les épaisseurs des couches d'isolation. Une couche d'isolation particulièrement mince sous l'électrode de porte, sert avec des transistors à effet de champ, comme diélectrique à travers lequel, selon > l'effet d'influence dans le substrat semi-conducteur entre la région source et le drain, un canal conducteur est réalisé selon la tension de porte .-15 appliquée. Une seule couche d'isolation mince dans la région de porte est nécessaire pour obtenir une tension de seuil minimum et une transductance maximum du transistor à effet de champ. Inversement, les zones de surfaces restantes de ce circuit semi-conducteur montrent à l'extérieur des régions de porte une couche d'isolation beaucoup plus épaisse, en général dix fois 20 plus épaisse que la zone d'isolation de la région de porte. Les valeurs classiques de l'épaisseur des couches d'isolation sont de 500-1000 A pour la O couche d'isolation mince et 5000 - 10 000 A pour la couche d'isolation épaisse. Pères que la couche d'isolation est relativement épaisse, la formation dans ces régions de canaux parasites non désirés, c'est-à-dire 25 de transistors à effet de champ est empêchée parce que leur tension de seuil est très élevée et leur transductance très faible. Il est connu que le rendement de ces circuits semi-conducteurs intégrés comportant des circuits IG-FET est extrêmement faible. Des recherches faites sur les origines des principales défaillances de tels circuits semi-conduc-30 teurs ont montré que les défauts de la couche isolante dans la région de grille sont les principaux responsables CHow reliable are M0S IC's ?, Electronics, 23 Juin 1969 pp. 10B-110). Les raisons principales de ces défectuosités entraînent une rugosité considérable de la surface finale et provoquent ainsi des court-circuits se produisant plus particulièrrament aux jonctions 35 situées entre les couches d'isolation fines et couches d'isolation épaisses, entre la grille et le substrat. A la suite de tensions essentiellement mécanique on peut observer.des fissures et des formations cristallites aux jonctions entre les dites couches d'isolation, par lesquelles le métal et l'électrode de grille peut s'introduire, ou le long desquelles peut se 40 produire une rupture de courant électrique, ces défauts apparaissent fréquemCOPY 71 27187 2 2105176, ment une fols le test final réalisé et par conséquent, sont particulièrement gênants. Line solution à ce problème publiée récemment, concernant les épaisseurs différentes de la couche d'isolation pour un circuit semi-con-5 ducteur comprenant des transistors à effet de champ est le procédé "Planox" ["Fiat season for MOS", Microelectronics, Janvier 1970 pp. 6,7"). Le procédé "Planox" résout ce problème en utilisant un revêtement de nitrure de silicium pour compenser les aspérités du silicium, de façon à rendre continu le revêtement d'oxyde. Cependant, ce procédé demande différents oxydes et 10 différents procédés de décapage sélectifs pour réaliser des masques pour dispositif semi-conducteur lors de l'oxydation. Finalement, le transistor à effet de champ réalisé conformément au procédé "Planox" présente encore des couches d'isolation d'épaisseur variable, cette épaisseur variable cependant, s'étendant dans le substrat semi-conducteur. 15 II est connu que la densité élevée d'intégration permet d'obtenir des circuits à transistors à effet de champ intégrés $ui peuvent être utilisés de façon favorable dans des mémoires. Spécialement en tenant compte des possibilités de personnalisation simples, les transistors à effet de champ sont fréquemment utilisés dans les développements de mémoires non effaçables 20 intégrées monolithiques ("Memory on a chip : a step toward a large-scale intégration", Electronics, 6 février 1967, pp 93 - 98). Cependant en tenant compte spécialement de la densité d'intégration élevée offerte par de telles mémoires non effaçables et en conséquence, à cause du très grand nombre de régions de porte sur une même surface semi-conductrice relativement petite, 25 la vitesse d'endommagement élevée due aux défauts dans les régions de porte représente un problème important. Un objet de la présente invention est de proposer des circuits semi-conducteurs intégrés monolithiques comprenant des transistors à effet de champ à couche d'isolation arrangés de telle façon que les défauts de 30 la couche d'isolation dans la région de grille qui étaient la source principale des défectuosités soient désormais évités. Le dispositif semi-conducteur amélioré ne demande pas, en dépit de la fiabilité accrue et fie son rendement élevé d'étapes de fabrication supplémentaires ni mime nouvelles. Finalement, les améliorations doivent être applicables universellement à 35 les types de transistors à effet de champ, particulièrement à ceux utilisés comme mémoires non effaçables. On part d'un dispositif semi-conducteur, qui comporte plusieurs transistors à effet de champ à couche d'isolation dans un substrat semi-conducteur commun dont les régions de source et de drain sont disposées 40 dans le substrat semi-conducteur, comme des régions dopées de type opposé 71 27187 2105176. à celui du substrat semi-conducteur, leurs espacements déterminant la longueur du canal, et enfin qui cmmprend une couche d'isolation recouvrant le substrat semi-conducteur, des zones de métallisation utilisées comme connexions de circuit ou comme métallisations de grille. L'invention est alors caracté-5 risée par une couche d'isolation continue recouvrant le substrat semi-conducteur et les différents transistors à effet de champ à couche d'isolation par des moyens permettant d'éviter la formation de canaux parasites entre les différentes régions dopées de type de conductivité opposé sur le substrat semi-conducteur, et enfin par une zone de métallisation recouvrant la couche 10 d'isolation. De telles couches d'isolation d'épaisseur uniforme sur tout le substrat semi-conducteur venant après le procédé "Planox" sus-mentionné, suggérer l'appellation "Unox" (dispositif oxyde uniforme) pour une telle structure qui permet l'élimination des jonctions entre couches d'isolation qui étaient les sources de la plus grande partie des défauts. Pour empêcher 15 la formation de canaux parasites aux endroits où par exemple un conducteur planaire recouvre des zones de diffusion disposées à l'intérieur du substrat semi-conducteur, la tension de seuil, conformément à une réalisation de l'invention de ce transistor à effet de champ parasite, est supérieure à la tension utilisée pendant le fonctionnement. Ceci peut être réalisé de 20 façon avantageuse de sorte que le substrat dans la zone du transistor à effet de champ parasite soit dopée plus fortement que dans la zone de transistor à effet de champ désirée. Selon une autre réalisation de l'invention, il est également possible d'isoler les zones du substrat présentant des structures de transistors 25 à effet de champ parasites de celles avec des transistors à effet de champ désirés et de les connecter à une source de tension du substrat augmentant ainsi la tension de seuil. Conformément à l'invention, un autre moyen d'éviter, sans étapes supplémentaires, la formation de canaux parasites consiste, à placer les 30 zones de métallisation sur la couche d'isolation par ailleurs placer les zones de dopage du substrat semi-conducteur de telle façon que l'on réalise une disposition topologique du circuit semi-conducteur, et que l'on empêche la formation des canaux parasites sous les dites zones de métallisation, soit parce qu'aucune des régions de dopage correspondantes ne soit prévue 35 sous les zones de métallisation, soit parce qu'elles sont connectées à une tension évitant la formation de canaux. Comme les canaux parasites ne peuvent seulement se former que sous les régions de métallisation sur la couche d'isolation, il est prévu conformément à une autre réalisation de l'invention, que les connexions électriques intérieures au circuit semi-40 conducteur sont pour la plupart réalisées par des régions du substrat très 71 27187 2105176. fortement dopées. Finalement, la formation de canaux parasites peut aussi être évitée en disposant des bandes d'isolation entre les zones de dopage correspondantes du substrat semi-conducteur. A la différence des circuits bipolaires où les 5 régions d'isolation doivent être profondes dans le cristal semi-conducteur ce qui provoque des rétro-diffusions latérales gênantes, de telles régions d'isolation ne requièrent pas ces impératifs. Le seul problème posé dans la connexion dans les structures de transistorsà effet de champ est d'empêcher la formation de canaux à la surface du cristal semi-conducteur, c'est la 10 raison pour laquelle les régions d'isolation doivent pénétrer légèrement dans la surface du substrat. En outre, cela ne nécessite pas d'étapes de procédé supplémentaires puisque cela est fait simultanément avec les régions de source et de drain. D'autres réalisations avantageuses de l'invention consistent à fournir 15 des mémoires non effaçables intégrées monolithiques conçues conformément à la présente invention. D'autres objets, caractéristiques et avantages de la présente invention, ressortiront mieux de l'exposé qui suit, fait en référence aux dessins annexés à ce texte, qui représentent un mode de réalisation préférée de celle-ci. 20 La figure 1 est unecoupe schématique d'un cristal semi-conducteur - comprenant une structure cmmprenant un transistor à effet de champ désiré et un parasite (fig. 1A). La figure 1B représente une coupe qui montre les défauts de la couche d'isolation dans la région de la grille. La figure 2 est une coupe à travers un dispositif semi-conducteur 25 conformément à la présente invention j La figure 3 est une vue en plan d'une autre réalisation de l'invention conçue comme une mémoire non effaçable j La figure 4 est une vue en coupe à travers le dispositif semi-conducteur conforme à la figure 3 selon la ligne 4-4. 30 La figure 5 est un schéma représentant le câblage auxiliaire électrique du dispositif semi-conducteur conforme à la figure 3 j La figure Ba est une vue en plan d'une autre réalisation de la présente invention sous la forme d'une mémoire non effaçable, la personnalisation étant réalisée par la configuration particulière du masque permettant de 35 former les trous de contact. Les figures 6b et 6c représentent des coupes du dispositif semi-conducteur de la figure 6a, sa personnalisation étant réalisée par les configurations particulières du masque de métallisation (figure 6b) et du masque de diffusion (figure 6c). 40 La figure 1a représente une coupe à travers un circuit semi-conducteur 71 27187 5 2105176 comportant des transistors à effet de champ selon une technologie classique. La structure de transistor à effet de champ 1 représentée dans la partie droite de la figure consiste en deux régions de type N+ 4 et 5 placées dans un substrat semi-conducteur 3 de type P par l'intermédiaire des implantations 5 ioniques ou par des diffusions connues, les dites régions 4 et 5 constituant les régions source et drain du transistor à effet de champ 1. Sur le substrat 3 s'étend une couche d'isolation 6 qui au regard du canal séparant les régions 4 et 5 de type N+, est particulièrement mince comparée à la partie restante de la couche d'isolation. La métallisation 7 sur cette partie 10 mince de la couche d'isolation au voisinage du canal sert comme électrode de grille. La couche d'isolation mince sous la métallisation de la porte 7 est nécessaire pour obtenir une faible tension de seuil, ou une transductance élevée du transistor à effet de champ. 1. De façon à éviter des transistors à effet de champ parasites ou des 15 formations de canaux parasites, dans d'autres parties du circuit semi-conducteur, où une métallisation passe sur des régions de dopage correspondantes du substrat, la couche d'isolation B est très épaisse à l'extérieur des régions de grille réellement désirées. Ceci est représenté sur la partie gauche de la figure 1a. Ici la métallisation 8 est séparée par la couche 20 d'isolation 10, du substrat 3 et s'étend sur deux autres régions 9 et 10 de type N+. Ainsi, une structure ressemblant à celle du transistor à effet de champ 1 est réalisée à l'emplacement 2 du circuit semi-conducteur de telle sorte que la connexion d'une tension appropriée aux régions 9 et 10 de type N+ ou de la métallisation 8 pourrait réaliser un canal parasite. Cependant, 25 comme la couche d'isolation B est particulièrement épaisse dans cette zone, la tension de seuil de ce transistor à effet de champ parasite est si élevée que pour une tension de fonctionnement maximum les canaux ne peuvent plas se former. Un inconvénient causé par ces circuits semi-conducteurs intégrés mono-30 lithiques comprenant des transistors à effet de champ à couche d'isolation, et que la couche d'isolation 6 doit être parfaite. La figure 1b une fois de plus donne une représentation distincte de la structure 1 pour transistor à effet de chanp de la figure 1a afin de montrer l'apparition de défauts dans la région de grille. Dans cette figure on examinera particulièrement 35 le fait qu'aux jonctions entre la couche d'isolation épaisse 6 et la couche d'isolation mince B' dans la région de grille, à la suite de tensions, en général, mécaniques, il se produit des fissures ou des ruptures 11 et 12 qui sont remplies par le métal de la grille 7 et entraînent ainsi des court-circuits entre la grille et le substrat. 40 La figure 2 représente une réalisation de l'invention avec un dispositif 71 27187 2105176 semi-conducteur similaire à celui de la figure 1a. On a attribué les mêmes références numériques à des éléments correspondants ou identiques. A la différence de la technologie classique, le substrat semi-conducteur selon la présente invention a été recouvert, par une couche d'isolation 13 d'épais-5 seur uniforme. L'épaisseur de cette couche d'isolation uniforme 13 peut être choisie conformément aux exigences demandées par le transistor à effet de champ désiré. Elle est principalement déterminée par la tension de seuil nécessaire ou par la transconductance. Dans le cas d'une couche d'isolation fine uniforme 13, le transistor à effet de champ désiré peut se produire 1D sans aucun doute. Cependant, selon la structure semi-conductrice 2, il y aura des étapes supplémentaires pour s'assurer qu'il n'y a pas de formation de canaux parasites à cet endroit, par exemple la zone de métallisation 8 représente un conducteur planaire pour la connexion interne des circuits. Pour empêcher la formation de canaux parasites dans la zone du dispositif 2 15 la partie ou région 14 du substrat 3 sous la zone de métallisation 8 est plus fortement dopée, par exemple sera de type P+. Ainsi, le matériau du substrat de la région 15 entre les deux régions 9 et 10 de type IM+ est plus fortement dopé que la région de canal 16 de la structure pour le transistor à effet de champ 1. Le degré de dopage du matériau semi-conducteur dans le 20 canal détermine également la tension e seuil du transistor à effet de champ associé. Le substrat étant de type P dans la région du canal 16, la tension qui doit être appliquée à lamétallisation de grille 8 dans le cas d'un matériau semi-conducteur dopé de type P» dans la région du canal 15 doit être dans ce cas particulier, considérablement plus élevée pour recueillir une 25 quantité suffisante d'électrons dans ledit canal 15 par l'effet d'influence. Si d'autre part le dopage de la région P+ est telle que la tension de fonctionnement la plus élevée appliquée à la zone de métallisation 8 ne conduit pas à la formation d'un canal, il n'y a aucun doute qu'à cet emplacement 2 la formation d'un transistor à effet de champ parasite a été évitée. 30 La fabrication d'un dispositif semi-conducteur est considérablement moins compliquée quand on la compare aux étapes de fabrication qui étaient demandées dans l'art antérieur, particulièrement les étapes critiques de fabrication de la couche d'isolation mince dans la région de grille par rapport à la couche d'isolation épaisse sur le reste de la surface semi-35 conductrice ne sont plus requises. La seule caractéristique demandée est classique et ne pose pas de problème c'est la diffusion de base de type P+ supplémentaire. Dans ses différentes étapes le procédé de fabricationgst basé sur le procédé FET connu, aux modifications suivantes : 1. Avant la diffusion de type N+ (POCl^) du procédé classique de fabrication 40 des FET, qui réalise les régions de source et de drain, une diffusion de type P 71 27187 2105176. (par exemple uns diffusion ds bore avec une concentration voisine de 17 3 10 H/cm ) doit avoir lieu avec un masquage sur la couche d'isolation correspondante (SiO^)■ Cette concentration de dopage détermine la tension de seuil. 5 2. Après l'étape de diffusion et l'étape simultanée d'oxydation, la couche épaisse d'oxyde est supprimée (par décapage), de sorte que l'oxydation par l'obtention d'une couche d'oxyde mince, est possible. La figure 3 montre une autre réalisation de l'invention, c'est une vue en plan d'une mémoire non effaçable monolithique avec des transistors à 10 effet de champ à couche d'isolation. C'est un dispositif à matrice dont trois colonnes et deux lignes sont représentées. Dans un substrat semi-conducteur de type P (P les régions en forme de bandes S1 et S2 de type N+, sub sont diffusées parallèlement l'une à l'autre et à la direction des lignes. Ces bandes semi-conductrices fortement dopées S1 et S2 représentent les 15 régions de source des cellules de mémoire dans les lignes. Dans chaque position de mémoire, entre les deux régions S1 et S2 de type N+, sont disposées des régions de drain sous la forme de régions de diffusion distinctes de type N+ 011, 012,013 dans la rangés supérieure et D21, D22 et D23 dans la rangée inférieure. Perpendiculairement aux sources dopées 20 de type N+ et aux lignes se trouvent des colonnes G1, G2, G3, disposées de telle façon telle qu'elles recouvrent les bandes de source et les régions de drain d'une même colonne par exemple, D11 et D21. Les lignes de colonnes G1, G2 et G3 sont appelées de bandes de métallisation et représentent chacune les métallisations de grille des transistors à effet de champ ainsi 25 créés. Pour donner un exemple, G1 s'étend sur la région de source S1 et de drain 011. Si on établit maintenant à l'emplacement 17 un contact entre la métallisation de la grille G1 et la région de drain D11, il peut se former un canal conducteur dans la région 18 du substrat semi-conducteur sous la métallisation de grille G1. Dans ce cas, il y a une connexion électrique 30 entre la ligne de colonne G1 et la ligne S1 sous la forme d'une diode d'un transistor à effet de champ. Ainsi, un état de mémoire "1" ou si il n'y a pas un tel emplacement de contact 17, par exemple, dans la région de drain D21, l'autre état de mémoire "0" peut être enregistré. Comme les transistors à effet de champ dans le dispositif selon la figure 35 3 sont des transistors à effet de champ à canaux N du type à enrichissement, les régions de sources S1, S2 etc... désignées comme étant les lignes sont par exemple, reliées à la masse, tandis que les colonnes, G1, G2, etc... qui représentent la métallisation de grille sont reliées à un potentiel positif quand elles sont adressées. Pour la lecture des cellules de mémoire, 40 le potentiel de la colonne associée est élevé au-dessus de la valeur de seuil. 71 27187 2105176. dans ce cas, des canaux conducteurs sont réalisés sous les régions de grille entre la source et le drain. Si le trou de contact entre la porte et le drain est formé, un courant peut passer dans la ligne choisie. S'il n'y a pas de trou de contact, il n'y aura alors pas de passage de courant dans la ligne. 5 Comme des canaux conducteurs sont aussi réalisés entre les lignes diffusées adjacentes, des bandes d'isolation sont diffusées entre les lignes et placées à un potentiel élevé adéquat, de sorte que la tension de seuil de ces canaux parasites s'élève de façon additionnelle. Ces rapports sont représentés en détail par la vue en coupe de la figure 4 le long de la ligne 4-4 de 10 la figure 3. Dans le substrat semi-conducteur dopé de type P, les lignes de source S1, S2, les régions de drain D11, D21 et les bandes d'isolation sont diffusées alternativement comme des régions de type N+. Ce dispositif est recouvert d'une couche d'isolation 19 qui est uniforme conformément aux principes de l'invention, la colonne ou la métallisation de grille G1 le recouvrant. 15 A l'emplacement 17, il y a un contact établi entre G1 et D11 de sorte que le passage du courant est possible entre la colonne G1 et la ligne S1 par le canal conducteur 21. De façon à empêcher la formation d'un canal conducteur entre D11 et D21 lors de l'application d'un potentiel approprié à la métallisation de grille G1, on réalise une région d'isolation de type N+ entre D11 20 et 021, la région de type N+ appelée banded'isolation cependant, ne s'étend pas profondément dans le substrat du semi-conducteur, puisque la formation d'un canal à la surface du substrat semi-conducteur doit être évitée. A cause de la faible profondeur de cette région d'isolation, il se produit seulement une rétro-diffusion latérale faiblej puisque l'isolation doit être considérée 25 comme un tout il n'est pas nécessaire d'augmenter de façon importante la structure semi-conductrice, comme c'est le-cas dans la technologie des circuits semi-conducteurs bipolaires. La figure 5 représente le schéma de câblage électrique pour la mémoire non effaçable présentée dans la figure 3. Ici, aussi on utilise les mêmes 30 références pour des éléments correspondants, de sorte que l'association des éléments individuels ou le fonctionnement de la mémoire non effaçable sont évidents. La figure Ba représente une autre réalisation de l'invention sous la forme d'une mémoire non effaçable intégrée monolithique avec des transistors 35 à effet de champ à couche d'isolation. Dans ce cas, les colonnes D1, D2, D3 sont réalisées sous la forme de bandes semi-conductrices dopées de type N+ et elles représentent les régions de drain des transistors à effet de champ au point d'intersection des colonnes avec les lignes. Parallèlement, aux colonnes, dopées de type N+, il est prévu des zones semi-conductrices distinctes 40 dopées de type N+, selon le nombre de cellules de mémoire et s'étendant 71 27187 2105176. parallèlement aux colonnes et représentant les régions de source des transistors à effet de champ, par exemple, pour la partie supérieure S11, S12, S13 et pour la partie inférieure, S21, S22, S23. Les lignes sont appelées bandes de métallisation M1 ou M2, conduisant verticalement aux colonnes aussi bien 5 qu'aux régions de source associées. Comme il est représenté dans la ligne inférieure, la bande de métallisation M2 présente des points de contact 21, 22, 23 avec les régions de source S21, S22, S23, respectivement. Parallèlement aux lignes appelées bandes de métallisation, il y a des régions de métallisation distinctes sur une région ds source et la région de drain 10 associés, par sxemple, G11 sur S11 et 01. Ces bandes de métallisation limitées G11, G12 etc.. représentent les métallisations de grille des transistors à effet de champ associés. Dans le cas de deux cellules de mémoire sur la colonne de gauche, la région de source S11 est connectée à la ligne M1 par le point de contact 24. 15 Comme la métallisation de grille G11 est reliée à la région de drain D1 au point de contact 25, un canal conducteur peut se former (par exemple lorsque l'on a le potentiel de masse en M1 et un potentiel positif en D1) dans la région 28 sous la métallisation de grille G11 et ainsi la colonne D1 est connectée électriquement à la ligne H1. Cet état, par exemple correspond à un 20 "1" emmagasiné. L'état opposé de la mémoire "0" peut Stre déterminé en ne prévoyant pas de points de contact 25 entre la métallisation de porte et la région de drain, comme il est représenté dans la colonne de gauche inférieure pour la métallisation de grille G21. Par rapport à l'état "1", l'état "0", peut aussi être déterminé en ne prévoyant pas de point de contact entre la 25 ligne de rangée et la région de source, comme représenté pour la cellule de mémoire du centre dans la ligne supérieure dans la région S12/M1. Finalement pour déterminer l'état de mémoire "0", il est également possible de ne prévoir aucun point de contact entre S13/M1 aussi bien qu'entre G13/D3, de la même façon pour la cellule de mémoire droite de la ligne supérieure. 30 Dans la réalisation selon la figure 6a, la personnalisation de la mémoire non effaçable est déterminée par la réalisation d'un masque pour former les trous de contact. Cependant, la personnalisation peut aussi être réalisée par la réalisation d'un masque de métallisation représenté dans la figure 6b. Comparée au dispositif représenté sur la partie gauche, pour l'état 35 â'emmagasinage "1", la métallisation de grille correspondant à G12 dans la figure 6a de la position d'emmagasinage de droite, n'est pas prévus. Ainsi aucun canal conducteur ne peut être réalisé entre D2 et S12 de sorte qu'il n'y a aucune connexion électrique possible entre D2 et M1. La figure 6c représente enfin comment par le masque de diffusion on peut 40 déterminer la personnalisation de la mémoire non effaçable. La partie de gauche 71 27187 10 2105176. montre à nouveau le dispositif pour l'état "1" de la mémoire. Si l'on compare avec la partie droite du dispositif de la figure Bc on ne voit pas la région de source correspondant à la région semi-conductrice S12 de la figure 6a. Seule une région S12' de type N+ relativement petite et directement au-dessous du 5 point de contact 27 de la ligne M1 est prévue, de telle sorte que le contact du substrat semi-conducteur dopé de type P par l'intermédiaire du trou de contact 27 de la ligne M1 est évité. Naturellement les trois possibilités mentionnées ci-dessus peuvent être utilisées en combinaison pour déterminer l'état de mémoire "0", c'est-à-dire aucun point de contact et/ou aucune 10 métallisation de grille et/ou aucune zone source diffusée. L'invention n'est pas restreinte aux types de conductivité de substrat semi-conducteur mentionnés dans les présentes réalisations, ou encore aux zones de dopage qui sont effectivement réalisées. Par l'intermédiaire de l'inversion des types de conductivité et des polarités de la tension, des 15 circuits complémentaires peuvent être réalisés de la même façon. Le principal avantage de l'invention peut §tre résumé comme suit : un rendement plus élevé de bons circuits dû à l'élimination de la source principale de défauts provenant des variations importantes de la couche d'isolation dans la région de grille, une fiabilité accrue puisque les fissures, aux emplacements des jonctions des 20 couches d'isolation, qui se produisaient fréquemment pendant seulement l'opération sont évitées j moins de défauts de métallisation (fissures) à cause du lissage de la surface de la couche d'isolation- résultante, un procédé de fabrication plus simple (aucun décapage sélectif de la couche d'isolation épaisse, puis croissance de la couche d'isolation mince) j des possibilités de 25 densités d'intégration très supérieures dues à la suppression des étapes de masquage sur la couche d'isolation de grille. Bien que l'on ait décrit dans ce qui précède et représenté sur les dessins, les caractéristiques essentielles de l'invention, appliquées à un mode de réalisation préféré de celle-ci, il est évident que l'homme de l'art 30 peut y apporter toutes modifications de forme ou de détail qu'il juge utiles sans pour autant sortir du cadre de ladite invention. 71 27187 2105176. REVENDICATIONS 1. Structure semi-conductrice du genre comprenant au moins une structure de transistor à effet de champ, à grille isolée désiré, et au moins une structure de transistor à effet de champ, à grille isolée parasite, c'est à dire présentant de façon potentielle les caractéristiques physiques d'un 5 transistor à effet de champ à grille isolée, caractérisée en ce que ladite structure est munie, au voisinage dudit transistor à effet de champ parasite, de moyens qui évitent la formation d'un canal conducteur entre une première partie de la structure qui joue le rôle de région source et une deuxième partie qui joue le rôle de drain, région constituant en partie ledit transis-10 tor à effet de champ parasite. 2. Structure semi-conductrice selon la revendication 1, caractérisée en ce que ladite couche d'isolation qui recouvre ladite structure est pratiquement uniforme, au moins quant aux emplacements des dits transistors à effet de champ à grille isolée, désiré et parasite respectivement. 15 3. Structure semi-conductrice selon la revendication 1 ou 2 dans laquelle les dits moyens qui évitent la formation dudit canal conducteur consiste à prévoir une zone de ladite structure englobant les dites régions source et drain, dudit transistor à effet de champ parasite, cette zone étant du même type de conductivité que le substrat qui contient les dites régions 20 source et drain, mais plus fortement dopée, que la partie du substrat qui contient les régions source et drain du transistor à effet de champ désiré. 4. Structure semi-conductrice selon l'une quelconque des revendications ci-dessus dans laquelle les zones du substrat qui contiennent des transistors à effet de champ parasites sont isolées des zones qui contiennent les transis- 25 tors à effet de champ désirés et de plus sont connectées à un potentiel d'une valeur telle que la tension de seuil est augmentée. 5. Mémoire monolithique intégrée non effaçable du genre comprenant des transistors à effet de champ disposés selon les colonnes d'une matrice de la façon suivante, dans un substrat semi-conducteur d'un premier type 30 de conductivité, sont disposées selon des lignes des bandes semi-conductrices fortement dopées, d'un second type de conductivité, espacées les unes des autres qui sont les bandes de source, entre deux bandes de source, sont disposées selon des colonnes, une pluralitéde régions discontinues, du second type de conductivité et fortement dopées, de telle façon que chaque colonne 71 27187 12 2105176. comprenne deux des dites régions entre deux bandes de source, chaque colonne active étant matérialisée par une bande de métallisation continue formée au-dessus de la couche d'oxyde qui recouvre ledit substrat semi-conducteur et recouvrant les dites régions discontinues qui sont les régions drain, 5 un "1" est enregistré dans un transistor de la mémoire en formant un contact ohmique entre la bande de métallisation, et la région drain qui lui est associée, caractérisée en ce que des moyens d'isolation sont prévus pour éviter des courts-circuits entre deux régions drains d'une part, et entre un région drain et sa bande de source associée quand le transistor corres-10 pondant contient l'information d'un "0" binaire. B. Mémoire monolithique intégrée non effaçable selon la revendication 5, carafctérisée en ce que la couche d'oxyde qui recouvre le substrat semiconducteur est uniforme» 7. Mémoire monolithique intégrée non effaçable selon l'une des revendications 15 5 ou B, caractérisée en ce que les moyens d'isolation de deux régions de drain sont constitués par une bande d'isolation fortement dopée, parallèle aux dites bandes de source. 8. Mémoire monolithique intégrée non effaçable selon la revendication 7, dans laquelle la bande d'isolation est de même type de conductivité 20 que les dites lignes de source. 9. Mémoire monolithique intégrée non effaçable selon la revendication 7, dans laquelle les moyens d'isolation entre une région drain et sa bande de source associée sont constituées par une zone semi-conductrice dudit premier type de conductivité, et fortement dopée qui contient du moins ladite 25 région drain. 10. Mémoire monolithique intégrée non effaçable du genre comprenant des transistors à effet de champ disposés selon un arrangement matriciel,, de la façon suivante, dans un substrat semi-conducteur d'un premier type de conductivité, sont disposées selon des colonnes espacées les unes des autres, 30 des bandes semi-conductrices dites bandes de drain d'un second type de conductivité et fortement dopées CD , D^, D^) j entre deux bandes et parallèlement à elles sont disposées des régions semi-conductrices discontinues présentant les mêmes caractéristiques, ci-après dénommées régions de source (S . S21...) j sont disposées également selon des lignes transversales 35 aux. dites colonnes, des bandes- de métallisation M , V\^... présentant au moins 71 27187 2105176. une partie en recouvrement d'au moins une partie de chacune des dites régions de source prises individuellement sont disposées également entre deux des dites bandes de métallisation des éléments discontinus de métallisation (G ,...) recouvrant chacun au moins une partie d'une bande 5 de drain (□...) et au moins une partie de la région de source associée (S s cette mémoire est caractérisée en ce que l'on prévoit dez moyens pour assurer ou ne pas assurer un double contact entre la bande de drain et l'élément de métallisation du transistor sélecté, ainsi qu'un contact entre la région source et la bande de métallisation dudit transistor 10 sélecté, selon que l'on désire enregistrer un "1" ou un "0".