FR 2083657 A1 19711217 FR 7106543 A 19710216 La présente invention concerne une mémoire monolithique et plus particufièrement une mémoire monolithique comprenant plusieurs cellules de mémoire fonctionnant selon les modes lecture/écriture et permanent. Il existe actuellement deux types généraux de mémoire monolithique réalises par des technologie d'intégration à grande échelle (LSI): les mémoires lecture/écriture et les mémoires permanentes. Les mémoires lecture/écriture ont pour caractéristiques classiques le fait que l'an peut y écrire et y conserver des informations dans les divers emplacements de mémoire, puis lire les informations de ces différents emplacements de mémoire. Dans une mémoire permanente (ROM) l'information est normalement conservée d'une façor permanente et seule la lecture des informations situées dans ses divers emplacements de mémoire est possible lors d'une demande. Les systèmes classiques utilisent à la fois une mémoire permanente et une mémoire à lecture/écriture à accès au hasard (RAM). Lors de la mise en marche d'un ordinateur à partir d'un état de départ froid ou sans énergie, l'information provenant d'une ROM est transférée dans la mémoire à accès au hasard LRAMI. Une mémoire permanente contenant le programme de mise en marche désiré transfère les instructions par l'intermédiaire de l'unité centrale de traitement dans la RAM. Ainsi, l'information de programme conservée initialement dans la ROM est transférée à la mémoire lecture/écriture à accès au hasard par l'intermédiaire de l'unité centrale de traitement. Ce système nécessite à la fois une mémoire permanente et une mémoire lecture/écriture à accès au hasard distinctes. Une mémoire pouvant fonctionner comme mémoire lecture/écriture et aussi comme mémoire à image latente ou mémoire permanente est très souhaitable. Cela permettrait de réduire les prix, la complexité et la taille d'un tel système. Une mémoire à image latente serait aussi très utile dans le cas où des tables programmées conservées dans la mémoire principale ne sont pas toujours nécessaires, ou lorsque des programmes sont nécessaires au personnel d'entretien pour des fonctions de diagnostic. En d'autres termes, une mémoire image latente peut fonctionner selon un mode lecture/écriture classique. Cependant, lorsaue le système est mis sous tension, des zones choisies de la mémoire reviennent toujours à un état d'image latente prédéterminée ou d'information, conservé prédéterminé; indépendamment de l'état des zones de mémoire choisies juste avant la mise hors tension. La nature asymétrique d'une bascule ou circuit bistable en soit est bien connue. Par exemple, dans "Handbook of Semiconductor Electronics", Hunter, Ceuxième édition, pages 15-20 à 15-34, ont décrit divers moyens pour assurer un état de fonctionnement à l'état permanent fiable. Cela signifie, pour un état de fonctionnement permanent, qu'il est nécessaire que la bascule ou circuit bistable soit équilibrée afin de ne pas changer d'état et ainsi détruire l'information qui y est conservée. De façon semblable; après l'application de l'information ou do signal bascule, pour changer l'état de la bascule ou circuit bistable, il doit rester dans cet état jusqu'à la réception du signal d'information ou de bascule suivant.Par conséquent, comme cela était précédemment connu, le déséquilibre structural de celle-ci constitue un désavantage car cet état a tendance à prendre le circuit bistable instable ou peu fiable lorsque l'on l'utilise comme élément de mémoire. La présente invention commande le degré de déséquilibre et l'utilise avantageusement pour son application à des ensembles de mémoire. Un fait qui précédemment était considéré comme un problème est maintenant transformé en un avantage dans la présente invention concernant les ensembles de mémoire. En conséquence, il est désirable de réaliser un ensemble mémoire à image latente soit en modifiant les caractéristiques en courant continu de la cellule bistable. soit en utilisant l'impédance parasite en courant alternatif inhérente à un circuit intégré. En outre, il serait très désirable de réaliser un ensemble monolithique pas sédant une capacité de lecture/écriture et de permanence dans laquelle l'état permanent puisse être modifié. Un tel fait pourrait être très avantageux puisqu'il permettrait une plus grande souplesse de l'ensemble de mémoire total. Un objet de la présente invention est de réaliser un ensemble de mémoire dans laquelle les mêmes emplacements de mémoire puissent agir à la fois selon les modes lecture/écriture et permanent. Un autre objet de la présente invention est de réaliser une mémoire dans laquelle des emplacements prédéterminés reviennent à un état prédéfini lors de la mise sous tension, sans signaux d'écriture, indépendamment des états des emplacements prédéterminés juste avant la mise hors tension. Un autre objet de la présente invention est de réaliser un ensemble de mémoire dans laquelle les mêmes emplacements de mémoire puissent agir à la fois selon les modes lecture/écriture et permanent sans interférer avec les caractéristiques de fonctionnement en courant continu des emplacements de mémoire. Un autre objet de la présente invention est de réaliser un ensemble de mémoire sous forme de circuit intégré dans lequel les mêmes emplacements de mémoire peuvent fonctionner à la fois selon les modes lecture/écriture et permanent par l'addition d'une impédance parasite en courant alternatif associée avec le circuit intégré. Un autre objet de la présente invention est de réaliser un ensemble mémoire dans lequel les mêmes emplacements de mémoire peuvent fonctionner à la fois suivant les modes lecture/écriture et permanent et dans lequel le mode permanent peut être altéré sélectivement. Un autre objet de la présente invention est de réaliser une mémoire dans laquelle les mêmes emplacements de mémoire peuvent fonctionner à la fois selon les modes lecture/écriture et permanent et dans lequel le mode permanent peut être altéré sélectivement selon l'application d'un signal de polarisation. La mémoire monolithique à image latente conforme à la présente invention comprend un nombre m de cellules de mémoire pour la réception de l'information. Les moyens d'accès connectent en fonctionnement m cellules de mémoire pour la lecture et l'écriture d'information. Un dispositif de déséquilibrage est connecté en fonctionnement à n des cites m cellules de mémoire. Le dispositif de déséquilibrage est sensible à une transition du niveau désexcité ou non entretenu au niveau de fonctionnement pour mettre chacune des n cellules de mémoire à un premier état prédéterminé de telle sorte que les m cellules de mémoire fonctionnent à la fois selon les modes lecture/écrture et permanent. Le mode permanent en peut être altéré sélectivement / utilisant un dispositif de déséquilibrage qui peut être constitué d'un condensateur variable parasite de circuit intégré. D'autres objets, caractéristiques et avantages de la présente invention ressortiront mieux de l'exposé qui suit fait en référence aux dessins annexés à ce texte qui représentent des modes de réalisation préférés de celle-ci. La figure 1 représente un diagramme montrant une partie d'une mémoire monolithique ayant des caractéristiques d'image latente. La figure 1A représente les niveaux de signaux qui sont utilisés sur les lignes d'accès et les lignes d'alimentation d'énergie dans le circuit de la figure 2 pour expliquer son fonctionnement. Les figures 2 et 2A représentent une vue plane et en coupe d'une partie d'un circuit monolithique montrant les sections gauche et droite d'une cellule bistable couplée en croix dans laquelle les régions d'isolement sont déplacées du centre afin d'introduire en courant alternatif un condensateur parasite de déséquilibrage dans la cellule de mémoire. La figure 3 représente un diagramme montrant une partie d'une mémoire monolithique ayant des caractéristiques d'image latente et qui considérée avec les figures 4A et 4B montre la façon par laquelle on peut altérer sélectivement la caractéristique d'image latente. La figure 1 représente une partie d'une mémoire monolithique qui possède les caractéristiques de lecture/#criture et d'iman latente ou oermanente. une source d'alimentation à deux niveaux fonctionne a 1.9 volt pendant les opérations de lecture et d'écriture ce l'ensemble de mémoire et à U,5 volt pendant l'état de maintien ou c'attente. La source c'alimentation est connectée s ca- cune ces rangées horizontales à l'aide ces lignes S .. S-N ou; . = 1,2 L'ensemble de mémoire comprend des lignes d'accès constituant les lignes d'accès bit "O" BD-I.... BD-N, et les lignes d'accès bit 'i1" B1-1 .... B1-i4 qui sont connectées aux signaux de conditionnement. De façon #rbleole, les lignes d'ac ces horizontal W-1....W-N sont aussi reliées aux sig#au' de conditionnement et sont excitées durant les opérations de lecture ou d'écriture. Un nombre m de cellules de mémoire bistables constitue l'ensemble de mémoire. En considérant la cellule 10 en haut et à gauche comme représentative, chaque cellule est constituée d'un transistor NPN multi-émetteur gauche 12 qui est directement couplé en croix avec un transistor multi-émetteur droit 14. Les bornes émetteur intérieures 16 et 16 sont directement interconnectées avec leurs lignes horizontales respectives d'accès W1. De façon semblable, les bornes émetteurs extérieures 20 et 22 sont connectées à leur ligne d'accès vertical respectives B0-1 et B1-1. Par convention, la section gauche qui comprend le transistor 12 est utilisée pour conserver un "0" binaire alors que la section droite comprenant le transistor 14 est utilisée pour conserver un "1" binaire.Une paire de résistances 24 et 26 est interconnectée entre la ligne d'alimentation S-1 et les bornes collecteurs des transistors 12 et 14 respectivement. Afin de conserver une image latente dans les n cellules de mémoire choisies parmi les n, un dispositif de déséquilibrage est connecté à la partie soit gauche, soit droite de la cellule. Pour conserver une image latente correspondant à un état "1" binaire dans la cellule 1û, la résistance de charge de collecteur 24 est choisie comme ayant une valeur ohmique supérieure à la résistance de charge collecteur 26, qui sont toutes les deux connectées respectivement entre la ligne d'alimentation 5-1 et les bornes collecteurs des transistors 12 et 14. En général, des résistances de charge collecteur importantes ne sont pas désirables car il s'y dissipe de plus grandes quantités d'énergie. Puisque il est nécessaire de déséquilibrer la partie gauche par rapport à la partie droite, il est souhaitable que la différence entre les résistances de charge soit aussi petite que possible afin de réduire la dissiption d'énergie. La différence relative entre les valeurs ohmiques des résistances 24, et 26 compatible avec le fonctionnement des circuits est donnée par les autres paramètres du circuit. Lorsque l'identité entre les caractéristiques électriques globale des parties gauche et droite est importante, alors une différence relative plus petite entre les valeurs ohmiques des résistances 24 et 26 est possible. Naturellement, afin de conserver en image latente un "0" binaire dans la cellule IC, on choisit une résistance 26 de valeur plus importante que la résistance 24. Selon un autre mode de réalisation préféré de l'invention, afin de conserver une image latente dans les n cellules de mémoire choisies parmi les rn, un dispositif d'impédance de déséquillbrage en courant alternatif est additionné intentionnellement à la cellule. Dans cette réalisation, les rÉsistances 24 et 26 sont choisies pour avoir des valeurs ohmiques identiques. En négli#-ant les autres paramètres, ce fait assure qu'un courant collecteur identique circulera dans chacune des résistances collecteurs représentées en général dan e Iss cellules 25, 27 et 28 sont aussi choisies pour avoir des valeurs unmlues identi ques afin d'assurer la symétrie par rapport aux conditions de fonctionnement en courant continu.Afin de conserver une image latente correspondant à un "1" binaire dans la cellule 10, on choisit le condensateur 30 de façon à ce qu'il ait une valeur plus importante que le condensateur 32. Les condensateurs 30 et 32 constituent effectivement les capacités parasites #collecteur-substrat d'un circuit intégré monolithique et en conséquence, n'affecte pas le fonctionnement en courant continu de la cellule 10. Un moyen pour régler sélectivement la valeur du condensateur parasite collecteur substrat est reorésenté dans les figures 2 et 2A. La zone 34 correspond à la section droite de la cellule 10 alors que la zone 36 correspond à la section gauche de cette même cellule. La cellule 10 n'est pas représentée entièrement dans un but de simplification, et l'on ne représente que la partie nécessaire pour montrer une façon possible de régler la valeur de la capacité parasite collecteur-substrat. Un substrat de type P 38 supporte une région collecteur épitaxiale N, 40. Une partie du transistor multiémetteur 12 est représentée comme étant constituée d'une-région base de type P, 42 et d'une région émetteur de type N,44. Une partie du transistor multi-émetteur 14 est représentée comme comprenant une région de type P, 46 et une région de type N, 48. On représente plusieurs régions d'isolement P+ en 50, 52 et 54. La ligne de centre 56 est disposée centralement entre les transistors 12 et 14. Normalement, les régions d'isolement 50, 52, 54 sont localisées centralement par rapport à la ligne 56. En déplaçant intentionnellement la région d'isolement 52 vers la gauche de la ligne centrale 56, la capacité parasite collecteur substrat est augmentée dans la section droite 34 car il existe une surface de jonction supérieure entre le substrat et le -collecteur dans cette section. Dans le cas de la cellule 10 de la figure 1, le condensateur 30 a une capacité plus importante que le condensateur 32. Les régions d'isolement 52 et 54 s#ont représentées comme étant formées d'une région collecteur épitaXiale #de type N 40. Cependant, on peut également appliquer l'augmentation de la capacitè#ollecteur-substrat aux structures de base épitaxiale de type P; bien que dans ce cas certains sacrifices soient nécessaires, car les transistors d'une cellule ne peuvent être séparés par un isolement commun tel que la région 52. Ainsi une surface-plus grande est nécessaire. L'utilisation d'une impédance parasite en courant alternatif pour obtenir le déséquilibrage ou l'assymétrie est très~avantageuse, en plus du fait que les caractéristiques de fonctionnement en courant continu de la cellule ne sont pas affectées nuisiblement. La différence relative entre le valeur des condensateurs 30 et 32 peut être rendue très petite. Des différences de-valeurs réelles sont de l'ordre de quelques dixièmes de pico-farades. Des- paramètres principaux qui peuvent varier dans une cellule telle que la cellule 10 sont les résistances de charge 24 et 26 et les chûtes de potentiel base émetteur VBE . idéalement, ces valeurs devraient être identiques pour les deux sections gauche et droite. Dans un tel cas, une différence minimale entre la valeur des condensateurs 30 et 32 est efficace pour mettre en mémoire une image latente. La différence maximale qui sera nécessaire entre les condensateurs 30 et 32 pour mettre en mémoire une image latente dépend des commandes de tolérances associées avec les procédés de fabrication applicables. Mais même dans le pire des cas, il a été déterminé qu'un déséquilibre très petit entre les condensateurs collecteurs substrat est efficace pour mettre en mémoire une image latente. Un autre procédé pour rendre le condensateur parasite baircollecteur 30 plusimpartante que le condensateur 32 est de réaliser la liaison inter-connecteursmétallique 55 plus importante que la liaison inter-connecteurs métallique 57. Cette autre méthode est représentée en pointillée par les interconnecteurs de taille différente 55 et 57. La figure 3 représente un diagramme schématique d'une cellule de mémoire bistable 56 constituée de transistors à effet de champ (FET). La cellule de mémoire bistable 58 est comparable aux cellules de mémoire représentées en 10, 24, 26 et 28 dans la figure 1 et peut être adaptée à l'organisation d'un ensemble de mémoires. La cellule de mémoire 58 est constituée d'une paire de transistors couplés en croix 60 et 62. Les transistors FET de charge 64 et 66 sont chacun connectés respectivement aux noeuds 66 et 70. Les bornes de porte des transistors FET 64 et 66 reçoivent sélectivement une impulsion de charge 72 par l'intermédiaire de la ligne 74. Afin d'accéder au circuit bistable les transistors FET 76 et 76 sont chacun connectés respectivement entre la ligne 60 et le noeud 66 et la ligne 82 et le noeud 70 Afin que l'ensemble de mémoire fonctionne selon les modes lecture/écriture et permanent et aussi selon un mode permanent altérable, on peut réaliser les deux condensateurs altérables 88 et 90 de la cellule de mémoire 58 sous forme de circuits intégrés comme on le montre dans la figure 3A.Les transistors FET de la cellule 58 sont des transistors à enrichissement/canal N, mais d'autres formes#, telles que des transistors à appauvrissement ou à canal P peuvent être également utilisées. On utilise un substrat de silicium N 93 pour fabriquer les divers transistors FET et aussi les condensateurs du type parasite e8 ou 90. La couche 100 est un oxyde, par exemple, un dioxyde de silicium dont l'épaisseur est comprise entre 100 et 1.000 A. Formée sur le sommet de la couche de dioxydes de silicium 100 se trouve une autre couche 102, telle que du nitrure de silicium. Finalement sur la couche de nitrure de silicium 102 on dispose une couche de contact en aluminium 104. Les matériaux particuliers sont des exemples mais forment en combinaison une structure MNOS. Comme cela est connu dans l'art antérieur, les structures MNOS présentent la possibilité de retenir l'information durant quelques milliers d'heures. On pense que le modèle physique de cet effet mémoire est dû à une concentration élevée depièges du type donneur situé à la frontière SiD2-Si N 106. Lorsqu'un champ électrique de polarisation fort est appliqué au travers des isolants, ces pièges peuvent être chargées ou déchargées selon la polarité du champ de polarisation. Le résultat est que la capacité entre le métal et le silicium sou-j a- cent sera plus petite ou plus importante que lorsque les pièges restent neutres dans un certain domaine de potentiel comme on le montre dans la figure 3B.Lorsqu'une impulsion de polarisation négative est appliquée au condensateur 68 ou 90. les pièges en 106 seront chargés et la courbe C-V suivra le trajet 96. D'au- tre part, lorsqu'une impulsion de polarisation positive est appliquée, la courbe C-V suivra l~ trajet 96. La boucle du type d'hystérésis présentée par la structure MNOS permet de régler le condensateur 88 ou 90 à un état préféré CI ou C2 selon l'état image latente binaire que l'on doit mettre en mémoire. L'sima ge latente mise en mémoire dans la cellule 58 peut etre altérée comme on le désire.L'amplitude de l'impulsion de polarisation du condensateur 88 ou 90 n'est pas suffisante pour altérer le potentiel de seuil des transistors 60 et 62 du fait des isolements différents utilisés pour les transistors contrairement aux condensateurs 88 et 90. Puisque l'ensemble de mémoires fonctionne avec une alimentation à deux niveaux, la ligne choisie S-N est ramenée à son niveau haut d'environ 1,9 volt durant une opération de lecture ou d'écriture, tel que représenté dans les figures 2 et 2A. Durant l'état de maintien ou d'attente, la ligne S-N est ramenée à une valeur d'approximativement 0,8 volt. Par convention un "O" binaire est mis en mémoire dans la cellule lorsque le transistor gauche 12 conduit et un"1" binaira est conservé dans la cellule lorsque le transistor 12 est non conducteur, et le transistor 14 est conducteur. On explique l'opération d'accès pour la cellule gauche supérieure 10 en supposant qu'un "O" binaire y est initialement en mémoire. Afin d'écrire un "1" binaire dans la cellule, les lignes S-1 et W-l sont amenées à un niveau haut. La ligne 90-1 est amenée à i,: volt et la ligne B est maintenue à environ 0,3 volt. En conséquence, la borne émetteur 22 est à un potentiel inférieur à la borne émetteur extérieur 20. Les deux bornes émetteurs 16 et 20 du transistor 12 précédemment à ì'ét2t conducteur sont maintenant à un niveau de potentiel supérieur. Ce nojel état a tendance à arrorter l'écou- lement du courant à travers le transistor 12 et nc ce trenaietor a tendance à devenir non conducteur. Lorsque le transistor 12 -e lenî ce moins en moins conducteur, le potentiel à son noeud collecteur augmente. Cette augmentation de potentiel est transmise à la base du transistor 14 par l'intermédiaire de la connexion de couplage en croix directe. L'augmentation de potentiel à la base du transistor 14 et le potentiel faible à la borne émetteur 22 agissent pour polariser dans le sens direct le transistor 14, et il commence ainsi à conduire. Le transistor 14 est ainsi commuté à un état conducteur et le transistor 12 est commuté à un état bloqué. Un "1" binaire est maintena#nt en mémoire dans la cellule. Durant l'état de maintien, la ligne d'alimentation d'énergie S-1 est ramenée à son niveau bas de û,6 volt. De plus la ligne d'accès W-l est aussi abaissée une valeur d'approximativement 0,1 volt et les lignes B1-1 et B0-1 sont de façon semblable abaissées à leur niveau bas d'approximativement 0,3 volt. Le transistor maintenant conduit, mais le courant circule par la borne ne au lieu de la borne 22 dûe à la modification relative des niveaux de potentiel aux bornes émetteurs 18 et 22. Afin de lire un "1" binaire, à partir de la cellule 10, les deux lignes S-1 et W-l sont amenées à un niveau haut. Le courant circulant de la borne émetteur 18 est maintenant commuté à la borne émetteur 22 et est détecté sur la ligne B1-1 à l'aide d'un amplificateur de détection de sortie (non représenté). On représente cela par le niveau de potentiel en pointillés de 0,7 volt qui sera engendré sur la ligne 61-I par le courant circulant hors de l'émetteur 22 vers un amplificateur de détection (non représenté). Ensuite, la cellule de mémoire 10 revient à un état de maintien comme on l'a décrit précédemment. Afin de mettre en évidence la possibilité d'image latente de l'ensemble de mémoire, celle-ci est amenée maintenant à un niveau désexcité ou de non entretien. On indique cela dans la figure 1A à l'aide de la référence LIM 1. A ce moment, l'information conservée dans la mémoire est perdue. Toutes les lignes S-N, W-N, 81-N et B0-1 sont représentées comme étant amenées à un niveau de 0,0 volt. Le niveau de non entretien de désexcitation n'est pas nécessairement 0,0 volt, mais peut être toute valeur qui détruit ou efface l'information conservée dans l'ensemble de mémoire. Afin de régler la cellule supérieure gauche 10 avec un niveau "1" binaire permanent ou en image latente, l'énergie sur les SI et W1 est passée d'un niveau de désexcitation à un niveau d'approximativement 1,9 volt. Les deux transistors 12 et 14 sont initialement dans l'état non conducteur ou bloqué Le fonctionne ment de la cellule est légèrement différent selon qu'il s'agit du premier ou du second modes de réalisation décrits. Dans le premier mode décrit, les résistances 24 et 16 ont des valeurs diff#- rentes. Le courant initial transitoire commence à circuler à travers les resistances 24 et 26, la liaison directe couplée en croix, les diodes base-émetteur, vers les bornes émetteur 20 et 22. La valeur de la résistance 24 étant supérieure à celle de la résistance 26. le courant transitoire la traversant est inférieur à celui traversant la résistance 26, et la borne collecteur du transistor 12 est à un potentiel supérieur à celui de la borne du collecteur du transistor 14. La tension à la borne collecteur du transistor 14 tend à polariser la base du transistor 12 non conductrice tandis que la tension à la borne collecteur du transistor 12 tend à rendre le transistor 14 plus conducteur. Une action de génération positive est ainsi créée et aboutit effectivement à amener le transistor 14 dans un état pleinement conducteur et à maintenir le transistor 12 dans un état non conducteur. La borne émetteur 18 est bloquée dûe au niveau de potentiel élevé ser la ligne W-1, et la borne émetteur 22 est dans un état bas et par conséquent le courant circule hors de la ligne B1-1. Bien que ce courant ne soit pas détecté à ce moment, l'existence d'un potentiel associé est représentée dans la figure 1A à l'aide du niveau de potentiel en pointillés 105. On attribue facilement une caractéristique de permanence ou d'image latente à n des m cellules de mémoire, par exemple, les cellules 25. 26 en les déséquilibrant sélectivement. Par exemple, si on désire emmagasiner un O binaire sous forme d'image latente dans la cellule gauche supérieure 10, on rend h résistance 24 plus petite que la résistance 26, et le fonctionnement est semblable à celui que l'on vient de décrire. De même, si l'on doit attribuer aucune image latente à la cellule de mémoire ID, on rend les résistances 24 et 26 identiques. Alors une transition d'un état de fonctionnement à un état désexcité et de nouveau à un état de fonctionnement, entrainera la destruction au hasard de toute information conservée dans cette cellule. Dans le second mode de réalisation décrit, les résistances 24 et 26 ont la même valeur, mais les capacités parasites 30 et 32 ont des valeurs différentes. Le courant initial transitoire commence à circuler à travers chacune des résistances 24 et 26. La résistance 26 est connectée à un condensateur 30 dont la capacité est supérieure à celle du condensateur 32 connecté à la résistance 24. Par conséquent, du point de vue de l'analyse de courant transitoire, l'impulsion initiale de courant circulera principalement à travers la résistance 26 et au potentiel de masse à travers le condensateur 30, puisque le condensateur 30 est virtuellement un court-circuit. Le condensateur 32 est plus petit et ainsi n'agit pas comme court-circuit au potentiel de masse. En conséquence la borne collecteur des transistors 14 est initialement à un potentiel inférieur au niveau de potentiel sur le collecteur du transistor 12. Le potentiel supérieur au collecteur du transistor 12 a tendance à rendre le transistor 14 conducteur du fait de sa connexion couplée en croix directe alors que le transistor 12 reste relativement polarisé dans un état non conducteur.Une action de génération positive est ainsi créée et aboutit effectivement à amener le transistor 14 dans un état pleinement conducteur et à maintenir le transistor 12 dans un état non conducteur. La borne émetteur 18 est bloquée dûe au niveau de potentiel élevé sur la ligne W-1, et la borne émetteur 22 est dans un XtUt bas et par conséquent le courant circule hors de la ligne B1-1. Bien que ce courant ne soit pas détecté à ce moment. l'existence d'un potentiel associé est représentée dans la figure 1A à l'aide du niveau de potentiel en pointillés 105. On attribue facilement une caractéristique de permanence ou d'image latente à n des m cellules de mémoire, par exemple, les cellules 25, 28 en les déséquilibrant sélectivement. Par exemple, si l'on désire conserver un zéro binaire sous forme d'image latente dans la cellule gauche supérieure 10, on rend le condensateur 32 plus important que le condensateur 30 et le fonctionnement est semblable à celui que l'on vient de décrire. De même, si l'on ne doit attribuer aucune image latente à la cellule de mémoire 10, alors on fabrique la cellule de telle sorte que les condensateurs 30 et 32 aient des valeurs identiques.Si aucun déséquilibre d'impédance n'est attribue à chaque cellule, alors une transition d'un état de fonctionnement à un état désexcité et de nouveau à un état de fonctionnement entrainera la destruction au hasard de toute information conservée dans cette cellule. La cellule retournera un état au hasard qui peut être ou ne pas être identique à l'état dans lequel elle se trouvait juste avant la désexcitation. Naturellement, la réalisation de la figure 1 est réalisée structurellement avec les transistors bipolaires, mais l'on pourrait également utiliser des transistors à effet de champ (FET). Afin que la mémoire à image latente fonctionne selon un mode permanent altérable, il est nécessaire que la réalisation telle que décrite dans la figure 1 soit légèrement modifiée. Les figures 3, 3A et 36 montrent le fonctionnement et la structure permettant d'obtenir cette capacité de permanence altérable. Premièrement, les opérations de lecture et écriture pour la cellule unique représentées dans la figure 3 sont semblables à celles décrites dans la figure 1. Par convention, un "O" binaire est conservé dans la partie gauche constituée du transistor FET 60 alors que la partie droite comprenant le transistor FET 62 conserve un "1" binaire. Afin de lire soit un "O" ou un "1" binaire dans la cellule, les lignes 84 et 74 sont amenées à un niveau haut alors que les lignes 60 et o2 sont détectées. Durant l'état d'attente ou de maintien l'impulsion 72 est maintenue à un potentiel positif 73 juste suffisant pour maintenir les transistors 64 ou 66 dans un état légèrement non conducteur afin de réduire la consommation d'énergie. Durant une opération d'écriture dans la cellule, on amène le signal 72 à un niveau haut afin d'amener l'un des transistors 64 ou 66 à son état le plus conducteur. Simultanément, l'une des lignes 80 ou 82 est abaissée alors que l'autre est élevée afin d'envoyer du courant et ainsi décrire un "1" ou un "0" dans la cellule. Les valeurs des condensateurs 66 et 90 sont choisies de façon à être différentes afin de conserver sous forme d'image latente un "1" ou un "0" dans la cellule. Cette opération théorique est semblable à celle précédemment décrite en référence à la figure 1. De plus, on peut rendre le condensateur 66 plus important que le condensateur 90, ou vis versa, par l'application d'un potentiel de polarisation aux noeuds 68 ou 70. De cette façon, l'image d'attente de la cellule peut être altérée sélectivement selon que la capacité porte substrat est à un niveau C1 ou C2. Bien que l'on ait décrit dans ce qui précède et représenté sur les dessins, les caractéristiques essentielles de l'invention appliquées à deux modes de ralisation préférés de celle-ci, il est évident que l'homme de l'art peut y apporter toutes modifications de forme ou de détail qu'il juge utiles sans pour autant sortir du cadre de ladite invention. REVENDICATIONS 1.- Mémoire à image latente monolithique caractérisée en ce qu'elle comprend: m cellules de mémoire bistables pour recevoir l'information, des moyens d'accès, qui sont connectés en fonctionnement aux dites m cellules de mémoire bistables pour la lecture et l'écriture de l'information, et des moyens de déséquilibrage connectés en fonctionnement n à des n cellules de mémoire, où n = 1. 2 ..... m; les m cellules de mémoire étant adaptées pour astre interconnectées avec une source d'alimentation, cette source d'alimentation ayant un niveau de fonctionnement et un niveau de non fonctionnement, et les moyens de déséquilibrage étant sensibles à la transition du niveau de non entretien au niveau de fonctionnement pour mettre chacune des dites n cellules de mémoire dans un premier état prédéterminé de telle sorte que les n cellules de mémoire agissent à la fois selon les modes lecture-écriture et permanent. 2.- Mémoire monolithique à image latente selon la revendication 1 caractérisée en ce que les moyens de déséquilibrage sont des impédances de déséquili- brage, et en ce que les impédances de déséquilibrage de chacune des dites n cellules de mémoire sont sensibles à une transition du niveau de non entretien au niveau de #onctionnement pour régler chacune des dites n cellules de mémoire à un premier état prédéterminé de telle sorte que les n cellules de mémoire agissent à la fois selon les modes lecture/écriture et permanent. 3.- Mémoire monolithique à image latente selon la revendication 2 caractérisée en ce que: chacune des dites m cellules de mémoire comprend une première section ayant une première impédance associée avec elle, et une seconde section, ayant une seconde impédance associée avec elle, les dites impédances de déséquilibrage sont constituées des dites premièr et seconde impédances, et les dites première et seconde impédances ont des valeurs différentes pour les dites n cellules 4.- Mémoire nonojithique selon la revendication 3 caractérisée en ce que: les dites première et seconde sections comprennent chacune zes transistors conbectés à leurs impédances respectives, ladite première section agissant pour conserver un niveau binaire et ladite seconde section agissant pour conserver le niveau binaire opposé 5.- Mémoire à image latente monolithique selon la revendication 3, caractérisée en ce que les dites première et seconde impédances sont des résistances. 6.- Mémoire à image latente monolithique selon la revendication 3 caractérisée en ce que: les dites premières et secondes impédances sont variables de telle sorte que les dites n cellules de mémoire puissent être utilisées selon un mode permanent altérable. 7.- Mémoire monolithique à image latente selon la revendication 3, caractérisée en ce que les dites première et secon-de impédances sont inaltérables. 8.- Mémoire à image latente monolithique selon la revendication 3 caractérisée en ce que les dites première et seconde impédances sont constituées de capacités parasites pour donner une impédance en courant alternatif. 9.- Procédé pour former une mémoire monilithique à image latente caractérisé en ce qu'il comprend les étapes: réalisation d'un substrat formation de plusieurs dispositifs semiconducteurs sur ledit substrat, interconnexion des dits dispositifs pour former un nombre m de cellules de mémoire bistable, comprenant chacune une première et une seconde sections couplées en croix. la modification d'un paramètre dans n des dites m cellules de mémoire, où n est égal à 1, 2 ... m, ledit paramètre étant modifié sélectivement afin d'obtenir que les dites première et seconde sections aient des caractéristiques d'impédances différentes de telle sorte que les n cellules de mémoire fonctionnent à la fois comme mémoire lecture/écriture et mémoire permanente. 1û.- Procédé selon la revendication 9, caractérisé en ce que la modification d'un paramètre comprend la modification de la capacité entre le substrat et les régions collecteur pour les première et seconde sections. 11.- Procédé selon la revendication 10, caractérisé en ce que la modification de la capacité comprend le positionnement des régions d'isolement non uniformément dans les première et seconde sections choisies. 12.- Procédé selon la revendication 9, caractérisé en ce que la formation des dispositifs semiconducteurs comprend la formation des contacts métalliques sur ces dispositifs dans les première et seconde sections, et en ce que la modi fication d'un paramètre comprend la modification de la surface métallique de ces contacts. 13.- Procédé selon la revendication 10, caractérisé en ce que la modification de la capacité comprend la formation d'une capacité parasite variable de telle sorte que les n cellules de mémoire fonctionnent aussi comme mémoire permanente altérable. 14.- Procédé selon la revendication 13 caractérisé en ce que les capacités parasites sont des dispositifs réalisés suivant la technique MNDS (métal-nitrureoxyde de silicium).