FR 2024319 A1 19700828 FR 6939429 A 19691117 La présente invention est relative à des dispositifs semiconJucteurs et se rapporte plus particulièrement à un circuit électronique comportant un certain nombre de substrats semiconducteurs qui contiennent des composants discrets et/ou des circuits intégrés adaptés physiquement et électriquement les uns aux autres. tJne technique courante dans l'industrie des semiconducteurs est de lier des substrats semiconducteurs contenant des circuits intégrés ou des composants discrets à une surface isolante telle qu un support en matière céramique. Le support en matière céramique comporte des plots de liaison métallisés disposés sur l'une de ses surfaces, de façon à correspondre aux plots de liaison métallisés des substrats semiconducteurs. Les plots de liaison de support sont prolongés jusqu'à sa périphérie par des interconnexions métallisées pour la liaison avec le "monde extérieur". Les substrats semiconducteurs sont liés aux supports par les plots appropriés afin de compléter un circuit électronique qui est appelé ordinairement circuit "hybride". La technique des circuits hybrides présente l'avantage par rapport à un circuit intégré complexe unique que les composants peuvent être formés dans des substrats séparés au moyen de procédés différents et de successions différentes des stades de fabrication avant d'être fixés au support en matériau céramique. Toutefois, il existe une limite à la densité de composants qui peut être obtenue avec la technique des circuits hybrides du fait que le support n'est que ceci, c' est-à-dire un 'support" ne comportant pas d'éléments actifs internes mais uniquement les composants externes qui lui sont fixés. Le support ne sert donc qu'à maintenir ensemble les composants du circuit et à fournir des connexions entre le substrat semiconducteur et le monde extérieur. La longueur des conducteurs de liaison peut être par nécessité très importante et résulter en une résistance, une inductance et une capacité parallèles des conducteurs plus grandes que désiré. De plus, il faut un nombre d'interconnexions plus grand que celui désiré et le prix de fabrication est très élevé, En conséquence, l'invention a pour but de fournir - un circuit électronique utilisant des composants semiconducteurs et à densité de composants élevé - un circuit électronique utilisant des composants semiconducteurs de dimension relativement petite ; - un circuit électronique utilisant des composants semiconducteurs qui permettent d'utiliser des techniques différentes pour les fabriquer ; - un circuit électronique utilisant des composants semicon ducteurs et dont les conducteurs d'interconnexion sont relativement courts ; - un circuit électronique utilisant des composants semicon ducteurs et dont les conducteurs présentent une résistance, une inductance et une capacité parallèles relativement faibles - Im tel circuit ayant un nombre d'interconnexions relati vement moins grand - un tel circuit de construction relativement économique. D'autres caractéristiques et avantages de l'invention ap paraitront au cours de la description suivante, donnée à titre d'exemple et faite en référence aux dessins annexés, dans lesquels: la Fig. 1 est une vue éclatée d'un substrat semiconducteur contenant un transistor discret prêt à être adapté à un second substrat semiconducteur contenant un circuit intégré la Fig. 2 est un schéma électrique du circuit électronique formé par le transistor et les substrats à circuits intégrés adaptés comme représenté à la Fig. ; les Fig. 3a et 3b sont des vues en coupe, suivant la ligne 3a-3a de la Fig. 1, représentant les stades successifs du procédé préféré d'adaptation de deux substrats semiconducteurs, les deux substrats contenant des composants semiconducteurs les Fig. 3c et 3d sont des vues en coupe représentant les stades successifs d'un autre procédé d'adaptation de deux substrats semiconducteurs, les deux substrats contenant des composants semi conducteurs ; la Fig. 4 est une vue éclatée de deux substrats semiconducteurs contenant des transistors discrets prêts à être adaptés à un troisième substrat semiconducteur contenant un circuit intégré la Fig. 5 est, un schéma électrique du circuit électronique formé par les trois substrats adaptés transistors et à circuits intégrés, comme représenté à la Fig. 4. En bref, l'invention consiste à adapter au moins un substrat, ou pastille semiconducteur contenant au moins un élément de circuit discret sur un autre substrat semiconducteur contenant également au moins un élément de circuit discret. Dans un mode de réalisation préféré, un ou plusieurs substrats relativement plus petits sont montés sur un substrat relativement plus grand de sorte que les plots métallisés de liaison des substrats plus petits, plots qui sont connectés à des régions différentes de chaque substrat, soient en contact avec les plots de liaison métallisés appropriés du substrat plus grand, les plots de liaison du substrat plus grand étant également connectés à des régions différentes du substrat. On peut effectuer des liaisons électriques et physiques entre les plots de liaison respectifs des substrats correspondants pour compléter le circuit par application de chaleur et de pression aux plots de liaison ou au moyen de techniques utilisant les ultrasons. Un aspect de l'invention est que l'adaptation des substrats plus petits sur le substrat plus grand permet aux substrats plus petits, c'est-à-dire aux composants de circuits qu'ils supportent, d'extraire de la puissance du substrat plus grand. L'invention envisage que les substrats plus petits ou plus grands soient des circuits intégrés comportant au moins un élément de circuit formé au voisinage d'une surface du substrat correspondant. Par l'expression "circuit intégré", on entend une série d'éléments de circuits connectés électriquement et formés au voisinage d'une surface du substrat semiconducteur. Les éléments de circuits peuvent être tous passifs, comme les résistances et les condensateurs, ou tous actifs, comme des transistors et des diodes, ou peuvent être actifs et passifs. En se référant maintenant aux figures, il est représenté à la Fig. 1 un substrat semiconducteur en sillicium par exemple contenant un transistor PNP Q2 et un substrat semiconducteur 2 en silicium par exemple contenant un transistor NPN Q1 et des résistances R1, R2 et R3. La Fig. 2 représente un schéma électrique du circuit représenté à la Fig. 1, les mêmes références étant utilisées dans les deux figures. La zone contenue dans le rectangle en pointillé représentée à la Fig. 2 délimite la partie du circuit amplificateur fournie par le substrat 1. Afin de représenter les phases correspondantes des deux substrats 1 et 2, le substrat 1 est représenté, uniquement à titre d'illustration, à l'écart de son emplacement réel sur le substrat 2. Les lignes en pointillé situées entre les substrats 1 et 2 indiquent les surfaces correspondantes relatives des deux substrats. La fabrication des transistors Q1 et Q2 et des résistan- ces R1, R2 et R3 mettant en Jeu des techniques classiques de diffusion et d'utilisation de masques en oxyde et la fabrication des interconnexions métallisées mettant en jeu le dépôt de métaux monométalliques, bimétalliques ou trimétalliques et l'emploi des techniques classiques de décapage et de matériaux de réserve photographique ne sont pas décrites en détail. Les procédés particuliers utilisés pour former les circuits intégrés ou les composants discrets, tels que des transistors, des diodes, des résistances et des condensateurs, ne font pas partie de l'invention. Les spécialistes de la techniques des semiconducteurs connaissent ces procédés qui sont décrits dans les ouvrages suivants : Integreted Circuits-Design Principles and Fabrication par Ray M. Warner, Jr., et James Fardemwalt, McGraw-Hill (1965); Silicon Semiconductor Technology, McOraw-Hill (1965) et Physics and Technology of Semiconductor Devices par A.S. Grove, Wiley & Sons (1967). Le transistor PNP Q2 est formé dans un substrat 1 séparé du substrat 2 utilisé pour la formation du transistor NPN Q1 afin de faciliter la fabrication. La séparation des composants des différents substrats permet d'employer un programme de diffusion différent ou des stades de fabrication différents. Par exemple, les performances des transistors de commutation NPN peuvent astre rendues optimales pour une application donnée en utilisant des techniques de diffusion d'or, tandis que les transistors PNP ne nécessitent pas de diffusion d'or. Au cours de la fabrication du transistor W le substrat 1 fait partie d'un grand nombre de substrats identiques d'une tranche semiconductrice, chaque substrat contenant finalement un transistor complet. Les substrats individuels sont séparés lorsque tous les stades de fabrication désirés à ce moment particulier ont été achevés. De mamie, le substrat 2 fait également partie d'une tranche semiconductrice plus grande, comportant un grand 'nombre de substrats similaires, chaque substrat contenant finalement un circuit intégré. Le substrat 2 peut être séparé de la tranche plus grande avant ou après montage du substrat 1. La région d'émetteur 4 et la région de base 8 du transistor 9 sont formees par un procédé classique quelconque tel qu'un procédé de diffusion par exemple dans le substrat l, le substrat 1 proprement dit servant de région de collecteur. Le contact d'émetteur 3 en contact ohmique avec la région d'émetteur 4, le contact de base en contact ohmique avec la région de base 8 et le contact de collecteur 5 en contact ohmique avec le substrat 1 à l'emplacement 6 sont formés simultanément en aluminium par exemple, au moyen dtlrn procédé classique quelconque, tel qu procédé d'évaporation par exemple, qui est suivi par une opèration de masquage de matériau de réserve photographique et de décapage par exemple sur une couche isolante 40, telle qu'une couche en oxyde de silicium par exemple. Pour montrer plus clairement les structures sous-acentes, la couche isolante 40 est représentée transparente, c'est-à-dire que des traits pleins sont utilisés pour délimiter les structures situées en dessous de la couche 40. La couche isolante 40 a été formée préalablement par un procédé classique quelconque sur la surface du substrat 1. La connexion ohmique entre chaque contact et sa région semiconductrice respective est effectuée à travers une ouverture (représentée par une zone en pointillé) formée par un procédé classique quelconque, tel qu'un procédé utilisant un matériau de réserve photographique etde décapage par exemple, dans la couche isolante 40. Des broches de contact gb, 9a et 9c qui jouent le rôle de plots de liaison élevés, et sont en aluminium par exemple, sont en contact ohmique avec les contacts d'émetteur, de base et de collecteur 3, 7, 5 respectivement, leur fabrication étant décrite plus complètement en relation avec les Fig. 3a et 3b. La région d'émetteur 25 et la région de base 27 du transistor Q1' le substrat 2 lui-même servant de région de collecteur, les résistances R1, R2 et R3 et la région d'isolation 37 entourant le transistor Q1 sont formés par des procédés classiques tels que ceux décrits en relation avec le transistor Q2 par exemple. L'interconnexion 20 est en contact ohmique avec la région d'émetteur 25 à travers une ouverture (représentée par une zone en pointillé) formée par un procédé classique quelconque dans la couche isolante 38 en oxyde de silicium par exemple. La couche isolante 38 a été formée préalablement par un procédé classique quelconque sur la surface du substrat 2. L'interconnexion 20 connecte également à la terre le plot de liaison G ainsi qu'à ltextrémité 21 de la résistance R3. . La couche isolante 38 comme la couche isolante 40 est 3 représentée comme si elle était transparante. Toutes les interconnexions et tous les plots métallisés du substrat 2 sont formés simultanément, en aluminium par exemple par un procédé classique quelconque. Bien que les interconnexions et les plots puissent être formés à partir d'un certain nombre de métaux uniques ou de combinaisons de plusieurs métaux, l'aluminium se prête très facilement à la fabrication de substrats semiconducteurs appariés. Chacune des résistances est en contact ohmique avec une interconnexion à une extrémité à travers une ouverture (représentée par une zone en pointillé) de la couche isolante 38. L'interconnexion 22 connecte l'extrémité 23 de la résistance R3 au plot de liaison 24 de la broche de collecteur 9a du transistor 9 et au plot, de liaison de sortie 0. L'interconnexion 26 est en contact ohmique avec la région de base 27 à travers une ouverture (représentée par une zone en pointillé) de la couche isolante 38 et est connectée au ot de liaison d'entrée I. L'interconnexion 28 vient en co ohmiquement le collecteur au point 29 à travers une ouverture (représentée en pointillé) de la couche isolante 38 et est connectée au plot de liaison 29 de la broche de base 9a du transistor Q2 et à l'extrémité 30 de la résistance R1. L'interconnexion 31 connecte l'extrémité 32 de la résistance R1 au plot de liaison de polarisation Vcc et à l'extrémité 33 de la résistance R2. L'interconnexion 34 connecte ltextrémité 35 de la résistance R2 au plot de liaison 36 de la broche d'émetteur 9b du transistor Q2. Lorsque le transistor 9 du substrat 1 est connecté au circuit intégré contenant le transistor Q1 et les résistance R1, R2 et R3 du substrat 2 par des procédés décrits ultérieurement, le circuit amplificateur linéaire est achevé. Un enrobage ou analogue peut être réalisé avant le montage du circuit achevé en un circuit plus grand en connectant des conducteurs provenant du circuit plus grand aux plots de liaison Vcc, O, I et G. Le procédé préféré de fixation du substrat semiconducteur supérieur 1 au substrat inférieur 2 est d'utiliser des "broches" comme représenté aux Fig. 3a et 3b. La pastille 1 qui sert de région de collecteur de type P comporte une région de base de type N 8 dans le substrat de type P et une région d'émetteur 4 de type P'dans la région de type N 8, La surface 41 du substrat 1 est passivée par la couche isolante 40. Des fenêtres ou ouvertures, telle que l'ouverture 48 mettant à découvert la région d'émetteur 4, sont formées dans la couche 40. Le contact-d'émetteur 3, le contact de base 7 (non représenté aux Fig. 3a et 3b) et le contact de collecteur 5 sont formés sur la surface de la couche isolante 40 et sur les parties des régions d'émetteur, de base et de collecteur qui sont mises à découvert par les ouvertures de la couche isolante 40. Pour former le plot d'émetteur 9b, le plot de base 9a et le plot de collecteur 9c, une couche épaisse (non représentée) d'un métal tel que de l'aluminium par exemple, d'environ 2,5 microns d'epaisseur est déposée sur la surface de la couche d'oxyde de silicium 40 et sur les contacts 3, 5 et 7, par un procédé classique, par évaporation par exemple. En utilisant des techniques classiques de matériau de réserve photographique et de décapage, on enlève la couche d'aluminium, sauf dans les régions correspondant aux broches 9a, 9b et 9c. Le substrat 1 est maintenant prêt à être supporté par les broches 9b, 9a et 9c sur les plots de liaison de broche 24, 29 et 36 respectivement du substrat 2, comme représenté à la Fig. 3a. Comme représenté à la Fig. 3b, le substrat supérieur 1 est monté avec précision sur le substrat inférieur 2, de sorte que la broche d'émetteur 9b établit lue contact avec le plot de liaison de broche 24, la broche de base 9a établit lue contact avec le plot de liaison de broche 29 et la broche de collecteur 9c établit le contact avec le plot de liaison 36. Par des procédés classiques de liaison par thermocompression ou aux ultrasons, les broches 9a à 9c du substrat 1 sont liées aux plots de liaison 24, 29 et 36 du substrat 2 et établissent avec eux une connexion ohmique pour achever le circuit représenté à la Fig. 3b. Le substrat supérieur peut astre adapté sur le substrat inférieur pendant que ce dernier fait encore partie d'une tranche plus grande ou après séparation de la tranche. Le premier procédé offre l'avantage qu'un circuit achevé peut être essayé facilement avec les procédés normaux d'essai utilisés pour essayer les circuits intégrés tout en étant encore sous forme de tranche. Toutefois, ce procédé présente l1in- convenaient que lorsque les substrats mis en correspondance sont enlevés de la tranche, la manipulation mécanique peut provoquer une séparation du substrat. Une variante du procédé d'adaptation est représentée aux Fig. 3c et 3d. Les Fig. 3c et 3d sont en coupe comme si elles repré ~sentaient une coupe transversale suivant les lignes 3a-3a de la Fig. 1 pour permettre la comparaison avec les Fig. 3a et 3b. Le ~transistor Q2, la couche isolante 40 et les contacts 3, 5 et 7 sont ~fabriquées de la même manière que leur contrepartie représentée à la Fig; 3a. Les conducteurs peuvent astre formés en déposant et/ou en plaquant une couche de métal (non représentée) d'environ 12,5 mi-eron-s d'épaisseur sur la surface 41 du substrat 1, comme précédemment; La couche métallique 30 est recouverte d'une couche de matéri'autre réserve photographique, reçoit une configuration donnée et -est dé-capée ensuite pour former les conducteurs relativement épais 50,51 et 52. A ce point, chacun des conducteurs est fixé solidement à la surface 41 du substrat. Les deux faces du substrat 2, comprenant les conducteurs 50, 51 et 52 sur la surface 41 sont recouvertes d'une couche de matériau de réserve photographique. Les couches de matériau de réserve photographique située sur les deux surfaces du substrat reçoivent une configuration telle que les surfaces sont mises à découvert, les conducteurs restant masqués de sorte que, lorsque le substrat est soumis à urnopèration de décapage, le matériau du substrat à découvert est enlevé complètement, ce qui laisse les conducteurs 50,51 et 52 qui s'étendent vers l'extérieur sur le bord du substrat 1, comme représenté à la Fig. 3c. Le substrat 1 est monté ensuite sur la pastille 2 comme précédemment et les conducteurs 50, 51 et 52 sontliés aux plots 24, 29 et 36 respectivement par thermocompression ou par liaison aux ultrasons, comme représenté à la Fig. Dd. L'emploi de tels conducteurs a pour avantage qu'il n'est pas nécessaire d'appliquer une pression au substrat 1 lui-même mais quine pression peut astre appliquée directement à la partie des conducteurs s'étendant audelà du bord du substrat. Le risque de rupture du substrat est ainsi réduit. Toutefois, en raison des stades de fabrication supplémentaires nécessaires, la technique de ces conducteurs, comme représenté aux Fig. 3c et 3d, est plus coûteuse que la technique utilisant des broches, comme représenté aux Fig. 3a et 3b. I1 est représenté à la Fig. 4 un circuit amplificateur différentiel comportant un substrat semiconducteur 60 en silicium par exemple, muni d'un circuit intégré comprenant trois transistors NPN Q3, Q4 et Q5 et une série de résistances R4 à R12. Le circuit équivalent est représenté à la Fig. 5, les mêmes références étant utilisées dans les deux figures. Les deux zones en pointillé de la Fig. 5 représentent la partie du circuit qui est contenue dans le Substrat 61 et 62. Les résistances Rg et R10 peuvent être formées par la technique des pellicules minces sur la surface du substrat 60 au lieu d'être formées à l'intérieur du substrat 60 par des techniques de diffusion si on le désire. Le substrat 61 contient le transistor PNP Q6 et le substrat 62 contient le transistor PNP Q7. Bien que les substrats 61 et 62 soient représentés sous forme de deux substrats séparés, ils peuvent astre combinés en un seul substrat contenant les deux transistors Q6 et Q7. De plus, l'un ou l'autre des substrats 61 et 62 ou les deux peuvent contenir une ou plusieurs des résistances qui sont représentées dans le substrat 60, si on le désire. Dans ce cas, un sùbstrat contenant un circuit intégré correspond à un autre substrat contenant un circuit intégré. Dans le substrat semiconducteur 61, en silicium par exemple, le transistor PNP Q6 comporte une région d'émetteur 63 et une région de base 64, formées par des techniques de diffusion classique, le substrat 61 constituant par exemple la région de collecteur. Le contact d'émetteur 65 vient ohmiquement en contact avec la région d'émetteur 63 à travers une ouverture (représentée par une zone en pointillé) formée par un procédé classique quelconque dans la couche isolante 128 en oxyde de silicium par exemple, qui est formée sur la surface du substrat 61 par un procédé classique quelconque. La couche isolante 128 est représentée transparente. Le contact d'émetteur 65 et tous les autres contacts et interconnexions des trois substrats peuvent être en aluminium par exemple, l'aluminium étant disposé et formé par un procédé classique quelconque. Le contact de base 66 vient ohmiquement en contact avec la région de base 64 à travers une ouverture (représentée par une zone en pointillé) de la couche isolante 128. Le contact de collecteur 67 vient ohmiquement en contact avec la région de collecteur à travers une ou- verture (représentée par la ligne en pointillé) de la couche isolante à l'emplacement 68. La broche d'émetteur 69a, la broche 69b et la broche de collecteur 69c sont formées par le procédé de fabrication de broches décrit en relation avec les Fig. 1, 3a et 3b. Le transistor PNP Q7 formé dans le substrat semiconducteur 62, en silicium par exemple, est identique au transistor Q6 formé dans le substrat 61 et n'est donc pas décrit, sauf en ce qui concerne la désignation de la broche d'émetteur 70a, la broche de base 70b et la broche de collecteur 70c. Le transistor NPN Q3 formé dans le substrat semiconducteur 60, en silicium dt type P et comportant une couche épitaxiale de type N à sa surface par exemple, comporte une région émetteur de type N 80 et une région de base de type P 81 formée dans la couche épitaxiale de type N du substrat 60 par un procédé classique quel- conque, la couche épitaxiale de type N du substrat 60 servant de région de collecteur au transistor Q3 Le transistor NPN Q4 comporte une région d'émetteur 82 et une région de base 83 formée dans la couche épitaxiale du substrat 60 de la même manière que le transistor Q3, Les transistors Q3 et Q4 sont isolés du substrat 60 et l'un de l'autre par un anneau d'isolation du type P 84 qui est formé par diffusion. Le transistor NPN Q a une région d'émetteur 85 et une 5 région de base 86 formées dans le substrat 60 de la mebme manière. L'anneau d'isolation 87, également formé par la technique de diffusion et d'isolation, isole le transistor Q5 du substrat 60. Les résistances R4 à R12 sont formées par le substrat 60 par un procédé classique quelconque, le plus courant étant un procédé de diffusion. Toutefois, il n'existe pas d'interconnexion métallique située sur les résistances Rg et R10, ces résistances peuvent être formées sur la surface du substrat 60 en utilisant les techniques des pellicules minces au lieu de les diffuser dans le substrat 60. Par exemple, les éléments résistifs peuvent être constitués par une couche 4 déposée de nichrome. L'interconnexion 88 connecte un plot de liaison d'entrée 1A de la région de base 81 du transistor Q3 à travers une ouverture (représentée par une zone en pointillé, comme toutes les autres ouvertures) formées par un procédé classique quelconque dans la couche isolante 127 en oxyde de silicium par exemple. La couche isolante 127 est représentée transparente. L'oxyde de silicium peut être formé par un procédé classique quelconque sur la surface du substrat 60. L'interconnexion 89 relie le second plot de liaison d'entrée 1B à la région de base 83 du transistor Q4 à travers une ouverture ménagée dans la couche isolante 127. Ltinterconnexion 90 vient ohmiquement en contact avec Aa région d'émetteur 80 du transistor Q à travers une ouverture de la couche isolante -127 et 3 est connectée et vient ohmiquement en contact avec la région d'é- metteur 82 du transistor Q4 à travers une ouverture ménagée dans la couche isolante 127 et vient ohmiquement en contact et est connectée à la région de collecteur du transistor A5 à travers une ouverture ménagée dans la couche isolante 127 au point 86. L'interconnexion 91 vient ohmiquement en contact avec la région d'émetteur ,85 du transistor Q5 à travers une ouverture de la couche isolante 127 et est connectée à une extrémité 92 de la résistance Roll. Les interconnexions sont en contact avec les extrémités de la résistance à travers des ouvertures (dont chacune est représentée par une zone en pointillé) ménagées dans la couche isolante 127. L'extrémité 93 de la résistance R12 est connectée à l'extrémité 94 de la résistance % R12 et au plot de liaison de polarisation -Vee par l'interconnexion 95, L'interconnexion 96 vient ohmiquement en contact avec la région de base: 128 à travers une ouverture ménagée dans la couche isolante 127 et est-connectée à l'extrémité g7 de la résistance Rlo, à l'extréniité 129 de la résistance R12 et à l'extrémité 98 de la résistance Rg. L'interconnexion 100 connecte l'extrémité 101 de la résistance R10 à un plot de liaison de sortie OB et au plot de liaison de broche 102 destiné à la broche 70c du transistor Q7. L'interconnexion 103 connecte l'extrémité 104 de la résistance Rg au plot de liaison de broche 105 destiné à la broche de collecteur 69c du transistor Q6 et au second plot de liaison de sortie OA. L'interconnexion 106 vient ohmiquement en contact avec la région de collecteur du transistor Q4 au point 107 à travers une ouverture ménagée dans la couche isolante 127 et est connectée à l'extrémité 108 de la résistance R5 et au plot de liaison de broche 109 destiné à la broche de base 70b du transistor Q7. L'interconnexion 110 vient ohmiquement en contact avec la région de collecteur du transistor Q3 au point 111 à travers une ouverture ménagée dans la couche isolante 127 et est connectde à l'extrémité 112 de la résistance R4 et au plot de liaison de broche 113 destiné à la broche de base t9b du transistor Q6. L'interconnexion 114 connecte le plot i liaison de polarisation L'interconnexion 114 connecte le plot de liaison de polarisation + Voc à l'extrémité 115 des résistances R4 et R5 et à l'extrémité 116 de la résistance R6. L'interconnexion 117 connecte l'exe trémité 118 de la résistance R6 à l'extrémité 119 de la résistance R7 et à l'extrémité 120 de la résistance R8. L'interconnexion 121 connecte l'extrémité 122 de la résistance R7 au plot de liaison de broche 123 destiné à la broche d'émetteur 69a du transistor Q6. L'interconnexion 124 connecte l'extrémité 125 de la résistan- ce R8 au plot de liaison de broche 126 destiné à la broche d'é- ce 8 metteur 70a du transistor Q Les substrats 61 et 62 sont montés sur le substrat 60, les broches étant liées au plot de liaison approprié a REVENDICATIONS 1.- Dispositif semiconducteur comprenant au moins deux substrats semiconducteurs dont chacun contient au mo-ins-un élément de circuit discret et/ou un circuit intégré, caractérisé en ce que dans chaque substrat semiconducteur au moins une région semiconductrice ou métallisée d'au moins un élément de circuit discret et/ou au moins un circuit intégré, s'étend jusqu'à la surface du substrat semiconducteur et lesdites régions semiconductrices ou métallisées des substrats semiconducteurs correspondants sont connectés directement les unes aux autres. X,- Dispositif suivant la revendication 1, caractérisé en ce que chacune des régions semiconductrices est en contact électrique avec des connexions métallisées et en ce que les connexions métallisées des substrats semiconducteurs correspondants sont connectés directement les unes aux autres. 3.- Dispositif suivant l'une quelconque des revendications 1 et 2, caractérisé en ce que les connexions métallisées comportent des plots de liaison sur leurs surfaces, éloignés des régions semiconductrices des substrats semiconducteurs, les plots de liaison des substrats semiconducteurs correspondants étant connectés les uns aux autres. 4.- Dispositif suivant l'une quelconque des revendications précédentes, caractérisé en ce qu'au moins deux substrats semiconducteurs sont montés sur un support commun qui est un troisième substrat semiconducteur. 5.- Dispositif selon l'une quelconque des revendications 1 à 4, caractérisé en ce qu'au moins un des substrats semiconducteurs contient un transistor qui est un élément de circuit discret et/ ou une partie d'un circuit intégré.