FR 2011612 A1 19700306 FR 6908665 A 19690325 69 08665 1 2011612 La présente Invention est relative à des dispositifs semiconducteurs et plus particulièrement à la fabrication de circuits électriques complexes sous forme mlcrominlaturisée . Ces efforts Importants sont faits couramment pour la fa-5 bricatlon de réseaux de circuits intégrés ayant une densité de composants élevée afin de réduire le nombre requis de modules Intégrés par ensemble-, ce qui augmente la fiabilité de l'ensemble et en réduit le prix de revient, la dimension et le poids .On a découvert qu'une densité de composants très élevée peut être ob-10 tenue en formant un grand nombre de circuits,, intégrés sur une pastille monocristalline de silicium unique ayant un diamètre d'environ 38 mm. Chacun de ces circuits Intégrés remplit une fonction prédéterminée et peut contenir peut être isingt composants ou plus, tels que des transistors, des résistances, etc.. Là fonction d'un 15 dispositif entier peut être ainsi fournie sur une pastille semi-conductrice unique . A mesure qu'augmente le nombre requis de circuits à fabriquer sur une pastille semiconductrice unique, la complexité des croisements Çîïtese les circuits augmente au point qu'une métallisa-20 tion à niveaux multiples devient nécessaire .On a mis au point jusqu'à maintenant plusieurs techniques différentes pour fabriquer des réseaux de circuits Intégrés à haute densité et à niveaux multiples . Une technique souvent appelée solution à rendement de cent pour cent, consiste à interconnecter les composants d'une pas-25 tille au moyen d'un premier niveau de métallisation pour former un grand nombre de fonctions de circuits non connectées .Un% seconde couche de métallisation est appliquée ensuite pour infceraon-necter les fonctions de circuit afin de fournir la fonction d'un ehsemble .Lorsque la fabrication est terminée,l' essai des cir-30 cuits et des fonctions de 1'ensemble est effectué. Si un ou plusieurs circuits sont mauvais, le réseau entier est Inutilisable et doit être mis au rebut .. - • Une seconde technique couramment appelée "câblage discret" consiste à interconnecter également des groupes de circuits ou 55 de cellules au moyen d'une métallisation à niveaux multiples pour fournir un certain nombre de fonctions complexes sur une pastille semiconductrice unique .Toutefois, avec cette technique chaque circuit ou cellule est essayé avant d'être Interconnecté pour former une fonction et seuls les "bons" circuits soçit connectés et 40 utilisés dans le réseau final. Le câblage discret supprime la mise . • . . • . 1 BAD ORIGINAL 69 08665 2 2011612 au rebut d'un réseau entier, due à quelques cellules mauvaises et augmente ainsi considérablement le pourcentage de pastilles utilisables .On trouvera une description de la technique de câblage discret notamment dans la Revue Electronics du 20 Février. 5 1967, pages- 143 à 154. ■ Fondamentalement," la technique de câblage discret mise en pratique jusqu'à maintenant a consisté à diffuser dans une tran-:©he de silicium des impuretés dé dopage pour former un grand nombre de composants non connectés .Des conducteurs fixes sont ■^q déposés ensuite et décapés sur la pastille " pour connecter des groupes de composants 3'une manière prédéterminée afin de procurer les - fonctions de circuit désirées . Une sonde à points multiples*h avance automatique est ensuite commandée par uh calculateur afin d'essayer auccessivement chacune des cellules eon-15 nectées.La sonde à points multiples vérifie des fonctions de circuit prédéterminées pour chacune des cellules et emmagasine l'information obtenue sur bande magnétique en vue de son traitement par un calculateur rapide .Le calculateur engendre une configuration d'interconnexions dicrètes qur laisse de côté ies cel-20 iules défectueuses âe la pastille, qui sont déteotées par la sonde à pointes multiples et ne connecte que les "bonnes" cellu-■ ' leïs. Cette configuration d'interconnexions ést appliquée à.un dispositif de formation automatique d'un masque qui commande la déviation du faisceau'd'un tube à rayons cathodiques dirigé sur 25 une bande de pelliculè .Une image du masque est engendrée, sur la pellicule en exposant successivement des petits points de la pellicule au faisceau d'un tube à rayons cathodiques en utilisant l'information provenant du calculateur . Une couche d'isolement est déposée ensuite sur les cellules 3® et des trous dë traversée sont décSpés,sue dhacune ées cellules à l'aide d'un masque standard fixe .En utilisant ensuite un masque unique préparé par le dispositif générateur de masques, des conducteurs d'un second niveau sont décapés afin de ne connecter que les trous de traversée qui relient lès "bonnes" cellules .Les 35 cellules Interconnectées obtenues sont ensuite essayées pour vérifier qu'elles remplissent bien les fonctions désirées . .. . Bie'çt que cette technique de câblage discret soit avantageuse du fait qu'elle fournit un très haut niveau d'intégration des circuits, des problèmes se sont posés quelquefois en raison du fait que des défauts apparaissent au cours dès stades du procédé mis BAD ORIGINAL 69 08665 ? 2011612 en oeuvre après l'essai des cellules du premier niveau de métallisation .Par exemple, la couche Isolante d'oxyde appliquée sur les cellules du premier niveau de métallisation n'est souvent pas parfaite et des courts-circuits entre les connexions des 5 conducteurs des niveaux multiples peuvent apparaître à travers la couche d'oxyde.De plus, d'autres problèmes sont soulevés quelquefois par le décapage des trous qui traversent complètement la couche d'oxyde, ce qui donne naissance à des circuits ouverts. De tels défauts du second niveau de métallisation peuvent être 10 quelquefois suffisamment sérieux pour rendre un réseau entier inutilisable, ce qui entraîne un gaspillage des techniques complexes de câblage discret et d'essais utilisées pour fabriquer la pastille . Selon l'invention, les réductions du rendement dans line gran-15 de partie de l'isolation et du second niveau de métallisation d'un circuit intégré sont déterminées avant de connecter les cellules du premier niveau de métallisation au moyen d'un câblage discret. Plus précisément, les cellules sont formées sur le substrat semiconducteur de la manière décrite ci-dessus .Une couche d'oxyde 20 est formée sur les cellules et des connexions conductrices de traversée sont formées à travers la couche d'oxyde jusqu'aux cellules.Les connexions de traversée sont ensuite essayées pour déterminer leur qualité ainsi que pour vérifier les fonctions de la cellule . SI une partie substantielle du réseau est défectueuse, 25 cet essai permet de mettre au rebut le réseau entier à un stade du procédé de fabrication précédStent la phase coûteuse de calcul et de fabrication du masque de câblage discret. S'il n'y a qu'un nombre relativement réduit de cellules défectueuses, seules les "bonnes" connexions de traversée sont interconnectées suivant un 30 procédé de câblage discret pour fournir un réseau utilisable .De plus, des configurations de conducteurs fixes, autres que les connexions de traversée sont essayées selon l'invention pour déterminer si des conducteurs fixes peuvent être utilisés pour tua second niveau d'interconnexion . 35 D'autres caractéristiques et avantages de l'Invention apparaîtront au cours de la description suivante, donnée à titre d'exemple et faite én référence aux dessins annexés, sur lesquels : la Fig.l représente uhe vue de dessus assez schématique de trois circuits pour mots à seize éléments binaires, pris dans un ^0 dispositif âm mémoire à circuits intégrés complexe et représenté 69 08665 au premier stade de fabrication de la première couche de métallisation ; la FIg.2 est une représentation schématique de l'un des circuits pour mots à seize éléments binaires représenté à la Fig.l; 5 la FIg.3> est une vue en coupe d'un transistor à circuit In tégré du type utilisé dans le dispositif de mémoire de la FIg.lj la FIg.4 est une vue en coupe du transistor à lnr tégré de la Fig.3, auquel est ajoutée me seconde couche de métallisation ; 10 la Flg.5 est une vue schématique de dessus des circuits pour mots à circuits intégrés de la Fig.l comportant une seconde couche de métallisation ; la Fig.6 est un schéma synoptique du générateur d'interconnexion à niveaux multiples utilisés dans l'invention ; -L5 la Fig.T est une vue de dessus quelque peu schématique du réseau à circuits Intégrés, de la Flg.5,comportant des conducteurs d'interconnexion discrets formés selon l'invention ; la Fig.8 est une vue de dessus à plus grande échelle du dispositif de mémoire entier représentant le câblage discret selon 20 1'invention ; la Fig.9 est un schéma synoptique représentant les phases de fabrication suivant l'invention . En se référant maintenant aux dessins, la Fig.l représente une partie fortement agrandie d'une pastille 10 de matériau semi-25 conductaur qui comprend un grand nombre de circuits fonctionnels, datia le cas présent des cellules de mémoire 12a à 12jd, l4a à l4j> et l6a à 1Ô£ .Pour plus de clarté les cellules l4d à l4n et l6d à l6n n'ont pas été représentées sur les dessins .Les cellules représentées ne constituent qu'une jpartie du réseau total du 20 dispositif de mémoire représenté à la Fig.8 qui est décrit ultérieurement et qui peut être décomposé en quatre parties .Chacune des parties contient soixante rangées de seize cellules de mémoire .Les rangées dé chaque partie sont alignées de sorte que si toutes les parties sont connectées en série, on obtient soi-55 xante rangées de soixante-quatre cellules de mémoire . La partie du dispositif représentée à la FIg.l ne comprend que trois rangées de seize cellules, chaque rangée étah>t capable de fournir un mot à seize éléments binaires .Soixante circuits d'attaque de mots sont disposées sur la pastille 10 dans une zone 4o séparée des quatre parties du réseau de mémoire par une zone 2011612 69 08665 5 2011612 d'interconnexion 11, un circuit d'attaque de mot étant fourni pour chaque rangée alignée de soixante-quatre cellules de mémoire .Des circuits d'attaque de mot 13,15 et 17 sont représentés à la Fig.l. à. l6p est 5 Chacune des cellules de mémoire 12a à 12pa14a à 14g et JJpa/ identique aux autres et comprend un transistor à circuit Intégré unique .Les cellules 12a à 12p comportent des collecteurs 17a à 17e ' âes émetteurs l8a à i8jd et des basés 19a à 19£ (certaines des cellules à transistor seulement soifc numérotées pour faciliter 10 la représentation ) .De même, des cellules à transistors l4a à i4jd comprennent des collecteurs 20a à 20jd , des émetteurs 21a à 2l£ et des bases 22a à 22jd .Les cellules à transistors l6a à i6jd -comprennent de même des collecteurs 23a à 23£ , des émetteurs 24a à 24j> et des bases 25a à 25p ".Chacun des collecteurs 17a à 17£ 15 est interconnecté par un conducteur métallisé 26, tandis que cha-ctiûe des bases 19a à 19£ est connectée en série par un conducteur métallisé 27. Les collecteurs 20a à 20jd des cellules de mémoire l4a à l4j3 sont connectés en série par un conducteur métallisé 28 et les bases 22a à 22g sont connectées en série par un conducteur 20métalllsé 30. Un conducteur métallisé 32 connecta en série les collecteurs 23a à 23j3 des cellules de mémoire l6a à l6p et un conducteur métallisé 34 connecté en série les bases 25a à 25£. Le circuit d'attaque de mot 13 comporte deux bornes de sortie 3.6a et 36b qui, dans la première couche de métallisation de l'en-25semble du présent réseau, ne sont pas connectées'aux conducteurs y, - - métallisés 26 et.-27. De même, le circuit d'attaque de mots 15 comprend deux bornes de sortie 38a et 38b qui ne sont également pas connectées aux conducteurs métallisés 28 et 30. Le "circuit d'attaque de mot 17 comprend deux bornes de sortie 40a,40b qui jq ne sont pas .connectées.aux.conducteurs métallisés 32 et 34 au niveau de la première couche de métallisation du dispositif.Comme décrit ci-après, des connexions convenables entre les circuits d'attaque de mot et les réseaux de mémoire sont établies au second niveau de métallisation . * 35 La Fig.2 représente de façon détaillée la construction du circuit d'attaque de mots 13. et "des trariâistors'dé mémoire l2a à E2jd connectés en série, la plus grande partie des transistors de mémoire n'étant pas représentée pour plus de clarté .Le circuit d'attaque de mot 13 comprend un transistor d'entrée 44 dont l'é-^0 metteur est connecté à l'entrée d'adresses?.L'entrée adresses est BAD ORIGINAL 69 08665 6 2011612 reliée par l'intermédiaire du transistor 44 à la base d'un transistor amplificateur 46. Des transistors 48 et 50 sont connectés en série aux bornes du transistor 46. Lorsque l'entrée d'une adresse est à un niveau élevé ,. le transistor 50 est saturé et 5 le transistor 48 est bloqué .Un conducteur de ligne de mots 26 est maintenu à un potentiel, voisin de celui de la terre par une résistance 51, ce qui bloque tous les transistors de mémoire 12a à 12jd et maintient une diode 52 dans un état non conducteur .. . Lorsqu'une adresse entre dans.le transistor 44, le transistor est bloqué et le transistor 48 dévient conducteur.La-tension appliquée au conducteur €>6 est ensuite augmentée pour accroître la tension appliquée aux transistors 12a à 12£ : et. choisir ainsi la ligne de mots . - Les transistors de mémoire 12a à 12jj sont connectés en éta-15 ges à charge d'émetteur,les bases des transistors étant reliées aux conducteurs de la ligne de mots 26. Les■émetteurs des transistors 12a à 12jd ne sont pas connectées lors de la phase d'application de la première couche de métallIsatIon, comme noté précédemment, mais sont connectés ultérieurement par les lignes de 20 câblage discret de la seconde couche-de-métallisation représentée à la Fig.2 .11 est fourni des détecteurs ( non représentés) sur un autre réseau séparé pour lire la mémoire logique constituée par les transistors de mémoire interconnectés . Dans la mise en pratique de 1'invention, il est fourni un 25 certain nombre de cellules redondantes, ou inutiles, dans chacune des ligne? de mot des cellules de mémoire .Par exemple, si chaque. partie du réseau doit fournir un mot de treize éléments binaires, il suffit de disposer de treize "bons" éléments binaires parmi les seize de chaque rangée de seize cellules de mémoire .Par 3© suite, il n'est pas nécessaire que les seize cellules de mémoire 12a à 12p soient " bonrig^'' pour rendré la pastille 10 -utilisable, mais il faut que treize cellules soient "bonnes" dans le nombre nécessaire de rangées .Ces treize-"bonnes" cellules de chaque rangée sont interconnectées par un câblage discret-sur une seconde 35 couche de métallisation. d'une manière décrite Ultérieurement . La provision des cellules redondantes permet "d-interconnecter une pastille de base suivant un grand nombre de manières différentes pour obt.enir diverses fonctions , . • . ' ' " La Fig.3 représente-une vue en plan fortement agrandie de 40 l'un des transistors de .-mémoire, de'la pastille' 10, toutes les cel- bad original 69 08665 7 2011612 . Iules de mémoire étant Identiques dans cet exemple . Comme il est bien connu, ces transistors sont extrêmement petits et ne peuvent être discernés que difficilement à l'oeil nù.Par exemple, la pastille 10 proprement dite a généralement un diamètre de 38mm. 5 Les transistors de mémoire peuvent être formés suivant la technique bien connue d'isolation de tranches épitaxiales .Une zone éplta-xiale 54 de type N est définie dans le substrat 10 de type P qui peut être par exemple du silicium de type P. Un contact métallique 17a traverse une couche isolante 56 par exemple en oxyde de sili-10 cium pour définir le collecteur du transistor . Une région diffusée 58 de type P est mise en contact par un contact métallique 19 pour définir la base du transistor .Une région diffusée 60 de type N est mise en contact par un contact métallique l8a pour définir l'émetteur du transistor , 15 Comme mentionné précédemment les procédés de fabrication de tels transistors sur des substrats semiconducteurs sont bien connus .On se référera pour une description détaillée de la fabrication de tels circuits intégrés à l'ouvrage intitulé ïntegraded Circuits , par Baum et ses collaborateurs , McGraw-Hill iQQjç Com-20 pany 1965 pagesi27 à 165 etc .. Il est clair que les circuits de mémoire décrits ont été choisis simplement à titre d'exemple et que l'un quelconque d'un certain nombre de dispositifs fonctionnels différents peuvent être construits avec le procédé de l'invention .De plus, l'invention 25 n'est pas limitée à une construction de cireuit intégré particulière quelconque.Par exemple, chacune des cellules peut comprendre plusieurs transistors et divers composants tels que des résistances et des condensateurs . Au lieu d'utiliser la technique de fabrication épltaxiale décrite ci-dessus, les cellules peuvent être 30 formées à l'aide de stades de diffusion multiples ou au moyen d'une autre technique de fabrication . De plus, les jonctions PN utilisées pour isoler les composants peuvent être remplacés par des barrières diélectriques. D'autres éléments actifs, tels que des transistors à effet de champ du type 35 à jonctions ,des transistors à effet de champ à électrodes de Gril-.l£ isolées, des dispositifs à pellicules minces, etc .., peuvent être utilisés au lieu des transistors représentés .Bien que le silicium soit cité comme matériau semiconducteur utilisé,d'autres semiconducteurs tels que du germanium ou les composés bien 40 connus des groupes IllàVpeuvent également convenir dans beaucoup 69 08665 2011612 de cas . La pastille 10 au lieu d'être constituée par un substrat extrinsèque monocristallin, peut être constituée par un substrat polycristallin, intrinsèque ou serai isolant . En se référant de nouveflfu aux Fig.l et 3, la première couche 5 de métallisation est représentée complétée par les circuits d'attaque de mots 13,15 et 17 définis sur la pastille 10 ainsi que par les réseaux à mots der seize éléments binaires 12a à 12j) , l4a à 14jd et l6a à 1Ô£ .A ce stade de fabrication du premier niveau de métallisation , les procédés antérieurs nécessitent des stades d'es-10 sai prolongés . Toutefois, l'invention renvoie l'essai après l'application d'une configuration d'essai de la seconde eouche de métallisation . La Fig.4 représente la configuration d'essai de la seconde couche de métallisation selon l'ihventlon .Une couche d'isolation 15 62 en oxyde est déposée sur la surface externe du réseau de circuits .Une couche de matériau de réserve photographique est appliquée ensuite sur l'isolation au moyen d'une technique classique et une configuration lui es£ donnée en l'exposant à tm masque photographique convenable de forme prédéterminée fixe .Cette con-20 figuration fixe eët à découvert des zones recouvrant des bornes de la première couche de métallisation, par exemple les trois bornes de chacun des transistors de mémoire . La couche de matériau de réserve photographique est mise à découvert par la lumière projetée à travers le masque et est développée ensuite en pulvé-25 risant la pastille avec une solution de développement convenable .' La pastille est plongée ensuite dans une solution de décapage convenable telle que de l'acide fluorhydrique tamponné, pour décaper les ouvertures à travers la couche d'isolation jusqu'aux bornes choisies de la première couche de métallisation .Le maté-JO rlau de réserve photographique restant est ensuite arrachée de la pastille et une couche de métal est déposée sur la couche d'oxyde. De nouveau, à l'aide de techniques de décapage classiques, on élimine des parties de la couche métallique pour ne laisser que les connexions de traversée désirées qui sont représentées aux Fig.4 35 et 5. En se référant à la Fig.4, des connexions de traversée métallisées 17a' ,3.8a' et 19a' sont formées sur la cellule de mémoire à transistor 12a en contact avec les bornes de la première couche de métallisation 17a,l8a et 19a .On notera qu'il est très im-40 portant ^ue les connexions de traversée traversent complètement 69 08665 2011612 la couche d'oxyde 62 pour venir en contact avec les contacts métalliques respectifs 17a,l8a et 19a . En se référant à la Fig.5, il est représenté une vue de dessus de la seconde couche de métallisation de la pastille 10. Afin de 5 faciliter la lecture des dessins, des indices primes sont ajoutés aux numéros relatifs à la première couche de métallisation pour désigner les parties correspondantes de la seconde couche de métallisation .Par exemple les contacts de traversée de la seconde couche de métallisation 36a1 et 36k ' traversent la couche d'oxyde ■^0 jusqu'au contact avec les bornes 36a et 36b du circuit d'attaque de mot 13. De même, les contacts de la seconde couche de métallisation 38a',38b' et 40a',40b' sont déposés à travers la couche d'oxyde jusqu'à venir en eantact avec los contacts 38a,38b et 40a, 40b respectivement .Les contacts de la seconde couche d® métalli-^5 sation 26' à 34' traversent la couche d'oxyde jvisqu'à venir en contact avec les conducteurs 26 à 3^ représentés à la Fig.l. Il est également fourni un contact sur la seconde couche de métallisation pour chacune des trois bornes des cellules de mémoire représentées à la Fig.l. Par exemple, les contacts de traversée 20 l?a' à 19a' traversent la couche d'oxyde jusqu'à venir en contact électrique avec les contacts métalliques 17a à 19a de. la cellule 12a .De même, les contacts de la seconde couche d© métallisation 20a'à 22a' et 23a' à 25a' traversent la couche d'oxyde jusqu'à venir en contact avec les bornes métalliques respectives des cel-25 Iules 14a et l6a (Fig.l). Il est fourni des contacts de traversée similaires pour la seconde couche de métallisation pour chacune des cellules de mémoire représentées à la Fig.l.Pour faciliter la représentation, certains des contacts de la seconde couche de métallisation n'ont pas été représentés sur les Flg.5 et 7. -50 examinant la forme des contacts de traversée de la seconde couche de métallisation, on voit que chaque contact comprend une zone de traversée et une zone de plot d'essai . La Fig.4 représente mieux les configurations des contacts, les parties de traversée étant représentées en 17a' ,l8a' et 19a' ,tandis que les zones 55 de plot d'essai agrandies sont désignées par les caractères de référence 64,66 et 68 .Les zones de plot d'essai sont fournies pour permettre l'essai à la sonde de la-seconde couche de métallisation en vue de déterminer les transistors de mémoire qui satisfont aux conditions électriques prédéterminées .Les plots d'essai sont né-40 cessaires pour que les sondes d'essai ne détériorent par les par 69 08665 ™ 2011612 ties délicates de traversée des contacts . Un conducteur fixé 69 est également formé au stade de fabrication représenté à là Fig.5. Le conducteur 69 est un conducteur de puissance et normalement un certain nombre de conducteurs siml-5 laires sont formés dans des positions fixes au niveau de la seconde couche de métallisation .Ces conducteurs sont essayés suivant un procédé qui reste à décrire afin de déterminer la continuité électrique des conducteurs et de détecter les court-circuits entre les conducteurs et les autres parties du réseau.Si un con-10 ducteur apparaît comme étant défectueux, on en utilise un autre ou bien le conducteur défectueux est découpé en segments continus et est utilisé . L'essai de la seconde couche de métallisation est effectué de la même manière que l'essai du premier niveau .L'essai est 15 effectué en mettant en contact les plots d'essai des trois connexions de traversée d'une cellule de mémoire à transistors avec un appareil à sondes multiples .Des signaux électriques d'entrée sont appliqués à certaines des sondes et d'autres sondes détectent les signaux de sortie .Les signaux détectés fournissent une indication 20 de la caractéristique électrique des transistors de mémoire .Dans ce cas, la capacité de chacun des transistors à représenter un "l" logique est essayée ainsi que son courant de fuite, etc.. Par ailleurs, les essais permettent de déterminer la qualité des connexions de traversée atteignant la seconde couche de métallisation, ce qui 25 Permet de déterminer les défauts présents dans les parois des.connexions de traversée et analogues .De plus, dans certains cas, certaines des sondes permettent de déterminer l'existence de court-circuits dans la couche d'oxyde entre les deux couches de métallisation . 30 La Fig.6 représente un dispositif permettaht d'effectuer l'essai automatique et de fabriquer le masque de. câblage discret de la seconde couche de métallisation .L'essai est conduit en disposant la pastille semiconductrice avec précision et en alignant optiquement le dispositif à sondes multiples avec une cellule ini-35 tiale -La pastille est ensuite repéitéa. - automatiquement par rapport aux dispositifs à sondes multiples jusqu'à ce que toutes les cellules aient été essajé®s =Ce dispositif de sondage appelé sonde automatique 70 , détermine ainsi successivement si les cellules de mémoire du réseau sont bonnes ou mauvaises, l'information . 40obtenue étant appliquée à une mémoire 72 d'un calculateur .L'in- 69 08665 u 2011612 formation relative à la valeur de chactihe des cellules de mémoire est mise en mémoire sur bande magnétique .Cette bande magnétique est fournie à un calculateur numérique 74 d'acheminement du programme qui engendre une carte de la pastille représentant 5 les emplacements des circuits de mémoire bons et mauvais . Cette carte de la pastille est transformée ensuite par le calculateur 74 en une configuration numérique d'interconnexion, de sorte qu'un nombre choisi de bons circuits sont connectés pour former la fonction désirée .La configuration numérique Obtenue est 10 aOBvertie en signaux analogiques par un convertisseur numérique-analogique 76. Les signaux analogiques commandent le circuit de déviation et d'intensité 78 d'un tube à rayons cathodiques 80.Le faisceau du tube à rayons cathodiques traverse un système de lentille 82 de sorte qu'un faisceau lumineux étroit est dirigé sur 15 une pellicule ou une plaque photographique convenable 84. En commandant la déviation et l'intensité du faisceau lumineux provenant du tube à rayons cathodiques 80, une Image du masque est engendrée sur la pellicule 84 du fait de l'exposition par degrés successifs de petits points sur la pellicule.Le masque engendré 20 par le dispositif comprend des lignes qui ont une largeur de 25 microns et sont espacées de 25 microns .L'opération complète d'essais et de fabrication du masque peut être effectuée en une durée relativement courte.Pour une explication et une description plus détaillée du' dispositif représenté à la Flg.6, on se référera à 25 l'article précité du 20 Février 1967 de la Revue Electronics . Après exposition de la pellicule 84 suivant la configuration d'interconneoij®n de câblage diiscret désirée, correspondant à la seconde couche de métallisation, la pellicule est développée . Une pellicule métallique mince, en aluminium par exemple, est dé-30 posée ensuite sur la pastille représentée à la Fig.5 et un matériau de réserve photographique est appliqué sur la pellicule métallique .Le masque fourni par la pellicule développée est utilisé pour mettre à découvert le matériau de réserve photographique afin d'engendrer la configuration désirée d'interconnexion de la se-35 conde couche de métallisation.La forme de cette configuration désirée dépend naturellement des résultats de l'opération d'essai. Comme la probabilité pour quêexactement la même configuration soit engendrée plus d'une fols lorsqu'un grand nombre de cellules de mémoire sont présentes est très faible, le masque particulier de -40 vant être réalisé peut être caonsidéré comme unique . 69 08665 " 2011612 Après mise à découvert du matériau de réserve photographique, ce dernier est développé et le métal en excès de la pellicule est enlevé par une opération de décapage classique .La métallisation obtenue est représentée à la Fig.7; la plus grande partie 5 des conducteurs d'interconnexion étant supprimée pour des raisons de clarté de représentation .En se référant à la Flg.7, on volt que certains des contacts de la seconde couche de métallisation n'ont pas été interconnectés du fait que les cellules de mémoire sont respective» jr; apparues mauvaises à 1 essai .De plus, dans ce 10 cas, seuls les émetteurs des cellules valables sont Interconnectés bien qu'il soit clair que pour beaucoup d'application, toutes les bornes d'une cellule soient interconnectées .Le contact d'émetteur l8a' de la cellule 12a est connecté à un conducteur 86 qui contourne le contact 21a' de la cellule de mémoire l4a mais 15 qui est connecté au coçitact d'émetteur 21b' de la cellule de mémoire l4b .La cellule de mémoire l4a est apparue dans ce cas mauvaise .Le conducteur Interconnecte ensuite le contact d'émetteur 24a' de la cellule de mémoire l6a . De même un conducteur 88 est relié au contact d'émetteur l8b' 20 et ensuite aux contacts d'émetteurs 2lç' et 24ç' des cellules de mémoire l4£ et l6ç_ .Dans ce cas, la cellule de mémoire l6b est apparue mauvaise à l'essai et n'est donc pas connectée .Des connexions similaires sont appliquées à la pastille suivant le masque unique . L'expression "câblage discret" convient donc à ce procédé, étant 25 donné que les cellules qui ne satisfont pas aux essais de caractéristiques électriques désirées sont supprimées dans la configuration d'interconnexion finale .11 est Important de noter que la suppression des cellules quicsftôsont avérées mauvaise à l'essai n'est possible qu'en fournissant un nombre redondant de cellules 30 de mémoire dans la première couche de métallisation, ce aui permet de supprimer un certain nombre de cellules de la configuration d'interconnexion finale De plus, des lignes de câblega discret Interconnectent les bornes 36â' et 36b' des circuits d'attaque de mots avec les bornes 35 26r et 27' • Des connexions similaires sont fournies pour les bornes de sortie des autres circuits d'attaque de mot .Lorsque l'un des circuits d'attaque de mot apparaît mauvais ou si un grand nombre de cellules associées à un circuit d'attaque de mot particulier apparaissent mauvaises, les lignes de connexion discrète 40 correspondant à ce circuit d'attaque de mot particulier ne sont 69 08665 13 2011612 pas réalisées . Après achèvement de la seconde couche de métallisation de câblage dicret , la pastille est essayée de nouveau et^est ensuite montée en la fixant sur un support métallisé appartenant 5a une base en matière céramique et en reliant ensuite des fils métalliques fins aux bornes externes du dispositif . La Fig.8 représente un réseau de circuits suivant l'invention achevés mais non montés .Quatre portions- de mémoire 90,92, 94 et 96 sont disposées sur la pastille 10, chaque portion* 10 contenant soixante mots de seize éléments binaires comme décrit précédemment . Les mots à seize éléments binaires ont été Interconnectés par des conducteurs discrets verticaux et horizontaux pour former des mots comprenant un circuit d'attaque de mot et jusqu'à soixante-quatre éléments binaires .Dans cet exemple partI-15cul1er, trente-deux éléments binaires seulement de la mémoire ont été nécessaires pour chaque mot, de sorte que la quatrième partie 96 du réseau de mémoire n'a pas été utilisée et que onze éléments binaires seulement des parties 90 et 92 ainsi que dix éléments binaires de la partie 94 seulement sont utilisés .Une telle re-20 dondance des cellules de mémoire permet d'interconnecter une grande diversité de mémoires uniques à partir d'une seule pastille de base 10. Les circuits d'attaque de mot sont fournis dans la zone désignée d'une manière générale par la référence 97» Les zones de la pastille désignées d'une manière générale par les références 25 98 et 100 représentent l'emploi du câblage discret pour contourner les cellules défectueuses . Afin de représenter clairement les phases du présent procédé, la FIg.9 est un diagramme du procédé de fabrication d'un réseau de circuits intégrés selon l'invention .La pastille semiconductrice 30 est diffusée au cours de la phase 102 et les conducteurs métalliques du premier niveau sont déposés ensuite au cours de la phase 104. Au cours de la phase 106 l'isolation est disposée sur les conducteurs du premier niveau et des trous de traversée sont décapés à travers l'isolation .Des contacts de traversée et des plots 35 d'essai métallisés, sont déposés ensuite et décapés sur l'isolation. Les cellules bonnes et mauvaises sont déterminées en suite au cours de la phase 108 conformément aux phases 110 d'essai automatique. La configuration de conducteurs discrets est déterminée au cours de la phasell2 conformément à la spécification prédéterminée 40 de la fonction requise produite au cours de la phase 114. Le mas 69 08665 2011612 que unique est fabriqué au cours de la phase 116 par le dispositif générateur de masque et les conducteurs métalliques du second niveau sont déposés ensuite et décapés suivant le masque unique au cours de la phase 118. La pastille interconnectée est es-5 sayée ensuite au cours de la phase 120 pour déterminer si la fonction du dispositif est convenable .La pastille est montée et assemblée au cours de la phase 122 et le circuit terminé est finalement essayé au cours de la phase 124 pour vérifier si la fonction du dispositif convient . 10 L'invention fournit ainsi un procédé de fabrication de dis positif à circuits Intégrés très dense et à haut rendement .Avec les techniques d'essais et de câblage discret au niveau de la seconde couche de métallisation, les problèmes de rendement au second niveau sont pratiquement éliminés, ce qui assure un rende-15 ment plus élevé .11 est clair qu'un tel câblage discret selon le présent procédé peut être mis en oeuvre à des niveaux de complexité plus élevés en utilisant par exemple plusieurs phases d'interconnexion discrète ou plusieurs couches de configurations d'interconnexion . 20 II est clair que l'invention n'est pas limitée au câblage discret à niveaux multiples mais que le procédé de l'invention peut être utilisé avantageusement pour choisir une configuration d'interconnexion de second niveau fixe convenable à partir d'une série de configurations d'interconnexions différentes emmagasinées . 25 De plus, le présent procédé peut être utilisé pour déterminer la mise en place appropriée d'une configuration fixe capable d'un certain nombre d'orientations différentes. En outre, les phases d'essais de l'invention ne sont pas limitées à l'essai mécanique mais peuvent être réalisées au moyen d'autres dispositifs tels 30 que des dispositifs thermiques ou des analyseurs de champ. 69 08665 5 2011612 REVENDICATIONS 1-cProcédé de fabrication d'un dispositif à circuits intégrés du! type ayant un grand nombre de circuits fonctionnels comprenant chacun une série de composants électroniques comportant 5 une couche Isolante, des ouvertures étant ménagées dans les couches Isolantes pour établir le contact avec les composants , ce procédé étant caractérisé en ce qu'il consiste à former une configuration de rubans conducteurs sur la couche Isolante, et s'étendant dans les ouvertures pour connecter des groupes de com-10 posants électroniques et former une série de circuits fonctionnels, l6u nombre de circuits fonctionnels excédant le nombre nécessaire au dispositif, à appliquer une seconde couche de matériau isolant sur la configuration de rubans conducteurs , à former des connexions conductrices de traversée à travers la seconde 15 couche jusqu'aux circuits fonctionnels , à essayer les connexions de traversée pour déterminer 1'emplacement des circuits fonctionnels ayant les caractéristiques électriques préférées et à former une configuration unique de ruban conducteur sur la seconde couche et entre lesdits connexions de traversée pour interconnecter une 20 série de surfaces fonctionnelles ayant les caractéristiques électriques préférées pour former ledit circuit . 2-Procédé suivant la revendication 1 caractérisé en ce que l'essai consiste à mettre en contact des connexions de traversée avec des sondes métalliques , à engendrer des signaux électriques 25 représentant les états détectés par les sondes et à commander l'interconnexion des connexions de traversée en réponse aux signaux électriques . 3-Procédé suivant la revendication 2, caractérisé par le fait qu'un mmsque est formé en réponse aux signaux électriques et que 30 des connexions métallisées sont formées entre les connexions de traversée choisies suivant ledit masque . 4-Procédé suivant les revendications 1 et 2, caractérisé par le fait que les connexions de traversée sont munies de plots d'essai, l'essai consistant à connecter les plots d'essai aux 35 sondes d'essai . 5-Procédé suivant les revendications 1 et 2, caractérisé par le fait que les rubans conducteurs situés entre les traversées sont formés en commandant le dépôt d'interconnexions métalliques en réponse aux signaux électriques reçus . 40 6-Procédé suivant les revendications 2 et 3, caractérisé par 08665 15 2011612 le fait qu'un masque est formé en commandant la déviation d'un faisceau lumineux avec des signaux électriques provenant dudit es-sa.i en. exposant une pellicule photographique au faisceau lumineux, les interconnexions électriques étant formées et commahdées suivant la configuration produite sur le masque . 7-Procédé suivant les revendications 2 à 6, caractérisé en ce qu'un matériau de réserve photographique est appliqué à la surface du dispositif et est mis à découvert par un faisceau électronique pour former le masque utilisé pour produire les Inter-10 connexions entre les connexions de traversée .