FR 2038361 A1 19710108 FR 7012248 A 19700403 70 12248 1 2038361 L'invention concerne des circuits monolithiques ou intégrés et d'autres dispositifs semiconducteurs, et plus particulièrement des dispositifs semiconducteurs, qui sont en outre encapsulés dans une couche de recouvrement diélectrique, comprenant des moyens pour empêcher l'inversion. 5 Un courant de fuite excessif pose un problème dans la fabrication de cir cuits intégrés à grande échelle, et particulièrement, si l'on met en parallèle les lignes de bits d'un grand nombre de dispositifs de mémoire monolithiques, cornue ceux décrits, par exemple, dans le brevet 1.552.804 déposé en France pan: la demanderesse le 23 Mars 1967 traitant le même sujet que la présente inven-10 tion. De manière classique dans les circuits intégrés, les zones d'interconnexion de conducteurs métalliques s'étendant sur la surface recouverte d'oxyde du bloc monolithique, sont recouvertes d'une couche de diélectrique, en verre. Par suite, le métal d'interconnexion s'étend dans la région frontière entre une couche de matériau oxyde thermique et une couche de verre d'encapsulage ou d'iso-15 lement. Des trous sont formés par décalage è travers le verre pour permettre les connexions électriques entre les différentes zones et les bornes d'assemblage.Ensuite le dispositif entier est en outre encapsulé en l'incluant dans un boîtier métallique, plastique ou autre pour avoir un composant assemblé complet. On a constaté expérimentalement que les matériaux de traitement et les ma-20 tériaux d'encapsulage, spécialement les verres contenant des impuretés de métaux alkalins, tels que le sodium, etc... se déplacent à travers la partie passive et contaminent le semiconducteur. Ces impuretés se comportent comme des centres de charges positives mobiles qui inversent les zones de semiconducteur relativement peu dSpés [type P) dans le bloc monolithique en zones de type oppo-25 sé Ctype Nî, augmentant ainsi de manière appréciable le courant de fuite du dispositif suivant la description donnée dans le brevet N° 1,125.149 déposé par la demanderesse en France le 23.2,1965. En outre,, dans des zones de type N, les centres de charge tendent à augmenter ou à améliorer la conductivité de ces zones. On sait que grâce à la formation d'une surface de phosphosilicate sur 30 la couche d'oxyde thermique avant la métallisation d'interconnexion, les charges mobiles peuvent être piégées à la frontière entre l'oxyde thermique et le phosphosilicate. Ceci empêche à l'avance une dégradation trop impartante des jonctions. Avec le traitement normal suivant, il existe un problème pour s'assurer qu'il reste assez de phosphosilicate pour protéger le dispositif à la 35 fois pendant et après la fabrication. Ce problème est amplifié par la distribution statistique du type et de la quantité des centres de charges mobiles contre laquelle on doit se protéger. Das le brevet américain N° 3.363.152 on a suggéré de placer une couche conductrice sur la couche de passivation d'un transistor simple et d'appliquer 40 un potentiel négatif à celle-ci pour empêcher l'inversion. Cependant, le 70 12248 2 2038361 brevet rie considéra pas le problème de l'empêchement de l'inversion dans les circuits qui sont déjà partiellement protégés par une couche de phosphosilicate ni dans des circuits qui ont une couche d'encapsulage et/ou d'isolement par-dessus la partie métallique d'interconnexion. 5 Cette invention peut être résumée corme étant un système dans lequel uns électrode chargée négativement est utilisée dans un circuit intégré ou dans un autre dispositif semiconducteur pour attirer les charges positives mobiles, pour compléter l'action d'une couche de de phosphosilicate. Le système peut être également utilisé pour fabriquer des transistors à effet de champ tFET). Pour 1Q les dispositifs FET, la conductivitê dea surfaces est une caractéristique intrinsèque du rendement du dispositif, par suite cette invention peut être utilisée pour "isoler" ou "empêcher" des fuites entre des dispositifs ainsi que pour piéger les ions positifs d'impuretés métalliques. En plaçant une électrode conductrice métallique ou électrode de piësage 15 sur la couche de passivation et en connectant l'électrode à un potentiel négatif, l'électrode attirera et piégera les charges positives mobiles. Tant que l'électrode est alimentée avec un potentiel négatif, les charges positives ne peuvent pas atteindre la surface du semiconducteur pour provoquer ainsi l'inversion. L'effet de l'électrode introduisant une capacité entre jonctions et masse, 20 peut être réduit quelque peu en connectant l'électrode à une source de potentiel négatif à travers un élément de connexion de haute résistance telle qu'une résistance . En reliant à la masse les signaux alternatifs par une haute impëdan ce, la résistance permet une compensation des effet3 capacitifs dûs à l'inté-raction entre l'électrode de piégeage et le dispositif. L'électrode de piégea-25 ge peut alors être couverte par le matériau d'encapsulage qui est classiquement du verre, un nitrure ou un matériau identique. L'électrode de piégeage chargée empêche les charges mobiles de se déplacer à travers la couche de phosphosilicate vers les zones de type P de la surface du matériau semiconducteur. Ainsi, l'a couche de phosphosilicate et l'électrode 30 de piégeage travaillent ensemble pour empêcher l'inversion du type des zones de type P où l'augmentation des zones de conductivitê de type N. La figure 1 est une vue isométrique d'un dispositif semiconducteur comprenant l'électrode de piégeage de la présente invention. La figure 2 est une vue en section transversale d'un dispositif FET compre-35 rsant l'électrode de la présente invention pour le piégeage et/ ou l'isolement du dispositif. La figure 3 est une autre réalisation de la figure 2 montrant l'électrode dans des buts d'isolement du dispositif. La figure 4 est un graphique à échelle bilogarithmique du potentiel de 40 plaque de piésage normalisé pour une épaisseur de dioxyde de silicium de 70 12248 3 2038361 de 1,000 A pour empêcher l'inversion du type, en fonction des concentrations 3 d'impuretés par cm . Dans la figure 1, une couche 1 de semiconducteur comprend une surface 2 contenant des circuits monolithiques classiques comprenant beaucoup de jonctions 5 entre des régions de type de conductivitê différentes. Bien que de tels dispositifs soient fréquenment fabriqués simultanément et en grand nombre sur une même pastille de semiconducteur, afin de faciliter l'explication, seul un dispositif- simple, ou bloc, est représenté ici. Immédiatement dessus et adjacent à la couche semiconductrice 1,'se trouve une couche 3 d'isolement, qui est clas-10 siquement un matériau oxyde thermique, liée à une couche 4 de phosphosilicate, La formation de telles couches de phosphosilicate est expliquée plus en détails dans le brevet 1.444,353 déposé par la demanderesse en France le 10 Juin 1965, De manière classique, la couche de phosphosilicate est un mélange comprenant l'oxyde thermique et du pentoxyde de phosphore. Par conséquent, les 15 couches 3 et 4 peuvent être considérées dans leur ensemble comme une couche d'oxyde thermique comprenant du phosphosilicate. Sur la couche 4 ae trouvent un certain nombre de zones métalliques ou d'éléments conducteurs 5, 6 et 7 du type classiquement utilisé dans la fabrication des circuits intégrés. Ces zones sont placées sur les couches 3 et 4 et 20 connectées Cnon représentées) au semiconducteur 2 suivant un procédé classique, selon le circuit à construire. Immédiatement au-dessus et adjacente à la couche 4 et aux zones précédentes se trouve une couche 8 prévue pour l'encapsulage et/ou l'isolement du semiconducteur et de la métallisation composée de verre ou de silicium. La couche de 25 verre peut être déposée suivant le procédé décrit dans le brevet N°1.347,043 déposé par la demanderesse en France le 27,9.1362, Un certain nombre de pattes de contact externes du bornes 9, 10, et 11 sont adaptés pour recevoir les potentiels de fonctionnement et pour les transmettre à travers une couche 8 respectivement aux couches 5., 6, 7 par des techni-30 ques de gravure et de photifl.itog£aphie conventionnelles. Des couches supplémentaires [non représentées), semblables à la couche 3, peuvent être disposées sur la couche 8 et comprendre des organes conducteurs pour la connexion avec des organes des circuits 5, 6 et 7 par des moyens appropriés [non représentés), □ans cet ensemble, la couche 8 sert d'isolant entre les organes conducteurs. En 35 conséquence,' la plaque de piégeage n'est pas limitée à un simple rôle de passi-vation ou d'encapsulage. Dans ce cas, on suppose que le circuit est conçu de telle sorte que la patte de contact 9 reçoive un potentiel négatif, de préférence le potentiel le plus négatif connecté au dispositif. Cependant une alimentation de potentiel 40 négatif séparée peut être employée. Une électrode conductrice 12 est placée à 70 12248 . : 2038361 la surface surpérieure de la couche 8 connectée à la patte 9 par l'intermédiaire du conducteur 13 s'étend sur tout ou partie de la surface 2 dans la couche 1. Ou bien, le conducteur 13 peut être une résistance de grande valeur, La résistance peut être diffusée dans le semiconducteur 1 et connectée de manière appro-5 priée au conducteur 13, L'électrode de piégeage chargés négativement attire alors les charges positives mobiles sur l'électrode métallique supérieure 12 à travers la couche d'encapsulage 8. De plus, l'électrode de piégeage peut compléter la couche de phosphosilicate 4 en attirant également les impuretés mobiles à travers la couche thermique 3, particulièrement, quand la couche 4 peut être 10 limitée en épaisseur et/ou en concentration de dopage à cause des considérations de conception du dispositif. Ainsi, les charges mobiles n'atteignent pas les zones de type P dans la zone de jonction 2, et l'inversion est empêchée. L'électrode 12 doit avoir une épaisseur assez grande pour servir de surface équipotentielle. Dans la réalisation préférée, elle a approximativement da 15 5,000 à 7,000 R d'épaiss8ur. La forma da l'électrode 13 peut prendre n'importe quel aspect et celle-ci ne sera pas nécessairement celle montrée à la figure 1, La localisation de l'électrode 13 est seulement nécessaire sur ces régions qui sont susceptibles d'inversion ou d'enrechissemênt. Plusieurs électrodes de piégeage peuvent également être employées à différents niveaux d'une structure 2Q d'interconnexion à plusieurs niveaux à cause des contraintes de conception du dispositif. Les bornes 9, 10 et 11 seront normalement formées par une déposition de métal et un décapage après que l'on ai fait des trous de manière classique dans la couche d'encapsulage 8, L'électrode 12 peut être appliquée pendant la même 25 étape que le métal des bornes, Par exemple, si une électrode chrome-cuivre-or est préférée pour le métal des bornes elle peut également servir pour le métal de l'électrode autrement une déposition de molybdène ou d'aluminium peut être utilisée pour fabriquer l'électrode. La formation simultanée de l'électrode de piégeage et du métal des bornes simplifie le procédé de fabrication choisi. 30 La figure 2 montre un dispositif FET comprenant un substrat de type P 1' et une surface de type N 2a et b, ces dernières servant de source et de drain respectivement, La couche 3' représente des couches de passivation comprenant une région oxyde active servant de' porte, une métallurgie de porte et une passivation appropriée pour la métallurgie d'interconnexion. Une méthode de fabri-35 cation du dispositif montrée dans la figure 2 est décrite dans le brevet N° 1,485,073 déposé par la demanderesse en France le 22.6,1966, ayant le même but que la présente invention. Une couche d'encapsulage 8', de manière classique de verre, nitriure ou des produits identiques, couvre le métal de passivation et d'interconnexion. Une électrode de pÉgeage 12' est formée sur la coucha 40 d'encapsulage, comme décrit dans la figure 1, et attire les charges positives 70 12248 5 2038361 mobiles dans la couchs 6' augmentant ainsi l'effet de la couche phosphosilicate 4*. Des passages appropriés sont formés dans la couche 8' pour permettre aux dispositifs d'alimentation de puissance d'être connectés à la métallurgie du circuit du dispositif. L'alimentation négative pour l'électrode de piégeage 12' 5 peut être une alimentation séparée comme décrit parallèlement à la figure 1. En l'absence de l'électrode 12', on tendra à avoir un passage de fuite ou d'inversion entre des éléments adjacents. L'électrode de piégeage attire les charges positives pour des raisons indiquées préalablement et de ce fait 1'isolement des dispositifs FET dans un substrat unique est réalisée. 10 Une structure FET alternative est montrée dans la figure 3 dans laquelle l'électrode de piégeage 12" est déposé sur les couches de passivation 3", 4" et la couverte par /couche d'encapsulage 8". L'électrode de piégeage peut couvrir tout ou partie de l'intervalle entré la source et le grain. Un potentiel négatif peut être fourni à l'électrode par des moyens appropriés (non représentés) comme sug-15 géré dans les figures 1 et 2 . Dans la figure 3, l'électrode de piégeage repousse vers le bas les charges mobiles venant de la couche supérieure 8", de la.même manière que dans la figure 2 la couche de piégeage repousse vers le haut les charges venant de la couche inférieure 8'. Une caractéristique supplémentaire de cette invention est une étape de con» ^ 20 trainte avant utilisation qui est introduite comme étant une partie du procédé de fabrication} elle consiste en une application simultanée de chaleur et de tension pendant une certaine période de temps pour permettre le rassemblement des impuretés. Cette étape comprend le chauffage du dispositif entre 100 et 300°C. La très haute température fournit de l'énergie thermique pour accélérer la mobi-25 lité des contaminateurs ioniques dans la structure. L'application simultanée d'une tension à l'électrode de piégeage de.l'ordre de 10 volts, se traduit par le fait que Ibs ions d'impureté sont attirés vers l'électrode de piégeage. Généralement, le dispositif peut être refroidi avant que la tension soit réduite. Les températures et les tensions sont appliquées pendant une certaine pé-30 riode de temps pour empêcher les contaminateurs ioniques d'atteindre la surface du dispositif semiconducteur. Cette période peut être de l'ordre de 1 à 2 heures. La température la tension et le temps dépendent du taux de produits contaminants ioniques dans la structure. Cette étape du procédé améliore lès rendements de dispositifs à l'intérieur desquels il existe des concentrations d'impu-35 retés ioniques excessives qui autrement auraient un effet néfaste sur la surface du semiconducteur et sur ses performances. Une application traitée, dans le brevet N°1.447.4B8 déposé par la demanderesse en France le 29 6.1965 ayant le même but que la présente invention, décrit d'autres détails relatifs à ce procédé, 40 La figure 4 considère le mécanisme de l'accumulation de charges dans la 70 12248 6 2038361 couche d'encapsulage B, la couche phosphoslicate 4, la couche de passivation 3, et le semiconducteur 1 comme étant celui d'une capacité de métal-oxyde semiconducteur. Le nombre de charges de l'oxyde Induites dans le semiconducteur 1 à partir des couches 8, 4 et 3, est représenté en abcisse dans la figure 4, et est calculé grâce à l'équation suivante (13: J- t2 ^CJ~° qt, n tx) ^ " jT Nox Neff Jtn=Q —x— n dx - S, x e Cx) dx qtf ""1 qt CD 10 - ( ; Ç (x) dx qt. 20 2 ou : Nqx 3 Nombre total d'ions par cm dans les différentes couches d'oxyde 3, 4 et 8 de la figure 1 15 2 Ne.p_p- Nombre effectif de charges ioniques induites par cm dans la couche de silicium de la figure 1. q = Valeur unitaire de charge mesurée en coulombs. x = Epaisseur du diélectrique mesurée vers la couche de silicium î de la figure 1 à partir de la plaque de potentiel de piégeage (couche 12 de la figure 1) avec les unités en cm t^ = Epaisseur comprise entre la face inférieure de la partie 1 et la face supérieure de la couche 6 dans la figura 1 exprimée en cm = Intervalle entre la surface inférieure de la couche 8 et la surface supérieure de la couche 4 de la figure 1 exprimé en cm t2 = Intervalle entre la surface inférieure de la couche 4 et la surface supérieure de la couche 3 de la figure 1 exprimé en cm tf - Intervalle entre la surface.inférieure de la couche 4 at la surface supérieure de la couche 1 dans le figure 1 exprimée en cm n = Distribution de charge ionique dans la couche 8 de SiO de la figure 3D 3 1 exprimée en coulomb/cm e ■ Distribution de charge ionique dan3 la couche 4 de PSG de la figure 3 1 exprimée en coulomb/cm ç = Distribution de charge dans la couche thermique 3 de SiO„ de la 3 figure 1 exprimée en coulomb/cm 25 35 Les couches 6 et 3 contiennent toutes deux des produits contaminants, par exemple,, du sodium du plomb, du lithium et du potassium, et des protons identiques qui sont de nature positive. La couche 4 participe à 1'acquisition et au piégeage de ces ions comme décrit dans le brevet N° 1.425.149 déposé par la demanderesse en France le 23.2.1965. La couche 8, cependant, à cause de sa conta 70 12248 7 2038361 10 15 20 25 35 mination, contrarie l'effet de la couche 4. L'application d'un potentiel négatif à une électrode de piésage 12 complète le mécanisme de la couche 4, Le potentiel de piégeage, représenté en ordonnée dans la figure 4, est calculé grâce à l'équation 12): V = ~S—CNs - Neff) (2) où: V = potentiel par unité d'épaisseur du diélectrique qui est appliqué à la couche électrode de piésage métallique 12 de la figure 1 exprimée a en volts par cm. q 3 Valeur unitaire de charge en coulombs 2 Ns* Densité de charge de surface égale au nombre de charges par cm qui sont nécessaires pour inverser exactement la surface de la couche de semiconducteur 1 de la figure 1 grâce à une concentration massique de dopage N.j. 2 Nombre représentant les charges par cm qui est donné par l'équation CD e ■ Constante diélectrique en farads/cm dans l'équation (2) Ng est défini par l'équation (3): -y -1 nT Ns = jJ 2e K T Nj- q 1n C3) n. i ou: 2 Ng = Nombre d'unité de charge de surface du substrat par cm q = Valeur unitaire de charge en coulombs e = Constante diélectrique en farads/cm K = Constante dB Boltzman en électron volts/'K Kelvin NT = Concentration massique d'impureté dans le substrat semiconducteur 3 en unité d'impureté par cm 30 3 n. = Concentration intrinsèque porteur en nombre par cm . 2 La figure 4 montre que pour une valeur N ^ de 1,5 X 10./cm , un substrat ayant une concentration d'impureté de masse de 10^5 atomes par cm3 nécessite O 0,3 volts pour 1000 A sur l'électrode de piégeage 12 pour empêcher l'inversion. D'autre part, par exemple, une épaisseur de 20.000 R pour les couches 3, 4 et 8 nécessite un potentiel négatif de 6 volts minimum pour empêcher l'inversion dans le semiconducteur 1. On a trouvé que lorsque la température ambiante du semiconducteur augmente, des quantités dè charge plus petites dans les couches 3 et 8 inverseraient le semiconducteur 1. En conséquence, le potentiel de piégeage doit être augmenté négativement pour empêcher l'inversion. Cependant, les 70 12248 2038361 températures plus hautes tendent à augmenter la mobilité des ions. Ainsi, les ions libérés dans les couches 3 et 8 sont attirés vers l'électrode de piégeage dans un temps plus court que pour les ions piégés à des températures plus basses. Bien que l'on ait décrit dans ce qui précède et représenté sur les dessins les caractéristiques principales de l'invention appliquées à un mode de réalisation préféré de celle-ci, il est évident que l'homme de l'art peut y apporter toutes modifications de forme ou de détail qu'il juge utiles sans pour autant sortir du cadre de ladite invention. 70 12248 g 2038361 REVENDICATIONS 1.- Dispositif semiconducteur à circuit intégré qui comporte : une couche de matériau semiconducteur avec plusieurs jonctions entre des régions de types 5 conductivitê différents, une couche de matériau d'oxyde thermique adjacente à ladite couche de matériau semiconducteur, ledit oxyde thermique ayant une tendance inhérente à transporter les charges mobiles qui produisent des effets d'inversion de type de conductivitê non désirés si elles atteignent la couche de semiconducteur j 10 des moyens de conduction localisés sur ladite couche d'oxyde thermique pour amener les tensions de fonctionnement, dont une au moins est une tension négative, vers ledit dispositif semiconducteur à circuit intégré -, une coucha de recouvrement d'oxyde dudit semiconducteur qui recouvre les dits moyens de conduction; et 15 des bornes adaptées pour assurer la liaison électrique avec les dits moyens de conduction, l'amélioration due à la présente invention étant caractérisée en ce qu'elle comprends ta) une électrode conductrice déposée sur ladite couche de recouvrement et s'étendant au-dessus des dites jonctions, et 2Q tbî des moyens de connexion pour connecter électriquement ladite tension négative à ladite électrode conductrice, ladite électrode conductrice attire ainsi les dites charges mobiles vers une partie du dispositif à circuit intégré éloigné de la couche de semiconducteur évitant ainsi l'inversion. 25 2.- Dispositif selon la revendication 1 caractérisé en ce que ledit oxyde thermique est un phosphosilicate et ledit conducteur est du silicium. 3,- Dispositif selon la revendication jî caractérisé en ce que les dits moyens de connexion présentent une résistance suffisamment grande pour permettre 30 une compensation des effets capacitifs dûs à l'intéraction entre ladite électrode et les dites jonctions.