FR 2038223 A1 19710108 FR 7011998 A 19700402 70 11998 i 2038223 La présente invention a pour objet un procédé de fabrication de structure de semi-conducteurs et de circuits intégréss et plus particulièrement;, la structure d'une jonction plate et rapide perfectionnée,, et son procédé de fabrication. Le terme "structure" utilisé ici 5 inclue les dispositifs semi-conducteurs à composant discret, ou les circuits intégrés monolithiques et hybrides. Il existe divers procédés de fabrication de semi-conducteurs dans lesquels des oxydes thermiques sont utilisés comme masques de diffusion,, pour la formation de transistors et de circuits intégrés. Un oxyde thermique 10 tel que l'oxyde de silicium a par exemple été utilisé comme masque sur une microplaquette semi-conductrices pour limiter l'extension latérale des diffusions de la base et de l'émetteur d'un transistor bipolaire. Selon un procédé classique, l'oxyde thermique est retenu de façon permanente3 après que la phase de diffusion mentionnée soit terminée, pour protéger et stabi-15 liser les jonctions PN en leurs points de surface limite,, sur une structure semi-conductrice. Dans les cas où le masque de diffusion en oxyde de silicium thermique est modelé initialement pour définir et limiter l'extension latérale de la diffusion de la base du transistor, puis remodelé (par une étape de recroissance d'oxyde) pour définir et limiter l'extension latérale de la 20 diffusion de l'émetteur, l'oxyde final retenu sur les jonctions PN présente des gradins. Les couches de métallisation doivent ensuite être déposées sur ces gradins, pour obtenir un contact électrique ohmique avec les transistors ou les autres composants passifs tels que les résistances diffusées, réalisées dans la structure semi-conductrice. 25 Ces gradins dans l'oxyde de surface de stabilisation et de protection de la structure du semi-conducteur présentent un sérieux inconvénient. Ils rendent difficile une métallisation convenable, continue, et présentant une bonne adhésion de configurations sur l'oxyde en surface, en contact ohmique avec les régions actives d'un transistor, d'une résis-30 tance diffusée, ou similaire. Une augmentation du nombre de gradins de l'oxyde en surface sur lequel une configuration métallisée doit être déposée, augmente la possibilité de cassures, de fêlures et autres imperfections dans la métallisation, ce qui est un inconvénient pour les dispositifs et les circuits intégrés dans la structure semi-conductrice. 35 Afin d'éviter 1 es inconvénients mentionnés ci-dessus, engendrés par ces oxydes à gradins, plusieurs approches ont été faites, dans lesquelles tout l'oxyde en surface est retiré de la structure semi- 70 11998 2 2038223 conductricej après la phase de diffusion finale. Dans ces procédés, une seule couche d'oxyde thermique continue est déposée sur la surface de la structure semi-conductrice, après le retrait de tous les masques de diffusion en oxyde thermique. Cette couche fraîche d'oxyde est alors découpée ou 5 décapée pour obtenir des ouvertures pour la métallisation, et la réalisation d'un contact ohmique électrique des dispositifs actifs et passifs dans la structure semi-conductrice. Cependant,, le retrait de toute la couche d'oxyde de la structure semi=conductrice, après la fin de toutes les diffusions, laisse toutes les jonctions PN de la structure semi-conductrice exposées 10 temporairement j et soumises à une contamination éventuelle.' En outre,, lorsqu'une nouvelle couche de protection est reformée sur la surface de la structure semi-conductrice, de nouvelles ouvertures doivent être réalisées dans cette couche, pour les contacts de base et d'émetteur. La réalisation de ces ouvertures dans la couche protectrice de surface pour les contacts 15 ohmiques peut affeqter l'alignement des masques, plus particulièrement dans les structures très petites. Il est donc souhaitable de pouvoir éliminer ces phases critiques d'alignements nécessaires pour obtenir des ouvertures dans la couche de protection de surface, pour la métallisation des contacts ohmiques. 20 II serait donc souhaitable d'obtenir une structure semi- conductrice dans laquelle la couche de surface protectrice, par exemple en bioxyde de silicium, ait une épaisseur uniforme, et dans laquelle toutes les jonctions PN de la surface ne soient pas exposées avant la formation de la couche finale de protection de surface. 25 L'invention permet donc d'obtenir un nouveau dispositif semi-conducteur perfectionné passif et rapide, et son procédé de fabrication. La structure semi-conductrice ainsi obtenue est très facile à métalliser. Dans le nouveau procédé de fabrication, une couche passive 30 uniforme est formée sur la structure semi-conductrice, et une quantité minimale de jonction PN est exposée pendant le procédé de fabrication. L'invention permet donc de fabriquer des résistances et des transistors plats et diffusés, à haute concentration, sur des structures semi-conductrices fines, 35 Dans ce procédé de fabrication, l'alignement du masque n'est pas nécessaire pour former une ouverture, pour le contact émetteur d'un transistor. 70 1 1998: 3 2038223 Dans ce procédé, une eu plusieurs couches passives d'oxyde à faible température sont formées, après la réalisation d'une région de base d'un transistor, et après que le masque de diffusion de la région de base a été complètement supprimé. . 5 Une couche d3oxyde fine et à faible température est formée sur la structure du transistor, par croissance thermique d'une couche de silicate phosphoreuxs sur les couches passives d'oxyde formées précédemment, et sur la région d'émetteur du transistors après sa formation. Cette couche d'oxyde fine recouvrant la région d'émetteur est protégée par un masque 10 photorésistant, pendant le décapage d'une ouverture pour le contact de base du transistor, et la couche fine d'oxyde est supprimée par une phase de décapage commandée. La région d'émetteur du transistor est par conséquent réexposée pour un contact électrique ohmique, sans phase supplémentaire de photorésistance et de masqjags. Par conséquent, le problème de l'alignement 15 associé à une phase de masquage et de photorésistance,, pour former le contact ohmique de l'émetteur, a été supprimé. Dans le transistor à jonction plate et rapide ainsi obtenu, un revêtement d'oxyde passif d'épaisseur uniforme protège les jonctions PN du transistor. Une seule de ces jonctions est exposée pendant la fabrication,si. 20 bien qu'un minimum d'exposition est maintenu pendant la formation du revêtement d'oxyde de surface d'épaisseur uniforme. D'autres caractéristiques et avantages de l'invention ressortiront de la description qui va suivre, donnée uniquement à titre d'exemple non limitatif, en référence au dessin annexé dans lequel : 25 - la figure 1 représente le-substrat P ou le matériau semi-conducteur de départ conforme à l'invention; - la figure 2 représente la formation d'une couche N+ noyée dans le substrat P ; - la figure 3 représente la formation d'une couche épi-30 taxiale de type N sur le substrat P ; - la figure 4 représente la formation d'une région de base d'un transistor bipolaire, une région d'isolation P+3 et une résistance diffusée du type p"*" dans la couche épitaxiale précédemment formée; - la figure 5 représente le dépôt de vapeur de plusieurs 35 couches d'oxyde sur la surface de la couche épitaxiale précédemment formée; - la figure 6 représente la formation d'une région d'émetteur d'un transistor dans la structure semi-conductrice; 70 11998 4 2038223 - la figure 7 représente à la fois la formation d'une couche d'oxyde très mince sur les couches d'oxyde déposées par vapeur précédemment formées et la formation d'une configuration de masque photorésistant sur la couche d'oxyde mince précédemment formée; 5 - la figure 8 représente le retrait de l'oxyde en surface de la structure semi-conductrice, pour exposer la région de base du transistor en vue de la préparation de la phase de métallisation suivante; - la figure 9 représente le retrait de la couche d'oxyde mince formée dans la figure 7, pour l'exposition de la région d'émetteur 10 du transistor; et - la figure 10 représente la structure terminée fabriquée selon l'invention, et dont la surface est métallisée. L'invention a donc pour objet une structure semi-conductrice à jonction plate et rapide, et son procédé de fabrication, dans lequel 15 une région de base.d'un transistor est formée tout d'abord, soit par un oxyde thermique, soit par un oxyde déposé par la vapeur, pour former un masque de diffusion. Ensuite,, ce masque est entièrement retiré de la structure semi-conductrice, et des couches fraîches d'oxyde déposées par la vapeur sont formées, pour la préparation de la diffusion d'une région d'émetteur du 20 transistor dans la structure. Cette région d'émetteur du transistor est alors diffusée à travers une ouverture pratiquée dans les oxydes déposés par la vapeur. Ensuitej un revêtement protecteur très mince est formé sur la surface des oxydes déposés par la vapeur, et une ouverture est réalisée dans les oxydes de surface, pour exposer une zone de contact de la base. 25 PuiSj la couche d'oxyde mince est retirée de la région d'émetteur du transistor, par décapage, pour faciliter le contact ohmique électrique. Selon le procédé de l'invention, la jonction PN émetteur-base du transistor n'est jamais exposée après la formation de la région d'émetteur; et la structure présente un revêtement d'oxyde passif et protecteur, d'épaisseur 30 uniforme. Cette couche d'oxyde d'épaisseur uniforme facilite le dép&t Suivant de la couche de métallisation sur la surface de la structure, éliminant ainsi les problèmes dus aux oxydes en gradin. La figure 1 représente un substrat ou un matériau semiconducteur de départ 14. Dans le but de la représentation, le substrat 14 35 est un matériau d'un type de conductivité P~ de résistivitë relativement élevée. Tous les matériaux semi-conducteurs ds type de conductivité P, P~ + et P seront appelés dans ce qui suit "d'un type de cor-daci'.l\»'It, et 70 11998 5 2038223 les matériaux semi-conducteurs d'un type de conductivitê N*" et N seront appelés "d'un type de conductivitê opposée". Une couche d'oxyde 16 est formée sur toute la surface du substrat 14, par des techniques d'oxydation thermique ou de dépôt de vapeur, 5 puis, par un procédé photolithographique, une ouverture 19 est réalisée dans la couche d'oxyde 16. Cette ouverture permet à cette couche 16 d'être utilisée comme masque de diffusion pendant la formation "d"une couche enterrée" N+ 18; l'utilisation de cette couche est bien connue des spécialistes. Elle permet l'utilisation d'une couche épitaxiale de résistivité relativement élevée, pour 10 la région du collecteur du transistor, afin de maintenir la capacité de ce collecteur faible. En même temps, la tension de saturation collecteur-émetteur, ^CE(SAT)3 eSt également maintenue à une valeur relativementjâible. La résistance de plaque élevée du collecteur est shuntée par la résistance de plaque faible de la couche enterrée 18a et il en résulte une résistance série du collecteur 15 extrêmement faible ets par conséquent., une faible • Lorsque la diffu sion de la couche 18 est terminée,, la couche d'oxyde thermique 16 est retirée en utilisant par exemple un décapant contenant de l'acide hydrofluorhydriquesHF. La figure 3 représente une couche 21 de type N,. déposée épitaxialement sur la surface du substrat 14s et sur la surface de la couche 20 18. Ce procédé de dépôt épitaxial est bien connu des spécialistes. Lorsque cette couche 21 est formée, une couche d'oxyde 22 est placée sur la surface de la couche épitaxiale 21, par oxydation thermique ou dépôt de vapeur. Ensuite, des ouvertures 24, 26, 28 et 30 sont réalisées dans la couche d'oxyde 22. Les ouvertures 24 et 28 permettent la diffusion d'une impureté P+ telle 25 que le boron, à travers la couche épitaxiale 21, et dans les régions de surface du substrat 14. Cette diffusion forme un anneau continu 32, réalisant l'isolation de la jonction PN de la structure du circuit intégré conforme à 1'invention. Dans de nombreuses applications à circuit intégré, il est 30 souhaitable d'obtenir une ou plusieurs résistances diffusées 31, en même temps que la région d'isolation P+ 32, et que la région de base 34 du transistor du type P. Cependant, la région 32 d'isolation P+, la résistance 31 -f diffusée P et la région de base 34 du transistor de type P représentent uniquement plusieurs diffusions de type P identiques, et des régions de 35 croissance P+ à contact ohmique (non représentées) réalisées simultanément dans une phase du procédé de diffusion. Par conséquent, de nombreuses régions, d'isolation du transistor et de résistances diffusées peuvent être formées simultanément dans la structure d'un circuit intégré, en une seule phase du procédé. 70 11998 6 2038223 Lorsque toutes les diffusions r,telles que représentées sur la figure 4,sont terminées5 le masque d'oxyde de surface est retiré complètement de la surface de la structure semi-conductrice, par un décapant oxyde tel que l'HF dilué. Ensuite, un masque de diffusion d'oxyde frais est formé sur 5 la surface de la structure semi-conductrice, telle que représentée sur la figure 5. Le masque d'oxyde représenté sur la figure 4 et décrit précédemment sera appelé le premier masque et le masque d'oxyde comprenant les couches d'oxyde individuelles de la figure 5 sera appelé le second masque. Cependant, le premier et le second masque de diffusion conformes à l'invention., ne sont 10 pas -limités à des oxydes purs. Divers autres types de masques,tels que des masques à oxyde mélangé, à oxyde dopé phosphoreux, à nitrure, peuvent être utilisés dans le cadre de l'invention. Dans la figure 5, une première couche d'oxyde déposée par la vapeur 36 est formée, par exemple, en exposant la couche épitaxiale 21 à 15 un mélange gazeux d^oxygène cet de silane et! la pression atmosphérique, S et à une température de dépôt relativement faible située entre approximativement i 350°C et 900ffC. De préférence, on utilise une température de dépôt comprise entre 400°C et 500°C. Ensuite, une couche d'oxyde dopé phosphoreux 38 est déposée sur la couche.d'oxyde initiale à température faible 36, par exposition, 20 par exemple ,de la couche d'oxyde 36 à un mélange gazeux de silane, de phosphine et d'oxygène, à la pression atmosphérique, et à une température de dépôt relativement faible comprise approximativement entre 400°C et 450°C. La couche O d'oxyde 36 peut être de l'ordre de 5000 A, et la couche d'oxyde dopé phospho- O reux 38 est de l'ordre de 500 à 2.000 A. 25 Lorsque la couche d'oxyde de surface 36 et la couche d'oxyde dopé phosphoreux 38 ont été déposées jusqu'à une épaisseur totale d'approximativement 0,2jU, un masque photorésistant 40 est, formé sur la surface de la couche d'oxyde à faible température 38, par des techniques photolithographiques bien connues. Une ouverture 42 "est alors réalisée dans le masque photorésistant 30 40, et l'oxyde exposé par l'ouverture 42 est retiré par décapage à l'aide d'un décapant oxyde tel que l'acide hydrofluorhydrique dilué. Lorsque la partie d'oxyde exposée par l'ouverture 42 est retirée pour exposer une zone de surface de la couche épitaxiale 21, la couche photorésistante 40 est retirée de la .surface supérieure de la couche d'oxyde dopé phosphoreux 38. 35 Ensuite, une impureté de type N de conductivitê opposée à la première aux régions de base 34 est diffusée dans une partie de la région 34, pour définir une seconde région ou région d'émetteur 48 du transistor à 70 11998 7 2038223 fabriquer. Pendant la diffusion de la région d'émetteur 48 dans la structure semi=conductrices une couche fine 50 de verre de silicium phosphoreux est réalisée thermiquement sur la surface de la seconde région 48, et sur la surface exposée de la couche d'oxyde 38. Cette couche fine 50 de verre de 5 silicium phosphoreux réduit l'épaisseur de la diffusion de la région d'émetteur 48j et rend la région d'émetteur 48 très plate. Cette région d'émetteur doit être très plate pour obtenir une commutation rapide des transistors. La couche fine de verre de silicium phosphoreux 50 est alors recouverte d'un masque photorésistant 52, tel que représenté sur la 10 figure 7, et des ouvertures 54 et 56 sont formées dans le masque photorésistant 52, par décapage photorésistant, selon des techniques connues. Ces ouvertures 54 et 56 exposent des régions des couches d'oxyde 36, 38 et 50, qui doivent être retirées dans une phase de décapage suivante. Les ouvertures 58 et 59 (figure 8) sont réalisées par un 15 décapant oxyde tel que l'HF dilué; à cette phase du procédé, toutes les régions de type P à contacter doivent être exposées par des décapages similaires des couches d'oxyde de surface 36, 38 et 50. Comme mentionné ci-dessus, le transistor et la résistance représentés sur les dessins sont uniquement deux de nombreux composants de circuits actif et passif, qui peuvent être 20 fabriqués simultanément par utilisation du procédé décrit, dans un circuit intégré monolithique. Lorsque les ouvertures 58 et 59 ont été réalisées dans les couches d'oxyde 36, 38 et 50, telles que représentées sur la figure 8, le masque photorésistant 52 est retiré, par un décapant photorésistant. Deux de ces décapants sont connus dans la technique de l'industrie des semi-25 conducteurs sous le nom de décapants "J-100" et "AZ-100". Puis, le décapage de la couche fine 50 de verre de silicium phosphoreux ouvre à nouveau la fenêtre d'émetteur 60, telle que représentée sur la figure 9, pour permettre un autre dépôt de métal sur la surface de l'émetteur. La couche fine 50 a été retirée par décapage, par un procédé 30 caractérisé par ies tempo, les températures et les matériaux suivants : initialement, de l'acide chromique est appliqué sur la couche 50, pendant environ 5 mn. Ensuite, un décapant connu dans l'industrie des semi-conducteurs sous le nom de décapant "1514" est appliqué sur la couche d'oxyde 50, pendant approximativement 15 s. Ce décapant "1514" est constitué de 15 parties en poids de 35 fluorure d'ammonium, de 1 partie en poids de HF, et de 4 parties de H„0. Il O ^ agit à une vitesse d'approximativement 30 A par seconde. Ensuite, la surface de la structure représentée sur la figure 8 est nettoyée par un bain d'acide 70 11998 8 2038223 nitrique, pendant environ 5 an, puis rincée dans de l'eau désionisëe5 et décapée pendant 5 s de plus dans le "1514". Enfin, la structure de la figure 8 est à nouveau rincée, dans de l'eau désionisëe, pour parfaire la transition entre la structure représentée sur la figure 8 et la structure représentée 5 sur la figure 9. La figure 10 représente le dépôt de métal d'un contact d'émetteur 62. et une bande de métallisation 64, reliant la région de base 34 du transistor à la résistance diffusée 44. La bande 64,qui peut être en aluminium, est déposée par évaporation sur les couches d'oxyde déposées par 10 la vapeur 36 et 38, Par conséquent, un contact électrique est réalisé pntre la région de base 34 et la résistance diffusée 44, celle-ci étant isolée par les couches d'oxyde 36 et 38 de la structure du semi-conducteur. Il est bien entendu que le procédé conforme à l'invention n'est pas limité à la fabrication de transistors bipolaires. Il peut être 15 utilisé par exemple" pour fabriquer des transistors à effet de champ. Pour la fabrication de ce type de transistors correspondant à la structure de transistors bipolaires précédemment décrits, la première région ou région de base 34 du transistor bipolaire correspond géométriquement à la région de canal de la jonction du transistor à effet de champ. De façon similaire, la 20 seconde région ou région d'émetteur 48 du transistor bipolaire.précédemment décrit, correspond à la région de gâchette supérieure d'un transistor à jonction à effet de champ. Naturellement, la métallisation sera différente pour la jonction d'un transistor à effet de champ, puisque la première région 34 de la jonction FET nécessite deux contacts pour la source et le drain, 25 respectivement, à chaque extrémité du canal. Cependant, ces modifications apparaîtront évidentes au spécialiste. Il est bien entendu également que l'invention n'est pas limitée au procédé de diffusion. Une alternative de ce procédé de diffusion, pour la formation de régions de dispositif actif, consiste à 30 implanter des ions', tels que des ions de boron et à les accélérer en présence d'un champ électrique. Cette accélération à haute énergie fait pénétrer les ions dans la surface du semi-conducteur, exposée par les ouvertures du masque. Les ions peuvent être utilisés pour former la première et la seconde région formées dans le mode de réalisation ci-dessus décrit, par diffusion 35 à l'état solide. 70 11998 9 20382 23 En outres les phases de masquage5 ci-dessus décrites3 utilisent des photorésistancess pour former les configurations d'oxyde sur la surface du semi-conducteur. Un matériau photorésistant est disponible sur le marché sous le nom de "KMER". Cependant, de nombreux autres matériaux oxydes peuvent être 5 utilisés pour la configuration des masques conformes à l'invention. Enfin,, les masques de diffusion de l'invention utilisés pour limiter l'extension latérale des impuretés introduites dans le corps semi-conducteur ne sont pas nécessairement limités aux oxydes. De nombreux nitrures. et verres dopés phosphoreuxstels que le silicium phosphoreux,, peuvent 10 être utilisés pour les masques d'impureté,, dans le cadre de l'invention. • L'invention n'est pas limitée aux formes de réalisation décrites, et l'homme de l'art pourra y apporter diverses modifications sans pour autant sortir de son cadre. 70 11998 10 2038223 REVENDICATIONS 1. Procédé de fabrication d'une structure de semi-conducteurs, caractérisé en ce qu'il comprend les phases suivantes : formation d'un masque sur la surface du corps semi-conducteur, passage d'une impurité à travers une ouverture pratiquée dans le masque, pour former une région dans le corps, 5 formation d'une couche de protection fine sur la partie exposée de ladite région, et sur la partie du masque, application d'un masque résistant à la couche de protection fine et utilisation de cette couche de protection fine comme support pour le masque résistant pendant le décapage sélectif du premier masque mentionné. 10 2. Procédé selon la revendication 1, caractérisé en ce qu'il comprend en outre les phases suivantes : retrait commandé de la couche de protection fine recouvrant la région, pour réexposer une autre partie de la région correspondant à 1'ouverture à travers laquelle l'impureté est passée, pour former cette région, réalisation d'un contact électrique ohmique 15 de la région ne nécessitant pas de mâsque séparé, et de phases de décapage pour réexposer la surface de cette région. 3. Procédé selon l'une des revendications 1 ou 2, caractérisé en ce que la formation du premier masque mentionné comprend un dépôt de vapeur d'une première couche de bioxyde de silicium sur la surface du corps 20 du semi-conducteur, et un dépôt de vapeur d'une couche d'oxyde mélangée comprenant du bioxyde de silicium et du- pentoxyde phosphoreux sur la première couche. 4. Procédé selon la revendication 3, caractérisé en ce que la formation de la couche protectrice fine comprend le dépôt d'une couche mince 25 d'oxyde thermique sur la partie exposée de la région, et sur la partie exposée du premier masque mentionné, de façon que par décapage de la couche de protection mince, cette'région soit réexposée pour la formation d'un contact ohmique, le premier masque mentionné étant partiellement protégé par le masque résistant et par la couche mince d'oxyde thermique pendant le décapage sélectif à travers 30 le premier masque mentionné, pour exposer d'autres parties du corps du semiconducteur , pour la réalisation de contacts ohmiques. 5. Procédé selon l'une des revendications 1, 2, 3 ou 4, caractérisé en ce qu'il comprend les phases suivantes, avant la formation du premier masque mentionné : réalisation d'un premier masque sur la surface 35 du corps semi-conducteur, formation d'une première région d'un type de 70 1; 1998 11 2038223 conductivitê dans le corps du semi-conducteur, par passage d'une impureté à travers l'ouverture du masque,, puis retrait du masque de la surface du corps semi-conducteur et formation du masque comme décrit précédemment » 6. Procédé selon la revendication 5a caractérisé en ce que 5 plusieurs ouvertures sont réalisées dans le premier manque, une impureté d'un premier type de conductivitê passe à travers ces ouvertures pour la formation de régions isolantes3 et de composants de circuits intégrés monolithiques de ce type de conductivitê dans le corps semi-conducteur. 7. Structure de semi-conducteurs fabriquée selon le procédé décrit 10 dansil'une des,: revendications 5 ou 6, caractérisé en ce qu'il comprend un corps semi-conducteur pourvu d'un transistor possédant une première et une seconde jonction PN, sur la surface du corps, un revêtement d'oxyde déposé par la vapeur, protecteur et passif, sur le corps du semi-conducteur, et recouvrement des jonctions PN, cette couche d^oxyde consistant en une première 15 couche de bioxyde de silicium déposée par la vapeur, et une seconde couche de silicium phosphoreux; ce revêtement d'oxyde présentant des ouvertures pour exposer les régions de base d'émetteur du transistor, et des contacts métalliques dans ces ouvertures pour la réalisation d'un contact ohmique du transistor. BAD ORIGINE