FR 2025892 A1 19700911 FR 6942894 A 19691211 1 69 42894 2025892 La présente invention concerne des procédés de fabrication de dispositifs semiconducteurs et en particulier, mais pas exclusivement, des circuits intégrés semiconducteurs monolithiques. L'invention se rapporte aussi à de tels dispositifs 5 semiconducteurs fabriqués suivant ces procédés. En technologie des semiconducteurs, il est souvent nécessaire de connecter électriquement une région en surface d'une partie d'un corps semiconducteur à une région en surface d'une autre partie de corps saniconducteur au moyen d'une couche métalli 10 que d1interconnexion. Lorsqu'une partie de la surface commune des deux régions superficielles reliant les deux parties de corps semiconducteur n'est pas régulière, discontinue ou conductrice de l'électricité, ceci pose des problèmes parce qu'une telle couche métallique d'interconnexion déposée suit naturellement les con-15 tours de surface ce qui peut donner au dispositif semiconducteur fabriqué des caractéristiques indésirables. C'est pourquoi on considère habituellement comme souhaitable de maintenir la surface commune à deux régions superficielles de ce genre en substance aussi plane et régulière que possible, cette surface étant recou-20 verte d'une couche isolante sur laquelle on dépose la couche métallique de connexion, des trous étant percés dans la couche métal lique d'interconnexion au travers desquels cette couche métallique est électriquement connectée aux régions superficielles du saniconducteur. 25 Dans le cas de circuits intégrés comprenant une couche semiconductrice ayant des régions superficielles semiconductrices constituant des éléments de circuit semiconducteurs, il est nécessaire d'isoler mutuellement les différents éléments de circuits semiconducteurs. Une façon d'obtenir un tel isolement mutuel con-30 siste à utiliser tin isolement dit "par jonction p-n", La couche en question est une couche épitaxiale ayant en majeure partie un type de conductivité et se trouvant sur un substrat semiconducteur du type de conductivité opposé, formant ainsi avec la couche une jonction p-n. Des impuretés caractéristiques du type 35 de conductivité opposé sont diffusées à travers la couche à partir de la surface libre du substrat de manière à former des régions de diffusion du type de conductivité opposé isolant entièrement et mutuellement des parties du corps semiconducteur constituant des îlots ayant le premier type de conductivité. Chaque 40 îlot forme •une jonction p-n avec le corps qui l'entoure, notam- 2 69 42894 2025892 ment une jonction p-n entre substrat et couche et une jonction p-n entre îlot et région de diffusion. Les éléments de circuit constitués dans les îlots sont mutuellement isolés par polarisation inverse de ces jonctions p-n. 5 Cependant, un tel isolement par diffusion locale pré sente de nombreux inconvénients. La formation de régions de diffusion à travers la couche nécessite une diffusion profonde et le temps prolongé que ceci requiert entraîne des diffusions indésirables d'autres impuretés déjà présentes dans le corps 10 semiconducteur, vers la couche ou à partir de celle-ci. L'isolement ainsi obtenu peut aussi présenter des courants de fuite et des capacités par charge d'espace indésirables. La concentration en impuretés ou tout au moins la concentration superficielle d'une région de diffusion est habituellement 15 plus élevée que la concentration en impuretés du substrat et des îlots. Par conséquent, la tension de disruption de la jonction p-n entre îlot et région de diffusion est plus faible que celle de la jonction p-n entre îlot et substrat, ce qui constitue souvent un défaut. En outre, la capacité parasite entre un îlot 20 et une région de diffusion est souvent anormalement élevée à cause de la forte concentration en impuretés de la région de diffusion. A cause de ces inconvénients, il est connu de remplacer la région de diffusion par une rigole de façon que les 25 éléments de circuit se trouvant dans les îlots' soient mutuellement isolés grâce à une combinaison d'isolement, notamment d'une part un isolement par l'air ou par un diélectrique à l'emplacement de la rigole et d'autre part un isolement par jonction p-n grâce à la polarisation inverse de la jonction entre îlots et 30 substrat. A moins qu'elle soit exactement remplie à fleur d'une matière diélectrique solide, une telle rigole peut introduire une discontinuité dans la surface commune du corps semiconducteur reliant les deux îlots du corps semiconducteur. Une telle discontinuité introduit les difficultés précitées relatives à 35 la couche métallique d'interconnexion entre deux îlots, une telle interconnexion étant souvent nécessaire. Selon un premier aspect de la présente invention, un procédé de fabrication d'un dispositif semiconducteur comprenant d'un côté des parties de corps semiconducteur séparées 40 par une rigole et une couche métallique d'interconnexion con- 69 42894 3 2025892 duçtrice de 1!électricité pontant cette rigole, est caractérisé én ce que le côté en question du corps semiconducteur comportant les parties précitées est recouvert d'une couche isolante, cette couche isolante étant-percée d •'une ouverture à 11 empla-5 cernent de la rigole à creuser, un bouchon en une matière différente de la matière constituant la couche isolante est introduit dans l'ouverture précitée au moins à l'endroit où la rigole doit être pontée par l'interconnexion, la couche métallique d'interconnexion est déposée sur le bouchon, ce bouchon est enlevé par un 10 procédé de décapage sélectif de manière à exposer la surface semi-conductrice se trouvant dans l'ouverture au-dessous du pontâge, et la rigole séparant les deux parties du corps semiconducteur est creusée en décapant la matière semiconductrice au-dessous de l'ouverture. 15 Le bouchon peut être enlevé par décapage, les composi tions du décapant, du bouchon et de la couche métallique d'interconnexion étant telles que le décapant attaque la matière du bouchon plus rapidement que celle de la couche métallique d'interconnexion. 20 Dans une autre forme d'exécution de 1'inventioni le bou chon est en aluminium et la couche métallique d'interconnexion est en or. Dans ce cas, le bouchon en aluminium peut être enlevé par décapage à l'aide d'acide sulfurique concentré. La couche métallique d'interconnexion peut être formée en déposant au moins sur le 25 bouchon une double couche métallique, la première couche étant du titane et la seconde couche étant de l'or, après quoi on délimite la structure de la couche d'or et on augmente son épaisseur par galvanoplastie, la couche de titane constituant une électrode d'é-lectrolyse. 30 En principe, le bouchon peut aussi être en cuivre, la couche métallique d' interconnexion étant obtenue par dorure élec-trolytique du bouchon en cuivre, celui-ci constituant une électrode d'électrolyse. La rigole peut être creusée par décapage anisotropique 35 du corps semiconducteur qui a une structure en substance monocristalline, la surface du corps à l'emplacement' de l'ouverture pratiquée dans la couche isolante étant orientée par rapport aux plans cristallographiqu.es du semiconducteur de telle façon que la rigole ait une section transversale en substance en forme de V et 40 une profondeur déterminée par la dimension transversale de l'ouver 69 42894 4 2025892 ture pratiquée dans la couche de masquage. Le corps semiconducteur peut être du silicium monocristallin et une grande- face du corps peut être une surface orientée de manière à constituer un plan cristallographique de silicium {100} .Dans ce cas, la solution 5 de décapant utilisée lors du décapage anisotropique peut consister en de l'hydrazine et de l'eau en substance en^proportions moléculaires égales, tandis que la couche isolante peut consister en de l'oxyde de silicium. Dans une forme d'exécution de l'invention, la profondeur 10 de la rigole est suffisante pour mettre à nu un substrat commun portant les deux parties de corps semiconducteur, au moins la partie du substrat commun voisine de chaque partie du corps semiconducteur étant électriquement isolante de nature, de façon que les deux parties de corps semiconducteur séparées par la rigole soient 15 mutuellement isolées par la partie adjacente du substrat et par la rigole. Dans une autre forme d'éxécution de l'invention, les parties de corps semiconducteur se trouvent sur un substrat semiconducteur commun d'un type de conductivité, au moins les fractions des parties de corps semiconducteur voisines du substrat ayant le 20 type de conductivité opposé, de manière à former avec le substrat une jonction p-n, tandis que la rigole a une profondeur telle qu'elle pénètre dans le substrat afin que les deux parties de corps semiconducteurs soient mutuellement électriquement isolées par le canal ainsi que par polarisation inverse des parties restantes 25 de la jonction p-n. Dans ce cas, les parties de corps semiconducteur peuvent être des parties d'une couche épitaxiale du premier type de conductivité déposée sur le substrat semiconducteur. Selon un second aspect de l'invention, un dispositif semiconducteur fabriqué par un procédé suivant le premier aspect 30 de l'invention comprend un corps semiconducteur ayant deux parties . de corps semiconducteur voisines d'une surface de ce corps, cette surface ayant une discontinuité en un endroit situé entre les deux parties de corps semiconducteur tandis qu^une couche métallique d'interconnexion ponte cette discontinuité tout en étant élec-35 triquement connectée à une région superficielle d'une partie de corps semiconducteur et aussi à une région superficielle de l'autre partie de corps semiconducteur. Des formes d'exécution suivant le premier aspect et le second aspect de l'invention sont décrites à titre d'exemple ci-40 après avec référence aux figures 1 à 6 des dessins annexés, dans 69 42894 5 2025892 lesquels î La figure 1 est une vue en coupe d'un dispositif semiconducteur suivant le second aspect de l'invention. La figure 2 est une vue en perspective partiellement en 5 coupe d'une partie du dispositif de la figure 1, et les figures 3 à 6 représentent certaines parties du dispositif de la figure 2 à différents stades du procédé de fabrication du dispositif de la figure 1 suivant le second aspect de l'invention. Le dispositif semiconducteur représenté à la figure 1 10 constitue une région de circuit intégré comprenant un corps semiconducteur en silicium ayant un substrat 1 à haute résistivité du type de conductivité p, ce substrat étant recouvert d'une couche semiconductrice à dépôt épitaxial 2 principalement du type de conductivité de type n, formant ainsi une jonction p-n 3 avec le 15 substrat 1. La couche semiconductrice 2 est subdivisée en deux parties de corps semiconducteur différentes 4 et 5 par une rigole 6 ayant une section transversale en forme de V. La rigole 6 s'étend en profondeur sur toute l'épaisseur de la couche 2 et coupe la jonction p-n 3 séparant la couche 2 du substrat 1. Les parois 20 de la rigole 6 sont en substance parallèles aux plans cristallo-graphiques du silicium (iii) tandis que la grande face 7 de la couche 2 à 1?opposé du substrat 1 est en substance parallèle aux plans cristallographiques du silicium (100). La partie de corps semiconducteur 4 comprend, dans le 25 voisinage de la grande face 7 de la couche 2, une région d'émetteur 8, une région de base 9 et une région de collecteur 10 constituant un transistor n-p-nf ces régions ayant été formées par diffusion sélective d'une impureté acceptrice et djune impureté donneuse dans la parties de corps semiconducteur 4 à partir de 30 la surface 7. Une couche de silice 11 recouvre la surface 7» tandis que la région d'émetteur 8 et la région de base 9 sont directement en contact, par des ouvertures pratiquées dans la couche de silice 11, avec respectivement une électrode-émetteur 12 et une électrode-base 13 en aluminium. La région de collecteur -10 du 35 transistor est électriquement en contact, par une partie semi-conductrice- 14 à haute conductivité n+, avec une électrode de collecteur en aluminium 15 logée dans une autre ouverture 16 pratiquée dans la couche de silice 11. La partie semiconductrice 14 de type n+ est constituée de telle façon que la résistance de la 40 région de collecteur et de son contact soit faible» Les électro 69 42894 6 2025892 des 12, 13 et 15 du transistor sont électriquement reliées à d'autres éléments de circuit du circuit intégré par des couches métalliques d'interconnexion 17, 18 et 19 prévues sur la surface 7 Chaque couche métallique d'interconnexion comprend deux parties, 5 une couche de titane 20 en contact avec l'électrode en aluminium ou la couche de silice 11 et une couche plus épaisse en or 21 en contact avec la couche de titane 20. Un transistor semblable T2 n-p-n est présent dans la partie de corps semiconducteur 5 et comprend une région d'émetteur 28 10 une région de base 29 et une région de collecteur 30 ainsi qu'une électrode-émetteur 32, une électrode-base 33 et une électrode-collecteur 35. L'électrode-collecteur 35 se trouve en contact avec la partie semiconductrice 34 de type n+ de la région de collecteur 30 par une ouverture 36 pratiquée dans la couche de silice 11. Les 15 couches métalliques d'interconnexion 37, 38 et 19 connectent électriquement et respectivement les électrodes 32 , 33 et 35 à d'autres éléments de circuit du circuit intégré. La couche métallique d'interconnexion 19 est commune aux deux transistors et T^t et elle relie électriquement l'électrode-collecteur 15 de à 20 l'électrode-base 33 de en pontant la rigole 6 séparant les deux parties de corps semiconducteur 4 et 5. A lfexception de la couche métallique d'interconnexion 19, les transistors T1 et T2 situés respectivement dans les parties de corps semiconducteur 4 et 5 peuvent être électriquement 25 isolés l^un de l'autre par la rigole 6 grâce à d'une part un isolement dans l?air et d'autre part la polarisation inverse de la jonction p-n 3 entre chaque partie de corps semiconducteur de la couche 2 et le substrat 1. Comme le substrat 1 est en line matière semiconductrice à haute résistivité de type p"", lorsque la jonc-30 tion p-n 3 est polarisée en sens inverse, la couche de désertion qui en résulte s'étend à une certaine distance dans le substrat 1 de sorte que les effets de capacité aux bornes de la couche de désertion sont faibles. La présence de la rigole 6 permet de se passer d'une diffusion profonde de bore à 1?effet de former une 35 région isolante de type p entre les deux parties de corps semiconducteur et s'étendant dans toute la profondeur de la couche 2 jusqu'au substrat 1 de type p"". Les inconvénients d'une telle f diffusion profonde ont déjà été exposés ci-avant. 69 42894 7 2025892 La figure 2 est une vue en perspective montrant laii-gole 6 séparant les deux parties de corps semiconducteur 4 et .5. qui est pontée par la couche métallique d'interconnexion 19 reliant le contact de collecteur 15" du transistor et le contact de 5 base 23 du transistor Tg. Le dispositif semiconducteur des figures 1 et 2 et, en particulier, la couche métallique d'interconnexion 19 et la rigole 6 sont fabriquées de la manière suivante. Le substrat 1 de type p~ est découpé dans du silicium monocristallin de telle façon que ses grandes surfaces 10 soient orientées en substance parallèlement aux plans cristallo-graphiques du silicium {1003 .Une grande face est nettoyée et polie, et la couche 2 est formée par dépôt épitaxial sur cette grande face d'une couche de silicium à faible résistivité de type n+, ce dépôt étant suivi d'un autre dépôt épitaxial sur la 15 couche de type n d'une couche de silicium de type n ayant une résistivité plus élevée. Le corps ainsi obtenu a une épaisseur de 250 microns et la grande face libre 7 de la couche 2 se confond avec un plan cristallographique (lOO)du silicium. En utilisant des techniques de masquage par 20 photoréserve et de décapage, un cache de diffusion est formé sur la surface 7 et une impureté donneuse, par exemple du phosphore, est diffusée sélectivement dans la couche de type n de façon à former avec la couche de type n+ des parties 14 et jH-appartenant aux régions de collecteur respectives 10 et 30. On 25 enlève le cache de diffusion et on en forme un autre sur la surface 7 de manière à pouvoir diffuser sélectivement des impuretés acceptrices dans les parties restantes de la couche de type n afin de former les régions de base 9 et 29 de type p, après quoi un cache de diffusion supplémentaire est réalisé afin 30 de former les régions d'émetteur 8 et 28 de type n dans les régions respectives 9 et 29 de type p par diffusion sélective d'impuretés donneuses. La structure semiconductrice ainsi obtenue consiste en deux transistors n-p-n latéralement espacés dans la couche épitaxiale 2. 35 Des ouvertures sont pratiquées par décapage local d'une couche de silice 11 obtenue par croissance thermique et ayant une épaisseur de 0,6 micron, cette couche constituant une couche isolante sur la surface 7. Ces ouvertures mettent à nu des parties en surface des régions d'émetteur, de base et de collec-40 teur des deux transistors et T2 (voir la figure 3, où les 69 42894 8 2025892 ouvertures 16 et 36 pour les collecteurs 10» 14 et 30, 34 sont représentées). On forme en même temps par décapage une ouverture rectangulaire 40 de plus grande dimension que les autres ouvertures (voir figure 3) dans la couche de silice afin de 5 mettre à nu une région de la couche 2 en forme de lamelle située entre les deux transistors latéralement espacés et Tg. Les grands côtés de l'ouverture rectangulaire 40 sont en substance parallèles à l'intersection des plans cristallogra-phiques [l1l}du silicium et la surface 7 constituant un plan 10 cristallographique {1003du silicium. L'ouverture rectangulaire 40 peut faire partie d'une plus grande ouverture faite dans la couche de silice 11, cette grande ouverture ayant donc la forme d'un grillage, les régions semiconductrices des transistors et T£ étant chacune situées au-dessous d'une partie rectan-15 gulaire restante de la couche de silice 11 délimitée par une maille rectangulaire de la grande ouverture. La couche de silice 1 a alors en substance la forme utilisée dans le dispositif des figures 1 et 2. On dépose de l'aluminium sous vide, le substrat 1 2Q étant porté à une température d'environ 270°C, afin de former sur la couche de silice 11 et les parties mises à nu de la surface semiconductrice 7 une couche d'aluminium ayant une épaisseur d'un micron. On utilise des techniques de masquage et de décapage pour former un dessin dans la couche d'aluminium 25 de façon que l'aluminium restant constitue les électrodes de contact en aluminium 12, 13, 15 et 22, 33, 35 ainsi qu'un bouchon 41 en aluminium partiellement situé dans l'ouverture 40 de la couche de silice 11. Les dessins de la couche de silice et de la couche d'aluminium sont tels qu'il n'y ait pas de 30 silicium mis à nu (voir la figure 4). Du titane est déposé sous vide, le substrat 1 étant porté à une température de 270°C, afin de former au-dessus de la couche de silicium 11 et des parties de couche d'âLuminium 12, 13, 15 et 32, 33, 35 ainsi que 41, une mince couche de 35 titane 20' ayant une épaisseur de 0,4 micron. On dépose ensuite de l'or sous vide, le substrat 1 étant porté à 270°C, afin de' former sur la mince couche de titane 20' me couche d'or ayant une épaisseur de un micron. Un dessin est formé dans la couche d'or par décapage à l'aide d'un décapant comprenant del'iodure 69 42894 9 2025892 de potassium, de l'iode et de l'eau de manière à constituer la base des couches métalliques d'interconnexion 17, 18, 19, 37 et 38. Le dessin de la couche d'or est tel que toutes les parties des électrodes de contact en aluminium 12, 13, 15 et 32, 5 33, 35 soient recouvertes par le titane et l'or tandis que le . bouchon en aluminium 41 recouvert par la mince couche de titane 20' n'est recouvert que partiellement par une lamelle étroite d ' or. En faisant usage de la mince couche de titane 20' 10 comme contre-électrode d'électrolyse pour la couche d'or, on augmente par galvanoplastie l'épaisseur de la couche d'or de un micron à environ dix microns, obtenant ainsi les parties de couche en or 21 des couches métalliques d'interconnexion (voir la figure 5). 15 On plonge ensuite le corps semiconducteur dans un bain de décapage contenant de 1'acide sulfurique concentré à une température d'environ 90°C. Durant le décapage, les parties de la couche d'or 21 appartenant aux couches, métalliques d'interconnexion jouent le rôle de caches à l'effet de délimiter 20 les formes de la couche du titane. Les parties de la couche de titane non recouvertes par la couche d'or 21 sont enlevées, mettant ainsi à nu des parties du bouchon en aluminium 41 et de la couche de silice 11. La couche de silice 11 ainsi que la couche d'or 21 ne sont en substance pas attaquées par l'acide 25 sulfurique. L'aluminium mis à nu est attaqué et le bouchon en aluminium est décapé latéralement plus rapidement que les parties de la couche de titane 20, de sorte que le bouchon en aluminium 41 disparaît d'entre les couches métalliques d'interconnexion 19 et de la surface semiconductrice 7. De cette manière, 30 la partie de la surface semiconductrice 7 située à l'endroit de l'ouverture 40 pratiquée dans la couche de silicium 11 est mise à nu et est pontée par la couche métallique d'interconnexion 19 (voir la figure 6). Comme pour le cas de la couche de silice 11 et la couche d'or 21, le corps en silicium mis 'à nu 35 n'est en substance pas attaqué par l'acide sulfurique. A ce stade, on retire le corps semiconducteur du bain de décapage à l'acide sulfurique. On plonge ensuite le corps semiconducteur pour quelques secondes dans un bain d'acide fluorhydrique afin d'en-40 lever toute mince couche de silice pouvant être présente dans 69 42894 10 2025892 l'ouverture 40 pratiquée dans la couche de silice 11 et afin de s'assurer que toute la partie de la surface de silicium 7 délimitée par l'ouverture 40 soit mise à nu. On plonge alors le corps semiconducteur dans un 5 bain de décapage contenant une solution de décapage composée d'hydrazine et d'eau en substance en proportions moléculaires égales. La solution de décapage n'a en substance pas d'influence sur la couche métallique d'interconnexion ni sur la couche de silice 11 mais attaque de façon anisotropique la partie mise à 10 nu de la surface en silicium 7» La surface en silicium 7 est en substance parallèle à un plan cristallographique {|00}du silicium, des plans cristallographiques &00Îétant rapidement attaqués par le décapant. Les côtés de l'ouverture rectangulaire 40 pratiquée dans la couche 11 et définissant un cache sont choisis 15 de façon à être en substance parallèles à l'intersection des plans cristallographiques {Î1l}du silicium. Les plans [1113 sont attaqués comparativement lentement. En outre, les plans cristallographiques fi1l}coupent la surface cristallographique §00} de façon symétrique suivant les coordonnées rectangulaires. Par 20 conséquent, l'ouverture ainsi formée dans le corps en silicium par décapage anisotropique au travers de l'ouverture 40 pratiquée dans la couche de silice 11 est constituée par la rigole 66 ayant une section transversale en substance en forme de V. Les parois de la rigole 6 sont 'des plans cris-25 tallographiques £|11} du silicium qui, étant attaquées lentement, sont rapidement mises à nu par décapage le long des plans cristallographiques rapidement attaqués. La rigole 6 est rapidement creusée par décapage à une profondeur déterminée par la dimension transversale de 1'ouverture 40 pratiquée dans la couche de 30 silice 11, après quoi les dimensions de la rigole n'augmentent que faiblement à une cadence lente déterminée par la rapiditié de décapage le long des plans cristallographiques {111}. Par conséquent, la dimension transversale de l'ouverture 40 est choisie de manière que la profondeur de la rigole 6 rapidement creusée 35 par décapage en substance suivant des plans cristallographiques autres que les plans cristallographiques fl1l}soit telle qu'elle pénètre dans le substrat 1. Il s'ensuit que les deux parties de-corps semiconducteur 4 et 5 et, par conséquent, les transistors T.j et Tg peuvent être mutuellement et électriquement isolés 40 par la Jonction p-n 3 entre la partie de corps semiconducteur 4. 69 42894 n 2025892 et le substrat 1, entre la partie de corps semiconducteur 5 et le substrat 1 et par la rigole 6. Il va de soi que de nombreuses modifications peuvent être apportées sans sortir du cadre de la présente inven-5 tion. Les parois de la rigole 6 peuvent être recouvertes d'un • revêtement isolant et/ou protecteur, par exemple de la silice. Lors de la fabrication du dispositif de la figure 1 et dans le dispositif lui-même, la couche isolante remplit plusieurs rôles, notamment celui d'une couche de masquage partielle pendant le 10 décapage à l'acide sulfurique, celle d'une couche de masquage lors du décapage par l'hydrazine et l'eau, celle d'une couche isolante entre la surface 7 du corps semiconducteur et les couches métalliques d'interconnexion, et celle d'une couche de passivation sur les parties de la surface semiconductrice 7 où 15 les jonctions p-n aboutissent. D'autres couches appropriées peuvent être utilisées pour remplir un ou plusieurs de ces rôles, par exemple une couche de nitrure ou de carbure de silicium ou une couche d'oxyde d'aluminium. De telles couches peuvent être maintenues dans le dispositif final ou bien elles 20 peuvent être enlevées une fois qu'elles ont rempli leurs rôles. Au lieu d'être déposée sur un substrat semiconducteur du type p , la couche semiconductrice 2- peut être déposée sur un substrat isolant ou encore un substrat ayant une couche isolante intercalée entre la couche semiconductrice 2 et le 25 substrat. Dans ce cas, la rigole 6 peut mettre le substrat à nu sans le traverser. Des corps semiconducteurs et/ou des couches semi-conductrices autres que du silicium peuvent être utilisés aussi, par exemple du germanium ou de l'arséniure de gallium. 30 Comme cela a été dit, les parties de corps semi conducteur 4 et 5 peuvent comporter chacune plusieurs éléments de circuit, par exemple des transistors bipolaires ou à effet de champ, et/ou des diodes interconnectées de manière à constituer un circuit intégré. Comme tel, le dispositif semiconducteur 35 peut comporter des couches métalliques d'interconnexion doubles ou triples et peuvent être du type dit "d'intégration t. ,_.-"..ade échelle". On peut utiliser pour les couches métalliques de contact et d'interconnexion d'autres combinaisons métalliques que la combinaison aluminium-titane-or, par exemple des combinaisons com-40 prenant du molybdène, du nickel, du platine ou de l'argent. 69 42894 ia 2025892 REVENDICATIONS 1.- Procédé de fabrication d'un dispositif semiconducteur comprenant d'un côté des parties de corps semiconducteur séparées par une rigole et une couche métallique d'interconnexion 5 conductrice de l'électricité pontant cette rigole, caractérisé en ce que du côté précité, un corps semiconducteur comprenant les parties précitées est recouvert d'une couche isolante, cette couche isolante étant pourvue d'une ouverture à l'emplacement de la rigole à creuser, en ce qu'un bouchon en une matière différen-10 te de la matière constituant la couche isolante est introduit dans l'ouverture précitée au moins à l'endroit où la rigole est pontée par la couche d'interconnexion, en ce que la couche métallique d'interconnexion est formée au-dessus du bouchon précité, ce bouchon étant ensuite enlevé par un processus de décapage sélec-15 tif mettant à nu la surface semiconductrice dans l'ouverture au-dessous du pontage, tandis que la rigole séparant les parties de corps semiconducteur est creusée par décapage de la matière semiconductrice au-dessous de l'ouverture. 2.- Procédé suivant la revendication 1, caractérisé 20 en ce que le bouchon est enlevé par décapage, les compositions du décapant, du bouchon et de la couche métallique d'interconnexion étant telles que le décapant attaque plus rapidement la matière du bouchon que celle de la couche métallique d'interconnexion. 3.- Procédé suivant l'une quelconque des revendications 25 précédentes, caractérisé en ce que le bouchon est en aluminium et en ce que la couche métallique d'interconnexion est en or. 4.- Procédé suivant la revendication 3* caractérisé en ce que le bouchon en aluminium est enlevé par décapage dans de l'acide sulfurique concentré chaud. 30 5.- Procédé suivant l'une quelconque des revendica tions précédentes, caractérisé en ce que la couche métallique d'interconnexion est formée par dépôt d'une double couche métallique au moins sur le bouchon, la première couche étant du titane et la seconde couche étant de l'or, après quoi on délimite la 35 structure de la couche on or et on augmente son épaisseur par galvanoplastie, la couche de titane étant utilisée comme une élec-trode d élegtro^se^ suivant l'une quelconque des revendications précédentes, caractérisé en ce que la rigole est creusée par 40 décapage anisotropique du corps semiconducteur ayant une structure 69 42894 13 2025892 en substance monocristalline, la surface du corps à l'endroit de l'ouverture pratiquée dans la couche isolante recouvrant ladite surface étant orientée par rapport aux plans cristallographiques du semiconducteur de façon que la rigole formée ait une section 5 transversale en substance en forme de V et une profondeur déter-• minée par les dimensions transversales de l'ouverture pratiquée dans la couche de masquage. 7.- Procédé suivant la revendication 6, caractérisé en ce que le corps semiconducteur est en silicium monocristallin et 10 en ce qu'une grande face du corps est une surface orientée suivant un plan cristallographique {100} du silicium. 8.- Procédé suivant la revendication 7, caractérisé en ce que la solution de décapage utilisée lors du décapage anisotropique consiste en de l'hydrazine et de l'eau en proportion 15 moléculaire en substance égale, et en ce que la couche isolante est de l'oxyde de silicium. 9.- Procédé suivant l'une quelconque des revendications précédentes, caractérisé en ce que la rigole est creusée à une profondeur suffisante pour mettre à nu un substrat commun sur 20 lequel les deux parties de corps semiconducteur se trouvent, au moins la partie du substrat commun voisine de chaque partie de corps semiconducteur étant électriquement isolante de nature de façon que les deux parties de corps semiconducteur séparées par la rigole soient mutuellement et électriquement isolées par la 25 partie adjacente du substrat et par la rigole. 10.- Procédé suivant l'une quelconque des revendications 1 à 8-, caractérisé en ce que les parties de corps semiconducteur se trouvent sur un substrat semiconducteur commun d'un type de conductivité, au moins les fractions des parties de corps 30 semiconducteur voisines du substrat ayant un type de conductivité opposé de manière à constituer avec le substrat une jonction p-n, et en ce qu'on donne à la rigole une profondeur suffisante pour pénétrer dans le substrat de façon que les deux parties de corps semiconducteur puissent être mutuellement et électriquement isolées 35 par la rigole ainsi que par polarisation inverse des parties restantes des jonctions p-n. 11.- Procédé suivant la revendication 10, caractérisé en ce que les parties de corps semiconducteur sont des parties d'une couche épitaxiale du type de conductivité opposé déposée 40 sur le substrat semiconducteur. 69 42894 14 2025892 12.- Dispositif semiconducteur fabriqué par un procédé suivant l'une quelconque des revendications précédentes, caractérisé en ce qu'il comprend un corps semiconducteur ayant deux parties de corps semiconducteur voisines d'une surface de ce corps, 5 cette surface ayant une discontinuité en un endroit entre les deux parties de corps semiconducteur tandis qu'une couche métallique d'interconnexion ponte cette discontinuité et est électriquement connectée à une région superficielle d'une partie de corps semiconducteur ainsi qu'à une région superficielle de 10 l'autre partie de corps semiconducteur.