FR 2013126 A1 19700327 FR 6924251 A 19690716 69 24251 i 2013126 La présente invention concerne un procédé de fabrication d'un dispositif intégré à semi-conducteur et, plus particulièrement, un procédé de fabrication d'un transistor et/ou d'une résistance dans un circuit intégré par la diffusion simultanée 5 de diverses sortes d'impuretés dans une couche épitaxiale présentant un type de conductivité sur une surface d'un corps semiconducteur comportant une région du type de conductivité opposée dans la môme surface» En guise d'exemple de la structure d'un transistor dans 1° un circuit intégré à semi-conducteur, la figure 1 représente une technique déjà connue, et dans laquelle la région du collecteur est constituée par une région 11 du type N formée dans une surface d'un corps semi-conducteur 10 du type P, et une paroi de collecteur 13 du type N formée par la croissance d'une couche 15 épitaxiale 12 du type P sur la surface précitée du corps semiconducteur 10 et diffusant un atome d'impureté donneur dans 1m couche épitaxiale l2,ia région de la base étant constituée par la portion 12 a de la couche épitaxiale 12 entourée par la région du collecteur 11 et ÎS^ et la région de l'émetteur 14 étant constituée ^ par une région 14 de type N formée par la diffusion d'un atome d'impureté accepteur dans une partie de la surface de la région de la base 12^, Etant donné que la région du collecteur de ce transistor offre une concentration d'impuretés relativement élevée, on peut presque passer sous silence l*effet d?accumulation des porteurs minoritaires dans la région du collecteur. En conséquence, lorsqu*un circuit logique du type de saturation tel qu'un DTL (circuit logiqiie diode-transistor), TTL (circuit logique transistor-transistor), RTL (circuit logique résistance-transistor) ou tout autre circuit analogue, est réalisé en utilisant la structure susmentionnée d'un 30 transistor, on peut obtenir un circuit logique offrant d'excellentes performances de vitesse, étant donné qu'on peut réduire de façon très nette le temps d'accumulation d'un transistor à inversion, qui exerce une grande influence sur la vitesse de fonctionnement du circuit. 35 Toutefois, le transistor précité présente l'inconvénient suivant étant donné que la région enterrée 11 du collecteur, comportant une concentration d'impuretés relativement élevée, est adjacente à la couche épitaxiale 12 comportant une faible concentration d'impuretés et formant la région de base 12a, l'impureté se trouvant dans 40 • AD ORIGINAL 69 24251 £ 2013126 la région enterrée est susceptible de se diffuser à nouveau dans la région de base au moment du traitement thermique destiné à la diffusion de l'impureté et,en conséquence, il est difficile de déterminer la largeur de la base0 Selon le procédé classique, la: 5 diffusion de l,impureté pour la formation de la paroi 13 du collecteur et la diffusion de l'impureté pour la formation de 1® région 14 de l'émetteur sont effectuées séparément après la formation de la région entérrée 11. En outre, dans le cas où l'on désire obtenir une faible résistance de base, il est nécessaire 10 d'adjoindre au procédé de diffusion susmentionné un procédé supplémentaire de diffusion d'un atome d'impureté accepteur dans la partie 15 de la surface de la région de base 12a» Il en résulte que* dans le pa-ssé, il était difficile d'obtenir des transistor# présentant une largeur de base uniforme, étant donné que les positions 15 des régions de base varient grandement en raison de la nécessité de recourir à des traitements thermiques prolongés à de hautes températures avec lesdits procédés de diffusion d'impuretés» La présente invention a pour objet d'assurer un procédé de fabrication d'un dispositif de circuit intégré capable de"réduire 20 la durée du traitement thermique requis pour la diffusion de 1^impureté après la formation de la région enterrée susmentionnée, afin de faciliter l'obtention d'une largeur de base uniforme» Conformément à la présente invention, on propose un procédé de fabrication d'un dispositif de circuit intégré à semi-cenduc-£5 teur comportant au moins un transistor, et répondant aux phase* suivantes : là formation d'une région au moins comportant un premier type de conductivité bdans une surface d'un corps semi-conducteur, ayant un second type de conductivité opposé au premier type de conductivité, en diffusant une première impureté dans ledit corps 30 semi-conducteur; la formation d'une couche épitaxiale comportant le second type de conductivité sur ladite surface du corps semiconducteur, faisant dé ladite" région une région enterrée; la formation d'une couche d'oxydé contenant une deuxième impureté déterminant le premier'type de conductivité sur la couche épitaxiale, 35 cette couche d'oxyde présentant une ouverture situéé au-dessus de la'dite région enterrée, grâce à quoi cette couche d'oxyde se dépose suivant une certaine configuration au-dessus de la partie périphérique de la susdite région enterrée; la formation d'un écran d'oxyde sur cette couché épitaxiale, recouvrant ladite configuration ^ï > BAD «ORIGINAL 69 24251 3 2013126 de la couche d'oxyde, cet écran d'oxyde présentant un orifice situé à l'intérieur de ladite ouverture de cette configuration de la couche d'oxyde; le chauffage de la structure qui en résulte, 5 tout en fournissant une troisième impureté qui amène le premier type de conductivité a entraîner cette troisième impureté à se diffuser dans la couche épitaxiale susmentionnée, à travers ledit orifice de cet écran d'oxyde, de façon à créer une région d'émetteur tout en amenant simultanément cette seconde impureté à se diffuser 10 à partir de cette disposition de la couche d'oxyde dans cette couche épitaxiale, sur une profondeur atteignant cette région enterrée, afin de créer une région de paroi de collecteur avec une région de base isolée de cette couche épitaxiale qui l'entoure, cette troisième impureté étant sélectionnée dans un matériau offrant 15 un coefficient de diffusion moins élevé que celui de cette deuxième impureté, afin de créer cette région d'émetteur dans une partie seulement de la surface de ladite couche épitaxiale; et, finalement la formation d'électrodes métalliques sur les surfaces respectives desdites régions de l'émetteur, de la paroi du collecteur et de la 20 base* Dans le procédé visé par la présente invention et, ainsi qu'il a été mentionné ci-dessus, plusieurs sortes d'impuretés sont simultanément diffusées au cours d'un seul traitement thermique dans la couche épitaxiale formée à la surface du corps semi-conducteur, surface dans laquelle une région enterrée au moins a été créé».Dans ce cas, unifie ca__> diverses sortes d'impuretés, en l'occurence la deuxième impureté, devant être diffusée dans la couche épitaxiale jusqu'à atteindre la région enterrée afin de former la région de la paroi du collecteur, est contenue dans la couche d'oxyde déposée 30 aux basses températures sur la couche épitaxiale. La couche d'oxyde reste sur la couche épitaxiale ayant une configuration appropriée, pour obtenir la création de la région de la paroi du collecteur. L'écran d'oxyde comportant un orifice pour la diffusion de l'émetteur est formé sur la couche épitaxiale 35 recouvrant la couche d'oxyde. Ensuite, en chauffant la structure, l'une des diverses sortes d'impuretés susdites, la troisième impureté, est diffusée dans la couche épitaxiale à travers l'orifice de l'écran d'oxyde, afin de créer la région de l'émetteur. Etant donné que lors de ce traitement thermique la deuxième impureté 40 contenue dans la structure de l'écran d'oxyde se diffuse dans la couche épitaxiale, le coefficient de diffusion de la troisième ^ 3AD ORIGINAL. 69 24251 4 2013126 impureté doit être moins élevé que celui de la deuxième impureté6 Conformément à la présente invention, ainsi qil'il a été décrit ci-dessus, il est possible de diffuser différentes sortes d'impuretés dans la couche épitaxiale selon des structures res-5 pectivement prédéterminées, lors de la durée du traitement thermique, qui est capable de réduire au minimum les variations de la région enterrée en amenant la deuxième impureté contenue dans la couche d'oxyde, qui peut être créée aux basses températures sur la souche épitaxiale, à prendre une configuration prédéterminée» En conséquence, à 1*encontre du procédé classique, ledit procédé permet de déterminer plus facilement la largeur de la base. Les termes "basses températures" tels qu'utilisés dans la présente description se rapportent aux températures auxquelles une impureté se trouvant 15 dans la région enterrée ne se rediffuse plus, à savoir les températures n'excédant pas dans la pratique 900°C» En outre, et conformément à la présente invention, lorsqu'on désire obtenir en particulier une résistance peu élevée de la base du transistor, on soumet un corps semi-conducteur à un traitement 20 thermique tout en lui fournissant une quatrième impureté ayant le même type de conductivité que celui de la région de base, à savoir le second type de conductivité, comme étant l'une des diverses sortes d'impuretés, mêlée avec la troisième impureté. Cette quatrième impureté est telle qu'ellle puisse passer à travers l'écran d'oxyde et se 25 diffuser dans la couche épitaxiale. Lorsqu'il est besoin de diffuser sélectivement cette quatrième impureté dans une région uniquement restreinte de la couche épitaxiale, un deuxième écran, capable d'empêcher cette quatrième impureté de passer au travers, est superposés»1 l'écran d'oxyde, du côté supérieur ou inférieur de ce dernier» 30 Afin de montrer plus clairement les caractéristiques et avan tages de la présente invention, on va maintenant décrire plus en détail des modes de réalisation types en référence au dessin ei-annexé. Bien que la description qui suit porte, en guise d'explication sur.les modes de réalisation faisant appel à la quatrième impureté 35 afin de réduire la résistance de la base, il est à noter que les cas où une telle quatrième impureté n'est pas utilisée doivent se déduire aisément des modes de réalisation suivants, en référence au dessin ci-annexé, sur lequel : la figure 1 est une vue en coupe d'une partie d'un disposi-40 tif de circuit intégré destiné à illustrer la structure fondamentale d'un transistor répondant à la présente invention, BAD ORIGINAL, 69 24251 5 2013126 les figures 2 à 9 représentent des vues en coupe d'un transistor dans un circuit intégré, au cours des diverses phases d'un mode de réalisation du procédé de fabrication de la présente invention, la figure 10 représente un graphique de la distribution des 5 impuretés dans le transistor, selon le mode de réalisation des figures 2 à 9, sur la figure 10, C.I. = concentration de l'impureté, C.E. s couche épitaxiale de type PyE. = émetteur, C^ENT s collecteur enterré, et C.T.P. = corps de type P., q les figures 11 à 15 représentent des vues en coupe d'un transistor dans un circuit intégré, au cours de» diverses phases d'un autre mode de réalisation du procédé de fabrication de la présente invention, la figure 16 est une vue en coupe d'un circuit intégré fabri-que selon le procédé de la présente invention, la figure 17 est une vue en coupe d'une résistance dans un circuit intégré fabriqué suivant le procédé de la présente invention# On va premièrement décrire un mode de réalisation du procédé de la présente invention pour fabriquer le transistor de la figure 20 1, tout en se référant aux figures 2 à 9» Un corps semi-conducteur 10 est constitué par exemple, d'un monocristal de silicium... du type P ayant une résistivité de 10 à 100 cm, dopé avec du bore. Le corps de silicium 10 comporte une surface plane 10a dans une partie de laquelle est formée une oc région 11 du type N dopée avec de l'antimoine à une concentration 1 Q -3 * r de surface d'environ 2 x 10 cm . Etant donné que la région 11 du type N est dopée de façon relativement forte, elle est indiquée sur les figures par le symbole N+. La région 11 N+ devient une région enterrée lorsqu'une couche épitaxiale 12 se forme au-dessus 30 de la surface 10a du corps de silicium 10 tel que représenté sur la figure 3. La couche épitaxiale 12 présente le même type de conductivité que celui du corps de silicium 10, à savoir une conductivité du type P, et se trouve formée par une méthode bien connue, comme par 35 exemple la méthode de réduction par l'hydrogène des halogénures de silicium. La couche épitaxiale 12 peut avoir par exemple une épaisseur d'environ 3 microns, une concentration d'impuretés d'environ 1 7 —3 r 10 cm" , et une résistivité d'environ 0,2 A.cm. Dans la phase suivante de la présente invention telle que 40 représentée sur la figure 4, une couche d'oxyde 20 contenant une 69 24251 6 2013126 impureté du type N est formée sur la couche épitaxiale 12» La couche d'oxyde 20 est une couche de SiÛ2 formée en décomposant thermiquement du monosilane (SiH^) dirigée, avec une quantité appropriée d'oxygène et une impureté du type N, à savoir du phosphore, par un gaz porteur, à savoir de l'azote, sur le corps 5 de silicium revêtu de la couche épitaxiale 12 chauffée à une "basse température" d'environ 400°C, dans un four à réaction» Cette réaction de décomposition thermique est connue comme étant un dépôt de vapeur chimique, étant caractérisée par la formation d'une couche de SiÛ2 à des températures infiniment plus basses 10 que celles de l'oxydation thermique, si bien que la diffusion de la région enterrée 11 ne se produit pratiquement pas lors de cette réaction» La couche d'oxyde 20 est destinée à diffuser le phosphore qu'elle contient dans la couche épitaxiale 12, jusqu'à une profondeur qui puisse atteindre la région enterrée 11 du type N, 15 afin de former une région de paroi de collecteur lorsque la structure est ultérieurement chauffée.» La quantité de phosphore contenue dans la couche d'oxyde 20 est reglée par le rapport de mélange du phosphore gazeux et du monosilane gazeux introduit dans le four à réaction» 20 La couche d'oxyde 20 dopée au phosphore est ensuite soumise à un procédé bien connu faisant appel aux techniques de photogravure, afin d'y créer une ouverture 20b correspondant à une région de base, et laissant des parties proéminentes 20a au-dessus de la partie périphérique de la région enterrée 11, ainsi qu'il est représenté sur la 25 figure 5» Une couche d'oxyde 2l (Si&>) est ensuite formée sur des parties proéminentes 20a de la couche d'oxyde dopée au phosphore et de la surface exposée de la couche épitaxiale 12, ainsi qu'il est représenté sur la figure 6» Cette couche d'oxyde 2l sert tout à la fois de couche 3q protectrice de la surface pour les éléments du circuit et d'écran pour la diffusion sélective d'une impureté, La couche d'oxyde 21 est formée, par exemple, par la décomposition thermique de monosilane à des températures relativement basses» Un orifice 2la est ensuite crée 2la dans la couche d'oxyde 2i dans une partie entourée par les proé-35 minences 20a dopées au phosphore, afin de permettre la diffusion d'impuretés pour la formation d'une région d'émetteur» La structure qui en résulte est ensuite placée dans un"tube scellé avec de l'arséniure de gallium à l'état solide et chauffée à une température d'environ 1200°C pendant environ 25 minutes» Grâce à 40 69 24251 7 2013126 ce traitement thermique, le gallium, une impureté du type P, l%raa-ic, \ftïe impureté du type N, et le phosphore» une impureté du type N, contenus dans les proéminences à couche d'oxyde 20a se diffusent dans la couche épitaxiale 12 comme suit : le gallium passe à travers l'écran 21 en fonction de sa propriété de pénétration du 5 SiCi^ et se diffuse dans la surface de la couche épitaxiale 12, afin de former une région 15 du type P offrant une basse résistivité avec une concentration élevée d'impuretés du type P, ainsi qu'il est indiqué par le symbole P+ sur la figure 8. L8arsénié se diffuse dans la surface de la couche épitaxiale 12 suivant la configuration de l'orifice 21 pratiqué' dans l'écran à souche 10 d'oxyde 2J., afin de créer une région d'émetteur 14 du type N« Le phosphore se diffuse dans la couche épitaxiale l£ suivant la configuration des proéminences 20a à couche d'oxyde dopée au phosphore, afin de former une région de paroi de collecteur lia du type N. La raison pour laquelle les profondeurs de la région lia 15 du type N, la région 15 du type P, et la région 14 du type N, sont différentes les unes des autres malgré lt fait qu'elles soient créées par le même traitement thermique, réside dans le fait que les coefficients de diffusion D (cm /sec) et les solubilités à l'état solide (atomes/cm ) des trois sortes d'impuretés diffèrent les uns des autres. Les coefficients de diffusion et les solubi-20 lités à l'état solide des trois sortes d'impuretés, à savoir le phosphore, l'arsenic et le gallium, dans le silicium porté à 1200°C, sont exposés dans le tableau !• Tableau I Coefficient de diffusion Solubilité à 25 D (cm /sec) l'état solide £ ( atomes/cm ) P 3 x 10"12 1,5 x 1021 30 As Ga 3 x 10~13 -12 4 x 10 21 1,8 x 10 4 x 1019 35 69 24251 8 2013126 Comme on peut le voir d'après le tableau I, étant donné que le coefficient de diffusion de l'arsenic est moins élevé que celui du phosphore et du gallium de l'ordre d'une grandeur environ bien qu'il ait une solubilité à l'état solide supérieure à celle 5 de ces autres corps» la région 14 du type N qui y est formée accuse la diffusion en profondeur la plus réduite® Le phosphore et le gallium possèdent approximativement les mêmes coefficients de diffusion. Cependant» étant donné que la solubilité du phosphore à l'état solide est plus grande que celle du gallium d'environ 10 deux ordres de grandeur, le phosphore se diffuse plus profondément. En.conséquence, durant le temps que la région lia de la paroi du collecteur du type P se cré«, jusqu'à une profondeur d'environ 4 microns, la région 15 de la base P+ se cré« jusqu'à une profondeur d'environ 1,7 micron, et la région 14 de l'émetteur du type N s* 15 crén jusqu'à une profondeur d'environ 1,3 micron au cours du traitement thermique susmentionné» Etant donné que l'antimoine inclus dans la région enterrée 11 est rediffusé également dans les couches épitaxiales 12 jusqu'à une profondeur d'environ 0,7 micron lors de 20 ce traitement thermique, la largeur de la base du transistor atteint environ 1 microno Les diverses répartitions des impuretés diffusées dans le corps semi-conducteur sont représentées sur la figure 10, le# abscisses donnant la profondeur à partir de la surface de la couche 25 épitaxiale 12, et les ordonnées donnant la concentration d'impureté# La figure 9 représente les structures dans lesquelles les surfaces de la région lia de la paroi du collecteur, de la région 14 de l'émetteur et de la région 15 de la base une fois obtenues, sont munies d'électrodes métalliques 16, 17 et 18, respectivement» Ces 30 électrodes métalliques peuvent être formées après avoir enlevé les couches d'oxyde 21 et 20a, après avoir formé à leur place une nouvelle couche d'oxyde à la surface de la couche épitaxiale 12» On comprendra d'après la description qui précède et confor-35 mément à la présente invention que, étant donné que le temps de rediffusion de l'antimoine (impureté) inclus dans la région enterrée 11 est très bref, et étant donné au surplus que cette rediffusion n'est effectuée qu'une seule fois, la durée de la diffusion est 40 courte, ce qui en facilite le déroulement, et a pour résultat une détermination exacte de la largeur de la base0 69 24251 9 2013126 Les figures 11 à 15 représentent un autre mode de réalisation de la présente invention, dans lequel la diffusion d'une impureté pour la réduction de la résistance de la base est limitée uniquement à la surface de la région de la base. Les procédés représentés sur les figures 11 à 15 peuvent être substitués à ceux décrits sur 5 les figures 6 à 8, Dans le mode de réalisation présent, après qu* aient été crééesdans la structure des proéminences 20a à couche d'oxyde dopée d'impuretés, afin de former la région lia de la paroi du collecteur sur la couche épitaxiale 12 du type Ps ainsi qu'il est représenté sur la figure 5,une couche d'arrêt 22 pour le gallium 10 est formée sur la couche épitaxiale 12, ainsi qu'il est représenté sur la figure 11. La couche d'arrêt 22 pour le gallium sert d'écran pour la diffusion sélective du gallium dans la couche épitaxiale 12« A cette fin, un orifice 22a est créé dans la couche 22 en un endroit entouré 15 par les proéminences 20a à couche d'oxyde, ainsi qu'il est représenté sur la figure 12. Le nitrure de silicium constitue un matériau efficace pour la couche d'arrêt 22 pour le gallium. Une couche de nitrure de silicium peut être formée, par exemple, en dirigeant un monosilane gazeux, dilué à approximativement 4% avec de 1*azote gazeux en même 20 temps que de l'amsmiac gazeux, en utilisant de l'azote comme gaz porteur jusqu'à la couche épitaxiale 12 du silicium chauffé à approximativement 850°C dans un four à réaction. A la température à laquelle se forme la couche de nitrure de silicium 22, la rediffusion des impuretés à partir de la région enterrée 11 ou des proéminences 20a à couche d'oxyde n'a pratiquement pas lieu. La figure 13 représente la structure dans laquelle est fournie une couche d'oxyde 2i* au-dessus de la couche nitrurée 22, et la figure 14 représente la structure dans laquelle un orifice 2la*/kst créé dans la couche d'oxyde 21' pour la diffusion de l'émetteur. La couche d'oxyde 21* correspond à la couche d'oxyde 2l représentée sur la figure 6. En conséquence, une structure de transistor comportant une région 15 à basse résistivité, limitée uniquement à une région 12a de la base, ainsi qu'il est représenté sur la figure 15, peut être obtenue en diffusant une impureté du type P, le gallium, 35 et une impureté du type N, l'arsenic, à travers les couches 21' et 22. dans la couche épitaxiale 12. En raison de la disposition adjacente de la région 11 et lia du collecteur à la région 12a de la base comportant une couche épi- 69 24251 10 2013126 taxiale d'une haute résistivité, le transistor réalisé de la sorte présente des caractéristiques supérieures de rupture à celles du transistor réalisé suivant le procédé du premier mode de réalisation» Il est à remarquer au passage que l'ordre d'agencement de 5 la couche d'arrêt 22 pour le gallium et de la couche d'oxyde 21* peut être interchangé dans le second mode de réalisation. La technique suivant laquelle une région du type P a basse résistivité est créée sélectivement dans une partie de la surface d'une couche épitaxiale du type P en utilisant une couche d'arrêt 10 pour le gallium, peut être également appliquée à l'agencement des composants dans les circuits intégrés à semi-conducteur d'un autre type que les transistors» Deux exemples s'y rapportant seront maintenant décrits en se référant aux figures 16 et 17. La figure 16 représente une partie d'un dispositif à circuit 15 intégré comportant un transistor Q et une résistance R dans un corps de silicium.» La résistance R est isolée par une paroi d'isolation 11c du type N à profil en U, formée par la diffusion d'une impureté en provenaDC®d'une couche d'oxyde 20b, dopée au phosphore, dans une partie d'une couche épitaxiale 12b et une région enterrée ^ 11b du type N formées précédemment, et se trouve munie de régions de contact 30a et 30b a basse résistivité, formée par la diffusion du gallium dans les parties de la surface de la couche épitaxiale 12b du type P qui sont en contact avec les régions de contact 30a et 30b, respectivement. La résistance ohmique de la résistance R dépend de la configuration de la couche d'oxyde 20b, étant donné que la résistance est déterminée pa_r la configuration de la région de la couche épitaxiale l2b. La figure 17 représente un autre type de structure de la 2q résistance R. Dans l'exemple en question, une région 30c du type P dans laquelle du gallium a été diffusé et une région 32 du type N dans laquelle de l'arsenic a été diffusé sont formées en superposition dans une partie de la surface d'une couche épitaxiale l2c<> Lâ région 30c du type P ne comportant qu'un écartement réduit entre les électrodes 3la et 31b est utilisée en tant que région pour la résistance. 25 69 24251 n 2013126 10 REVENDICATIONS 1- Procédé de fabrication d'tm dispositif de circuit intégré à semi-conducteur comportant au moisis «n transistor , et présentant les phases suivantes : création d'une région au moins comportant un premier type de conductivité dans une surface d'un corps s emi - c ondu3— teur présentant un second type de conductivité opposé au premier type de conductivité précité, en diffusant une première impureté dans ledit corps semi-conducteur% formation d'urne couche épitaxiale présentant ce second type de conductivité sur ladite surface de ce corps semi-conducteur, faisant de la sorte de ladite région une région enterrée; création d'une coucîxe d'oxyde qui contient une seconde impureté déterminant ledit premier type de conductivité sur cette couche épitaxiale, cette couche d'oxyde comportant une ouverture située au-dessus de la région enterrée, grâce à quoi cette couche d'oxyde est maintenue dans une configuration à profil en 15 U au-dessus de la partie périphérique de ladite région enterrée; création d'un écran d'oxyde sur cette couche épitaxiale recouvrant ladite couche d'oxyde à profil en TJ, cet écran d'oxyde comportant un orifice situé à l'intérieur de ladite ouverture de la couche pA tout en fournissant une troisième impureté déterminant le premier type de conductivité à amener ladite troisième impureté à se diffuser dans la couche épitaxiale à travers l'orifice de l'écran d'oxyde, afin de former une région d'émetteur, tout en amenant simultanément ladite seconde impureté à se diffuser à partir de 25 la couche d'oxyde à profil en TJ dans la couche épitaxiale jusqu'à une profondeur atteignant la région enterrée, afin de former une région de paroi de collecteur avec une région de base isolée de ladite couche épitaxiale qui s'y trouve entourée, cette troisième impureté étant sélectionnée dans une matière telle qu'elle présente un coefficient de diffusion moins élevé que celui de la seconde impureté, afin de former line région d'émetteur dans une partie seulement de la surface de ladite couche épitaxiale; et, enfin, création d'électrodes métalliques sur les surfaces respectives desdites régions de l'émétteur, de la paroi du collecteur et de la base . 2- Procédé de fabrication d'un dispositif de circuit intégré à semi-conducteur, suivant la revendication 1, dans lequel la couche - d'oxyde à profil en TJ et l'écran d'oxyde sont formés chimiquement à des de basses températures par dépSt de vapeur/ composés du silicium. BA0 ORIGINAL 30 35 ko 69 24251 2013126 3- Procédé de fabrication d'un dispositif de circuit intégré à semi-conducteur, suivant la revendication 1, dans lequel ledit ecyps semi-conducteur est constitué par un monocristal de silicium présentant une conductivité du type N, la seconde impureté étant/phosphore, et la troisième impureté étant de l'arsenic. 4- Procédé de fabrication d'un dispositif de circuit intégré à semi-conducteur, suivant la revendication 1» dans lequel ledit traitement thermique est effectué tout en fournissant une quatrième impureté qui détermine le second type de conductivité avec le 1 û troisième type d'impureté précité» cette quatrième impureté étant capable de pénétrer à travers l'écran d'oxyde dans la couche épitaxiale» réduisant ainsi la résistivité de la partie de la surface de ladite région de base. 5-Procédé de fabrication d'un dispositif de circuitijitégré à 4 s semi-conducteur» suivant la revendication kt comprenant en outre la phase de formation d'un deuxième écran sur ladite surface de cette couche épitaxi aie avant de procéder au chauffage de ladite structure» étant ce deuxième écran/constitué par une matière telle qu'elle puisse empêcher la quatrième impureté de la pénétrer» et ayant un orifice 20 situé dans ladite ouverture de la couche d'oxyde à profil en U» cet orifice du premier écran précité étant situé dans ledit orifice du deuxième écran» ne diffusant de la sorte cette quatrième impureté que dans une partie limitée de la surface de ladite région de base. 6- Procédé de fabrication d'un dispositif de circuit intégré 25 à semi-conducteur, suivant la revendication 5» dans lequel ledit corps semi-conducteur est constitué par un monocristal de silicium ayant une conductivité du type N» la deuxième Impureté étant du phosphore» la txojjsième Impureté étant de l'arsenic» le deuxième écran étant cong£tué par du nitrure de silicium» et la quatrième 30 impureté étant du gallium. BAD ORIGINAL