FR 2017594 A1 19700522 FR 6912402 A 19690421 La présente invention concerne l'évaluation de bits digitaux, et plus particulièrement l'analyse quantitative de bits digitaux pour détecter des bits digitaux déformés ou ambigus pour une autre raison. Les signaux digitaux sont communément utilisés dans des systèmes de commications, et sont particulièrement utiles dans les systèmes de té'émétrie dans lesquels il est souhaita ble d'assurer une sécurité élevée de communication. Dans de tels systèmes, les bits digitaux sont séquentiellement transmis par les moyens de communications sous la forme de présence ou d'absence codée d'une impulsion ou d'un signal de courant continu. A la station réceptrice, le niveau de chaque bit est contrôlé pour déterminer son état digital. Cependant, dans la réception et le décodage de bits digitaux, il se présente des problèmes à cause de la distorsion des bits ou dus au fait que du bruit fait recevoir des bits partiels Par exemple, un bit transmis à nant ni-i au représentant un "bit un" peut être si déformé qu'il est reçu et décodé comme un "bit zéro". Bien que lteffet d'une telle information de bits erronés puisse etre bien atténué par des techniques telles que la transmission et réception de seaux redondants, il serait souhaitable de déterminer d'une manière précise l'état véritable de chaque bit digital tel qu'il est reçu, et d'apporter au système récepteur des indications sur les bits digitaux erronés ou ambigus. Selon la présente invention, on détermine les états digitaux d'une pluralité de segments discontinus d'une portion choisie d'un bit digital. En réponse à ces états digitaux déterminée, une indication précise de l'état digital du bit digital entier est fournie. Des indications sur les bits digitaux erronés ou ambigus sont en plus fournies. Selon un aspect plus particulier de l'invention, un train d'impulsions est généré durant une portion choisie au milieu d'un bit digital. Des circuits de compteurs bistables sont capables de répondre au train d'impulsions dans le but de générer des indications sur les états digitaux d'une pluralité de segments discontinus de la portion du milieu du bit digital. Des circuits logiques capables de répondre à la sortie des circuits de compteurs bistables indiquent l'état digital des bits digitaux bien définis et aussi indiquent la présence des bits digi taux ambigus. Pour mieux faire comprendre la présente invention et pour indiquer ses buts et ses avantages, référence est maintenant faite aux descriptions suivantes se rapportant aux dessins annexés, sur lesquels la figure 1 est un schéma en fonction du temps illus- trant l'échantillonnage de huit segments discontinus de la portion du milieu dtun bit digital la figure 2 est un bloc diagramme du système dZeva^ luation de bits digitaux de 1Pivetion - la figure 3 est une représentation sous forme de tableau du code digital Fourni par les circuits mémomisateurs montrés sur la figure 2 la figure 4 est un gaphique en fonction du temps illustrant une plural te de signal du système montré dans la figure 2 pendant l'évaluation d'un "bit un" type reçu ; la figure 5 est un graphique en fonction du temps illustrant la m!me échelle de temps que dans la figure 4 pendant l'évaluation d'un "bit zéro" type reçu ; et - la figure 6 est un graphique en fonction du temps utilisant la même échelle de temps que dans la figure 4 pendant l'évaluation d'un bit digital erroné type reçu. Sur la figure 1, on a illustré le procédé d'échantillonnage de l'invention. L'intervalle de temps appelé "Durée du BitW est l'intervalle moyen des bits digitaux transmis, La Durée du Bit est divisée en quatre quarts, avec seulement les deuxième et troisième quarts échantillonnés sur un intervalle appelé "Durée d'Echantillonnage" pour assurer l'utilisation de la meilleure portion du bit digital. Huit segments discontinus des deuxième et troisième quarts du bit digital sont échantillonnés selon 11 invention, avec indications de l'état digital mémorisé de chaque segment discontinu. Après l'échantillonnage de chacun des huit segments, la quantité digitale accumulée lors de la Durée d'Echantillonnage est déterminée par des circuits logiques selon un code digital choisi. Si la quantité accumulée est zéro ou un selon le code, le bit digital est identifié comme étant un véritable bit "zéro". Si la quantité accumulée est comprise entre deux et cinq selon le code, le bit digital est identifié comme étant un bit erroné ou ambigu et des instructions sont fournies aux circuits de réception pour ne pas tenir compte du bit. Si la quantité accumu lée est comprise entre deux et cinq selon le code, le bit digital est identifié comme étant un bit erroné ou ambigu et des instructions sont fournies aux circuits de réception pour ne pas tenir compte du bit. Si la quantité accumulée est six ou sept selon le code, le bit digital est identifié comme étant un véritable bit "un"O La figure 2 donne une illustration du système d'évaluation de bit de l'invention. Les signaux digitaux reçus à partir des moyens de communication, appelés REC 1, sont injectés à une entrée d'une porte NONE1 10.Le signal d'entrée complémentaire EEC 1 est injecté à une entrée d'une porte NONET 12. Les sorties des portes NON ET 10 et 12 sont injectées à une porte NON ET 14 à deux entrées. Un signal d'horloge 24 est injecté à une entrée d'un circuit "d'Echantillonnage Récepteur" 16, qui comprend un circuit flip-flop conventionnel. Un autre signal d'horloge , est aussi injecté dans une entrée du circuit d'Echantillonnage Récepteur 16. La sortie du circuit d'Schantil- lonnage- Récepteur 16 est injectée à l'entrée d'une porte NON ET 18 à trois entrées0 Un train d'impulsions est assi injecté à l'une des entrées de la porte NON ET 18. Une entrée t est injectée à une entrée de la porte NON ET 18 dans le but de terminer à volonté le processus du système d'évaluation. Les sorties des portes NON ET 14 et 18 sont injectées aux entrées dtun premier circuit mémorisateur bistable S1. La sortie du circuit mémorisateur S1 est injectée suivant le chemin 20 à la deuxième entrée de la porte NON ET 12. La sortie complémentaire S1 du circuit mémorisateur S1 est injectée à l'entrée d'un deuxième circuit mémorisateur S2 et aussi à l'une des entrées de la porte NON ER10 suivant le chemin 22. la sortie du circuit mémorisateur 52 est injectée à une entrée d'une porte NON ET 24. La sortie complémentaire 5 du circuit mémorisateur S2 est ré-injectée à une entrée du circuit mémorisateur S2 suivant le chemin 26. La sortie S2 est aussi injectée à l'entrée du troisième circuit mémorisateur S3. La sortie du circuit mémorisateur S3 est injectée à la deuxième entrée de la porte NON ET 24. La sortie complémentaire 53 est ré-injectée suivant le chemin 28 à l'entrée du circuit mémorisateur S3. Les circuits mémorisateurs S1, 52, S3 comprennent des circuits flip-flop conventionnels. La sortie de la port NON ET 24 est injectée sur une porte NON E! 90 pour fournir un signal de sortie EY1 qui indique l'état des bits digitaux bien définis contenus dans l'entrée REC 1. La sortie de la porte NON ET 24, appelé. tr, est injectée. par le chemin 32 à une entre de la porte NON B! 10. Un signal en fonction du temps (signal d'horloge) eus est appliqué suivant le chemin 34 à chacun des circuits mémorisateurs S1, 52 et S3 pour remettre à zéro les circuits à la fin-de chaque Durée du Bit. Un signal d'échantillonnage de bit appelé B5T, est in jecté sur les entrées des portes NON ET 36 et 380 La sortie du circuit mémorisateur S2 est injectée suivant le chemin 40 à une entrée de la porte NON ET 36. La sortie complémentaire E du circuit mémorisateur S2 est injectée suivant le chemin 42 à une entrée de la porte NON ET 38. La sortie du circuit mémorisateur S3 est injectée suivant le chemin 44 à une entrée de la porte NON ET 38, tandis que la sortie complémentaire S3 est injectée suivant le chemin 46 à une entrée de la porte NON ET 360 Les sorties des portes NON ET 36 et 38 sont injectées aux entrées d'une porte NON ET 50.La sortie de la porte 50 est injectée sur une porte NON ET%a sortie de la porte NON ET 50 fournit une indication de l'erreur de bit, ou d'ambiguité de bit, qui peut être injectée dans les circuits de réception pour empêcher le traitement d'un bit digital ambigu0 Les circuits mémorisateurs S1, 52 et S3 fonctionnent comme tn compteur digital X8 qui est avancé huit fois pendant chaque Durée d'Echantillonnage d'un bit digital. Après l'échan- tillonnage d'un bit digital, les sorties des circuits mémorisateurs SI, S2 et 53 présentent une quantité digitale accumulée qui indice l'état et la validité du bit digital échantillonné. La figure 3 illustre le code digital d'après lequel les circuits logiques déterminent l'état du bit digital à partir des sorties des circuits mémorisateurs. Si les sorties digitales accumulées de S3, S2 et S1 sont 000 ou 001, le système de la figure 2 indique un "bit zéro". Si les sorties digitales accumulées des circuits mémorisateurs sont 110 ou 111, le système donne une sortie indiquant un "bit un". Toute autre quantité digitale accumulée contraint le système à signaler une erreur de bit, en signalant ainsi que le Àit échantillonné en répons pas au critère de qualité choisi du système. Le fonctionnement du système représente à la figure 2 peut mieux être compris en se référant aux signaux représentés dans les figures 4, 6. En se référant à la figure 4, on verra que les signaux tracés sont pris sur la Durée du Bit, ou l'intervalle moyen d'un bit digital dans le système de communication. Le signal 7T comprend un train périodique deimpulsions, avec un taux d'impulsions de 16 impulsions par Durée du Bit0 Les signaux T4 et sont utilisés pour diviser chaque durée du bit en quatre quarts égaux. Quand le signal T4 d'entrée au circuit d'Echantillonnage Récepteur 16 est positif, le circuit d'Echantillonnage Récepteur 16 est à l'étant "un" et un signal positif est appliqué à l'entrée de la porte NON ET 18.Ce signal positif permet le passage du train d'impulsions T-r à travers la porte NON ET 18 pour fournir à l'entrée du circuit mémorisateur S1 le signal d'Avancement du Compteur. Quand le signal 4 est de nouveau positif, la sortie du circuit d'Echantillonnage Récepteur 16 est mise à zéro et le passage du signal 7T à travers la porte NON ET 18 est coupé. Ainsi, on verra qu'un signal d'Avancement du Compteur comprenant huit impulsions négatives est fourni pendant les deuxième et troisième quarts de chaque intervalle de Durée du Bit. Ce train d'impulsions d'Avancement du Compteur est utilisé pour faire marcher les circuits mémorisateurs S1, S2 et S3 montés en série, pour fournir un nombre digital du bit pendant la Durée d1Echan- tillonnage. Le signal échantillonné d'un bit, ST, est appliqué aux portes NON ET 36 et 38 une fois pendant chaque intervalle de Durée du Bit dans le but de déterminer la quantité digitale accumulée fournie par les circuits mémorisateurs S1, S2 et S3. Le signal EOB est appliqué une fois à chaque intervalle de Durée du Bit dans le but de remettre les circuits mémorisateurs S1, S2 et S3 à leurs états zéro pour permettre le comptage pendant le prochain intervalle de Durée du Bit. Chacun des signaux décrits ci-dessus se produit pendant chaque intervalle de Durée du Bit. Le signal d'entrée HEC 1 montré dans la figure 4 est un véritable "bit un" digital qui comprend une-impulsion positive s'étendant d'une manière substantielle sur la longueur de l'intervalle de la Durée du Bit. Au début de l'intervalle de la Durée du Bit, chacun des circuits mémorisateurs S1, S2 et S3 est initiallement à 1'étant zéro. Comme le signal REC 1 est positif, la sortie de la porte 14 est positive. Ainsi, sur la généra tion du premier front de montée positif des impulsions d'Avancement du Compteur, le circuit mémorisateur S1 est passé à l'état un" pour faire appliquer un signal positif de sortie sur lQen- trée de la porte NON ET 12 suivant le chemin 20.Cette boucle de retour du signal positif à travers les portes NON ET 12 et la fait que la sortie de la porte NON BU 14 revient à la masse, et par là contraint le circuit mémorisateur SI amasser à l'état zéro lors de la rencontre du prochain front de montée positif du train d'impulsions d'Avancement de Compteur. Le basculement à l'état "zéro" du circuit mémorisateur S1 rend positif le signal complémentaire , et par là fait basculer à l'état "un" le circuit mémorisateur S2. Le basculement à l'état "zéro" du circuit mémorisateur S1 fait supprimer aussi le signal positif appliqué au chemin 20, et par là faisant passer à 11 état positif la sortie de la porte NON ET 14. Ainsi, lors de la rencontre du troisième front de montée positif des impulsions d'Avancement du Compteur, le circuit mémorisateur Sî est de nouveau à l'état "un". Ainsi un signal positif est de nouveau appliqué au chemin 20, et par là faisant basculer à l'état "zéro" la sortie de la porte NON ET 14.Sur la rencontre du quatrième front de montée positif-du train d'impulsions d'Avancement du Compteur, le circuit mémorisateur S1 est mis à l'état "zéro", et de ce fait faisant ba-sculer à l'état "zéro" le circuit mémorisateur S2 et faisant basculer à l'état "un" le circuit mémorisateur 53. De la meme manière, la rencontre du sixième front de montée positif du train d'impulsions d'Avancement du Compteur fait basculer à l'état "zéro" le circuit mémorisateur S1, et le circuit mémorisateur S2 passe de nouveau à l'état "un". Le circuit mémorisateur S3 reste à l'état "un". Le compteur comprenant les circuits mémorsateurs S3, S2 et S1 produit alors un résultat digital de sortie 110, ou un résultat de 6. Selon le code montré dans la figure 3, un résultat digital accumulé 110 représente un "bit un"-- L'application des signaux positifs simultanés de sorties des circuits mémorisateurs 52 et S3 aux entrées de la porte NON ET 24 produit un signal positif RX1 venant de la porte NON ET 30, indiquant par là un "bit un" valable. Le signal RX1 fourni par la porte NON ET 24 est injecté suivant le chemin -52 à l'entrée de la porte NON ET 10, et par là maintient à "zéro" la sortie de la porte NON ET 14. Ceci emptche le circuit mémorisateur S1 d'avancer plus loin, puisque lî sys tme a dEji détecté un 'bit un". Aucun signal n'est fourni par la porte NON ET 50 d'erreur de bit ce qui indique un bit digital valable. Les circuits mémorisateurs S1, S2 et S3 sont remis à l'6tat "zéro" par la présence du signal périodique EOB, et le signal RX1 est terminé. Le système est alors pret pour le prochain cycle de Durée du Bit. La figure 5 illustre un intervalle de Durée de Bit suivant la même échelle de temps que dans la figure 4, dans lequel un signal HEC 1 représentatif d'un "bit zéro" valable est reçu par le système. Â cause du fait que le signal BEC 1 reste à la masse après les trois premiers fronts de montée positifs des impulsions d'Avancement de Compteur, les circuits mémorisateurs S1, S2 et S3 restent dans leurs états "zéro"0 Cependant, au quatrième front de montée positif des impulsions d'Avancement du Compteur, le signal REC 1 devient positif, et par conséquent le circuit mémorisateur S1 est passé à l'état "un".A cause du fait que le signal REC 1 retourne à la masse avant que ne se produise le prochain front de montée positif des impulsions d'Avancement du Compteur, le circuit mémorisateur S1 n'est pas remis à l'état "zéro", mais reste à l'état "un" jusqu'à ce qu'il soit basculé- à l'état "zéro" par le signal périodique 2 Quand le circuit mémorisateur S1 n1 est pas à l'état "zéro", les circuits mémorisateurs S2 et S3 ne passent pas à l'état "un" pendant ce cycle de Durée du Bit.Le signal RX1 et le signal d'erreur de bit restent à la masse sur tout le cycle de Durée du Bit, ce qui indique la présence d'un "bit zéro" valable. La quantité digitale accumulée des circuits mémorisateurs S3, S2 et S7 est 001, ce qui selon le code indiqué par la figure 3 indique un "bit zéro" valable. La figure 6 illustre des signaux suivant l'échelle de temps de la figure 4, dans lequel on peut concevoir le signal REC 1 comme un signal comprenant une combinaison ambigue d'états positifs et d'états mis à la masse. A la rencontre du premier front de montée positif du train d'impulsions d'Avancement du Compteur, le circuit mémorisateur S1 est mis à l'état un à cause du fait que l'entrée REC i est positive Le signal BEC 1 retourne à la masse avant que ne se produise le prochain front de montée positif du train d'impulsions de l'vancement de Compteur, et ainsi le circuit mémorisateur Si reste à l'état "un" jusqu'àu quatrième front de montée positif du train d'impulsions d'Avancement du Compteur, et au moment où le signal HEC 1 retourne à un état positif, Le circuit mémorisateur S1 est mis à "zéro" au quatrié- me front de montée positif des impulsions de l'Avancement du Compteur et le circuit mémorisateur 52 passe à l'état "un" de la manière décrite précédemment. Le signal HEC 1 retourne à la masse avant la présence du prochain front de montée positif du train d'impulsions d'Avancement du Compteur, et ainsi le circuit mémorisateur S1 reste à l'état "zéro" et le circuit mémorisateur S2 reste à l'état "un" jusqu'au huitième et dernier front de montée positif du train d'impulsions d'Avancement du Compteur. Le signal REC 1 retourne alors à l'état positif eft le circuit mémorisateur S1 passe à l'état "un". A la rencontre du signal échantillonnant un bit en fonction du temps, BST, les circuits mémorisateurs S1 et S2 sont à l'état "un", alors que le circuit mémorisateur S3 est à l'état "zéro". Les états des circuits mémorisateurs donnent un nombre digital accumulé de 011, qui selon le code montré à la figure 3, tombe dans la zone d'erreur de bit. Les sorties des circuits mémorisateurs S2 et S3 qui sont appliqués aux portes NON ET 36 et 38 provoquent ainsi une sortie d'erreur de bit à partir de la porte NON ET 50 lors du signal BST. Ce signal d'erreur de bit est appliqué aux circuits de communications du système afin d'indi- quer qu'un bit non valable, ou ambigu a été reçu. Les ctcuits mémorisateurs S1 et S2 sont remis à leurs états "zéro" par le signal périodique EUB. On voit ainsi que le système présent offre un circuit de détection ae bits digitaux simple, quoiqu'extrêmement efficace qui perfectionne grandement la sécurité de communication d'un système de communications en procédant à une analyse quantitative de tous les bits digitaux reçus On voit que si on le désire des portions plus grandes ou plus petites de Durée du Bit de chaque bit digital pourraient titre échantillonnées par le système, et que pour certaines utilisations, des nombres supérieurs ou inferieur3~å~~huit~segment3 de la Durera u Bit pourraient entre utilisés. Bien que des parties spécifiques de l'invention aient été décrites en détail, on verra que des changements et modifications variées peuvent titre apportés par ceux qui sont expérimentés en la matière, tout en restant dans le cadre de l'invention. - REVENDICATIONS i. Un mode de détection de bit digital comprenant : a) des moyens de déterminer les états digitaux d'une pluralité de segments discontinus d'un bit digital, et b) des moyens permettant de répondre aux dits états digitaux pour fournir une indication de l'état digital du bit digital. 2o Un mode de détection selon la revendication 1, compre nant en outre : des moyens d'échantillonner une portion du bit digital choisie à l'avance, seuls les états digitaux d'une pluralité de segments de ladite portion choisie à l'avance étant déterminés. 3. Un mode de détection selon la revendication 2, dans lequel ladite portion choisie à l'avance comprend les deux quarts du milieu du bit digital0 A Un mode de détection selon la revendication 2 compre nant en outre : les moyens de déterminer les états digitaux de huit segments successifs de ladite portion choisie à l'avancez Un mode de détection selon la revendication 2 et com prenant en outre des moyens sensîbloeaux dits états digitaux pour créer un signal erreur quand la qualité du bit digital ne satisfait pas un critère choisi à l'avance. 6. Un mode de détermination de l'état d'un bit digital comprenant a) des moyens d'échantillonnage pour créer des signaux d'échan tiollonnage pendant les portions choisies à l'avance des bits digitaux, b) des moyens de détection sensibles aux dits signaux d'échantil lonnage pour accumuler une quantité digitale représentative de l'état digital d'une pluralité de segments discontinus desdites portions choisies à l'avance des bits digitaux,et c) des moyens logiques sensibles à ladite quantité digitale pour créer des indications de l'état digital des bits digitaux vala bles et des indications d'erreur des bits digitaux ambigus0 7.Un mode de détermination selon la revendication 6, dans lequel lesdits moyens de détection comprennent : a) des moyens pour créer un train d'impulsions pendant lesdites portions choisies à l'avance des bits digitaux, et b) des moyens de comptage sensibles audit train d'impulsions et aux dites portions choisies à l'avance de bits digitaux pour créer ladite quantité digitale. 8* Un mode de détermination selon la revendication 7, dans lequel les dits moyens de comptage comprennent trois cir cuits bistables montés en série pour en accumuler séquentiellement aux sorties ladite quantité digitale. 90 Un mode de détermination selon la revendication 8, dans lequel lesdits moyens logiques comprennent : une porte NON ET ayant des entrées connectées à une paire desdits cir cuits bistables montés en série et une sortie pour créer un signal indicatif de l'état des bits digitaux valables. 10. Un mode de détermination selon la revendication 8, dans lequel lesdits moyens logiques comprennent : une paire de portes NON ET, chacune ayant des entrées reliées aux sorties d'une paire desdits circuits bistables, et une porte NON ET ayant des entrées reliées aux sorties de ladite paire de portes NON ET et ayant une sortie pour créer des indications des bits digitaux ambigus. il. Un mode de détermination selon la revendication 6, dans lequel lesdits moyens de détection accumulent séquentiellement une quantité digitale représentative des états digitaux des huit segments discontinus d'une portion au milieu d'un bit digitale 12. Un procédé pour évaluer un bit digital dans lequel a) on détermine l'amplitude d'une portion choisie à l'avance du bit digital, et b) on crée des signaux en réponse à ladite-amplitude, qui sont indicatifs de l'étant digital et de la quantité du bit digital. 13. Un procédé de détection de 11 état d'un bit digital dans lequel a) on crée des signaux représentatifs de l'état digital d'une pluralité des segments du bit digital, et b) on crée une indication de l'état du bit digital en réponse à la grandeupie la quantité digitale accumulée représentée par lesdits signaux. 14. Un procédé selon la revendication 13, dans lequel on crée en réponse aux dits signaux, une indication quand ltétat du bit digital ne peut pas etre déterminé avec une ceftitude pré-établie6 15. Un procédé selon la revendication 13, dans lequel ladite pluralité des segments comprend une porti-on choisie du milieu dudit bit digital. 16. Un procédé selon la revendication 13, dans lequel on crée en outre des signaux représentatifs de ltétat digital de huit segments discontinus d'une portion choisie du milieu dudit bit digital0