Brevet FR3077925A1 (20190816)

REVENDICATIONS1. Circuit intégré (9) comprenant : -une première puce (1) comportant un empilement d'un substrat (100), d'une couche d'interconnexion de début de ligne (101) et de couches d'interconnexion de fin de ligne (111-117) ; -une deuxième puce (2) comportant un empilement d'un substrat (200), d'une couche d'interconnexion de début de ligne (201) et de couches d'interconnexion de fin de ligne (211-216), les couches d'interconnexion de fin de ligne des première et deuxième puces étant en vis-à-vis ; -un réseau d'interconnexion (3) des première et deuxième puces, connecté respectivement à une couche d'interconnexion de fin de ligne (118) de niveau de métallisation le plus élevé de la première puce (1) et à une couche d'interconnexion de fin de ligne (216) de niveau de métallisation le plus élevé de la deuxième puce (2) ; Caractérisé en ce que : -la couche d'interconnexion de fin de ligne (118) de niveau de métallisation le plus élevé de la première puce (1) inclut un réseau de distribution de puissance ; -la couche d'interconnexion de fin de ligne (216) de niveau de métallisation le plus 20 élevé de la deuxième puce (2) est dépourvue de réseau de distribution de puissance.\n<CLM>\1\tCircuit intégré (9) selon la revendication 1, dans lequel le pas de gravure du niveau de métallisation le plus élevé de la première puce (1) est au moins le 25 double de celui du niveau de métallisation le plus élevé de la deuxième puce (2).\n<CLM>\1\tCircuit intégré (9) selon la revendication 1 ou 2, dans lequel la majeure partie de la surface de la première puce (1) est occupée par des portes logiques, et 30 dans lequel la majeure partie de la surface de la deuxième puce (2) est occupée par des cellules mémoire.\n<CLM>\1\tCircuit intégré (9) selon l'une quelconque des revendications précédentes, dans lequel le pas de gravure du réseau d'interconnexion (3) est au moins huit 35 fois supérieur au pas de gravure de la couche d'interconnexion de niveau de métallisation le plus bas de la première puce (1).\n<CLM>\1\tCircuit intégré (9) selon l'une quelconque des revendications précédentes, dans lequel le pas de gravure du réseau d'interconnexion (3) est égal au pas 40 de gravure de la couche d'interconnexion de fin de ligne de niveau de métallisation le plus élevé de la première puce (1). ICG011230 FR Depot Texte.docx 10\n<CLM>\1\tCircuit intégré (9) selon l'une quelconque des revendications précédentes, dans lequel la couche d'interconnexion de fin de ligne de niveau de métallisation le plus élevé de la deuxième puce (2) est configurée pour router des signaux logiques de composants électroniques de cette deuxième puce 5 (2).\n<CLM>\1\tCircuit intégré (9) selon l'une quelconque des revendications précédentes, dans lequel le pas de gravure de la couche d'interconnexion de fin de ligne de niveau le plus bas de la première puce (1) est choisi dans le groupe constitué 10 du 65nm, 40nm, 32nm, 28nm, 20nm, 14nm, 10nm, et 7 nm.\n<CLM>\1\tCircuit intégré (9) selon l'une quelconque des revendications précédentes, comprenant en outre une couche de liaison hybride (5) disposée entre le réseau d'interconnexion (3) et la deuxième puce (2). 15 ICG011230 FR Depot Texte.docx