Brevet FR3073667A1 (20190517)

REVENDICATIONS1. Procédé de réalisation d'un circuit intégré doté de plusieurs niveaux (N1, N2) superposés de transistors, le procédé comprenant : - prévoir une structure dotée d'un ou plusieurs transistors (TH, T16) d'un niveau inférieur (N1) recouvert(s) par une couche isolante (203) elle-même recouverte d'un empilement comprenant au moins une première couche semi-conductrice dopée (14) selon un dopage d'un premier type, N ou P et au moins une deuxième semi-conductrice couche dopée (16) selon un dopage d'un deuxième type, P ou N, opposé audit premier type, la première couche semi-conductrice dopée (14) et la deuxième couche semi- conductrice dopée (16) étant superposées et en contact l'une de l'autre, - graver l'empilement de sorte à former sur la couche isolante (203) au moins un premier bloc (20a) et au moins un deuxième bloc (20b) disjoint du premier bloc (20a), puis, - retirer dans au moins une zone donnée du deuxième bloc (20b) la deuxième couche semi-conductrice dopée (16) donnée tout en conservant dans cette zone donnée la première couche semi-conductrice dopée (14), - former une première grille (32a) d'un premier transistor (T21) agencée sur la deuxième couche semi-conductrice dopée du premier bloc (20a) et une deuxième grille (32b) d'un deuxième transistor agencée sur la première couche semi-conductrice dopée du deuxième bloc (20b).\n<CLM>\1\tProcédé selon la revendication 1, comprenant en outre la formation de contacts (41a, 42a) de source et de drain du premier transistor (T21) sur la deuxième couche semi-conductrice dopée (16) de part et d'autre de la première grille (32a) et de contacts (41b, 42b) de source et de drain du deuxième transistor (T22) sur la première couche semi-conductrice dopée (14) de part et d'autre de la deuxième grille (32b). 22\n<CLM>\1\tProcédé selon l'une des revendications 1 ou 2, dans lequel la deuxième couche semi-conductrice dopée (16) est entièrement retirée dans ledit deuxième bloc (20b). 5\n<CLM>\1\tProcédé selon l'une des revendications 1 à 3, dans lequel, préalablement à la formation de la première grille (32a), on forme des bouchons isolants (25') de part et d'autre de la première couche semi-conductrice dopée (14), les bouchons isolants (25') étant configurés de sorte à isoler électriquement la première grille (32a) de la première couche dopée (14). 10\n<CLM>\1\tProcédé selon la revendication 1, dans lequel après gravure de l'empilement de sorte à former le premier bloc (20a) et le deuxième bloc (20b), on forme sur le deuxième bloc (20b) une grille sacrificielle (62) et des espaceurs isolants (65) de part et d'autre de la grille sacrificielle, 15 le procédé comprenant en outre : - retrait de la grille sacrificielle (62) de sorte à dévoiler la deuxième couche semi-conductrice dopée (16) dans le deuxième bloc (20b), le retrait de la deuxième couche semi-conductrice dopée dans le deuxième bloc (20b) étant ensuite effectué par gravure entre les espaceurs isolants (65), 20 puis, après ce retrait : - formation d'une grille (72) de remplacement sur le deuxième bloc (20b).\n<CLM>\1\tProcédé selon l'une des revendications 1 à 5, dans lequel après 25 gravure de l'empilement de sorte à former le premier bloc (20a) et le deuxième bloc (20b), on forme sur le premier bloc (20a) une grille sacrificielle (62) et des espaceurs isolants (65) de part et d'autre de la grille sacrificielle, le procédé comprenant en outre : - retrait de la grille sacrificielle de sorte à dévoiler le premier bloc (20b), 23 - retrait de la première couche semi-conductrice dopée dans le premier bloc (20a) par gravure entre les espaceurs isolants (65), - formation d'une grille (72) de remplacement sur le premier bloc (20a). 5\n<CLM>\1\tProcédé selon l'une des revendications 5 ou 6, comprenant en outre, la formation de contacts de source et de drain enrobants (81a, 81b) sur le premier bloc et/ou sur le deuxième bloc, lesdits contacts enrobants étant disposés chacun en contact avec la première couche semi-conductrice dopée (14) et avec la deuxième couche semi-conductrice dopée (16). 10\n<CLM>\1\tProcédé selon l'une des revendications 1 à 7, dans lequel l'empilement est formé par report sur la couche isolante (203).\n<CLM>\1\tProcédé selon l'une des revendications 1 à 8, dans lequel 15 l'empilement est formé d'une ou plusieurs couches semi-conductrices dopées en un premier matériau semi-conducteur et d'une ou plusieurs couches semi-conductrices dopées en un deuxième matériau semi-conducteur, le retrait dans la zone donnée du deuxième bloc étant effectué par gravure sélective du premier matériau semi-conducteur vis-à-vis du deuxième matériau semi-conducteur. 20\n<CLM>\1\tProcédé selon la revendication 9, le procédé comprenant en outre un retrait dans une région du premier bloc des couches semi-conductrices dopées à base du deuxième matériau semi-conducteur vis-à-vis du premier matériau semi-conducteur. 25\n<CLM>\1\tProcédé selon l'une des revendications là 10, dans lequel : la première couche semi-conductrice dopée (14) est en silicium dopé N et la deuxième couche semi-conductrice est en silicium germanium dopé P, ou la première couche semi-conductrice dopée (14) est en silicium germanium dopé P et la deuxième couche semi-conductrice dopée (16) est en silicium dopé N. 24\n<CLM>\1\tDispositif microélectronique à transistors répartis sur plusieurs niveaux superposés comprenant : - une structure dotée d'un ou plusieurs transistors (TH, T16) d'un niveau inférieur (N1) recouvert(s) par une couche isolante (203), 5 - un deuxième niveau de transistors sans jonction de type P et N agencés sur la couche isolante, le deuxième niveau comportant : - un premier transistor sans jonction formé dans un premier bloc semiconducteur (20a) comprenant un empilement d'au moins une première couche semiconductrice dopée (14) selon un dopage d'un premier type, N ou P et au moins une 10 deuxième semi-conductrice couche dopée (16) selon un dopage d'un deuxième type, P ou N, opposé audit premier type de dopage, le premier transistor (T21) ayant une électrode de grille (32a) de commande d'une région de canal s'étendant dans la deuxième couche semiconductrice dopée, - un deuxième transistor sans jonction formé dans un deuxième bloc 15 semi-conducteur (20a) disjoint du premier bloc et comprenant ladite première couche semi-conductrice dopée (14), le deuxième transistor (T22) ayant une grille (32a) de commande d'une région de canal s'étendant dans ladite première couche semi-conductrice dopée. 20\n<CLM>\1\tDispositif selon la revendication 12, le premier transistor (T21) comprenant en outre des contacts (41a, 41b) de source et de drain sur la deuxième couche semi-conductrice dopée (16), le deuxième transistor (T22) comprenant des contacts (42a, 42b) de source et de drain sur la première couche semi-conductrice dopée (14). 25\n<CLM>\1\tDispositif selon l'une des revendications 12 ou 13, le premier transistor (T21) ayant une région de canal, en forme d'ilot ou en forme d'au moins une ailette, constitué de ladite deuxième couche semi-conductrice, le deuxième transistor (T22) ayant une région de canal en forme d'ilot ou en forme d'au moins une ailette, constituée de ladite première couche semi-conductrice. 25\n<CLM>\1\tDispositif selon la revendication 14, le premier transistor et/ou le deuxième transistor ayant des contacts de source et de drain enrobants et disposés chacun en contact avec la première couche semi-conductrice dopée (14) et avec la deuxième couche semi-conductrice dopée (16).