Brevet FR3069373A1 (20190125)

REVENDICATIONS1. Circuit intégré comprenant : - un substrat ; - une couche d'isolant enterré ; - au moins un transistor nMOS comprenant une couche de matériau semi-conducteur disposée au-dessus de ladite couche d'isolant enterré ; - au moins un transistor pMOS comprenant une couche de matériau semi-conducteur disposée au-dessus de ladite couche d'isolant enterré ; - au moins un plan arrière semi-conducteur pouvant être dopé ou métallique disposé au-dessus du substrat et en dessous de la couche d'isolant enterré, ledit plan enterré étant commun audit transistor nMOS et audit transistor pMOS ; - au moins un isolant de grille et une grille commune audit transistor nMOS et audit transistor pMOS et située au dessus du canal de ces transistors et en regard dudit plan arrière, la surface du plan arrière recouvrant au moins la surface de la grille en projection verticale ; - ledit transistor nMOS étant séparé dudit transistor pMOS par une isolation définie entre ladite couche de matériau semiconducteur dudit transistor nMOS et ladite couche de matériau semi-conducteur dudit transistor pMOS, ladite isolation étant située dans ladite couche d'isolant enterré et en contact avec ledit plan arrière ; - au moins un contact partagé contactant électriquement ladite grille commune et ledit plan arrière commun, ledit contact partagé traversant la couche d'isolant enterré ou ladite isolation.\n<CLM>\1\tCircuit intégré selon la revendication 1, dans lequel ledit contact partagé est situé entre ledit transistor nMOS et ledit transistor pMOS. 18\n<CLM>\1\tCircuit intégré selon l'une des revendications 1 ou 2, dans lequel le plan enterré est défini dans une région semiconductrice dopée dite caisson, de type opposé à celui dudit plan arrière, ledit plan arrière étant semi-conducteur dopé. 5\n<CLM>\1\tCircuit intégré selon l'une des revendications 1 à 3, comprenant plusieurs transistors nMOS, plusieurs transistors pM0S, des lignes arrière communes entre un transistor nMOS et un transistor pM0S, lesdites lignes 10 arrière étant en regard desdites grilles communes et étant séparées par un diélectrique.\n<CLM>\1\tCircuit intégré selon l'une des revendications 1 à 4, dans lequel, le contact partagé comprend un contact intégré dans au moins ledit 15 plan arrière ou des contacts intégrés dans lesdites lignes arrière, pouvant être en Tungsten ou en Cuivre.\n<CLM>\1\tCircuit intégré selon l'une des revendications 1 à 5, comprenant au moins une région d'isolation profonde présentant une limite inférieure plus 20 basse que la limite basse dudit plan arrière en périphérie dudit plan arrière ou desdites lignes de arrière, la région située entre au moins le transistor nMOS et au moins le transistor pMOS présentant une région d'isolation peu profonde, avec une limite basse moins basse que la limite basse dudit plan arrière ou desdites lignes arrière. 25\n<CLM>\1\tCircuit intégré selon l'une des revendications 1 à 6, comprenant plusieurs transistors connectés à un même plan arrière.\n<CLM>\1\tCircuit intégré selon l'une des revendications 1 ou 7, 30 comprenant un diélectrique pouvant être de l'oxyde, situé en dessous dudit plan arrière.\n<CLM>\1\tCircuit intégré selon la revendication 8, dans lequel ledit plan arrière recouvre l'ensemble de la grille supérieure et une partie de la source 35 ou du drain. 19\n<CLM>\1\tCircuit intégré selon la revendication 8, comprenant au moins un niveau inférieur présentant au moins un transistor situé en dessous dudit diélectrique situé en dessous dudit plan arrière. 5\n<CLM>\1\tProcédé de fabrication d'un circuit intégré selon l'une des revendications 1 à 10, comprenant : - la réalisation des sources, drains et grilles d'un ou plusieurs transistors nMOS et d'un ou plusieurs transistors pMOS ; 10 - la réalisation d'au moins un plan arrière ou de lignes arrière, enterré(es) au dessus du substrat ; - la réalisation des contacts de source et de drain d'au moins le transistor nMOS et d'au moins le transistor pMOS ; - la réalisation d'un ou plusieurs contact(s) partagé(s) pour 15 contacter les grilles et le plan arrière ou les grilles et les lignes arrière.\n<CLM>\1\tProcédé de fabrication selon la revendication 11, dans lequel la réalisation des sources, drains et grilles des transistors est suivie : 20 - du dépôt d'une couche d'arrêt à la gravure pour les contacts (couche CESL) pouvant être en nitrure à la surface desdits sources, drains et grilles, et d'une couche de diélectrique d'oxyde; - de la réalisation des contacts de source et de drain ; 25 - des dépôts successifs d'au moins : une couche d'arrêt à la gravure pour les contacts (CESL) pouvant être de nitrure, d'une couche d'oxyde, d'une couche de résine ; - des opérations de gravure desdites couches déposées pour définir une ou des ouverture(s) de contact partagé débouchant 30 sur au moins une partie desdites grilles et sur le plan arrière ou des ouvertures de contacts partagés débouchant sur au moins une partie desdites grilles et des lignes arrière ; - le remplissage de ladite ou desdites ouvertures par un au moins un matériau conducteur électrique pour définir ledit ou lesdits contact(s) partagé(s). 20\n<CLM>\1\tProcédé de fabrication d'un circuit intégré selon l'une des revendications 11 à 12, comprenant : - la réalisation des sources, drains et grilles des transistors nMOS 5 et pMOS ; - la réalisation d'un ou des contact(s) intégrés audit plan arrière ou auxdites lignes arrière et d'une ou plusieurs ouvertures primaire(s) dans la couche d'isolant enterré au dessus dudit ou desdits contact(s) de plan arrière intégré(s) ; 10 - le dépôt d'une couche (CESL) au dessus des sources, drains, grilles et dans ladite ouverture primaire ; - la réalisation des contacts source et drain ; - la réalisation du ou des contact(s) partagé(s) à la surface dudit ou desdits contact(s) intégrés. 15\n<CLM>\1\tProcédé de fabrication selon la revendication 13, comprenant les étapes suivantes : - des dépôts successifs d'au moins : une couche d'arrêt à la gravure pour les contacts (CESL) pouvant être de nitrure, d'une 20 couche d'oxyde, d'une couche de résine ; - des opérations de gravure desdites couches déposées pour définir au moins une ouverture de contact partagé débouchant sur au moins une partie de ladite grille et sur le plan arrière ou des ouvertures de contact partagé débouchant sur les grilles et 25 sur les lignes arrière ; - le remplissage de ladite ou desdites ouverture(s) par au moins un matériau conducteur électrique, pour définir le(s) contact(s) partagé(s). 30\n<CLM>\1\tProcédé de fabrication selon la revendication 14, comprenant : - la réalisation d'un plan arrière ou de lignes arrière par implantation au travers d'un masque à la surface des couches actives de matériau semi-conducteur des transistors nMOS et 35 pMOS , suivie par les étapes de : 21 - la réalisation des sources, drains et grilles d'au moins le transistor nMOS et d'au moins le transistor pMOS ; - la réalisation des contacts de source et de drain d'au moins le transistor nMOS et du transistor pMOS ; 5 - la réalisation du contact(s) partagé(s) pour contacter la grille et le plan arrière ou les grilles et les lignes arrière.\n<CLM>\1\tProcédé de fabrication selon l'une des revendications 11 à 15, comprenant la réalisation d'une couche de diélectrique enterrée située en 10 dessous dudit plan arrière.