Brevet FR3069377A1 (20190125)

REVENDICATIONS1. Circuit intégré comportant au moins un transistor MOS (Tl) situé dans et sur un substrat semi-conducteur (SB) et ayant une région de drain (11), une région de source (13) et une région de grille (14), la région de grille comportant une première région (16) isolée de et située au-dessus du substrat et une deuxième région (18) isolée de et située au-dessus de la première région, la première région (16) ayant une première longueur (L16) comptée dans la direction drain source et la deuxième région (18) ayant une deuxième longueur (L18) comptée dans la direction drain source, la première longueur (L16) étant plus grande que la deuxième longueur (L18), la première région (16) débordant longitudinalement dans la direction drain source au moins d'un côté de la deuxième région (18) au-dessus d'au moins l'une des régions de source et de drain.\n<CLM>\1\tCircuit intégré selon la revendication 1, dans lequel la première région (16) a une hauteur uniforme.\n<CLM>\1\tCircuit intégré selon la revendication 1, dans lequel la première région (16) possède une zone centrale (22) ayant la deuxième longueur (L18) et au moins une marche (23) saillant de la zone centrale (22), la somme de la longueur de la zone centrale (22) et de la longueur (L20) de la marche étant égale à la première longueur (L16).\n<CLM>\1\tCircuit intégré selon l'une des revendications précédentes, dans lequel la première région (16) déborde du côté de la région de drain.\n<CLM>\1\tCircuit intégré selon l'une des revendications précédentes, dans lequel la première région (16) déborde du côté de la région de source et du côté de la région de drain.\n<CLM>\1\tCircuit intégré selon la revendication 5, dans lequel les parties débordantes de la première région (16) sont dimensionnellement identiques.\n<CLM>\1\tCircuit intégré selon l'une quelconque des revendications précédentes, dans lequel la région de grille (14) comporte sur ses flancs des régions latérales isolantes (19) recouvrant la première région (16) et la deuxième région (18). 14\n<CLM>\1\tCircuit intégré selon l'une quelconque des revendications précédentes, dans lequel la première région (16) déborde au moins d'un côté d'une longueur de débordement (L20), et la distance (D) entre l'extrémité (EPFI) du profil de dopage (PFI) de la région de 5 source (13) ou de drain (11) située sous la première région (16) et l'extrémité (E20) de la partie débordante (20) de la première région est supérieure à ladite longueur de débordement (L20).\n<CLM>\1\tCircuit intégré selon l'une quelconque des revendications précédentes, dans lequel les deux régions (16,\n<CLM>\1\tsont connectées 10 entre elles.\n<CLM>\1\tCircuit intégré selon l'une des revendications précédentes, comprenant en outre au moins un point-mémoire, comprenant au moins une cellule-mémoire (CEL) comportant un transistor d'état (TGF) ayant une grille flottante (GF) et une grille de commande (CG), un 15 transistor de sélection de ligne de bit (TSBL) connecté au transistor d'état et configuré pour être couplé à une ligne de bit et un transistor de sélection de grille de commande (TSCG) connecté à la grille de commande et configuré pour être couplé à une ligne de commande de grille (CGT), dans lequel l'un au moins des transistors de sélection est 20 ledit transistor MOS ayant ladite première région (16) débordant de ladite deuxième région (18).\n<CLM>\1\tProcédé de réalisation d'un transistor MOS, dans et sur un substrat semi-conducteur (SB), comprenant une formation au-dessus du substrat d'une région de grille (14) isolée comportant une première 25 région (16) isolée et une deuxième région (18) isolée située au-dessus de la première région, la première région (16) débordant au moins d'un côté de la deuxième région (18) et une implantation tiltée de dopants (IMP) dans le substrat (SB) à travers la région de grille (14) de façon à former des régions de source (13) et de drain (11) du transistor. 30\n<CLM>\1\tProcédé de réalisation d'un transistor MOS selon la revendication 11, dans lequel la formation de la région de grille (14) comporte une formation sur le substrat d'une première couche diélectrique (25), une formation sur la première couche diélectrique d'une première couche de matériau de grille (26), une gravure (GR1) - 15 au moins partielle de la première couche de matériau de grille de façon à former la première région (16), une formation d'une deuxième couche de diélectrique (17) sur la structure obtenue à l'étape précédente, une formation sur la structure obtenue à l'étape précédente 5 d'une deuxième couche de matériau de grille (29), et une gravure (GR2) de la deuxième couche de matériau de grille de façon à former la deuxième région (18).