Brevet FR3074604A1 (20190607)

REVENDICATIONS1. Dispositif de memoire statique a acces aleatoire comprenant une matrice memoire dotee d'au moins une colonne (COL1) formee d'une pluralite de cellules (C11, CO memoires SRAM chacune desdites cellules comprenant : - un premier nceud (T) de stockage d'information logique et un deuxierne nceud de stockage (F) d'information logique complementaire, - un premier transistors d'acces (TAT) au premier nceud de stockage et un deuxierne transistor d'acces (TAO au deuxieme nceud de stockage, le premier transistor d'acces et le deuxierne transistor d'acces etant respectivement connectes a une premiere ligne de bit (BLT) et a une deuxierne ligne (BLF), la premiere ligne de bit et la deuxierne ligne de bit etant partagee par lesdites cellules de ladite colonne, le dispositif etant dote en outre d'un circuit d'effacement de la memoire configure pour consecutivement a une reception d'un signal d'effacement (ERASE), rendre passant les transistor d'acces desdites cellules et connecter entre elles la premiere ligne de bit (BLT) et la deuxierne ligne de bit (1314).\n<CLM>\1\tDispositif selon la revendication 1, le circuit d'effacement etant dote d'au moins un premier element commutateur (12), en particulier une premiere porte de passage, configure pour alternativement connecter entre elles et &connecter ('une de l'autre la premiere ligne de bit (BLT) et la deuxierne ligne de bit (BLF), ('element commutateur (12) etant commando par le signal d'effacement (ERASE) et etant agence entre une extremite de ladite colonne (COL1) de cellule et une portion d'un circuit peripherique (10) a ladite matrice, ledit circuit peripherique etant dote d'un amplificateur de lecture (SA) et/ou d'un pilote d'operations de lecture et/ou d'ecriture.\n<CLM>\1\tDispositif selon la revendication 2, le circuit d'effacement etant dote en outre d'autres elements commutateurs (14, 16), en particulier d'une deuxierne porte de passage (14) et d'une troisierne porte de passage (16), commandos par le signal d'effacement (ERASE), et configures pour, consecutivement a une reception du signal 16 d'effacement, &connecter respectivement la premiere ligne de bit (BLT) et la deuxierne ligne de bit (BLF) de ladite portion de circuit peripherique (10).\n<CLM>\1\tDispositif selon l'une des revendications 1 a 3, comprenant une ou 5 plusieurs lignes d'alimentation (18) pour fournir un potentiel d'alimentation (VDD) a ladite pluralite de cellules (C11, CO memoires SRAM, ledit circuit d'effacement etant configure pour, consecutivement a la reception du signal d'effacement, laisser flottantes ou mettre en haute impedance lesdites une ou plusieurs lignes d'alimentation (18). 10\n<CLM>\1\tDispositif selon l'une des revendications 1 a 4, dans lequel la matrice memoire est alimentee par un circuit d'alimentation apte a delivrer un potentiel d'alimentation (VDD) a au moins une ligne d'alimentation (18) partagee par une pluralite de cellules donnees, ledit circuit d'effacement etant dote en outre d'un element interrupteur (19) commande par le signal d'effacement (ERASE) et configure pour, 15 consecutivement a une reception d'un signal d'effacement, &connecter ladite ligne d'alimentation (18) dudit circuit d'alimentation.\n<CLM>\1\tDispositif selon la revendication 5, ladite pluralite de cellules donnees appartenant a la dite colonne (COL1). 20\n<CLM>\1\tDispositif selon l'une des revendications 1 a 6, dans lequel la matrice memoire est associee a un controleur peripherique (CTL) pour la gestion de processus de lecture et d'ecriture, le circuit d'effacement comprenant en outre des moyens ou un element de circuit integre(s) audit controleur (CTL) et dotes d'un inverseur 25 (31), les moyens ou ('element de circuit integre(s) etant configures pour appliquer le signal d'effacement et un signal complementaire dudit signal d'effacement.\n<CLM>\1\tDispositif selon l'une des revendications 1 a 7, dans lequel la matrice est agencee en outre en rangees (LIN1,...,LINN) d'une ou plusieurs cellules SRAM et dans lequel une pluralite de ligne de mot (WL) sont connectees respectivement a ladite 17 pluralite de cellules memoires SRAM de la dite colonne (COLA chaque ligne mot permettant lorsqu'elle est activee de selectionner la ou les cellules memoires d'une rangee donnee de cellules SRAM parmi lesdites rangees de cellules SRAM, le circuit d'effacement comprenant en outre des moyens d'activation (21,\n<CLM>\1\tsimultanee desdites 5 lignes de mots pour effectuer une activation simultanee des lignes de mot de maniere a effectuer une selection simultanee desdites rangees de cellules SRAM.\n<CLM>\1\tDispositif selon la revendication 8, dans lequel les moyens d'activation de ligne de mots comportent une pluralite de transistors (22) disposes 10 respectivement a differents etages d'un decodeur de lignes (RDEC), lesdits transistors (22) ayant une electrode de grille commandee par le signal d'effacement (ERASE).\n<CLM>\1\tDispositif selon la revendication 9, dans lequel le decodeur de lignes (RDEC) est dote de portes logiques dynamiques (DLG) et dans lequel la matrice 15 memoire est associee a un controleur peripherique (CTL) pour la gestion de processus de lecture et d'ecriture, le circuit d'effacement comprenant des moyens pour delivrer un signal de cadencement des portes logiques dynamiques et formant un OU logique entre un signal d'horloge interne au decodeur de lignes et le signal d'effacement ERASE.