Brevet FR3073079A1 (20190503)

REVENDICATIONS1. Procédé de fabrication d'un composant électronique (2) à doubles boîtes quantiques (2) et doubles grilles, comprenant la fourniture d'un substrat (10) surmonté d'un empilement d'une couche de matériau semi-conducteur (12) et d'une couche de matériau diélectrique (14) formée au-dessus de la couche de matériau semi-conducteur, comprenant les étapes de : -formation d'un masque sur la couche de matériau diélectrique ; -gravure de la couche de matériau diélectrique (14) et de la couche de matériau semi-conducteur (12) selon le motif du masque, de façon à former un empilement d'un nanofil semiconducteur (120) et d'un masque dur de diélectrique (140) ; -déposer un matériau de grille pleine plaque ; -réaliser une planarisation, jusqu'à atteindre le masque dur de diélectrique (140), de façon à former des première et deuxième grilles (131,\n<CLM>\1\tisolées électriquement l'une de l'autre de part et d'autre desdits nanofils.\n<CLM>\1\tProcédé de fabrication selon la revendication 1, comprenant en outre une étape de gravure sélective d'une partie de la largeur du masque dur de diélectrique (140) par rapport au nanofil semi-conducteur (120), préalablement à ladite étape de dépôt de matériau de grille.\n<CLM>\1\tProcédé de fabrication selon la revendication 2, dans lequel ladite gravure partielle est mise en oeuvre de sorte que le masque dur de diélectrique (140) présente de part et d'autre un retrait d'au moins 2 nm par rapport au nanofil (120).\n<CLM>\1\tProcédé de fabrication selon la revendication 3, dans lequel ladite gravure partielle est mise en oeuvre de façon à réduire la largeur du masque dur de diélectrique (140) d'au moins 2 nm.\n<CLM>\1\tProcédé de fabrication selon la revendication 2 ou 3, dans lequel ladite gravure partielle rend l'empilement du masque dur de diélectrique (140) et du nanofil semi-conducteur (120) dissymétriques par rapport à un plan vertical incluant la direction longitudinale de ces nanofils.\n<CLM>\1\tProcédé de fabrication selon l'une quelconque des revendications précédentes, dans lequel ledit nanofil semiconducteur (120) est formé en alliage de Silicium, le procédé comprenant une étape de formation d'une couche d'oxyde thermique (15) par oxydation thermique de la partie supérieure ICG011142 FR Depot Texte.docx 16 de la couche de matériau semiconducteur (12) avant le dépôt de la couche de matériau diélectrique (14).\n<CLM>\1\tProcédé de fabrication selon l'une quelconque des revendications 5 précédentes, dans lequel ledit nanofil semiconducteur (120) est formé en alliage de Silicium, le procédé comprenant une étape de formation d'une couche d'oxyde thermique (152) par oxydation thermique des bords du nanofil semiconducteur (120) avant le dépôt du matériau de grille. 10\n<CLM>\1\tProcédé de fabrication selon l'une quelconque des revendications précédentes, dans lequel ladite couche de matériau semi-conducteur fournie (12) est disposée sur un substrat (10) de type Silicium sur isolant. 15\n<CLM>\1\tProcédé de fabrication selon la revendication 8, comprenant une étape de connexion électrique d'un circuit de polarisation audit substrat (10).\n<CLM>\1\tProcédé de fabrication selon l'une quelconque des revendications précédentes, dans lequel ledit matériau de grille déposé comprend du 20 Polysilicium dopé.\n<CLM>\1\tProcédé de fabrication selon l'une quelconque des revendications précédentes, dans lequel ledit nanofil semiconducteur (120) formé présente une largeur comprise entre 8 et 30 nm. 25 ICG011142 FR Depot Texte.docx