Brevet FR3071116A1 (20190315)

REVENDICATIONS1. Dispositif électronique (100) comportant au moins : - une résistance de référence (105) ; - deux premières bornes (102,\n<CLM>\1\tentre lesquelles la résistance de référence (105) est reliée, et deux deuxièmes bornes (106,\n<CLM>\1\tentre lesquelles une valeur modifiée de l'impédance de la résistance de référence (105) est destinée à être obtenue ; - un premier circuit (110,\n<CLM>\1\tapte à appliquer entre les deux deuxièmes bornes (106,\n<CLM>\1\tune tension sensiblement égale à celle se trouvant entre les deux premières bornes (102,\n<CLM>\1\t; - un deuxième circuit (114, 120, 126,\n<CLM>\1\tapte à faire circuler entre les deux deuxièmes bornes (106,\n<CLM>\1\tun deuxième courant dont la valeur correspond à une fraction d'un premier courant destiné à circuler dans la résistance de référence (105) entre les deux premières bornes (102, 104).\n<CLM>\1\tDispositif (100) selon la revendication 1, dans lequel le deuxième circuit (114, 120, 126,\n<CLM>\1\tcomporte au moins un premier transistor FET (116) dont la source et le drain sont chacun reliés à l'une des deux deuxièmes bornes (106,\n<CLM>\1\tet dont la grille est apte recevoir un potentiel électrique issu du deuxième circuit (114, 120, 126,\n<CLM>\1\tet dont la valeur dépend de celle du premier courant.\n<CLM>\1\tDispositif (100) selon la revendication 2, dans lequel le deuxième circuit (114, 120, 126,\n<CLM>\1\tcomporte au moins : - un premier miroir de courant (114) comprenant au moins le premier transistor FET (116) et un deuxième transistor FET (118) ; - un deuxième miroir de courant (120) comprenant au moins des troisième et quatrième transistors FET (122,\n<CLM>\1\t; dans lequel les premier et deuxième transistors FET (116,\n<CLM>\1\tsont de type différent de celui des troisième et quatrième transistors FET (122, 124), et dans 23 lequel les premier et deuxième transistors FET (116,\n<CLM>\1\tont des canaux de dimensions différentes l'un par rapport à l'autre et/ou les troisième et quatrième transistors FET (122,\n<CLM>\1\tont des canaux de dimensions différentes l'un par rapport à l'autre. 5\n<CLM>\1\tDispositif (100) selon la revendication 3, dans lequel : - le drain du quatrième transistor FET (124) est relié à l'une des deux premières bornes (102) ; - le drain du troisième transistor FET (122) est relié au drain du deuxième transistor FET (118) ; 10 - la source du deuxième transistor FET (118) est reliée à l'autre des deux premières bornes (104).\n<CLM>\1\tDispositif (100) selon la revendication 4, dans lequel le deuxième circuit (114, 120, 126,\n<CLM>\1\tcomporte en outre au moins un troisième miroir de courant 15 (126,\n<CLM>\1\tinterposé entre le drain du troisième transistor FET (122) et le drain du deuxième transistor FET (118).\n<CLM>\1\tDispositif (100) selon l'une des revendications précédentes, dans lequel le premier circuit (110,\n<CLM>\1\tcomporte au moins un premier amplificateur 20 opérationnel (110) comprenant une première entrée reliée à l'une des deux premières bornes (102), une deuxième entrée reliée à l'une des deux deuxièmes bornes (106), et une sortie reliée au deuxième circuit (114, 120).\n<CLM>\1\tDispositif (100) selon l'une des revendications 3 à 5 et selon la 25 revendication 6, dans lequel : - une sortie du premier amplificateur opérationnel (110) est reliée aux sources des troisième et quatrième transistors FET (122, 124), les grilles des troisième et quatrième transistors FET (122,\n<CLM>\1\tsont reliées au drain du quatrième transistor FET (124), et la première entrée du premier amplificateur opérationnel (110) correspond à 30 une entrée inverseuse, ou 24 - la sortie du premier amplificateur opérationnel (110) est reliée aux grilles des troisième et quatrième transistors FET (122, 124), les sources des troisième et quatrième transistors FET (122,\n<CLM>\1\tsont aptes à recevoir un potentiel électrique de référence, et la première entrée du premier amplificateur opérationnel (110) correspond 5 à une entrée non inverseuse.\n<CLM>\1\tDispositif (100) selon l'une des revendications 6 ou 7, dans lequel le premier circuit (110,\n<CLM>\1\tcomporte en outre un deuxième amplificateur opérationnel (112) comprenant une entrée reliée à l'autre des deux deuxièmes bornes (108) et une 10 sortie reliée à l'autre des deux premières bornes (104), ou dans lequel l'autre des deux premières bornes (104) est reliée à l'autre des deux deuxièmes bornes (108).\n<CLM>\1\tDispositif (100) selon l'une des revendications précédentes, comportant en outre, lorsque le deuxième circuit (114, 120, 126,\n<CLM>\1\tcomporte un 15 nombre n de miroirs de courant (114, 120, 126), avec n nombre entier impair supérieur ou égal à 3, au moins un troisième amplificateur opérationnel (132) interposé entre la sortie du premier amplificateur opérationnel (110) et le deuxième miroir de courant (120). 20\n<CLM>\1\tDispositif (100) selon l'une des revendications précédentes, comportant en outre plusieurs impédances de référence (105) de valeurs différentes, et un troisième circuit apte à relier au moins l'une des impédances de référence (105) entre les deux premières bornes (102, 104). 25\n<CLM>\1\tDispositif (100) selon l'une des revendications précédentes, comportant en outre, lorsque le deuxième circuit (114, 120, 126,\n<CLM>\1\tcomporte des miroirs de courant (114, 120, 126, 134), un quatrième circuit apte à modifier le rapport des dimensions des canaux des transistors d'au moins un des miroirs de courant (114, 120, 126, 134). 30 25\n<CLM>\1\tDispositif (100) selon l'une des revendications précédentes, comportant en outre au moins deux résistances (140,\n<CLM>\1\tformant un pont diviseur de tension, la résistance de référence (105) étant reliée en parallèle à l'une des deux résistances (140) du pont diviseur de tension. 5\n<CLM>\1\tCircuit électronique (300) comportant au moins : - un amplificateur de charges (10) ; - une capacité d'intégration (16) reliée en parallèle de l'amplificateur de charges (10), entre une entrée (12) et une sortie (14) de l'amplificateur de 10 charges (10); - un dispositif (100) selon l'une des revendications précédentes relié en parallèle de l'amplificateur de charges (10), les deuxièmes bornes (106,\n<CLM>\1\tdu dispositif (100) étant reliées à l'entrée (12) et la sortie (14) de l'amplificateur de charges (10). 15\n<CLM>\1\tCircuit électronique (200) comportant au moins : - un amplificateur de charges (10) ; - une première capacité d'intégration (16) reliée en parallèle à l'amplificateur de charges (10), entre une entrée (12) et une sortie (14) de l'amplificateur 20 de charges (10) ; - un cinquième transistor FET (202) relié en parallèle de l'amplificateur de charges (10), les source et drain du cinquième transistor FET (202) étant reliés à l'entrée (12) et la sortie (14) de l'amplificateur de charges (10) ; - plusieurs sixièmes transistors FET (204) comportant chacun leur drain 25 relié à la sortie (14) de l'amplificateur de charges (10) par l'intermédiaire d'un interrupteur (206) ; - plusieurs deuxièmes capacités d'intégration (208) chacune reliée en parallèle à l'un des sixièmes transistors (204) ; - au moins un dispositif électronique (100) selon l'une des 30 revendications 1 à 12 et dans lequel le deuxième circuit (114, 120, 126,\n<CLM>\1\tcomporte au 26 moins un premier transistor FET (116) dont la source et le drain sont chacun reliés à l'une des deux deuxièmes bornes (106,\n<CLM>\1\tet dont la grille est apte recevoir un potentiel électrique issu du deuxième circuit (114, 120, 126,\n<CLM>\1\tet dont la valeur dépend de celle du premier courant ; 5 et dans lequel les cinquième et sixièmes transistors FET (202,\n<CLM>\1\tsont reliés à la grille du premier transistor FET (116).