Brevet FR3069369A1 (20190125)

REVENDICATIONS1. Circuit intégré comprenant un substrat semiconducteur (SB) et une partie d'interconnexion (10), au moins une zone de substrat (13) située dans le substrat et délimitée par une zone isolante (11), et une région de polysilicium (20) comportant au moins une partie située sur ladite zone isolante (11), ladite au moins une partie de la région de polysilicium (20) comportant à son pied une languette (21) s'étendant au dessus de la zone isolante (11) en direction de ladite au moins une zone de substrat, une région isolante (30) située entre le substrat et ladite partie d'interconnexion et recouvrant ladite au moins une zone de substrat (16) et ladite région de polysilicium (20), et un plot (Ep) électriquement conducteur traversant ladite région isolante (30) et possédant une première extrémité (Exp\n<CLM>\1\ten contact électrique avec une portion de la languette (21) et avec une partie de ladite au moins une zone (16) de substrat et une deuxième extrémité (Exp2) en contact électrique avec ladite partie d'interconnexion (10).\n<CLM>\1\tCircuit intégré selon la revendication 1, dans lequel la première extrémité (Expl) du plot électriquement conducteur comporte une première zone (Epa) en contact avec ladite portion de languette (21), une deuxième zone (Epb) en contact avec ladite zone (16) de substrat et un décrochement (DCR) entre la première zone et la deuxième zone.\n<CLM>\1\tCircuit intégré selon la revendication 1 ou 2, dans lequel ladite portion de la languette (21) comporte un siliciure de métal.\n<CLM>\1\tCircuit intégré selon l'une des revendications précédentes, comportant plusieurs plots (Es) de contact supplémentaires traversant ladite région isolante (30) venant en contact avec plusieurs zones de substrat (15) et/ou de composants du circuit intégré, les sections transversales (Cs) de ces plots de contact supplémentaires et la section 13 de contact (Cp) dudit plot (Ep) de contact entre sa première extrémité (Expl) et sa deuxième extrémité (Exp2) ayant des tailles identiques ou sensiblement identiques à une tolérance près.\n<CLM>\1\tCircuit intégré selon l'une des revendications précédentes, 5 comprenant au moins un transistor MOS (Ti) réalisé sur et dans une zone active située dans le substrat, délimitée par ladite zone isolante (11), ladite zone active (ZA) comportant une région de source (14) et une région de drain (12), et ladite zone de substrat est l'une des régions de source et de drain. 10\n<CLM>\1\tCircuit intégré selon l'une des revendications précédentes, dans lequel ladite région de polysilicium (20) est une partie d'une région de grille d'un autre transistor (T2).\n<CLM>\1\tProcédé de réalisation au sein d'un circuit intégré d'au moins un plot (Ep) de contact électriquement conducteur partagé entre 15 une zone (16) de substrat située dans un substrat (SB) du circuit intégré et délimitée par une zone isolante (11), et une région de polysilicium (20) comportant au moins une partie située sur ladite zone isolante (11), le procédé comprenant une formation de ladite région de polysilicium (20) comportant 20 une formation au pied de ladite au moins une partie de la région de polysilicium d'une languette (21) s'étendant au dessus de la zone isolante (11) en direction de ladite au moins une zone de substrat (16), une formation d'une région isolante (30) située au-dessus du substrat recouvrant ladite au moins une zone de substrat et ladite 25 région de polysilicium, une formation dudit au moins un plot électriquement conducteur (Ep) traversant ladite région isolante (30) et possédant une première extrémité (Expl) en contact électrique avec une portion de la languette (21) et avec une partie de ladite au moins une zone de 30 substrat (16) et une deuxième extrémité (Exp2), et une formation d'une région d'interconnexion (10) du circuit intégré (CI1) en contact électrique avec ladite deuxième extrémité (Exp2) dudit au moins un plot de contact électriquement conducteur. 14\n<CLM>\1\tProcédé selon la revendication 7, comprenant en outre une siliciuration de ladite portion de la languette (21).\n<CLM>\1\tProcédé selon la revendication 7 ou 8, comprenant une formation simultanée dudit au moins un plot (Ep) électriquement 5 conducteur et de plusieurs plots (Es) de contact supplémentaires traversant ladite région isolante (30) venant en contact avec plusieurs zones (15) de substrat et/ou de composants du circuit intégré, ladite formation simultanée comportant l'utilisation d'un unique masque contact ayant des orifices de tailles identiques ou sensiblement 10 identiques à une tolérance près.\n<CLM>\1\tProcédé selon l'une des revendications 7 à 9, comprenant en outre préalablement à la formation dudit au moins un plot électriquement conducteur, une réalisation d'au moins un transistor MOS (Ti) sur et dans une zone active (ZA) située dans le 15 substrat, délimitée par ladite zone isolante (11), ladite zone active comportant une région de source (14) et une région de drain (12), et ladite zone de substrat est l'une des régions de source et de drain.\n<CLM>\1\tProcédé selon la revendication 10, dans lequel la formation de la région de polysilicium et la formation de la région de 20 grille (17) du transistor (T1), comprennent une formation d'une couche de polysilicium (16) au-dessus du substrat et de la zone isolante, une première gravure partielle (GR1) de la couche de polysilicium de façon à obtenir un premier bloc (200) et un deuxième bloc (210) séparé par une couche (25) résiduelle de polysilicium, et une deuxième 25 gravure (GR2) de la structure obtenue à l'étape précédente de façon à former simultanément la région de polysilicium (20) équipée de sa languette (21) et la région de grille du transistor (17).