Brevet FR3076051A1 (20190628)

REVENDICATIONS1. Circuit mémoire comprenant une pluralité de cellules élémentaires (20) comprenant chacune : une cellule de stockage (12) comprenant un premier noeud de stockage (BLTI) d'un bit de donnée ; un premier port d'accès en lecture (RPT) comportant un premier transistor (12) relié par sa grille au premier noeud de stockage (BLTI), et un deuxième transistor (13) monté en série avec le premier transistor (12) entre un premier noeud (GND) d'application d'un potentiel de référence de la cellule et une première piste conductrice (VBLT) de la cellule ; et un premier port d'accès en lecture et écriture (RWPT) comportant un troisième transistor (17) reliant le premier noeud de stockage (BLTI) de la cellule à la première piste conductrice (VBLT) de la cellule, la grille du deuxième transistor (13) étant reliée à une deuxième piste conductrice (RWL) de la cellule et la grille du troisième transistor (17) étant reliée à une troisième piste conductrice (WWL) de la cellule, dans lequel les cellules élémentaires (20) sont agencées en une pluralité de matrices (Mi) comportant chacune 20 plusieurs rangées et plusieurs colonnes, et dans lequel : dans chaque matrice (Mi), les cellules élémentaires (20) d'une même rangée de la matrice partagent une même deuxième piste conductrice (RWL) et une même troisième piste conductrice (WWL) ; et 25 les cellules élémentaires (20) ayant les mêmes coordonnées dans les différentes matrices (Mi) partagent une même première piste conductrice (VBLT).\n<CLM>\1\tCircuit mémoire selon la revendication 1, dans lequel le premier port d'accès en lecture et écriture (RWPT) de 30 chaque cellule élémentaire (20) comprend en outre un quatrième transistor (Tl) reliant le premier noeud de stockage (BLTI) à une quatrième piste conductrice (HBLT) de la cellule, et dans lequel, dans chaque matrice (Mi), les cellules élémentaires (20) B16065 - DD17956 23 d'une même colonne de la matrice partagent une même quatrième piste conductrice (HBLT).\n<CLM>\1\tCircuit mémoire selon la revendication 1 ou 2, dans lequel : 5 dans chaque cellule élémentaire (20), la cellule de stockage (12) comprend en outre un deuxième noeud de stockage (BLFI) d'un bit de donnée complémentaire du bit stocké sur le premier noeud de stockage (BLFI) ; chaque cellule élémentaire (20) comprend un deuxième 10 port d'accès en lecture (RPF) comportant un cinquième transistor (15) relié par sa grille au deuxième noeud de stockage (BLFI) de la cellule, un sixième transistor (16) monté en série avec le cinquième transistor (15) entre le premier noeud (GND) d'application d'un potentiel de référence de la cellule et une 15 cinquième piste conductrice (VBLF) de la cellule ; chaque cellule élémentaire (20) comprend un deuxième port d'accès en lecture et écriture (RWPF) comprenant un septième transistor (18) reliant le deuxième noeud de stockage (BLFI) de la cellule à la cinquième piste conductrice (VBLF) de la cellule, la grille du sixième transistor (16) étant reliée à la deuxième piste conductrice (RWL) de la cellule et la grille du septième transistor (18) étant reliée à la troisième piste conductrice (WWL) de la cellule ; et les cellules élémentaires (20) ayant les mêmes 25 coordonnées dans les différentes matrices (Mi) partagent une même cinquième piste conductrice (VBLF).\n<CLM>\1\tCircuit mémoire selon la revendication 3, dans lequel le deuxième port d'accès en lecture et écriture (RWPF) de chaque cellule élémentaire (20) comprend en outre un huitième 30 transistor (14) reliant le deuxième noeud de stockage (BLFI) de la cellule à une sixième piste conductrice (HBLF) de la cellule, et dans lequel, dans chaque matrice (Mi), les cellules élémentaires (20) d'une même colonne de la matrice partagent une même sixième piste conductrice (HBLT). B16065 - DD17956 24\n<CLM>\1\tCircuit mémoire selon l'une quelconque des revendications 1 à 4, dans lequel, dans chaque cellule élémentaire (20), la cellule de stockage (12) comprend deux inverseurs montés en antiparallèle. 5\n<CLM>\1\tCircuit mémoire selon l'une quelconque des revendications 1 à 5, dans lequel les différentes matrices (Mi) sont formées respectivement dans une pluralité de niveaux semiconducteurs superposés d'un circuit intégré.\n<CLM>\1\tCircuit mémoire selon l'une quelconque des 10 revendications 1 à 6, dans lequel, dans chaque matrice (Mi), les cellules élémentaires (20) d'une même rangée ont leurs premiers noeuds (GND) connectés à une même piste conductrice (VGND) d'application d'un potentiel de référence, les cellules élémentaires (20) de rangées distinctes ayant leurs premiers 15 noeuds (GND) connectés à des pistes conductrices (VGND) d'application d'un potentiel de référence distinctes, et les cellules élémentaires (20) de matrices (Mi) distinctes ayant leurs premiers noeuds (GND) connectés à des pistes conductrices (VGND) d'application d'un potentiel de référence distinctes. 20\n<CLM>\1\tCircuit mémoire selon l'une quelconque des revendications 1 à 7, comprenant en outre, pour chaque première piste conductrice (VBLT), une cellule élémentaire de précharge (50) comprenant un transistor (111) reliant la première piste conductrice (VBLT) à un noeud (VDD) d'application d'un potentiel d'alimentation haut du circuit.\n<CLM>\1\tCircuit mémoire selon l'une quelconque des revendications 1 à 8, comprenant en outre, pour chaque première piste conductrice (VBLT), un circuit logique élémentaire (60) connecté à la première piste conductrice (VBLT).\n<CLM>\1\tCircuit mémoire selon la revendication 9, dans lequel les circuits logiques élémentaires (60) sont réalisés en technologie CMOS ou en technologie ReRAM.\n<CLM>\1\tCircuit mémoire selon l'une quelconque des revendications 1 à 10, comprenant en outre un circuit de 35 contrôle adapté à appliquer simultanément : B16065 - DD17956 25 sur la deuxième piste conductrice (RWL) d'une première rangée d'une première matrice (Mi) du circuit mémoire, un signal de commande à l'état passant des deuxièmes transistors (13) des cellules de la première rangée ; et 5 sur la troisième piste conductrice (WWL) d'une deuxième rangée d'une deuxième matrice (Mi) du circuit mémoire, les cellules de la deuxième rangée étant connectées aux mêmes premières pistes conductrices (VBLT) que les cellules de la première rangée, un signal de commande à l'état passant des 10 troisièmes transistors (17) des cellules de la deuxième rangée.