Brevet FR3077156A1 (20190726)

REVENDICATIONS1. Dispositif de mémoire statique à accès aléatoire comprenant : un plan matriciel d'au moins une matrice de cellules (CH, Cm.) mémoires SRAM, ladite matrice étant associée à une pluralité de paires de lignes de bits (BL-ro, BLF0,.., BL-rn, BLFn) et à une pluralité de lignes de mot (W11..,W1-k..), le dispositif étant doté en outre d'un circuit (10) de déclenchement de fin d'opération de lecture, configuré pour émettre un signal (Seor) de déclenchement de fin d'opération de lecture indiquant la fin d'une phase donnée d'une opération de lecture effectuée sur la mémoire, cette phase donnée étant elle-même déclenchée par une activation, lors d'une opération de lecture, d'une ligne de mot (WLk) donnée parmi lesdites lignes de mot, ledit circuit (10) de déclenchement de fin d'opération de lecture comprenant : - une pluralité de paires de transistors (14a, 14b) chaque paire de transistors ayant un premier transistor (14a) dont la grille est connectée à une première ligne de bit (BLT,) et un deuxième transistor (14b) dont la grille est connectée à une deuxième ligne de bit, complémentaire (BLF,) de la première ligne de bit, les transistors desdites paires ayant chacun une source connectée à un noeud (12), ledit noeud (12) et lesdites première et deuxième lignes de bits étant, préalablement à l'activation de ladite ligne de mot donnée, respectivement pré-chargés de sorte que le premier et le deuxième transistors sont dans un état de conduction donné, puis, lorsque ladite ligne de mot est activée, lesdites première et deuxième lignes de bits sont déconnectés des moyens de pré-charge, de sorte à modifier l'état de conduction de certains transistors desdites paires de transistors et entrainer en conséquence une variation de potentiel dudit noeud jusqu'à atteindre un potentiel seuil déterminé déclenchant l'émission du signal de fin de phase (Seor), le signal de fin de phase (Seor) étant apte à déclencher une activation d'au moins un amplificateur de lecture (SA) connecté auxdites première et deuxième lignes de bits. 21\n<CLM>\1\tDispositif selon la revendication 1, dans lequel le premier transistor (14a) et le deuxième transistor (14b) sont des transistors de même type et de préférence de conception identique. 5\n<CLM>\1\tDispositif selon l'une des revendications 1 ou 2, dans lequel le premier transistor (14a) et le deuxième transistor (14b) sont des transistors de type PMOS, dans lequel les lignes de bits sont, préalablement à l'activation de ladite ligne de mot donnée, pré-chargées à un potentiel d'alimentation VDD, le noeud (12) du circuit de détection étant pré-chargé à un potentiel de masse GND. 10\n<CLM>\1\tDispositif selon l'une des revendications 1 à 3, dans lequel le noeud (12) est connecté à une portion (16) de circuit adaptée pour ralentir ladite variation de potentiel dudit noeud, ladite portion (16) de circuit comprenant un ligne métallique (17) et/ou au moins un condensateur (18). 15\n<CLM>\1\tDispositif selon la revendication 4, dans lequel ladite portion (16) de circuit comprend un ou plusieurs autres transistors de type opposé au premier transistor (14a) et au deuxième transistor (14b), les autres transistors étant avantageusement de type NMOS lorsque le premier transistor (14a) et le deuxième 20 transistor (14b) sont des transistors de type PMOS.\n<CLM>\1\tDispositif selon l'une des revendications 4 ou 5, dans lequel ladite portion de circuit comprend un élément de pré-charge doté d'un ou plusieurs transistors (19), l'élément de précharge étant configuré pour appliquer au noeud un potentiel de 25 précharge préalablement à ladite activation de ladite ligne de mot donnée.\n<CLM>\1\tDispositif selon l'une des revendications 1 à 6, dans lequel le noeud (12) est connecté à un élément de circuit, tel qu'un comparateur (20) ou un inverseur, configuré pour émettre ledit signal de déclenchement de fin de lecture (Seor) lorsque le potentiel seuil est atteint ou dépassé. 22\n<CLM>\1\tDispositif selon l'une des revendications 1 à 7, dans lequel une sortie du circuit (10) de déclenchement est connectée à un circuit de commande (50) adapté pour émettre un signal d'activation (SA_EN) dudit amplificateur de lecture consécutivement à la réception dudit signal de déclenchement de fin de lecture. 5\n<CLM>\1\tDispositif selon l'une des revendications 1 à 8, dans lequel une sortie du circuit de déclenchement est connectée à un décodeur de lignes (RDEC) configuré pour émettre un signal de désactivation de ligne de mot consécutivement à la réception dudit signal de déclenchement de fin de lecture. 10\n<CLM>\1\tDispositif de mémoire selon l'une des revendications 1 à 9, dans lequel lesdites première et deuxième lignes de bits (BL-ro, BLF0,.., BL-rn, BI_Fn) sont des lignes de bits (BL-ro, BLF0,.., BL-rn, BLEn) locales partagées par des cellules de ladite matrice, le plan mémoire comprend au moins une autre matrice de cellules SRAM, le dispositif étant doté 15 en outre : - d'un autre circuit (10) déclencheur de fin d'opération de lecture, configuré pour émettre un autre signal (Seor) de déclenchement de fin d'opération de lecture, ledit autre circuit déclencheur étant connecté à d'autres paires de lignes de bits (BL-ro, BLF0,..,BL-rn, BLEn) locales partagées par des cellules SRAM de ladite autre matrice, 20 - d'un multiplexeur en sortie dudit circuit de déclenchement de fin d'opération de lecture et dudit autre circuit déclencheur de fin d'opération de fin de lecture.\n<CLM>\1\tDispositif de mémoire statique selon l'une des revendications 1 à 25 10, dans lequel les cellules (CH, CN1) mémoires SRAM sont alimentées par une tension d'alimentation VDD basse ou qui est modulable en fonction du type de mode, de lecture, écriture ou rétention dans laquelle se trouve la mémoire.\n<CLM>\1\tProcédé de paramétrage d'un dispositif selon l'une des 30 revendications là 11, dans lequel les transistors desdites paires transistors (14a, 14b) ont 23 une région de canal prévue dans un substrat polarisé selon une polarisation de substrat donnée, le procédé comprenant, après réalisation ou fabrication dudit circuit de déclenchement des étapes consistant à : - effectuer une opération de lecture sur ladite matrice mémoire puis, 5 - mesurer la durée de ladite phase donnée lors de cette opération de lecture, - moduler la polarisation donnée de substrat en fonction de ladite durée mesurée.