Brevet FR3074352A1 (20190531)

REVENDICATIONS1. Matrice mémoire comprenant une pluralité de points mémoire de type Z2-EET (50,\n<CLM>\1\tet de transistors de sélection de type MOS (52, 72), dans laquelle chaque point mémoire comprend une première région d'un premier type de conductivité (KN, Ap) commune avec une région de drain du premier type de conductivité d'un des transistors de sélection (52, 72), dans laquelle, les transistors de sélection (52,\n<CLM>\1\td'une même colonne (CN1, CN2, Cpl, Cp2) de la matrice ont une région de drain commune (60, 90), une région de source commune (58,\n<CLM>\1\tet une région de canal commune.\n<CLM>\1\tMatrice mémoire selon la revendication 1, dans laquelle les points mémoire (50,\n<CLM>\1\td'une même colonne (CN1, CN2, Cpl, Cp2) de la matrice ont une grille avant commune (FGN1, FGN2, FGpl, FGp2).\n<CLM>\1\tMatrice mémoire selon la revendication 1 ou 2, dans laquelle la grille avant commune (FGN1, FGN2, FGpl, FGp2) des points mémoire (50,\n<CLM>\1\td'une même colonne (CN1, CN2, Cpl, Cp2) est reliée à une ligne de mot (WLN1, WLN2, WLpl, WLp2).\n<CLM>\1\tMatrice mémoire selon l'une quelconque des 20 revendications 1 à 3, dans laquelle chaque point mémoire (50,\n<CLM>\1\tcomprend une deuxième région (AN, Kp) d'un deuxième type de conductivité.\n<CLM>\1\tMatrice mémoire selon la revendication 4, dans laquelle les deuxièmes régions (AN, Kp) des points mémoires (50, 25\n<CLM>\1\td'une même ligne (LN1, LN2, LN3, LN4, Lpl, Lp2, Lp3, Lp4) de la matrice sont reliées à une ligne de bit (BLN1, BLN2, BLN3, BLN4, BLpl, BLp2, BLp3, BLp4).\n<CLM>\1\tMatrice mémoire selon la revendication 4 ou 5, dans laquelle les points mémoire (50,\n<CLM>\1\td'une même ligne (LN1, LN2, 30 LN3, LN4, Lpl, Lp2, Lp3, Lp4) de la matrice sont assemblés deux par deux en ayant une deuxième région commune (60, 90).\n<CLM>\1\tMatrice mémoire selon l'une quelconque des revendications 1 à 6, dans laquelle la première région (KN, Ap) B16391 - 17-GR1-0323 17 de chaque point mémoire (50,\n<CLM>\1\test reliée à un potentiel de référence.\n<CLM>\1\tMatrice mémoire selon l'une quelconque des revendications 1 à 7, dans laquelle les transistors de sélection 5 (52,\n<CLM>\1\td'une même colonne (CN1, CN2, Cpl, Cp2) ont une grille commune (48, 88).\n<CLM>\1\tMatrice mémoire selon la revendication 8, dans laquelle la région de grille commune (48,\n<CLM>\1\tdes transistors de sélection (52,\n<CLM>\1\td'une même colonne (CN1, CN2, Cpl, Cp2) est 10 reliée à une ligne de commande (CLN1, CLN2, CLpl, CLp2).\n<CLM>\1\tMatrice mémoire selon l'une quelconque des revendications 1 à 9, dans laquelle les transistors de sélection (52) sont des transistors MOS à canal N (NMOS). ii. Matrice mémoire selon l'une quelconque des 15 revendications 1 à 9, dans laquelle les transistors de sélection (72) sont des transistors MOS à canal P (PMOS).\n<CLM>\1\tMatrice mémoire selon l'une quelconque des revendications 1 à 11, dans laquelle les points mémoire de type Z2-FET comprennent, sur un substrat : une région d'anode (AN, Ap) ; une région de cathode (KN, Kp) ; une région dopée de type P (11) séparant la région d'anode (.74p Ap) et la région de cathode (KN, Kp) ; et une région de grille isolée (FGN, FGp,\n<CLM>\1\tpositionnée 25 sur et en contact avec une portion de la région dopée faiblement (11).\n<CLM>\1\tProcédé de fabrication d'une matrice mémoire comprenant : la formation d'une pluralité de points mémoire de type 30 Z2-FET (50,\n<CLM>\1\tet une pluralité de transistors de sélection de type MOS (52,\n<CLM>\1\tdisposés en lignes (LN1, LN2, LN3, LN4, Lpl, Lp2, Lp3, Lp4) et en colonnes (CN1, CN2, Cpl, Cp2), dans laquelle : la formation de chaque point mémoire (50,\n<CLM>\1\tcomprend la formation d'une première région d'un premier type de 35 conductivité (KN, Ap) ; B16391 - 17-GR1-0323 18 la formation de chaque transistor de sélection (52,\n<CLM>\1\tcomprend la formation d'une région de drain commune (60,\n<CLM>\1\tavec la première région (KN, Ap) d'un point mémoire (50,\n<CLM>\1\tet à tous les transistors de sélection (52,\n<CLM>\1\td'une même colonne 5 (CN1, CN2, Cpl, Cp2), la formation d'une région de source commune (58,\n<CLM>\1\tà tous les transistors de sélection (52,\n<CLM>\1\td'une même colonne (CN1, CN2, Cpl, Cp2) et la formation d'une région de grille commune (48,\n<CLM>\1\t10 à tous les transistors de sélection (52,\n<CLM>\1\td'une même colonne (CN1, CN2, Cpl, Cp2).