Brevet FR3075519A1 (20190621)

REVENDICATIONS1. Dispositif electronique de filtrage (DIS) d'au moins un signal numerique entrant (SDA, SCL), comprenant au moins une premiere entrée (Ea) destinee a recevoir ledit au moins un signal entrant, plusieurs modules de filtrage elementaire (FE) comportant chacun une entrée elementaire (E) destinee a recevoir un signal elementaire incident (IN) tire du signal entrant, une sortie elementaire (S) et un circuit capacitif (CC) dedie, lesdits modules de filtrage elementaire etant couples directement ou indirectement a la premiere entrée (Ea), le dispositif comprenant en outre un circuit resistif (CR) commun a tous les modules de filtrage elementaire (FE) et configure pour cooperer avec le circuit capacitif (CC) de chaque module de filtrage elementaire (FE) de facon a ce que chaque module de filtrage elementaire puisse filtrer des impulsions du signal elementaire incident correspondant (IN) ayant un premier niveau de tension et une duree inferieure a une constante de temps (t0) et delivrer un signal elementaire filtre (OUT) sur la sortie elementaire correspondante (S).\n<CLM>\1\tDispositif selon l'une des revendications 1 ou 2, dans lequel : - chaque module de filtrage elementaire (FE) comporte un circuit tampon (CT) configure pour generer un signal de commande (A) dit active, en presence du signal elementaire incident (IN) ayant le premier niveau de tension ; - le circuit resistif (CR) comporte un element resistif (R) et est configure pour generer un premier courant (iR) dans l'element resistif (R) en presence d'au moins un signal de commande (Ai) active ; - un montage miroir de courant est agence entre le circuit resistif (CR) et le circuit capacitif (CC) de chaque module de filtrage elementaire (FE) et est configure pour generer un deuxieme courant (ic) a partir du premier courant (iR) ; - le circuit capacitif (CC) de chaque module de filtrage elementaire (FE) comporte un element capacitif (C) et est configure pour charger l'element capacitif (C) avec le deuxieme courant (ic) ; 25 le circuit tampon (CT) de chaque module de filtrage elementaire (FE) etant configure pour delivrer le signal elementaire filtre (OUT) initialise a un premier niveau de tension lorsque la tension aux bornes de l'element capacitif (C) atteint une valeur seuil (VIrefP). 5\n<CLM>\1\tDispositif selon la revendication 2, dans lequel chaque circuit capacitif (CC) et le montage miroir de courant correspondant sont configures pour que ladite tension aux bornes de l'element capacitif (C) atteigne ladite valeur seuil (VIrefP) en un temps egal ladite constante de temps (t0). 10\n<CLM>\1\tDispositif selon l'une des revendications 2 ou 3, dans lequel chaque circuit tampon (CT) est configure pour, en presence d'un signal elementaire incident (IN) ayant un deuxieme niveau de tension, delivrer le signal elementaire filtre (OUT) reinitialise au deuxieme niveau de tension. 15\n<CLM>\1\tDispositif selon l'une des revendications 2 a 4, dans lequel ledit circuit resistif (CR) comprend un element de commutation (N1, INV2) configure pour, en presence d'au moins un signal de commande (Ai) active, connecter les deux bornes de l'element resistif (R) a deux nceuds presentant une difference de potentiel egale a ladite valeur seuil 20 (VIrefP), de facon a generer le premier courant (iR).\n<CLM>\1\tDispositif selon la revendication 5, dans lequel chaque circuit tampon (CT) comporte un circuit inverseur-declencheur (INV3) ayant un seuil de declenchement egal a ladite valeur seuil (VIrefP), commande par ladite tension aux bornes de l'element capacitif (C), et 25 configure pour commander ladite delivrance du signal elementaire filtre (OUT) initialise au premier niveau de tension.\n<CLM>\1\tDispositif selon l'une des revendications precedentes, comprenant un etage de filtrage passe-bas (PB) comportant un premier module de filtrage elementaire (FE1) et un deuxieme module de 30 filtrage elementaire (FE2) agences en parallele, l'entree elementaire (El) du premier module de filtrage elementaire (FE1) etant connectee a la premiere entrée (Ea), l' entree elementaire (E2) du deuxieme module de filtrage elementaire (FE2) etant couplee la premiere entrée (Ea) via un inverseur (INV IN), l'etage de filtrage passe-bas (PB) 26 comportant en outre un verrou (FF), ayant une entrée d'initialisation (St) connectee a la sortie elementaire (Si) du premier module de filtrage elementaire (FE1), une entrée de reinitialisation (Rst) connectee a la sortie elementaire (S2) du deuxieme module de filtrage 5 elementaire (FE2), et une sortie (OUT PB) destinee a delivrer un signal sortant filtre (SCLf, SDAf) ayant le premier niveau de tension si le premier niveau de tension est appliqué sur l'entree d'initialisation (St) et le deuxieme niveau de tension si le premier niveau de tension est appliqué sur l'entree de reinitialisation (Rst). 10\n<CLM>\1\tDispositif selon l'une des revendications precedentes, comprenant un premier etage de decalage (DL1) comportant un troisieme module de filtrage elementaire (FE3) et un quatrieme module de filtrage elementaire (FE4) agences en serie, l'entree elementaire (E4) du quatrieme module de filtrage elementaire (FE4) etant couplee 15 a la sortie elementaire (S3) du troisieme module de filtrage elementaire (FE3) via un inverseur (INVOUT3), le premier etage de decalage (DL1) comprenant un inverseur (INVOUT4) connecte sur la sortie (S4) du quatrieme module de filtrage elementaire (FE4) et destine a delivrer un signal sortant retarde (SDA D). 20\n<CLM>\1\tDispositif selon la revendication 8, comprenant un deuxieme etage de decalage (DL2) comprenant un cinquieme module de filtrage elementaire (FE5) dont la constante de temps (t2) est superieure a la constante de temps (tl) du troisieme module de filtrage elementaire (FE3), destine a delivrer un signal sortant retarde 25 (SCL D).\n<CLM>\1\tDispositif selon l'une des revendications precedentes, comportant en outre une deuxieme entrée (Eb) a laquelle est couple au moins l'un desdits module de filtrage elementaire (FEi) et destine a recevoir un autre signal numerique entrant (SCL, SDA). 30\n<CLM>\1\tCircuit integre, tel qu'une memoire non-volatile (CI), apte a communiquer sur un bus inter-circuit-integre I2C comportant une voie de transmission d'un signal d'horloge (SCL) et une voie de transmission d'un signal de donnees (SDA), comportant un dispositif selon la revendication 10 dont la premiere entrée (Ea) est destinee 27 etre connectee sur la voie de transmission du signal d'horloge (SCL) et dont la deuxieme entrée (Eb) est destinee a etre connectee sur la voie de transmission du signal de donnees (SDA).