Brevet FR3074605A1 (20190607)

REVENDICATIONS1. Procede de detection d'un amincissement eventuel d'un substrat semi-conducteur (S) d'un circuit integre (CI) par sa face arriere (Fr), le circuit integre (CI) etant realise au dessus d'une couche semi-conductrice enterree (1) et comportant une borne d'alimentation (BV) configuree pour recevoir une tension d'alimentation (Vdd) et une borne de reference (BR) configuree pour recevoir une tension de reference, dans lequel - on realise un tampon non-inverseur comportant une borne d'entree (BE) et une borne de sortie (BS), un premier transistor MOS et un deuxieme transistor MOS complementaires couples en serie entre la borne d'alimentation (BV) et la borne de reference (BR), la couche semi-conductrice enterree (1) comportant la borne d'alimentation (BV), on genere un signal d'entree (SE) dans un premier kat, le tampon non-inverseur (TNI) etant apte, en presence du signal d'entree (SE) dans le premier kat et en l' absence d'amincissement du substrat, a passer dans une premiere configuration dans laquelle le premier transistor (TR1) est configure pour autoriser la delivrance sur la borne de sortie (BS) d'un signal ayant le premier kat et dans lequel le deuxieme transistor est bloque, et on genere un signal de controle correspondant a un amincissement du substrat si le signal delivre par la borne de sortie est dans un kat different du premier kat.\n<CLM>\1\tProcede selon la revendication 1, dans lequel on delivre le signal d'entree (SE) dans un deuxieme kat, le tampon non inverseur (TNI) etant alors apte, en presence du signal d'entree dans son deuxieme kat, passer dans une deuxieme configuration dans laquelle le premier transistor (TR2) autorise la delivrance sur la borne de sortie d'un signal ayant le deuxieme kat, et on genere un deuxieme signal de 16 controle si le signal delivre par la borne de sortie (BS) est dans le premier kat.\n<CLM>\1\tCircuit integre comportant un substrat semi-conducteur (S), realise au dessus d'une couche semi-conductrice enterree (1) et 5 comportant une borne d'alimentation (BV) configuree pour recevoir une tension d'alimentation (Vdd) et une borne de reference (BR) configuree pour recevoir une tension de reference, et au moins un dispositif (DIS) de detection d'un amincissement eventuel du substrat (S) par sa face arriere (Fr) comportant 10 - un tampon non-inverseur (TNI) comportant un premier transistor MOS et un deuxieme transistor MOS complementaires couples en serie entre la borne d'alimentation (BV) et la borne de reference (BR), une borne d'entree (BE) et une borne de sortie (BS) comprenant 15 l'electrode commune aux deux transistors, la couche semi- conductrice enterree (1) comportant la borne d'alimentation (BV), des moyens de controle (CTRL) configures pour generer un signal d'entree (SE) dans un premier kat, 20 le tampon non-inverseur (TNI) etant apte, en presence du signal d'entree (SE) dans le premier kat et en l' absence d'amincissement du substrat, a passer dans une premiere configuration dans laquelle le premier transistor (TR1) est configure pour autoriser la delivrance d'un signal ayant le 25 premier kat sur la borne de sortie (BS) et dans laquelle le deuxieme transistor est bloque, les moyens de controle (CTRL) etant en outre configures pour generer un signal de controle correspondant a un amincissement du substrat si le signal sur la borne de sortie 30 est dans un kat different du premier kat.\n<CLM>\1\tCircuit integre selon la revendication 3, dans lequel les moyens de controle (CTRL) sont configures pour delivrer le signal d'entree (SE) dans une deuxieme kat, le tampon non inverseur (TNI) etant alors apte, en presence du signal d'entree dans son deuxieme 17 kat, a passer dans une deuxieme configuration dans laquelle le premier transistor (TR2) autorise la delivrance sur la borne de sortie d'un signal ayant le deuxieme kat, et pour generer un deuxieme signal de controle si le signal delivre par la borne de sortie (BS) est dans le 5 premier kat.\n<CLM>\1\tCircuit integre selon la revendication 3 ou 4, dans lequel le premier transistor MOS (TR1) comporte une premiere region semiconductrice d'electrode (S1) situee au niveau d'une face avant (Fv) du substrat et couple a la borne de sortie (BS), une region de grille 10 verticale (2) isolee s'etendant entre la premiere region semi- conductrice d'electrode (S1) et la couche semi-conductrice enterree (1) incluant une deuxieme region semi-conductrice d'electrode (D1) du transistor vertical, et un deuxieme transistor MOS couple entre la borne de sortie (BS) et la borne de reference, les moyens de controle 15 (CTRL) etant configures pour rendre le premier transistor (TR1) bloque et pour coupler la borne de sortie (BS) a la borne de reference via le deuxieme transistor (TR2) dans la premiere configuration, et pour coupler la borne de sortie a la borne d'alimentation via le premier transistor (TR1) et pour rendre le deuxieme transistor (TR2) bloque 20 dans la deuxieme configuration.\n<CLM>\1\tCircuit selon la revendication 5, dans lequel le dispositif comprend un premier caisson semi-conducteur (C1) d'un premier type de conductivite, un deuxieme caisson semi-conducteur (C2) d'un deuxieme type de conductivite, le premier transistor (TR1) etant du 25 deuxieme type de conductivite et realise dans le premier caisson (C1), le deuxieme transistor (TR2) etant du premier type de conductivite et realise dans le deuxieme caisson (C2).\n<CLM>\1\tCircuit integre selon la revendication 5 ou 6, dans lequel le deuxieme transistor MOS (TR2) est un transistor horizontal dont une 30 premiere region semi-conductrice d'electrode (D2) et une deuxieme region semi-conductrice d'electrode (S2) sont realisees au niveau de la face avant (Fv) du substrat.\n<CLM>\1\tCircuit integre selon la revendication 5 ou 6, dans lequel le substrat (S) est couple a la borne de reference (BR), le deuxieme 18 transistor MOS (TR2) etant un transistor vertical dont la grille comporte une deuxieme electrode verticale isolee (3) s'etendant depuis la face avant (Fv) du substrat dans le deuxieme caisson (C2) de facon a traverser la couche semi-conductrice enterree (1), le substrat (S) 5 incluant une region semi-conductrice d' electrode (S2) du deuxieme transistor MOS (TR2).\n<CLM>\1\tCircuit integre comportant une pluralite de dispositifs de detection (DIS) selon l'une quelconque des revendications 3 a 8, couples serie entre une borne d'entree commune (BEc) a tous les 10 dispositifs (DIS) et une borne de sortie commune (BSc) a tous les dispositifs (DIS).\n<CLM>\1\tSysteme comprenant un circuit integre selon l'une quelconque des revendications 3 a\n<CLM>\1\t11. Systeme selon la revendication 10, le systeme etant une 15 carte a puce (CP).