Brevet FR3073976A1 (20190524)

REVENDICATIONS1. Procédé de réalisation d'un dispositif doté d'un ou plusieurs transistor(s) FinFET comprenant les étapes consistant à : a) rendre amorphe et doper une première portion (31) d'au moins une structure semi-conductrice comprenant une ailette (24) en matériau semi-conducteur cristallin et s'étendant sur un support dans le sens de sa longueur dans une première direction (Y), l'ailette ayant une hauteur mesurée dans une deuxième direction (Z) orthogonale à la première direction, la première direction (Y) et la deuxième direction (Z) étant parallèles à un plan longitudinal (P1) normal au plan principal du support, la première portion (31) étant rendue amorphe et dopée à l'aide d'au moins une première implantation inclinée au moyen d'un faisceau dirigé vers une première face latérale (24a) de l'ailette et selon une direction (F1) réalisant un angle (-01) non-nul avec la deuxième direction (Z), la direction (F1) du faisceau étant située dans un plan transversal (P2), le plan transversal (P2) étant normal au plan principal du support et séquent, ou avantageusement orthogonal, au plan longitudinal (P1), la première portion (31) rendue amorphe et dopée étant disposée contre la première face latérale (24a) et s'étendant jusqu'à une zone donnée de l'ailette située entre la première face latérale (24a) et une deuxième face latérale (24b) opposée à la première face latérale, un premier bloc semi- conducteur cristallin (33) étant conservé contre la deuxième face latérale de l'ailette (24b), puis b) effectuer au moins un recuit de recristallisation de ladite première portion, puis c) rendre amorphe et doper une deuxième portion (35) de l'ailette (24) au moyen d'un faisceau dirigé vers la deuxième face latérale (24b) de l'ailette et selon une direction (F2) réalisant un angle (+02) non-nul avec la deuxième direction (Z), la deuxième portion (35) rendue amorphe et dopée étant disposée contre la deuxième face latérale (24b) et s'étendant jusqu'à une partie donnée de l'ailette située entre la première face latérale et la deuxième face latérale, un deuxième bloc semi-conducteur cristallin étant conservé contre ladite première face latérale (24a) de l'ailette, puis 22 d) effectuer au moins recuit de recristallisation de la deuxième portion (35).\n<CLM>\1\tProcédé selon la revendication 1, dans lequel lors de la première 5 implantation et de la deuxième implantation, l'ailette (24) est recouverte par un motif de grille (28) de transistor.\n<CLM>\1\tProcédé selon la revendication 2, le procédé comprenant en outre, après le recuit de la deuxième portion, la formation d'espaceurs isolants (83) de part et 10 d'autre du motif de grille (28).\n<CLM>\1\tProcédé selon la revendication 3, le procédé comprenant en outre, après formation des espaceurs isolants (83) des étapes de : - gravure de premiers volumes (241) de l'ailette (24) de part et d'autre 15 des espaceurs isolants (83), puis - formation des régions semi-conductrices (261) de remplacement desdits premiers volumes par croissance d'un matériau semi-conducteur dopé et/ou ayant un paramètre de maille différent du paramètre de maille dudit matériau semiconducteur cristallin. 20\n<CLM>\1\tProcédé selon l'une des revendications 3 ou 4, dans lequel le motif de grille (28) est celui d'une grille sacrificielle, le procédé comprenant en outre, après formation des espaceurs isolants (83) des étapes de : - retrait du motif (28) de grille sacrificielle, 25 - formation d'une grille de remplacement entre les espaceurs.\n<CLM>\1\tProcédé selon l'une des revendications 1 à 5, dans lequel la structure semi-conductrice comprend une autre ailette (24'), juxtaposée à ladite ailette (24), le procédé comprenant en outre préalablement à la première implantation, la 30 formation d'un masquage (51) à implantation sur ladite autre ailette (24'). 23\n<CLM>\1\tProcédé selon l'une des revendications 1 à 6, dans lequel lors de la première implantation et de la deuxième implantation, une face supérieure de ladite ailette (24) est recouverte d'un élément (421a) de masquage. 5\n<CLM>\1\tProcédé selon la revendication 6 ou selon la revendication 7 lorsque rattachée à la revendication 6, dans lequel la réalisation du masquage (51) à implantation comprend des étapes de : - formation d'une couche (42) de masquage recouvrant une face supérieure et des faces latérales des ailettes (24, 24'), 10 - retrait sélectif de la couche de masquage sur les faces latérales de ladite ailette (24) tout en préservant la couche de masquage sur ladite autre ailette (24').\n<CLM>\1\tProcédé selon la revendication 8, dans lequel le dépôt de la couche de masquage (42) est réalisé de sorte que la couche de masquage (42) a une 15 épaisseur (e'1) supérieure dans une zone située sur une face supérieure des ailettes que dans une zone située contre des faces latérales des ailettes.\n<CLM>\1\tProcédé selon l'une des revendications 6 à 9, dans lequel le masquage (51) à implantation est en nitrure de silicium. 20\n<CLM>\1\tProcédé selon l'une des revendications 8 ou 9, dans lequel la couche de masquage (42) est une couche de nitrure de silicium, le procédé comprenant en outre des étapes de : - oxydation sélective d'une partie (42a) de la couche de nitrure de 25 silicium située en regard de ladite autre ailette (24'), tout en protégeant une autre partie (42b) de la couche de nitrure de silicium située en regard de ladite ailette (24), - gravure de cette autre partie (42b) de la couche de nitrure de silicium sélective vis-à-vis de la partie oxydée de la couche de nitrure de silicium. 24\n<CLM>\1\tProcédé selon l'une des revendications précédentes, dans lequel le recuit de recristallisation de la première portion (31) et/ou le recuit de recristallisation de la deuxième portion (35) est effectué à une température inférieure à 600°C. 5\n<CLM>\1\tProcédé selon l'une des revendications précédentes, dans lequel, le dispositif est un circuit 3D doté de niveaux de transistors superposés, le ou les transistor(s) FinFET étant des transistors d'un niveau donné (N2) de transistor(s) et le support comportant au moins un niveau (N1) de transistors (T11, T12) inférieur au niveau donné et ayant une région de canal agencée dans une première couche semi-conductrice 10 (11), la première couche semi-conductrice (11) étant recouverte d'au moins une couche isolante (17) intermédiaire entre l'ailette (24) en matériau semi-conducteur cristallin et la première couche semi-conductrice (11).