Brevet FR3072195A1 (20190412)

REVENDICATIONS1. Procédé de gestion d'un retour de produit pour analyse, le produit (P) comportant un circuit intégré (1) possédant un port d'accès de test (10), un mode d'amorçage avec interdiction de débogage (ETAM) et un mode d'analyse avec autorisation de débogage (ETAL), le procédé comprenant, lorsque le circuit intégré (1) n'a jamais été placé dans son mode d'analyse avec autorisation de débogage (ETAL), a) un placement du circuit intégré dans son mode d'amorçage avec interdiction de débogage (ETAM), en réponse à chaque réinitialisation ou mise sous tension du circuit intégré (Si) et en absence de réception sur le port d'accès de test (10) d'une première commande (CMD1) assortie d'un premier mot de passe valide (PASSW1), et b)un placement du circuit intégré dans son mode d'analyse avec autorisation de débogage (ETAL), en présence d'une réception sur le port d'accès de test (10) de ladite première commande (CMD1) assortie du premier mot de passe valide (PASSW1) à la suite d'une réinitialisation ou d'une mise sous tension (S1), ce placement étant maintenu au moins tant que l'on n'a pas reçu sur ledit port d'accès une deuxième commande (CMD2) assortie d'un deuxième mot de passe valide (PASSW2).\n<CLM>\1\tProcédé selon la revendication 1, dans lequel l'étape b) comprend à la suite de ladite réinitialisation ou mise sous tension du circuit intégré (Si), une première sous étape bl) (S8) de placement du système dans un mode d'attente avec interdiction de débogage (ETAT), et une deuxième sous-étape b2) (S11) de placement du circuit intégré dans son mode d'analyse avec autorisation de débogage (ETAL), effectuée à la suite de chaque réinitialisation ou mise ou tension suivante du circuit intégré.\n<CLM>\1\tProcédé selon la revendication 1 ou 2, dans lequel l'étape b) comprend au moins une comparaison (S60) du premier mot de passe reçu avec un premier mot de passe de référence (PASSW1R) stocké dans 34 des premiers moyens de mémoire, et en cas de succès de ladite au moins une comparaison le premier mot de passe (PASSW1) est considéré comme valide, et si le premier mot de passe est considéré comme valide, 5 un stockage (S800) d'un premier bit de référence (BRF1) ayant une première valeur logique de référence dans des moyens de mémoire du type à écriture unique.\n<CLM>\1\tProcédé selon la revendication 3 dans lequel les premiers moyens de mémoire sont du type à écriture unique. 10\n<CLM>\1\tProcédé selon la revendication 2 et la revendication 3 ou 4, dans lequel la première sous-étape b\n<CLM>\1\tcomporte ladite au moins une comparaison (S60), le stockage éventuel (S800) du premier bit de référence ayant ladite première valeur logique de référence, et ladite interdiction de débogage (BCTRL=0), et la deuxième sous-étape b2) 15 comporte la vérification (S2) que le premier bit de référence a bien ladite première valeur logique de référence et si tel est le cas, ladite autorisation de débogage (BCTRL=1).\n<CLM>\1\tProcédé selon la revendication 3, 4 ou 5, dans lequel le circuit intégré est considéré comme n'ayant jamais été placé dans son 20 mode d'analyse avec autorisation de débogage (ETAL) lorsque le premier bit de référence (BRF1) a une valeur logique différente de ladite valeur logique de référence (1).\n<CLM>\1\tProcédé selon l'une des revendications précédentes, dans lequel l'autorisation ou l'interdiction de débogage comprend la 25 vérification de la valeur logique d'au moins un bit de contrôle (BCTRL), ladite interdiction de débogage correspondant à une première valeur logique de contrôle (0) dudit au moins un bit de contrôle et ladite autorisation de débogage correspondant à une deuxième valeur logique de contrôle (1) dudit au moins un bit de 30 contrôle, dans lequel à la suite de chaque réinitialisation ou mise sous tension du circuit intégré, on confère audit au moins un bit de contrôle ladite première valeur logique de contrôle (0), et dans lequel on maintient cette première valeur logique de contrôle dans le mode d'amorçage avec interdiction de débogage (ETAM).\n<CLM>\1\tProcédé selon la revendication 7 prise en combinaison avec la revendication 5 ou 6, dans lequel on maintient cette première valeur logique de contrôle (0) dans la première sous-étape bl) (S8) pour interdire le débogage tandis que dans la deuxième sous-étape b2) (S11) 5 on confère audit au moins un bit de contrôle (BCTRL) ladite deuxième valeur logique de contrôle (1) pour autoriser le débogage.\n<CLM>\1\tProcédé selon l'une des revendications précédentes prise en combinaison avec la revendication 3 ou 4, dans lequel à la réception sur ledit port d'accès de test de ladite deuxième commande (CMD2) 10 assortie du deuxième mot de passe valide (PASSW2), on effectue une comparaison (S140) du deuxième mot de passe reçu avec un deuxième mot de passe de référence (PASSW2R) stocké dans les premiers moyens de mémoire, et en cas de succès de la comparaison le deuxième mot de passe (PASSW2) est considéré comme valide et on 15 stocke dans les moyens de mémoire du type à écriture unique (151) un deuxième bit de référence (BRF2) ayant une deuxième valeur logique de référence (1).\n<CLM>\1\tProcédé selon la revendication 9, dans lequel après avoir stocké dans les moyens de mémoire du type à écriture unique, le 20 deuxième bit de référence affecté de sa deuxième valeur logique de référence, on place (S16) le circuit intégré dans un mode d'attente avec interdiction de débogage (ETAT) et on vérifie après la réinitialisation ou la mise sous tension suivante (Si) du circuit intégré, que le deuxième bit de référence (BRF2) a bien sa deuxième valeur 25 logique de référence (1), et si tel est le cas on place le circuit intégré dans son mode d'amorçage avec interdiction de débogage (ETAM).\n<CLM>\1\tProcédé selon les revendications 8 et 10, dans lequel dans ledit mode d'attente avec interdiction de débogage (ETAT), on maintient ladite première valeur logique de contrôle (0) pour ledit au 30 moins un bit de contrôle (BCTRL).\n<CLM>\1\tProcédé selon l'une des revendications précédentes prise en combinaison avec la revendication 3 ou 4, dans lequel le circuit intégré comporte une unité centrale (13), un module mémoire (151) incluant les premiers moyens de mémoire et les moyens de 36 mémoire du type à écriture unique, et des registres volatils (150) associés au module mémoire (151), accessibles par l'unité centrale (13) et destinés à être chargés par une partie au moins du contenu du module mémoire, et le placement (S11) dans le mode d'analyse avec 5 autorisation de débogage (ETAL), comprend, avant d'autoriser le débogage, un effacement (S1100) du contenu des registres volatils et une inhibition de lecture (S1101) des registres volatils, d'écriture dans les registres volatils et de rechargement des registres volatils.\n<CLM>\1\tProcédé selon la revendication 12, dans lequel ladite 10 inhibition est contrôlée par le passage d'une première valeur logique à une deuxième valeur logique d'au moins un bit d'inhibition (BINHi), et dans lequel lorsque ledit au moins un bit d'inhibition est passé de sa première valeur logique à sa deuxième valeur logique, seule une réinitialisation ou une mise sous tension du circuit intégré fait 15 retourner ledit au moins un bit d'inhibition (BINHi) vers sa première valeur logique.\n<CLM>\1\tProcédé selon la revendication 13, dans lequel les premiers moyens de mémoire (151) comportent des emplacements mémoires (EMP3) stockant des données sensibles (DDS) incluant le 20 premier mot de passe de référence, et les moyens de mémoire du type à écriture unique comportent un premier emplacement mémoire (EMP1) stockant le premier bit de référence et on affecte trois bits d'inhibition (BINH3) respectivement dédiés aux inhibitions de lecture, d'écriture et de rechargement des registres volatils associés aux emplacements 25 mémoire stockant lesdites données sensibles, et trois bits d'inhibition (BINH1) respectivement dédiés aux inhibitions de lecture, d'écriture et de rechargement du registre volatil (1501) associé audit premier emplacement mémoire.\n<CLM>\1\tProcédé selon les revendications 9 et 14, dans lequel 30 les emplacements mémoires stockant des données sensibles stockent le deuxième mot de passe de référence, les moyens de mémoire du type à écriture unique comportent un deuxième emplacement mémoire (EMP2) stockant le deuxième bit de référence et on affecte trois autres bits d'inhibition (BINH2) respectivement dédiés aux inhibitions de 37 lecture, d'écriture et de rechargement du registre volatil (1502) associé audit deuxième emplacement mémoire.\n<CLM>\1\tProcédé selon l'une des revendications précédentes, dans lequel après réception de ladite deuxième commande assortie du 5 deuxième mot de passe valide, on interdit tout nouveau placement ultérieur du circuit intégré dans son mode d'analyse avec autorisation de débogage.\n<CLM>\1\tProcédé selon l'une des revendications 1 à 15, dans lequel après réception de ladite deuxième commande assortie du 10 deuxième mot de passe valide, on autorise au moins un nouveau placement ultérieur du circuit intégré dans son mode d'analyse avec autorisation de débogage.\n<CLM>\1\tProduit, comprenant un circuit intégré, capable de fonctionner, en réponse à chaque réinitialisation ou mise sous tension, 15 dans un mode d'amorçage avec interdiction de débogage ou dans un mode d'analyse avec autorisation de débogage, le circuit intégré (1) comprenant un port d'accès de test (10), et des moyens de commande (13, 14,\n<CLM>\1\tconfigurés pour, lorsque le circuit intégré n'a jamais été placé dans son mode d'analyse avec autorisation de débogage, prendre 20 c) en réponse à chaque réinitialisation ou mise sous tension du circuit intégré et en absence de réception sur le port d'accès de test (10) d'une première commande (CMD1) assortie d'un premier mot de passe valide, un premier état dans lequel ils sont aptes à placer le circuit intégré dans son mode d'amorçage avec interdiction de 25 débogage, et d) en présence d'une réception sur le port d'accès de test (10) de ladite première commande (CMD1) assortie du premier mot de passe valide à la suite d'une réinitialisation ou d'une mise sous tension, prendre un deuxième état dans lequel ils sont aptes à placer le 30 circuit intégré dans son mode d'analyse avec autorisation de débogage, et maintenir le circuit intégré dans son mode d'analyse avec autorisation de débogage au moins tant qu'une deuxième commande (CMD2) assortie d'un deuxième mot de passe valide n'est pas reçue. 38\n<CLM>\1\tProduit selon la revendication 18, dans lequel dans leur deuxième état, les moyens de commande (13, 14,\n<CLM>\1\tsont aptes à placer le circuit intégré dans un mode d'attente avec interdiction de débogage, à la suite de ladite réinitialisation ou mise 5 sous tension du circuit intégré, et à placer le circuit intégré dans son mode d'analyse avec autorisation de débogage, à la suite de chaque réinitialisation ou mise sous tension suivante du circuit intégré.\n<CLM>\1\tProduit selon la revendication 18 ou 19, comprenant en 10 outre une unité centrale (13), une mémoire d'amorçage (14) et un module mémoire (151) comportant des premiers moyens de mémoire et des moyens de mémoire du type à écriture unique, et dans lequel les moyens de commande sont répartis au moins dans l'unité centrale (13), la mémoire d'amorçage (14) et le module mémoire (151). 15\n<CLM>\1\tProduit selon la revendication 20, dans lequel les moyens de mémoire du type à écriture unique comprennent des moyens de mémoire du type fusible (151).\n<CLM>\1\tProduit selon la revendication 20 ou 21, dans lequel les premiers moyens de mémoire (151) sont du type à écriture unique. 20\n<CLM>\1\tProduit selon l'une des revendications 20 à 22, dans lequel les moyens de commande (13, 14,\n<CLM>\1\tsont configurés pour, dans le deuxième état, effectuer au moins une comparaison du premier mot de passe reçu avec un premier mot de passe de référence stocké dans les 25 premiers moyens de mémoire, le premier mot de passe étant considéré comme valide en cas de succès de ladite au moins une comparaison, et si le premier mot de passe est considéré comme valide, stocker un premier bit de référence ayant une première valeur logique de référence dans les moyens de mémoire du type à écriture unique. 30\n<CLM>\1\tProduit selon les revendications 19 et 23, dans lequel les moyens de commande (13, 14,\n<CLM>\1\tsont configurés pour, pour placer le circuit intégré dans son mode d'attente, effectuer ladite au moins une comparaison, le stockage éventuel du premier bit de 39 référence ayant ladite première valeur logique de référence, et interdire le débogage, et les moyens de commande (13, 14,\n<CLM>\1\tsont configurés pour, pour placer le circuit intégré dans son mode d'analyse avec 5 autorisation de débogage, vérifier que le premier bit de référence a bien ladite première valeur logique de référence et si tel est le cas, autoriser le débogage.\n<CLM>\1\tProduit selon la revendication 23 ou 24, dans lequel le circuit intégré (1) est considéré comme n'ayant jamais été placé dans 10 son mode d'analyse avec autorisation de débogage lorsque le premier bit de référence a une valeur logique différente de ladite valeur logique de référence.\n<CLM>\1\tProduit selon l'une des revendications 18 à 25, dans lequel les moyens de commande (13, 14,\n<CLM>\1\tsont configurés pour 15 vérifier la valeur logique d'au moins un bit de contrôle, ladite interdiction de débogage correspondant à une première valeur logique de contrôle dudit au moins un bit de contrôle et ladite autorisation de débogage correspondant à une deuxième valeur logique de contrôle dudit au moins un bit de contrôle, et 20 les moyens de commande sont configurés pour, à la suite de chaque initialisation ou mise sous tension du circuit intégré, conférer audit au moins un bit de contrôle ladite première valeur logique de contrôle, et pour maintenir cette première valeur logique de contrôle dans le mode d'amorçage avec interdiction de débogage. 25\n<CLM>\1\tProduit selon la revendication 26 prise en combinaison avec la revendication 24 ou 25, dans lequel les moyens de commande (13, 14,\n<CLM>\1\tsont configurés pour maintenir cette première valeur logique de contrôle dans ledit mode d'attente pour interdire le débogage, et pour conférer audit au moins un bit de contrôle ladite 30 deuxième valeur logique de contrôle pour autoriser le débogage dans le mode d'analyse avec autorisation de débogage.\n<CLM>\1\tProduit selon l'une des revendications 18 à 27 prise en combinaison avec la revendication 23, dans lequel les moyens de commande (13, 14,\n<CLM>\1\tsont configurés pour, à la réception sur ledit port d'accès de test (10) de ladite deuxième commande assortie du deuxième mot de passe valide, effectuer une comparaison du deuxième mot de passe reçu avec un deuxième mot de passe de référence stocké dans les premiers moyens 5 de mémoire, le deuxième mot de passe étant considéré comme valide en cas de succès de la comparaison, et si le deuxième mot de passe est considéré comme valide, stocker dans les moyens de mémoire du type à écriture unique un deuxième bit de référence ayant une deuxième valeur logique de 10 référence.\n<CLM>\1\tProduit selon la revendication 28, dans lequel les moyens de commande (13, 14,\n<CLM>\1\tsont configurés pour, après avoir stocké dans les moyens de mémoire du type à écriture unique, le deuxième bit de référence affecté de sa deuxième valeur logique de 15 référence, placer le circuit intégré dans un mode d'attente avec interdiction de débogage et vérifier après la réinitialisation ou la mise sous tension suivante du circuit intégré, que le deuxième bit de référence a bien sa deuxième valeur logique de référence, et si tel est le cas placer le circuit intégré dans son mode d'analyse avec 20 autorisation de débogage.\n<CLM>\1\tProduit selon les revendications 27 et 29, dans lequel les moyens de commande (13, 14,\n<CLM>\1\tsont configurés pour, dans ledit mode d'attente avec interdiction de débogage, maintenir ladite première valeur logique de contrôle pour ledit au moins un bit de 25 contrôle.\n<CLM>\1\tProduit selon l'une des revendications 18 à 30 prise en combinaison avec l'une des revendications 20 à 22, dans lequel le circuit intégré (1) comporte en outre des registres volatils (150) associés au module mémoire, accessibles par l'unité centrale (13) et 30 destinés à être chargés par une partie au moins du contenu du module mémoire (151), et les moyens de commande sont configurés pour avant d'autoriser le débogage, effacer le contenu des registres volatils et comportent des moyens d'inhibition (152) configurés pour, après effacement du contenu des registres volatils (150), effectuer une 41 inhibition de lecture des registres volatils, d'écriture dans les registres volatils et de rechargement des registres volatils.\n<CLM>\1\tProduit selon la revendication 31, dans lequel les moyens d'inhibition (152) sont couplés aux registres volatils (150) et 5 sont configurés pour, en réponse à un signal de demande d'inhibition délivré par l'unité centrale (13), activer ladite inhibition par le passage d'un premier état à un deuxième état d'au moins un signal logique d'inhibition (SIHNi), et les moyens d'inhibition (152) sont configurés pour, lorsque ledit au moins un signal logique d'inhibition 10 est passé de son premier état à son deuxième état, ne pouvoir délivrer le signal logique d'inhibition ayant son premier état qu'en réponse à une réinitialisation ou une mise sous tension du circuit intégré.\n<CLM>\1\tProduit selon la revendication 32, dans lequel les premiers moyens de mémoire comportent des emplacements mémoires 15 (EMP3) destinés à stocker des données sensibles (DDS) incluant le premier mot de passe de référence, les moyens de mémoire du type à écriture unique comportent un premier emplacement mémoire (EMP1) destiné à stocker le premier bit de référence et les moyens d'inhibition (152) sont configurés pour délivrer des signaux logiques d'inhibition 20 respectivement dédiés aux inhibitions de lecture, d'écriture et de rechargement des registres volatils associés aux emplacements mémoire stockant lesdites données sensibles, et trois signaux logiques d'inhibition respectivement dédiés aux inhibitions de lecture, d'écriture et de rechargement du registre volatil associé audit premier 25 emplacement mémoire.\n<CLM>\1\tProduit selon les revendications 28 et 33, dans lequel les emplacements mémoires (EMP3) destinés à stocker des données sensibles sont également destinés à stocker le deuxième mot de passe de référence, les moyens de mémoire du type à écriture unique (151) 30 comportent un deuxième emplacement mémoire (EMP2) destiné à stocker le deuxième bit de référence et les moyens d'inhibition (152) sont configurés pour délivrer trois autres signaux logiques d'inhibition respectivement dédiés aux inhibitions de lecture, d'écriture et de 42 rechargement du registre (13, 14,\n<CLM>\1\tvolatil associé audit deuxième emplacement mémoire.\n<CLM>\1\tProduit selon l'une des revendications 18 à 34, dans lequel les moyens de commande (13, 14,\n<CLM>\1\tsont configurés pour, 5 après réception de ladite deuxième commande assortie du deuxième mot de passe valide, interdire tout nouveau placement ultérieur du circuit intégré dans son mode d'analyse avec autorisation de débogage.\n<CLM>\1\tProduit selon les revendications 23, 28 et 35, dans lequel les moyens de commande sont configurés pour interdire tout 10 nouveau passage dans le mode d'analyse avec autorisation de débogage lorsque le premier bit de référence et le deuxième bit de référence ont respectivement leur première et deuxième valeurs de référence.\n<CLM>\1\tProduit selon l'une des revendications 18 à 34, dans lequel les moyens de commande (13, 14,\n<CLM>\1\tsont configurés pour, 15 après réception de ladite deuxième commande assortie du deuxième mot de passe valide, autoriser au moins un nouveau placement ultérieur du circuit intégré dans son mode d'analyse avec autorisation de débogage.\n<CLM>\1\tProduit selon l'une des revendications 18 à 37, dans 20 lequel le port d'accès de test (10) est conforme à la norme JTAG.\n<CLM>\1\tProduit selon l'une des revendications 18 à 38, dans lequel le circuit intégré comprend un système sur puce (1).\n<CLM>\1\tProduit selon l'une des revendications 18 à 39, dans lequel le produit comprend un composant électronique.