Brevet FR3076128A1 (20190628)

REVENDICATIONS1. Boucle à verrouillage de retard numérique comprenant : des première et deuxième lignes à retard contrôlables de manière numérique (202B, 204B) couplées en série entre elles, chacune comprenant une portion amont (214,\n<CLM>\1\tet une portion aval (216, 220), la première ligne à retard contrôlable de manière numérique recevant un signal de synchronisation de référence (TREF) et la deuxième ligne à retard contrôlable de manière numérique fournissant un signal de synchronisation retardé (TREF') ; et un convertisseur de temps en valeurs numériques (212) agencé pour évaluer une différence de phase entre le signal de référence (TREF) et le signal de synchronisation retardé (TREF') et pour générer un premier signal de commande (DLEAD_[0:n]) pour contrôler les portions amont (214,\n<CLM>\1\tou un deuxième signal de commande (DLAG[0:n]) pour contrôler les portions aval (216,\n<CLM>\1\tsur la base du signe et de l'amplitude de la différence de phase.\n<CLM>\1\tBoucle à verrouillage de retard numérique selon la revendication 1, dans laquelle : les portions amont (214,\n<CLM>\1\tdes première et deuxième lignes à retard contrôlables de façon numérique (202B, 204B) comprennent chacune une pluralité d'éléments de retard (508_0 à 508_n, 510_0 à 510_n), et le convertisseur de temps en valeurs numériques (212) comprend une première pluralité correspondante d'éléments de retard (502_0 à 502_n) ; et les portions aval (216,\n<CLM>\1\tdes première et deuxième lignes à retard contrôlables de manière numérique (202B, 204B) comprennent chacune une pluralité d'éléments de retard (518_0 à 518n, 520_0 à 520_n), et le convertisseur de temps en valeurs numériques (212) comprend une deuxième pluralité correspondante d'éléments de retard (512_0 à 512_n).\n<CLM>\1\tBoucle à verrouillage de retard numérique selon la revendication 2, dans laquelle chacun de la pluralité d'éléments de retard (508_0 à 508_n, 510_0 à 510_n) des portions amont est B15913 - DD17169ST 23 mis en oeuvre par un circuit similaire à celui mettant en oeuvre chaque élément de retard de la première pluralité (502_0 à 502_n), et chacun de la pluralité d'éléments de retard (518_0 à 518_n, 520_O à 520_n) des portions aval est mis en oeuvre par un circuit 5 similaire à celui mettant en oeuvre chaque élément de retard de la deuxième pluralité (512_0 à 512_n).\n<CLM>\1\tBoucle à verrouillage de retard numérique selon l'une quelconque des revendications 1 à 3, dans laquelle le convertisseur de temps en valeurs numériques comprend en outre un 10 circuit sélecteur (302) agencé pour générer : une première paire de signaux de synchronisation (UP LEAD, DN LAG) si la phase du signal de référence (TREF) devance celle du signal de synchronisation retardé (TREF'), un premier signal (UP_LEAD) de la première paire comprenant un front 15 de synchronisation qui devance un front de synchronisation d'un deuxième signal (DN_LAG) de la première paire de ladite différence de phase ; et une deuxième paire de signaux de synchronisation (UP_LAG, DN_LEAD) si la phase du signal de référence (TREF) suit 20 celle du signal de synchronisation retardé (TREF'), un premier signal (DN_LEAD) de la deuxième paire comprenant un front de synchronisation qui devance un front de synchronisation d'un deuxième signal (UP_LAG) de la deuxième paire de ladite différence de phase. 25\n<CLM>\1\tBoucle à verrouillage de retard numérique selon la revendication 4, dans laquelle le convertisseur de temps en valeurs numériques (212) comprend : un convertisseur amont de temps en valeurs numériques (304) comprenant une première ligne à retard constituée d'une 30 première pluralité d'éléments de retard (502_0 à 502_n) ayant chacun une sortie couplée à une entrée de l'une correspondante d'une première pluralité de bascules (504_0 à 504_n), le premier signal (UP_LEAD) de la première paire de signaux de synchronisation étant fourni à une entrée de la première ligne à retard, et la première pluralité de bascules recevant comme B15913 - DD17169ST 24 horloge le deuxième signal (DN_LAG) de la première paire de signaux de synchronisation ; et un convertisseur aval de temps en valeurs numériques (306) comprenant une deuxième ligne à retard constituée d'une 5 deuxième pluralité d'éléments de retard (512_0 à 512_n) ayant chacun une sortie couplée à une entrée de l'une correspondante d'une deuxième pluralité de bascules (514_0 à 514_n), le premier signal (DN_LEAD) de la deuxième paire de signaux de synchronisation étant fourni à une entrée de la deuxième ligne à retard, 10 et la deuxième pluralité de bascules recevant comme horloge le deuxième signal (UP LAG) de la deuxième paire de signaux de synchronisation.\n<CLM>\1\tBoucle à verrouillage de retard numérique selon la revendication 5, dans laquelle : 15 la première pluralité de bascules (504_0 à 504_n) est agencée pour générer un premier signal numérique (TLEAD_O à TLEAD n) représenté par un code thermométrique, le convertisseur de temps en valeurs numériques (212) comprenant en outre un premier décodeur (308) agencé pour coder le premier signal 20 numérique sur la base d'un codage one-hot ; et la deuxième pluralité de bascules (514_0 à 514_n) est agencée pour générer un deuxième signal numérique (TLAG_O à TLAG n) représenté par un code thermométrique, le convertisseur de temps en valeurs numériques (212) comprenant en outre un 25 deuxième décodeur (310) agencé pour coder le deuxième signal numérique sur la base d'un codage one-hot.\n<CLM>\1\tBoucle à verrouillage de retard numérique selon l'une quelconque des revendications 1 à 6, dans laquelle le convertisseur de temps en valeurs numériques comprend en outre un 30 inverseur pour inverser le signal de synchronisation retardé.\n<CLM>\1\tProcédé de commande d'une boucle à verrouillage de retard numérique comprenant : évaluer une différence de phase entre le signal de référence (TREF) et un signal de synchronisation retardé (TREF') 35 généré par des première et deuxième lignes à retard contrôlables B15913 - DD17169ST 25 de manière numérique (202B, 204B) couplées en série entre elles, chacune comprenant une portion amont (214,\n<CLM>\1\tet une portion aval (216, 220), la première ligne à retard contrôlable de manière numérique recevant un signal de synchronisation de référence 5 (TREF) et la deuxième ligne à retard contrôlable de manière numérique fournissant un signal de synchronisation retardé (TREF') ; générer un premier signal de commande (DLEAD_[0:n]) pour contrôler les portions amont (214,\n<CLM>\1\tou un deuxième signal de 10 commande (DLAG[0:n]) pour contrôler les portions aval (216,\n<CLM>\1\tsur la base du signe et de l'amplitude de la différence de phase.\n<CLM>\1\tProcédé selon la revendication 8, comprenant en outre la génération : d'une première paire de signaux de synchronisation 15 (UP LEAD, DN LAG) si la phase du signal de référence (TREF) devance celle du signal de synchronisation retardé (TREF'), un premier signal (UP_LEAD) de la première paire comprenant un front de synchronisation qui devance un front de synchronisation d'un deuxième signal (DN_LAG) de la première paire de ladite différence 20 de phase ; et une deuxième paire de signaux de synchronisation (UP LAG, DN LEAD) si la phase du signal de référence (TREF) suit celle du signal de synchronisation retardé (TREF'), un premier signal (DN_LEAD) de la deuxième paire comprenant un front de 25 synchronisation qui devance un front de synchronisation d'un deuxième signal (UP_LAG) de la deuxième paire de ladite différence de phase.