Brevet FR3071355A1 (20190322)

REVENDICATIONS1. Dispositif de mémoire (EE) du type mémoire non-volatile électriquement effaçable et programmable, formé dans et sur un substrat semiconducteur (SUB), comprenant un plan-mémoire (PM) comportant au moins une cellule-mémoire (CEL) comprenant un transistor d'état (TE) ayant une région de source (TEs), une région de drain (TEd), une grille de commande (CG) et une grille flottante (FG), et un transistor d'accès (TA) ayant une région de source (TAs), une région de drain (TAd) et une grille (G1-G2, GV), la région de source (TAs) du transistor d'accès étant couplée à une ligne de source (SL), la région de drain (TAd) du transistor d'accès et la région de source (TEs) du transistor d'état étant communes, la région de drain (TEd) du transistor d'état étant couplée à une ligne de bit (BL), la grille flottante (FG) reposant sur une couche diélectrique (OX) ayant une première partie (HV) d'une première épaisseur (el), et une deuxième partie (TN) d'une deuxième épaisseur (e2) inférieure à la première épaisseur (el), la deuxième partie (TN) étant située du côté de la région de source (TEs) du transistor d'état (TE).\n<CLM>\1\tDispositif selon la revendication 1, dans lequel la couche diélectrique comporte une troisième partie (TNs) débordant de la grille flottante (FG), située au-dessus de la région de source (TEs) du transistor d'état et ayant une épaisseur égale à la deuxième épaisseur (e2).\n<CLM>\1\tDispositif selon l'une des revendications 1 ou 2, comprenant des moyens d'effacement (EF) configurés pour, lors d'un effacement, transmettre une tension d'effacement sur la grille de commande (CG) du transistor d'état (TE), de façon à placer ledit transistor d'état (TE) dans un état passant.\n<CLM>\1\tDispositif selon la revendication 3, dans lequel les moyens d'effacement (EF) sont configurés pour, lors d'un effacement, transmettre une tension nulle sur la grille du transistor d'accès (TA), de façon à commander ledit transistor d'accès (TA) dans un état bloqué. 27\n<CLM>\1\tDispositif selon l'une des revendications précédentes, comprenant des moyens de programmation (PR) configurés pour, lors d'une programmation, transmettre une tension de programmation sur la grille de commande (CG) du transistor d'état (TE), et, simultanément, 5 transmettre sur la ligne de bits (BL) couplée à la région de drain (TEd) du transistor d'état, soit une tension d'inhibition de programmation de façon à ne pas placer le transistor d'état (TE) dans un état bloqué, soit une tension de permission de programmation de façon à placer le transistor d'état (TE) dans un état bloqué. 10\n<CLM>\1\tDispositif selon la revendication 5, dans lequel les moyens de programmation (PR) sont configurés pour, lors d'une programmation, transmettre une tension nulle sur la grille du transistor d'accès (TA), de façon à commander ledit transistor d'accès (TA) dans un état bloqué. 15\n<CLM>\1\tDispositif selon l'une des revendications précédentes, dans lequel le plan-mémoire (PM) comporte une multitude de cellules-mémoires (CEL) arrangées en rangées (RG) et en colonnes (COL) de mots-mémoire (WD), chaque mot-mémoire comportant N cellules-mémoires (CEL) sur une même rangée, au moins une ligne de source 20 (SL) couplée aux cellules-mémoire (CEL), N lignes de bits (BL) par colonnes, chaque ligne de bits (BL) étant couplée à une cellule-mémoire (CEL) de chaque mot-mémoire (WD) d'une colonne, une ligne de grilles de commande (CGT) par colonne couplée aux grilles de commande (CG) des transistors d'état (TE) des cellules-mémoires 25 (CEL) appartenant à cette colonne, et une ligne de mots (WL) par rangée couplée aux grilles des transistors d'accès (TA) des cellules-mémoires (CEL) appartenant à cette rangée.\n<CLM>\1\tDispositif selon l'une des revendications précédentes en combinaison avec les revendications 3 et 7, dans lequel les moyens 30 d'effacement (EF) sont configurés pour, lors d'un effacement, transmettre ladite tension d'effacement sur la ligne de grilles de commande (CGT) couplée aux grilles de commande (CG) des transistors d'état (TE) des cellules-mémoire d'un groupe de cellules-mémoires. 28\n<CLM>\1\tDispositif selon l'une des revendications précédentes en combinaison avec les revendications 4 et 8, dans lequel les moyens d'effacement (EF) sont configurés pour, lors d'un effacement, transmettre ladite tension nulle sur la ligne de mots (WL) couplée aux 5 grilles des transistors d'accès (TA) des cellules-mémoires dudit groupe de cellules-mémoires.\n<CLM>\1\tDispositif selon l'une des revendications précédentes en combinaison avec les revendications 5 et 7, dans lequel les moyens de programmation (PR) sont configurés pour, lors d'une programmation, 10 transmettre ladite tension de programmation sur la ligne de grilles de commande (CGT) couplée aux grilles de commande (CG) des transistors d'état (TE) des cellules-mémoires d'un groupe de cellules-mémoires, et, simultanément, transmettre ladite tension d'inhibition de programmation ou ladite tension de permission de programmation sur 15 les lignes de bits (BL) respectivement couplées aux cellules-mémoire de ce groupe de cellules-mémoires.\n<CLM>\1\tDispositif selon l'une des revendications précédentes en combinaison avec les revendications 6 et 10, dans lequel les moyens de programmation (PR) sont configurés pour, lors d'une 20 programmation, transmettre ladite tension nulle sur la ligne de mots (WL) couplée aux grilles des transistors d'accès (TA) des cellules-mémoires dudit groupe de cellules-mémoires.\n<CLM>\1\tDispositif selon l'une des revendications précédentes, dans lequel chaque transistor d'accès (TA) comporte une première grille 25 (G1) et une deuxième grille (G2) superposées, selon une structure homologue à la structure de la partie du transistor d'état (TE) qui est située en regard de la première couche diélectrique (HV), la première grille (G1) et la deuxième grille (G2) étant par ailleurs électriquement connectées. 30\n<CLM>\1\tDispositif selon l'une des revendications 1 à 11, dans lequel chaque transistor d'accès (TA) comporte une grille verticale (GV) comprenant une portion centrale électriquement conductrice (PC) enveloppée d'une enveloppe isolante (OXV) dans une tranchée, les régions de source (TAs) et de drain (TAd) du transistor d'accès étant 29 situées de part et d'autre de la grille verticale (GV) en surface du substrat (SUB).\n<CLM>\1\tDispositif selon l'une des revendications 1 à 11, dans lequel chaque transistor d'accès (TA) comporte une grille verticale 5 (GV) comprenant une portion centrale électriquement conductrice (PC) enveloppée d'une enveloppe isolante (OXV) dans une tranchée, la région de drain (TAd) du transistor d'accès étant située en surface du substrat (SUB) et la région de source (TAs) du transistor d'accès étant située dans une couche enterrée (NISO), en profondeur dans le substrat 10 (SUB), la couche enterrée (NISO) formant la ligne de source (SL) correspondante.\n<CLM>\1\tDispositif selon les revendications 7 et 14, dans lequel la région de drain (TAs, TAs2) de chaque transistor d'accès (TA) est située de part et d'autre de la grille verticale (GV) en surface du 15 substrat (SUB), et est reliée en série avec les régions de source de deux transistors d'état (TE, TE2) appartenant respectivement à deux cellules-mémoire (CEL, CEL2) situées de part et d'autre du transistor d'accès (TA).\n<CLM>\1\tDispositif selon l'une des revendications précédentes, dans 20 lequel chaque transistor d'état (TE) comporte une région implantée capacitive (CAP) située sous la deuxième partie (TN) de la couche diélectrique (OX) et sous une portion de la première partie (HV) de la couche diélectrique (OX).\n<CLM>\1\tAppareil électronique, tel qu'un téléphone portable ou une 25 prothèse auditive (APP), comportant un dispositif de mémoire (EE) selon l'une des revendications précédentes.