Brevet FR3069702A1 (20190201)

REVENDICATIONS1. Procédé de fabrication simultanée d'un transistor MOS de type SOI, d'un premier transistor sur substrat massif et d'un deuxième transistor sur substrat massif, comprenant : a) prévoir une couche semiconductrice (104) sur une 5 couche isolante (102) recouvrant un substrat semiconducteur (100) ; b) former une couche de masquage (110) recouvrant l'emplacement du transistor de type SOI et comportant, au-dessus de l'emplacement du premier transistor, une ouverture (204P) 10 plus large que le premier transistor à former, et, au-dessus de l'emplacement (202N) du deuxième transistor, une ouverture (204N) centrale moins large que le deuxième transistor à former ; c) à l'aplomb des ouvertures (204P, 204N), graver des 15 cavités (208P, 208N) traversant entièrement les couches semiconductrice et isolante, d'où il résulte des portions restantes (210) de la couche isolante sous les bords de l'emplacement du deuxième transistor ; d) faire croître par épitaxie du semiconducteur dans 20 les cavités jusqu'au niveau supérieur de la couche semiconductrice (104) ; e) former des tranchées isolantes (124) délimitant les transistors à former, et retirer les éléments de la structure situés au-dessus du niveau supérieur de la couche 25 semiconductrice (104) ; et f) former les isolants de grille (132,\n<CLM>\1\tdes transistors, l'isolant de grille (220) du deuxième transistor comprenant au moins une partie desdites portions restantes (210) de la couche isolante (102) et étant plus épais aux bords qu'au 30 centre du deuxième transistor.\n<CLM>\1\tProcédé selon la revendication 1, comprenant à l'étape f) : procéder à une oxydation thermique des portions (212) de la couche semiconductrice (104) situées sur lesdites portions restantes (210) de la couche isolante (102) ; B16106 - 17-R0-0178 15\n<CLM>\1\tProcédé selon la revendication 1 ou 2, comprenant à l'étape f) : retirer au moins une partie supérieure des portions (212) de la couche semiconductrice (104) situées sur lesdites portions restantes (210) de la couche isolante (102).\n<CLM>\1\tProcédé selon l'une quelconque des revendications 1 à 3, dans lequel, à l'étape f), l'isolant de grille (220) du deuxième transistor est formé au moins en partie par dépôt.\n<CLM>\1\tProcédé selon l'une quelconque des revendications 1 à 4, comprenant : entre l'étape a) et l'étape b), recouvrir la structure d'une couche de nitrure de silicium (108) ; à l'étape c), graver la couche de nitrure de silicium à l'aplomb des ouvertures (204P, 204N) ; et entre l'étape c) et l'étape d), retirer la couche de 15 masquage (110).\n<CLM>\1\tProcédé selon l'une quelconque des revendications 1 à 5, comprenant à l'étape a) : recouvrir la couche semiconductrice (104) d'une couche d'oxyde de silicium (106).\n<CLM>\1\tProcédé selon l'une quelconque des revendications 1 20 à 6, dans lequel, à l'étape b), l'ouverture (204N) située au-dessus du deuxième transistor a une forme rectangulaire en vue de dessus et s'étend au-dessus des régions de drain-source (136) du deuxième transistor à former.\n<CLM>\1\tProcédé selon l'une quelconque des revendications 1 25 à 6, dans lequel, à l'étape b), l'ouverture (204N) située au-dessus de l'emplacement du deuxième transistor comprend, en vue de dessus, une partie centrale (250) moins large que le deuxième transistor à former, et deux portions (252) située au-dessus des régions de drain-source (136) du deuxième transistor à former et 30 plus larges que le deuxième transistor à former.\n<CLM>\1\tProcédé selon l'une quelconque des revendications 1 à 8, dans lequel lesdites portions restantes (210) de la couche isolante (102) ont une largeur comprise entre 2 et 50 nm. B16106 - 17-R0-0178 16\n<CLM>\1\tProcédé selon l'une quelconque des revendications 1 à 9, dans lequel la couche semiconductrice (104) a une épaisseur comprise entre 5 et 500 nia.\n<CLM>\1\tProcédé selon l'une quelconque des revendications 1 5 à 10, dans lequel la couche isolante (102) a une épaisseur comprise entre 5 et 500 nia.\n<CLM>\1\tProcédé selon l'une quelconque des revendications 1 à 11, dans lequel le premier transistor sur substrat massif est à canal P et le deuxième transistor sur substrat massif est à 10 canal N.\n<CLM>\1\tPuce électronique obtenue par un procédé selon l'une quelconque des revendications 1 à 12, comprenant un transistor MOS de type SOI, un premier transistor sur substrat massif et un deuxième transistor sur substrat massif, dans lequel les bords de l'isolant de grille (220) du deuxième transistor comprennent des portions (210) de la couche isolante (102) de la structure SOI dans et sur laquelle le transistor de type SOI est formé, l'isolant de grille du deuxième transistor étant plus épais aux bords qu'au centre du deuxième transistor, et l'isolant de grille (130) du premier transistor étant dépourvu de portions de la couche isolante de ladite structure SOI.\n<CLM>\1\tPuce électronique selon la revendication 13, dans laquelle le premier transistor sur substrat massif est à canal P 25 et le deuxième transistor sur substrat massif est à canal N.