Brevet FR3070535A1 (20190301)

REVENDICATIONS1. Circuit intégré comprenant un substrat semiconducteur (1) contenant au moins un caisson semiconducteur dopé (3) d'un premier type de conductivité, un élément capacitif (C) comprenant au moins une tranchée (TR) comportant une portion centrale conductrice (5) enveloppée d'une enveloppe isolante (7) et s'étendant verticalement dans ledit caisson (3) depuis une première face (10), une première couche conductrice (15) recouvrant une première couche isolante (17) située sur la première face (10) et une deuxième couche conductrice (25) recouvrant une deuxième couche isolante (27) située sur la première couche conductrice (15), la portion centrale conductrice (5) et la première couche conductrice (15) étant électriquement couplées et formant ainsi une première électrode (El) de l'élément capacitif (C), la deuxième couche conductrice et le caisson (3) étant électriquement couplés et formant ainsi une deuxième électrode (E2) de l'élément capacitif (C), l'enveloppe isolante (7), la première couche isolante (17) et la deuxième couche isolante (27) formant une région diélectrique de l'élément capacitif (C).\n<CLM>\1\tCircuit intégré selon la revendication 1, dans lequel une couche semiconductrice auxiliaire (200,\n<CLM>\1\test configurée pour former une source de porteurs minoritaires dans le caisson (3).\n<CLM>\1\tCircuit intégré selon la revendication 2, dans lequel la couche semiconductrice auxiliaire (200,\n<CLM>\1\test dopée d'un deuxième type de conductivité opposé au premier type de conductivité et est destinée à recevoir une tension de polarisation.\n<CLM>\1\tCircuit intégré selon l'une des revendications 2 ou 3, dans lequel la couche semiconductrice auxiliaire comporte une couche enterrée (200), sous le caisson (3) et sous ladite au moins une tranchée (TR), et des puits de contact (210) s'étendant depuis la première face (10) jusqu'à la couche enterrée (200).\n<CLM>\1\tCircuit intégré selon la revendication 4, dans lequel la couche semiconductrice auxiliaire comporte une région de contact 16 auxiliaire (213) au niveau de la première face (10), électriquement couplée à la deuxième électrode (E2).\n<CLM>\1\tCircuit intégré selon l'une des revendications 4 ou 5, dans lequel ladite au moins une tranchée (TR) comporte en outre une région 5 implantée (205) du deuxième type de conductivité située entre le fond de ladite portion centrale (5) enveloppée de ladite enveloppe (7) et la couche enterrée (200).\n<CLM>\1\tCircuit intégré selon l'une des revendications 2 ou 3, dans lequel la couche semiconductrice auxiliaire (300) est située au niveau 10 de la première face (10) dans le caisson (3).\n<CLM>\1\tCircuit intégré selon la revendication 7, dans lequel la couche semiconductrice auxiliaire (300) comporte une région de contact auxiliaire (313) s'étendant depuis la première face (10) et étant électriquement couplée à la deuxième électrode (E2). 15\n<CLM>\1\tCircuit intégré selon l'une des revendications précédentes, comprenant un dispositif de mémoire (EE) comportant un plan mémoire (PM) possédant des cellules-mémoires non-volatile (CEL) munies de transistors d'accès (TA) à grille verticale (GTA) et de transistors à grille flottante (TFG), ladite au moins une tranchée (TR) 20 ayant une profondeur sensiblement égale à celle desdites grilles verticales (GTA).\n<CLM>\1\tCircuit intégré selon la revendication 9, dans lequel chaque grille verticale (GTA) comporte un matériau de grille (mGTA) enveloppé d'un diélectrique de grille (OXTA), le matériau de ladite 25 portion centrale conductrice (5) étant de la même nature que ledit matériau de grille (mGTA) et le matériau de ladite enveloppe isolante (7) étant de la même nature que ledit diélectrique de grille (OXTA).\n<CLM>\1\tCircuit intégré selon l'une des revendications 9 ou 10, dans lequel lesdits transistors à grille flottante (TFG) comportent une 30 structure de double-grille comprenant un oxyde tunnel (OXT), une grille flottante conductrice (FG), un diélectrique de grille de commande (ONO) et une grille de commande conductrice (CG), et dans lequel la première couche isolante (17), la première couche conductrice (15), la deuxième couche isolante (27) et la deuxième 17 couche conductrice (25) forment une structure dont les matériaux et l'agencement sont de mêmes natures que les matériaux et l'agencement de ladite structure de double-grille.\n<CLM>\1\tProcédé de fabrication d'un élément capacitif (C), 5 comprenant, dans un caisson (3) dopé d'un premier type de conductivité préalablement formé dans un substrat semiconducteur (1): - une formation d'au moins une tranchée (TR) s'étendant verticalement dans ledit caisson (3) depuis une première face (10) du caisson (3) ; 10 - une formation d'une enveloppe isolante (7) sur les flancs et le fond de ladite au moins une tranchée (TR) ; - une formation d'un matériau conducteur (5) dans une portion centrale enveloppée par l'enveloppe isolante (7) ; - une formation d'une première couche isolante (17) sur la 15 première face (10) et d'une première couche conductrice (15) recouvrant la première couche isolante (17) ; - une formation d'une deuxième couche isolante (27) sur la première couche conductrice (15) et d'une deuxième couche conductrice (25) recouvrant la deuxième couche isolante 20 (27) ; - un premier couplage électrique entre la portion centrale conductrice (5) et la première couche conductrice (15), formant une première électrode (El) d'un élément capacitif (C) ; et 25 - un deuxième couplage électrique entre la deuxième couche conductrice et le caisson (3), formant une deuxième électrode (E2) de l'élément capacitif (C).\n<CLM>\1\tProcédé selon la revendication 12, comprenant une fabrication, dans et sur le substrat semiconducteur (1), de cellules- 30 mémoires non-volatile (CEL) appartenant à un plan-mémoire (PM) et munies de transistors d'accès (TA) à grilles verticales (GTA) et de transistors à grille flottante (TFG), dans lequel : - ladite formation d'au moins une tranchée (TR), ladite formation d'une enveloppe isolante (7), ladite formation 18 d'un matériau conducteur (5) sont réalisées conjointement avec des étapes de fabrication des transistors d'accès (TA) ; et ladite formation d'une première couche isolante (17) sur la 5 première face (10) et d'une première couche conductrice (15) recouvrant la première couche isolante (17), et ladite formation d'une deuxième couche isolante (27) sur la première couche conductrice (15) et d'une deuxième couche conductrice (25) recouvrant la deuxième couche isolante 10 (27) sont réalisées conjointement avec des étapes de fabrication des transistors à grille flottante (TFG).\n<CLM>\1\tProcédé selon la revendication 13, dans lequel la fabrication de l'élément capacitif (C) comprend une formation d'une couche auxiliaire (200) semiconductrice dopée d'un deuxième type de 15 conductivité opposé au premier type de conductivité, réalisée conjointement avec une étape de formation d'une couche enterrée de région de source (NISO) des transistors d'accès (TA) et un couplage électrique de la couche auxiliaire (200) avec ladite deuxième électrode (E2). 20\n<CLM>\1\tProcédé selon la revendication 13, dans lequel la fabrication de l'élément capacitif (C) comprend une formation d'une couche auxiliaire (300) semiconductrice dopée d'un deuxième type de conductivité opposé au premier type de conductivité, réalisée conjointement avec une étape de formation d'une région de contre- 25 implant des transistors à grille flottante (TFG), et un couplage électrique de la couche auxiliaire (300) avec ladite deuxième électrode (E2).