Brevet FR3070534A1 (20190301)

REVENDICATIONS1. Procédé de fabrication d'un élément capacitif (C) dans un substrat semiconducteur (PW), comprenant : - une formation d'au moins une tranchée d'isolation sacrificielle (STIs) dans le substrat (PW), comportant une gravure d'au moins une première tranchée, et un remplissage de cette au moins une première tranchée par un matériau diélectrique ; - une formation d'au moins une tranchée d'électrode (TR), comprenant une gravure directionnelle (GD) configurée pour graver le substrat semiconducteur (PW), la gravure directionnelle (GD) étant alignée sur respectivement ladite au moins une tranchée d'isolation sacrificielle (STIs) et s'étendant en profondeur jusqu'à une partie du substrat située sous ladite au moins une tranchée d'isolation sacrificielle (STIs) ; - une formation d'une enveloppe isolante (7) sur les flancs et le fond de ladite au moins une tranchée d'électrode (TR) et un remplissage par un matériau conducteur (5) d'une portion centrale (5) enveloppée par ladite enveloppe isolante (7) ; le matériau conducteur de la portion centrale (5) formant ainsi au moins une première partie d'une première électrode (El) de l'élément capacitif (C), le substrat (PW) formant ainsi au moins une deuxième partie d'une deuxième électrode (E2) de l'élément capacitif (C) et l'enveloppe isolante (7) formant ainsi au moins une troisième partie d'une région diélectrique de l'élément capacitif (C).\n<CLM>\1\tProcédé selon la revendication 1, dans lequel ladite au moins une tranchée d'isolation sacrificielle (STIs) a une première largeur (LSTI) au niveau d'une première face (FA) du substrat (PW) et dans lequel ladite gravure directionnelle est faite selon une deuxième largeur (LTR) au niveau de la première face (FA) supérieure à la première largeur (LSTI). 14\n<CLM>\1\tProcédé selon l'une des revendications 1 ou 2, dans lequel ladite formation d'au moins une tranchée d'isolation sacrificielle (STIs) est mise en oeuvre conjointement avec une formation de tranchées d'isolation peu profonde (STI) destinées à isoler 5 latéralement en surface un caisson contenu dans le substrat (PW).\n<CLM>\1\tProcédé selon l'une des revendications précédentes, dans lequel ladite gravure directionnelle (GD) est mise en oeuvre conjointement avec une gravure de tranchées (TRG) destinées à accueillir des grilles verticales (GV) de transistors enterrés (TA). 10\n<CLM>\1\tProcédé selon la revendication 4, dans lequel ladite gravure des tranchées (TRG) destinées à accueillir des grilles verticales (GV) de transistors enterrés (TA) est réalisée dans le substrat semiconducteur (PW).\n<CLM>\1\tProcédé selon l'une des revendications 4 ou 5, dans lequel 15 ladite formation d'une enveloppe isolante (7) est mise en oeuvre conjointement avec un dépôt d'une couche d'oxyde de grille (OX) desdits transistors enterrés (TA).\n<CLM>\1\tProcédé selon l'une des revendications 4 à 6, dans lequel ledit remplissage de la portion centrale (5) de ladite au moins une 20 tranchée d'électrode (TR) est mis en oeuvre conjointement avec un remplissage d'un matériau de grilles (MG) desdites grilles verticales (GV) de transistors enterrés (TA).\n<CLM>\1\tProcédé selon l'une des revendications précédentes, dans lequel la fabrication de l'élément capacitif (C) comprend en outre : 25 - une formation d'une première couche isolante (17) sur la première face (FA) au-dessus de ladite au moins une tranchée (TR) ; - une formation d'une première couche conductrice (15) sur la première couche isolante (17) ; 30 - une formation d'une deuxième couche isolante (27) sur la première couche conductrice (15) ; - une formation d'une deuxième couche conductrice (25) sur la deuxième couche isolante (27) ; 15 - un couplage électrique de la première couche conductrice (15) avec le matériau conducteur remplissant ladite portion centrale (5), formant conjointement la première électrode (El) ; 5 - un couplage électrique de la deuxième couche conductrice (25) avec le substrat (PW) formant conjointement la deuxième électrode (E2) ; la première couche isolante (17) et la deuxième couche isolante (27) formant ainsi, conjointement avec l'enveloppe isolante (7), ladite 10 région diélectrique de l'élément capacitif.\n<CLM>\1\tProcédé selon la revendication 8, dans lequel : - la formation d'une première couche isolante (17) est mise en oeuvre conjointement avec une formation d'une couche d'oxyde tunnel (OXT) d'un transistor à grille flottante 15 (TFG) ; - la formation d'une première couche conductrice (15) est mise en oeuvre conjointement avec une formation d'une couche de polysilicium de grille flottante (FG) du transistor à grille flottante (TFG) ; 20 - la formation d'une deuxième couche isolante (27) est mise en oeuvre conjointement avec une formation d'une couche d'oxyde de grille de commande (ONO) du transistor à grille flottante (TFG) ; - la formation d'une deuxième couche conductrice (25) est 25 mise en oeuvre conjointement avec une formation d'une couche de polysilicium de grille de commande (CG) du transistor à grille flottante (TFG).\n<CLM>\1\tProcédé selon l'une des revendications précédentes, dans lequel ladite gravure directionnelle (GD) est configurée pour graver le 30 substrat (PW) jusqu'à une première profondeur (PGD) depuis la première face (FA), et pour graver ladite au moins une tranchée d'électrode (TR) jusqu'à une deuxième profondeur (PTR) depuis la première face (FA), la deuxième profondeur (PTR) étant égale à au moins 125% de la première profondeur (PGD). 16\n<CLM>\1\tCircuit intégré comprenant, dans une zone d'un substrat semiconducteur (PW) d'un premier type de conductivité, au moins un transistor à grille verticale (GV) comprenant au moins une première tranchée (TRG) comportant une portion centrale remplie d'un matériau 5 de grille électriquement conducteur (MG) enveloppée d'une enveloppe de diélectrique de grille (OX) et s'étendant verticalement dans ladite zone du substrat (PW) depuis une première face (FA) jusqu'à une première profondeur (PGD), et au moins un élément capacitif (C) comprenant au moins une deuxième tranchée (TR) comportant une 10 portion centrale remplie d'un matériau d'électrode électriquement conducteur (5) enveloppée d'une enveloppe isolante (7) et s'étendant verticalement dans ladite zone du substrat (PW) depuis une première face (FA) jusqu'à une deuxième profondeur (PTR), supérieure à la première profondeur (PGT), dans lequel ledit matériau d'électrode 15 électriquement conducteur (5) est le même matériau que le matériau de grille électriquement conducteur (MG), et ladite enveloppe isolante (7) est formée du même matériau que ladite enveloppe de diélectrique de grille (OX).\n<CLM>\1\tCircuit intégré selon la revendication 11, dans lequel la 20 deuxième profondeur (PTR) est 1,25 à 2 fois plus profonde que la première profondeur (PGD).\n<CLM>\1\tCircuit intégré selon l'une des revendications 11 ou 12, dans lequel ladite enveloppe isolante (7) a une épaisseur égale à l'épaisseur de ladite enveloppe de diélectrique de grille (OX). 25\n<CLM>\1\tCircuit intégré selon l'une des revendications 11 à 13, dans lequel ladite zone du substrat (PW) est un caisson semiconducteur du premier type de conductivité, isolé du reste du substrat (PW) par une couche enterrée (200, NISO) semiconductrice d'un deuxième type de conductivité opposé au premier type de conductivité, dans lequel le 30 fond de ladite au moins une première tranchée (TRG) n'atteint pas la couche enterrée (200, NISO) et le fond de ladite au moins une deuxième tranchée (TR) atteint la couche enterrée (200, NSIO).