Brevet FR3073977A1 (20190524)

REVENDICATIONS1. Procédé de réalisation d'un circuit intégré doté de plusieurs niveaux (Ni, N2) superposés de transistors, le procédé comprenant : a) prévoir une structure comportant au moins un premier transistor (T11, T12) d'un niveau inférieur (Ni), le premier transistor ayant une région de canal formée dans une première couche semi-conductrice (11), et former sur cette structure : au moins motif de grille (90a, 90b, 90c, 90d) d'au moins un deuxième transistor (T21, T22, T23, T24, T25) d'un niveau supérieur (N2) de transistor(s) puis, b) assembler cette structure avec un support (100) doté d'au moins deuxième couche semi-conductrice (110) reposant sur un substrat, une région de canal (112a, 112b) du deuxième transistor étant prévue dans une zone donnée de la deuxième couche semi-conductrice (110).\n<CLM>\1\tProcédé selon la revendication 1, dans lequel la deuxième couche semi-conductrice (110) est recouverte d'une couche d'oxyde thermique (102), l'assemblage du support (100) et de la structure étant effectué par collage de sorte à recouvrir le motif de grille du deuxième transistor de la couche d'oxyde thermique.\n<CLM>\1\tProcédé selon la revendication 2, dans lequel la couche d'oxyde thermique (102) est réalisée à l'aide d'au moins une étape de recuit à une température supérieure à 600°C préalablement à l'assemblage.\n<CLM>\1\tProcédé selon l'une des revendications 2 ou 3, dans lequel le motif de grille est revêtu d'un diélectrique ou d'un empilement diélectrique, le diélectrique ou l'empilement diélectrique étant formé préalablement à l'étape a) par dépôt à une température inférieure à 500°C.\n<CLM>\1\tProcédé selon l'une des revendications 1 à 4, dans lequel après assemblage de la structure avec le support (100) on effectue un amincissement localisé de 20 ladite zone donnée de la deuxième couche semi-conductrice (110), de sorte à former une zone donnée (112) amincie par rapport à des régions (114,\n<CLM>\1\td'épaisseur plus importante de part et d'autre de ladite zone donnée de la deuxième couche semiconductrice (110). 5\n<CLM>\1\tProcédé selon la revendication 5, dans lequel l'amincissement localisé comprend l'oxydation d'une portion supérieure de ladite zone donnée (112) à une température inférieure à 500°C. 10\n<CLM>\1\tProcédé selon l'une des revendications 5 ou 6, dans lequel l'amincissement comprend l'oxydation d'une portion supérieure de ladite zone donnée au travers d'une ouverture d'un masque (121) formé sur la deuxième couche semiconductrice (110), le procédé comprenant en outre, des étapes de : - retrait du masque (121), tandis qu'un masquage (123) en oxyde 15 résultant de l'oxydation de la portion supérieure de ladite zone donnée (112) est conservé, - dopage ou siliciuration de régions semi-conductrices (114,\n<CLM>\1\tde part et d'autre de ladite zone donnée (112), tandis que ladite zone donnée (112) est protégée par le masquage (123). 20\n<CLM>\1\tProcédé selon l'une des revendications 1 à 7, dans lequel le motif de grille (90c) est celui d'une électrode de grille commune entre le deuxième transistor (T22) et un troisième transistor (T23) appartenant au niveau supérieur (N2) de transistor(s).\n<CLM>\1\tProcédé selon l'une des revendications 1 à 8, comprenant en outre, 25 après assemblage, un découpage de la deuxième couche semi-conductrice (110) en portions (111) disjointes et isolées entre elles.\n<CLM>\1\tProcédé selon la revendication 9, dans lequel le découpage de la deuxième couche semi-conductrice (110) en portions (111) disjointes et isolées entre elles 30 comprend la formation d'une tranchée (226) traversant la deuxième couche semi- 21 conductrice (110) et au moins un motif de grille formé sur ladite structure avant assemblage.\n<CLM>\1\tProcédé selon l'une des revendications 1 à 10, dans lequel le motif 5 de grille (90a, 90b, 90c, 90d) du deuxième transistor (T21, T22, T23, T24, T25) est connecté dans ladite structure à une ligne conductrice (32) par l'intermédiaire d'un via (51).\n<CLM>\1\tProcédé selon la revendication 11, dans lequel la ligne conductrice (32) est en cuivre, tandis que le motif de grille et le via (51) sont en un autre matériau 10 métallique, tel que du tungstène, le via (51) traversant une couche diélectrique (43) barrière de diffusion au cuivre .\n<CLM>\1\tProcédé selon l'une des revendications 1 à 12, comprenant en outre après assemblage, la formation d'un plot de contact (127) traversant la deuxième couche 15 semi-conductrice (110) ou disposé contre la deuxième couche semi-conductrice (110), le plot de contact (127) étant agencé en contact en contact avec une ligne conductrice (33) de ladite structure, la ligne conductrice (33) étant disposée entre la première couche semiconductrice (11) et la deuxième couche semi-conductrice (110). 20\n<CLM>\1\tProcédé selon la revendication 13, comprenant en outre après formation du plot de contact (127), la réalisation d'une zone d'alliage (114) enveloppant une portion supérieure et une portion latérale du plot de contact (127), la zone d'alliage (129) étant en contact avec une portion de la deuxième couche semi-conductrice (110). 25\n<CLM>\1\tCircuit intégré doté de plusieurs niveaux (Ni, N2) superposés de transistors comprenant : - un niveau inférieur (N1) doté d'au moins un premier transistor, le premier transistor ayant une région de canal formée dans une première couche semiconductrice (11) reposant sur un substrat, 22 - un niveau supérieur (N2) doté de transistors ayant des régions de canal respectives formées dans des zones distinctes et isolées entre elles d'une deuxième couche semi-conductrice (11) disposée au-dessus de la première couche semi-conductrice (11) et comportant chacun une unique électrode de grille, 5 cette électrode de grille étant agencée sur une face arrière de la deuxième couche semi-conductrice (110) et s'étendant entre la première couche semiconductrice et la deuxième couche semi-conductrice.\n<CLM>\1\tCircuit intégré selon la revendication 15, dans lequel l'électrode de 10 grille est commune à un transistor de type N et à un transistor de type P dudit niveau supérieur (N2), ledit transistor de type N ayant une région de canal formée dans une zone de la deuxième couche semi-conductrice disjointe et isolée d'une autre zone de la deuxième couche semi-conductrice dans laquelle une région de canal dudit transistor de type P s'étend. 15\n<CLM>\1\tCircuit intégré selon l'une des revendications 15 ou 16, dans lequel l'électrode de grille est connectée par un via à une zone de connexion disposée entre la première couche semi-conductrice (11) et la deuxième couche semi-conductrice (110). 20\n<CLM>\1\tCircuit intégré selon l'une des revendications 15 à 17, dans lequel au moins un transistor parmi lesdits transistors dudit niveau supérieur (N2) est doté d'un plot de contact de source ou de drain, traversant la deuxième couche semi-conductrice et connecté à une zone de connexion disposée entre la première couche semi-conductrice et la deuxième couche semi-conductrice. 25\n<CLM>\1\tCircuit intégré selon l'une des revendications 15 à 18, dans lequel le niveau supérieur est doté de transistors formant une cellule logique ou mémoire ou un bloc de circuit, avec au moins une entrée et au moins une sortie connectées à une ou plusieurs zones de connexion disposées entre la première couche semi-conductrice et la 30 deuxième couche semi-conductrice, les transistors de la cellule ou du bloc de circuit étant 23 polarisés à l'aide d'au moins une ligne d'alimentation disposée du côté d'une face avant de la deuxième couche semi-conductrice opposée à ladite face arrière.