Brevet FR3050318A1 (20171020)
REVENDICATIONS1. Procédé de protection d'un circuit intégré contre une conduction électrique assistée par la présence de défauts au sein d'une région diélectrique (8) au moins en partie poreuse séparant deux éléments électriquement conducteurs de la partie d'interconnexion du circuit intégré, comprenant après gravure d'une couche d'encapsulation (CCAP) formée au-dessus du dernier niveau de métallisation (M.) de ladite partie d'interconnexion (RITX) et gravure d'une couche électriquement conductrice (CC) située au dessus de ladite couche d'encapsulation gravée et destinée au moins à la formation de plots de contact (PLCT), une formation sur la couche électriquement conductrice gravée et sur la ou les parties découvertes de la couche d'encapsulation gravée d'un empilement (EMPL) comportant une couche de passivation inférieure non poreuse (CPSI), une couche électriquement isolante (CIS) et une couche de passivation supérieure (CPSS), et une gravure locale dudit empilement (EMPL) de façon à découvrir lesdits plots de contact (PLCT).\n<CLM>\1\tProcédé selon la revendication 1, dans lequel la couche de passivation inférieure non poreuse (CPSI) présente une quantité de porosités inférieure à un seuil.\n<CLM>\1\tProcédé selon la revendication 2, dans lequel le seuil est égal à 5 %.\n<CLM>\1\tProcédé selon l'une des revendications précédentes, dans lequel l'épaisseur de la couche de passivation inférieure (CPSI) est comprise entre 50 nm et 150 nm.\n<CLM>\1\tProcédé selon l'une des revendications précédentes, dans lequel la couche de passivation inférieure (CPSI) comprend du nitrure de silicium SiN ou tout matériau du type Si'Ny.\n<CLM>\1\tProcédé selon l'une des revendications précédentes, dans lequel la couche de passivation supérieure (CPSS) est plus épaisse que la couche de passivation inférieure (CPSI).\n<CLM>\1\tProcédé selon la revendication 6, dans lequel la couche de passivation supérieure (CPSS) comprend du nitrure de silicium SiN. 3050318 15\n<CLM>\1\tUtilisation d'un empilement (EMPL) comportant une couche de passivation inférieure non poreuse (CPSI), une couche électriquement isolante (CIS) et une couche de passivation supérieure (CPSS), et localement gravé de façon à découvrir des plots de contact 5 (PLCT) d'un circuit intégré situés au dessus du dernier niveau de métallisation (Mn) d'une partie d'interconnexion (RITX) du circuit intégré, pour protéger ledit circuit intégré contre un claquage d'au moins une région diélectrique (8) au moins en partie poreuse séparant deux éléments électriquement conducteurs de la partie 10 d'interconnexion du circuit intégré, claquage provoqué par une conduction électrique assistée par la présence de défauts au sein de ladite au moins une région diélectrique.\n<CLM>\1\tCircuit intégré, comprenant une partie d'interconnexion (RITX), une couche d'encapsulation (CCAP) située au dessus du 15 dernier niveau de métallisation (Mn) de la partie d'interconnexion, une couche électriquement conductrice (CC) située au dessus de ladite couche d'encapsulation et formant des plots de contacts (PLCT) venant contacter des pistes métalliques (Pu) du dernier niveau de métallisation à travers ladite couche d' encapsulation et un empilement de 20 passivation (EMPL) au-dessus de ladite couche électriquement conductrice (CC) et de parties de ladite couche d'encapsulation (CCAP), possédant des ouvertures (OUV) débouchant en regard desdits plots de contact et comportant une couche de passivation inférieure non poreuse (CPSI), une couche électriquement isolante (CIS) et une 25 couche de passivation supérieure (CPSS).\n<CLM>\1\tCircuit intégré selon la revendication 9, dans lequel la couche de passivation inférieure non poreuse (CPSI) présente une quantité de porosités inférieure à un seuil.\n<CLM>\1\tCircuit intégré selon la revendication 10, dans lequel le 30 seuil est égal à 5%.\n<CLM>\1\tCircuit intégré selon l'une des revendications 9 à 11, dans lequel l'épaisseur de la couche de passivation inférieure (CPSI) est comprise entre 50 nm et 150 nm. 3050318 16\n<CLM>\1\tCircuit intégré selon l'une des revendications 9 à 12, dans lequel la couche de passivation inférieure (CPSI) comprend du nitrure de silicium SiN ou tout matériau du type Si'Ny.\n<CLM>\1\tCircuit intégré selon l'une des revendications 9 à 13, dans 5 lequel la couche de passivation supérieure (CPSS) est plus épaisse que la couche de passivation inférieure (CPSI).\n<CLM>\1\tCircuit intégré selon la revendication 14, dans lequel la couche de passivation supérieure (CPSS) comprend du nitrure de silicium SiN. 10\n<CLM>\1\tCircuit intégré selon l'une des revendications 9 à 15, dans lequel la partie d'interconnexion (RITX) comporte au moins un niveau de métallisation possédant des éléments électriquement conducteurs (L3, L4) mutuellement séparés par des régions diélectriques, et le circuit intégré comprend au moins une barrière diélectrique (90,91) 15 non poreuse située entre une partie poreuse (800) d'au moins une région diélectrique et l'un au moins des deux éléments électriquement conducteurs (L3, L4) séparés par ladite au moins une région diélectrique.