Brevet FR3044772A1 (20170609)
REVENDICATIONS1. Procédé de conception de circuit comprenant : réaliser une analyse temporelle statique sur une 5 conception de circuit pour identifier un premier sous-ensemble des dispositifs synchrones (102) ayant au moins un chemin d'entrée ayant un temps de réserve inférieur à un premier seuil ; - simuler la conception de circuit en utilisant un ou plusieurs motifs de test fonctionnel pour identifier un deuxième 10 sous-ensemble (513) des dispositifs synchrones pour lequel le nombre d'activations pendant la simulation est supérieur à un deuxième seuil ; sélectionner au moins un dispositif synchrone (102) faisant partie à la fois du premier et du deuxième sous-ensemble ; 15 et modifier la conception du circuit pour inclure, pour chaque dispositif synchrone sélectionné, un circuit de détection (104,\n<CLM>\1\tcouplé à une ou plusieurs entrées du dispositif synchrone sélectionné. 20\n<CLM>\1\tProcédé selon la revendication 1, dans lequel le circuit de détection (104,\n<CLM>\1\tajouté à chaque dispositif synchrone sélectionné est couplé à au moins une entrée d'horloge et au moins une entrée de données du dispositif synchrone sélectionné. 25\n<CLM>\1\tProcédé selon la revendication 1 ou 2, dans lequel la simulation est réalisée sur une représentation RTL (niveau transfert de registres) de la conception de circuit.\n<CLM>\1\tProcédé selon l'une quelconque des revendications 1 à 3, comprenant en outre, avant ladite simulation, la définition 30 d'un tracé de la conception de circuit en réalisant un placement et un routage, et la déteimination par analyse temporelle d'au moins les délais de propagation de certains chemins ou de tous les chemins entre les dispositifs synchrones, le deuxième sous-ensemble (513) de dispositifs synchrones étant constitué de ceux 35 pour lesquels le nombre d'activations pendant la simulation avec 3044772 B14156 - DD15103 36 un retard de propagation supérieur à un troisième seuil est au-dessus du deuxième seuil.\n<CLM>\1\tProcédé selon la revendication 4, dans lequel la sélection comprend la sélection d'une pluralité de dispositifs synchrones faisant partie à la fois du premier et du deuxième sous-ensemble sur la base au moins partiellement de l'emplacement des dispositifs synchrones dans le tracé.\n<CLM>\1\tProcédé selon l'une quelconque des revendications 1 à 5, dans lequel l'analyse temporelle est basée sur des premiers 10 modèles de performances des dispositifs synchrones de la conception de circuit, le procédé comprenant en outre : réaliser une autre analyse temporelle de la conception de circuit pour déterminer les délais de propagation desdits certains ou tous les chemins entre les dispositifs synchrones sur 15 la base de deuxièmes modèles de performances des dispositifs synchrones, les deuxièmes modèles de performances supposant un vieillissement par rapport aux premiers modèles de performances ; et comparer, pour chacun des chemins, le délai de 20 propagation généré par l'analyse temporelle et par l'autre analyse temporelle, le deuxième sous-ensemble (513) de dispositifs synchrones étant constitué de ceux pour lesquels la différence de temps entre les délais de propagation est supérieure à un quatrième seuil. 25\n<CLM>\1\tProcédé selon l'une quelconque des revendications 4 à 6, dans lequel la simulation de la conception de circuit comprend la génération de code définissant un registre espion adapté à observer, pendant la simulation, une entrée d'horloge et au moins une entrée de données de chaque dispositif synchrone du premier 30 sous-ensemble.\n<CLM>\1\tProcédé selon la revendication 7, comprenant enl outre : déterminer un taux d'activation associé à chaque dispositif synchrone du premier sous-ensemble, le taux d'acti35 vation indiquant le nombre de transitions de données reçues par 3044772 B14156 - DD15103 37 le dispositif synchrone pendant la simulation avec des délais de propagation supérieurs au troisième seuil ; et dans lequel la sélection d'au moins un dispositif synchrone faisant partie à la fois du premier et du deuxième sous-ensemble comprend la sélection 5 d'au moins un dispositif synchrone ayant un taux d'activation supérieur à un quatrième seuil.\n<CLM>\1\tProcédé selon l'une quelconque des revendications 4 à 8, dans lequel chacun des chemins entre des dispositifs synchrones de la conception de circuit comprend une ou plusieurs cellules, le procédé comprenant en outre, avant de simuler la conception de circuit, la génération d'un fichier temporel dans le format standard de retards (SDF) indiquant un retard de cellule pour chacune des cellules.\n<CLM>\1\tProcédé selon l'une quelconque des revendications 1 à 9, dans lequel chaque circuit de détection (104,\n<CLM>\1\test adapté à activer un signal d'avertissement si un signal de données sur ladite au moins une entrée de données du dispositif synchrone sélectionné présente une transition pendant une fenêtre temporelle de détection, au moins une partie de la fenêtre temporelle de détection couvrant une période temporelle pour laquelle un temps de pré-établissement du dispositif synchrone sélectionné n'est pas violé.\n<CLM>\1\tSupport de stockage de données mémorisant sur lui des instructions qui, lorsqu'elles sont exécutées par un dispo25 sitif de traitement, amènent la mise en oeuvre du procédé de l'une quelconque des revendications 1 à\n<CLM>\1\t12. Dispositif de conception de circuit comprenant : une mémoire (606) mémorisant une conception de circuit comprenant des dispositifs synchrones ; et 30 un dispositif de traitement (602) adapté à : réaliser hune analyse temporelle statique sur une conception de circuit pour identifier un premier sous-ensemble des dispositifs synchrones ayant au moins un chemin d'entrée ayant un temps de réserve inférieur à un premier seuil ; 3044772 B14156 - DD15103 38 simuler la conception de circuit en utilisant un ou plusieurs motifs de test fonctionnel pour identifier un deuxième sous-ensemble (513) des dispositifs synchrones pour lequel le nombre d'activations pendant la simulation est supérieur à un 5 deuxième seuil ; sélectionner au moins un dispositif synchrone faisant partie à la fois du premier et du deuxième sous-ensemble ; et modifier la conception de circuit pour inclure, pour chaque dispositif synchrone sélectionné, un circuit de détection 10 (104,\n<CLM>\1\tcouplé à une ou plusieurs entrées du dispositif synchrone sélectionné.