Brevet FR3040538A1 (20170303)
REVENDICATIONS1. Transistor MOS (41 ;\n<CLM>\1\tcomprenant une couche semiconductrice (11, 43 ; 51A,\n<CLM>\1\treposant sur un isolant (45 ; 73,\n<CLM>\1\tet de surface supérieure sensiblement plane, la couche semiconductrice s'étendant sur une première profondeur dans la région de canal (5 ; 51A), et sur une deuxième profondeur supérieure à la première profondeur dans les régions de source et de drain (43 ; 83).\n<CLM>\1\tProcédé de fabrication d'un transistor MOS (41 ;\n<CLM>\1\tcomprenant les étapes suivantes : a) prévoir un substrat semiconducteur (55) revêtu d'une première couche isolante (53) et d'une première couche semiconductrice (51) ; b) former des murs isolants (57) pénétrant dans le substrat et délimitant latéralement l'emplacement du transistor, 15 et former, sur la première couche semiconductrice, un empilement de grille (59) revêtu d'une deuxième couche isolante (61) ; c) graver, entre les murs isolants et de part et d'autre de l'empilement de grille, la première couche semiconductrice et la première couche isolante jusqu'au substrat ; 20 d) faire croître par épitaxie une couche semiconductrice sacrificielle (65) à partir du substrat jusqu'à un niveau intermédiaire de la première couche isolante (53A) ; e) faire croître une deuxième couche semiconductrice (67) par épitaxie à partir de la couche sacrificielle jusqu'au 25 niveau supérieur de la première couche semiconductrice (51A) ; f) graver une portion supérieure des murs (57) jusqu'à découvrir latéralement la couche sacrificielle ; g) former des cavités (69) entre le substrat et la deuxième couche semiconductrice en éliminant la couche 30 sacrificielle ; et h) remplir lesdites cavités d'au moins un isolant (73, 77).\n<CLM>\1\tProcédé selon la revendication 2, dans lequel le substrat (55) et la deuxième couche semiconductrice (67) sont en 3040538 B14525 - 14-GR3-0106FRO1 12 silicium, et la couche sacrificielle (65) est en silicium-germanium.\n<CLM>\1\tProcédé selon la revendication 2 ou 3, comprenant, en outre, entre les étapes f) et g) : 5 une étape de formation d'une troisième couche isolante (73) sur les parois des cavités (69), sur l'empilement de grille (59) et sur les surfaces exposées de la deuxième couche semiconductrice (67) ; et une étape de retrait des portions de la troisième couche 10 isolante reposant sur la face supérieure de la deuxième couche semiconductrice et sur le sommet de l'empilement de grille.\n<CLM>\1\tProcédé selon la revendication 4, dans lequel la troisième couche isolante (73) est en oxyde de silicium.\n<CLM>\1\tProcédé selon l'une quelconque des revendications 2 à 5, dans lequel l'étape h) comprend le dépôt d'une quatrième couche isolante (77) sur l'empilement de grille (59), la deuxième couche semiconductrice (67) et dans les cavités (69), puis le retrait des portions de la quatrième couche isolante reposant sur le sommet de l'empilement de grille et sur la face supérieure de la deuxième couche semiconductrice de manière à former des espaceurs de part et d'autre de l'empilement de grille.\n<CLM>\1\tProcédé selon la revendication 6, dans lequel la quatrième couche isolante (77) est en nitrure de silicium.\n<CLM>\1\tProcédé selon l'une quelconque des revendications 2 à 7, dans lequel, après l'étape h), une portion de la deuxième couche isolante (73) reposant sur le sommet de l'empilement de grille (59) est retirée par gravure de manière à former des espaceurs de part et d'autre de l'empilement de grille.\n<CLM>\1\tProcédé selon l'une quelconque des revendications 2 30 à 8, dans lequel la deuxième couche isolante (61) est en nitrure de silicium.\n<CLM>\1\tProcédé selon l'une quelconque des revendications 2 à 9, dans lequel l'épaisseur de la deuxième couche semiconductrice (67) est comprise entre 8 et 75 nm. 3040538 B14525 - 14-GR3-0106FRO1 13\n<CLM>\1\tProcédé selon l'une quelconque des revendications 2 à 10, dans lequel l'épaisseur de la première couche semiconductrice (51, 51A) est comprise entre 3 et 30 nm.