Brevet FR3051071A1 (20171110)
REVENDICATIONS1. Cellule standard 3D comprenant : un premier niveau (Ti) comprenant des premier et deuxième rails de tension (420,\n<CLM>\1\tet un ou plusieurs transistors (412) d'un premier type de conductivité couplés au 5 moins au premier rail de tension (420) ; un deuxième niveau (T2) comprenant des troisième et quatrième rails de tension (416,\n<CLM>\1\tet un ou plusieurs transistors (406) d'un deuxième type de conductivité couplés au quatrième rail de tension (414), le deuxième niveau (T2) étant 10 disposé au-dessus du premier niveau (Tl) de telle sorte que le troisième rail de tension (416) est superposé au moins partiellement au premier rail de tension (420) ; et un ou plusieurs vias 3D s'étendant entre les premier et deuxième niveaux (T1, T2) et interconnectant les premier et 15 troisième rails de tension (420, 416).\n<CLM>\1\tCellule standard 3D selon la revendication 1, dans laquelle les premier et deuxième rails de tension (420,\n<CLM>\1\tsont couplés entre eux par une ou plusieurs grilles polarisées (424) formées dans le premier niveau (Ti). 20\n<CLM>\1\tCellule standard 3D selon la revendication 1 ou 2, dans laquelle le premier rail de tension (420) est adapté à fournir un premier niveau de tension (VDD) à un ou plusieurs des transistors du premier niveau (Ti), et le quatrième rail de tension (414) est adapté à fournir un deuxième niveau de tension 25 (GND) à un ou plusieurs des transistors du deuxième niveau (T2).\n<CLM>\1\tCellule standard 3D selon la revendication 3, dans laquelle le deuxième niveau (T2) comprend un autre rail de tension (417) adapté à fournir le deuxième niveau de tension (GND) à un ou plusieurs autres transistors du deuxième niveau (T2). 30\n<CLM>\1\tCellule standard 3D selon la revendication 4, dans laquelle l'autre rail de tension (417) est couplé au quatrième rail de tension (414) par l'intermédiaire d'une ou plusieurs grilles polarisées (426). 3051071 B14945 - DD16857ST 17\n<CLM>\1\tCellule standard 3D selon l'une quelconque des revendications 1 à 5, comprenant en outre un ou plusieurs autres vias 3D (702) s'étendant entre les premier et deuxième niveaux (T1, T2) et interconnectant les deuxième et quatrième rails de tension (418, 414).\n<CLM>\1\tCellule standard 3D selon l'une quelconque des revendications 1 à 6, dans laquelle : les premier et deuxième rails de tension (420,\n<CLM>\1\tsont disposés au niveau de bords opposés du premier niveau (T1), le premier rail de tension (420) étant couplé à un ou plusieurs transistors du premier type de conductivité formés dans une première région (408) du premier niveau (Ti), et le deuxième rail de tension (418) étant couplé à un ou plusieurs transistors du premier type de conductivité formés dans une deuxième région (410) du premier niveau (T1).\n<CLM>\1\tCellule standard 3D selon l'une quelconque des revendications 1 à 7, dans laquelle les transistors du premier type de conductivité sont des transistors PMOS et les transistors du deuxième type de conductivité sont des transistors NMOS.\n<CLM>\1\tCellule standard 3D selon l'une quelconque des revendications 1 à 8, dans laquelle chacun desdits un ou plusieurs vias 3D a un diamètre compris entre 35 et 120 nia.\n<CLM>\1\tCircuit 3D comprenant : au moins une cellule standard 3D selon l'une quelconque des revendications 1 à 9 ; et une ou plusieurs cellules de remplissage (602), comprenant chacune : un premier niveau comportant un premier rail de tension (604) couplé au premier rail de tension (420) de la cellule 30 standard 3D et un deuxième rail de tension (606) couplé au deuxième rail de tension (418) de la cellule standard 3D ; et une ou plusieurs pistes conductrices (608) couplant entre eux les premier et deuxième rails de tension (604,\n<CLM>\1\tde la cellule de remplissage. 3051071 B14945 - DD16857ST 18\n<CLM>\1\tProcédé de conception de circuit d'une cellule standard 3D, le procédé comprenant : définir, par un dispositif de traitement (202), un premier niveau (Ti) de la cellule standard 3D comprenant des 5 premier et deuxième rails de tension (420,\n<CLM>\1\tet un ou plusieurs transistors (412) d'un premier type de conductivité couplés au moins au premier rail de tension (420) ; définir, par le dispositif de traitement (202), un deuxième niveau (T2) de la cellule standard 3D comprenant des 10 troisième et quatrième rails de tension (416,\n<CLM>\1\tet un ou transistors (406) d'un deuxième type de conductivité plusieurs couplés au quatrième rail de tension (414), le deuxième niveau (T2) étant disposé au-dessus du premier niveau (Ti) de telle sorte que le troisième rail de tension (416) est superposé au moins 15 partiellement au premier rail de tension (420) ; et interconnecter, par le dispositif de traitement (202), les premier et troisième rails de tension (420,\n<CLM>\1\ten définissant un ou plusieurs vias 3D s'étendant entre les premier et deuxième niveaux (T1, T2). 20\n<CLM>\1\tProcédé selon la revendication 11, dans lequel la conception de circuit de la cellule standard 3D est basée sur une conception de cellule standard 2D.\n<CLM>\1\tProcédé de fabrication d'un circuit comprenant la fabrication d'une cellule standard 3D selon la conception de 25 cellule standard 3D générée par le procédé des revendications 11 ou 12 et en utilisant un procédé de fabrication 3D monolithique.\n<CLM>\1\tProcédé selon la revendication 13, dans lequel chacun desdits un ou plusieurs vias 3D est fabriqué avec un diamètre compris entre 35 et 120 nm.30