Brevet FR3038132A1 (20161230)
REVENDICATIONS1. Cellule mémoire comprenant un transistor de sélection (ST) ayant une grille de contrôle (GT) et une première borne de conduction (DDP) connectée à un élément à résistance variable (VZ), caractérisée en ce qu'elle est formée dans une plaquette comprenant un substrat semi-conducteur (SUB) recouvert d'une première couche isolante (IL), la couche isolante étant recouverte d'une couche active (AL) en un matériau semi-conducteur, la grille (GT) étant formée sur la couche active et présentant un flanc latéral recouvert d'une seconde couche isolante (SP), l'élément à résistance variable (VZ) étant formé par une couche (MO) en un matériau à résistance variable, déposée sur un flanc latéral de la couche active dans une première tranchée (TR) formée au travers de la couche active le long du flanc latéral de la grille et atteignant la première couche isolante, une tranchée conductrice (BC) étant formée dans la première tranchée contre un flanc latéral de la couche en matériau à résistance variable.\n<CLM>\1\tCellule mémoire selon la revendication 1, dans laquelle la tranchée conductrice (BC) est formée entre deux tranchées isolantes (STI2) adjacentes qu'elle atteint, les deux tranchées isolantes et la tranchée conductrice délimitant entre elles la cellule mémoire (MC1, MC2).\n<CLM>\1\tCellule mémoire selon la revendication 2, dans laquelle la tranchée conductrice (BC) traverse les deux tranchées isolantes (STI2) adjacentes, délimitant la cellule mémoire (MC1).\n<CLM>\1\tCellule mémoire selon la revendication 3, dans laquelle la couche en matériau à résistance variable (MO) recouvre une partie du fond de la première tranchée (TR), la tranchée conductrice (BC) étant formée dans une seconde tranchée formée au travers de la couche en matériau à résistance variable. 3038132 13\n<CLM>\1\tCellule mémoire selon l'une des revendications 1 à 4, dans laquelle l'ensemble du substrat (SUB), de la couche active (AL) et de la première couche isolante (IL) forme un substrat de type FDSOI. 5\n<CLM>\1\tMémoire comprenant au moins deux cellules mémoire (MC1, MC2) selon l'une des revendications 1 à 5, la grille de contrôle (GT) de chaque cellule mémoire étant connectée à une ligne de mot (WL) de la mémoire, l'élément à résistance variable (VZ) de chaque cellule mémoire étant connecté à une ligne de bit (BL) de la mémoire, le transistor de sélection 10 (ST) de chaque cellule mémoire comprenant une seconde borne de conduction (SDP) connectée à une ligne de source (SL) de la mémoire.\n<CLM>\1\tMémoire selon la revendication 6, dans laquelle les éléments à résistance variable (VZ) des deux cellules mémoire (MC1, MC2) sont formés 15 dans la première tranchée (TR) et sont séparés l'un de l'autre par la tranchée conductrice (BC) reliée à une même ligne de bit (BL).\n<CLM>\1\tMémoire selon l'une des revendications 6 et 7, dans laquelle la tranchée conductrice (BC) est en contact direct avec d'autres éléments à 20 résistance variable (VZ) d'autres cellules mémoire de la mémoire, et forme la ligne de bit (BL).\n<CLM>\1\tMémoire selon l'une des revendications 6 à 8, dans laquelle la seconde borne de conduction (SDP) de chaque cellule mémoire (MC1, MC2) 25 est partagée avec une autre cellule mémoire de la mémoire.\n<CLM>\1\tProcédé de fabrication d'un circuit intégré comprenant une cellule mémoire (MC1, MC2), le procédé comprenant des étapes consistant à : former un transistor de sélection (ST) sur un substrat semi-conducteur 30 (SUB) recouvert d'une première couche isolante (IL), la couche isolante étant recouverte d'une couche active (AL) en un matériau semi-conducteur, le transistor de sélection comprenant une grille de contrôle (GT) et des première et seconde bornes de conduction (DDP, SDP), recouvrir d'une seconde couche isolante (SP) un flanc latéral de la grille de contrôle du côté de la première borne de conduction (DDP), 3038132 14 réaliser une tranchée (TR) au travers de la couche active dans la première borne de conduction, atteignant la première couche isolante, déposer une couche (MO) en un matériau à résistance variable, dans la première tranchée, couvrant un flanc latéral de la couche active dans la 5 première tranchée, et former dans la couche en matériau à résistance variable une tranchée conductrice (BC) atteignant la première couche isolante.\n<CLM>\1\tProcédé selon la revendication 10, dans lequel la tranchée 10 conductrice (BC) est réalisée en gravant une seconde tranchée (TR2) dans la couche en matériau à résistance variable (MO) au travers d'un masque, et en remplissant la seconde tranchée d'un matériau conducteur.\n<CLM>\1\tProcédé selon la revendication 10, dans lequel la tranchée 15 conductrice (BC) est formée en appliquant à la couche en matériau à résistance variable (MO) une gravure anisotrope, jusqu'à atteindre la première couche isolante (IL) au fond de la première tranchée (TR), et en remplissant la première tranchée d'un matériau conducteur. 20\n<CLM>\1\tProcédé selon la revendication 11 ou 12, dans lequel la tranchée conductrice (BC) est formée de manière à séparer la couche en matériau à résistance variable (MO) au fond de la première tranchée (TR) en deux parties formant respectivement deux éléments à résistance variable (VZ) de deux cellules mémoire partageant la tranchée conductrice pour relier les 25 deux cellules mémoire à une ligne de bit (BL).