Brevet FR3046293A1 (20170630)
REVENDICATIONS1. Procédé de fabrication d'un circuit intégré comprenant au moins un transistor MOS haute tension, HV, et au moins un condensateur, CAPA, le procédé comprenant les étapes successives suivantes : a) former, sur une couche semiconductrice (1), une première couche isolante (5) à l'emplacement du transistor HV ; b) déposer une première couche de silicium polycristallin (9) ; c) former un empilement de grille (11) du transistor HV 10 et une première électrode (13) du condensateur CAPA en gravant la première couche de silicium polycristallin ; d) former successivement une première couche d'oxyde de silicium (15), une couche de nitrure de silicium (17) et une deuxième couche d'oxyde de silicium (19) ; 15 e) déposer une deuxième couche de silicium polycristallin (23) ; f) former une deuxième électrode (25) du condensateur CAPA reposant au moins en partie sur la première électrode (13) en gravant la deuxième couche de silicium polycristallin, et 20 retirer les portions exposées de la deuxième couche d'oxyde (19) ; g) former des premiers espaceurs en oxyde de silicium (39) bordant latéralement l'empilement de grille (11) du transistor HV et les première et deuxième électrodes ; et h) former des deuxièmes espaceurs en nitrure de silicium 25 (41) bordant latéralement l'empilement de grille du transistor HV et les première et deuxième électrodes.\n<CLM>\1\tProcédé de fabrication selon la revendication 1, dans lequel le circuit intégré comprend, en outre, au moins un transistor MOS à grille flottante, NVM, le procédé comprenant, en 30 outre, à l'emplacement du transistor NVM, les étapes suivantes : al) à l'étape a), former une deuxième couche isolante (7) sur la couche semiconductrice (1) ; cl) à l'étape c), laisser en place la première couche de silicium polycristallin (9) ; 3046293 B14536FR - 15-GR3-0129 18 fl) à l'étape f), laisser en place la deuxième couche de silicium polycristallin (23) ; i) après l'étape h), former un empilement de grille (27) du transistor NVM en gravant la deuxième couche de silicium 5 polycristallin, la deuxième couche d'oxyde (19), la couche de nitrure de silicium (17), la première couche d'oxyde (15) et la première couche de silicium polycristallin ; et j) sur l'ensemble du circuit intégré, former des troisièmes espaceurs (43,\n<CLM>\1\tbordant latéralement les empilements 10 de grille (11,\n<CLM>\1\tdes transistors HV et NVM et les première et deuxième électrodes (13, 25).\n<CLM>\1\tProcédé de fabrication selon la revendication 2, dans lequel le circuit intégré comprend, en outre, au moins transistor MOS basse tension, LV, le procédé comprenant, en outre, 15 à l'emplacement du transistor LV, les étapes suivantes : c2) à l'étape c), retirer la première couche de silicium polycristallin (9) ; d2) à l'étape d), retirer la deuxième couche d'oxyde (19), la couche de nitrure (17) et la première couche d'oxyde 20 (15) ; e2) à l'étape e), former, sur la couche semiconductrice (1) et préalablement à la formation de la deuxième couche de silicium polycristallin (23), une troisième couche isolante (21) ; f2) à l'étape f), laisser en place la deuxième couche 25 de silicium polycristallin (23) ; k) après l'étape j), former un empilement de grille (33) du transistor LV en gravant la deuxième couche de silicium polycristallin (23) ; et\n<CLM>\1\tsur l'ensemble du circuit intégré, former des 30 quatrièmes espaceurs (47,\n<CLM>\1\tbordant latéralement les empilements de grille (11, 27,\n<CLM>\1\tdes transistors HV, NVM et LV et les première et deuxième électrodes (13,\n<CLM>\1\tdu condensateur CAPA.\n<CLM>\1\tCircuit intégré comprenant au moins un transistor MOS haute tension, HV, et au moins un condensateur, CAPA, dans 35 lequel : 3046293 B14536FR - 15-GR3-0129 19 l'empilement de grille (11) du transistor HV comporte une première couche isolante (5,\n<CLM>\1\treposant sur une couche semiconductrice (1) et revêtue d'un premier silicium polycristallin (9) ; 5 le condensateur CAPA comporte une première électrode (13) en le premier silicium polycristallin reposant sur la couche semiconductrice, et une deuxième électrode (25) en un deuxième silicium polycristallin (23) reposant au moins en partie sur la première électrode, une première couche d'oxyde de silicium (15) revêtue d'une couche de nitrure de silicium (17) elle-même revêtue d'une deuxième couche d'oxyde de silicium (19) séparant la deuxième électrode de la couche semiconductrice et de la première électrode ; des premiers espaceurs en oxyde de silicium (39) bordent 15 latéralement la deuxième électrode (25) et l'empilement de grille (11) du transistor HV ; et des deuxièmes espaceurs en nitrure de silicium (41) bordent les premiers espaceurs (39), la première couche d'oxyde (15) et la couche de nitrure (17) s'étendant également entre les 20 premiers espaceurs et l'empilement de grille (11) du transistor HV, et sous les premiers et deuxièmes espaceurs.\n<CLM>\1\tCircuit intégré selon la revendication 4, comprenant, en outre, au moins un transistor MOS à grille flottante, NVM, dans lequel : 25 l'empilement de grille (27) du transistor NVM comporte une deuxième couche isolante (5) reposant sur la couche semiconductrice (1) et revêtue successivement du premier silicium polycristallin (9), de la deuxième couche d'oxyde (19), de la couche de nitrure (17), de la première couche d'oxyde (15) et du 30 deuxième silicium polycristallin (23) ; et des troisièmes espaceurs (43,\n<CLM>\1\tbordent latéralement l'empilement de grille du transistor NVM et les deuxièmes espaceurs (41). 3046293 B14536FR - 15-GR3-0129 20\n<CLM>\1\tCircuit intégré selon la revendication 5, comprenant, en outre, au moins un transistor MOS basse tension, LV, dans lequel : l'empilement de grille (33) du transistor LV comporte 5 une troisième couche isolante reposant sur la couche semiconductrice (1) et revêtue du deuxième silicium polycristallin (23) ; et des quatrièmes espaceurs (47,\n<CLM>\1\tbordent latéralement l'empilement de grille du transistor LV et les troisièmes 10 espaceurs (45).