Brevet FR3049380A1 (20170929)
REVENDICATIONS1. Dispositif de mémoire non volatile, comprenant au moins une cellule-mémoire (C) comprenant un transistor d' état (T) sélectionnable possédant une grille flottante (FG) et une grille de commande (CG), ladite cellule-mémoire étant destinée à stocker une donnée binaire et susceptible de prendre un premier et un deuxième états correspondant respectivement à deux valeurs logiques de ladite donnée binaire, caractérisé en ce que le transistor d'état (T) est du type à appauvrissement et configuré pour, lorsqu'une tension de commande nulle est appliquée sur ladite grille de commande, être passant quand la cellule-mémoire est dans son premier état et bloqué quand la cellule-mémoire est dans son deuxième état.\n<CLM>\1\tDispositif de mémoire non volatile, comprenant au moins une cellule-mémoire (C) comprenant un transistor d'état (T) sélectionnable possédant une grille flottante (FG) et une grille de commande (CG), caractérisé en ce que le transistor d'état (T) est du type à appauvrissement et configuré pour être passant lorsque la cellule-mémoire est dans un état vierge et qu'une tension de commande nulle est appliquée sur ladite grille de commande.\n<CLM>\1\tDispositif selon la revendication 2, dans lequel le transistor d'état (T) est configuré pour présenter une tension de seuil négative (VThO) lorsque la cellule-mémoire est dans un état vierge.\n<CLM>\1\tDispositif selon la revendication 3, dans lequel ladite tension de seuil négative (VThO) est comprise entre -1 volt et -0,5 volt.\n<CLM>\1\tDispositif selon l'une des revendications précédentes, dans lequel le canal (ZC) du transistor d'état est un canal implanté en surface dans un substrat.\n<CLM>\1\tDispositif selon la revendication 5, dans lequel la profondeur du canal implanté (ZC) est inférieure ou égale à 100 nm. 3049380 20\n<CLM>\1\tDispositif selon la revendication 5 ou 6, dans lequel la dose de dopants implantés est comprise entre 1012 atomes/cm2 et 1014 atomes/cm2.\n<CLM>\1\tDispositif selon l'une des revendications précédentes, 5 comprenant en outre des moyens de lecture (ML) configurés pour appliquer une tension de lecture (VCGR) nulle sur la grille de commande lors d'une opération de lecture de ladite cellule-mémoire.\n<CLM>\1\tDispositif selon l'une des revendications précédentes, dans lequel le transistor d'état (T) est sélectionnable par un transistor de 10 sélection vertical (ST) connecté en série avec le transistor d'état.\n<CLM>\1\tDispositif selon la revendication 9, comprenant un plan-mémoire (MA1) comportant des rangées et des colonnes de cellules-mémoires (C1,j, C1,j+1), les colonnes de cellules-mémoires comportant des paires de cellules-mémoires jumelles (C1,j, 15 C2,j; C1,j+1, C2,j+1), les deux transistors de sélection d'une paire de cellules-mémoires jumelles ayant une grille commune, deux lignes de bits (B1,j, B2,j) par colonne de cellules-mémoires, deux cellules-mémoires adjacentes jumelles (C1,j, C2,j) d'une même colonne n'étant pas reliées à la même ligne de bits et deux cellules-mémoires 20 adjacentes non jumelles (C2,j, C3,j) d'une même colonne étant reliées à la même ligne de bits, et des lignes de contrôle de grille (CGL1) reliées aux grilles de commande des transistors d'état des cellules-mémoires d'une même rangée. 25\n<CLM>\1\tDispositif selon les revendications 8 et 10, dans lequel les moyens de lecture (ML) sont configurés pour appliquer une tension de lecture nulle sur les grilles de commande des transistors d'état de toutes les cellules-mémoires du plan mémoire.\n<CLM>\1\tDispositif selon la revendication 11, dans lequel les 30 cellules-mémoires d'au moins une partie d'une rangée forment une page et les moyens de lecture (ML) sont configurés pour lire le plan-mémoire par page.\n<CLM>\1\tProcédé de lecture d'une cellule-mémoire non volatile comprenant un transistor d'état (T) sélectionnable du type à 3049380 21 appauvrissement possédant une grille flottante et une grille de commande, comprenant une application d'une tension de lecture (VCGR) nulle sur la grille de commande du transistor d'état.\n<CLM>\1\tProcédé selon la revendication 13, dans lequel le 5 transistor d'état (T) est configuré pour présenter une tension de seuil négative lorsque la cellule mémoire est dans un état vierge.\n<CLM>\1\tProcédé selon la revendication 13 ou 14, dans lequel ladite cellule-mémoire appartient à un dispositif de mémoire comportant 10 un plan-mémoire (MA1) comportant des rangées et des colonnes de cellules-mémoires, les colonnes de cellules mémoires comportant des paires de cellules-mémoires jumelles, les deux transistors de sélection d'une paire de cellules-mémoires jumelles ayant une grille commune, deux lignes de bits par colonne de cellules- 15 mémoires, deux cellules-mémoires adjacentes jumelles d'une même colonne n'étant pas reliées à la même ligne de bits et deux cellules-mémoires adjacentes non jumelles d'une même colonne étant reliées à la même ligne de bits, et des lignes de contrôle de grille reliées aux grilles de commande 20 des transistors d'état des cellules-mémoires d'une même rangée, le procédé comprenant une application d'une tension de lecture (VCGR) nulle sur les grilles de commande des transistors d'état de toutes les cellules-mémoires du plan mémoire.\n<CLM>\1\tProcédé selon la revendication 15, dans lequel les 25 cellules-mémoires d'au moins une partie d'une rangée forme une page et on lit le plan mémoire (MA1) par page.