Brevet FR3048809A1 (20170915)
REVENDICATIONS1. Cellule mémoire SRAM (100) comprenant au moins : un n-TFET (102) et un p-TFET (104) ; - un noeud de stockage (106) formé par la liaison d'une première électrode du n-TFET à une première électrode du p-TFET, les premières électrodes étant, dans une première configuration, les drains du n-TFET et du p-TFET, ou, dans une deuxième configuration, les sources du n-TFET et du p-TFET ; - un circuit de commande (200) apte à appliquer des tensions d'alimentation sur des deuxièmes électrodes du n-TFET et du p-TFET, les deuxièmes électrodes étant, dans la première configuration, les sources du n-TFET et du p-TFET, ou, dans la deuxième configuration, les drains du n-TFET et du p-TFET, et des tensions de polarisation sur les grilles du n-TFET et du p-TFET ; dans laquelle le circuit de commande est configuré pour fournir : - au cours d'une rétention d'un bit stocké dans le noeud de stockage, des tensions d'alimentation et de polarisation qui polarisent en inverse le n-TFET et le p- TFET dans un état dans lequel un courant de conduction est obtenu par effet tunnel de bande à bande dans le n-TFET et dans le p-TFET ; - au cours d'une écriture d'un bit dans le noeud de stockage, des tensions d'alimentation et de polarisation qui polarisent en direct le n-TFET et le p-TFET et telles que l'un du n-TFET et du p-TFET se trouve dans un état bloqué et que l'autre du n- TFET et du p-TFET se trouve dans un état passant.\n<CLM>\1\tCellule mémoire SRAM (100) selon la revendication 1, dans laquelle, au cours d'une écriture d'un bit dans le noeud de stockage (106), la valeur de la tension d'alimentation appliquée sur la deuxième électrode du n-TFET (102) est égale à la valeur de la tension d'alimentation appliquée sur la deuxième électrode du p-TFET (104) au cours d'une rétention d'un bit stocké dans le noeud de stockage, et la valeur de la tension d'alimentation appliquée sur la deuxième électrode du p-TFET est égale à la valeur de la 3048809 27 tension d'alimentation appliquée sur la deuxième électrode du n-TFET au cours d'une rétention d'un bit stocké dans le noeud de stockage.\n<CLM>\1\tCellule mémoire SRAM (100) selon l'une des revendications 5 précédentes, dans laquelle le circuit de commande (200) est apte à fournir des tensions de polarisation différentes sur chacune des grilles du n-TFET (102) et du p-TFET (104).\n<CLM>\1\tCellule mémoire SRAM (100) selon la revendication 3, dans laquelle, au cours de la rétention d'un bit stocké dans le noeud de stockage (106), la vàléur de la 10 tension de polarisation appliquée sur la grille du n-TFET (102) est supérieure à la valeur des tensions d'alimentation appliquées sur les deuxièmes électrodes des n-TFET et p-TFET (104), et la valeur de la tension de polarisation appliquée sur la grille du p-TFET est inférieure à la valeur des tensions d'alimentation appliquées sur les deuxièmes électrodes des n-TFET et p-TF ET. 15\n<CLM>\1\tCellule mémoire SRAM (100) selon l'une des revendications 3 et 4, dans laquelle, au cours d'une écriture d'un bit dans le noeud de stockage (106) : - dans la première configuration, la valeur de la tension de polarisation appliquée sur la grille du n-TFET (102) est entre les valeurs des tensions d'alimentation 20 appliquées sur les deuxièmes électrodes des n-TFET et p-TFET (104) si le bit est « 1 » et la valeur de la tension de polarisation appliquée sur la grille du p-TFET est entre les valeurs des tensions d'alimentation appliquées sur les deuxièmes électrodes des n-TFET et p-TFET si le bit est « 0 » ; - dans la deuxième configuration, la valeur de la tension de polarisation 25 appliquée sur la grille du p-TFET est entre les valeurs des tensions d'alimentation appliquées sur les deuxièmes électrodes des n-TFET et p-TFET si le bit est « 1 » et la valeur de la tension de polarisation appliquée sur la grille du n-TFET est entre les valeurs des tensions d'alimentation appliquées sur les deuxièmes électrodes des n-TFET et p-TFET si le bit est « 0 ». 3048809 28\n<CLM>\1\tCellule mémoire SRAM (100) selon l'une des revendications 1 et 2, dans laquelle, dans la deuxième configuration, le circuit de commande (200) est apte à fournir une tension de polarisation unique sur les grilles du n-TFET (102) et du p-TFET (104). 5\n<CLM>\1\tCellule mémoire SRAM (100) selon la revendication 6, dans laquelle, au cours de la rétention d'un bit stocké dans le noeud de stockage (106), la valeur de la tension de polarisation appliquée sur les grilles du n-TFET (102) et du p-TFET (104) est entre les valeurs des tensions d'alimentation appliquées sur les deuxièmes électrodes des n-TFET et p-TF ET. 10\n<CLM>\1\tCellule mémoire SRAM (100) selon l'une des revendications 6 et 7, dans laquelle, au cours d'une écriture d'un bit dans le noeud de stockage (106), la valeur de la tension de polarisation appliquée sur les grilles du n-TFET (102) et du p-TFET (104) est égale à la plus grande valeur parmi les valeurs des tensions d'alimentation appliquées sur 15 les deuxièmes électrodes des n-TFET et p-TFET si le bit est « 1 », et la valeur de la tension de polarisation appliquée sur les grilles des n-TFET et p-TFET est égale à la plus petite valeur parmi les valeurs des tensions d'alimentation appliquées sur les deuxièmes électrodes des n-TFET et p-TFET si le bit est « 0 ». 20\n<CLM>\1\tCellule mémoire SRAM (100) selon l'une des revendications précédentes, comprenant en outre : - un port de lecture (108,\n<CLM>\1\tayant une première électrode reliée au noeud de stockage (106) ; - une ligne de bits de lecture (110) reliée à une deuxième électrode du 25 port de lecture ; - une première ligne de mots de lecture (112) reliée à une troisième électrode du port de lecture ; et dans laquelle le circuit de commande (200) est configuré pour appliquer une tension de précharge sur la ligne de bits de lecture et une tension de 30 commande de lecture sur la première ligne de mots de lecture. 3048809 29\n<CLM>\1\tCellule mémoire SRAM (100) selon la revendication 9, dans laquelle le port de lecture comprend un premier TFET de lecture (108), la première électrode correspondant à la grille du premier TFET de lecture, la deuxième électrode correspondant à l'un de la source et du drain du premier TFET de lecture et la troisième électrode 5 correspondant à l'autre de la source et du drain du premier TFET de lecture.\n<CLM>\1\tCellule mémoire SRAM (100) selon la revendication 10, dans laquelle le port de lecture comprend en outre un deuxième TFET de lecture (114) ayant une conductivité opposée à celle du premier TFET de lecture, dans laquelle la grille du deuxième 10 TFET de lecture est reliée au noeud de stockage (106), l'un de la source et du drain du deuxième TFET de lecture est relié à la ligne de bits de lecture (110) et l'autre de la source et du drain du deuxième TFET de lecture est relié à une deuxième ligne de mots de lecture (112). 15\n<CLM>\1\tRéseau de cellules mémoires SRAM (1000) comprenant plusieurs cellules mémoires SRAM (100) selon l'une des revendications 9 à 11, dans lequel les cellules mémoires SRAM sont agencées selon un réseau de plusieurs lignes et de plusieurs colonnes, et dans lequel : - chaque ligne de bits de lecture (110) est commune à toutes les cellules 20 mémoires SRAM appartenant à une même colonne du réseau ; - chaque ligne de mots de lecture (112) est commune à toutes les cellules mémoires SRAM appartenant à une même ligne du réseau ; - lorsque le circuit de commande (200) est apte à fournir différentes tensions de polarisation sur chacune des grilles du n-TFET (102) et du p-TFET (104), les 25 grilles du n-TFET de toutes les cellules mémoires SRAM appartenant à une même colonne du réseau sont reliées les unes aux autres et les grilles du p-TFET de toutes les cellules mémoires SRAM appartenant à une même colonne du réseau sont reliées les unes aux autres ; ou - lorsque le circuit de commande est apte à fournir une tension de 30 polarisation unique sur les grilles du n-TFET et du p-TFET, les grilles du n-TFET et du p-TFET 3048809 30 de toutes les cellules mémoires SRAM appartenant à une même colonne du réseau sont reliées les unes aux autres.\n<CLM>\1\tDispositif mémoire SRAM (2000) comprenant une pluralité de 5 réseaux de cellules mémoires SRAM (1000) selon la revendication 12, dans lequel le circuit de commande (2002.1, 2002.2, 2004.1, 2004.2, 2006) est commun à la pluralité de réseaux de cellules mémoires SRAM et comprend une pluralité de transistors CMOS.