Brevet FR3049111A1 (20170922)
REVENDICATIONS1. Procédé de réalisation de transistors bipolaires verticaux et de transistors MOS, comprenant les étapes suivantes : a) prévoir une couche semiconductrice (24) disposée sur une couche isolante (22) recouvrant un substrat (20) semiconducteur d'un premier type de conductivité ; - du côté des transistors bipolaires : b) former une région isolante (40) comprenant ladite 10 couche isolante et s'étendant jusqu'à la face supérieure de l'ensemble ; c) graver des ouvertures (56) atteignant le substrat à travers ladite région isolante, délimitant ainsi des murs isolants (58) ; 15 d) former par épitaxie sélective un semiconducteur jusqu'à remplir les ouvertures par des premières portions épitaxiées (60) ; et e) réaliser un dopage d'un deuxième type de conductivité des premières portions épitaxiées et d'une première 20 région (96) s'étendant en partie supérieure du substrat sous les premières portions épitaxiées et sous les murs isolants ; - du côté des transistors bipolaires et du côté des transistors MOS : f) former des structures de grille (100) ; 25 g) former par épitaxie sélective des deuxièmes portions épitaxiées de semiconducteur (104,\n<CLM>\1\t; et h) réaliser un dopage du premier type de conductivité des deuxièmes portions épitaxiées (106) recouvrant les premières portions épitaxiées. 30\n<CLM>\1\tProcédé selon la revendication 1, dans lequel à l'étape c) les ouvertures (56) sont gravées à un pas de grille (D) des transistors MOS et à l'étape f) les structures de grille (100) sont formées audit pas de grille. 3049111 B14824 - 15-GR4-0610 - DD16760VR 14\n<CLM>\1\tProcédé selon la revendication 1 ou 2, dans lequel l'étape b) comprend une étape d'oxydation de la couche semiconductrice (24) sur toute son épaisseur.\n<CLM>\1\tProcédé selon l'une quelconque des revendications 1 5 à 3, dans lequel l'étape b) comprend une étape d'élimination de la couche semiconductrice (24) sur toute son épaisseur.\n<CLM>\1\tProcédé selon l'une quelconque des revendications 1 à 4, comprenant en outre avant l'étape f) une étape de formation de tranchées d'isolement (90,\n<CLM>\1\tdélimitant la première région.\n<CLM>\1\tProcédé selon l'une quelconque des revendications 1 à 5, dans lequel l'étape f) comprend une étape de formation d'espaceurs latéraux isolants (102) compris dans les structures de grille (100).\n<CLM>\1\tProcédé selon l'une quelconque des revendications 1 à 6, comprenant en outre une étape de formation de vias disposés sur les deuxièmes portions épitaxiées, suivie d'une étape de formation de points mémoire à transition de phase disposés sur les vias.\n<CLM>\1\tProcédé selon l'une quelconque des revendications 1 20 à 7, dans lequel la couche semiconductrice (24) est en silicium.\n<CLM>\1\tProcédé selon l'une quelconque des revendications 1 à 8, dans lequel la couche semiconductrice (24) a une épaisseur inférieure à 20 nm.\n<CLM>\1\tProcédé selon l'une quelconque des revendications 1 25 à 9, dans lequel les murs isolants (58) ont une épaisseur comprise entre 25 et 30 nm.\n<CLM>\1\tProcédé selon l'une quelconque des revendications 1 à 10, dans lequel les murs isolants s'étendent aussi profondément que la couche isolante (22). 30\n<CLM>\1\tProcédé selon l'une quelconque des revendications 1 à 11, dans lequel le pas de grille (D) est compris entre 80 et 150 nm.\n<CLM>\1\tDispositif comprenant : des transistors bipolaires verticaux ayant une région 35 de collecteur commune (20) recouverte par une région de base 3049111 B14824 - 15-GR4-0610 - DD16760VR 15 commune (96), et des régions supérieures d'émetteur (114) séparées par des premières structures de grille (100) munies d'espaceurs latéraux (102), les structures de grille reposant sur des murs isolants (58) s'étendant verticalement dans une 5 partie supérieure de la région de base ; et des transistors MOS comprenant chacun des régions de drain et de source (110) ayant des parties supérieures épitaxiées séparées par une deuxième structure de grille (100) identique aux premières structures de grille, 10 les premières et deuxièmes structures de grille étant disposées régulièrement, les régions supérieures d'émetteur et les régions de drain et de source ayant des faces supérieures disposées à des niveaux identiques à 10 nm près.\n<CLM>\1\tDispositif selon la revendication 13, dans lequel 15 les premières et deuxièmes structures de grille sont disposées selon un même pas de grille (D).\n<CLM>\1\tDispositif selon la revendication 13 ou 14, dans lequel les transistors MOS sont disposés sur une couche isolante (22), les murs isolants (58) s'étendant dans le substrat aussi 20 profondément que la couche isolante.