Brevet FR3051960A1 (20171201)
REVENDICATIONS1. Circuit mémoire adapté à mettre en oeuvre des opérations de calcul, ce circuit comportant : une pluralité de cellules mémoires élémentaires (10i,j) agencées selon des lignes et des colonnes, chaque cellule comportant : - un premier noeud (BLTI) de stockage d'un bit de donnée, - un premier transistor de lecture (T3) relié par sa grille audit premier noeud de stockage (BLTI), et - un premier transistor de sélection (T4) monté en série avec le premier transistor de lecture (T3) entre un premier noeud (VGNDT) d'application d'un potentiel de référence de la cellule et une première piste conductrice de sortie (RBLT) commune à toutes les cellules d'une même colonne du circuit ; et un circuit de contrôle (14) configuré pour activer simultanément les premiers transistors de sélection (T4) d'au moins deux cellules (10i,j, 10i+1,j) d'une même colonne du circuit, et pour lire sur la première piste conductrice de sortie (RBLT) de la colonne une valeur représentative du résultat d'une première opération logique ayant pour opérandes les données stockées dans lesdites au moins deux cellules (10i,j, 10i+1,j).\n<CLM>\1\tCircuit mémoire selon la revendication 1, comportant en outre, pour chaque colonne du circuit, un premier inverseur (16 ;\n<CLM>\1\tdont un noeud d'entrée est relié à la première piste 25 conductrice de sortie (RBLT) de la colonne.\n<CLM>\1\tCircuit mémoire selon la revendication 1 ou 2, dans lequel chaque cellule élémentaire comporte en outre : - un deuxième noeud (BLFI) de stockage d'un bit de donnée complémentaire du bit stocké sur le premier noeud de 30 stockage (BLTI) de la cellule, - un deuxième transistor de lecture (T5) relié par sa grille audit deuxième noeud de stockage (BLFI), et - un deuxième transistor de sélection (T6) monté en série avec le deuxième transistor de lecture (T5) entre un 3051960 B14843 - DD16812ST 35 deuxième noeud (VGNDF) d'application d'un potentiel de référence de la cellule et une deuxième piste conductrice de sortie (RBLF) commune à toutes les cellules d'une même colonne du circuit, le circuit de contrôle (14) étant en outre configuré 5 pour activer simultanément les deuxièmes transistors de sélection (T6) d'au moins deux cellules (10i,j, 10i+1,j) d'une même colonne du circuit, et à lire sur la deuxième piste conductrice de sortie (RBLF) de la colonne une valeur représentative du résultat d'une deuxième opération logique ayant pour opérandes les données 10 stockées dans lesdites au moins deux cellules (10i,j, 10i+1,j).\n<CLM>\1\tCircuit mémoire selon la revendication 3, dans lequel le circuit de contrôle (14) est en outre configuré pour activer simultanément : les premiers (T4) et deuxièmes (T6) transistors de 15 sélection de deux cellules (10i,j, 10i+1,j) d'une même colonne du circuit ; ou le premier transistor de sélection (T4) d'une première cellule (10i,j) du circuit et le deuxième transistor de sélection (T6) d'une deuxième cellule (10i+1,j) de la même colonne. 20\n<CLM>\1\tCircuit mémoire selon la revendication 3 ou 4, comportant en outre, pour chaque colonne du circuit, un deuxième inverseur (18 ;\n<CLM>\1\tdont un noeud d'entrée est relié à la deuxième piste conductrice de sortie (RBLF) de la colonne.\n<CLM>\1\tCircuit mémoire selon l'une quelconque des revendications 3 à 5, comportant en outre, pour chaque colonne du circuit, une porte logique NON OU (20) dont une première entrée est reliée à la première piste conductrice de sortie (RBLT) de la colonne et dont une deuxième entrée est reliée à la deuxième piste conductrice de sortie (RBLF) de la colonne.\n<CLM>\1\tCircuit mémoire selon la revendication 6, comportant en outre, pour chaque colonne du circuit, une première porte logique NON ET (41) dont une première entrée est reliée à un noeud de sortie de la porte logique NON OU (20) de la colonne, et une deuxième porte logique NON ET (43) dont une première entrée est reliée à un noeud de sortie de la première porte logique NON ET 3051960 B14843 - DD16812ST 36 (41) de la colonne et dont une deuxième entrée est reliée à la deuxième piste conductrice de sortie (RBLF) de la colonne.\n<CLM>\1\tCircuit mémoire selon la revendication 6, dans lequel, dans chaque colonne à l'exception de la première colonne 5 du circuit, la première porte logique NON ET (41) a une deuxième entrée reliée à la deuxième piste conductrice de sortie (RBLF) d'une colonne de rang précédent du circuit.\n<CLM>\1\tCircuit mémoire selon l'une quelconque des revendications 3 à 8, comportant en outre, pour chaque colonne : 10 une première piste conductrice de référence interconnectant les premiers noeuds (VGNDT) d'application de potentiel de référence de la colonne ; et une deuxième piste conductrice de référence interconnectant les deuxièmes noeuds (VGNDF) d'application de 15 potentiel de référence de la colonne.\n<CLM>\1\tCircuit mémoire selon la revendication 9, comportant en outre, pour chaque colonne : un premier transistor de référence (22) reliant la première piste conductrice de référence (VGNDT) à un noeud de 20 référence (GND) ; et un deuxième transistor de référence (24) reliant la deuxième piste conductrice de référence (VGNDF) audit noeud de référence (GND).\n<CLM>\1\tCircuit mémoire selon la revendication 9, comportant 25 en outre, pour chaque colonne, une porte logique ET (31), une porte logique OU (33), et des troisième (35), quatrième (36), cinquième (37) et sixième (38) inverseurs, et dans lequel : la porte logique ET (31) a une première entrée reliée à un noeud d'application d'un premier signal binaire de contrôle 30 (VGNDHIGH) par l'intermédiaire du troisième inverseur (35), et une deuxième entrée reliée à un noeud d'application d'un deuxième signal binaire de contrôle (COMP OP) par l'intermédiaire du quatrième inverseur (36) ; 3051960 B14843 - DD16812ST 37 la sortie du troisième inverseur (35) est reliée à la première piste conductrice de référence (VGNDT) de la colonne par l'intermédiaire du cinquième inverseur ; la porte logique OU (33) a une première entrée reliée à 5 la première piste conductrice de sortie (RBLT) de la colonne, et une deuxième entrée reliée à la sortie de la porte logique ET (31) ; et la sortie de la porte logique OU (33) est reliée à la deuxième piste conductrice de référence (VGNDF) de la colonne par 10 l'intermédiaire du sixième inverseur (38).\n<CLM>\1\tCircuit mémoire selon l'une quelconque des revendications 3 à 5, comportant en outre, pour chaque colonne du circuit : un premier multiplexeur (57) ayant une première entrée 15 reliée à l'entrée du premier inverseur (51) et une deuxième entrée reliée à la sortie du premier inverseur (51) ; un troisième inverseur (53) dont l'entrée est reliée à la sortie du premier multiplexeur (57) ; une troisième porte NON ET (54) dont une première entrée 20 est reliée à la sortie du premier multiplexeur (57) et dont une deuxième entrée est reliée à l'entrée du deuxième inverseur (52) ; une quatrième porte NON ET (55) dont une première entrée est reliée à la sortie du troisième inverseur (53) et dont une deuxième entrée est reliée à la sortie du deuxième inverseur 25 (52) ; et une cinquième porte NON ET (56) dont une première entrée est reliée à la sortie de la troisième porte NON ET (54) et dont la sortie est reliée à la sortie de la quatrième porte NON ET (55). 30\n<CLM>\1\tCircuit mémoire selon l'une quelconque des revendications 1 à 12, dans lequel lesdites cellules mémoires élémentaires sont des cellules mémoires volatiles de type SRAM.\n<CLM>\1\tCircuit mémoire selon l'une quelconque des revendications 1 à 12, dans lequel lesdites cellules mémoires 35 élémentaires sont des cellules mémoires résistives non volatiles.