Brevet FR3046696A1 (20170714)
REVENDICATIONS1. Procédé de fabrication d'une puce électronique, comprenant les étapes suivantes : a) délimiter des zones actives de cellules mémoire (5) et des zones actives de transistors (11,\n<CLM>\1\tdans une partie 5 supérieure d'une plaquette (1), et former des grilles flottantes (15) sur les zones actives de cellules mémoire ; b) déposer un tricouche oxyde-nitrure-oxyde de silicium (21) ; c) déposer une couche de protection (25) ; 10 d) retirer les parties de la couche de protection et du tricouche situées sur des portions (9) de ladite surface comprenant les zones actives de transistors ; e) former des couches diélectriques (27,\n<CLM>\1\tsur la surface de l'ensemble ; et 15 f) enlever les portions desdites couches diélectriques recouvrant les parties non retirées de la couche de protection.\n<CLM>\1\tProcédé selon la revendication 1, dans lequel l'étape e) comprend les étapes suivantes : el) former une première couche (27) d'oxyde de 20 silicium sur la surface de l'ensemble ; et e2) former une deuxième couche (29) d'un matériau à haute permittivité.\n<CLM>\1\tProcédé selon la revendication 2, dans lequel la deuxième couche (29) est un empilement comprenant une couche de 25 silicate d'hafnium surmontant une couche d'oxynitrure de silicium.\n<CLM>\1\tProcédé selon la revendication 2 ou 3, dans lequel la deuxième couche (29) a une épaisseur comprise entre 1,5 et 3 nm. 30\n<CLM>\1\tProcédé selon l'une quelconque des revendications 2 à 4, dans lequel les zones actives de transistors sont des zones actives de premiers transistors (13) et des zones actives de deuxièmes transistors (11), comprenant en outre entre les étapes el) et e2) les étapes suivantes : 3046696 B14618 - 15-GR3-0450 12 enlever les portions de la première couche d'oxyde de silicium recouvrant des zones actives des premiers transistors ; et oxyder thermiquement l'ensemble de la surface pour 5 former une couche d'oxyde en partie supérieure des zones actives des premiers transistors.\n<CLM>\1\tProcédé selon l'une quelconque des revendications 1 à 5, comprenant en outre entre les étapes e) et f) une étape de dépôt d'une couche métallique (31) sur les couches diélectriques 10 (27, 29), suivie d'une étape d'élimination des parties de la couche métallique situées au-dessus de portions non retirées de la couche de protection (25).\n<CLM>\1\tProcédé selon l'une quelconque des revendications 1 à 6, comprenant après l'étape f) une étape d'élimination du 15 reste de la couche de protection (25).\n<CLM>\1\tProcédé selon l'une quelconque des revendications 1 à 7, dans lequel la couche de protection (25) a une épaisseur comprise entre 3 et 500 nm.\n<CLM>\1\tProcédé selon l'une quelconque des revendications 1 20 à 8, dans lequel la couche de protection (25) est en silicium amorphe.\n<CLM>\1\tProcédé selon l'une quelconque des revendications 1 à 8, dans lequel la couche de protection (25) est en silicium polycristallin. 25\n<CLM>\1\tPuce électronique comprenant : des portions d'un tricouche oxyde-nitrure-oxyde de silicium (21), chacune étant disposée sur une grille flottante de cellules mémoire (15) ; et des portions d'un matériau à haute permittivité (29) 30 dont chacune est disposée sur une zone active de transistor (11, 13).