Brevet FR3050050A1 (20171013)
REVENDICATIONS1. Neurone artificiel (1 ;1') comportant : - Une capacité dite de membrane (Cm), Un circuit impulsionnel à contre-réaction comportant o Un pont à transistors PMOS (8) et NMOS (7) en série et reliés par un point milieu (9) à la capacité de membrane (Cm), o Au moins une capacité dite de retard (Cna, Ck) entré la grille et la source de l'un des transistors (7,8) du pont de façon à générer un décalage temporel de 10 conduction/blocage entre les transistors dudit pont, o Au moins deux inverseurs CMOS (5,6 ; 10,11,12) entre la capacité de membrane (Cm) et les grilles des transistors dudit pont de façon à amener les transistors (7,\n<CLM>\1\tdu pont à changer d'état en fonction de la tension de la capacité de membrane (Cm) et permettre au circuit impulsionnel de générer au moins une impulsion lorsque la tension 15 de la capacité de membrane (Cm) franchit un seuil prédéfini, avec charge de la capacité de membrane (Cm) par l'un des transistors (8) du pont et décharge par l'autre transistor (7), la forme de l'impulsion étant liée audit décalage temporel.\n<CLM>\1\tNeurone artificiel (1 ;1') selon la revendication précédente, comportant une entrée dite d'excitation synaptique externe (Ie.) en courant, la capacité de membrane 20 intégrant ce courant d'entrée.\n<CLM>\1\tNeurone artificiel (1 ;1') selon la revendication 1 ou 2, la charge de la capacité de membrane (Cm) étant assurée par le transistor PMOS (8) du pont et sa décharge par le transistor NMOS (7).\n<CLM>\1\tNeurone artificiel (1 ;1') selon la revendication 3, la capacité de retard (Cna) 25 connectée au transistor PMOS (8) étant inférieure à la capacité de retard (Ck) connectée au transistor NMOS (7), mieux étant nulle.\n<CLM>\1\tNeurone artificiel (1 ;1') selon la revendication 4, la capacité de retard (Ck) connectée au transistor NMOS (7) étant supérieure à la capacité de membrane (Cm). 30\n<CLM>\1\tNeurone artificiel (1 ;1') selon l'une quelconque des revendications précédentes, comportant deux inverseurs CMOS (5,6) en cascade, l'entrée du premier inverseur (5) étant reliée à la capacité de membrane (Cm) et sa sortie à l'entrée du deuxième 3050050 24 inverseur (6) et à la grille de l'un des transistors (7 ;8), la sortie du deuxième inverseur (6) étant reliée à la grille de l'autre transistor (7 ;8).\n<CLM>\1\tNeurone artificiel (1 ;1') selon l'une quelconque des revendications 1 à 5, comportant deux inverseurs CMOS (11,\n<CLM>\1\ten cascade, l'entrée du premier inverseur (11) étant reliée à la capacité de membrane (Cm) et sa sortie à l'entrée du deuxième inverseur (12), la sortie du deuxième inverseur (12) étant reliée à la grille de l'un des transistors dudit pont, et un troisième inverseur CMOS (10) dont l'entrée est reliée à la capacité de membrane (Cm) et la sortie à la grille de l'autre transistor dudit pont. Neurone artificiel (1 ;1') selon l'une quelconque des revendications précédentes, opérant en mode stable, les transistors PMOS (8) et NMOS (7) dudit pont ayant des valeurs de conductance différentes, de préférence dans un rapport d'au moins 2, notamment de 2 à 7, en particulier de 5 à\n<CLM>\1\tNeurone artificiel (1 ;1') selon l'une quelconque des revendications 1 à 7, opérant en mode oscillateur à relaxation, les transistors PMOS (8) et NMOS (7) dudit pont ayant des valeurs de conductance proches, de préférence dans un rapport égal à\n<CLM>\1\tNeurone artificiel (1 ;1') selon l'une quelconque des revendications précédentes, le circuit impulsionnel étant alimenté par une alimentation avec la tension négative (Vs) comprise entre -200 mV et 0 mV et la tension positive (Vd) comprise entre 0 mV et +200 mV, mieux la tension négative (Vs) comprise entre -100 mV et -50 mV et la tension positive (Vd) comprise entre +50 et +100 mV. Neurone artificiel (1 ;1') selon l'une quelconque des revendications précédentes, l'amplitude de ladite au moins une impulsion est comprise entre 40 mV et 200 mV Neurone artificiel (1 ;1') selon l'une quelconque des revendications précédentes, la différence (Vd-Vs) étant fixée de manière à ce que le gain en tension de chaque inverseur CMOS soit supérieur ou égal à 2, cette différence étant notamment supérieure ou égale à 100mV, mieux à 120mV. Neurone artificiel (1 ;1') selon l'une quelconque des revendications précédentes, la tension de seuil d'au moins l'un des inverseurs CMOS étant différente de OV, notamment comprise entre entre -5OmV et +50mV\n<CLM>\1\t9.\n<CLM>\1\t11.\n<CLM>\1\t13. 3050050\n<CLM>\1\t15. 5\n<CLM>\1\t10\n<CLM>\1\t15\n<CLM>\1\t19. 20\n<CLM>\1\t25 30\n<CLM>\1\t25 Neurone artificiel (1 ;1') selon l'une quelconque des revendications précédentes, comportant une résistance de fuite (Rf) en parallèle avec la capacité de membrane (Cm). Neurone artificiel (1 ;1') selon l'une quelconque des revendications précédentes, les transistors (7) et (8) dudit pont étant réalisés en une technologie FD-SOI utilisant la possibilité de commande par le substrat, permettant de contrôler le courant maximum des transistors (7,8) par une électrode de substrat. Neurone artificiel (1 ;1') selon l'une quelconque des revendications précédentes, comportant un circuit d'excitation adjoint (60) intégrant le potentiel de membrane, et réinjectant un courant résultant de cette intégration dans la capacité de membrane. Neurone artificiel (1 ;1') selon l'une quelconque des revendications précédentes, exploitant un phénomène de résonance stochastique par la réception d'une excitation externe de deux courants différents : un courant (Iex) périodique d'amplitude insuffisante pour générer des potentiels d'action et un courant aléatoire de bruit (Ib). Réseau neuronal (20), comportant une pluralité de neurones artificiels (1 ;1') tels que définis à l'une quelconque des revendications précédentes. Réseau neuronal (20) selon la revendication précédente, comportant au moins deux neurones artificiels (1,1'), dits pré-neurone (1) et post-neurone (1'), reliés ensemble par un circuit synaptique (4). Réseau neuronal (20) selon la revendication précédente, le circuit synaptique (4) ayant deux entrées et comportant deux transistors (M16, M13) reliés en série par leurs drains, l'un au moins desdits transistors étant de type NMOS (M16) commandé par un potentiel de grille (V1) correspondant à la première entrée (weight) du circuit synaptique, la grille du deuxième transistor correspondant à la deuxième entrée (e2) du circuit synaptique, la sortie du circuit synaptique correspondant à la source du transistor NMOS (M16) étant reliée au potentiel de sortie (Vinerai') du post-neurone (1'). Réseau neuronal (20) selon la revendication précédente, le circuit synaptique (4) correspondant à une synapse excitatrice (2) où la deuxième entrée (e2) du circuit synaptique est reliée à la sortie d'un inverseur (5) ayant pour entrée le potentiel de 3050050 26\n<CLM>\1\t5\n<CLM>\1\t10\n<CLM>\1\t15\n<CLM>\1\t20\n<CLM>\1\t27. 25\n<CLM>\1\t29. 30 membrane du pré-neurone (1), notamment à la grille du transistor PMOS (8) du pont du pré-neurone (1). Réseau neuronal (20) selon la revendication 20, le circuit synaptique (4) correspondant à une synapse inhibitrice (3) où la deuxième entrée (e2) du circuit synaptique est reliée à la sortie de deux inverseurs en série dont l'entrée du premier est soumise au potentiel de membrane du pré-neurone (1). Réseau neuronal (20) selon la revendication 20, le circuit synaptique (4) correspondant à une synapse inhibitrice (3) où la deuxième entrée (e2) du circuit synaptique est reliée à la grille du transistor NMOS (7) du pont du pré-neurone. Réseau neuronal (20) selon l'une quelconque des revendications 18 à 23, comportant deux neurones artificiels (1,1'), dont un premier neurone (1) oscillant à haute fréquence et un deuxième neurone (1') oscillant à basse fréquence, le premier neurone (1) fonctionnant en mode rafale en étant couplé au deuxième neurone (1') par l'intermédiaire de deux synapses, l'une excitatrice (2) du premier (1) vers le deuxième neurone (1'), et l'autre inhibitrice (3) du deuxième (1') vers le premier neurone (1). Réseau neuronal (20) selon la revendication précédente, les capacités de membrane (Cm) et de retard (Ck, Cna) du deuxième neurone étant au moins 100 fois plus grandes que celles du premier neurone. Procédé de traitement d'information, dans lequel on utilise un réseau neuronal (20) tel que défini à l'une des revendications 18 à\n<CLM>\1\tProcédé selon la revendication précédente, dans lequel un bruit thermique intrinsèque du neurone artificiel (1 ;1') est utilisé pour maintenir une information au sein du réseau neuronal (20) après apprentissage. Procédé selon la revendication précédente, dans lequel de multiples potentiels d'action à très haute fréquence sont appliqués à l'entrée d'un circuit intégrateur (15) dont la sortie est connectée à la première entrée (weight) d'une synapse excitatrice (2). Procédé selon la revendication précédente, dans lequel le circuit intégrateur (15) comporte un transistor NMOS (16) dont la source, correspondant à la sortie du circuit intégrateur (15), est reliée à une capacité (17), la grille et le drain dudit 3050050 27 transistor (16) étant connectés ensemble et correspondant à l'entrée du circuit intégrateur (15).\n<CLM>\1\tRéseau locomoteur spinal artificiel (21), comportant au moins deux neurones artificiels (1,1') selon l'une quelconque des revendications 1 à 17, dits pré-neurone 5 (1) et post-neurone (1'), et une synapse inhibitrice (3).\n<CLM>\1\tRéseau locomoteur spinal artificiel (21) selon la revendication précédente, la synapse inhibitrice (3) ayant deux entrées synaptiques et comportant deux transistors (M16, M13) reliés en série par leurs drains, l'un au moins desdits transistors étant de type NMOS (M16) commandé par un potentiel de grille (V1) 10 correspondant à la première entrée synaptique (weight), la grille du deuxième transistor correspondant à la deuxième entrée synaptique (e2) étant reliée à la sortie de deux inverseurs en série dont l'entrée du premier est soumise au potentiel de membrane du pré-neurone (1), la sortie de la synapse correspondant à la source du transistor NMOS (M16) étant reliée au potentiel de sortie (Vnierni,) du post-neurone 15 (1').\n<CLM>\1\tRéseau locomoteur spinal artificiel (21) selon la revendication 30, la synapse inhibitrice (3) ayant deux entrées synaptiques et comportant deux transistors (M16, M13) reliés en série par leurs drains, l'un au moins desdits transistors étant de type NMOS (M16) commandé par un potentiel de grille (V1) correspondant à la 20 première entrée synaptique (weight), la grille du deuxième transistor correspondant à la deuxième entrée synaptique (e2) étant reliée à la grille du transistor NMOS (7) du pont du pré-neurone (1), la sortie de la synapse correspondant à la source du transistor NMOS (M16) étant reliée au potentiel de sortie (V.I>) du post-neurone (1'). 25\n<CLM>\1\tRéseau locomoteur spinal artificiel (21) selon l'une quelconque des revendications 30 à 32, comportant un pré-neurone opérant en mode rafale et un post-neurone opérant en mode oscillant, associés par une synapse inhibitrice (3).\n<CLM>\1\tRéseau locomoteur spinal artificiel (21) selon l'une quelconque des revendications 30 à 32, comportant deux neurones artificiels (1,1'), fonctionnant tous les deux en 30 mode oscillant, et mutuellement couplés par deux synapses inhibitrices (3), de façon à ce que chacun des neurones soit à la fois pré et post-neurone. 3050050 28\n<CLM>\1\tRéseau locomoteur spinal artificiel (21) selon l'une quelconque des revendications 30 à 32, comportant deux neurones artificiels (1,1') fonctionnant tous les deux en mode rafale, et mutuellement couplés par deux synapses inhibitrices (3), de façon à ce que chacun des neurones soit à la fois pré et post-neurone.