Brevet FR3050307A1 (20171020)
REVENDICATIONS1. Procédé de commande d'un circuit amplificateur de lecture lors d'une opération de lecture d'une donnée stockée dans un dispositif de mémoire, ledit circuit comprenant un coeur (10) comportant deux bornes d'alimentation (BA1, BA2) et un élément mémoire à deux inverseurs couplés croisés (INV1, IV2), l'opération de lecture comprenant une phase de mesure d'un signal différentiel présent à deux entrées (El, E2) du coeur et issu de deux lignes de bits du dispositif de mémoire, caractérisé en ce qu'il comprend préalablement à la phase de mesure, une phase initiale comportant une déconnexion des noeuds d'alimentation (S11, S21, S12, S22) de l'élément mémoire des deux bornes d'alimentation (BA1, BA2) de façon à amener l'élément mémoire dans un état d'équilibre, et dans la phase de mesure, une délivrance du signal différentiel à deux (S21, S22) desdits noeuds d'alimentation respectifs des deux inverseurs via deux condensateurs dits de transfert (C5, C6), une rupture de cet état d'équilibre en maintenant les noeuds d'alimentation (S11, S21, S12, S22) de l'élément mémoire déconnectés des deux bornes d' alimentation.\n<CLM>\1\tProcédé selon la revendication 1, dans lequel ladite phase initiale comprend avant ladite déconnexion des noeuds d'alimentation (S11, S21, S12, S22) de l'élément mémoire des deux bornes d'alimentation (BA1, BA2), une étape de charge, via les deux bornes d'alimentation, d'un réseau capacitif (C1-C6) connecté aux noeuds d'alimentation des inverseurs et comportant les deux condensateurs de transfert (C5, C6), et lors de ladite déconnexion des noeuds d'alimentation (S11, S21, S12, S22) de l'élément mémoire des deux bornes d'alimentation, une connexion des noeuds d'entrée (NE1, NE2) aux noeuds de sortie (NS1, NS2) des inverseurs. 3050307 17\n<CLM>\1\tProcédé selon la revendication 2, dans lequel les noeuds d'alimentation des inverseurs sont les sources (S21, S22) des transistors NMOS de ces inverseurs et les sources (S 11, S12) des transistors PMOS de ces inverseurs, et dans la phase de mesure, on 5 délivre le signal différentiel aux sources respectives (S21, S22) des transistors NMOS des deux inverseurs.\n<CLM>\1\tProcédé selon la revendication 3, dans lequel ladite déconnexion des noeuds d'alimentation de l'élément mémoire des deux bornes d'alimentation préalable à la phase de mesure, comprend une 10 déconnexion des sources (S21, S22) des transistors NMOS d'une première borne d'alimentation (BA1) puis une déconnexion des sources (S11, S12) des transistors PMOS de la deuxième borne d'alimentation (BA2).\n<CLM>\1\tProcédé selon la revendication 2, 3 ou 4, dans lequel ladite 15 phase de mesure comprend une déconnexion des noeuds d'entrée (NE1, NE2) des noeuds de sortie (NS1, NS2) des inverseurs (INV1, INV2).\n<CLM>\1\tProcédé selon l'une des revendications précédentes, dans lequel l'opération de lecture comprend postérieurement à la phase de mesure, une phase de verrouillage de la donnée lue dans l'élément de 20 mémoire (INV1, INV2) comportant une reconnexion des noeuds d'alimentation (S11, S12, S21, S22) de l'élément mémoire aux deux bornes d'alimentation (BA1, BA2).\n<CLM>\1\tCircuit amplificateur de lecture pour dispositif de mémoire, comprenant un coeur (10) comportant un première et une deuxième 25 entrées (El, E2) destinées à recevoir dans une phase de mesure un signal différentiel issu d'une première et d'une deuxième lignes de bits du dispositif de mémoire, et un élément mémoire à deux inverseurs couplés de façon croisée (INV1, INV2), caractérisé en ce que les deux entrées (El, E2) sont respectivement connectés à deux 30 (S21, S22) des noeuds d'alimentation des inverseurs via deux condensateurs dits de transfert (C5, C6), et en ce qu'il comprend des premiers moyens commandables (I1-I4) configurés pour rendre temporairement flottant l'élément mémoire (INV1, INV2) pendant une 3050307 18 phase initiale précédant la phase de mesure et pendant la phase de mesure.\n<CLM>\1\tCircuit amplificateur selon la revendication 7, comprenant une première borne d'alimentation (BA1) et une deuxième borne 5 d'alimentation (BA2) destinées à recevoir respectivement une première alimentation basse (GND) et une deuxième alimentation haute (Vdd), et les premiers moyens comportent un premier jeu d'interrupteurs commandables (I1-I4) configurés pour déconnecter l'ensemble des noeuds d'alimentation (S11, S12, S21, S22) des inverseurs des deux 10 bornes d'alimentation (BA1, BA2).\n<CLM>\1\tCircuit amplificateur selon la revendication 8, dans lequel les noeuds d'alimentation des inverseurs sont les sources (S21, S22) des transistors NMOS de ces inverseurs et les sources (S 11, S12) des transistors PMOS de ces inverseurs, et les deux condensateurs de 15 transfert (C5, C6) sont connectés respectivement entre les deux entrées (El, E2) et les sources (S22, S21) des transistors NMOS des deux inverseurs.\n<CLM>\1\tCircuit amplificateur selon la revendication 8 ou 9, dans lequel le premier jeu d'interrupteurs commandable (I1-I4) est 20 configuré pour reconnecter l'ensemble des noeuds d'alimentation des inverseurs aux deux bornes d'alimentation (BA1, BA2) postérieurement à la phase de mesure\n<CLM>\1\tCircuit amplificateur selon l'une des revendications 8 à 10, dans lequel le premier jeu d'interrupteurs commandables 25 comprend un premier interrupteur (I1) connecté entre la première borne d'alimentation (BA1) et la source (S21) du transistor NMOS d'un premier inverseur (INV1), un deuxième interrupteur (I2) connecté entre la deuxième borne 30 d'alimentation (BA2) et la source (S11) du transistor PMOS du premier inverseur (INV1), un troisième interrupteur (I3) connecté entre la première borne d'alimentation (BA1) et la source (S22) du transistor NMOS du deuxième inverseur (INV2), 3050307 19 un quatrième interrupteur (14) connecté entre la deuxième borne d'alimentation (BA2) et la source (S12) du transistor PMOS du deuxième inverseur (INV2).\n<CLM>\1\tCircuit amplificateur selon la revendication 11, 5 comprenant en outre une interface de commande destinée à recevoir des signaux de commande configurés pour commander les premier et troisième interrupteurs (I1,\n<CLM>\1\tde façon à déconnecter les sources des transistors NMOS de la première borne d'alimentation (BA1) puis à recevoir des signaux de commande configurés pour commander les 10 deuxième et quatrième interrupteurs (12,\n<CLM>\1\tde façon à déconnecter les sources des transistors PMOS de la deuxième borne d'alimentation (BA2).\n<CLM>\1\tCircuit amplificateur selon l'une des revendications 7 à 12, comprenant en outre des deuxièmes moyens commandables (17) 15 configurés pour connecter les noeuds d'entrée (NE1, NE2) des inverseurs aux noeuds de sortie (NS1, NS2) de ces inverseurs pendant ladite phase initiale et pour déconnecter lesdits noeuds d'entrée (NE1, NE2) desdits noeuds de sortie (NS1, NS2) pendant ladite phase de mesure. 20\n<CLM>\1\tCircuit amplificateur selon l'une des revendications 7 à 13 prise en combinaison avec la revendication 8, dans lequel le coeur (10) comprend en outre un réseau capacitif (C1-C6) connecté à l'ensemble des noeuds d'alimentation des inverseurs et comportant les deux condensateurs de transfert (C5, C6) et des troisièmes moyens 25 commandables (Il-16) configurés pour connecter le réseau capacitif auxdites bornes d'alimentation (BA1, BA2) dans ladite phase initiale préalablement à la déconnexion de l'ensemble des noeuds d'alimentation des inverseurs des deux bornes d'alimentation (BA1, BA2). 30\n<CLM>\1\tCircuit amplificateur selon la revendication 14, dans lequel le réseau capacitif comprend un premier condensateur (Cl) connecté entre la première entrée (El) et la première borne d'alimentation (BA1), 3050307 20 un deuxième condensateur (C2) connecté entre la deuxième entrée (E2) et la première borne d'alimentation (BA1), un troisième condensateur (C3) connecté entre la première borne d'alimentation (BA1) et la source (S11) du transistor PMOS du 5 premier inverseur (INV1), un quatrième condensateur (C4) connecté entre la première borne d'alimentation (BA1) et la source (S12) du transistor PMOS du deuxième inverseur (INV2), le premier condensateur de transfert (C5) connecté entre la 10 première entrée (El) et la source (S22) du transistor NMOS du deuxième inverseur (INV2), le deuxième condensateur de transfert (C6) connecté entre la deuxième entrée (E2) et la source (S21) du transistor NMOS du premier inverseur (INV1), 15 et les troisièmes moyens comprennent les interrupteurs (I1-I4) du premier jeu d'interrupteurs, un cinquième interrupteur (I5) connecté entre la première entrée (El) et la deuxième borne d'alimentation (BA2), et un sixième interrupteur (I6) connecté entre la deuxième entrée 20 (E2) et la deuxième borne d'alimentation (BA2).\n<CLM>\1\tCircuit amplificateur selon la revendication 15, dans lequel les cinquième (I5) et sixième (I6) interrupteurs sont destinés à être ouverts pendant ladite phase de mesure.\n<CLM>\1\tDispositif de mémoire, comprenant un plan mémoire, 25 un décodeur lignes, un décodeur colonnes et au moins un circuit amplificateur selon l'une des revendications 7 à 16.