Brevet FR3044823A1 (20170609)
REVENDICATIONS1. Procédé de réalisation d'un dispositif à transistors répartis sur plusieurs niveaux et doté d'au moins une cellule mémoire résistive comprenant des étapes consistant à : - former une structure dotée d'un ou plusieurs éléments de connexion (61,\n<CLM>\1\tdans au moins une première couche isolante (5) surmontant un premier transistor (T11) d'un niveau donné (N1) de composants, une première électrode de cellule mémoire résistive (C1) étant formée d'au moins une portion conductrice (6a) d'un premier élément de connexion (61) parmi lesdits un ou plusieurs éléments de connexion, - former une région diélectrique (15a) sur une face supérieure de la structure, la région diélectrique (15a) reposant sur la portion conductrice (6a) du premier élément de connexion (61), - assembler sur la face supérieure de la structure un support comprenant une couche semi-conductrice (22) dans laquelle au moins un deuxième transistor (T21) est apte à être réalisé, - former au moins une deuxième couche isolante (35), la deuxième couche isolante (35) surmontant le deuxième transistor (T21) au moins partiellement réalisé et la première électrode de la cellule mémoire résistive (C1), - former une ou plusieurs ouvertures (42, 44a, 44b, 44c,\n<CLM>\1\tà travers la deuxième couche isolante (35), au moins une première ouverture (42) parmi les une ou plusieurs ouvertures dévoilant la région diélectrique (15a) de la cellule mémoire résistive, - former dans la première ouverture (42) au moins une deuxième électrode (761) de la cellule mémoire résistive sur la région diélectrique (15a). 25\n<CLM>\1\tProcédé selon la revendication 1, dans lequel la région diélectrique (15a) est une région d'une couche diélectrique (15) recouvrant la face supérieure de la structure. 3044823 14\n<CLM>\1\tProcédé selon l'une des revendications 1 ou 2, dans lequel le support est assemblé par collage sur la couche diélectrique (15) ou sur une couche (17) formée sur la couche diélectrique (15). 5\n<CLM>\1\tProcédé selon l'une des revendications 1 à 3, dans lequel la première électrode de cellule mémoire résistive (C1) est formée de la portion conductrice (6a) revêtue d'au moins une couche (13) métallique, la réalisation de la couche métallique (13) comprenant des étapes de : - formation d'un masque (11) sur la première couche isolante (5), le 10 masque étant doté d'au moins une ouverture (12) en regard de la portion conductrice (6a), - gravure de la première couche isolante (5) à travers l'ouverture (12) du masque de sorte à dévoiler la portion conductrice (6a), - dépôt de la couche métallique (13). 15\n<CLM>\1\tProcédé selon l'une des revendications 1 à 4, dans lequel au moins une deuxième ouverture (44c) parmi lesdites ouvertures formées dans la deuxième couche isolante (35) dévoile une région du deuxième transistor (T21), le procédé comprenant la formation d'un élément conducteur (44c) dans la deuxième ouverture, l'élément conducteur (44c) étant connecté à la deuxième électrode de la cellule mémoire résistive. 20\n<CLM>\1\tProcédé selon la revendication 4 ou 5, le procédé comprenant après formation de la deuxième couche isolante (35), des étapes de : - formation d'un trou (47) traversant la deuxième couche isolante (35) et la couche de matériau diélectrique (15), le trou (47) dévoilant au moins un autre élément de connexion (62) parmi lesdits un ou plusieurs éléments de connexion, puis - remplissage du trou (47) par un matériau conducteur (53).\n<CLM>\1\tProcédé selon la revendication 6, dans lequel le trou (47) est formé après lesdites ouvertures (42, 44a, 44b, 44c) à travers une couche de masquage (46) bouchant lesdites ouvertures (42, 44a, 44b, 44c), le masquage (46) étant retiré 3044823 15 préalablement au remplissage des ouvertures et du trou (47) par le matériau conducteur (53).\n<CLM>\1\tProcédé selon l'une des revendications 1 à 7, le premier élément de 5 connexion (6a) étant connecté au premier transistor (T11).\n<CLM>\1\tProcédé selon l'une des revendications 1 à 8, comprenant des étapes consistant à : - former une autre ouverture traversant la deuxième couche isolante et 10 dévoilant une partie conductrice (6'b) connectée audit premier élément de connexion (61), - former dans cette ouverture (42) au moins un plot (90) en contact avec ladite partie conductrice (6'b).\n<CLM>\1\tDispositif à transistors répartis sur plusieurs niveaux et doté d'au 15 moins une cellule mémoire résistive comprenant: - une structure dotée d'un ou plusieurs éléments de connexion (61,\n<CLM>\1\tdans au moins une première couche isolante (5) surmontant un premier transistor (T11) d'un niveau donné (N1) de composants, une cellule mémoire résistive comportant une première électrode 20 formée d'au moins une portion conductrice (6a) d'un premier élément de connexion (61) parmi lesdits un ou plusieurs éléments de connexion, la cellule mémoire étant dotée en outre d'une région diélectrique (15a) reposant sur la portion conductrice (6a) du premier élément de connexion (61), une deuxième électrode (761) de la cellule mémoire résistive étant agencée sur la région diélectrique (15a), 25 - au moins un deuxième transistor (T21) d'un niveau (N2) supérieur au niveau donné.