Brevet FR3037716A1 (20161223)
REVENDICATIONS1. Procédé de réalisation d'un circuit intégré doté d'au moins deux niveaux (N1, N2) de transistors (Ti, T2 ) superposés, comprenant des étapes consistant à : - réaliser une pluralité de plots (35a, 35b, 35c, 35d, 135a, 135c, 235a, 235c) dont au moins un premier plot (35a, 135a, 235a), un deuxième plot (35b), et un troisième plot (35c, 135c, 235c), respectivement sur une région de drain (5), une grille (8), et une région de source (6) d'un premier transistor (T1) d'un premier niveau (N1) de transistor(s), le premier plot, le deuxième plot et le troisième plot traversant une couche isolante (23) recouvrant le premier transistor et étant agencés de sorte que le premier plot (35a, 135a, 235a) est espacé du troisième plot (35c, 135c, 235c) d'au moins une distance d2, le deuxième plot (35b) étant espacé du premier plot (35a, 135a, 235a) et du troisième plot (35c, 135c, 235c) d'au moins une distance d1, avec d1 et d2 prévues de sorte que di. > dz, - former une couche semi-conductrice (41) apte à accueillir au moins un région de canal d'un deuxième transistor (T2) d'un deuxième niveau (N2) de transistor(s), la couche semi-conductrice étant disposée à une extrémité des plots à une hauteur h telle que h > d1, - former un bouchon (65) de protection dans une première région (R1) d'une cavité (39) réalisée entre la couche isolante (23) et la couche semi-conductrice (41), la première région (R1) étant située en regard du premier transistor (Ti.) entre le premier plot (35a, 135a, 235a) et le troisième plot (35c, 135c, 235c), la formation du bouchon de protection comprenant des étapes de dépôt conforme d'un matériau sacrificiel (61) dans une cavité (39) de hauteur h formée entre la couche semi-conductrice (41) et la couche isolante (23), puis retrait partiel du matériau sacrificiel (61) par gravure isotrope, de manière à conserver un bloc de matériau sacrificiel entre le premier plot (35a, 135a, 235a) et le troisième plot (35c, 135c, 235c) à l'issue de la gravure isotrope, une zone active (41a) du deuxième transistor étant apte à être définie en regard du premier plot du troisième plot et du bouchon de protection. 3037716 21\n<CLM>\1\tProcédé selon la revendication 1, comprenant en outre, après formation du bouchon de protection (65), au moins une étape de définition de la zone active (41a) du deuxième transistor (T2), cette définition comprenant une oxydation de zones de la couche semi-conductrice (41) qui ne sont ni protégées par le bouchon de 5 protection (65) ni par les plots (35a, 135a, 235a, 35c, 135c, 235c).\n<CLM>\1\tProcédé selon la revendication 1, comprenant en outre, après formation du bouchon de protection (65), au moins une étape de définition de la zone active (41a) du deuxième transistor (T2), dans lequel la définition de la zone active du 10 deuxième transistor comprend une gravure de zones de la couche semi-conductrice (41) qui ne sont ni protégées par le bouchon de protection (65) ni par les plots (35a, 135a, 235a, 35c, 135c, 235c).\n<CLM>\1\tProcédé selon l'une des revendications 1 à 3, dans lequel la 15 couche semi-conductrice (41) est formée sur une couche de support sacrificielle (25) d'épaisseur égale à h disposée sur la couche isolante (23), le procédé comprenant en outre préalablement à la formation du bouchon de protection (65) : - une étape de retrait de la couche sacrificielle de sorte à former la cavité (39). 20\n<CLM>\1\tProcédé selon l'une des revendication 1 à 4, dans lequel le bouchon de protection (65) est formé en outre d'une couche de diélectrique (57) de grille déposée préalablement au matériau sacrificiel (61), et dans lequel la formation du bouchon (65) de protection comprend en outre après dépôt du matériau sacrificiel et 25 gravure isotrope du matériau sacrificiel, le retrait partiel de la couche de diélectrique (57) de grille dans la cavité (39), la couche de diélectrique (57) de grille étant conservée dans la première région, le procédé comprenant en outre, après définition de la zone active (41a) des étapes de : - retrait du matériau sacrificiel (61) dans la première région (R1) puis, 3037716 22 - formation d'un matériau de grille dans la cavité (39) par dépôt conforme dans la cavité, - retrait partiel du matériau de grille dans la cavité, par gravure isotrope de sorte à conserver le matériau de grille dans la première région (R1). 5\n<CLM>\1\tProcédé selon la revendication 5, dans lequel un ou plusieurs plots sont formés d'une tige conductrice enrobée par une enveloppe isolante, le procédé comprenant en outre entre après le retrait du matériau sacrificiel (61) et préalablement à la formation d'un matériau de grille dans la cavité, une étape de retrait d'une portion 10 d'enveloppe isolante enrobant les plots de sorte à dévoiler une portion de tige conductrice.\n<CLM>\1\tProcédé selon l'une des revendications 5 ou 6, dans lequel le matériau de grille est formé de sorte à combler une autre région (R3) entre la première 15 région (R1) et le deuxième plot (35b), la gravure isotrope du matériau de grille étant réalisée de sorte à retirer partiellement le matériau de grille, le matériau de grille étant conservé dans cette autre région (R3).\n<CLM>\1\tProcédé selon l'une des revendications 1 à 7, dans lequel le 20 premier transistor comprend une région de canal formée dans une couche semi- conductrice superficielle d'un substrat et dans lequel parmi les plots réalisés un quatrième plot est disposé en contact avec cette couche semi-conductrice superficielle, le quatrième plot étant situé à au moins une distance d3 du premier plot, du deuxième plot, et du troisième plot, telle que d3 > d1. 25\n<CLM>\1\tProcédé selon l'une des revendications 1 à 8, dans lequel parmi le premier plot (35a, 135a, 235a), le deuxième plot (35b), et le troisième plot (35c, 135c, 235c), au moins un plot donné (135c) comporte une portion inférieure (111c) conductrice et connectée au premier transistor (T1), et au moins une portion supérieure (191c) à base 3037716 23 de matériau isolant et configurée de sorte réaliser une isolation entre la portion inférieure et le deuxième transistor (T2).\n<CLM>\1\tProcédé selon la revendication 9, dans le plot donné est le 5 troisième plot et est connectée à la région de source (6) du premier transistor (T1).\n<CLM>\1\tProcédé selon l'une des revendications 9 ou 10, dans lequel la portion conductrice inférieure (111c) est formée de zones conductrices (112,113) réalisant un coude. 10\n<CLM>\1\tProcédé selon l'une des revendications 9 à 11, dans lequel parmi le premier plot (35a, 135a, 235a), le deuxième plot (35b), et le troisième plot (35c, 135c, 235c), au moins un autre plot (135a) comporte une portion inférieure conductrice et connectée au premier transistor (T1), et une portion supérieure conductrice connectée à 15 la portion inférieure et au deuxième transistor (T2).\n<CLM>\1\tProcédé selon la revendication 11, dans lequel la formation du plot donné (135c) et de l'autre plot (135a) comprend des étapes de : - formation d'une couche (25) et dans cette couche d'un premier trou 20 (127a) et d'un deuxième trou (127c), le premier trou et le deuxième trou dévoilant respectivement une portion conductrice inférieure (111a) de l'autre plot et la portion conductrice inférieure (111c) du plot donné, le premier trou ayant une première section S1 transversale supérieure à une deuxième section S2 du deuxième trou, - remplissage du deuxième trou (127c) à l'aide d'un matériau (128) de 25 remplissage, - formation d'une tige conductrice (133) enrobée d'une enveloppe isolante (131) dans le premier trou (127a), - retrait du matériau (128) de remplissage dans le deuxième trou (127c), - formation d'un matériau isolant (145) dans le deuxième trou (127c). 30 3037716 24\n<CLM>\1\tProcédé selon la revendication 13, dans lequel après formation de la tige conductrice (133) et de l'enveloppe isolante (131) dans le premier trou (127a), et préalablement au retrait du matériau de remplissage dans le deuxième trou (127c), on élargi le deuxième trou (127c) de sorte que le deuxième trou (127c) ait une section 5 transversale égale ou sensiblement égale à la première section Si.\n<CLM>\1\tProcédé selon la revendication 12, dans lequel la formation du plot donné (135c) et de l'autre plot (135a) comprend des étapes de : - formation sur les portions conductrices inférieures respectives de 10 l'autre plot (135a) et du plot donné (135c) d'une couche isolante (223) et d'un premier trou (237a) et d'un deuxième trou (237b) dans cette couche isolante (223), le premier trou et le deuxième trou dévoilant respectivement la portion conductrice inférieure (111a) de l'autre plot et la portion conductrice inférieure (111c) du plot donné, le premier trou ayant une première section transversale S1, le deuxième trou (237c) étant formé 15 d'une partie (238) ayant une deuxième section transversale S2\n<CLM>\1\tProcédé selon l'une des revendications 1 à 15, dans lequel le 25 premier transistor (T1) et le deuxième transistor (T2) sont agencés de sorte à former un inverseur (INV).\n<CLM>\1\tCircuit intégré doté d'au moins deux niveaux (N1, N2 ) de transistors (ri., T2 ) superposés, comprenant : 30 - un premier transistor d'un premier niveau (N1), 3037716 25 - une pluralité de plots (35a, 35b, 35c, 35d, 135a, 135c, 235a, 235c) dont au moins un premier plot (35a, 135a, 235a), un deuxième plot (35b), et un troisième plot (35c, 135c, 235c), connectés respectivement à une région de drain (5), une grille (8), et une région de source (6) du premier transistor (T1), le premier plot, le deuxième plot et le 5 troisième plot traversant une couche isolante (23) recouvrant le premier transistor, - un deuxième transistor d'un deuxième niveau (N2) doté d'une zone active (41a) définie dans une couche semi-conductrice (41) disposée en regard du premier transistor à une extrémité du premier plot, du deuxième plot et du troisième plot, le transistor comportant une grille comprenant une première portion disposée entre 10 le premier plot et le troisième plot et une deuxième portion disposée entre la première portion et le troisième plot.