Brevet FR3051969A1 (20171201)
REVENDICATIONS1. Procédé de fabrication de plusieurs diodes (Dl, D2, D3) comprenant une première implantation (10) de dopants d'un deuxième type de conductivité dans une première couche semiconductrice (5) ayant un premier type de conductivité située sur une couche isolante (3) recouvrant un substrat semiconducteur (1) et surmontée de régions saillantes mutuellement espacées (CGf), de façon à former une succession de jonctions PN formant lesdites diodes dans ladite première couche semiconductrice (5) s'étendant jusqu'à la couche isolante (3) en bordure des régions saillantes (bCGf).\n<CLM>\1\tProcédé selon la revendication 1, comprenant une deuxième implantation (13) de dopants d'un premier type de conductivité dans la première couche semiconductrice (5), de sorte que la première et la deuxième implantation de dopants (10,\n<CLM>\1\tdéfinissent respectivement dans la première couche semiconductrice (5) des premières zones (I1- 11') du deuxième type de conductivité surdopées par rapport au reste de la première couche semiconductrice (5), et des deuxièmes zones (14-14') du premier type de conductivité surdopées par rapport au reste de la première couche semiconductrice (5), une première zone (11-11') étant encadrée par deux deuxièmes zones (14-14') et séparée de ces deux deuxièmes zones par deux régions intercalaires (12) de la première couche semiconductrice (5) situées respectivement sous deux régions saillantes (CGf) voisines, chaque diode (Dl, D2, D3) étant formée à la jonction entre une première zone (11-11') et une région intercalaire (12).\n<CLM>\1\tProcédé selon la revendication 2, dans lequel les premières zones (11-11') sont du type de conductivité P+ formant les anodes des diodes, les deuxièmes zones (14-14') sont du type de conductivité N+ formant avec les régions intercalaires (12) les cathodes des diodes, et le procédé comprend en outre des réalisations de contacts (17, 19, 21,\n<CLM>\1\tsur les première et deuxième zones.\n<CLM>\1\tProcédé selon l'une quelconque des revendications précédentes, dans lequel la couche isolante (3) est du type tranchée 3051969 12 peu profonde et la première couche semiconductrice (5) est formée par un dépôt de polysilicium sur la couche isolante (3) et une implantation par des dopants du premier type de conductivité.\n<CLM>\1\tProcédé selon l'une quelconque des revendications 5 précédentes, dans lequel les régions saillantes (CGf) comportent une couche de diélectrique (7) surmontée d'un matériau de grille (9).\n<CLM>\1\tProcédé selon l'une quelconque des revendications précédentes, dans lequel la formation de la première couche semiconductrice (5) est réalisée simultanément avec une formation de 10 grilles flottantes de transistors à. grille flottante, et la formation des régions saillantes (CGf) est réalisée simultanément avec une formation de grilles de commande des transistors à grille flottante.\n<CLM>\1\tCircuit intégré comprenant, au-dessus d'une couche isolante (3) surmontant un substrat semiconducteur (1), une première 15 couche semiconductrice (5) ayant un premier type de conductivité, des régions saillantes (CGf) mutuellement espacées situées sur la première couche semiconductrice (5), et, une succession de jonctions PN formant des diodes (D I , D2, D3) dans la première couche semiconductrice (5) en bordure (bCGf) des régions saillantes et 20 s'étendant jusqu'à la couche isolante (3).\n<CLM>\1\tCircuit intégré selon la revendication 7, comprenant dans la première couche semiconductrice (5) des premières zones (11-11') du deuxième type de conductivité surdopées par rapport au reste de la première couche semiconductrice (5), et des deuxièmes zones (14-14') 25 du premier type de conductivité surdopées par rapport au reste de la première couche semiconductrice (5), une première zone (11-11') étant encadrée par deux deuxièmes (14-14') zones et séparées de ces deux deuxièmes zones par deux régions intercalaires (12) de la première couche semiconductrice (5) situées respectivement sous deux régions 30 saillantes (CGf) voisines, chaque jonction entre une première zone (11-11') et une région intercalaire (12) formant une diode.\n<CLM>\1\tCircuit intégré selon la revendication 8, dans lequel les premières zones (11-11') sont de type de conductivité P+ formant les anodes des diodes, les deuxièmes zones (14-14') sont de type de 3051969 13 conductivité N+ formant avec les régions intercalaires (12) les cathodes des diodes, et les première et deuxième zones comprennent en outre des contacts (17, 19, 21,\n<CLM>\1\tà leur surface.\n<CLM>\1\tCircuit intégré selon l'une quelconque des revendications 7 5 à 9, dans lequel la première couche semiconductrice (5) est une couche de polysilicium.\n<CLM>\1\tCircuit intégré selon l'une quelconque des revendications 7 à 10, dans lequel les régions saillantes (CGf) comportent une couche de diélectrique (7) surmontée d'un matériau de grille (9). 10\n<CLM>\1\tCircuit intégré selon l'une quelconque des revendications 7 à 11, dans lequel certaine desdites diodes forment un pont redresseur de courant (DBr), du type pont de Graetz.\n<CLM>\1\tCircuit intégré selon l'une quelconque des revendications 7 à 12 comportant en outre des transistors à grille flottante comportant 15 chacun une grille flottante et une grille de commande, dans lequel la première couche semiconductrice (5) est située à un même niveau que les grilles flottantes des transistors à grille flottante, et les régions saillantes (CGf) sont situées à un même niveau que les grilles de commande des transistors à grille flottante. 20\n<CLM>\1\tCircuit intégré selon la revendication 13, comprenant une mémoire non volatile comportant lesdits transistors à grilles flottantes. 25