FR 3076128 A1 20190628 FR 1763220 A 20171226 B15913 - DD17169ST 1 BOUCLE A VERROUILLAGE DE RETARD NUMERIQUE Domaine de l'invention La présente description concerne le domaine des générateurs de signaux de synchronisation comme des générateurs 5 d'horloge, et plus particulièrement des boucles à verrouillage de retard. Exposé de l'art antérieur Les boucles à verrouillage de retard (DLL) sont largement utilisées pour la génération et la synchronisation 10 d'horloge conne alternative à d'autres formes de générateurs de synchronisation, comme les boucles à verrouillage de phase (PLL). Une DLL permet de déphaser les fronts de synchronisation significatifs du signal de synchronisation. Les DLL comprennent en général une ligne à retard comportant des éléments de retard 15 ajustables pour retarder un signal de synchronisation de référence, et un détecteur de phase qui détermine la différence de phase entre le signal de synchronisation de référence et le signal de référence retardé. Un circuit de commande est ensuite utilisé pour convertir cette différence de phase en des signaux 20 de conuande appropriés pour ajuster la ligne à retard. B15913 - DD17169ST 2 Les DLL présentent des avantages par rapport aux PLL grâce à de meilleures performances de gigue, puisque les erreurs de phase ne sont pas accumulées dans des environnements bruités. On a déjà proposé de réaliser des DLL entièrement 5 numériques qui offrent l'avantage de bénéficier du dimensionnement de la technologie CMOS, permettant une surface de puce réduite, une consommation d'énergie réduite et une facilité pour migrer vers de futures finesses de procédés CMOS avancés. Cependant, les DLL entièrement numériques conduisent en général à une grande 10 complexité de conception, et ainsi à une surface de circuit et à une consommation d'énergie relativement élevées. On a donc besoin dans la technique d'une DLL entièrement numérique offrant relativement une faible complexité, une faible surface de puce et une faible consommation d'énergie. 15 Résumé Un objet de modes de réalisation de la présente description est de résoudre au moins partiellement un ou plusieurs problèmes de l'art antérieur. Selon un aspect, on prévoit une boucle à verrouillage 20 de retard numérique comprenant : des première et deuxième lignes à retard contrôlables de manière numérique couplées en série entre elles, chacune comprenant une portion amont et une portion aval, la première ligne à retard contrôlable de manière numérique recevant un signal de synchronisation de référence et la deuxième 25 ligne à retard contrôlable de manière- numérique fournissant un signal de synchronisation retardé ; et un convertisseur de temps en valeurs numériques agencé pour évaluer une différence de phase entre le signal de référence et le signal de synchronisation retardé et pour générer un premier signal de commande pour 30 contrôler les portions amont ou un deuxième signal de commande pour contrôler les portions aval sur la base du signe et de l'amplitude de la différence de phase. Selon un mode de réalisation, les portions amont des première et deuxième lignes à retard contrôlables de manière 35 numérique comprennent chacune une pluralité d'éléments de retard, B15913 - DD17169ST 3 et le convertisseur de temps en valeurs numériques comprend une première pluralité correspondante d'éléments de retard ; et les portions aval des première et deuxième lignes à retard contrôlables de manière numérique comprennent chacune une pluralité d'éléments de retard, et le convertisseur de temps en valeurs numériques comprend une deuxième pluralité correspondante d'éléments de retard. Selon un mode de réalisation, chacun de la pluralité d'éléments de retard des portions amont est mis en oeuvre par un 10 circuit similaire à celui mettant en oeuvre chaque élément de retard de la première pluralité, et chacun de la pluralité d'éléments de retard des portions aval est mis en oeuvre par un circuit similaire à celui mettant en oeuvre chaque élément de retard de la deuxième pluralité. 15 Selon un mode de réalisation, le convertisseur de temps en valeurs numériques comprend en outre un circuit sélecteur agencé pour générer : une première paire de signaux de synchronisation si la phase du signal de référence devance celle du signal de synchronisation retardé, un premier signal de la 20 première paire comprenant un front de synchronisation qui devance un front de synchronisation d'un deuxième signal de la première paire de ladite différence de phase ; et une deuxième paire de signaux de synchronisation si la phase du signal de référence suit celle du signal de synchronisation retardé, un premier signal de 25 la deuxième paire comprenant un front de synchronisation qui devance un front de synchronisation d'un deuxième signal de la deuxième paire de ladite différence de phase. Selon un mode de réalisation, le convertisseur de temps en valeurs numériques comprend : un convertisseur amont de temps 30 en valeurs numériques comprenant une première ligne à retard constituée d'une première pluralité d'éléments de retard ayant chacun une sortie couplée à une entrée de l'une correspondante d'une première pluralité de bascules, le premier signal de la première paire de signaux de synchronisation étant fourni à une 35 entrée de la première ligne à retard, et la première pluralité de B15913 - DD17169ST 4 bascules recevant comme horloge le deuxième signal de la première paire de signaux de synchronisation ; et un convertisseur aval de temps en valeurs numériques comprenant une deuxième ligne à retard constituée d'une deuxième pluralité d'éléments de retard ayant 5 chacun une sortie couplée à une entrée de l'une correspondante d'une deuxième pluralité de bascules, le premier signal de la deuxième paire de signaux de synchronisation étant fourni à une entrée de la deuxième ligne à retard, et la deuxième pluralité de bascules recevant comme horloge le deuxième signal de la deuxième paire de signaux de synchronisation. Selon un mode de réalisation, la première pluralité de bascules est agencée pour générer un premier signal numérique représenté par un code thermométrique, le convertisseur de temps en valeurs numériques comprenant en outre un premier décodeur agencé pour coder le premier signal numérique sur la base d'un codage one-hot ; et la deuxième pluralité de bascules est agencée pour générer un deuxième signal numérique représenté par un code thermométrique, le convertisseur de temps en valeurs numériques comprenant en outre un deuxième décodeur agencé pour coder le deuxième signal numérique sur la base d'un codage one-hot. Selon un mode de réalisation, le convertisseur de temps en valeurs numériques comprend en outre un inverseur pour inverser le signal de synchronisation retardé. Selon un autre aspect, on prévoit un procédé de commande d'une boucle à verrouillage de retard numérique, comprenant : évaluer une différence de phase entre le signal de référence et un signal de synchronisation retardé généré par des première et deuxième lignes à retard contrôlables de manière numérique couplées en série entre elles, chacune comprenant une portion amont et une portion aval, la première ligne à retard contrôlable de façon numérique recevant un signal de synchronisation de référence et la deuxième ligne à retard contrôlable de manière numérique fournissant un signal de synchronisation retardé ; générer un premier signal de commande pour contrôler les portions amont ou un deuxième signal de commande pour contrôler les B15913 - DD17169ST 5 portions aval sur la base du signe et de l'amplitude de la différence de phase. Selon un mode de réalisation, le procédé comprend en outre la génération : d'une première paire de signaux de 5 synchronisation si la phase du signal de référence devance celle du signal de synchronisation retardé, un premier signal de la première paire comprenant un front de synchronisation qui devance un front de synchronisation d'un deuxième signal de la première paire de ladite différence de phase ; et d'une deuxième paire de 10 signaux de synchronisation si la phase du signal de référence suit celle du signal de synchronisation retardé, un premier signal de la deuxième paire comprenant un front de synchronisation qui devance un front de synchronisation d'un deuxième signal de la deuxième paire de ladite différence de phase. 15 Brève description des dessins Les caractéristiques et avantages susmentionnés et d'autres apparaîtront clairement avec la description détaillée suivante de modes de réalisation, donnée à titre d'illustration et non de limitation, en faisant référence aux dessins joints dans 20 lesquels : la figure 1 illustre schématiquement un exemple typique de boucle à verrouillage de retard ; la figure 2 illustre schématiquement une boucle à verrouillage de retard numérique selon un exemple de réalisation 25 de la présente description ; la figure 3A illustre schématiquement un contrôleur de TDC de la DLL de la figure 2 plus en détail selon un exemple de réalisation ; les figures 3B et 30 sont des chronogrammes représentant 30 le fonctionnement d'un circuit sélecteur de la figure 3A selon un exemple de réalisation ; la figure 3D illustre schématiquement un détecteur de phase de la DLL de la figure 2 plus en détail selon un exemple de réalisation ; B15913 - DD17169ST 6 la figure 4 illustre schématiquement le circuit sélecteur de la figure 3A plus en détail selon un exemple de réalisation ; la figure 5 illustre schématiquement des convertisseurs 5 de temps en valeur numérique, des décodeurs et des lignes à retard contrôlables de manière numérique de la DLL de la figure 2 plus en détail selon un exemple de réalisation ; les figures 6A et 6B sont des chronogrammes illustrant un exemple de signaux dans la DLL de la figure 2 selon un exemple 10 de réalisation ; les figures 7A et 7B représentent des schémas de codage de signaux de commande de ligne à retard selon un exemple de réalisation ; les figures 8A et 8B illustrent schématiquement des DCDL 15 de la figure 5 plus en détail selon un exemple de réalisation ; la figure 9 illustre schématiquement des contrôleurs de retard et des lignes à retard contrôlables de manière numérique de la DLL de la figure 2 plus en détail selon un exemple de variante par rapport à la figure 5 ; 20 la figure 10 illustre une DLL selon un autre exemple de réalisation ; et la figure 11 illustre schématiquement une DLL selon encore un autre exemple de réalisation. Description détaillée 25 Dans la présente description, le terme "connecté" est utilisé pour désigner une connexion directe entre des éléments d'un circuit, alors que le terme "couplé" est utilisé pour désigner une connexion entre des éléments qui peut être directe, ou qui peut se faire via un ou plusieurs éléments intermédiaires 30 comme des tampons, des condensateurs, etc. La figure 1 illustre un exemple typique d'une DLL 100. Un signal de référence TREF est fourni à des lignes à retard contrôlables de manière numérique (DCDLs) 102 pour générer la version retardée TREF' du signal de référence. Le signal de 35 référence TREF et le signal retardé TREF' sont fournis à un circuit B15913 - DD17169ST 7 de commande 104, comprenant un détecteur de phase (PD) 106 et un contrôleur (CONTROLLER) 108. Le détecteur de phase 106 compare les phases des signaux TREF et TREF', et fournit des signaux de sortie au contrôleur 108. Le contrôleur 108 génère des signaux de 5 commande numériques appropriés sur des lignes de sortie 110 vers les lignes à retard contrôlables de manière numérique 102. Comme cela a été décrit précédemment dans la section d'art antérieur, il y a une difficulté technique pour obtenir un circuit ayant une complexité et une surface de puce relativement 10 faibles pour convertir une différence de phase entre le signal de référence TREF et le signal de référence retardé TREF' détectée par le détecteur de phase 106 en des signaux de commande numériques appropriés pour contrôler les lignes à retard 102. La figure 2 illustre schématiquement une boucle à 15 verrouillage de retard 200 selon un exemple de réalisation de la présente description. La DLL 200 comprend une ligne à retard contrôlable de manière numérique (DCDL1) 202 introduisant un retard Tdcdti, et une ligne à retard contrôlable de manière numérique (DCDL2) 204 20 introduisant un retard rdcdI21 les DCDL 202 et 204 étant couplées en série entre elles. Un signal de référence TREF est fourni sur une ligne d'entrée 201 de la DCDL 202. Une ligne de sortie de la DCDL 202 est couplée à un noeud intermédiaire 205, qui à son tour est couplé à une ligne d'entrée de la DCDL 204. Les retards Tdcdti 25 et Tdcd12 introduits par les DCDL 202 et 204 sont par exemple égaux, et sont par exemple choisis de telle sorte que dcd12 Tdceni T =T/2, où - T est la période du signal de référence TREF. Le signal sur le noeud intermédiaire 205 correspond ainsi au signal de référence TREF retardé d'un quart de période T/4. 30 La ligne de sortie de la DCDL 204 est couplée à un inverseur 206, qui génère sur sa sortie un signal inversé TREF-FT/2. La sortie de l'inverseur 206 est couplée à une entrée d'un détecteur de phase (PD) 208, dont l'autre entrée est couplée à la ligne d'entrée 201 recevant le signal de référence TREF, qui 35 dans certain cas est retardé, par un élément de retard 210, d'un B15913 - DD17169ST 8 temps rd pour compenser le retard introduit par l'inverseur 206. Le détecteur de phase 208 compare les phases relatives des signaux TREF + T/2 et TREF et génère des signaux de sortie UP et DN sur la base de l'amplitude et du signe de la différence de phase entre 5 les signaux TREF et TREF ±T/2. Les signaux UP et DN sont fournis à un contrôleur de TDC (convertisseur de temps en valeurs numériques) (TDC CONTROLLER) 212. Le contrôleur de TDC 212 génère des signaux d'ajustement numériques DLEAD_[0:n] et DLAG_[0:n] sur des lignes de sortie 10 couplées aux DCDL 202 et 204. Par exemple, la DCDL 202 comprend une DCDL fixe (F-DCDL1) 202A, couplée en série avec une DCDL ajustable (T-DCDL1) 202B, et la DCDL 204 comprend une DCDL fixe (F-DCDL2) 204A, couplée en série avec une DCDL ajustable (T-DCDL2) 204B. Les DCDL fixes 202A, 204A ne sont pas ajustables par le 15 contrôleur de TDC 212, mais dans le mode de réalisation de la figure 2 elles sont ajustables par des signaux de commande TUNE1 et TUNE2 pour corriger toute discordance entre les DCDL 202 et 204. Les signaux TUNE1 et TUNE2 sont par exemple générés par une circuiterie de conutande appropriée (non illustrée). Les DCDL 20 ajustables 202B et 204B introduisent chacune un retard qui est ajusté par les signaux numériques DLEAD_[0:n] et DLAG_[0:n] provenant du contrôleur de TDC 212. Par exemple, la DCDL ajustable 202B comprend une portion amont 214 contrôlée par le signal DLEAD [0:n] et une portion aval 216 contrôlée par le signal 25 DLAG_[0:n]. De manière similaire, la DCDL ajustable 204B comprend par exemple une portion amont 218 contrôlée par le signal DLEAD [0:n] et une portion aval 220 contrôlée par le signal DLAG_[0:n]. Le contrôleur de TDC 212 est par exemple désactivé par 30 l'état bas d'un signal d'effacement CLR généré par une porte ET 222. La porte ET 222 a par exemple une de ses entrées couplée à la sortie d'un circuit de démarrage (I_START) 224, qui a une entrée couplée à la ligne d'entrée 201, et qui génère sur sa ligne de sortie un signal START qui passe à l'état haut seulement un 35 certain temps après le départ du signal de référence TREF. Cela B15913 - DD17169ST 9 empêche un comportement instable de la boucle de contrôle jusqu'à ce que le fonctionnement des DCDL soit stabilisé. L'autre entrée de la porte ET 222 est couplée à un circuit de détection de verrouillage (LOOK DETECT) 226, qui à son tour a des entrées 5 couplées aux lignes de sortie du détecteur de phase 208. Le circuit de détection de verrouillage 226 fournit un signal haut à moins qu'il ne détermine, sur la base des signaux UP et DN provenant du détecteur de phase 208, que le retard introduit par les DCDL a convergé vers le niveau cible, auquel cas il fournit en sortie un 10 signal bas qui désactive le contrôleur de TDC 212. La figure 3A illustre schématiquement le contrôleur de TDC 212 plus en détail selon un exemple de réalisation. Le contrôleur 212 comprend par exemple un circuit sélecteur (SELECTOR) 302, qui reçoit les signaux UP et DN à partir du 15 détecteur de phase 208, et génère quatre signaux de sortie UP LEAD, DN LAG, DN LEAD et UP LAG. Le contrôleur de TDC 212 comprend en outre un circuit TDC amont (LEAD TDC) 304 et un circuit TDC aval (LAG TDC) 306. Le circuit TDC amont 304 reçoit les signaux UP LEAD et DN LAG, et convertit les informations temporelles 20 représentées par ces signaux en un signal numérique TLEAD_[0:n]. Le circuit TDC aval_ 306 reçoit les signaux DN_LEAD et UP_LAG, et convertit les informations temporelles représentées par ces signaux en un signal numérique TLAG_[0:n]. Dans le mode de réalisation de la figure 3A, le contrôleur de TDC 212 comprend en 25 outre un décodeur amont (LEAD DECODER) 308 et un décodeur aval (LAG DECODER) 310 pour convertir respectivement les signaux numériques TLEAD_IO:n], TLAG_[0:n] en les signaux numériques DLEAD_[0:n], DLAG_[0:n]. Les figures 3B et 30 sont des chronogrammes représentant 30 la génération des signaux UP_LEAD, DN_LAG, DN_LEAD et UP_LAG par le circuit sélecteur 302 de la figure 3A selon un exemple de réalisation. La figure 3B illustre un exemple dans lequel le signal TREF devance le signal TREF + T/2 d'une différence de phase A4). 35 Dans ce cas, le signal UP est activé en premier, un temps fixe B15913 - DD17169ST 10 après le front montant du signal TREF. Le signal DN est activé à un temps fixe après le front montant du signal TREF-FT/2. Une fois que les deux signaux UP et DN sont hauts, ils sont réinitialisés après un retard logique minimum dans le détecteur 5 de phase 208. Le retard entre les fronts montants des signaux UP et DN représente une erreur de phase amont Ae. La figure 3C illustre un exemple opposé dans lequel le signal TREF suit en arrière du signal TREF-FT/2 d'une différence de phase A(1). Dans ce cas, le signal DN est activé en premier, à 10 un temps fixe après le front montant du signal TREF-FT/2. Le signal UP est activé à un temps fixe après le front montant du signal TREF. Une fois que les deux signaux UP et DN sont hauts, ils sont réinitialisés après un retard logique minimum dans le détecteur de phase 208. Le retard entre les fronts montants des 15 signaux DN et UP représente une erreur de phase aval Ae. Ainsi le circuit sélecteur 302 génère soit les signaux UP LEAD et DN LAG dans lesquels le front montant du signal UP LEAD devance toujours le front montant du signal DN_LAG de la différence de phase, soit les signaux UP_LAG et DN_LEAD dans 20 lesquels le front montant du signal DN_LEAD devance toujours le front montant du signal UP_LAG de la différence de phase. La figure 3D illustre schématiquement le détecteur de phase 208 de la figure 2 plus en détail selon un exemple de réalisation. Il apparaîtra clairement à l'homme de l'art que le 25 circuit de la figure 3D n'est qu'un exemple de la mise en oeuvre du détecteur de phase 208, et que de nombreuses variantes seraient possibles. La figure 4 illustre schématiquement un exemple de mise en oeuvre du circuit sélecteur 302. Le circuit sélecteur 302 30 comprend par exemple six bascules 401 à 406. Les bascules 401 et 402 reçoivent comme horloge le signal UP, la bascule 403 reçoit comme horloge l'inverse du signal UP, les bascules 404 et 405 reçoivent comme horloge le signal DN, et la bascule 406 reçoit Comme horloge l'inverse du signal DN. La bascule 401 a son entrée 35 de données d couplée de manière à recevoir le signal DN, et la B15913 - DD17169ST 11 bascule 402 a son entrée de données d couplée de manière à recevoir le signal DN après un retard introduit par un tampon 408. La bascule 403 a son entrée de données d couplée à sa sortie inversée q. De manière similaire, la bascule 404 a son entrée de données d 5 couplée de manière à recevoir le signal UP, et la bascule 405 a son entrée de données d couplée de manière à recevoir le signal UP après un retard introduit par un tampon 410. La bascule 406 a son entrée de données d couplée à sa sortie inversée ci. Le circuit sélecteur 302 comprend en outre par exemple 10 six portes ET 411 à 416. La porte ET 411 est une porte ET à 3 entrées ayant ses entrées respectives couplées aux sorties q des bascules 401 et 402 et à la sortie de la porte ET 413. La porte ET 412 est aussi une porte ET à 3 entrées ayant ses entrées respectives couplées aux sorties inversées 4 des bascules 401, 15 402 et à la sortie de la porte ET 413. La porte ET 413 a une entrée couplée à la sortie d'un tampon 418 recevant le signal UP, et son autre entrée couplée à la sortie q de la bascule 403. De manière similaire, la porte ET 414 est une porte ET à 3 entrées ayant ses entrées respectives couplées aux sorties q 20 des bascules 404 et 405 et à la sortie de la porte ET 416. La porte ET 415 est aussi une porte ET à 3 entrées ayant ses entrées respectives couplées aux sorties inversées 4 des bascules 404, 405 et à la sortie de la porte ET 416. La porte ET 416 a une entrée couplée à la sortie d'un tampon 420 recevant le signal DN, 25 et son autre entrée couplée à la sortie q de la bascule 406. Les portes ET 411, 412, 414 et 415 fournissent respectivement sur leurs sorties les signaux UP LAG, UP LEAD, DN LAG et DN LEAD. La figure 5 illustre schématiquement les TDC amont et 30 aval 304, 306 et les décodeurs amont et aval 308, 310 du contrôleur de TDC 212, et les DCDL ajustables 202B et 204B, plus en détail selon un exemple de réalisation de la présente description. Le TDC amont 304 comprend par exemple des éléments de retard 502_0 à 502_n et des bascules 504_0 à 504n. Chaque élément 35 de retard 502_0 à 502_n comprend par exemple une entrée in et une B15913 - DD17169ST 12 sortie out, et les éléments de retard 502_O à 502_n sont par exemple couplés en série par l'intermédiaire de ces entrées et sorties. Chaque élément de retard 502_0 à 502_n comprend en outre par exemple une sortie nin, une entrée de commande c et une autre 5 entrée pout, qui sont toutes par exemple reliées à un niveau logique haut tie-h. L'élément de retard 502_0 reçoit par exemple sur son entrée le signal UP_LEAD. La sortie de chaque élément de retard 502_0 à 502_n est couplée respectivement à une entrée de données d de la bascule correspondante 504_9 à 504_n. Les bascules 10 504 0 à 504_n reçoivent par exemple comme horloge le signal DN LAG. Les sorties q des bascules 504_0 à 504_n fournissent respectivement les bits TLEAD_O à TLEAD_n du signal numérique TLEAD [0:n] à la sortie du TDC amont 304. Le décodeur amont 308 comprend par exemple des portes 15 OU EXCLUSIF 506_0 à 506_n ayant chacune l'une de ses entrées couplée à la sortie de la bascule 504_0 à 504_n correspondante, et son autre entrée couplée à la sortie de la bascule suivante dans la chaîne. L'autre entrée de la porte OU EXCLUSIF 506_n est par exemple reliée à un niveau logique bas tie-1. Les portes OU 20 EXCLUSIF 506_0 à 506_n fournissent respectivement les signaux numériques DLEAD_O à DLEAD_n. Comme cela a été décrit précédemment, la DCDL ajustable 202B comprend la portion amont (LEAD_DCDL1) 214 et la portion aval (LAG_DCDL1) 216, et la DCDL ajustable 204B comprend aussi une 25 portion amont (LEAD_DCDL2) 218 et une portion aval (LAG_DCDL2) 220. Les portions amont 214 et 218 comprennent par exemple des éléments de retard 508_0 à 508_n et 510_0 à 510n respectivement, chacun de ces éléments de retard ayant une entrée 30 de commande c couplée de manière à recevoir le signal numérique DLEAD 0 à DLEAD n correspondant. Les éléments de retard 508_0 à 508_n et 510_0 à 510_n comprennent chacun en outre des entrées in et pout, et des sorties out et nin. Les éléments de retard 508_0 à 508_n sont par exemple couplés en série par l'intermédiaire de 35 leurs sorties out et de leurs entrées pout et aussi par leurs B15913 - DD17169ST 13 sorties nin et leurs entrées in. De manière similaire, les éléments de retard 510 0 à 510_n sont par exemple couplés en série par l'intermédiaire de leurs sorties out et de leurs entrées pout et aussi par leurs sorties nin et leurs entrées in. Les éléments 5 de retard 508_0 et 510_0 ont chacun par exemple leur sortie nin couplée à leur entrée pout. L'élément 508_n a par exemple son entrée in couplée de manière à recevoir le signal de référence TREF" à la sortie de la DCDL fixe 202A de la figure 2. La sortie out de l'élément de retard 508_n fournit un signal intermédiaire 10 TREF_1, qui est fourni à la portion aval 216. L'élément de retard 510_n a par exemple son entrée in couplée de manière à recevoir le signal de référence TREF" à la sortie de la DCDL fixe 204A de la figure 2. La sortie out de l'élément de retard 510_n fournit un signal intermédiaire TREF_2, qui est fourni à la portion aval 15 220. Le TDC aval 306 comprend par exemple des éléments de retard 512_0 à 512_n et des bascules 514_0 à 514_n. Chaque élément de retard 512_0 à 512_n comprend par exemple une entrée in et une sortie out, et les éléments de retard 512_0 à 512_n sont par 20 exemple couplés en série par l'intermédiaire de ces entrées et sorties. Chaque élément de retard 512_0 à 512_n comprend en outre par exemple une sortie nin, une entrée de commande c et une autre entrée pout, qui sont toutes par exemple reliées à un niveau logique haut tie-h. L'élément de retard 512_0 reçoit par exemple 25 sur son entrée le signal DN_LEAD. La sortie de chaque élément de retard 512_0 à 512_n est couplée respectivement à une entrée de données d de la bascule 514_0 à 514_n correspondante. Les bascules 514_0 à 514_n reçoivent par exemple comme horloge le signal UP LAG. Les sorties q des bascules 514_0 à 514_n fournissent 30 respectivement les bits TLAG_O à TLAG_n du signal numérique TLAG [0:n] à la sortie du TDC aval 306. Le décodeur aval 310 comprend par exemple des portes OU EXCLUSIF 516_0 à 516_n ayant chacune l'une de ses entrées couplée à la sortie de la bascule 514_0 à 514_n correspondante, et son 35 autre entrée couplée à la sortie de la bascule précédente dans la B15913 - DD17169ST 14 chaîne. L'autre entrée de la porte OU EXCLUSIF 516_0 est par exemple reliée à un niveau logique haut tie-h. Les portes OU EXCLUSIF 516_O à 516_n fournissent respectivement les signaux numériques DLAG_O à DLAG_n. 5 Les portions aval 216 et 220 comprennent par exemple des éléments de retard 518_O à 518_n et 520_O à 520_n respectivement, chacun de ces éléments de retard ayant une entrée de commande c couplée de manière à recevoir le signal numérique DLAG_O à DLAG_n correspondant. Les éléments de retard 518_0 à 518_n et 5202 à 10 520_n comprennent chacun en outre des entrées in et pout, et des sorties out et nin. Les éléments de retard 518 0 à 518_n sont par exemple couplés en série par l'intermédiaire de leurs sorties out et de leurs entrées pout et aussi par leurs sorties nin et leurs entrées in. De manière similaire, les éléments de retard 520_0 à 15 520_n sont par exemple couplés en série par l'intermédiaire de leurs sorties out et de leurs entrées pout et aussi par leurs sorties nin et leurs entrées in. Les éléments de retard 518_n et 520_n ont chacun par exemple leur sortie nin couplée à leur entrée pout. L'élément 518_0 a par exemple son entrée in couplée de 20 manière à recevoir le signal de référence intermédiaire TREF_1 à la sortie de la portion amont 214. La sortie out de l'élément de retard 518_0 fournit le signal intermédiaire TREF+T/4, qui est fourni à l'entrée de la DCDL fixe 204A. L'élément de retard 520_0 a par exemple son entrée in couplée de manière à recevoir le 25 signal intermédiaire TREF_2 à la sortie de la portion amont 218. La sortie out de l'élément de retard 520_0 fournit le signal de sortie TREF+T/2 des lignes à retard. On va maintenant décrire plus en détail le fonctionnement des circuits des figures 2, 3A et 5 en faisant 30 référence aux figures 6A est 6B. Les figures 6A et 6B sont des chronogrammes représentant des exemples des signaux TREF, TREF+T/4, TREF+T/2, TREF+T/2, START, UP, DN, UP_LEAD, DN_LAG, TLEAD_[0:n], DLEAD[0:n], DN_LEAD, UP LAG, TLAG [0:n] et DLAG [0:n]. B15913 - DD17169ST 15 La figure 6A illustre un exemple dans lequel des fronts montants du signal TREF devancent initialement les fronts montants du signal TREF-FT/2. Pendant des premiers fronts montants 602 et 604 du 5 signal de référence TREF, le signal START généré par le circuit 224 de la figure 2 est bas, et ainsi le contrôleur de TDC 212 n'est pas encore actif. Par conséquent, pendant que le détecteur de phase 208 coilmtence à générer des impulsions dans les signaux UP et DN, les signaux de sortie du circuit sélecteur 302 restent 10 bas. À un instant tl, le signal START passe à l'état haut, puis à un instant t2, un front montant suivant 606 du signal de référence TREF est pris en compte par le contrôleur de TDC 212. En particulier, le signal UP a un front montant 608 peu après le 15 front montant 606. À un instant t3, le signal TREF-FT/2 a un front montant 610, et le signal DN a ainsi un front montant 612 peu après. Au vu du fait que le signal UP devance le signal DN, le signal UP_LEAD a un front montant 614 peu après le front montant 608, et le signal DN_LAG a un front montant 616 peu après le front 20 montant 612. Les signaux UP, DN, UP_LEAD et DN_LAG passent tous à l'état bas à un instant t4. Par exemple, lorsque les deux signaux UP et DN sont haut, ils sont réinitialisés automatiquement par une porte ET se trouvant dans le détecteur de phase 208, et les signaux UP_LEAD et DN_LAG suivent les signaux UP et DN 25 respectivement. Le signal TLEAD[0:n] est généré sur la base de la différence de phase A(1)1 entre les fronts montants 614 et 616 des signaux UP_LEAD et DN_LAG respectivement, et le signal DLEAD_[0:n] est aussi généré, de sorte que peu après le front montant 616 du 30 signal DN_LAG, les retards introduits par les portions amont des DCDL 202B et 204B sont réduits. Un front montant suivant 618 du signal de référence TREF et ainsi par exemple aligné avec un front montant 620 du signal TREF +T/2. B15913 - DD17169ST 16 La figure 6B illustre un exemple dans lequel des fronts montants du signal TREF suivent initialement en arrière des fronts montants du signal TREF+T/2. Pendant des premiers fronts montants 622 et 624 du 5 signal de référence TREF, le signal START généré par le circuit 224 de la figure 2 est bas, et ainsi le contrôleur de TDC 212 n'est pas encore actif. Par conséquent, pendant que le détecteur de phase 208 commence à générer des impulsions dans les signaux UP et DN, les signaux de sortie du circuit sélecteur 302 restent 10 bas. À un instant tl, le signal START passe à l'état haut, puis à un instant t2, un front montant du signal TREF-FT/2 est pris en compte par le contrôleur de TDC 212. En particulier, le signal DN a un front montant 628 peu après le front montant 626. 15 À un instant t3, le signal de référence TREF a un front montant 630, et le signal UP a ainsi un front montant 632 peu après. Au vu du fait que le signal DN devance le signal UP, le signal DN_LEAD a un front montant 634 peu après le front montant 628, et le signal UP_LAG a un front montant 636 peu après le front montant 20 632. Les signaux UP, DN, DN_LEAD et UP_LAG passent tous à l'état bas à un instant t4. Le signal TLAG[0:n] est généré sur la base de la différence de phase A*1 entre les fronts montants 634 et 636 des signaux DN_LEAD et UP_LAG respectivement, et le signal DLAG_[0:n] 25 est aussi généré, de telle sorte que peu après le front montant 636 du signal UP_LAG, les retards introduits par les portions aval des DCDL 202B et 204E sont augmentés. Un front montant suivant 638 du signal de référence TREF est ainsi par exemple aligné avec un front montant 640 du signal TREF + T/2. 30 Les figures 7A et 7B représentent un exemple de décodage du code thermométrique en un codage one-hot tel que réalisé par les décodeurs 308 et 310 de la figure 3A. Les TDC amont et aval 304 et 306 génèrent par exemple des formes de codage thermométrique inversées l'une par rapport à l'autre, et la 35 transformation est ainsi différente. B15913 - DD17169ST 17 La figure 7A représente le codage thermométrique généré par le TDC amont 304 dans lequel le code passe d'une valeur de "000_00" à une valeur de "111_11" avec les valeurs "1" remplaçant les valeurs "0" à partir de la droite. L'ajout d'un "0" sur la 5 gauche par la valeur tie-1 en figure 5 et représenté par un bloc 702 en figure 7A implique que le codage one-hot incrémente de "000_00" à "000_01" à "000_10", etc. en montant jusqu'à une valeur de "100_00"._ Ainsi les portions amont 214 et 218 des DCDL 202B et 204B fournissent à retard maximum lorsque le signal DLEAD_[0:n] 10 est à l'état par défaut de "000_00", et un retard minimum lorsque le signal DLEAD_[0:n] a atteint "100_00". La figure 7B représente le codage thermométrique généré par le TDC aval 306 dans lequel le code progresse par incréments à partir d'une valeur de "000_00" à "100_00" à "110_00" etc. en 15 montant jusqu'à une valeur de "111_11" avec les valeurs "1" remplaçant les valeurs "0" à partir de la gauche. L'ajout d'un "1" sur la gauche par la valeur tie-h en figure 5 et représenté par un bloc 704 en figure 7B implique que le codage one-hot incrémente à partir d'une valeur de "100_00" à "010_00" à "001_00" 20 et jusqu'à une valeur basse de "000_00". Ainsi les portions aval 216 et 220 des DCDL 202B et 204B fournissent un retard minimum lorsque le signal DLAG_[0:n] est à l'état par défaut de "100_00", et un retard maximum lorsque le signal DLAG_[0:n] a atteint "000_00". 25 La figure 8A illustre schématiquement les éléments de retard 50-80 à 508n de la portion amont 214 plus en détail selon un exemple de réalisation. La portion amont 218 est par exemple mise en oeuvre de manière similaire, et les éléments de retard 502_0 à 502_n du contrôleur de TDC 212 sont par exemple mis en 30 oeuvre par des circuits similaires. Chaque élément de retard 508_0 à 508_n comprend par exemple une porte NON ET 802 ayant une entrée couplée à l'entrée in de l'élément de retard, et son autre entrée recevant le signal de commande c n inversé par un inverseur 804. La sortie de la 35 porte NON ET 802 fournit la sortie nin de l'élément de retard. B15913 - DD17169ST 18 Chaque élément de retard comprend en outre une porte NON ET 806 ayant une entrée couplée à l'entrée in, et son autre entrée couplée de manière à recevoir le signal de commande c n. La sortie de la porte NON ET 806 est couplée à une entrée d'une autre porte NON 5 ET 808, qui a son autre entrée couplée à l'entrée pout de l'élément de retard. La porte NON ET 808 a sa sortie couplée à la sortie out de l'élément de retard. Dans certains modes de réalisation une porte NON ET factice (D) est couplée à la sortie de la porte NON ET 806 dans un but d'adaptation de charge. 10 La figure 8B illustre schématiquement les éléments de retard 518_0 à 518_n de la portion aval 216 de la DCDL 202B plus en détail selon un exemple de réalisation. Les éléments de retard sont mis en oeuvre par le même circuit que les éléments de retard 508_0 à 508_n, et ce circuit ne sera pas décrit de nouveau détail. 15 Dans certains modes de réalisation, la valeur de c_n de la cellule finale DCDE(n) est couplée au niveau logique haut tie-h afin de maintenir des états par défaut. La figure 9 illustre schématiquement les TDC amont et aval 304, 306 et les DCDL ajustables 202B et 204B, plus en détail 20 selon un autre exemple de réalisation similaire à celui de la figure 5, mais dans lequel les_ décodeurs amont et aval 308, 310 du contrôleur de TDC 212 ont été omis. En effet, les signaux TLEAD 0 à TLEAD n générés par les sorties q des bascules 504_0 à 504_n sont couplés directement aux entrées de commande c des 25 éléments de retard 508_0 à 508_n et 510_0 à 510_n. L'état par défaut de retard maximum est encore maintenu lorsque les signaux sur les entrées des bascules et donc les signaux TLEAD_O à TLEAD_n sont tous à "0". Cependant, les signaux TLAG_O à TLAG_n sont par exemple 30 générés par les sorties q des bascules 514_0 à 514_n de sorte que l'état par défaut de retard minimum peut être appliqué lorsque les signaux sur les entrées des bascules sont à "0". Un avantage de retirer les décodeurs 308, 310 est que cela simplifie le contrôleur, réduit la surface de puce et conduit 35 à une consommation d'énergie réduite. B15913 - DD17169ST 19 La figure 10 illustre schématiquement une DLL numérique 1000 selon un autre exemple de réalisation. De nombreux éléments de la DLL 1000 sont similaires à des éléments de la DLL 200 de la figure 2, et ces éléments portent les mêmes références numériques 5 et ne seront pas décrits de nouveau en détail. Dans la DLL 1000 de la figure 10, plutôt que d'avoir deux DCDL qui lorsque qu'elles sont ajustées introduisent un retard total d'une demi-période, il y a quatre DCDL 1002, 1004, 1006 et 1008 qui lorsqu'elles sont ajustées introduisent un retard 10 total égal à une période entière du signal de référence TREF. Chaque DCDL 1002 à 1008 comprend par exemple une DCDL fixe 1002A, 1004A, 1006A et 1008A respectivement, et une DCDL ajustable 1002B, 1004B, 1006B et 1008B respectivement. En outre, la DCDL ajustable 1002B comprend par exemple une portion amont 1010 et une portion 15 aval 1012, la DCDL ajustable 1004B comprend par exemple une portion amont 1014 et une portion aval 1016, la DCDL ajustable 1006B comprend par exemple une portion amont 1018 et une portion aval 1020, et la DCDL ajustable 1008B comprend par exemple une portion amont 1022 et une portion aval 1024. Les portions amont 20 1010, 1014, 1018 et 1022 sont par exemple contrôlées par le signal DLEAD_[0:n] généré par le contrôleur de TDC 212, et les portions aval 1012, 1016, 1020 et 1024 sont par exemple contrôlées par le signal DL7G_[0:n]. Les noeuds 1026, 1028 et 1030 entre les DCDL 1002, 1004, 1006 et 1008 fournissent par exemple respectivement 25 des signaux PHASE1, PHASE2 and PHASE3 correspondant respectivement au signal TREF+T/4, au signal TREF+T/2, et au signal TREF+3T/4. La figure 11 illustre schématiquement une DLL numérique 1100 selon encore un autre exemple de réalisation. De nombreux éléments de la DLL 1100 sont similaires à des éléments de la DLL 30 200 de la figure 2, et ces éléments portent les mêmes références numériques et ne seront pas décrits de nouveau en détail. Comme dans la DLL 1000 de la figure 10, dans la DLL 1100 de la figure 11, les lignes à retard contrôlables de manière numérique introduisent, lorsqu'elles sont ajustées, un retard 35 total égal à une période complète du signal de référence TREF. B15913 - DD17169ST 20 Dans l'exemple de la figure 11, il y a une ligne à retard du côté gauche L comprenant une DCDL fixe (3F-DCDL1) 1102 qui peut être étalonnée par le signal d'ajustement TUNE1, et qui est par exemple capable d'introduire trois fois le retard des autres DCDL, et une 5 portion ajustable 1103 comprenant trois DCDL ajustables (T_DCDL1) 1104, 1106 et 1108. Il y a aussi une ligne à retard du côté droit R comprenant une DCDL fixe (F_DCDL2) 1110 qui peut être étalonnée par le signal d'ajustement TUNE2, et une portion ajustable (TDCDL2) 1112. Chacune des portions ajustables 1104, 1106, 1108 et 10 1112 comprend par exemple une portion amont contrôlée par le signal DLEAD_[0:n] généré par le contrôleur de TDC 212, et une portion aval contrôlée par le signal DLAG_[0:n] généré par le contrôleur de TDC 212. Un noeud intermédiaire 1114 entre les lignes à retard du côté gauche et du côté droit, L et R, peut fournir un 15 signal ayant une phase personnalisable, par exemple correspondant à TREF+nL/(nL+nR), où nL est le nombre d'éléments de retard dans la ligne à retard de gauche L, et nR est le nombre d'éléments de retard dans la ligne à retard de droite R. Un avantage des modes de réalisation décrits ici est 20 qu'une DLL peut être mise en oeuvre dans une solution entièrement numérique de manière relativement simple, et tout en utilisant seulement des cellules standards qui peuvent par exemple être mises en oeuvre en utilisant la technologie CMOS. Avec la description ainsi faite d'au moins un mode de 25 réalisation illustratif, diverses altérations, modifications et améliorations apparaîtront facilement à l'homme de l'art. Par exemple, bien qu'on ait décrit des exemples de circuits mettant en oeuvre le circuit sélecteur et des éléments de retard, il apparaîtra clairement à l'homme de l'art que des variantes de mise 30 en oeuvre seraient possibles. En outre, dans certains modes de réalisation les bascules 504 0 à 504_n dans le TDC amont 304 et/ou les bascules 514_0 à 514_n dans le TDC aval 306 pourraient être remplacées par des bascules de synchronisation. Par exemple, chaque bascule est 35 remplacée par une paire de bascules de synchronisation couplées B15913 - DD17169ST 21 en série et recevant toutes les deux comme horloge le signal DN LAG dans le cas des bascules du TDC amont 304, ou le signal UP LAG dans le cas des bascules du TDC aval 306. L'estimation d'erreur de phase et la correction d'erreur de phase seraient 5 alors réalisées sur deux cycles d'horloge, REVENDICATIONS1. Boucle à verrouillage de retard numérique comprenant : des première et deuxième lignes à retard contrôlables de manière numérique (202B, 204B) couplées en série entre elles, chacune comprenant une portion amont (214, 218) et une portion aval (216, 220), la première ligne à retard contrôlable de manière numérique recevant un signal de synchronisation de référence (TREF) et la deuxième ligne à retard contrôlable de manière numérique fournissant un signal de synchronisation retardé (TREF') ; et un convertisseur de temps en valeurs numériques (212) agencé pour évaluer une différence de phase entre le signal de référence (TREF) et le signal de synchronisation retardé (TREF') et pour générer un premier signal de commande (DLEAD_[0:n]) pour contrôler les portions amont (214, 218) ou un deuxième signal de commande (DLAG[0:n]) pour contrôler les portions aval (216, 220) sur la base du signe et de l'amplitude de la différence de phase. 2. Boucle à verrouillage de retard numérique selon la revendication 1, dans laquelle : les portions amont (214, 218) des première et deuxième lignes à retard contrôlables de façon numérique (202B, 204B) comprennent chacune une pluralité d'éléments de retard (508_0 à 508_n, 510_0 à 510_n), et le convertisseur de temps en valeurs numériques (212) comprend une première pluralité correspondante d'éléments de retard (502_0 à 502_n) ; et les portions aval (216, 220) des première et deuxième lignes à retard contrôlables de manière numérique (202B, 204B) comprennent chacune une pluralité d'éléments de retard (518_0 à 518n, 520_0 à 520_n), et le convertisseur de temps en valeurs numériques (212) comprend une deuxième pluralité correspondante d'éléments de retard (512_0 à 512_n). 3. Boucle à verrouillage de retard numérique selon la revendication 2, dans laquelle chacun de la pluralité d'éléments de retard (508_0 à 508_n, 510_0 à 510_n) des portions amont est B15913 - DD17169ST 23 mis en oeuvre par un circuit similaire à celui mettant en oeuvre chaque élément de retard de la première pluralité (502_0 à 502_n), et chacun de la pluralité d'éléments de retard (518_0 à 518_n, 520_O à 520_n) des portions aval est mis en oeuvre par un circuit 5 similaire à celui mettant en oeuvre chaque élément de retard de la deuxième pluralité (512_0 à 512_n). 4. Boucle à verrouillage de retard numérique selon l'une quelconque des revendications 1 à 3, dans laquelle le convertisseur de temps en valeurs numériques comprend en outre un 10 circuit sélecteur (302) agencé pour générer : une première paire de signaux de synchronisation (UP LEAD, DN LAG) si la phase du signal de référence (TREF) devance celle du signal de synchronisation retardé (TREF'), un premier signal (UP_LEAD) de la première paire comprenant un front 15 de synchronisation qui devance un front de synchronisation d'un deuxième signal (DN_LAG) de la première paire de ladite différence de phase ; et une deuxième paire de signaux de synchronisation (UP_LAG, DN_LEAD) si la phase du signal de référence (TREF) suit 20 celle du signal de synchronisation retardé (TREF'), un premier signal (DN_LEAD) de la deuxième paire comprenant un front de synchronisation qui devance un front de synchronisation d'un deuxième signal (UP_LAG) de la deuxième paire de ladite différence de phase. 25 5. Boucle à verrouillage de retard numérique selon la revendication 4, dans laquelle le convertisseur de temps en valeurs numériques (212) comprend : un convertisseur amont de temps en valeurs numériques (304) comprenant une première ligne à retard constituée d'une 30 première pluralité d'éléments de retard (502_0 à 502_n) ayant chacun une sortie couplée à une entrée de l'une correspondante d'une première pluralité de bascules (504_0 à 504_n), le premier signal (UP_LEAD) de la première paire de signaux de synchronisation étant fourni à une entrée de la première ligne à retard, et la première pluralité de bascules recevant comme B15913 - DD17169ST 24 horloge le deuxième signal (DN_LAG) de la première paire de signaux de synchronisation ; et un convertisseur aval de temps en valeurs numériques (306) comprenant une deuxième ligne à retard constituée d'une 5 deuxième pluralité d'éléments de retard (512_0 à 512_n) ayant chacun une sortie couplée à une entrée de l'une correspondante d'une deuxième pluralité de bascules (514_0 à 514_n), le premier signal (DN_LEAD) de la deuxième paire de signaux de synchronisation étant fourni à une entrée de la deuxième ligne à retard, 10 et la deuxième pluralité de bascules recevant comme horloge le deuxième signal (UP LAG) de la deuxième paire de signaux de synchronisation. 6. Boucle à verrouillage de retard numérique selon la revendication 5, dans laquelle : 15 la première pluralité de bascules (504_0 à 504_n) est agencée pour générer un premier signal numérique (TLEAD_O à TLEAD n) représenté par un code thermométrique, le convertisseur de temps en valeurs numériques (212) comprenant en outre un premier décodeur (308) agencé pour coder le premier signal 20 numérique sur la base d'un codage one-hot ; et la deuxième pluralité de bascules (514_0 à 514_n) est agencée pour générer un deuxième signal numérique (TLAG_O à TLAG n) représenté par un code thermométrique, le convertisseur de temps en valeurs numériques (212) comprenant en outre un 25 deuxième décodeur (310) agencé pour coder le deuxième signal numérique sur la base d'un codage one-hot. 7. Boucle à verrouillage de retard numérique selon l'une quelconque des revendications 1 à 6, dans laquelle le convertisseur de temps en valeurs numériques comprend en outre un 30 inverseur pour inverser le signal de synchronisation retardé. 8. Procédé de commande d'une boucle à verrouillage de retard numérique comprenant : évaluer une différence de phase entre le signal de référence (TREF) et un signal de synchronisation retardé (TREF') 35 généré par des première et deuxième lignes à retard contrôlables B15913 - DD17169ST 25 de manière numérique (202B, 204B) couplées en série entre elles, chacune comprenant une portion amont (214, 218) et une portion aval (216, 220), la première ligne à retard contrôlable de manière numérique recevant un signal de synchronisation de référence 5 (TREF) et la deuxième ligne à retard contrôlable de manière numérique fournissant un signal de synchronisation retardé (TREF') ; générer un premier signal de commande (DLEAD_[0:n]) pour contrôler les portions amont (214, 218) ou un deuxième signal de 10 commande (DLAG[0:n]) pour contrôler les portions aval (216, 220) sur la base du signe et de l'amplitude de la différence de phase. 9. Procédé selon la revendication 8, comprenant en outre la génération : d'une première paire de signaux de synchronisation 15 (UP LEAD, DN LAG) si la phase du signal de référence (TREF) devance celle du signal de synchronisation retardé (TREF'), un premier signal (UP_LEAD) de la première paire comprenant un front de synchronisation qui devance un front de synchronisation d'un deuxième signal (DN_LAG) de la première paire de ladite différence 20 de phase ; et une deuxième paire de signaux de synchronisation (UP LAG, DN LEAD) si la phase du signal de référence (TREF) suit celle du signal de synchronisation retardé (TREF'), un premier signal (DN_LEAD) de la deuxième paire comprenant un front de 25 synchronisation qui devance un front de synchronisation d'un deuxième signal (UP_LAG) de la deuxième paire de ladite différence de phase.