FR 3075519 A1 20190621 FR 1762143 A 20171214 Dispositif de filtrage de signaux, notamment des signaux d'un bus 12C Des modes de realisation et de mise en oeuvre de l'invention concernent le filtrage de signaux, en particulier des signaux entrants d'un bus 12C. Le bus 12C est une norme bien connue de communication intercircuits-integres. La figure 1 represente des signaux d'un exemple de communication realisee sur un bus 12C. Le bus 12C comporte deux voies, une voie de donnees serie SDA et une voie d'horloge serie SCL, qui transmettent des informations entre les appareils connectes au bus 12C. La voie d'horloge SCL est une ligne unidirectionnelle qui transmet un signal d'horloge SCL genere par un dispositif maitre. La voie de donnees SDA est une ligne bidirectionnelle qui transmet des signaux de donnees SDA a communiquer sur le bus 12C. Les signaux numeriques d'horloge SCL et de donnees SDA sont materialises par des signaux de tension pouvant avoir un niveau HAUT ou un niveau BAS. Pendant une transmission de donnees, le signal de la ligne SDA doit etre stable pendant la periode HAUTE du signal d'horloge. L'etat HAUT ou BAS de la ligne de donnees SDA ne peut changer que lorsque le signal d'horloge sur la ligne SCL est BAS. Generalement, les niveaux HAUT et BAS du signal de donnees SDA representent respectivement les valeurs logiques « 1 » et « 0 ». Toutes les transactions commencent par une condition de depart « START » S ou de depart repete Sr et se terminent par une condition de fin « STOP » P. Une condition de depart S / Sr est definie par un front descendant (i.e. une transition HAUT vers BAS) sur la ligne SDA alors que l'etat sur la ligne SCL est HAUT. Une condition de fin P est definie par un front montant (i.e. une transition BAS vers HAUT) sur la ligne SDA alors que l'etat de la ligne SCL est HAUT. 2 La specification 12C (a toute fin utile se referer au document UM10204 version 6.0 du 04/04/2014) recommande d'appliquer un filtre passe-bas sur les signaux de donnees SDA et d'horloge SCL entrants, afin de supprimer des impulsions parasites de largeur tsp 5 inferieures a par exemple 200ns, preferablement inferieures a 5Ons. La specification 12C recommande egalement de respecter un temps d'etablissement tsu (« set up time » en langue anglaise) et un temps de maintien tHD (« hold time » en langue anglaise) sur les transitions du signal de donnees SDA par rapport aux transitions du 10 signal d'horloge SCL, de facon a eloigner les transitions du signal de donnees SDA des transitions du signal d'horloge SCL. Cela permet par exemple qu'une transition du signal SDA rapprochee dune transition du signal SCL ne genere pas de condition parasite de depart ou de fin. 15 Ainsi it existe des durees minimales a respecter entre les transitions du signal de donnees SDA et les transitions du signal d'horloge SCL ; en particulier, un temps d'etablissement de condition de depart tSu,STA entre un front montant du signal SCL et le front descendant condition de depart du signal SDA ; un temps de maintien 20 de condition de depart tHu,sTA entre le front descendant condition de depart du signal SDA et le front descendant respectif du signal SCL ; un temps d'etablissement de donnee tSU,DAT entre une transition du signal SDA et le front montant du signal SCL ; un temps de maintien de donnee tHD,DAT entre un front descendant du signal SCL et un front 25 descendant du signal SDA ; et un temps d'etablissement de condition de fin tSU,STO entre un front montant du signal SCL et le front montant condition de fin du signal SDA. Les valeurs de ces durees dependent notamment de la frequence de communication etablie sur le bus 12C. 30 Ainsi, en reception, des filtrages sont mis en oeuvre sur les signaux SDA et SCL entrants afin de ne considerer que leurs transitions en accord avec les temps d'etablissement et les temps de maintien specifies. 3 En general, ces filtrages sur les signaux SDA et SCL entrants sont mis en oeuvre au moyen de montages de filtres RC du premier ordre. Typiquement, la suppression des impulsions parasites positives 5 et negatives sur chacun des deux signaux utilise quatre montages de filtres RC. La verification du respect des temps d'etablissement et des temps de maintien utilise typiquement trois montages de filtre RC. Par consequent, sept montages de filtre RC sont typiquement realises pour le traitement du signal entrant de donnees SDA et du signal entrant 10 d'horloge SCL. Ce type de configuration classique presente l'inconvenient d'etre tres encombrante, notamment en raison des resistances des montages de filtre RC, de l'ordre de 100kS2, qui doivent en outre etre formees en largeur pour des raisons de stabilite de caracteristiques 15 d'une realisation a une autre. Les evolutions des technologies de fabrication ne permettent pas de reduire significativement l'encombrement des elements re si stifs. Par consequent, la part des filtres RC dans la surface globale 20 des circuits integres augmente avec le temps, pouvant actuellement par exemple depasser 5% de la surface de silicium dans une memoire Eeprom de 16 Kbit. Chaque montage de filtre RC consomme un courant qui lui est propre, du aux charges et decharges successives du condensateur du 25 filtre, a travers la resistance du filtre. Les configurations classiques consomment ainsi une quantite de courant non negligeable. En outre, dans les configurations classiques, les filtrages des differents montages de filtre RC peuvent subir des variations relatives entre eux, notamment en raison d'aleas de fabrication, et cela peut 30 fausser la lecture des conditions a detecter. Ainsi it existe un besoin de remedier aux differents inconvenients des configurations classiques. A cet egard, it est propose un dispositif electronique de filtrage d'au moins un signal numerique entrant, comprenant au moins une 4 premiere entrée destinee a recevoir ledit au moins un signal entrant, plusieurs modules de filtrage elementaire comportant chacun une entrée elementaire destinee a recevoir un signal elementaire incident tire du signal entrant, une sortie elementaire et un circuit capacitif 5 dedie, lesdits modules de filtrage elementaire etant couples directement ou indirectement a la premiere entrée, le dispositif comprenant en outre un circuit resistif commun a tous les modules de filtrage elementaire et configure pour cooperer avec le circuit capacitif de chaque module de filtrage elementaire de facon a ce que chaque 10 module de filtrage elementaire puisse filtrer des impulsions du signal elementaire incident correspondant ayant un premier niveau de tension et une duree inferieure a une constante de temps et delivrer un signal elementaire filtre sur la sortie elementaire correspondante. Le dispositif electronique de filtrage permet ainsi de mutualiser 15 le circuit resistif pour mettre en oeuvre des filtrages elementaires independants du type resistif-capacitif, chaque filtrage elementaire resultant de la cooperation entre le circuit resistif commun et le circuit capacitif contenu dans le module de filtrage elementaire correspondant. Cela produit notamment un gain d'espace, une 20 economie de courant et une homogeneisation des comportements des filtrages elementaires (c'est-à-dire une reduction de leurs variations relatives). En outre, les modules de filtrage elementaire agissent sur un premier type d'impulsions du signal incident, evitant notamment des 25 variations de comportement des filtres elementaires sur un type de front par rapport a un autre type de front. Ces variations peuvent provenir par exemple de difference de comportements entre les technologies complementaires traitant chacun un type de front respectif. 30 En fonction de l'agencement des modules de filtrage elementaires au sein du dispositif, un signal elementaire incident tire du signal entrant peut etre par exemple le signal entrant lui-meme ou bien un signal elementaire filtre delivre par un autre module de 5 filtrage elementaire, lui-meme couple directement ou indirectement la premiere entrée. Selon un mode de realisation, - chaque module de filtrage elementaire comporte un circuit 5 tampon configure pour generer un signal de commande dit active, en presence du signal elementaire incident ayant le premier niveau de tension ; - le circuit resistif comporte un element resistif et est configure pour generer un premier courant dans l'element resistif en presence 10 d'au moins un signal de commande active ; - un montage miroir de courant est agence entre le circuit resistif et le circuit capacitif de chaque module de filtrage elementaire et est configure pour generer un deuxieme courant a partir du premier courant ; 15 - le circuit capacitif de chaque module de filtrage elementaire comporte un element capacitif et est configure pour charger l'element capacitif avec le deuxieme courant ; le circuit tampon de chaque module de filtrage elementaire etant configure pour delivrer le signal elementaire filtre initialise a un 20 premier niveau de tension lorsque la tension aux bornes de l'element capacitif atteint une valeur seuil. Ainsi, le courant mutualise est genere sur commande conditionnee au besoin des modules de filtrage elementaire, reduisant la consommation energetique globale. 25 Selon un mode de realisation, chaque circuit capacitif et le montage miroir de courant correspondant sont configures pour que ladite tension aux bornes de l'element capacitif atteigne ladite valeur seuil en un temps egal a ladite constante de temps. Par exemple le montage miroir de courant peut avoir un gain 30 inferieur a 1, auquel cas la taille de l'element capacitif peut etre minimisee d'une part, et le deuxieme courant consommé par chaque module de filtrage elementaire est limite en intensite d'autre part. Selon un mode de realisation, chaque circuit tampon est configure pour, en presence d'un signal elementaire incident ayant un 6 deuxieme niveau de tension, delivrer le signal elementaire filtre reinitialise au deuxieme niveau de tension. Selon un mode de realisation, le circuit resistif comprend un element de commutation configure pour, en presence d'au moins un 5 signal de commande active, connecter les deux bornes de l'element resistif a deux noeuds presentant une difference de potentiel egale ladite valeur seuil, de facon a generer le premier courant. Avantageusement chaque circuit tampon comporte un circuit inverseur-declencheur ayant un seuil de declenchement egal a ladite 10 valeur seuil, commande par ladite tension aux bornes de l'element capacitif, et configure pour commander ladite delivrance du signal elementaire filtre initialise au premier niveau de tension. La cooperation entre le circuit resistif et chaque circuit tampon selon ce mode de realisation presente l'avantage, en sus d'une 15 generation du premier courant simple et d'effet immediat, de mettre en oeuvre des filtrages elementaires dont les constantes de temps ne sont pas affectees par la valeur effective de la tension d'alimentation. Selon un mode de realisation, le dispositif comprend un etage de filtrage passe-bas comportant un premier module de filtrage 20 elementaire et un deuxieme module de filtrage elementaire agences en parallele, l' entree elementaire du premier module de filtrage elementaire etant connectee a la premiere entrée, l' entree elementaire du deuxieme module de filtrage elementaire &Milt couplee a la premiere entrée via un inverseur, l'etage de filtrage passe-bas 25 comportant en outre un verrou, ayant une entrée d'initialisation connectee a la sortie elementaire du premier module de filtrage elementaire, une entrée de reinitialisation connectee a la sortie elementaire du deuxieme module de filtrage elementaire, et une sortie destinee a delivrer un signal sortant filtre ayant le premier niveau de 30 tension si le premier niveau de tension est appliqué sur l' entree d'initialisation et le deuxieme niveau de tension si le premier niveau de tension est appliqué sur l' entree de reinitialisation. Cela permet notamment de satisfaire a des conditions standardi sees . 7 Selon un mode de realisation, le dispositif comprend un premier etage de decalage comportant un troisieme module de filtrage elementaire et un quatrieme module de filtrage elementaire agences en serie, l'entree elementaire du quatrieme module de filtrage elementaire 5 etant couplee a la sortie elementaire du troisieme module de filtrage elementaire via un inverseur, le premier etage de decalage comprenant un inverseur connecte sur la sortie du quatrieme module de filtrage elementaire et destine a delivrer un signal sortant retarde. Selon un mode de realisation, le dispositif comprend en outre 10 un deuxieme etage de decalage comprenant un cinquieme module de filtrage elementaire dont la constante de temps est superieure a la constante de temps du troisieme module de filtrage elementaire, destine a delivrer un signal sortant retarde. Cela permet notamment de satisfaire a des conditions 15 standardisees. Selon un mode de realisation, le dispositif comporte en outre une deuxieme entrée a laquelle est couple au moins l'un desdits module de filtrage elementaire et destine a recevoir un autre signal numerique entrant. 20 Il est egalement propose un circuit integre, tel qu'une memoire non-volatile, apte a communiquer sur un bus inter-circuit-integre I2C comportant une voie de transmission d'un signal d'horloge et une voie de transmission d'un signal de donnees, comportant un tel dispositif dont la premiere entrée est destinee a etre connectee sur la voie de 25 transmission du signal d'horloge et dont la deuxieme entrée est destinee a etre connectee sur la voie de transmission du signal de donnees. D'autres avantages et caracteristiques de l' invention apparaitront a l'examen de la description detaillee de modes de 30 realisation, nullement limitatifs, et des dessins annexes sur lesquels : - la figure 1, precedemment decrite, illustre des signaux d'un exemple de communication realisee sur un bus I2C ; - les figures 2 a 6 representent des exemples de modes de realisation de l'invention. 8 La figure 2 represente un exemple de circuit integre CI tel qu'une memoire non-volatile. Le circuit integre CI est apte a communiquer sur un bus intercircuit-integre I2C comportant une voie de transmission d'un signal 5 d'horloge SCL et une voie de transmission d'un signal de donnees SDA, comportant un dispositif electronique de filtrage DIS dont une premiere entrée Ea est destinee a etre connectee sur la voie de transmission du signal de donnees SDA et dont une deuxieme entrée Eb est destinee a etre connectee sur la voie de transmission du signal 10 d'horloge SCL. Le dispositif electronique de filtrage DIS est par exemple dedie a correspondre a des recommandations de la specification I2C introduites precedemment. Le dispositif DIS comprend plusieurs modules de filtrage 15 elementaire FEi (i 1;2;3;4;5}) pour le signal entrant de donnees SDA et le signal entrant d'horloge SCL. Dans cet exemple, le signal de donnees SDA et le signal d'horloge SCL sont chacun appliqués en entrée d'un etage de filtrage passe-bas PB respectif. 20 Chaque etage de filtrage passe-bas PB comporte deux modules de filtrage elementaire FE1, FE2 dans une configuration parallele, configures pour filtrer des impulsions parasites potentiellement presentes sur les signaux respectifs. Chaque etage de filtrage passe-bas PB delivre respectivement 25 un signal de donnees filtre SDAf et un signal d'horloge filtre SCLf. Le signal de donnees filtre SDAf est appliqué en entrée d'un premier etage de decalage DL1 d'une premiere duree (tl), comportant un troisieme module de filtrage elementaire FE3 et un quatrieme module de filtrage elementaire FE4 dans une configuration serie, 30 configures pour introduire un retard de la premiere duree (tl) sur les fronts montants et sur les fronts descendants du signal de donnees filtre SDAf. Le signal d'horloge filtre SCLf est appliqué en entrée d'un deuxieme etage de decalage temporel DL2 d'une deuxieme duree (t2), 9 comportant un cinquieme module de filtrage elementaire FE5, configure pour introduire un retard de la deuxieme duree (t2) sur les fronts montants du signal d'horloge filtre SDAf. Le premier etage de decalage temporel DL1 et le deuxieme 5 etage de decalage temporel DL2 delivrent respectivement un signal de donnees filtre et retarde SDAfd et un signal d'horloge filtre et retarde SCLfd. Le signal de donnees filtre et retarde SDAfd et le signal d'horloge filtre et retarde SCLfd sont ensuite transmis a un etage de 10 decodage de bus I2C, par exemple un etage S/P de detection de conditions de depart (S) et de fin (P) communiquant un statut a un registre de selection de circuit CSR (« Chip Select Register » selon le terme anglais usuel). Chaque module de filtrage elementaire FE coopere avec un 15 unique circuit resistif CR du dispositif DIS. Chaque module de filtrage elementaire FE est configure pour generer un signal de commande respectif Ai, dont un kat active ou desactive commande le circuit resistif CR. Le circuit resistif CR est configure pour generer un premier 20 courant (iR), de facon immediate en reponse a une activation d' au moins l'un des signaux de commande Ai. Par « immediat » on entend de la duree minimale permise par la technologie du circuit integre CI, c'est-d-dire de l'ordre du temps de commutation d'un transistor MOS. Le circuit resistif CR distribue a tous les modules de filtrage 25 elementaire FE, une premiere tension de commande de reference VIrefP representative du premier courant (iR) et une deuxieme tension de commande de reference VIrefN. La figure 3 represente un exemple de mode de realisation d'un module de filtrage elementaire FE, seul. 30 Dans cet exemple et dans toute la suite, un « premier type de front » correspond a un front montant, un « deuxieme type de front » correspond a un front descendant, un « premier niveau de tension » correspond a un niveau « haut », c'est-d-dire un « 1 » logique, et un 10 deuxieme niveau de tension » correspond a un niveau « bas », c'esta-dire un « 0 » logique. Le module de filtrage elementaire FE comprend une entrée elementaire E, un circuit capacitif CC, un circuit tampon CT, un 5 circuit resistif CR, et une sortie elementaire S. L'entree E recoit un signal incident elementaire IN et la sortie S delivre un signal sortant OUT, resultat d'un filtrage elementaire du signal incident IN. Le module de filtrage elementaire FE comporte un circuit 10 tampon CT configure pour generer un signal de commande A dit active, en presence du signal elementaire incident IN ayant le premier niveau de tension. Plus precisement, le signal de commande A est active quand le signal elementaire incident IN a le premier niveau de tension, et quand le signal elementaire de sortie OUT a le deuxieme 15 niveau de tension sur la sortie S. Autrement dit, si IN=1 et OUT=1, alors le signal de commande A est desactive. Le circuit resistif CR comporte un element resistif R et est configure pour generer un premier courant iR dans l'element resistif R en presence d'au moins un signal de commande A (Ai) active. 20 Un montage miroir de courant est agence entre le circuit resistif CR et le circuit capacitif CC et est configure pour generer un deuxieme courant ic a partir du premier courant iR. Le circuit capacitif CC comporte un element capacitif C et est configure pour charger l'element capacitif C avec le deuxieme courant 25 ic. Le circuit tampon CT est en outre configure pour delivrer le signal elementaire filtre OUT initialise a un premier niveau de tension lorsque la tension aux bornes de l'element capacitif C atteint une valeur seuil VIrefP. 30 La charge de l'element capacitif C introduit une generation d'une rampe de tension aux bornes de l'element capacitif. Ainsi, le circuit tampon CT est configure pour delivrer sur la sortie S un signal de sortie OUT initialise a un premier niveau logique 11 lorsque ladite rampe de tension atteint une valeur seuil (assimilable a la valeur Vdd-VthP). En effet, le circuit tampon CT comporte un circuit inverseur declencheur INV3 ayant un seuil de declenchement egal a ladite valeur 5 seuil VIrefP, commande par ladite tension aux bornes de l'element capacitif C, et configure pour commander ladite delivrance du signal elementaire filtre OUT initialise au premier niveau de tension. Le circuit inverseur declencheur INV3 comporte un transistor PMOS declencheur P3 connecte entre une borne d'alimentation et 10 l'entree inverse d'initialisation S du verrou RS, dont la grille est commandee par la rampe de tension et ayant une tension de seuil egale a ladite valeur seuil. Le circuit inverseur declencheur INV3 comporte aussi un transistor NMOS declencheur N3, commande par une deuxieme tension 15 de commande de reference VIrefN, et connecte en serie avec le transistor PMOS declencheur P3, entre l'entree inverse d'initialisation S et une borne de masse. Dans cet exemple, le verrou RS est construit a partir de deux portes non-ET ND2, ND3, et un premier inverseur INV1. Le verrou RS 20 comporte une entrée inverse d'initialisation S (« Set » en langue anglaise) et une entrée inverse de reinitialisation R (« Reset » en langue anglaise) et est configure pour delivrer une sortie inverse Q en entrée du premier inverseur INV1 dont la sortie forme la sortie S du module de filtrage elementaire FE. 25 Le verrou RS fonctionne classiquement de la facon suivante : si S est mis a 0 (« Set »), la sortie Q passe a 0 ; si R est mis a 0 (« Reset »), la sortie Q passe a 1 ; si R=S=1, la sortie Q maintient sa valeur precedente. Le signal elementaire incident IN sur l'entree E du module de 30 filtrage elementaire FE est appliqué sur l'entree inverse de reinitialisation R du verrou RS, ainsi, chaque front descendant du signal incident IN introduit une transition immediate de la sortie Q du verrou RS a 1, et donc une transition immediate du signal sortant OUT a 0, via le premier inverseur INV1. 12 En d'autres termes, le circuit tampon CT est configure pour, en presence d'un signal elementaire incident IN ayant un deuxieme niveau de tension, delivrer le signal elementaire filtre OUT reinitialise au deuxieme niveau de tension. 5 Une porte non-ET ND1 recevant en entrée le signal incident IN et le signal de sortie inverse Q du verrou RS du circuit tampon CT, delivre un signal de commande A, distribue au circuit capacitif CC et au circuit resistif CR. Dans le circuit capacitif CC, le signal de commande A est 10 appliqué sur la grille d'un transistor NMOS commutateur de decharge N4, configure pour coupler une premiere electrode d'un condensateur C a une borne de masse lorsqu'il est commande passant. La deuxieme electrode du condensateur C est couplee a une borne de masse. 15 La premiere electrode est couplee sur la grille du transistor PMOS declencheur P3 dudit circuit inverseur declencheur INV3 du circuit tampon CT. Par ailleurs la premiere electrode du condensateur C est couplee a une borne de conduction d'un transistor PMOS de copie P2, 20 commande par une premiere tension de commande de reference VIrefP, generee et distribuee par le circuit resistif CR. Ladite premiere electrode est destinee a etre chargee par un deuxieme courant is issu du transistor de copie P2. Dans le circuit resistif CR, le signal de commande A est 25 appliqué en entrée d'un deuxieme inverseur INV2. Le signal de commande A inverse commande un transistor NMOS commutateur N1, couple entre une borne d'un element resistif R et une borne de masse. L'element resistif R est d'autre part couple a une borne de 30 tension d'alimentation par l'intermediaire d'un transistor PMOS monte en diode Pl. Le transistor PMOS monte en diode P1 forme un element de jauge apte a generer une premiere tension de commande de reference 13 VIrefP sur sa grille et son drain lors d'un ecoulement d'un courant dans l'element resistif R. Dans le circuit resistif, la premiere tension de commande de reference VIrefP est obtenue par la tension de grille du transistor 5 PMOS monte en diode P1. La premiere tension de commande de reference VIrefP commande egalement un transistor PMOS P4 couple entre une borne d'alimentation et un transistor NMOS monte en diode N2, connecte entre le transistor P4 et une borne de masse. 10 Le transistor NMOS monte en diode N2 forme egalement un element de jauge apte a generer une deuxieme tension de commande de reference VIrefN proche de sa tension de seuil sur sa grille et son drain lors d'un ecoulement d'un courant dans l'element resistif R. La deuxieme tension de commande de reference VIrefN est 15 obtenue par la tension de grille du transistor NMOS monte en diode N2. Le transistor NMOS declencheur N3 et le transistor NMOS monte en diode N2 sont apparies (« matched » selon le terme usuel anglais), c'est-d-dire qu'ils sont formes au cours des memes &tapes de 20 fabrication et selon les memes caracteristiques, et presentent ainsi un comportement similaire, notamment en matiere de valeur effective de tension de seuil. Les transistors PMOS P1, P2, P3, P4 sont egalement apparies. Le transistor PMOS monte en diode P1 presente neanmoins un facteur 25 de taille « n », c'est-d-dire qu'il presente une caracteristique de sortie (iD/vGs) n-proportionnelle a la caracteristique de sortie des autres transistors PMOS P1, P3, et P4 (qui presentent un facteur de taille unitaire dans cet exemple). Cela est par exemple obtenu par une realisation de n transistors de facteurs de taille unitaires connectes en 30 parallele pour former le transistor P2. En fonctionnement, comme decrit precedemment, le module de filtrage elementaire FE transmet immediatement un front descendant du signal incident IN sur le signal sortant OUT. 14 Le signal de commande A a « 1 » rend passant le transistor de decharge N4, couplant la premiere electrode de l'element capacitif a la masse. Par consequent le transistor PMOS declencheur P3 est passant et transmet un niveau haut de tension sur l'entree inverse 5 d'initialisation S=1. En partant d'un tel kat, IN=0, Q=1, OUT=0, lors d'un front montant du signal incident IN, IN=1, le signal de commande A passe a « 0 » en sortie de la porte non-ET ND1. Le signal de commande A est dit active lorsqu'il est a la valeur 10 logique « 0 », et desactive a la valeur logique « 1 ». Le transistor NMOS commutateur N1 est passant, couplant une borne de l'element resistif R a la masse. L'autre borne de l'element resistif R est polarise a la premiere tension de commande de reference VIrefP, proche de la tension d'alimentation Vdd minoree de la tension 15 de seuil VthP du transistor PMOS monte en diode P1. La difference de potentiel aux bornes de l'element resistif R genere l'ecoulement du premier courant iR, tel que iR=(Vdd-VthP)/R. Par ailleurs, le signal de commande A etant active (a « 0 »), le transistor NMOS de decharge N4 est bloque et cesse de decharger 20 l'element capacitif C. Le transistor PMOS declencheur P3 reste passant. Le transistor PMOS P4 est commande dans un regime sature par la premiere tension de reference VIrefP et polarise la grille du transistor NMOS monte en diode N2 exactement a la tension de seuil 25 (VIrefN) dudit transistor N2. Le transistor PMOS de copie P2 est commande par la premiere tension de reference VIrefP=Vdd-VthP et ecoule ainsi un deuxieme courant is chargeant l'element capacitif C, avec ic=(Vdd-VthP)/nR. Ainsi, la charge de l'element capacitif C, dV/dt=ic/C, genere 30 une rampe de tension a ses bornes telle que V(t)=icxt/C. En d'autres termes, d'une part le circuit resistif CR est configure pour qu'un signal de commande A active commande immediatement ladite generation du premier courant iR, et d'autre part 15 le circuit capacitif CC est configure pour generer la rampe de tension si le signal de commande A est active. Etant donne que le transistor declencheur P3 et le transistor P4 sont apparies entre eux, et au transistor P1, et que le transistor N3 est 5 apparie au transistor N2, au point de basculement du circuit inverseur- declencheur INV3, le transistor declencheur P3 ayant le meme courant de drain que le transistor P4 par recopie du courant de drain du transistor P4 via les transistors N2 et N3, la tension de grille du transistor declencheur P3 est identique a la tension de grille VIrefP du 10 transistor P4. Ainsi, le circuit inverseur declencheur INV3 va commuter lorsque ladite rampe de tension atteint la valeur seuil (Vdd-VthP), c'est-d-dire apres qu'un temps tO (egalement appele constante de temps tO ou delai elementaire tO) soit ecoule, tel que 15 V(t0)=icxtO/C=Vdd-VthP. Or, icxtO/C=((Vdd-VthP)/nR)xtO/C=Vdd-VthP, ce qui donne tO=nRC. Ainsi, au premier ordre, la valeur de la constante de temps tO est independante de la tension d' alimentation. 20 Le transistor PMOS declencheur P3 devient bloque, le circuit inverseur declencheur INV3 commute, l'entree inverse d'initialisation S passe a 0, et le verrou RS delivre, par l'intermediaire du premier inverseur INV1, un signal de sortie OUT a 0, avec un retard de duree elementaire tO par rapport au front montant du signal incident IN. 25 En résumé, dans le module de filtrage elementaire FE, le circuit resistif CR est configure pour generer le premier courant iR en reponse au premier type de front du signal incident IN sur l' entree elementaire E. Le circuit capacitif CC est configure pour generer une rampe de tension a partir du deuxieme courant is issu du premier 30 courant iR. Le circuit tampon CT est configure pour delivrer sur la sortie S un signal de sortie OUT initialise au premier niveau logique lorsque ladite rampe de tension atteint une valeur seuil V(t0)=VIrefP, et pour, en reponse a un deuxieme type de front du signal incident IN 16 sur l' entree E, delivrer sur la sortie S un signal de sortie OUT immediatement reinitialise a un deuxieme niveau logique. Comme represents par le graphique GFE, le signal sortant OUT correspond au signal incident IN dont les fronts montants sont retardes 5 d'un delai elementaire tO, et dont les fronts descendants ne sont pas retardes. Par ailleurs, le signal incident IN devant etre maintenu au premier niveau de tension (niveau « haut » ici) pour que la rampe de tension atteigne la valeur seuil (i.e. maintenu pendant la duree tO), les 10 impulsions positives inferieures au delai elementaire tO ne sont pas transmises sur le signal sortant OUT, le verrou RS assurant alors sa fonction de memoire. En résumé, un module de filtrage elementaire FE filtre les impulsions positives de duree inferieure au delai elementaire tO et 15 introduit un retard d'un delai elementaire tO sur les fronts montants. Les figures 4, 5 et 6 representent des exemples de respectivement un stage passe-bas PB, un premier stage de decalage DL1, et un deuxieme stage de decalage DL2, par exemple destines a former ensemble un dispositif de traitement d'un signal entrant 20 d'horloge SCL et d'un signal entrant de donnees SDA vehicules sur le bus, dans une configuration du type de la configuration decrite precedemment en relation avec la figure 2. L'etage passe-bas PB comporte deux modules de filtrage elementaire FE1, FE2 agences en parallele, le premier stage de 25 decalage temporel DL1 comporte deux modules de filtrage elementaire FE3, FE4 agences en serie, et le deuxieme stage de decalage temporel comporte un module de filtrage elementaire FE5. Les modules de filtrage elementaire FEi (iE{1;2;3;4;5}) sont du type du module de filtrage elementaire FE decrit precedemment en 30 relation avec la figure 3. Neanmoins, comme decrit precedemment en relation avec la figure 2, un unique circuit resistif CR est commun tous les modules de filtrage elementaire FE1-FE5, tandis que chaque module de filtrage elementaire comporte un circuit capacitif CC et un circuit tampon CT respectivement dedies. 17 Dans ces exemples, le circuit resistif CR comporte, a la place du deuxieme inverseur INV2 dans la configuration decrite precedemment en relation avec la figure 3, une porte non-ET NDA, recevant en entrée tous les signaux de commande Ai des differents 5 modules de filtrage elementaire FEi. Les signaux commande Ai etant dits actives lorsqu'il sont 0 » et desactives lorsqu'ils sont a « 1 », la porte non-ET a une fonction de condition OU sur les etats actives des signaux de commande Ai (en effet, Ai + Aj = Ai - Aj). 10 Ainsi, chaque circuit tampon CT selon cet exemple est configure pour, en reponse au premier type de front du signal incident IN sur l'entree E, activer un signal de commande Ai respectif, le circuit resistif CR etant configure pour qu'au moins un signal de commande Ai active commande immediatement ladite generation du 15 premier courant iR. En outre, le circuit resistif CR comporte un transistor NMOS de court-circuit N5, configure pour court-circuiter la grille du transistor NMOS monte en diode N2 a la masse lorsqu'aucun signal de commande Ai n'est active. De meme, le circuit resistif CR comporte 20 un transistor PMOS de court-circuit P5, configure pour court-circuiter la grille du transistor PMOS monte en diode P1 a la tension d' alimentation lorsqu'aucun signal de commande Ai n'est active. La figure 4 represente un exemple de etage passe-bas PB muni de deux modules de filtrage elementaire FE1, FE2 agences en 25 parallele, dont les sorties elementaires respectives Si, S2 sont respectivement connectes a des entrées, respectivement d'initialisation et de reinitialisation, d'un verrou FF du type verrou RS non-inverse, delivrant un signal filtre sortant OUT en sortie. Le verrou FF est configure pour delivrer un signal sortant OUT 30 a « 1 » lorsque l'entree d'initialisation St passe a « 1 », pour delivrer le signal sortant OUT a « 0 » lorsque l'entree de reinitialisation Rst passe a « 1 », et pour maintenir le signal sortant OUT a la valeur precedente si les deux entrées St, Rst sont a « 0 ». 18 Le premier module de filtrage elementaire FE1 recoit un premier signal incident IN, et delivre un premier signal sortant sur sa sortie elementaire Si, dans lequel les impulsions positives d'une duree inferieure au delai elementaire tpB du premier module de filtrage 5 elementaire FE1 ont ete filtrees. Le deuxieme module de filtrage elementaire FE2 recoit un deuxieme signal incident INN, inverse du premier signal incident IN, et delivre un deuxieme signal sortant sur sa sortie elementaire S2, dans lequel les impulsions positives d'une duree inferieure au delai 10 elementaire tpB du deuxieme module de filtrage elementaire FE2 ont ete filtrees. En d'autres termes, le premier module de filtrage elementaire FE1 delivre un premier signal sortant OUT1 correspondant au premier signal incident IN dont les fronts montants sont retardes du delai 15 elementaire tpB, et dont les impulsions positives sont filtrees ; tandis que le deuxieme module de filtrage elementaire FE2 delivre un deuxieme signal sortant OUT2 correspondant a l'inverse du premier signal incident IN dont les fronts descendants sont retardes du delai elementaire tpB, et dont les impulsions negatives sont filtrees. 20 Ainsi, comme represents par le graphique GPB le signal sortant OUT en sortie du verrou FF, correspond au signal incident IN dont les fronts montants et les fronts descendants sont retardes du delai elementaire tpB, et dont les impulsions positives et negatives de duree inferieure a ce delai tpB sont filtrees. 25 Le delai elementaire tpB correspond au delai tO decrit precedemment en relation avec la figure 3, soit tps=nRC. En tout kat de cause, ce delai peut etre ajuste en parametrant la valeur capacitive des elements capacitifs C des modules de filtrage elementaire FE1, FE2. Ce delai peut etre aussi etre ajuste en parametrant la taille (k) 30 des transistors (c'est-à-dire un nombre k de transistors de taille unitaire connectes en parallele pour former le transistor) P2, P3, P4, N2, N3 du circuit resistif CR et des modules de filtrage elementaire FE1, FE2, afin de modifier le rapport de taille (k/n) entre le transistor PMOS monte en diode P1 et les transistors PMOS de copie P2. Les 19 deux modules de filtrage elementaire FE1, FE2 doivent neanmoins supporter le meme parametrage pour retarder les transitions montantes et descendantes d'une meme valeur, si besoin. Un tel etage passe-bas PB est notamment destine a recevoir 5 pour signal incident IN un signal entrant de donnees SDA ou un signal entrant d'horloge SCL pour fournir respectivement un signal de donnees filtre SDAf et un signal d'horloge filtre SCLf. En d'autres termes, et dans l'exemple du dispositif de traitement decrit precedemment en relation avec la figure 2, un etage 10 de filtrage passe-bas PB comporte un premier module de filtrage elementaire FE1 et un deuxieme module de filtrage elementaire FE2 agences en parallele. L'entree elementaire IN du premier module de filtrage elementaire FE1 est connectee a la premiere entrée Ea du dispositif, l'entree elementaire INN du deuxieme module de filtrage 15 elementaire FE2 est couplee la premiere entrée Ea via un inverseur INV IN. L'etage de filtrage passe-bas PB comporte en outre un verrou FF, ayant une entrée d'initialisation St connectee a la sortie elementaire 51 du premier module de filtrage elementaire FE1, une entrée de reinitialisation Rst connectee a la sortie elementaire S2 du 20 deuxieme module de filtrage elementaire FE2, et une sortie OUT PB destinee a delivrer un signal sortant filtre SCLf, SDAf ayant le premier niveau de tension si le premier niveau de tension est appliqué sur l'entree d'initialisation St et le deuxieme niveau de tension si le premier niveau de tension est appliqué sur l'entree de reinitialisation 25 Rst. La figure 5 represente un exemple de premier etage de decalage DL1 destine a introduire un retard d'une premiere duree tl sur un signal incident SDA I. Le premier etage de decalage DL1 comporte un troisieme 30 module de filtrage elementaire FE3 et un quatrieme module de filtrage elementaire FE4, agences en serie. Le troisieme module de filtrage elementaire FE3 recoit sur son entrée elementaire E3 un signal incident SDA I, et delivre en sortie un troisieme signal de sortie sur sa sortie S3 correspondant au signal 20 incident SDA I dont les fronts montants sont retardes du delai elementaire tl, et dont les fronts descendants ne sont pas retardes. Un inverseur INVOUT3 fait la liaison serie entre la sortie S3 du troisieme module de filtrage elementaire FE3 et 1 ' entree 5 elementaire E4 du quatrieme module de filtrage elementaire FE4. Ainsi, sur l' entree E4 du quatrieme module de filtrage elementaire FE4, un front montant du signal incident SDA_I correspond a un front descendant decals d'un delai tl, qui est transmis immediatement sur la sortie S4 du quatrieme module de filtrage 10 elementaire FE4. Un front descendant du signal incident SDA_I correspond quant a lui, sur l' entree E4 du quatrieme module de filtrage elementaire FE4, a un front montant sans retard. Ainsi, un front descendant du signal incident SDA_I va etre 15 retarde d'un delai tl par le quatrieme module de filtrage elementaire FE4, sur la sortie S4 dudit module de filtrage elementaire FE4. Un inverseur de sortie INVOUT4 connects sur la sortie S4 du quatrieme module de filtrage elementaire FE4 permet ainsi de reconstruire le signal sortant SDA D, qui correspond au signal 20 incident SDA I dont les fronts montants et les fronts descendants sont retardes d'un delai tl. Comme represents par le graphique GDL1, la sortie SDA_D du premier stage de decalage DL1 correspond au signal incident SDA_I retarde d'un delai tl. 25 Le delai elementaire tl correspond au delai tO decrit precedemment en relation avec la figure 3, soit tl=nRC. En tout kat de cause, ce delai peut etre ajuste en parametrant la valeur capacitive des elements capacitifs C des modules de filtrage elementaire FE3, FE4. Ce delai peut etre aussi etre ajuste en parametrant la taille (k) 30 des transistors (c'est-d-dire un nombre k de transistors de taille unitaire connectes en parallele pour former le transistor) P2, P3, P4, N2, N3 du circuit resistif CR et des modules de filtrage elementaire FE3, FE4, afin de modifier le rapport de taille (k/n) entre le transistor PMOS monte en diode P1 et les transistors PMOS de copie P2. 21 Les delais introduits par respectivement le troisieme module de filtrage elementaire FE3 et le quatrieme module de filtrage elementaire FE4 peuvent etre differents l'un de l'autre. En d'autres termes, et dans l'exemple du dispositif de 5 traitement decrit precedemment en relation avec la figure 2, un premier etage de decalage DL1 comporte un troisieme module de filtrage elementaire FE3 et un quatrieme module de filtrage elementaire FE4 agences en serie. L'entree elementaire E4 du quatrieme module de filtrage elementaire FE4 est couplee a la sortie 10 elementaire S3 du troisieme module de filtrage elementaire FE3 via un inverseur INVOUT3. Le premier etage de decalage DL1 comprend un inverseur INVOUT4 connecte sur la sortie S du quatrieme module de filtrage elementaire FE4 et destine a delivrer un signal sortant retarde SDA D. 15 Un tel etage de decalage DL1 est notamment destine a recevoir pour signal incident SDA I un signal entrant de donnees filtre SDAf, et a fonctionner en cooperation avec un deuxieme etage de decalage DL2 configure pour retarder un signal entrant d'horloge filtre SCLf. La figure 6 represente un exemple de deuxieme etage de 20 decalage DL2 destine a introduire un decalage d'une deuxieme duree t2 sur un signal incident SCL_I. Le deuxieme etage de decalage DL2 comporte un cinquieme module de filtrage elementaire FE5, dans lequel l'element capacitif une valeur capacitive egale a 2x C. 25 Le cinquieme module de filtrage elementaire FE5 recoit sur son entrée E5 un signal incident SCL I, et delivre en sortie S5 un signal SCL D correspondant au signal incident SCL_I dont les fronts montants sont retardes d'un delai t2=2nRC, et dont les fronts descendants ne sont pas retardes. 30 En tout &at de cause, ce delai t2 peut etre ajuste en parametrant la valeur capacitive de l' element capacitif 2C du cinquieme module de filtrage elementaire FE5. Ce delai peut etre aussi etre ajuste en parametrant la taille (k) dudit transistor (c'est-d-dire un nombre k de transistors de taille unitaire connectes en parallele pour 22 former le transistor) P2, P3, P4, N2, N3 du circuit resistif CR et du module de filtrage elementaire FE5 afin de parametrer le rapport de taille (k/n) entre le transistor PMOS monte en diode P1 et le transistor PMOS de copie P2. I1 apparaitra ci-apres que le delai t2 est 5 preferablement parametre egal au double du delai tl du troisieme module de filtrage du premier stage de decalage DL1. Comme represents par le graphique GDL12 la sortie SCL_D du deuxieme stage de decalage correspond a l'entree SCL I dont seuls les fronts montants sont retardes d'une duree t2 (GDL2), et la sortie 10 SDA_D du premier stage de decalage DL1 correspond au signal incident SDA I retards d'une duree tl (GDL1). En d'autres termes, et dans l'exemple du dispositif de traitement decrit precedemment en relation avec la figure 2, un deuxieme stage de decalage DL2 comprend un cinquieme module de 15 filtrage elementaire FE5 dont la constante de temps t2 est superieure la constante de temps tl du troisieme module de filtrage elementaire FE3, et est destine a delivrer un signal sortant retards SCL_D. Ainsi, le premier etage de decalage DL1 et le deuxieme stage de decalage DL2 permettent que des transitions d'un signal de donnees 20 SDA _I initialement revues pendant un niveau haut d'un signal d'horloge SCL I mais rapproches des transitions dudit signal d'horloge SCL I, soient vues en dehors du niveau haut du signal sortant d'horloge SCL_D. Precisement, les transitions du signal de donnees SDA _I se 25 produisant avant une duree tsu=t241 a partir d'un front montant du signal d'horloge SCL I, et les transitions du signal de donnees SDA _I se produisant apres une duree tsu= tl avant un front descendant du signal d'horloge SCL I, sont repercutees sur le signal sortant de donnees SDA_D pendant des niveaux bas du signal sortant d'horloge 30 SCL_D. Cela permet notamment que ce type de transition ambigue ne soit pas traitee comme une condition de depart ou de fin. De maniere generale, un dispositif DIS de traitement tel decrit precedemment en relation avec la figure 2 dans lequel chaque module 23 de filtrage elementaire FEi est du type du module de filtrage elementaire FE decrit precedemment en relation avec la figure 3 et dont un unique circuit resistif CR est mutualise pour tous les modules de filtrage elementaire FEi du dispositif DIS, presente un 5 comportement tres stable, un encombrement reduit, et une economie d' energie. En effet, etant donne que seuls les fronts montants sont filtres dans un module de filtrage elementaire, it n'existe pas de variation relative interne entre les filtrages des fronts montants et descendants, 10 en outre, notamment du fait des appariements des transistors des modules de filtrage elementaire, les delais elementaires ti ne dependent pas de la tension d'alimentation Vdd, et ne sont donc pas sensibles aux variations de la tension d'alimentation Vdd. Etant donne qu'une seule source de courant et qu'un seul 15 element resistif sont utilises pour tous les filtres (la surface occupee par le montage miroir courant etant negligeable devant l'empreinte d'un element resistif), et que pour un delai donne, l'element capacitif peut avoir une taille reduite grace a la faible valeur du courant de charge (ic) fourni par le montage miroir de courant, le dispositif 20 presente un encombrement tres reduit. Les modules de filtrage elementaire ne copiant qu'une fraction du premier courant, les courants ecoules dans les circuits capacitifs sont tres reduits, et etant donne en outre que ladite source de courant unique n'est activee qu'en cas de besoin, la consommation de courant 25 s'en voit minimisee. Par ailleurs l'invention n'est pas limitee a ces modes de realisation mais en embrasse toutes les variantes, par exemple, d'autres types de portes logiques actives par d'autres valeurs logiques peuvent etre utilises pour parvenir aux memes effets, de meme que le 30 circuit resistif peut comporter d'autres composants pratiques qui n'ont pas ete presentes par concision, ou encore le fonctionnement general de ce type de dispositif peut etre adapte a d'autres fins que l' REVENDICATIONS1. Dispositif electronique de filtrage (DIS) d'au moins un signal numerique entrant (SDA, SCL), comprenant au moins une premiere entrée (Ea) destinee a recevoir ledit au moins un signal entrant, plusieurs modules de filtrage elementaire (FE) comportant chacun une entrée elementaire (E) destinee a recevoir un signal elementaire incident (IN) tire du signal entrant, une sortie elementaire (S) et un circuit capacitif (CC) dedie, lesdits modules de filtrage elementaire etant couples directement ou indirectement a la premiere entrée (Ea), le dispositif comprenant en outre un circuit resistif (CR) commun a tous les modules de filtrage elementaire (FE) et configure pour cooperer avec le circuit capacitif (CC) de chaque module de filtrage elementaire (FE) de facon a ce que chaque module de filtrage elementaire puisse filtrer des impulsions du signal elementaire incident correspondant (IN) ayant un premier niveau de tension et une duree inferieure a une constante de temps (t0) et delivrer un signal elementaire filtre (OUT) sur la sortie elementaire correspondante (S). 2. Dispositif selon l'une des revendications 1 ou 2, dans lequel : - chaque module de filtrage elementaire (FE) comporte un circuit tampon (CT) configure pour generer un signal de commande (A) dit active, en presence du signal elementaire incident (IN) ayant le premier niveau de tension ; - le circuit resistif (CR) comporte un element resistif (R) et est configure pour generer un premier courant (iR) dans l'element resistif (R) en presence d'au moins un signal de commande (Ai) active ; - un montage miroir de courant est agence entre le circuit resistif (CR) et le circuit capacitif (CC) de chaque module de filtrage elementaire (FE) et est configure pour generer un deuxieme courant (ic) a partir du premier courant (iR) ; - le circuit capacitif (CC) de chaque module de filtrage elementaire (FE) comporte un element capacitif (C) et est configure pour charger l'element capacitif (C) avec le deuxieme courant (ic) ; 25 le circuit tampon (CT) de chaque module de filtrage elementaire (FE) etant configure pour delivrer le signal elementaire filtre (OUT) initialise a un premier niveau de tension lorsque la tension aux bornes de l'element capacitif (C) atteint une valeur seuil (VIrefP). 5 3. Dispositif selon la revendication 2, dans lequel chaque circuit capacitif (CC) et le montage miroir de courant correspondant sont configures pour que ladite tension aux bornes de l'element capacitif (C) atteigne ladite valeur seuil (VIrefP) en un temps egal ladite constante de temps (t0). 10 4. Dispositif selon l'une des revendications 2 ou 3, dans lequel chaque circuit tampon (CT) est configure pour, en presence d'un signal elementaire incident (IN) ayant un deuxieme niveau de tension, delivrer le signal elementaire filtre (OUT) reinitialise au deuxieme niveau de tension. 15 5. Dispositif selon l'une des revendications 2 a 4, dans lequel ledit circuit resistif (CR) comprend un element de commutation (N1, INV2) configure pour, en presence d'au moins un signal de commande (Ai) active, connecter les deux bornes de l'element resistif (R) a deux nceuds presentant une difference de potentiel egale a ladite valeur seuil 20 (VIrefP), de facon a generer le premier courant (iR). 6. Dispositif selon la revendication 5, dans lequel chaque circuit tampon (CT) comporte un circuit inverseur-declencheur (INV3) ayant un seuil de declenchement egal a ladite valeur seuil (VIrefP), commande par ladite tension aux bornes de l'element capacitif (C), et 25 configure pour commander ladite delivrance du signal elementaire filtre (OUT) initialise au premier niveau de tension. 7. Dispositif selon l'une des revendications precedentes, comprenant un etage de filtrage passe-bas (PB) comportant un premier module de filtrage elementaire (FE1) et un deuxieme module de 30 filtrage elementaire (FE2) agences en parallele, l'entree elementaire (El) du premier module de filtrage elementaire (FE1) etant connectee a la premiere entrée (Ea), l' entree elementaire (E2) du deuxieme module de filtrage elementaire (FE2) etant couplee la premiere entrée (Ea) via un inverseur (INV IN), l'etage de filtrage passe-bas (PB) 26 comportant en outre un verrou (FF), ayant une entrée d'initialisation (St) connectee a la sortie elementaire (Si) du premier module de filtrage elementaire (FE1), une entrée de reinitialisation (Rst) connectee a la sortie elementaire (S2) du deuxieme module de filtrage 5 elementaire (FE2), et une sortie (OUT PB) destinee a delivrer un signal sortant filtre (SCLf, SDAf) ayant le premier niveau de tension si le premier niveau de tension est appliqué sur l'entree d'initialisation (St) et le deuxieme niveau de tension si le premier niveau de tension est appliqué sur l'entree de reinitialisation (Rst). 10 8. Dispositif selon l'une des revendications precedentes, comprenant un premier etage de decalage (DL1) comportant un troisieme module de filtrage elementaire (FE3) et un quatrieme module de filtrage elementaire (FE4) agences en serie, l'entree elementaire (E4) du quatrieme module de filtrage elementaire (FE4) etant couplee 15 a la sortie elementaire (S3) du troisieme module de filtrage elementaire (FE3) via un inverseur (INVOUT3), le premier etage de decalage (DL1) comprenant un inverseur (INVOUT4) connecte sur la sortie (S4) du quatrieme module de filtrage elementaire (FE4) et destine a delivrer un signal sortant retarde (SDA D). 20 9. Dispositif selon la revendication 8, comprenant un deuxieme etage de decalage (DL2) comprenant un cinquieme module de filtrage elementaire (FE5) dont la constante de temps (t2) est superieure a la constante de temps (tl) du troisieme module de filtrage elementaire (FE3), destine a delivrer un signal sortant retarde 25 (SCL D). 10. Dispositif selon l'une des revendications precedentes, comportant en outre une deuxieme entrée (Eb) a laquelle est couple au moins l'un desdits module de filtrage elementaire (FEi) et destine a recevoir un autre signal numerique entrant (SCL, SDA). 30 11. Circuit integre, tel qu'une memoire non-volatile (CI), apte a communiquer sur un bus inter-circuit-integre I2C comportant une voie de transmission d'un signal d'horloge (SCL) et une voie de transmission d'un signal de donnees (SDA), comportant un dispositif selon la revendication 10 dont la premiere entrée (Ea) est destinee 27 etre connectee sur la voie de transmission du signal d'horloge (SCL) et dont la deuxieme entrée (Eb) est destinee a etre connectee sur la voie de transmission du signal de donnees (SDA).