FR 3076051 A1 20190628 FR 1763221 A 20171226 B16065 - DD17956 1 CIRCUIT MEMOIRE Domaine La présente demande concerne le domaine des circuits mémoires. Elle vise plus particulièrement un circuit mémoire adapté à mettre en oeuvre des opérations de calcul ayant pour opérandes des données stockées dans le circuit, et/ou à mettre en oeuvre des transferts de données entre des zones de stockage distinctes du circuit. Exposé de l'art antérieur La figure 1 est un schéma électrique d'un exemple 10 d'une cellule élémentaire 10 d'un circuit mémoire. La cellule élémentaire 10 de la figure 1 est une cellule à dix transistors. Elle comprend une cellule de stockage SRAM 12 à quatre transistors, deux ports d'accès en lecture RPT et RPF à deux transistors chacun, et un port d'accès en écriture 15 WP à deux transistors. La cellule de stockage 12 comprend deux inverseurs 14 et 16 (comprenant chacun deux transistors) montés en antiparallèle entre un premier noeud BLTI de stockage d'un bit de donnée, et un deuxième noeud BLFI de stockage d'un bit de donnée complémentaire du bit stocké sur le noeud BLTI. Le port 20 d'accès en écriture WP comprend un transistor Tl reliant, par ses noeuds de conduction, le noeud BLTI à une première piste conductrice d'écriture WBLT, et un transistor 14 reliant, par B16065 - DD17956 2 ses noeuds de conduction, le noeud BLFI à une deuxième piste conductrice d'écriture WBLF. Les grilles des transistors Tl et 14 sont reliées à une piste conductrice de contrôle d'écriture WWL. Le port d'accès en lecture RPT comprend deux transistors 12 5 et 13 montés en série, via leurs noeuds de conduction, entre un noeud GND d'application d'un potentiel de référence de la cellule, par exemple la masse, et une première piste conductrice de lecture RBLT. Le transistor 12 est situé côté noeud GND et a sa grille reliée au noeud BLTI, et le transistor 13 est situé côté piste RBLT et a sa grille reliée à une piste conductrice de contrôle de lecture RWL. Le port d'accès en lecture RPF comprend deux transistors 15 et 16 montés en série, via leurs noeuds de conduction, entre le noeud de référence GND et une deuxième piste conductrice de lecture RBLF. Le transistor 15 est situé côté noeud GND et a sa grille reliée au noeud BLFI, et le transistor 16 est situé côté piste RBLF et a sa grille reliée à la piste conductrice de contrôle de lecture RWL. Un circuit mémoire comprend classiquement une pluralité de cellules élémentaires 10 du type décrit en relation avec la figure 1, identiques ou similaires, agencées en matrice selon des rangées et des colonnes. Les cellules d'une même rangée sont interconnectées via leurs pistes conductrices WWL, respectivement RWL, et les cellules d'une même colonne sont interconnectées via leurs pistes conductrices RBLT, respectivement WBLT, respectivement RBLF, respectivement WBLF. Pour réaliser une opération de lecture d'une cellule élémentaire 10 de la mémoire, les pistes conductrices de sortie RBLT et RBLF de la cellule sont préchargées à un potentiel de niveau haut, c'est à dire à un potentiel positif par rapport au potentiel de référence du noeud GND. Les transistors 13 et 16 de la cellule sont ensuite rendus passants par application d'un potentiel de niveau haut sur la piste conductrice RWL de la cellule. Après l'activation des transistors 13 et 16, la piste conductrice RBLT se décharge si le potentiel du noeud BLTI est à un niveau haut (transistor 12 passant), et reste sensiblement à B16065 - DD17956 3 son niveau de précharge si le potentiel du noeud BLTI est à un niveau bas (transistor 12 bloqué). De façon similaire, la piste conductrice RBLF se décharge si le potentiel du noeud BLFI est à un niveau haut (transistor 15 passant), et reste sensiblement à 5 son niveau de précharge si le potentiel du noeud BLFI est à un niveau bas (transistor 15 bloqué). La lecture du potentiel de la piste RBLT et/ou de la piste RBLF via un circuit de lecture non représenté, par exemple disposé en pied de colonne, permet de déterminer la valeur du bit de donnée stocké dans la cellule 10 élémentaire. Pour réaliser une opération d'écriture d'une cellule élémentaire 10 de la mémoire, un potentiel de niveau haut est appliqué sur la piste conductrice d'écriture WBLT et un potentiel de niveau bas est appliqué sur la piste conductrice 15 d'écriture WBLF, ou inversement selon la valeur du bit de donnée à écrire. Les transistors Tl et 14 de la cellule sont ensuite rendus passants par application d'un signal de niveau haut sur la piste conductrice WWL de la cellule. Les niveaux de potentiel appliqués sur les pistes conductrices WBLT et WBLF se trouvent 20 alors mémorisés respectivement sur les noeuds de stockage BLTI et BLFI, jusqu'à la prochaine opération d'écriture. Il a par ailleurs déjà été proposé, dans la demande de brevet européen N°17172088.1 déposée par le demandeur le 19 mai 2017 sous priorité de la demande de brevet français N°16/54623 25 du 24 mai 2016, un circuit mémoire adapté non seulement à stocker des données, mais aussi à effectuer, in-situ, lors d'accès au contenu de la mémoire, un certain nombre d'opérations logiques et/ou arithmétiques ayant pour opérandes des données stockées dans la mémoire. Ce circuit comprend, comme dans un 30 circuit mémoire classique, une pluralité de cellules élémentaires, par exemple du type décrit en relation avec la figure 1, agencées en matrice selon des rangées et des colonnes, et un circuit de contrôle adapté à mettre en oeuvre des opérations de lecture ou d'écriture de données dans des rangées 35 ou des portions de rangées de la matrice. A la différence d'un B16065 - DD17956 4 circuit mémoire classique dans lequel une seule rangée de la matrice peut être sélectionnée à la fois lors d'une opération de lecture, le circuit de contrôle est adapté à sélectionner simultanément en lecture une pluralité de rangées de la matrice 5 de façon à réaliser une opération logique ayant pour opérandes les données contenues dans les rangées sélectionnées. Il serait souhaitable d'améliorer au moins en partie certains aspects des circuits mémoire connus. Résumé 10 Ainsi, un mode de réalisation prévoit un circuit mémoire comprenant une pluralité de cellules élémentaires comprenant chacune : une cellule de stockage comprenant un premier noeud de stockage d'un bit de donnée ; 15 un premier port d'accès en lecture comportant un premier transistor relié par sa grille au premier noeud de stockage, et un deuxième transistor monté en série avec le premier transistor entre un premier noeud d'application d'un potentiel de référence de la cellule et une première piste 20 conductrice de la cellule ; et un premier port d'accès en lecture et écriture comportant un troisième transistor reliant le premier noeud de stockage de la cellule à la première piste conductrice de la cellule, la grille du deuxième transistor étant reliée à une 25 deuxième piste conductrice de la cellule et la grille du troisième transistor étant reliée à une troisième piste conductrice de la cellule, dans lequel les cellules élémentaires sont agencées en une pluralité de matrices comportant chacune plusieurs rangées 30 et plusieurs colonnes, et dans lequel : dans chaque matrice, les cellules élémentaires d'une même rangée de la matrice partagent une même deuxième piste conductrice et une même troisième piste conductrice ; et B16065 - DD17956 5 les cellules élémentaires ayant les mêmes coordonnées dans les différentes matrices partagent une même première piste conductrice. Selon un mode de réalisation, le premier port d'accès 5 en lecture et écriture de chaque cellule élémentaire comprend en outre un quatrième transistor reliant le premier noeud de stockage à une quatrième piste conductrice de la cellule, et dans lequel, dans chaque matrice, les cellules élémentaires d'une même colonne de la matrice partagent une même quatrième 10 piste conductrice. Selon un mode de réalisation : dans chaque cellule élémentaire, la cellule de stockage comprend en outre un deuxième noeud de stockage d'un bit de donnée complémentaire du bit stocké sur le premier noeud 15 de stockage ; chaque cellule élémentaire comprend un deuxième port d'accès en lecture comportant un cinquième transistor relié par sa grille au deuxième noeud de stockage de la cellule, un sixième transistor monté en série avec le cinquième transistor 20 entre le premier noeud d'application d'un potentiel de référence de la cellule et une cinquième piste conductrice de la cellule ; chaque cellule élémentaire comprend un deuxième port d'accès en lecture et écriture comprenant un septième transistor reliant le deuxième noeud de stockage de la cellule à la 25 cinquième piste conductrice de la cellule, la grille du sixième transistor étant reliée à la deuxième piste conductrice de la cellule et la grille du septième transistor étant reliée à la troisième piste conductrice de la cellule ; et les cellules élémentaires ayant les mêmes coordonnées 30 dans les différentes matrices partagent une même cinquième piste conductrice. Selon un mode de réalisation, le deuxième port d'accès en lecture et écriture de chaque cellule élémentaire comprend en outre un huitième transistor reliant le deuxième noeud de 35 stockage de la cellule à une sixième piste conductrice de la B16065 - DD17956 6 cellule, et dans lequel, dans chaque matrice, les cellules élémentaires d'une même colonne de la matrice partagent une même sixième piste conductrice. Selon un mode de réalisation, dans chaque cellule 5 élémentaire, la cellule de stockage comprend deux inverseurs montés en antiparallèle. Selon un mode de réalisation, les différentes matrices sont formées respectivement dans une pluralité de niveaux semiconducteurs superposés d'un circuit intégré. 10 Selon un mode de réalisation, dans chaque matrice, les cellules élémentaires d'une même rangée ont leurs premiers noeuds connectés à une même piste conductrice d'application d'un potentiel de référence, les cellules élémentaires de rangées distinctes ayant leurs premiers noeuds connectés à des pistes 15 conductrices d'application d'un potentiel de référence distinctes, et les cellules élémentaires de matrices distinctes ayant leurs premiers noeuds connectés à des pistes conductrices d'application d'un potentiel de référence distinctes. Selon un mode de réalisation, le circuit mémoire 20 comprend en outre, pour chaque première piste conductrice, une cellule élémentaire de précharge comprenant un transistor reliant la première piste conductrice à un noeud d'application d'un potentiel d'alimentation haut du circuit. Selon un mode de réalisation, le circuit mémoire 25 comprend en outre, pour chaque première piste conductrice, un circuit logique élémentaire connecté à la première piste conductrice. Selon un mode de réalisation, les circuits logiques élémentaires sont réalisés en technologie CMOS ou en technologie 30 ReRAM. Selon un mode de réalisation, le circuit mémoire comprend en outre un circuit de contrôle adapté à appliquer simultanément : sur la deuxième piste conductrice d'une première 35 rangée d'une première matrice du circuit mémoire, un signal de B16065 - DD17956 7 commande à l'état passant des deuxièmes transistors des cellules de la première rangée ; et sur la troisième piste conductrice d'une deuxième rangée d'une deuxième matrice du circuit mémoire, les cellules 5 de la deuxième rangée étant connectées aux mêmes premières pistes conductrices que les cellules de la première rangée, un signal de commande à l'état passant des troisièmes transistors des cellules de la deuxième rangée. Brève description des dessins 10 Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la figure 1, précédemment décrite, est un schéma 15 électrique d'un exemple d'une cellule élémentaire d'un circuit mémoire ; la figure 2 est un schéma électrique d'un exemple d'une cellule élémentaire d'un circuit mémoire selon un mode de réalisation ; 20 la figure 3 est un schéma simplifié d'un exemple d'un circuit mémoire selon un mode de réalisation ; la figure 4 illustre une variante de réalisation d'un circuit mémoire selon un mode de réalisation ; la figure 5 est un schéma électrique d'un 25 d'une cellule de précharge d'un circuit mémoire selon un exemple mode de réalisation ; et la figure 6 est un schéma simplifié d'une autre variante d'un circuit mémoire selon un mode de réalisation. Description détaillée 30 De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. Par souci de clarté, seuls les éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, la réalisation des circuits périphériques 35 d'entrée/sortie et/ou de contrôle des circuits mémoires décrits B16065 - DD17956 8 n'a pas été détaillée, la réalisation de tels circuits étant à la portée de l'homme du métier à partir des indications de la présente description. Dans la présente description, les références à des signaux de niveau haut et bas doivent être 5 interprétées de façon relative, comme correspondant à deux états distincts des signaux binaires traités par les circuits décrits. A titre d'exemple, un potentiel de niveau haut correspond à un potentiel de l'ordre d'un potentiel d'alimentation haut VDD des circuits décrits (par exemple égal à VDD à 10% près ou à VDD à 10 0,3 V près), et un potentiel de niveau bas correspond à un potentiel de l'ordre d'un potentiel d'alimentation bas GND des circuits décrits (par exemple égal à GND à 10% près ou à VDD à 0,3 V près). Dans la présente description, on utilise le terme "connecté" pour désigner une liaison électrique directe, sans 15 composant électronique intermédiaire, par exemple au moyen d'une ou plusieurs pistes conductrices, et le terme "couplé" ou le terme "relié", pour désigner une liaison qui peut être directe (signifiant alors "connecté") ou qui peut être réalisée par l'intermédiaire d'un ou plusieurs composants. 20 La figure 2 est un schéma électrique d'un exemple d'une cellule élémentaire 20 d'un circuit mémoire. La cellule élémentaire 20 de la figure 2 est une cellule à douze transistors. Elle comprend des éléments en commun avec la cellule 10 de la figure 1. En particulier, la 25 cellule 20 de la figure 2 comprend une cellule de stockage SRAM 12 à quatre transistors, identique ou similaire à la cellule 12 de la figure 1, et deux ports d'accès en lecture RPT et RPF à deux transistors chacun. La cellule 20 de la figure 2 comprend en outre deux ports d'accès en lecture/écriture RWPT et RWPF à 30 deux transistors chacun. Plus particulièrement, le port d'accès en lecture/écriture RWPT comprend un transistor Tl reliant, par ses noeuds de conduction, le noeud BLTI à une piste conductrice d'accès HBLT, et un transistor 17 reliant, par ses noeuds de 35 conduction, le noeud BLTI à une piste conductrice d'accès VBLT. B16065 - DD17956 9 Les grilles des transistors Tl et 17 sont reliées à une piste conductrice de contrôle WWL. Le port d'accès en lecture RPT comprend deux transistors 12 et 13 montés en série, via leurs noeuds de conduction, entre un noeud GND d'application d'un 5 potentiel de référence de la cellule, par exemple la masse ou un potentiel d'alimentation bas du circuit, et la piste conductrice d'accès VBLT. Le transistor 12 est situé côté noeud GND et a sa grille reliée au noeud BLTI, et le transistor 13 est situé côté piste VBLT et a sa grille reliée à une piste conductrice de 10 contrôle RWL. Dans l'exemple représenté, le transistor Tl a un premier noeud de conduction connecté au noeud BLTI et un deuxième noeud de conduction connecté à la piste HBLT, le transistor 12 a un premier noeud de conduction connecté au noeud 15 GND et un deuxième noeud de conduction connecté à un premier noeud de conduction du transistor 13, le deuxième noeud de conduction du transistor 13 étant connecté à la piste VBLT, et le transistor 17 a un premier noeud de conduction connecté au noeud BLTI et un deuxième noeud de conduction connecté à la 20 piste VBLT. De plus, dans cet exemple, les grilles des transistors Tl, 12, 13 et 17 sont connectées respectivement à la piste WWL, au noeud BLTI, à la piste RWL et à la piste WWL. Le port d'accès en lecture/écriture RWPF comprend quant à lui un transistor 14 reliant, par ses noeuds de 25 conduction, le noeud BLFI à une piste conductrice d'accès HBLF, et un transistor 18 reliant, par ses noeuds de conduction, le noeud BLFI à une piste conductrice d'accès VBLF. Les grilles des transistors 14 et 18 sont reliées à la piste conductrice de contrôle WWL. Le port d'accès en lecture RPF comprend deux 30 transistors 15 et 16 montés en série, via leurs noeuds de conduction, entre un noeud GND d'application d'un potentiel de référence de la cellule, par exemple la masse, et la piste conductrice d'accès VBLF. Le transistor 15 est situé côté noeud GND et a sa grille reliée au noeud BLFI, et le transistor 16 est B16065 - DD17956 10 situé côté piste VBLF et a sa grille reliée à la piste conductrice de contrôle RWL. Dans l'exemple représenté, le transistor 14 a un premier noeud de conduction connecté au noeud BLFI et un 5 deuxième noeud de conduction connecté à la piste HBLF, le transistor 15 a un premier noeud de conduction connecté au noeud GND et un deuxième noeud de conduction connecté à un premier noeud de conduction du transistor 16, le deuxième noeud de conduction du transistor 16 étant connecté à la piste VBLT, et 10 le transistor 18 a un premier noeud de conduction connecté au noeud BLFI et un deuxième noeud de conduction connecté à la piste VBLF. De plus, dans cet exemple, les grilles des transistors 14, 15, 16 et 18 sont connectées respectivement à la piste WWL, au noeud BLFI, à la piste RWL et à la piste WWL. 15 Dans l'exemple représenté, les transistors Tl, 12, 13, 14, 15, 16, 17 et 18 sont des transistors MOS à canal N, les noeuds de conduction des transistors étant leurs noeuds de source et de drain. La figure 3 est un schéma simplifié d'un exemple d'un 20 circuit mémoire selon un mode de réalisation. Le circuit mémoire de la figure 3 comprend une pluralité de cellules élémentaires 20 du type décrit en relation avec la figure 2, identiques ou similaires, agencées en K matrices M1, MK de plusieurs cellules chacune, où K est un entier supérieur ou égal à 2. Dans 25 cet exemple, les différentes matrices du circuit mémoire sont de mêmes dimensions et comprennent chacune plusieurs rangées et plusieurs colonnes de cellules élémentaires 20. La figure 3 illustre un exemple de réalisation préférentiel dans lequel les différentes matrices M1, MK du 30 circuit mémoire sont superposées. A titre d'exemple, les K matrices M1, ..., MK sont formées respectivement dans K niveaux semiconducteurs superposés d'un circuit intégré 3D, c'est-à-dire un circuit intégré comprenant une pluralité de niveaux semiconducteurs superposés interconnectés par des vias 35 verticaux, par exemple un circuit intégré monolithique 3D B16065 - DD17956 11 réalisé selon la technologie d'intégration 3D CoolCubeTM développée par le CEA Leti (par exemple décrite dans l'article de P. Batude et al. intitulé "3D sequential integration opportunities and technology optimization", IEEE International 5 Interconnect Technology Conference, 2014, pages 373-376). Les modes de réalisation décrits ne se limitent toutefois pas à cet agencement particulier des matrices M1, MK. Dans chaque matrice Mi, avec i entier allant de 1 à K, les cellules d'une même rangée de la matrice sont 10 interconnectées via leurs pistes conductrices WWL, respectivement RWL, et les cellules d'une même colonne de la matrice sont interconnectées via leurs pistes conductrices HBLT, respectivement HBLF. Autrement dit, les cellules d'une même rangée de la matrice Mi partagent une même piste conductrice WWL 15 et une même piste conductrice RWL, et les cellules d'une même colonne de la matrice Mi partagent une même piste conductrice HBLT et une même piste conductrice HBLF. Les cellules de rangées distinctes d'une même matrice Mi sont quant à elles connectées à des pistes conductrices WWL, respectivement RWL, distinctes, et 20 les cellules de colonnes distinctes d'une même matrice Mi sont connectées à des pistes conductrices HBLT, respectivement HBLF, distinctes. De plus, les cellules de matrices distinctes sont connectées à des pistes conductrices WWL, respectivement RWL, respectivement HBLT, respectivement HBLF, distinctes. 25 Dans l'exemple de la figure 3, les cellules élémentaires 20 ayant les mêmes coordonnées (c'est-à-dire le même indice de rangée et le même indice de colonne) dans les différentes matrices Mi, sont interconnectées via leurs pistes conductrices VBLT, respectivement VBLF. Autrement dit, les 30 cellules ayant les mêmes coordonnées dans les différentes matrices Mi partagent une même piste conductrice VBLT et une même piste conductrice VBLF. Dans chaque matrice Mi, les différentes cellules de la matrice sont quant à elles connectées à des pistes conductrices VBLT, respectivement VBLF, distinctes. B16065 - DD17956 12 Pour réaliser une opération de lecture d'une cellule élémentaire 20 du circuit mémoire, les pistes conductrices VBLT et VBLF de la cellule sont préchargées à un potentiel de niveau haut, c'est à dire à un potentiel positif par rapport au 5 potentiel de référence du noeud GND, puis laissées flottantes. Les transistors 13 et 16 de la cellule sont ensuite rendus passants par application d'un potentiel de niveau haut sur la piste conductrice RWL de la cellule. Les transistors Tl, 17, 14 et 18 sont quant à eux maintenus bloqués par application d'un 10 potentiel de niveau bas sur la piste conductrice WWL de la cellule. Après l'activation des transistors 13 et 16, la piste conductrice VBLT se décharge si le potentiel du noeud BLTI est à un niveau haut (transistor 12 passant), et reste sensiblement à son niveau de précharge si le potentiel du noeud BLTI est à un 15 niveau bas (transistor 12 bloqué). De façon similaire, la piste conductrice VBLF se décharge si le potentiel du noeud BLFI est à un niveau haut (transistor 15 passant), et reste sensiblement à son niveau de précharge si le potentiel du noeud BLFI est à un niveau bas (transistor 15 bloqué). La lecture du potentiel de la 20 piste VBLT et/ou de la piste VBLF via un circuit de lecture non représenté, permet de déterminer la valeur du bit de donnée stocké dans la cellule élémentaire. Pour réaliser une opération d'écriture d'une cellule élémentaire 20 de la mémoire, un potentiel de niveau haut est 25 appliqué sur la piste conductrice VBLT, et un potentiel de niveau bas est appliqué sur la piste conductrice VBLF, ou inversement selon la valeur du bit de donnée à écrire. Les pistes conductrices HBLT et HBLF peuvent quant à elles être maintenues à un potentiel de niveau haut. Les transistors Tl, 30 17, 14 et 18 de la cellule sont ensuite rendus passants par application d'un signal de niveau haut sur la piste conductrice WWL de la cellule. Les niveaux de potentiel appliqués sur les pistes conductrices VBLT d'une part, et VBLF d'autre part, se trouvent alors mémorisés respectivement sur les noeuds de B16065 - DD17956 13 stockage BLTI et BLFI, jusqu'à la prochaine opération d'écriture. De façon alternative, les opérations de lecture ou d'écriture peuvent être mises en oeuvre par l'intermédiaire des 5 pistes conductrices HBLT et HBLF, sans passer par les pistes conductrice VBLT et VBLF. Le circuit mémoire de la figure 3 permet en outre de réaliser aisément des opérations de transfert de données entre des matrices distinctes du circuit. 10 A titre d'exemple, le circuit mémoire de la figure 3 permet de réaliser une opération de copie ou transfert du contenu d'une rangée d'une matrice Mi de la mémoire, appelée ici rangée source, dans une rangée de même indice d'une matrice Mi de la mémoire, appelée ici rangée destination, où j est un 15 entier compris dans la plage allant de 1 à K, avec i différent de j. Pour réaliser une telle opération de transfert, les pistes conductrices VBLT et VBLF des cellules des rangées source et destination sont préchargées à un potentiel de niveau haut, 20 puis laissées flottantes. Les transistors 13 et 16 des cellules de la rangée source sont ensuite rendus passant par application d'un potentiel de niveau haut sur la piste conductrice RWL de la rangée. Les transistors Tl, 17, 14 et 18 des cellules de la rangée source sont quant à eux maintenus bloqués par application 25 d'un potentiel de niveau bas sur la piste conductrice WWL de la rangée. De plus, les transistors Tl, 17, 14 et 18 des cellules de la rangée destination sont rendus passants par application d'un potentiel de niveau haut sur la piste conductrice WWL de la rangée. Les transistors 13 et 16 des cellules de la rangée 30 destination sont quant à eux maintenus bloqués par application d'un potentiel de niveau bas sur la piste conductrice RWL de la rangée. Pendant l'opération de transfert, les pistes conductrices HBLT et HBLF des cellules de la rangée destination sont maintenues à un potentiel de niveau haut. B16065 - DD17956 14 A titre d'exemple, pendant l'opération de transfert, les pistes conductrices RWL et WWL des autres rangées de la matrice source Mi et les pistes conductrices RWL et WWL des autres rangées de la matrice destination Mi sont maintenues à un 5 potentiel de niveau bas. Les pistes conductrices HBLT et HBLF des cellules de la rangée source peuvent quant à elles être maintenues à un potentiel de niveau haut. Le cas échéant, les pistes conductrices RWL et WWL des rangées des autres matrices du circuit mémoire peuvent être maintenues à un potentiel de 10 niveau bas, et les pistes conductrices HBLT et HBLF des cellules des autres matrices du circuit mémoire peuvent quant à elles être maintenues à un potentiel de niveau haut. Pour chaque cellule de la rangée source, la piste conductrice conductrice VBLT connectée à la cellule se décharge 15 si le potentiel du noeud BLTI est à un niveau haut (transistor 12 passant), et reste sensiblement à son niveau de précharge si le potentiel du noeud BLTI est à un niveau bas (transistor 12 bloqué). De façon similaire, la piste conductrice VBLF connectée à la cellule se décharge si le potentiel du noeud BLFI est à un 20 niveau haut (transistor 15 passant), et reste sensiblement à son niveau de précharge si le potentiel du noeud BLFI est à un niveau bas (transistor 15 bloqué). Dans la cellule correspondante de la rangée destination, c'est-à-dire dans la cellule de la rangée destination connectée aux mêmes pistes 25 conductrices VBLT et VBLF, les transistors 17 et 18 étant passants, les niveaux de potentiel appliqués sur les pistes conductrices VBLT et VBLF sont mémorisés respectivement sur les noeuds de stockage BLTI et BLFI de la cellule. Ainsi, le contenu de chaque cellule de la rangée source est recopié dans la 30 cellule correspondante de la rangée destination. Le maintien à un même potentiel de niveau haut des pistes conductrices HBLT et HBLF de chaque cellule de la rangée destination a pour effet que la mise à l'état passant des transistors Tl et 14 ne perturbe pas la copie des données de la rangée source dans la rangée 35 destination. B16065 - DD17956 15 On notera que de façon similaire, le contenu d'une rangée source peut être copié simultanément dans plusieurs rangées destination de matrices distinctes du circuit mémoire, partageant les mêmes pistes conductrices VBLT et VBLF. En outre, 5 plusieurs rangées source d'indices distincts, appartenant à une même matrice source ou à des matrices sources distinctes, peuvent être copiées simultanément dans des rangées destination correspondantes d'une même matrice destination ou de plusieurs matrices destination. 10 Ainsi, un circuit mémoire du type décrit en relation avec la figure 3 permet de réaliser des opérations de transfert direct de données entres des matrices Mi distinctes du circuit, sans passer par des circuits périphérique d'entrée/sortie du circuit. 15 Le circuit mémoire de la figure 3 permet en outre de réaliser aisément des opérations de calcul entre des données appartenant à des matrices distinctes du circuit. A titre d'exemple, le circuit mémoire de la figure 3 permet de réaliser une opération de calcul logique entre le 20 contenu d'une rangée d'une première matrice Mi, appelée ici première rangée opérande, et le contenu d'une rangée de même indice d'une deuxième matrice Mi, (avec i' entier allant de 1 à K et i' différent de i), appelée ici deuxième rangée opérande, et d'écrire le résultat de l'opération dans une rangée de même 25 indice d'une troisième matrice Mj, appelée ici rangée destination. Pour réaliser une telle opération de calcul, le circuit mémoire est par exemple commandé de façon similaire à ce qui a été décrit ci-dessus pour la mise en oeuvre d'une 30 opération de copie du contenu d'une rangée source dans une rangée destination, à ceci près que, cette fois, deux rangées sources correspondant respectivement aux première et deuxième rangées opérandes sont activées simultanément en lecture par application d'un potentiel de niveau haut sur leurs pistes 35 conductrices RWL respectives. B16065 - DD17956 16 Ainsi, un circuit mémoire du type décrit en relation avec la figure 3 permet de réaliser des opérations de calcul ayant pour opérandes des données mémorisées dans le circuit, et de réécrire directement le résultat des opérations dans le 5 circuit sans passer par des circuits périphérique d'entrée/sortie du circuit. Le circuit mémoire peut comporter un circuit de contrôle, non représenté, adapté à mettre en oeuvre les diverses opérations décrites ci-dessus. 10 La figure 4 illustre une variante de réalisation d'un circuit mémoire du type décrit en relation avec les figures 2 et 3. Sur la figure 4, une unique cellule élémentaire 20 du circuit a été représentée. La cellule 20 de la figure 4 comprend les mêmes éléments que la cellule 20 de la figure 2, agencés 15 sensiblement de la même manière. Le circuit mémoire de la figure 4 diffère du circuit mémoire de la figure 3 en ce que, dans l'exemple de la figure 4, le noeud de conduction du transistor 12 opposé au transistor 13 et le noeud de conduction du transistor 15 opposé au transistor 16 sont connectés non pas au 20 noeud de référence GND directement, mais à une piste conductrice VGND, ou masse virtuelle. Dans cet exemple, dans chaque matrice Mi du circuit mémoire, les cellules d'une même colonne de la matrice sont interconnectées via leurs pistes conductrices VGND. Autrement 25 dit, les cellules d'une même colonne de la matrice Mi partagent une même piste conductrice VGND. Les cellules de colonnes distinctes d'une même matrice Mi sont quant à elles connectées à des pistes conductrices VGND distinctes. De plus, les cellules de matrices distinctes du circuit mémoire sont connectées à des 30 pistes conductrices VGND distinctes. Le circuit mémoire de la figure 4 permet de réaliser sensiblement les mêmes opérations que ce qui a été décrit précédemment en relation avec la figure 3. Pour cela, dans chaque colonne de chaque matrice Mi du circuit mémoire, la piste 35 conductrice VGND de la colonne est maintenue à un potentiel de B16065 - DD17956 17 niveau bas, par exemple au potentiel du noeud de référence GND (non visible sur la figure 4) du circuit. Le circuit mémoire de la figure 4 permet en outre de de réaliser une opération de copie partielle d'une rangée source 5 d'une matrice Mi vers une rangée destination d'une matrice M. L'opération de copie partielle est similaire à l'opération de copie complète décrite en relation avec la figure 3, à ceci près que, dans l'exemple de la figure 4, les pistes conductrices VGND des cellules de la rangée source dont on ne souhaite pas copier 10 le contenu dans la rangée destination sont maintenues à un potentiel de niveau haut. Ceci permet, pour chacune de ces cellules, et quelle que soit la valeur du bit stocké dans la cellule, d'empêcher la décharge des pistes conductrices VBLT et VBLF de la cellule, qui restent ainsi toutes deux à un état 15 haut. Ceci permet de ne pas écraser la valeur stockée dans la cellule correspondante de la rangée destination. En effet, pour modifier la valeur mémorisée dans une cellule de la rangée destination, il convient que les niveaux de potentiel appliqués sur les noeuds BLTI et BLFI de la cellule soient différents. 20 De façon similaire, le circuit de la figure 4 permet de réaliser une opération de calcul logique entre le contenu d'une portion d'une première rangée opérande d'une matrice Mi et le contenu d'une portion correspondante d'une deuxième rangée opérande d'une matrice MiT, et d'écrire le résultat de 25 l'opération dans une portion correspondante d'une rangée destination d'une matrice M. On notera par ailleurs que dans le circuit mémoire de la figure 4, les pistes conductrices VGND des cellules non concernées par les opérations mises en oeuvre dans le circuit 30 peuvent être maintenues à un potentiel de niveau haut, ce qui permet de limiter les courants de fuite à travers les différents transistors de ces cellules. A titre de variante, les cellules élémentaires 20 ayant les mêmes coordonnées dans les différentes matrices Mi, 35 sont interconnectées via leurs pistes conductrices VGND. B16065 - DD17956 18 Autrement dit, les cellules ayant les mêmes coordonnées dans les différentes matrices Mi partagent une même piste conductrice VGND. Dans chaque matrice Mi, les différentes cellules de la matrice sont quant à elles connectées à des pistes conductrices 5 VGND distinctes. La figure 5 est un schéma électrique d'un exemple d'une cellule de précharge 50 d'un circuit mémoire selon un mode de réalisation. On considère ici un circuit mémoire du type décrit en 10 relation avec les figures 3 ou 4. Pour chaque chaine de cellules élémentaires 20 interconnectées par une même piste conductrice VBLF et par une même piste conductrice VBLT, une cellule élémentaire de précharge 50 connectée aux pistes conductrices VBLT et VBLF de la chaine peut être prévue. A titre d'exemple, 15 les cellules élémentaires de précharge 50 sont disposées selon une matrice de mêmes dimensions (même nombre de rangées et de colonnes) que les matrices Mi du circuit mémoire. Dans le cas d'une implémentation 3D telle que représentée en figure 3, la matrice de cellules élémentaires de précharge est par exemple 20 réalisée dans un niveau semiconducteur différent des niveaux semiconducteurs dans lesquels sont réalisées les différentes matrices Mi du circuit mémoire. Sur la figure 5, une unique cellule de précharge 50 a été représentée. La cellule 50 comprend deux transistors 111 et 25 112 reliant respectivement, par leurs noeuds de conduction, la piste conductrice VBLT à un noeud ou rail VDD d'application d'un potentiel d'alimentation haut du circuit, et la piste au noeud VDD. Plus particulièrement, le conductrice VBLF transistor 111 a 30 exemple connecté, conduction relié, transistor 112 a exemple connecté, conduction relié, un premier noeud de à la piste VBLT et par exemple connecté, un premier noeud de à la piste VBLF et conduction relié, par un deuxième noeud de au noeud VDD, et le conduction relié, par un deuxième noeud de par exemple connecté, au noeud VDD. Les 35 grilles des transistors 111 et 112 sont connectées à une même B16065 - DD17956 19 piste conductrice de commande PCH de la cellule. La cellule 50 de la figure 5 comprend en outre un transistor 113 reliant, par ses noeuds de conduction, la piste VBLT à la piste VBLF. Plus particulièrement, le transistor 113 a un premier noeud de 5 conduction relié, par exemple connecté, à la piste VBLT, et un deuxième noeud de conduction relié, par exemple connecté, à la piste VBLF. La grille du transistor 113 est connectée à la piste conductrice de commande PCH de la cellule. Dans l'exemple représenté, les transistors 111, 112 et 113 sont des transistors 10 MOS à canal N. La cellule 50 permet de précharger les pistes conductrices VBLT et VBLF à un potentiel de niveau haut (sensiblement égal au potentiel d'alimentation haut appliqué sur le noeud VDD), notamment pour la mise en oeuvre d'opérations de 15 lecture, de calcul ou de copie dans le circuit mémoire. Pour cela, un potentiel de niveau haut est appliqué sur la piste conductrice PCH, de façon à rendre passant les transistors 111, 112 et 113. Les pistes VBLT et VBLF se chargent alors à un potentiel sensiblement égal à celui du noeud VDD. Le transistor 20 113 (optionnel) permet d'équilibrer la charge des pistes VBLT et VBLF. Une fois la précharge terminée, l'opération de lecture, de calcul ou de copie proprement dite peut être mise en oeuvre. La figure 6 est un schéma simplifié d'une autre variante d'un circuit mémoire selon un mode de réalisation. 25 On considère ici un circuit mémoire du type décrit en relation avec la figure 3 ou 4. Pour chaque chaine de cellules élémentaires 20 interconnectées par une même piste conductrice VBLF et par une même piste conductrice VBLT, le circuit mémoire comprend en outre un circuit logique élémentaire 60 comportant 30 une ou plusieurs portes logiques (non détaillées sur la figure), connecté au pistes conductrices VBLT et VBLF de la chaine. Chaque circuit logique élémentaire 60 est par exemple un circuit logique identique ou similaire au circuit logique élémentaire 500 décrit en relation avec les figures 5, 6 et 7 de la demande 35 de brevet européen N°17172088.1 susmentionnée, dont le contenu B16065 - DD17956 20 est considéré comme faisant partie intégrante de la présente description. Un tel circuit logique permet notamment de réaliser des opérations de calcul supplémentaires, et notamment des opérations arithmétiques, ayant pour opérandes des données 5 stockées dans la mémoire. A titre d'exemple, les circuits logiques élémentaires 60 sont disposés selon une matrice de mêmes dimensions (même nombre de rangées et de colonnes) que les matrices Mi du circuit mémoire. Dans le cas d'une implémentation 3D telle que représentée en figure 3, la matrice de circuits 10 logiques élémentaires est par exemple réalisée dans un niveau semiconducteur différent des niveaux semiconducteurs dans lesquels sont réalisées les différentes matrices Mi du circuit mémoire. Plus généralement, dans un circuit mémoire du type 15 décrit en relation avec la figure 3, un ou plusieurs étages ou niveaux fonctionnels supplémentaires peuvent être prévus, ce ou ces étages supplémentaires pouvant être réalisés dans la même technologie que les étages dans lesquels sont formés les matrices Mi du circuit mémoire, par exemple en technologie CMOS, 20 ou dans une autre technologie, par exemple en technologie ReRAM (de l'anglais resistive random access memory), c'est-à-dire comprenant des cellules à résistance programmable non volatiles. Des modes de réalisation particuliers ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de 25 l'art. En particulier, on notera que bien que, dans les exemples représentés, les transistors de contrôle des cellules élémentaires 20 (les transistors Tl, 12, 13, 14, 15, 16, 17 et 18) sont des transistors MOS à canal N, les modes de réalisation décrits ne se limitent pas à ce cas particulier. A titre de 30 variante, tous ou certains des transistors de contrôle peuvent être remplacés par des transistors MOS à canal P. L'homme du métier saura alors adapter les signaux de commande appliqués aux cellules pour obtenir le fonctionnement recherché. Par ailleurs, on notera que dans les exemples décrits 35 ci-dessus, les pistes conductrices HBLT et HBLF et les B16065 - DD17956 21 transistors Tl et 14 des cellules élémentaires 20 permettent de mettre en oeuvre des opérations de lecture et/ou d'écriture directement dans la matrice Mi correspondante, sans passer par les pistes conductrices VBLT et VBLF. Pour certaines 5 applications, les pistes conductrices HBLT et HBLF et les transistors Tl et 14 peuvent toutefois être omis. De plus, dans les exemples décrits ci-dessus, les cellules élémentaires 20 sont des cellules de type différentiel, c'est-à-dire comportant deux ports d'accès en lecture RPT et RPF 10 et deux ports d'accès en lecture/écriture RWPT et RWPF, permettant d'accéder en parallèle à deux noeud de stockage complémentaires BLTI et BLFI de la cellule. L'homme du métier saura toutefois adapter les modes de réalisation décrits à des cellules non différentielles, c'est-à-dire comportant un unique 15 noeud de stockage, un unique port d'accès en lecture, et un unique port d'accès en lecture/écriture. REVENDICATIONS1. Circuit mémoire comprenant une pluralité de cellules élémentaires (20) comprenant chacune : une cellule de stockage (12) comprenant un premier noeud de stockage (BLTI) d'un bit de donnée ; un premier port d'accès en lecture (RPT) comportant un premier transistor (12) relié par sa grille au premier noeud de stockage (BLTI), et un deuxième transistor (13) monté en série avec le premier transistor (12) entre un premier noeud (GND) d'application d'un potentiel de référence de la cellule et une première piste conductrice (VBLT) de la cellule ; et un premier port d'accès en lecture et écriture (RWPT) comportant un troisième transistor (17) reliant le premier noeud de stockage (BLTI) de la cellule à la première piste conductrice (VBLT) de la cellule, la grille du deuxième transistor (13) étant reliée à une deuxième piste conductrice (RWL) de la cellule et la grille du troisième transistor (17) étant reliée à une troisième piste conductrice (WWL) de la cellule, dans lequel les cellules élémentaires (20) sont agencées en une pluralité de matrices (Mi) comportant chacune 20 plusieurs rangées et plusieurs colonnes, et dans lequel : dans chaque matrice (Mi), les cellules élémentaires (20) d'une même rangée de la matrice partagent une même deuxième piste conductrice (RWL) et une même troisième piste conductrice (WWL) ; et 25 les cellules élémentaires (20) ayant les mêmes coordonnées dans les différentes matrices (Mi) partagent une même première piste conductrice (VBLT). 2. Circuit mémoire selon la revendication 1, dans lequel le premier port d'accès en lecture et écriture (RWPT) de 30 chaque cellule élémentaire (20) comprend en outre un quatrième transistor (Tl) reliant le premier noeud de stockage (BLTI) à une quatrième piste conductrice (HBLT) de la cellule, et dans lequel, dans chaque matrice (Mi), les cellules élémentaires (20) B16065 - DD17956 23 d'une même colonne de la matrice partagent une même quatrième piste conductrice (HBLT). 3. Circuit mémoire selon la revendication 1 ou 2, dans lequel : 5 dans chaque cellule élémentaire (20), la cellule de stockage (12) comprend en outre un deuxième noeud de stockage (BLFI) d'un bit de donnée complémentaire du bit stocké sur le premier noeud de stockage (BLFI) ; chaque cellule élémentaire (20) comprend un deuxième 10 port d'accès en lecture (RPF) comportant un cinquième transistor (15) relié par sa grille au deuxième noeud de stockage (BLFI) de la cellule, un sixième transistor (16) monté en série avec le cinquième transistor (15) entre le premier noeud (GND) d'application d'un potentiel de référence de la cellule et une 15 cinquième piste conductrice (VBLF) de la cellule ; chaque cellule élémentaire (20) comprend un deuxième port d'accès en lecture et écriture (RWPF) comprenant un septième transistor (18) reliant le deuxième noeud de stockage (BLFI) de la cellule à la cinquième piste conductrice (VBLF) de la cellule, la grille du sixième transistor (16) étant reliée à la deuxième piste conductrice (RWL) de la cellule et la grille du septième transistor (18) étant reliée à la troisième piste conductrice (WWL) de la cellule ; et les cellules élémentaires (20) ayant les mêmes 25 coordonnées dans les différentes matrices (Mi) partagent une même cinquième piste conductrice (VBLF). 4. Circuit mémoire selon la revendication 3, dans lequel le deuxième port d'accès en lecture et écriture (RWPF) de chaque cellule élémentaire (20) comprend en outre un huitième 30 transistor (14) reliant le deuxième noeud de stockage (BLFI) de la cellule à une sixième piste conductrice (HBLF) de la cellule, et dans lequel, dans chaque matrice (Mi), les cellules élémentaires (20) d'une même colonne de la matrice partagent une même sixième piste conductrice (HBLT). B16065 - DD17956 24 5. Circuit mémoire selon l'une quelconque des revendications 1 à 4, dans lequel, dans chaque cellule élémentaire (20), la cellule de stockage (12) comprend deux inverseurs montés en antiparallèle. 5 6. Circuit mémoire selon l'une quelconque des revendications 1 à 5, dans lequel les différentes matrices (Mi) sont formées respectivement dans une pluralité de niveaux semiconducteurs superposés d'un circuit intégré. 7. Circuit mémoire selon l'une quelconque des 10 revendications 1 à 6, dans lequel, dans chaque matrice (Mi), les cellules élémentaires (20) d'une même rangée ont leurs premiers noeuds (GND) connectés à une même piste conductrice (VGND) d'application d'un potentiel de référence, les cellules élémentaires (20) de rangées distinctes ayant leurs premiers 15 noeuds (GND) connectés à des pistes conductrices (VGND) d'application d'un potentiel de référence distinctes, et les cellules élémentaires (20) de matrices (Mi) distinctes ayant leurs premiers noeuds (GND) connectés à des pistes conductrices (VGND) d'application d'un potentiel de référence distinctes. 20 8. Circuit mémoire selon l'une quelconque des revendications 1 à 7, comprenant en outre, pour chaque première piste conductrice (VBLT), une cellule élémentaire de précharge (50) comprenant un transistor (111) reliant la première piste conductrice (VBLT) à un noeud (VDD) d'application d'un potentiel d'alimentation haut du circuit. 9. Circuit mémoire selon l'une quelconque des revendications 1 à 8, comprenant en outre, pour chaque première piste conductrice (VBLT), un circuit logique élémentaire (60) connecté à la première piste conductrice (VBLT). 10. Circuit mémoire selon la revendication 9, dans lequel les circuits logiques élémentaires (60) sont réalisés en technologie CMOS ou en technologie ReRAM. 11. Circuit mémoire selon l'une quelconque des revendications 1 à 10, comprenant en outre un circuit de 35 contrôle adapté à appliquer simultanément : B16065 - DD17956 25 sur la deuxième piste conductrice (RWL) d'une première rangée d'une première matrice (Mi) du circuit mémoire, un signal de commande à l'état passant des deuxièmes transistors (13) des cellules de la première rangée ; et 5 sur la troisième piste conductrice (WWL) d'une deuxième rangée d'une deuxième matrice (Mi) du circuit mémoire, les cellules de la deuxième rangée étant connectées aux mêmes premières pistes conductrices (VBLT) que les cellules de la première rangée, un signal de commande à l'état passant des 10 troisièmes transistors (17) des cellules de la deuxième rangée.