FR 3075420 A1 20190621 FR 1701333 A 20171220 SYSTEME ET PROCEDE DE DEMARRAGE SECURISE D'UN PROCESSEUR La presente invention concerne Ia reinitialisation d'un processeur. Plus particulierement, l'invention est relative a Ia securisation du programme de reinitialisation utilise lors du demarrage du processeur. Comme representO sur Ia figure 1, de maniere classique, un processeur 10 entre dans une procedure de reinitialisation lors de Ia reception d'un signal de reinitialisation Sr produit par un module de controle 5, par exemple lors de Ia mise sous tension de Ia carte electronique comportant le processeur 10. Pour Ia reinitialisation, le processeur 10 accede a l'espace de stockage non volatil 20 pour charger un programme de reinitialisation L1, denomme programme de « boot » en anglais. L'espace de stockage non volatil 20 comporte une interface 22 reliee a une interface conjuguee 12 du processeur 10 via un bus 15. Le processeur une fois reinitialise peut ensuite charger d'autres programmes du type systeme d'exploitation ou applicatif. Cette procedure de reinitialisation presente le risque que le programme de reinitialisation soit corrompu. Par exemple, et dans un cas extreme, un virus informatique est integre dans le programme de reinitialisation qui est memorise en usine dans l'espace de stockage non volatil. II n'est alors plus possible de verifier l'integrite du programme de reinitialisation qu'utilise le processeur lors d'un redemarrage. Si l'on detecte que le programme de reinitialisation est corrompu, it convient de remplacer l'espace de stockage non volatil. Si Ia carte electronique ne le permet pas, c'est tout le systeme qu'il faut remplacer. Le but de Ia presente invention est donc de resoudre ce probleme. Pour cela l'invention a pour objet un systeme de demarrage securise d'un processeur, le systeme comportant le processeur et le processeur utilisant, lors de sa reinitialisation, un programme de reinitialisation present dans un espace de stockage, caracterise en ce que l'espace de stockage est un espace de stockage volatil, et en ce que le systeme comporte, en outre, un processeur de securite et un espace de stockage securise, le processeur de securite etant configure pour : appliquer au processeur un signal de reinitialisation dont le niveau inhibe la reinitialisation du processeur ; charger un programme de reinitialisation depuis l'espace de stockage securise dans l'espace de stockage volatil, et, une fois le programme de reinitialisation chargé dans l'espace de stockage volatil, modifier le niveau du signal de reinitialisation pour autoriser la reinitialisation du processeur. 2 Suivant des modes particuliers de realisation, le systeme comporte une ou plusieurs des caracteristiques suivantes, prises isolement ou suivant toutes les combinaisons techniquement possibles : - l'espace de stockage volatil comporte : une premiere interface, connectee a une 5 premiere interface du processeur et dediee a la reinitialisation du processeur, et une seconde interface, connectee a une seconde interface du processeur de securite et dediee au chargement du programme de reinitialisation. - l'espace de stockage volatil comporte une unique interface, qui est connectee a Ia fois a une premiere interface du processeur et une seconde interface du processeur de 10 securite, le processeur de securite etant propre, une fois le programme de reinitialisation chargé dans l'espace de stockage volatil, a augmenter une impedance de la seconde interface du processeur de securite pour que le processeur puisse communiquer avec ('unique interface de l'espace de stockage volatil. - Le systeme comporte, en outre, une unite tampon placee en coupure entre 15 ('unique interface de l'espace de stockage volatil et la premiere interface du processeur, le processeur de securite etant configure pour appliquer un signal de commande a ('unite tampon prenant : un premier niveau propre a placer ('unite tampon dans un etat bloquant pour que ('unique interface de l'espace de stockage volatil soit decouplee de la premiere interface du processeur afin de permettre le chargement du programme de reinitialisation 20 dans l'espace de stockage volatil par le processeur de securite ; ou un second niveau propre a placer ('unite tampon dans un etat passant pour que ('interface de l'espace de stockage volatil soit couplee a la premiere interface du processeur pour permettre au processeur d'acceder a l'espace de stockage volatil. - le processeur de securite est configure de maniere a verifier I'integrite du 25 programme de reinitialisation. L'invention a egalement pour objet un procede de demarrage securise d'un processeur mis en oeuvre par un systeme conforme au systeme precedent, comportant les etapes consistant a : inhiber une reinitialisation du processeur au moyen de ('application, par un processeur de securite, d'un signal de reinitialisation place dans un 30 niveau actif ; charger, par le processeur de securite, un programme de reinitialisation depuis un espace de stockage securise vers un espace de stockage volatil ; autoriser Ia reinitialisation du processeur au moyen de ('application, par le processeur de securite, du signal de reinitialisation place dans un niveau inactif ; et reinitialiser le processeur a partir du programme de reinitialisation present dans l'espace de stockage volatil. 3 Suivant des modes particuliers de realisation, le procede comporte une ou plusieurs des caracteristiques suivantes, prises isolement ou suivant toutes les combinaisons techniquement possibles : - le procede comporte une etape supplementaire au cours de laquelle le 5 processeur de securite verifie I'integrite du programme de reinitialisation. - le procede comporte, en outre, les etapes consistant a, lorsque l'espace de stockage volatil comporte une interface multi-mares de connexion a un bus commun : avant le chargement du programme de reinitialisation dans l'espace de stockage volatil, le processeur de securite abaisse une impedance d'une seconde interface de connexion du 10 processeur de securite au bus commun ; et, apres le chargement du programme de reinitialisation dans l'espace de stockage volatil, le processeur de securite augment !Impedance de Ia seconde interface de connexion du processeur de securite au bus commun. - le procede comporte, lorsque le systeme comporte une unite tampon placee en 15 coupure entre une unique interface de l'espace de stockage volatil et Ia premiere interface du processeur, les stapes : avant le chargement du programme de reinitialisation dans I'espace de stockage volatil, d'application, par le processeur de securite, d'un signal de controle ayant un premier niveau pour placer ('unite tampon dans un etat bloquant afin que !'unique interface de I'espace de stockage volatil soit decouplee de Ia premiere 20 interface du processeur et permette le chargement du programme de reinitialisation dans I'espace de stockage volatil par le processeur de securite ; apres le chargement du programme de reinitialisation dans l'espace de stockage volatil, d'application, par le processeur de securite, du signal de contrOle ayant un second niveau pour placer ('unite tampon dans un etat passant afin que !'unique interface de l'espace de stockage volatil 25 soit couplee a Ia premiere interface du processeur et permette au processeur d'acceder l'espace de stockage volatil pour sa reinitialisation. L'invention et ses avantages seront mieux compris a la lecture de Ia description detaillee qui va suivre d'un mode de realisation particulier, donne uniquement a titre d'exemple non limitatif, cette description etant faite en se referant aux dessins annexes 30 sur lesquels : - La figure 1 est une representation schematique d'un systeme selon l'etat de Ia technique comportant un processeur associe a un espace de stockage non volatil memorisant le programme de reinitialisation que le processeur utilise a chaque reinitialisation ; - Ia figure 2 est un premier mode de realisation du systeme selon ('invention ; - Ia figure 3 est un second mode de realisation du systeme selon ('invention ; 4 - Ia figure 4 est un troisierne mode de realisation du systeme selon l'invention ; - la figure 5 est une representation sous forme de blocs du procede mis en oeuvre par les systernes des figures 2 a 4. 5 De maniere generale, l'invention consiste a associer un espace de stockage volatil au processeur a securiser, et a munir le systeme d'un processeur de securite et d'un espace de stockage securise. Le processeur de securite inhibe Ia reinitialisation du processeur le temps de recopier, depuis l'espace de stockage securise vers l'espace de stockage volatil, le 10 programme de reinitialisation que dolt utiliser le processeur a securiser. Avantageusement, le processeur de securite verifie l'integrite du programme de reinitialisation qu'il recopie dans l'espace de stockage volatil. Des que le chargement du programme de reinitialisation est termine, le processeur de securite autorise la reinitialisation du processeur. 15 Lors de sa reinitialisation, le processeur utilise alors le programme de reinitialisation venant d'être chargé dans l'espace de stockage volatil. Un espace de stockage volatil est un espace qui, a cheque mise hors tension, perd les donnees qu'il stocke ou, plus generalement, dont les donnees qu'il stocke sont remplacees par des donnees aleatoires, qui ne sont pas exploitables. Un espace de 20 stockage volatil presente un coup reduit. Le processeur de securite est un processeur de confiance. La maniere de garantir la sarete du processeur de securite et de l'espace de stockage non volatil qui lui est associe est hors du cadre de la presente invention. 25 La figure 2 represente un premier mode de realisation du systeme selon l'invention. Le systeme 100 comporte un processeur 110 a securiser, un espace de stockage volatil 120, un processeur de securite 130 et un espace de stockage securise 140. Le processeur de securite 130 est connecte directement au processeur 110 de 30 maniere a appliquer un signal de reinitialisation Sr sur une patte adaptee du processeur 110. Le signal de reinitialisation Sr est un signal binaire, qui est soit dans un etat actif, inhibant la reinitialisation du processeur 110, soit dans l'etat inactif autorisant la reinitialisation du processeur 110. 35 Par defaut, le signal de reinitialisation Sr se trouve dans le niveau actif afin d'eviter une reinitialisation non souhaitee du processeur lorsque la carte electronique est mise 5 sous tension. En effet, si au contraire le signal de reinitialisation Sr se trouvait par defaut dans le niveau inactif, le risque suivant existerait : dans le cas of ('alimentation du processeur 110 serait presente avant celle du processeur de securite 130, le signal de reinitialisation, dans le niveau inactif, permettrait une reinitialisation du processeur 110 5 avant que le processeur de securite n'ait dernarre et qu'il puisse modifier le niveau du signal de reinitialisation pour inhiber la reinitialisation du processeur. Dans ce premier mode de realisation, l'espace de stockage volatil 120 possede plusieurs interfaces. II comporte ainsi une premiere interface 122, qui est reliee, par un bus dedie 115, 10 a une premiere interface conjuguee 112 du processeur 110. L'espace de stockage volatil 120 comporte egalement une seconde interface 124, qui est reliee, par un bus dedie 117, a une seconde interface conjuguee 134 du processeur de securite 130. L'espace de stockage securise 140 comporte une troisieme interface 142, qui est 15 reliee, par un bus dedie 135, a une troisieme interface conjuguee 132 du processeur de securite 130. L'espace de stockage securise 140 memorise un premier programme de reinitialisation L1 pour la reinitialisation du processeur 110 et, avantageusement, un second programme de reinitialisation L2 pour la reinitialisation du processeur de securite 20 130. En se referant a Ia figure 5, le procede 500, mis en oeuvre pas le systeme 100, est le suivant. Suite par exemple a la mise sous tension de la carte electronique sur laquelle est implant& le systeme 100, a l'etape 510, le processeur de securite 130 inhibe la 25 reinitialisation du processeur 110 par ('application d'un signal de reinitialisation Sr se trouvant dans le niveau actif. A l'etape 512, le processeur de securite 130 execute son propre processus de reinitialisation a partir du second programme de reinitialisation L2 chargé depuis l'espace de stockage securise 140. Le programme L2 permet par exemple de munir le processeur 30 de securite 130 d'une fonctionnalite de recopie et d'une fonctionnalite de verification du premier programme de reinitialisation L1. A l'etape 516, le processeur de securite 130 recopie le premier programme de reinitialisation L1 de I'espace de stockage securise 140 vers I'espace de stockage volatil 120. 35 Avantageusement, au cours de l'etape de recopie 216, le processeur de securite 130, dans une etape 517, execute Ia fonctionnalite de verification de l'integrite du premier 6 programme de reinitialisation L1. II peut s'agir d'un programme d'authentification, de decryptage, de comparaison bit a bit ou tout autre procedure connue de l'homme du métier permettant de s'assurer que le premier programme de reinitialisation L1 n'est pas corrompu. 5 L'etape de recopie 516 se termine lorsque la totalite du premier programme de reinitialisation L1 a ete chargee dans l'espace de stockage volatil 120. La fin de ce chargement est par exemple determine par le processeur de securite 130 Iorsqu'il a transferer un certain volume de donnees, par exemple indique dans la fonctionnalite de recopie. 10 Des que le transfert du premier programme de reinitialisation L1 d'un espace de stockage a l'autre est termine, a l'etape 520, le processeur de securite 130 modifie le niveau du signal de reinitialisation Sr, pour appliquer un signal de reinitialisation Sr dans le niveau inactif, de maniere a autoriser la reinitialisation du processeur 110. A l'etape 522 de reinitialisation du processeur 110, ce dernier accede a l'espace 15 de stockage volatil 120 et charge le premier programme de reinitialisation L1 qui y a Ate depose. La figure 3 represente un second mode de realisation du systeme selon ('invention. 20 Le systeme 200 comporte un processeur 210 a securiser, un espace de stockage volatil 220, un processeur de securite 230 et un espace de stockage securise 240. Le processeur de securite 230 est connecte directement au processeur 210 de maniere a appliquer, sur une patte de ce dernier, un signal de reinitialisation Sr. Le signal de reinitialisation Sr est un signal binaire ayant un niveau actif, inhibant 25 la reinitialisation du processeur 210, et un niveau inactif, autorisant la reinitialisation du processeur 210. Par defaut, le signal de reinitialisation Sr appliqué au processeur 210 se trouve dans le niveau actif. L'espace de stockage volatil 220 comporte, dans ce second mode de realisation, une unique interface 222, qui est connectee par un bus commun 216 a la fois a une 30 premiere interface 212 du processeur 210 et a une seconde interface 234 du processeur de securite 230. L'interface 222 est done une interface multi maitres. L'espace de stockage securise 240 comporte une troisierne interface 242 connectee, par un bus 235 dedie, a une troisierne interface conjuguee 232 du processeur de securite 230. 7 L'espace de stockage securise 240 memorise un premier programme de reinitialisation L1 pour la reinitialisation du processeur 210 et, de preference, un second programme de reinitialisation L2 pour la reinitialisation du processeur de securite 230. Le procede mis en ceuvre par le systeme 200 est similaire a celui mis en ceuvre 5 par le systeme 100. II comporte uniquement les stapes supplementaires suivantes. A l'etape 514 (cf. figure 5), avant de debuter l'etape de recopie du premier programme de reinitialisation 210 dans l'espace de stockage volatil 220, le processeur de securite 230 abaisse !Impedance de sa seconde interface 234 pour, alors que le processeur 210 est inhibe, contrOler le bus commun 216. 10 De maniere symetrique, a l'etape 518, apres l'etape de recopie 516, le processeur de securite 230 augmente 'Impedance de sa seconde interface 234 pour que le processeur 210, une fois desinhibe, puisse controler le bus commun 216. De cette maniere, on evite la concurrence entre les processeurs dans Ia communication avec l'espace de stockage volatil 220. 15 II est en effet necessaire que la premiere interface 212 du processeur 210 soit en impedance haute Iorsque le processeur 210 est inhibe pour ne pas perturber Ia communication entre le processeur de securite 230 et l'espace de stockage volatil 220. La figure 4 represente un troisieme mode de realisation du systeme selon 20 ('invention. Le systeme 300 comporte un processeur 310, un espace de stockage volatil 320, un processeur de securite 330, un espace de stockage securise 340 et une unite tampon 350. Le processeur de securite 330 est connects directement au processeur 310 de 25 maniere a lui appliquer un signal de reinitialisation Sr. Le signal de reinitialisation Sr est un signal binaire ayant un niveau actif, inhibant Ia reinitialisation du processeur 310, et un niveau inactif, autorisant Ia reinitialisation du processeur 310. Par defaut, le processeur de securite 330 delivre un signal de reinitialisation Sr de niveau actif, notamment durant sa propre reinitialisation et l'ecriture 30 dans l'espace de stockage volatil 320. L'espace de stockage volatil 320 comporte une unique interface 322 reliee, par un bus commun 319, a une quatrieme interface 354 de !'unite tampon 350 et a une seconde interface 334 du processeur de securite 330. L'espace de stockage securise 340 comporte une troisieme interface 342 reliee, 35 par un bus 335 dedie, a une troisieme interface conjuguee 332 du processeur de securite 330. 8 L'unite tampon 350 comporte par ailleurs une cinquierne interface 352, qui est connectee, par un bus 318 dedie, a une premiere interface 312 du processeur 310. L'espace de stockage securise 340 memorise un premier programme de reinitialisation Ll pour Ia reinitialisation du processeur 310 et, de preference, un second 5 programme de reinitialisation L2 pour la reinitialisation du processeur de securite 330. Enfin, le processeur de securite 330 est connecte directement a ('unite tampon 350 de maniere a appliquer, sur une entrée adaptee de ('unite tampon 350, un signal de commande Su. Le signal de commande Su est un signal binaire ayant : 10 - un premier niveau, propre a placer ('unite tampon 350 dans un etat bloquant pour que l'unique interface 322 de I'espace de stockage volatil 320 soit decouplee de la premiere interface 312 du processeur 310 ; et, - un second niveau, propre a placer ('unite tampon 350 dans un etat passant pour que l'unique interface 322 de l'espace de stockage volatil 320 soit couplee a la premiere 15 interface 312 du processeur 310 pour permettre a ce dernier d'acceder a l'espace de stockage volatil. Dans l'etat bloquant, ('unite tampon 350 place !Impedance de Ia quatrierne interface 354 a une valeur elevee de maniere a ne pas perturber la communication entre le processeur de securite 330 et I'espace de stockage volatil 320, en particulier lors de 20 l'etape de recopie du premier programme de reinitialisation L1. Dans l'etat passant, l'unite tampon 350 place 'Impedance de la quatrieme interface 354 a une valeur basse de maniere a ce que ('unite tampon 350 puisse acceder, via le bus 319, a l'espace de stockage volatil 320, le processeur de securite 330 etant alors capable d'elever 'Impedance de la seconde interface 334 pour ne pas parasiter la 25 communication entre ('unite tampon 350 et I'espace de stockage volatil 320. Le procede mis en oeuvre par le systeme 300 est similaire a celui mis en oeuvre par le systeme 100. II comporte uniquement les stapes supplementaires suivantes. A l'etape 514, avant de debuter l'etape 516 de recopie du premier programme de reinitialisation L1 dans I'espace de stockage volatil 320, le processeur de securite 330 30 applique d'abord un signal de commande Su dans le premier niveau pour que ('unite tampon 350 soit dans l'etat bloquant et place 'Impedance de la quatrierne interface 354 a une valeur elevee. Puis le processeur de securite 330 abaisse 'Impedance de sa seconde interface 334 pour, alors que le processeur 310 est inhibe, contrOler le bus commun 319. De maniere symetrique, a l'etape 518, apres l'etape de recopie 516, le processeur 35 de securite 330 augmente d'abord 'Impedance de sa seconde interface 334 et applique ensuite un signal de commande Su dans le second niveau pour que ('unite tampon 350 9 soit dans l'etat passant et place !Impedance de la quatrieme interface 354 a une valeur basse, de sorte que l'unite tampon 350 controle le bus 319. Des que le processeur de securite 330 a modifier le niveau du signal de reinitialisation Sr pour qu'il se trouve dans le niveau inactif, a l'etape 522 le processeur 5 310 demarre en accedant a l'espace de stockage volatil 320 par l'intermediaire de l'unite tampon 350. Plus precisement, toute commande appliquee a la cinquieme interface 352 est reemise par la quatrieme interface 354 et toute commande appliquee a la quatrieme interface 354 est itemise par la cinquieme interface 352. Le processeur 310 charge ainsi le premier programme de reinitialisation L1, l'unite tampon 350 etant alors essentiellement 10 transparente. Ce dernier mode de realisation presente l'avantage suivant. Lorsqu'un signal de reinitialisation Sr de niveau actif est appliqué au processeur 310, l'etat de !Impedance de Ia premiere interface 312 n'est en fait pas defini. II peut notamment se trouver dans un etat d'impedance basse perturbant la communication sur le bus commun, notamment 15 entre le processeur de securite 330 et l'espace de stockage volatil 220. En plagant une unite tampon 350 en coupure de l'interface du processeur 310 et le bus commun 319 et en commandant !'impedance de l'interface de l'unite tampon sur ce bus commun, on garantit Ia qualite de Ia communication entre le processeur de securite 330 et l'espace de stockage volatil 320 et donc la recopie sans erreur du premier programme de 20 reinitialisation L1. L'homme du métier comprendra que les systemes et les procedes venant d'être presentes permettent la securisation du programme de reinitialisation utilise pour le dernarrage d'un processeur. Dans le present document, un espace de stockage peut etre tout type d'espace de 25 stockage connu de l'homme du métier. Un espace de stockage volatil peut par exemple etre une memoire a acces aleatoire (RAM pour « Random Access Memory »), un composant logique programmable (notamment un FPGA pour « Field-Programmable Gate Array »), etc. Un espace de stockage non volatil peut par exemple etre une memoire a acces unique (ROM pour « Read Only Memory »), une memoire Flash, etc. 30 Dans le mode de realisation de la figure 2, l'espace de stockage volatil ayant deux interfaces, il s'agit plutOt d'un composant logique programmable plutot qu'une memoire. En variante, d'autres composants peuvent etre employes, par exemple des memoires Dual-Port de type SRAM. Cependant, ('utilisation d'un composant logique programmable permet plus de souplesse dans la realisation. 35 Dans le present document, un processeur peut etre tout type de composant connu de l'homme du métier. II peut par exemple s'agir d'un microprocesseur, d'un circuit integre 10 propre a une application (ASIC pour « application-Specific Integrated Circuit »), d'un composant programmable type FPGA, etc. II est a noter que la presente solution repose sur le postulat que la vitesse du processeur de securite est insuffisante pour piloter le bus de maniere a permettre un 5 transfert direct du programme de reinitialisation L1 de I'espace de stockage non volatil associe au processeur de securite vers le processeur principal. II est donc necessaire de passer par une un espace de stockage volatil intermediaire. Dans le present document, un bus peut etre tout type de bus connu de I'homme du métier. II peut par exemple s'agir d'un bus SPI (« Serial Peripheral Interface »), d'un bus 10 I2C (« Inter-Integrated Circuit »), REVENDICATIONS1.- Systeme (100, 200, 300) de demarrage securise d'un processeur (110, 210, 310), le systeme comportant le processeur et le processeur utilisant, lors de sa reinitialisation, un programme de reinitialisation (L1) present dans un espace de stockage, caracterise en ce que l'espace de stockage est un espace de stockage volatil (120, 220, 320), et en ce que le systeme comporte, en outre, un processeur de securite (130, 230, 330) et un espace de stockage securise (140, 240, 340), le processeur de securite etant configure pour : - appliquer au processeur un signal de reinitialisation (Sr) dont le niveau inhibe Ia reinitialisation du processeur ; - charger un programme de reinitialisation (L1) depuis ('espace de stockage securise dans ('espace de stockage volatil ; et, une fois le programme de reinitialisation chargé dans ('espace de stockage volatil, - modifier le niveau du signal de reinitialisation (Sr) pour autoriser Ia reinitialisation du processeur. 2.- Systeme (100) selon la revendication 1, dans lequel ('espace de stockage volatil (120) comporte : - une premiere interface (122), connectee a une premiere interface (121) du processeur (110) et dediee a Ia reinitialisation du processeur ; et - une seconde interface (124), connectee a une seconde interface (234) du processeur de securite (130) et dediee au chargement du programme de reinitialisation (L1). 3.- Systeme (200, 300) selon Ia revendication 1, dans lequel ('espace de stockage volatil (220, 320) comporte une unique interface (222, 322), qui est connectee a Ia fois a une premiere interface (212, 312) du processeur (210, 310) et une seconde interface (234, 334) du processeur de securite (230, 330), le processeur de securite etant propre, une fois le programme de reinitialisation (L1) chargé dans ('espace de stockage volatil, a augmenter une impedance de la seconde interface (234, 334) du processeur de securite pour que le processeur puisse communiquer avec ('unique interface (222, 322) de ('espace de stockage volatil. 4.- Systeme (300) selon Ia revendication 3, comportant, en outre, une unite tampon (350) placee en coupure entre ('unique interface (322) de ('espace de stockage volatil (320) et Ia premiere interface (312) du processeur (310), le processeur de securite 12 (330) etant configure pour appliquer un signal de commande (Su) a ('unite tampon (350) prenant : - un premier niveau propre a placer ('unite tampon (350) dans un etat bloquant pour que ('unique interface (322) de l'espace de stockage volatil (320) soit decouplee de 5 la premiere interface (312) du processeur (310) afin de permettre le chargement du programme de reinitialisation (L1) dans l'espace de stockage volatil par le processeur de securite ; ou, - un second niveau propre a placer ('unite tampon (350) dans un etat passant pour que ('interface (322) de l'espace de stockage volatil (320) soit couplee a la premiere 10 interface (312) du processeur (310) pour permettre au processeur d'acceder a l'espace de stockage volatil. 5.- Systeme (100, 200, 300) selon ('une quelconque des revendications 1 a 4, dans lequel le processeur de securite (130, 230, 330) est configure de maniere a verifier 15 l'integrite du programme de reinitialisation (L1). 6.- Procede de demarrage securise d'un processeur (110) mis en oeuvre par un systeme conforme a l'une quelconque des revendications 1 a 5, comportant les etapes consistant a : 20 - inhiber (510) une reinitialisation du processeur (110) au moyen de ('application, par un processeur de securite (130), d'un signal de reinitialisation (Sr) place dans un niveau actif ; - charger (516), par le processeur de securite (130), un programme de reinitialisation (L1) depuis un espace de stockage securise (140) vers un espace de 25 stockage volatil (120) ; - autoriser (520) la reinitialisation du processeur (110) au moyen de ('application, par le processeur de securite (130), du signal de reinitialisation (Sr) place dans un niveau inactif ; et, - reinitialiser (522) le processeur (110) a partir du programme de reinitialisation 30 (L1) present dans l'espace de stockage volatil (120). 7.- Procede selon la revendication 6, comportant une etape (517) supplementaire au cours de laquelle le processeur de securite (130) verifie l'integrite du programme de reinitialisation (L1). 35 13 8.- Procede selon Ia revendication 6 ou la revendication 7, comportant, en outre, les etapes consistant a, lorsque l'espace de stockage volatil (220) comporte une interface multi-maTtres de connexion a un bus commun (216) : - avant le chargement du programme de reinitialisation (L1) dans l'espace de 5 stockage volatil (220), le processeur de securite (230) abaisse une impedance d'une seconde interface (234) de connexion du processeur de securite (230) au bus commun ; et, - apres le chargement du programme de reinitialisation (L1) dans l'espace de stockage volatil (220), le processeur de securite (230) augment ('impedance de la 10 seconde interface (234) de connexion du processeur de securite (230) au bus commun. 9.- Procede selon Ia revendication 8, comportant, lorsque le systerne comporte une unite tampon (350) placee en coupure entre une unique interface (322) de I'espace de stockage volatil (320) et la premiere interface (312) du processeur (310), les etapes : 15 - avant le chargement du programme de reinitialisation (1:1) dans I'espace de stockage volatil (320), d'application, par le processeur de securite (330), d'un signal de controle (Su) ayant un premier niveau pour placer ('unite tampon (350) dans un etat bloquant afin que l'unique interface (322) de l'espace de stockage volatil (320) soit decouplee de la premiere interface (312) du processeur (310) et permette le chargement 20 du programme de reinitialisation (L1) dans l'espace de stockage volatil par le processeur de securite ; - apres le chargement du programme de reinitialisation (L1) dans I'espace de stockage volatil (320), d'application, par le processeur de securite (330), du signal de contrOle (Su) ayant un second niveau pour placer ('unite tampon (350) dans un état 25 passant afin que l'unique interface (322) de l'espace de stockage volatil (320) soit couplee A Ia premiere interface (312) du processeur (310) et permette au processeur d'acceder a l'espace de stockage volatil pour sa reinitialisation.