FR 3075445 A1 20190621 FR 1762470 A 20171219 B16064 - DD17955 1 CIRCUIT MEMOIRE PARTITIONNE ADAPTE A METTRE EN OEUVRE DES OPERATIONS DE CALCUL Domaine La presente demande concerne le domaine des circuits mei-noire. Elle vise plus particulierement un circuit mei-noire adapte a mettre en oeuvre des operations de calcul. Exposé de fart anterieur Il a déjà ete propose, dans la demande de brevet francais N°16/54623 (DD16812/B14843) deposee par le demandeur le 24 mai 2016, un circuit mei-noire adapte non seulement a stocker des donnees, mais aussi a effectuer, in-situ, lors d'acces au contenu de la mei-noire, un certain nombre d'operations logiques et/ou arithmetiques ayant pour operandes des donnees stockees dans la mei-noire. Ce circuit comprend, comme dans un circuit mei-noire classique, une pluralite de cellules elementaires agencees en matrice selon des rang-6es et des colonnes, et un circuit de controle adapte a mettre en oeuvre des operations de lecture ou d'ecriture de donnees dans des rang-6es ou des portions de rang-6es de la matrice. A la difference d'un circuit mei-noire classique dans lequel une seule rang-6e de la matrice peut etre selectionnee a la fois lors d'une operation de lecture, le circuit de controle est adapte a selectionner simultanement en lecture une pluralite de rang-6es de la matrice de facon a realiser une operation logique B16064 - DD17955 2 ayant pour operandes les donnees contenues dans les rang-6es selectionnees. Il serait souhaitable d'ameliorer au moms en partie certains aspects d'un tel circuit mei-noire. 5 Résumé Ainsi, un mode de realisation prevoit un circuit mei-noire comprenant une pluralite de cellules elementaires reparties en plusieurs matrices comprenant chacune M colonnes, avec M entier superieur ou egal a 2, dans lequel : 10 chaque colonne de chaque matrice comprend une premiere ligne de bit locale directement connectee a chacune des cellules de la colonne ; chaque colonne de chaque matrice comprend une premiere ligne de bit globale reliee a la premiere ligne de bit locale de 15 la colonne par un premier circuit de liaison, le premier circuit de liaison etant commandable pour : - isoler la premiere ligne de bit locale de la colonne de sa premiere ligne de bit globale, - transmettre sur la premiere ligne de bit globale de 20 la colonne un signal binaire present sur sa premiere ligne de bit locale, ou - transmettre sur la premiere ligne de bit locale de la colonne un signal binaire present sur sa premiere ligne de bit globale ; et les premieres lignes de bit globales des colonnes de meme rang j des differentes matrices, avec j entier allant de 0 M-1, sont reliees entre elles. Selon un mode de realisation, chaque premier circuit de liaison comprend : des premier et deuxieme transistors connectes en serie entre un noeud d'application d'une tension d'alimentation du circuit et la premiere ligne de bit globale de la colonne ; et des troisieme et quatrieme transistors connectes en serie entre la premiere ligne de bit locale de la colonne et un 35 noeud d'application d'un potentiel de reference du circuit, B16064 - DD17955 3 la grille du deuxieme transistor etant connectee a la premiere ligne de bit locale de la colonne, et la grille du troisieme transistor etant connectee a la premiere ligne de bit globale de la colonne. 5 Selon un mode de realisation, les matrices font partie d'un meme module mei-noire, les premieres lignes de bit globales des colonnes de meme rang j des differentes matrices etant directement connectees entre elles. Selon un mode de realisation, les matrices font partie 10 de modules mei-noire distincts, les premieres lignes de bit globales des colonnes de meme rang j des differentes matrices etant reliees en serie par l'intermediaire de circuits de liaison supplementaires. Selon un mode de realisation, chaque circuit de liaison 15 supplementaire reliant en serie une premiere ligne de bit globale d'une premiere colonne de rang j d'un module mei-noire a une premiere ligne de bit globale d'une deuxieme colonne de meme rang j d'un module mei-noire voisin, est commandable pour : -isoler lesdites premieres lignes de bit globales l'une 20 de l'autre, -recopier sur la premiere ligne de bit globale de la deuxieme colonne un signal binaire present sur la premiere ligne de bit globale de la premiere colonne, ou -recopier sur la premiere ligne de bit globale de la 25 premiere colonne un signal binaire present sur la premiere ligne de bit globale de la deuxieme colonne. Selon un mode de realisation, chaque circuit de liaison supplementaire comprend : un amplificateur ayant une entrée reliee a la premiere 30 ligne de bit globale de la premiere colonne par un cinquieme transistor et une sortie reliee a la premiere ligne de bit globale de la deuxieme colonne par un sixieme transistor ; un septieme transistor reliant la premiere ligne de bit globale de la premiere colonne a la sortie de l'amplificateur ; 35 et B16064 - DD17955 4 un huitieme transistor reliant la premiere ligne de bit globale de la deuxieme colonne a l'entree de l'amplificateur. Selon un mode de realisation, dans chaque circuit de liaison supplementaire, les grilles des cinquieme et sixieme 5 transistors sont connectees a une meme premiere piste conductrice de commande du circuit de liaison, et les grilles des septieme et huitieme transistors sont connectees a une meme deuxieme piste conductrice de commande du circuit de liaison. Selon un mode de realisation, dans chaque colonne de 10 chaque matrice, la premiere ligne de bit locale et la premiere ligne de bit globale de la colonne s'etendent selon la direction de la colonne, et dans lequel, pour chaque colonne de chaque matrice, le circuit mei-noire comprend en outre une premiere ligne de bit globale supplementaire connectee a la premiere ligne de 15 bit globale de la colonne, la premiere ligne de bit globale supplementaire s'etendant orthogonalement a la direction de la colonne. Selon un mode de realisation, les matrices sont disposees matriciellement selon des rang-6es et des colonnes, les 20 matrices d'une meme colonne etant reliees les unes aux autres par leurs premieres lignes de bit globales et les matrices d'une meme rang-6e etant reliees les unes aux autres par leurs premieres lignes de bit globales supplementaires. Selon un mode de realisation, le circuit mei-noire 25 comprend un circuit de controle adapte a activer simultanement en lecture une premiere cellule d'une colonne de rang j d'une premiere matrice du circuit mei-noire, et une deuxieme cellule d'une deuxieme colonne de meme rang j d'une deuxieme matrice du circuit mei-noire, et a commander le ou les circuits de liaison reliant la 30 premiere ligne de bit locale de la premiere colonne a la premiere ligne de bit locale de la deuxieme colonne pour transmettre sur la premiere ligne de bit locale de la deuxieme colonne un signal binaire present sur la premiere ligne de bit locale de la premiere colonne, de facon a realiser une operation logique ayant pour B16064 - DD17955 5 operandes les donnees stockees dans les premiere et deuxieme cellules. Selon un mode de realisation : chaque colonne de chaque matrice comprend une deuxieme 5 ligne de bit locale directement connectee a chacune des cellules de la colonne ; et chaque colonne de chaque matrice comprend une deuxieme ligne de bit globale reliee a la deuxieme ligne de bit locale de la colonne par un deuxieme circuit de liaison, le deuxieme circuit 10 de liaison etant commandable pour : - isoler la deuxieme ligne de bit locale de la colonne de sa deuxieme ligne de bit globale, - transmettre sur la deuxieme ligne de bit globale de la colonne un signal binaire present sur sa deuxieme 15 ligne de bit locale, ou - transmettre sur la deuxieme ligne de bit locale de la colonne un signal binaire present sur sa deuxieme ligne de bit globale ; et les deuxieme lignes de bit globales des colonnes de meme 20 rang j des differentes matrices sont reliees entre elles. Selon un mode de realisation, le circuit mei-noire comprend en outre, pour chaque colonne de chaque matrice, un circuit additionnel connecte aux premiere et deuxieme lignes de bit locales et aux premiere et deuxieme lignes de bit globales de 25 la colonne, le circuit additionnel etant adapte a mettre en oeuvre des operations de calcul logique ayant pour operandes des donnees binaires appliquees sur les premiere et deuxieme lignes de bit locales de la colonne et a fournir les resultats de ces operations sur les premiere et deuxieme lignes de bit globales de la colonne. 30 Selon un mode de realisation, le circuit additionnel comprend : un premier transistor reliant la premiere ligne de bit globale a un premier noeud intermediaire ; B16064 - DD17955 6 un deuxieme transistor reliant un deuxieme noeud intermediaire a un noeud d'application d'un potentiel d'alimentation bas du circuit mei-noire ; un troisieme transistor reliant la deuxieme ligne de bit 5 globale a un troisieme noeud intermediaire ; un quatrieme transistor reliant un quatrieme noeud intermediaire au noeud d'application du potentiel d'alimentation bas du circuit mei-noire ; un premier interrupteur reliant le premier noeud 10 intermediaire au deuxieme noeud intermediaire ; un deuxieme interrupteur reliant le troisieme noeud intemediaire au quatrieme noeud intermediaire ; un troisieme interrupteur reliant le deuxieme noeud intermediaire au troisieme noeud intermediaire ; et 15 un quatrieme interrupteur reliant le premier noeud intermediaire au quatrieme noeud intermediaire. Selon un mode de realisation : la grille du troisieme transistor du circuit additionnel est reliee a la premiere ligne de bit locale de la colonne ; 20 la grille du deuxieme transistor du circuit additionnel est reliee a la deuxieme ligne de bit locale de la colonne ; la grille du premier transistor du circuit additionnel est reliee a un noeud de fourniture d'un signal binaire complementaire du signal binaire porte par la premiere ligne de 25 bit de lecture locale de la colonne ; et la grille du quatrieme transistor est reliee a un noeud de fourniture d'un signal binaire complementaire du signal binaire porte par la deuxieme ligne de bit de lecture locale de la colonne. Breve description des dessins 30 Ces caracteristiques et avantages, ainsi que d'autres, seront exposés en detail dans la description suivante de modes de realisation particuliers faite a titre non limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 represente de facon schematique un exemple 35 d'un module mei-noire ; B16064 - DD17955 7 la figure 2 est un schema electrique plus de-Lathe d'un exemple d'une cellule elementaire d'un module mei-noire ; la figure 3 represente de facon schematique un exemple d'un module mei-noire selon un mode de realisation ; 5 la figure 4 est un schema electrique d'un exemple de realisation d'un circuit de liaison du module mei-noire de la figure 3 ; la figure 5 represente de facon schematique un autre exemple d'un module mei-noire selon un mode de realisation ; 10 la figure 6 represente de facon schematique un exemple d'un circuit mei-noire comprenant plusieurs modules mei-noire du type decrit en relation avec la figure 5 ; la figure 7 est un schema electrique d'un exemple de realisation d'un circuit de liaison du circuit mei-noire de la 15 figure 6 ; la figure 8 represente de facon schematique un autre exemple d'un module mei-noire selon un mode de realisation ; la figure 9 represente de facon schematique un exemple d'un circuit mei-noire comprenant plusieurs modules mei-mire du type 20 decrit en relation avec la figure 8 ; et La figure 10 illustre une variante d'un module mei-noire selon un mode de realisation. Description detainee De memes elements ont ete designes par de memes 25 references dans les differentes figures. Par souci de clarte, seuls les elements utiles a la comprehension des modes de realisation decrits ont ete representes et sont detailles. Dans la description qui suit, les references a des signaux de niveau haut et bas doivent etre interpretees de facon relative, comme 30 correspondant a deux etats distincts des signaux binaires traites par les circuits decrits. A titre d'exemple, les signaux de niveau haut correspondent a des potentiels de l'ordre d'un potentiel d'alimentation haut VDD des circuits decrits (par exemple egal a VDD a 0,5 V pres), et les signaux de niveau bas correspondent a B16064 - DD17955 8 des potentiels de l'ordre d'un potentiel d'alimentation bas GND des circuits decrits (par exemple egal a GND a 0,5 V pres). La figure 1 represente de facon schematique un exemple d'un module mei-noire 100. En pratique, un circuit mei-noire d'un 5 dispositif electronique peut comprendre un ou plusieurs modules mei-noire, par exemple identiques. Dans le cas d'un circuit mei-noire a plusieurs modules, les differents modules peuvent etre integres sur une meme puce semiconductrice, ou sur des puces distinctes. Le module mei-noire 100 de la figure 1 comprend une 10 pluralite de cellules elementaires 10 agencees en matrice selon des rang-6es ayant une premiere direction (horizontale dans l'orientation de la figure 1) et des colonnes ayant une deuxieme direction (verticale dans l'orientation de la figure 1). Dans l'exemple de la figure 1, la matrice comprend M rang-6es et N 15 colonnes, au M et N sont des entiers superieurs ou egaux a 2. Chaque cellule elementaire 10 est adaptee a memoriser un bit de donnee. Les cellules elementaires 10 d'une meme colonne de la matrice sont connectees a une meme piste conductrice de sortie ou ligne de bit de lecture RBL du module, etant entendu 20 que les cellules elementaires 10 de colonnes distinctes sont connectees a des lignes de bit de lecture RBL distinctes. Autrement dit, pour chaque colonne de rang j de la matrice, au j est un entier allant de 0 a N-1, le module comprend une ligne de bit de lecture RBL specifique a la colonne, connectant entre 25 elles les cellules de la colonne. Les lignes de bit de lecture RBL s'etendent dans la direction des colonnes de la matrice, c'est-d-dire verticalement dans l'orientation de la figure 1. Les lignes de bit de lecture RBL sont connectees a un meme circuit d'entree-sortie I0 du module, par exemple dispose a une extremite 30 des colonnes de la matrice. Le module 100 comprend de plus un circuit de selection de rang-6es RS, par exemple dispose a une extremite des rang-6es de la matrice. Le module 100 comprend en outre un circuit de controle 35 CTRL adapte a recevoir des instructions provenant d'un dispositif B16064 - DD17955 9 externe au module, et a commander en consequence les cellules elementaires 10 du module via le circuit de selection de rang-6es RS et/ou via le circuit d'entree-sortie I0 du module. Dans cet exemple, le module mei-noire est adapte non 5 seulement a stocker des donnees, mais aussi a effectuer, in-situ, lors d'acces au contenu de la mei-noire, un certain nombre d'operations logiques et/ou arithmetiques ayant pour operandes des donnees stockees dans le module. Les resultats des calculs peuvent etre transmis a des circuits externes au module, et/ou 10 etre reecrits dans le module sans transiter par des circuits externes au module, et notamment par un bus de donnees externe au module. La figure 2 est un schema electrique detaille d'un exemple d'une cellule elementaire 10 d'un module mei-noire du type 15 decrit en relation avec la figure 1. La cellule elementaire 10 de la figure 2 est une cellule a dix transistors. Elle comprend une cellule de stockage SRAM 12 a six transistors, et deux ports de lecture RPT et RPF a deux transistors chacun. La cellule de stockage 12 comprend deux 20 inverseurs (deux transistors chacun) mantes en antiparallele entre un premier noeud BLTI de stockage d'un bit de donnee, et un deuxieme noeud BLFI de stockage d'un bit de donnee complementaire du bit stocke sur le noeud BLTI. La cellule de stockage 12 comprend en outre un premier transistor d'acces Tl, reliant, par ses noeuds 25 de conduction, le noeud BLTI a une piste conductrice WBLT appelee ligne de bit d'ecriture, et un deuxieme transistor d'acces T2, reliant, par ses noeuds de conduction, le noeud BLFI a une piste conductrice WBLF appelee ligne de bit d'ecriture complementaire. Les grilles des transistors T1 et T2 sont reliees a une meme piste 30 conductrice de controle d'ecriture WWL. Le port de lecture RPT comprend deux transistors T3 et T4 mantes en serie, via leurs noeuds de conduction, entre une piste conductrice VGNDT d'application d'un potentiel de reference et une piste conductrice de sortie RBLT appelee ligne de bit de lecture. Le transistor T3 est situe cote piste VGNDT et a sa grille reliee au noeud BLTI, B16064 - DD17955 10 et le transistor T4 est situe cote piste RBLT et a sa grille reliee a une piste conductrice de controle de lecture RWLT. Le port de lecture RPF comprend deux transistors T5 et T6 mantes en serie, via leurs noeuds de conduction, entre une piste conductrice 5 VGNDF d'application d'un potentiel de reference et une piste conductrice de sortie RBLF appelee ligne de bit de lecture complementaire. Le transistor T5 est situe cote piste VGNDF et a sa grille reliee au noeud BLFI, et le transistor T6 est situe cote piste RBLF et a sa grille reliee a une piste conductrice de 10 controle de lecture RWLF. Dans cet exemple, les transistors Tl, T2, T3, T4, T5, T6 sont des transistors MOS a canal N. Dans un module mei-noire du type decrit en relation avec la figure 1, les cellules elementaires d'une meme rang-6e du module sont interconnectees via leurs pistes conductrices WWL, 15 respectivement RWLF, respectivement RWLT, et les cellules elementaires d'une meme colonne du module sont interconnectees via leurs pistes conductrices RBLT, respectivement VGNDT, respectivement WBLT, respectivement WBLF, respectivement VGNDF, respectivement RBLF. En d'autres termes, les cellules d'une meme 20 rang-6e partagent une meme piste conductrice WWL, une meme piste conductrice RWLF, et une meme piste conductrice RWLT, et les cellules d'une meme colonne partagent une meme piste conductrice RBLT, une meme piste conductrice VGNDT, une meme piste conductrice WBLT, une meme piste conductrice WBLF, une meme piste conductrice 25 VGNDF, et une meme piste conductrice RBLF. Les cellules de rang-6es distinctes ont quant a elles des pistes conductrices WWL, respectivement RWLF, respectivement RWLT, distinctes, et les cellules de colonnes distinctes ont des pistes conductrices RBLT, respectivement VGNDT, respectivement WBLT, respectivement WBLF, 30 respectivement VGNDF, respectivement RBLF, distinctes. A titre d'exemple, les pistes conductrices WWL, RWLF et RWLT sont connectees au circuit de selection de rang-6es RS du module, et les pistes conductrices RBLT, VGNDT, WBLT, WBLF, VGNDF et RBLF sont connectees au circuit d'entree-sortie IO du module. B16064 - DD17955 11 A titre d'exemple, la ligne de bit de lecture RBLT de la cellule 10 de la figure 2 correspond a une ligne de bit de lecture RBL du module de la figure 1. Par souci de simplification, dans les figures de module mei-noire de la presente demande (les 5 figures 1, 3, 5 et 8), une seule ligne de bit de lecture a ete representee par cellule elementaire du module. En pratique, les modes de realisation decrits peuvent etre mis en oeuvre soit dans des circuits mei-noire constitues de cellules elementaires a une seule ligne de bit de lecture, par exemple des cellules du type 10 decrit en relation avec la figure 2 mais ne comprenant pas les transistors T5 et T6 et les pistes conductrices VGNDF, RBLF et RWLF, soit dans des circuits mei-noire constitues de cellules elementaires a deux lignes de bit de lecture complementaires, par exemple du type decrit en relation avec la figure 2, moyennant 15 des adaptations a la portee de l'homme du métier. Pour realiser une lecture d'une cellule elementaire 10 du type decrit en relation avec la figure 2 via son port de lecture RPT, la ligne de bit de lecture RBLT de la cellule est d'abord prechargee a un niveau haut, par exemple a la tension 20 d'alimentation VDD du module. La piste conductrice VGNDT est quant a elle maintenue a un niveau bas, par exemple au potentiel bas GND par rapport auquel est referencee la tension d'alimentation VDD du module. Le transistor T4 de la cellule est ensuite rendu passant par application d'un signal de niveau haut sur la piste 25 conductrice RWLT de la cellule. Apres l'activation du transistor T4, la piste conductrice RBLT se decharge si le potentiel du noeud BLTI est a un niveau haut (transistor T3 passant), et reste sensiblement a son niveau de precharge si le potentiel BLTI est a un niveau bas (transistor T3 bloque). La lecture du potentiel de 30 la piste RBLT via le circuit d'entree-sortie I0 du module permet de determiner la valeur du bit de donnee stocke dans la cellule elementaire. La cellule peut en outre etre lue sensiblement de la meme maniere via son port de lecture RPF. Pour mettre en oeuvre des operations de calcul, dans un 35 module mei-noire constitue de cellules elementaires 10 du type B16064 - DD17955 12 decrit en relation avec la figure 2, le circuit de controle CTRL du module mei-noire est adapte a activer simultanement en lecture (via le circuit de selection de rang-6es RS) deux, ou un nombre superieur a deux, de cellules elementaires d'une meme colonne du 5 module, via les ports d'acces RPT, et/ou via les ports d'acces RPF de ces cellules. A titre d'exemple illustratif, on considere que deux cellules elementaires 10 d'une meme colonne sont activees simultanement en lecture via leurs ports RPT et RPF. Pour cela, 10 apres avoir precharge a un niveau haut les lignes de bit de lecture RBLT et RBLF de la colonne et mis a un niveau bas les pistes conductrices de reference VGNDT et VGNDF de la colonne, les transistors de selection T4 et T6 des deux cellules selectionnees sont simultanement rendus passant, via les pistes conductrices de 15 commande RWLT et RWLF des rang-6es correspondantes. On designe respectivement par A et B les valeurs binaires memorisees sur les noeuds BLTI des deux cellules considerees. Les valeurs binaires complementaires A et B sont alors stockees sur les noeuds BLFI respectifs des deux cellules. La piste conductrice de sortie RBLT 20 de la colonne reste a son niveau haut de precharge uniquement si les deux valeurs A et B sont a un niveau bas. Ainsi, le niveau lu sur la piste de sortie RBLT de la colonne a la fin de l'operation de lecture correspond au resultat A+B d'une operation de calcul logique NON OU entre les deux cellules mei-noire selectionnees. De 25 plus, la piste conductrice de sortie RBLF de la colonne reste a son niveau haut de precharge uniquement si les deux valeurs A et B sont a un niveau haut. Ainsi, le niveau lu sur la piste de sortie RBLF de la colonne a la fin de l'operation de lecture correspond au resultat A.B d'une operation de calcul logique ET 30 entre les deux cellules mei-noire selectionnees. En activant simultanement en lecture un nombre superieur a deux de cellules d'une meme colonne, les operations de calcul susmentionnees peuvent etre mises en oeuvre avec un nombre d'operandes superieur a 2. De plus, en activant simultanement en B16064 - DD17955 13 lecture plusieurs colonnes du module, ces operations de calcul peuvent etre mises en oeuvre sur des mots de plusieurs bits. Ainsi, un tel module mei-noire permet de mettre en oeuvre des operations de calcul de base directement dans la mei-noire, sans 5 avoir a faire transiter les donnees par une unite arithmetique et logique externe au circuit. Pour permettre la reecriture du resultat d'une operation de calcul sans faire transiter la donnee calculee par des circuits externes au module mei-noire, et notamment par un bus de donnees 10 externe au module, le circuit d'entree-sortie I0 du module mei-noire peut comprendre un circuit interne de redirection (non detaille) permettant de relier la ou les lignes de bit de lecture de chaque colonne du module a un noeud d'entree de donnee de la colonne et/ou d'une autre colonne de la matrice, par exemple a la piste 15 conductrice WBLT et/ou a la piste conductrice WBLF de la colonne ou d'une autre colonne de la matrice dans une architecture du type decrit en relation avec la figure 2. Dans un module mei-noire du type decrit en relation avec les figures 1 et 2, un probleme qui se pose est que lorsque le 20 nombreM de rang-6es de la matrice est important, les temps d'acces aux donnees stockees dans le module peuvent etre relativement eleves. Pour limiter ces temps d'acces, on peut prevoir de partitionner le module en plusieurs matrices de m lignes par N colonnes, ou m est un entier inferieur a M, par exemple un sous- 25 multiple de M, chaque matrice de m*N cellules etant associee a son propre circuit d'entree-sortie et les lignes de bit de lecture des differentes matrices du module n'etant pas connectees entre elles. Toutefois, un inconvenient est alors que, du fait de 30 l'absence de connexion electrique entre les lignes de bit de lecture des differentes matrices du module, it n'est possible de realiser des operations de calcul qu'entre des donnees contenues dans une meme matrice du module. B16064 - DD17955 14 La figure 3 represente de facon schematique un exemple d'un module mei-noire 300 selon un mode de realisation, palliant tout ou partie des inconvenients susmentionnes. Le module mei-noire 300 de la figure 3 comprend une 5 pluralite de cellules elementaires 10 reparties en deux matrices Al et A2 de m rang-6es et N colonnes chacune, au m est un entier, de preference superieur ou egal a 2. L'homme du métier saura adapter l'exemple de la figure 3 pour realiser un module mei-noire partitionne en un nombre de matrices superieur a deux. 10 Dans chacune des matrices Al et A2 du module mei-noire 300, les cellules elementaires 10 d'une meme colonne de la matrice sont directement connectees (sans circuit de liaison intermediaire) a une meme piste conductrice de sortie ou ligne de bit de lecture locale LRBL de la matrice, etant entendu que les 15 cellules elementaires 10 de colonnes distinctes sont connectees a des lignes de bit de lecture locales LRBL distinctes. Autrement dit, pour chaque colonne de rang j de la matrice, au j est un entier allant de 0 a N-1, la matrice comprend une ligne de bit de lecture LRBL specifique a la colonne, connectant entre elles 20 les cellules de la colonne. Les lignes de bit de lecture locales LBRL correspondent aux lignes de bit de lecture RBL du module 100 de la figure 1, c'est-d-dire aux lignes de bit de lecture RBLT des cellules elementaires 10 de la figure 2. Pour chacune des matrices Al et A2, le module 300 25 comprend un circuit d'entree-sortie local LIO specifique a la matrice, par exemple dispose a une extremite des colonnes de la matrice, auquel sont connectees les lignes de bit de lecture locales LRBL de la matrice. Les lignes de bit de lecture locales LRBL de la matrice Al ne sont en revanche pas directement 30 connectees aux lignes de bit de lecture locales LRBL de la matrice A2. Pour chaque rang de colonne j des matrices Al et A2, le module 300 comprend en outre une piste conductrice GRBL commune aux cellules des colonnes de rang j des matrices Al et A2, appelee 35 ligne de bit de lecture globale, a laquelle sont reliees les B16064 - DD17955 15 lignes de bit de lecture locales LRBL des matrices Al et A2. De meme que les lignes de bit de lecture locales LRBL , les lignes de bit de lecture globales GRBL s'etendent dans la direction des colonnes des matrices Al et A2, c'est-d-dire 5 verticalement dans l'orientation de la figure 3. Pour chacune des matrices Al et A2 du module, le circuit d'entree-sortie locale LIO associe a la matrice comprend, pour chaque colonne de la matrice, un circuit de liaison 31 reliant la ligne de bit de lecture locale LRBL de la colonne a la ligne 10 de bit de lecture globale GRBL de cette meme colonne. Le circuit de liaison 31 est commandable pour transferer un signal binaire de la ligne de bit de lecture locale LRBL vers la ligne de bit de lecture globale GRBL , ou pour transferer un signal binaire de la ligne de bit de lecture globale GRBL vers la ligne de 15 bit de lecture locale LRBL , ou pour isoler la ligne de bit de lecture locale LRBL de la ligne de bit de lecture globale GRBL . Les lignes de bit de lecture globales GRBL sont connectees a un meme circuit d'entree-sortie global GIO du module, 20 commun aux matrices Al et A2 du module. Le module 300 comprend de plus un circuit de selection de rang-6es RS, par exemple dispose a une extremite des rang-6es de la matrice. Le module 300 comprend en outre un circuit de controle 25 CTRL adapte a recevoir des instructions provenant d'un dispositif externe au module, et a commander en consequence les cellules elementaires 10 du module via le circuit de selection de rang-6es RS et/ou via les circuits d'entree-sortie LIO et GIO du module. Pour realiser une lecture d'une cellule elementaire 10 30 du module 300, la rang-6e de la matrice Al ou A2 contenant la cellule est activee en lecture via le circuit de selection de rang-6es RS du module, et la donnee contenue dans la cellule est repartee sur la ligne de bit de lecture locale LRBL connectee a la cellule. Le circuit de controle CTRL commande en outre le 35 circuit de liaison 31 correspondant pour transferer la donnee lue B16064 - DD17955 16 sur la ligne de bit de lecture globale GRBL associee a la cellule. La lecture du potentiel de la ligne de bit de lecture globale GRBL via le circuit d'entree-sortie global GIO permet ainsi de determiner la valeur du bit de donnee stocke dans la 5 cellule lue. Pour mettre en oeuvre une operation de calcul ayant pour operandes deux bits stockes dans deux cellules d'une meme colonne de rang j de la matrice Al ou A2 ou dans une cellule de la colonne de rang j de la matrice Al et dans une cellule de la colonne de 10 rang j de la matrice A2, le circuit de controle CTRL active simultanement en lecture (via le circuit de selection de rang-6es RS) les deux rang-6es correspondantes du module. Si les rang-6es selectionnees appartiennent a la meme matrice Al ou A2 du module, l'operation de calcul est realisee 15 sur la ligne de bit de lecture locale LRBL de la matrice de facon similaire a ce qui a ete decrit ci-dessus en relation avec les figures 1 et 2. Le circuit de controle CTRL commande en outre le circuit de liaison 31 correspondant pour transferer le resultat de l'operation sur la ligne de bit de lecture globale GRBL du 20 module. Le resultat de l'operation peut ainsi etre lu via le circuit d'entree-sortie global GIO du module. Si les rang-6es selectionnees appartiennent a des matrices distinctes du module, le circuit de controle CTRL commande le circuit de liaison 31 associe a la colonne de rang j 25 de la matrice Al pour transferer sur la ligne de bit de lecture globale GRBL le signal binaire s'etablissant sur la ligne de bit de lecture locale LRBL de la matrice Al, et le circuit de liaison 31 associe a la colonne de rang j de la matrice A2 pour transferer sur la ligne de bit de lecture globale GRBL le 30 signal binaire s'etablissant sur la ligne de bit de lecture locale LRBL de la matrice A2. L'operation de calcul proprement dite, c'est-d-dire la combinaison des etats logiques presents sur les lignes de bit de lecture locales LRBL des matrices Al et A2, est alors realise directement sur la ligne de bit de lecture B16064 - DD17955 17 globale GRBL . Le resultat de l'operation peut etre lu via le circuit d'entree-sortie global GIO du module. Ainsi, le module mei-noire 300 de la figure 3 presente l'avantage d'etre partitionne en plusieurs matrices, ce qui 5 procure un gain en vitesse d'acces aux donnees stockees dans la mei-noire associe a une reduction significative de la consommation dynamique, et permet de realiser des operations de calcul ayant pour operandes des donnees stockees dans differentes matrices du module. 10 On notera que pour certaines operations, notamment pour transferer des donnees de la matrice Al vers la matrice A2, le circuit de controle peut commander le circuit de liaison 31 associe a la colonne de rang j de la matrice Al pour transferer sur la ligne de bit de lecture locale LRBL de la matrice Al le 15 signal binaire s'etablissant sur la ligne de bit de lecture locale GRBL . La figure 4 est un schema electrique d'un exemple de realisation d'un circuit de liaison 31 du module mei-noire 300 de la figure 3. 20 Le circuit de liaison 31 de la figure 4 comprend deux transistors 401 et 403 connectes en serie, par leurs noeuds de conduction (source et drain), entre un noeud VDD d'application de la tension d'alimentation du module et la ligne de bit de lecture globale GRBL a laquelle le circuit de liaison 31 est associe. 25 Plus particulierement le transistor 401 a un premier noeud de conduction connecte au noeud VDD et un deuxieme noeud de conduction connecte a un premier noeud de conduction du transistor 403, et le transistor 403 a un deuxieme noeud de conduction connecte a la piste GRBL . 30 Le circuit de liaison 31 de la figure 4 comprend de plus deux transistors 405 et 407 connectes en serie, par leurs noeuds de conduction, entre la ligne de bit de lecture locale LRBL laquelle le circuit de liaison 31 est associe et un noeud GND d'application d'un potentiel de reference du module, par exemple 35 la masse. Plus particulierement, le transistor 405 a un premier B16064 - DD17955 18 noeud de conduction connecte a la piste LRBL et un deuxieme noeud de conduction connecte a un premier noeud de conduction du transistor 407, et le transistor 407 a un deuxieme noeud de conduction connecte au noeud GND. 5 La grille du transistor 403 est connectee au premier noeud de conduction du transistor 405, c'est-d-dire a la piste LRBL , et la grille du transistor 405 est connectee au deuxieme noeud de conduction du transistor 403, c'est-d-dire a la piste GRBL . 10 Dans cet exemple, les transistors 401 et 403 sont des transistors MOS a canal P et les transistors 405 et 407 sont des transistors MOS a canal N. La grille du transistor 401 est connectee a une piste conductrice de commande L2G SEL, et la grille du transistor 407 15 est connectee a une piste conductrice de commande G2L SEL. Les circuits de liaison 31 associes a une meme matrice du module mei-noire sont par exemple interconnectes via leurs pistes conductrices L2G SEL d'une part et via leurs pistes conductrices G2L SEL d'autre part. 20 Le circuit de liaison 31 peut etre commande par le circuit de controle CTRL du module : - dans une premiere configuration dans laquelle le transistor 401 est rendu passant par application d'un signal adapte sur la piste L2G SEL et le transistor 407 est maintenu 25 bloque par application d'un signal de commande adapte sur la piste G2L SEL, - dans une deuxieme configuration dans laquelle le transistor 401 est maintenu bloque par application d'un signal adapte sur la piste L2G SEL et le transistor 407 est rendu passant 30 par application d'un signal adapte sur la piste G2L SEL, ou - dans une troisieme configuration dans laquelle les transistors 401 et 407 sont tous les deux maintenus bloques. Lors d'une operation de lecture d'une cellule elementaire du module 300, la ligne de bit de lecture locale 35 LRBL de la colonne contenant la cellule est d'abord prechargee B16064 - DD17955 19 a un niveau haut, par exemple a la tension d'alimentation VDD du module, et la ligne de bit de lecture globale GRBL de la colonne contenant la cellule est prechargee a un niveau bas, par exemple au potentiel de reference GND du module. La rang-6e de la matrice 5 Al ou A2 contenant la cellule est alors activee en lecture, de sorte que la ligne de bit de lecture locale LRBL se decharge lorsque la donnee stockee dans la cellule a une premiere valeur binaire, par exemple la valeur binaire '1', et reste chargee lorsque la donnee stockee dans la cellule a la valeur binaire 10 opposee, par exemple la valeur binaire '0'. La decharge de la ligne de bit de lecture locale LRBL conduit a rendre passant le transistor 403, ce qui provoque la charge de la ligne de bit de lecture globale GRBL de la colonne au potentiel VDD. Si au contraire la ligne de bit de lecture locale LRBL reste chargee, 15 le transistor 403 est maintenu bloque et la ligne de bit de lecture globale GRBL reste sensiblement au potentiel GND. Ainsi, le signal binaire porte par la ligne de bit de lecture locale LRBL est bien transmis (inverse dans cet exemple) sur la ligne de bit de lecture globale GRBL , et peut ainsi etre lu par le circuit 20 d'entree-sortie global GIO du module. Lors d'une operation de calcul ayant pour operandes deux bits stockes dans deux cellules d'une meme colonne de rang j de la matrice Al ou A2 du module, la ligne de bit de lecture locale LRBL de la matrice contenant les cellules est d'abord 25 prechargee a un niveau haut, et la ligne de bit de lecture globale GRBL est prechargee a un niveau bas. Les rang-6es de la matrice Al ou A2 contenant les cellules sont alors activee en lecture simultanement, de sorte que le potentiel de la ligne de bit de lecture locale LRBL prend un 6-tat haut ou bas fonction du 30 resultat de l'operation logique realisee entre les deux cellules. Si la ligne de bit de lecture locale LRBL se decharge, le transistor 403 devient conducteur, ce qui provoque la charge de la ligne de bit de lecture globale GRBL de la colonne au potentiel VDD. Si au contraire la ligne de bit de lecture locale 35 LRBL reste chargee, le transistor 403 est maintenu bloque et B16064 - DD17955 20 la ligne de bit de lecture globale GRBL reste sensiblement au potentiel GND. Ainsi, le signal binaire porte par la ligne de bit de lecture locale LRBL , correspondant au resultat de l'operation logique realisee entre les deux cellules activees, 5 est bien transmis (inverse dans cet exemple) sur la ligne de bit de lecture globale GRBL , et peut ainsi etre lu par le circuit d'entree-sortie global GIO du module. Lors d'une operation de calcul ayant pour operandes deux bits stockes respectivement dans une cellule d'une colonne de rang 10 de rang j de la matrice Al et dans une cellule d'une colonne de meme rang j de la matrice A2, la ligne de bit de lecture locale LRBL de la matrice Al et la ligne de bit de lecture locale LRBL de la matrice A2 sont d'abord prechargees a un niveau haut, et la ligne de bit de lecture globale GRBL est prechargee 15 a un niveau bas. Les rang-6es des matrices Al et A2 contenant les cellules sont ensuite activees en lecture simultanement. Dans chacune des matrice Al et A2, la ligne de bit de lecture locale LRBL se decharge ou reste chargee en fonction de la valeur stockee dans la cellule selectionnee. Si au moms l'une des deux 20 lignes de bit de lecture locales LRBL se decharge, le transistor 403 du circuit de liaison 31 correspondant devient passant, et la ligne de bit de lecture globale GRBL se charge au potentiel VDD. Si les deux lignes de bit de lecture locales LRBL restent chargees, les transistors 403 des circuits de 25 liaison 31 correspondants restent bloques, et la ligne de bit de lecture globale GRBL reste sensiblement au potentiel GND. Ainsi, le signal binaire porte par la ligne de bit de lecture globale GRBL , correspond bien au resultat d'une operation logique realisee entre les deux cellules activees. Ce signal peut 30 etre lu par le circuit d'entree-sortie global GIO du module. On a decrit en relation avec les figures 3 et 4 un exemple de realisation d'un module mei-noire partitionne en plusieurs matrices, ce module etant adapte a mettre en oeuvre des operations de calcul ayant pour operandes des donnees stockees 35 dans des matrices distinctes du module. Toutefois, dans certaines B16064 - DD17955 21 applications, un circuit mei-noire peut comprendre plusieurs modules mei-noire, par exemple identiques ou similaires, par exemple des modules du type decrit en relation avec la figure 1 ou des modules du type decrit en relation avec la figure 3. La encore, ceci 5 permet de realiser un partitionnement de la mei-noire et ainsi de limiter les temps d'acces aux cellules elementaires du circuit mei-noire tout en minimisant la consommation dynamique. Toutefois, un inconvenient est qu'il n'est alors possible de realiser des operations de calcul qu'entre des donnees contenues dans un meme 10 module. On va maintenant decrire en relation avec les figures 5, 6 et 7, un exemple de realisation d'un circuit mei-noire comprenant plusieurs modules mei-noire, ce circuit permettant la mise en oeuvre d'operations de calcul ayant pour operandes des donnees stockees dans differents modules du circuit mei-noire. 15 La figure 5 represente de facon schematique un exemple d'un module mei-noire 500 selon un mode de realisation. Comme dans l'exemple de la figure 1, le module mei-noire 500 comprend une pluralite de cellules elementaires 10 agencee selon une matrice A de M rang-6es et N colonnes. De plus, comme 20 dans les exemples precedents, les cellules elementaires 10 d'une meme colonne de la matrice A sont directement connectees a une meme piste conductrice de sortie ou ligne de bit de lecture locale LRBL de la matrice, etant entendu que les cellules elementaires 10 de colonnes distinctes sont connectees a des lignes de bit de 25 lecture locales LRBL distinctes. Autrement dit, pour chaque colonne de rang j de la matrice, ou j est un entier allant de 0 a N-1, la matrice A comprend une ligne de bit de lecture LRBL specifique a la colonne, connectant entre elles les cellules de la colonne. Les lignes de bit de lecture locales LBRL 30 correspondent aux lignes de bit de lecture RBL du module 100 de la figure 1, c'est-a-dire aux lignes de bit de lecture RBLT des cellules elementaires 10 de la figure 2. Le module 500 comprend en outre un circuit d'entreesortie IO, par exemple dispose a une extremite des colonnes de la B16064 - DD17955 22 matrice, auquel sont connectees les lignes de bit de lecture locales LRBL de la matrice. Pour chaque colonne de rang j de la matrice A, le module 500 comprend en outre une piste conductrice GRBL appelee ligne 5 de bit de lecture globale, a laquelle est reliee la ligne de bit de lecture locale LRBL de la colonne par l'intermediaire d'un circuit de liaison 31. Plus particulierement, pour chaque colonne de la matrice A, le circuit d'entree-sortie I0 du module comprend un circuit de 10 liaison 31, par exemple identique au circuit de liaison 31 decrit ci-dessus en relation avec les figures 3 et 4, reliant la ligne de bit de lecture locale LRBL de la colonne a la ligne de bit de lecture globale GRBL de cette meme colonne. Le module 500 comprend de plus un circuit de selection 15 de rang-6es RS, par exemple dispose a une extremite des rang-6es de la matrice. Le module 500 comprend en outre un circuit de controle CTRL adapte a recevoir des instructions provenant d'un dispositif externe au module, et a commander en consequence les cellules 20 elementaires 10 du module via le circuit de selection de rang-6es RS et/ou via le circuit d'entree-sortie I0 du module. La figure 6 represente de facon schematique un exemple d'un circuit mei-noire comprenant plusieurs modules mei-noire du type decrit en relation avec la figure 5. Plus particulierement, dans 25 l'exemple represente, le circuit mei-noire comprend K modules mei-noire 500 , avec K entier superieur ou egal a 2 et 1 entier allant de 0 a K-1. Par souci de simplification, seules les lignes de bit de lecture globales GRBL des differents modules ont ete detainees sur la figure 6. 30 Pour chaque rang de colonne j, les lignes de bit de lecture globales GRBL des differents modules mei-noire 500 sont reliees en serie par l'intermediaire de circuits de liaison 61. Plus particulierement, pour chaque rang de colonne j, pour chaque module mei-noire 500 a l'exception des modules 500 et 500 , la ligne de bit de lecture globale GRBL du module 500 a B16064 - DD17955 23 une premiere extremite reliee a une extremite de la ligne de bit de lecture globale GRBL du module 500 par un premier circuit de liaison 61 et une deuxieme extremite reliee a une extremite de la ligne de bit de lecture globale GRBL du module 5 500 par un deuxieme circuit de liaison 61. Ainsi, dans cet exemple, le circuit mei-noire comprend (K-1)*N circuits de liaison 61, par exemple identiques ou similaires, reliant en chaine ouverte les modules mei-noire 500 a 500 . L'extremite libre du module 500 et l'extremite libre du module 500 peuvent 10 quant a elles etre reliees a des circuits peripheriques d'entree/sortie du circuit mei-noire. Pour chaque rang de colonne j, et pour chaque module mei-noire 500 a l'exception du module 500 , le circuit de liaison 61 reliant la ligne de bit de lecture globale GRBL du 15 module 500 a la ligne de bit de lecture globale GRBL du module 500 est commandable soit pour isoler la ligne de bit GRBL du module 500 de la ligne de bit GRBL du module 500 , soit pour recopier (eventuellement en l'amplifiant et/ou en le redressant et/ou en le bufferisant - c'est-d-dire en le 20 stockant temporairement) sur la ligne de bit GRBL du module 500 un signal binaire present sur la ligne de bit GRBL du module 500 , soit pour recopier (eventuellement en l'amplifiant) sur la ligne de bit GRBL du module 500 un signal binaire present sur la ligne de bit GRBL du module 500 . 25 Dans l'exemple de la figure 6, pour chaque module mei-noire 500 a l'exception du module 500 , les N circuits de liaison 61 reliant le module 500 au module 500 sont commandables simultanement via un meme signal de commande SECTOR EN . 30 Le circuit mei-noire de la figure 6 peut comprendre un circuit de controle global (non represents) adapts a commander les modules 500 et les circuits de liaison 61. Pour realiser une lecture d'une cellule elementaire 10 du circuit mei-noire de la figure 6, la rang-6e de la matrice A du 35 module 500 contenant la cellule est activee en lecture via le B16064 - DD17955 24 circuit de selection de rang-6es RS du module, et la donnee contenue dans la cellule est repartee sur la ligne de bit de lecture locale LRBL connectee a la cellule. La donnee est alors lue par le circuit d'entree-sortie I0 du module 500 . Lors de cette 5 operation, le circuit de liaison 31 connecte a la ligne de bit de lecture locale LBRL du module 500 peut etre commande pour isoler la ligne de bit de lecture locale LRBL du module 500 de la ligne de bit de lecture globale GRBL du module 500 , et les circuits de liaison 61 du circuit mei-noire peuvent etre 10 commandos pour isoler les unes des autres les lignes de lecture globales GRBL des differents modules. A titre de variante, le circuit de controle CTRL du module commande le circuit de liaison 31 reliant la ligne de bit de lecture locale LRBL du module a la ligne de bit de lecture globale GRBL du module pour 15 transferer sur la ligne GRBL du module le signal present sur la ligne LRBL du module (avec inversion du signal dans le cas du circuit de liaison 31 de la figure 4). Le ou les circuits de liaison 61 reliant la ligne de bit de lecture globale GRBL du module 500 aux circuits peripheriques d'entree/sortie du 20 circuit mei-noire, c'est-d-dire a l'extremite libre de la ligne de bit de lecture globale GRBL du module 500 ou a l'extremite libre de la ligne de bit de lecture globale GRBL du module 500 dans cet exemple, sont en outre commandos pour transferer vers les circuits peripheriques d'entree/sortie le signal binaire 25 present sur la ligne de bit de lecture globale GRBL du module 500 . La donnee peut alors etre lue par les circuits peripheriques d'entree/sortie du circuit mei-noire. Pour realiser une operation de calcul ayant pour operandes deux bits stockes dans deux cellules d'une meme colonne 30 de rang j d'un module 500 du circuit mei-noire de la figure 6, le circuit de controle CTRL du module 500 active simultanement en lecture les rang-6es correspondantes du module. L'operation de calcul est alors realisee sur la ligne de bit de lecture locale LRBL du module de facon similaire a ce qui a ete decrit ci- 35 dessus, et le resultat de l'operation peut etre lu par le circuit B16064 - DD17955 25 d'entree-sortie I0 du module. Lors de cette operation, le circuit de liaison 31 connecte a la ligne de bit de lecture locale LBRL du module 500 peut etre commande pour isoler la ligne de bit de lecture locale LRBL du module 500 de la ligne de bit de 5 lecture globale GRBL du module 500 , et les circuits de liaison 61 du circuit mei-noire peuvent etre commandos pour isoler les unes des autres les lignes de bit de lecture globales GRBL des differents modules. A titre de variante, le circuit de controle CTRL du module commande le circuit de liaison 31 reliant 10 la ligne de bit de lecture locale LRBL du module a la ligne de bit de lecture globale GRBL du module pour transferer sur la ligne GRBL du module le signal present sur la ligne LRBL du module (avec inversion du signal dans le cas du circuit de liaison 31 de la figure 4). Le ou les circuits de liaison 61 reliant la 15 ligne de bit de lecture globale GRBL du module 500 aux circuits peripheriques d'entree/sortie du circuit mei-noire, c'esta-dire a l'extremite libre de la ligne de bit de lecture globale GRBL du module 500 ou a l'extremite libre de la ligne de bit de lecture globale GRBL du module 500 dans cet 20 exemple, sont en outre commandos pour transferer vers les circuits peripheriques d'entree/sortie le signal binaire present sur la ligne de bit de lecture globale GRBL du module 500 . Le resultat de l'operation peut alors etre lu par les circuits peripheriques d'entree/sortie du circuit mei-noire. 25 Pour realiser une operation de calcul ayant pour operandes deux bits stockes dans deux cellules appartenant respectivement a une colonne de rang j d'un module 500 et a une colonne de meme rang j d'un module 500 , avec l' entier allant de 0 a K-1 et l' different de 1, les circuits de controle 30 CTRL des modules 500 et 500 activent simultanement en lecture les rang-6es correspondantes des modules 500 et 500 . De plus, dans l'un des deux modules, par exemple le module 500 , le circuit de controle CTRL du module commande le circuit de liaison 31 reliant la ligne de bit de lecture locale LRBL du 35 module a la ligne de bit de lecture globale GRBL du module pour B16064 - DD17955 26 transferer sur la ligne GRBL du module le signal present sur la ligne LRBL du module (avec inversion du signal dans le cas du circuit de liaison 31 de la figure 4). Le ou les circuits de liaison 61 reliant la ligne de bit de lecture globale GRBL du 5 module 500 a la ligne de bit de lecture globale GRBL du module 500 sont en outre commandos pour recopier sur la ligne de bit de lecture globale GRBL du module 500 le signal binaire present sur la ligne de bit de lecture globale GRBL du module 500 . En outre, dans le module 500 , le circuit de 10 controle CTRL du module commande le circuit de liaison 31 reliant la ligne de bit de lecture globale GRBL du module a la ligne de bit de lecture locale LRBL du module pour transferer sur la ligne de bit LRBL du module le signal binaire present sur la ligne de bit GRBL du module (avec inversion du signal dans le 15 cas du circuit de liaison 31 de la figure 4). L'operation de calcul est alors realisee sur la ligne de bit de lecture locale LRBL du module 500 , et le resultat de l'operation peut etre lu par le circuit d'entree-sortie I0 du module 500 . Lors de cette operation, les circuits de liaison 61 connectes aux lignes 20 de bit de lecture globales GRBL des modules 500 ne se trouvant pas sur le chemin de l'operation (c'est-d-dire ne se trouvant pas entre les modules 500 et 500 ), peuvent etre commandos a l'etat bloque (c'est-d-dire isolant electriquement les unes des autres les lignes de bit GRBL qu'ils relient). A titre de 25 variante, l'operation de calcul proprement dite est realisee sur une ligne de bit de lecture globale, par exemple la ligne de bit de lecture globale GRBL du module 500 . Pour cela, dans chacun des modules 500 et 500 , le circuit de liaison 31 du module est commando pour transferer sur la ligne de bit globale 30 GRBL du module le signal present sur sa ligne de bit locale LRBL , et le ou les circuits de liaison separant la ligne de bit globale GRBL du module 500 de la ligne de bit globale GRBL du module 500 sont commandos pour transferer sur la ligne de bit globale GRBL du module 500 le signal present 35 sur la ligne de bit globale GRBL du module 500 . Le ou les B16064 - DD17955 27 circuits de liaison 61 reliant la ligne de bit de lecture globale GRBL du module 500 aux circuits peripheriques d'entree/sortie du circuit mei-noire sont en outre commandos pour transferer vers les circuits peripheriques d'entree/sortie le 5 signal binaire present sur la ligne de bit de lecture globale GRBL du module 500 . Le resultat de l'operation peut alors etre lu par les circuits peripheriques d'entree/sortie du circuit mei-noire. On notera en outre que dans les modules mei-noire 500 non concernes par l'operation, c'est-a-dire dont les lignes de bit de 10 lecture globales GRBL ne sont pas utilisees pour transmettre une donnee operande ou une donnee resultat, les lignes de bit de lecture globales GRBL peuvent etre maintenues a leur potentiel de precharge pendant toute la duree de l'operation. Ceci permet d'eviter d'avoir a les precharger a nouveau lors de l'operation 15 suivante, et ainsi d'augmenter la vitesse de fonctionnement du circuit mei-noire, ainsi que de minimiser la consommation dynamique. Dans l'exemple de la figure 6, le circuit mei-noire comprend pour cela un circuit logique 601 recevant les signaux de commande SECTOR EN , ... SECTOR EN des circuits de liaison 61, et 20 fournissant a chaque module 500 un signal de commande de precharge GPCH . Lorsque le module 500 ne se situe pas sur le chemin de l'operation, le signal GPCH fourni par le circuit 601 est a un premier 6-tat tel que le circuit de controle CTRL du module 500 commande le maintien de la precharge des lignes de 25 bit de lecture globales GRBL du module pendant toute la duree de l'operation. Lorsque le module 500 se situe sur le chemin de l'operation, le signal GPCH fourni par le circuit 601 est a un deuxieme 6-tat tel que le circuit de controle CTRL du module 500 commande l'interruption de l'application du potentiel de 30 precharge des lignes de bit de lecture globales GRBL du module, de facon a les laisser flottantes et a permettre la mise en oeuvre de l'operation. On notera que bien que l'on ait represents sur la figure 6 un exemple de realisation dans lequel les modules mei-noire 500 35 sont relies deux a deux en serie par l'intermediaire de circuits B16064 - DD17955 28 de liaison 61, les modes de realisation decrits ne se limitent pas a ce cas particulier. A titre de variante, les modules mei-noire 500 peuvent etre repartis en plusieurs groupes de plusieurs modules 500 par groupe, les modules d'un meme groupe etant 5 directement connectes en serie via leurs lignes de bit de lecture globales GRBL , et les groupes de modules etant relies en serie par l'intermediaire de circuits de liaison 61. La figure 7 est un schema electrique d'un exemple de realisation d'un circuit de liaison 61 du circuit mei-noire de la 10 figure 6, reliant une ligne de bit de lecture globale GRBL d'un module 500 du circuit mei-noire, referencee GRBL T sur la figure 7, a une ligne de bit de lecture globale GRBL de meme rang j d'un module 500 voisin, referencee GRBL B sur la figure 7. Le circuit de liaison 61 comprend un amplificateur (ou 15 un buffer ou inverseur) 701 ayant une entrée reliee a la piste conductrice GRBL T par un transistor 703 et une sortie reliee a la piste conductrice GRBL B par un transistor 705. Le circuit 61 de la figure 7 comprend en outre un transistor 707 reliant la piste conductrice GRBL T a la sortie de l'amplificateur 701, et 20 un transistor 709 reliant la piste conductrice GRBL B a l'entree de l'amplificateur 701. Dans cet exemple, les transistors 703, 705, 707 et 709 sont des transistors MOS a canal P. Les grilles des transistors 703 et 705 sont connectees a une meme premiere piste conductrice de commande T2B SEL du circuit 61, et les 25 grilles des transistors 707 et 709 sont connectees a une meme deuxieme piste conductrice de commande B2T SEL du circuit 61. Dans cet exemple, le signal SECTOR EN de commande du circuit de liaison 61 est un signal sur deux bits, designes respectivement par les references SECTOR EN[0] et SECTOR EN[1], 30 appliqués respectivement les pistes conductrices T2B SEL et B2T SEL du circuit. Dans une premiere configuration (signaux SECTOR EN[0] et SECTOR EN[1] respectivement a l'etat bas et a l'etat haut dans cet exemple), les transistors 703 et 705 sont passants et les 35 transistors 707 et 709 sont bloques, de sorte que le circuit 61 B16064 - DD17955 29 recopie sur la ligne de bit GRBL B le signal binaire present sur la ligne de bit GRBL T. Dans une deuxieme configuration (signaux SECTOR EN[0] et SECTOR EN[1] respectivement a l'etat haut et a l'etat bas dans 5 cet exemple), les transistors 707 et 709 sont passants et les transistors 703 et 705 sont bloques, de sorte que le circuit 61 recopie sur la ligne de bit GRBL T le signal binaire present sur la ligne de bit GRBL B. Dans une troisieme configuration (signaux SECTOR EN[0] 10 et SECTOR EN[1] a l'etat haut dans cet exemple), les transistors 703, 705, 707 et 709 sont bloques, de sorte que le circuit 61 isole la ligne de bit GRBL B de la ligne de bit GRBL T. On notera que dans cet exemple, la quatrieme configuration (signaux SECTOR EN[0] et SECTOR EN[1] a l'etat bas) 15 n'est jamais utilisee (configuration interdite). La figure 8 represente de facon schematique un autre exemple d'un module mei-noire 800 selon un mode de realisation. Le module mei-noire 800 de la figure 8 comprend les memes elements que le module mei-noire 500 de la figure 5 agences 20 sensiblement de la meme maniere. On notera toutefois que les lignes de bit de lecture globales GRBL a GRBL du module mei-noire 500 de la figure 5 sont referencees respectivement VGRBL a VGRBL sur la figure 8. Comme indique precedemment, les lignes de bit de lecture 25 locales LRBL et les lignes de bit de lecture globales VGRBL s'etendent selon la direction des colonnes de la matrice A, c'esta-dire verticalement dans l'orientation de la figure 8. Ceci permet de realiser un circuit mei-noire comprenant plusieurs modules mei-noire agences en barrette comme cela a ete decrit en relation 30 avec la figure 6. Dans l'exemple de la figure 8, le module 800 comprend en outre, pour chaque colonne de rang j de la matrice A, une deuxieme ligne de bit de lecture globale HGRBL commune aux cellules de la colonne, disposee selon une orientation parallele 35 aux rang-6es de la matrice, c'est-a-dire horizontalement dans B16064 - DD17955 30 l'orientation de la figure 8. Pour chaque colonne de rang j, la ligne de bit de lecture globale horizontale HGRBL associee a la colonne est directement connectee a la ligne de bit de lecture globale verticale VGRHB associee a cette meme colonne. 5 Dans l'exemple represents, les lignes de bit de lecture globales horizontales HGRBL a HGRBL sont disposees du cote d'une extremite des colonnes de la matrice A, c'est-d-dire qu'elles ne s'etendent pas au-dessus de la matrice A. A titre de variante (non representee), les lignes de bit de lecture globales 10 horizontales HGRBL a HGRBL peuvent etre disposees audessus de la matrice A. Un avantage resultant de la prevision des lignes de bit de lecture globales horizontales HGRBL a HGRBL est que ceci permet de realiser un circuit mei-noire comprenant plusieurs 15 modules mei-noire agences en matrice selon des rang-6es et des colonnes comme represents en figure 9. La figure 9 represente de facon schematique un exemple d'un circuit mei-noire comprenant plusieurs modules mei-noire du type decrit en relation avec la figure 8. Plus particulierement, dans 20 l'exemple represents, le circuit mei-noire K*P modules mei-noire 800 , agences en matrice selon K rang-6es et P colonnes, avec K et P entiers superieurs ou egaux a 2, 1 entier allant de 0 a K1 designant le rang de la rang-6e a laquelle appartient le module, et q entier allant de 0 a P-1 designant le rang de la colonne a 25 laquelle appartient le module. Par souci de simplification, seules les lignes de bit de lecture globales verticales VGRBL et horizontales HGRBL des differents modules ont ete detainees sur la figure 9. Dans chaque colonne de rang q du circuit mei-noire, pour 30 chaque rang de colonne j des modules mei-noire 800 de la colonne, les lignes de bit de lecture globales verticales VGRBL des differents modules mei-noire 800 de la colonne sont reliees en serie par l'intermediaire de circuits de liaison 61 de facon similaire a ce qui a ete decrit en relation avec la figure 6. Plus 35 particulierement, dans chaque colonne de rang q du circuit B16064 - DD17955 31 mei-noire, pour chaque rang de colonne j des modules mei-noire 800 de la colonne, pour chaque module mei-noire 800 a l'exception des modules 500 et 500 , la ligne de bit de lecture globale verticale VGRBL du module 800 a une premiere 5 extremite reliee a une extremite de la ligne de bit de lecture globale VGRBL du module 800 par un premier circuit de liaison 61 et une deuxieme extremite reliee a une extremite de la ligne de bit de lecture globale VGRBL du module 800 par un deuxieme circuit de liaison 61. 10 De plus, dans chaque rang-6e de rang 1 du circuit mei-noire, pour chaque rang de colonne j des modules mei-noire 800 de la colonne, les lignes de bit de lecture globales horizontales HGRBL des differents modules mei-noire 800 de la rang-6e sont reliees en serie par l'intermediaire de circuits de liaison 61. 15 Plus particulierement, dans chaque rang-6e de rang 1 du circuit mei-noire, pour chaque rang de colonne j des modules mei-noire 800 de la rang-6e, pour chaque module mei-noire 800 a l'exception des modules 500 et 500 , la ligne de bit de lecture globale horizontale HGRBL du module 800 a une premiere 20 extremite reliee a une extremite de la ligne de bit de lecture globale HGRBL du module 800 par un premier circuit de liaison 61 et une deuxieme extremite reliee a une extremite de la ligne de bit de lecture globale HGRBL du module 800 par un deuxieme circuit de liaison 61. 25 Ainsi, dans cet exemple, le circuit mei-noire comprend ((K-1)*N*P) + ((P-1)*N*K) circuits de liaison 61, par exemple identiques ou similaires, par exemple des circuits de liaison du type decrit en relation avec la figure 7. Une commande appropriee des circuits de liaison 61 30 permet la mise en oeuvre d'operations de calcul ayant pour operandes des donnees stockees dans differents modules du dispositif, quelles que soient les positions desdits modules dans le circuit. La figure 10 illustre une variante d'un module mei-noire 35 selon un mode de realisation. B16064 - DD17955 32 On considere dans cet exemple un module mei-noire du type decrit en relation avec la figure 3 ou 5. On considere plus particulierement dans cet exemple un module mei-noire dont les cellules elementaires 10 sont des cellules a deux lignes de bit 5 de lecture LRBLT et LRBLF, par exemple du type decrit en relation avec la figure 2. Pour chaque rang de colonne j de la ou des matrices du module, le module comprend deux lignes de bit de lecture globales GRBLT et GRBLF . Chaque ligne de bit de lecture locale LRBLT est reliee a la ligne de bit de lecture 10 globale GRBLT correspondante par un circuit de liaison 31, par exemple du type decrit en relation avec la figure 4. De plus, chaque ligne de bit de lecture locale LRBLF est reliee a la ligne de bit de lecture globale globale GRBLF correspondante par un circuit de liaison 31, par exemple du type decrit en 15 relation avec la figure 4. Dans la variante de la figure 10, le circuit mei-noire comprend en outre, pour chaque colonne de rang j de la ou des matrices du module, un circuit de liaison supplementaire 1001, connects d'une part aux lignes de bit de lecture locales LRBLT 20 et LRBLF de la colonne, et d'autre part aux lignes de bit de lecture globales GRBLT et GRBLF de la colonne. Le circuit de liaison supplementaire 1001 est adapts a mettre en oeuvre des operations de calcul logique ayant pour operandes des donnees binaires appliquees sur les lignes de bit de lecture locales 25 LRBLT et LRBLF de la colonne, et a fournir les resultat de ces operations sur les lignes de bit de lecture globales GRBLT et GRBLF de la colonne. Sur la figure 10, seul un circuit de liaison supplementaire 1001 du module a ete represents, ainsi qu'un circuit 1003 de precharge des lignes de bit de lecture 30 globales GRBLT et GRBLF connectees au circuit 1001. Le circuit de liaison supplementaire 1001 de la figure 10 comprend un transistor 1102, par exemple un transistor MOS a canal N, reliant, par ses noeuds de conduction, la ligne de bit de lecture globale GRBLT a un noeud intermediaire n1 du 35 circuit. Le circuit 1001 comprend en outre un transistor 1104, B16064 - DD17955 33 par exemple un transistor MOS a canal N, reliant, par ses noeuds de conduction, un noeud intermediaire n2 du circuit a un noeud d'application du potentiel d'alimentation bas GND du module. Le circuit 1001 comprend en outre un transistor 1106, par exemple un 5 transistor MOS a canal N, reliant, par ses noeuds de conduction, la ligne de bit de lecture globale GRBLF a un noeud intermediaire n3 du circuit. Le circuit 1001 comprend en outre un transistor 1108, par exemple un transistor MOS a canal N, reliant, par ses noeuds de conduction, un noeud intermediaire n4 du circuit 10 a un noeud d'application du potentiel d'alimentation bas GND du module. La grille du transistor 1106 est reliee, par exemple connectee, a la ligne de bit de lecture locale LRBLF connectee au circuit 1001. La grille du transistor 1104 est reliee, par exemple connectee, a la ligne de bit de lecture locale LRBLF 15 connectee au circuit 1001. La grille du transistor 1102 est reliee, par exemple connectee, a un noeud LRBLT de fourniture d'un signal binaire complementaire du signal binaire porte par la ligne de bit de lecture locale LRBLT . A titre d'exemple, le noeud LRBLT est un noeud de sortie d'un inverseur (non 20 represents) dont l'entree est reliee a la ligne de bit de lecture locale LRBLF . La grille du transistor 1108 est reliee, par exemple connectee, a un noeud LRBLF de fourniture d'un signal binaire complementaire du signal binaire porte par la ligne de bit de lecture locale LRBLF . A titre d'exemple, le noeud 25 LRBLF est un noeud de sortie d'un inverseur (non represents) dont l'entree est reliee a la ligne de bit de lecture locale LRBLF . Le circuit 1001 de la figure 10 comprend de plus un premier interrupteur S1 reliant le noeud n1 au noeud n2, un deuxieme interrupteur S2 reliant le noeud n3 au noeud n4, un 30 troisieme interrupteur S3 reliant le noeud n2 au noeud n3, et un quatrieme interrupteur S4 reliant le noeud n1 au noeud n4. Dans cet exemple, le circuit de precharge 1003 comprend un transistor 1201, par exemple un transistor MOS a canal P, reliant, par ses noeuds de conduction, un noeud d'application du 35 potentiel d'alimentation haut VDD du module a la ligne de bit de B16064 - DD17955 34 lecture globale GRBLT , et un transistor 1203, par exemple un transistor MOS a canal P, reliant, par ses noeuds de conduction, le noeud d'application du potentiel d'alimentation haut VDD du module a la ligne de bit de lecture globale GRBLF . Dans 5 l'exemple represents, les transistors 1201 et 1203 ont leurs grilles de commande connectees a un meme noeud de commande PCHB du circuit de precharge. Le circuit de liaison supplementaire 1001 de la figure 10 permet de mettre en oeuvre des operations de calcul logique 10 ayant pour operandes des donnees binaires stockees dans les cellules connectees aux lignes de bit de lecture locales LRBLF et LRBLF . Pour cela, les lignes de bit de lecture globales GRBLT et GRBLF sont d'abord prechargees a un niveau haut 15 par l'intermediaire du circuit de precharge 1003 (en mettant simultanement a l'etat passant, puis a l'etat bloque les transistors 1201 et 1203 du circuit 1003, par application d'un signal de commande approprie sur le noeud PCHB). A titre d'exemple illustratif, on considere que deux 20 cellules elementaires 10 d'une meme colonne de rang j sont activees simultanement en lecture, la premiere via son port RPT (figure 2) seulement, et la deuxieme via son port RPF (figure 2) seulement. Pour cela, apres avoir precharge a un niveau haut les lignes de bit de lecture LRBLF et LRBLF de la colonne et 25 mis a un niveau bas les pistes conductrices de reference VGNDT et VGNDF de la colonne, le transistor de selection T4 (figure 2) de la premiere cellule et le transistor de selection T6 (figure 2) de la deuxieme cellule sont simultanement rendus passant. Le transistor de selection T6 de la premiere cellule et le transistor 30 de selection T4 de la deuxieme cellule sont quant a eux maintenus ouverts (bloques). On designe respectivement par A et B les valeurs binaires memorisees sur les noeuds BLTI (figure 2) des deux cellules considerees. Les valeurs binaires complementaires A et 35 B sont alors stockees sur les noeuds BLFI (figure 2) respectifs B16064 - DD17955 35 des deux cellules. La piste conductrice de sortie LRBLF de la colonne reste a son niveau haut de precharge uniquement si la valeur A est a un niveau bas, et la piste conductrice de sortie LRBLF de la colonne reste a son niveau haut de precharge 5 uniquement si la valeur B est a un niveau haut. Ainsi, le signal appliqué sur la grille du transistor 1106 correspond a la valeur complementaire de la valeur A, c'est-d-dire qu'il est a un niveau bas si la valeur A est a un niveau haut, et a un niveau bas si la valeur A est a un niveau haut. Le signal applique sur la grille 10 du transistor 1102 correspond quant a lui a la valeur A, c'est-d- dire qu'il est a un niveau haut si la valeur A est a un niveau haut, et a un niveau bas si la valeur A est a un niveau bas. Le signal applique sur la grille du transistor 1104 et sur la grille du transistor 1108 correspondent quant a eux respectivement a la 15 valeur B et a la valeur complementaire de la valeur B. Le circuit de liaison supplementaire 1001 peut etre commande dans une premiere configuration dans laquelle les interrupteurs S1 et S2 sont fermes (passants) et les interrupteurs S3 et S4 sont ouverts (bloques), ou dans une deuxieme 20 configuration dans laquelle les interrupteurs S1 et S2 sont ouverts (bloques) et les interrupteurs S3 et S4 sont fermes (passants). Dans la premiere configuration (interrupteurs S1 et S2 fermes et interrupteurs S3 et S4 ouverts), la ligne de bit de 25 lecture globale GRBLT se decharge uniquement si les valeurs A et B sont toutes les deux a l'etat haut, et la ligne de bit de lecture globale GRBLF se decharge uniquement si les signaux A et B sont tous les deux a l'etat bas. Autrement dit, le signal binaire lu sur la ligne de bit de lecture globale GRBLT 30 correspond au resultat d'une operation logique NON ET entre les valeurs A et B (AB), et le signal binaire lu sur la ligne de bit de lecture globale GRBLF correspond au resultat d'une operation logique NON ET entre les valeurs A et B, c'est-a-dire au resultat d'une operation logique OU entre les valeurs A et B (A+B). B16064 - DD17955 36 Un avantage de cette configuration est que les operations logiques A.B et A+B sont realisees en local, seul le resultat de chaque operation etant transmis sur la ligne de bit de lecture globale GRBLT , respectivement GRBLF . Ceci permet 5 un gain en consommation associe a deux calculs primitifs en parallele. En effet, en observant les tables de verite reproduites ci-dessous des operations A.B et A+B, on peut voir qu'en reportant uniquement le resultat des operations logiques A.B et A+B sur les lignes de bit de lecture globales, it y a, statistiquement, une 10 chance sur quatre de decharger chaque ligne de bit de lecture globale. A B A+B A.B 0 0 1 0 0 1 1 1 1 0 1 1 1 1 0 1 Si au contraire les lignes de bit de lecture globales etaient utilisees pour lire directement les valeurs A et B, it y 15 aurait, statistiquement, une chance sur deux de decharger chaque ligne de bit de lecture globale. Or, du fait de la capacite relativement elevee des lignes de bit de lecture globales, les operations de recharge des lignes de bit de lecture globales sont relativement coateuses en 20 energie par rapport aux operations de recharge des lignes de bit de lecture locales. Le circuit de liaison supplementaire 1001 permet ainsi de realiser un gain en consommation dynamique. On notera que les operations logiques AB et A+B sont particulierement utiles dans la mesure au elles constituent des 25 operations elementaires necessaires a la mise en oeuvre d'operations arithmetiques d'addition. Dans la deuxieme configuration du circuit de liaison 1001 (interrupteurs S3 et S4 fermes et interrupteurs S1 et S2 ouverts), le fonctionnement est similaire a la difference pres 30 que les operations logiques realisees sont les operations A+B B16064 - DD17955 37 (le resultat de l'operation etant disponible sur la ligne de bit de lecture globale GRBLT ) et A +173 (le resultat de l'operation etant disponible sur la ligne de bit de lecture globale GRBLF ). Ces deux operations sont elles aussi particulierement utiles dans 5 la mesure au elles constituent des operations elementaires necessaires a la mise en oeuvre d'operations arithmetiques de soustraction. La encore, l'utilisation du circuit de liaison supplementaire 1001 pour la mise en oeuvre de ces operations permet un gain en consommation dynamique associe a deux calculs 10 primitifs en parallele. Des modes de realisation particuliers ont ete decrits. Diverses variantes et modifications apparaitront a l'homme de fart. En particulier, les modes de realisation decrits ne se limitent pas a l'exemple de realisation des cellules elementaires 15 10 decrit en relation avec la figure 2, ni aux exemples de realisation de circuits de liaison decrits en relation avec les figures 4 et 7. Plus generalement, l'homme du métier saura mettre en oeuvre le fonctionnement recherché avec d'autres architectures de cellules elementaires et/ou de circuits de liaison internes 20 (les circuits 31) ou externes (les circuits 61) aux modules mei-noire. On notera de plus que les modes de realisation decrits en relation avec les figures 5, 6, 7, 8 et 9 et le mode de realisation decrit en relation avec les figures 3 et 4 peuvent 25 etre combines, c'est-a-dire que des modules partitionnes en plusieurs matrices (tel que decrit en relation avec les figures 3 et 4) peuvent etre relies par des circuits de liaison externes 61 au sein d'un meme circuit mei-noire (tel que decrit en relation avec les figures 5, 6, 7, 8 et 9. 30 Par ailleurs, on a decrit ci-dessus des exemples de realisation dans lesquels des lignes de bit de lecture globales et des circuits de liaison sont utilises pour relier entre elles des lignes de bit de lecture locales de plusieurs matrices de cellules elementaires d'un meme module mei-noire ou d'un meme 35 circuit mei-noire, en vue de realiser des operations de calcul ayant B16064 - DD17955 38 pour operandes des donnees stockees dans differentes matrices du module ou du circuit. Plus generalement, l'architecture proposee peut etre utilisee pour transferer des donnees d'une matrice a une autre 5 pour d'autres applications que la mise en oeuvre d'une operation de calcul. A titre d'exemple, dans une premiere matrice, les lignes de bit globales de la matrice peuvent etre reliees aux lignes de bit de lecture locales de la matrice tel que decrit ci-dessus, 10 tandis que, dans une deuxieme matrice, les lignes de bit globales peuvent etre reliees a des lignes de bit d'ecriture de la matrice, de facon a permettre un transfert direct de donnees lues dans la premiere matrice en vue de leur ecriture dans la deuxieme matrice. A titre de variante, le module ou le circuit mei-noire 15 peut comprendre des matrices de cellules elementaires de natures differente, par exemple une premiere matrice de cellules SRAM du type decrit en relation avec la figure 2, et une deuxieme matrice de cellules CAM (de l'anglais "Content Adressable Memory" - mei-noire adressable par le contenu). Dans ce cas, les lignes de 20 bit globales de la premiere matrice peuvent etre reliees aux lignes de bit de lecture locales de la matrice tel que decrit cidessus, tandis que, les lignes de bit globales de la deuxieme matrice peuvent etre reliees a des lignes de bit de recherche de contenu de la deuxieme matrice, de facon a permettre un transfert 25 direct des donnees lues dans la premiere matrice en vue d'effectuer REVENDICATIONS1. Circuit mei-noire comprenant une pluralite de cellules elementaires (10) reparties en plusieurs matrices (Al, A2 ; A) comprenant chacune M colonnes, avec M entier superieur ou egal a 2, dans lequel : chaque colonne de chaque matrice comprend une premiere ligne de bit locale (LRBL ; LRBLT ) directement connectee a chacune des cellules de la colonne ; chaque colonne de chaque matrice comprend une premiere ligne de bit globale (GRBL ; GRBLT ; VGRBL , HGRBL ) reliee a la premiere ligne de bit locale (LRBL ) de la colonne par un premier circuit de liaison (31), le premier circuit de liaison (31) etant commandable pour : - isoler la premiere ligne de bit locale de la colonne de sa premiere ligne de bit globale, - transmettre sur la premiere ligne de bit globale de la colonne un signal binaire present sur sa premiere ligne de bit locale, ou - transmettre sur la premiere ligne de bit locale de la colonne un signal binaire present sur sa premiere ligne de bit globale ; et les premieres lignes de bit globales (GRBL ; GRBLT ; VGRBL , HGRBL ) des colonnes de meme rang j des differentes matrices (Al, A2 ; A), avec j entier allant de 0 a M-1, sont reliees entre elles. 2. Circuit mei-noire selon la revendication 1, dans lequel chaque premier circuit de liaison (31) comprend : des premier (401) et deuxieme (403) transistors connectes en serie entre un noeud (VDD) d'application d'une tension d'alimentation du circuit et la premiere ligne de bit 30 globale (GRBL ; GRBLT ; VGRBL , HGRBL ) de la colonne ; et des troisieme (405) et quatrieme (407) transistors connectes en serie entre la premiere ligne de bit locale (LRBL B16064 - DD17955 40 ; LRBLT ) de la colonne et un noeud (GND) d'application d'un potentiel de reference du circuit, la grille du deuxieme transistor (403) etant connectee a la premiere ligne de bit locale (LRBL ; LRBLT ) de la 5 colonne, et la grille du troisieme transistor (405) etant connectee a la premiere ligne de bit globale (GRBL ; GRBLT ) de la colonne. 3. Circuit mei-noire selon la revendication 1 ou 2, dans lequel lesdites matrices (Al, A2) font partie d'un meme 10 module mei-noire, les premieres lignes de bit globales (GRBL ; GRBLT ) des colonnes de meme rang j des differentes matrices etant directement connectees entre elles. 4. Circuit mei-noire selon la revendication 1 ou 2, dans lequel lesdites matrices (A) font partie de modules mei-noire 15 distincts, les premieres lignes de bit globales (GRBL ; GRBTL ; VGRBL , HGRBL ) des colonnes de meme rang j des differentes matrices etant reliees en serie par l'intermediaire de circuits de liaison supplementaires (61). 5. Circuit mei-noire selon la revendication 4, dans 20 lequel chaque circuit de liaison supplementaire (61) reliant en serie une premiere ligne de bit globale (GRBL T) d'une premiere colonne de rang j d'un module mei-noire a une premiere ligne de bit globale (GRBL B) d'une deuxieme colonne de meme rang j d'un module mei-noire voisin, est commandable pour : 25 -isoler lesdites premieres lignes de bit globales (GRBL T ; GRBL B) l'une de l'autre, -recopier sur la premiere ligne de bit globale (GRBL B) de la deuxieme colonne un signal binaire present sur la premiere ligne de bit globale (GRBL T) de la premiere colonne, ou -recopier sur la premiere ligne de bit globale (GRBL T) de la premiere colonne un signal binaire present sur la premiere ligne de bit globale (GRBL B) de la deuxieme colonne. 6. Circuit mei-noire selon la revendication 5, dans lequel chaque circuit de liaison supplementaire (61) comprend : B16064 - DD17955 41 un amplificateur (701) ayant une entrée reliee a la premiere ligne de bit globale (GRBL T) de la premiere colonne par un cinquieme transistor (703) et une sortie reliee a la premiere ligne de bit globale (GRBL B) de la deuxieme colonne par un sixieme 5 transistor (705) ; un septieme transistor (707) reliant la premiere ligne de bit globale (GRBL T) de la premiere colonne a la sortie de l'amplificateur (701) ; et un huitieme transistor (709) reliant la premiere ligne 10 de bit globale (GRBL B) de la deuxieme colonne a l'entree de l'amplificateur (701). 7. Circuit mei-noire selon la revendication 6, dans lequel dans chaque circuit de liaison supplementaire (61), les grilles des cinquieme (703) et sixieme (705) transistors sont 15 connectees a une meme premiere piste conductrice de commande (T2B SEL) du circuit de liaison, et les grilles des septieme (707) et huitieme (709) transistors sont connectees a une meme deuxieme piste conductrice de commande (B2T SEL) du circuit de liaison. 8. Circuit mei-noire selon l'une quelconque des 20 revendications 1 a 7, dans lequel dans chaque colonne de chaque matrice, la premiere ligne de bit locale (LRBL ) et la premiere ligne de bit globale (VGRBL ) de la colonne s'etendent selon la direction de la colonne, et dans lequel, pour chaque colonne de chaque matrice, le circuit mei-noire comprend en outre une premiere 25 ligne de bit globale supplementaire (HGRBL ) connectee a la premiere ligne de bit globale de la colonne, la premiere ligne de bit globale supplementaire s'etendant orthogonalement a la direction de la colonne. 9. Circuit mei-noire selon la revendication 8, dans 30 lequel lesdites plusieurs matrices sont disposees matriciellement selon des rang-6es et des colonnes, les matrices d'une meme colonne etant reliees les unes aux autres par leurs premieres lignes de bit globales (VGRBL ) et les matrices d'une meme rang-6e etant reliees les unes aux autres par leurs premieres lignes de bit globales supplementaires (HGRBL ). B16064 - DD17955 42 10. Circuit mei-noire selon l'une quelconque des revendications 1 a 9, comprenant un circuit de controle adapte a activer simultanement en lecture une premiere cellule d'une colonne de rang j d'une premiere matrice du circuit mei-noire, et 5 une deuxieme cellule d'une deuxieme colonne de meme rang j d'une deuxieme matrice du circuit mei-noire, et a commander le ou les circuits de liaison reliant la premiere ligne de bit locale (LRBL ; LRBLT ) de la premiere colonne a la premiere ligne de bit locale (LRBL ; LRBLT ) de la deuxieme colonne pour 10 transmettre sur la premiere ligne de bit locale de la deuxieme colonne un signal binaire present sur la premiere ligne de bit locale de la premiere colonne, de facon a realiser une operation logique ayant pour operandes les donnees stockees dans les premiere et deuxieme cellules. 15 11. Circuit mei-noire selon l'une quelconque des revendications 1 a 10, dans lequel : chaque colonne de chaque matrice comprend une deuxieme ligne de bit locale (LRBLF ) directement connectee a chacune des cellules de la colonne ; et 20 chaque colonne de chaque matrice comprend une deuxieme ligne de bit globale (GRBLF ) reliee a la deuxieme ligne de bit locale (LRBLF ) de la colonne par un deuxieme circuit de liaison (31), le deuxieme circuit de liaison (31) etant commandable pour : - isoler la deuxieme ligne de bit locale de la colonne 25 de sa deuxieme ligne de bit globale, - transmettre sur la deuxieme ligne de bit globale de la colonne un signal binaire present sur sa deuxieme ligne de bit locale, ou - transmettre sur la deuxieme ligne de bit locale de 30 la colonne un signal binaire present sur sa deuxieme ligne de bit globale ; et les deuxieme lignes de bit globales (GRBLF ) des colonnes de meme rang j des differentes matrices sont reliees entre elles. B16064 - DD17955 43 12. Circuit mei-noire selon la revendication 11, comprenant en outre, pour chaque colonne de chaque matrice, un circuit additionnel (1001) connecte aux premiere (LRBLT ) et deuxieme (LRBLF ) lignes de bit locales et aux premiere 5 (GRBLT ) et deuxieme (GRBLF ) lignes de bit globales de la colonne, le circuit additionnel (1001) etant adapte a mettre en oeuvre des operations de calcul logique ayant pour operandes des donnees binaires appliquees sur les premiere (LRBLT ) et deuxieme (LRBLF ) lignes de bit locales de la colonne et a 10 fournir les resultats de ces operations sur les premiere (GRBLT ) et deuxieme (GRBLF ) lignes de bit globales de la colonne. 13. Circuit mei-noire selon la revendication 12, dans lequel le circuit additionnel (1001) comprend : 15 un premier transistor (1102) reliant la premiere ligne de bit globale (GRBLT ) a un premier noeud intermediaire (n1) ; un deuxieme transistor (1104) reliant un deuxieme noeud intermediaire (n2) a un noeud d'application d'un potentiel d'alimentation bas (GND) du circuit mei-noire ; 20 un troisieme transistor (1106) reliant la deuxieme ligne de bit globale (GRBLF ) a un troisieme noeud intermediaire (n3) ; un quatrieme transistor (1108) reliant un quatrieme noeud intermediaire (n4) au noeud d'application du potentiel 25 d'alimentation bas (GND) du circuit mei-noire ; un premier interrupteur (S1) reliant le premier noeud intermediaire (n1) au deuxieme noeud intermediaire (n2) ; un deuxieme interrupteur (S2) reliant le troisieme noeud intemediaire (n3) au quatrieme noeud intermediaire (n4) ; 30 un troisieme interrupteur (S3) reliant le deuxieme noeud intermediaire (n2) au troisieme noeud intermediaire (n3) ; et un quatrieme interrupteur (S4) reliant le premier noeud intermediaire (n1) au quatrieme noeud intermediaire (n4). 14. Circuit mei-noire selon la revendication 13, dans 35 lequel : B16064 - DD17955 44 la grille du troisieme transistor (1106) du circuit additionnel est reliee a la premiere ligne de bit locale (LRBLT ) de la colonne ; la grille du deuxieme transistor (1104) du circuit 5 additionnel est reliee a la deuxieme ligne de bit locale (LRBLF ) de la colonne ; la grille du premier transistor (1102) du circuit additionnel est reliee a un noeud (LRBLT ) de fourniture d'un signal binaire complementaire du signal binaire porte par la 10 premiere ligne de bit de lecture locale (LRBLT ) de la colonne ; et la grille du quatrieme transistor (1108) est reliee a un noeud (LRBLF ) de fourniture d'un signal binaire complementaire du signal binaire porte par la deuxieme ligne de 15 bit de lecture locale (LRBLF ) de la colonne.