FR 3076398 A1 20190705 FR 1763408 A 20171229 DOMAINE TECHNIQUE DE L'INVENTION La presente invention concerne le domaine de la microelectronique et de la nanoelectronique et plus particulierement le domaine des transistors. Elle trouvera pour application particulierement avantageuse les transistors partiellement desertes. ETAT DE LA TECHNIQUE Dans le domaine des circuits integres formes a partir de substrats elabores de type semi-conducteur sur isolant, d6sign6s par leur acronyme SOI, de l'anglais « Semiconductor On Insulator », it existe differents types de transistors: des transistors dits partiellement desertes designes par leur acronyme PDSOI, de l'anglais « Partially Depleted Semiconductor On Insulator », et des transistors dits totalement d6sert6s designes par leur acronyme FDSOI, de l'anglais « Fully Depleted Semiconductor On Insulator ». Un substrat elabore SOI est caracterise par la presence d'une couche active form6e par une fine couche superficielle de semi-conducteur cristallin, du silicium monocristallin par exemple, reposant sur une couche continue isolante d'oxyde, par exemple d'oxyde de silicium, dit oxyde enterr6 ou encore BOX acronyme de l'anglais « Buried Oxide layer ». La solidite et la rigidit6 mecanique de ('ensemble sont assurees par une couche ou substrat de support sur laquelle repose la BOX et qui constitue le corps du substrat SOI, souvent qualifie du vocable anglais de « bulk » pour indiquer que le substrat de d6part est fres generalement fait d'un mat6riau semi-conducteur massif, du silicium par exemple. Cette structure offre de nombreux avantages pour la realisation des transistors MOS acronyme de l'anglais « Metal-Oxide-Semiconductor ». Notamment, elle permet une reduction drastique des capacit6s parasites en raison de la presence de la couche continue isolante. La figure 1 represente un transistor de type PDSOI selon l'art anterieur. Ce transistor est forme a partir d'un substrat SOI comprenant successivement une couche 6paisse de silicium 1, une BOX 2, une couche active faite d'un mat6riau semiconducteur. Le transistor comprend une zone source 3a, une zone drain 3b disposees de part et d'autre d'un canal de conduction 6. Les zones de source 3a et drain 3b et le canal de conduction 6 6tant, dans cet exemple, formees dans la couche active. Le transistor comprend egalement un empilement de grille 4, d6sign6 grille par souci de concision, qui surmonte la couche active et dont les flancs sont recouverts de deux espaceurs 5a et 5b. II est a noter que les transistors PDSOI, tel que represente en figure 1 par exemple, presentent generalement une portion du canal de conduction comprenant un 2 potentiel electrique dit « flottant » en ce sens qu'une charge peut s'y former et ainsi induire des reduction des performances du transistor. Afin de pallier ce probleme, de nombreuses solutions ont ete proposees et reposent generalement sur ('utilisation d'une zone de contact electrique correspondant a une extension du canal de 5 conduction connectee a l'une ou l'autre des zones de source et de drain du transistor, cela afin d'en fixer le potentiel electrique. De nombreuses solutions ont ete proposees A cet effet. Neanmoins, aucune ne permet une reelle amelioration a la fois en termes de performances, mais egalement de compacite pour la fabrication de dispositifs electroniques comprenant des transistors PDSOI. En effet, les solutions proposees, 10 lorsqu'elles sont satisfaisantes en termes de performances conduisent generalement a des compacites insatisfaisantes ou a des coats de production trop eleves. II existe donc un besoin consistant a repondre aux problemes causes par le potentiel flottant, tout en conservant un coat de production et/ou un encombrement 15 limites. La presente invention vise a proposer une solution pour repondre a ce besoin. RESUME DE L'INVENTION La presente invention concerne un transistor porte par au moins un substrat 20 comprenant au moins une couche active a base d'au moins un materiau semiconducteur, le transistor comprenant : a) au moins une zone source et au moins une zone drain, de preference chacune etant clop& selon une premiere polarite, de preference prise parmi une polarite N ou P ; 25 b) au moins une zone de contact electrique de preference clop& selon la premiere polarite ; c) au moins un canal de conduction : i) dispose entre la zone source et la zone drain, de preference etant dope selon une deuxieme polarite differente de la premiere polarite ; 30 ii) s'etendant depuis ladite zone source jusqu'a ladite zone drain selon une dimension transversale jl et s'etendant selon une dimension longitudinale Jc, de preference depuis chacune des zones source et drain jusqu'a la zone de contact electrique ; d) au moins une grille, surmontant entierement !edit canal de conduction. 3 Ladite grille comprend une portion longitudinale s'etendant longitudinalement depuis au moins chacune des zones source et drain, au-dessus du canal de conduction, et au moins jusqu'a la zone de contact electrique. Ladite grille comprend egalement une portion transversale situee entre la zone de 5 contact electrique et chacune des zones source et drain. Cette portion transversale s'etend transversalement de part et d'autre d'une portion de la couche active, sur une dimension transversale 14. La portion transversale comprend : (a) au moins une premiere partie s'etendant transversalement au-dela d'une partie d'un premier cote de ladite portion de Ia couche active 10 sur une premiere dimension d'extension 12 ; (b) au moins une deuxieme partie s'etendant transversalement au-dela d'une partie d'un deuxieme cote de ladite portion de Ia couche active, oppose audit premier cote, sur une deuxieme dimension d'extension 13 ; 15 Avantageusement 12 > 13 avec 13 0 0. La presente invention permet ainsi de disposer d'un transistor, par exemple de type PDSOI, presentant une zone de contact electrique, couramment appele « body contact » en anglais, de sorte a piloter le potentiel d'une portion du canal de conduction 20 afin d'ameliorer les performances du transistor. Par ailleurs, la presente invention permet de par la morphologie de la grille, definissant une forme de marteau, d'optimiser la compacite d'une pluralite de transistors disposes sur un meme substrat. La presente invention, de par la dissymetrie de la grille, permet d'adapter la 25 morphologie du transistor au besoin de l'utilisateur. En effet, une connexion electrique peut ou non 8tre realisee entre la zone de contact electrique et l'une parmi la zone source et la zone drain. Ainsi ce type de morphologie permet de former un transistor de type MOSFET dont la source, le drain ou encore une autre zone peut etre connectee electriquement ou non au canal de conduction afin d'en piloter le potentiel electrique. 30 En particulier, la presente invention permet un gain consequent en termes de densite de grille au millimetre carre relativement a des solutions dans lesquelles la grille presente une forme de « T » et non de marteau. Ainsi la presente invention propose une solution efficace pour resoudre le probleme relatif au potentiel electrique flottant tout en conservant un cout et un 35 encombrement limites. 4 De plus, la presente invention permet d'appliquer un potentiel electrique different au niveau de la zone de contact electrique par rapport aux zones source et drain. Cette zone de contact electrique est en conduction electrique avec le canal de conduction. Avantageusement, le potentiel electrique de la zone de contact electrique peut 5 etre independant de celui de la zone source et de celui de la zone drain. Ainsi, ('absence de conduction electrique entre la zone de contact electrique et les zones source et drain apporte a la presente invention un degre de liberte supplementaire dans le pilotage en tension du transistor ainsi forme. Ce pilotage en tension permet d'ameliorer les performances du transistor. En effet, I'ajustement du 10 potentiel electrique de la zone de contact electrique permet de reduire le courant de fuite du transistor. Un autre objet de la presente invention concerne un dispositif microelectronique comprenant une pluralite de transistors selon ('invention. Par dispositif 15 microelectronique, on entend tout type de dispositif realise avec des moyens de la microelectronique. Ces dispositifs englobent notamment en plus des dispositifs a finalite purement electron ique, des dispositifs micromecaniques ou electromecaniques (MEMS, NEMS...) ainsi que des dispositifs optiques ou optoelectroniques (MOEMS...). 20 La presente invention concerne aussi un procede de fabrication d'un transistor selon la presente invention comprenant au moins une zone source au moins une zone drain et au moins une zone de contact electrique, de preference chacune etant clop& selon une premiere polarite et au moins un canal de conduction etant de preference clop& selon une deuxieme polarite, ledit procede comprenant au moins les etapes 25 suivantes : a) Fourniture d'un substrat comprenant au moins une couche active ; b) Definition d'une zone d'accueil destinee a accueillir au moins un transistor via la formation d'au moins une tranchee isolante ; c) Formation dudit canal de conduction, de preference par dopage selon la 30 deuxieme polarite differente de la premiere polarite, au niveau d'une pate de la zone d'accueil de sorte a ce que ledit canal de conduction presente une dimension longitudinale Jc et une dimension transversale jl ; d) Formation d'une grille, cette etape de formation d'une grille comprenant au moins les etapes suivantes : 35 i) Formation d'une couche d'oxyde de sorte a recouvrir, de preference integralement, le canal de conduction ; 5 ii) Formation d'une couche polycristalline au-dessus de ladite couche d'oxyde, cette couche polycristalline presentant une structure geometrique comprenant au moins : (1) une portion longitudinale s'etendant longitudinalement au-dessus du 5 canal de conduction ; (2) une portion transversale s'etendant transversalement de part et d'autre d'une portion de la couche active sur une dimension transversale 14 et la portion transversale comprenant : (a) au moins une premiere partie s'etendant transversalement au-dela 10 d'une partie d'un premier cote de ladite portion de Ia couche active sur une premiere dimension d'extension 12 ; (b) au moins une deuxieme partie s'etendant transversalement au-dela d'une partie d'un deuxieme cote, oppose audit premier cote, de ladite portion de Ia couche active sur une deuxieme dimension 15 d'extension 13 de sorte que 13 REVENDICATIONS1. Transistor porte par au moins un substrat comprenant au moins une couche active (1) a base d'au moins un materiau semi-conducteur, le transistor comprenant : a) au moins une zone source (3a) et au moins une zone drain (3b) ; b) au moins une zone de contact electrique (3c); c) au moins un canal de conduction (6) : i) dispose entre la zone source (3a) et la zone drain (3b) ; ii) s'etendant depuis ladite zone source (3a) jusqu'a ladite zone drain (3b) selon une dimension transversale j1 et s'etendant selon une dimension longitudinale Jc ; d) au moins une grille (4a) surmontant entierement ledit canal de conduction (6), ledit transistor etant caracterise en ce que ladite grille (4a) comprend : (1) une portion longitudinale (4b) s'etendant longitudinalement depuis au moins chacune des zones source (3a) et drain (3b), au-dessus du canal de conduction (6), et au moins jusqu'a la zone de contact electrique (3c) ; (2) une portion transversale (4c) situee entre la zone de contact electrique (3c) et chacune des zones source (3a) et drain (3b) et s'etendant transversalement de part et d'autre d'une portion de la couche active (1a) sur une dimension transversale 14, et la portion transversale (4c) comprenant : (a) au moins une premiere partie (4c1) s'etendant transversalement audela d'un premier cote de ladite portion de Ia couche active (1a) sur une premiere dimension d'extension 12 ; (b) au moins une deuxieme partie (4c2) s'etendant transversalement au-dela d'un deuxieme cote de ladite portion de Ia couche active (1a), oppose audit premier cote, sur une deuxieme dimension d'extension 13; et en ce que : 12 > 13 avec 13 0 O. 2. Transistor selon la revendication precedente, dans lequel 12 est superieure 1.2 fois 13, de preference a 1.5 fois 13. 3. Transistor selon l'une quelconque des revendications precedentes, dans lequel ladite portion de la couche active (1a) situee en dessous de la portion transversale 24 (4c) de la grille (4a) presente une dimension transversale 15, 15 etant inferieure a 14 et superieure A j1. 4. Transistor selon l'une quelconque des revendications precedentes, dans lequel 5 ladite portion transversale (4c) est conformee de sorte a ce qu'une zone du substrat soit non recouverte par ladite grille (4) et soit situee entre ladite zone de contact electrique (3c) et l'au moins une zone prise parmi la zone source (3a) et la zone drain (3b), ladite zone non recouverte presentant une dimension transversale k2. 10 5. Transistor selon l'une quelconque des revendications precedentes, comprenant au moins une connexion electrique (8) situee entre une partie au moins de la zone de contact electrique (3c) et l'une parmi la zone source (3a) et la zone drain (3b). 15 6. Transistor selon la revendication precedente, dans lequel la connexion electrique (8) presente une dimension transversale inferieure ou egale a k2. 7. Transistor selon l'une quelconque des deux revendications precedentes, dans lequel la connexion electrique (8) presente une dimension longitudinale L8 20 superieure ou egale a une dimension longitudinale L2 de la portion transversale (4c) de la grille (4a). 8. Transistor selon l'une quelconque des revendications precedentes, dans lequel ladite portion longitudinale (4b) de la grille (4) presente une dimension transversale 25 11 et dans lequel le rapport 11/j1 est superieur a 1, de preference superieure a 1.5 et avantageusement superieure a 2. 9. Transistor selon l'une quelconque des revendications precedentes, dans lequel la portion longitudinale (4b) de la grille (4) presente une dimension transversale 11 et 30 dans lequel le rapport 14/11 est superieur a 2, de preference superieure a 3 et avantageusement superieure a 5. 10. Transistor selon l'une quelconque des revendications precedentes, dans lequel le rapport 14/j1 est superieur a 2, de preference superieure a 3 et avantageusement 35 superieure a 5. 25 11. Transistor selon l'une quelconque des revendications precedentes, dans lequel le rapport 12/13 est superieur a 2, de preference superieure a 3 et avantageusement superieure a 5. 5 12. Transistor selon l'une quelconque des revendications precedentes en combinaison avec la revendication 4, dans lequel le rapport 12/k2 est superieur a 1, de preference superieure a 2 et avantageusement superieure a 5. 13. Transistor selon l'une quelconque des revendications precedentes, dans lequel la 10 grille (4a) presente une dimension longitudinale Lg, le rapport Lg/Jc etant superieur ou egal a 1, de preference superieure a 2 et avantageusement superieure a 5. 14. Transistor selon l'une quelconque des revendications precedentes, dans lequel la grille (4a) presente une dimension en epaisseur comprise entre 1nm et 100nm, de 15 preference entre 1.5nm et 25nm et avantageusement entre 2nm et 15nm. 15. Transistor selon l'une quelconque des revendications precedentes, dans lequel la grille (4a) comprend au moins une couche d'oxyde (4e) surmontant au moins le canal de conduction (6) et au moins une couche polycristalline (4d) surmontant et 20 entourant en partie au moins ladite couche d'oxyde (4e). 16. Dispositif micro-electronique comprenant une pluralite de transistors selon l'une quelconque des revendications precedentes. 25 17. Procede de fabrication d'un transistor selon l'une quelconque des revendications 1 A 15 comprenant au moins une zone source (3a) au moins une zone drain (3b) et au moins une zone de contact electrique (3c) et au moins un canal de conduction (6), ledit procede comprenant au moins les etapes suivantes : a) Fourniture d'un substrat comprenant au moins une couche active (1) ; 30 b) Definition d'une zone d'accueil destinee a accueillir au moins un transistor via la formation d'au moins une tranchee isolante (7) ; c) Formation dudit canal de conduction (6) au niveau d'une partie de la zone d'accueil de sorte a ce que ledit canal de conduction presente une dimension longitudinale Jc et une dimension transversale j1 ; 35 d) Formation d'une grille (4a), cette etape de formation d'une grille (4a) comprenant au moins les etapes suivantes : 26 i) Formation d'une couche d'oxyde (4e) de sorte a recouvrir, de preference integralement, le canal de conduction (6) ; ii) Formation d'une couche polycristalline (4d) au-dessus de ladite couche d'oxyde (4e), cette couche polycristalline (4d) presentant une structure 5 geometrique comprenant au moins : (1) une portion longitudinale (4b) s'etendant longitudinalement au-dessus du canal de conduction (6) ; (2) une portion transversale (4c) s'etendant transversalement de part et d'autre d'une portion de la couche active (1a) sur une dimension 10 transversale 14 et la portion transversale (4c) comprenant : (a) au moins une premiere partie (4c1) s'etendant transversalement audela d'une partie d'un premier cote de ladite portion de Ia couche active (1a) sur une premiere dimension d'extension 12; (b) au moins une deuxieme partie (4c2) s'etendant transversalement 15 au-dela d'une partie d'un deuxieme cote, oppose audit premier cote, de ladite portion de Ia couche active (1a) sur une deuxieme dimension d'extension 13 de sorte que 13 18. Procede selon la revendication precedente, comprenant la formation d'une 30 connexion electrique (8) entre la zone de contact electrique (3c) et l'une parmi la zone source (3a) et la zone drain (3b). 19. Procede selon l'une quelconque des deux revendications precedentes, comprenant la formation d'au moins un espaceur au niveau d'au moins une partie du pourtour 35 de la grille (4).