FR 3063574 A1 20180907 FR 1751731 A 20170303 1 Dispositif compact de protection d'un circuit intégré contre les décharges électrostatiques Des modes de réalisation de l'invention concernent les dispositifs électroniques, et notamment ceux destinés à la protection des composants contre les décharges électrostatiques (ESD : ElectroStatic Discharge). Dans le domaine de la microélectronique, une décharge électrostatique peut se produire tout au long de la vie d'un circuit intégré, et constituer un vrai problème pour la fiabilité des composants ou modules électroniques de ce circuit intégré, ainsi qu'une cause majeure de défaillance. Une décharge électrostatique se traduit généralement par un pic de courant plus ou moins important et plus ou moins court entre deux bornes d'un module électronique du circuit intégré. Pour qu'une décharge électrostatique ait lieu, il faut qu'une première borne du module reçoive la décharge, par exemple au contact d'un corps chargé électriquement, et qu'une deuxième borne fasse office de masse, par exemple en étant en contact avec un objet métallique. Classiquement, une décharge électrostatique a lieu lorsque le circuit intégré est hors tension, entre deux bornes parmi la borne d'alimentation, la borne de référence, ou l'une des bornes de signal, couplée audit module. Un dispositif de protection ESD vise à absorber autant que possible ce pic de courant afin d'éviter sa circulation dans le module, ou une surtension éventuelle aux bornes du module. Il existe différentes protections contre les décharges électrostatiques, notamment les transistors MOS à fonctionnement hybride. Les transistors à fonctionnement hybride sont des transistors MOS comportant un transistor bipolaire parasite et dont le fonctionnement fait intervenir un fonctionnement de ce transistor 3063574 2 bipolaire et un fonctionnement du transistor MOS dans un mode sous-seuil. Le principe d'un fonctionnement hybride d'un transistor MOS a été mis en évidence dans l'article de Ph. Galy et V. Berland intitulé 5 « Ideal Gummel curves simulation of high current gain vertical NPN BIMOS transistor », INT. J. ELECTRONICS, 1996, vol. 80 N°6, 717726. Cet article est une étude théorique effectuée sur un transistor à structure verticale présentant une longueur de grille (longueur de canal) de l'ordre du micron et validée par des simulations, sans qu'une 10 quelconque application d'un tel fonctionnement hybride ne soit mentionnée. Un tel transistor MOS à fonctionnement hybride a notamment l'avantage d'être résistant aux radiations ionisantes et il peut être d'une façon générale employé pour des applications grand public, 15 spatiales ou militaires, dans les domaines numériques et analogiques. L'utilisation d'un tel composant dans le cadre de la protection des circuits contre les décharges électrostatiques a notamment été décrite dans la demande de brevet internationale n° WO 2011 089179. Cela étant, certains dispositifs de protection ESD présentés 20 dans cette demande internationale peuvent, dans certains cas, présenter certains inconvénients. Il a notamment été observé que lorsque le dispositif est couplé entre une borne de signal (borne d'entrée/sortie) et une borne d'alimentation du circuit intégré, et que l'environnement du circuit intégré n'est pas correctement maîtrisé, il est susceptible de 25 se déclencher lors du fonctionnement du circuit intégré (donc en l'absence de décharge électrostatique), par exemple lorsque la différence de potentiel entre la borne d'alimentation et la borne de signal est supérieure ou égale au seuil de déclenchement du dispositif de protection. 30 Cela est susceptible d'endommager au moins une partie du circuit intégré et/ou de générer des erreurs de fonctionnement. Il existe en outre un besoin de réduire autant que possible la surface occupée par le dispositif de protection, en particulier lorsque 3063574 3 celui-ci est distribué sur les différentes bornes de signal couplées à différents composants ou modules électroniques du circuit intégré. Selon un mode de réalisation, il est proposé un dispositif électronique capable de protéger un composant ou un module 5 électronique d'un circuit intégré contre les décharges électrostatiques survenant entre toute paire de bornes couplées audit composant ou module d'un circuit intégré, et ayant un encombrement réduit. Selon un aspect, il est proposé un circuit intégré comportant une borne d'alimentation destinée à recevoir une tension 10 d'alimentation, une borne de référence destinée à recevoir une tension de référence, par exemple la masse, et au moins une borne de signal destinée à recevoir/émettre un signal, 15 un premier dispositif de protection couplé entre ladite au moins une borne de signal et la borne d'alimentation, au moins un deuxième dispositif de protection couplé entre ladite au moins une borne de signal et la borne de référence. 20 Selon cet aspect, le premier dispositif de protection comprend un premier transistor MOS dont une première électrode est couplée à ladite au moins une borne de signal, une deuxième électrode couplée à la borne d'alimentation, 25 ledit au moins un deuxième dispositif de protection comporte un deuxième transistor MOS dont une première électrode est couplée à ladite au moins une borne de signal et une deuxième électrode est couplée à la borne de référence, 30 les grilles des premier et deuxième transistors MOS étant couplées de manière directe ou indirecte à la borne de référence, et le substrat des premier et deuxième transistors étant couplé à la borne de référence par l'intermédiaire d'une résistance commune. 3063574 4 Ainsi, un composant ou module électronique couplé à ces trois bornes est protégé contre les décharges électrostatiques se produisant entre la borne de signal et l'une ou l'autre des bornes de référence et d'alimentation, et la connexion du substrat et de la grille du premier 5 transistor à une borne différente de la borne de signal permet avantageusement d'éviter, lorsque le circuit intégré est en fonctionnement, que la grille du premier transistor ne soit polarisée et que le premier transistor ne se déclenche, c'est-à-dire devienne passant. 10 Les grilles des premier et deuxième transistors peuvent être couplées de manière directe à la borne de référence, c'est-à-dire par une connexion ne faisant pas intervenir de composant intermédiaire actif ou passif, mais uniquement des éléments dont la seule fonction est de transmettre le signal, comme par exemple des pistes 15 métalliques, des vias, etc. En variante, les grilles des premier et deuxième transistors MOS peuvent être couplées à la borne de référence par l'intermédiaire d'un premier circuit de déclenchement, se traduisant donc par un couplage indirect. 20 Le premier circuit de déclenchement peut être de toute structure classique et comporter par exemple une autre résistance connectée entre les grilles des premier et deuxième transistors MOS et la borne de référence, sans connexion mutuelle entre la grille et le substrat de chaque transistor. 25 Cela étant, il est plus efficace que le premier circuit de déclenchement comporte ladite résistance commune. Ainsi par ce couplage indirect, la grille et le substrat de chaque transistor MOS sont reliés et le transistor MOS est dans une configuration compatible avec un fonctionnement hybride du type de 30 celui mentionné ci-dessus. Selon un mode de réalisation, le circuit intégré comporte un troisième dispositif de protection couplé entre la borne d'alimentation et la borne de référence et comprenant un troisième transistor MOS dont une première électrode est couplée à la borne d'alimentation et 3063574 5 une deuxième électrode est couplée à la borne de référence, et dont la grille est couplée de manière directe à la borne de référence et le substrat est couplé à la borne de référence par l'intermédiaire de la résistance commune. 5 Ainsi, le circuit intégré est protégé contre les décharges électrostatiques circulant entre la borne d'alimentation et la borne de référence. Selon un autre mode de réalisation, le troisième transistor MOS dont une première électrode est couplée à la borne d'alimentation et 10 une deuxième électrode est couplée à la borne de référence, a son substrat couplé à la borne de référence par l'intermédiaire de la résistance commune, et sa grille couplée à la borne de référence par l'intermédiaire d'un deuxième circuit de déclenchement. Là encore pour des raisons d'efficacité, le deuxième circuit de 15 déclenchement peut comporter la résistance commune. Ainsi, là encore le troisième dispositif de protection est compatible avec les transistors à fonctionnement hybride, qui permettent d'améliorer le déclenchement des dispositifs de protection. Selon un mode de réalisation, le circuit intégré comprend une 20 première borne de signal et au moins une deuxième borne de signal, et au moins un quatrième dispositif de protection couplé entre la première borne de signal et la deuxième borne de signal et comprenant un quatrième transistor MOS dont une première électrode est couplée à la première borne de signal, une deuxième électrode est couplée à la 25 deuxième borne de signal, dont la grille est directement couplée à la borne de référence, et dont le substrat est couplé à la borne de référence par l'intermédiaire de la résistance commune. Selon un autre mode de réalisation, le quatrième transistor MOS de ce quatrième dispositif de protection a son substrat couplé à 30 la borne de référence par l'intermédiaire de la résistance commune, et sa grille couplée à la borne de référence par l'intermédiaire d'un troisième circuit de déclenchement. Le troisième circuit de déclenchement peut là encore comporter la résistance commune. 3063574 6 Les transistors peuvent être réalisés dans un seul et même substrat et avoir des grilles mutuellement connectées. Cela permet notamment d'avoir un dispositif plus compact. D' autres avantages et caractéristiques de l' invention 5 apparaîtront à l'examen de la description détaillée de modes de réalisation de l'invention, nullement limitatifs, et des dessins annexés sur lesquels - les figures 1 à 10 illustrent des modes de réalisation de l' invention. 10 Sur la figure 1, les références DIS1 et DIS2 désignent des dispositifs électroniques de protection d'au moins un composant ou d'un module électronique CMP d'un circuit électronique intégré CI contre les décharges électrostatiques (« Electrostatic Discharges » : ESD selon un acronyme anglo-saxon bien connu de l'homme du 15 métier). Le circuit électronique CI comporte une borne d'alimentation B 1, une borne de référence B2 et une borne de signal B3, et le composant CMP est couplé à chacune de ces trois bornes B 1, B2, et B3. 20 A titre indicatif, lorsque le circuit électronique est en fonctionnement, la borne d'alimentation B1 peut recevoir un signal d'alimentation, par exemple une tension positive, la borne B2 peut recevoir un signal de référence, par exemple une tension négative constante ou une tension nulle. 25 La borne de signal B3 peut recevoir ou émettre un signal de donnée depuis ou vers le module CMP. Lorsque le circuit CI n'est pas en fonctionnement, le circuit CI peut être soumis à des décharges électrostatiques circulant entre l'une ou l'autre de ces bornes. 30 Une décharge électrostatique se traduit classiquement par une impulsion très brève de courant (par exemple quelques microsecondes) dont l'amplitude est par exemple de l'ordre de 2 ampères et intervient typiquement au bout de 10 nanosecondes. 3063574 7 Cela correspond par exemple à une différence de potentiel impulsionnelle appliquée entre deux bornes du circuit CI au travers d'un circuit équivalent R-L-C, dont le pic de tension se produit au bout de 10 nanosecondes avec une intensité de 1 à 4 kVolts HBM, par 5 exemple 4 kVolts HBM pour 2,5 ampères. On rappelle ici que les lettres HBM sont l'abréviation de l'acronyme anglo-saxon « Human Body Model » bien connu de l'homme du métier dans le domaine de la protection contre les décharges électrostatiques et désignent notamment un circuit 10 électrique visant à modéliser une décharge électrostatique délivrée par un être humain et habituellement utilisé pour tester la sensibilité des dispositifs aux décharges électrostatiques. Ce circuit électrique HBM, qui est le circuit R-L-C équivalent mentionné ci-avant et auquel on applique une forte tension, comporte notamment un condensateur de 15 100 pF qui se décharge à travers une résistance de 1,5 kilo-ohms dans le dispositif à tester. Ainsi, dans le cas présent, une décharge électrostatique de 4 kilovolts HBM signifie que l'on applique au circuit électrique HBM une différence de potentiel de 4 kilovolts. Il convient alors que cette impulsion de courant circule à 20 travers l'un des dispositifs de protection DIS1 et DIS2 et non à travers le composant CMP. Les dispositifs DIS1 et DIS2 visent par conséquent à absorber ces impulsions de courants survenant respectivement entre la borne d'alimentation B1 et la borne de signal, et entre la borne de référence 25 et la borne de signal, ou entre les deux bornes B1 et B2. Comme l'illustre la figure 2, les dispositifs DIS1 et DIS2 comprennent respectivement un premier transistor MOS TR1 et un deuxième transistor MOS TR2, montés en série entre la borne d'alimentation B1 et la borne de référence B2. 30 Le drain D1 du premier transistor TR1 est couplé à la borne d'alimentation B 1, la source Si du premier transistor TR1 est couplée à la borne de signal B3 et au drain D2 du deuxième transistor TR2, et la source S2 du deuxième transistor TR2 est couplée à la borne de référence B2. 3063574 8 La grille G1 du premier transistor TR1 et la grille G2 du deuxième transistor TR2 sont directement couplées à la borne de référence B2. Une connexion ou un couplage direct s'entend ici comme étant 5 une connexion ne faisant pas intervenir de composant intermédiaire actif ou passif, mais uniquement des éléments dont la seule fonction est de transmettre le signal, comme par exemple des pistes métalliques, des vias, etc. Le premier transistor TR1 est ainsi dans une configuration 10 communément désignée par l'homme du métier sous l'acronyme « GGNMOS » (Gate Grounded NMOS », en langue anglaise). Le substrat sbl du premier transistor TR1 et le substrat sb2 du deuxième transistor TR2 sont ici couplés à la borne de référence B2, par l'intermédiaire d'une résistance commune Rl. Pour des tensions de 15 seuil de transistors de l'ordre de 4 volts, la résistance commune R1 a dans ce mode de réalisation une valeur résistive de 500 ohms. Cela étant, en fonction de l'application envisagée, il serait possible de choisir une autre valeur de résistance. En pratique, le premier transistor TR1 et le deuxième transistor 20 TR2 sont réalisés sur un seul et même substrat, comme il sera vu ci- après. En présence d'une décharge électrostatique circulant depuis la borne d'alimentation B1 vers la borne de signal B3, la tension générée par la décharge électrostatique augmente jusqu'à atteindre la tension 25 de claquage de la jonction drain-substrat du premier transistor TR1. Le substrat sb 1, qui correspond ici à la base du transistor bipolaire parasite du premier transistor MOS TR1, est donc polarisé et le transistor bipolaire parasite (et donc le premier transistor MOS TR1) devient passant. 30 A titre indicatif, le transistor TR1 se déclenche ici lorsque la tension à ses bornes atteint 4,5 volts. Lorsque la décharge circule dans l'autre sens, c'est-à-dire depuis la borne de signal B3 vers la borne d'alimentation Bl, la tension générée par la décharge électrostatique augmente jusqu'à 3063574 9 atteindre la tension de claquage de la jonction drain-substrat du premier transistor TR1. Le substrat sb 1, qui correspond ici à la base du transistor bipolaire parasite du premier transistor MOS TR1, est donc polarisé et 5 le transistor bipolaire parasite (et donc le premier transistor MOS TR1) devient passant. Dans ce cas, le déclenchement du dispositif DIS1 est plus progressif, c'est-à-dire que pour une valeur de tension à ses bornes inférieure à 2,5 volts, l'intensité de courant au travers du dispositif 10 DIS1 croît de manière linéaire, et au delà de 2,5 volts, l'intensité du courant traversant le premier dispositif DIS1 croît de manière exponentielle, tandis que la tension aux bornes du premier transistor TR1 se rapproche de façon asymptotique de 3,5 volts. Lorsque la décharge circule depuis la borne de signal B3 vers 15 la borne de référence B2, la tension générée par la décharge électrostatique augmente jusqu'à atteindre la tension de claquage de la jonction drain-substrat du deuxième transistor TR2. Le substrat sb2, qui correspond ici à la base du transistor bipolaire parasite du deuxième transistor MOS TR2, est donc polarisé 20 et le transistor bipolaire parasite (et donc le deuxième transistor MOS TR2) devient passant. Le deuxième transistor TR2 présente une configuration de type GGNMOS, et la borne de référence B2 à laquelle sa grille G2 et son substrat sb2 sont connectés fait ici office de masse. 25 Le deuxième transistor TR2 se déclenche ici pour une tension à ses bornes égale à 4,2 volts. Lorsque la décharge circule depuis la borne de référence B2 vers la borne de signal B3, l'impulsion est transmise par la résistance commune R1 sur le substrat sb2 du deuxième transistor TR2 et par la 30 connexion directe sur la grille G2 du transistor MOS TR2. Dans ce cas de figure, le deuxième transistor TR2 se déclenche de façon classique, dès que sa tension grille-source dépasse sa tension de seuil. 3063574 10 La polarisation du substrat sb2 permet d'abaisser la tension de seuil du deuxième transistor TR2. Ici, le transistor se déclenche pour une tension de 0,6 volt. Dans le cas d'une impulsion de courant circulant depuis la 5 borne d'alimentation B1 vers la borne de référence B2, la tension générée par la décharge électrostatique augmente jusqu'à atteindre la tension de claquage de la jonction drain-substrat du premier transistor TR1. Le substrat sb 1, qui correspond ici à la base du transistor 10 bipolaire parasite du premier transistor MOS TR1, est donc polarisé et le transistor bipolaire parasite du premier transistor MOS TR1 devient passant. Le substrat sb2 du deuxième transistor MOS TR2 est également polarisé en raison de la connexion entre les substrats sb 1 et sb2, et le 15 transistor bipolaire parasite du deuxième transistor MOS TR2 devient également passant. Le premier transistor MOS TR1 et le deuxième transistor TR2 se déclenchent alors pour une tension entre les bornes B1 et B2 d'une valeur de 4,2 volts. 20 Dans le cas d'une décharge circulant entre la borne de référence B2 et la borne d'alimentation Bl, la décharge est transmise simultanément sur la grille G1 du premier transistor TR1, sur la grille G2 du deuxième transistor TR2, sur le substrat sbl du premier transistor TR1 et sur le substrat sb2 du deuxième transistor TR2. 25 Les deux transistors TR1 et TR2 se déclenchent donc de façon classique afin de faire circuler la décharge électrostatique. Ainsi, le composant CMP est protégé contre les décharges électrostatiques pouvant survenir entre deux quelconques de ses trois bornes Bl, B2 et B3. 30 Et, la connexion du substrat sbl et de la grille G1 du premier transistor TR1 à une borne de référence B2, c'est-à-dire à une borne différente de la borne de signal B3, permet d'éviter, lorsque le dispositif est en fonctionnement et que par exemple la différence de potentiel entre la borne d'alimentation et la borne de signal est 3063574 11 supérieure au seuil de déclenchement du transistor TR1, que la grille G1 du premier transistor TR1 ne soit polarisée et que le premier transistor TR1 ne se déclenche. Selon un mode de réalisation illustré sur la figure 3, il serait 5 possible que la grille G1 du premier transistor TR1 et la grille G2 du deuxième transistor TR2 soient couplées à la borne de référence par l'intermédiaire de la résistance commune Rl. Ainsi, chaque transistor a sa grille et son substrat mutuellement connectés. 10 Cela permet un fonctionnement hybride des transistors MOS TR1 et TR2. En particulier, la résistance commune R1 et la capacité drain-grille du premier transistor MOS TR1 forme un premier résistifcapacitif de déclenchement permettant de transmettre l'impulsion 15 électrostatique sur la grille du premier transistor MOS TR1. Ainsi, en présence d'une décharge électrostatique aux bornes du premier transistor MOS TR1, l'impulsion électrostatique sera transmise à la fois sur la grille G1 par l'intermédiaire des capacités drain-grille ou source-grille, et sur le substrat sbl du premier transistor MOS TR1 par 20 le claquage de la jonction drain-substrat ou source-substrat. De même la résistance commune R1 et la capacité drain-grille du deuxième transistor MOS TR2 forment un premier résistif-capacitif de déclenchement permettant de transmettre l'impulsion électrostatique sur la grille du deuxième transistor MOS TR2. Ainsi, 25 en présence d'une décharge électrostatique aux bornes du deuxième transistor MOS TR2, l'impulsion électrostatique sera transmise à la fois sur la grille G2 par l'intermédiaire des capacités drain-grille ou source-grille, et sur le substrat sb2 du deuxième transistor MOS TR2 par le claquage de la jonction drain-substrat ou source-substrat. 30 De plus, la présence de la connexion entre la grille et le substrat de chaque transistor permet à la grille de se polariser d'avantage et par conséquent d'amplifier les effets MOS et bipolaire conjugués, car plus la tension de grille se rapproche de la tension de seuil du transistor MOS, plus le gain en courant augmente. 3063574 12 Cela est particulièrement avantageux dans le cas d'une impulsion entre la borne d'alimentation B1 et la borne de signal B3 où le seuil de déclenchement est alors abaissé à 2,5 volts, et dans le cas d'une impulsion circulant depuis la borne de signal vers la borne de 5 référence, où le seuil est abaissé à 1,5 volts par rapport au mode de réalisation décrit précédemment en lien avec la figure 2. Dans ce mode de réalisation également, la connexion du substrat sbl et de la grille G1 du premier transistor TR1, par l'intermédiaire de la résistance commune R1, à la borne de référence 10 B2, c'est-à-dire à une borne différente de la borne de signal B3, permet d'éviter, lorsque le dispositif est en fonctionnement et que par exemple la différence de potentiel entre la borne d'alimentation et la borne de signal est supérieure au seuil de déclenchement du transistor TR1, que la grille G1 du premier transistor TR1 soit polarisée et que le 15 premier transistor TR1 se déclenche. Selon un mode de réalisation illustré par les figures 4 à 6, il est également possible de coupler un troisième dispositif de protection DIS3 entre la borne d'alimentation B1 et la borne de référence B2. Ce dispositif comporte un troisième transistor TR3, dont la 20 grille G3 peut être connectée à la borne de référence de façon directe (figure 5) ou indirecte par l'intermédiaire de la résistance commune R1 (figure 6). Ainsi, selon le mode de réalisation illustré sur la figure 5, en présence d'une décharge électrostatique circulant depuis la borne 25 d'alimentation B1 vers la borne de référence B2, la tension générée par l'impulsion de courant augmente jusqu'à atteindre la tension de claquage de la jonction drain-substrat du troisième transistor MOS TR3. Le substrat sb3, qui correspond ici à la base du transistor 30 bipolaire parasite du troisième transistor MOS TR3, est donc polarisé et le transistor bipolaire parasite devient passant. Le troisième transistor TR3 présente une configuration de type GGNMOS, et la borne de référence B2, à laquelle est connectée la grille G3 du troisième transistor MOS TR3, fait ici office de masse. 3063574 13 Ici, le transistor se déclenche pour une tension à ses bornes égale à 4,2 volts. Et, le chemin de propagation de la décharge électrostatique est plus direct que si la décharge circulait depuis la borne d'alimentation 5 B1 vers la borne de référence B2 par l'intermédiaire du premier transistor TR1 et du deuxième transistor MOS TR2, ce qui permet d'éviter la présence de surtensions due à la circulation de l'impulsion de courant au travers des deux transistors dont la valeur résistive n'est pas nulle. 10 En présence d'une décharge électrostatique circulant depuis la borne de référence B2 vers la borne d'alimentation Bl, l'impulsion de courant est transmise par la résistance commune R1 sur le substrat sb3 du troisième transistor MOS TR3, et par la connexion directe sur la grille G3 du transistor MOS TR3. 15 Dans ce cas de figure, le troisième transistor TR3 se déclenche de façon classique, dès que sa tension grille-source dépasse sa tension de seuil. La polarisation du substrat sb3 du troisième transistor MOS TR3 permet d'abaisser la tension de seuil du troisième transistor TR3. 20 Ici, le troisième transistor MOS TR3 se déclenche pour une tension de 0,6 volt. Dans ce cas également, le chemin de propagation est plus direct que si l'impulsion circulait entre la borne de référence B2 et la borne de signal B1 via le premier transistor MOS TR1 et le deuxième transistor MOS TR2. 25 Selon le mode de réalisation illustré sur la figure 6, le seuil de déclenchement du troisième transistor MOS TR3 est abaissé à 1,5 volt dans le cas d'une décharge circulant de la borne d'alimentation B1 vers la borne de référence B2. Dans le cas d'une décharge électrostatique circulant depuis la 30 borne de référence B2 vers la borne d'alimentation Bl, le courant traversant le transistor augmente de façon linéaire jusqu'à ce que la tension à ses bornes atteigne 1,5 volt, puis de façon exponentielle au delà de 2,5 volts, tandis que la tension à ces bornes s'approche de façon asymptotique de 3,5 volts. 3063574 14 Le circuit CI est ainsi protégé contre les décharges électrostatiques circulant entre la borne d'alimentation B1 et la borne de référence B2. Quel que soit le mode de réalisation, les dispositifs de 5 protection DIS1, DIS2 et DIS3 peuvent être réalisés en parallèle de dispositifs de protection existants, par exemple des diodes ou des thyristors. Ainsi, sur la figure 4, deux thyristors 1 et 2 montés tête bêche sont couplés entre la borne d'alimentation B1 et la borne de référence 10 B2. La réalisation des dispositifs de protection DIS1, DIS2 et DIS3 est donc compatible avec les procédés de fabrication existants qui comportent la réalisation d'autre moyens de protection. Dans ce cas, les dispositifs existants peuvent soit fonctionner en parallèle des 15 dispositifs DIS1, DIS2 et/ou DIS 3, soit être inhibés par les dispositifs DIS1, DIS2, et/ou DIS3. Il serait possible, comme l'illustre les figures 7 à 9, que le circuit intégré CI comprenne une pluralité de bornes de signal, dont une première borne de signal B3 et une deuxième borne de signal B4 20 seraient indirectement connectées par l'intermédiaire d'un module électronique CMP2. En présence d'une décharge électrostatique entre la première borne de signal B3 et la deuxième borne de signal B4, il convient que cette impulsion de courant circule à travers un dispositif de protection 25 et non à travers le module électronique CMP2. Ainsi, le circuit intégré CI comporte un quatrième dispositif de protection DIS4 couplé entre la première borne de signal B3 et la deuxième borne de signal B4. Comme l'illustre la figure 8, le quatrième dispositif de 30 protection peut comporter un quatrième transistor MOS TR4, dont la grille G4 est directement couplée à la borne de référence B2, et dont le substrat sb4 est couplé à la borne de référence par l'intermédiaire de la résistance commune Rl. 3063574 15 Il serait toutefois possible que le substrat sb4 du transistor intermédiaire TR4 soit couplé à la deuxième borne de signal B4 par l'intermédiaire de la résistance commune R2 aux circuits de protections associés à la deuxième borne de signal B4. 5 Le quatrième transistor TR4 a ici une configuration de type GGNMO S . En présence d'une décharge électrostatique entre la première borne de signal B3 et la deuxième borne de signal B4, la tension générée par l'impulsion de courant augmente jusqu'à atteindre la 10 tension de claquage de la jonction drain-substrat du quatrième transistor MOS TR4. Le substrat sb4, qui correspond ici à la base du transistor bipolaire parasite du quatrième transistor MOS TR4, est donc polarisé et le transistor bipolaire parasite du quatrième transistor TR4 devient 15 passant. Selon une variante illustrée sur la figure 9, il serait possible que le transistor intermédiaire TR4 soit un transistor dans une configuration permettant un fonctionnement hybride, ayant sa grille G4 et son substrat sb4 mutuellement connectés de façon directe et 20 couplés à la borne de référence B2 par l'intermédiaire de la résistance commune Rl. Cette configuration permet d'améliorer encore davantage le déclenchement du quatrième transistor TR4. La figure 10 illustre une vue de dessus d'un circuit intégré CI 25 comportant le premier transistor TR1, le deuxième transistor TR2, le troisième transistor TR3, et la résistance commune R1 selon le mode de réalisation décrit précédemment en lien avec la figure 5. Les trois transistors sont réalisés sur un seul et même substrat sb, délimité par une tranchée d'isolation STI et sont réalisés de façon 30 à partager au moins l'une de leurs électrodes. Dans ce mode de réalisation, chaque transistor est réalisé en double, c'est-à-dire qu'il comporte en réalité deux transistors identiques montés en parallèle. Cela est équivalent à un transistor de 3063574 16 taille plus importante, ce qui permet de supporter le passage de l'impulsion de courant résultant d'une décharge électrostatique. Cela étant, chaque transistor pourrait comprendre un nombre quelconque de transistors identiques montés en parallèle, la taille du 5 transistor équivalent étant d'autant plus grande que le nombre de transistors identiques est élevé. Ainsi, le drain Dl du premier transistor TR1 et le drain D3 du troisième transistor TR3 sont confondus et connectés à la borne d'alimentation B1 par l'intermédiaire de vias et de pistes métalliques, 10 la source S3 du troisième transistor TR3 et la source S2 du deuxième transistor TR2 sont confondues et connectées à la borne de référence B2 par l'intermédiaire de vias et de pistes métalliques, la source S1 du premier transistor TR1 et le drain D2 du deuxième transistor TR2 sont confondus et connectés à la borne de signal B3. 15 Les grilles Gl, G2 et G3 sont mutuellement connectées et couplées à la deuxième borne B2 par l'intermédiaire de vias et de pistes métalliques. Cela étant, elles pourraient être connectées à la résistance commune R1 par l'intermédiaire de vias et de pistes métalliques. 20 Le substrat de chaque transistor est couplé à la résistance commune R1 par l'intermédiaire de vias et de pistes métalliques. On obtient ainsi un système de protection ESD particulièrement compact. Le substrat peut être un substrat massif ou un substrat de type 25 silicium sur isolant (SOI : Silicon On Insulator). REVENDICATIONS1. Circuit intégré comportant une borne d'alimentation (B1) destinée à recevoir une tension d'alimentation, une borne de référence (B2) destinée à recevoir une tension de référence, et au moins une borne de signal (B3) destinée à recevoir/émettre un signal, un premier dispositif de protection (DIS 1) couplé entre ladite au moins une borne de signal (B3) et la borne d'alimentation (B1), au moins un deuxième dispositif de protection (DIS2) couplé entre ladite au moins une borne de signal (B3) et la borne de référence (B2), le premier dispositif de protection (DIS1) comprenant un premier transistor MOS (TR1) dont une première électrode (S1) est couplée à ladite au moins une borne de signal (B3), une deuxième électrode (D1) est couplée à la borne d'alimentation (B1), ledit au moins un deuxième dispositif de protection (DIS2) comportant un deuxième transistor MOS (TR2) dont une première électrode (D2) est couplée à ladite au moins une borne de signal (B3) et une deuxième électrode (S2) est couplée à la borne de référence (B2), les grilles (G1, G2) des premier et deuxième transistors MOS (TR1, TR2) étant couplées de manière directe ou indirecte à la borne de référence (B2), et les substrats (sb 1, sb2) des premier et deuxième transistors MOS (TR1, TR2) étant couplés à la borne de référence (B2) par l'intermédiaire d'une résistance commune (R1). 2. Circuit intégré selon la revendication 1, dans lequel les grilles (G1, G2) des premier et deuxième transistors MOS (TR1, TR2) sont couplées de manière directe à la borne de référence (B2). 3. Circuit intégré selon la revendication 1, dans lequel les grilles (G1, G2) des premier et deuxième transistors MOS (TR1, TR2) sont couplées à la borne de référence (B2) par l'intermédiaire d'un premier circuit de déclenchement (R1). 4. Circuit intégré selon la revendication 3, dans lequel le premier circuit de déclenchement comprend la résistance commune (R1). 3063574 18 5. Circuit intégré selon l'une quelconque des revendications 1 à 4, comportant un troisième dispositif de protection (DIS3) couplé entre la borne d'alimentation (B1) et la borne de référence (B2) et comprenant un troisième transistor MOS (TR3) dont une première 5 électrode (D3) est couplée à la borne d'alimentation (B1) et une deuxième électrode (S3) est couplée à la borne de référence (B2), et dont la grille (G3) est couplée de manière directe à la borne de référence (B2) et le substrat (sb3) est couplé à la borne de référence par l'intermédiaire de la résistance commune (R1). 10 6. Circuit intégré selon l'une quelconque des revendications 1 à 4, comportant un troisième dispositif de protection (DIS3) couplé entre la borne d'alimentation (B1) et la borne de référence (B2) et comprenant un troisième transistor MOS (TR3) dont une première électrode (D3) est couplée à la borne d'alimentation (B1) et une 15 deuxième électrode (S3) est couplée à la borne de référence (B2), dont le substrat (sb3) est couplé à la borne de référence (B2) par l'intermédiaire de la résistance commune (R1), et dont la grille (G3) est couplée à la borne de référence (B2) par l'intermédiaire d'un deuxième circuit de déclenchement. 20 7. Circuit intégré selon la revendication 6, dans lequel le deuxième circuit de déclenchement comprend la résistance commune (R1). 8. Circuit intégré selon l'une quelconque des revendications précédentes, comprenant une première borne de signal (B3) et au 25 moins une deuxième borne de signal (B4), et au moins un quatrième dispositif de protection (DIS4) couplé entre la première borne de signal(B3) et la deuxième borne de signal (B4) et comprenant un quatrième transistor MOS (TR4) dont une première électrode est couplée à la première borne de signal (B3), une deuxième électrode est 30 couplée à la deuxième borne de signal (B4), dont la grille (G4) est directement couplée à la borne de référence (B2), et dont le substrat (sb4) est couplé à la borne de référence (B2) par l'intermédiaire de la résistance commune (R1). 3063574 19 9. Circuit intégré selon l'une quelconque des revendications 1 à 7, comprenant une première borne de signal (B3) et au moins une deuxième borne de signal (B4), et au moins un quatrième dispositif de protection (DIS4) couplé entre la première borne de signal (B3) et la 5 deuxième borne de signal (B4) et comprenant un quatrième transistor MOS (TR4) dont une première électrode est couplée à la première borne de signal, une deuxième électrode est couplée à la deuxième borne de signal, et dont le substrat (sb4) est couplé à la borne de référence (B2) par l'intermédiaire de la résistance commune (R1) et 10 dont la grille (G4) est couplée à la borne de référence (B2) par l'intermédiaire d'un troisième circuit de déclenchement. 10. Circuit intégré selon la revendication 9, dans lequel le troisième circuit de déclenchement comporte la résistance commune (R1). 15 11. Circuit intégré selon l'une quelconque des revendications précédentes, dans lequel les transistors MOS (TR1, TR2, TR3, TR4) sont réalisés dans un seul et même substrat (sb) et ont des grilles mutuellement connectées.