FR 3066315 A1 20181116 FR 1754104 A 20170510 B15730 - 16-GR3-0214 1 PROCEDE DE FABRICATION DE BANDES DE SILICIUM-GERMANIUM Domaine La présente demande concerne un procédé de fabrication de nanofils de silicium-germanium et plus particulièrement un procédé de fabrication de nanofils de silicium et de nanofils de silicium-germanium et/ou de nanofils comprenant des portions en silicium et des portions en silicium-germanium. Exposé de l'art antérieur Des nanofils semiconducteurs suspendus au-dessus d'un substrat ou des ailettes semiconductrices sont couramment utilisés pour fabriquer des régions de canal de transistors à grille entourante ou des transistors de type FinEET. Le matériau semiconducteur est par exemple du silicium ou du silicium-germanium monocristallin. Un procédé de fabrication connu de nanofils 15 semiconducteurs comprend, par exemple dans le cas de nanofils en silicium, les étapes successives suivantes : - déposer alternativement des couches de silicium et des couches de silicium-germanium sur un substrat, en commençant par une couche de silicium-germanium, ces couches ayant une épaisseur 20 égale à l'épaisseur des nanofils que l'on souhaite former ; - graver ces couches afin de former une ou plusieurs bandes de la largeur des futurs nanofils, chaque bande étant reliée à ses 3066315 B15730 - 16-GR3-0214 2 extrémités à des plots de largeur plus importante que celle de la bande ; et - graver sélectivement les couches de silicium-germanium par rapport aux couches de silicium de façon que des portions des 5 couches de silicium-germanium subsistent au niveau des plots et forment des supports pour les bandes de silicium, ces bandes formant alors les nanofils. Ce procédé est adaptable à la formation de nanofils en silicium-germanium. Pour cela, on dépose les couches de silicium 10 et de silicium-germanium en commençant par une couche de silicium. Le silicium est ensuite sélectivement gravé par rapport au silicium-germanium. Pour graver sélectivement du silicium par rapport à du silicium-germanium, il est connu d'utiliser des procédés de gravure humide. Cependant de tels procédés de gravure sont généralement peu sélectifs et laissent des surfaces de silicium-germanium peu lisses, alors que les méthodes de gravure de silicium-germanium par rapport à du silicium sont quant à elles sélectives. Un procédé de fabrication connu de fabrication 20 d'ailettes comprend le dépôt puis la gravure d'une couche de silicium ou de silicium-germanium sur un substrat. La couche ayant une épaisseur égale à celle de l'ailette que l'on souhaite former. Un inconvénient de ces procédés de formation de nanofils ou d'ailettes est que, dans le cas où l'on souhaite réaliser des 25 nanofils ou des ailettes en silicium et en silicium-germanium suspendus au-dessus d'un même substrat, il est nécessaire de prévoir un grand nombre d'étapes de fabrication. Un autre inconvénient de ce procédé est qu'il ne permet pas la fabrication simple d'un nanofil ou d'une ailette comprenant 30 des portions en silicium et des portions en silicium-germanium. Résumé Ainsi, on prévoit un procédé de fabrication permettant la fabrication simultanée de nanofils ou d'ailettes en silicium et en silicium-germanium. 3066315 B15730 - 16-GR3-0214 3 On prévoit en outre un procédé de fabrication permettant de pallier au moins certains des inconvénients susmentionnés. Ainsi, un mode de réalisation prévoit un procédé de fabrication de bandes ou de portions de bandes de 5 silicium-germanium comprenant les étapes successives suivantes : réaliser des bandes de silicium suspendues au-dessus d'un substrat ; entourer lesdites bandes ou portions de bande de silicium d'une couche de silicium-germanium ; réaliser une oxydation thermique d'enrichissement en germanium ; et retirer 10 l'oxyde de silicium formé lors de l'oxydation thermique. Selon un mode de réalisation, le procédé comprend en outre une étape de masquage de tout ou partie des bandes de silicium afin de les protéger des étapes de dépôt de silicium-germanium et d'oxydation thermique d'enrichissement. 15 Selon un mode de réalisation, la couche de silicium-germanium est formée par épitaxie sélective. Selon un mode de réalisation, les bandes de silicium ont une largeur comprise entre 2 et 50 nm et une épaisseur comprise entre 5 et 20 nm. Selon un mode de réalisation, le substrat est isolant. Selon un mode de réalisation, l'oxydation thermique est réalisée à une température comprise entre 600 et 1200°C. Selon un mode de réalisation, l'oxyde de silicium est retiré par un procédé de gravure humide. Selon un mode de réalisation, les bandes de silicium sont des ailettes de silicium. Selon un mode de réalisation, les bandes de silicium sont des nanofils de silicium. Un autre mode de réalisation prévoit une structure 30 comprenant un ensemble de nanofils semiconducteurs suspendus à la même hauteur au-dessus d'un substrat, certains desdits nanofils étant au moins partiellement en silicium et certains desdits nanofils étant au moins partiellement en silicium-germanium. Encore un autre mode de réalisation prévoit une 35 structure comprenant un ensemble d'ailettes semiconductrices, 3066315 B15730 - 16-GR3-0214 4 certaines desdites ailettes étant au moins partiellement en silicium et certaines desdites ailettes étant au moins partiellement en silicium-germanium. Brève description des dessins 5 Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : les figures LA à Evl illustrent les étapes d'un mode de 10 réalisation d'un procédé de fabrication de nanofils comprenant des portions en silicium et des portions en silicium-germanium ; la figure 2 illustre un mode de réalisation de nanofils comprenant des portions en silicium et des portions en silicium-germanium ; et 15 la figure 3 illustre un mode de réalisation d'une ailette comprenant des portions en silicium et des portions en silicium-germanium. Description détaillée De mêmes éléments ont été désignés par de mêmes 20 références dans les différentes figures. Par souci de clarté, seuls les éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les 25 termes "gauche", "droite", etc., ou relative, tels que les termes "dessus", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", etc., il est fait référence à l'orientation des figures. Sauf précision contraire, l'expression "de l'ordre de" signifie à 10 % près, de préférence à 5 % près. Les figures LA à Evl illustrent des étapes d'un mode de réalisation d'un procédé de fabrication de transistors à grille entourante comprenant des nanofils en silicium ou en silicium-germanium. La figure LA est une vue en perspective. Les figures 1B à 1N sont des vues en coupe d'une portion, désignée 3066315 B15730 - 16-GR3-0214 5 par un cadre C, de la figure lA suivant le plan BB. L'échelle arbitraire choisie pour les figures 1B à Evl n'est pas la même que celle de la figure 1A. Le procédé présenté ci-après concerne la fabrication de 5 deux portions en silicium-germanium et en silicium de deux nanofils suspendus l'un au-dessus de l'autre au-dessus d'un substrat, mais, à titre de variante, on pourrait prévoir un seul ou plus de deux nanofils suspendus. A l'étape de la figure 1A, on a déposé sur un substrat 1 10 des couches semiconductrices monocristallines successives 3, 5, 7 et 9. Le substrat 1 comprend par exemple une couche isolante lA reposant sur une tranche semiconductrice 1B. L'ensemble de la tranche semiconductrice 1B, de la couche isolante lA et de la première couche semiconductrice 3 peut avoir été formé à partir 15 d'une structure de type SOI (de l'anglais "Silicium On Insulator"). Les couches 3 et 7 sont en silicium-germanium. Les couches 5 et 9 sont en silicium. Les couches 3, 5, 7 et 9 ont par exemple une épaisseur comprise entre 5 et 20 nia, par exemple entre 3 et 7 nia. Les couches 3, 5, 7 et 9 sont gravées de façon à former, 20 en vue de dessus, une bande 10 d'une largeur comprise entre 5 et 50 nia, par exemple 10 nia, et comprenant une superposition de quatre bandes semiconductrices 3, 5, 7 et 9. La bande 10 est reliée à chacune de ses extrémités à un plot 11 de largeur supérieure à celle de la bande 10. 25 A l'étape de la figure 1B, les emplacements auxquels seront formés les grilles des futurs transistors sont définis par des motifs 12 recouvrant des zones de la face supérieure et des faces latérales de la bande 10 de la figure 1. Les motifs 12 sont par exemple réalisés par gravure anisotrope de silicium 30 polycristallin ou à partir d'une résine photosensible, qui, une fois irradiée, se transforme en un matériau isolant. A titre d'exemple, la résine utilisée est de l'hydrogénosilsesquioxane (HSQ) qui se transforme en oxyde de silicium. Les motifs 12 ont une dimension d dans le sens de la longueur de la bande 10 comprise 35 entre par exemple 2 et 50 nia, de l'ordre de 10 rua. Les faces 3066315 B15730 - 16-GR3-0214 6 latérales des motifs 12 sont bordées par des espaceurs 13. Les espaceurs 13 sont par exemple en nitrure de silicium. Les espaceurs 13 ont par exemple une largeur comprise entre 1 et 20 nm, par exemple 5 nm. 5 A l'étape de la figure 1C, les bandes 10 sont gravées en utilisant les motifs 12 et les espaceurs 13 comme masque de gravure. Les bandes 10 sont par exemple gravées par un procédé de gravure anisotrope verticale. A titre d'exemple, chaque bande 3, 5, 7, et 9 est gravée successivement par une gravure anisotrope 10 verticale spécifique. A l'étape de la figure 1D, les bandes 3 et 7 en silicium-germanium sont gravées latéralement, sélectivement par rapport aux bandes 5 et 9 en silicium de façon à ce que, après gravure, leur dimension dans le sens de la longueur de la bande 15 10 (direction horizontale dans la figure) soit inférieure à celle des bandes 5 et 9. La gravure sélective attaque les bords des bandes 3 et 7 pour former à leur place des renfoncements 14. Les renfoncements 14 sont situés entre les extrémités de la bande 5 et les extrémités de la bande 9, et entre les extrémités de la 20 bande 5 et la couche isolante 1A. Les bandes 3 et 7 sont par exemple gravées par un procédé de gravure sélective utilisant de l'acide chlorhydrique. A l'étape de la figure 1E, une couche 15 isolante en le même matériau que celui des espaceurs 13 est déposée de façon 25 conforme sur la structure de la figure 1D. Ainsi, les renfoncements 14 sont remplis par la couche 15. La couche 15 est par exemple en nitrure de silicium. La couche 15 est par exemple déposée par un procédé de dépôt chimique en phase vapeur à basse pression. 30 A l'étape de la figure 1F, la couche 15 est gravée de façon à former des espaceurs 17 dans les renfoncements 14. A l'étape de la figure 1G, on procède à une épitaxie sélective d'une couche semiconductrice monocristalline 19 à partir des faces latérales des bandes 5 et 9. La couche 19 s'étend jusqu'à 35 une hauteur inférieure à la hauteur de la structure de la 3066315 B15730 - 16-GR3-0214 7 figure 1F. La couche 19 est par exemple en silicium ou en silicium-germanium. La couche 19 est par exemple dopée de type N ou de type P. La couche 19 forme les zones de source et de drain des futurs transistors. 5 Une couche protectrice 21 est ensuite déposée sur la structure puis polie pour découvrir les faces supérieures des motifs 12 et des espaceurs 13. La couche 21 est par exemple en oxyde de silicium ou en silicium polycristallin. A l'étape de la figure 1H, certains motifs 12 sont 10 retirés par gravure sélective de la structure de la figure 1G pendant que les autres motifs 12 sont protégés. En figure 1H, le masque 12 de gauche est retiré et celui de droite est conservé. Les étapes décrites en relation avec les figures 1H et 1K concernent la formation d'une grille de transistor à grille 15 entourante comprenant des nanofils en silicium-germanium. Les étapes décrites en relation avec les figures 1L et Evl concernent la formation d'une grille de transistor à grille entourante comprenant des nanofils en silicium. Ainsi, les étapes décrites en relation avec les figures 1H à 1K concernent seulement la 20 partie gauche des figures. Les bandes 3, 5, 7 et 9 sont donc découvertes par gravure sélective des motifs 12. Les bandes 3 et 7 en silicium-germanium sont gravées sélectivement par rapport aux bandes 5 et 9 en silicium. 25 A l'étape de la figure 1I, on fait croître par épitaxie sélective un dépôt de silicium-germanium 23 à partir des faces découvertes des bandes 5 et 9. Le silicium-germanium 23 a par exemple une épaisseur comprise entre 1 et 3 fois l'épaisseur des couches 5 et 9. 30 A l'étape de la figure 1J, la structure de la figure 1I subit une oxydation thermique. La structure est chauffée en présence d'oxygène, à une température comprise par exemple entre 600 et 1200 °C, par exemple de l'ordre de 800 °C. La couche de silicium-germanium 23 perd ses atomes de germanium et s'oxyde pour 35 devenir de l'oxyde de silicium. Les bandes 5 et 9 en silicium 3066315 B15730 - 16-GR3-0214 8 s'enrichissent en atomes de germanium. Les bandes 5 et 9 forment alors des nanofils 24 en silicium-germanium. Des portions 25 des bandes 5 et 9 sont protégées par les espaceurs 13 et 17 et restent en silicium. 5 A l'étape de la figure 1K, l'oxyde de silicium 23 est retiré par gravure. Les nanofils 24 forment une région de canal d'un transistor. On termine par la formation de la grille du transistor, en entourant les nanofils 24 d'une couche d'un isolant de grille puis d'une couche d'un conducteur. Ces deux couches sont 10 désignées par la référence 27. Un capuchon isolant 29 est ensuite déposé sur les couches 27. Le capuchon 29 protège les éléments de la partie gauche pendant les étapes qui vont être décrites en relation avec les figures 1L et Evl qui concernent seulement la partie droite 15 des figures. A l'étape de la figure 1L, la masque 12 déposé sur la partie droite de la figure 1L est retiré, par exemple par gravure humide sélective. Les bandes 3, 5, 7 et 9 sont alors découvertes. Les bandes 3 et 7 en silicium-germanium sont gravées sélectivement 20 par rapport aux bandes 5 et 9 en silicium. Les bandes 5 et 9 forment des nanofils 30 en silicium. A l'étape de la figure Evl, on termine la formation de la grille du transistor en entourant les nanofils 30 d'une couche d'un isolant de grille puis d'une couche de conducteur. Ces deux 25 couches sont désignées, comme précédemment, par la référence 27. Les matériaux d'isolant de grille et de conducteur peuvent différer de ceux utiliser précédemment. La figure 2 est une vue en perspective d'un exemple de deux nanofils 31 comprenant des portions 31A en silicium et des 30 portions 31B en silicium-germanium formées par le procédé décrit en relation avec les figures LA à LM. En figure 2, les couches d'isolant et de conducteur de grille 27, les espaceurs 13, les capuchons 29 et la couche isolante 21 ne sont pas représentés. Les portions 31A et 31B sont à une même hauteur 35 puisqu'elles ont été formées à partir des mêmes bandes de silicium 3066315 B15730 - 16-GR3-0214 9 5 et 9. Les portions 31A et 31B est séparée entre être par les couches 19. Chacune des portions 31A et 31B des nanofils 31 forme une région de canal d'un transistor MOS. La couche 19 forme les régions de source et de drain de ces transistors. En figure 2, 5 quatre régions de canal sont représentées et permettent la formation de quatre transistors ayant des régions de drain et de source communes, soit quatre transistors en série. Un avantage du procédé de fabrication de transistors à grille entourante comprenant des nanofils de silicium et de 10 silicium-germanium présenté en relation avec les figures LA à 1M est qu'il permet la formation de lignes de transistors MOS à canal N et à canal P connectés en série. Pour cela, les portions 31A de nanofils en silicium sont dopées faiblement de type P et les portions 31B en silicium-germanium sont faiblement dopées de 15 type N, pour former des régions de canal de transistors. Ce type de structure peut être utilisé pour former des circuits logiques tels que des inverseurs. On a décrit un exemple de réalisation de transistors à grille entourante. Comme cela a été exposé précédemment, on 20 pourrait aussi prévoir des transistors à ailettes (FinFET). La figure 3 est une vue en perspective d'un mode de réalisation d'une ailette 33 comprenant des portions 33A en silicium et des portions 33B en silicium-germanium permettant la réalisation de transistors de type FinEET. L'ailette 33 est formée 25 sur un substrat du même type que celui utilisé dans le procédé décrit en relation avec les figures LA à 1M. L'ailette 33 peut être formée en utilisant un procédé de fabrication analogue à celui décrit en relation avec les figures LA à 1M. Plus particulièrement, une ailette 33 de ce type est par exemple formée 30 par les étapes successives suivantes : - former une ailette en silicium ; - masquer les portions 33A que l'on souhaite conserver en silicium ; - faire croître par épitaxie sélective du silicium-germanium sur 35 les portions 33B découvertes ; 3066315 B15730 - 16-GR3-0214 10 - effectuer une oxydation thermique de la structure, afin que les portions 33B s'enrichissent en atomes de germanium et que le silicium-germanium s'oxyde ; et - retirer, par exemple par gravure sélective, le 5 silicium-germanium oxydée puis les motifs protégeant les portions 33A. Un avantage de ce procédé est de former des ailettes ayant des portions en silicium et des portions en silicium-germanium alignées les unes par rapport aux autres et de 10 mêmes dimensions. Un avantage de ce procédé est qu'il permet d'obtenir des canaux de silicium-germanium à partir d'une gravure sélective de silicium-germanium par rapport à du silicium au lieu d'une gravure sélective de silicium par rapport à du silicium-germanium qui est 15 généralement peu sélective. Des modes de réalisation particuliers ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, le procédé décrit en relation avec les figures lA à Evl est un procédé de fabrication de transistors mais, 20 à titre de variante, on pourrait fabriquer des nanofils ou des ailettes comprenant des portions en silicium et des portions en silicium-germanium pour d'autres applications. De plus, on a décrit un procédé permettant la fabrication d'une seule bande ayant des portions alternées, mais 25 ce procédé permet bien entendu la formation de plusieurs bandes, généralement parallèles, sur un même substrat, par exemple entièrement en silicium ou entièrement en silicium-germanium ou partiellement en silicium et en silicium-germanium. Un avantage est que cela permet la réalisation d'une ligne de transistors à 30 canal N voisine d'une ligne de transistors à canal P. Divers modes de réalisation avec diverses variantes ont été décrits ci-dessus. On notera que l'homme de l'art pourra combiner divers éléments de ces divers modes de réalisation et variantes sans faire preuve d'activité inventive. REVENDICATIONS1. Procédé de fabrication de bandes ou de portions de bandes (31B; 33B) de silicium-germanium comprenant les étapes successives suivantes : réaliser des bandes de silicium (10) suspendues au-dessus d'un substrat (1) ; entourer lesdites bandes ou portions de bande de silicium (10) d'une couche de silicium-germanium (23) ; réaliser une oxydation thermique d'enrichissement en germanium ; et retirer l'oxyde de silicium formé lors de l'oxydation thermique. 2. Procédé selon la revendication 1, comprenant en outre une étape de masquage de tout ou partie des bandes de silicium (10) afin de les protéger des étapes de dépôt de 15 silicium-germanium et d'oxydation thermique d'enrichissement. 3. Procédé selon la revendication 1 ou 2, dans lequel la couche de silicium-germanium (23) est formée par épitaxie sélective. 4. Procédé selon l'une quelconque des revendications 1 20 à 3, dans lequel les bandes de silicium (10) ont une largeur comprise entre 2 et 50 nm et une épaisseur comprise entre 5 et 20 nm. 5. Procédé selon l'une quelconque des revendications 1 à 4, dans lequel le substrat (LA) est isolant. 25 6. Procédé selon l'une quelconque des revendications 1 à 5, dans lequel l'oxydation thermique est réalisée à une température comprise entre 600 et 1200°C. 7. Procédé selon l'une quelconque des revendications 1 à 6, dans lequel l'oxyde de silicium est retiré par un procédé de 30 gravure humide. 8. Procédé selon l'une quelconque des revendications 1 à 7, dans lequel les bandes de silicium (10) sont des ailettes de silicium (33A). 3066315 B15730 - 16-GR3-0214 12 9. Procédé selon l'une quelconque des revendications 1 à 7, dans lequel les bandes de silicium (10) sont des nanofils de silicium (31A). 10. Structure comprenant un ensemble de nanofils (31A, 5 31B) semiconducteurs suspendus à la même hauteur au-dessus d'un substrat, certains desdits nanofils (31A) étant au moins partiellement en silicium et certains desdits nanofils (31B) étant au moins partiellement en silicium-germanium. 11. Structure comprenant un ensemble d'ailettes (33A, 10 33B) semiconductrices, certaines desdites ailettes (33A) étant au moins partiellement en silicium et certaines desdites ailettes (33B) étant au moins partiellement en silicium-germanium.