FR 3065304 A1 20181019 FR 1753214 A 20170412 1 Procédé d'adressage d'une mémoire non-volatile sur un bus 12C et dispositif de mémoire correspondant Des modes de réalisation et de mise en oeuvre concernent les mémoires non-volatiles, en particulier les mémoires compatibles avec un bus PC. Le bus PC est une norme bien connue de communication intercircuits-intégrés série. La figure 1 représente les signaux d'un exemple de communication réalisée sur un bus PC. Le bus PC comporte deux fils, une ligne de données série SDA et une ligne d'horloge série SCL, qui transmettent des informations entre les appareils connectés au bus I2C. Chaque appareil est reconnu par une adresse d'esclave unique (qu'il s'agisse par exemple d'un microcontrôleur, d'une mémoire ou d'une interface clavier) et peut fonctionner comme un émetteur ou un récepteur, selon la fonction de l'appareil. Par exemple une mémoire peut à la fois recevoir et transmettre des données. En plus des émetteurs et des récepteurs, les périphériques peuvent également être considérés comme maîtres ou esclaves lors de la transmission de données. Un maître est le dispositif qui déclenche un transfert de données sur le bus et génère les signaux d'horloge pour permettre ce transfert. À ce moment-là, tout dispositif adressé est considéré comme un esclave. La ligne SDA est une ligne bidirectionnelle, les données à communiquer via le bus I2C sont matérialisées par des signaux pouvant avoir un niveau HAUT ou un niveau BAS. Pendant une transmission de données, le signal de la ligne SDA doit être stable pendant la période HAUTE du signal d'horloge. L'état HAUT ou BAS de la ligne de données SDA ne peut changer que lorsque le signal d'horloge sur la ligne SCL est BAS. Toutes les transactions commencent par une condition de départ « START » STT et se terminent par une condition de fin « STOP » STP. Une transition HAUT vers BAS sur la ligne SDA alors que SCL est HAUT définit une condition de départ STT. Une transition 3065304 2 BAS vers HAUT sur la ligne SDA alors que SCL est HAUT définit une condition de fin STP. Sur la ligne SDA, les niveaux HAUT et BAS du signal représentent respectivement les valeurs logiques « 1 » et « 0 ». 5 Les transferts de données suivent le format représenté par la figure 1. Après la condition de départ STT, une adresse esclave SLADR est envoyée. Cette adresse est codée sur 7 bits suivis d'un huitième bit de direction RIW un « zéro » indique une transmission (ou écriture) W, un « un » indique une demande de données (ou 10 lecture) R. Les données DATAI, DATA2 sont transmises par octet (soit 8 bits) sur la ligne SDA. Le nombre d'octets qui peut être transmis par transfert est illimité. Chaque octet doit être suivi d'un bit de confirmation ACK. Par convention, les données DATAI, DATA2 sont 15 transférées avec le bit de poids fort MSB en première position. La confirmation a lieu après chaque octet. Le bit de confirmation ACK permet au récepteur de signaler à l'émetteur que l'octet a été reçu avec succès et qu'un autre octet peut être envoyé. Un transfert de données se termine toujours par une condition 20 de fin STP générée par le maître. Dans une mémoire du type EEPROM, des données numériques sont habituellement stockées dans des emplacements-mémoires arrangés dans un plan-mémoire. Les emplacements-mémoires sont repérés et accessibles par des adresses-mémoires respectives. 25 Le bit de direction RIW permet d'indiquer si la mémoire est requise pour lire des données stockées dans le plan-mémoire ou pour écrire des nouvelles données dans le plan-mémoire. En lecture ou en écriture, la première adresse-mémoire à accéder dans le plan-mémoire est communiquée à la mémoire 30 immédiatement après l'adresse d'esclave SLADR. Dans le cas d'une communication avec une mémoire non-volatile du type EEPROM (électriquement effaçable et programmable), l'adresse d'esclave SLADR est codée sous une forme habituelle du type 1010XXX. Le code 1010 est généralement utilisé pour identifier 3065304 3 un dispositif de mémoire du type EEPROM, et les trois bits de poids faible XXX de l'adresse d'esclave permettent, le cas échéant, d'identifier un dispositif de mémoire EEPROM parmi plusieurs dispositifs de mémoire EEPROM connectés au même bus PC. 5 Dans ce cas, le dispositif de mémoire EEPROM comporte trois broches d'identification matérielle E0, El, E2 qui sont portées à des potentiels respectifs définissant un code d'affectation sur trois bits. Les trois derniers bits de poids faible de l'adresse d'esclave SLADR permettent de sélectionner un dispositif de mémoire EEPROM parmi 10 plusieurs, par comparaison des valeurs XXX desdits bits et du code d'affectation associé à chaque dispositif de mémoire EEPROM. C'est usuellement le cas notamment des mémoires EEPROM de 512kbits, pour lesquelles l'adresse-mémoire MEMADR à accéder en lecture ou en écriture est codée sur 16 bits et est transmise à la 15 mémoire sur les deux premiers octets de donnée DATAI, DATA2. Cependant, pour les technologies actuelles de mémoire du type EEPROM haute densité de 4 Mbits, une adresse-mémoire MEMADR est codée sur 19bits. L'approche standard d'adressage d'une telle mémoire 4 Mbits est d'utiliser les trois derniers bits de poids faible de 20 l'adresse d'esclave non pas pour identifier un dispositif, mais pour communiquer les 3 premiers bits de poids fort de l'adresse-mémoire MEMADR. Les deux premiers octets de donnée DATAI, DATA2 permettent de communiquer les 16 bits restants de l'adresse-mémoire MEMADR de 19 bits. 25 Par conséquent les mémoires actuelles de 4Mbits ne peuvent pas être identifiées par leurs codes d'affectations respectifs et il est impossible de connecter plus d'une mémoire de 4Mbits sur un même bus I2C. Or il existe un besoin d'augmenter la capacité de stockage de 30 mémoire du type EEPROM sur les bus I2C. A cet égard il est proposé selon un aspect un procédé d'adressage d'un circuit intégré de mémoire non-volatile du type électriquement effaçable et programmable comportant un plan-mémoire et apte à être connecté sur un bus du type I2C, et comportant 3065304 4 J broches d'identification matérielle, avec J un entier compris entre 1 et 3. Le procédé comprend une affectation de potentiels sur chacune desdites broches définissant pour ledit circuit intégré un code d'affectation sur J bits, une transmission d'une adresse d'esclave sur 5 le bus, puis un transfert d'octets de données sur le bus. Le procédé selon cet aspect comprend lorsque le plan-mémoire de la mémoire est adressable sur n bits, avec n=8*N+M, N étant un nombre entier naturel non nul et M un entier compris entre 1 et 3 : - un premier mode d'adressage utilisé sélectivement lorsque le 10 code d'affectation est égal à un code de référence fixé sur J bits, comprenant un adressage du plan-mémoire de la mémoire non volatile par une adresse-mémoire contenue dans les M derniers bits de poids faible de ladite adresse d'esclave et dans les N premiers octets reçus, et 15 - un deuxième mode d'adressage utilisé sélectivement lorsque le code d'affectation est différent du code de référence, comprenant un adressage du plan-mémoire par une adresse-mémoire contenue dans les N+1 premiers octets reçus. En d'autres termes, le procédé selon cet aspect permet 20 d'adresser le plan-mémoire d'une mémoire non volatile du type EEPROM, notamment les mémoires EEPROM de 4 Mbits, soit de façon standard avantageusement compatible avec des systèmes de bus PC existant (dans le premier mode d'adressage), soit de façon permettant avantageusement de monter plusieurs mémoires non-volatile du type 25 EEPROM, par exemple de 4 Mbits, sur un même bus PC (dans le deuxième mode d'adressage), et l'un ou l'autre de ces deux modes d'adressage est sélectionnable par la valeur du code d'affectation. Ainsi, le procédé selon cet aspect répond particulièrement bien aux besoins actuels de forte capacité mémoire avec des mémoires 30 haute densité de 4 Mbits adressées sur 19 bits (n=19, N=2, M=3), mais s'adapte également aux mémoires adressées sur 10 ou 11 bits (n=10, N=1, M=2 ou n=11, N=1, M=3) ou à de potentielles futures mémoires très haute densité adressées sur 26 ou 27 bits (n=26, N=3, M=2 ou n=27, N=3, M=3). 3065304 5 Dans le deuxième mode d'adressage, le procédé comprend avantageusement une identification entre ledit code d'affectation et J bits parmi les trois derniers bits de poids faible de ladite adresse d'esclave, permettant de sélectionner un circuit intégré de mémoire 5 non-volatile parmi 2g-1 circuits intégrés de mémoires non-volatiles potentiellement connectés sur le même bus PC et ayant des codes d'affectation respectifs un à un différents. En effet, avec J broches d'identification matérielle, il est possible de définir 2g codes d'affectations différents, un code 10 d'affectation permettant alors d'identifier une mémoire parmi d'autres. Dans le deuxième mode d'adressage, le code d'affectation d'une mémoire étant nécessairement différent du code de référence fixé, il est donc possible d'identifier et de sélectionner une mémoire parmi 2g1 mémoires potentiellement connectées sur un même bus PC. 15 Ainsi, avec J=3 broches d'identification matérielle, jusqu'à sept mémoires EEPROM, par exemple de 4 Mbits, peuvent être identifiées grâce au code d'affectation et ainsi être connectées sur un même bus PC. Selon un mode de mise en oeuvre dans lequel J est égal à 3, le 20 code de référence peut être 0-0-0, et par exemple une simple fonction OU entre les trois bits du code d'affectation permet avantageusement de savoir si ledit code d'affectation est égal au code de référence. Selon un mode de mise en oeuvre dans lequel J est égal à 2, le code de référence peut être 0-0, et une simple fonction OU entre les 25 deux bits du code d'affectation permet avantageusement de savoir si ledit code d'affectation est égal au code de référence. Par exemple, ledit circuit intégré de mémoire non volatile peut avoir une capacité de mémoire de 4 Mbits, avec dans ce cas n égal à 19, N égal à 2 et M égal à 3 et comporter trois broches d'affectation 30 matérielle, soit J égal à 3. Selon un mode de réalisation, dans le premier mode d'adressage, le procédé peut comprendre, dans le cas ou M est égal à 2 ou à 1 et J est égal à 3, une identification entre 3-M bits dudit code d'affectation et 3-M bits parmi les trois derniers bits de poids faible 3065304 6 de l'adresse d'esclave, permettant de sélectionner un circuit intégré de mémoire non-volatile parmi 23-m potentiels circuits intégrés de mémoires non-volatiles connectés sur le même bus PC et ayant des codes d'affectation respectifs un à un différents. 5 En effet, lorsque M est égal à 2 ou à 1, 3-2=1 bit ou 3-1=2 bits dans les trois derniers bits de poids faible de l'adresse d'esclave sont disponibles dans le premier mode d'adressage, et peuvent servir à identifier et sélectionner une mémoire parmi d'autres. Ainsi, les 1 ou 2 broches d'identification correspondantes peuvent permettre une 10 identification et sélection d'une mémoire parmi 23-m mémoires potentiellement connectées sur le même bus PC. Selon un autre aspect, il est proposé un circuit intégré de mémoire non-volatile du type électriquement effaçable et programmable comportant un plan-mémoire, apte à être connecté sur 15 un bus du type PC et comportant J broches d'identification matérielle, avec J un entier compris entre 1 et 3, destinées à être affectées de potentiels respectifs définissant pour ledit circuit intégré un code d'affectation sur J bits, le circuit intégré étant configuré pour recevoir une adresse d'esclave transmise sur le bus, puis pour recevoir des 20 octets de données sur le bus. Le circuit intégré selon cet aspect est configuré pour, lorsque le plan-mémoire est adressable sur n bits, avec n=8*N+M, N étant un nombre entier naturel non-nul et M un entier compris entre 1 et 3, adopter sélectivement en fonction de la valeur du code d'affectation : 25 - un premier mode d'adressage lorsque le code d'affectation est égal à un code de référence fixé sur J bits, dans lequel le plan-mémoire est adressable par une adresse-mémoire contenue dans les M derniers bits de poids faible de ladite adresse d'esclave et dans les N premiers octets de données reçus, ou 30 - un deuxième mode d'adressage lorsque le code d'affectation est différent du code de référence, dans lequel le plan-mémoire est adressable par une adresse-mémoire contenue dans les N+1 premiers octets de données reçus. 3065304 7 Le circuit intégré comporte avantageusement un moyen de test configuré pour réaliser un test logique entre des signaux présents sur lesdites broches d'identification matérielle, et pour placer le circuit intégré dans le premier mode d'adressage ou dans le deuxième mode 5 d'adressage en fonction du résultat de ce test. Avantageusement, le moyen de test est configuré pour que ledit test logique comporte un test logique OU entre les valeurs logiques des J bits dudit code d'affectation. Cela correspond par exemple à un code de référence égal à 0-0-0 (pour égal à 3) ou à 0-0 (pour J égal à 10 2). Selon un mode de réalisation, le moyen de test est configuré pour, dans le deuxième mode d'adressage, comparer ledit code d'affectation avec J bits parmi les trois derniers bits de poids faible de ladite adresse d'esclave, et, en cas de différence, placer le circuit 15 intégré en phase d'attente d'une condition de départ du protocole I2C. Selon un mode de réalisation dans lequel M est égal à 2 ou à 1 et J est égal à 3, le moyen de test est configuré pour, dans le premier mode d'adressage, comparer 3-M bits dudit code d'affectation avec 3M bits parmi les trois derniers bits de poids faible de ladite adresse 20 d'esclave, et, en cas de différence, placer le circuit intégré en phase d'attente d'une condition de départ du protocole I2C. Par exemple, le circuit intégré a une capacité de mémoire de 4 Mbits, avec n égal à 19, N égal à 2 et M égal à 3 et comporte trois broches d'affectation matérielle, soit J égal à 3. 25 Il est également proposé un système comportant avantageusement 2g-1 circuits intégrés de mémoire non-volatile tels que défini ci-avant, reliés via un même bus I2C à un au moins un dispositif maître. Le système peut être réalisé de façon intégrée, par exemple 30 dans un système sur puce. Un appareil électronique, formant par exemple un téléphone portable ou une prothèse auditive, comporte avantageusement un système tel que défini ci-avant. 3065304 8 D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de réalisation et de mise en oeuvre, nullement limitatifs, et des dessins annexés sur lesquels : 5 - la figure 1, précédemment décrite, représente les signaux d'un exemple de communication réalisée sur un bus PC ; - les figures 2 à 5 représentent des exemples de modes de mise en oeuvre et de réalisation de l'invention ; La figure 2 représente un circuit intégré de mémoire non- 10 volatile NVM du type EEPROM de 4 Mbits, apte à communiquer sur un bus du type PC et comportant dans cet exemple J=3 broches d'identification matérielle E0, El, E2. D'autres dispositifs de mémoire peuvent comporter J=2, ou J=1 broche(s) d'identification matérielle, bien que le principe introduit 15 précédemment et détaillé selon des exemples de modes de réalisation ci-après soit préférablement appliqué à J=3, puis à J=2 puis à J=1. Le circuit intégré de mémoire non-volatile comporte un plan-mémoire permettant de stocker des données numériques dans des emplacements-mémoire arrangés en lignes et en colonnes. Un 20 emplacement-mémoire comporte généralement un transistor à grille flottante apte à stocker physiquement une représentation d'une donnée numérique (c'est-à-dire un bit), de façon classique et connue en soi. Chaque bit est stocké dans un emplacement-mémoire et est assigné d'une adresse-mémoire respective, la communication de cette adresse 25 permettant à la mémoire d'accéder à cet emplacement-mémoire en lecture ou en écriture. Par exemple pour une mémoire EEPROM de 4 Mbits, une adresse-mémoire est codée sur n=19 bits, avec, selon l'équation n=8*N+M, N=2 et M=3. 30 Le circuit intégré NVM comporte également une entrée/sortie de ligne de données série SDA et une entrée de ligne d'horloge série SCL, deux bornes d'alimentation VDD et VSS, ainsi qu'une broche de contrôle d'écriture WC. 3065304 9 La borne VDD est destinée a recevoir une tension d'alimentation, et la borne VSS une tension de référence telle que la masse. L'entrée/sortie SDA est utilisée pour transférer des données 5 entrantes ou sortantes. Le signal appliqué sur l'entrée SCL est utilisé pour cadencer les signaux entrants et sortants sur la ligne SDA. Le signal présent sur la broche de contrôle d'écriture permet de protéger le contenu de la mémoire d'opérations d'écriture 10 accidentelles. Les opérations d'écriture sont rendues impossibles dans la mémoire lorsque le signal présent sur la broche de contrôle d'écriture WC est à un niveau haut. Les opérations d'écriture sont possibles lorsque le signal présent sur la broche de contrôle d'écriture WC est à un niveau bas ou laissé flottant. 15 Les broches d'identification matérielle E0, El, E2 sont destinées à être affectées d'un potentiel respectif définissant un code d'affectation dédié au circuit intégré NVM. L'affectation de ces potentiels s'effectue de façon matérielle lors de l'intégration du circuit intégré sur une carte par exemple. 20 Ces broches d'identification matérielle E0, El, E2 sont couplées à VCC ou VSS. Lorsqu'elles ne sont pas connectées, ces entrées sont typiquement lues par défaut à VSS. Un couplage à VDD définit un signal logique de valeur « 1 » dans le code d'affectation, et un couplage à VSS définit un signal logique de valeur « 0 ». 25 Le circuit intégré de mémoire non-volatile NVM est configuré pour fonctionner selon un premier mode d'adressage Ml, ou selon un deuxième mode d'adressage M2, en fonction du code d'affectation défini par les couplages respectifs des broches d'identification matérielle E0, El, E2 aux tensions VDD ou VSS. 30 Un moyen de test MT permet de vérifier si le code d'affectation est égal à un code de référence ou non, et est en outre configuré pour placer le circuit intégré NVM dans le premier mode d'adressage M1 ou dans le deuxième mode d'adressage M2, en fonction du résultat de ce test. 3065304 10 Par exemple, le moyen de test MT est configuré pour réaliser un test logique entre des signaux présents sur lesdites trois broches d'identification matérielle E0, El, E2. Par exemple, le code de référence peut être 0-0-0, et le test 5 réalisé par le moyen de test MT est un test logique OU entre les trois valeurs logiques des signaux présent sur les broches d'identification matérielle. Ainsi, si le résultat de ce test est « 0 », le code d'affectation est égal à « 0-0-0 », sinon, le code d'affectation comporte au moins un « 1 ». 10 Dans le premier mode d'adressage Ml, le circuit intégré NVM est destiné à recevoir les données A18-A0 d'une adresse-mémoire MEMADR du plan-mémoire contenue dans les trois derniers bits de poids faible LSB de l'adresse d'esclave SLADR et dans les deux premiers octets de données DATAI, DATA2. 15 Dans le deuxième mode d'adressage M2, le circuit intégré NVM est destiné à recevoir les données A18-A0 d'une adresse-mémoire MEMADR du plan-mémoire contenue dans les trois premiers octets de données DATAI, DATA2, DATA3. Ces premier et deuxième modes d'adressage correspondent ici à 20 une mémoire ayant une capacité de 4 Mbits, dont une adresse-mémoire est codée sur 19 bits. De manière plus générale, ces premier et deuxième modes d'adressage peuvent s'adapter à des mémoires dont les adresses-mémoire sont codées sur n=8*N+M bits, avec N un nombre entier 25 naturel non-nul et M un entier égal à 2 ou 3, telles que les mémoires de 2 Mbits (n=18, N=2, M=2), de 4 Mbits (n=19, N=2, M=3) ou de 1 Gbits (n=27, N=3, M=3). Ainsi, dans le premier mode d'adressage Ml, une adresse-mémoire MEMADR est contenue dans les M derniers bits de poids 30 faible LSB de l'adresse d'esclave SLADR et dans les N premiers octets de données, et dans le deuxième mode d'adressage M2, une adresse-mémoire MEMADR est contenue dans les N+1 premiers octets de données. 3065304 11 En outre, dans le deuxième mode d'adressage M2, le circuit intégré NVM est disposé à identifier les trois derniers bits de poids faible LSB de ladite adresse d'esclave SLADR avec son propre code d'affectation E2-E1-E0 défini par branchement matériel. 5 Cela permet de pouvoir sélectionner un circuit intégré de mémoire non-volatile parmi une potentielle pluralité de circuits intégrés de mémoires non-volatiles NVM1-NVMn connectés sur un même bus 12C en leur attribuant des codes d'affectation respectifs un à un différents. 10 Plus précisément, dans le cas où M=3, jusqu'à sept circuits intégrés NVM peuvent être connectés sur le même bus 12C, correspondant aux 8 combinaisons possibles du code d'affectation E2E1-E0, ôtées du code de référence. Ainsi la capacité maximale de mémoire non-volatile EEPROM sur un même bus 12C peut être de 28 15 Mbits (dans l'exemple de mémoires de 4 Mbits). Dans le cas où M=2, par exemple pour des mémoires de 2 Mbits, la combinaison X00 forme un exemple de code de référence, avec X la valeur sur la broche E2 quelconque. Dans le premier mode d'adressage, il est possible de 20 sélectionner une mémoire de 2 Mb parmi 2 sur le même bus 12C avec la broche E2 (par identification du bit X restant). Les autres combinaisons passent dans le deuxième mode de fonctionnement, avec une communication de l'adresse-mémoire sur 3 octets, et possibilité de mettre 6 mémoires sur le même bus (les combinaisons E2-E1-E0 = 0-0- 25 0 et E2-E1-E0 = 1-0-0 correspondant au premier mode d'adressage et les 6 combinaisons restantes pour le deuxième mode d'adressage sont 0-0-1, 1-0-1, 0-1-0, 1-1-0, 0-1-1, 1-1-1). La figure 3 représente un système SYS comportant un à sept circuits intégrés de mémoire non-volatile NVM1-NVMn, avec n le 30 nombre de circuits intégrés. Les circuits intégrés NVM1-NVMn sont reliés via un même bus du type 12C à un dispositif maître MC tel qu'un microcontrôleur. D'autres dispositifs esclaves ou maîtres peuvent également être connectés au bus 12C. 3065304 12 Par exemple ce système SYS peut être réalisé de façon intégrée dans un système sur puce SOC. La figure 4 est un diagramme représentant la mise en oeuvre d'un adressage de mémoire du type EEPROM de 4 Mbits sur un bus du 5 type PC ayant deux modes d'adressage Ml, M2, du type du circuit intégré NVM décrit en relation avec la figure 2. On considère que le circuit intégré NVM est alimenté sur ses bornes d'alimentation, VDD, VSS, connecté à un bus PC et que ses broches d'identification matérielle E0, El, E2 sont portées à des 10 tensions hautes ou basses formant un code d'affectation sur trois bits. La mémoire NVM est initialement dans une phase d'attente 100 de condition de départ STT. Tant qu'une condition de départ n'est pas émise sur le bus I2C, la mémoire NVM reste en phase d'attente 100. Lorsqu'une condition de départ STT est émise sur le bus I2C, 15 une adresse d'esclave SLADR est transmise consécutivement. Une étape dite d'identification de circuit intégré ICID permet aux différents dispositifs esclaves de se reconnaître, relativement à l'adresse d'esclave SLADR, si leur fonction est requise. L'adresse d'esclave SLADR comporte dans cet exemple 7 bits. 20 Dans cet exemple le code permettant d'identifier un dispositif de mémoire EEPROM est 1010. Ainsi, la mémoire NVM teste (102) si les quatre premiers bits de poids forts MSB de l'adresse d'esclave SLADR forment le code 1010. Si ce n'est pas le cas, alors la mémoire se replace en phase 25 d'attente 100. Si la communication sur le bus I2C s'adresse à une mémoire EEPROM, alors un moyen de test MT du circuit intégré de mémoire NVM teste (104) si le code d'affectation qui lui a été associé par branchement est égal à un code de référence. 30 Le code de référence est 0-0-0 dans cet exemple, cela correspond à un branchement des trois broches d'identification matérielle E0, El, E2 à un signal de tension de référence VSS. Le test peut ainsi être mis en oeuvre par une fonction logique OU entre les trois bits du code d'affectation. Néanmoins tout code de référence peut 3065304 13 être choisi en association avec un test 104 correspondant à ce code de référence. Si le résultat du test 104 est « vrai » (ou « oui ») alors le circuit intégré se place dans un premier mode d'adressage Ml. 5 Le premier mode d'adressage M1 correspond, pour les étapes suivantes, au fonctionnement habituel d'une mémoire EEPROM de 4 Mbits, avantageusement compatible avec de nombreux systèmes utilisant un bus PC existants, mais ne pouvant pas comporter plus d'une seule mémoire EEPROM de 4 Mbits. 10 On rappelle que dans ce mode d'adressage, les 19 bits A18-A0 de l'adresse-mémoire MEMADR du plan-mémoire sont transmis, dans l'ordre du premier bit de poids fort A18 au dernier bit de poids faible AO, par anticipation dans les trois derniers bits de poids faible LSB de l'adresse d'esclave SLADR, puis dans le premier octet de donnée 15 DATAI, puis dans le deuxième octet de donnée DATA2. De manière plus générale, dans le premier mode d'adressage Ml, une adresse-mémoire MEMADR est contenue dans les M derniers bits de poids faible LSB de l'adresse d'esclave SLADR et dans les N premiers octets de données, dans le cas d'une adresse mémoire codée 20 sur n bits, avec n=8*N+M, N étant un nombre entier naturel non-nul et M un nombre égal à 2 ou à 3. Les octets de données suivant DATAi comportent les données à écrire W reçues par la mémoire NVM ou les données lues R et émises par la mémoire NVM. Ces données sont transmises lors d'une étape de 25 transfert 108 qui prend fin lors d'une communication 110 de condition de fin STP. La mémoire NVM se place alors à nouveau en phase d'attente 100. Par contre, si le résultat du test 104 est « faux » (ou « non ») alors le circuit intégré se place dans un deuxième mode d'adressage 30 M2. Le deuxième mode d'adressage M2 permet avantageusement de pouvoir connecter en série une pluralité de mémoires non-volatiles, en particulier de une à sept mémoires EEPROM de 4 Mbits. 3065304 14 Dans ce deuxième mode d'adressage M2, les 19 bits A18-A0 de l'adresse-mémoire MEMADR du plan-mémoire sont transmis, dans l'ordre du premier bit de poids fort A18 au dernier bit de poids faible AO, dans le contenu des trois premiers octets de données DATAI, 5 DATA2, DATA3. De manière plus générale, dans le deuxième mode d'adressage M2, une adresse-mémoire MEMADR est communiquée de façon étendue dans le contenu des N+1 premiers octets de données. Par conséquent les trois derniers bits de poids faible LSB de 10 l'adresse d'esclave SLADR sont « disponibles » pour mettre en oeuvre une identification matérielle entre différents circuit intégrés NVM de mémoire du type EEPROM sur le même bus PC. Ainsi, lors de l'étape d'identification de circuit intégré ICID, la mémoire NVM teste (106) si le code d'affectation E0-E1-E2 qui lui 15 a été assigné par branchement correspond aux trois derniers bits de poids faible LSB de l'adresse d'esclave SLADR. Si ce n'est pas le cas, alors le dispositif maître cherche à s'adresser à un autre circuit intégré de mémoire du type EEPROM sur le bus PC et la mémoire se replace en phase d'attente 100. 20 Si c'est le cas, la mémoire s'identifie, reçoit les 19 bits A18- A0 d'adresse-mémoire MEMADR contenue dans les trois premiers octets de données DATA1-DATA3 et met en oeuvre des lectures R ou des écritures W des octets de données suivants DATAi lors de l'étape de transfert 108. 25 De même, l'étape de transfert 108 prend fin lors d'une communication 110 de condition de fin STP et la mémoire NVM se place alors à nouveau en phase d'attente 100. Dans ce deuxième mode d'adressage M2, sept codes d'affectation sont disponibles pour réaliser une identification de 30 circuit intégré de mémoire NVM. En effet les sept codes d'affectation disponibles correspondent aux huit combinaisons possibles d'un code sur trois bits, ôtées de la combinaison du code de référence réservé à la mise en oeuvre du premier mode d'adressage Ml. 3065304 15 La figure 5 représente un appareil électronique APP comportant un système SYS dans lequel une pluralité de circuits intégrés de mémoire non volatile NVM branchées sur un même bus PC, ainsi que par exemple un dispositif maître MC tel qu'un microcontrôleur. 5 D'autre part, le système SYS peut par exemple être réalisé sous la forme d'un système sur puce complet. L'appareil électronique APP représente ici l'exemple d'un téléphone mobile, mais il apparaîtra à l'homme du métier que les modes de réalisation d'un tel système SYS ou d'un tel circuit intégré 10 NVM précédemment détaillés peuvent être inclus à tout autre produit connu et non-décrit ici. Par ailleurs l'invention n'est pas limitée à ces modes de réalisation mais en embrasse toutes les variantes. Par exemple, l'invention s'adapte particulièrement bien à des mémoires EEPROM de 15 4 Mbits, mais est également adaptée à toute mémoire adressable sur n bits, avec n=8*N+M (N étant un entier naturel non-nul et M égal à 2 ou à 3) telles que des mémoires de 16 kbits ou de futures mémoires de 1Gbit. Bien que l'adresse d'esclave du protocole I2C ait été décrite codée sur 7 bits, l'invention s'adapte également à une adresse 20 d'esclave codée sur 10 bits. De même, bien l'exemple préférentiel décrit ci-avant s'applique à J=3 bornes d'identification matérielle, l'invention s'adapte également à des circuits intégrés comportant 2 ou 1 broche(s) d'identification matérielle. REVENDICATIONS1. Procédé d'adressage d'un circuit intégré de mémoire non-volatile (NVM) du type électriquement effaçable et programmable comportant un plan-mémoire et apte à être connecté sur un bus du type PC, et comportant J broches d'identification matérielle (EO, El, E2), avec J un entier compris entre 1 et 3, procédé comprenant une affectation de potentiels sur chacune desdites broches (EO, El, E2) définissant pour ledit circuit intégré un code d'affectation sur J bits, une transmission d'une adresse d'esclave (SLADR) sur le bus (I2C), puis un transfert d'octets de données (DATA1-DATA3, DATAi) sur le bus (I2C), le procédé comprenant lorsque le plan-mémoire de la mémoire est adressable sur n bits, avec n=8*N+M, N étant un nombre entier naturel non-nul et M un entier compris entre 1 et 3 : - un premier mode d'adressage (M1) utilisé sélectivement lorsque le code d'affectation est égal à un code de référence fixé sur J bits, comprenant un adressage du plan-mémoire de la mémoire non volatile par une adresse-mémoire (MEMADR) contenue dans les M derniers bits de poids faible (LSB) de ladite adresse d'esclave (SLADR) et dans les N premiers octets reçus (DATAI, DATA2), et - un deuxième mode d'adressage (M2) utilisé sélectivement lorsque le code d'affectation est différent du code de référence, comprenant un adressage du plan-mémoire par une adresse-mémoire (MEMADR) contenue dans les N+1 premiers octets reçus. 2. Procédé selon la revendication 1, dans lequel, dans le deuxième mode d'adressage (M2), le procédé comprend une identification (106) entre ledit code d'affectation et J bits parmi les trois derniers bits de poids faible (LSB) de ladite adresse d'esclave (SLADR), permettant de sélectionner un circuit intégré de mémoire non-volatile parmi 2g-1 circuits intégrés de mémoires non-volatiles (NVM1-NVMn) potentiellement connectés sur le même bus PC et ayant des codes d'affectation respectifs un à un différents. 3065304 17 3. Procédé selon l'une quelconque des revendications précédentes, dans lequel J est égal à 3 et le code de référence est o-00. 4. Procédé selon l'une quelconque des revendications 1 à 3, 5 dans lequel ledit circuit intégré de mémoire non-volatile (NVM) a une capacité de mémoire de 4 Mbits, avec n égal à 19, N égal à 2 et M égal à 3 et comporte trois broches d'affectation matérielle, soit J égal à 3. 5. Procédé selon l'une quelconque des revendications 1 ou 2, dans lequel J est égal à 2 et le code de référence est 0-0. 10 6. Procédé selon l'une quelconque des revendications 1 à 4, dans lequel, dans le premier mode d'adressage (M1), le procédé comprend, dans le cas où M est égal à 2 ou à 1 et J est égal à 3, une identification (106) entre 3-M bits dudit code d'affectation et 3-M bits parmi les trois derniers bits de poids faible (LSB) de l'adresse 15 d'esclave (SLADR), permettant de sélectionner un circuit intégré de mémoire non-volatile parmi 23-m potentiels circuits intégrés de mémoires non-volatiles (NVM1, NVMn) connectés sur le même bus I2C et ayant des codes d'affectation respectifs un à un différents. 7. Circuit intégré de mémoire non-volatile (NVM) du type 20 électriquement effaçable et programmable comportant un plan- mémoire, apte à être connecté sur un bus du type I2C et comportant J broches d'identification matérielle (EO, El, E2), avec J un entier compris entre 1 et 3, destinées à être affectées de potentiels respectifs définissant pour ledit circuit intégré un code d'affectation sur J bits, le 25 circuit intégré étant configuré pour recevoir une adresse d'esclave (SLADR) transmise sur le bus (I2C), puis pour recevoir des octets de données (DATA1-DATA3, DATAi) sur le bus (I2C), le circuit intégré étant configuré pour, lorsque le plan-mémoire est adressable sur n bits, avec n=8*N+M, N étant un nombre entier naturel non-nul et M un 30 entier compris entre 1 et 3, adopter sélectivement en fonction de la valeur du code d'affectation : - un premier mode d'adressage (M1) lorsque le code d'affectation est égal à un code de référence fixé sur J bits, dans lequel le plan-mémoire est adressable par une adresse-mémoire (MEMADR) contenue 3065304 18 dans les M derniers bits de poids faible (LSB) de ladite adresse d'esclave (SLADR) et dans les N premiers octets de données reçus (DATAI, DATA2), ou - un deuxième mode d'adressage (M2) lorsque le code d'affectation est 5 différent du code de référence, dans lequel le plan-mémoire est adressable par une adresse-mémoire (MEMADR) contenue dans les N+1 premiers octets de données reçus (DATAI, DATA2, DATA3). 8. Circuit intégré selon la revendication 7, comportant un moyen de test (MT) configuré pour réaliser un test logique (104) entre 10 des signaux présents sur lesdites broches d'identification matérielle (EO, El, E2), et pour placer le circuit intégré dans le premier mode d'adressage (M1) ou dans le deuxième mode d'adressage (M2) en fonction du résultat de ce test. 9. Circuit intégré selon la revendication 8, dans lequel le 15 moyen de test (MT) est configuré pour que ledit test logique (104) comporte un test logique OU entre les valeurs logiques des J bits dudit code d'affectation. 10. Circuit intégré selon l'une quelconque des revendications 8 ou 9, dans lequel le moyen de test (MT) est configuré pour, dans le 20 deuxième mode d'adressage (M2), comparer (106) ledit code d'affectation avec J bits parmi les trois derniers bits de poids faible (LSB) de ladite adresse d'esclave (SLADR), et, en cas de différence dans ladite comparaison, placer le circuit intégré en phase d'attente (100) d'une condition de départ (STT) du protocole I2C. 25 11. Circuit intégré selon l'une quelconque des revendications 8 à 10, M étant égal à 2 ou à 1 et J est égal à 3, dans lequel le moyen de test (MT) est configuré pour, dans le premier mode d'adressage (M1), comparer (106) 3-M bits dudit code d'affectation avec 3-M bits parmi les trois derniers bits de poids faible (LSB) de ladite adresse d'esclave 30 (SLADR), et, en cas de différence dans ladite comparaison, placer le circuit intégré en phase d'attente (100) d'une condition de départ (STT) du protocole I2C. 12. Circuit intégré selon l'une quelconque des revendications 7 à 11, ayant une capacité de mémoire de 4 Mbits, avec n égal à 19, N 3065304 19 égal à 2 et M égal à 3 et comporte trois broches d'affectation matérielle, soit J égal à 3. 13. Système comportant 2g-1 circuits intégrés de mémoire non-volatile (NVM) selon l'une quelconque des revendications 7 à 12, 5 reliés via un même bus du type PC à un au moins un dispositif maître (MC). 14. Système selon la revendication 13, réalisé de façon intégrée dans un système sur puce. 15. Appareil électronique (APP) comportant un système selon 10 l'une quelconque des revendications 13 ou 14. 16. Appareil électronique selon la revendication 15, formant un téléphone portable ou une prothèse auditive.