FR 3062519 A1 20180803 FR 1750769 A 20170131 B15738 - 16-GR3-0737 1 CAPTEUR D'IMAGES A GRANDE GAMME DYNAMIQUE ET FAIBLE BRUIT Domaine La présente demande concerne l'imagerie à grande gamme dynamique ("high dynamic range imaging" en anglais). Exposé de l'art antérieur La demande de brevet français N°15/60206 déposée le 26 octobre 2015, et la demande de brevet français N°16/51641 déposée le 26 février 2016, décrivent des exemples de réalisation d'un capteur d'images à grande gamme dynamique. Une particularité du capteur décrit dans ces demandes 10 de brevet est qu'il est spécialement adapté à la détection de sources lumineuses clignotantes, par exemple des éclairages ou des feux de signalisation à diodes électroluminescentes pulsées. Pour cela, le capteur comprend deux photodiodes par pixel, reliées à un même noeud de lecture du pixel, l'une des deux 15 photodiodes étant intégrée pendant une première période d'intégration ininterrompue, et l'autre photodiode étant intégrée 3062519 B15738 - 16-GR3-0737 2 pendant au moins une deuxième période d'intégration découpée en une pluralité de sous-périodes disjointes. Bien que ce capteur présente d'excellentes performances, il serait souhaitable d'améliorer encore sa réponse, en réduisant 5 le bruit fixe et/ou le bruit temporel généré lors de l'acquisition d'une image. Résumé Ainsi, un mode de réalisation prévoit un capteur d'images comportant une pluralité de pixels comportant chacun une première photodiode reliée à un noeud capacitif de lecture par un premier transistor, et une deuxième photodiode reliée à un premier noeud capacitif de stockage par un deuxième transistor, le premier noeud capacitif étant relié au noeud de lecture par un troisième transistor, et le noeud de lecture étant relié à un noeud d'application d'un potentiel de réinitialisation par un quatrième transistor, le capteur comprenant en outre un circuit de commande configuré pour, lors d'une phase de lecture d'une première valeur représentative d'un niveau d'éclairement reçu par la deuxième photodiode d'un pixel pendant une première période d'intégration, mettre en oeuvre les étapes successives suivantes : a) fermer puis rouvrir le quatrième transistor de façon à réinitialiser le noeud de lecture ; b) fermer le troisième transistor puis lire un premier signal représentatif du potentiel du noeud de lecture pendant que 25 le troisième transistor est fermé ; d) fermer le quatrième transistor de façon à réinitialiser le noeud de lecture et le premier noeud de stockage, puis rouvrir le troisième transistor ; e) rouvrir le quatrième transistor puis fermer le 30 troisième transistor ; f) lire un deuxième signal représentatif du potentiel du noeud de lecture pendant que le troisième transistor est fermé ; et g) fournir une première valeur représentative de la 35 différence entre les deuxième et premier signaux. 3062519 B15738 - 16-GR3-0737 3 Selon un mode de réalisation, chaque pixel comprend en outre un cinquième transistor monté en source suiveuse, dont la grille est connectée au noeud de lecture, et un sixième transistor reliant la source du cinquième transistor à une piste conductrice 5 de sortie du pixel, chaque pixel ayant sa piste de sortie reliée à l'entrée d'un convertisseur analogique-numérique du capteur, le circuit de commande étant configuré pour, à l'étape a), commander la réinitialisation du convertisseur analogique-numérique relié à la piste de sortie du pixel pendant que le quatrième transistor 10 est fermé. Selon un mode de réalisation, les premier et deuxième signaux lus respectivement aux étapes b) et f) sont des signaux numériques de sortie du convertisseur analogique-numérique relié à la piste de sortie du pixel. 15 Selon un mode de réalisation, dans chaque pixel, la deuxième photodiode est en outre reliée à un deuxième noeud capacitif de stockage par un septième transistor, le deuxième noeud capacitif étant relié au noeud de lecture par un huitième transistor, le circuit de commande étant configuré pour, lors 20 d'une phase de lecture d'une deuxième valeur représentative d'un niveau d'éclairement reçu par la deuxième photodiode d'un pixel pendant une deuxième période d'intégration, mettre en oeuvre les étapes successives suivantes : h) fermer puis rouvrir le quatrième transistor de façon 25 à réinitialiser le noeud de lecture ; i) fermer le huitième transistor puis lire un troisième signal représentatif du potentiel du noeud de lecture pendant que le huitième transistor est fermé ; j) fermer le quatrième transistor de façon à 30 réinitialiser le noeud de lecture et le deuxième noeud de stockage, puis rouvrir le huitième transistor ; k) rouvrir le quatrième transistor puis fermer le huitième transistor ; 3062519 B15738 - 16-GR3-0737 4 1) lire un quatrième signal représentatif du potentiel du noeud de lecture pendant que le huitième transistor est fermé ; et m) fournir une deuxième valeur représentative de la 5 différence entre les quatrième et troisième signaux. Selon un mode de réalisation, le circuit de commande est configuré pour, à l'étape h), commander la réinitialisation du convertisseur analogique-numérique relié à la piste de sortie du pixel pendant que le quatrième transistor est fermé. 10 Selon un mode de réalisation, chacune des première et deuxième périodes d'intégration est découpée en une pluralité de sous-périodes disjointes, les sous-périodes de la première période d'intégration et les sous-périodes de la deuxième période d'intégration étant entrelacées. 15 Selon un mode de réalisation, le circuit de commande est configuré pour, lors d'une phase de lecture d'une troisième valeur représentative d'un niveau d'éclairement reçu par la première photodiode d'un pixel pendant une troisième période d'intégration, mettre en oeuvre les étapes successives suivantes : 20 n) fermer puis rouvrir le quatrième transistor de façon à réinitialiser le noeud de lecture ; o) lire un cinquième signal représentatif du potentiel du noeud de lecture ; p) fermer puis rouvrir le premier transistor de façon à 25 transférer sur le noeud de lecture les charges photogénérées contenues dans la première photodiode ; q) lire un sixième signal représentatif du potentiel du noeud de lecture ; et r) fournir une troisième valeur représentative de la 30 différence entre les cinquième et sixième signaux. Selon un mode de réalisation, le circuit de commande est configuré pour, entre les étapes n) et o), commander la réinitialisation du convertisseur analogique-numérique relié à la piste de sortie du pixel pendant que le quatrième transistor est 35 ouvert. 3062519 B15738 - 16-GR3-0737 5 Selon un mode de réalisation, la troisième période d'intégration est une période continue. Selon un mode de réalisation, dans chaque pixel, le quatrième transistor relie le noeud d'application d'un potentiel 5 de réinitialisation à un noeud intermédiaire, chaque pixel comportant en outre un neuvième transistor reliant le noeud intermédiaire au noeud de lecture. Selon un mode de réalisation, dans chaque pixel, le quatrième transistor relie directement le noeud d'application d'un 10 potentiel de réinitialisation au noeud de lecture. Selon un mode de réalisation, chaque pixel comporte en outre un dixième transistor reliant la deuxième photodiode au noeud d'application d'un potentiel de réinitialisation. Brève description des dessins 15 Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 illustre schématiquement le fonctionnement 20 d'un capteur d'images à grande gamme dynamique selon un exemple d'un mode de réalisation ; la figure 2 est un schéma électrique d'un exemple d'un mode de réalisation d'un capteur d'images à grande gamme dynamique ; les figures 3 et 4 sont des chronogrammes illustrant un exemple d'un procédé de commande d'un capteur d'images à grande gamme dynamique selon un mode de réalisation ; la figure 5 est un schéma électrique simplifié et partiel d'un exemple d'un convertisseur analogique numérique. 30 Description détaillée De mêmes éléments ont été désignés par de mêmes références dans les différentes figures et, de plus, les diverses figures ne sont pas tracées à l'échelle. Par souci de clarté, seuls les éléments utiles à la compréhension des modes de 35 réalisation décrits ont été représentés et sont détaillés. En 3062519 B15738 - 16-GR3-0737 6 particulier, les divers éléments périphériques que peut comporter un capteur d'images, en plus d'une matrice de pixels (décodeurs de ligne et de colonne, circuits de lecture, circuits de conversion analogique numérique, circuits de contrôle, unités de 5 traitement de signal, etc.) n'ont pas été détaillés, les modes de réalisation décrits étant compatibles avec les éléments périphériques usuels d'un capteur d'images, moyennant, le cas échéant, des adaptations à la portée de l'homme de l'art. Sauf précision contraire, les expressions "approximativement", 10 "sensiblement", "environ" et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près. Dans la présente description, on utilise le terme "connecté" pour désigner une liaison électrique directe, sans composant électronique intermédiaire, par exemple au moyen d'une ou plusieurs pistes conductrices, et le terme 15 "couplé" ou le terme "relié", pour désigner soit une liaison électrique directe (signifiant alors "connecté") soit une liaison via un ou plusieurs composants intermédiaires (résistance, diode, condensateur, etc.). La figure 1 illustre schématiquement le fonctionnement 20 d'un exemple d'un mode de réalisation d'un capteur d'images à grande gamme dynamique. On considère ici un capteur configuré pour, à chaque période d'acquisition Tframe d'une valeur représentative du niveau d'éclairement d'un pixel, acquérir trois valeurs représentatives 25 du niveau d'éclairement du pixel, correspondant à trois niveaux d'exposition distincts du pixel, puis reconstruire une valeur de sortie finale du pixel en tenant compte de ces trois valeurs. Dans l'exemple de la figure 1, on considère un capteur dans lequel chaque pixel comporte deux photodiodes distinctes 30 susceptibles d'être intégrées ou exposées simultanément, avec des temps d'exposition distincts. Sur la figure 1, on a représenté une unique phase d'acquisition Tframe d'une valeur représentative du niveau d'éclairement d'un pixel du capteur. La phase d'acquisition Tframe 35 comprend une période d'intégration ininterrompue TL d'une première 3062519 B15738 - 16-GR3-0737 7 photodiode du pixel. La phase d'acquisition Tframe comprend en outre, parallèlement à la période d'intégration TL, c'est-à-dire chevauchant au moins en partie la période d'intégration TL, deux périodes d'intégration Tm et Ts de la deuxième photodiode du 5 pixel. A titre de variante (non représentée), les périodes d'intégration Tm et Ts peuvent se situer en dehors de la période d'intégration TL. Dans l'exemple représenté, la durée TL est supérieure à la durée Tm, qui est elle-même supérieure à la durée Ts. Les modes de réalisation décrits ne se limitent toutefois pas 10 à ce cas particulier. A titre de variante, les durées d'intégration Ts et Tm peuvent être sensiblement identiques, ce qui permet d'améliorer les performances de détection des sources lumineuses clignotantes au prix d'une légère diminution de la dynamique. Dans l'exemple de la figure 1, la période d'intégration 15 Tm est divisée ou découpée en n sous-périodes d'intégration disjointes de durée Tm/n, et la période d'intégration Ts est divisée en n sous-périodes d'intégration disjointes de durée Ts/n, ou n est un entier supérieur à 1, par exemple compris entre 10 et 500. Dans l'exemple représenté, les sous-périodes d'intégration 20 de la période d'intégration Tm et les sous-périodes d'intégration de la période d'intégration Ts, sont entrelacées, c'est-à-dire que deux sous-périodes successives de la période d'intégration Tm sont séparées par une sous-période de la période d'intégration Ts, et que deux sous-périodes successives de la période 25 d'intégration Ts sont séparées par une sous-période de la période d'intégration Tm. Dans cet exemple, les sous-périodes d'intégration de la période d'intégration Tm et les sous-périodes d'intégration de la période d'intégration Ts sont distribuées sur une période supérieure à la somme des périodes Tm et Ts. Dans l'exemple représenté, les n sous-périodes de la période d'intégration Tm et les n sous-périodes de la période d'intégration Ts sont régulièrement distribuées le long d'une période sensiblement égale à la période d'intégration TL, et coïncidant sensiblement avec la période d'intégration TL. Un avantage réside alors dans la cohérence temporelle des mesures 3062519 B15738 - 16-GR3-0737 8 effectuées à l'issue des périodes d'intégration TL, Tm et T. A titre de variante, les n sous-périodes de la période d'intégration Tm et les n sous-périodes de la période d'intégration Ts peuvent être régulièrement distribuées tout le long de la période 5 d'acquisition Tframe- On a de plus représenté sur la figure 1 un signal binaire LED représentatif de l'état d'une source lumineuse clignotante placée en vis-à-vis du pixel, par exemple une source à diodes électroluminescentes pulsées. L'état haut du signal LED correspond 10 à un état allumé de la source lumineuse, et l'état bas du signal LED correspond à un état éteint de la source lumineuse. Dans l'exemple représenté, la source lumineuse est allumée pendant environ un sixième de la période d'intégration longue TL, et est éteinte pendant tout le reste de la phase Tframe- La division des 15 périodes d'intégration Tm et Ts en sous-périodes d'intégration disjointes, et l'étalement de ces sous-périodes le long d'une période supérieure à la somme des périodes Tm et Ts, augmente la probabilité qu'au moins une partie de la période d'intégration Tm et/ou au moins une partie de la période d'intégration Ts coïncide 20 avec la phase d'allumage de la source lumineuse clignotante. Dans l'exemple représenté, une sous-période de durée TM/n de la période d'intégration Tm et une sous-période de durée Ts/n de la période d'intégration Ts tombent pendant la phase d'allumage de la source lumineuse clignotante. Ainsi, une partie de la lumière émise par 25 la source lumineuse pendant la phase d'acquisition Tframe est détectée par le pixel et contribue à la valeur de sortie finale du pixel. La prévision d'une période d'intégration TL ininterrompue sur une photodiode distincte permet de garantir les bonnes performances du pixel dans des conditions de faible 30 luminosité. La figure 2 est un schéma électrique d'un exemple d'un mode de réalisation d'un capteur d'images à grande gamme dynamique adapté à mettre en oeuvre un fonctionnement du type décrit en relation avec la figure 1. Sur la figure 2, seul un pixel 100 du 35 capteur a été représenté. En pratique, le capteur peut comporter 3062519 B15738 - 16-GR3-0737 9 une pluralité de pixels identiques ou similaires disposés en matrice selon des lignes (ou rangées) et des colonnes, ainsi que des circuits, non représentés, de commande et de lecture des pixels du capteur. 5 Le pixel 100 de la figure 2 comprend une première photodiode PPD1. L'anode de la photodiode PPD1 est connectée à un noeud GND d'application d'un potentiel de référence bas du capteur, par exemple la masse. La cathode de la photodiode PPD1 est reliée à un noeud de lecture capacitif SN du pixel par 10 l'intermédiaire d'un transistor de transfert 101 dont la grille est reliée à un noeud d'application d'un signal de commande TG L. La capacité du noeud de lecture SN est représentée schématiquement par un condensateur FD dont une première électrode est connectée au noeud SN et dont une deuxième électrode est connectée au noeud 15 GND. En pratique, la capacité FD peut être constituée par les capacités parasites des différents éléments (pistes conductrices, transistors) connectés au noeud SN. A titre de variante, la capacité FD peut comprendre un condensateur spécifique, de façon à augmenter sa capacité maximale de stockage de charges et ainsi 20 diminuer le gain de conversion de charges en tension. Le noeud de lecture SN est relié à un noeud al du pixel par l'intermédiaire d'un transistor 103 dont la grille est reliée à un noeud d'application d'un signal de commande TX L. Le noeud al est lui-même relié à un noeud VRT d'application d'un potentiel de 25 référence haut - c'est-à-dire supérieur au potentiel du noeud GND - du capteur par l'intermédiaire d'un transistor 105 dont la grille est reliée à un noeud d'application d'un signal de commande RST. Le pixel 100 de la figure 2 comprend en outre une 30 deuxième photodiode PPD2. L'anode de la photodiode PPD2 est connectée au noeud GND. La cathode de la photodiode PPD2 est reliée à un premier noeud de stockage capacitif ST M du pixel par l'intermédiaire d'un transistor de transfert 107 dont la grille est reliée à un noeud d'application d'un signal de commande TG M. 35 La capacité du noeud de stockage ST M est représentée 3062519 B15738 - 16-GR3-0737 10 schématiquement par un condensateur MEM M dont une première électrode est connectée au noeud ST M et dont une deuxième électrode est connectée au noeud GND. En pratique, la capacité MEM M peut être constituée par les capacités parasites des 5 différents éléments (pistes conductrices, transistors) connectés au noeud ST M. De préférence, la capacité MEM M comprend un condensateur spécifique. La capacité MEM M comprend par exemple un condensateur à électrodes verticales de type CDTI (de l'anglais "Capacitor Deep Trench Isolation" - capacité à tranchées profondes 10 isolées) formé dans le même substrat semiconducteur que les photodiodes et transistors du pixel. La prévision d'un condensateur de type CDTI permet avantageusement de limiter la surface de substrat occupée par le pixel. Plus généralement, divers types de condensateurs peuvent être utilisés, par exemple 15 un condensateur de type MOM (métal-oxyde-métal), un condensateur de type MIM (métal-isolant-métal), ou un condensateur de type MOS (métal-oxyde-semiconducteur). La capacité MEM M du noeud ST M est de préférence supérieure à la capacité FD du noeud SN, de façon à augmenter la gamme dynamique. La cathode de la photodiode PPD2 20 est en outre reliée à un deuxième noeud de stockage capacitif ST S du pixel par l'intermédiaire d'un transistor de transfert 109 dont la grille est reliée à un noeud d'application d'un signal de commande TG S. La capacité du noeud de stockage ST S est représentée schématiquement par un condensateur MEM S dont une 25 première électrode est connectée au noeud ST S et dont une deuxième électrode est connectée au noeud GND. En pratique, la capacité MEM S peut être constituée par les capacités parasites des différents éléments (pistes conductrices, transistors) connectés au noeud ST S. De préférence, la capacité MEM S comprend 30 un condensateur spécifique. De même que la capacité MEM M, la capacité MEM S comprend par exemple un condensateur à électrodes verticales formé dans le même substrat semiconducteur que les photodiodes et transistors du pixel. La capacité MEM S du noeud ST S est de préférence supérieure à la capacité MEM M du noeud 35 ST M, de façon à augmenter encore d'avantage la gamme dynamique. 3062519 B15738 - 16-GR3-0737 11 La cathode de la photodiode PPD2 est par ailleurs reliée au noeud VRT par l'intermédiaire d'un transistor 111 dont la grille est reliée à un noeud d'application d'un signal de commande AB. Le pixel 100 de la figure 2 comprend en outre un transistor 113 5 reliant le noeud ST M au noeud al, la grille du transistor 113 étant reliée à un noeud d'application d'un signal de commande TX M. De plus, le pixel 100 comprend un transistor 115 reliant le noeud ST S au noeud al, la grille du transistor 115 étant reliée à un noeud d'application d'un signal de commande TX S. 10 Le pixel 100 comprend par ailleurs un transistor 117 monté en source suiveuse, dont la grille est connectée au noeud de lecture SN. Le drain du transistor 117 est connecté à un noeud VDD d'application d'un potentiel de référence haut du capteur, par exemple égal au potentiel du noeud VRT, ou différent du 15 potentiel du noeud VRT. Le pixel 100 comprend en outre un transistor 119 reliant la source du transistor 117 à une piste conductrice de sortie CL du pixel, qui peut être commune à plusieurs pixels du capteur, par exemple à tous les pixels d'une même colonne du capteur. La grille du transistor 119 est reliée à 20 un noeud d'application d'un signal de commande RD. A titre de variante, le circuit de lecture du pixel, comprenant les transistors 105, 117 et 119, peut être partagé par un ou plusieurs pixels voisins. Dans l'exemple représenté, les transistors 101, 103, 25 105, 107, 109, 111, 113, 115, 117 et 119 du pixel 100 sont des transistors MOS à canal N. Les photodiodes PPD1 et PPD2 sont par exemple des photodiodes pincées ("pinned photodiodes" en langue anglaise), c'est-à-dire des photodiodes entièrement déplétées à l'état réinitialisé. Les modes de réalisation décrits ne se 30 limitent toutefois pas à ces exemples particuliers. Le capteur de la figure 2 comprend en outre un circuit de commande, non représenté, fournissant les signaux de commande AB, TG L, TG M, TG S, TX L, TX M, TX S, RST et RD des transistors de contrôle des pixels du capteur. Les pixels sont par exemple 35 commandés simultanément ligne par ligne, c'est-à-dire que tous 3062519 B15738 - 16-GR3-0737 12 les pixels d'une même ligne reçoivent simultanément les mêmes signaux AB, TG L, TG M, TG S, TX L, TX M, TX S, RST et RD de commande de leurs transistors de contrôle. Le capteur de la figure 2 est par exemple commandé selon un procédé de commande de type à 5 obturation déroulante ("rolling shutter" en anglais), c'est-à-dire que la séquence de commande des transistors des pixels d'une même ligne lors d'une phase Tframe d'acquisition des valeurs de sortie des pixels de la ligne est répétée à l'identique pour toutes les lignes du capteur, avec un déphasage de l'ordre de 10 Tframe/Nb row entre deux lignes successives de pixels, où Nb row désigne le nombre de lignes de pixels du capteur. Les figures 3 et 4 sont des chronogrammes illustrant un exemple d'un procédé de commande d'un capteur d'images à grande gamme dynamique selon un mode de réalisation. La figure 3 15 représente plus particulièrement une phase d'initialisation et d'intégration d'un pixel du capteur, lors d'une phase d'acquisition Tframe d'une valeur représentative du niveau d'éclairement du pixel, et la figure 4 représente plus particulièrement une phase de lecture du pixel, à la fin de la 20 phase d'acquisition Tframe. Les figures 3 et 4 représentent plus particulièrement l'évolution, en fonction du temps (t), des signaux de commande AB, TG M, TG S, TG L, RST, TX L, TX M, TX S, et RD du pixel 100 de la figure 2, lors d'une phase Tframe d'acquisition d'une valeur 25 de sortie représentative du niveau d'éclairement du pixel. La figure 4 représente en outre des signaux AZ et RMP de commande d'un convertisseur analogique numérique relié à la piste de sortie CL du pixel 100. Dans cet exemple, le convertisseur analogique numérique est un convertisseur à rampe, le signal AZ correspondant 30 à un signal de commande en réinitialisation d'une ou plusieurs capacités du convertisseur, et le signal RMP correspondant à un signal en forme de rampe appliqué sur un noeud de référence du convertisseur lors d'une phase de conversion d'une valeur analogique d'entrée du convertisseur en une valeur numérique de 35 sortie. 3062519 B15738 - 16-GR3-0737 13 A titre d'exemple illustratif, le convertisseur est un convertisseur du type représenté en figure 5, comprenant : un comparateur 501 ayant un noeud d'entrée e et un noeud de sortie o ; 5 un premier condensateur cl reliant le noeud e à un noeud d'entrée E du convertisseur ; un deuxième condensateur c2 reliant le noeud e à un noeud de référence RF du convertisseur ; et un interrupteur sw, par exemple un transistor MOS à 10 canal N, ayant un noeud de commande G (la grille du transistor MOS dans l'exemple représenté) et deux noeuds de conduction reliés respectivement au noeud e et au noeud o. A titre d'exemple, le noeud d'entrée E du convertisseur est connecté à la piste conductrice de sortie CL du pixel, et les 15 noeuds RF et G reçoivent respectivement les signaux RMP et AZ. Le signal délivré par le noeud o peut être utilisé pour commander la mémorisation de l'état d'un compteur numérique non représenté du convertisseur. Plus particulièrement, la conversion d'une valeur analogique appliquée sur le noeud E en une valeur numérique peut 20 comprendre les étapes successives suivantes : fermeture de l'interrupteur sw pour réinitialiser les capacités cl et c2, puis réouverture de l'interrupteur sw ; application d'une rampe de tension sur le noeud RF ; et lorsque le signal de sortie du comparateur 501 change 25 d'état, mémorisation de la valeur du compteur numérique (non représenté) du convertisseur, qui constitue la valeur numérique de sortie du convertisseur. A un instant tO de début de la phase d'acquisition Tframe, les signaux AB, RST et TX L sont à l'état haut, ce qui 30 entraine la fermeture (ou mise à l'état passant) des transistors 111, 105 et 103, et par conséquent l'évacuation des charges photogénérées contenues dans la photodiode PPD2 vers le noeud VRT, ainsi que la réinitialisation du noeud de lecture SN à un potentiel proche du potentiel VRT. Les signaux TG M, TG S, TG L, TX M, TX S 3062519 B15738 - 16-GR3-0737 14 et RD restent quant à eux à l'état bas, de façon à maintenir les transistors 107, 109, 101, 113, 115 et 119 ouverts (bloqués). A un instant tl postérieur à l'instant tO, le signal TG L est mis à l'état haut, ce qui entraine la fermeture du 5 transistor 101, et l'évacuation des charges photogénérées contenues dans la photodiode PPD1 vers le noeud VRT (par l'intermédiaire des transistors 103 et 105). A un instant t2 postérieur à l'instant tl, le signal TG L est remis à l'état bas de façon à rouvrir le transistor 101, 10 et ainsi isoler la photodiode PPD1 du noeud de lecture SN. A un instant t3 postérieur à l'instant t2, le signal RST est remis à l'état bas, de façon à ouvrir le transistor 105, et ainsi isoler le noeud de lecture SN du noeud VRT. A un instant t4 postérieur à l'instant t3, le signal 15 TG L est remis à l'état haut, ce qui entraine la fermeture du transistor 101 et le transfert, sur le noeud de lecture SN, des charges photogénérées contenues dans la photodiode PPD1. A un instant t5 postérieur à l'instant t4, le signal TG L est remis à l'état bas, ce permet de rouvrir le transistor 20 101, et ainsi d'isoler la photodiode PPD1 du noeud de lecture SN. L'instant t5 marque la fin d'une phase d'initialisation de la photodiode PPD1, allant de l'instant tO à l'instant t5, et le début de la période d'intégration TL de la photodiode PPD1. A un instant t6 postérieur à l'instant t5, le signal RST 25 est remis à l'état haut, ce qui entraine la fermeture du transistor 105 et la réinitialisation du noeud de lecture SN à un potentiel proche du potentiel du noeud VRT. A un instant t7 postérieur à l'instant t6, le signal TX S est mis à l'état haut, ce qui entraine la fermeture du 30 transistor 115, et la réinitialisation du noeud de stockage ST S à un potentiel proche du potentiel du noeud VRT. A un instant t8 postérieur à l'instant t7, le signal TX S est remis à l'état bas, de façon à ouvrir le transistor 115 et isoler le noeud de stockage ST S. 3062519 B15738 - 16-GR3-0737 15 A un instant t9 postérieur à l'instant t8, le signal TX M est mis à l'état haut, ce qui entraine la fermeture du transistor 113, et la réinitialisation du noeud de stockage ST M à un potentiel proche du potentiel du noeud VRT. 5 A un instant t10 postérieur à l'instant t9, le signal TX M est remis à l'état bas, de façon à ouvrir le transistor 113 et isoler le noeud de stockage ST M. A un instant tll postérieur à l'instant t10, le signal AB est mis à l'état bas, de façon à fermer le transistor 111, et 10 isoler la photodiode PPD2 du noeud VRT. L'instant tll marque la fin d'une phase d'initialisation de la photodiode PPD2, allant de l'instant t6 à l'instant t11, et le début de la première sous-période d'intégration de la période d'intégration Ts de la photodiode PPD2. 15 A un instant t12 postérieur à l'instant t11, le signal TG S est mis à l'état haut, ce qui entraine la fermeture du transistor 109, et le transfert, sur le noeud de stockage ST S, des charges photogénérées accumulées dans la photodiode PPD2 depuis l'instant tu'. 20 A un instant t13 postérieur à l'instant t12, le signal TG S est remis à l'état bas, de façon à rouvrir le transistor 109. L'instant t13 marque la fin de la première sous-période d'intégration de la période d'intégration Ts. A un instant t14 postérieur à l'instant t13, le signal 25 AB est mis à l'état haut, de façon à fermer le transistor 111 et à réinitialiser la photodiode PPD2. A un instant t15 postérieur à l'instant t14, le signal AB est remis à l'état bas de façon à isoler la photodiode PPD2 du noeud VRT. L'instant t15 marque le début de la première sous- 30 période d'intégration de la période d'intégration Tm de la photodiode PPD2. A un instant t16 postérieur à l'instant t15, le signal TG M est mis à l'état haut, ce qui entraine la fermeture du transistor 107, et le transfert, sur le noeud de stockage ST M, 3062519 B15738 - 16-GR3-0737 16 des charges photogénérées accumulées dans la photodiode PPD2 depuis l'instant t15. A un instant t17 postérieur à l'instant t16, le signal TG M est remis à l'état bas, de façon à rouvrir le transistor 107. 5 L'instant t17 marque la fin de la première sous-période d'intégration de la période d'intégration Tm. La séquence de commande des signaux AB, TG M et TG S allant de l'instant t10 à l'instant t17 est répétée n fois, où n est le nombre de sous-périodes en lequel sont divisées les 10 périodes d'intégration Tm et Ts de la photodiode PPD2. Les instants de fin de la dernière sous-période d'intégration de la période d'intégration Ts, et de fin de la dernière sous-période d'intégration de la période d'intégration Tm, sont désignés respectivement par les références t18 et t19 15 sur les figures 3 et 4. En passant maintenant à la figure 4, à un instant t19' postérieur à l'instant t19, le signal RD est mis à un état haut, de façon à fermer le transistor de lecture 119. Ainsi, un potentiel représentatif du potentiel du noeud de lecture SN est reporté sur 20 la piste de sortie CL par l'intermédiaire des transistors 117 et 119. De plus, à un instant t20 postérieur à l'instant t19', le signal RST est mis à l'état bas, de façon à isoler le noeud de lecture SN du noeud VRT. A un instant t21 postérieur à l'instant t20, le signal 25 AZ est mis à un état haut, de façon à provoquer la réinitialisation du ou des condensateurs d'entrée d'un convertisseur analogique-numérique à rampe dont l'entrée est reliée à la piste conductrice de sortie CL du pixel. A un instant t21' postérieur à l'instant t21, le signal 30 AZ est remis à l'état bas, puis, à un instant t22 postérieur à l'instant t21', une rampe de tension RMP est appliquée sur un noeud de référence du convertisseur. A un instant t23 postérieur à l'instant t22, la rampe de tension RMP atteint un niveau équivalent au niveau de la tension 35 d'entrée du convertisseur analogique-numérique, c'est-à-dire au 3062519 B15738 - 16-GR3-0737 17 niveau du potentiel de la piste de sortie CL du pixel. A cet instant, une valeur numérique VREFL de sortie du convertisseur analogique numérique, représentative du potentiel de la piste de sortie CL du pixel, est lue et mémorisée. 5 A un instant t24 postérieur à l'instant t23, le signal TG L est mis à l'état haut, ce qui entraine la fermeture du transistor 101, et le transfert, sur le noeud de lecture SN, des charges photogénérées accumulées dans la photodiode PPD1 depuis l'instant t5. 10 A un instant t25 postérieur à l'instant t24, marquant la fin de la période d'intégration TL, le signal TG _L est remis à l'état bas, de façon à rouvrir le transistor 101 et isoler le noeud de lecture SN de la photodiode PPD1. A un instant t26 postérieur à l'instant t25, une rampe 15 de tension RMP est à nouveau appliquée sur un noeud de référence du convertisseur analogique numérique. A un instant t27 postérieur à l'instant t26, la rampe de tension RMP atteint un niveau équivalent au niveau de la tension d'entrée du convertisseur analogique-numérique, c'est-à-dire au 20 niveau du potentiel de la piste de sortie CL du pixel. A cet instant, une valeur numérique VL de sortie du convertisseur analogique numérique, représentative du potentiel de la piste de sortie CL du pixel, est lue et mémorisée. L'instant t27 marque la fin d'une phase de lecture d'une 25 première valeur de sortie Voun du pixel, représentative du niveau d'éclairement reçu par la photodiode PPD1 du pixel pendant la période d'intégration continue TL. Plus particulièrement, dans cet exemple, la première valeur de sortie Voun du pixel est définie comme étant égale à la valeur VREFL-VL- 30 A un instant t28 postérieur à l'instant t27, le signal RST est mis à l'état haut, de façon à fermer le transistor 105 et réinitialiser le noeud de lecture SN à un potentiel proche du potentiel du noeud VRT. A un instant t29 postérieur à l'instant t28, tandis que 35 le transistor 105 est à l'état passant, le signal AZ est mis à un 3062519 B15738 - 16-GR3-0737 18 état haut, de façon à provoquer la réinitialisation du ou des condensateurs d'entrée du convertisseur analogique-numérique. A un instant t30 postérieur à l'instant t29, le signal AZ est remis à l'état bas. 5 A un instant t31 postérieur à l'instant t30, le signal RST est remis à l'état bas, de façon à isoler le noeud de lecture SN du noeud VRT. A un instant t32 postérieur à l'instant t31, le signal TX M est mis à un état haut de façon à fermer le transistor 113. 10 L'équilibrage des charges entre les noeuds SN et ST M conduit alors à une modification du potentiel du noeud SN représentative de la quantité de charges photogénérées accumulées dans la capacité MEM M pendant la période d'intégration Tm. A un instant t33 postérieur à l'instant t32, une rampe 15 de tension RMP est appliquée sur un noeud de référence du convertisseur analogique-numérique. A un instant t34 postérieur à l'instant t33, la rampe de tension RMP atteint un niveau équivalent au niveau de la tension d'entrée du convertisseur analogique-numérique, c'est-à-dire au 20 niveau du potentiel de la piste de sortie CL du pixel. A cet instant, une valeur numérique VM de sortie du convertisseur analogique numérique, représentative du potentiel de la piste de sortie CL du pixel, est lue et mémorisée. A un instant t35 postérieur à l'instant t34, le signal 25 RST est remis à l'état haut, de façon à fermer le transistor 105 et réinitialiser les noeuds SN et ST M à un potentiel proche du potentiel du noeud VRT. A un instant t36 postérieur à l'instant t35, le signal TX M est remis à l'état bas de façon à rouvrir le transistor 113 30 et isoler le noeud ST M du noeud SN. On notera qu'à cet instant, pour chaque pixel, on reproduit exactement (au bruit temporel près) le même niveau de signal sur le noeud ST M qu'à l'instant t10. 3062519 B15738 - 16-GR3-0737 19 A un instant t37 postérieur à l'instant t36, le signal RST est remis à l'état bas, de façon à rouvrir le transistor 105 et isoler noeud SN du noeud VRT. A un instant t38 postérieur à l'instant t37, le signal 5 TX M est remis à l'état haut, de façon à fermer le transistor 113. A un instant t39 postérieur à l'instant t38, une rampe de tension RMP est appliquée sur un noeud de référence du convertisseur analogique-numérique. A un instant t40 postérieur à l'instant t39, la rampe 10 de tension RMP atteint un niveau équivalent au niveau de la tension d'entrée du convertisseur analogique-numérique, c'est-à-dire au niveau du potentiel de la piste de sortie CL du pixel. A cet instant, une valeur numérique VREEm de sortie du convertisseur analogique numérique, représentative du potentiel de la piste de 15 sortie CL du pixel, est lue et mémorisée. L'instant t40 marque la fin d'une phase de lecture d'une deuxième valeur de sortie VOUS du pixel, représentative du niveau d'éclairement reçu par la photodiode PPD2 du pixel pendant la période d'intégration discontinue Tm. Plus particulièrement, dans 20 cet exemple, la deuxième valeur de sortie VouTm du pixel est définie comme étant égale à la valeur VREEM-VM- A un instant t41 postérieur à l'instant t40, le signal TX M est remis à l'état bas, de façon à fermer le transistor 113 et isoler le noeud ST M du noeud SN. 25 A un instant t42 postérieur à l'instant t41, le signal RST est mis à l'état haut, de façon à fermer le transistor 105 et réinitialiser le noeud de lecture SN à un potentiel proche du potentiel du noeud VRT. A un instant t43 postérieur à l'instant t42, tandis que 30 le transistor 105 est à l'état passant, le signal AZ est mis à un état haut, de façon à provoquer la réinitialisation du ou des condensateurs d'entrée du convertisseur analogique-numérique. A un instant t44 postérieur à l'instant t43, le signal AZ est remis à l'état bas. 3062519 B15738 - 16-GR3-0737 20 A un instant t45 postérieur à l'instant t44, le signal RST est remis à l'état bas, de façon à isoler le noeud de lecture SN du noeud VRT. A un instant t46 postérieur à l'instant t45, le signal 5 TX S est mis à un état haut de façon à fermer le transistor 115. L'équilibrage des charges entre les noeuds SN et ST S conduit alors à une modification du potentiel du noeud SN représentative de la quantité de charges photogénérées accumulées dans la capacité MEM S pendant la période d'intégration I. 10 A un instant t47 postérieur à l'instant t46, une rampe de tension RMP est appliquée sur un noeud de référence du convertisseur analogique-numérique. A un instant t48 postérieur à l'instant t47, la rampe de tension RMP atteint un niveau équivalent au niveau de la tension 15 d'entrée du convertisseur analogique-numérique, c'est-à-dire au niveau du potentiel de la piste de sortie CL du pixel. A cet instant, une valeur numérique Vs de sortie du convertisseur analogique numérique, représentative du potentiel de la piste de sortie CL du pixel, est lue et mémorisée. 20 A un instant t49 postérieur à l'instant t48, le signal RST est remis à l'état haut, de façon à fermer le transistor 105 et réinitialiser les noeuds SN et ST S à un potentiel proche du potentiel du noeud VRT. A un instant t50 postérieur à l'instant t49, le signal 25 TX S est remis à l'état bas de façon à rouvrir le transistor 115 et isoler le noeud ST S du noeud SN. On notera qu'à cet instant, pour chaque pixel, on reproduit exactement (au bruit temporel près) le même niveau de signal sur le noeud ST S qu'à l'instant t8. 30 A un instant t51 postérieur à l'instant t50, le signal RST est remis à l'état bas, de façon à rouvrir le transistor 105 et isoler noeud SN du noeud VRT. A un instant t52 postérieur à l'instant t51, le signal TX S est remis à l'état haut, de façon à fermer le transistor 115. 3062519 B15738 - 16-GR3-0737 21 A un instant t53 postérieur à l'instant t52, une rampe de tension RMP est appliquée sur un noeud de référence du convertisseur analogique-numérique. A un instant t54 postérieur à l'instant t53, la rampe 5 de tension RMP atteint un niveau équivalent au niveau de la tension d'entrée du convertisseur analogique-numérique, c'est-à-dire au niveau du potentiel de la piste de sortie CL du pixel. A cet instant, une valeur numérique VREFS de sortie du convertisseur analogique numérique, représentative du potentiel de la piste de 10 sortie CL du pixel, est lue et mémorisée. L'instant t54 marque la fin d'une phase de lecture d'une troisième valeur de sortie VOUTS du pixel, représentative du niveau d'éclairement reçu par la photodiode PPD2 du pixel pendant la période d'intégration discontinue T. Plus particulièrement, 15 dans cet exemple, la deuxième valeur de sortie VOUTS du pixel est définie comme étant égale à la valeur VREFS-VS. Une valeur de sortie finale du pixel peut être déterminée en tenant compte des trois valeurs de sortie VOUTL, VOUTM et VOUTS lues. 20 A un instant t55 postérieur à l'instant t54, le signal TX S est remis à l'état bas. L'instant t55 marque la fin de la phase d'acquisition Tframe. Un avantage du procédé de commande décrit en relation avec les figures 3 et 4 est qu'il permet de diminuer 25 significativement le bruit généré par le capteur lors de l'acquisition d'une images, par rapport aux exemples de procédés de commande décrits dans les demandes de brevet US N°15/051545 et N°15/272206 susmentionnées. En particulier, lors de la phase de lecture de la valeur 30 de sortie VOUTM (respectivement VOUTS) du pixel, le fait de lire une valeur signal VM (respectivement Vs) avant une valeur référence VREEm (respectivement VREFs), permet de reproduire strictement les mêmes bruits de couplage et d'injection de charge lors des deux lectures, et d'obtenir ainsi une valeur de sortie 35 VOUTM (respectivement VOUTS) très faiblement bruitée. 3062519 B15738 - 16-GR3-0737 22 En outre, le fait de lire les valeurs VM et VREFm (respectivement VS et VREFS) pendant que le transistor 113 (respectivement 115) est à l'état passant, permet de minimiser le bruit temporel introduit dans la valeur de sortie VOUTM 5 (respectivement VOUTS)- De plus, lors de la phase de lecture de la valeur de sortie VOUTM (respectivement VbuTs) du pixel, le fait de réinitialiser le convertisseur analogique-numérique (signal AZ à l'état haut) pendant que le transistor 105 est fermé (signal RST 10 à l'état haut), plutôt qu'après la réouverture du transistor 105 (entre les instants t31 et t32 ou t45 et t46), permet de limiter l'offset en entrée du convertisseur analogique-numérique lors de la lecture des valeurs VM et VREEm (respectivement Vs et VREFS)- En effet, le potentiel reporté sur la piste de sortie CL du pixel 15 lorsque le transistor 105 est fermé (entre les instants t28 et t31 ou t42 et t45), est plus proche du potentiel qui sera reporté sur la piste CL pendant la phase de numérisation de la valeur référence VREEm (respectivement VREFS) lorsque les transistors 105 et 113 (respectivement 115) seront respectivement ouvert et 20 fermé (entre les instants t33 et t34 ou t47 et t48), que le potentiel qui serait reporté sur la piste de sortie CL du pixel après la réouverture du transistor 105 (entre les instants t31 et t32 ou t45 et t46). Diverses variantes du procédé de commande décrit en 25 relation avec les figures 3 et 4 peuvent être mises en oeuvre. En particulier, bien que l'on ait décrit un exemple de réalisation dans lequel le transistor 103 est maintenu fermé pendant la phase de lecture de la première valeur de sortie VOUTL du pixel, allant de l'instant t20 à l'instant t27, les modes de 30 réalisation décrits ne se limitent pas à ce cas particulier. Le maintien à l'état fermé du transistor 103 pendant la phase de lecture de la première valeur de sortie du pixel, et en particulier lors des étapes de lecture des valeurs VREFL et VL, a pour effet d'augmenter la capacité vue par le noeud de lecture SN du pixel 35 lors de ces étapes. Ceci conduit à diminuer les niveaux de tension 3062519 B15738 - 16-GR3-0737 23 lus sur la piste de sortie CL du pixel. Dans des conditions de faible luminosité, on pourra au contraire choisir d'ouvrir le transistor 103 pendant les étapes de lecture des valeurs VREFL et VL, de façon à augmenter les niveaux de tension lus sur la piste 5 de sortie CL du pixel. Pour cela, le signal TX L de commande du transistor 103 peut par exemple être mis à l'état bas à l'instant t20, puis remis à l'état haut à l'instant t28, le signal RST restant à l'état haut pendant toute cette période. Dans une autre variante de réalisation, le transistor 10 103 peut être omis, le noeud al étant alors connecté au noeud SN. Par ailleurs, les phases d'initialisation des photodiodes PPD1 et PPD2, et/ou des noeuds de stockage capacitifs ST M et ST S, peuvent être interverties. En particulier, l'ordre des instants de démarrage des périodes d'intégration TL, Tm et Ts 15 peut être différent de celui de l'exemple des figures 3 et 4. De plus, l'ordre de lecture des trois valeurs de sortie VOUTL, VOUTM et VOUTS du pixel peut être différent de celui de l'exemple des figures 3 et 4. Des modes de réalisation particuliers ont été décrits. 20 Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, on a décrit ci-dessus des exemples de fonctionnement et de procédé de commande dans lesquels chacune des périodes d'intégration Tm et Ts est découpée en n tronçons régulièrement espacés de même durée Tm/n, respectivement Ts/n. 25 Les modes de réalisation décrits ne se limitent toutefois pas à ce cas particulier. A titre de variante, les durées et/ou l'espacement des sous-périodes d'intégration de la période d'intégration Tm peuvent varier au cours de la phase d'acquisition Tframe- De même, les durées et/ou l'espacement des sous-périodes 30 d'intégration de la période d'intégration Ts peuvent varier au cours de la phase d'acquisition Tframe- A titre d'exemple, les durées des sous-périodes d'intégration de la période d'intégration Tm, et les durées des sous-périodes d'intégration de la période d'intégration Ts, 3062519 B15738 - 16-GR3-0737 24 peuvent augmenter tout au long de la phase d'acquisition Tframe, ou peuvent diminuer tout au long de la phase d'acquisition Tframe. A titre de variante, les durées des sous-périodes d'intégration de la période Tm d'une part, et les durées des sous-5 périodes d'intégration de la période d'intégration Ts d'autre part, peuvent être constantes tout au long de la phase d'acquisition Tframe, mais être espacées deux à deux d'une durée variable, par exemple une durée croissante tout au long de la phase d'acquisition Tframe, ou une durée décroissante tout au long 10 de la phase d'acquisition Tframe- A titre de variante, les sous-périodes d'intégration de la période d'intégration Tm d'une part, et les sous-périodes d'intégration de la période d'intégration Ts d'autre part, peuvent être distribuées aléatoirement ou semi-aléatoirement tout au long 15 de la phase d'acquisition Tframe- En outre, les modes de réalisation décrits ne se limitent pas aux exemples décrits ci-dessus dans lesquels les périodes d'intégration Tm et Ts sont divisées en un même nombre n de sous-périodes d'intégration. A titre de variante, la période 20 d'intégration Tm peut être découpée en n sous-périodes d'intégration et la période d'intégration Ts peut être découpée en n' sous-périodes d'intégration, avec n et n' entiers supérieurs à 1, par exemple compris entre 10 et 500, et n différent de n'. De plus, bien que l'on ait décrit ci-dessus des exemples 25 de capteurs d'images à grande gamme dynamique dans lesquels chaque pixel fournit trois valeurs de sortie correspondant à trois niveaux d'exposition distincts, les modes de réalisation décrits ne se limitent pas à ce cas particulier. En particulier, l'homme du métier saura adapter les 30 modes de réalisation décrits à un capteur dans lequel, à chaque acquisition, chaque pixel fournit seulement deux valeurs de sortie correspondant à deux niveaux d'exposition distincts. Dans ce cas, chaque phase d'acquisition Tframe d'une valeur représentative du niveau d'éclairement d'un pixel du capteur peut comporter une 35 période d'intégration ininterrompue TL de la photodiode PPD1 du 3062519 B15738 - 16-GR3-0737 25 pixel, et, parallèlement à la période d'intégration TL, une unique période d'intégration Tyl de la photodiode PPD2 du pixel, la période Tm étant découpée en plusieurs sous-périodes d'intégration disjointes. Dans ce cas les transistors 109 et 115, ainsi que la 5 capacité de stockage MEM S de l'exemple de pixel décrits en relation avec la figure 2 peuvent être omis. Par ailleurs, le nombre de périodes d'intégration découpées et entrelacées de la photodiode PPD2 au cours d'une même phase d'acquisition Tframe peut être supérieur à 2. REVENDICATIONS1. Capteur d'images comportant une pluralité de pixels (100) comportant chacun une première photodiode (PPD1) reliée à un noeud capacitif de lecture (SN) par un premier transistor (101), et une deuxième photodiode (PPD2) reliée à un premier noeud capacitif de stockage (ST M) par un deuxième transistor (107), le premier noeud de stockage (ST M) étant relié au noeud de lecture (SN) par un troisième transistor (113), et le noeud de lecture (SN) étant relié à un noeud (VRT) d'application d'un potentiel de réinitialisation par un quatrième transistor (105), le capteur comprenant en outre un circuit de commande configuré pour, lors d'une phase de lecture d'une première valeur (VOUTM) représentative d'un niveau d'éclairement reçu par la deuxième photodiode (PPD2) d'un pixel (100) pendant une première période d'intégration (Tm), mettre en oeuvre les étapes successives suivantes : a) fermer puis rouvrir le quatrième transistor (105) de façon à réinitialiser le noeud de lecture (SN) ; b) fermer le troisième transistor (113) puis lire un premier signal (VM) représentatif du potentiel du noeud de lecture (SN) pendant que le troisième transistor (113) est fermé ; d) fermer le quatrième transistor (105) de façon à réinitialiser le noeud de lecture (SN) et le premier noeud de stockage (ST M), puis rouvrir le troisième transistor (113) ; e) rouvrir le quatrième transistor (105) puis fermer le troisième transistor (113) ; f) lire un deuxième signal (VREEm) représentatif du potentiel du noeud de lecture (SN) pendant que le troisième transistor (113) est fermé ; et g) fournir la première valeur (/bUTM) représentative de 30 la différence entre les deuxième (VREEM) et premier (VM) signaux. 2. Capteur selon la revendication 1, dans lequel chaque pixel (100) comprend en outre un cinquième transistor (117) monté en source suiveuse, dont la grille est connectée au noeud de lecture (SN), et un sixième transistor (119) reliant la source du 3062519 B15738 - 16-GR3-0737 27 cinquième transistor (117) à une piste conductrice (CL) de sortie du pixel, chaque pixel ayant sa piste de sortie (CL) reliée à l'entrée d'un convertisseur analogique-numérique du capteur, le circuit de commande étant configuré pour, à l'étape a), commander 5 la réinitialisation du convertisseur analogique-numérique relié à la piste de sortie (CL) du pixel pendant que le quatrième transistor (105) est fermé. 3. Capteur selon la revendication 2, dans lequel les premier (VM) et deuxième (VREEm) signaux lus respectivement aux 10 étapes b) et f) sont des signaux numériques de sortie du convertisseur analogique-numérique relié à la piste de sortie (CL) du pixel. 4. Capteur selon la revendication 2 ou 3, dans lequel, dans chaque pixel (100), la deuxième photodiode (PPD2) est en 15 outre reliée à un deuxième noeud capacitif de stockage (ST S) par un septième transistor (109), le deuxième noeud de stockage (ST S) étant relié au noeud de lecture (SN) par un huitième transistor (115), le circuit de commande étant configuré pour, lors d'une 20 phase de lecture d'une deuxième valeur (VOLITS) représentative d'un niveau d'éclairement reçu par la deuxième photodiode (PPD2) d'un pixel (100) pendant une deuxième période d'intégration (Ts), mettre en oeuvre les étapes successives suivantes : h) fermer puis rouvrir le quatrième transistor (105) de 25 façon à réinitialiser le noeud de lecture (SN) ; i) fermer le huitième transistor (115) puis lire un troisième signal (Vs) représentatif du potentiel du noeud de lecture (SN) pendant que le huitième transistor (115) est fermé ; j) fermer le quatrième transistor (105) de façon à 30 réinitialiser le noeud de lecture (SN) et le deuxième noeud de stockage (ST S), puis rouvrir le huitième transistor (115) ; k) rouvrir le quatrième transistor (105) puis fermer le huitième transistor (115) ; 3062519 B15738 - 16-GR3-0737 28 1) lire un quatrième signal (VREFS) représentatif du potentiel du noeud de lecture (SN) pendant que le huitième transistor (115) est fermé ; et m) fournir la deuxième valeur (VOLITS) représentative de 5 la différence entre les quatrième (VREFS) et troisième (Vs) signaux. 5. Capteur selon la revendication 4, dans lequel le circuit de commande est configuré pour, à l'étape h), commander la réinitialisation du convertisseur analogique-numérique relié à 10 la piste de sortie (CL) du pixel pendant que le quatrième transistor (105) est fermé. 6. Capteur selon la revendication 4 ou 5, dans lequel chacune des première (TM) et deuxième (Ts) périodes d'intégration est découpée en une pluralité de sous-périodes disjointes, les 15 sous-périodes de la première période d'intégration (TM) et les sous-périodes de la deuxième période d'intégration (Te) étant entrelacées. 7. Capteur selon l'une quelconque des revendications 2 à 6, dans lequel le circuit de commande est configuré pour, lors 20 d'une phase de lecture d'une troisième valeur (VOUTL) représentative d'un niveau d'éclairement reçu par la première photodiode (PPD1) d'un pixel (100) pendant une troisième période d'intégration (Te), mettre en oeuvre les étapes successives suivantes : 25 n) fermer puis rouvrir le quatrième transistor (105) de façon à réinitialiser le noeud de lecture (SN) ; o) lire un cinquième signal (VREFL) représentatif du potentiel du noeud de lecture (SN) ; p) fermer puis rouvrir le premier transistor (101) de 30 façon à transférer sur le noeud de lecture (SN) les charges photogénérées contenues dans la première photodiode (PPD1) ; q) lire un sixième signal (VL) représentatif du potentiel du noeud de lecture (SN) ; et 3062519 B15738 - 16-GR3-0737 29 r) fournir la troisième valeur (VOUTL) représentative de la différence entre les cinquième (VREFL) et sixième (VL) signaux. 8. Capteur selon la revendication 7, dans lequel le 5 circuit de commande est configuré pour, entre les étapes n) et o), commander la réinitialisation du convertisseur analogique-numérique relié à la piste de sortie (CL) du pixel pendant que le quatrième transistor (105) est ouvert. 9. Capteur selon la revendication 7 ou 8, dans lequel 10 la troisième période d'intégration (TL) est une période continue. 10. Capteur selon l'une quelconque des revendications 1 à 9, dans lequel, dans chaque pixel (100), le quatrième transistor (105) relie le noeud (VRT) d'application d'un potentiel de réinitialisation à un noeud intermédiaire (al), chaque pixel (100) 15 comportant en outre un neuvième transistor (103) reliant le noeud intermédiaire (al) au noeud de lecture (SN). 11. Capteur selon l'une quelconque des revendications 1 à 9, dans lequel, dans chaque pixel (100), le quatrième transistor (105) relie directement le noeud (VRT) d'application d'un 20 potentiel de réinitialisation au noeud de lecture (SN). 12. Capteur selon l'une quelconque des revendications 1 à 11, dans lequel chaque pixel comporte en outre un dixième transistor (111) reliant la deuxième photodiode (PPD1) au noeud (VRT) d'application d'un potentiel de réinitialisation.