FR 3064396 A1 20180928 FR 1752529 A 20170327 B15196 - DD17145ST 1 CELLULE MEMOIRE SRAM Domaine La présente demande concerne les mémoires, et notamment les mémoires vives statiques à accès aléatoires également appelées mémoires SRAM (sigle anglais pour Static Random Access Memory). 5 Exposé de l'art antérieur La figure 1 représente une cellule mémoire SRAM classique comprenant deux inverseurs 10, 11, connectés selon une configuration dite de bascule ou flip-flop, et deux transistors d'accès 12, 13 connectés à des lignes de bit 15 et 16, et commandés 10 par une ligne de mot 17. Les caractéristiques recherchées pour une cellule mémoire sont : - une bonne stabilité en lecture également appelée SNM (SNM pour Static Noise Margin) ; 15 - une marge en écriture également appelée WM (WM pour Write Margin) suffisante ; - une bonne stabilité en rétention RNM (RNM pour Retention Noise Margin) ; - un courant de conduction, au travers des transistors 20 d'accès 12, 13, le plus important possible pour donner à la cellule une vitesse de fonctionnement élevée ; 3064396 B15196 - DD17145ST 2 - une taille de cellule la plus faible possible pour permettre de réaliser une mémoire avec une densité d'intégration de cellules importante ; - un courant en rétention le plus faible possible afin 5 de minimiser la puissance statique consommée. Ces critères ne pouvant être tous satisfaits, les concepteurs de mémoires sont amenés à faire des compromis entre eux. En particulier, les cellules SRAMs sont généralement optimisées au moment de leur conception en fonction de 10 l'application visée. Il est connu de prévoir des circuits d'assistance pour atteindre les caractéristiques souhaitées pour une cellule mémoire. Toutefois, ceci se traduit par l'ajout de circuits supplémentaires dans la mémoire, ce qui peut entraîner un surcoût 15 en surface et en consommation électrique non négligeable. Il se pose le problème de trouver une nouvelle structure de cellule mémoire SRAM présentant d'une part une bonne stabilité en rétention, en lecture et en écriture, tout en conservant un encombrement réduit et une vitesse suffisante. 20 Résumé Un objet d'un mode de réalisation est de pallier tout ou partie des inconvénients des mémoires SRAM décrites précédemment. Un autre objet d'un mode de réalisation est que la 25 mémoire SRAM proposée comprend des circuits d'assistance sensiblement sans surcout en termes de surface. Un autre objet d'un mode de réalisation est que la cellule mémoire SRAM présente une stabilité en rétention augmentée. 30 Un autre objet d'un mode de réalisation est que la cellule mémoire SRAM présente une stabilité en lecture augmentée. Un autre objet d'un mode de réalisation est que la cellule mémoire SRAM présente une stabilité en écriture augmentée. Un autre objet d'un mode de réalisation est que la 35 cellule mémoire SRAM présente un encombrement réduit. 3064396 B15196 - DD17145ST 3 Un autre objet d'un mode de réalisation est que la tension d'alimentation minimale de la cellule mémoire SRAM est diminuée. Ainsi, un mode de réalisation prévoit une cellule de mémoire vive statique à accès aléatoire, comprenant dans un empilement de couches, des transistors dont au moins des premier et deuxième transistors d'accès connectés à une ligne de mot, le premier transistor d'accès reliant une première ligne de bit et un premier noeud de stockage et le deuxième transistor d'accès reliant une deuxième ligne de bit et un deuxième noeud de stockage, et une bascule comprenant un premier transistor de conduction reliant le premier noeud de stockage à une source d'un premier potentiel de référence et dont la grille est reliée au deuxième noeud de stockage et un deuxième transistor de conduction reliant le deuxième noeud de stockage à la source du premier potentiel de référence et dont la grille est reliée au premier noeud de stockage, les transistors se répartissant en une première pluralité de transistors situés à un premier niveau de l'empilement et une deuxième pluralité de transistors situés à au moins un deuxième niveau de l'empilement, la cellule mémoire comprenant une portion conductrice électriquement du deuxième niveau connectée à un élément choisi parmi le premier noeud de stockage, le deuxième noeud de stockage, la première ligne de bit et la deuxième ligne de bit et située en regard d'une zone de canal d'un transistor de la première pluralité de transistors et séparée de ladite zone de canal par l'intermédiaire d'une zone isolante prévue ou connectée électriquement à une portion semiconductrice contenant ladite zone de canal pour permettre un couplage entre la portion conductrice électriquement et ladite zone de canal. Selon un mode de réalisation, la portion conductrice électriquement est connectée à l'un du premier noeud de stockage ou du deuxième noeud de stockage. Selon un mode de réalisation, la bascule comprend en 35 outre un troisième transistor de conduction reliant le premier 3064396 B15196 - DD17145ST 4 noeud de stockage à une source d'un deuxième potentiel de référence et dont la grille est reliée au deuxième noeud de stockage et un quatrième transistor de conduction reliant le deuxième noeud de stockage à la source du deuxième potentiel de 5 référence et dont la grille est reliée au premier noeud de stockage. Selon un mode de réalisation, les premier et deuxième transistors d'accès et les premier et deuxième transistors de conduction sont situés dans le deuxième niveau. Les troisième et 10 quatrième transistors de conduction sont situés dans le premier niveau. La zone de canal du troisième transistor de conduction est couplée au deuxième noeud de stockage et la zone de canal du quatrième transistor de conduction est couplée au premier noeud de stockage. 15 Selon un mode de réalisation, les premier et deuxième transistors d'accès sont situés dans le premier niveau. Les premier et deuxième transistors de conduction sont situés dans le deuxième niveau. La zone de canal du premier transistor d'accès est couplée au deuxième noeud de stockage et la zone de canal du 20 deuxième transistor d'accès est couplée au premier noeud de stockage. Selon un mode de réalisation, la cellule comprend en outre un circuit de lecture comprenant des premier et deuxième transistors de lecture, le premier noeud de stockage étant 25 connecté à la grille du deuxième transistor de lecture, le premier transistor de lecture reliant le deuxième transistor de lecture à une première ligne de bit de lecture, la grille du deuxième transistor de lecture étant connectée à une deuxième ligne de bit de lecture. Les premier et deuxième transistors de lecture sont 30 situés dans le premier niveau. Les premier et deuxième transistors d'accès et les premier et deuxième transistors de conduction sont situés dans le deuxième niveau. La zone de canal du premier transistor de lecture est couplée au premier noeud de stockage et la zone de canal du deuxième transistor de lecture est couplée au premier noeud de stockage. 3064396 B15196 - DD17145ST 5 Selon un mode de réalisation, la portion conductrice électriquement est connectée à l'une de la première ligne de bit ou de la deuxième ligne de bit. Selon un mode de réalisation, les premier et deuxième 5 transistors d'accès sont situés dans le deuxième niveau. Les premier et deuxième transistors de conduction sont situés dans le premier niveau. La zone de canal du premier transistor de conduction est couplée à la deuxième ligne de bit et la zone de canal du deuxième transistor de conduction est couplée à la 10 première ligne de bit. Selon un mode de réalisation, les troisième et quatrième transistors de conduction sont situés dans le deuxième niveau. Un mode de réalisation prévoit également une mémoire comprenant des cellules telles que définies précédemment, dont 15 des premières cellules réparties dans une première partie de l'empilement et des deuxièmes cellules réparties dans une deuxième partie de l'empilement, les premières cellules formant au moins une colonne, la mémoire comportant une première piste conductrice électriquement s'étendant le long de la colonne et formant la 20 première ligne de bit de chaque première cellule et une seconde piste conductrice électriquement s'étendant le long de la colonne et formant la deuxième ligne de bit de chaque première cellule, la mémoire comportant, en outre, des éléments d'interconnexion s'étendant au travers des couches de l'empilement et reliant 25 chaque deuxième cellule mémoire aux première et deuxième pistes. Selon un mode de réalisation, les première et deuxième pistes sont en un premier matériau. Les éléments d'interconnexion sont en un deuxième matériau moins bon conducteur électrique que le premier matériau. 30 Brève description des dessins Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : 3064396 B15196 - DD17145ST 6 la figure 1, décrite précédemment, est un schéma électrique d'un exemple de cellule SRAM ; la figure 2 est un schéma illustrant un mode de réalisation d'une cellule mémoire SRAM sur deux niveaux ; 5 les figures 3A et 3B sont des vues en coupe, partielles et schématiques, de modes de réalisation de la cellule mémoire SRAM de la figure 2 ; la figure 4 est un schéma électrique général d'une cellule mémoire SRAM à six transistors ; 10 la figure 5 illustre un mode de réalisation d'une cellule mémoire SRAM à six transistors dont les transistors sont répartis sur deux niveaux ; les figures 6 et 7 illustrent des modes de réalisation de cellules mémoire SRAM à quatre transistors dont les transistors 15 sont répartis sur deux niveaux ; la figure 8 illustre un mode de réalisation d'une cellule mémoire SRAM à huit transistors dont les transistors sont répartis sur deux niveaux ; la figure 9 illustre un mode de réalisation d'une 20 cellule mémoire d'une mémoire adressable par contenu dont les transistors sont répartis sur deux niveaux ; la figure 10 illustre un mode de réalisation d'une cellule mémoire SRAM à six transistors dont les transistors sont répartis sur deux niveaux ; 25 les figures 11 et 12 illustrent des modes de réalisation de cellules mémoire SRAM à quatre transistors dont les transistors sont répartis sur deux niveaux ; la figure 13 est un schéma illustrant un mode de réalisation d'un circuit électronique formé sur plusieurs 30 niveaux ; la figure 14 est un schéma d'une mémoire SRAM réalisée sur un seul niveau ; et les figures 15 et 16 sont des schémas illustrant un mode de réalisation d'une mémoire SRAM sur deux niveaux. 3064396 B15196 - DD17145ST 7 Description détaillée De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. Par souci de clarté, seuls les éléments utiles à la compréhension des modes de 5 réalisation décrits ont été représentés et sont détaillés. Sauf précision contraire, les expressions "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près. La figure 2 représente de façon très schématique un mode 10 de réalisation d'une cellule de mémoire vive statique à accès aléatoire 20 améliorée comprenant des transistors, notamment des transistors à effet de champ à grille isolée plus couramment nommé MOSEET (acronyme anglais de Metal Oxide Semiconductor Field Effect) réalisés dans un empilement d'un circuit électronique sur 15 deux niveaux de l'empilement. En particulier, la cellule mémoire comprend des transistors situés dans un niveau supérieur Nsup qui ont une tension de seuil modulable, le canal de chacun de ces transistors étant couplé électriquement à un noeud du circuit électronique d'un niveau inférieur NINF par l'intermédiaire de 20 vias conducteurs électriquement 22. Une telle structure apporte des avantages notamment en termes d'encombrement, et la possibilité de modifier de manière dynamique la tension de seuil de certains des transistors afin d'améliorer leurs caractéristiques électriques telles que la stabilité et/ou la 25 consommation. Les figures 3A et 3B sont des vues en coupe, partielles et schématiques, de modes de réalisation de la cellule SRAM 20, comprenant un empilement 25 de couches. Pour chacun de ces modes de réalisation, les couches de l'empilement 25 se répartissent en 30 couches du niveau inférieur NINF et couches du niveau supérieur Nsup. La couche à la base de l'empilement est appelée substrat 30. Le substrat 30 peut être un substrat massif ou de type semiconducteur sur isolant, par exemple de type silicium sur isolant ou SOI (sigle anglais pour Silicon On Insulator), 35 comportant une première couche de support qui peut être 3064396 B15196 - DD17145ST 8 semiconductrice et par exemple à base de Si, recouverte par une couche isolante, par exemple à base de SiO2, elle-même recouverte par une couche semiconductrice, par exemple à base de Si, et dans laquelle une ou plusieurs zones actives sont susceptibles d'être 5 formées. Un premier transistor TINF est formé dans et sur le substrat 30. Le premier transistor TINF comporte une région de source 32, une région de drain 34, ainsi qu'une zone de canal 36, reliant la région de source 32 et la région de drain 34. Le premier 10 transistor TINF peut être éventuellement formé sur un substrat SOI totalement déserté ou partiellement déserté. Le transistor TINF comporte également une grille 38 située sur une couche de matériau diélectrique 37 de grille 38. Il est également prévu dans le niveau inférieur NINF une 15 succession de couches isolantes 40, des pistes conductrices électriquement 42 formées entre les couches isolantes électriquement 40 et des vias conducteurs électriquement 44 au travers des couches isolantes. La cellule SRAM 20 comporte également au moins un 20 deuxième transistor Tsup dans un niveau Nsup de l'empilement supérieur à celui du niveau NINF dans lequel se trouve le premier transistor TINF- Le deuxième transistor Tsup comporte, dans une portion semiconductrice 50, une région de source 52, une région de drain 54, ainsi qu'une structure de canal 56, reliant la région 25 de source 52 et la région de drain 54. Le deuxième transistor TSVP comporte également une grille 58 reposant sur une couche de diélectrique 57 de grille. Dans le mode de réalisation représenté sur la figure 3A, le deuxième transistor Tsup est formé selon une technologie du 30 type substrat sur isolant complètement déplété ou FDSOI (sigle anglais pour Fully Depleted Substrate On Insulator). Dans ce mode de réalisation, la structure de canal 56 est située au-dessus d'une piste conductrice électriquement, de préférence une piste métallique 60 du dernier niveau de métallisation du niveau 35 inférieur NINF et séparée de la piste métallique 60 par une zone 3064396 B15196 - DD17145ST 9 isolante électriquement 62. La zone isolante 62 est mise en oeuvre de manière à permettre un couplage entre la piste métallique 60 et le canal du deuxième transistor Tsup situé au-dessus. De préférence, l'épaisseur de cette zone isolante 62 est en 5 particulier choisie bien inférieure aux épaisseurs des couches de matériaux diélectriques inter-niveaux dans les circuits électroniques selon l'art antérieur, et qui, dans ces circuits électroniques, sont prévues pour permettre d'isoler entre eux différents niveaux superposés de composants ou de lignes 10 d'interconnexions. La piste conductrice 60 permet ainsi de commander le potentiel de canal du transistor Tsup du niveau supérieur NSUP- De préférence, pour obtenir un meilleur contrôle du potentiel de canal du deuxième transistor Tsup, l'intégralité de la zone 15 semiconductrice 56 de canal du deuxième transistor Tsup est disposée en regard de la face supérieure ou du dessus de la piste conductrice 60. La zone de canal 56 du deuxième transistor Tsup peut être réalisée dans une couche semi-conductrice de faible épaisseur, de manière à permettre un contrôle statique au niveau 20 du canal d'inversion. Par faible épaisseur, on entend que la zone de canal 56 du deuxième transistor Tsup peut être formée dans une portion semiconductrice 50 d'épaisseur comprise par exemple entre 1 nm et 100 nm, ou par exemple entre 5 nm et 20 nm. L'épaisseur choisie pour la portion semiconductrice 50 dans laquelle est 25 réalisée le canal 56 est prévue notamment en fonction du niveau de dopage de cette couche pour permettre un comportement totalement déplété. Les zones de canal des transistors Tsup et TINF peuvent être formées par exemple dans du Si ou dans un autre matériau 30 semiconducteur, par exemple tel que du Ge. La zone isolante 62, séparant la piste conductrice 60 de la portion semiconductrice 50 dans laquelle le canal 56 du transistor Tsup est réalisé, est prévue pour permettre un couplage significatif de la piste conductrice 60 avec le canal 56. Par couplage significatif, on 35 entend un couplage permettant de faire varier la tension de seuil 3064396 B15196 - DD17145ST 10 du transistor Tsup de niveau supérieur d'au moins 50 mV, pour une variation de la tension appliquée à la piste conductrice 60 de niveau inférieur entre 0 et Vdd ou -Vdd et +Vdd selon l'application, avec Vdd la tension d'alimentation de la mémoire 5 SRAM. La tension Vdd peut être par exemple de l'ordre de 1 V ou de 0,5 V. Un modèle tel que celui décrit dans l'article de Lim et Fossum : IEEE Transactions on electron devices, vol. ED-30, n°10 Octobre 1983, peut être utilisé pour dimensionner la zone isolante 62 afin d'obtenir une variation de tension de seuil désirée 3.Vth 10 lorsque l'on fait varier de AV le potentiel de polarisation de la piste conductrice 60. Un modèle selon la relation (1) suivante peut être utilisé en particulier dans le cas où le deuxième transistor Tsup est réalisé sur une couche totalement désertée : eSC e ILD Tsc TILD 'AVth= c' eSC 'AV Tox (Tsc TILD) 15 où : - AVd, est la variation de tension de seuil du transistor TSUP ; Esc et T, sont respectivement la permittivité diélectrique et l'épaisseur de la portion semiconductrice 50 dans 20 laquelle le canal 56 du transistor Tsup est réalisé ; - Eox et Tm, sont respectivement la permittivité diélectrique et l'épaisseur du diélectrique 57 de grille du deuxième transistor Tsup ; et - EILD et TILD sont respectivement la permittivité 25 diélectrique et l'épaisseur du diélectrique de la zone isolante 62 séparant la portion semiconductrice 50 du deuxième transistor Tsup de la piste conductrice 60. On obtient, lorsque le potentiel de la piste conductrice 60 varie de 0 à Vdd, la relation (2) suivante : eSC e ILD Tsc TILD 30 AVth= Vdd (Esc+eILD) Tox Tsc TILD Pour atteindre un couplage significatif correspondant à une variation de tension de seuil AVd, égale à 50 mV, dans le cas où l'épaisseur T, de la zone de canal 56 est égale à 7 nm, que (1) (2) 3064396 B15196 - DD17145ST 11 cette dernière est en silicium, que l'épaisseur T0 de la zone de diélectrique 57 est égale à 1 nm, que cette dernière est à base de SiO2, que Vdd est égal à 1 V, et que la zone isolante 62 est en SiO2, la zone isolante 62 est prévue par exemple avec une 5 épaisseur de l'ordre 17,5 nm. Dans le mode de réalisation représenté sur la figure 3B, le deuxième transistor Tsup est formé selon une technologie du type substrat sur isolant partiellement déplété ou PDSOI (sigle anglais pour Partially Depleted Substrate On Insulator). Dans ce 10 mode de réalisation, la piste conductrice 60 peut être connectée électriquement à la portion semiconductrice 50, par exemple par un via conducteur électriquement 64 en dehors de la région de source 52, de la région de drain 54, et de la structure de canal 56. La piste conductrice 60 permet ainsi de commander le potentiel 15 de canal du transistor Tsup du niveau supérieur NSUP- Un exemple de circuit électronique a été décrit avec deux transistors dans deux niveaux superposés. Mais la cellule mémoire 20 peut comprendre un nombre plus élevé de transistors, par exemple un nombre n (avec n un entier tel que n > 2) de 20 transistors Ti, T2, ..., Tri superposés, chaque transistor Tk d'un niveau donné Nk (avec k un entier tel que 1 REVENDICATIONS1. Cellule (200 ; 210 ; 220 ; 230 ; 240 ; 250 ; 260 ; 270) de mémoire vive statique à accès aléatoire, comprenant dans un empilement (25) de couches, des transistors dont au moins des premier et deuxième transistors d'accès (MAL, MAR) connectés à une ligne de mot (WL), le premier transistor d'accès (MAL) reliant une première ligne de bit (BLL) et un premier noeud de stockage (NL) et le deuxième transistor d'accès (MAR) reliant une deuxième ligne de bit (BLR) et un deuxième noeud de stockage (NR), et une bascule comprenant un premier transistor de conduction (MDL, MRL) reliant le premier noeud de stockage à une source d'un premier potentiel de référence (Vdd, Vss) et dont la grille est reliée au deuxième noeud de stockage et un deuxième transistor de conduction (MDR, MRR) reliant le deuxième noeud de stockage à la source du premier potentiel de référence et dont la grille est reliée au premier noeud de stockage, les transistors se répartissant en une première pluralité de transistors situés à un premier niveau (NSUP) de l'empilement et une deuxième pluralité de transistors situés à au moins un deuxième niveau (NINF) de l'empilement, la cellule mémoire comprenant une portion conductrice électriquement (60) du deuxième niveau connectée à un élément choisi parmi le premier noeud de stockage (NL), le deuxième noeud de stockage (NR), la première ligne de bit (BLL) et la deuxième ligne de bit (BLR) et située en regard d'une zone de canal (56) d'un transistor de la première pluralité de transistors et séparée de ladite zone de canal par l'intermédiaire d'une zone isolante (62) prévue ou connectée électriquement à une portion semiconductrice (50) contenant ladite zone de canal pour permettre un couplage entre la portion conductrice électriquement et ladite zone de canal. 2. Cellule selon la revendication 1, dans laquelle la 30 portion conductrice électriquement (60) est connectée à l'un du premier noeud de stockage (NL) ou du deuxième noeud de stockage (NR). 3. Cellule selon la revendication 1 ou 2, dans laquelle la bascule comprend en outre un troisième transistor de conduction 3064396 B15196 - DD17145ST 27 (MDI, MRL) reliant le premier noeud de stockage (NL) à une source. d'un deuxième potentiel de référence (Vdd ; Vss) et dont la grille est reliée au deuxième noeud de stockage (NR) et un quatrième transistor de conduction (MDR, MRR) reliant le deuxième noeud de 5 stockage à la source du deuxième potentiel de référence et dont la grille est reliée au premier noeud de stockage (NL). 4. Cellule selon la revendication 3, dans laquelle les premier et deuxième transistors d'accès (MAL, MAR) et les premier et deuxième transistors de conduction (MDL, MDR) sont situés dans 10 le deuxième niveau (NINF), dans laquelle les troisième et quatrième transistors de conduction (MLL, MLR) sont situés dans le premier niveau (Nsup), dans laquelle la zone de canal du troisième transistor de conduction (MLL) est couplée au deuxième noeud de stockage (NR) et dans laquelle la zène de canal du 15 quatrième transistor de conduction (MIR) est couplée au premier noeud de stockage (NL). 5. Cellule selon la revendication 1 ou 2, dans laquelle les premier et deuxième transistors d'accès (MAL, MAR) sont situés dans le premier niveau (Nsup), dans laquelle les premier et 20 deuxième transistors de conduction (MLL, MLR ; MDL, MDR) sont situés dans le deuxième niveau (NINF), dans laquelle la zone de canal du premier transistor d'accès (MAL) est couplée au deuxième noeud de stockage (NR) et dans laquelle la zone de canal du deuxième transistor d'accès (MAR) est couplée au premier noeud de 25 stockage (NL). 6. Cellule selon l'une quelconque des revendications 1 à 4, comprenant en outre un circuit de lecture (232 ; 242) comprenant des premier et deuxième transistors de lecture (RPPG, RPPD ; X2, X4), le premier noeud de stockage (NL) étant connecté à la grille du deuxième transistor de lecture (RPPD ; X4), le premier transistor de lecture (RPPG ; X2) reliant le deuxième transistor de lecture (RPPD ; X4) à une première ligne de bit de lecture (RBL ; ML), la grille du deuxième transistor de lecture (RPPG ; X2) étant connectée à une deuxième ligne de bit de lecture (RWL ; S1F), dans laquelle les premier et deuxième transistors de 3064396 B15196 - DD17145ST 28 lecture (RPPG, RPPD ; X2, X4) sont situés dans le premier niveau (NSUB), dans laquelle les premier et deuxième transistors d'accès (MAL, MAR) et les premier et deuxième transistors de conduction (MLL, MLR ; MDL, MDR) sont situés dans le deuxième niveau (NINF), 5 dans laquelle la zone de canal du premier transistor de lecture (RPPG ; X2) est couplée au premier noeud de stockage (NL ; NL2) et dans laquelle la zone de canal du deuxième transistor de lecture (RPPD ; X4) est couplée au premier noeud de stockage (NL ; NL2). 7. Cellule selon la revendication 1, dans laquelle la 10 portion conductrice électriquement (60) est connectée à l'une de la première ligne de bit (BLL) ou de la deuxième ligne de bit (BLR). 8. Cellule selon la revendication 1 ou 7, dans laquelle les premier et deuxième transistors d'accès (MAL, MAR) sont situés 15 dans le deuxième niveau (NINF), dans laquelle les premier et deuxième transistors de conduction (MLL, MLR ; MDL, MDR) sont situés dans le premier niveau (Nsup), dans laquelle la zone de canal du premier transistor de conduction (MLL ; MDL) est couplée à la deuxième ligne de bit (BLR) et dans laquelle la zone de canal 20 du deuxième transistor de conduction (MLR ; MDR) est couplée à la première ligne de bit (BLL). 9. Cellule selon la revendication 8 dans son rattachement à la revendication 3, dans laquelle les troisième et quatrième transistors de conduction (MDL, MDR) sont situés dans 25 le deuxième niveau (NINE). 10. Mémoire comprenant des cellules selon l'une quelconque des revendications 1 à 9, dont des premières cellules réparties dans une première partie (Nivi) de l'empilement et des deuxièmes cellules réparties dans une deuxième partie (Niv2) de 30 l'empilement, les premières cellules formant au moins une colonne, la mémoire comportant une première piste conductrice électriquement (GBLTk) s'étendant le long de la colonne et formant la première ligne de bit de chaque première cellule et une seconde piste conductrice électriquement (GBLFk) s'étendant le long de la 35 colonne et formant la deuxième ligne de bit de chaque première 3064396 B15196 - DD17145ST 29 cellule, la mémoire comportant, en outre, des éléments d'interconnexion (LBLTkj, LBLFkj) s'étendant au travers des couches de l'empilement et reliant chaque deuxième cellule mémoire aux première et deuxième pistes. 5 11. Mémoire selon la revendication 10, dans laquelle les première et deuxième pistes (GBLTk, GBLFk) sont en un premier matériau et dans laquelle les éléments d'interconnexion (LBLTkj, LBLFkj) sont en un deuxième matériau moins bon conducteur électrique que le premier matériau.