FR 3064431 A1 20180928 FR 1752325 A 20170321 B15441 - DD17324ST 1 CIRCUIT DE TRAITEMENT CAPABLE DE MODIFIER DYNAMIQUEMENT SA PRECISION Domaine de l'invention La présente invention concerne le domaine de la conception de circuits numériques et un circuit de traitement 5 capable de modifier dynamiquement sa précision. Exposé de l'art antérieur Ces dernières années, l'intérêt de la recherche s'est concentré sur la conception de circuits matériels appropriés. Selon cette méthodologie de conception, on prévoit une 10 architecture de circuit conçue pour être reconfigurable au moment de l'exécution afin de pouvoir supporter de multiples réglages de précision. Cela conduit à des avantages correspondants en ce qui concerne la consolimotion d'énergie dans le cas de précisions plus faibles. En effet, les chemins temporels les plus longs et donc 15 les plus critiques d'un circuit de traitement concernent en général le bit_ le moins significatif (LSB) des données d'entrée. Ainsi, en réduisant le nombre traité de bits de données d'entrée du circuit de traitement, par exemple de 32 bits à 16 bits ou moins, certaines conditions de fonctionnement du circuit peuvent 20 être relâchées, comme la tension d'alimentation, ce qui conduit à une consommation d'énergie réduite, et/ou la fréquence de 3064431 B15441 - DD17324ST 2 fonctionnement peut être augmentée. La réduction de consommation résulte aussi d'une activité de commutation réduite au vu des bits d'entrée non utilisés. Par exemple, la publication de Bert Moons et Marian 5 Verhelst intitulée "DVAS: Dynamic Voltage Accuracy Scaling for Increased Energy-Efficiency in Approximate Computing", ISLPED, p.237-242, Rome, 2015, propose une technique permettant une précision reconfigurable à l'exécution. En particulier, la technique DVAS consiste à redimensionner la tension d'alimentation 10 d'un circuit et à réduire simultanément le nombre de bits d'entrée utilisés. Cette réduction de la largeur en bits permet de faire face au retard temporel supérieur provoqué par le redimensionnement de la tension d'alimentation, en évitant une stimulation des chemins temporels les plus longs dans le circuit. 15 La limitation principale des systèmes DVAS est le phénomène connu sous le nom de "mur de marge temporelle" (de l'anglais "Wall-of-Slack"), selon lequel, pendant la synthèse, les cellules qui appartiennent à des chemins courts sont optimisées en ce qui concerne la consommation et la surface en 20 réduisant leur taille. Cela conduit à la création de nombreux chemins "presque critiques", et par conséquent dès que la tension d'alimentation est réduite, des violations temporelles vont se produire dans un grand pourcentage du nombre total de chemins. Une autre limitation de DVAS est que, en raison du fait 25 que les différentes parties du circuit fonctionnent à des tensions d'alimentation différentes, il devient nécessaire d'insérer des dispositifs de décalage de niveau à différents emplacements dans la conception du circuit, ce qui ajoute de la complexité, de la consonmation d'énergie et de la surface de puce. 30 Résumé Un objet de modes de réalisation de la présente description est de répondre au moins partiellement à une ou plusieurs limitations de l'art antérieur. 3064431 B15441 - DD17324ST 3 Selon un aspect, on prévoit un circuit comprenant : un circuit de traitement comprenant une pluralité de domaines de circuit, chaque domaine de circuit comprenant une pluralité de transistors et étant agencé pour appliquer une ou plusieurs 5 tensions de polarisation de transistors correspondantes aux transistors ; et un circuit de commande agencé pour déterminer, sur la base d'au moins un réglage de précision sélectionné du circuit de traitement, le niveau desdites une ou plusieurs tensions de polarisation de transistors à appliquer dans chacun 10 des domaines de circuit, le circuit de commande étant en outre agencé pour provoquer l'application des tensions de polarisation de transistors aux domaines de circuit. Selon un mode de réalisation, le circuit de commande est agencé pour déterminer le niveau desdites une ou plusieurs 15 tensions de polarisation en outre sur la base de : un réglage de tension d'alimentation de la totalité ou d'une partie du circuit de traitement ; ou un réglage de fréquence de la totalité ou d'une partie du circuit de traitement ; ou à la fois un réglage de tension d'alimentation et un réglage de fréquence de la totalité 20 ou d'une partie du circuit de traitement. Selon un mode de réalisation, le circuit comprend en outre une mémoire de configuration mémorisant, pour une pluralité de réglages de précision du circuit de traitement, une indication du niveau d'une ou plusieurs tensions de polarisation de 25 transistors pour chacun des domaines de circuit, le circuit de commande étant adapté à accéder à la mémoire de configuration afin de déterminer le niveau desdites une ou plusieurs tensions de polarisation de transistors à appliquer par chacun des domaines de circuit. 30 Selon un mode de réalisation, la mémoire de confi- guration mémorise en outre, pour la pluralité de réglages de précision, une indication d'un réglage de tension d'alimentation de la totalité ou d'une partie du circuit de traitement et/ou une indication d'un réglage de fréquence de la totalité ou d'une 35 partie du circuit de traitement. 3064431 B15441 - DD17324ST 4 Selon un mode de réalisation, le circuit comprend en outre un autre circuit de commande adapté à appliquer un réglage de tension d'alimentation et/ou un réglage de fréquence d'horloge à la pluralité de domaines de circuit. Selon un autre aspect, on prévoit un procédé de conception du circuit susmentionné, comprenant : générer, par un processeur d'un dispositif informatique, une première topologie de circuit du circuit de traitement, la première topologie de circuit définissant une disposition de cellules formant le circuit de traitement ; générer ou recevoir, par le processeur, une deuxième topologie de circuit du circuit de traitement comprenant la pluralité de domaines de circuit, et affecter les cellules du circuit de traitement à des domaines de circuit correspondants de la pluralité de domaines de circuit ; et mémoriser, par le processeur, la deuxième topologie de circuit dans une mémoire du dispositif de traitement. Selon un mode de réalisation, le procédé comprend en outre la fabrication du circuit de traitement sur la base de la deuxième topologie de circuit. Selon un mode de réalisation, la génération de la deuxième topologie de circuit comprend : diviser, par le processeur, la surface de la première topologie de circuit en N zones, N étant un entier égal ou supérieur à 2, égal au nombre de domaines de circuit ; affecter, par le processeur, les cellules du circuit de traitement se trouvant dans la première topologie de circuit aux domaines de circuit correspondants sur la base de l'emplacement de chaque cellule ; réaliser une opération de placement et de routage sur la deuxième topologie de circuit. Selon un mode de réalisation, la génération de la deuxième topologie de circuit comprend : a) générer, par le processeur et pour une configuration de précision donnée du dispositif de traitement, une affectation de tension de seuil au niveau cellule pour des cellules formant le circuit de traitement dans la première topologie de circuit ; b) exécuter un algorithme de regroupement pour regrouper entre elles des cellules de 3064431 B15441 - DD17324ST 5 l'affectation de tension de polarisation au niveau cellule pour définir un ensemble de domaines de circuit ; c) répéter a) et b) pour au moins une pluralité de configurations de précision du circuit de traitement ; et d) générer un seul ensemble de domaines 5 de circuit pour la deuxième topologie de circuit sur la base de l'ensemble de domaines de circuit défini pour chaque configuration de précision. Selon un mode de réalisation, le procédé comprend en outre la mémorisation dans la mémoire de configuration de réglages 10 de tension de polarisation de transistors à appliquer aux domaines de circuit pour chacune d'une pluralité de configurations de précision. Selon un mode de réalisation, le procédé comprend en outre la génération des réglages de tension de polarisation de 15 transistors sur la base d'une analyse temporelle statique. Selon un autre aspect, on prévoit un procédé de modification dynamique de précision d'un circuit de traitement, le procédé comprenant : déterminer, par un circuit de commande, sur la base d'au moins un réglage de précision sélectionné du 20 circuit de traitement, un niveau d'une ou plusieurs tensions de polarisation de transistors pour une pluralité de domaines de circuit ; et appliquer à la pluralité de domaines de circuit lesdites une ou plusieurs tensions de polarisation de transistors des dispositifs de transistors. 25 Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre illustratif et non limitatif en relation avec les figures jointes parmi 30 lesquelles : la figure 1 illustre schématiquement un circuit de traitement selon un exemple de réalisation de la présente description ; 3064431 B15441 - DD17324ST 6 la figure 2 est un organigramme illustrant des étapes dans un procédé de contrôle dynamique de précision basé sur le circuit de la figure 1, selon un exemple de réalisation ; la figure 3 est un organigramme illustrant des étapes 5 dans un procédé de conception et de fabrication d'un circuit de traitement comportant plusieurs domaines de circuit selon un exemple de réalisation ; la figure 4 illustre schématiquement une étape d'affectation de cellules d'une topologie de circuit à des 10 domaines de circuit réguliers selon un exemple de réalisation ; la figure 5 est un organigramme illustrant des étapes dans un procédé de détermination de réglages de tension de polarisation de transistors de domaines de circuit selon un exemple de réalisation ; 15 la figure 6 est un organigramme illustrant des étapes dans un procédé de détermination de réglages de tension de polarisation de transistors selon un exemple de variante par rapport à celui de la figure 5 ; la figure 7 est un organigramme illustrant des étapes 20 dans un procédé de conception et de fabrication d'un circuit de traitement comportant plusieurs domaines selon un exemple de réalisation ; la figure 8 illustre schématiquement des étapes pour définir des domaines de circuit non réguliers selon un exemple de 25 réalisation ; la figure 9 illustre schématiquement un dispositif de traitement selon un exemple de réalisation ; la figure 10A illustre schématiquement une portion d'un domaine de circuit comprenant un circuit de surveillance selon un 30 exemple de réalisation ; la figure 10B illustre schématiquement le circuit de surveillance de la figure 10A plus en détail selon un exemple de réalisation ; et la figure 10C est un chronogramme illustrant des signaux 35 dans le circuit de la figure 10B selon un exemple de réalisation. 3064431 B15441 - DD17324ST 7 Description détaillée Dans la présente description, on donnera aux termes suivants les définitions suivantes : domaine de circuit - groupement de cellules d'un circuit 5 intégré partageant une ou plusieurs tensions de polarisation de transistors communes ; tension de polarisation de transistor - tension appliquée comme tension de polarisation de corps à un transistor CMOS massif ou comme tension de polarisation de grille arrière à 10 un transistor SOI (silicium sur isolant) (connu aussi sous le nom de transistor SOI complètement déplété (FDSOI)) provoquant par cela une modification de la tension de seuil VT de grille du transistor ; réglage ou niveau VT - valeur amenant un domaine de 15 circuit à appliquer un ou plusieurs niveaux de tension de polarisation de transistors à ses transistors afin d'imposer un niveau donné de tension de seuil VT de transistor à certains ou à la totalité des transistors du domaine de circuit ; polarisation directe de corps/arrière (de l'anglais 20 forward body/back biasing - FBB) - application de tensions de polarisation de transistors à des transistors PMOS et NMOS afin d'abaisser leurs tensions de seuil VT et d'augmenter les performances en augmentant leur vitesse. Les tensions t'BB appliquées aux NWELL et aux PWELL de transistors PMOS/NMOS peuvent 25 être différentes et par exemple dépendre de la technologie particulière des transistors ; polarisation inverse de corps/arrière (de l'anglais reverse body/back biasing - RBB) - application de tensions de polarisation de transistors à des transistors PMOS et NMOS afin 30 d'augmenter leur tension de seuil VT et de réduire la consommation d'énergie en réduisant les courants de fuite. Ici encore, les tensions RBB appliquées aux NWELL et aux PWELL de transistors PMOS/NMOS peuvent être différentes et par exemple dépendre de la technologie particulière des transistors ; 3064431 B15441 - DD17324ST 8 cellule - un ou plusieurs transistors formant un circuit ayant une fonction particulière ; et circuit de traitement - circuit numérique, synchrone ou asynchrone, agencé pour traiter des données d'entrée et générer 5 des données de sortie. La figure 1 illustre schématiquement un circuit 100 selon un exemple de réalisation, comprenant un circuit de traitement 102 divisé en N domaines de circuit 103, N étant par exemple un entier égal ou supérieur à 2. Dans l'exemple de la 10 figure 1, le circuit de traitement 102 comprend neuf domaines de circuit. Le circuit 100 comprend en outre un circuit de commande 104 pour contrôler les tensions de polarisation de transistors appliquées dans chacun des domaines de circuit 103. Dans certains modes de réalisation, le circuit de commande 104 contrôle aussi 15 le niveau de la tension d'alimentation VDD appliquée au circuit de traitement 102 et/ou la fréquence du signal d'horloge FCLK fourni au circuit de traitement 102. Le circuit de commande 104 comprend des contrôleurs de VT (VT CONTROLLERS) 106, qui par exemple génèrent des signaux de 20 commande de VT VTO à VT8 pour les neufs domaines de circuit respectivement. Chacun des signaux de commande de VT indique par exemple le niveau VT à appliquer aux transistors du domaine de circuit correspondant. Par exemple, les signaux de commande de VT peuvent indiquer si les transistors doivent avoir un "VT haut" ou 25 un "VT bas". Bien que cela ne soit pas illustré en figure 1, chaque domaine de circuit comprend par exemple un circuit de polarisation de transistors adapté à appliquer des tensions de polarisation de transistors appropriées à ses transistors, sur la base du signal de commande de VT. Par exemple, les circuits de 30 polarisation sont utilisés pour appliquer les tensions de polarisation de transistors aux bornes de polarisation arrière des transistors de chaque domaine de circuit. Par exemple, les circuits de polarisation sont couplés aux caissons de type N et de type P des transistors PMOS/NMOS de chaque domaine de circuit 35 par l'intermédiaire de prises de caisson, connte cela est connu de 3064431 B15441 - DD17324ST 9 l'homme de l'art. Dans certains modes de réalisation, les tensions de polarisation de transistors sont pré-générées, et le circuit de polarisation de chaque domaine comprend, pour chaque niveau VT, un commutateur d'alimentation couplant les bornes de 5 polarisation arrière des cellules à la source de tension pré-générée correspondante. Par exemple, les sources de tensions pré-générées sont générées par un régulateur de tension ou une pompe de charge (non illustrés). Les signaux de commande de VT fournis à chacun des 10 domaines de circuit 103 peuvent être contrôlés indépendamment, alors que le niveau de tension d'alimentation VDD et/ou la fréquence d'horloge FCLK sont par exemple communs pour tous les domaines de circuit 103. Le circuit de commande 104 comprend aussi par exemple 15 un circuit de commande dynamique de précision (DYNAMIC ACCURACY CONTROL) 108, qui reçoit sur une ligne d'entrée 110 un réglage de précision à appliquer au circuit de traitement 102. Dans certains modes de réalisation, le circuit de commande dynamique de précision 108 peut en outre recevoir un ou plusieurs autres 20 réglages à appliquer au circuit de traitement 102. Par exemple, le niveau de la tension d'alimentation VDD peut être fourni au circuit 108 comme réglage, par exemple puisque la tension d'alimentation est partagée avec des circuits externes et par conséquent imposée par ceux-ci. En plus ou à la place, la fréquence 25 d'horloge peut être imposée par des facteurs externes et fournie au circuit 108 sous forme d'un réglage. Le circuit de commande 104 est par exemple couplé à une mémoire de configuration (CONFIGURATION MEMORY) 112, qui par exemple mémorise une indication des réglages VT à appliquer sur 30 la base d'au moins un réglage de précision, et optionnellement sur la base d'un réglage de tension d'alimentation et/ou d'un réglage de fréquence d'horloge. La mémoire de configuration 112 mémorise par exemple, pour chaque niveau de précision, une indication du niveau VT à appliquer dans chacun des domaines de 35 circuit afin d'atteindre le niveau de précision sans créer des 3064431 B15441 - DD17324ST 10 violations temporelles et tout en ayant aussi une consommation d'énergie relativement faible. Le tableau I ci-après donne un exemple du contenu de la mémoire de configuration 112, en supposant dans cet exemple qu'il 5 y a quatre domaines de circuit recevant des signaux de commande de VT correspondants VTO à VT3. Dans ce tableau, le terme "VT bas" indique une polarisation FBB de transistors qui amène les transistors du domaine de circuit correspondant à avoir une tension de seuil relativement faible et ainsi une vitesse élevée, 10 alors que le terme "VT haut" indique une polarisation de transistors RBB qui amène les transistors du domaine de circuit correspondant à avoir une tension de seuil relativement élevée et ainsi une faible fuite. 15 Table I Précision VDD FCLK VTO VT1 VT2 VT3 16 bits 0,8 V 1,2 GHz VT bas VT bas VT bas VT bas 16 bits 0,8 V 1 GHz VT bas VT bas VT bas VT bas 16 bits 1,0 V 1,2 GHz VT bas VT bas VT bas VT haut 16 bits 1,0 V 1 GHz VT bas VT haut VT bas VT haut 12 bits 0,8 V 1,2 GHz VT bas VT haut VT bas VT bas 12 bits 0,8 V 1 GHz VT bas VT haut VT bas VT haut 12 bits 1,0 V 1,2 GHz VT bas VT haut VT bas VT bas 12 bits 1,0 V 1 GHz VT haut VT haut VT bas VT haut 8 bits 0,8 V 1,2 GHz VT bas VT haut VT haut VT haut 8 bits 0,8 V 1 GHz VT bas VT haut VT haut VT haut 8 bits 1,0 V 1,2 GHz VT haut VT haut VT haut VT haut 8 bits 1,0 V 1 GHz VT haut VT haut VT haut VT haut Ainsi, dans le cas d'une précision de 12 bits, d'une tension d'alimentation imposée de 0,8 V et d'une fréquence d'horloge imposée de 1 GHz, les signaux de commande de VT VTO et 20 VT2 sont par exemple réglés à "VT bas", et les signaux de commande de VT VT1 et VT3 sont par exemple réglés à "VT haut". Dans le cas où la tension d'alimentation et/ou la fréquence d'horloge ne sont 3064431 B15441 - DD17324ST 11 pas imposées, les réglages conduisant à la consommation d'énergie la plus faible sont par exemple sélectionnés. Par exemple, cela implique la sélection de la combinaison de tension d'alimentation VDD, de fréquence d'horloge FOLK et de VT qui assure la 5 consommation d'énergie la plus faible. Dans certains modes de réalisation, pour chaque précision, les configurations sont classées à partir de celle ayant la consommation la plus faible jusqu'à celle ayant la consonmotion la plus élevée. Ce classement peut être indiqué par 10 l'ordre des rangées dans la table de correspondance, ou par d'autres moyens, comme une valeur de classement additionnelle dans la table. Par conséquent, sur la base du fait que la tension d'alimentation et/ou la fréquence d'horloge sont imposées, la configuration ayant la consonmotion d'énergie la plus faible peut 15 être sélectionnée simplement en sélectionnant la configuration ayant le classement le plus élevé pour la précision demandée. En plus ou à la place, une table de correspondance séparée peut être prévue pour le cas où ni la tension d'alimentation ni la fréquence d'horloge ne sont imposées. Cette 20 table de correspondance indique par exemple, pour chaque niveau de précision, une unique configuration correspondant à celle ayant la consommation d'énergie la plus faible. En fonction des capacités du système, des tables similaires sont par exemple prévues pour le cas où seulement la tension d'alimentation est 25 imposée, et pas la fréquence, et pour le cas où seulement la fréquence, et pas la tension d'alimentation, est imposée. Bien sûr, bien que l'exemple du tableau 1 suppose 3 niveaux de précision, dans des variantes de réalisation il pourrait y avoir beaucoup plus de niveaux de précision, par 30 exemple pour couvrir certaines ou la totalité des valeurs de 8 à 32 bits. En outre, il pourrait y avoir plus que deux niveaux de tension d'alimentation, plus que deux niveaux de fréquence d'horloge et/ou plus que deux niveaux VT. Le circuit de commande dynamique de précision 108 génère 35 par exemple, sur la base des réglages VT obtenus à partir de la 3064431 B15441 - DD17324ST 12 mémoire de configuration 112, des signaux de commande vers les contrôleurs de VT 106 les amenant à générer les signaux de commande de VT appropriés VTO à VT8. Dans certains modes de réalisation, le circuit 108 envoie aussi des signaux de commande à un circuit 5 de commande de tension d'alimentation et de fréquence (SUPPLY VOLTAGE AND FREQUENCY CONTROL) 114 l'amenant à appliquer une tension d'alimentation appropriée VDD, et un signal d'horloge approprié FCLK, au circuit de traitement 102. Par exemple, dans le cas où les réglages de tension d'alimentation et/ou de 10 fréquence d'horloge sont reçus comme entrées, ils sont par exemple relayés par le circuit 108 vers le circuit 114. Si l'un de ces réglages ou les deux ne sont pas fournis comme réglages d'entrée et au lieu de cela sont lus dans la mémoire de configuration 112, le circuit 108 génère par exemple des signaux de commande 15 appropriés vers le circuit 114 pour provoquer l'application de ces réglages. Dans certains modes de de réalisation, le circuit de commande dynamique de précision 108 fournit un signal de sortie sur une ligne 116 indiquant le moment où des réglages ont été 20 appliqués aux domaines de circuit 103 du circuit de traitement 102, et où son fonctionnement est devenu stable, de sorte qu'il est prêt à traiter des données. Le circuit de commande dynamique de précision 108 et le circuit de commande de tension d'alimentation et de fréquence 114 25 sont par exemple mis en oeuvre sous forme de matériel. En variante, l'un de ces circuits ou les deux pourraient être mis en oeuvre sous forme de logiciel exécuté par un processeur approprié. Comme on va le décrire plus en détail ci-après en faisant référence aux figures 10A, 10B et 10C, dans certains modes de 30 réalisation, un ou plusieurs des domaines de circuit 103 peut activer un signal d'avertissement WARNING lorsqu'une violation temporelle est sur le point de survenir. Un tel signal d'avertissement est par exemple utilisé pendant une phase de caractérisation du circuit de traitement 102 pendant laquelle les 3064431 B15441 - DD17324ST 13 réglages VT dans la mémoire de configuration 112 sont par exemple déterminés. Le fonctionnement du circuit de la figure 1 va maintenant être décrit plus en détail en faisant référence à 5 l'organigramme de la figure 2. La figure 2 est un organigramme illustrant des étapes dans un procédé de commande dynamique de précision d'un circuit de traitement selon un exemple de réalisation. Dans une étape 201, pour un réglage de précision donné 10 indiqué sur la ligne d'entrée 110, le circuit de commande dynamique 108 détermine par exemple des réglages de tension de polarisation de transistors pour chacun des domaines de circuit en accédant à la mémoire de configuration 112. Dans certains modes de réalisation, un réglage de tension d'alimentation et/ou un 15 réglage de fréquence d'horloge sont aussi déterminés. Dans une étape 202, le circuit de cominande dynamique de précision 108 applique les réglages de tension de polarisation de transistors, en amenant les contrôleurs de VT 106 à envoyer des signaux de commande de VT appropriés aux domaines de circuit. Dans 20 certains cas, le circuit 108 règle aussi le réglage de fréquence et/ou de tension du circuit de traitement par l'intermédiaire du circuit de commande de tension et de fréquence 114. Dans une étape 203, le circuit de commande dynamique de précision 108 génère par exemple un signal "stable" sur la ligne 25 de sortie 116 lorsque les réglages VT ont été appliqués et les conditions de fonctionnement du circuit de traitement sont devenues stables. Cela indique par exemple à un ou plusieurs circuits extérieurs que le circuit de traitement 102 est prêt à traiter des données d'entrée avec la précision correspondante. 30 Un avantage du circuit de traitement 102 de la figure 1 est que, en prévoyant une polarisation localisée pour certains domaines de circuit, des niveaux de précisions souhaités peuvent être atteints avec une consommation d'énergie relativement faible. En outre, le circuit de traitement peut être modifié de façon 35 dynamique en fonction de la précision souhaitée à tout instant. 3064431 B15441 - DD17324ST 14 Le circuit de traitement 102 est par exemple divisé en domaines de circuit 103 d'une manière telle que, en fonction de la précision requise, les performances de certaines portions clés du circuit de traitement 102 peuvent être augmentées tout en 5 permettant à d'autres portions du circuit de traitement de rester à faible vitesse et par conséquent à faible puissance. Un exemple de la division du circuit de traitement 102 en les domaines de circuit 103 va maintenant être décrit plus en détail en faisant référence aux figures 3 et 4. 10 La figure 3 est un organigramme illustrant des étapes dans un procédé de division d'un circuit de traitement en des domaines de circuit réguliers selon un exemple de réalisation. Ce procédé est par exemple réalisé par un dispositif informatique décrit plus en détail ci-après. 15 Dans une étape 301, une topologie de circuit d'origine du circuit de traitement est par exemple divisée en N zones de taille et de forme régulières. Par exemple, chaque zone est rectangulaire, bien que d'autres formes soient possibles. La topologie de circuit d'origine est par exemple le résultat d'une 20 opération de placement et de routage appliquée à la conception du circuit de traitement résultant d'un procédé de synthèse de circuits. La topologie de circuit d'origine peut inclure le circuit de conmande 104 et la mémoire de configuration 112, ou ces circuits peuvent être ajoutés à une étape ultérieure. 25 La figure 4 illustre un exemple de la topologie de circuit d'origine 400 d'un circuit de traitement ayant des broches d'entrée et de sortie 402. Comme cela est illustré, la topologie de circuit 400 est par exemple divisée en six groupes de surface égale, référencés Groupe 0 à Groupe 5. La division de la topologie 30 de circuit en groupes est réalisée simplement en divisant la surface du circuit en N zones rectangulaires, les groupes étant définis par les cellules qui sont disposées dans chaque zone. En faisant de nouveau référence à la figure 3, dans une étape 302, les cellules de chaque groupe sont affectées à un 35 domaine de circuit correspondant d'une topologie de circuit 3064431 B15441 - DD17324ST 15 finale. Par exemple, en faisant référence à la figure 4, la topologie de circuit finale 404 est par exemple générée. La topologie 404 est par exemple plus grande que la topologie de circuit d'origine 400 pour laisser de la place pour des barrières 5 d'isolement entre les domaines de circuit. Chacun des domaines de circuit de la topologie de circuit finale a par exemple la même taille et la même forme que la zone correspondante dans la topologie de circuit d'origine afin que les dispositions des cellules s'adaptent dans chaque domaine de circuit. 10 En faisant de nouveau référence à la figure 3, dans une étape 303, des barrières d'isolement sont par exemple ajoutées autour des domaines de circuit afin de les isoler des domaines voisins pour permettre d'appliquer des tensions de polarisation indépendantes à chaque domaine de circuit. En référence à la 15 figure 4, les barrières d'isolement dans la topologie de circuit 404 sont représentées par des zones vides 406 entourant chaque domaine de circuit. Les barrières d'isolement sont par exemple formées par des tranchées d'isolement ou par d'autres moyens permettant aux domaines de circuit de recevoir des tensions de 20 polarisation de transistors indépendantes. En effet, il est courant que des transistors soient formés dans des caissons de type P et de type N formés sous forme de rangées s'étendant sur un circuit intégré. En ajoutant au moins des tranchées d'isolement s'étendant perpendiculairement aux caissons et séparant chaque 25 caisson en deux ou plusieurs portions isolées, il devient possible d'appliquer des tensions de polarisation indépendantes à chaque portion de caisson. En faisant de nouveau référence à la figure 3, dans une étape 304, un placement routage est par exemple réalisé afin 30 d'optimiser le placement et le routage du circuit sur la topologie de circuit finale qui a été divisée en domaines. En effet, l'ajout des barrières entre des domaines de circuit, et l'espacement entre les domaines, peuvent conduire à des changements dans la topologie du circuit pendant la procédure de placement et de routage. Ces 35 changements permettent par exemple de corriger de possibles 3064431 B15441 - DD17324ST 16 violations de contraintes créées par la division de la topologie du circuit en modifiant la conception, COREle par exemple en augmentant la taille des cellules. Il est aussi possible de relâcher certaines parties de la conception de circuits, par 5 exemple en diminuant la taille des cellules. Les données d'entrée de cette opération de placement et de routage sont par exemple une liste de connexions de cellules formant le circuit de traitement, une définition des zones de chaque domaine de circuit, et l'affectation de chaque cellule à un domaine de circuit 10 correspondant. En faisant de nouveau référence à la figure 3, la topologie finale du circuit résultant de l'étape 304 est ensuite par exemple mémorisée dans une mémoire, et dans certains modes de réalisation, dans une étape 305, le circuit est fabriqué sur la 15 base de la topologie finale du circuit. Le processus de fabrication comprend par exemple la programmation de la mémoire de configuration 112. La mémoire de configuration 112 est par exemple une mémoire non volatile, et les réglages mémorisés dans cette mémoire sont par exemple générés 20 pendant une phase de caractérisation du circuit, dont on va maintenant décrire un exemple en faisant référence aux figures 5 et 6. La figure 5 est un organigramme illustrant des étapes dans un procédé de détermination de réglages de tension de 25 polarisation de transistors pour un circuit de traitement divisé en domaines de circuit selon un exemple de réalisation. Ce procédé est par exemple réalisé par un dispositif informatique décrit plus en détail ci-après. Dans une étape 501, une analyse temporelle statique 30 (STA) est réalisée sur la topologie de circuit pour chaque configuration possible de fréquence d'horloge FCLK, de tension d'alimentation VDD, d'affectation de VT et de précision. Pour chaque niveau de précision, les chemins temporels qui ne sont pas pertinents sont par exemple exclus de l'analyse temporelle. En 35 particulier, les chemins recevant des bits d'entrée qui ne se sont 3064431 B15441 - DD17324ST 17 pas pris en compte au niveau de précision correspondant, et les chemins conduisant à des bits de sortie qui ne sont pas générés au niveau de précision correspondant, ne sont pas pris en compte. En prenant l'exemple du tableau I susmentionné, une analyse 5 temporelle statique est par exemple réalisée pour les douze combinaisons de précision, de tension d'alimentation VDD et de fréquence d'horloge FCLK, et pour les seize configurations différentes des réglages VT VTO à VT 3 pour les quatre domaines de circuit, conduisant à un total de 192 opérations STA 10 différentes. Dans une étape 502, toutes les configurations qui subissent des violations temporelles pendant l'analyse temporelle statique de l'étape 501 sont par exemple éliminées. Dans une étape 503, parmi les configurations restantes 15 pour chaque niveau de précision, celle ayant la consommation d'énergie minimale est par exemple sélectionnée. En outre, dans le cas où la tension d'alimentation et/ou la fréquence d'horloge peuvent être imposées par le système, pour chaque niveau de précision, la configuration ayant la consommation minimale pour 20 chaque configuration de tension d'alimentation et/ou de fréquence d'horloge est sélectionnée. Cela implique par exemple la sélection de la configuration pour laquelle la consommation totale est la plus faible, mesurée par exemple sur la puce, ou estimée en utilisant un outil d'analyse de consommation. Les configurations 25 sélectionnées sont ensuite par exemple utilisées pour générer une table de correspondance indiquant les réglages VT à appliquer pour chaque précision, et aussi pour chaque configuration de tension d'alimentation et/ou de fréquence d'horloge si le système est capable d'imposer l'une ou l'autre de ces variables ou les deux. 30 Cette table de correspondance est par exemple mémorisée dans la mémoire de configuration 112 du circuit fabriqué. Bien que la figure 5 suppose être dans le cas où à la fois la tension d'alimentation et la fréquence d'horloge peuvent être réglées dans l'une de plusieurs configurations, dans des 35 variantes de réalisation une seule de ces variables peut être 3064431 B15441 - DD17324ST 18 sélectionnée, ou même aucune, et les réglages VT sont ainsi définis seulement pour les configurations disponibles. Dans l'exemple de la figure 5, en fonction du nombre disponible de réglages de précision, de tensions d'alimentation 5 et de fréquences d'horloge, et du nombre de domaines de circuit, le nombre de configurations à analyser en utilisant une analyse temporelle statique peut être très élevé. Par exemple, dans le cas d'un circuit divisé en douze domaines de circuit, même si chacun de ces domaines de circuit comporte seulement deux niveaux 10 VT, cela conduirait encore à plus de quatre mille combinaisons de tensions de polarisation. En supposant qu'il y a aussi les 16 configurations de précision, de tension d'alimentation et de fréquence d'horloge du tableau I susmentionné, cela conduirait à un total de plus de 60 000 configurations à tester avec l'analyse 15 temporelle statique. Un processus alternatif qui réduit le nombre d'opérations d'analyse va maintenant être décrit en faisant référence à la figure 6. La figure 6 est un organigramme illustrant une variante de procédé pour déterminer des configurations de tensions de 20 polarisation. Dans une étape 601, une affectation de VT au niveau cellule est générée pour la topologie de circuit 404, pour chaque configuration de précision, de tension d'alimentation et de fréquence d'horloge. Les algorithmes d'affectation de VT au niveau 25 cellule sont connus de l'homme de l'art, et permettent la sélection de VT de transistors avec conne objectif d'assurer un fonctionnement correct du circuit tout en optimisant une faible consommation d'énergie. En particulier, chaque cellule peut être mise en oeuvre en utilisant l'un d'au moins deux modèles différents 30 ayant différents niveaux de VT. Par exemple, il y a un modèle à VT bas et un modèle à VT haut de chaque cellule. Pour chaque cellule, l'algorithme réalise une sélection du modèle à VT haut ou du modèle à VT bas afin d'atteindre la consommation la plus faible. De tels algorithmes d'affectation de VT au niveau cellule 35 peuvent être basés sur des systèmes à VT double dans lesquels 3064431 B15441 - DD17324ST 19 chaque cellule peut être mise en oeuvre en utilisant seulement un modèle à VT haut et un modèle à VT bas, ou des systèmes à VT multiples dans lesquels chaque cellule peut être mise en oeuvre en utilisant plus de deux modèles différents ayant des niveaux VT 5 différents. Des exemples d'algorithmes d'affectation de VT au niveau cellule sont décrits plus en détail dans la publication de Wang, Q. et Vrudhula, S.B.K., intitulée "Algorithms for Minimizing Standby Power in Deep Submicrometer, Dual-Vt CMOS circuits", IEEE 10 transactions on Computer-Aided Design of Integrated Circuits and Systems, Vol. 21, No.3, March 2002, dans laquelle l'algorithme fonctionne au niveau sous-porte (c'est-à-dire sur des transistors individuels de chaque cellule), et dans la publication de Srivastava, A., intitulée "Simultaneous Vt Selection and 15 Assignment for Leakage Optimization", Proceedings of ISLPED'03, August 2003, dans laquelle l'algorithme fonctionne au niveau porte. Alors que, dans de tels algorithmes d'affectation de VT au niveau cellule, les différents niveaux VT parmi les modèles de 20 cellule sont obtenus en faisant varier les caractéristiques physiques des transistors, comme l'épaisseur d'oxyde de grille, ou la longueur de canal dans le cas de polarisation de silicium polycristallin de technologie FDSOI, dans l'étape 601, les différents niveaux VT sont obtenus en affectant à la cellule une 25 certaine tension de polarisation arrière. En d'autres termes, l'affectation de VT au niveau cellule est réalisée comme s'il était possible d'affecter individuellement des tensions de polarisation de transistors aux cellules, même si en réalité cela n'est pas possible. 30 Dans une étape 602, pour chaque configuration de précision, de tension d'alimentation et de fréquence d'horloge, un réglage VT est affecté à chacun des N domaines de circuit sur la base de l'affectation de VT au niveau cellule générée dans l'étape 601. Par exemple, cette affectation est basée sur le 35 niveau VT affecté à la majorité de cellules dans chaque domaine. 3064431 B15441 - DD17324ST 20 Dans une étape 603, une analyse temporelle statique est par exemple réalisée sur chaque configuration de précision, de tension d'alimentation et de fréquence d'horloge. Si une configuration subit une violation temporelle, l'affectation VT 5 est par exemple modifiée jusqu'à ce que l'analyse temporelle statique soit réussie. Par exemple, un processus pour mettre en oeuvre les étapes 602 et 603 pour une configuration donnée de précision, de tension d'alimentation et de fréquence d'horloge pourrait être la suivante : 10 a) dans l'étape 602, affecter initialement un niveau VT haut à tous les domaines de circuit ; b) dans l'étape 602, affecter ensuite un niveau VT bas au domaine de circuit ayant le plus grand nombre de cellules à VT bas conformément au résultat de l'algorithme d'affectation de VT 15 au niveau cellule ; c) dans l'étape 603, appliquer une analyse temporelle statique avec la nouvelle affectation de VT, et vérifier si tous les chemins pertinents pour le niveau de précision donné satisfont les contraintes temporelles ; 20 d) dans l'étape 603, accepter la nouvelle affectation de VT si aucune violation temporelle n'est subie. Si une violation temporelle survient, répéter l'étape b) dans laquelle le domaine de circuit ayant le plus grand nombre de cellules à VT bas parmi les domaines restants est en plus affecté d'un niveau VT bas, puis 25 les étapes c) et d) sont répétées. Pour chaque configuration de précision, dans le pire cas, tous les domaines de circuit ayant au moins une grille à VT bas selon l'algorithme d'affectation de VT au niveau cellule seront affectés du niveau VT bas. Toutefois, en pratique, 30 l'affectation d'un niveau VT bas à un ou plusieurs domaines de circuit va provoquer l'augmentation de la vitesse d'un nombre relativement grand de cellules, ce qui signifie qu'il ne sera pas nécessaire d'affecter le niveau VT bas à chaque domaine de circuit. 3064431 B15441 - DD17324ST 21 Alors que les exemples des figures 3 et 4 reposent sur une division régulière du circuit de traitement en domaines de circuit, dans certains modes de réalisation dans lesquels des chemins critiques d'un circuit de traitement sont concentrés dans 5 une ou plusieurs régions du circuit de traitement, une division non régulière du circuit de traitement en domaines de circuit peut être réalisée en tant que variante de processus, comme on va le décrire maintenant en faisant référence aux figures 7 et 8. La figure 7 est un organigramme illustrant des étapes 10 dans un procédé de division d'un circuit en domaines de circuit selon un exemple de réalisation. Ce procédé est par exemple réalisé par un dispositif informatique décrit plus en détail ci-après. Dans une étape 701, une affectation de VT au niveau 15 cellule est générée pour la topologie de circuit de traitement, avant que tout domaine de circuit ne soit défini. Cette topologie de circuit initiale résulte par exemple d'un processus de synthèse comprenant une opération de placement et de routage. Comme cela a été décrit en relation avec l'étape 601 susmentionnée, 20 l'algorithme d'affectation de VT au niveau cellule peut être basé sur un système à double VT dans lequel chaque transistor peut être affecté à l'un de deux niveaux VT, ou sur des systèmes à VT multiples dans lesquels chaque transistor peut être affecté à l'un de plus de deux niveaux VT différents. 25 Par exemple, en faisant référence à la figure 8, un circuit de traitement 800 est illustré dans la partie gauche de la figure, circuit dans lequel un certain nombre de cellules 802 ont été affectées d'un niveau VT bas par l'algorithme d'affectation de VT au niveau cellule. 30 En faisant de nouveau référence à la figure 7, dans une étape 702, un algorithme de regroupement est par exemple appliqué afin de générer des domaines VT sur la base de l'affectation de VT au niveau cellule générée. Par exemple, l'algorithme de regroupement détermine quelles sont les cellules regroupées 35 relativement proches entre elles et qui partagent un niveau VT 3064431 B15441 - DD17324ST 22 affecté commun, et qui peuvent ainsi être regroupées dans un domaine de circuit. L'algorithme de regroupement détermine par exemple l'emplacement et la taille de chaque domaine de circuit. Bien sûr, l'algorithme de regroupement doit empêcher que des 5 domaines de circuit se chevauchent, et par exemple impose une forme rectangulaire aux domaines de circuit, ou au moins une forme ayant des bords droits. Par exemple, en faisant référence à la figure 8, la topologie de circuit de traitement 800 est illustrée au milieu de 10 la figure, topologie dans laquelle les cellules 802 affectées de niveaux VT bas sont groupées en deux groupes et des domaines de circuit rectangulaires 804, 806 sont définis contenant chaque groupe de cellules. En faisant de nouveau référence à la figure 7, dans une 15 étape 703, les étapes 701 et 702 sont par exemple répétées pour toutes les configurations de précision, de tension d'alimentation et de fréquence d'horloge, avec comme résultat un ensemble de domaines de circuit pour chaque configuration. Dans une étape 704, un ensemble commun de domaines de 20 circuit est généré sur la base de chacun des ensembles de domaines de circuit générés dans les étapes 701 à 703. Par exemple, cela peut impliquer la fusion de certains domaines de circuit en chevauchement définis pour les diverses configurations, et la division d'autres domaines de circuit. Dans certains modes de 25 réalisation, le nombre total de domaines de circuit peut être limité à un certain nombre. À titre d'exemple, les étapes 703 et 704 peuvent impliquer, après une construction initiale d'un ensemble de domaines pour une première configuration dans les étapes 701 et 30 702, la mise en oeuvre de l'algorithme suivant : 1) pour une configuration suivante, supposer que l'ensemble préexistant de domaines déjà définis est présent, et dans l'étape 701, affecter des niveaux VT communs aux cellules dans chaque domaine préexistant. Pour les cellules se trouvant à 35 l'extérieur des domaines préexistants, réaliser une affectation 3064431 B15441 - DD17324ST 23 VT de cellules individuelles et un regroupement dans les étapes 701 et 702 afin d'ajouter un ou plusieurs domaines additionnels à l'ensemble de domaines ; 2) répéter l'étape 1) pour une configuration suivante, 5 jusqu'à ce que toutes les configurations aient été traitées. Dans une étape 705, des barrières de séparation sont ajoutées autour des domaines de circuit. Par exemple, en faisant référence à la figure 8, en supposant que les domaines de circuit 804 et 806 soient maintenus 10 dans l'ensemble final de domaines de circuit, des barrières de séparation 808, 810 sont par exemple formées respectivement autour d'eux comme cela est représenté sur le côté droit de la figure. Bien sûr, il peut y avoir des domaines de circuit additionnels non illustrés en figure 8. 15 En faisant de nouveau référence à la figure 7, dans une étape 706, un placement routage est par exemple réalisé afin d'optimiser les connexions dans chaque domaine de circuit et entre les domaines de circuit en prenant en compte l'ajout de barrières. La topologie finale du circuit résultant de l'étape de 20 placement et de routage 706 est ensuite par exemple mémorisée dans une mémoire, et dans certains modes de réalisation elle peut être fabriquée dans une étape 707. La figure 9 illustre schématiquement un dispositif informatique 900 qui est par exemple capable de mettre en oeuvre 25 les procédés représentés par les organigrammes des figures 3, 5, 6 et 7. Le dispositif informatique 900 comprend par exemple un dispositif de traitement (P) 902, qui peut comprendre un ou plusieurs processeurs sous le contrôle d'instructions mémorisées dans une mémoire d'instructions (INSTR MEM) 904. Le dispositif 30 informatique 900 comprend aussi par exemple une mémoire 906, qui peut faire partie d'un même dispositif avec la mémoire d'instructions 904, ou d'un dispositif séparé, mémorisant une topologie de circuit 908 avant la division en domaines de circuit. La mémoire 906 mémorise aussi par exemple une topologie de circuit 3064431 B15441 - DD17324ST 24 finale 910, qui est une topologie de circuit divisée en domaines de circuit séparés comme cela été décrit ici. Le dispositif de traitement 902 est par exemple connecté par l'intermédiaire d'une interface d'entrée/sortie (I/O) 912 à 5 des systèmes externes permettant par exemple de transmettre la topologie finale 910 à un site externe pour sa fabrication. La figure 10A illustre schématiquement une partie de l'un des domaines de circuit 103 de la figure 1 dans le cas où il est équipé d'un circuit de surveillance. En particulier, un 10 dispositif synchrone 1002 du domaine de circuit est équipé d'un circuit de surveillance 1004. Le circuit de surveillance 1004 fournit un avertissement d'une violation temporelle potentielle. Le circuit de surveillance 1004 reçoit le même signal d'horloge CLK, généré par exemple par un arbre d'horloge (CLOCK TREE) 1005, 15 et le même signal de données D que le dispositif 1002 à surveiller. Le circuit de surveillance 1004 reçoit aussi par exemple un signal de réinitialisation RN. En figure 10A, des chemins de propagation vers le dispositif 1002 sont représentés par un nuage 1006 comprenant des portes logiques combinatoires. Il existe une grande 20 gamme de dispositifs synchrones qui peuvent fournir la logique combinatoire, et dans l'exemple de la figure 10A il y a trois chemins de transmission conduisant vers le dispositif synchrone 1002, l'un provenant d'une mémoire à accès aléatoire (RAM) 1008 et les deux autres provenant de bascules (FF) 1010, 1012. 25 La figure 10B illustre schématiquement le circuit de surveillance 1004 de la figure 10A plus en détail selon un exemple de réalisation. La ligne d'entrée recevant le signal de données D est par exemple couplée à un élément de retard (DL1) 1016, qui génère 30 une version retardée D' du signal de données D. La ligne d'entrée d'horloge est par exemple couplée à un générateur d'impulsions 1018, qui génère un signal W comprenant une impulsion d'une certaine durée sur chaque front significatif du signal d'horloge. Par exemple, le générateur d'impulsions 1018 comprend un élément 35 de retard (DL2) 1020 couplé à la ligne d'entrée d'horloge, et 3064431 B15441 - DD17324ST 25 ayant sa sortie couplée par l'intermédiaire d'un inverseur à une entrée d'une porte ET 1022. L'autre entrée de la porte ET 1022 est par exemple couplée à la ligne d'entrée d'horloge. La sortie de l'élément de retard 1016 et la sortie du 5 générateur d'impulsions 1018 sont couplées à un vérificateur de stabilité (STABILITY CHECKER) 1024, qui est adapté à activer un signal sur une ligne de sortie 1026 si une transition du signal de données D' survient pendant une impulsion du signal W. La ligne de sortie 1026 est par exemple couplée à une bascule (LATCH) 1028 10 qui mémorise un état activé du signal sur la ligne 1026 jusqu'à ce que le signal de réinitialisation RN soit activé, et active un signal d'avertissement (WARNING) sur une ligne de sortie 1030 de la bascule. Le signal d'avertissement est par exemple à un niveau bas lorsqu'il est désactivé et est activé à un niveau haut, ou 15 bien est à un niveau haut lorsqu'il est désactivé, et est activé à un niveau bas. Par exemple, la bascule 1028 a son entrée de données (non illustrée en figure 10B) couplée à un état haut, et reçoit comme horloge la ligne 1026 de sorte que cet état haut est mémorisé et fourni en sortie par la bascule 1028 lorsque le signal 20 sur la ligne 1026 est activé. La figure 10C est un chronogramme illustrant le signal d'horloge CLK, les signaux de données D et D', le signal W et le signal d'avertissement WARNING dans le circuit de la figure 10B selon un exemple de réalisation. 25 Comme cela est illustré, le signal W présente une impulsion haute 1032 démarrant peu après un front significatif SEl du signal d'horloge CLK et ayant une durée DL2 égale au retard introduit par l'élément de retard 1020 du générateur d'impulsions 1018. L'impulsion haute 1032 correspond à une fenêtre de détection 30 (DETECT WIN) appliquée au signal de données D'. Le signal de données D' est retardé par rapport au signal de données D d'un temps DL1 introduit par l'élément de retard 1016, et ainsi la fenêtre de détection appliquée au signal D' est équivalente à l'application d'une fenêtre de détection au signal de données D 35 commençant à un temps START avant le front montant SEl, et se 3064431 B15441 - DD17324ST 26 terminant à un temps END avant le front montant SE1, START étant égal au retard DL1, et END étant égal à la différence DL2-DL1 entre les retards DL1 et DL2, qui est par exemple négative si elle tombe avant le front d'horloge. 5 Dans l'exemple de la figure 10C, le signal de données D présente une transition T1 ayant lieu pendant la fenêtre de détection, et ainsi le signal d'avertissement WARNING est activé peu après la transition correspondante T1' du signal de données D'. 10 Ainsi le circuit de surveillance 1004 fournit un avertissement avancé d'une violation temporelle. Dans certains modes de réalisation, un tel circuit de surveillance placé sur un ou plusieurs chemins temporels dans chaque domaine de circuit 103 du circuit de traitement peut être utilisé pour remplacer les 15 étapes d'analyse temporelle statique 501 et 603 des procédés des figures 5 et 6 en indiquant le moment où des violations temporelles s'apprêtent à survenir, et permettant de valider des réglages VT pour une gamme de configurations de fonctionnement. Un avantage des modes de réalisation décrits ici est 20 que, en permettant de sélectionner indépendamment entre elles des tensions de polarisation de transistors pour une pluralité de domaines de circuit, il est possible d'ajuster dynamiquement les polarisations des transistors en fonction d'une précision souhaitée pour le circuit de traitement, et par conséquent 25 d'assurer un fonctionnement correct avec une consommation d'énergie relativement faible. En outre, le phénomène de "mur de marge temporelle" peut être évité en autorisant des cellules qui ont été optimisées pour une faible consommation et une faible surface d'être renforcées 30 indépendamment en utilisant l'application locale d'une tension de polarisation de transistors. En outre, bien que la tension d'alimentation du circuit de traitement puisse être configurée à l'un de plusieurs niveaux, il est possible d'appliquer une tension d'alimentation commune au circuit entier et d'utiliser seulement 35 les tensions de polarisation de transistors pour augmenter les 3064431 B15441 - DD17324ST 27 performances, évitant par cela d'avoir besoin d'ajouter des dispositifs de décalage de niveau à chaque domaine de circuit. Avec la description ainsi faite d'au moins un mode de réalisation illustratif, diverses altérations, modifications et 5 améliorations apparaîtront facilement à l'homme de l'art. En particulier, il apparaîtra clairement à l'homme de l'art que bien qu'on ait décrit plusieurs exemples de procédés de division d'un circuit de traitement en domaines de circuit et de détermination des réglages VT à appliquer à chaque domaine de circuit pour une 10 configuration de précision donnée, d'autres procédés seraient possibles. REVENDICATIONS1. Circuit comprenant : un circuit de traitement (102) comprenant une pluralité de domaines de circuit (103), chaque domaine de circuit (103) comprenant une pluralité de transistors et étant agencé pour appliquer une ou plusieurs tensions de polarisation de transistors correspondantes aux transistors ; et un circuit de commande (104) agencé pour déterminer, sur la base d'au moins un réglage de précision sélectionné du circuit de traitement, le niveau desdites une ou plusieurs tensions de polarisation de transistors à appliquer dans chacun des domaines de circuit, le circuit de commande (104) étant en outre agencé pour provoquer l'application des tensions de polarisation de transistors aux domaines de circuit. 2. Circuit selon la revendication 1, dans lequel le 15 circuit de commande (104) est agencé pour déterminer le niveau desdites une ou plusieurs tensions de polarisation en outre sur la base de : un réglage de tension d'alimentation (VDD) de la totalité ou d'une partie du circuit de traitement (102) ; ou 20 un réglage de fréquence (FCLK) de la totalité ou d'une partie du circuit de traitement (102) ; ou à la fois un réglage de tension d'alimentation (VDD) et un réglage de fréquence (FOLK) de la totalité ou d'une partie du circuit de traitement (102). 25 3. Circuit selon la revendication 1 ou 2, comprenant en outre : une mémoire de configuration (112) mémorisant, pour une pluralité de réglages de précision du circuit de traitement (102), une indication du niveau d'une ou plusieurs tensions de 30 polarisation de transistors pour chacun des domaines de circuit (103), le circuit de conuande (104) étant adapté à accéder à la mémoire de configuration (112) afin de déterminer le niveau desdites une ou plusieurs tensions de polarisation de transistors à appliquer par chacun des domaines de circuit (103). 3064431 B15441 - DD17324ST 29 4. Circuit selon la revendication 3, dans lequel la mémoire de configuration (112) mémorise en outre, pour la pluralité de réglages de précision, une indication d'un réglage de tension d'alimentation (VDD) de la totalité ou d'une partie du 5 circuit de traitement (102) et/ou une indication d'un réglage de fréquence (FCLK) de la totalité ou d'une partie du circuit de traitement (102). 5. Circuit selon l'une quelconque des revendications 1 à 4, comprenant en outre un autre circuit de conmende (114) adapté 10 à appliquer un réglage de tension d'alimentation (VDD, GND) et/ou un réglage de fréquence d'horloge (FCLK) à la pluralité de domaines de circuit. 6. Procédé de conception du circuit de l'une quelconque des revendications 1 à 5, comprenant : générer ou recevoir, par un processeur (902) d'un dispositif informatique (900), une première topologie de circuit du circuit de traitement (102), la première topologie de circuit définissant une disposition de cellules formant le circuit de traitement (102) ; générer, par le processeur (902), une deuxième topologie de circuit du circuit de traitement (102) comprenant la pluralité de domaines de circuit (103), et affecter les cellules du circuit de traitement (102) à des domaines de circuit correspondants de la pluralité de domaines de circuit (103) ; et mémoriser, par le processeur (902), la deuxième topologie de circuit dans une mémoire (906) du dispositif de traitement. 7. Procédé selon la revendication 6, comprenant en outre la fabrication du circuit de traitement (102) sur la base de la 30 deuxième topologie de circuit. 8. Procédé selon la revendication 6 ou 7, dans lequel la génération de la deuxième topologie de circuit comprend : diviser, par le processeur (902), la surface de la première topologie de circuit en N zones, N étant un entier égal 35 ou supérieur à 2, égal au nombre de domaines de circuit (103) ; 3064431 B15441 - DD17324ST affecter, par le processeur (902), les cellules du circuit de traitement (102) se trouvant dans la première topologie de circuit aux domaines de circuit correspondants (103) sur la base de l'emplacement de chaque cellule ; 5 réaliser une opération de placement et de routage sur la deuxième topologie de circuit. 9. Procédé selon la revendication 6 ou 7, dans lequel la génération de la deuxième topologie de circuit comprend : a) générer, par le processeur (902) et pour une 10 configuration de précision donnée du dispositif de traitement, une affectation de tension de seuil au niveau cellule (VT) pour des cellules formant le circuit de traitement dans la première topologie de circuit ; b) exécuter un algorithme de regroupement pour regrouper 15 entre elles des cellules de l'affectation de tension de polarisation au niveau cellule pour définir un ensemble de domaines de circuit ; c) répéter a) et b) pour au moins une pluralité de configurations de précision du circuit de traitement ; et 20 d) générer un seul ensemble de domaines de circuit pour la deuxième topologie de circuit sur la base de l'ensemble de domaines de circuit défini pour chaque configuration de précision. 10. Procédé selon l'une quelconque des revendications 6 à 9, comprenant en outre la mémorisation dans la mémoire de 25 configuration (112) de réglages de tension de polarisation de transistors à appliquer aux domaines de circuit pour chacune d'une pluralité de configurations de précision. 11. Procédé selon la revendication 10, comprenant en outre la génération des réglages de tension de polarisation de 30 transistors sur la base d'une analyse temporelle statique. 12. Procédé de modification dynamique de précision d'un circuit de traitement (102), le procédé comprenant : déterminer, par un circuit de commande (104), sur la base d'au moins un réglage de précision sélectionné du circuit de 35 traitement (102), un niveau d'une ou plusieurs tensions de 3064431 B15441 - DD17324ST 31 polarisation de transistors (VTO à VT8) pour une pluralité de domaines de circuit (103) ; et appliquer à la pluralité de domaines de circuit (103) lesdites une ou plusieurs tensions de polarisation de transistors 5 des dispositifs de transistors.