FR 3074605 A1 20190607 FR 1761625 A 20171205 Procede de detection d'un amincissement eventuel d'un substrat d'un circuit integre par sa face arriere, et dispositif associe. Des modes de mise en oeuvre et de realisation de l'invention concernent les circuits integres, et plus particulierement la detection d'un eventuel amincissement du substrat d'un circuit integre depuis sa face arriere. Les circuits integres, en particulier ceux equipes de memoires contenant des informations sensibles, doivent etre autant que possible protégés contre des attaques, en particulier celles destinees a decouvrir des donnees memorisees. Une attaque possible peut etre effectuee par la face arriere d'un circuit integre, a l'aide d'un faisceau laser. L'efficacite d'une telle attaque augmente lorsque le sub strat du circuit integre est aminci par l'attaquant depuis sa face arriere de facon a se rapprocher le plus possible des composants du circuit integre, realises au niveau de sa face avant. L'amincissement de la face arriere du circuit integre peut se faire par exemple, a l'aide d'un faisceau d'ions focalise (FIB, Focus Ion Beam) et/ou a l'aide d'une &tape de polissage/abrasion. existe des moyens permettant de detecter un amincissement du substrat par sa face arriere. Cela etant ces moyens ont parfois un faible taux d' integration, et peuvent parfois perturb er le fonctionnement des composants situes a proximite. Ces moyens existants peuvent par exemple mettre en oeuvre une variation d'une resistance avec l'amincissement du substrat. Cela ce type de solution peut etre source d'erreurs, notamment pour les circuits integres dont la temperature peut varier, faisant varier la valeur de la resistance meme en l'absence d'amincissement. En outre, it est possible que les dispositifs existant soient modifies par un attaquant prealablement a la detection, afin d'en fausser le resultat, par exemple en forcant un signal de sortie a un kat indiquant une absence de detection. 2 Ainsi, selon un mode de realisation, it est propose un procede et un dispositif permettant de detecter de facon fiable un amincissement du substrat par sa face arriere, le dispositif presentant un encombrement reduit. 5 Selon un aspect, it est propose un circuit integre comportant un substrat semi-conducteur, realise au dessus d'une couche semiconductrice enterree et comportant une borne d'alimentation configuree pour recevoir une tension d'alimentation et une borne de reference configuree pour recevoir une tension de reference, et au 10 moins un dispositif de detection d'un amincissement eventuel du substrat par sa face arriere comportant - un tampon non-inverseur comportant un premier transistor MOS et un deuxieme transistor MOS complementaires couples en serie entre la borne 15 d'alimentation (BV) et la borne de reference, une borne d' entree et une borne de sortie comprenant l' electrode commune aux deux transistors, la couche semiconductrice enterree comportant la borne d'alimentation, des moyens de controle configures pour generer un signal 20 d'entree dans un premier kat, le tampon non-inverseur etant apte, en presence du signal d' entree dans le premier kat et en 1' ab sence d'amincissement du substrat, a passer dans une premiere configuration dans laquelle le premier transistor est 25 configure pour autoriser la delivrance sur la borne de sortie d'un signal de sortie ayant le premier kat et dans lequel le deuxieme transistor est bloque et, les moyens de controle etant en outre configures pour generer un signal de controle correspondant a un 30 amincissement du substrat si le signal sur la borne de sortie est dans un kat different du premier kat. En cas d'amincissement du substrat, la couche semiconductrice comportant la borne d'alimentation est deterioree et le tampon inverseur n' est plus alimente par la tension d'alimentation. 3 Lors de la transmission d'un kat haut sur sa borne d'entree, it ne peut plus transmettre un kat haut sur sa borne de sortie puisque cet kat haut correspond classiquement a un couplage electrique de la borne de sortie a la borne d'alimentation. 5 L'utilisation d'un tampon non inverseur permet d'avoir un dispositif de detection comprenant des moyens simples et presentant un encombrement reduit. Selon un mode de realisation, les moyens de controle peuvent etre configures pour delivrer le signal d'entree dans un deuxieme kat, 10 le tampon non inverseur etant alors apte, en presence du signal d'entree dans son deuxieme kat, a passer dans une deuxieme configuration du dispositif dans laquelle le premier transistor autorise la delivrance sur la borne de sortie d'un signal ayant le deuxieme kat, et pour generer un deuxieme signal de controle si le signal delivre par 15 la borne de sortie est dans le premier kat. Ainsi, le dispositif peut etre configure pour verifier la bonne transmission d'un kat bas par le tampon non inverseur. En effet, un attaquant qui voudrait contourner le dispositif de detection pourrait delivrer un signal ayant un kat haut a la borne de 20 sortie, de facon a ce que le dispositif dans sa premiere configuration ne soit pas apte a detecter un amincissement du substrat par sa face arriere. La deuxieme configuration permet donc de s'assurer que la detection d'un amincissement eventuel du substrat dans la premiere 25 configuration soit fiable. Le premier transistor MOS comporte une premiere region semiconductrice d'electrode situee au niveau d'une face avant du substrat et couplee a la borne de sortie, une region de grille verticale isolee s'etendant entre la premiere region semi-conductrice d'electrode et la 30 couche semi-conductrice enterree incluant une deuxieme region semi- conductrice d'electrode du transistor vertical, et un deuxieme transistor MOS couple entre la borne de sortie et la borne de reference, les moyens de controle etant configures pour rendre le premier transistor bloque et pour coupler la borne de sortie a la borne de 4 reference via le deuxieme transistor dans la premiere configuration, et pour coupler la borne de sortie a la borne d'alimentation via le premier transistor et pour rendre le deuxieme transistor bloque dans la deuxieme configuration. 5 L'utilisation d'un transistor vertical permet avantageusement de coupler de facon simple le tampon non-inverseur a la couche semiconductrice enterree. Le dispositif peut comprendre un premier caisson semiconducteur d'un premier type de conductivite, un deuxieme caisson 10 semi-conducteur d'un deuxieme type de conductivite, le premier transistor etant du deuxieme type de conductivite et realise dans le premier caisson, le deuxieme transistor etant du premier type de conductivite et realise dans le deuxieme caisson. Selon un mode de realisation, le deuxieme transistor MOS peut 15 etre un transistor horizontal dont une premiere region semi- conductrice d'electrode et une deuxieme region semi-conductrice d'electrode sont realisees au niveau de la face avant du substrat. L'utilisation d'un deuxieme transistor horizontal permet de realiser le dispositif par des moyens simples. 20 Selon un mode de realisation, le substrat est couple a la borne de reference, le deuxieme transistor MOS etant un transistor vertical dont la grille comporte une deuxieme electrode verticale isolee s'etendant depuis la face avant du substrat dans le deuxieme caisson de facon a traverser la couche semi-conductrice enterree, le substrat 25 incluant une region semi-conductrice d'electrode du deuxieme transistor MOS. L'utilisation d'un deuxieme transistor vertical permet avantageusement d'obtenir un dispositif de detection presentant un faible encombrement surfacique. 30 Le circuit integre peut comporter une pluralite de dispositifs de detection tels que decrit precedemment, couples en serie entre une borne d'entree commune a tous les dispositifs et une borne de sortie commune a tous les dispositifs. 5 Selon un aspect, it est propose un systeme comprenant un circuit integre tel que decrit precedemment, le systeme pouvant etre une carte a puce. Selon un autre aspect, it est propose un procede de detection 5 d'un amincissement eventuel d'un substrat semi-conducteur d'un circuit integre par sa face arriere, le circuit integre etant realise au dessus d'une couche semi-conductrice enterree et comportant une borne d'alimentation configuree pour recevoir une tension d'alimentation et une borne de reference configuree pour recevoir une 10 tension de reference, dans lequel on realise un tampon non-inverseur (buffer, en langue anglaise) comportant une borne d'entree et une borne de sortie, un premier transistor MOS et un deuxieme transistor MOS complementaires couples en serie entre la 15 borne d'alimentation et la borne de reference (BR), la couche semi-conductrice enterree comportant la borne d' alimentation, on genere un signal d'entree dans un premier kat, le tampon non-inverseur etant apte, en presence du signal 20 d' entree dans le premier kat et en 1' ab sence d'amincissement du substrat, a passer dans une premiere configuration dans laquelle le premier transistor est configure pour autoriser la delivrance sur la borne de sortie d'un signal ayant le premier kat et dans laquelle 25 le deuxieme transistor est bloque, et on genere un signal de controle correspondant a une detection d'un amincissement du substrat si le signal delivre par la borne de sortie est dans un kat different du premier kat. 30 Selon un mode de mise en oeuvre, on delivre le signal d'entree dans un deuxieme kat, le tampon non inverseur etant alors apte, en presence du signal d'entree dans son deuxieme kat, a passer dans une deuxieme configuration dans laquelle le premier transistor autorise la delivrance sur la borne de sortie d'un signal ayant le deuxieme kat, et 6 on genere un deuxieme signal de controle si le signal delivre par la borne de sortie est dans le premier kat. - les figures 1 a 8 representent des modes de mise en oeuvre et de realisation de l'invention. 5 La figure 1 est une vue en coupe d'un circuit integre CI, dont les figures 2 et 3 sont des representations schematiques d'un point de vu electrique, a deux niveaux de detail differents. Le circuit integre CI est realise dans et sur un substrat semiconducteur S d'un premier type de conductivite, par exemple ici une 10 conductivite de type P. Le substrat comporte par exemple une pluralite de caissons semi-conducteurs, dont certains au moins (non representes) comprennent des composants, par exemple des transistors, pouvant former des cellules memoires, des circuits de chiffrement, ou tout 15 autre module electronique. Afin de proteger les donnees memorisees dans les cellules memoires, le circuit integre CI comprend plusieurs dispositifs de detection d'un amincissement du substrat par sa face arriere Fr, dont un seul dispositif DIS est represents sur la figure 1 a des fins de 20 simplification. Le dispositif DIS comporte une borne d'entree BE, configuree pour recevoir un signal d'entree SE pouvant etre dans un premier kat, par exemple ici un kat bas, ou dans un deuxieme kat, par exemple ici un kat haut, et une borne de sortie BS, configuree pour delivrer un 25 signal de sortie SS pouvant etre dans le premier kat ou dans le deuxieme kat. Le dispositif DIS comporte ici un tampon inverseur TNI, dont l'entree est couplee a la borne d'entree BE, la sortie est couplee a la borne de sortie BS, et qui est aliments entre une borne d'alimentation 30 BV destinee a recevoir une tension d'alimentation Vdd, et une borne de reference BR configuree pour recevoir une tension de reference, par exemple ici la masse. 7 Le tampon non-inverseur TNI est couple a des moyens de controle CTRL, configures pour delivrer le signal d'entree SE sur la borne d'entree BE et pour lire le signal de sortie SS. Dans une premiere configuration du tampon non-inverseur TNI, 5 le dispositif DIS est configure pour realiser une detection d'un amincissement eventuel du substrat par sa face arriere Fr, la detection comprenant la verification de la bonne transmission d'un kat haut par le tampon non-inverseur TNI comme il sera vu ci-apres. Dans cette premiere configuration, les moyens de controle 10 CTRL sont configures pour generer un premier signal de controle si un amincissement est detecte, et le circuit integre est configure pour s'arreter ou se reinitialiser a la reception de ce premier signal de controle. Dans une deuxieme configuration du tampon non inverseur 15 TNI, le dispositif DIS est configure pour verifier que le signal de sortie SS delivre par la borne de sortie BS n'a pas ete force a un kat indiquant une absence d'amincissement du substrat S, la detection comprenant la verification de la bonne transmission d'un kat bas par le tampon non-inverseur TNI comme il sera vu ci-apres. 20 En effet, it serait possible qu'un attaquant, prealablement au demarrage du dispositif DIS, force la sortie du dispositif afin que le dispositif DIS dans sa premiere configuration ne soit pas apte detecter un amincissement du substrat S. Dans cette deuxieme configuration, les moyens de controle 25 CTRL sont configures pour generer un deuxieme signal de controle si le signal delivre par la borne de sortie a ete force, et le circuit integre CI est configure pour s'arreter ou se reinitialiser a la reception de ce deuxieme signal de controle. Le tampon non inverseur TNI peut etre dans une troisieme 30 configuration correspondant a une desactivation du dispositif DIS. Le dispositif DIS est separe du reste du circuit integre CI par une tranchee isolante TR, par exemple ici une tranchee de type peu profonde (STI, « Shallow Trench Isolation » selon la denomination anglo-saxonne bien connue de l'homme du métier) et du reste du 8 substrat S par une couche semi-conductrice enterree 1 d'un deuxieme type de conductivite oppose au premier type de conductivite, realisee sous le dispositif DIS. Cette couche enterree 1 est communement designee par 5 l'homme du métier sous le terme « couche NISO », et est couplee a la borne d'alimentation BV. Une architecture de circuit integre comportant une telle couche enterree est connue de l'homme du métier sous le terme « architecture triple caisson » (« triple well architecture », en langue anglaise) 10 Le dispositif DIS comporte un premier caisson semi-conducteur Cl, du premier type de conductivite, et un deuxieme caisson semiconducteur C2, du deuxieme type de conductivite, ici une conductivite de type N, realises de facon juxtaposee. Le premier caisson Cl comporte un premier transistor MOS 15 vertical TR1 du deuxieme type de conductivite, couple entre la borne d'alimentation BV et la borne de sortie BS, et le deuxieme caisson C2 comporte un deuxieme transistor TR2 du premier type de conductivite, ici un transistor horizontal, couple entre la borne de sortie BS et la borne de reference BR. 20 Les grilles des deux transistors TR1 et TR2 sont couplees a la borne d'entree BE, et les deux transistors ainsi connectes forment le tampon non inverseur TNI. Le premier caisson Cl comporte une premiere electrode verticale isolee 2, realisee dans le premier caisson semi-conducteur 25 Cl, de facon a s'etendre depuis la face avant Fv du substrat jusqu'a la couche semi-conductrice enterree 1. La premiere electrode verticale isolee 2 comprend une tranchee comportant une paroi isolante 20, par exemple ici du dioxyde de silicium, et remplie d'un materiau conducteur 21, par exemple ici du 30 polysilicium. L'electrode verticale isolee 2 comporte ici la grille du premier transistor TR1. Une premiere region semi-conductrice d'electrode du premier transistor TR1, ici la le drain D1, est realisee au niveau de la face 9 avant du substrat S, et comporte une portion du premier caisson C1, dopee du deuxieme type de conductivite. Le drain D1 du premier transistor TR1 est ici couplee a la borne de sortie BS. 5 La couche semi-conductrice enterree 1 comporte une deuxieme region semi-conductrice d'electrode du premier transistor TR1, ici la source S1 qui est donc couplee a la borne d'alimentation BV. Le deuxieme transistor TR2 comporte ici une region de grille G2, realisee classiquement sur une fine couche d'oxyde de grille Ox, 10 elle meme realisee au niveau de la face avant du deuxieme caisson C2. Le deuxieme transistor TR2 comporte une premiere region semi-conductrice d'electrode, ici la source S2, et une deuxieme region semi-conductrice d'electrode, ici le drain D2, realisees de part et d'autre de la region de grille par des dopages localises du deuxieme 15 caisson C2 au niveau de la face avant Fv. La source S2 du deuxieme transistor TR2 est ici couplee a la borne de reference BR, et le drain D2 est ici couple a la borne de sortie BS. Le premier transistor TR1 est donc un transistor NMOS, et le 20 deuxieme transistor TR2 est donc un transistor PMOS. Lorsque le signal d' entree SE est dans un kat haut, c' est a dire ici quand les grilles des deux transistors recoivent un kat haut, classiquement la tension d'alimentation, la tension grille-source du transistor NMOS est nulle, et la tension grille-source du transistor 25 PMOS est positive et environ egale a la tension d'alimentation. Ainsi, aucun des transistors TR1 et TR2 n'a sa tension grille-source qui depasse sa tension de seuil. Cela etant, en raison de sa tension grille-source nulle, le premier transistor TR1 NMOS laisse passer des courants de fuites 30 entre sa source et son drain. Ainsi, la borne de sortie est couplee a la borne d'alimentation par l'intermediaire du premier transistor TR1 NMOS, en particulier grace aux courants de fuite du premier transistor TR1 NMOS. 10 Le deuxieme transistor TR2 PMOS, dont la grille est polarisee positivement, ne laisse passer aucun courant de fuite. Lorsque le signal d'entree SE est dans un kat bas, c'est a dire ici quand les grilles des deux transistors TR1 et TR2 recoivent un kat 5 bas, classiquement la tension de reference, ici la masse, la tension grille-source du premier transistor TR1 NMOS est negative, et la tension grille-source du deuxieme transistor TR2 PMOS est nulle. Ainsi, aucun des transistors TR1 et TR2 n'a sa tension grille-source qui depasse sa tension de seuil. 10 Cela etant, en raison de sa tension grille-source nulle, le deuxieme transistor TR2 PMOS laisse passer des courants de fuites entre sa source et son drain. Ainsi, la borne de sortie BS est couplee a la borne de reference BR par l'intermediaire du deuxieme transistor TR2 PMOS, en 15 particulier grace aux courants de fuite du deuxieme transistor TR2 PMOS. Le premier transistor TR1 NMOS, dont la grille est polarisee negativement, ne laisse passer aucun courant de fuite. Lors du fonctionnement du circuit integre CI, par exemple au 20 demarrage du circuit integre CI ou a un instant quelconque apres le demarrage du circuit integre CI, le dispositif DIS realise une detection d'un amincissement eventuelle du substrat par sa face arriere. Durant le procede de detection, le tampon non inverseur TNI peut par exemple etre initialement place dans la deuxieme 25 configuration, et le dispositif DIS verifie alors que le signal de sortie SS au niveau de la borne de sortie BS n'a pas ete force a un kat logique indiquant un non amincissement du substrat S, par exemple un kat haut, puis passer dans la premiere configuration, et le dispositif DIS verifie que le substrat S n'a pas ete aminci par sa face arriere Fr. 30 Cela etant, it serait tout a fait possible que le tampon non inverseur soit initialement dans la premiere configuration, puis passe dans la deuxieme configuration si aucun amincissement n'a ete detecte, afin de verifier que la detection du non amincissement n'a pas ete faussee. 11 Ci-apres, it sera decrit un fonctionnement du dispositif initialement dans la deuxieme configuration du tampon non inverseur, et qui passe ensuite dans la premiere configuration du tampon non inverseur. 5 Lorsque les moyens de controle CTRL delivrent le signal d' entree SE dans son kat bas a la borne d' entree BE, le tampon non inverseur TNI est dans la deuxieme configuration. Ainsi, la tension grille-source du premier transistor TR1 NMOS est negative et le premier transistor TR1 ne laisse passer aucun courant 10 de fuite, et la tension grille-source du deuxieme transistor TR2 PMOS est nulle et le deuxieme transistor TR2 PMOS laisse passer des courants de fuite. La borne de sortie BS est donc connectee a la borne de reference BR, et delivre donc le signal de sortie SS etant egal a la tension de reference, ici le signal de sortie ayant un kat bas. 15 A la reception du signal de sortie SS dans un kat bas, les moyens de controle CTRL font passer le tampon non inverseur dans sa deuxieme configuration. Si le signal de sortie SS est dans un kat haut, cela signifie qu'un attaquant a force le signal de sortie SS a son kat haut afin de 20 fausser la detection d'un amincissement du substrat realise par le dispositif DIS ayant la premiere configuration du tampon non inverseur, afin qu'un amincissement ne soit pas detecte. Ainsi, dans la deuxieme configuration, si le signal de sortie est dans un kat haut, c'est a dire ici non egal a la tension de reference, 25 les moyens de controle CTRL delivrent le deuxieme signal de controle et le circuit integre CI se desactive ou se reinitialise. Lorsque le tampon non inverseur TNI est dans sa premiere configuration, les moyens de controle CTRL delivrent le signal SE dans sont kat haut a la borne d'entree BE. 30 La tension grille-source du premier transistor TR1 NMOS est donc nulle, et le premier transistor TR1 NMOS laisse donc passer des courants de fuite, et la tension grille-source du deuxieme transistor TR2 PMOS est positive, et le deuxieme transistor TR2 PMOS ne laisse passer aucun courant de fuite. La borne de sortie BS est donc 12 connectee a la borne d'alimentation BV, et delivre done le signal de sortie egal a la tension d'alimentation VDD, ayant done un kat haut. A la reception du signal de sortie SS dans sont kat haut, les moyens de controle CTRL font passer le tampon non inverseur TNI 5 dans la troisieme configuration en ne delivrant plus le signal d'entree SE, et ne lisent plus le signal de sortie SS. Si, comme l'illustre la figure 4, le substrat S du circuit integre CI a ete aminci par sa face arriere Fr, classiquement au dela de la couche semi-conductrice enterree 1, alors le couplage entre la borne 10 d'alimentation BV et drain D1 du premier transistor TR1 est rompu, it n'y a done plus de connexion entre la borne de sortie BS et la borne d' alimentation BV. A titre indicatif, la cavite 4 resultant de l'amincissement s'etend sur une surface de vingt-cinq micrometres carres, soit une 15 surface superieure a la surface de partie de la couche semi-conductrice 3 situee sous le dispositif DIS, qui est ici d'environ neuf micrometres carres. Le signal de sortie SS n'est done plus dans son kat haut, et les moyens de controle CTRL delivrent alors le premier signal de controle 20 et le circuit integre CI se desactive ou se reinitialise. Il est done possible de detecter de maniere fiable un amincissement eventuel du substrat, en verifiant dans la premiere et dans la deuxieme configuration que le signal de sortie SS est bien dans le meme kat que le signal d' entree SE, c' est a dire en verifiant le bon 25 fonctionnement du tampon non inverseur TNI. La figure 5 illustre un mode de realisation dans lequel le deuxieme transistor MOS TR2 est un transistor vertical. Dans ce mode de realisation, le deuxieme caisson C2 comporte une deuxieme electrode verticale isolee 3, realisee dans le deuxieme 30 caisson semi-conducteur C2 de facon a s'etendre depuis la face avant FIT du substrat S jusqu'd une region 10 du substrat S situee au dela de la couche semi-conductrice enterree 1. La deuxieme electrode verticale isolee 3 comprend une tranchee comportant une paroi isolante 30, par exemple ici du dioxyde 13 de silicium, et remplie d'un materiau conducteur 31, par exemple ici du polysilicium. La deuxieme electrode verticale isolee 3 comporte une deuxieme region de contact d'electrode CT2, couplee a la borne 5 d' entree BE. La deuxieme electrode verticale isolee 3 comporte ici la grille du deuxieme transistor TR2. Une premiere region semi-conductrice d'electrode du deuxieme transistor TR2, ici le drain D2, est realisee au niveau de la face avant 10 FIT du substrat S, et comporte une portion du deuxieme caisson C2, dopee du deuxieme type de conductivite. Le drain D2 du deuxieme transistor TR2 est ici couple a la borne de sortie BS. La region 10 du substrat S situee sous la couche semi- 15 conductrice enterree 1 est ici couplee a la borne de reference BR, et forme une deuxieme region semi-conductrice d'electrode du deuxieme transistor TR2, ici la source S2. Dans ce mode de realisation, les moyens de controle CTRL fonctionnent de la meme maniere que dans le mode de realisation 20 decrit precedemment en lien avec les figures 1 a 4. convient cependant de noter que, comme l'illustre la figure 6, lorsque le substrat S est aminci par sa face arriere Fr, alors le couplage du drain D1 du premier transistor TR1 a la borne d'alimentation BV est rompu, mais aussi le couplage de la source S2 25 du deuxieme transistor TR2 a la borne de reference BR. serait en outre possible qu'un amincissement du substrat ne soit pas suffisamment profond pour rompre la connexion entre le drain D1 du premier transistor TR1 et la borne d'alimentation BV, mais simplement la connexion entre la source S2 du deuxieme transistor 30 TR2 et la borne de reference. Dans ce cas, les moyens de controle CTRL genereraient le deuxieme signal de controle, meme si le signal de sortie SS n'a pas ete force a un kat haut. 14 En effet dans ce cas, lorsque le tampon non inverseur TNI est dans sa deuxieme configuration, la borne de sortie BS est flottante et les moyens de controle CTRL reinitialisent ou coupent le circuit integre CI, puisque les moyens de controle CTRL ne lisent pas le 5 signal de sortie SS dans un kat bas, c'est a dire egal a la tension de reference. Il est connu de l'homme du métier que la largeur de grille d'un transistor vertical est moins longue que celle d'un transistor horizontal. Ainsi, l'utilisation de deux transistors verticaux permet 10 avantageusement de reduire la surface du dispositif DIS. La figure 6 illustre un circuit integre CI comportant une pluralite de dispositif DIS, repartis de facon equilibree sur toute la surface du circuit integre CI. Dans ce mode de realisation, les dispositifs DIS sont couples 15 en serie entre une borne d'entree commune BEc et une borne de sortie commune BSc. Le circuit integre CI est ainsi protégé de facon fiable contre les amincissements de son sub strat sur toute sa surface. Un circuit integre CI tel que decrit precedemment en lien avec les figures 1 a 7 peut etre incorpore dans tout type d'obj et, notamment 20 une carte a puce CP, REVENDICATIONS1. Procede de detection d'un amincissement eventuel d'un substrat semi-conducteur (S) d'un circuit integre (CI) par sa face arriere (Fr), le circuit integre (CI) etant realise au dessus d'une couche semi-conductrice enterree (1) et comportant une borne d'alimentation (BV) configuree pour recevoir une tension d'alimentation (Vdd) et une borne de reference (BR) configuree pour recevoir une tension de reference, dans lequel - on realise un tampon non-inverseur comportant une borne d'entree (BE) et une borne de sortie (BS), un premier transistor MOS et un deuxieme transistor MOS complementaires couples en serie entre la borne d'alimentation (BV) et la borne de reference (BR), la couche semi-conductrice enterree (1) comportant la borne d'alimentation (BV), on genere un signal d'entree (SE) dans un premier kat, le tampon non-inverseur (TNI) etant apte, en presence du signal d'entree (SE) dans le premier kat et en l' absence d'amincissement du substrat, a passer dans une premiere configuration dans laquelle le premier transistor (TR1) est configure pour autoriser la delivrance sur la borne de sortie (BS) d'un signal ayant le premier kat et dans lequel le deuxieme transistor est bloque, et on genere un signal de controle correspondant a un amincissement du substrat si le signal delivre par la borne de sortie est dans un kat different du premier kat. 2. Procede selon la revendication 1, dans lequel on delivre le signal d'entree (SE) dans un deuxieme kat, le tampon non inverseur (TNI) etant alors apte, en presence du signal d'entree dans son deuxieme kat, passer dans une deuxieme configuration dans laquelle le premier transistor (TR2) autorise la delivrance sur la borne de sortie d'un signal ayant le deuxieme kat, et on genere un deuxieme signal de 16 controle si le signal delivre par la borne de sortie (BS) est dans le premier kat. 3. Circuit integre comportant un substrat semi-conducteur (S), realise au dessus d'une couche semi-conductrice enterree (1) et 5 comportant une borne d'alimentation (BV) configuree pour recevoir une tension d'alimentation (Vdd) et une borne de reference (BR) configuree pour recevoir une tension de reference, et au moins un dispositif (DIS) de detection d'un amincissement eventuel du substrat (S) par sa face arriere (Fr) comportant 10 - un tampon non-inverseur (TNI) comportant un premier transistor MOS et un deuxieme transistor MOS complementaires couples en serie entre la borne d'alimentation (BV) et la borne de reference (BR), une borne d'entree (BE) et une borne de sortie (BS) comprenant 15 l'electrode commune aux deux transistors, la couche semi- conductrice enterree (1) comportant la borne d'alimentation (BV), des moyens de controle (CTRL) configures pour generer un signal d'entree (SE) dans un premier kat, 20 le tampon non-inverseur (TNI) etant apte, en presence du signal d'entree (SE) dans le premier kat et en l' absence d'amincissement du substrat, a passer dans une premiere configuration dans laquelle le premier transistor (TR1) est configure pour autoriser la delivrance d'un signal ayant le 25 premier kat sur la borne de sortie (BS) et dans laquelle le deuxieme transistor est bloque, les moyens de controle (CTRL) etant en outre configures pour generer un signal de controle correspondant a un amincissement du substrat si le signal sur la borne de sortie 30 est dans un kat different du premier kat. 4. Circuit integre selon la revendication 3, dans lequel les moyens de controle (CTRL) sont configures pour delivrer le signal d'entree (SE) dans une deuxieme kat, le tampon non inverseur (TNI) etant alors apte, en presence du signal d'entree dans son deuxieme 17 kat, a passer dans une deuxieme configuration dans laquelle le premier transistor (TR2) autorise la delivrance sur la borne de sortie d'un signal ayant le deuxieme kat, et pour generer un deuxieme signal de controle si le signal delivre par la borne de sortie (BS) est dans le 5 premier kat. 5. Circuit integre selon la revendication 3 ou 4, dans lequel le premier transistor MOS (TR1) comporte une premiere region semiconductrice d'electrode (S1) situee au niveau d'une face avant (Fv) du substrat et couple a la borne de sortie (BS), une region de grille 10 verticale (2) isolee s'etendant entre la premiere region semi- conductrice d'electrode (S1) et la couche semi-conductrice enterree (1) incluant une deuxieme region semi-conductrice d'electrode (D1) du transistor vertical, et un deuxieme transistor MOS couple entre la borne de sortie (BS) et la borne de reference, les moyens de controle 15 (CTRL) etant configures pour rendre le premier transistor (TR1) bloque et pour coupler la borne de sortie (BS) a la borne de reference via le deuxieme transistor (TR2) dans la premiere configuration, et pour coupler la borne de sortie a la borne d'alimentation via le premier transistor (TR1) et pour rendre le deuxieme transistor (TR2) bloque 20 dans la deuxieme configuration. 6. Circuit selon la revendication 5, dans lequel le dispositif comprend un premier caisson semi-conducteur (C1) d'un premier type de conductivite, un deuxieme caisson semi-conducteur (C2) d'un deuxieme type de conductivite, le premier transistor (TR1) etant du 25 deuxieme type de conductivite et realise dans le premier caisson (C1), le deuxieme transistor (TR2) etant du premier type de conductivite et realise dans le deuxieme caisson (C2). 7. Circuit integre selon la revendication 5 ou 6, dans lequel le deuxieme transistor MOS (TR2) est un transistor horizontal dont une 30 premiere region semi-conductrice d'electrode (D2) et une deuxieme region semi-conductrice d'electrode (S2) sont realisees au niveau de la face avant (Fv) du substrat. 8. Circuit integre selon la revendication 5 ou 6, dans lequel le substrat (S) est couple a la borne de reference (BR), le deuxieme 18 transistor MOS (TR2) etant un transistor vertical dont la grille comporte une deuxieme electrode verticale isolee (3) s'etendant depuis la face avant (Fv) du substrat dans le deuxieme caisson (C2) de facon a traverser la couche semi-conductrice enterree (1), le substrat (S) 5 incluant une region semi-conductrice d' electrode (S2) du deuxieme transistor MOS (TR2). 9. Circuit integre comportant une pluralite de dispositifs de detection (DIS) selon l'une quelconque des revendications 3 a 8, couples serie entre une borne d'entree commune (BEc) a tous les 10 dispositifs (DIS) et une borne de sortie commune (BSc) a tous les dispositifs (DIS). 10. Systeme comprenant un circuit integre selon l'une quelconque des revendications 3 a 9. 11. Systeme selon la revendication 10, le systeme etant une 15 carte a puce (CP).