FR 3071100 A1 20190315 FR 1758480 A 20170913 Procédé de détection d'un amincissement d'un substrat de circuit intégré par sa face arrière, et circuit intégré correspondant. Des modes de mise en oeuvre et de réalisation de l'invention concernent les circuits intégrés, et plus particulièrement la détection d'un éventuel amincissement du substrat d'un circuit intégré depuis sa face arrière. Les circuits intégrés, en particulier ceux équipés de mémoires contenant des informations sensibles, doivent être autant que possible protégés contre des attaques, en particulier celles destinées à découvrir des données stockées dans des cellules mémoires du circuit intégré. Une attaque possible peut être effectuée par un faisceau d'ions focalisés (FIB, « Focus Ion Beam » selon l'acronyme anglo-saxon bien connu de l'homme du métier), par exemple au moyen d'un faisceau laser. L'efficacité d'une telle attaque augmente lorsque le substrat du circuit intégré est aminci par l'attaquant, depuis sa face arrière, de façon à se rapprocher le plus possible des composants du circuit intégré réalisés au niveau de la face avant du circuit intégré. Il existe des moyens de détection d'un amincissement du substrat permettant de protéger les circuits intégrés contre ce type d' attaque. Selon un mode de mise en oeuvre et de réalisation, il est par conséquent proposé un circuit intégré comportant un dispositif configuré pour mettre en oeuvre un procédé de détection d'un éventuel amincissement du substrat d'un circuit intégré depuis sa face arrière, qui soit simple à mettre en oeuvre et particulièrement compact en termes d'encombrement surfacique. Selon un aspect, il est proposé un procédé de détection d'un amincissement éventuel d'un substrat semi-conducteur d'un circuit intégré depuis sa face arrière, le substrat comprenant un premier caisson semi-conducteur isolé du reste du substrat par au moins une jonction PN délimitant le fond du premier caisson. 2 Le procédé selon cet aspect comprend une polarisation de la jonction correspondant à un état passant de la jonction, une comparaison d'un courant circulant au travers de la jonction avec une valeur seuil et une génération d'un signal de contrôle ayant une 5 première valeur correspondant à une détection d'un non amincissement du substrat si la valeur dudit courant est supérieure à la valeur seuil, et ayant une deuxième valeur correspondant à une détection d'un amincissement du substrat si la valeur du courant est inférieure à la valeur seuil. 10 Après une détection d'un non amincissement du substrat, le procédé peut comprendre une désactivation de la polarisation et de la comparaison de la valeur dudit courant à ladite valeur seuil. Selon un autre aspect, il est proposé un circuit intégré comportant un substrat semi-conducteur ayant une face arrière et un 15 dispositif de détection d'un amincissement du substrat par sa face arrière comportant un premier caisson semi-conducteur électriquement isolé du reste du substrat par une jonction PN délimitant le fond du premier caisson et par une région d'isolation, le dispositif comportant en outre 20 des moyens de polarisation configurés pour, dans une première configuration, appliquer une polarisation sur la jonction correspondant à un état passant de cette jonction, et des moyens de comparaison couplés à ladite jonction et configurés pour comparer un courant traversant ladite 25 jonction avec une valeur seuil et pour générer un signal de contrôle ayant une première valeur correspondant à une détection d'un non amincissement du substrat si la valeur dudit courant est supérieure à la valeur seuil, et ayant une deuxième valeur correspondant à une détection d'un 30 amincissement du substrat si la valeur du courant est inférieure à la valeur seuil. Ainsi, l'utilisation de la jonction PN formée par le caisson et le reste du substrat permet la réalisation d'un dispositif de détection par des moyens simples. 3 Selon un mode de réalisation, les moyens de comparaison sont activés dans la première configuration et le dispositif de détection possède une deuxième configuration dans laquelle les moyens de comparaison sont désactivés, et le circuit intégré comprend en outre 5 des moyens de commande configurés pour placer initialement le dispositif de détection dans sa première configuration et pour faire passer le dispositif de sa première configuration à sa deuxième configuration après une détection d'un non amincissement du substrat. La région d'isolation peut comporter 10 une tranchée isolante délimitant les bords du premier caisson et s'étendant dans le substrat depuis une face avant du substrat jusqu'à une distance du fond du premier caisson, une tranchée d'isolation additionnelle s'étendant au 15 travers de la tranchée isolante, depuis la face avant du substrat au moins jusqu'à la jonction PN de façon à assurer une continuité d'isolation électrique entre la tranchée isolante et le fond du premier caisson. Le circuit intégré peut en outre comporter un deuxième caisson 20 semi-conducteur réalisé à côté du premier caisson semi-conducteur, une première zone de contact étant réalisée dans le premier caisson au niveau de la face avant, et une deuxième zone de contact étant réalisée dans le deuxième caisson au niveau de la face avant, les moyens de polarisation étant configurés pour appliquer une polarisation sur la 25 jonction en appliquant une différence de potentiel entre la première zone de contact et la deuxième zone de contact. Ainsi, chaque caisson permet une prise de contact simple afin de polariser la jonction PN. En outre, le premier caisson et le deuxième caisson peuvent 30 présenter chacun une surface d'environ 0,25 micromètres carrés au niveau de la face avant, et le deuxième caisson est séparé d'au moins 0,8 micromètre des autres caissons du circuit intégré. Ainsi, la polarisation de chacun des caissons ne perturbe pas le fonctionnement des autres composants du circuit intégré. 4 Selon un mode de réalisation, le substrat a un premier type de conductivité, le premier caisson est d'un deuxième type de conductivité, le deuxième caisson est du premier type de conductivité et est électriquement couplé au reste du substrat, et la jonction PN 5 comporte la jonction entre le premier caisson et le reste du substrat. Selon un mode de réalisation, le substrat a un premier type de conductivité, le premier caisson est du premier type de conductivité, le deuxième caisson est du deuxième type de conductivité, le circuit comportant en outre une couche semi-conductrice enterrée du 10 deuxième type de conductivité réalisée sous le premier caisson semi- conducteur et sous le deuxième caisson semi-conducteur, la jonction PN comportant la jonction entre le premier caisson et la couche semiconductrice enterrée. Selon un autre aspect, il est proposé un système comprenant un 15 circuit intégré tel que décrit précédemment, le système pouvant être une carte à puce. D'autres avantages et caractéristiques de l' invention apparaîtront à l'examen de la description détaillée de modes de mise en oeuvre et de réalisation de l'invention, nullement limitatifs, et des 20 dessins annexés sur lesquels - les figures 1 à 5 illustrent des modes de mise en oeuvre et de réalisation de l'invention. Sur la figure 1, dont la figure 2 est une vue en coupe selon la ligne de coupe II-II, la référence CI désigne un circuit intégré ayant un 25 substrat semi-conducteur S d'un premier type de conductivité, par exemple ici un substrat d'une conductivité de type P. Le substrat comporte par exemple une pluralité de caissons semi-conducteur C dont certains au moins comprennent des composants, par exemple des transistors, pouvant former des cellules 30 mémoires et des circuits de chiffrement. Afin de protéger les données mémorisées dans les cellules mémoires, le circuit intégré comprend plusieurs dispositifs de détection d'un amincissement du substrat par sa face arrière Fr, dont 5 un seul dispositif est représenté sur la figure 1 à des fins de simplification. Le dispositif DIS a une première configuration dans laquelle il est configuré pour réaliser une détection d'un éventuel amincissement 5 du substrat S par sa face arrière Fr, et une deuxième configuration dans laquelle il ne réalise pas de détection, et est donc désactivé. Le dispositif DIS comporte un premier caisson semi-conducteur Cl d'un deuxième type de conductivité, ici une conductivité de type N, et un deuxième caisson semi-conducteur C2 du premier type de 10 conductivité, ici P, tous les deux dépourvus de composants. Le premier caisson Cl et le deuxième caisson C2 sont délimités par une tranchée isolante 1, par exemple du type tranchée peu profonde (STI : « Shallow Trench Isolation », en langue anglaise) qui délimite les bords des deux caissons selon une forme rectangulaire, et 15 qui s'étend depuis la face avant Fv du substrat jusqu'à une profondeur inférieure à la profondeur du premier caisson Cl. Le premier caisson Cl est en outre isolé du reste du substrat S par la jonction PN J qu'il forme avec le reste du substrat, et qui délimite ici le fond du premier caisson Cl, et par une région isolante 20 comprenant la tranchée isolante 1 et une tranchée d'isolation additionnelle 2 réalisée en périphérie du premier caisson Cl. La tranchée d'isolation additionnelle 2 s'étend au travers de la tranchée isolante 1, depuis la face avant du substrat jusqu'à dépasser la jonction PN J, de façon à assurer une continuité d'isolation électrique entre la 25 tranchée isolante 1 et la jonction PN J. Ainsi, la tranchée d'isolation additionnelle 2 et la tranchée isolante 1 délimitent et isolent les bords du premier caisson Cl, et permettent d'éviter la formation d'une jonction PN sur les bords du premier caisson Cl. 30 Dans ce premier mode de réalisation, le fond du deuxième caisson C2 est ouvert sur le reste du substrat S, et est donc électriquement couplé à celui-ci. 6 La tranchée d'isolation additionnelle 2 comporte ici une paroi isolante 21, par exemple en oxyde de silicium, et est remplie d'un matériau semi-conducteur 20, par exemple ici du polysilicium. La tranchée d'isolation additionnelle 2 a donc ici l'aspect 5 d'une électrode verticale isolée, et bien qu'elle ne soit pas utilisée en tant que telle, la réalisation de cette électrode est particulièrement avantageuse du point de vue du procédé de fabrication. En effet, le circuit intégré CI comportant des cellules mémoires, des électrodes verticales isolées utilisées en tant que telles 10 sont réalisées dans le circuit intégré CI, par exemple dans l'un des caissons C, et permettent la sélection des cellules mémoires lors du fonctionnement normal du circuit intégré. Ainsi, réaliser la tranchée d'isolation additionnelle 2 selon le même procédé de fabrication que les électrodes verticales isolées 15 permet de s'affranchir de la mise en oeuvre d'une étape spécifique de fabrication, qui permettrait par exemple la réalisation de tranchées additionnelles d'aspect différent. Il serait par ailleurs possible de réaliser une région d'isolation comprenant seulement une tranchée d'isolation 2 s'étendant dans le 20 substrat, de façon à s'étendre au delà de la jonction PN. Cela étant, la réalisation d'une telle tranchée d'isolation nécessiterait des étapes de fabrication spécifiques. Le deuxième caisson C2 étant de conductivité de type P et ouvert sur le substrat S, il est électriquement couplé à la portion du 25 substrat située immédiatement sous le premier caisson Cl à l'intérieur de la tranchée d'isolation additionnelle 2. Une première zone de contact Zk est réalisée sur le premier caisson semi-conducteur classiquement par la réalisation d'une première zone fortement dopée 50 et d'une première zone siliciurée 30 51. La première zone de contact Zk permet la réalisation d'une prise de contact du premier caisson Cl, par exemple une première électrode en tungstène couplée à la partie d'interconnexion du circuit intégré CI. Une deuxième zone de contact Za est réalisée sur le deuxième caisson semi-conducteur C2 classiquement par la réalisation d'une 7 première zone fortement dopée 60 et d'une première zone siliciurée 61. La deuxième zone de contact Za permet la réalisation d'une prise de contact du deuxième caisson C2, par exemple une deuxième électrode en tungstène couplée à la partie d'interconnexion du circuit 5 intégré CI. Ainsi, le dispositif DIS comporte une diode D formée par la jonction J du premier caisson semi-conducteur Cl et de la portion du substrat S située sous le premier caisson Cl, couplée au deuxième caisson, et dont la cathode comprend la première zone de contact Zk et 10 l'anode comprend la deuxième zone de contact Za. Le dispositif DIS comporte en outre des moyens de polarisation MPL, par exemple ici un circuit couplé à une source de tension, couplé entre l'anode Za et la cathode Zk de la diode D, et configurés pour, dans la première configuration, polariser la diode D à une valeur 15 supérieure à sa tension de seuil. Ici, les moyens de polarisation MPL sont configurés pour, dans la première configuration, polariser l'anode Za à une tension positive, par exemple 1,2 volts, et pour connecter la cathode Zk à la masse. Des moyens de comparaison CMP, par exemple ici un 20 comparateur, sont couplés à la cathode Zk et sont configurés pour, dans la première configuration, mesurer le courant traversant la diode D, et pour comparer ce courant à une valeur seuil. Les moyens de comparaison CMP sont configurés pour générer un signal de contrôle ayant une première valeur si la valeur du courant 25 traversant la diode est supérieure à la valeur seuil, et ayant une deuxième valeur si la valeur du courant traversant la diode est inférieure à la valeur seuil. En cas d'amincissement du substrat par sa face arrière Fr, classiquement à l'aide d'un faisceau d'ions focalisés (FIB), 30 l'amincissement du substrat s'étend jusqu'à atteindre la partie inférieure de la tranchée d'isolation additionnelle 2. Ainsi, la connexion entre l'anode Za et la cathode Zk est rompue et le courant mesuré par les moyens de comparaison CMP chute, et devient donc inférieur à la valeur seuil. 8 Le circuit intégré CI comporte une unité de contrôle (non représentée) configurée notamment pour, à la réception du signal de contrôle ayant la deuxième valeur, sauvegarder les informations sécurisées mémorisées dans les cellules mémoires, et pour réinitialiser 5 ou couper le circuit intégré CI. A l'initialisation du circuit intégré CI, le dispositif DIS est dans sa première configuration, et si aucun amincissement du substrat n'est détecté (en d'autres termes si un non amincissement du substrat est détecté), le dispositif DIS passe dans sa deuxième configuration, 10 dans laquelle il est désactivé, et n'agit plus comme moyen de détection. Le circuit intégré s'active alors selon son fonctionnement normal. A cet égard, le dispositif DIS comporte des moyens de commande MCM, par exemple ici un circuit logique, configurés pour 15 placer initialement le dispositif DIS dans sa première configuration et pour faire passer le dispositif DIS de sa première configuration à sa deuxième configuration après une détection d'un non amincissement du substrat en désactivant les moyens de polarisation MPL et les moyens de comparaison CMP. 20 Le circuit est donc ainsi protégé contre les attaques comprenant un amincissement du substrat par sa face arrière Fr. La figure 3, dont la figure 4 est une vue en coupe selon la ligne de coupe IV-IV, illustre une variante de réalisation dans laquelle le premier caisson a une conductivité de type P et le deuxième caisson a 25 une conductivité de type N. Le circuit intégré comporte une couche semi-conductrice enterrée 3, classiquement désignée par l'homme du métier sous le terme « NISO », de conductivité de type N et délimitant le fond du premier caisson Cl et le fond du deuxième caisson C2. La couche semi-conductrice enterrée 3, est plus fortement 30 dopée que le deuxième caisson semi-conducteur C2. Dans ce mode de réalisation, la tranchée d'isolation additionnelle s'étend au travers de la tranchée isolante 1 depuis la face avant du substrat jusqu'à la couche semi conductrice enterrée 3, de 9 façon à assurer une continuité d'isolation entre la tranchée isolante 1 et le fond du premier caisson Cl. La jonction PN J comporte ici la jonction entre le premier caisson Cl et la couche semi-conductrice enterrée 3. 5 Ainsi, dans ce mode de réalisation, il n'est plus nécessaire de réaliser une tranchée d'isolation additionnelle qui s'étend au delà de la jonction PN J, ce qui permet avantageusement de s'affranchir de certaines étapes du procédé de fabrication. Il convient de noter que la surface de la face arrière Fr du 10 substrat qui est amincie lors d'une attaque à l'aide d'un faisceau d'ions focalisé est de l'ordre de vingt-cinq micromètres carrés. Ainsi, afin que le circuit soit protégé quel que soit l'emplacement de l'amincissement sur la face arrière Fr, le circuit intégré CI décrit précédemment en lien avec les figures 1 à 4 comporte au moins un 15 dispositif DIS par surface de vingt-cinq micromètres carrés. Le circuit intégré décrit précédemment en lien avec les figures 1 à 4 peut être incorporé dans tout type de système, notamment dans une carte à puce CP, REVENDICATIONS1. Procédé de détection d'un amincissement éventuel d'un substrat semi-conducteur (S) d'un circuit intégré (CI) depuis sa face arrière (Fr), le substrat (S) comprenant un premier caisson semiconducteur (Cl) isolé du reste du substrat (S) par au moins une jonction PN (J) délimitant le fond du premier caisson (C1), le procédé comprenant : - une polarisation de la jonction (J) correspondant à un état passant jonction (J), - une comparaison d'un courant circulant au travers de la jonction (J) avec une valeur seuil et - une génération d'un signal de contrôle ayant une première valeur correspondant à une détection d'un non amincissement du substrat si la valeur dudit courant est supérieure à la valeur seuil, et ayant une deuxième valeur correspondant à une détection d'un amincissement du substrat si la valeur du courant est inférieure à la valeur seuil. 2. Procédé selon la revendication 1, comprenant en outre après une détection d'un non amincissement du substrat, une désactivation de la polarisation et de la comparaison de la valeur dudit courant à ladite valeur seuil. 3. Circuit intégré, comprenant un substrat semi-conducteur (S) ayant une face arrière (Fr), et un dispositif (DIS) de détection d'un amincissement du substrat par sa face arrière (Fr) comportant un premier caisson semi-conducteur (Cl) électriquement isolé du reste du substrat (S) par une jonction PN (J) délimitant le fond du premier caisson (Cl), et par une région d'isolation, le dispositif (DIS) comportant en outre des moyens de polarisation (MPL) configurés pour, dans une première configuration, appliquer une polarisation sur la jonction (J) correspondant à un état passant de cette jonction, et 11 des moyens de comparaison (CMP) couplés à ladite jonction (J) et configurés pour comparer un courant traversant ladite jonction (J) avec une valeur seuil et pour générer un signal de contrôle ayant une première valeur correspondant à une 5 détection d'un non amincissement du substrat si la valeur dudit courant est supérieure à la valeur seuil, et ayant une deuxième valeur correspondant à une détection d'un amincissement du substrat si la valeur du courant est inférieure à la valeur seuil. 10 4. Circuit intégré selon la revendication 3, dans lequel les moyens de comparaison (CMP) sont activés dans la première configuration et le dispositif de détection (DIS) possède une deuxième configuration dans laquelle les moyens de comparaison (CMP) sont désactivés, et le circuit intégré comprend en outre des moyens de 15 commande (MCM) configurés pour placer initialement le dispositif de détection (DIS) dans sa première configuration et pour faire passer le dispositif (DIS) de sa première configuration à sa deuxième configuration après une détection d'un non amincissement du substrat. 5. Circuit intégré selon la revendication 3 ou 4, dans lequel la 20 région d'isolation comporte - une tranchée isolante (1) délimitant les bords du premier caisson (Cl) et s'étendant dans le substrat (S) depuis une face avant (Fv) du substrat jusqu'à une distance du fond du premier caisson, 25 une tranchée d'isolation additionnelle (2) s'étendant au travers de la tranchée isolante (1), depuis la face avant du substrat au moins jusqu'à la jonction PN (J) de façon à assurer une continuité d'isolation électrique entre la tranchée isolante (1) et le fond du premier caisson. 30 6. Circuit intégré selon l'une quelconque des revendications 3 à 5, comportant en outre un deuxième caisson semi-conducteur (C2) réalisé à côté du premier caisson semi-conducteur (Cl), une première zone de contact étant réalisée dans le premier caisson (Cl) au niveau de la face avant (Fv), et une deuxième zone de contact étant réalisée 12 dans le deuxième caisson (C2) au niveau de la face avant (Fv), les moyens de polarisation (MPL) étant configurés pour appliquer une polarisation sur la jonction (J) en appliquant une différence de potentiel entre la première zone de contact et la deuxième zone de 5 contact. 7. Circuit intégré selon la revendication 6, dans lequel le premier caisson (Cl) et le deuxième caisson (C2) présentent chacun une surface d'environ 0,25 micromètres carrés au niveau de la face avant (Fv), et le deuxième caisson est séparé d'au moins 0,8 10 micromètre des autres caissons du circuit intégré. 8. Circuit intégré selon la revendication 6 ou 7, dans lequel le substrat a un premier type de conductivité, le premier caisson (Cl) est d'un deuxième type de conductivité, le deuxième caisson (C2) est du premier type de conductivité et est électriquement couplé au reste du 15 substrat, et la jonction PN (J) comporte la jonction entre le premier caisson (Cl) et le reste du substrat (S). 9. Circuit intégré selon l'une quelconque des revendications 5 ou 6, dans lequel le substrat a un premier type de conductivité, le premier caisson (Cl) est du premier type de conductivité, le deuxième 20 caisson (C2) est du deuxième type de conductivité, le circuit comportant en outre une couche semi-conductrice enterrée (3) du deuxième type de conductivité réalisée sous le premier caisson semiconducteur (Cl) et sous le deuxième caisson semi-conducteur (C2), la jonction PN (J) comportant la jonction entre le premier caisson (Cl) et 25 la couche semi-conductrice enterrée (3). 10. Système comprenant un circuit intégré selon l'une quelconque de revendications 3 à 9. 11. Système selon la revendication 10, le système étant une carte à puce. 30