FR 3066033 A1 20181109 FR 1753971 A 20170505 1 Dispositif d'Ã©tage tampon, en particulier apte Ã Ãªtre connectÃ© sur un bus du type interface de pÃ©riphÃ©rique sÃ©rie Des modes de rÃ©alisation de l'invention concernent les dispositifs d'Ã©tage tampon de sortie, notamment ceux couplÃ©s en sortie d'un autre composant, par exemple une mÃ©moire non volatile, communÃ©ment dÃ©signÃ©s par l'homme du mÃ©tier sous le vocable anglosaxon Â« output buffer Â». De tels dispositifs d'Ã©tage tampon de sortie sont par exemple connectÃ©s sur un bus du type interface de pÃ©riphÃ©rique sÃ©rie (SPI pour Â« Serial Peripheral Interface Â»). Deux principales caractÃ©ristiques des Ã©tages tampons de sortie synchrones habituels sont le temps de commutation (c'est-Ã -dire le temps nÃ©cessaire aux circuits logiques du tampon pour transmettre en sortie une donnÃ©e prÃ©sente en entrÃ©e, au moment d'un front d'horloge) et la quantitÃ© de courant fournie en sortie, Ã rÃ©partir en entrÃ©e des circuits qui y sont connectÃ©s (le nombre de circuits, connectÃ©s Ã elle, qu'une sortie peut supporter Ã©tant usuellement dÃ©signÃ©e par le terme anglais Â« fan out Â»). Il est prÃ©fÃ©rable que le temps de commutation soit le plus court possible, et que le Â« fan out Â» soit Ã©levÃ©, notamment dans les systÃ¨mes Ã logique Â« transistor-transistor Â» (TTL), ou les systÃ¨mes de transistors NMOS/PMOS. Ces deux grandeurs sont liÃ©es, et rÃ©duire l'impÃ©dance de sortie du tampon augmente le Â« fan out Â» et diminue le temps d'accÃ¨s. Les systÃ¨mes actuels rÃ©alisÃ©s en technologie CMOS requiÃ¨rent en revanche un courant d'entrÃ©e nul, et les frÃ©quences de communications, notamment sur un bus SPI, sont de plus en plus Ã©levÃ©s. Ainsi le temps de commutation est devenu primordial dans systÃ¨mes CMOS modernes. La figure 1 reprÃ©sente un exemple de tampon de sortie, dans lequel un montage inverseur comportant une paire de transistor MOS permet d'appliquer sur un noeud de sortie SD un signal de niveau Â« haut Â» ou de niveau Â« bas Â». Un transistor NMOS abaisseur (Â« pull down Â») MN est connectÃ© entre une source de tension de rÃ©fÃ©rence 3066033 2 VSS et la borne de sortie SD, et un transistor Ã©lÃ©vateur (Â« pull up Â») MP est connectÃ© entre une source de tension d'alimentation VDD et la borne de sortie SD. Les transistors abaisseurs MN et Ã©lÃ©vateurs MP sont 5 commandÃ©s par un circuit logique de commande CTLGO les plaÃ§ant dans des Ã©tats passant ou bloquÃ©, en fonction d'un signal d'activation (ON, /ON) et d'un signal reprÃ©sentatif de la donnÃ©e Ã communiquer. Par ailleurs, le circuit logique de commande CTLGO est configurÃ© pour minimiser l'apparition de courts-circuits entre la 10 source de tension de rÃ©fÃ©rence haute VDD et la source de tension de rÃ©fÃ©rence basse VSS. Ce type de court-circuit (Â« crossover conduction Â») apparait lorsqu'un inverseur change d'Ã©tat, lors d'un instant de collision, au cours duquel les deux transistors sont passants en mÃªme temps. Cela produit une consommation fugace d'un courant 15 trÃ¨s Ã©levÃ©. Par consÃ©quent le circuit logique de commande CTLGO est configurÃ© pour minimiser ce courant de court-circuit en empÃªchant un transistor de passer Ã l'Ã©tat passant avant que l'autre ne soit passÃ© Ã l'Ã©tat bloquÃ©. 20 Le circuit logique de commande CTLGO comporte des portes logiques Ã trois entrÃ©es, commandant respectivement le transistor Ã©lÃ©vateur MP ou le transistor abaisseur MN. Les portes logiques reÃ§oivent la valeur logique de la donnÃ©e Ã transmettre /data0, un signal d'activation ON, /ON, et le signal prÃ©sent sur la grille de l'autre 25 transistor MN, MP. Un inverseur de commande permet d'appliquer la tension de commande Ã une valeur correspondant Ã chaque transistor MN, MP, Ã partir des signaux logiques sortant desdites portes logiques. Ce montage dit anticollision permet, lors d'une commutation, 30 d'attendre qu'un transistor soit bloquÃ© avant de rendre passant l'autre transistor. D'autre part, les transistors abaisseur MN et Ã©lÃ©vateur MP sont dimensionnÃ©es de faÃ§on Ã ce que leurs impÃ©dances Ã l'Ã©tat passant soient suffisamment basses pour convenir Ã des exigences de temps 3066033 3 d'accÃ¨s aux donnÃ©es, pour une valeur capacitive donnÃ©e sur la borne de sortie de donnÃ©es SD (par exemple de quelques dizaines de pico Farads). Les donnÃ©es reÃ§ues par le tampon proviennent d'une bascule D 5 (DFF) dÃ©clenchÃ©e sur front d'un signal d'horloge CLK. Ainsi, la durÃ©e de commutation d'un tel Ã©tage tampon comprend le temps de propagation dans la bascule DFF, le temps de propagation dans les portes logiques du circuit logique de commande CTLGO, le retard du montage anticollision ainsi qu'un retard R*C 10 provenant de la capacitÃ© C sur la borne de sortie SD (R Ã©tant la rÃ©sistance Ã l'Ã©tat passant des transistors MN et MP). A partir d'un front d'horloge, le temps de propagation dans la bascule D comporte (en termes de Â« couche logique Â», reprÃ©sentative d'un retard Ã©lÃ©mentaire) deux couches logiques pour la gÃ©nÃ©ration du 15 signal d'horloge, et deux couches logiques pour la propagation du signal de donnÃ©es. Le circuit logique de commande CTLGO, avec montage anticollision, introduit un retard de deux couches logiques pour la commande d'un transistor Ã l'Ã©tat bloquÃ©, puis de deux couches 20 logiques pour la commande de l'autre transistor Ã l'Ã©tat passant. Cela fait un retard total de huit couches logiques. Dans les dispositifs tampon habituels, une augmentation de la vitesse de commutations est obtenue en dÃ©sactivant ou en retirant les montages anticollisions, et cela produit des courants de court-circuit 25 importants. Par ailleurs, l'optimisation de la vitesse de commutation requiert une commutation trÃ¨s rapide des transistors de l'Ã©tage tampon, d'un Ã©tat bloquÃ© Ã un Ã©tat passant. Cela nÃ©cessite de rÃ©aliser de plus gros transistors, qui prÃ©sentent une impÃ©dance Ã l'Ã©tat passant plus 30 faible, et gÃ©nÃ¨rent des courants de courts-circuits d'autant plus importants. Par consÃ©quent, actuellement un compromis doit Ãªtre choisi entre la vitesse de commutation et la consommation provenant des 3066033 4 courts-circuits de collision, et amÃ©liorer l'une de ces caractÃ©ristiques dÃ©tÃ©riore l'autre. Or, dans les technologies actuelles, la vitesse de commutation et les Ã©conomies d'Ã©nergie sont primordiales et il est souhaitable de 5 les augmenter conjointement. A cet Ã©gard, il est proposÃ© selon un aspect un dispositif d'Ã©tage tampon, comportant une entrÃ©e de donnÃ©es pour recevoir un signal de donnÃ©es, une entrÃ©e d'horloge pour recevoir un signal d'horloge, une sortie de donnÃ©es et des moyens de traitement couplÃ©s Ã l'entrÃ©e de 10 donnÃ©es, Ã l'entrÃ©e d'horloge et Ã la sortie de donnÃ©es et configurÃ©s pour dÃ©livrer sur la sortie les donnÃ©es dudit signal de donnÃ©es de maniÃ¨re synchrone avec des cycles d'horloges du signal d'horloge. Selon une caractÃ©ristique gÃ©nÃ©rale de ce dispositif, les moyens de traitement comportent un premier module tampon configurÃ© pour 15 dÃ©livrer sur la sortie de donnÃ©es chaque donnÃ©e de maniÃ¨re synchrone avec un premier front du signal d'horloge et pendant une premiÃ¨re moitiÃ© de cycle d'horloge, et un deuxiÃ¨me module tampon configurÃ© pour maintenir ladite donnÃ©e sur la sortie de donnÃ©es pendant la deuxiÃ¨me moitiÃ© du cycle d'horloge. 20 Ainsi, le premier module tampon est en charge d'une phase dynamique de la transmission de donnÃ©e, commenÃ§ant Ã un premier front d'horloge traduisant d'une potentielle transition de la valeur logique de la donnÃ©e. A l'issue d'une premiÃ¨re moitiÃ© d'un cycle d'horloge, dans l'exemple du protocole SPI, le circuit rÃ©cepteur Ã 25 normalement chargÃ© la donnÃ©e communiquÃ©e sur le bus SPI. Ce premier module tampon peut par exemple Ãªtre configurÃ© pour avoir un temps de commutation trÃ¨s rapide. Le deuxiÃ¨me module tampon est quant Ã lui utilisÃ© pour dÃ©livrer une donnÃ©e lors d'une deuxiÃ¨me moitiÃ© du cycle d'horloge en 30 cours, au cours d'une phase dite statique, ne comportant pas de transition de la donnÃ©e prÃ©cÃ©dente. Ce deuxiÃ¨me module tampon peut par exemple Ãªtre configurÃ© pour optimiser la consommation de courant en phase statique. 3066033 5 Selon un mode de rÃ©alisation, le premier module tampon est configurÃ© pour, en cas de dÃ©livrance conjointe sur la sortie de donnÃ©es d'une premiÃ¨re donnÃ©e par le premier module tampon et d'une deuxiÃ¨me donnÃ©e par le deuxiÃ¨me module tampon, imposer la premiÃ¨re 5 donnÃ©e sur la sortie de donnÃ©es. Ainsi, en cas de collision lors d'une transition de la donnÃ©e Ã transmettre sur la sortie, c'est la nouvelle donnÃ©e qui est communiquÃ©e sur la sortie de donnÃ©es du dispositif, permettant ainsi d'augmenter la vitesse de commutation du dispositif d'Ã©tage tampon, en Ã©vitant une 10 incertitude de la donnÃ©e en sortie pendant le temps de la collision. Selon un mode de rÃ©alisation, le premier module tampon comporte un premier transistor Ã©lÃ©vateur et un premier transistor abaisseur ayant chacun une impÃ©dance Ã l'Ã©tat passant infÃ©rieure Ã une rÃ©fÃ©rence basse, et le deuxiÃ¨me module tampon comporte un deuxiÃ¨me 15 transistor Ã©lÃ©vateur et un deuxiÃ¨me transistor abaisseur ayant chacun une impÃ©dance Ã l'Ã©tat passant supÃ©rieure Ã une rÃ©fÃ©rence haute. Ainsi le premier module tampon prÃ©sente un temps de commutation trÃ¨s rapide et prend le dessus sur le deuxiÃ¨me module tampon en cas de collision, le deuxiÃ¨me module tampon Ã©coule un 20 courant relativement faible en cas de collision, et permet de rÃ©pondre Ã des contraintes de valeurs minimale du niveau haut de la tension de sortie, et de valeur maximale du niveau bas de la tension de sortie. Par exemple, la rÃ©fÃ©rence basse peut Ãªtre fixÃ©e Ã 40 ohms et la rÃ©fÃ©rence haute peut Ãªtre fixÃ©e Ã 1000 ohms. 25 Selon un mode de rÃ©alisation, chacun desdits premier et deuxiÃ¨me transistors Ã©lÃ©vateurs a sa source couplÃ©e Ã une source de tension de rÃ©fÃ©rence de niveau haut et a son drain couplÃ© Ã la sortie de donnÃ©es, et chacun desdits premier et deuxiÃ¨me transistors abaisseurs a sa source couplÃ©e Ã une source de tension de rÃ©fÃ©rence de niveau bas, 30 et a son drain couplÃ© Ã la sortie de donnÃ©es. Selon un mode de rÃ©alisation, les moyens de traitement comportent un gÃ©nÃ©rateur de signaux dÃ©clencheurs couplÃ© Ã l'entrÃ©e d'horloge et configurÃ© pour gÃ©nÃ©rer des premier et deuxiÃ¨me signaux dÃ©clencheurs de module tampon dÃ©clenchant la dÃ©livrance de chaque 3066033 6 donnÃ©e par respectivement le premier module tampon et le deuxiÃ¨me module tampon. Le gÃ©nÃ©rateur de signaux dÃ©clencheurs peut Ãªtre configurÃ© pour, lors d'un premier front du signal d'horloge, commander la 5 dÃ©livrance d'une premiÃ¨re donnÃ©e par le premier module tampon puis commander un arrÃªt de la dÃ©livrance d'une deuxiÃ¨me donnÃ©e par le deuxiÃ¨me module tampon. Le gÃ©nÃ©rateur de signaux dÃ©clencheurs peut Ãªtre configurÃ© pour, lors d'un deuxiÃ¨me front du signal d'horloge, commander la 10 dÃ©livrance d'une premiÃ¨re donnÃ©e par le deuxiÃ¨me module tampon puis commander un arrÃªt de la dÃ©livrance de la premiÃ¨re donnÃ©e par le premier module tampon. Selon un mode de rÃ©alisation, les moyens de traitement comportent une premiÃ¨re bascule et une deuxiÃ¨me bascule destinÃ©es Ã 15 communiquer chaque donnÃ©e du signal de donnÃ©e respectivement au premier module tampon et au deuxiÃ¨me module tampon, le gÃ©nÃ©rateur de signaux dÃ©clencheurs Ã©tant configurÃ© pour gÃ©nÃ©rer des signaux d'horloges commandant respectivement lesdites bascules de faÃ§on Ã charger par anticipation lesdites bascules avec chaque donnÃ©e, avant 20 les dÃ©clenchements respectifs des dÃ©livrances de chaque donnÃ©e par les modules tampons. Le gÃ©nÃ©rateur de signaux dÃ©clencheurs est avantageusement configurÃ© pour commander la premiÃ¨re bascule dans un Ã©tat stable pendant un niveau bas du signal d'horloge maitre et dans un Ã©tat apte Ã 25 charger une donnÃ©e pendant un niveau haut du signal d'horloge, et pour commander la deuxiÃ¨me bascule dans un Ã©tat apte Ã charger une donnÃ©e pendant un niveau bas du signal d'horloge et dans un Ã©tat stable pendant un niveau haut du signal d'horloge. Par exemple la sortie de donnÃ©es peut Ãªtre destinÃ©e Ã Ãªtre 30 connectÃ©e sur un bus du type interface de pÃ©riphÃ©rique sÃ©rie. Le dispositif est par ailleurs avantageusement rÃ©alisÃ© de faÃ§on intÃ©grÃ©e au sein d'un circuit intÃ©grÃ©. Il est Ã©galement proposÃ© un systÃ¨me comportant une mÃ©moire non-volatile du type Ã©lectriquement effaÃ§able et programmable, 3066033 7 comportant un plan-mÃ©moire et apte Ã rÃ©aliser une opÃ©ration de lecture dans le plan-mÃ©moire, et un dispositif d'Ã©tage tampon tel que dÃ©fini ci-avant dans lequel ledit signal de donnÃ©e reÃ§u par ledit dispositif d'Ã©tage tampon est issu d'une opÃ©ration de lecture dans ledit plan- 5 mÃ©moire. Un appareil Ã©lectronique, tel qu'un tÃ©lÃ©phone portable ou une prothÃ¨se auditive, peut avantageusement comporter un tel systÃ¨me. D' autres avantages et caractÃ©ristiques de l' invention apparaÃ®tront Ã l'examen de la description dÃ©taillÃ©e de modes de 10 rÃ©alisation et de mise en oeuvre, nullement limitatifs, et des dessins annexÃ©s sur lesquels : - la figure 1 reprÃ©sente schÃ©matiquement un tampon de sortie habituel ; - les figures 2 Ã 7 reprÃ©sentent schÃ©matiquement des exemples 15 de modes de rÃ©alisation et de mise en oeuvre de l'invention. La figure 2 reprÃ©sente un exemple de dispositif d'Ã©tage tampon DIS, comportant une entrÃ©e de donnÃ©es ED, une entrÃ©e d'horloge ECL, une sortie de donnÃ©es SD. Des moyens de traitement MTR sont couplÃ©s auxdites entrÃ©es 20 ED, ECL, et Ã la sortie SD, et comportent un gÃ©nÃ©rateur de signaux dÃ©clencheurs LZGEN, une premiÃ¨re bascule ACDFF et un premier module tampon ACBUF, ainsi qu'une deuxiÃ¨me bascule DCDFF et un deuxiÃ¨me module tampon DCBUF. Un signal de donnÃ©es DAT, par exemple issues d'une lecture 25 d'un plan-mÃ©moire d'une mÃ©moire de type EEPROM, est transmis sur l'entrÃ©e de donnÃ©es ED, et un signal d'horloge CLK est transmis sur l'entrÃ©e d'horloge ECL. Le signal d'horloge CLK provient par exemple d'un dispositif maÃ®tre sur un bus SPI, et est un signal oscillant en Ã©chelons, de faÃ§on 30 classique et connue. Les niveaux haut et bas du signal d'horloge sont appelÃ©s polaritÃ©s et la pÃ©riode du signal d'horloge est appelÃ©e cycle d'horloge. Une transition d'une polaritÃ© basse vers une polaritÃ© haute (et inversement) est appelÃ©e front montant (et respectivement front descendant). 3066033 8 Le gÃ©nÃ©rateur de signaux dÃ©clencheurs LZGEN est configurÃ© pour gÃ©nÃ©rer, Ã partir du signal d'horloge CLK, un premier signal d'horloge CLKAC en phase avec le signal CLK, un deuxiÃ¨me signal d'horloge CLKDC en opposition de phase avec le signal CLK et des 5 signaux dÃ©clencheurs LZ AC, LZ DC destinÃ©s Ã commander les modules tampons ACBUF, DCBUF. Les signaux dÃ©clencheurs LZ AC, LZ DC commandent une activation conditionnelle et pÃ©riodique des modules tampon en fonction de la polaritÃ© du signal d'horloge. Les signaux dÃ©clencheurs 10 LZ AC, LZ DC sont gÃ©nÃ©rÃ©s de faÃ§on Ã Ãªtre en opposition de phase, avec cependant des superpositions lors des transitions du signal d'horloge CLK (c'est-Ã -dire les deux signaux Ã un niveau haut au mÃªme instant). Les bascules ACDFF, DCDFF sont dÃ©clenchÃ©es sur front d'un 15 signal d'horloge appliquÃ© sur une entrÃ©e Clk, et une donnÃ©e logique prÃ©sente sur une entrÃ©e Din est maintenue sur une sortie Data0, ainsi que la contraposÃ©e de cette donnÃ©e sur une sortie /Data0, jusqu'Ã un prochain front du signal d'horloge. Les entrÃ©es Clk des bascules ACDFF, DCDFF reÃ§oivent 20 respectivement les signaux d'horloges CLKAC, CLKDC gÃ©nÃ©rÃ©s par le gÃ©nÃ©rateur de signaux dÃ©clencheurs CLKGEN, et les entrÃ©e Din reÃ§oivent le signal de donnÃ©es DAT Ã transmettre sur la sortie de donnÃ©es SD du dispositif d'Ã©tage tampon DIS. Les modules tampons ACBUF, DCBUF reÃ§oivent sur une entrÃ©e 25 /Data le signal transmis par les sorties /DataÂ° des bascules respectives ACDFF, DCDFF, sur une entrÃ©e Lz2 les signaux dÃ©clencheurs respectifs LZ AC, LZ DC, ainsi que des signaux d'activation ON, /ON sur des entrÃ©es Lz 1, /Lzl. Chaque modules tampons ACBUF, DCBUF comporte une sortie Out toutes deux reliÃ©es Ã la sortie de donnÃ©es SD. 30 Les signaux dÃ©clencheurs LZ AC, LZ DC lorsqu'ils sont Ã un niveau haut activent les modules tampons de sortie respectifs ACBUF et DCBUF, qui dÃ©livrent en sortie Out la valeur contraposÃ©e du signal logique prÃ©sent sur leurs entrÃ©es /Data. 3066033 9 Le gÃ©nÃ©rateur de signaux dÃ©clencheurs est configurÃ© pour gÃ©nÃ©rer les signaux dÃ©clencheurs LZ AC, LZ DC de faÃ§on Ã ce que le premier module tampon ACBUF dÃ©livre sur la sortie de donnÃ©es SD chaque donnÃ©e DAT de maniÃ¨re synchrone avec un premier front du 5 signal d'horloge CLK et pendant une premiÃ¨re moitiÃ© de cycle d'horloge, et de faÃ§on Ã ce que le deuxiÃ¨me module tampon DCBUF maintienne ladite donnÃ©e DAT sur la sortie de donnÃ©es SD pendant la deuxiÃ¨me moitiÃ© du cycle d'horloge. La figure 3 reprÃ©sente un exemple de mode de rÃ©alisation du 10 gÃ©nÃ©rateur de signaux dÃ©clencheurs LZGEN. Dans cet exemple, le gÃ©nÃ©rateur de signaux dÃ©clencheurs LZGEN prÃ©sente une structure de verrou RS, comportant deux portes NON-ET NE3 1 et NE3 2, la sortie de chacune Ã©tant rebouclÃ©e sur une entrÃ©e de l'autre. 15 L'autre entrÃ©e de la premiÃ¨re porte NON-ET NE3 1 est reliÃ©e Ã l'entrÃ©e d'horloge ECL et reÃ§oit le signal d'horloge CLK. L'autre entrÃ©e de la deuxiÃ¨me porte NON-ET NE3 2 reÃ§oit quant Ã elle le signal inversÃ© du signal d'horloge CLK, via un inverseur 131. Ce signal inversÃ© est utilisÃ© comme signal d'horloge CLKDC. Le 20 signal CLKAC est obtenu par l'intermÃ©diaire d'un inverseur 132 inversant le signal CLKDC. La sortie de la premiÃ¨re porte NON-ET NE3 1 dÃ©livre le premier signal dÃ©clencheur LZ AC, et la sortie de la deuxiÃ¨me porte NON-ET NE3 2 dÃ©livre le deuxiÃ¨me signal dÃ©clencheur LZ DC. 25 De par sa conception en portes NON-ET, une transition d'un signal dÃ©clencheur LZ AC, LZ DC d'un niveau haut vers un niveau bas nÃ©cessite que l'autre signal dÃ©clencheur soit stabilisÃ© Ã un niveau haut, tandis qu'une transition d'un niveau bas vers un niveau haut peut se faire quelle que soit la valeur de l'autre signal. 30 Ainsi, Ã chaque front d'horloge du signal CLK, une superposition Ã l'Ã©tat haut des deux signaux LZ AC et LZ DC se produit, pendant un court instant de stabilisation des circuits logiques du gÃ©nÃ©rateur de signaux dÃ©clencheurs LZGEN. 3066033 10 En d'autres termes, lors d'un premier front du signal d'horloge, le gÃ©nÃ©rateur de signaux dÃ©clencheurs commande la dÃ©livrance d'une premiÃ¨re donnÃ©e par le premier module tampon ACBUF puis commande un arrÃªt de la dÃ©livrance d'une deuxiÃ¨me donnÃ©e (c'est-Ã - 5 dire la donnÃ©e prÃ©cÃ©dent la premiÃ¨re donnÃ©e) par le deuxiÃ¨me module tampon DCBUF. En outre, lors d'un deuxiÃ¨me front du signal d'horloge, le gÃ©nÃ©rateur de signaux dÃ©clencheurs commande la dÃ©livrance d'une premiÃ¨re donnÃ©e par le deuxiÃ¨me module tampon DCBUF puis 10 commande un arrÃªt de la dÃ©livrance de la premiÃ¨re donnÃ©e par le premier module tampon ACBUF. Ces superpositions des signaux dÃ©clencheurs LZ AC, LZ DC apparaÃ®tront plus en dÃ©tails ci-aprÃ¨s en relation avec la figure 6. La figure 4 reprÃ©sente un exemple de mode de rÃ©alisation des 15 bascules ACDFF, DCDFF. La premiÃ¨re bascule ACDFF et la deuxiÃ¨me bascule DCDFF prÃ©sentent une architecture identique et classique de bascule D. Chaque bascule ACDFF-DCDFF comporte deux portes du type ET-OU inverseur A0141, A0142 ayant chacune deux entrÃ©es ET et une 20 entrÃ©e non-OU. Les portes logiques complexes du type ET-OU inverseur prÃ©sentent l'avantage d'avoir une seule couche logique de dÃ©lai Ã la commutation. Les deux portes ET-OU inverseur A0141, A0142 reÃ§oivent sur 25 une premiÃ¨re entrÃ©e ET un signal d'horloge prÃ©sent sur une entrÃ©e d'horloge Clk de la bascule. Une deuxiÃ¨me entrÃ©e ET de chaque porte ET-OU inverseur A0141, A0142 reÃ§oit respectivement un signal de donnÃ©es prÃ©sent sur une entrÃ©e DIn de la bascule et ce signal de donnÃ©es inversÃ© par un 30 inverseur 146. La sortie /DataÂ° de la porte ET-OU inverseur A0141 est connectÃ©e Ã l'entrÃ©e non-OU de l'autre porte ET-OU inverseur A0142 et la sortie DataÂ° de cette autre porte ET-OU inverseur A0142 est connectÃ©e Ã l'entrÃ©e non-OU de la porte ET-OU inverseur A0141. 3066033 11 Ainsi, les deux sorties Data0, /DataÂ° dÃ©livrent respectivement le signal logique appliquÃ© sur l'entrÃ©e DIn et la contraposÃ©e de ce signal, en suivant ses transitions lorsque le signal d'horloge est Ã un niveau haut, et en maintenant le signal prÃ©cÃ©dent lorsque le signal 5 d'horloge est Ã un niveau bas. Dans le cadre du dispositif d'Ã©tage tampon DIS dÃ©crit ci-avant en relation avec la figure 2, le premier signal d'horloge CLKAC est fourni sur l'entrÃ©e Clk de la premiÃ¨re bascule ACDFF et le deuxiÃ¨me signal d'horloge CLKDC est fourni sur l'entrÃ©e Clk de la deuxiÃ¨me 10 bascule DCDFF, la donnÃ©e DAT est fournie sur les entrÃ©es DIn des deux bascules et les sorties /Data0, DataÂ° sont respectivement connectÃ©es aux entrÃ©es /Data, Data du premier et du deuxiÃ¨me module tampon ACBUF, DCBUF. La figure 5 reprÃ©sente un exemple de mode de rÃ©alisation de 15 l'un ou l'autre des premier module tampon ACBUF et deuxiÃ¨me module tampon DCBUF. Le premier module tampon ACBUF comporte un premier transistor Ã©lÃ©vateur ACMP, de type PMOS, dont la source est couplÃ©e Ã une source de tension de rÃ©fÃ©rence de niveau haut VDD et dont le 20 drain est couplÃ© Ã la sortie Out dudit module tampon, ainsi qu'un premier transistor abaisseur ACMN, de type NMOS, dont la source est couplÃ©e Ã une source de tension de rÃ©fÃ©rence de niveau bas VSS, et dont le drain est couplÃ© Ã la sortie Out dudit module tampon. La sortie Out du premier module tampon ACBUF est destinÃ©e Ã 25 Ãªtre couplÃ©e Ã la sortie de donnÃ©es SD du dispositif d'Ã©tage tampon DIS. Par ailleurs, le premier transistor Ã©lÃ©vateur ACMP et le premier transistor abaisseur ACMN ont chacun une impÃ©dance Ã l'Ã©tat passant infÃ©rieure Ã une rÃ©fÃ©rence basse, par exemple de 40 ohms. 30 En effet, dans l'exemple d'un circuit SPI, dans le cas oÃ¹ les donnÃ©es sont Ã©mises sur front descendant de signal d'horloge et verrouillÃ©es par un rÃ©cepteur sur front montant du signal d'horloge, une communication Ã 100 MHz nÃ©cessite que le signal de donnÃ©es ait atteint le niveau valide au plus tard 5ns aprÃ¨s le front descendant, sur 3066033 12 un bus ayant une valeur capacitive de 30 pF. En tenant compte des retards internes des circuits logiques, la durÃ©e maximale de transition des donnÃ©es est de l'ordre de 2 ns. Ceci correspond Ã une impÃ©dance maximale de l'ordre de 40 Ohms, pour les premiers transistors 5 Ã©lÃ©vateur ACMP et abaisseur ACMN Ã l'Ã©tat passant. Ainsi le premier module tampon ACBUF dÃ©livre sur sa sortie Out un signal Â« fort Â» et prÃ©sente un temps de commutation trÃ¨s rapide. Le deuxiÃ¨me module tampon DCBUF comporte un deuxiÃ¨me transistor Ã©lÃ©vateur DCMP, de type PMOS, dont la source est couplÃ©e 10 Ã une source de tension de rÃ©fÃ©rence de niveau haut VDD et dont le drain est couplÃ© Ã la sortie Out dudit module tampon, et un deuxiÃ¨me transistor abaisseur DCMN, de type NMOS, dont la source est couplÃ©e Ã une source de tension de rÃ©fÃ©rence de niveau bas VSS, et dont le drain est couplÃ© Ã la sortie Out dudit module tampon. 15 La sortie Out du deuxiÃ¨me module tampon DCBUF est Ã©galement destinÃ©e Ã Ãªtre couplÃ©e Ã la sortie de donnÃ©es SD du dispositif d'Ã©tage tampon DIS. Par ailleurs, le deuxiÃ¨me transistor Ã©lÃ©vateur DCMP et le deuxiÃ¨me transistor abaisseur DCMN ont chacun une impÃ©dance Ã 20 l'Ã©tat passant supÃ©rieure Ã une rÃ©fÃ©rence haute, par exemple de 1000 ohms. En effet, une contrainte typique est une valeur minimale de niveau haut Ã Vdd-0,2 V et une valeur maximale de niveau bas Ã Vss+0,2 V pour une charge de 100 [tA (avec Vdd la valeur de la 25 tension de rÃ©fÃ©rence de niveau haut, et Vss la valeur de la tension de rÃ©fÃ©rence de niveau bas). Cela donne une impÃ©dance maximale d'environ 2000 Ohms pour les deuxiÃ¨mes transistors Ã©lÃ©vateur DCMP et abaisseur DCMN, Ã l'Ã©tat passant. Il est donc possible de dimensionner les deuxiÃ¨mes transistors 30 afin qu'ils aient une impÃ©dance Ã l'Ã©tat passant la plus haute possible et infÃ©rieure Ã 2000 Ohms, par exemple supÃ©rieure Ã 1000 Ohms. Ainsi le deuxiÃ¨me module tampon DCBUF dÃ©livre sur sa sortie Out un signal Â« faible Â» et prÃ©sente un temps de commutation plus long, mais Ã©coule peu de courant sur la sortie SD. 3066033 13 Chacun des modules tampon ACBUF, DCBUF comporte un circuit logique de commande CTLG ayant la mÃªme architecture, dans lequel des inverseurs 151, 152 fournissent des tensions de grille convenant Ã la commande du transistor Ã©lÃ©vateur ACMP-DCMP et du 5 transistor abaisseur ACMN-DCMN respectifs. Le circuit logique de commande CTLG comporte une porte NON-ET Ã trois entrÃ©es NE50 recevant un signal d'activation sur une entrÃ©e Lzl, un signal de dÃ©clenchement sur une entrÃ©e Lz2 et un signal de donnÃ©e sur une entrÃ©e /Data. La sortie de la porte NE50 est 10 connectÃ©e Ã l'entrÃ©e de l'inverseur 152. Une porte NON-OU Ã trois entrÃ©es N050 reÃ§oit quant Ã elle la contraposÃ©e du signal d'activation sur une entrÃ©e /Lzl, le signal de dÃ©clenchement sur l'entrÃ©e Lz2 inversÃ© par un inverseur 150 et un signal de donnÃ©e sur une entrÃ©e /Data. La sortie de la porte N050 est 15 connectÃ©e Ã l'entrÃ©e de l'inverseur 151. Ainsi, lorsque le signal d'activation ON est Ã un niveau haut sur Lzl (et sa contraposÃ©e /ON Ã un niveau bas sur /Lzl), et que le signal dÃ©clencheur LZ AC-LZ DC est Ã un niveau haut sur Lz2, le module tampon ACBUF-DCBUF dÃ©livre une tension de rÃ©fÃ©rence haute 20 VDD ou basse VSS reprÃ©sentative de la valeur logique contraposÃ©e du signal sur l'entrÃ©e /Data (c'est-Ã -dire, dans le cadre du dispositif dÃ©crit en relation avec la figure 2, la valeur logique du signal DAT, chargÃ©e dans les bascule dont la contraposÃ©e est transmise sur l'entrÃ©e /Data). 25 La figure 6 reprÃ©sente les chronogrammes de diffÃ©rents signaux du dispositif d'Ã©tage tampon DIS dÃ©crit prÃ©cÃ©demment en relation avec les figures 2 Ã 5, par exemple dans le cadre d'une communication de donnÃ©es sur un bus SPI. Un signal d'horloge CLK est reÃ§u sur l'entrÃ©e ECL et cadence 30 la mise en oeuvre des opÃ©rations du dispositif d'Ã©tage tampon DIS. Un cycle d'horloge CCL comporte un premier front Fi (ici un front descendant), suivi d'une premiÃ¨re polaritÃ© d'horloge (ici un niveau bas), un deuxiÃ¨me front F2 (ici un front montant), suivi d'une deuxiÃ¨me polaritÃ© d'horloge (ici un niveau haut). 3066033 14 Le premier signal d'horloge CLKAC et le deuxiÃ¨me signal d'horloge CLKDC sont respectivement en phase et en opposition de phase avec le signal d'horloge CLK. Les donnÃ©es DAT sont transmises sur l'entrÃ©e de donnÃ©es ED 5 de faÃ§on synchronisÃ©e avec les cycles d'horloge CCL mais avec un dÃ©calage temporel. Ainsi une donnÃ©e DATi est transmise sur l'entrÃ©e DIn de la premiÃ¨re bascule ACDFF avant le front descendant du premier signal d'horloge CLKAC. Par consÃ©quent la premiÃ¨re bascule est chargÃ©e par anticipation 10 d'un temps TAC, supÃ©rieur au temps nÃ©cessaire Ã l'Ã©tablissement de l'Ã©quilibre des portes logiques qu'elle comporte. La premiÃ¨re bascule dÃ©livre donc sur sa sortie /DataÂ° la valeur logique contraposÃ©e de cette donnÃ©e DATi avant le front descendant Fi du cycle CCL. 15 Le premier module tampon ACBUF est par consÃ©quent Â« prÃ©parÃ© Â» Ã transmettre le signal logique de la donnÃ©e DATi sur la sortie de donnÃ©es SD, dÃ¨s que le premier signal dÃ©clencheur LZ AC passera Ã un niveau haut. Dans le premier module tampon ACBUF, les premiers 20 transistors Ã©lÃ©vateur ACMP et abaisseur ACMN sont bloquÃ©s car le premier signal dÃ©clencheur LZ AC est Ã un niveau bas, et l'entrÃ©e /Data supporte par anticipation le signal de donnÃ©e. Le front descendant Fi du signal d'horloge CLK produit une transition d'un niveau bas vers haut du premier signal dÃ©clencheur 25 LZ AC, laquelle supporte un retard d'une seule couche logique issu de la commutation de la porte NE31, dans l'exemple d'architecture dÃ©crite prÃ©cÃ©demment en relation avec la figure 3. Le premier signal dÃ©clencheur LZ AC dÃ©clenche, a partir de son front montant, le circuit logique de commande CTLG commandant 30 la conduction de l'un ou l'autre des premiers transistors Ã©lÃ©vateur ACMP ou abaisseur ACMN relativement Ã la valeur logique sur l'entrÃ©e /Data. Etant donnÃ© que la donnÃ©e est appliquÃ©e Ã l'entrÃ©e /Data par anticipation, aucun conflit interne entre les transistors Ã©lÃ©vateur 3066033 15 ACMP et abaisseur ADMN ne peut se produire lors de ladite commande (c'est-Ã -dire qu'ils ne peuvent pas Ãªtre simultanÃ©ment Ã l'Ã©tat passant). Ainsi, le dÃ©lai de transmission du premier module tampon 5 ACBUF provient de deux couches logiques NE50 et 152, ou de trois couches logiques 150, N050 et 151 au maximum. Par consÃ©quent, la transmission de la donnÃ©e DATi sur la sortie de donnÃ©es SD est retardÃ©e par seulement quatre couches logiques au maximum, Ã partir du front descendant Fi du signal d'horloge CLK. 10 En outre, les transistors Ã©lÃ©vateur ACMP et abaisseur ACMN Ã©tant dimensionnÃ©s de faÃ§on Ã avoir une impÃ©dance Ã l'Ã©tat passant infÃ©rieure Ã une rÃ©fÃ©rence basse, par exemple de 40 ohms dans le cadre d'un bus SPI, commutent trÃ¨s rapidement, rendant d'autant plus rapide la transmission des donnÃ©es sur la sortie de donnÃ©es SD. 15 Le premier module tampon ACBUF dÃ©livre ainsi la donnÃ©e DATi sur la sortie SD pendant une premiÃ¨re moitiÃ© 10 du cycle d'horloge CCL, pendant le niveau haut jusqu'au passage Ã un niveau bas du premier signal de dÃ©clenchement LZ AC, correspondant au front montant F2 du signal d'horloge CLK. 20 De mÃªme, la donnÃ©e DATi est transmise sur l'entrÃ©e DIn de la deuxiÃ¨me bascule DCDFF avant le front descendant du deuxiÃ¨me signal d'horloge CLKDC. Par consÃ©quent la deuxiÃ¨me bascule DCDFF est chargÃ©e par anticipation d'un temps TDC, supÃ©rieur au temps nÃ©cessaire Ã 25 l'Ã©quilibre des portes logiques qu'elle comporte. La deuxiÃ¨me bascule dÃ©livre donc sur sa sortie /DataÂ° la valeur logique contraposÃ©e de cette donnÃ©e DATi avant le front montant F2 du cycle CCL. Le deuxiÃ¨me module tampon DCBUF est par consÃ©quent 30 Â« prÃ©parÃ© Â» Ã transmettre le signal logique de la donnÃ©e DATi sur la sortie SD, dÃ¨s que le deuxiÃ¨me signal dÃ©clencheur LZ DC passera Ã un niveau haut. Dans le deuxiÃ¨me module tampon DCBUF, les deuxiÃ¨mes transistors Ã©lÃ©vateur ACMP et abaisseur ACMN sont bloquÃ©s car le 3066033 16 deuxiÃ¨me signal dÃ©clencheur LZ DC est Ã un niveau bas, et l'entrÃ©e /Data supporte par anticipation le signal de donnÃ©e. Le front montant F2 du signal d'horloge CLK produit une transition d'un niveau bas vers haut du deuxiÃ¨me signal dÃ©clencheur 5 LZ DC, supportant un retard de deux couches logiques issu des commutations des deux portes 131 et NE32, dans l'exemple d'architecture dÃ©crit prÃ©cÃ©demment en relation avec la figure 3. Le deuxiÃ¨me signal dÃ©clencheur LZ DC Ã un niveau haut dÃ©clenche le circuit logique de commande CTLG, commandant la 10 conduction de l'un ou l'autre des deuxiÃ¨mes transistors Ã©lÃ©vateur DCMP ou abaisseur DCMN relativement Ã la valeur logique sur l'entrÃ©e /Data. Etant donnÃ© que la donnÃ©e est appliquÃ©e Ã l'entrÃ©e /Data par anticipation, aucun conflit interne entre les transistors Ã©lÃ©vateur 15 DCMP et abaisseur CDMN ne peut se produire lors de ladite commande (c'est-Ã -dire qu'ils soient simultanÃ©ment Ã l'Ã©tat passant). Par ailleurs, le front montant F2 du signal d'horloge CLK produit une transition d'un niveau haut vers bas du premier signal dÃ©clencheur LZ AC, conditionnÃ©e par le passage au niveau haut du 20 deuxiÃ¨me signal dÃ©clencheur LZ DC. Par consÃ©quent ladite transition d'un niveau haut vers bas du premier signal dÃ©clencheur LZ AC supporte un retard de trois couches logiques issu des commutations des trois portes 131, NE32 et NE3 1, dans l'exemple d'architecture dÃ©crit prÃ©cÃ©demment en relation avec la figure 3. 25 Ainsi, pendant un instant 30 de superposition, le premier signal dÃ©clencheur LZ AC et le deuxiÃ¨me signal dÃ©clencheur LZ DC sont conjointement Ã un niveau haut et les modules tampons respectifs ACBUF et DCBUF dÃ©livrent conjointement une donnÃ©e sur la sortie SD. 30 Cela Ã©tant, comme le deuxiÃ¨me module tampon DCBUF dÃ©livre la mÃªme donnÃ©e DATi que le premier module tampon ACBUF, cette superposition ne gÃ©nÃ¨re pas de conflit. Le deuxiÃ¨me module tampon DCBUF dÃ©livre alors la donnÃ©e DATi pendant une deuxiÃ¨me moitiÃ© 20 du cycle d'horloge CCL, 3066033 17 jusqu'au passage Ã un niveau bas du deuxiÃ¨me signal dÃ©clencheur LZ DC, correspondant au front descendant suivant F3 du signal d'horloge CLK. Le front descendant suivant F3 du signal d'horloge CLK 5 produit une transition d'un niveau bas vers haut du premier signal dÃ©clencheur LZ AC, laquelle supporte un retard d'une seule couche logique issu de la commutation de la porte NE31, dans l'exemple d'architecture dÃ©crite prÃ©cÃ©demment en relation avec la figure 3. Cependant, le front descendant suivant F3 du signal d'horloge 10 CLK produit une transition d'un niveau haut vers bas du deuxiÃ¨me signal dÃ©clencheur LZ DC, conditionnÃ©e par le passage au niveau haut du premier signal dÃ©clencheur LZ AC. Par consÃ©quent ladite transition d'un niveau haut vers bas du deuxiÃ¨me signal dÃ©clencheur LZ DC supporte un retard de trois couches logiques issu des commutations des 15 trois portes NE31, 131 et NE32, dans l'exemple d'architecture dÃ©crit prÃ©cÃ©demment en relation avec la figure 3. Par consÃ©quent, pendant un instant 40 de superposition, le premier signal dÃ©clencheur LZ AC et le deuxiÃ¨me signal dÃ©clencheur LZ DC sont conjointement Ã un niveau haut et les module tampons 20 respectifs ACBUF et DCBUF dÃ©livrent conjointement une donnÃ©e sur la sortie SD. Par contre, comme cet instant 40 correspond Ã la transmission d'une nouvelle donnÃ©e DATi+1, une transition de la valeur logique sur la sortie SD peut se produire Ã cet instant, ce qui conduit Ã un conflit 25 Ã©lectrique entre l'une et l'autre des bornes de tension de rÃ©fÃ©rence VDD, VSS respectives du premier module tampon ACBUF et du deuxiÃ¨me module tampon DCBUF. Cela Ã©tant, comme les impÃ©dances Ã l'Ã©tat passant des premiers transistors ACMP, ACMN du premier module tampon ACBUF sont trÃ¨s 30 infÃ©rieure aux impÃ©dances Ã l'Ã©tat passant des deuxiÃ¨mes transistors DCMP, DCMN du deuxiÃ¨me module tampon DCBUF, la nouvelle donnÃ©e DATi+1 transmise par le premier module tampon ACBUF va s'imposer Ã l'ancienne donnÃ©e DATi sur la sortie de donnÃ©es SD. 3066033 18 En outre, comme l'impÃ©dance Ã l'Ã©tat passant des deuxiÃ¨mes transistors DCMP, DCMN du deuxiÃ¨me module tampon DCBUF est Ã©levÃ©e, le courant (Iconflit) Ã©coulÃ© lors de cet instant conflictuel 40 est modÃ©rÃ©, typiquement trÃ¨s infÃ©rieur au pic de courant I capacitif qui 5 se produit au mÃªme moment lorsque la tension sur la sortie (Vbus) commute : I = Cbus*d/dt(Vbus) >> Iconflit, avec la Cbus la valeur capacitive sur la sortie ES. La figure 7 reprÃ©sente un systÃ¨me SYS comportant un dispositif d'Ã©tage tampon DIS du type de celui dÃ©crit en relation avec la figure 10 2, un plan-mÃ©moire PM, du type plan-mÃ©moire de mÃ©moire morte Ã©lectriquement programmable et effaÃ§able (EEPROM) et des moyens de lecture MRD aptes Ã rÃ©aliser des opÃ©rations de lecture des donnÃ©es stockÃ©es dans le plan-mÃ©moire PM. Les moyens de lectures MRD communiquent sur l'entrÃ©e de 15 donnÃ©es ED du dispositif d'Ã©tage tampon DIS des donnÃ©es par exemple lues dans le plan-mÃ©moire PM. Le dispositif d'Ã©tage tampon DIS reÃ§oit un signal d'horloge CLK sur une entrÃ©e d'horloge ECL, et dÃ©livre sur la sortie de donnÃ©es SD les donnÃ©es fournies par les moyens de lecture MRD de faÃ§on 20 synchrone avec le signal d'horloge CLK. La sortie de donnÃ©e SD et l'entrÃ©e d'horloge ECL du dispositif d'Ã©tage tampon DIS appartiennent, dans cet exemple, Ã un bus BUS du type SPI. Par ailleurs, ce systÃ¨me SYS peut appartenir Ã un appareil 25 Ã©lectronique APP, par exemple un tÃ©lÃ©phone portable ou une prothÃ¨se auditive. Cela Ã©tant le dispositif d'Ã©tage tampon DIS peut s'intÃ©grer tout type d'appareil ou de systÃ¨me pour Ã©mettre des donnÃ©es de maniÃ¨re optimisÃ©e et selon un protocole compatible avec son fonctionnement, 30 tel que dÃ©crit ci-avant notamment en relation avec la figure 6. En rÃ©sumÃ©, un dispositif d'Ã©tage tampon du type de celui dÃ©crit prÃ©cÃ©demment tire avantageusement profit du fait que les situations de transition de donnÃ©es en sortie et de maintien de la donnÃ©e en sortie prÃ©sentent des exigences diffÃ©rentes. 3066033 19 Ainsi le dispositif ne gÃ©nÃ¨re pas le signal reprÃ©sentatif d'une donnÃ©e par les mÃªmes transistors, en fonction du rÃ©gime transitoire ou stable de la dÃ©livrance de donnÃ©es. Un tampon de sortie, dit Â« fort Â», est utilisÃ© en phase transitoire 5 pour obtenir un temps d'accÃ¨s rapide. Il est actif Ã partir d'un front descendant d'horloge lorsqu'une nouvelle donnÃ©e doit Ãªtre dÃ©livrÃ©e, jusqu'au prochain front d'horloge lorsque ces donnÃ©es sont chargÃ©es par le rÃ©cepteur. Un autre tampon de sortie, dit Â« faible Â», et est utilisÃ© en 10 rÃ©gime stable et permet de limiter la consommation de courant. Il est actif Ã partir du front montant d'horloge lorsque les donnÃ©es sont chargÃ©es par le rÃ©cepteur jusqu'au front descendant d'horloge suivant lorsqu'une nouvelle donnÃ©e est transmise. La consommation Ã©nergÃ©tique des portes logiques Ã©tant faible, 15 la rÃ©alisation de deux modules tampons distincts n'augmente pas substantiellement la consommation Ã©nergÃ©tique, mais permet d'Ã©viter les consommations Ã©levÃ©es de courant de court-circuit entre les sources de tension d'alimentation et de tension de rÃ©fÃ©rence. En matiÃ¨re de vitesse, le temps de transmission est conditionnÃ© 20 par le circuit logique de commande. En effet, le dÃ©lai de propagation des bascules D n'influence pas la transmission car les donnÃ©es sortantes des bascules sont transmises Ã la logique de commande du tampon de sortie avant le front descendant d'horloge. 25 Ainsi, le dispositif d'Ã©tage tampon prÃ©sente l'avantage d'Ãªtre plus rapide et plus Ã©conome en Ã©nergie que les Ã©tages tampons de sortie de conceptions habituelles. Par ailleurs l'invention n'est pas limitÃ©e Ã ces modes de rÃ©alisation mais en embrasse toutes les variantes, par exemple, le 30 dÃ©clenchement sur front descendant a Ã©tÃ© donnÃ©e Ã titre d'exemple et l'invention peut s'adapter Ã un dÃ©clenchement sur front montant. REVENDICATIONS1. Dispositif d'Ã©tage tampon (DIS), comportant une entrÃ©e de donnÃ©es (ED) pour recevoir un signal de donnÃ©es (DAT), une entrÃ©e d'horloge (ECL) pour recevoir un signal d'horloge (CLK), une sortie de donnÃ©es (SD) et des moyens de traitement (MTR) couplÃ©s Ã l'entrÃ©e de donnÃ©es (ED), Ã l'entrÃ©e d'horloge (ECL) et Ã la sortie de donnÃ©es (SD) et configurÃ©s pour dÃ©livrer sur la sortie (SD) les donnÃ©es dudit signal de donnÃ©es (DAT) de maniÃ¨re synchrone avec des cycles d'horloges (CCL) du signal d'horloge (CLK), dans lequel les moyens de traitement (MTR) comportent un premier module tampon (ACBUF) configurÃ© pour dÃ©livrer sur la sortie de donnÃ©es (SD) chaque donnÃ©e de maniÃ¨re synchrone avec un premier front du signal d'horloge (F1) et pendant une premiÃ¨re moitiÃ© de cycle d'horloge (CCL), et un deuxiÃ¨me module tampon (DCBUF) configurÃ© pour maintenir ladite donnÃ©e sur la sortie de donnÃ©es (SD) pendant la deuxiÃ¨me moitiÃ© du cycle d'horloge (CCL). 2. Dispositif selon la revendication 1, dans lequel le premier module tampon (ACBUF) est configurÃ© pour, en cas de dÃ©livrance conjointe sur la sortie de donnÃ©es (SD) d'une premiÃ¨re donnÃ©e (DATi+1) par le premier module tampon (ACBUF) et d'une deuxiÃ¨me donnÃ©e (DATi) par le deuxiÃ¨me module tampon (DCBUF), imposer la premiÃ¨re donnÃ©e sur la sortie de donnÃ©es (SD). 3. Dispositif selon l'une quelconque des revendications 1 ou 2, dans lequel le premier module tampon (ACBUF) comporte un premier transistor Ã©lÃ©vateur (ACMP) et un premier transistor abaisseur (ACMN) ayant chacun une impÃ©dance Ã l'Ã©tat passant infÃ©rieure Ã une rÃ©fÃ©rence basse, et le deuxiÃ¨me module tampon (DCBUF) comporte un deuxiÃ¨me transistor Ã©lÃ©vateur (DCMP) et un deuxiÃ¨me transistor abaisseur (DCMN) ayant chacun une impÃ©dance Ã l'Ã©tat passant supÃ©rieure Ã une rÃ©fÃ©rence haute. 4. Dispositif selon la revendication 3, dans lequel la rÃ©fÃ©rence basse est fixÃ©e Ã 40 ohms et la rÃ©fÃ©rence haute est fixÃ©e Ã 1000 ohms. 3066033 21 5. Dispositif selon l'une quelconque des revendications 3 ou 4, dans lequel chacun desdits premier et deuxiÃ¨me transistors Ã©lÃ©vateurs (ACMP, DCMP) a sa source couplÃ©e Ã une source de tension de rÃ©fÃ©rence de niveau haut (VDD) et a son drain couplÃ© Ã la sortie de 5 donnÃ©es (SD), et chacun desdits premier et deuxiÃ¨me transistors abaisseurs (ACMN, DCMN) a sa source couplÃ©e Ã une source de tension de rÃ©fÃ©rence de niveau bas (VSS), et a son drain couplÃ© Ã la sortie de donnÃ©es (SD). 6. Dispositif selon l'une quelconque des revendications 10 prÃ©cÃ©dentes, dans lequel les moyens de traitement (MTR) comportent un gÃ©nÃ©rateur de signaux dÃ©clencheurs (LZGEN) couplÃ© Ã l'entrÃ©e d'horloge (ECL) et configurÃ© pour gÃ©nÃ©rer des premier et deuxiÃ¨me signaux dÃ©clencheurs de module tampon (LZ AC, LZ DC) dÃ©clenchant la dÃ©livrance de chaque donnÃ©e par respectivement le premier module 15 tampon (ACBUF) et le deuxiÃ¨me module tampon (DCBUF). 7. Dispositif selon la revendication 6, dans lequel ledit gÃ©nÃ©rateur de signaux dÃ©clencheurs (LZGEN) est configurÃ© pour, lors d'un premier front (F1) du signal d'horloge, commander la dÃ©livrance d'une premiÃ¨re donnÃ©e (DATi+1) par le premier module tampon 20 (ACBUF) puis commander un arrÃªt de la dÃ©livrance d'une deuxiÃ¨me donnÃ©e (DATi) par le deuxiÃ¨me module tampon (DCBUF). 8. Dispositif selon l'une quelconque des revendications 6 ou 7, dans lequel ledit gÃ©nÃ©rateur de signaux dÃ©clencheurs (LZGEN) est configurÃ© pour, lors d'un deuxiÃ¨me front (F2) du signal d'horloge, 25 commander la dÃ©livrance d'une premiÃ¨re donnÃ©e (DATi, DATi+1) par le deuxiÃ¨me module tampon (DCBUF) puis commander un arrÃªt de la dÃ©livrance de la premiÃ¨re donnÃ©e (DATi, DATi+1) par le premier module tampon (ACBUF). 9. Dispositif selon l'une quelconque des revendications 6 Ã 8, 30 dans lequel les moyens de traitement (MTR) comportent une premiÃ¨re bascule (ACDFF) et une deuxiÃ¨me bascule (DCDFF) destinÃ©es Ã communiquer chaque donnÃ©e du signal de donnÃ©es (DAT) respectivement au premier module tampon (ACBUF) et au deuxiÃ¨me module tampon (DCBUF), le gÃ©nÃ©rateur de signaux dÃ©clencheurs 3066033 22 (LZGEN) Ã©tant configurÃ© pour gÃ©nÃ©rer des signaux d'horloges (CLKAC, CLKDC) commandant respectivement lesdites bascules (ACDFF, DCDFF) de faÃ§on Ã charger par anticipation lesdites bascules avec chaque donnÃ©e, avant les dÃ©clenchements respectifs des 5 dÃ©livrances de chaque donnÃ©e par les modules tampons (ACBUF, DCBUF). 10. Dispositif selon la revendication 9, dans lequel le gÃ©nÃ©rateur de signaux dÃ©clencheurs (LZGEN) est configurÃ© pour commander la premiÃ¨re bascule (ACDFF) dans un Ã©tat stable pendant 10 un niveau bas du signal d'horloge (CLK) et dans un Ã©tat apte Ã charger une donnÃ©e pendant un niveau haut du signal d'horloge (CLK), et pour commander la deuxiÃ¨me bascule (DCDFF) dans un Ã©tat apte Ã charger une donnÃ©e pendant un niveau bas du signal d'horloge (CLK) et dans un Ã©tat stable pendant un niveau haut du signal d'horloge (CLK). 15 11. Dispositif selon l'une quelconque des revendications prÃ©cÃ©dentes, dans lequel la sortie de donnÃ©es (SD) est destinÃ©e Ã Ãªtre connectÃ©e sur un bus du type interface de pÃ©riphÃ©rique sÃ©rie. 12. Dispositif selon l'une quelconque des revendications prÃ©cÃ©dentes, rÃ©alisÃ© de faÃ§on intÃ©grÃ©e au sein d'un circuit intÃ©grÃ©. 20 13. SystÃ¨me comportant une mÃ©moire non-volatile (NVM) du type Ã©lectriquement effaÃ§able et programmable, comportant un plan-mÃ©moire (PM) et apte Ã rÃ©aliser une opÃ©ration de lecture dans le plan-mÃ©moire, et un dispositif d'Ã©tage tampon (DIS) selon l'une quelconque des revendications prÃ©cÃ©dentes dans lequel ledit signal de donnÃ©es 25 (DAT) reÃ§u par ledit dispositif d'Ã©tage tampon (DIS) est issu d'une opÃ©ration de lecture dans ledit plan-mÃ©moire (PM). 14. Appareil Ã©lectronique, tel qu'un tÃ©lÃ©phone portable ou une prothÃ¨se auditive, comportant un systÃ¨me selon la revendication 13. 30