FR 3074381 A1 20190531 FR 1761288 A 20171128 B15492 - DD16954ST 1 BOUCLE A VERROUILLAGE DE FREQUENCE A TEMPS DE REACTION RAPIDE Domaine de l'invention La présente description concerne le domaine des boucles à verrouillage de fréquence, et en particulier un circuit et un 5 procédé pour obtenir une boucle à verrouillage de fréquence ayant un temps de réaction rapide. Exposé de l'art antérieur Les boucles à verrouillage de fréquence (FLL) basées sur une boucle de rétroaction selon la technique d'Euler implicite, 10 en anglais "Backward Euler", sont bien connues dans la technique. De telles FLL impliquent l'utilisation d'un oscillateur contrôlé de manière numérique (DCO) qui génère un signal de fréquence sur la base d'un signal de commande. La boucle de rétroaction comprend un compteur de fréquence. Pendant une phase de comptage, le 15 compteur de fréquence estime la fréquence du signal de fréquence généré sur la base d'un signal d'horloge de référence. Pendant une phase de calcul, un circuit de commande ajuste ensuite le signal de conutande fourni au DCO sur la base d'un signal d'erreur égal à la différence entre la fréquence estimée et une fréquence 20 cible. La période d'itération entre chaque ajustement du DCO est ainsi égale aux durées combinées des phases de comptage et de calcul. B15492 - DD16954ST 2 Il a été proposé de faire varier certains paramètres d'un circuit numérique afin d'améliorer la consommation d'énergie et/ou la vitesse de traitement sur la base de performances souhaitées pour un mode de fonctionnement donné. Par exemple, si une période à haute vitesse de traitement est requise, la fréquence d'horloge et/ou la tension d'alimentation du circuit peuvent être augmentée. Par contre, si une période à faible consommation est requise, la fréquence d'horloge peut être réduite, ce qui permet une réduction correspondante de la tension d'alimentation tout en maintenant un fonctionnement correct du circuit. Une difficulté est que, dans les circuits numériques permettant une modification de la fréquence d'horloge et/ou de la tension d'alimentation et comprenant une FLL, le temps d'itération de la FLL doit en général être notablement augmenté afin de prendre en charge les variations permises de la tension d'alimentation et/ou de la fréquence d'horloge. Une telle augmentation du temps d'itération conduit à un temps de réponse de la FLL plus grand, en d'autres termes à une augmentation du délai requis pour que, après l'initialisation de la FLL, le signal de fréquence atteigne le niveau cible. Résumé Un objet de modes de réalisation de la présente description est de résoudre au moins partiellement un ou plusieurs 25 problèmes de l'art antérieur. Selon un aspect, on prévoit une boucle à verrouillage de fréquence comprenant : un oscillateur contrôlé de manière numérique agencé pour générer un signal de fréquence ; un compteur de fréquence agencé pour générer une estimation de la fréquence 30 du signal de fréquence sur la base d'un signal d'horloge de référence ; et un contrôleur agencé pour générer un signal de commande numérique pour contrôler l'oscillateur contrôlé de manière numérique sur la base de la fréquence estimée, le contrôleur recevant comme horloge un autre signal d'horloge ayant 35 une fréquence variable, et le contrôleur étant agencé pour générer B15492 - DD16954ST 3 un signal de déclenchement pour déclencher une phase de comptage du compteur de fréquence. Selon un mode de réalisation, le compteur de fréquence comprend en outre un circuit de resynchronisation agencé pour 5 synchroniser le signal de déclenchement avec le signal d'horloge de référence. Selon un mode de réalisation, le circuit de resynchronisation comprend des première et deuxième bascules recevant chacune comme horloge le signal d'horloge de référence, 10 la première bascule recevant le signal de déclenchement, et la deuxième bascule produisant en sortie un signal de déclenchement resynchronisé. Selon un mode de réalisation, la boucle à verrouillage de fréquence comprend un soustracteur agencé pour générer un 15 signal d'erreur en déterminant la différence entre la fréquence estimée et une fréquence cible. Selon un mode de réalisation, l'oscillateur contrôlé de manière numérique comprend un convertisseur numérique-analogique et un oscillateur contrôlé par tension. 20 Selon un mode de réalisation, l'autre signal d'horloge a une fréquence variable qui peut être réglée à l'une quelconque d'une pluralité de valeurs de fréquence. Selon un mode de réalisation, le signal de déclenchement est activé avec un intervalle de temps fixe par rapport à une 25 transition du signal de commande numérique. Selon un mode de réalisation, l'intervalle de temps fixe est égal à un retard d'une ou plusieurs périodes d'horloge pour compenser au moins partiellement un retard de l'oscillateur contrôlé de manière numérique. 30 Selon un autre aspect, on prévoit un procédé de génération d'un signal de fréquence en utilisant une boucle à verrouillage de fréquence, le procédé comprenant : générer un signal de fréquence en utilisant un oscillateur contrôlé de manière numérique ; générer, par un compteur de fréquence pendant 35 une phase de comptage, une estimation de la fréquence du signal B15492 - DD16954ST 4 de fréquence sur la base d'un signal d'horloge de référence ; générer, par un contrôleur, un signal de commande numérique pour contrôler l'oscillateur contrôlé de manière numérique sur la base de la fréquence estimée, le contrôleur recevant comme horloge un 5 autre signal d'horloge ayant une fréquence variable ; et générer, par le contrôleur, un signal de déclenchement pour déclencher la phase de comptage du compteur de fréquence. Selon un mode de réalisation, le procédé comprend en outre la synchronisation, par un circuit de resynchronisation du 10 compteur de fréquence, du signal de déclenchement avec le signal d'horloge de référence. Brève description des dessins Les caractéristiques et avantages susmentionnés et d'autres apparaîtront clairement avec la description détaillée 15 suivante de modes de réalisation, donnée à titre d'illustration et non de limitation, en faisant référence aux dessins joints dans lesquels : la figure 1 illustre schématiquement une FLL qui a été proposée ; 20 la figure 2 est un chronogramme représentant une période d'itération de la FLL de la figure 1 selon un exemple de réalisation ; la figure 3 illustre schématiquement une boucle à verrouillage de fréquence selon un exemple de réalisation de la 25 présente description ; la figure 4 illustre schématiquement un contrôleur de la FLL de la figure 3 plus en détail selon un exemple de réalisation ; la figure 5 est un diagramme d'états illustrant des 30 états du contrôleur de la figure 3 selon un exemple de réalisation ; et la figure 6 est un chronogramme illustrant des signaux dans le contrôleur de la figure 4 selon un exemple de réalisation. B15492 - DD16954ST 5 Description détaillée Bien qu'on décrive ici des modes de réalisation de la présente description en relation avec une FLL basée sur la technique de commande d'Euler implicite, il apparaîtra clairement 5 à l'homme de l'art que les principes décrits ici peuvent être appliqués à tout type de FLL comportant un DCO et une voie de rétroaction. La figure 1 illustre schématiquement une FLL 100 basée sur la technique de commande d'Euler implicite. Le circuit 10 comprend un oscillateur contrôlé de manière numérique (DCO) 102, qui par exemple comprend un convertisseur numérique-analogique (DAC) 104 et un oscillateur contrôlé par tension (VCO) 106. Le DCO 102 produit en sortie un signal de fréquence F, qui est par exemple fourni à un diviseur d'horloge (CLOCK DIVIDER) 108. Le 15 diviseur d'horloge 108 reçoit, sur une autre entrée, un facteur de division DIV FACTOR indiquant un rapport souhaité entre le signal de fréquence et le signal de fréquence de sortie FOUT du circuit. Le signal de fréquence F est aussi fourni à un compteur 20 de fréquence (FREQ COUNTER) 110, qui reçoit un signal d'horloge de référence CLK REF, et estime la fréquence du signal de fréquence et fournit cette estimation f_EST à un soustracteur 112. Le soustracteur 112 reçoit aussi une fréquence cible f_TAR, et génère un signal d'erreur f_ERR sur la base de la différence entre la fréquence estimée f_EST et la fréquence cible f_TAR. Le signal d'erreur f ERR est fourni à un contrôleur (CONTROLLER) 114. Le contrôleur 114 génère, sur la base du signal d'erreur f_ERR, un signal de commande de fréquence numérique C_FREQ, qui est fourni au DCO 102 afin d'ajuster la fréquence du signal de fréquence F. En particulier, le DAC 104 du DCO 102 convertit par exemple le signal de commande de fréquence numérique C_FREQ en un niveau de tension analogique qui est utilisé pour contrôler la fréquence d'oscillation du VCO 106. Le contrôleur 114 et le DCO 102 reçoivent par exemple 35 comme horloge un signal d'horloge CLK. La fréquence de ce signal B15492 - DD16954ST 6 d'horloge CLK est par exemple variable selon différents modes de fonctionnement de la FLL 100, et en particulier peut par exemple être réduite dans un mode de fonctionnement d'économie d'énergie du circuit. 5 On va maintenant décrire plus en détail le fonctionnement de la FLL de la figure 1 en faisant référence à la figure 2. La figure 2 est un chronogramme représentant des phases de comptage et de calcul de la FLL de la figure 1. 10 Une période d'itération (ITERATION PERIOD) de la FLL commence à un instant tO par une phase de comptage COUNT, pendant laquelle le compteur de fréquence 110 compte des périodes du signal de fréquence F pendant une ou plusieurs périodes du signal d'horloge de référence CLK_REF afin d'estimer la fréquence. Dans 15 l'exemple de la figure 2, cette phase a une durée de 5 périodes T R du signal d'horloge de référence CLK REF. Peu de temps après la fin de la phase de comptage, à un instant tl, la phase de calcul (COMPUTE + APPLY) commence, cette phase impliquant le calcul de la soustraction par le soustracteur 20 112, la génération et l'application du nouveau signal de commande C FREQ au DCO 102, et l'effacement du compteur de fréquence 110. Cette phase de calcul est synchronisée sur la base du signal d'horloge CLK. Dans l'exemple de la figure 2, la phase de calcul a une durée d'environ quatre périodes T_R du signal d'horloge de 25 référence CLK REF. Toutefois, cette durée peut varier en fonction de la fréquence du signal d'horloge CLK, et du rapport entre la fréquence du signal d'horloge CLK et la fréquence du signal d'horloge de référence CLK_REF. Par conséquent, avant qu'une phase de comptage (COUNT) ultérieure puisse commencer à un instant t2, 30 une marge de sécurité T_SEC est ajoutée, celle-ci ayant une durée significative par rapport aux durées minimales des phases de comptage et de calcul. Dans l'exemple de la figure 2, la marge de sécurité est de plus de 25 périodes du signal d'horloge de référence CLK REF, ce qui conduit à une augmentation de la durée de la période d'itération d'un facteur compris entre 2 et 3. B15492 - DD16954ST 7 La vitesse à laquelle le signal de fréquence F atteint le niveau cible sur la base du signal de fréquence cible f_TAR est une fonction directe de la durée de chaque période d'itération. Par conséquent, dans la FLL de la figure 1, la période 5 d'itération va être relativement longue, quel que soit le réglage donné de la fréquence d'horloge. La figure 3 illustre schématiquement une boucle à verrouillage de fréquence 300 selon un exemple de réalisation de la présente description. Certains éléments de la figure 3 sont 10 les mêmes que des éléments correspondants dans le circuit de la figure 1, et ces éléments portent les mêmes références numériques et ne seront pas décrits de nouveau détail. La FLL 300 de la figure 3 comprend par exemple un compteur de fréquence (FREQ COUNTER) 310 remplaçant le compteur 15 de fréquence 110 de la figure 1, et un contrôleur (CONTROLLER) 314 remplaçant le contrôleur 114 de la figure 1. Comme le compteur de fréquence 110, le compteur de fréquence 310 reçoit per exemple comme horloge le signal d'horloge de référence CLK_REF et le contrôleur 314 et le DCO 102 de la figure 3 reçoivent comme horloge 20 un signal d'horloge CLK. Le signal d'horloge de référence CLK_REF a par exemple une fréquence comprise entre 2 kHz et 200 MHz. Le signal d'horloge CLK a par exemple une fréquence comprise entre 5 MHz et 1 GHz. La fréquence du signal d'horloge CLK est variable, et peut par exemple être réglée à une ou plusieurs valeurs de 25 fréquence comprises entre 300 et 900 MHz. Comme le compteur de fréquence 110, le compteur de fréquence 310 estime par exemple la fréquence du signal de fréquence F à la sortie du DCO 102 sur la base du signal d'horloge de référence CLK REF. Par exemple, le compteur de fréquence compte 30 des périodes du signal d'horloge F pendant une ou plusieurs périodes du signal d'horloge de référence CLK_REF. Le compteur de fréquence 310 est ainsi capable de déterminer un rapport entre les fréquences du signal d'horloge de référence CLK REF et du signal de fréquence F. Connaissant la fréquence du signal 35 d'horloge de référence CLK_REF, le compteur de fréquence 310 est B15492 - DD16954ST 8 ainsi capable d'estimer la fréquence f_EST du signal de fréquence F. En variante, le signal f_EST peut simplement être la valeur de compte du compteur correspondant au nombre de périodes du signal de fréquence F pendant une ou plusieurs périodes du signal 5 d'horloge de référence CLK_REF. La fréquence cible f_TAR est alors exprimée par exemple sous forme d'un rapport souhaité entre la fréquence de l'horloge de référence CLK_REF et la fréquence du signal de fréquence F. Le contrôleur 314 de la figure 3 est par exemple adapté 10 à générer un signal de déclenchement AUTO CLEAR, qui est fourni au compteur de fréquence 310. Le compteur de fréquence 310 comprend par exemple un circuit de resynchronisation 312, qui reçoit le signal de déclenchement, et génère un signal interne, resynchronisé avec le signal d'horloge de référence CLK REF, pour 15 déclencher la phase de comptage. Le signal de déclenchement AUTO CLEAR est par exemple généré par le contrôleur 314 sur la base du moment où il a terminé son opération de calcul. Par exemple, le signal de déclenchement est activé à un instant donné par rapport à l'instant d'une 20 transition du signal de commande C_FREQ à une nouvelle valeur. Par exemple, dans certains modes de réalisation, le signal de déclenchement AUTO CLEAR est activé sur le même front du signal d'horloge CLK que celui sur lequel le signal C_FREQ fait une transition. En variante, le signal AUTO CLEAR peut être activé 25 après un retard d'une ou plusieurs périodes d'horloge à partir de l'instant où le signal C_FREQ a une transition afin de laisser du temps pour que la fréquence du signal de fréquence F s'ajuste sur la base de la nouvelle valeur de C FREQ. Alors que le compteur de fréquence 110 de la figure 1 30 est agencé pour synchroniser le début d'une nouvelle phase de comptage sur la base d'un nombre fixe de périodes d'horloge du signal d'horloge de référence CLK_REF, le compteur de fréquence 310 commence une nouvelle phase de comptage sur la base du signal de déclenchement AUTO CLEAR, qui pour au moins certaines 35 fréquences du signal d'horloge variable CLK va permettre à la B15492 - DD16954ST 9 phase de comptage d'être déclenchée plus tôt, réduisant ainsi la période d'itération. La figure 4 illustre schématiquement le circuit de resynchronisation 312 du compteur de fréquence 310 de la figure 3 5 plus en détail selon un exemple de réalisation. Le circuit 312 comprend par exemple une bascule 402, qui est par exemple une bascule munie d'une broche de mise à "1" asynchrone S, et une autre bascule 404. La bascule 402 reçoit par exemple comme horloge le signal d'horloge de référence CLK REF, et la bascule 404 reçoit 10 par exemple comme horloge l'inverse du signal d'horloge de référence. La bascule 402 reçoit sur son entrée de mise à "1" S le signal de déclenchement AUTO_CLEAR provenant du contrôleur 314. La bascule 402 fournit, sur une ligne de sortie, un signal de sortie CLEAR à une entrée de donnée de la bascule 404. Le circuit 15 de resynchronisation 312 comprend aussi par exemple une porte ET 406 ayant une entrée inversée et une entrée non inversée. La ligne de sortie de la bascule 402 est aussi couplée à l'entrée non inversée de la porte ET 406. L'entrée inversée de la porte ET 406 reçoit par exemple un signal d'état STATE. La sortie de la porte 20 ET 406 est par exemple couplée à l'entrée de données de la bascule 402. La bascule 404 génère un signal de sortie END_COMPUTE qui déclenche le départ d'une nouvelle phase de comptage. Le signal d'état STATE indique par exemple un état 25 courant de la FLL 300, et en particulier indique si elle est dans la phase de comptage ou dans la phase de calcul. La figure 5 est un diagramme d'états montrant les transitions d'états de la FLL 300 de la figure 3 selon un exemple de réalisation. Pendant la phase de comptage, la FLL 300 est dans 30 un état de comptage COUNT, et le signal STATE est par exemple à un niveau logique "1". Le compteur de fréquence 310 génère par exemple un signal END_SAMPLE_CNTR lorsque la phase de comptage est terminée et que l'estimation de fréquence f EST est disponible. Lorsque le signal END_SAMPLE_CNTR est activé, l'état 35 passe par exemple dans l'état de calcul COMPUTE, dans lequel le B15492 - DD16954ST 10 signal d'état STATE est par exemple à un niveau logique "0". Dans cet état, le contrôleur 314 est par exemple adapté à mettre à jour le signal de commande numérique C_FREQ sur la base du signal d'erreur de fréquence f_ERR, et applique ce signal au DCO 102 afin 5 de provoquer une modification du signal de fréquence F. Une fois que le signal de commande numérique C_FREQ a été appliqué, le contrôleur 314 active par exemple le signal AUTO CLEAR, qui à son tour provoque l'activation du signal END_COMPUTE, provoquant le retour de l'état à l'état COUNT, et déclenchant une nouvelle phase 10 de comptage. Le retour à l'état COUNT peut aussi être déclenché par un compteur qui indique le moment où la phase de comptage est terminée en activant un signal ENDLCAPTURE_CNTR, de manière similaire au compteur 110 de la figure 1. La figure 6 est un chronogramme illustrant des exemples 15 des signaux d'horloge CLK et C_FREQ du contrôleur 314 et des signaux CLK_REF, STATE, AUTO CLEAR, CLEAR et END_COMPUTE du circuit de resynchronisation 312. Comme cela est illustré, le signal de commande C_FREQ passe par exemple d'une valeur courante Vn à une nouvelle valeur 20 Vn+1 sur un front montant du signal d'horloge CLK. Le signal AUTO CLEAR est par exemple activé par le contrôleur 314 peu de temps après. Le signal AUTO CLEAR est par exemple activé une ou plusieurs périodes d'horloge après la transition du signal C_FREQ pour tenir compte du délai nécessaire pour que le DCO modifie le 25 signal de fréquence F. Dans l'exemple de la figure 6, ce délai est égal à deux périodes du signal d'horloge CLK, mais bien sûr un autre délai, ou aucun délai du tout, pourrait être prévu. L'activation du signal AUTO CLEAR amène par exemple le signal CLEAR à la sortie de la bascule 402 à passer à l'état haut de 30 manière asynchrone. Le signal CLEAR reste haut jusqu'au front montant du signal CLK_REF après que le signal STATE est passé à un état logique "1". Le signal END_COMPUTE passe par exemple à l'état haut sur le front descendant du signal d'horloge de référence CLK REF 35 à la suite de l'activation du signal CLEAR. Cela provoque à son B15492 - DD16954ST 11 tour le basculement du signal STATE à un état logique "1" sur le front montant suivant du signal d'horloge de référence CLK_REF. Les deux signaux CLEAR et STATE reçus par la porte 406 étant à un état logique "1", cette porte génère un état logique "0" sur sa 5 sortie. Par conséquent, le signal CLEAR passe à l'état bas sur le front montant suivant du signal d'horloge de référence CLK_REF. Le signal END_COMPUTE passe de même à l'état bas sur le front descendant suivant du signal d'horloge de référence CLK_REF. Un avantage des modes de réalisation décrits ici est que 10 le signal de déclenchement généré par le contrôleur 314 permet de démarrer une phase de comptage suivante dès que la phase de calcul est terminée et que la fréquence du signal de fréquence s'est établie, plutôt que d'attendre la fin d'une phase de calcul ayant un nombre fixe de périodes d'horloge. Cela permet de réduire la 15 période d'itération au moins pour une partie du temps, et en particulier lorsque la fréquence du signal d'horloge CLK du contrôleur est supérieure à sa valeur minimale. Avec la description ainsi faite d'au moins un mode de réalisation illustratif, diverses altérations, modifications et 20 améliorations apparaîtront facilement à l'homme de l'art. Par exemple, bien qu'on ait décrit en relation avec la figure 4 un circuit de resynchronisation 312, il apparaîtra clairement à l'homme de l'art qu'il existe de nombreuses variantes de configuration qui seraient possibles. Par exemple, la bascule 25 402 avec une broche de mise à "1" pourrait être remplacée par un autre type de bascule, et les bascules 402 et 404 pourraient être synchronisées respectivement par des fronts descendants et montants. De manière similaire, le chronogramme de la figure 6 ne représente qu'un exemple de réalisation, et dans des variantes de 30 réalisation diverses modifications seraient possibles, comme l'inversion des fronts significatifs des signaux d'horloge. REVENDICATIONS1. Boucle à verrouillage de fréquence comprenant : un oscillateur contrôlé de manière numérique (102) agencé pour générer un signal de fréquence (F) ; un compteur de fréquence (310) agencé pour générer une estimation (f_EST) de la fréquence du signal de fréquence (F) sur la base d'un signal d'horloge de référence (CLK_REF) ; et un contrôleur (314) agencé pour générer un signal de commande numérique (C_FREQ) pour contrôler l'oscillateur contrôlé de manière numérique (102) sur la base de la fréquence estimée (f_EST), le contrôleur (314) recevant COMEle horloge un autre signal d'horloge (CLK) ayant une fréquence variable, et le contrôleur (314) étant agencé pour générer un signal de déclenchement (AUTO_CLEAR) pour déclencher une phase de comptage du compteur de fréquence (310). 2. Boucle à verrouillage de fréquence selon la revendication 1, dans laquelle le compteur de fréquence (310) comprend en outre un circuit de resynchronisation (312) agencé pour synchroniser le signal de déclenchement (AUTO_CLEAR) avec le signal d'horloge de référence (CLK_REF). 3. Boucle à verrouillage de fréquence selon la revendication 2, dans laquelle le circuit de resynchronisation (312) comprend des première et deuxième bascules (402, 404) recevant chacune comme horloge le signal d'horloge de référence (CLK REF), la première bascule (402) recevant le signal de 25 déclenchement (AUTO CLEAR), et la deuxième bascule (404) produisant en sortie un signal de déclenchement resynchronisé (END COMPUTE). 4. Boucle à verrouillage de fréquence selon l'une quelconque des revendications 1 à 3, comprenant en outre un 30 soustracteur (112) agencé pour générer un signal d'erreur (f_ERR) en déterminant la différence entre la fréquence estimée (f_EST) et une fréquence cible (f_TAR). 5. Boucle à verrouillage de fréquence selon l'une quelconque des revendications 1 à 4, dans laquelle l'oscillateur B15492 - DD16954ST 13 contrôlé de manière numérique (102) comprend un convertisseur numérique-analogique (104) et un oscillateur contrôlé par tension (106). 6. Boucle à verrouillage de fréquence selon l'une 5 quelconque des revendications 1 à 5, dans laquelle l'autre signal d'horloge (CLK) a une fréquence variable qui peut être réglée à l'une quelconque d'une pluralité de valeurs de fréquence. 7. Boucle à verrouillage de fréquence selon l'une quelconque des revendications 1 à 6, dans laquelle le signal de 10 déclenchement (AUTO CLEAR) est activé avec un intervalle de temps fixe par rapport à une transition du signal de commande numérique (C_FREQ). 8. Boucle à verrouillage de fréquence selon la revendication 7, dans laquelle l'intervalle de temps fixe est égal 15 à un retard d'une ou plusieurs périodes d'horloge pour compenser au moins partiellement un retard de l'oscillateur contrôlé de manière numérique. 9. Procédé de génération d'un signal de fréquence en utilisant une boucle à verrouillage de fréquence, le procédé 20 comprenant : générer un signal de fréquence (F) en utilisant un oscillateur contrôlé de manière numérique (102) ; générer, par un compteur de fréquence (310) pendant une phase de comptage, une estimation (f_EST) de la fréquence du 25 signal de fréquence (F) sur la base d'un signal d'horloge de référence (CLK REF) ; générer, par un contrôleur (314), un signal de commande numérique (C FREQ) pour contrôler l'oscillateur contrôlé de manière numérique (102) sur la base de la fréquence estimée 30 (f EST), le contrôleur (314) recevant conne horloge un autre signal d'horloge (CLK) ayant une fréquence variable ; et générer, par le contrôleur (314), un signal de déclenchement (AUTO_CLEAR) pour déclencher la phase de comptage du compteur de fréquence (310). B15492 - DD16954ST 14 10. Procédé selon la revendication 9, comprenant en outre la synchronisation, par un circuit de resynchronisation (312) du compteur de fréquence (310), du signal de déclenchement (AUTO CLEAR) avec le signal d'horloge de référence (CLK REF).