FR 3073979 A1 20190524 FR 1760992 A 20171121 B16059 - DD17850 ST 1 CAPTEUR D'IMAGES A GRANDE GAM1OE DYNAMIQUE Domaine La présente invention concerne un capteur d'images, ou dispositif imageur, à grande gamme dynamique. Elle s'applique notamment aux imageurs CMOS réalisés en technologie silicium comportant des pixels de petite taille et adaptés à réaliser une détection optique dans le domaine visible. Exposé de l'art antérieur Un capteur d'images à grande gamme dynamique est un capteur d'images conçu pour être sensible à une dynamique de luminance étendue dans une même image acquise par ses capteurs photosensibles. L'image acquise n'est ainsi ni surexposée dans ses zones de forte intensité lumineuse, ni sous-exposée dans ses zones de faible intensité lumineuse : elle comporte une information détaillée à la fois dans ces deux types de zones extrêmes de l'image. La dynamique du capteur d'images peut être augmentée en réduisant le bruit plancher des pixels ou en augmentant la limite de saturation des pixels. Le capteur d'images peut mettre en oeuvre un procédé appelé procédé d'extension de dynamique qui permet au capteur d'images d'accepter des luminosités plus élevées que celles qui seraient acceptées en tenant compte seulement de la limite de saturation des pixels. B16059 - DD17850 ST 2 On appelle phase d'intégration d'un pixel la phase pendant laquelle le pixel collecte des charges sous l'action d'un rayonnement incident. La phase d'intégration est généralement suivie d'une phase de lecture pendant laquelle une mesure de la 5 quantité de charges collectées par le pixel est réalisée. Pour certaines applications, il peut être souhaitable que le capteur d'images soit du type à obturateur global, également appelé Global Shutter, c'est-à-dire mettant en oeuvre un procédé d'acquisition d'images dans lequel les débuts et fins des phases d'intégration 10 des pixels sont simultanés. Pour certaines applications, il peut être souhaitable de réaliser, simultanément à une phase d'intégration d'un pixel, une phase de lecture pendant laquelle il est mesuré la quantité de charges collectées par le pixel pendant la phase d'intégration 15 précédent la phase d'intégration en cours. Un tel procédé est appelé procédé IWR, sigle anglais pour Integrating While Reading. Un tel procédé permet d'augmenter la vitesse du capteur d'images, c'est-à-dire le nombre d'images acquises par seconde ou FR, sigle anglais pour Frame Rate ou FPS, sigle anglais pour Frame Per 20 Second. Le brevet US 7 514 716 décrit un capteur d'images mettant en oeuvre un procédé d'extension de dynamique. Ce procédé consiste à mesurer la quantité de charges stockées dans un pixel du capteur d'images à des instants donnés pendant la phase d'intégration du pixel, à comparer les valeurs mesurées à un seuil et à réinitialiser ou non le pixel selon le résultat de cette comparaison. Lorsque le pixel est réinitialisé, une donnée représentative du temps d'intégration écoulé au moment de la réinitialisation est mémorisée. Un inconvénient du procédé d'extension de dynamique décrit dans le brevet US 7 514 716 est que la donnée représentative du temps d'intégration au moment d'une réinitialisation est stockée de manière analogique sur le noeud de lecture du pixel. Il n'est alors pas possible de mettre en oeuvre un procédé IWR. B16059 - DD17850 ST 3 Résumé Ainsi, un objet d'un mode de réalisation est de prévoir un capteur d'images qui pallie au moins certains des inconvénients des capteurs d'images décrits précédemment. 5 Un autre objet d'un mode de réalisation est que la dynamique du capteur d'images est augmentée. Un autre objet d'un mode de réalisation est que le capteur d'images mette en oeuvre un procédé d'extension de dynamique. 10 Un autre objet d'un mode de réalisation est que le capteur d'images est du type Global Shutter. Un autre objet d'un mode de réalisation est que le capteur d'images mette en oeuvre un procédé de lecture des pixels du type IWR. 15 Un autre objet d'un mode de réalisation est que la structure du pixel n'est pas modifiée par rapport à un capteur d'images du type Global Shutter. Ainsi, un mode de réalisation prévoit un capteur d'images comprenant des pixels, chaque pixel comprenant un 20 photodétecteur et un circuit de lecture de la quantité de charges collectées par le photodétecteur à la fin d'une phase de collecte de charges par le photodétecteur, le capteur d'images comprenant en outre, pour au moins l'un des pixels, un circuit de détection adapté, au moins à chacun de deux instants différents pendant 25 ladite phase, à détecter si la quantité de charges collectées audit instant par le photodétecteur dudit pixel dépasse un seuil et, dans le cas où ladite quantité de charges collectées audit instant dépasse le seuil, à mémoriser un premier signal représentatif dudit instant et à réinitialiser le photodétecteur. 30 Selon un mode de réalisation, pour chaque pixel, le circuit de lecture comprend au moins un premier transistor reliant le photodétecteur à un premier noeud et chaque pixel comprend, en outre, un deuxième transistor reliant le photodétecteur à un deuxième noeud, ledit deuxième noeud d'au moins l'un des pixels étant relié au circuit de détection. B16059 - DD17850 ST 4 Selon un mode de réalisation, le capteur d'images comprend, en outre, un troisième transistor reliant le deuxième noeud à une source d'un premier potentiel de référence. Selon un mode de réalisation, le circuit de détection 5 est adapté, pour chacun desdits instants, à rendre au moins partiellement passant le deuxième transistor, le troisième transistor étant alors non passant, puis à rendre passants le deuxième transistor et le troisième transistor dans le cas où la quantité de charges collectées audit instant dépasse ledit seuil. 10 Selon un mode de réalisation, le capteur d'images comprend un comparateur et un circuit de commande du deuxième transistor à partir du signal fourni par le comparateur. Selon un mode de réalisation, le capteur d'images comprend une première source d'un premier signal discret de 15 plusieurs premiers niveaux et le circuit de détection est adapté à commander le deuxième transistor avec l'un desdits premiers niveaux en fonction dudit instant. Selon un mode de réalisation, le circuit de détection comprend un circuit de mémorisation du premier signal 20 représentatif dudit instant, dans le cas où la quantité de charges collectées audit instant dépasse ledit seuil, le premier signal étant un signal analogique ou un signal numérique. Selon un mode de réalisation, le circuit de mémorisation comprend une deuxième source d'un deuxième signal discret de 25 plusieurs deuxièmes niveaux, au moins un condensateur et un circuit de charge du condensateur avec l'un desdits deuxièmes niveaux en fonction dudit instant, dans le cas où la quantité de charges collectées audit instant dépasse ledit seuil. Selon un mode de réalisation, pour chaque pixel, le 30 circuit de lecture comprend un quatrième transistor MOS dont la grille est reliée au premier noeud et le circuit de détection comprend un cinquième transistor MOS dont la grille est reliée au deuxième noeud. Selon un mode de réalisation, le circuit de détection 35 comprend un premier interrupteur reliant l'une des bornes entre B16059 - DD17850 ST 5 la source et le drain du cinquième transistor MOS à la source du premier potentiel de référence et un deuxième interrupteur reliant l'autre borne entre la source et le drain du cinquième transistor MOS à une source d'un deuxième potentiel de référence. 5 Un mode de réalisation prévoit également un procédé d'acquisition d'images par un capteur d'images comprenant des pixels, chaque pixel comprenant un photodétecteur et un circuit de lecture de la quantité de charges collectées par le photodétecteur à la fin d'une phase de collecte de charges par le 10 photodétecteur, le procédé comprenant les étapes suivantes réalisées pour au moins l'un des pixels : a) détecter, au moins à chacun de deux instants différents pendant ladite phase, si la quantité de charges collectées audit instant par le photodétecteur dudit pixel dépasse 15 un seuil ; et b) dans le cas où la quantité de charges collectées audit instant par le photodétecteur dépasse le seuil, mémoriser un premier signal représentatif dudit instant et réinitialiser le photodétecteur. 20 Selon un mode de réalisation, pour chaque pixel, le circuit de lecture comprend au moins un premier transistor reliant le photodétecteur à un premier noeud. Chaque pixel comprend, en outre, un deuxième transistor reliant le photodétecteur à un deuxième noeud, ledit deuxième noeud d'au moins l'un des pixels 25 étant relié au circuit de détection. A l'étape a), à chacun desdits instants, le deuxième transistor est rendu au moins partiellement passant, le premier transistor étant non passant, et dans lequel, à l'étape b), dans le cas où la quantité de charges collectées audit instant dépasse ledit seuil, le deuxième transistor est 30 rendu passant pour réinitialiser le photodétecteur. Brève description des dessins Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation 35 avec les figures jointes parmi lesquelles : B16059 - DD17850 ST 6 la figure 1 est un schéma électrique partiel d'un capteur d'images ; la figure 2 est un schéma électrique partiel d'un pixel d'un capteur d'images du type Global Shutter ; 5 les figures 3 et 4 sont des chronogrammes de signaux de commande de deux pixels ayant la structure représentée en figure 2, selon deux modes de fonctionnement du capteur d'images ; la figure 5 est un schéma électrique partiel d'un mode de réalisation d'un capteur d'images mettant en oeuvre un procédé 10 d'extension de dynamique ; la figure 6 est un chronogramme de signaux de commande selon un mode de réalisation d'un procédé de fonctionnement du capteur d'images représenté en figure 5 ; la figure 7 est une courbe d'évolution, obtenue par 15 simulation, du nombre d'électrons reçus au noeud de lecture SN du pixel représenté en figure 5 en fonction du nombre total d'électrons reçus par la photodiode du pixel ; la figure 8 est un schéma électrique partiel d'un mode de réalisation plus détaillé du capteur d'images de la figure 5 ; 20 la figure 9 est un chronogramme de signaux de commande selon un mode de réalisation d'un procédé de fonctionnement du capteur d'images représenté en figure 8 ; et la figure 10 illustre des niveaux de tension de transistors du capteur d'images représenté en figure 8 à 25 différentes instants successifs. Description détaillée Dans la suite de la description, seuls les éléments nécessaires à la compréhension de l'invention seront décrits et représentés sur les figures. En particulier, les circuits de 30 traitement des signaux lus dans les pixels sont bien connus de l'homme du métier et ne sont pas décrits par la suite. De plus, on appelle "signal binaire" un signal qui alterne entre un premier état constant, par exemple un état bas, noté "0", et un deuxième état constant, par exemple un état haut, noté "1". Les états haut 35 et bas de signaux binaires différents d'un même circuit B16059 - DD17850 ST 7 électronique peuvent être différents. En pratique, les signaux binaires et les signaux discrets peuvent correspondre à des tensions ou à des courants qui peuvent ne pas être parfaitement constants à l'état haut ou bas. De plus, on appelle "signal 5 discret" un signal qui ne peut prendre que des valeurs sensiblement constantes parmi un ensemble fini de valeurs. En outre, les expressions "sensiblement", "environ", "approximativement" et "de l'ordre de" signifient "à 10 % près". La figure 1 est un schéma électrique d'un capteur 10 d'images 5 comprenant des pixels Pix, par exemple agencés en lignes et en colonnes, un circuit 6 de commande adapté notamment à sélectionner successivement chaque ligne de pixels et un circuit 8 de lecture des signaux stockés dans les pixels de la ligne sélectionnée. 15 La figure 2 est un schéma électrique d'un exemple de pixel Pix du capteur d'images 5. Le pixel Pix représenté en figure 2 est adapté pour la réalisation d'un capteur d'images 5 du type Global Shutter. Le pixel Pix correspond à un pixel dit "6T", c'est-à20 dire présentant une électronique analogique formée par six transistors à effet de champ à structure métal-oxydesemiconducteur, ou transistors MOS. Le pixel Pix comprend un photodétecteur PH, par exemple une photodiode, notamment une photodiode pincée (en anglais pinned 25 photodiode), destiné à convertir l'énergie de photons incidents reçus en paires électrons-trous. A titre de variante, le photodétecteur PH peut être un phototransistor. Dans le présent exemple, l'anode de la photodiode PH est reliée à une source d'un potentiel de référence bas GND, par exemple la masse. 30 Le pixel Pix comprend également un circuit de lecture 10 des charges générées par la photodiode PH. Le circuit de lecture 10 comprend notamment un circuit assurant la charge et la décharge de la photodiode PH ainsi que la conversion des charges générées par la photodiode PH et stockées dans sa capacité de jonction 35 pendant la phase d'intégration du pixel Pix. B16059 - DD17850 ST 8 Enfin, le pixel Pix comprend également un circuit 12 de sélection de ligne fournissant un signal OUT V PIX et permettant, sur réception d'un signal RS correspondant à la ligne sur laquelle se trouve le pixel Pix et en fonction de la valeur de ce signal 5 RS, de lire les informations de luminance stockées par le pixel Pix pendant son temps d'intégration. Le circuit 12 de sélection de ligne comprend par exemple un transistor MOS TRs, par exemple à canal N, dont la source fournit le signal OUT V PIX. Le circuit de lecture 10 peut 10 comporter un transistor MOS TRsT, par exemple à canal N, dont la source est reliée à un noeud de lecture SN, dont le drain est relié à une source d'un potentiel de référence haut VDD et dont la grille reçoit un signal RST. Il comporte en outre un transistor MOS TR, par exemple à canal N, dont le drain est relié à la source 15 du potentiel haut VDD et dont la source est reliée au drain du transistor TRS de sélection de ligne. Par ailleurs, la grille du transistor TR est reliée au noeud de lecture SN. Le circuit de lecture 10 peut, en outre, comporter un transistor MOS TTG1, par exemple à canal N, dont le drain est relié à la cathode de la 20 photodiode PH, dont la source est reliée à un noeud MEM et dont la grille reçoit un signal TG1. Le circuit de lecture 10 peut en outre comporter un transistor MOS TTG2, par exemple à canal N, dont le drain est relié au noeud MEM, dont la source est reliée au noeud SN et dont la grille reçoit un signal TG2. 25 Le pixel Pix peut en outre comporter un transistor MOS TAB, par exemple à canal N, dont le drain est relié à la source du potentiel haut VDD, dont la source est reliée à la cathode de la photodiode PH, et dont la grille reçoit un signal AB. Les signaux de commande de grille AB, TG1, TG2, RS et 30 RST sont fournis par le circuit de commande 6, non représenté en figure 2. La figure 3 est un chronogramme illustrant un mode de réalisation d'un procédé de fonctionnement du capteur d'images 5. On appelle t0 à t9 des instants successifs. B16059 - DD17850 ST 9 A l'instant t0, le transistor TAB est mis à l'état passant simultanément pour chaque pixel Pix du capteur d'images 5. Ceci permet de réinitialiser le pixel Pix, la tension aux bornes de la capacité de jonction de la photodiode PH étant alors 5 égale à la tension de pincement de la photodiode. A l'instant t1, le transistor TAB est mis à l'état non passant pour chaque pixel Pix du capteur d'images 5. Ceci correspond au début d'une phase d'intégration IP pour chaque pixel Pix. La lumière qui atteint le photodétecteur entraîne la 10 formation de paires électrons/trous, le stockage des électrons dans la capacité de jonction de la photodiode PH et une diminution de la tension aux bornes de la photodiode PH. Les transistors TAB et TTG1 sont dimensionnés de sorte que, lorsque la photodiode PH atteint sa limite de saturation, les électrons supplémentaires 15 sont évacués par le transistor AB et non par le transistor TTG1- A l'instant t2, le transistor TTG1 est mis à l'état passant simultanément pour chaque pixel Pix du capteur d'images 5. Les charges stockées dans la photodiode PH sont au moins partiellement transférées au noeud MEM. Ceci correspond à la fin 20 de la phase d'intégration IP pour chaque pixel Pix. A l'instant t3, le transistor TTG1 est mis à l'état non passant simultanément pour chaque pixel Pix du capteur d'images 5. Le noeud MEM conserve les charges transmises par la photodiode PH en attendant la phase de lecture. 25 Une phase de lecture RP d'un signal représentatif des charges au noeud MEM est réalisée pour chaque pixel Pix ligne après ligne. A titre d'exemple, on a illustré en figure 3 la lecture des potentiels aux noeuds MEM de pixels de deux lignes de pixels adjacentes de rang n et n+1. 30 A l'instant t4, le transistor TRS est mis à l'état passant pour chaque pixel de la ligne de rang n, ce qui débute la phase de lecture des pixels de la ligne de rang n. Le transistor TR forme un suiveur de tension réalisant la conversion du potentiel au noeud SN en une tension qui se retrouve à la source 35 du transistor TR. B16059 - DD17850 ST 10 A l'instant t5, le transistor TRsT est mis à l'état passant pour chaque pixel Pix de la ligne de rang n. Ceci permet de réinitialiser le noeud SN, la tension au noeud SN étant alors mise à VDD. Le potentiel au noeud SN est représentatif de la 5 quantité de charges stockées dans la photodiode PH. A l'instant t6, le transistor TRsT est mis à l'état non passant pour chaque pixel Pix de la ligne de rang n. Ceci fige le potentiel au noeud SN. Le niveau de la tension OUT V PIX suit le potentiel au noeud SN. Une première lecture de la tension 10 OUT V PIX est alors réalisée par le circuit de lecture 8. A l'instant t7, le transistor TTG2 est mis à l'état passant pour chaque pixel Pix de la ligne de rang n. Ceci entraîne un transfert de charges du noeud MEM au noeud SN. A l'instant tg, le transistor TG2 est mis à l'état non 15 passant pour chaque pixel Pix de la ligne de rang n. Ceci fige le niveau du potentiel du noeud SN. Le niveau de la tension OUT V PIX suit le potentiel au noeud SN. Une deuxième lecture de la tension OUT V PIX est alors réalisée par le circuit de lecture 8. A l'instant t9, le transistor TRS est mis à l'état non 20 passant pour chaque pixel de la ligne de rang n, ce qui finit la phase de lecture des pixels de la ligne de rang n. La même séquence d'évolution des signaux RS, RST et TG2 est ensuite réalisée pour les pixels Pix de la ligne de rang n+1. Un signal représentatif de la quantité de charges 25 stockées dans la photodiode PH est obtenu en déterminant la différence entre les première et deuxième lectures de la tension OUT V PIX. Le niveau de bruit de réinitialisation (ou bruit kTC) au noeud SN étant le même aux première et deuxième lectures, il est supprimé lors de la détermination du signal différentiel. Un 30 faible niveau de bruit du signal différentiel peut être obtenu. La figure 4 est un chronogramme illustrant un mode de réalisation d'un procédé de fonctionnement du capteur d'images 5 du type IWR. Le chronogramme représenté en figure 4 est identique à celui représenté en figure 3 à la différence que la phase de 35 lecture RP des noeuds SN des pixels du capteur d'images est B16059 - DD17850 ST 11 réalisée au moins en partie simultanément avec la phase d'intégration IP des pixels du capteur d'images 5. Les potentiels aux noeuds SN qui sont lus pendant la phase de lecture RP sont ceux obtenus à la fin de la phase d'intégration précédente. La 5 vitesse du capteur d'images mettant en oeuvre un procédé de lecture IWR tel qu'illustré par le chronogramme de la figure 4 est supérieure à celle du capteur d'images mettant en oeuvre le procédé de lecture illustré par le chronogramme de la figure 3. La figure 5 est un schéma électrique d'un mode de 10 réalisation d'un capteur d'images 20 mettant en oeuvre un procédé d'extension de dynamique. Le capteur 20 comprend l'ensemble des éléments du capteur d'images 5 représenté en figure 2 et comprend en outre, pour chaque pixel Pix, un circuit rexel de détection d'un débordement du pixel Pix. Selon un autre mode de réalisation, 15 le capteur d'images 20 peut ne comprendre un circuit rexel que pour certains des pixels Pix. Selon un autre mode de réalisation, le circuit rexel peut être relié à plusieurs pixels Pix. Bien que le pixel Pix représenté en figure 5 soit du type "6T", la structure du pixel Pix peut être différente. Selon 20 un autre mode de réalisation, le transistor TTG1 n'est pas présent. Toutefois, un inconvénient d'un tel pixel est qu'il ne permet pas la réalisation d'une lecture différentielle. Selon un autre mode de réalisation, la conversion des charges stockées au noeud SN en tension OUT V PIX peut être réalisée par d'autres 25 moyens que ceux représentés en figure 2. A titre d'exemple, le principe de lecture illustré en figure 3 du document US 2013/119233 peut être mis en oeuvre. Le circuit rexel est adapté à détecter un éventuel débordement des charges stockées dans la photodiode PH par 30 l'intermédiaire du transistor TAB. Selon un mode de réalisation, le circuit rexel comprend un circuit de comparaison 22 commandé par un signal CK et dont une entrée est reliée à un noeud SNbis lui-même relié au drain du transistor TAB. La sortie du circuit de comparaison 22 est reliée 35 à un circuit 24 fournissant le signal de commande AB. La sortie B16059 - DD17850 ST 12 du circuit de comparaison 22 est en outre reliée à un circuit 26 de fourniture d'un signal OUT Tint PIX représentatif de la durée d'intégration effective du pixel Pix. Selon un mode de réalisation, le signal OUT Tint PIX est un signal numérique. Selon 5 un autre mode de réalisation, le signal OUT Tint PIX est un signal analogique fourni par le circuit 26 à partir du signal discret V Tint. La figure 6 est un chronogramme de signaux de commande selon un mode de réalisation d'un procédé de fonctionnement du 10 capteur d'images 20 représenté en figure 5. Pendant une phase d'intégration IP du pixel Pix, délimitée par les impulsions D et F du signal AB, plusieurs impulsions du signal AB sont réalisées pour détecter si la quantité de charges collectées par la photodiode PH serait proche 15 de la limite de saturation de la photodiode PH à la fin de la phase d'intégration si le présent mode de réalisation du procédé de fonctionnement du capteur d'images 20 n'était pas mis en oeuvre. De telles impulsions sont appelées impulsions de détection par la suite, trois impulsions de détection El, E2, E3 sont 20 représentées en figure 6. Chaque impulsion de détection El, E2, E3 du signal AB est suivie d'une impulsion CK1, CK2, CK3 du signal CK. Chaque impulsion de détection El, E2, E3 du signal AB rend passant au moins partiellement le transistor TAB et peut entraîner un transfert de charges de la photodiode PH au noeud SNbis, et 25 donc une variation du potentiel du noeud SNbis. La quantité de charges transférées dépend du niveau de l'impulsion de détection et de la quantité de charges collectées par la photodiode PH. La quantité de charges transférées vers le noeud SNbis est représentative d'un "excès" de charges collectées par la 30 photodiode PH, c'est-à-dire représentative du fait que la photodiode PH serait proche de la limite de saturation à la fin de la phase d'intégration si le présent mode de réalisation du procédé de fonctionnement du capteur d'images 20 n'était pas mis en oeuvre. B16059 - DD17850 ST 13 Le potentiel au noeud SNbis est comparé, de façon directe ou indirecte, à un seuil par le circuit de comparaison 22. En fonction du résultat de la comparaison, la sortie du circuit de comparaison 22 peut basculer pendant l'impulsion CK1, CK2, CK3 5 si un excès de charges collectées par la photodiode PH est détecté. Un basculement de la sortie du circuit de comparaison 22 entraîne l'application d'une impulsion R1, R2, R3 du signal AB pour réinitialiser la photodiode PH, appelées impulsions de réinitialisation par la suite. En figure 6, on a représenté trois 10 impulsions de réinitialisation R1, R2, R3 du signal AB, ce qui signifie que le pixel Pix est réinitialisé trois fois en plus de la réinitialisation ayant eu lieu au début de la phase d'intégration. Ceci peut être obtenu dans le cas où le pixel Pix est exposé à un rayonnement de forte intensité. Dans le cas où le 15 pixel Pix est exposé à un rayonnement d'intensité moindre, le signal AB peut ne présenter qu'une impulsion ou deux impulsions parmi les impulsions R1, R2, R3 voire aucune des impulsions R1, R2, R3. A chaque impulsion de réinitialisation R1, R2, R3 du signal AB, le circuit 26 fournit un signal OUT Tint PIX 20 représentatif de la durée d'intégration effective de la photodiode PH depuis la dernière réinitialisation du pixel. Dans le cas où le circuit 26 fournit le signal OUT Tint PIX à partir du signal V Tint, le signal V Tint peut être une tension discrète dont le niveau varie peu après la fin de chaque impulsion CK1, CK2 et CK3, 25 chaque niveau du signal V Tint étant représentatif de l'instant de survenue d'une impulsion du signal CK. On a représenté quatre niveaux NIV1, NIV2, NIV3, NIV4 décroissants successivement du signal V Tint en figure 6. Une opération de lecture comprend alors la lecture du 30 signal OUT V PIX, par exemple selon les procédés de lecture décrits précédemment en relation avec les figures 3 ou 4, et la lecture du signal OUT Tint PIX. La quantité totale de charges collectées par la photodiode pendant la phase d'intégration peut alors être déterminée à partir des signaux OUT V PIX et 35 OUT Tint PIX. B16059 - DD17850 ST 14 Le nombre d'impulsions de détection El, E2, E3 du signal AB pendant chaque phase d'intégration IP peut varier de deux à 10. De préférence, au cours d'une phase d'intégration IP, 5 les impulsions de détection El, E2, E3 ne sont pas réparties de façon régulière pendant la phase d'intégration IP. De préférence, au cours d'une phase d'intégration IP, la durée entre deux impulsions de détection diminue au fur et à mesure du déroulement de la phase d'intégration. Un nombre plus important de détections 10 est donc réalisé en fin de phase d'intégration, là où le risque que la photodiode parvienne à saturation est plus élevé. Selon un mode de réalisation, en considérant successivement chaque impulsion de détection depuis la dernière impulsion de détection jusqu'à la première impulsion de détection, la durée entre 15 l'impulsion de détection et l'impulsion de fin F suit une progression géométrique. Selon un mode de réalisation, les niveaux des impulsions de détection El, E2, E3 du signal AB ne sont pas identiques pour chaque impulsion de détection. Selon un mode de réalisation, au 20 cours d'une phase d'intégration, le niveau de chaque impulsion de détection El, E2, E3 diminue au fur et à mesure du déroulement de la phase d'intégration. De ce fait, le transistor TAB sera moins passant à la deuxième impulsion de détection E2 qu'à la première impulsion de détection El et ainsi de suite et des charges ne 25 seront transférées, à la deuxième impulsion de détection E2, vers le noeud SNbis depuis la photodiode PH que dans un cas où la photodiode PH est plus proche de la saturation que pour la première impulsion de détection El. Ceci permet d'éviter des détections positives aux impulsions de détection qui suivent la première 30 impulsion alors que l'intensité du signal lumineux atteignant le pixel est suffisamment faible pour ne pas entraîner de justesse de détection positive à la première impulsion de détection. Selon un autre mode de réalisation, les niveaux des impulsions de détection El, E2, E3 du signal AB sont sensiblement 35 identiques pour chaque impulsion de détection. Le circuit rexel B16059 - DD17850 ST 15 peut alors comprendre un circuit adapté à empêcher la survenue de l'impulsion de réinitialisation R2, et éventuellement des impulsions de réinitialisation ultérieures, dans le cas où il n'y a pas eu de première impulsion de réinitialisation R1. 5 La figure 7 est une courbe d'évolution, obtenue par simulation, pour le pixel représenté en figure 5, du nombre Nbl d'électrons (exprimé en kilo électrons) reçus au noeud de lecture SN à la fin de la phase d'intégration en fonction du nombre total Nb2 d'électrons (exprimé en kilo électrons) reçus par la 10 photodiode PH au cours de la phase d'intégration. Cette simulation a été obtenue en considérant les paramètres suivants : - photodiode PH saturant à 9000 électrons ; - durée entre les impulsions D et F de 2,16 ms ; 15 - trois impulsions de détection espacées de l'impulsion F respectivement de 360 ps, 60 ps et 10 ps. En figure 7, chaque diminution brusque de la courbe signifie qu'une réinitialisation du pixel a été réalisée. En l'absence de mise en oeuvre du procédé d'extension 20 de dynamique, la dynamique du pixel est d'environ 9000 électrons. Lorsque le procédé d'extension de dynamique est mis en oeuvre, la dynamique obtenue est d'environ 450000 électrons, soit une augmentation de plus de 34 dB. En outre, le rapport signal à bruit reste supérieur à 28 dB lorsque le procédé d'extension de 25 dynamique est mis en oeuvre. Selon un mode de réalisation, le capteur d'images 20 peut mettre en oeuvre un procédé d'acquisition d'images du type Global Shutter, c'est-à-dire un procédé de commande des pixels dans lequel les débuts et fins des phases d'intégration des pixels 30 sont simultanés. Dans le cas d'un procédé d'acquisition d'images du type Global Shutter dans lequel les impulsions D et F du signal AB sont sensiblement simultanées pour toutes les lignes du capteur d'images 20, il peut être avantageux que les signaux CK soient légèrement décalés d'une ligne à l'autre, de façon à lisser la B16059 - DD17850 ST 16 consommation du capteur d'images et éviter la génération de pics de consommation. Selon un autre mode de réalisation, le procédé d'acquisition d'images peut être du type à "obturateur déroulant" 5 (en anglais Rolling Shutter) dans lequel les phases d'intégration des lignes de pixels sont décalées dans le temps les unes par rapport aux autres. Un procédé d'acquisition d'images du type Rolling Shutter peut être mis en oeuvre notamment avec la structure de pixel "6T" représentée en figure 5. 10 Le capteur d'images 20 peut être réalisé selon une technologie dite tridimensionnelle, par exemple telle que décrite dans le brevet FR 2 970 598. Le capteur d'images 20 comprend alors un empilement d'au moins deux couches de silicium superposées. Les pixels peuvent être réalisés en totalité ou en partie dans la 15 première couche de silicium et les circuits rexel peuvent être réalisés en totalité ou en partie dans la deuxième couche de silicium. La figure 8 est un schéma électrique d'un mode de réalisation plus détaillé du capteur d'images 20. Selon un mode 20 de réalisation, le circuit rexel est commun à plusieurs pixels, quatre à titre d'exemple en figure 8. Les transistors TAB de ces quatre pixels Pix peuvent être reliés au noeud SNbis. Dans ce cas, il est observé la somme des débordements des quatre pixels. A titre de variante, seul le transistor TAB de l'un des quatre 25 pixels Pix, appelé pixel référent, est relié au noeud SNbis. Dans ce cas, seul le débordement du pixel référent est observé. Toutefois, les quatre pixels Pix peuvent être réinitialisés à chaque fois que le débordement du pixel référent est détecté. Le capteur d'images 20 comprend une source 28 d'un 30 signal discret ABG, par exemple une tension, qui peut prendre plusieurs valeurs constantes et une source 30 d'un signal constant VL AB, égal au niveau bas du signal AB. Le capteur d'images 20 comprend en outre une source 32 d'un signal de comparaison Vcomp constant, par exemple une tension 35 constante. Le capteur d'images 20 comprend en outre une source 34 B16059 - DD17850 ST 17 d'un signal discret V Tint, par exemple une tension, qui peut prendre plusieurs valeurs constantes. Chaque circuit rexel comprend un transistor MOS T RSTbis dont le drain est relié à la source du potentiel de référence haut 5 VDD, dont la source est reliée au noeud SNbis et dont la grille reçoit le signal RSTbis. Le circuit de comparaison 22 comprend : un transistor MOS TRbis dont la grille est reliée au noeud SNbis ; 10 un interrupteur TRSbis qui relie la source du transistor TRbis à la source du potentiel de référence bas GND et qui est commandé par un signal de commande RSbis ; un interrupteur T /RSbis qui relie le drain du transistor TRbis à la source du potentiel de référence haut VDD et qui est 15 commandé par un signal de commande /RSbis ; et un comparateur 36 commandé par le signal CK recevant à une première entrée le signal à la source du transistor TRbis, recevant à une deuxième entrée un signal de comparaison Vcomp et dont la sortie fournit le signal ABbis, par exemple un signal 20 binaire. Le signal /RSbis peut correspondre au complément du signal RSbis. De façon générale, les signaux /RSbis et RSbis sont tels que les transistors TRSbis et T /RSbis ne sont pas passants simultanément. 25 Selon un mode de réalisation, lorsque le signal CK est à un premier niveau, par exemple au niveau bas, le signal ABbis fourni par le comparateur 36 est indépendant des signaux aux entrées du comparateur 36 et est par exemple au niveau bas. Lorsque le signal CK passe du premier niveau à un deuxième niveau, par 30 exemple lors d'un front montant du niveau bas au niveau haut, le signal ABbis fourni par le comparateur 36 dépend de la comparaison des signaux en entrée du comparateur 36, et est, par exemple, à l'état bas lorsque la tension à la source du transistor Tamis est supérieure à la tension Vcomp et est à l'état haut lorsque la 35 tension à la source du transistor TRbis est inférieure à la tension B16059 - DD17850 ST 18 Vcomp. La valeur du signal ABbis au front du signal CK du premier niveau au deuxième niveau est maintenue tant que le signal CK est au deuxième niveau. Selon le présent mode de réalisation, le circuit 24 5 fournissant le signal de commande AB comprend : un inverseur INV dont l'entrée est reliée à la sortie du comparateur 36 ; un transistor MOS Tm' dont l'une des bornes de commande (source ou drain) est reliée à la source 28 du signal discret ABG, 10 dont l'autre borne de commande est reliée à la grille du transistor TAB de chaque pixel Pix associé au circuit rexel et dont la grille est reliée à la sortie de l'inverseur INV ; et un transistor MOS TAB2 dont l'une des bornes de commande (source ou drain) est reliée à la source 30 du signal binaire 15 VL AB, dont l'autre borne de commande est reliée à la grille du transistor TAB de chaque pixel Pix associé au circuit rexel et dont la grille est reliée à la sortie du comparateur 36. Selon le présent mode de réalisation, le circuit 26 de fourniture du signal OUT Tint PIX comprend : 20 un interrupteur TALT1 reliant alternativement la sortie du comparateur 36 à un noeud AI ou un noeud A2 ; un interrupteur Ti commandé par le signal au noeud AI et reliant la source 34 du signal V Tint à une première électrode d'un condensateur C1 dont la seconde électrode est reliée à la 25 source du potentiel bas GND ; un interrupteur T2 commandé par le signal au noeud A2 et reliant la source 34 du signal V Tint à une première électrode d'un condensateur C2 dont la seconde électrode est reliée à la source du potentiel bas GND ; 30 un interrupteur TALT2 reliant alternativement un noeud B0 à un noeud B1 relié à la première électrode du condensateur C1 ou à un noeud B2 relié à la première électrode du condensateur C2, l'interrupteur TALT2 étant relié au noeud B2 lorsque l'interrupteur TALT1 est relié au noeud Ai et l'interrupteur TALT2 B16059 - DD17850 ST 19 étant relié au noeud B1 lorsque l'interrupteur TALT1 est relié au noeud A2 ; un transistor MOS T3, par exemple à canal N, monté en suiveur, dont le drain est relié à la source du potentiel de 5 référence haut VDD et dont la grille est reliée au noeud B0 ; et un transistor MOS 14, par exemple à canal N, dont le drain est relié à la source du transistor T3, dont la source fournit le signal OUT Tint Pix et dont la grille reçoit le signal RS. 10 Un mode de réalisation d'un procédé de fonctionnement du capteur d'images 20 représenté en figure 8 va maintenant être décrit. Le fonctionnement du capteur d'images 20 est identique à ce qui a été décrit précédemment en relation avec le chronogramme de la figure 6. 15 En dehors des impulsions du signal CK, le signal ABbis est maintenu au niveau bas de sorte que le transistor TAB1 est rendu passant et le transistor TAB2 est rendu non passant. Le signal AB est alors égal au signal ABG. A titre d'exemple, les positions des interrupteurs TALT1 et TALT2 alternent à chaque 20 phase d'intégration. A titre d'exemple, à une phase d'intégration, l'interrupteur TALT1 est relié au noeud Al et l'interrupteur TALT2 est relié au noeud B2 et, à la phase d'intégration suivante, l'interrupteur TALT1 est relié au noeud A2 et l'interrupteur TALT2 est relié au noeud B1. 25 A titre d'exemple, chaque interrupteur Ti et T2 est passant lorsque le signal qui le commande est à l'état bas pendant une impulsion du signal CK et est non passant lorsque le signal qui le commande est à l'état haut pendant une impulsion du signal CK. En dehors des impulsions du signal CK, les interrupteurs Ti 30 et T2 sont non passants. La figure 9 est un chronogramme de signaux de commande du capteur d'images 20 représenté en figure 8 au niveau d'une impulsion de détection El du signal ABG et de l'impulsion CK1 qui suit du signal CK. La figure 10 illustre l'évolution des niveaux B16059 - DD17850 ST 20 de potentiel aux régions de drain, de source et de canal des transistors TRsbis, TRbis et T /RSbis- Avant une impulsion de détection El du signal ABG, le signal RSTbis qui était à l'état haut passe à l'état bas de sorte 5 que le transistor T RSTbis est non passant. Pendant l'impulsion de détection El du signal ABG, le signal RSbis est à l'état haut et le signal /RSbis est à l'état bas. Ceci correspond à la configuration (1) des potentiels en figure 10. Le potentiel au noeud SNbis est à un niveau NIV qui dépend de la quantité de 10 charges ayant passé de la photodiode PH au noeud SNbis. A la fin de l'impulsion de détection El, le potentiel au noeud SNbis ne varie sensiblement pas. Après l'impulsion de détection El, le signal RSbis passe au niveau bas, ce qui correspond à la configuration (2) des potentiels en figure 10, puis le signal 15 /RSbis passe au niveau haut, ce qui correspond à la configuration (3) des potentiels en figure 10. Le potentiel à la source du transistor TRbis varie jusqu'au niveau NIV pour suivre le potentiel au noeud SNbis. Le signal /RSbis repasse alors au niveau haut, ce qui correspond à la configuration (4) des potentiels en 20 figure 10. Le potentiel à la source du transistor TRbis ne varie sensiblement pas. L'impulsion CK1 se produit alors. Selon le résultat de la comparaison entre le signal Vcomp et le potentiel à la source du transistor TRbis au front montant de l'impulsion CK1, la sortie 25 du comparateur 26 reste au niveau bas ou bascule au niveau haut et le signal AB est égal au signal ABG ou au signal VL AB. Peu après le front montant de l'impulsion CK1, le signal RSTbis passe à l'état haut et le signal RSbis passe à l'état haut. Ceci n'entraîne toutefois pas de changement de la sortie du comparateur 30 36 qui reste bloquée pendant toute l'impulsion CKi. L'impulsion de réinitialisation R1 se produit alors pour le signal ABG. Selon la sortie du comparateur 36, cette impulsion de réinitialisation R1 est transmise ou non au signal AB selon le résultat de la comparaison entre le signal Vcomp et le potentiel 35 à la source du transistor TRbis. Lorsque l'impulsion est transmise B16059 - DD17850 ST 21 au signal AB, le transistor TAB est rendu au moins partiellement passant de sorte que la photodiode PH est vidée de ses charges par l'intermédiaire de la source du potentiel de référence haut VDD et est réinitialisée. 5 Le présent mode de réalisation de détection du "débordement" de la photodiode PH qui met en oeuvre le transistor Tamis et les interrupteurs TRSbis et T /RSbis présentent l'avantage d'une faible consommation puisque la modification du potentiel à l'une des entrées du comparateur 36 est obtenue sans circulation 10 de courant utilisant une source de courant. Des modes de réalisation particuliers de la présente invention ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. REVENDICATIONS1. Capteur d'images (20) comprenant des pixels (Pix), chaque pixel comprenant un photodétecteur (PH) et un circuit de lecture de la quantité de charges collectées par le photodétecteur à la fin d'une phase (IP) de collecte de charges par le 5 photodétecteur, le capteur d'images comprenant en outre, pour au moins l'un des pixels, un circuit de détection (rexel) adapté, au moins à chacun de deux instants différents pendant ladite phase, à détecter si la quantité de charges collectées audit instant par le photodétecteur dudit pixel dépasse un seuil et, dans le cas où 10 ladite quantité de charges collectées audit instant dépasse le seuil, à mémoriser un premier signal représentatif (OUT Tint PIX) dudit instant et à réinitialiser le photodétecteur. 2. Capteur d'images (20) selon la revendication 1, dans lequel, pour chaque pixel (Pix), le circuit de lecture comprend 15 au moins un premier transistor (TG1) reliant le photodétecteur (PH) à un premier noeud (SN) et dans lequel chaque pixel (Pix) comprend, en outre, un deuxième transistor (TAB) reliant le photodétecteur à un deuxième noeud (SNbis), ledit deuxième noeud d'au moins l'un des pixels étant relié au circuit de détection 20 (rexel). 3. Capteur d'images (20) selon la revendication 2, comprenant, en outre, un troisième transistor (T RSTbis) reliant le deuxième noeud (SNbis) à une source d'un premier potentiel de référence (VDD). 25 4. Capteur d'images (20) selon la revendication 3, dans lequel le circuit de détection (rexel) est adapté, pour chacun desdits instants, à rendre au moins partiellement passant le deuxième transistor (TAB), le troisième transistor étant alors non passant, puis à rendre passants le deuxième transistor (TAB) 30 et le troisième transistor dans le cas où la quantité de charges collectées audit instant dépasse ledit seuil. 5. Capteur d'images (20) selon l'une quelconque des revendications 2 à 4, comprenant un comparateur (36) et un circuit B16059 - DD17850 ST 23 (24) de commande du deuxième transistor (TAB) à partir du signal (ABbis) fourni par le comparateur. 6. Capteur d'images (20) selon l'une quelconque des revendications 2 à 5, comprenant une première source (28) d'un premier signal discret (ABG) de plusieurs premiers niveaux et dans lequel le circuit de détection (rexel) est adapté à commander le deuxième transistor (TAB) avec l'un desdits premiers niveaux en fonction dudit instant. 7. Capteur d'images (20) selon l'une quelconque des revendications 2 à 6, dans lequel le circuit de détection (rexel) comprend un circuit de mémorisation du premier signal représentatif (OUT Tint PIX) dudit instant, dans le cas où la quantité de charges collectées audit instant dépasse ledit seuil, le premier signal étant un signal analogique ou un signal numérique. 8. Capteur d'images (20) selon la revendication 7, dans lequel le circuit de mémorisation comprend une deuxième source (28) d'un deuxième signal discret (V Tint) de plusieurs deuxièmes niveaux, au moins un condensateur (C1) et un circuit de charge du 20 condensateur avec l'un desdits deuxièmes niveaux en fonction dudit instant, dans le cas où la quantité de charges collectées audit instant dépasse ledit seuil. 9. Capteur d'images (20) selon l'une quelconque des revendications 2 à 8, dans lequel, pour chaque pixel (Pix), le 25 circuit de lecture comprend un quatrième transistor MOS (TR) dont la grille est reliée au premier noeud (SN) et dans lequel le circuit de détection (rexel) comprend un cinquième transistor MOS (TRbis) dont la grille est reliée au deuxième noeud (SNbis). 10. Capteur d'images (20) selon la revendication 9 dans 30 son rattachement à la revendication 3, dans lequel le circuit de détection (rexel) comprend un premier interrupteur (T /RSbis) reliant l'une des bornes entre la source et le drain du cinquième transistor MOS (TRbis) à la source du premier potentiel de référence (VDD) et un deuxième interrupteur (TRSbis) reliant 35 l'autre borne entre la source et le drain du cinquième transistor B16059 - DD17850 ST 24 MOS (TRbis) à une source d'un deuxième potentiel de référence (GND). 11. Procédé d'acquisition d'images par un capteur d'images (20) comprenant des pixels (Pix), chaque pixel comprenant 5 un photodétecteur (PH) et un circuit de lecture de la quantité de charges collectées par le photodétecteur à la fin d'une phase (IP) de collecte de charges par le photodétecteur, le procédé comprenant les étapes suivantes réalisées pour au moins l'un des pixels : 10 a) détecter, au moins à chacun de deux instants différents pendant ladite phase, si la quantité de charges collectées audit instant par le photodétecteur dudit pixel dépasse un seuil ; et b) dans le cas où la quantité de charges collectées 15 audit instant par le photodétecteur dépasse le seuil, mémoriser un premier signal représentatif (OUT Tint PIX) dudit instant et réinitialiser le photodétecteur. 12. Procédé selon la revendication 11, dans lequel, pour chaque pixel (Pix), le circuit de lecture comprend au moins un premier transistor (TG1) reliant le photodétecteur (PH) à un premier noeud (SN), dans lequel chaque pixel (Pix) comprend, en outre, un deuxième transistor (TAB) reliant le photodétecteur à un deuxième noeud (SNbis), ledit deuxième noeud d'au moins l'un des pixels étant relié au circuit de détection (rexel), dans lequel, à l'étape a), à chacun desdits instants, le deuxième transistor est rendu au moins partiellement passant, le premier transistor étant non passant, et dans lequel, à l'étape b), dans le cas où la quantité de charges collectées audit instant dépasse ledit seuil, le deuxième transistor est rendu passant pour réinitialiser le photodétecteur.