FR 3069374 A1 20190125 FR 1756937 A 20170721 Transistor MOS à effet bosse réduit Des modes de réalisation de l'invention concernent des circuits intégrés, notamment les transistors à effet de champs connus dans l'état de la technique sous l'acronyme de langue anglaise « MOS » («Metal Oxyde Semiconductor», « MOS » en anglais) incorporés dans des circuits intégrés, et en particulier la réduction de l'effet « bosse » (connu par l'homme du métier sous la dénomination anglo saxonne d'effet « hump ») en bordure de zone active. La figure 1 illustre un exemple de circuit intégré CI comprenant un transistor MOS T selon l'art antérieur. Le transistor MOS T est réalisé sur et dans une zone active ZA entourée par une région isolante 1, par exemple du type tranchée peu profonde (« Shallow Trench Isolation », STI en anglais). La zone active ZA comporte une région dopée de drain 2 et une région dopée de source 4 séparées par une région de canal 3 et ménagées dans un substrat semi-conducteur. Le transistor T comporte également une région de grille 5 isolée de la zone active par une couche d'oxyde de silicium 6 (oxyde de grille). De façon classique les régions de drain, de source et de grille sont siliciurées pour permettre des prises de contact D, S, G sur ces régions. La grille a une longueur L, comptée dans la direction source-drain et cette longueur peut être égale au noeud technologique utilisé pour la réalisation d'un circuit intégré incorporant ce transistor. Ainsi dans une technologie 40 nm, la longueur L peut valoir 40 nm. La région de grille 5 qui s'étend transversalement à la direction source-drain chevauche deux bords opposés BD1 et BD2 de la zone active ZA au niveau de deux zones de chevauchement ZCH1 et ZCH2, respectivement. 2 Au niveau des bords BD1 et BD2, le profil de la zone active présente une bosse et une cuvette. Il en résulte dans les zones de chevauchements une épaisseur non uniforme de l'oxyde de grille 6. 5 Par ailleurs, dans la zone active, au voisinage de la région isolante 1, la concentration de dopants côté source et côté drain, est généralement différente de celle située au centre de la zone active, et ce en raison, entre autres, d'une absorption partielle des dopants par la région isolante 1 lors de l'implantation et de la diffusion de ces 10 dopants. C'est le cas par exemple pour du bore utilisé comme dopant dans les transistors NMOS. C'est aussi le cas, mais généralement dans une moindre mesure, pour les dopants des transistors PMOS. Il en résulte que des transistors parasites TP1 et TP2 se 15 forment aux bords BD1 et BD2 de la zone active. Plus précisément le transistor parasite TP1 possède une partie 20 de la région de drain 2 et une partie 40 de la région de source 4 situées en bord de la zone active ZA et une partie 50 de la région de grille 5 chevauchant le bord BD1. Le transistor parasite TP2 possède une partie 21 de la région de 20 drain 2 et une partie 41 de la région de source 4 situées en bord de la zone active ZA et une partie 51 de la région de grille 5 chevauchant le bord BD2. Ces transistors parasites, en bord de zone active, sont schématisés sur la figure 2 sur laquelle on a également schématisé un 25 transistor central Ti qui est censé avoir les caractéristiques souhaitées du transistor T Les transistors parasites TP1 et TP2 ont une tension de seuil Vtp inférieure à celle du transistor central Ti. Comme la tension de seuil Vtp des transistors parasites est plus faible que celle du transistor 30 central, la tension de seuil du transistor T est de facto plus faible que celle attendue. Cet effet est connu dans l'état de la technique sous les termes « effet hump ». 3 Une méthode connue de l'état de la technique permettant de s'affranchir de l'effet hump prévoit une modification du transistor de telle sorte que sa grille soit de forme octogonale. La figure 3 illustre un circuit intégré Cil comprenant un tel transistor T2. Le drain D est 5 alors situé au milieu de l'octogone. Cependant, cette architecture du transistor présente l'inconvénient d'augmenter la taille du transistor. La surface occupée par le transistor est plus que doublée par rapport à un transistor de forme classique à technologie comparable. 10 Il existe par conséquent un besoin d'annuler ou du moins de réduire l'effet « hump » tout en conservant la taille standard du transistor pour une technologie donnée, et cela en ne modifiant que sommairement le procédé de fabrication de transistors. Selon des modes de réalisation, il est avantageusement proposé 15 d'incorporer de part et d'autre du pied de la grille du transistor MOS et en bord de zone active des languettes débordant sur la zone active et la région isolante et ainsi modifier la tension de seuil des transistors parasites de façon à compenser l'effet « hump » et rétablir au mieux la tension de seuil attendue pour le transistor MOS. 20 Selon un aspect, il est proposé un circuit intégré comprenant au moins un transistor MOS réalisé sur et dans une zone active comportant une région de source, une région de drain, la zone active étant entourée d'une région isolante, le transistor ayant une région de grille comprenant deux flancs s'étendant transversalement à la 25 direction source-drain, chevauchant deux bords opposés de la zone active, et possédant au niveau de chaque zone de chevauchement au moins une languette saillant au pied d'au moins un flanc de la région de grille et recouvrant une partie de la zone active et une partie de la région isolante. 30 Selon un mode de réalisation, le circuit intégré peut comporter une seule languette par zone de chevauchement, les deux languettes saillant du même flanc. 4 Selon un autre mode de réalisation possible, le circuit intégré comporte une seule languette par zone de chevauchement, les deux languettes saillant respectivement des deux flancs. Selon encore un autre mode de réalisation possible, le circuit 5 intégré comporte deux languettes par zone de chevauchement, les deux languettes saillant respectivement des deux flancs. Ce dernier mode de réalisation permet d'avoir de meilleures performances. En d'autres termes, ce mode de réalisation compense mieux l'effet « hump ». 10 Avantageusement, le circuit intégré est réalisé dans une technologie L nanomètres, et la région de grille comporte une zone centrale ayant une longueur comptée dans la direction source-drain, égale à L nanomètres, les languettes saillant de cette zone centrale. Ainsi il n'y a pas de différence entre la zone centrale de la 15 grille d'un transistor présentant des languettes et la grille classique d'un transistor classique. La région de grille comporte sur lesdits flancs des régions latérales isolantes recouvrant avantageusement chaque languette. Selon un aspect, il est proposé un procédé de réalisation d'un 20 transistor MOS réalisé sur et dans une zone active entourée d'une région isolante, comprenant une formation d'une région de grille comprenant deux flancs s'étendant transversalement à la direction source-drain, chevauchant deux bords opposés de la zone active, et possédant au niveau de chaque zone de chevauchement au moins une 25 languette saillant au pied d'au moins un flanc de la région de grille et recouvrant une partie de la zone active et une partie de la région isolante. Selon un mode de mise en oeuvre, la formation de ladite au moins une languette comprend une première gravure d'une couche de 30 matériau de grille de façon à former une zone centrale de grille et à laisser subsister de part et d'autre de la zone centrale une couche résiduelle de matériau de grille, et une deuxième gravure de la couche résiduelle de façon à former ladite au moins une languette. 5 D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de réalisation, nullement limitatifs, et de dessins annexés sur lesquels : - les figures 1 à 3, précédemment décrites, illustre un circuit 5 intégré comprenant un transistor MOS selon l'état de la technique ; et - les figures 4 à 16 illustrent différents modes de réalisation et de mise en oeuvre de l'invention. On se réfère à la figure 4 et figure 5 qui représentent un 10 exemple de mode de réalisation d'un circuit intégré Cl2 comprenant un transistor MOS T3. La figure 5 est une vue en coupe du circuit intégré de la figure 4 selon la ligne V-V de la figure 4. Le transistor MOS T3 est réalisé sur et dans une zone active 15 ZA entouré par une région isolante 10, par exemple du type tranchée peu profonde (« Shallow Trench Isolation », STI en anglais). La zone active ZA comporte une région dopée de drain 11 et une région dopée de source 13 séparées par une région de canal 12 ménagées dans un substrat semi-conducteur SB. 20 Le substrat SB peut être un substrat massif ou bien un caisson semi-conducteur, ou encore un film semi-conducteur d'un substrat de type silicium sur isolant (« Silicon On Isolator », SOI en anglais). Dans le cas d'un transistor NMOS, les régions de drain et de source sont dopées N. Elles sont dopées P pour un transistor PMOS. 25 De façon classique les régions de drain et de source sont siliciurées pour permettre des prises de contact CTS, CTD. Les références 110 et 130 désignent les parties siliciurées des régions de drain 11 et de source 13. Le transistor T3 comporte également une région de grille 14 30 isolée de la zone active par une couche diélectrique 15. La région de grille 14 comporte une zone centrale 16 ayant une longueur L. Cette longueur L est avantageusement égale à la longueur L d'une grille d'un transistor classique réalisé dans une technologie L nm. 6 L est par exemple égale à 40 nm. La zone centrale 16 de la région de grille 14 déborde au-delà de la zone active ZA pour permettre une prise de contact sur la région de grille 14. A cet égard en pratique la partie supérieure de l'ensemble 5 de la région de grille 14, est siliciurée. La zone centrale 16 de la région de grille 14 s'étend transversalement à la direction source-drain et chevauche les deux bords opposés BD1 et BD2 de la zone active. La région de grille 14 possède au niveau de chaque zone de 10 chevauchement deux languettes 17 respectivement saillant au pied des deux flancs FLA et FLB de la zone centrale de la région de grille 14 et recouvrant chacune une partie de la zone active ZA et une partie de la région isolante 10. La languette 17 a schématiquement la forme d'un parallélépipède de hauteur h, de longueur Li et de largeur L2. La zone 15 centrale de la grille comporte sur les deux flancs FLA et FLB des régions latérales isolantes 18 (« espaceurs ») recouvrant les languettes 17. Les languettes 17 peuvent être de mêmes dimensions ou de dimensions différentes. 20 La largeur L2 est égale par exemple à la dimension minimale de la technologie du transistor. Par exemple pour une technologie 40 nm égale à 40 nm, L2 est de l'ordre de 40 nm. Comme on le verra en détail ci-après, ces languettes 17 vont permettre lors du dopage des régions de drain et de source, de modifier 25 localement le profil de dopage de ces régions et ainsi modifier les caractéristiques électriques des transistors parasites et donc celles du transistor T3, notamment la tension de seuil des transistors parasites. En effet, les languettes 17 forment une épaisseur supplémentaire à traverser pour les dopants. 30 A titre d'exemple pour L égale à 40 nm et des languettes situées de part et d'autre et aux extrémités de la région de grille, débordant sur la zone active du transistor et la région isolante, de hauteur h égale à 15 nm, de longueur Li égale à 15 nm et de largeur L2 égale à 40 nm, il est possible de compenser 100 mV de perte de 7 tension de seuil pour le transistor T3. Cela étant, l'homme du métier saura ajuster les valeurs dimensionnelles des languettes en fonction de la compensation souhaitée pour la tension de seuil du transistor T3. Un exemple de procédé de fabrication d'un transistor MOS 5 réalisé sur et dans une zone active et ayant une grille comprenant de part et d'autre à son pied des languettes est à présent décrit en se référant plus particulièrement aux figures 6 à 13 qui sont des vues en coupe selon la ligne V-V de la figure 4. La grille est ici en polysilicium. 10 La dimension critique CD du transistor est égale ici à 40 nm. Cette technologie de transistor étant courante, les masques de dopage utilisés dans la fabrication de ces transistors selon l'invention sont les mêmes que ceux des transistors classiques habituellement réalisés dans cette technologie. 15 Les éléments identiques à ceux décrits précédemment sont identifiés par les mêmes références numériques. La figure 6 illustre une première étape dans laquelle une première gravure d'une couche de résine pour un CD égal à 40 nm est réalisée. 20 Plus précisément, on forme de façon classique et connue sur le substrat SB surmonté d'une couche de dioxyde de silicium 200, surmontée d'une couche de polysilicium 210, elle-même surmontée d'une couche de masque dur 22, surmontée d'une couche de résine 23. La résine 23 est gravée par photolithographie en utilisant un masque 25 de gravure de CD égal à 40 nm, de façon à ne laisser subsister qu'un bloc de résine 230. La couche de polysilicium 210 a ici une hauteur H, par exemple de 80 nm. Dans une seconde étape illustrée à la figure 7, on réalise une 30 première gravure classique GR1 en utilisant le bloc de résine 230 comme masque de gravure. La couche de polysilicium 210 est gravée au plasma et en temps de façon à laisser subsister au pied de la zone centrale 16, des marches 170 de polysilicium de hauteur h saillant des flancs de la zone centrale 16 et s'étendant sur toute la largeur 8 (comptée transversalement à la longueur L) de telle sorte que chaque marche chevauche la zone active ZA et la zone isolante 10. Puis à l'étape 3 illustrée à la figure 8, on réalise de façon classique un second masque MSK2 de résine ayant au niveau des bords 5 de la zone active une longueur CD2, par exemple 70 nm, supérieure à la longueur CD, et une longueur CD entre les bords de la zone active. Le masque de résine MSK2 déborde de chaque côté de la zone centrale 16 de la grille d'une longueur Li, égale par exemple à 15 nm, qui va définir la longueur des languettes. Le masque va également 10 permettre de supprimer dans l'étape ultérieure de gravure, le résidu des marches 170 situé entre les languettes. A l'étape 4 illustrée à la figure 9, on réalise ladite gravure au plasma sélective GR2. On obtient la grille 14 comprenant la zone centrale 16 de longueur L et hauteur H entre les languettes, ainsi que 15 les languettes 17 de longueur Li, de largeur L2 et de hauteur h qui saillent de la zone centrale 16 et qui recouvrent une partie de la zone active et une partie de la région isolante 10. A l'étape 5 du procédé illustrée à la figure 10, une couche de dioxyde de silicium 24 est déposée sur la grille 14 et la surface du 20 substrat SB, suivie d'une première implantation de dopants IMP1 de façon à obtenir les régions implantées 11 a et 13a de part et d'autre de la région de canal 12 (figure 11). Puis à l'étape 6, les espaceurs 18 sont réalisés de façon classique. Ils recouvrent notamment les languettes 17. 25 A l'étape 7 comme illustrée à la figure 12, une seconde implantation de dopants IMP2 est réalisée de façon à obtenir le transistor T3. La figure 13 illustre le profil de dopants PFI sous les languettes 17 selon la ligne V-V de la figure 4 et la figure 14 illustre 30 le profil de dopants PFC sous la partie centrale 16 selon la ligne XIV- XIV de la figure 4. On remarque que le profil de dopants PFI sous les languettes 17 est différent du profil classique PFC. 9 Le profil de dopants PFI situé sous les languettes 17 s'étend moins profondément que le profil classique PFC. Avantageusement, les languettes modifient la répartition des dopants dans les régions de drain, de source et de grille sous les 5 languettes lors de l'étape de dopage du procédé de fabrication des transistors. Cette modification du profil de dopage entraîne une modification des propriétés électriques des transistors parasites incorporés dans le transistor, notamment une augmentation de leur 10 tension de seuil Vtp, ce qui permet de réduire voire de supprimer l'effet hump Le procédé qui vient d'être décrit conduit à la création d'un seul masque supplémentaire de gravure de grille et le rajout de deux étapes dans le procédé de fabrication du transistor, sans modification 15 des étapes classiques de fabrication des transistors MOS. De plus, la dimension critique CD (« critical dimension », en anglais) du transistor est conservée, les masques de dopage utilisés lors des étapes de fabrication des transistors classiques sont aussi conservés. Même si le mode de réalisation illustré sur les figures 4 et 5, 20 est préférable en termes de performances, l'invention n'est pas limitée au mode de réalisation tel que décrit aux figures 4 et 5 mais en embrasse toutes les variantes. Il est possible en variante, que chaque zone de chevauchement comporte une seule languette 17, les deux languettes saillant du même 25 flanc FLA comme illustré à la figure 15. Bien entendu elles pourraient saillir du flanc FLB Il est possible en variante, que chaque zone de chevauchement comporte une seule languette 17, les deux languettes saillant respectivement des flancs FLA et FLB comme illustré à la figure 30 16.Alors que sur la figure 16, la languette côté drain saille du flanc FLB et que la languette côté source saille du flanc FLA, il serait possible d'inverser la configuration c'est-à-dire d'avoir une languette côté drain saillant du flanc FLA et une languette côté source saillant du flanc FLB. 10 Là encore dans ces deux variantes, REVENDICATIONS1. Circuit intégré (CI) comprenant au moins un transistor MOS (T3) réalisé sur et dans une zone active (ZA) comportant une région de source (13), une région de drain (11), la zone active (ZA) étant entourée d'une région isolante (10), le transistor ayant une région de grille (14) comprenant deux flancs (FLA, FLB) s'étendant transversalement à la direction source-drain, chevauchant deux bords opposés (BD1, BD2) de la zone active, et possédant au niveau de chaque zone de chevauchement au moins une languette (17) saillant au pied d'au moins un flanc de la région de grille (14) et recouvrant une partie de la zone active et une partie de la région isolante. 2. Circuit intégré selon la revendication 1, comportant une seule languette (17) par zone de chevauchement, les deux languettes saillant du même flanc (FLA, FLB). 3. Circuit intégré selon la revendication 1, comportant une seule languette (17) par zone de chevauchement, les deux languettes saillant respectivement des deux flancs (FLA, FLB). 4. Circuit intégré selon la revendication 1, comportant deux languettes (17) par zone de chevauchement, les deux languettes saillent respectivement des deux flancs (FLA, FLB). 5. Circuit intégré selon l'une quelconque des revendications 1 à 4, réalisé dans une technologie L nanomètres, et dans lequel la région de grille (14) comporte une zone centrale (16) ayant une longueur comptée dans la direction source-drain, égale nanomètres, la ou les languettes (17) saillant de cette zone centrale. 6. Circuit intégré selon l'une quelconque des revendications 1 à 5, dans lequel la région de grille (14) comporte sur lesdits flancs (FLA, FLB) des régions latérales isolantes (18) recouvrant chaque languette (17). 7. Procédé de réalisation d'un transistor MOS (T3) réalisé sur et dans une zone active (ZA) entourée d'une région isolante, comprenant une formation d'une région de grille (14) comprenant deux flancs (FLA, FLB) s'étendant transversalement à la direction source- 12 drain, chevauchant deux bords opposés (BD1, BD2) de la zone active, et possédant au niveau de chaque zone de chevauchement au moins une languette (17) saillant au pied d'au moins un flanc de la région de grille (14) et recouvrant une partie de la zone active et une partie de la 5 région isolante. 8. Procédé selon la revendication 7, dans lequel la formation de ladite au moins une languette (17) comprend une première gravure d'une couche de matériau de grille de façon à former une zone centrale (16) de grille et à laisser subsister de part et d'autre de la zone 10 centrale une couche résiduelle de matériau de grille, et une deuxième gravure de la couche résiduelle de façon à former ladite au moins une languette (17).