FR 3074604 A1 20190607 FR 1761692 A 20171206 MEMOIRE SRAM A EFFACEMENT RAPIDE DESCRIPTION DOMAINE TECHNIQUE ET ART ANTERIEUR La presente invention se rapporte au domaine des memoires de type SRAM (SRAM pour « Static Random Access Memory » ou memoire vive statique a acces aleatoire), et concerne en particulier celui de la mice en ceuvre de contre-mesures pour empecher un acces non-autorise a des informations stockees dans une matrice de cellules memoires SRAM. La presente invention met en ceuvre un circuit d'effacement rapide de donnees memorisees dans une memoire SRAM. ART ANTERIEUR Une memoire SRAM a pour fonction le stockage d'informations volatiles dont certaines peuvent etre confidentielles et/ou securisees. Pour permettre de proteger certaines donnees contenues dans un dispositif memoire, par exemple une cle d'encryptage, et empecher leur acces a un tiers non-autorise, une mesure classique consiste, lorsqu'on a detecte une tentative d'acces frauduleux, a effacer le contenu de ces informations qui sont memorisees par les cellules memoires. Une methode d'effacement de memoire volatile consiste simplement a couper ('alimentation de la memoire volatile lorsqu'un acces ou une tentative d'acces non-a utorise(e) est detecte(e). La duree d'effacement est dans ce cas directement liee a la capacite electrique des lignes d'alimentation du plan memoire qui sont typiquement agencees sous forme d'une grille d'alimentation. Or la capacite electrique d'une telle grille d'alimentation peut aller jusqu'a plusieurs dizaines de pF et le temps de &charge peut etre par consequent de l'ordre de la microseconde, voire de la milliseconde suivant les conditions de temperature. 2 Pour pallier un probleme de lenteur d'effacement de la memoire, une solution consiste a prevoir des dispositifs a base de diodes pour ('evacuation rapide des charges. Neanmoins, ce type de dispositif d'effacement, bien qu'efficace, est penalisant en terme de surcout en surface. 5 La presente demande vise a trouver un nouveau type de circuit d'effacement des donnees contenues dans une SRAM qui soit ameliore vis-a-vis d'inconvenients mentionnes ci-dessus. EXPOSE DE L'INVENTION La presente invention vise a mettre en place une contre mesure a un 10 acces non autorise qui permet d'effacer rapidement, de maniere integrale et irreversible, le contenu des cellules SRAM d'une matrice de cellules SRAM. Pour cela, un mode de realisation de la presente invention prevoit un dispositif de memoire statique a acces aleatoire comprenant une matrice memoire dotee d'au moins une colonne formee d'une pluralite de cellules memoires SRAM chacune 15 desdites cellules comprenant : - un premier nceud de stockage d'information logique et un deuxierne nceud de stockage d'information logique complementaire, - un premier transistors d'acces au premier nceud de stockage et un deuxierne transistor d'acces au deuxierne nceud de stockage, le premier transistor d'acces 20 et le deuxierne transistor d'acces etant respectivement connectes a une premiere ligne de bit et a une deuxierne ligne, la premiere ligne de bit et la deuxierne ligne de bit etant partagee par lesdites cellules de ladite colonne, le dispositif etant dote en outre d'un circuit d'effacement de la memoire configure pour consecutivement a une reception d'un signal d'effacement, rendre 25 passant les transistor d'acces desdites cellules connectees a la premiere ligne de bit et la deuxierne ligne de bit et connecter entre elles ladite premiere ligne de bit et ladite deuxierne ligne de bit. Ce mecanisme permet ('evacuation des charges electriques contenues dans chacune des cellules elementaires de memorisation independamment du mode 3 (lecture, ecriture, retention) dans laquelle le circuit memoire se situe. Un tel mecanisme rend une remontee aux informations effacees particulierement difficile. Les cellules memoires SRAM de la colonne recoivent un potentiel d'alimentation, par exemple VDD, d'un moyen d'alimentation comprenant une ou 5 plusieurs lignes d'alimentation aptes a etre connectees a un circuit d'alimentation de la matrice. De preference, consecutivement a la reception du signal d'effacement, le circuit d'effacement permet de mettre en haute impedance ou de laisser flottante(s) la ou les lignes d'alimentation qui fournissent ce potentiel d'alimentation aux cellules memoires de ladite colonne. Cette caracteristique, particulierement avantageuse, participe a la mice en 10 ceuvre d'une evacuation tres rapide des charges electriques tout en limitant la consommation lors du processus d'effacement. Selon un mode de realisation, le circuit d'effacement peut etre dote d'au moins un premier element commutateur, telle qu'une premiere porte de passage, configure(e) pour alternativement connecter entre elles et deconnecter l'une de l'autre la 15 premiere ligne de bit et la deuxierne ligne de bit, ('element commutateur etant commando par le signal d'effacement et etant agence entre une extremite de ladite colonne de cellule et une portion d'un circuit peripherique a ladite matrice, ledit circuit peripherique etant dote d'un amplificateur de lecture et/ou d'un pilote d'operations d'ecriture. 2 0 Le circuit d'effacement peut etre dote en outre d'autres elements commutateurs, en particulier d'une deuxierne porte de passage et d'une troisierne porte de passage, commando(e)s par le signal d'effacement, et configure(e)s pour, consecutivement a une reception du signal d'effacement, deconnecter respectivement la premiere ligne de bit et la deuxierne ligne de bit de ladite portion de circuit peripherique. 25 Ainsi, lors du processus d'effacement on isole avantageusement la matrice de cellules d'un circuit peripherique consommateur. La matrice memoire peut etre alimentee par un circuit d'alimentation apte a delivrer un potentiel d'alimentation VDD a au moins une ligne d'alimentation partagee par une pluralite de cellules donnees. Avantageusement, ledit circuit d'effacement peut etre alors dote en outre d'un element interrupteur commando par le 4 signal d'effacement rapide et configure pour, consecutivement a une reception d'un signal d'effacement, &connecter ladite ligne d'alimentation dudit circuit d'alimentation. Ainsi, on deconnecte ou en met en haute impedance ou on laisse flottante la ligne d'alimentation qui connecte touter les cellules memoires de la colonne a 5 une alimentation a VDD. Cette ligne d'alimentation peut etre egalement appelee ligne d'alimentation virtuelle puisqu'elle n'est pas directement connecte a ('alimentation VDD mail cette connexion se fait au travers d'un element interrupteur, tel que par exemple un transistor, en particulier de type PMOS. Lors du processus d'effacement, la matrice memoire peut etre 10 deconnectee de son alimentation tandis qu'une mise hors tension ou a la masse du circuit d'alimentation n'est pas necessaire. D'autres elements peripheriques a la matrice peuvent etre ainsi maintenus alimentes pendant le processus d'effacement. Selon un mode de realisation, ladite pluralite de cellules donnees connectee a ladite ligne d'alimentation appartient typiquement a la dite colonne de 15 cellules. La matrice memoire est typiquement associee a un controleur peripherique pour la gestion de processus de lecture et d'ecriture. Avantageusement, le circuit d'effacement comprend des moyens ou un au moins un element de circuit, integre(s) audit controleur peripherique et dote(s) d'un inverseur, les moyens ou 20 ('element de circuit etant prevu(s) pour appliquer le signal d'effacement et un signal complementaire dudit signal d'effacement, en particulier a un ou plusieurs elements commutateurs et/ou interrupteurs du circuit d'effacement. La matrice est typiquement agencee en outre en rangees d'une ou plusieurs cellules SRAM, une pluralite de lignes de mot etant connectees respectivement 25 a ladite pluralite de cellules memoires SRAM de la dite colonne, chaque ligne mot permettant lorsqu'elle est activee de selectionner la ou les cellules memoires d'une rangee donnee de cellules SRAM parmi lesdites rangees de cellules SRAM. Selon une possibilite de mise en ceuvre, le circuit d'effacement peut comprendre en outre des moyens d'activation ou une portion de circuit d'activation 30 integres a un decodeur de lignes associes a la matrice et configure pour effectuer une 5 activation simultanee des lignes de mot, de maniere a effectuer une selection simultanée desdites rangees de cellules SRAM. De preference, en plus de court-circuiter les lignes de bits, le circuit d'effacement rapide est configure pour activer touter les lignes (WL) de la matrice en 5 merne temps. Selon une possibilite de mise en ceuvre du circuit d'effacement, les moyens d'activation de ligne de mots peuvent comporter une pluralite de transistors disposes respectivement a differents etages du decodeur de lignes, lesdits transistors ayant une electrode de grille commandee par le signal d'effacement. 10 Selon une possibilite de mise en ceuvre, le circuit d'effacement peut comprendre dans le decodeur de lignes, des moyens pour delivrer un signal de cadencement de porter logiques dynamiques du decodeur de lignes, ces moyens pour delivrer le signal de cadencement formant un OU logique entre un signal d'horloge interne du controleur et le signal d'effacement ERASE. 15 BREVE DESCRIPTION DES DESSINS La presente invention sera mieux comprise a la lecture de la description d'exemples de realisation donnes, a titre purement indicatif et nullement limitatif, en faisant reference aux dessins annexes sur lesquels : - la figure 1, illustre un exemple de cellule memoire vive statique 20 suivant l'art anterieur, susceptible d'être integree a un dispositif de SRAM dotee d'un circuit d'effacement rapide de donnees suivant ('invention ; - la figure 2, illustre un mode de realisation d'un circuit d'effacement rapide de cellules SRAM suivant ('invention ; - la figure 3 donne un exemple de chronogramme illustrant les 25 differentes phases d'un processus d'effacement de donnees stockees dans des cellules SRAM et tel que mis en ceuvre a l'aide d'un circuit d'effacement selon un mode de realisation de la presente invention ; 6 - la figure 4 donne un exemple de chronogramme illustrant a titre de comparaison un effacement uniquement par mise a la masse des lignes d'alimentation de la matrice ; Des parties identiques, similaires ou equivalentes des differentes figures 5 portent les memes references numeriques de fawn a faciliter le passage d'une figure a l'autre. Les differentes parties representees sur les figures ne le sont pas necessairement selon une echelle uniforme, pour rendre les figures plus lisibles. EXPOSE DETAILLE DE MODES DE REALISATION PARTICULIERS 10 Un circuit d'effacement rapide tel que mis en ceuvre suivant ('invention peut etre integre a un dispositif de SRAM comprenant un plan memoire forme d'au moins une colonne COL1 de cellules CH,...,Cnn. Typiquement, le plan memoire est dote d'une pluralite de lignes LIN1,...LINN et de colonnes COLL COLm de cellules CH,...,CNm SRAM. Les cellules peuvent avoir un agencement conventionnel et tel 15 qu'illustre sur la figure 1. Le circuit d'effacement rapide peut etre ainsi implements sans modification de la structure interne des cellules SRAM et ne requiert la mise en ceuvre que d'un nombre restreints d'elements additionnels peripheriques au plan memoire. On estime l'encombrement supplementaire que ces elements additionnels sont susceptibles d'engendrer typiquement inferieur a 5% par rapport a un dispositif conventionnel 20 equivalent. Sur la figure 1, la cellule SRAM representee est ainsi dotee de deux nceuds de stockage T et F, prevus pour conserver une premiere information logique, et une information logique complementaire de la premiere information. Le maintien des informations logiques dans les nceuds est assure par des transistors formant des 25 inverseurs INV1, INV2 boucles sur eux-mernes. Par exemple, lorsque la cellule SRAM est de type communement appele « 6T» et formee ainsi de 6 transistors, les deux inverseurs INV1, INV2, sont typiquement realises par deux transistors de charge et deux transistors de conduction. Les inverseurs INV1, INV2 sont dans cet exemple alimentes par un potentiel d'alimentation VDD. 7 L'acces aux nceuds de stockage T et F est realise par le biais de deux transistors d'acces TAT et TAF connectes respectivement a des lignes dites de bit BLT et BLF generalement partagees par les cellules SRAM d'une merne colonne de cellules du plan matriciel. 5 L'acces aux nceuds de stockage T et F est commande par une ligne de mot WL generalement partagee par des ou les cellules SRAM d'une merne ligne de cellules du plan matriciel. Les transistors d'acces TAT et TAF sont ainsi prevus pour permettre l'acces ou bloquer l'acces respectivement au premier nceud T et au deuxierne nceud F. 10 Pour permettre d'effectuer un effacement rapide d'information logique stockee dans une telle cellule, on prevoit un circuit d'effacement dispose en peripherie du plan matriciel et commande par un signal d'effacement ERASE. Le signal d'effacement ERASE peut etre un signal logique dont un changement d'etat est declenche par exemple par une detection d'une tentative 15 frauduleuse d'acces a une information stockee dans la SRAM. La maniere dont cette detection est realisee nest pas l'objet de la presente demande. Le processus d'effacement mis en ceuvre est independant du mode (lecture, ecriture, ou retention) de fonctionnement dans laquelle la memoire se situe et peut etre effectue sans mise hors tension d'elements peripheriques a la matrice de cellules memoires. 20 L'effacement d'une cellule est ici realise en activant ses transistors transistors d'acces, autrement dit en les rendant passant, et en mettant notamment en court-circuit les lignes de bit BLT et BLF, de sorte a amener les lignes de bit BLT et BLF vers un merne potentiel. On ne distingue alors plus les niveaux logiques respectifs des nceuds de 25 stockage T et F, ce qui constitue un effacement de ('information stockee dans la cellule. Les lignes de bit BLT et BLF etant partagees par des cellules voire toutes les cellules d'une merne colonne donnee de l'agencement matriciel, la mise en connexion des lignes de bit BLT et BLF permet ('evacuation des charges contenues dans les nceuds de stockage de toutes les cellules de cette colonne donnee. On peut effectuer ainsi effectuer un 30 effacement simultane des cellules d'une colonne entiere de cellules SRAM. Dans ce cas, 8 on selectionne toutes les cellules de cette colonne en activant ou rendant passant leurs transistors d'acces respectifs. Plutot qu'une ecriture simultanee d'informations de remplacement dans les cellules, la solution d'effacement suivant ('invention rend encore plus difficile une 5 eventuelle remontee a ('information stockee. De plus, pour mettre en ceuvre un effacement par ecriture simultanee d'une information de remplacement, la grille d'alimentation devrait alors etre renforcee afin de s'assurer qu'un fort appel en courant ainsi engendre permettre d'ecrire correctement cette information dans ('ensemble de la memoire. Un tel renforcement de la grille d'alimentation pourrait alors se traduire par 10 une perte de surface supplementaire non negligeable. On realise la mice en court-circuit des lignes de bits BLT et BLF par le biais d'un element commutateur, typiquement ajoute en pied de colonne, commando par le signal d'effacement ERASE. Dans l'exemple de realisation illustre sur la figure 2, ('element 15 commutateur 12 est sous forme d'une porte de passage (« pass-gate » ou « transmission- gate » selon la terminologie anglo-saxonne). Une telle porte de passage 12 est composee d'un transistor 121 de type N et d'un transistor 122 de type P ayant leurs drain et source respectives connectees ensemble. Les transistors 121 et 122 ont leurs electrodes de grilles respectives commandoes respectivement par le signal d'effacement ERASE et un 20 signal complementaire (inverse) de ce signal ERASE. Une telle porte de passage 12 permet ainsi, en fonction de l'etat du signal d'effacement ERASE, alternativement de connecter ensemble les lignes de bit BLT et BLF lorsqu'on souhaite realiser un effacement, ou de &connecter l'une de l'autre les lignes de bit BLT et BLF en fonctionnement normal du plan memoire, c'est-a-dire lors de 25 ses differents modes de lecture, d'ecriture, et de retention. On peut prevoir de realiser ('effacement de plusieurs colonnes de cellules SRAM. Dans l'exemple de realisation illustre, une porte de passage 12 est donc prevue au pied de chacune des colonnes de cellules. On peut ainsi mettre en court-circuit toutes les paires de lignes de bits BLT et BLF associees respectivement aux colonnes du 30 plan matriciel et effectuer un effacement simultane par le biais du signal ERASE. 9 Le circuit d'effacement rapide est avantageusement configure en outre pour que, lorsque les lignes de bits BLT et BLF sont miser en court-circuit, ces lignes de bits BLT et BLF, soient isolees d'un element de circuit 10 peripherique au plan memoire et situe a une extremite de la colonne de cellules, generalement en pied de colonne. Cet element 5 de circuit 10 peripherique comprend typiquement un amplificateur de lecture (SA pour « sense amplifier » selon la terminologie anglo-saxonne) et/ou un circuit de pilotage d'operations ecriture (WR driver). Lors de ('effacement, on deconnecte ainsi avantageusement les lignes de bits BLT et BLF d'elements susceptibles d'être alimentes. Cela participe a une 10 evacuation rapide des charges dans les cellules tout en preservant le circuit peripherique des consequences nefastes de cette evacuation de charges. Outre ('amplificateur de lecture, et le circuit de pilotage d'operations ecriture, les lignes de bits peuvent etre deconnectees d'un circuit de pre-charge. On isole ainsi les lignes de bits BLT et BLF d'elements susceptibles d'imposer un potentiel et de ralentir la mice au merne potentiel 15 des lignes de bits. Des elements commutateurs 14 et 16 supplementaires sont ainsi prevus pour assurer cet isolement des lignes de bits BLT et BLF. Dans l'exemple illustre, ces autres elements commutateurs 14 et 16 sont sous forme respectivement de porter de passage 14, 16 (« pass-gate » ou « transmission-gate »). Une porte de passage 14 situee entre une 20 premiere ligne de bit BLT et un element de circuit peripherique 10 comportant un amplificateur de lecture et un circuit de pilotage d'operations d'ecriture. La porte de passage 14 est composee typiquement d'un transistor 142 de type P et d'un transistor 141 de type N dont les grilles sont commandoes respectivement par le signal d'effacement ERASE et son complementaire. 25 Une telle porte de passage 14 permet ainsi, en fonction de l'etat du signal d'effacement ERASE, alternativement d'isoler la premiere ligne BLT lorsqu'on souhaite realiser un effacement, ou de connecter cette ligne de bit BLT a ('element de circuit peripherique 10 en fonctionnement normal du plan memoire. La porte de passage 16 situee entre la deuxierne ligne de bit BLF et 30 ('element de circuit peripherique 10, est composee typiquement d'un transistor 162 de 10 type P et d'un transistor 161 de type N dont les grilles sont commandoes respectivement par le signal d'effacement ERASE et le signal complementaire (inverse) de ce signal. En fonctionnement normal du plan memoire, les cellules sont alimentees par un circuit d'alimentation, typiquement sous forme d'une grille, apte a 5 delivrer un potentiel d'alimentation, dans cet exemple egal a VDD, a une ligne d'alimentation 18 partagee par une pluralite de cellules CH,...CNi. Le potentiel d'alimentation VDD sert notamment a polariser les transistors des inverseurs INV1, INV2 des cellules CH,...CNi. La ligne d'alimentation 18 est egalement appelee ligne d'alimentation virtuelle et peut etre amenee a etre deconnectee de la grille 10 d'alimentation lors d'un effacement. Le circuit d'effacement permet de declencher une &connection ou de mis en haute impedance ou de laisser flottante la ligne d'alimentation 18. Pour faciliter ('evacuation rapide de charges electriques et par consequent permettre un effacement rapide de la memoire tout en limitant la 15 consommation, on prevoit, selon un mode de realisation particulierement avantageux, en outre, des le declenchement de ('operation d'effacement, de &connecter provisoirement le plan (matrice) memoire de son circuit d'alimentation. Dans l'exemple de realisation particulier illustre sur la figure 2, la ligne d'alimentation 18 prevue pour appliquer un potentiel d'alimentation VDD est partagee 20 par les cellules CH,...CNi d'une merne colonne COL1 de cellules. Lors du processus d'effacement la ligne d'alimentation 18 est deconnectee ou mise en haute impedance ou laissee flottante la ligne d'alimentation 18 et le potentiel d'alimentation VDD nest plus appliqué aux cellules CH,...CNi de la colonne COL1 de cellules. Le circuit d'effacement est avantageusement dote en outre d'un 25 element interrupteur 19 commando par le signal d'effacement ERASE et configure pour, consecutivement a une reception du signal d'effacement ERASE, &connecter ladite ligne d'alimentation 18 dudit circuit (ou grille) d'alimentation. L'element interrupteur 19 peut etre sous forme d'un transistor 191, dans l'exemple illustre de type PMOS, qui est dispose entre le circuit d'alimentation a une 30 tension VDD et la ligne d'alimentation 18 et dont la grille est susceptible de recevoir le 11 signal d'effacement ERASE. Dans l'exemple particulier illustre, le transistor 191 interrupteur est situe en pied de colonne, avec une grille connectee aux differents elements commutateurs 12, 14, 16 decrits precedemment. Selon une variante d'agencement (non representee), on peut egalement 5 prevoir qu'une ligne de polarisation apte a acheminer le potentiel d'alimentation VDD et pa rtagee par des cellules d'une merne ligne (rangee horizontale) LINk de cellules. Dans ce cas, on prevoit un agencement different de l'element interrupteur 19, ce dernier pouvant etre dispose a une extremite de cette ligne LINk, entre cette ligne et le circuit d'alimentation. 10 Pour permettre de realiser un effacement simultane de plusieurs lignes de cellules et de preference de toutes les cellules du plan matriciel, le circuit d'effacement est avantageusement dote en outre de moyens de selection simultanee de lignes de cellules, commandos par le signal d'effacement ERASE, et configures pour effectuer une selection simultanee de plusieurs lignes de cellules et de preference de 15 toutes les cellules du plan matriciel. Ces moyens de selection sont integres a un decodeur de ligne RDEC du plan memoire et sont adaptes pour effectuer une activation simultanee des differentes lignes de mots WL associees a differentes lignes LIN1,..., LINN(rangees horizontales) de cellules, et permettre ainsi d'acceder aux cellules commandoes par ces differentes lignes de mot. 20 Dans l'exemple de realisation illustre sur Ia figure 2, pour mettre en oeuvre une activation simultanee de toutes les lignes de mots WL, on ajoute au decodeur de ligne RDEC associe au plan memoire, une ligne 21 prevue pour acheminer le signal d'effacement ERASE. Le decodeur RDEC est typiquement un decodeur 1 parmi N avec N le nombre de lignes du plan memoire. A chaque etage du decodeur de ligne RDEC associe 25 une ligne de cellules de Ia matrice, on ajoute en outre un transistor 22, dont Ia grille est connecte a Ia ligne 21. Ce transistor 22 est ainsi prevu pour connecter Ia ligne 21 a cet etage lorsque le signal d'effacement ERASE est recu par Ia ligne 21. Le transistor 22, dont Ia grille est commandee par le signal d'effacement ERASE, est connecte a une porte logique DLG d'un etage du decodeur et a l'entree d'un circuit tampon BUF (« buffer » 30 selon Ia terminologie anglo-saxonne) situe en sortie du decodeur de ligne RDEC. Le circuit 12 tampon BUF est typiquement forme d'au moins un inverseur ou d'une succession d'inverseurs en serie. Les porter logiques DLG sont dans cet exemple implementees en logique dynamique. Elles peuvent etre ainsi dotees chacune d'un transistor de precharge Tp 5 et d'un transistor devaluation Te commandes par un signal de cadencement. Le transistor 22 comporte un drain connecte au transistor de precharge Tp de la porte dynamique et comporte une source connectee au transistor devaluation. Le signal d'effacement ERASE et son complementaire, peuvent etre delivres par un controleur CTL, c'est-a-dire un circuit logique peripherique de controle de 10 la memoire, qui suivant une suite d'etats, est configure notamment pour gerer les processus de lecture et d'ecriture. Le controleur CTL peut avoir une structure conventionnelle a laquelle on peut notamment prevoir en outre d'ajouter des moyens supplementaires ou un circuit pour recevoir le signal d'effacement ERASE et pour appliquer ce signal ERASE et son complementaire respectivement a ('element 15 commutateur 12 chargé de la mice en court-circuit des lignes de bits BLT et BLF, aux elements commutateurs 14, 16 &dies a l'isolement des bits lorsqu'elles sont miser en court-circuit, a ('element interrupteur 19 prevu pour isoler les cellules de leur circuit d'alimentation. Ces moyens supplementaires peuvent comprendre un inverseur 31. Le controleur CTL est egalement dote de moyens 35 pour fournir le 20 signal de cadencement aux decodeurs de ligne et realisant un OU logique entre le signal d'effacement ERASE et un signal d'horloge interne CLKint genere en interne par le controleur. Le signal CLKint est typiquement sous forme d'impulsion dont la duree regit celle du mode (lecture ou ecriture) dans laquelle se trouve une cellule selectionnee. Lorsque c'est le signal ERASE qui est ernis, ce sont touter les lignes de 25 mots WL de la matrice qui sont activees de maniere simultanee quelque que soit leur etat precedent cette operation. La Figure 3 donne un exemple de chronogramme de simulation representatif d'un processus d'effacement mis en ceuvre par un circuit d'effacement rapide du type de celui decrit precedemment, avec une tension d'alimentation VDD de 30 l'ordre de 0.9 V, des cellules de type SS (pour « Slow » - « Slow ») formees de transistors 13 NMOS et PMOS de type a commutation dite « lente », des lignes de bits ayant une capacite sensiblement egale a celle de la ligne d'alimentation 18 a Vdd, et une temperature de fonctionnement etablie a -40°C. Dans cet exemple, les colonnes de cellules comportent 512 cellules avec 511 cellules stockant une information logique '1' et 5 une cellule stockant une information logique '0'. La simulation est donc effectuee dans des conditions de temperature, de potentiel de polarisation, de rapidite des transistors, et de nature des informations logiques stockees particulierement defavorables a un effacement rapide. Le temps d'effacement obtenu dans cet exemple peut etre cependant de l'ordre de plusieurs dizaines de nano-seconder par exemple de l'ordre de 20 ns. 10 Sur le chronogramme, les courbes CO et C2 sont representatives respectivement d'un courant pris sur la ligne 18 d'alimentation et du potentiel d'alimentation delivre par cette ligne 18 aux cellules d'une colonne, tandis que la courbe C1 est representative de la tension VDD delivree par le circuit d'alimentation. Les courbes C31 et C32 sont representatives respectivement du signal 15 pris en entrée de l'inverseur BUF et en sortie de cet inverseur et donc du decodeur de lignes RDEC. Les courbes C41 et C42 sont representatives respectivement du signal pris sur les lignes de bits BLT et BLF, la ligne de bit BLF etant pre-chargee dans cet exemple a VDD. 20 Les courbes C51 et C52 sont representatives respectivement de signaux pris respectivement sur le premier nceud T et le second nceud F d'une cellule dans laquelle une information logique '0' a ete ecrite tandis que les autres cellules de la merne colonne sont mice a '1'. Les courbes C61 et C62 sont representatives respectivement de signaux 25 pris respectivement sur le premier nceud T et le second nceud F d'une cellule dans laquelle une information logique '1' a ete stockee. Avant effacement, entre tO et t1, le circuit d'alimentation est connecte a la ligne d'alimentation 18 qui delivre aux cellules le potentiel VDD. Les lignes de mots sont desactivees, tandis que les lignes de bits BLT et BLF sont prechargees au potentiel VDD. 14 L'operation d'effacement debute a un instant t1, a partir duquel touter les cellules sont selectionnees par activation des lignes de mots (courbe C41), les lignes de bits BLT et BLF sont miser en court-circuit et la ligne d'alimentation au potentiel VDD est tout simplement deconnectee du circuit d'alimentation ou grille d'alimentation de la 5 memoire. On considere comme temps d'effacement la duree entre un instant t1 et un instant tfin pour que la derniere des 512 cellules ait ses nceuds de stockage au merne potentiel. A titre de comparaison, la figure 4 donne un chronogramme 10 d'enchainement des phases d'une operation d'effacement mise en ceuvre sur des cellules identiques et prises dans les memes conditions (temperature, alimentation, rapidite des transistors,...) que celles decrites en liaison avec la figure 3, mail avec un procede d'effacement different. Cette fois, la simulation d'operation d'effacement est realisee sans 15 activation simultanee des lignes de mots WL et en mettant simplement ('alimentation a la masse. La mise a la masse simulee dans cet exemple est effectuee de maniere quasi instantanee pour se mettre dans le cas le plus favorable de ce mode d'effacement. Les courbes C'0, C'1, C'2, C'31,C'32, C'41, C'42, C'51, C'52, C'61, C'62 sont representatives des merne types de signaux que les courbes CO, C1, C2, C31,C32, C41,C42, C51, C52, C61, C62 20 donnees sur la figure 3. Ainsi, on constate que dans des conditions de fonctionnement similaires a celles donnees precedemment en lien avec la figure 3, le temps requis pour que ('information contenue dans une cellule (mise dans les memes conditions que celle determinant la fin du processus d'effacement) soit totalement perdue ou effacee, est de 25 l'ordre de plusieurs centaines microsecondes, par exemple de l'ordre de 200 us. La duree d'effacement est donc bien superieure. L'activation de chaque cellule et la mise en court-circuit des lignes de bits telle que mise en ceuvre par le circuit d'effacement decrit precedemment permet ainsi d'evacuer les charges electriques de maniere plus efficace et plus rapide qu'une 30 simple mise a la masse de la ligne d'alimentation REVENDICATIONS1. Dispositif de memoire statique a acces aleatoire comprenant une matrice memoire dotee d'au moins une colonne (COL1) formee d'une pluralite de cellules (C11, CO memoires SRAM chacune desdites cellules comprenant : - un premier nceud (T) de stockage d'information logique et un deuxierne nceud de stockage (F) d'information logique complementaire, - un premier transistors d'acces (TAT) au premier nceud de stockage et un deuxierne transistor d'acces (TAO au deuxieme nceud de stockage, le premier transistor d'acces et le deuxierne transistor d'acces etant respectivement connectes a une premiere ligne de bit (BLT) et a une deuxierne ligne (BLF), la premiere ligne de bit et la deuxierne ligne de bit etant partagee par lesdites cellules de ladite colonne, le dispositif etant dote en outre d'un circuit d'effacement de la memoire configure pour consecutivement a une reception d'un signal d'effacement (ERASE), rendre passant les transistor d'acces desdites cellules et connecter entre elles la premiere ligne de bit (BLT) et la deuxierne ligne de bit (1314). 2. Dispositif selon la revendication 1, le circuit d'effacement etant dote d'au moins un premier element commutateur (12), en particulier une premiere porte de passage, configure pour alternativement connecter entre elles et &connecter ('une de l'autre la premiere ligne de bit (BLT) et la deuxierne ligne de bit (BLF), ('element commutateur (12) etant commando par le signal d'effacement (ERASE) et etant agence entre une extremite de ladite colonne (COL1) de cellule et une portion d'un circuit peripherique (10) a ladite matrice, ledit circuit peripherique etant dote d'un amplificateur de lecture (SA) et/ou d'un pilote d'operations de lecture et/ou d'ecriture. 3. Dispositif selon la revendication 2, le circuit d'effacement etant dote en outre d'autres elements commutateurs (14, 16), en particulier d'une deuxierne porte de passage (14) et d'une troisierne porte de passage (16), commandos par le signal d'effacement (ERASE), et configures pour, consecutivement a une reception du signal 16 d'effacement, &connecter respectivement la premiere ligne de bit (BLT) et la deuxierne ligne de bit (BLF) de ladite portion de circuit peripherique (10). 4. Dispositif selon l'une des revendications 1 a 3, comprenant une ou 5 plusieurs lignes d'alimentation (18) pour fournir un potentiel d'alimentation (VDD) a ladite pluralite de cellules (C11, CO memoires SRAM, ledit circuit d'effacement etant configure pour, consecutivement a la reception du signal d'effacement, laisser flottantes ou mettre en haute impedance lesdites une ou plusieurs lignes d'alimentation (18). 10 5. Dispositif selon l'une des revendications 1 a 4, dans lequel la matrice memoire est alimentee par un circuit d'alimentation apte a delivrer un potentiel d'alimentation (VDD) a au moins une ligne d'alimentation (18) partagee par une pluralite de cellules donnees, ledit circuit d'effacement etant dote en outre d'un element interrupteur (19) commande par le signal d'effacement (ERASE) et configure pour, 15 consecutivement a une reception d'un signal d'effacement, &connecter ladite ligne d'alimentation (18) dudit circuit d'alimentation. 6. Dispositif selon la revendication 5, ladite pluralite de cellules donnees appartenant a la dite colonne (COL1). 20 7. Dispositif selon l'une des revendications 1 a 6, dans lequel la matrice memoire est associee a un controleur peripherique (CTL) pour la gestion de processus de lecture et d'ecriture, le circuit d'effacement comprenant en outre des moyens ou un element de circuit integre(s) audit controleur (CTL) et dotes d'un inverseur 25 (31), les moyens ou ('element de circuit integre(s) etant configures pour appliquer le signal d'effacement et un signal complementaire dudit signal d'effacement. 8. Dispositif selon l'une des revendications 1 a 7, dans lequel la matrice est agencee en outre en rangees (LIN1,...,LINN) d'une ou plusieurs cellules SRAM et dans lequel une pluralite de ligne de mot (WL) sont connectees respectivement a ladite 17 pluralite de cellules memoires SRAM de la dite colonne (COLA chaque ligne mot permettant lorsqu'elle est activee de selectionner la ou les cellules memoires d'une rangee donnee de cellules SRAM parmi lesdites rangees de cellules SRAM, le circuit d'effacement comprenant en outre des moyens d'activation (21, 22) simultanee desdites 5 lignes de mots pour effectuer une activation simultanee des lignes de mot de maniere a effectuer une selection simultanee desdites rangees de cellules SRAM. 9. Dispositif selon la revendication 8, dans lequel les moyens d'activation de ligne de mots comportent une pluralite de transistors (22) disposes 10 respectivement a differents etages d'un decodeur de lignes (RDEC), lesdits transistors (22) ayant une electrode de grille commandee par le signal d'effacement (ERASE). 10. Dispositif selon la revendication 9, dans lequel le decodeur de lignes (RDEC) est dote de portes logiques dynamiques (DLG) et dans lequel la matrice 15 memoire est associee a un controleur peripherique (CTL) pour la gestion de processus de lecture et d'ecriture, le circuit d'effacement comprenant des moyens pour delivrer un signal de cadencement des portes logiques dynamiques et formant un OU logique entre un signal d'horloge interne au decodeur de lignes et le signal d'effacement ERASE.