FR 3073667 A1 20190517 FR 1760616 A 20171110 CIRCUIT 3D A TRANSISTORS JUNCTIONLESS N et P DESCRIPTION DOMAINE TECHNIQUE ET ART ANTÉRIEUR La présente demande concerne le domaine des circuits intégrés dotés de composants répartis sur plusieurs niveaux. De tels dispositifs sont généralement qualifiés de circuits intégrés en 3 dimensions ou « 3D ». D'une manière générale, dans le domaine des circuits intégrés, on cherche continuellement à augmenter la densité de transistors. Pour cela, une solution consiste à répartir les transistors sur plusieurs niveaux de couches semi-conductrices disposées les unes au-dessus des autres. De tels circuits comportent ainsi généralement au moins deux couches semi-conductrices superposées et séparées entre elles par une couche isolante. La réalisation des transistors de type N et de type P sur le niveau supérieur peut impliquer la mise en oeuvre d'une ou plusieurs étapes de traitement thermique, notamment lorsqu'on effectue une activation des dopants. Cependant, un traitement thermique haute température peut induire une dégradation du ou des niveau(x) inférieur(s) et en particulier une détérioration du matériau des contacts dans le niveau inférieur ou d'éléments de connexion inter-niveaux voire une diffusion intempestive de dopants au sein du niveau inférieur. Une fois le premier niveau de transistors réalisé, on cherche donc généralement à limiter le budget thermique de fabrication du ou des niveau(x) supérieur(s) et d'éviter en particulier de mettre en oeuvre des traitements thermiques supérieurs à 550°C. Il se pose donc le problème de réaliser un circuit intégré 3D tout en utilisant un budget thermique réduit. Le document WO 2014/162018 Al propose de mettre en oeuvre un circuit 3D avec des transistors sans jonction (« junctionless » selon la terminologie anglo-saxonne). Un tel type de transistor a été présenté notamment dans le document de Colinge 2 et al. « Nanowire transistors without junctions » Nature Nanotechnology 5, 225 - 229 (2010). De tels transistors sont généralement formés dans une couche dopée ayant un seul type de conductivité N ou P, de sorte qu'un courant circulant entre la source 5 et le drain ne traverse pas de jonction PN ou NP. Dans le document WO 2014/162018 Al les transistors sans-jonction de type N et P sont agencés de sorte à réaliser un inverseur et disposés l'un au-dessus de l'autre avec une couche isolante intercalée entre deux couches semi-conductrice respectivement dopée N et dopée P. 10 Un tel agencement pose des difficultés notamment en termes de fabrication de l'empilement des couches dopées et de prises de contacts. Par ailleurs, l'agencement proposé requiert une grille commune entre les deux transistors. Il se pose le problème de la réalisation d'un dispositif à transistors sans jonction (junctionless) de type N et de type P sur un même support et qui soit amélioré vis- 1 5 à-vis d'inconvénient(s) mentionné(s) ci-dessus. EXPOSÉ DE L'INVENTION Un mode de réalisation de la présente invention prévoit un procédé de réalisation d'un circuit intégré doté de plusieurs niveaux superposés de transistors, le procédé comprenant des étapes consistant à : 20 - prévoir une structure dotée d'un ou plusieurs transistors d'un niveau inférieur recouvert(s) par une couche isolante elle-même recouverte d'un empilement comprenant au moins une première couche semi-conductrice dopée selon un dopage d'un premier type, N ou P et au moins une deuxième semi-conductrice couche dopée selon un dopage d'un deuxième type, P ou N, opposé audit premier type, la première couche semi- 2 5 conductrice dopée et la deuxième couche semi-conductrice dopée étant superposées et en contact l'une de l'autre, - graver l'empilement de sorte à former sur la couche isolante au moins un premier bloc et au moins un deuxième bloc disjoint du premier bloc, puis, 3 - retirer dans au moins une zone donnée du deuxième bloc la deuxième couche semi-conductrice dopée donnée tout en conservant dans cette zone donnée la première couche semi-conductrice dopée, - former une première grille d'un premier transistor agencée sur la 5 deuxième couche semi-conductrice dopée du premier bloc et une deuxième grille d'un deuxième transistor agencée sur la première couche semi-conductrice dopée du deuxième bloc. Le procédé peut comprendre en outre la formation de contacts de source et de drain du premier transistor sur la deuxième couche semi-conductrice dopée de part 10 et d'autre de la première grille et d'autres de contacts de source et de drain du deuxième transistor sur la première couche semi-conductrice dopée de part et d'autre de la deuxième grille. Selon une possibilité de mise en oeuvre du procédé, la deuxième couche semi-conductrice dopée est entièrement retirée dans ledit deuxième bloc. 15 Selon un mode de réalisation avantageux, préalablement à la formation de la première grille, on forme des bouchons isolants de part et d'autre de la première couche semi-conductrice dopée, les bouchons isolants étant configurés de sorte à isoler électriquement la première grille de la première couche dopée. Selon un mode de réalisation particulier dans lequel après formation du 20 premier bloc et du deuxième bloc, on réalise sur le deuxième bloc une grille sacrificielle et des espaceurs isolants de part et d'autre de la grille sacrificielle, le procédé peut comprendre en outre des étapes de: - retrait de la grille sacrificielle de sorte à dévoiler la deuxième couche semi-conductrice dopée dans le deuxième bloc, le retrait de la deuxième couche semi- 25 conductrice dopée dans le deuxième bloc étant ensuite effectué par gravure entre les espaceurs isolants, puis après ce retrait, - formation d'une grille de remplacement sur le deuxième bloc. Selon un mode de réalisation particulier dans lequel après formation du premier bloc et du deuxième bloc, on forme sur le premier bloc une grille sacrificielle et 4 des espaceurs isolants de part et d'autre de la grille sacrificielle, le procédé peut comprendre en outre des étapes de : - retrait de la grille sacrificielle de sorte à dévoiler le premier bloc, - retrait de la première couche semi-conductrice dopée dans le premier 5 bloc par gravure entre les espaceurs isolants, - formation d'une grille de remplacement sur le premier bloc. Avantageusement, le procédé peut comprendre en outre, la formation de contacts de source et de drain enrobants sur le premier bloc et/ou sur le deuxième bloc, les contacts enrobants étant disposés chacun en contact avec la première couche semi- 1 0 conductrice dopée et avec la deuxième couche semi-conductrice dopée. Avantageusement, l'empilement de couches dopées est formé par report sur la couche isolante. Des étapes de croissance des couches semi-conductrices dopées et de recuit(s) thermique(s) éventuel(s) peuvent être ainsi effectuées sans altérer le premier niveau de transistors. 15 Typiquement, l'empilement est formé d'une ou plusieurs couches semi- conductrices dopées en un premier matériau semi-conducteur et d'une ou plusieurs couches semi-conductrices dopées en un deuxième matériau semi-conducteur, le retrait dans la zone donnée du deuxième bloc étant effectué par gravure sélective du premier matériau semi-conducteur vis-à-vis du deuxième matériau semi-conducteur. 20 Le procédé peut comprendre en outre un retrait dans une région du premier bloc des couches semi-conductrices dopées à base du deuxième matériau semiconducteur par gravure sélective vis-à-vis du premier matériau semi-conducteur. Avantageusement, la première couche semi-conductrice dopée est en silicium dopé N et la deuxième couche semi-conductrice dopée est en silicium germanium 25 dopé P. En variante, on peut prévoir un ordre inverse des couches dopées, la première couche semi-conductrice dopée étant en silicium germanium dopé P et la deuxième couche semi-conductrice dopée en silicium dopé N. Selon un autre aspect, la présente demande prévoit un dispositif microélectronique à transistors répartis sur plusieurs niveaux superposés comprenant : 5 - - une structure dotée d'un ou plusieurs transistors d'un niveau inférieur recouvert(s) par une couche isolante, - un deuxième niveau de transistors sans jonction de type P et N agencés sur la couche isolante, le deuxième niveau de transistors comportant : 5 - un premier transistor sans jonction formé dans un premier bloc semi- conducteur comprenant un empilement d'au moins une première couche semiconductrice dopée selon un dopage d'un premier type, N ou P et au moins une deuxième semi-conductrice couche dopée selon un dopage d'un deuxième type, P ou N, opposé audit premier type, le premier transistor ayant une électrode de grille de commande d'une 10 région de canal qui s'étend dans la deuxième couche semi-conductrice dopée, - un deuxième transistor sans jonction formé dans un deuxième bloc semi-conducteur disjoint du premier bloc et comprenant ladite première couche semiconductrice dopée, le deuxième transistor ayant une grille de commande d'une région de canal qui s'étend dans ladite première couche semi-conductrice dopée. 15 Le premier transistor peut comprendre en outre des contacts de source et de drain sur la deuxième couche semi-conductrice dopée, le deuxième transistor comprenant des contacts de source et de drain sur la première couche semi-conductrice dopée. Le premier transistor peut être avantageusement doté d'une région de 20 canal, en forme d'ilot ou en forme d'au moins une ailette, constituée de ladite deuxième couche semi-conductrice dopée. Le deuxième transistor peut être avantageusement d'une région de canal, en forme d'ilot ou en forme d'au moins une ailette, constituée de ladite première couche semi-conductrice dopée. 25 Le premier transistor et/ou le deuxième transistor peuvent être avantageusement dotés de contacts de source et de drain enrobants et disposés chacun en contact avec la première couche semi-conductrice dopée et avec la deuxième couche semiconductrice dopée. 6 BRÈVE DESCRIPTION DES DESSINS La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés, à titre purement indicatif et nullement limitatif, en faisant référence aux dessins annexés sur lesquels : 5 - les figures 1A-1F servent à illustrer un exemple de réalisation de transistors sans jonction (« junctionless ») de type Pet N sur un même support ; - les figures 2A-2B servent à illustrer une variante de réalisation dans laquelle les régions de canal des transistors sont sous forme d'ilots ; - les figures 3A-3F servent à illustrer un mode de réalisation dans lequel 10 un transistor sans-jonction formé à partir d'un empilement de couches semi-conductrices de dopages de types opposés, une de ces couches étant isolée de la grille par le biais de bouchons isolants ; - les figures 4A-4N servent à illustrer un mode de réalisation dans lequel des transistors sans-jonction sont formés à partir d'un empilement comportant deux 15 couches semi-conductrices dopées selon des dopages de types opposés, une de ces couches étant retirée afin de former une structure de canal comportant une couche dopée selon un seul type de dopage N ou P; - les figures 5A-5C servent à illustrer une variante du procédé des figures 4A-4J dans lequel l'empilement comporte plus de deux couches semi-conductrices dopées; 20 - les figures 6A-6D servent à illustrer un exemple de procédé de réalisation de transistors sans jonction (« junctionless ») de type P et N sur support comportant déjà au moins un étage de transistors ; - les figures 7A-7E servent à illustrer un autre exemple de procédé de réalisation de transistors sans jonction (« junctionless ») de type P et N sur support 25 comportant déjà au moins un étage de transistors ; - la figure 8 est un organigramme donnant un exemple d'enchainement d'étapes susceptibles d'être mises en oeuvre au cours d'un procédé suivant un mode de réalisation de la présente invention ; 7 - la figure 9 est un organigramme donnant un exemple d'enchainement d'étapes susceptibles d'être mises en oeuvre au cours d'un procédé suivant un autre mode de réalisation de la présente invention ; Des parties identiques, similaires ou équivalentes des différentes figures 5 portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre. Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme pour rendre les figures plus lisibles. En outre, dans la description ci-après, des termes qui dépendent de 10 l'orientation, telle que « sur », « au-dessus », « supérieure », « inférieure », « latérale » etc. d'une structure s'appliquent en considérant que la structure est orientée de la façon illustrée sur les figures. EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS Un exemple de procédé de réalisation d'un dispositif à transistors sans 15 jonction (« junctionless ») parmi lesquels au moins un transistor type N et au moins un transistor P disposées sur un même support va à présent être donné en liaison avec les figures 1A-1F. On se réfère tout d'abord à la figure 1A qui présente un support 10 recouvert d'une couche isolante 11 sur laquelle un empilement de couches semi- 20 conductrices dopées 14, 16 est prévu. Dans l'exemple de réalisation particulier illustré, le support est une couche semi-conductrice par exemple d'un substrat de type semiconducteur sur isolant, la couche isolante 11 pouvant être par exemple une couche d'oxyde de silicium. L'empilement comprend une couche semi-conductrice 14 dopée selon un 25 dopage d'un type donné, dans cet exemple de type N, agencée sur et en contact de la couche isolante 11. La première couche semi-conductrice 14 est revêtue d'une deuxième couche semi-conductrice 16 dopée selon un dopage de type opposé au type donné, par conséquent de type P dans cet exemple. Autrement dit, la deuxième couche semi- 8 conductrice 16 a un type de conductivité opposé à celui de la première couche semiconductrice 14. La première couche semi-conductrice 14 et la deuxième couche semiconductrice 16 sont de préférence respectivement à base d'un premier matériau semi- 5 conducteur et d'un deuxième matériau semi-conducteur différent du deuxième matériau semi-conducteur apte à être gravé de manière sélective vis-à-vis du premier matériau semiconducteur. Par exemple, on prévoit la première couche semi-conductrice 14 en silicium dopé N et la deuxième couche semi-conductrice 16 en silicium germanium dopé P. Les couches semi-conductrices 14, 16 sont typiquement formées par 10 épitaxie. Le dopage de ces couches semi-conductrices 14, 16 peut être un dopage in situ c'est à dire réalisé durant la croissance épitaxiale. Le dopage peut également être effectué par d'autres techniques telles que l'implantation ionique suivie d'un recuit d'activation. Une étape ultérieure de gravure, de préférence anisotrope, de l'empilement, permet de former sur la couche isolante 11 au moins un premier bloc 20a et 15 au moins un deuxième bloc 20b disjoint du premier bloc 20a. Dans l'exemple de réalisation particulier illustré sur la figure 1B les blocs 20a, 20b sont chacun formés d'un empilement de barreaux 14', 16' pour le premier bloc 20a (respectivement 14", 16" pour le deuxième bloc 20b) encore appelés « ailettes » (« fin)> selon la terminologie anglo-saxonne) superposées et issues respectivement de la 20 première couche semi-conductrice 14 dopée N et de la deuxième couche semi-conductrice dopée 16 dopée P. Les ailettes 14', 16', 14", 16" ont une largeur L1 ou dimension critique L1 (autrement dit leur plus petite dimension hormis leur épaisseur) qui peut être comprise par exemple entre 4 et 20 nm. La figure 1C illustre une étape ultérieure de retrait dans le deuxième bloc 25 20b de l'ailette 16" issue de la deuxième couche semi-conductrice dopée 16, tandis que l'ailette 14" issue de la première couche semi-conductrice dopée 14 est conservée. Par exemple, pour effectuer un retrait sélectif de silicium germanium vis-à-vis du silicium, on utilise une gravure à base de CF4 ou de HCI. Le premier bloc 20a est quant à lui conservé intact, par exemple en utilisant un masque 23 de protection contre la gravure formé sur ce 9 bloc 20a. Un masque 23 de protection en résine photosensible ou sous forme de masque dur peut être par exemple employé. Le masque de protection 23 est ensuite retiré. On forme alors (figures 1D et 1E) une couche de diélectrique 31 et une 5 couche de matériau de grille 32 sur une portion du premier bloc 20a et du deuxième bloc 20b, afin de réaliser une première électrode de grille 32a et une deuxième électrode de grille 32b respectivement pour un premier transistor T21 et pour un deuxième transistor T22. La première grille 32a, s'étend sur une région de l'ailette 16' issue de la deuxième couche semi-conductrice 16 apte à former un canal dopé P du premier transistor T21. La 10 deuxième grille 32b, s'étend quant à elle sur une région de l'ailette 14" issue de la deuxième couche semi-conductrice 16 apte à former un canal dopé P du premier transistor T21. Dans l'exemple illustré les grilles 32a, 32b sont dites « enrobantes », c'est à dire réparties sur le dessus ainsi que sur des faces latérales des régions de canal. 15 Sur la figure 1F, une étape subséquente de formation de plots conducteurs 41a, 42a, 41b, 42b à travers une couche isolante 35 recouvrant les transistors est illustrée. Des premiers plots conducteurs 41a, 42a sont formés de part et d'autre de la première grille 32a respectivement sur des régions du deuxième barreau 16' dopé P du premier bloc 20a. Des deuxièmes plots conducteurs 42a, 42b pour établir un contact sur 20 des régions de l'ailette 14' dopée N du deuxième bloc 20b sont également réalisés. Des contacts de source et de drain sont ainsi mis en oeuvre pour le premier transistor T2i à canal dopé P et le deuxième transistor T22 à canal dopé N. On peut également déposer ou former par réaction chimique un siliciure sur les régions de sources et drains avant de former les plots conducteurs 41a,b et 42a,b. 25 Les transistors T21, T22 réalisés sont des transistors de type « sans jonction » (« junctionless » selon la terminologie anglo-saxonne), autrement dit avec des régions de source, de drain et de canal dopées selon un même type dopage, de sorte qu'un courant circulant entre la source et le drain et passant par le canal, est susceptible de ne pas traverser de jonction PN ou NP mais une couche semi-conductrice globalement dopée 30 N (couche 16' pour le transistor T21) ou globalement dopée P (couche 14' pour le transistor 10 T22). Par « globalement dopé N » on entend que dans toute la couche semi-conductrice en question on prévoit exclusivement un dopage d'un type donné et qui consiste à produire un excès d'électrons. Par « globalement dopé P » on entend que dans toute la couche semiconductrice en question on prévoit exclusivement un dopage d'un type opposé au type 5 donné qui consiste à produire un excès de trous. En variante de l'exemple qui vient d'être décrit, les transistors sans jonction (« junctionless ») peuvent être réalisés dans des blocs semi-conducteurs de formes différentes de celle en ailettes ou à barreaux empilé(e)s évoquée précédemment. Ainsi, selon un autre exemple de réalisation illustré sur la figure 2A, on 10 réalise cette fois des blocs semi-conducteurs 20a, 20b, chacun sous forme d'ilots (« mesa » selon la terminologie anglo-saxonne) 114', 116' (resp .114", 116") de dopage respectifs N et P empilés. La largeur ou dimension critique d'un ilot peut être comprise par exemple entre 20 et 500 nm. On retire ensuite une couche dopée dans un bloc 20b tout en protégeant 15 au moins un autre bloc 20a de cette gravure. Dans l'exemple illustré sur la figure 2B, on retire un ilot dopé P dans le deuxième bloc 20b par gravure sélective vis-à-vis du matériau de l'ilot 114" dopé N. Le premier bloc 20a est quant à lui préservé. On forme alors ensuite un transistor ayant une région de canal s'étendant dans l'ilot 116" dopé P du premier bloc semi-conducteur 20a tandis qu'un autre transistor est prévu avec une région de canal 20 s'étendant dans l'ilot 114" restant et dopé N du deuxième bloc semi-conducteur 20b. Les figures 3A-3F illustrent une variante de réalisation de l'un ou l'autre des exemples de réalisation décrits précédemment. Pour cette variante, après l'étape décrite en lien avec la figure 1C (ou 2B), autrement dit de retrait sélectif d'au moins une zone dopée du deuxième bloc 20b, on 25 forme des zones d'isolation latérales encore appelées « bouchons isolants» de part et d'autre de la première couche semi-conductrice 14 du premier bloc 20a. Des bouchons isolants 25' sont ainsi réalisés autour du bloc 20a pour lequel on a conservé l'empilement de couches semi-conductrice 14, 16 dopées N et P, sans graver ou retirer la couche semiconductrice 16 dopée supérieure. La réalisation des bouchons isolants 25' est 30 avantageusement effectuée après retrait de la deuxième couche semi-conductrice 16 11 (barreau supérieur 16" ou ilot supérieur 116") dans le deuxième bloc 20b, le premier bloc 20a et le deuxième bloc 20b ayant alors des hauteurs respectives différentes. Pour former ces bouchons isolants, on peut effectuer tout d'abord un dépôt de matériau isolant 25, par exemple de l'oxyde de silicium de sorte à recouvrir le 5 premier bloc 20a et le deuxième bloc 20b (figure 3A). On vient ensuite retirer une épaisseur de ce matériau isolant 25, par exemple par planarisation CMP (« Chemical Mechanical Planarization »), de préférence jusqu'à atteindre la face supérieure des blocs 20a, 20b. On effectue ensuite un retrait d'une épaisseur de matériau isolant 25, par 10 exemple par gravure dite « au temps », de sorte à retirer une épaisseur de matériau 25 isolant correspondant à la hauteur ou sensiblement à la hauteur de la deuxième couche semi-conductrice 16. On peut ensuite retirer le matériau isolant 25 sur et autour du deuxième bloc 20b. Pour cela, on utilise typiquement un procédé de photolithographie afin de former 15 un masque 27 protégeant le premier bloc 20a, tandis que le deuxième bloc 20b n'est pas recouvert par ce masque. Puis, on grave la portion non-masquée de la couche de matériau isolant 25. Un masque 27 en résine photosensible ou de type masque dur peut être employé. Ce masque 27 est ensuite retiré. Des zones appelées bouchons 25' de matériau isolant 25 sont alors 20 préservés sur les faces latérales de la première couche dopée 14 du premier bloc 20a, tandis que les faces latérales et supérieure du deuxième bloc 20b sont quant à elles dévoilées (figure 3C). On forme ensuite (figures 3D-3E) des électrodes 32a, 32b de grille respectivement sur le premier bloc 20a et sur le deuxième bloc 20b. Sur le premier bloc 25 20a, une grille enrobante est ainsi réalisée autour des faces latérales et supérieure de la deuxième couche semi-conductrice dopée 16. Les bouchons isolants 25' permettent de réaliser une isolation électrique entre la première couche dopée 14 du premier bloc 20a et la première électrode de grille 32a. 12 On réalise ensuite des contacts de source 41a, 42a, et de drain 41b, 42b respectivement pour le premier transistor T21, et pour le deuxième transistor T22 sans jonction (figure 3F). Un dispositif à transistors sans jonction tel que mis en oeuvre suivant 5 l'invention peut être en variante doté de transistors ayant une structure de canal formée à partir de l'empilement de couches dopées 14, 16 tel que décrit précédemment, mais dans lequel on retire une portion des couches dopées N ou P. Un exemple de réalisation d'un tel dispositif est donné sur les figures 4A- 4N. 10 Après formation des blocs semi-conducteurs 20a, 20b distincts, une étape de réalisation de grilles sacrificielles telle qu'illustrée sur les figures 4A-4B est mise en oeuvre. La réalisation des grilles sacrificielles comprend typiquement le dépôt d'un matériau de grille 62 sacrificiel, par exemple du polysicium, et de formation de motifs dans ce matériau, typiquement par photolithographie. 15 On forme ensuite des espaceurs isolants 65. Cela peut être réalisé par dépôt de matériau diélectrique 63 tel que par exemple du nitrure de silicium sur les blocs 20a, 20b distincts et sur les grilles sacrificielles 62 (figure 4C). On dépose ensuite une couche de protection 64 qui peut être isolante et par exemple en oxyde de silicium (figure 4D). On effectue ensuite une planarisation de la couche de protection 64, 20 typiquement par polissage CMP, de sorte à dévoiler la face supérieure (autrement dit le sommet) des motifs de grilles sacrificielles (figure 4E). Puis, on effectue un retrait des grilles sacrificielles (figure 4F) tandis que les espaceurs 65 et la couche de protection 64 sont quant à eux conservés. Lorsque le matériau 62 de grille est du polysilicium, ce retrait peut être réalisé par exemple à l'aide 25 d'une attaque plasma sélective utilisant des gaz tels que du SF6, Cl2 ou HBr. On effectue ensuite, dans l'exemple particulier de procédé illustré, un retrait dans le premier bloc 20a d'une zone donnée de la deuxième couche semiconductrice dopée 16 dopée P, qui est située entre les espaceurs 65. Ce retrait est typiquement réalisé par gravure du matériau de la deuxième couche semi-conductrice 16 30 dopée sélective vis-à-vis de celui de la première couche semi-conductrice dopée 14. Par 13 exemple, lorsque la deuxième couche semi-conductrice dopée 16 est en SiGe et la première couche semi-conductrice dopée 14 en Si, on effectue un retrait du SiGe à l'aide de HF sous forme de vapeur ou de HCI. On grave ainsi une zone de l'empilement de couches 14, 16 située entre 5 les espaceurs 65 tout en réservant des zones de l'empilement situées autour ou de part et d'autre des espaceurs 65. Le deuxième bloc 20b peut être préservé de cette gravure en utilisant un masquage 67, par exemple formé par photolithographie, venant remplir l'emplacement laissé par le retrait de la grille sacrificielle (figure 4G). La figure 4H illustre une vue en coupe du premier bloc 20a à l'issue de 10 cette gravure. On obtient ainsi une région de canal de transistor uniquement constituée de matériau dopé N. On effectue ensuite, dans le deuxième bloc 20b, le retrait d'une zone donnée de la première couche semi-conductrice dopée 14, dans cet exemple dopée N, qui est située entre les espaceurs 65. On grave ainsi une zone de l'empilement de couches 14, 15 16 située entre les espaceurs 65 tout en réservant des zones de l'empilement situées autour ou de part et d'autre des espaceurs 65. Le premier bloc 20a peut être préservé de cette gravure en utilisant un masquage 69, par exemple formé par photolithographie, venant remplir l'emplacement laissé par le retrait de la grille sacrificielle (figure 41). Le retrait est alors typiquement réalisé par gravure sélective du matériau 20 de la première couche semi-conductrice 14 dopée vis-à-vis de celui de la deuxième couche semi-conductrice dopée 16. Par exemple, lorsque la deuxième couche semi-conductrice dopée 16 est en SiGe et la première couche semi-conductrice dopée 14 en Si, on effectue un retrait du Si à l'aide par exemple de TMAH (Tetramethylammonium hydroxyde) ou d'un plasma de CF4 :H2. 25 La figure 4J illustre une vue en coupe du deuxième bloc 20b à l'issue de cette gravure. On retire ensuite le masquage 69. La figure 4K illustre une étape ultérieure de formation d'une grille 72 de remplacement sur une portion des blocs 20a, 20b située entre les espaceurs 65. Pour cela, on dépose typiquement un diélectrique de grille tel que par exemple du Hf02 et un 30 matériau de grille tel que par exemple du W. 14 On obtient ainsi une grille 72a partiellement enrobante autour de faces latérales et d'une face supérieure d'une ailette 14' dopée N et une grille 72b totalement enrobante autour d'une face supérieure, d'une face inférieure, et de faces latérales d'une ailette 16" dopée P. 5 Une fois les grilles 72a, 72b, on peut recouvrir les transistors d'une couche isolante 75, par exemple en oxyde de silicium (figure 4L). On peut ensuite former de contacts 81a, 81b de source et de drain, de part et d'autre de la grille (figure 4M) et traversant la couche isolante 75. Les contacts 81a, 81b peuvent avantageusement avoir une structure enrobante et s'étendre sur une face 10 supérieure ainsi que des faces latérales de l'empilement de couches semi-conductrices 14, 16. Comme on peut le voir sur la figure 4N, un contact 81a peut être ainsi agencé en contact à la fois avec la première couche semi-conductrice 14 dopée et avec la deuxième couche semi-conductrice 16 dopée. Un tel agencement est permis en particulier du fait que la structure de canal, est ici formée d'une ailette, de dopage P ou N, qui n'est pas en contact 15 avec une couche de conductivité opposée. L'ordre des couches dopées N et P de l'empilement pouvant être inversé, on peut en variante mettre en oeuvre un dispositif avec un transistor ayant une grille partiellement enrobante autour d'une ailette dopée P et une grille totalement enrobante autour d'une ailette dopée N. 20 Selon une autre variante de l'exemple de procédé qui vient d'être décrit, on peut prévoir de réaliser les étapes décrites en lien avec les figures 4G, 4J dans un ordre différent, c'est à dire dit en effectuant tout d'abord le retrait de la première couche dopée 14 dans une zone du deuxième bloc 20b puis en réalisant le retrait de la deuxième couche dopée 16 dans une zone du premier bloc 20a. 25 Une autre variante de l'exemple de procédé qui vient d'être décrit prévoir de ne réaliser le retrait sélectif de couche dopée que sur un des blocs 20a ou 20b, autrement dit de ne réaliser que les étapes décrites en lien avec la figure 4G-4H sans réaliser les étapes des figures 41-4J ou bien de n'effectuer que les étapes décrites en lien avec la figure 41-4J sans réaliser les étapes des figures 4G-4H. 15 L'un ou l'autre des exemples de procédés qui viennent d'être décrits peuvent être appliqués à la mise en oeuvre de transistors sans jonction (« junctionless ») à partir d'un empilement ayant plus de deux couches semi-conductrices dopées, et en particulier comportant une alternance de plusieurs couches semi-conductrices dopées N et 5 de plusieurs couches semi-conductrices dopées P. On peut fabriquer ainsi un dispositif à transistors sans jonction (« junctionless ») dotés d'une structure de canal comportant plusieurs ailettes dopées disposées les unes au-dessus des autres. Par exemple, on peut prévoir un empilement tel que sur la figure 5A avec 10 une première superposition de couches dopées 14, 16 respectivement N et P sur lequel on forme une deuxième superposition de couches dopées 14, 16 respectivement N et P. Comme indiqué précédemment, l'ordre des couches N et P dans l'alternance de couches peut être inversé. Dans l'exemple illustré, l'empilement comporte k=4 couches dopées. Le nombre k de couches dopées de l'empilement peut être toutefois 15 plus important, par exemple de 6 ou 8 couches dopées. On définit ensuite des blocs 20a, 20b dans cet empilement. Puis, on peut mettre en oeuvre un procédé tel que décrit précédemment en lien avec les figures 4A-4H. En particulier, on peut former une grille sacrificielle sur au moins un bloc défini dans l'empilement et des espaceurs isolants 65 contre cette grille sacrificielle. 20 On effectue ensuite un retrait de la grille sacrificielle, de manière à dévoiler une zone dite « centrale » de ce bloc. Puis, on effectue une gravure sélective du matériau des couches ayant un type de dopage donné, N ou P, vis-à-vis de celui des couches ayant un dopage de type opposé, P ou N. Dans l'exemple de réalisation illustré sur la figure 5B, ce sont les couches 25 semi-conductrices 16 dopées P, par exemple en SiGe, qui sont gravées sélectivement vis-à- vis des couches semi-conductrices 14 dopées N par exemple en Si. On peut obtenir ainsi une structure de canal 91 avec des ailettes semi-conductrices disposées les unes au-dessus et dopées N. Dans l'exemple de réalisation illustré sur la figure 5C, ce sont les couches 30 semi-conductrices 16 dopées P, par exemple du SiGe, qui sont gravées sélectivement vis-à- 16 vis des couches semi-conductrices 14 dopées N et typiquement en un matériau semiconducteur différent tel que par exemple du Si. On peut également obtenir une structure de canal 92 avec des ailettes semi-conductrices disposées les unes au-dessus et dopées P. Un procédé tel que décrit précédemment peut être mis en oeuvre à partir 5 d'un type de support différent de celui qui vient d'être décrit. Selon un mode de réalisation particulièrement avantageux, à la place d'un support de type substrat semi-conducteur sur isolant, on peut appliquer le procédé précédemment décrit à une structure comportant déjà au moins un niveau de transistors. Dans ce cas, l'empilement de couches semi-conductrices 14, 16 dopées 10 est formé ou rapporté sur une structure comportant déjà au moins une couche semi- conductrice dans laquelle des régions de canal de transistors s'étendent. Ainsi, les transistors T21, T22 sans jonction (« junctionless ») sont réalisés dans un étage supérieur d'un dispositif comportant plusieurs niveaux de transistors. Un dispositif à transistors sans jonction de type N et P tel que décrit 15 précédemment s'adapte donc tout particulièrement à une intégration dans un circuit intégré en 3 dimensions ou « 3D ». Dans de tels circuits, des transistors sont répartis sur plusieurs niveaux de couches semi-conductrices ou d'empilement semi-conducteurs. Une difficulté à surmonter pour réaliser un tel circuit vient des limites de températures auxquelles un niveau supérieur de composants peut être soumis sans 20 dégrader le ou les niveaux inférieurs. L'intégration d'un dispositif à transistors sans jonction superposés dans le niveau semi-conducteur supérieur d'un circuit intégré permet d'éviter des étapes de recuit ou de traitement à haute température généralement effectuées pour activer les dopants et définir les jonctions des transistors. On évite ainsi une dégradation du matériau 25 conducteur à base duquel les éléments de connexion inter-niveaux sont formés. On évite ainsi également une diffusion non-désirée de dopants au sein du ou des niveau(x) inférieur(s). Pour mettre en oeuvre un tel circuit 3D, on peut prévoir de réaliser l'empilement de couches semi-conductrices dopées 14, 16 sur un autre type de support, 17 en particulier sur une structure déjà dotée d'au moins un niveau N1 de transistors, réalisés à partir d'une couche semi-conductrice. Un exemple de procédé de réalisation d'un circuit intégré en 3 dimensions ou « 3D », doté de plusieurs niveaux de transistors superposés va à présent 5 être donné en liaison avec les figures 6A-6D. On peut partir (figure 6A) d'une structure telle que décrite précédemment en liaison avec la figure 1A que l'on reporte ensuite, comme représenté sur la figure 6A, sur un support déjà doté d'au moins un niveau N1 de transistors TH, T16 dont la région de canal s'étend dans une couche semi-conductrice 201 reposant sur un 10 substrat 200. On réalise ensuite un report et une solidarisation, par exemple par collage, de la structure comportant l'empilement de couches dopées 14, 16 N et P et du support comprenant un premier niveau N1 de composants. Dans l'exemple illustré sur la figure 6B, des éléments de connexion 205 15 appartenant au premier niveau N1 sont également formées au-dessus des transistors TH, T16 et sont agencées dans une couche isolante 203 disposée sur la couche semi-conductrice 201. Le transfert par collage est de préférence mis en oeuvre à faible température, par exemple comprise entre environ 100°C et 650°C, et avantageusement 20 inférieure à environ 450°C, afin de ne pas détériorer les éléments de connexion et transistors de niveau N1 inférieur. Sur l'exemple particulier de la figure 6B, on reporte directement la couche semi-conductrice 16 située au sommet de l'empilement sur une couche isolante 203, typiquement d'oxyde de silicium. Il est en variante possible de recouvrir l'empilement de 25 couches semi-conductrice 14, 16 d'une couche d'oxyde afin de réaliser un collage de type oxyde-oxyde. On retire ensuite des couches 10, 11 sur lequel l'empilement de couches semi-conductrices dopées 14, 16 respectivement N et P, ont été précédemment réalisés. 18 Dans l'exemple illustré sur la figure 6C, on retire en particulier une couche isolante 11 de BOX et une couche de support 10 semi-conductrice. Cela peut être réalisé par exemple par des étapes de gravure et de planarisation. On définit ensuite des blocs distincts 20a, 20b dans l'empilement de 5 couches semi-conductrices dopées 14, 16 (figure 6D). On peut ensuite effectuer une séquence d'étapes telle que décrite précédemment, par exemple en lien avec les figures 1A-1F ou bien en lien avec les figures 2A-2B et 1D-1F, ou bien par exemple en lien avec les figures 1A-1C et 3E-3F, ou bien en lien avec les figures 4A-4N. 10 Là encore, l'ordre des couches 14, 16 de l'empilement réalisé peut être inversé. On peut également prévoir l'empilement de couches semi-conductrices dopées 14, 16 sur un support différent de celui de l'exemple de réalisation précédemment décrit. 15 Dans l'exemple de réalisation illustré sur la figure 7A, l'empilement est formé sur un substrat 1 poignée semi-conducteur, par exemple en silicium et peut être recouvert d'une couche de matériau diélectrique 17 par exemple en oxyde de silicium. Pour faciliter le retrait du substrat 1 poignée on peut ensuite réaliser une implantation (figure 7B), par exemple à l'aide d'ions H+ d'une zone du substrat de sorte à 20 former une zone 3 de fragilisation. On réalise ensuite le report par collage moléculaire de la structure comportant l'empilement de couches dopées 14, 16 N et P et du support comprenant un premier niveau N1 de composants. Le collage moléculaire est ici mis en oeuvre entre la couche isolante 203 du support, typiquement en SiO2et la couche de matériau diélectrique 25 17 typiquement en SiO2et recouvrant l'empilement de couches dopées 14, 16. La figure 7D illustre une étape ultérieure de découpe du substrat poignée au niveau de la zone de fragilisation 3. Une étape de retrait ultérieure d'une épaisseur restante la du substrat 1 poignée sur l'empilement de couches semi-conductrices dopées 14, 16 peut être ensuite mis en oeuvre. On effectue ce retrait typiquement par plana risation 30 (CMP). 19 Une fois l'empilement reporté sur le support déjà doté d'un niveau N1 de transistors, on peut définir des blocs 20a, 20b dans l'empilement de couches dopées 14, 16 (figure 7E). Puis, à partir de ces blocs 20a, 20b on forme des transistors sans-jonction (junctionless), par exemple selon l'une ou l'autre des manières décrites précédemment en 5 liaison avec les figures 1A-1F ou avec les figures 2A-2B et 1D-1F, ou bien avec les figures 1A-1C et 3E-3F, ou bien avec les figures 4A-4H. Comme suggéré précédemment, en variante de l'un ou l'autre des exemples de procédé qui viennent d'être décrit on peut prévoit un ordre inversé des couches semi-conductrices 14, 16 dopées N, P dans l'empilement. Par exemple, on peut 10 prévoir de réaliser une première couche semi-conductrice en silicium germanium dopé P recouverte d'une deuxième couche semi-conductrice 16 en silicium dopé N pour réaliser l'empilement dans lequel les blocs 20a, 20b sont formés. On peut également utiliser d'autres matériaux semi-conducteurs tels que du Ge, du SiC, ou des semi-conducteurs Ill-v. 15 L'organigramme de la figure 8 résume un exemple d'enchaînement d'étapes d'un procédé de réalisation de transistors sans-jonction (junctionless) sur support. On forme tout d'abord l'empilement de couches semi-conductrices alternativement dopées N et P ou P et N sur le support (étape Si). On grave ensuite (étape S2) cet empilement de manière à définir un ou 20 plusieurs blocs, par exemple sous forme de barreaux encore appelés ailettes (ou (( fins » selon la terminologie anglo-saxonne) ou bien d'ilots empilés. On effectue ensuite un retrait sélectif des couches dopées N vis-à-vis des couches dopées P, ou bien des couches dopées P vis-à-vis des couches dopées N dans une zone d'au moins un bloc donné, en particulier une zone destinée à accueillir une grille de 25 transistor (étape S3). On forme ensuite une ou plusieurs électrodes de grilles respectivement sur lesdits un ou plusieurs blocs (étape S4). Puis, on réalise des contacts de source et de drain de part et d'autre desdites une ou plusieurs électrodes de grilles (étape S5). 20 L'organigramme de la figure 9 résume quant à lui une autre séquence d'étapes mises en oeuvre au cours d'un procédé de réalisation d'un circuit 3D à transistors sans jonction (junctionless) N et P réalisés dans un niveau supérieur. On forme tout d'abord une structure avec au moins un niveau de 5 transistors (étape S00). On réalise ensuite l'empilement de couches semi-conductrices alternativement dopées N et P ou P et N sur un substrat poignée temporaire (étape S10). On assemble ensuite cet empilement sur la structure (étape S11). On définit ensuite un ou plusieurs blocs dans cet empilement (étape S12). 10 On effectue ensuite un retrait sélectif d'au moins un matériau semi- conducteur dopé N vis-à-vis d'un matériau semi-conducteur dopé P, ou d'au moins un matériau semi-conducteur dopé P vis-à-vis d'un matériau semi-conducteur dopé N dans une zone d'au moins un des blocs (étape S13). On forme ensuite une grille sur le ou les blocs (étape S14). 15 On réalise ensuite des contacts de part et d'autre de la grille (étape S15). On forme ensuite des interconnexions pour le niveau supérieur de transistors (étape S16). On peut ensuite réitérer les étapes S10 à S16 un nombre de fois donné en fonction du nombre d'étages de transistors que l'on REVENDICATIONS1. Procédé de réalisation d'un circuit intégré doté de plusieurs niveaux (N1, N2) superposés de transistors, le procédé comprenant : - prévoir une structure dotée d'un ou plusieurs transistors (TH, T16) d'un niveau inférieur (N1) recouvert(s) par une couche isolante (203) elle-même recouverte d'un empilement comprenant au moins une première couche semi-conductrice dopée (14) selon un dopage d'un premier type, N ou P et au moins une deuxième semi-conductrice couche dopée (16) selon un dopage d'un deuxième type, P ou N, opposé audit premier type, la première couche semi-conductrice dopée (14) et la deuxième couche semi- conductrice dopée (16) étant superposées et en contact l'une de l'autre, - graver l'empilement de sorte à former sur la couche isolante (203) au moins un premier bloc (20a) et au moins un deuxième bloc (20b) disjoint du premier bloc (20a), puis, - retirer dans au moins une zone donnée du deuxième bloc (20b) la deuxième couche semi-conductrice dopée (16) donnée tout en conservant dans cette zone donnée la première couche semi-conductrice dopée (14), - former une première grille (32a) d'un premier transistor (T21) agencée sur la deuxième couche semi-conductrice dopée du premier bloc (20a) et une deuxième grille (32b) d'un deuxième transistor agencée sur la première couche semi-conductrice dopée du deuxième bloc (20b). 2. Procédé selon la revendication 1, comprenant en outre la formation de contacts (41a, 42a) de source et de drain du premier transistor (T21) sur la deuxième couche semi-conductrice dopée (16) de part et d'autre de la première grille (32a) et de contacts (41b, 42b) de source et de drain du deuxième transistor (T22) sur la première couche semi-conductrice dopée (14) de part et d'autre de la deuxième grille (32b). 22 3. Procédé selon l'une des revendications 1 ou 2, dans lequel la deuxième couche semi-conductrice dopée (16) est entièrement retirée dans ledit deuxième bloc (20b). 5 4. Procédé selon l'une des revendications 1 à 3, dans lequel, préalablement à la formation de la première grille (32a), on forme des bouchons isolants (25') de part et d'autre de la première couche semi-conductrice dopée (14), les bouchons isolants (25') étant configurés de sorte à isoler électriquement la première grille (32a) de la première couche dopée (14). 10 5. Procédé selon la revendication 1, dans lequel après gravure de l'empilement de sorte à former le premier bloc (20a) et le deuxième bloc (20b), on forme sur le deuxième bloc (20b) une grille sacrificielle (62) et des espaceurs isolants (65) de part et d'autre de la grille sacrificielle, 15 le procédé comprenant en outre : - retrait de la grille sacrificielle (62) de sorte à dévoiler la deuxième couche semi-conductrice dopée (16) dans le deuxième bloc (20b), le retrait de la deuxième couche semi-conductrice dopée dans le deuxième bloc (20b) étant ensuite effectué par gravure entre les espaceurs isolants (65), 20 puis, après ce retrait : - formation d'une grille (72) de remplacement sur le deuxième bloc (20b). 6. Procédé selon l'une des revendications 1 à 5, dans lequel après 25 gravure de l'empilement de sorte à former le premier bloc (20a) et le deuxième bloc (20b), on forme sur le premier bloc (20a) une grille sacrificielle (62) et des espaceurs isolants (65) de part et d'autre de la grille sacrificielle, le procédé comprenant en outre : - retrait de la grille sacrificielle de sorte à dévoiler le premier bloc (20b), 23 - retrait de la première couche semi-conductrice dopée dans le premier bloc (20a) par gravure entre les espaceurs isolants (65), - formation d'une grille (72) de remplacement sur le premier bloc (20a). 5 7. Procédé selon l'une des revendications 5 ou 6, comprenant en outre, la formation de contacts de source et de drain enrobants (81a, 81b) sur le premier bloc et/ou sur le deuxième bloc, lesdits contacts enrobants étant disposés chacun en contact avec la première couche semi-conductrice dopée (14) et avec la deuxième couche semi-conductrice dopée (16). 10 8. Procédé selon l'une des revendications 1 à 7, dans lequel l'empilement est formé par report sur la couche isolante (203). 9. Procédé selon l'une des revendications 1 à 8, dans lequel 15 l'empilement est formé d'une ou plusieurs couches semi-conductrices dopées en un premier matériau semi-conducteur et d'une ou plusieurs couches semi-conductrices dopées en un deuxième matériau semi-conducteur, le retrait dans la zone donnée du deuxième bloc étant effectué par gravure sélective du premier matériau semi-conducteur vis-à-vis du deuxième matériau semi-conducteur. 20 10. Procédé selon la revendication 9, le procédé comprenant en outre un retrait dans une région du premier bloc des couches semi-conductrices dopées à base du deuxième matériau semi-conducteur vis-à-vis du premier matériau semi-conducteur. 25 11. Procédé selon l'une des revendications là 10, dans lequel : la première couche semi-conductrice dopée (14) est en silicium dopé N et la deuxième couche semi-conductrice est en silicium germanium dopé P, ou la première couche semi-conductrice dopée (14) est en silicium germanium dopé P et la deuxième couche semi-conductrice dopée (16) est en silicium dopé N. 24 12. Dispositif microélectronique à transistors répartis sur plusieurs niveaux superposés comprenant : - une structure dotée d'un ou plusieurs transistors (TH, T16) d'un niveau inférieur (N1) recouvert(s) par une couche isolante (203), 5 - un deuxième niveau de transistors sans jonction de type P et N agencés sur la couche isolante, le deuxième niveau comportant : - un premier transistor sans jonction formé dans un premier bloc semiconducteur (20a) comprenant un empilement d'au moins une première couche semiconductrice dopée (14) selon un dopage d'un premier type, N ou P et au moins une 10 deuxième semi-conductrice couche dopée (16) selon un dopage d'un deuxième type, P ou N, opposé audit premier type de dopage, le premier transistor (T21) ayant une électrode de grille (32a) de commande d'une région de canal s'étendant dans la deuxième couche semiconductrice dopée, - un deuxième transistor sans jonction formé dans un deuxième bloc 15 semi-conducteur (20a) disjoint du premier bloc et comprenant ladite première couche semi-conductrice dopée (14), le deuxième transistor (T22) ayant une grille (32a) de commande d'une région de canal s'étendant dans ladite première couche semi-conductrice dopée. 20 13. Dispositif selon la revendication 12, le premier transistor (T21) comprenant en outre des contacts (41a, 41b) de source et de drain sur la deuxième couche semi-conductrice dopée (16), le deuxième transistor (T22) comprenant des contacts (42a, 42b) de source et de drain sur la première couche semi-conductrice dopée (14). 25 14. Dispositif selon l'une des revendications 12 ou 13, le premier transistor (T21) ayant une région de canal, en forme d'ilot ou en forme d'au moins une ailette, constitué de ladite deuxième couche semi-conductrice, le deuxième transistor (T22) ayant une région de canal en forme d'ilot ou en forme d'au moins une ailette, constituée de ladite première couche semi-conductrice. 25 15. Dispositif selon la revendication 14, le premier transistor et/ou le deuxième transistor ayant des contacts de source et de drain enrobants et disposés chacun en contact avec la première couche semi-conductrice dopée (14) et avec la deuxième couche semi-conductrice dopée (16).