FR 3067516 A1 20181214 FR 1755226 A 20170612 B16104 - 17-R0-0181 1 REALISATION DE REGIONS SEMICONDUCTRICES DANS UNE PUCE ELECTRONIQUE Domaine La présente demande concerne un procédé de réalisation de régions semiconductrices dans une puce électronique, en particulier de régions semiconductrices destinées à la formation de transistors et/ou de points mémoire à canal N et à canal P, et un dispositif comportant de telles régions. Exposé de l'art antérieur Divers problèmes peuvent se présenter dans une puce électronique comprenant des transistors à effet de champ. En particulier, un problème est que le courant de fuite dans de tels transistors est en général, en valeur relative, d'autant plus élevé que les transistors sont petits. Il en résulte une consommation d'énergie élevée. Un autre problème est que, lorsque plusieurs transis- tors sont prévus pour être identiques, ces transistors présentent généralement en fait des caractéristiques électriques différentes, en particulier des tensions de seuil différentes. Les différences entre ces caractéristiques électriques ont le plus souvent tendance à s'aggraver lorsque la température de fonctionnement diminue. Il en résulte diverses difficultés pour obtenir effectivement les caractéristiques électriques visées. B16104 - 17-R0-0181 2 Ces difficultés se posent particulièrement dans le cas où la puce est prévue pour un fonctionnement analogique, par exemple dans un dispositif de mesure, et/ou pour un fonctionnement à froid, par exemple à température ambiante négative. Le plus 5 souvent cela conduit à rejeter certaines puces au moment du contrôle après fabrication. Par ailleurs, une puce électronique peut comprendre des points mémoire de type transistors à grille flottante surmontés d'une grille de commande. Outre les problèmes évoqués 10 ci-dessus pour les transistors, de tels points mémoire présentent des problèmes de dégradation de l'isolant de grille du transistor du fait que l'on est conduit à appliquer des tensions relativement élevées pour la programmation des points mémoire. Les divers procédés connus pour résoudre les divers 15 problèmes évoqués ci-dessus nécessitent de nombreuses étapes de fabrication si on veut les mettre en oeuvre simultanément pour des types différents, à canal N et à canal P, de transistors et/ou de points mémoire. Résumé 20 Un mode de réalisation prévoit de pallier tout ou partie des inconvénients décrits ci-dessus. Ainsi, un mode de réalisation prévoit un procédé de fabrication de première et deuxième régions semiconductrices séparées par des tranchées isolantes, comprenant : a) recouvrir un substrat semiconducteur de nitrure de silicium ; b) doper par implantation ionique le nitrure de silicium situé au-dessus de la première région ; c) graver les tranchées à travers le nitrure de silicium ; d) graver partiellement de manière isotrope le nitrure de silicium dopé ; e) remplir les tranchées d'un isolant jusqu'à un niveau situé au-dessus de celui de la première région ; et B16104 - 17-R0-0181 3 f) retirer le nitrure de silicium, d'où il résulte que les bords de la première région seulement sont recouverts d'un anneau d'isolant. Selon un mode de réalisation, le procédé comprend en 5 outre une étape de nettoyage de la structure obtenue à l'étape f), d'où il résulte la formation de cuvettes à la surface de l'isolant autour de la deuxième région. Selon un mode de réalisation, à l'étape a) le nitrure de silicium a une épaisseur comprise entre 80 et 200 nia, et à 10 l'étape b) l'implantation ionique est réalisée avec une énergie supérieure à 60 keV. Selon un mode de réalisation, à l'étape b) les ions implantés sont choisis dans le groupe comprenant l'argon et le phosphore. 15 Selon un mode de réalisation, à l'étape d) la gravure retire une épaisseur de nitrure de silicium comprise entre 2 et 15 nia, et à l'étape e) ledit niveau est entre 1 et 10 nia au-dessus de celui de la première région. Selon un mode de réalisation, à l'étape d) la gravure 20 partielle est réalisée par une solution comprenant de l'acide phosphorique. Selon un mode de réalisation, le substrat est la couche semiconductrice supérieure d'une structure SOI. Selon un mode de réalisation, le substrat est massif. 25 Un procédé pour la fabrication simultanée d'un transistor à canal N et d'un transistor à canal P, comprend en outre : avant l'étape a), doper de type P la première région et de type N la deuxième région ; et 30 après l'étape f), former le transistor à canal P dans et sur la deuxième région et le transistor à canal N dans et sur la première région. Un mode de réalisation prévoit un dispositif comprenant des première et deuxième régions semiconductrices séparées 35 par des tranchées remplies d'un isolant, les bords de la B16104 - 17-R0-0181 4 première région seulement étant recouverts d'un anneau de l'isolant. Selon un mode de réalisation, la surface de l'isolant forme des cuvettes autour des deuxièmes régions. 5 Un mode de réalisation prévoit une puce électronique comprenant un dispositif tel que ci-dessus, un transistor à canal N situé dans et sur la première région, et un transistor à canal P situé dans et sur la deuxième région. Brève description des dessins 10 Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : les figures LA à lE sont des vues en coupe, partielles 15 et schématiques, illustrant des étapes d'un procédé de fabrication d'un transistor à canal P ; la figure 1F est une vue de dessus schématique de la structure de la figure lE ; les figures 2A à 2H sont des vues en coupe, partielles 20 et schématiques, illustrant des étapes d'un mode de réalisation d'un procédé de fabrication d'un transistor à canal N et d'un transistor à canal P ; et la figure 21 est une vue de dessus schématique de la structure de la figure 2H. 25 Description détaillée De mêmes éléments ont été désignés par de mêmes références dans les différentes figures et, de plus, les diverses figures ne sont pas tracées à l'échelle. Par souci de clarté, seuls les éléments utiles à la compréhension des modes de 30 réalisation décrits ont été représentés et sont détaillés. En particulier, divers éléments des transistors, tels que des espaceurs, ne sont pas représentés. Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position tels que les termes, 35 "gauche", "droite", "dessus", "supérieur", "inférieur", etc., il B16104 - 17-R0-0181 5 est fait référence à l'orientation de l'élément concerné dans les figures considérées, étant entendu que, dans la pratique, les dispositifs décrits peuvent être orientés différemment. Les figures lA à lE sont des vues en coupe, partielles 5 et schématiques, illustrant des étapes d'un procédé de fabrication d'un transistor à canal P. A l'étape de la figure LA, un substrat semiconducteur 10 comporte à titre d'exemple un caisson 12N dopé de type N. En partie supérieure du caisson 12N, une région 16N dopée de type N 10 a été formée, et son niveau de dopage a été sélectionné en fonction des caractéristiques électriques souhaitées du transistor. A titre de variante, le caisson 12N et la région 16N seront formés à des étapes ultérieures du procédé. Le substrat est recouvert d'une fine couche 14 d'oxyde de silicium, d'épaisseur 15 typiquement comprise entre 2 et 20 nia. On dépose ensuite une couche de nitrure de silicium 20 sur la structure, puis on grave des tranchées 22 à travers le nitrure de silicium (seules des moitiés des tranchées sont visibles sur les figures). Les tranchées pénètrent dans le substrat et délimitent une portion 20 de la région 16N. A l'étape de la figure 1B, on remplit les tranchées d'un isolant, par exemple de l'oxyde de silicium, jusqu'au niveau supérieur du nitrure de silicium 20. A l'étape de la figure 1C, on grave l'isolant des 25 tranchées 22 sélectivement par rapport au nitrure de silicium 20, par exemple jusqu'à un niveau situé au-dessus de celui de la région 16N. A l'étape de la figure 1D, on retire le nitrure de silicium par gravure sélective par rapport à l'isolant des 30 tranchées 22. La couche 14 protège alors la région 16N. On nettoie ensuite la structure, afin d'éliminer l'oxyde de la couche 14 encore présent sur la région 16N. Ce nettoyage est par exemple réalisé dans une solution à base d'acide fluorhydrique. Ce nettoyage provoque la formation de cuvettes 28 à la surface de l'isolant des tranchées autour de la région 16N. B16104 - 17-R0-0181 6 A l'étape de la figure 1E, on a formé un transistor MOS à canal P dans et sur la région 16N. En particulier, on a formé une couche d'isolant de grille 30 et une grille 32. La figure 1F est une vue de dessus de la structure de 5 la figure 1E. La couche isolante 30 n'est pas représentée. En vue de dessus, la grille 32 s'étend sur la largeur de la région 16N. On a formé des régions de drain et de source 34 de chaque côté de la grille. Les paramètres du procédé ci-dessus, en particulier la 10 gravure de l'isolant des tranchées 22 à l'étape de la figure 2C et le nettoyage à l'étape de la figure 2D, sont ajustés de façon à optimiser les caractéristiques électriques du transistor, par exemple pour minimiser son courant de fuite. Cet ajustement est par exemple réalisé par des essais. En effet, les caracté- 15 ristiques électriques, telles que la tension de seuil et le courant de fuite, sont différentes aux bords et au centre du transistor en raison de divers effets de bords. L'ajustement des paramètres du procédé permet d'obtenir une forme de cuvette qui réduit ces effets de bords. 20 On a décrit ci-dessus un procédé permettant d'obtenir un transistor à canal P de caractéristiques électriques optimales. Toutefois ce procédé n'est pas adapté à l'obtention d'un transistor à canal N de caractéristiques électriques optimales. En effet quand la région 16 n'est plus une région 16N de type N, 25 mais une région 16P de type P, les atomes dopants de type P, notamment quand il s'agit de bore, ont tendance à migrer dans l'isolant, par exemple de l'oxyde de silicium, des tranchées 22 au cours des divers recuits prévus dans le procédé. Il en résulte que le niveau de dopage des parties périphériques de la 30 région 16P en contact avec les tranchées 22 est plus faible qu'au centre de la région 16P, et ce de façon irrégulière. Alors, lorsque le procédé des figures LA à lE est mis en oeuvre pour obtenir plusieurs transistors à canal N conçus pour être identiques, les parties périphériques à dopage diminué sont une B16104 - 17-R0-0181 7 cause de différences entre les caractéristiques électriques des transistors. Les figures 2A à 2H sont des vues en coupe, partielles et schématiques, illustrant des étapes d'un mode de réalisation 5 d'un procédé de fabrication d'un transistor à canal N du côté gauche des figures et d'un transistor à canal P du côté droit. Ce procédé permet d'optimiser les caractéristiques électriques des transistors à canal P et des transistors à canal N, et de réduire les différences entre transistors conçus pour être 10 identiques. A l'étape de la figure 2A, on a prévu un substrat 10. Le substrat 10 est ici à titre d'exemple un substrat semiconducteur massif, par exemple en silicium. La partie gauche de la portion de substrat représentée est un caisson 12P dopé de 15 type P. La partie droite de la portion de substrat représentée est un caisson 12N dopé de type N. A titre de variante, le substrat peut être une couche semiconductrice recouvrant une couche isolante sur un support, c'est-à-dire la couche semiconductrice supérieure d'une structure SOI (de l'anglais 20 "Silicon On Insulator"). De préférence, on implante dans le substrat, côté gauche, une couche 16P' dopée de type P et, côté droit, une couche 16N' dopée de type N. Les niveaux de dopage de la couche 16P' et de la couche 16N' sont par exemple supérieurs à 1017 25 atomes/cm3. Dans la variante où le substrat est une couche mince de silicium monocristallin recouvrant la couche isolante d'une structure SOI, les couches 16P' et 16N' peuvent s'étendre sur toute l'épaisseur de la couche mince de silicium monocristallin. A titre de variante, les caissons 12P, les caissons 30 12N, les régions 16P et/ou les régions 16N, au lieu d'être dopés dès l'étape de la figure 2A, peuvent être dopés à des étapes ultérieures du procédé. De préférence, le substrat est recouvert d'une couche d'oxyde de silicium 14 d'épaisseur par exemple comprise entre 2 35 et 20 nia. B16104 - 17-R0-0181 8 Après cela, on dépose une couche de nitrure de silicium 20 sur le substrat. La couche de nitrure de silicium 20 a de préférence une épaisseur comprise entre 80 et 200 rua. A l'étape de la figure 2B, on a recouvert l'emplace5 ment du transistor à canal P d'une couche de masquage, par exemple une couche de résine photosensible 40. Cette couche est retirée à l'emplacement du transistor à canal N. On procède alors à une implantation dans le nitrure de silicium (flèches 42) à l'emplacement du transistor à canal N. 10 Les atomes implantés sont par exemple des atomes d'argon et/ou de phosphore d'autres types d'atomes pouvant être utilisées. L'énergie d'implantation est choisie pour pouvoir atteindre l'ensemble de la couche de nitrure 20, et plus particulièrement sa partie inférieure. Dans le cas d'une couche d'épaisseur 15 comprise entre 80 et 200 nm, l'énergie d'implantation est par exemple comprise entre 10 et 100 keV, de préférence entre 60 et 90 keV. Le nombre d'atomes implantés dans le nitrure de silicium est suffisant pour rendre le nitrure implanté sélectivement gravable par rapport au nitrure non implanté. La vitesse 20 d'attaque du nitrure varie en fonction du type d'atomes implantés et également en fonction de la modification du réseau cristallin du nitrure induite par l'implantation. A l'étape de la figure 2C, on retire la couche de masquage 40. On grave ensuite des tranchées 22 traversant le 25 nitrure de silicium 20 et les couches 16P' et 16N' de part en part. Les tranchées 22 délimitent une région semiconductrice 16P dans la couche 16P' et une région semiconductrice 16N dans la couche 16N'. Les tranchées 22 entourent les régions 16P et 16N. On obtient une portion de nitrure de silicium dopé 20' recou- 30 vrant entièrement la région 16P et une portion de nitrure de silicium non dopé 20 recouvrant entièrement la région 16N. La distance entre les tranchées voisines correspond à la largeur W des futurs transistors (la longueur correspondant à la direction drain-source des transistors) et est par exemple comprise entre 35 10 nm et plusieurs dizaines de pin. B16104 - 17-R0-0181 9 A l'étape de la figure 2D, on procède à une gravure isotrope du nitrure de silicium. A titre d'exemple, la gravure est réalisée par une solution d'acide phosphorique. Le nitrure de silicium dopé 20' est gravé plus rapidement que le nitrure de 5 silicium non dopé 20, typiquement de 10 à 100 fois plus rapidement. Les paramètres de la gravure, en particulier la composition et la concentration de la solution, la durée et la température de la gravure, sont choisis pour enlever une épaisseur de nitrure de silicium dopé 20' par exemple comprise entre 10 2 et plusieurs dizaines de rua, de préférence entre 2 et 15 nia, en fonction de la taille des transistors. A l'étape de la figure 2E, les tranchées 22 sont comblées d'un isolant 23, par exemple de l'oxyde de silicium, jusqu'au niveau supérieur du nitrure de silicium 20, 20'. 15 A l'étape de la figure 2F, on grave de façon sélective l'isolant des tranchées d'isolement jusqu'à un niveau situé au-dessus de celui de la région 16P, par exemple par une solution à base d'acide fluorhydrique. Il demeure ainsi un anneau d'isolant 50 au-dessus de la périphérie des régions 16P, autour du plot de 20 nitrure 20'. Les paramètres de la gravure sont choisis pour que l'épaisseur de l'anneau d'isolant 50 restant sur les bords de la région 16P soit par exemple, comprise entre 1 et plusieurs dizaines de nm, de préférence entre 1 et 10 nia. A l'étape de la figure 2G, on retire le nitrure de 25 silicium, par exemple par une solution à base d'acide phosphorique. On nettoie ensuite la structure, par exemple dans une solution à base d'acide fluorhydrique. On obtient des cuvettes 28 autour des régions N 18, et on conserve l'anneau d'isolant 50 sur les bords des régions 16P. 30 A l'étape de la figure 2H, on réalise les transistors à canal N et à canal P dans et sur respectivement les régions 16P et 16N. On forme, en particulier, une couche d'isolant de grille 30 et les grilles 32. A titre d'exemple, l'isolant de grille est formé par oxydation thermique et/ou par dépôt. B16104 - 17-R0-0181 10 L'isolant de grille peut comprendre un matériau à permittivité diélectrique élevée tel que, par exemple, de l'oxyde d'hafnium. La figure 21 est une vue de dessus schématique de la structure de la figure 2H, dans laquelle l'isolant de grille 5 n'est pas représenté. Les grilles 32 s'étendent en travers des régions 16P et 16N entre des régions de drain et de source 34. Dans le cas de transistors formés côte à côte, la grille peut être commune à deux transistors. Comme on l'a indiqué précédemment, quand la région 16 10 n'est plus une région 16N de type N, mais une région 16P de type P, les atomes dopants de type P, notamment quand il s'agit de bore, ont tendance à migrer dans l'isolant, par exemple de l'oxyde de silicium, des tranchées 22 au cours des divers recuits prévus dans le procédé. Il en résulte que le niveau de 15 dopage des parties périphériques de la région 16P en contact avec les tranchées 22 est plus faible qu'au centre de la région 16P, et ce de façon irrégulière. Ces régions périphériques plus faiblement dopées sont indiquées par la référence 54 en figure 2H. Elles sont recouvertes par l'anneau d'isolant 50. Ainsi, 20 l'épaisseur d'isolant sous la grille est plus importante aux bords de la région de canal, et la grille 30 n'est active qu'au-dessus de la partie centrale à dopage homogène des régions 16P. On obtient alors un transistor à canal N optimisé de manière simple et en un nombre particulièrement réduit d'étapes. 25 On peut ajuster les paramètres du procédé, en parti- culier la gravure du nitrure de silicium dopé 20' de l'étape de la figure 2D, la gravure l'isolant des tranchées 22 de l'étape de la figure 2F, et le nettoyage de l'étape de la figure 2G, de façon à obtenir à la fois des caractéristiques électriques 30 optimales pour le transistor à canal P et pour le transistor à canal N, et à obtenir des différences particulièrement réduites entre transistors conçus pour être identiques. Selon un avantage, on obtient des transistors à canal N et à canal P de caractéristiques optimisées en un nombre 35 particulièrement réduit d'étapes, et de manière simple. En B16104 - 17-R0-0181 11 outre, on conserve l'avantage de fiabilité du procédé des figures LA à 1F, lié au fait que les portions 42 sont auto-alignées. Selon un autre avantage, on obtient simultanément un 5 transistor à canal N et un transistor à canal P présentant des courants de fuite particulièrement faibles, même pour des petits transistors. Il en résulte, en particulier pour une puce comprenant de tels transistors, une consommation d'énergie particulièrement faible. 10 Selon un autre avantage, lorsque l'on réalise par ce procédé, en plus du transistor à canal P, plusieurs transistors à canal N conçus pour être identiques, on obtient des transistors à canal N dont les caractéristiques électriques sont quasi-identiques, y compris dans un fonctionnement à froid. De ce 15 fait, ce procédé présente un intérêt particulier pour la réalisation de transistors destinés à être utilisés dans un dispositif de mesure. En outre, il en résulte un rendement de fabrication particulièrement élevé. Des modes de réalisation particuliers ont été décrits. 20 Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, le procédé peut être adapté pour réaliser simultanément des transistors qui diffèrent par exemple par leur épaisseur d'isolant de grille et/ou par leurs matériaux d'isolant de grille. A cet effet la couche 30 d'isolant de grille 25 formée à l'étape de la figure 2H peut avoir des épaisseurs et/ou être en des matériaux différents aux emplacements des différents transistors. On peut ainsi obtenir des transistors qui diffèrent par leurs tensions de seuil et/ou leurs tensions d'utilisation. De plus, les transistors peuvent alors être du même type de 30 canal, bien que l'on ait décrit la réalisation de transistors à canal P à canal N. En outre, bien que les modes de réalisation décrits ci-dessus concernent la fabrication de transistors, les procédés décrits peuvent être adaptés à la fabrication d'autres campo-35 sants, par exemple à la fabrication de points mémoire. Pour B16104 - 17-R0-0181 12 cela, à l'étape de la figure 2H, on recouvre les grilles des transistors d'une couche isolante non représentée, cette couche isolante comprenant par exemple une couche de nitrure de silicium entre deux couches d'oxyde de silicium, et on forme une 5 grille (non représentée) sur cette couche isolante. Cette grille constitue ainsi une grille de commande du point mémoire, la grille 32 constituant une grille flottante du point mémoire. A titre de variante, on peut aussi former simultanément un transistor et un autre composant tel qu'un REVENDICATIONS1. Procédé de fabrication de première (16P) et deuxième (16N) régions semiconductrices séparées par des tranchées isolantes (22), comprenant : a) recouvrir un substrat semiconducteur (10) de 5 nitrure de silicium (20) ; b) doper par implantation ionique le nitrure de silicium (20) situé au-dessus de la première région ; c) graver les tranchées (22) à travers le nitrure de silicium ; 10 d) graver partiellement de manière isotrope le nitrure de silicium dopé (20') ; e) remplir les tranchées d'un isolant jusqu'à un niveau situé au-dessus de celui de la première région ; et f) retirer le nitrure de silicium (20, 20'), d'où il 15 résulte que les bords de la première région seulement sont recouverts d'un anneau d'isolant (50). 2. Procédé selon la revendication 1, comprenant en outre une étape de nettoyage de la structure obtenue à l'étape f), d'où il résulte la formation de cuvettes (28) à la surface 20 de l'isolant autour de la deuxième région (16N). 3. Procédé selon la revendication 1 ou 2, dans lequel à l'étape a) le nitrure de silicium (20) a une épaisseur comprise entre 80 et 200 rua, et à l'étape b) l'implantation ionique est réalisée avec une énergie supérieure à 60 keV. 25 4. Procédé selon l'une quelconque des revendications 1 à 3, dans lequel à l'étape b) les ions implantés sont choisis dans le groupe comprenant l'argon et le phosphore. 5. Procédé selon l'une quelconque des revendications 1 à 4, dans lequel à l'étape d) la gravure retire une épaisseur de 30 nitrure de silicium (20) comprise entre 2 et 15 rua, et à l'étape e) ledit niveau est entre 1 et 10 nm au-dessus de celui de la première région (16P). B16104 - 17-R0-0181 14 6. Procédé selon l'une quelconque des revendications 1 à 5, dans lequel à l'étape d) la gravure partielle est réalisée par une solution comprenant de l'acide phosphorique. 7. Procédé selon l'une quelconque des revendications 1 5 à 6, dans lequel le substrat (10) est la couche semiconductrice supérieure d'une structure SOI. 8. Procédé selon l'une quelconque des revendications 1 à 6, dans lequel le substrat (10) est massif. 9. Procédé selon l'une quelconque des revendications 1 10 à 8 pour la fabrication simultanée d'un transistor à canal N et d'un transistor à canal P, comprenant en outre : avant l'étape a), doper de type P la première région (16P) et de type N la deuxième région (16N) ; et après l'étape f), former le transistor à canal P dans 15 et sur la deuxième région et le transistor à canal N dans et sur la première région. 10. Dispositif comprenant des première (16) et deuxième (18) régions semiconductrices (16N, 16P) séparées par des tranchées (22) remplies d'un isolant, les bords de la 20 première région seulement étant recouverts d'un anneau (50) de l'isolant. 11. Dispositif selon la revendication 10, dans lequel la surface de l'isolant forme des cuvettes (28) autour des deuxièmes régions (18). 25 12. Puce électronique comprenant un dispositif selon la revendication 10 ou 11, un transistor à canal N situé dans et sur la première région (16P), et un transistor à canal P situé dans et sur la deuxième région (16N).