FR 3054374 A1 20180126 FR 1657020 A 20160722 1 CIRCUIT INTEGRE COMPORTANT DES TRANSISTORS A TENSIONS DE SEUIL DISTINCTES L'invention concerne un circuit intégré, et en particulier un circuit intégré 5 combinant des transistors à effet de champ réalisés sur une couche d'isolant, avec grille arrière, et présentant des tensions de seuil distinctes. La réduction de la consommation statique de portes logiques tout en augmentant leur vitesse de basculement fait l'objet de nombreuses recherches. Certains circuits intégrés en cours de développement intègrent à la fois des portes 10 logiques à faible consommation et des portes logiques à vitesse de basculement élevée. Pour générer ces deux types de portes logiques sur un même circuit intégré, on abaisse la tension de seuil de certains transistors pour former des portes logiques à vitesse de basculement élevée ou à courant élevé à l'état passant, et on augmente la tension de seuil d'autres transistors pour former des 15 portes logiques à faible consommation. On peut ainsi typiquement disposer de transistors à très faible tension de seuil, dits SLVT, de transistors à faible tension de seuil, dits LVT, de transistors à haute tension de seuil, dits HVT, et de transistors à tension de seuil intermédiaire, dits SVT, ou RVT. Typiquement, les transistors SLVT présentent une tension de 20 seuil inférieure ou égale à 300mV, les transistors LVT présentent une tension de seuil inférieure ou égale à 450mV, les transistors HVT supérieure ou égale à 600mV et les transistors RVT comprise entre 450mV et 600mV. Le document US2014077300 décrit une architecture de circuit intégré incluant des transistors FDSOI à différentes tensions de seuil. La tension de seuil 25 des différents transistors est notamment adaptée par différentes polarisations de caissons à dopage de type P et de grilles arrières formées sous une couche d'isolant ultra-fine. Pour éviter des court-circuits vers le substrat ou entre les caissons à dopage de type P, des caissons profondément enterrés à dopage de type N sont ménagés entre les caissons à dopage de type P et le substrat. Les 30 caissons profondément enterrés sont également polarisés. Différents matériaux de grille sont également utilisés pour moduler la tension de seuil des transistors. Par l'utilisation de tranchées de différentes profondeurs on peut supprimer des diodes intrinsèques entre caissons de type N et type P, en réalisant une isolation par les caissons profondément enterrés. 35 Dans ce document, des grilles arrière à dopage de type N sont polarisées par l'intermédiaire des caissons à dopage de type P. Du fait de l'isolation apportée par les caissons profondément enterrés, on peut modifier les tensions de polarisation sur les caissons et grilles arrière afin de régler plus finement les tensions de seuil des transistors. Une telle polarisation est donc établie par 40 l'intermédiaire d'une diode formée entre un caisson à dopage de type P et une ICG011096 FR Depot Texte.docx 3054374 2 grille arrière à dopage de type N. Une telle diode augmente le temps d'établissement de la polarisation des grilles arrière. Le document intitulé '14nm FDSOI Technology for High Speed and Energy Efficient Applications', publié dans aux pages 14 et 15 dans '2014 Symposium on VLSI Technology Digest of Technical Papers', décrit l'utilisation de SiGe dans le canal de transistors pMOS pour moduler leur tension de seuil, l'utilisation de matériaux de grille à différents travaux de sortie, l'utilisation de différents types de dopages pour des caissons/grilles arrière, ainsi que l'utilisation de différentes polarisations sur ces caissons pour moduler les tensions de seuil des transistors. La réalisation de circuits intégrés, avec des transistors nMOS et pMOS présentant chacun une grande variété de tensions de seuil différentes, nécessite alors un procédé de fabrication complexe pour former et polariser des caissons de différentes types. Par ailleurs, il est souhaitable de minimiser les fuites, occasionnées par des canaux en SiGe, ce qui réduit par contre les possibilités de moduler la tension de seuil des transistors pMOS. L'invention vise à résoudre un ou plusieurs de ces inconvénients. L'invention porte ainsi sur un circuit intégré comprenant : -des premier à troisième transistors nMOS présentant des tensions de seuil différentes, et des premier à troisième transistors pMOS présentant des tensions de seuils différentes, lesdits transistors étant ménagés sur une couche isolante présentant une épaisseur au plus égale à 50nm, lesdits transistors présentant des empilements de grille respectifs, lesdits transistors nMOS présentant des zones de canal en Silicium contraint en traction selon leur direction de conduction et/ou lesdits transistors pMOS présentant des zones de canal en SiGe contraint en compression selon leur direction de conduction ; -un premier caisson ménagé sous la couche isolante sous lesdits transistors nMOS, un deuxième caisson ménagé sous la couche isolante sous lesdits transistors pMOS ; -le premier et le deuxième caissons présentent un même type de dopage avec 30 une même concentration en dopant, ledit premier caisson étant polarisé à une première polarisation Gnds, ledit deuxième caisson étant polarisé à une deuxième polarisation Vdds différente de Gnds; -au moins deux desdits empilements de grille desdits transistors nMOS comprenant un même matériau de grille, au moins deux desdits empilements de 35 grille desdits transistors nMOS comprenant des matériaux de grille ayant des travaux de sortie distincts, la différence de travaux de sortie entre les matériaux de ces deux empilements induisant une différence de tension de seuil d'une valeur 2* DVT entre deux desdits transistors nMOS, au moins deux desdits empilements de grille desdits transistors pMOS comprenant un même matériau 40 de grille, la différence de travaux de sortie entre les matériaux de ces deux ICG011096 FR Depot Texte.docx 3054374 3 empilements induisant une différence de tension de seuil d'une valeur 2* DVT entre deux desdits transistors pMOS, au moins deux desdits empilements de grille desdits transistors pMOS comprenant des matériaux de grille ayant des travaux de sortie distincts, au moins un empilement de grille d'un desdits transistors 5 nMOS présentant un même matériau de grille qu'un empilement de grille d'un desdits transistors pMOS ; -lesdits transistors nMOS présentant seulement deux configurations de dopage de canal différentes, lesdits transistors pMOS présentant seulement deux configurations de dopage de canal différentes, une différence de configuration de 10 dopage de canal entre deux transistors nMOS induisant une différence de tension de seuil DVT, une différence de configuration de dopage de canal entre deux transistors pMOS induisant une différence de tension de seuil DVT ; -la relation suivante étant vérifiée : Gp * Vdds - Gn * Gnds = Sn * l6n1 + Sp * (Io-pl -1,65 * 109) - VarCais + K 15 Avec Gn la sensibilité de la tension de seuil des transistors nMOS au dopage du premier caisson, Sn la sensibilité de la tension de seuil des transistors nMOS à la contrainte en traction dans leur zone de canal, an l'amplitude de la contrainte de traction dans la zone de canal des transistors nMOS, Gp la sensibilité de la tension de seuil des transistors pMOS au dopage du deuxième caisson, Sp la 20 sensibilité de la tension de seuil des transistors pMOS à la contrainte en compression dans leur zone de canal, o-p l'amplitude de la contrainte de traction dans la zone de canal des transistors pMOS, VarCais un décalage de tension de seuil dépendant du dopage des premier et deuxième caissons, K= 2*DVT si les différents empilements de grille desdits transistors nMOS et pMOS comprennent 25 seulement deux compositions différentes de matériaux de grille; K=0 si les différents empilements de grille desdits transistors nMOS et pMOS comprennent au moins trois compositions différentes de matériaux de grille. L'invention porte également sur les variantes suivantes. L'homme du métier comprendra que chacune des caractéristiques des variantes suivantes 30 peut être combinée indépendamment aux caractéristiques ci-dessus, sans pour autant constituer une généralisation intermédiaire. Selon une variante, les différents empilements de grille desdits transistors nMOS et pMOS incluent trois et seulement trois compositions différentes de matériaux de grille. 35 Selon une autre variante, les différents empilements de grille desdits transistors nMOS et pMOS incluent deux et seulement deux compositions différentes de matériaux de grille. Selon encore une variante, Vdds-Gnds. Selon encore une autre variante, la polarisation Vdds est égale à une 40 tension d'alimentation desdits transistors. ICG011096 FR Depot Texte.docx 3054374 4 Selon une variante, lesdits premier et deuxième caissons présentent un dopage de type P. Selon encore une variante, lesdits transistors nMOS présentent des zones de canal soit non intentionnellement dopées, soit dopées avec un dopage de type 5 P, et dans lequel lesdits transistors pMOS présentent des zones de canal soit non intentionnellement dopées, soit dopées avec un dopage de type N. Selon une variante, ladite couche isolante enterrée présente une épaisseur comprise entre 5 et 25 nm. Selon encore une variante, lesdits matériaux de grille incluent tous un 10 alliage de TiN. Selon une autre variante, un desdits matériaux de grille est du TiNAI. Selon encore une autre variante, lesdits premier et deuxième caissons sont ménagés sur une couche de diélectrique, ladite tranchée d'isolation profonde s'étendant jusqu'au contact de la couche de diélectrique. 15 Selon une variante, le circuit intégré comprend une autre couche de transistors nMOS et pMOS disposée sous lesdits premier à troisième transistors nMOS et lesdits premier à troisième transistors pMOS, ladite autre couche étant séparée desdits premier à troisièmes transistors nMOS et pMOS par l'intermédiaire d'une couche de passivation isolante, de façon à former un 20 empilement tridimensionnel de plusieurs couches de transistors. Selon encore une variante, le circuit intégré comprend en outre un quatrième transistor nMOS présentant une tension de seuil différente de celle des premier à troisième transistors nMOS, et comprenant en outre un quatrième transistor pMOS présentant une tension de seuil différente de celle des premier 25 à troisième transistors pMOS, lesdits quatrièmes transistors nMOS et pMOS étant ménagés sur ladite couche isolante et présentant des empilements de grille respectifs, lesdits premier à quatrième transistors nMOS présentant des zones de canal en Silicium contraint en traction selon leur direction de conduction et/ou lesdits premier à quatrième transistors pMOS présentant des zones de canal en SiGe contraint en compression selon leur direction de conduction, lesdits premier à quatrième transistors nMOS présentant seulement deux configurations de dopage de canal différentes, lesdits premier à quatrième transistors pMOS présentant seulement deux configurations de dopage de canal différentes, ladite relation Gp * Vdds - Gn * Gnds = Sn * lo-n I + Sp * - VarCais + K étant vérifiée pour les premier à quatrième transistors nMOS et pour les premier à quatrième transistors pMOS, K= 2*DVT si les différents empilements de grille desdits premiers à quatrièmes transistors nMOS et pMOS comprennent seulement deux compositions différentes de matériaux de grille, et K=0 si les différents empilements de grille desdits premiers à ICG011096 FR Depot Texte.docx 3054374 5 quatrièmes transistors nMOS et pMOS comprennent au moins trois compositions différentes de matériaux de grille. D'autres caractéristiques et avantages de l'invention ressortiront 5 clairement de la description qui en est faite ci-après, à titre indicatif et nullement limitatif, en référence aux dessins annexés, dans lesquels : -la figure 1 est une vue en coupe transversale d'un circuit intégré selon un exemple d'un premier mode de réalisation de l'invention ; -la figure 2 un exemple d'empilement de grille de transistor du circuit 10 intégré de la figure 1 ; -la figure 3 est une vue de dessus d'un exemple de configuration d'un couple de transistors d'un circuit intégré selon l'invention ; -la figure 4 est un diagramme -la figure 5 est une vue en coupe transversale d'un circuit intégré selon une 15 variante du premier mode de réalisation ; -la figure 6 est une vue en coupe transversale d'un circuit intégré selon un exemple d'un deuxième mode de réalisation de l'invention. L'invention propose un circuit intégré comportant des transistors nMOS à 20 au moins trois niveaux de tension de seuil différents, et comportant des transistors pMOS à au moins trois niveaux de tension de seuil différents, de type FDSOI UTBOX. L'invention vise à limiter au maximum les matériaux de grille utilisés, en simplifiant la conception du circuit intégré et notamment la structure destinée à polariser les grilles arrière/caissons des transistors. L'invention s'avère plus 25 particulièrement avantageuse lorsque les transistors nMOS présentent au moins quatre niveaux de tension de seuil différents, et lorsque les transistors pMOS présentent au moins quatre niveaux de tension de seuil différents. La figure 1 est une vue en coupe transversale d'un circuit intégré 1 selon un exemple d'un premier mode de réalisation de l'invention. Le circuit intégré 1 30 comporte des transistors nMOS 11 à 14 présentant des tensions de seuil différentes, respectivement SLVT, LVT, RVT et HVT. Le circuit intégré 1 comporte des transistors pMOS 21 à 24 présentant des tensions de seuil différentes, respectivement SLVT, LVT, RVT et HVT. Dans un souci de simplicité, les différents types de transistors nMOS 11 à 14 sont illustrés côte à côte, de même 35 que les différents types de transistors pMOS 21 à 24. Une couche semiconductrice à base de silicium, typiquement désignée par le terme de couche active, est utilisée pour former par exemple les zones de source, de drain et de canal des transistors 11 à 14 et 21 à 24. Les transistors 11 à 14 et 21 à 24 présentent des empilements de grille respectifs 110,120,130,140,210,220,230 et 240, ménagés sur la couche active. ICG011096 FR Depot Texte.docx 3054374 6 Un exemple de structure pour le transistor 11 est illustré en référence à la figure 2. Une zone de source 111, une zone de canal 112 et une zone de drain 113 sont ménagés dans la couche active. L'empilement de grille 110 est ménagé à l'aplomb de la zone de canal 112. L'empilement de grille 110 comporte un 5 isolant de grille 114 formé sur la zone de canal 112. Un matériau de grille, ici un métal de grille 115 est formé sur l'isolant de grille 114. Des espaceurs en matériau diélectrique 116 sont ménagés de part et d'autre de la superposition de l'isolant de grille 114 et du matériau de grille 115. Le circuit intégré 1 est de type SOI et comprend ainsi une couche isolante 10 6 sur laquelle sont ménagés les transistors nMOS 11 à 14 et les transistors pMOS 21 à 24. La couche 6 est de type UTBOX (pour Ultra Thin Buried Oxyde en langue anglaise) et comporte ainsi une épaisseur au plus égale à 50nm, de préférence au plus égale à 25nm, et par exemple comprise entre 5 et 25 nm. Comme détaillé par la suite, la couche 6 de type UTBOX permet d'influencer la tension de seuil 15 des transistors 11 à 14 et 21 à 24 par l'intermédiaire de grilles arrière. La couche 6 est surmontée par la couche active. La couche 6 est par exemple formée de façon connue en soi en oxyde de Silicium. Le circuit intégré 1 comporte un caisson 51 ménagé sous les transistors nMOS 11 à 14, sous la couche d'isolant 6 (et ici en contact avec cette couche 20 d'isolant 6). Le circuit intégré 1 comporte un caisson 52 ménagé sous les transistors pMOS 21 à 24, sous la couche d'isolant 6 (et ici en contact avec la couche d'isolant 6). Les caissons 51 et 52 présentent ici un même type de dopage P et présentent une même concentration en dopants P. La réalisation des caissons 51 et 52 peut ainsi être réalisée simultanément avec un processus de 25 fabrication relativement simple. Une prise 53 permet de polariser le caisson 51 à un potentiel Gnds. Une prise 54 permet de polariser le caisson 52 à un potentiel Vdds, différent de Gnds. Un circuit de polarisation non illustré permet d'appliquer les potentiels Gnds et Vdds sur les prises 53 et 54 respectivement. Le caisson 51 s'étendant jusqu'en contact avec la couche d'isolant 6, la partie supérieure du 30 caisson 51 forme une grille arrière polarisée pour chacun des transistors 11 à 14. Le caisson 52 s'étendant jusqu'en contact avec la couche d'isolant 6, la partie supérieure du caisson 52 forme une grille arrière polarisée pour chacun des transistors 21 à 24. Les transistors 11 à 14 sont isolés les uns des autres par des tranchées 35 d'isolation 72 traversant leur couche active. Les tranchées d'isolation 72 ne s'étendent pas au travers du caisson 51, de sorte que le caisson 51 peut être intégralement polarisé par l'intermédiaire de la prise 53. Les transistors 21 à 24 sont également isolés les uns des autres par des tranchées d'isolation 72 traversant leur couche active. Les tranchées d'isolation 72 ne s'étendent pas au 40 travers du caisson 52, de sorte que le caisson 52 peut être intégralement polarisé ICG011096 FR Depot Texte.docx 3054374 7 par l'intermédiaire de la prise 54. Des tranchées d'isolation 72 de type MESA peuvent également être réalisées en alternative. Les caissons 51 et 52 sont formés sur une couche de diélectrique 4. La couche de diélectrique 4 peut également de façon connue en soi être remplacée 5 par un caisson profondément enterré, dont le dopage est opposé à celui des caissons 51 et 52. La couche de diélectrique 4 (par exemple en oxyde de Silicium) est formée sur un substrat de matériau semi-conducteur 3 (par exemple de façon connue en soi en Silicium non intentionnellement dopé). Des tranchées d'isolation profonde 71 s'étendent à travers les couches actives et le cas échéant à travers 10 les caissons 51 et 52, jusqu'à la couche de diélectrique 4. Les tranchées d'isolation 71 permettent d'isoler les transistors nMOS 11 à 14 des autres transistors, et permettent d'isoler les transistors pMOS 21 à 24 des autres transistors. Les tranchées d'isolation 71 permettent notamment d'isoler le cas échéant le caisson 51 et le caisson 52 par rapport à un autre potentiel que celui 15 de leur prise respective. Les tranchées d'isolation 71 permettent notamment de polariser indépendamment les caissons 51 et 52 l'un par rapport à l'autre. Parmi les transistors nMOS 11 à 14 : -au moins deux des empilements de grille présentent une même 20 composition de matériau de grille ; -au moins deux des empilements de grille présentent des compositions différentes de matériau de grille, avec des travaux de sortie différents. Parmi les transistors pMOS 21 à 24 : -au moins deux des empilements de grille présentent une même 25 composition de matériau de grille ; -au moins deux des empilements de grille présentent des compositions différentes de matériau de grille, avec des travaux de sortie différents. Par ailleurs, au moins un matériau de grille d'un empilement de grille d'un des transistors nMOS présente la même composition qu'un matériau de grille d'un empilement 30 de grille d'un des transistors pMOS. L'utilisation de différentes compositions de matériaux de grille avec différents travaux de sortie pour des transistors nMOS et de différentes compositions de matériaux de grille avec différents travaux de sortie pour des transistors pMOS permet d'utiliser ce paramètre pour moduler les niveaux des 35 tensions de seuil des transistors nMOS d'une part, et des transistors pMOS d'autre part. L'utilisation de mêmes compositions de matériaux de grille pour différents transistors nMOS, pour différents transistors pMOS, et pour au moins un des transistors nMOS et un des transistors pMOS permet en outre de limiter le nombre de matériaux de grille différents, et ainsi de limiter la complexité du 40 procédé de fabrication du circuit intégré 1. ICG011096 FR Depot Texte.docx 3054374 8 Pour permettre de disposer d'un nombre suffisant de tensions de seuil différentes parmi les transistors nMOS, tout en limitant la complexité du procédé de fabrication, les zones de canal des transistors nMOS 11, 12, 13 et 14 présentent deux configurations de dopage de canal différentes et seulement deux 5 configurations différentes. Une zone de canal est par exemple de type non intentionnellement dopé, l'autre zone de canal étant par exemple de type à dopage de type P. Cette différence de type de dopage est configurée pour induire une différence de tension de seuil DVT entre deux transistors nMOS par ailleurs identiques. Cette différence de tension de seuil DVT est par exemple adaptée en 10 amplitude par la concentration en dopant dans la zone de canal. La différence de tension de seuil DVT correspond à la différence de tension de seuil que l'on souhaite obtenir entre les différents niveaux successifs de tension de seuil des transistors nMOS. Pour permettre de disposer d'un nombre suffisant de tensions de seuil 15 différentes parmi les transistors pMOS, tout en limitant la complexification du procédé de fabrication, les zones de canal des transistors pMOS 21, 22, 23 et 24 présentent deux configurations de dopage de canal différentes et seulement deux configurations différentes. Une zone de canal est par exemple de type non intentionnellement dopé, l'autre zone de canal étant par exemple de type à 20 dopage de type N. Cette différence de type de dopage est configurée pour induire la même différence de tension de seuil DVT entre deux transistors pMOS par ailleurs identiques. La différence de tension de seuil DVT est par exemple adaptée en amplitude par la concentration en dopant dans la zone de canal. La différence de tension de seuil DVT correspond à la différence de tension de seuil 25 que l'on souhaite obtenir entre les différents niveaux successifs de tension de seuil des transistors pMOS. Le dopage du canal des transistors nMOS et pMOS peut être réalisé de façon connue en soi par des étapes d'implantation de dopants. On utilisera des transistors nMOS 11 à 14 présentant une zone de canal 30 présentant une contrainte en traction selon la direction de conduction (c'est-à-dire la direction entre source et drain). Une telle contrainte en traction permet d'améliorer la mobilité des électrons et de réduire la tension de seuil des transistors nMOS 11 à 14. On utilisera des transistors pMOS 21 à 24 présentant une zone de canal présentant une contrainte en compression selon la direction 35 de conduction. Une telle contrainte en compression permet également d'améliorer la mobilité des trous et de diminuer le niveau de tension de seuil des transistors pMOS 21 à 24. Par ailleurs, pour permettre d'équilibrer les tensions de seuil respectives 40 d'un transistor nMOS et d'un transistor pMOS d'un même niveau, avec les ICG011096 FR Depot Texte.docx 3054374 9 paramètres mentionnés précédemment, les différents transistors vérifieront la relation suivante : Gp * Vdds - Gn * Gnds = Sn * l6n1 + Sp * (lapI -1,65 * 109) - VarCais + K Gn étant la sensibilité de la tension de seuil des transistors nMOS au 5 dopage du caisson 51, Sn la sensibilité de la tension de seuil des transistors nMOS à la contrainte en traction dans leur zone de canal, an l'amplitude de la contrainte de traction dans la zone de canal des transistors nMOS, Gp la sensibilité de la tension de seuil des transistors pMOS au dopage du caisson 52, Sp la sensibilité de la tension de seuil des transistors pMOS à la contrainte en 10 compression dans leur zone de canal, o-p l'amplitude (en Pascal) de la contrainte de compression dans la zone de canal des transistors pMOS, VarCais un décalage de tension de seuil dépendant du dopage des caissons 51 et 52, K=2*DVT si les différents empilements de grille desdits transistors nMOS et pMOS comprennent seulement deux compositions différentes de matériaux de 15 grille, ou K=0 si les différents empilements de grille des transistors nMOS et pMOS comprennent au moins trois compositions différentes de matériaux de grille. Dans l'exemple de la figure 1 : 20 on utilise 3 compositions différentes de matériaux de grille, donc K=0 ; VarCais=DVT (Dans ce cas particulier, car VarCais depend de l'épaisseur de la couche d'isolant enterré, du dopage du caisson, de l'épaisseur de canal et de l'épaisseur de l'oxyde de grille. Varcais est lié à Gn / Gp ). ; Dans l'exemple de la figure 1 VarCais a une valeur définie par les caissons 25 51 et 52 de type P. On peut également envisager de remplacer les caissons 51 et 52 par des caissons de type N, ce qui modifiera le signe de la valeur VarCais. On prend ici comme hypothèse que la valeur DVT entre les niveaux de tension de seuil successifs est de 80mV. 30 Pour deux transistors nMOS de tensions de seuil successives (par exemple le transistor 11 SLVT et le transistor 12 LVT), on notera leurs tensions de seuil respectives Vtn1 et Vtn2, avec Vtn1 DWfn1, et DWfp1>DWfp2. Dans l'exemple de la figure 1, on souhaite : 5 -que le premier transistor nMOS présente la même tension de seuil qu'un transistor nMOS à canal non contraint et non dopé, à grille arrière à dopage N et non polarisée, et avec du TiN comme matériau de grille ; -que le premier transistor pMOS présente la même tension de seuil qu'un transistor pMOS à canal SiGe contraint à 1,65GPa en compression, à grille arrière 10 à dopage P et non polarisée, et avec du TiN comme matériau de grille. On prend ici comme référence des transistors nMOS et pMOS correspondant au noeud technologique de 14nm/ 22nm. Dans l'exemple de la figure 1, on utilise trois et seulement trois 15 compositions de matériaux de grille différentes pour former les transistors nMOS 11 à 14 et les transistors pMOS 21 à 24. On va ici fixer DWfn1=DWfp1. La relation précédente peut alors s'exprimer par Gp * Vdds - Gn * Gnds = Sn * l6n1 + Sp * (Io-pl -1,65 * 109) - VarCais La relation sera en général simplifiée avec Gp=Gn. Par ailleurs, la 20 polarisation comme la relation seront simplifiées en utilisant Vdds =-Gnds. Dans l'exemple de la figure 1, on vérifie avantageusement que Vdds = Gnds, et que Vdds=+Vdd, l'amplitude de la tension d'alimentation des transistors nMOS 11 à 14 et les transistors pMOS 21 à 24 étant ainsi avantageusement utilisée pour polariser les caissons 51 et 52. 25 Le circuit intégré 1 selon l'invention permet globalement de simplifier la structure des prises en vue de polariser les caissons 51 et 52, une unique prise 53 étant utilisée pour polariser le caisson 51 des transistors 11 à 14, une unique prise 54 étant utilisée pour polariser le caisson 52 des transistors 21 à 24. Le 30 circuit intégré 1 selon l'invention permet en outre de ne pas nécessiter de prises spécifiques à des grilles arrière, de telles grilles arrière étant formées par les caissons 51 et 52, polarisés par les prises 53 et 54 respectivement. Par ailleurs, l'invention permet d'obtenir une grande variété de tensions de seuil à la fois pour les transistors nMOS et les transistors pMOS, à partir d'un 35 nombre réduit de matériaux de grille, ce qui simplifie de façon conséquente le procédé de fabrication du circuit intégré. Le tableau suivant résume les configurations des différents transistors de la figure 1 : 40 ICG011096 FR Depot Texte.docx 3054374 12 Transistor Grille Canal Dopage canal Polarisation caisson 11 SLVT TiN La Si en traction Non -Vdd 12 LVT TiN La Si en traction Type P -Vdd 13 RVT TiN Al Si en traction Non -Vdd 14 HVT TiN Al Si en traction Type P -Vdd 21 SLVT TiN La Sio,65Geo,35 Non +Vdd 22 LVT TiN La Sio,65Geo,35 Type N +Vdd 23 RVT TiN La+ Sio,65Geo,35 Non +Vdd 24 HVT TiN La+ Sio,65Geo,35 Type N +Vdd La concentration en dopant dans les canaux dopés est ici de 1018 cm-3. Dans cet exemple, le travail de sortie des matériaux de grille est modulé : -en incluant des couches plus ou moins épaisses de Lanthane dans un 5 métal de grille en TiN de l'empilement de grille, pour abaisser son travail de sortie ; -en incluant de l'aluminium dans un métal de grille en TiN de l'empilement de grille, pour augmenter son travail de sortie. Un métal de grille de départ en TiN s'avère avantageux, du fait de sa compatibilité avec des procédés de fabrication de type grille en premier (dits Gate 10 First en langue anglaise), induisant des étapes de recuit avec des budgets thermiques élevés. De façon connue en soi, l'utilisation du Lanthane pour augmenter le travail de sortie d'un métal de grille en TiN peut être réalisée comme suit : on dépose une couche contenant du Lanthane, d'une épaisseur prédéfinie sur l'isolant de 15 grille, on dépose du TiN sur la couche de Lanthane, puis on réalise une étape de recuit en vue d'obtenir la diffusion du Lanthane dans le TiN. Dans l'exemple du tableau : -le TiNAI a un travail de sortie augmenté de 100mV par rapport au travail de sortie d'un matériau de grille en TiN ; 20 -le TiNLa désigne un matériau de grille à fine couche de La. Le TiNLa a un travail de sortie réduit de 60mV par rapport au travail de sortie d'un matériau de grille en TiN ; -le TiNLa désigne un matériau de grille à couche moyennement épaisse de La. Le TiNLa a un travail de sortie réduit de 220mV par rapport au travail de 25 sortie d'un matériau de grille en TiN. Le document intitulé 'In depth analysis of dopant effect on high-k metal gate effective work function' par Mrs Leroux et al, aux pages 13 à 16 d'une publication de l'IEEE de 2012, décrit des exemples de procédés permettant de moduler le travail de sortie d'un matériau de grille. ICG011096 FR Depot Texte.docx 3054374 13 Les canaux de SiGe des transistors pMOS sont ici contraints en compression (selon la direction de conduction). La tension de seuil des transistors pMOS est alors réduite sensiblement de 14mV par pourcent de Germanium dans 5 le canal à partir de 25%. Pour le cas présenté ci-dessus, avec un pourcentage de Germanium de 35%, la tension de seuil est réduite de 140mV. Avec les paramètres mentionnés précédemment, on estime qu'un canal de Silicium contraint en traction (selon la direction de conduction) induit une réduction de 140mV de la tension de seuil des transistors nMOS. 10 Dans l'exemple de la figure 1, une polarisation de -Vdd sur le caisson 51 induit une réduction de la tension de seuil des transistors nMOS de 80mV, une polarisation de +Vdd sur le caisson 52 induit une augmentation de la tension de seuil des transistors pMOS de 80mV (en supposant Vdd=0,8V et 15 Gn=Gp=100mV/V). Cet exemple utilise avantageusement la tension d'alimentation +Vdd ou Vdd sur les caissons 51 ou 52, les caissons 51 et 52 étant ainsi polarisés avec une tension d'une même amplitude que la tension d'alimentation des différents transistors, comme suggéré précédemment. 20 Pour le transistor 11 du tableau, en partant de la tension de seuil Vrefn correspondant au transistor nMOS de référence, sa tension Vtn est définie comme suit : Vtn11= Vrefn -60mV [matériau de grille en TiN La] +80mV [caisson dopé 25 P] -140 mV [contrainte de la zone de canal en traction] +120mV [polarisation du caisson à -Vdd] = Vrefn Pour le transistor 12, Vtn12=Vtn11 +80mV [dopage P du canal]= Vrefn+80mV Pour le transistor 13, Vtn13=Vtn11 +160mV [travail de sortie pour un 30 matériau de grille en TiN Al]= Vrefn+160mV Pour le transistor 14, Vtn14=Vtn12 +160mV [travail de sortie pour un matériau de grille en TiN Al]= Vrefn+240mV Pour le transistor 21 du tableau, en partant de la tension de seuil Vrefp 35 correspondant au transistor pMOS de référence, sa tension Vtp est définie comme suit : IVtp211= Vrefp +60mV [matériau de grille en TiN La] -140 mV [contrainte de la zone de canal en compression avec 35% de Ge] +80mV [polarisation du caisson à +Vdd] = IVrefpl ICG011096 FR Depot Texte.docx 3054374 14 Pour le transistor 22, IVtp221=IVtp211+80mV [dopage N du canal]= IVrefpl +80mV Pour le transistor 23, IVtp231=IVtp211+160mV [travail de sortie pour un matériau de grille en TiN La+]= IVrefpl +160mV 5 Pour le transistor 24, IVtp241=IVtp221+160mV [travail de sortie pour un matériau de grille en TiN La+]= IVrefpl +240mV En pratique, il peut être souhaitable de conserver DWfn2100mV pour des questions de disponibilité de matériaux de grille. Si on fixe DWfn2=100mV (TiNAI 10 dans l'exemple précédent), on déduit des relations précédantes DWfn1=-60mV et DWfp1=-220mV, et Gnds=-1,2V et Vdds =0,7V. (si la couche 4 est en matériau semi-conducteur, pour mettre les diodes formées par le caisson 51/ couche 4 et le caisson 52/ couche 4 en inverse, avec des caissons 51 et 52 de type P, la couche 4 est de type N. La polarisation appliquée sur la couche 4 est alors 15 supérieure à la polarisation maximale appliquée sur les caissons 51 et 52. Avantageusement, le substrat 3 est de type P, polarisé à la masse Gnd. Dans l'exemple ci-dessus, la tension V4 sur la couche 4 vérifie V4>0.7V, par exemple V4=1.2V ou 1.8V). 20 La figure 3 est une vue de dessus d'un exemple de configuration d'un couple de transistors d'un circuit intégré selon l'invention. Le couple de transistors forme ici une cellule équilibrée de transistors à mêmes niveaux de tension de seuil. Dans l'illustration, un transistor nMOS 19 d'une rangée de transistors nMOS est connecté en série avec un transistor pMOS 29 d'une rangée de transistors 25 pMOS. La source 101 du transistor 19 est connecté à un potentiel de masse Gnd, son drain 103 est connecté à la source 102 du transistor 2 par l'intermédiaire d'un connecteur 106. Le drain 104 du transistor 29 est connecté à un potentiel d'alimentation Vdd. Les grilles 105 des transistors 19 et 29 sont connectées ensemble et polarisées par l'intermédiaire d'un connecteur 107. Une prise 53 30 permet de polariser le caisson sous le transistor 19 à un potentiel Gnds. Une prise 54 permet de polariser le caisson sous le transistor 29 à un potentiel Vdds. La figure 6 est une vue en coupe transversale d'un circuit intégré 1 selon un exemple d'un deuxième mode de réalisation de l'invention. Le circuit intégré 1 35 comporte des transistors nMOS 11 à 14 présentant des tensions de seuil différentes, respectivement SLVT, LVT, RVT et HVT. Le circuit intégré 1 comporte des transistors pMOS 21 à 24 présentant des tensions de seuil différentes, respectivement SLVT, LVT, RVT et HVT. La couche semi-conductrice active est identique à celle du premier mode 40 de réalisation. Les transistors 11 à 14 et 21 à 24 présentent des empilements de ICG011096 FR Depot Texte.docx 3054374 15 grille respectifs 110, 120, 130, 140, 210, 220, 230 et 240, ménagés sur la couche active. Aux matériaux près, ces empilements de grille présentent la même structure que dans le premier mode de réalisation. La couche 6 présente la même structure que dans le premier mode de réalisation. Les caissons 51 et 52 5 présentent la même structure que dans le premier mode de réalisation. Les caissons 51 et 52 sont polarisés respectivement par des prises 53 et 54 présentant la même structure que dans le premier mode de réalisation. Les tranchées d'isolation 71 et 72 présentent la même structure que dans le premier mode de réalisation. La couche de diélectrique 4 présente la même structure que 10 dans le premier mode de réalisation. Les empilements de grille 110 et 120 des transistors 11 et 12 présentent une même composition de matériau de grille. Cette composition de matériau de grille est la même que celle des matériaux de grille des empilements de grille 230 15 et 240 des transistors 23 et 24. Les empilements de grille 130 et 140 des transistors 13 et 14 présentent une même composition de matériau de grille. Cette composition de matériau de grille est la même que celle des matériaux de grille des empilements de grille 210 et 220 des transistors 21 et 22. Les matériaux de grille des empilements de grille 20 110 et 130 présentent par contre des travaux de sortie différents. Ainsi, selon ce mode de réalisation, seulement deux compositions différentes de matériaux de grille sont utilisées pour obtenir quatre niveaux de tension de seuil à la fois pour les transistors nMOS et pour les transistors pMOS, comme détaillé par la suite. 25 Comme pour le premier mode de réalisation, les zones de canal des transistors nMOS 11, 12, 13 et 14 présentent deux configurations de dopage de canal différentes et seulement deux configurations différentes. Une zone de canal est par exemple de type non intentionnellement dopé, l'autre zone de canal étant par exemple de type à dopage de type P. Cette différence de type de dopage est 30 configurée pour induire une différence de tension de seuil DVT entre deux transistors nMOS par ailleurs identiques. La différence de tension de seuil DVT correspond à la différence de tension de seuil que l'on souhaite obtenir entre les différents niveaux successifs de tension de seuil des transistors nMOS. Comme pour le premier mode de réalisation, les zones de canal des 35 transistors pMOS 21, 22, 23 et 24 présentent deux configurations de dopage de canal différentes et seulement deux configurations différentes. Une zone de canal est par exemple de type non intentionnellement dopé, l'autre zone de canal étant par exemple de type à dopage de type N. Cette différence de type de dopage est configurée pour induire une différence de tension de seuil DVT entre deux 40 transistors pMOS par ailleurs identiques. La différence de tension de seuil DVT ICG011096 FR Depot Texte.docx 3054374 16 correspond à la différence de tension de seuil que l'on souhaite obtenir entre les différents niveaux successifs de tension de seuil des transistors pMOS. Comme pour le premier mode de réalisation, on utilisera des transistors nMOS 11 à 14 présentant une zone de canal présentant une contrainte en traction 5 selon la direction de conduction. On utilisera des transistors pMOS 21 à 24 présentant une zone de canal présentant une contrainte en compression selon la direction de conduction. Par ailleurs, pour permettre d'équilibrer les tensions de seuil respectives 10 d'un transistor nMOS et d'un transistor pMOS d'un même niveau, avec les paramètres mentionnés précédemment, les différents transistors vérifieront également la relation suivante : Gp * Vdds - Gn * Gnds = Sn * l6n1 + Sp * (Io-pl -1,65 * 109) - VarCais + K 15 Dans l'exemple de la figure 6 : on utilise uniquement 2 compositions différentes de grille, donc K=2*DVT ; VarCais=DVT Donc, la relation devient alors Gp * Vdds - Gn * Gnds = Sn * l6n1 + Sp * (Io-pl -1,65 * 109) - VarCais 20 +2*DVT On reprendra ici comme hypothèse que la valeur DVT entre les niveaux de tension de seuil successifs est de 80mV. Pour deux transistors nMOS de tensions de seuil successives (par 25 exemple le transistor 11 SLVT et le transistor 12 LVT), on notera leurs tensions de seuil respectives Vtn1 et Vtn2, avec Vtn1 DWfn1, et DWfp1>DWfp2 Dans l'exemple de la figure 6, on souhaite : 15 -que le premier transistor nMOS présente la même tension de seuil qu'un transistor nMOS à canal non contraint et non dopé, à grille arrière à dopage N et non polarisée, et avec du TiN comme matériau de grille ; -que le premier transistor pMOS présente la même tension de seuil qu'un transistor pMOS à canal SiGe contraint à 1,65GPa en compression, à grille arrière 20 à dopage P et non polarisée, et avec du TiN comme matériau de grille. On prend ici comme référence des transistors nMOS et pMOS correspondant au noeud technologique de 14 nm / 22nm. Comme pour le premier mode de réalisation, la polarisation des caissons 25 51 et 52 peut être simplifiée en choisissant Vdds=-Gnds = Vdd, ou Vdds=-Gnds = 2Vdd. Le tableau suivant résume les configurations des différents transistors de la figure 6 30 ICG011096 FR Depot Texte.docx 3054374 18 Transistor Grille Canal Dopage canal Polarisation caisson 11 SLVT TiN La Si en traction Non -2Vdd 12 LVT TiN La Si en traction Type P -2Vdd 13 RVT TiN Al Si en traction Non -2Vdd 14 HVT TiN Al Si en traction Type P -2Vdd 21 SLVT TiN Al Sio,65Geo,35 Non +2Vdd 22 LVT TiN Al Sio,65Geo,35 Type N +2Vdd 23 RVT TiN La Sio,65Geo,35 Non +2Vdd 24 HVT TiN La Sio,65Geo,35 Type N +2Vdd La concentration en dopant dans les canaux dopés est ici de 1018 cm-3. 5 Dans cet exemple, le travail de sortie des matériaux de grille est modulé : -en incluant du Lanthane dans un métal de grille en TiN de l'empilement de grille, pour abaisser son travail de sortie ; -en incluant de l'aluminium dans un métal de grille en TiN de l'empilement de grille, pour augmenter son travail de sortie. 10 Dans cet exemple, une polarisation de -2Vdd sur le caisson 51 induit une réduction de la tension de seuil des transistors nMOS de 160mV, une polarisation de +2Vdd sur le caisson 52 induit une augmentation de la tension de seuil des transistors pMOS de 160mV. 15 Pour le transistor 11 du tableau, en partant de la tension de seuil Vrefn correspondant au transistor nMOS de référence, sa tension Vtn est définie comme suit : Vtn11= Vrefn -120mV [matériau de grille en TiN La d'une épaisseur 20 donnée] +80mV [caisson dopé P] -140 mV [contrainte de la zone de canal en traction] +160mV [polarisation du caisson à -Vdd] = Vrefn -20mV Pour le transistor 12, Vtn12=Vtn11 +80mV [dopage P du canal]= Vrefn+60mV Pour le transistor 13, Vtn13=Vtn11 +160mV [travail de sortie pour un 25 matériau de grille en TiN Al]= Vrefn+140mV Pour le transistor 14, Vtn14=Vtn12 +160mV [travail de sortie pour un matériau de grille en TiN Al]= Vrefn+220mV ICG011096 FR Depot Texte.docx 3054374 19 Pour le transistor 21 du tableau, en partant de la tension de seuil Vrefp correspondant au transistor pMOS de référence, sa tension Vtp est définie comme suit : IVtp211= Vrefp -40mV [matériau de grille en TiN AL] -140 mV [contrainte 5 de la zone de canal en compression avec 35% de Ge] +160mV [polarisation du caisson à +Vdd] = IVrefpl -20mV Pour le transistor 22, IVtp221=IVtp211+80mV [dopage N du canal]= IVrefpl +60mV Pour le transistor 23, IVtp231=IVtp211+160mV [travail de sortie pour un 10 matériau de grille en TiN La]= IVrefpl +140mV Pour le transistor 24, IVtp241=IVtp221+160mV [travail de sortie pour un matériau de grille en TiN La]= IVrefpl +220mV Pour les exemples de ce tableau, certains paramètres ont été ajustés, tels que les épaisseurs de Lanthane dans les matériaux de grille ou encore l'influence 15 de la tension de polarisation sur la tension de seuil. Selon une application numérique, Vdds =-Gnds=1,75V. On peut alors en déduire DWfn1=-115mV et DWfp1=45mV. 20 La figure 4 est un diagramme schématique illustrant l'évolution de la tension de seuil des transistors en fonction des différents paramètres mentionnés précédemment. La partie de droite correspond au premier mode de réalisation. La partie de gauche correspond au deuxième mode de réalisation. Le diagramme illustre les différents travaux de sortie utilisés, ainsi que 25 l'influence de divers paramètres sur la tension de seuil des transistors nMOS et pMOS. La figure 5 est une vue en coupe transversale d'un circuit intégré 1, selon une variante du premier mode de réalisation. Selon cette variante, on réalise un 30 empilement tridimensionnel de plusieurs couches de transistors, en vue de réduire la surface de substrat occupée par le circuit intégré 1. La partie supérieure du circuit intégré 1 correspond au circuit intégré illustré en référence à la figure 1, jusqu'à la couche de diélectrique 4. La partie supérieure constitue la couche de transistors supérieure, incluant quatre transistors nMOS 35 11 à 14 présentant quatre niveaux de tension de seuil différents, et incluant quatre transistors pMOS 21 à 24 présentant quatre niveaux de tension de seuil différents. En remplacement du substrat 3, une couche de passivation diélectrique 8 est ménagée sous la couche de transistors supérieure. La couche de passivation 8 encapsule une couche de transistors inférieure. La couche de transistors 40 inférieure comporte quatre transistors nMOS 15 à 18 présentant quatre niveaux ICG011096 FR Depot Texte.docx 3054374 20 de tension de seuil différents, et incluant quatre transistors pMOS 25 à 28 présentant quatre niveaux de tension de seuil différents. Les transistors 15 à 18 sont identiques aux transistors 11 à 14 respectivement. Les transistors 25 à 28 sont identiques aux transistors 21 à 24 respectivement. Les transistors 15 à 18 et 5 25 à 28 sont ménagés sur une couche isolante 62. Un caisson 55 est ménagé sous les transistors nMOS 15 à 18, sous la couche d'isolant 62. Un caisson 56 est ménagé sous les transistors pMOS 25 à 28, sous la couche d'isolant 62. Les caissons 55 et 56 présentent ici un même type de dopage P et présentent une même concentration en dopants P, 10 identiques aux caissons 51 et 52. Une prise 57 permet de polariser le caisson 55 au un potentiel Gnds. Une prise 58 permet de polariser le caisson 56 au potentiel Vdds. Le caisson 55 s'étend jusqu'en contact avec la couche d'isolant 62, la partie supérieure du caisson 55 forme ainsi une grille arrière polarisée pour chacun des transistors 15 à 18. Le caisson 56 s'étend jusqu'en contact avec la couche 15 d'isolant 62, la partie supérieure du caisson 56 forme ainsi une grille arrière polarisée pour chacun des transistors 25 à 28. Les transistors 15 à 18 sont isolés les uns des autres par des tranchées d'isolation 74 traversant leur couche active. Les tranchées d'isolation 74 ne s'étendent pas au travers du caisson 55, de sorte que le caisson 55 peut être 20 intégralement polarisé par l'intermédiaire de la prise 57. Les transistors 25 à 28 sont également isolés les uns des autres par des tranchées d'isolation 74 traversant leur couche active. Les tranchées d'isolation 74 ne s'étendent pas au travers du caisson 56, de sorte que le caisson 56 peut être intégralement polarisé par l'intermédiaire de la prise 58. Des tranchées d'isolation 74 de type MESA 25 peuvent également être réalisées en alternative. Les caissons 55 et 56 sont formés sur une couche de diélectrique 42. La couche de diélectrique 42 peut également de façon connue en soi être remplacée par un caisson profondément enterré, dont le dopage est opposé à celui des caissons 55 et 56. La couche de diélectrique 42 peut être formée sur un substrat 30 de matériau semi-conducteur non illustré. Des tranchées d'isolation profonde 73 s'étendent à travers les couches actives et le cas échéant à travers les caissons 55 et 56, jusqu'à la couche de diélectrique 42. Les tranchées d'isolation 73 permettent d'isoler les transistors nMOS 15 à 18 des autres transistors, et permettent d'isoler les transistors pMOS 25 à 28 des autres transistors. Les 35 tranchées d'isolation 73 permettent notamment d'isoler le cas échéant le caisson 55 et le caisson 56 par rapport à un autre potentiel que celui de leur prise respective. Les tranchées d'isolation 73 permettent notamment de polariser indépendamment les caissons 55 et 56 l'un par rapport à l'autre. ICG011096 FR Depot Texte.docx REVENDICATIONS1. Circuit intégré (1) comprenant : -des premier à troisième transistors nMOS (11, 12, 13) présentant des tensions de seuil différentes, et des premier à troisième transistors pMOS (21, 22, 23) présentant des tensions de seuils différentes, lesdits transistors étant ménagés sur une couche isolante (6) présentant une épaisseur au plus égale à 50nm, lesdits transistors présentant des empilements de grille respectifs (110, 120, 130, 210, 220, 230), lesdits transistors nMOS présentant des zones de canal en Silicium contraint en traction selon leur direction de conduction et/ou lesdits transistors pMOS présentant des zones de canal en SiGe contraint en compression selon leur direction de conduction ; -un premier caisson (51) ménagé sous la couche isolante sous lesdits transistors nMOS, un deuxième caisson (52) ménagé sous la couche isolante sous lesdits transistors pMOS ; -caractérisé en ce que : -le premier et le deuxième caissons (51, 52) présentent un même type de dopage avec une même concentration en dopant, ledit premier caisson étant polarisé à une première polarisation Gnds, ledit deuxième caisson étant polarisé à une 20 deuxième polarisation Vdds différente de Gnds; -au moins deux desdits empilements de grille desdits transistors nMOS comprenant un même matériau de grille, au moins deux desdits empilements de grille desdits transistors nMOS comprenant des matériaux de grille ayant des travaux de sortie distincts, la différence de travaux de sortie entre les matériaux 25 de ces deux empilements induisant une différence de tension de seuil d'une valeur 2* DVT entre deux desdits transistors nMOS, au moins deux desdits empilements de grille desdits transistors pMOS comprenant un même matériau de grille, la différence de travaux de sortie entre les matériaux de ces deux empilements induisant une différence de tension de seuil d'une valeur 2* DVT entre deux 30 desdits transistors pMOS, au moins deux desdits empilements de grille desdits transistors pMOS comprenant des matériaux de grille ayant des travaux de sortie distincts, au moins un empilement de grille d'un desdits transistors nMOS présentant un même matériau de grille qu'un empilement de grille d'un desdits transistors pMOS ; 35 -lesdits transistors nMOS présentant seulement deux configurations de dopage de canal différentes, lesdits transistors pMOS présentant seulement deux configurations de dopage de canal différentes, une différence de configuration de dopage de canal entre deux transistors nMOS induisant une différence de tension de seuil DVT, une différence de configuration de dopage de canal entre deux 40 transistors pMOS induisant une différence de tension de seuil DVT ; -la relation suivante étant vérifiée : 3054374 22 Gp * Vdds - Gn * Gnds = Sn * IanI + Sp * (lapl -1,65 * 109) - VarCais + K Avec Gn la sensibilité de la tension de seuil des transistors nMOS au dopage du premier caisson, Sn la sensibilité de la tension de seuil des transistors nMOS à la contrainte en traction dans leur zone de canal, an l'amplitude de la contrainte de 5 traction dans la zone de canal des transistors nMOS, Gp la sensibilité de la tension de seuil des transistors pMOS au dopage du deuxième caisson, Sp la sensibilité de la tension de seuil des transistors pMOS à la contrainte en compression dans leur zone de canal, op l'amplitude de la contrainte de traction dans la zone de canal des transistors pMOS, VarCais un décalage de tension de seuil dépendant 10 du dopage des premier et deuxième caissons, K= 2*DVT si les différents empilements de grille desdits transistors nMOS et pMOS comprennent seulement deux compositions différentes de matériaux de grille; K=0 si les différents empilements de grille desdits transistors nMOS et pMOS comprennent au moins trois compositions différentes de matériaux de grille. 15 2. Circuit intégré (1) selon la revendication 1, dans lequel les différents empilements de grille desdits transistors nMOS et pMOS incluent trois et seulement trois compositions différentes de matériaux de grille. 3. Circuit intégré (1) selon la revendication 1, dans lequel les différents empilements de grille desdits transistors nMOS et pMOS incluent deux et seulement deux compositions différentes de matériaux de grille. 4. Circuit intégré (1) selon l'une quelconque des revendications précédentes, dans lequel Vdds=-Gnds. 5. Circuit intégré (1) selon la revendication 4, dans lequel la polarisation Vdds est égale à une tension d'alimentation desdits transistors. 6. Circuit intégré (1) selon l'une quelconque des revendications précédentes, dans lequel lesdits premier et deuxième caissons (51, 52) présentent un dopage de type P. 7. Circuit intégré (1) selon l'une quelconque des revendications précédentes, dans lequel lesdits transistors nMOS (11, 12, 13) présentent des zones de canal soit non intentionnellement dopées, soit dopées avec un dopage de type P, et dans lequel lesdits transistors pMOS (21, 22, 23) présentent des zones de canal soit non intentionnellement dopées, soit dopées avec un dopage de type N. 3054374 23 8. Circuit intégré (1) selon l'une quelconque des revendications précédentes, dans lequel ladite couche isolante présente une épaisseur comprise entre 5 et 25 nm. 5 9. Circuit intégré (1) selon l'une quelconque des revendications précédentes, dans lequel lesdits matériaux de grille incluent tous un alliage de TiN. 10. Circuit intégré (1) selon la revendication 9, dans lequel un desdits matériaux de grille est du TiNAI. 10 11.Circuit intégré (1) selon l'une quelconque des revendications précédentes, dans lequel lesdits premier et deuxième caissons (51, 52) sont ménagés sur une couche de diélectrique (4), ledit circuit intégré comprenant en outre une tranchée d'isolation profonde (71) s'étendant à travers les premier et deuxième 15 caissons jusqu'au contact de la couche de diélectrique (4). 12.Circuit intégré (1) selon l'une quelconque des revendications précédentes, comprenant une autre couche de transistors nMOS et pMOS disposée sous lesdits premier à troisième transistors nMOS et lesdits premier à troisième 20 transistors pMOS, ladite autre couche étant séparée desdits premier à troisièmes transistors nMOS et pMOS par l'intermédiaire d'une couche de passivation isolante (8), de façon à former un empilement tridimensionnel de plusieurs couches de transistors. 25 13.Circuit intégré (1) selon l'une quelconque des revendications précédentes, comprenant en outre un quatrième transistor nMOS (14) présentant une tension de seuil différente de celle des premier à troisième transistors nMOS (11, 12, 13), et comprenant en outre un quatrième transistor pMOS (24) présentant une tension de seuil différente de celle des premier à troisième 30 transistors pMOS (21, 22, 23), lesdits quatrièmes transistors nMOS et pMOS étant ménagés sur ladite couche isolante (6) et présentant des empilements de grille respectifs, lesdits premier à quatrième transistors nMOS présentant des zones de canal en Silicium contraint en traction selon leur direction de conduction et/ou lesdits premier à quatrième transistors pMOS présentant des 35 zones de canal en SiGe contraint en compression selon leur direction de conduction, lesdits premier à quatrième transistors nMOS présentant seulement deux configurations de dopage de canal différentes, lesdits premier à quatrième transistors pMOS présentant seulement deux configurations de dopage de canal différentes, ladite relation Gp * Vdds - Gn * Gnds = Sn * tan' 40 Sp * (IGPI -1,65 * - VarCais + K étant vérifiée pour les premier à quatrième transistors nMOS et pour les premier à quatrième transistors pMOS, K= 2*DVT si les différents empilements 3054374 24 de grille desdits premiers à quatrièmes transistors nMOS et pMOS comprennent seulement deux compositions différentes de matériaux de grille, et K=0 si les différents empilements de grille desdits premiers à quatrièmes transistors nMOS et pMOS comprennent au moins trois compositions 5 différentes de matériaux de grille.