FR 3054902 A1 20180209 FR 1601198 A 20160804 3054902 PROCEDE ET DISPOSITIF DE DISTRIBUTION DE PARTITIONS SUR UN PROCESSEUR MULTI-COEURS Domaine de l'invention L'invention concerne le domaine des systèmes embarqués et plus particulièrement concerne un procédé et un dispositif permettant la distribution de partitions sur un processeur multi-coeurs d'un calculateur avionique. 10 Etat de la Technique Les calculateurs avioniques civils sont soumis à des exigences de sûreté très contraignantes qui font qu'ils sont conçus de manière spécifique à la différence d'autres calculateurs embarqués comme ceux pour l'automobile, pour des systèmes industriels ou encore pour des 15 systèmes militaires. En effet, une défaillance d'un calculateur sur le vol d'un avion de ligne peut avoir des conséquences catastrophiques pour ses nombreux passagers. Le caractère critique de ces systèmes opérant en temps réel est leur temps de réponse. En effet, une caractéristique fondamentale d'un système temps-réel est que son temps de réponse 20 doit impérativement être inférieur à une valeur prédéterminée, dite échéance ou « deadline » selon l'anglicisme consacré. Et de fait, il est impératif que le temps d'exécution d'une séquence ou d'une trame de tâches logicielles soit déterministe et répétable. Des normes et des régulations spécifiques, telles que - ED-12C/D0-178C, ED-80/DO-254, 25 ED-124/DO-297 ou ARINC 653 - imposent des techniques particulières pour assurer un déterminisme temporel dans l'exécution des applications du calculateur. Pour des raisons de sûreté, le temps d'exécution qui est pris en compte est le temps d'exécution dans le pire cas ou « Worst-Case Execution Time (WCET) » selon l'anglicisme consacré, qui est le temps 2 3054902 maximum quand divers événements indésirables, internes et externes au système surviennent. En vue de minimiser ces effets indésirables, une approche consiste à garantir une isolation stricte entre les sous-ensembles fonctionnels d'un logiciel, à la fois dans le temps et dans 5 l'espace mémoire. Il est connu d'utiliser des techniques de partitionnement entre les applications logicielles, techniques basées sur la virtualisation d'adresses dans l'espace mémoire grâce à des ressources matérielles dédiées d'unité de gestion mémoire ou « Memory Management Unit » (MMU) et sur l'ordonnancement statique des 10 partitions dans le temps. L'article de J. Littlefield-Lawwill and al. "System considerations for robust time and space partitioning in integrated modular avionics" (978-14244-2208-1/08 2008 IEEE) présente un partitionnement temporel pour un système RTOS (Real Time Operating System) dans le cadre de la 15 norme ARINC 653. De telles techniques d'isolation opèrent efficacement sur des processeurs mono-coeur, y compris lorsque certaines fonctionnalités qui sont défavorables au déterminisme sont désactivées et/ou lorsque des marges temporelles sont appliquées. 20 Cependant, les applications avioniques étant de plus en plus nombreuses et complexes, par exemple pour des contrôles plus précis de trajectoire 4D, pour l'intégration de données ou des affichages pour cockpit de nouvelle génération, elles sont demandeuses de plus de performance. Or, les systèmes informatiques embarqués actuels 25 déploient les applications sur des calculateurs mono-coeur qui ne peuvent plus amener de performance par une augmentation de la fréquence de fonctionnement, en particulier en raison de l'augmentation des courants de fuite dans les transistors sub-micrométriques. 3 3054902 Aussi, il existe le besoin de calculateurs plus performants. Les processeurs multi-coeurs représentent un bon compromis performance, consommation, coût. Or, bien que de tels processeurs répondent théoriquement aux besoins de performance et aux contraintes de volume, 5 de poids et de consommation de l'avionique, il est actuellement recommandé de ne pas utiliser de tels processeurs multi-coeurs dans l'avionique car les principes d'isolation spatiale et temporelle ne sont pas garantis. En effet, des accès concurrents par plusieurs coeurs à des ressources partagées d'une même puce entraînent des contentions qui 10 dégradent très fortement le déterminisme temporel. Ces contentions mutuelles sont connues comme étant des « interférences ». Aussi, un problème spécifique aux processeurs multi-coeurs est qu'en cas de requête simultanée par plusieurs coeurs sur une même ressource partagée, y compris une demande d'accès à un bus 15 d'interconnexion ou d'accès à la hiérarchie mémoire, un arbitrage doit être opéré au niveau matériel pour accorder l'accès à un coeur et bloquer les autres jusqu'à la fin de la transaction. Les inconvénients engendrés par l'arbitrage sont entre autres une variabilité du temps d'exécution des applications. 20 La variabilité du temps d'exécution n'est pas forcément problématique pour les calculateurs multi-coeurs non temps-réel utilisés pour des ordinateurs personnels, des serveurs ou des terminaux mobiles par exemple, car pour ces dispositifs le temps d'exécution moyen reste meilleur qu'avec un processeur mono-coeur, et un temps d'exécution qui 25 est anormalement long reste tolérable. Cependant, pour les applications temps-réel critiques, une variabilité due aux interférences dégrade fortement la capacité à évaluer le temps d'exécution dans le pire cas (WCET), ce qui est contraire aux exigences de certification. 4 3054902 La demande de brevet U.S. 2010/0199280 Al de Vestal et al. présente une solution de partitionnement pour processeur multi-coeurs dans le domaine de l'avionique. Cette solution cherche à estimer l'impact des interférences sur les applications s'exécutant sur un processeur multi- coeurs, puis à modifier l'ordonnancement de ces applications afin de minimiser l'impact de ces interférences. Une telle modification nécessite une coûteuse re-certification du système, tout en ne garantissant pas l'absence d'interférences. Il est donc nécessaire de fournir une solution qui remédie aux 10 inconvénients précités. La présente invention répond à ce besoin. Résumé de l'invention Pour atteindre cet objectif, un objet de la présente invention est de proposer un dispositif et un procédé d'ordonnancement de tâches logicielles sur un processeur multi-coeurs particulièrement adapté aux 15 systèmes temps-réels critiques. Le procédé de l'invention présente comme avantages : - de respecter les contraintes établies dans le domaine de l'avionique et ainsi pouvoir être facilement acceptable par les autorités avioniques et certifiable ; 20 - de pouvoir réutiliser un processus de développement d'applications établi pour les processeurs mono-coeurs ; - de ne pas nécessiter de modification dans les applications existantes ; - de pouvoir améliorer les performances des applications sensibles 25 aux performances des accès mémoire ; et 5 3054902 - de permettre une meilleure homogénéité thermique du processeur. Pour obtenir les résultats recherchés, un procédé mis en oeuvre par ordinateur pour distribuer les partitions d'une séquence de partitions 5 sur les coeurs d'un processeur multi-coeurs, est proposé. Le procédé comprend les étapes consistant à : - identifier des paramètres caractérisant l'architecture matérielle d'un processeur multi-coeurs ; - identifier des paramètres caractérisant un ordonnancement initial 10 des partitions d'une séquence comprenant une pluralité de partitions ; - générer un profil pour chaque partition de la séquence à partir des paramètres d'architecture et d'ordonnancement initial ; - classifier les partitions selon leur profil ; et - assigner l'exécution de chaque partition de la séquence selon la 15 classification à un coeur du processeur multi-coeurs tout en maintenant l'ordonnancement séquentiel initial des partitions. Dans un mode de réalisation, l'identification des paramètres d'architecture matérielle consiste à définir au moins l'architecture en termes de nombre de coeurs, de hiérarchie des mémoires partagées et/ou 20 privées, de contrôleurs mémoires, de bus d'interconnexion. Dans un mode de réalisation, l'identification des paramètres d'ordonnancement des partitions consiste à définir au moins le nombre, la durée allouée à chaque partition, les dates d'activation des partitions, et le temps total de la séquence d'exécution de la partition. 25 Avantageusement, le profilage des partitions consiste à déterminer les partitions qui peuvent avoir un gain de performance à être couplées à une mémoire dédiée. 6 3054902 Alternativement, l'étape de profilage des partitions consiste à déterminer les partitions dont l'exécution amène un point chaud qui est à réduire. 5 Dans un mode de réalisation, l'étape de profilage prend en compte des critères d'estimation de localité spatiale et temporelle des accès mémoires de chaque partition, de nombre d'accès mémoire de chaque partition, de volume de données accédées, de charge processeur. L'étape de classification peut consister à calculer une valeur pour 10 chaque partition en fonction des critères d'estimation et à classifier les partitions selon la valeur obtenue. Selon une implémentation, une étape d'exécution de la séquence peut être opérée après l'étape d'assignation. Dans une configuration, le procédé comprend une étape qui 15 consiste à désactiver tous les coeurs assignés pendant le temps où la partition qui leur est allouée ne s'exécute pas. Dans une autre configuration, le procédé comprend une étape qui consiste à synchroniser l'exécution des partitions entre elles. L'invention couvre aussi un dispositif pour distribuer les partitions 20 d'une séquence de partitions sur les coeurs d'un processeur multi-coeurs, le dispositif comprenant des moyens pour mettre en oeuvre les étapes du procédé revendiqué. L'invention peut opérer sous la forme d'un produit programme d'ordinateur qui comprend des instructions de code permettant d'effectuer 25 les étapes du procédé revendiqué lorsque le programme est exécuté sur un ordinateur. 7 3054902 Description des figures Différents aspects et avantages de l'invention vont apparaitre en appui de la description d'un mode préféré d'implémentation de l'invention mais non limitatif, avec référence aux figures ci-dessous : 5 La figure 1 illustre une architecture de processeur multi-coeurs dans laquelle la méthode de l'invention peut être opérée; La figure 2 illustre un exemple d'ordonnancement mono-coeur séquentiel de partitions; La figure 3 illustre un exemple d'ordonnancement multi-coeurs 10 séquentiel de partitions dans un mode de réalisation de l'invention ; La figure 4 montre un enchainement d'étapes du procédé d'assignation des partitions à des coeurs selon un mode de réalisation de l'invention. Description détaillée de l'invention 15 La description qui suit s'appuie sur des exemples pour permettre une bonne compréhension des principes de l'invention, et une application concrète, mais n'est en rien exhaustive et doit permettre à l'homme du métier d'appliquer des modifications et des variantes d'implémentation en gardant les mêmes principes. Ainsi la présente description de l'invention 20 est faite pour illustrer une implémentation préférentielle dans le domaine des calculateurs avioniques mais n'est pas limitative, et pourrait s'utiliser dans d'autres domaines bénéficiant de l'utilisation de processeurs multicoeurs. La figure 1 illustre de manière simplifiée une architecture (100) de 25 processeur multi-coeurs dans laquelle la méthode de l'invention peut être opérée. 8 3054902 Un processeur multi-coeurs contient une pluralité de coeurs de processeurs, typiquement pouvant aller de 2 à 12. Le processeur (100) comprend des mémoires cache de premier niveau (104), dites mémoire cache « L1 » et des mémoires cache de second niveau (106, 108), dites 5 mémoire cache « L2 ». Les mémoires cache de premier niveau (104) sont associées respectivement à un coeur de processeur (102) et sont dites mémoires caches privées. Les mémoires caches de second niveau peuvent soit être des mémoires (106) privées par coeur de processeur, soit être des mémoires (108) partagées entre plusieurs coeurs. Le 10 processeur peut aussi comprendre des mémoires cache de troisième niveau partagées (non représentées), dites mémoire cache « L3 ». Le processeur multi-coeurs comprend de plus un ou plusieurs contrôleurs mémoire (112), qui peuvent être des mémoires externes de type débit de données double ou « Double Data Rate (DDR) » selon 15 l'anglicisme consacré, et divers périphériques d'entrées-sorties « I/O » (114) partagés. L'ensemble des éléments du processeur est interconnecté par un bus ou un ensemble de bus ou un réseau d'interconnexion partagé (110). Le processeur comprend aussi un module d'ordonnancement (116) 20 permettant de gérer le partitionnement des tâches logicielles ou des applications. Ce module est typiquement implémenté sous la forme d'un logiciel, désigné selon les cas sous le nom d'hyperviseur ou de système d'exploitation temps-réel, spécialement conçu pour garantir l'isolation temporelle et spatiale entre des partitions, au sens de la norme 25 ARINC653. La figure 2 illustre un exemple de partitionnement de l'art antérieur dans le cas soit d'un processeur mono-coeur (CO) ou dans le cas d'un processeur multi-coeurs (CO à CN) n'utilisant qu'un seul coeur. L'axe des abscisses représente le temps et l'axe des ordonnées représente les 9 3054902 coeurs du processeur. Dans l'exemple, quatre partitions sont exécutées pendant la durée d'une séquence. Les partitions se répètent selon un motif cyclique (P1, P2, P3, P4), un seul motif étant représenté. Les partitions peuvent avoir des durées différentes. Au sein de chaque 5 partition, une ou plusieurs tâches logicielles 'T' s'exécutent de manière séquentielle. Ainsi, pendant la durée de la première partition 'Pl', trois tâches 71-1' à T1-3' s'exécutent, puis au sein de la deuxième partition `P2', deux tâches 'T2-1' et 'T2-2' s'exécutent, une seule tâche 'T3-1' s'exécute au sein de la troisième partition `P3' et quatre tâches 'T4-1' à 'T4-4' s'exécutent au sein de la quatrième partition `P4'. L'isolation temporelle entre chaque partition est illustrée par les pointillés verticaux, et n'est pas décrite plus en détail, toute technique connue d'isolation temporelle pouvant être envisagée. Les interstices entre partitions correspondent à des temps système pour permettre l'ordonnancement selon le système d'exploitation. De manière générale, tel qu'illustré sur la figure 3, le principe de l'invention consiste à allouer un coeur de processeur distinct à chaque partition appartenant à une trame comportant une pluralité de partitions, sans modifier l'ordonnancement des partitions. Le séquencement des partitions reste identique, chaque partition étant déployée sur un coeur différent, et avantageusement chaque coeur de processeur n'exécute qu'une seule partition. Avantageusement, le mécanisme proposé permet d'exploiter un gain de performance sur un processeur muni-coeurs tout en respectant les contraintes existantes comme sur un processeur mono- coeur. Ainsi, sur la figure 3 qui reprend le même exemple que celui de la figure 2, une séquence comportant quatre partitions est illustrée. La première partition 'Pl' s'exécute sur le coeur 'CO', la deuxième partition `P2' s'exécute sur le coeur 'Cl', la troisième partition `P3' s'exécute sur le coeur `C2' et la quatrième partition `P4' s'exécute sur le coeur `C3'. 10 3054902 L'homme de l'art comprend que la figure 3 n'est qu'un exemple simplifié choisi pour permettre une bonne compréhension des principes de l'invention mais n'est en rien limitatif, tant sur le nombre de partitions, de tâches au sein de chaque partition, de durée de chaque partition ou 5 encore du nombre de coeurs auxquels allouer les partitions. Dans un mode de réalisation où le nombre de partitions de la séquence est inférieur ou égal au nombre de coeurs disponibles du processeur, l'allocation des partitions vers les coeurs de processeur selon le principe de l'invention permet un gain en terme d'accès à l'espace 10 mémoire. En effet, chaque partition étant déployée sur un coeur qui lui est assigné, elle dispose de l'usage exclusif des mémoires caches associées à ce coeur. De plus, l'ordonnancement séquentiel des partitions étant maintenu, la contrainte d'isolation temporelle est conservée, une seule partition pouvant s'exécuter à un moment donné, après la fin de la 15 partition précédente. Avantageusement, l'ordonnancement statique séquentiel garantit l'absence d'interférence, et garantit donc un séquencement d'exécution complet qui est similaire à celui de l'exécution de toutes les partitions sur un même coeur. Par ailleurs, chaque coeur n'est pas soumis comme cela 20 est le cas dans l'ordonnancement mono-coeur à l'exigence de devoir supprimer des données et des instructions rémanentes des mémoires, puisque chaque coeur exécute toujours la même partition, il peut conserver ces informations en mémoire cache pour une activation de la partition à l'activation suivante. Avantageusement, le principe de 25 l'invention permet d'économiser le temps passé à invalider la mémoire cache privée, le temps passé à y recharger les données depuis la mémoire externe, et ce à chaque activation de la partition. Dans un mode d'implémentation où l'architecture du processeur est dite « clusterisée » présentant des mémoires cache L2 partagées par 11 3054902 un sous-ensemble de coeurs (tel que 108 sur la figure 1), le principe de l'invention permet dans une première variante de limiter l'assignation des partitions à un seul coeur par cluster ou sous-ensemble de coeurs et opérer comme si la mémoire cache L2 était privée. Dans une autre 5 variante, tous les coeurs d'un même cluster sont utilisés pour opérer comme un cas où la mémoire cache L2 est partagée. Il est alors possible d'appliquer la présente invention au(x) seul(s) niveau(x) de cache privé(s). Alternativement, dans une autre variante, une politique de partage 10 intra-cluster optimisée peut être définie, par exemple en réalisant un partitionnement spatial du cache L2 avec des techniques de coloration ou par une configuration du cache L2 ou MMU, si le processeur le permet. Dans un mode de réalisation où le nombre de partitions de la séquence est supérieur au nombre de coeurs disponibles sur le 15 processeur, le procédé d'assignation des partitions de l'invention permet de déterminer les partitions requérant le plus de ressources ou les partitions les plus critiques afin de les allouer chacune à un coeur, et conserver pour l'ensemble des autres partitions un fonctionnement sur un seul coeur. Pour garantir l'isolation temporelle des partitions exécutées 20 sur un seul coeur, un processus d'invalidation de cache peut être activé lors du passage d'une partition à une autre, afin d'assurer que chaque partition démarre dans un état connu du système. Alternativement, l'invalidation peut ne pas être activée entre deux exécutions consécutives d'une même partition sur un coeur, si aucune autre partition ne s'est 25 exécutée sur ce coeur entre temps. La figure 4 montre un enchainement d'étapes (400) du procédé d'assignation des partitions à une pluralité de coeurs d'un processeur multi-coeurs selon un mode de réalisation. Les étapes du procédé peuvent être exécutées par des modules d'exécution dédiés d'un 12 3054902 processeur multi-coeur tel qu'illustré sur la figure 1. Le procédé débute par une étape (402) d'identification des paramètres de l'architecture matérielle du processeur multi-coeurs, comprenant au moins le nombre `Nc' de coeurs du processeur et la hiérarchie des mémoires en termes de 5 mémoires privées et mémoires partagées, et de préférence la description des chemins de données privés et partagés ou l'emplacement physique des modules sur la puce. Dans un mode d'implémentation, les paramètres d'architecture sont fournis par un utilisateur et dépendent de l'intégration finale du processeur dans une application avionique. 10 Alternativement, les paramètres peuvent être pré-existants à une architecture et obtenus de fichiers d'architecture. Dans une autre étape (404), qui peut être simultanée ou différée, le procédé permet de définir les paramètres de l'ordonnancement initial des partitions pour un séquencement mono-coeur. L'ordonnancement initial 15 peut être pré-existant à une architecture de processeur multi-coeurs qui opère en mono-coeur ou être défini pour une nouvelle architecture à configurer en utilisation multi-coeurs. Les paramètres d'ordonnancement initial comprennent au moins le nombre `Np' de partitions, la durée 'Tp' allouée à chaque partition, les dates d'activation des partitions, et le 20 temps total de la séquence d'exécution des partitions, Dans une étape suivante (406), le procédé permet d'établir un profil de chaque partition selon différents critères. Le profilage des partitions permet de déterminer les partitions qui peuvent avoir un gain de performance à être couplées à une mémoire dédiée afin d'éviter 25 l'invalidation de mémoire en début d'exécution de la partition ou déterminer les partitions dont l'exécution amène un point chaud qui est à réduire. 13 3054902 Dans un mode préférentiel, le profilage des partitions prend en compte les paramètres d'architecture matérielle et d'ordonnancement initial et est basé sur plusieurs estimations : - la localité spatiale et temporelle des accès mémoires de chaque 5 partition, qui peut être approximée par l'estimation de : - la répartition des « cache-miss » (tentatives d'accès à une donnée n'étant pas disponible dans la mémoire cache, ce qui entraîne son chargement depuis le niveau suivant de la hiérarchie mémoire) dans le temps alloué à la partition ; 10 - le nombre d'accès mémoire de chaque partition, le volume de données accédées, et possiblement leur répartition entre lectures et écritures ; et - la charge processeur (taux d'occupation de la ressource de calcul, dans le temps). 15 L'estimation de la localité spatiale et temporelle des accès mémoires permet de connaitre la réutilisation des données dans les caches (on parle de cache hit/miss rate). Ceci permet de mieux comprendre l'effet positif/négatif que les opérations de flush peuvent avoir sur une application. Ainsi une application avec une forte localité 20 spatiale/temporelle souffrira beaucoup d'un flush, tandis qu'une application avec faible localité n'en souffrira pas beaucoup. L'estimation de la localité spatiale et temporelle peut aussi permettre de savoir si deux partitions avec un cache partagé (L2) peuvent ou non être de bonnes candidates pour partager le cache L2 (dans le cas d'une architecture 25 clusterisée). L'estimation du volume d'accès mémoire permet une meilleure connaissance de l'utilisation de la hiérarchie mémoire. Une partition accédant à peu de données (typiquement avec une forte localité) 14 3054902 bénéficiera plus d'un accès exclusif à une mémoire cache privée même petite, tandis qu'une partition accédant à de grandes quantités de données générera de toute façon des rechargements de la mémoire cache. 5 L'estimation de la charge processeur permet une meilleure connaissance de la distribution thermique sur la puce. Avantageusement, ce critère permet de mieux répartir la distribution thermique et au lieu de concentrer l'activité sur un seul coeur, le procédé de l'invention permet de répartir l'activité sur tous les coeurs de la puce et d'étaler la dissipation de 10 chaleur sur l'ensemble de la surface de la puce. Ainsi, le flux thermique à dissiper est minimisé, la température est plus homogène, et donc la fiabilité du calculateur est améliorée. En effet, des écarts de température importants sur une même puce peuvent provoquer des défaillances sur les contacts à l'échelle nanométrique, sous la forme de fatigue mécanique 15 due à la dilatation. Dans une étape suivante (408), le procédé permet de trier les partitions et établir une classification. Dans un mode de réalisation, les partitions sont classées en fonction d'une valeur qui est calculée pour chaque partition à partir des critères d'estimation. 20 Dans une variante, chaque critère peut être affecté d'un poids de pertinence qui peut être défini en fonction de l'application avionique. Dans une étape suivante (410), le procédé permet d'assigner les 'Ne' partitions à différents coeurs selon le classement issu de l'étape précédente. 25 Dans une variante d'implémentation où le nombre de coeurs `NU du processeur est inférieur au nombre 'Np' de partitions, le procédé permet d'affecter 1Nc-M' partitions en tête de la classification à `Nc-M' coeurs et affecter l'ensemble des partitions restantes aux 'M' coeurs restants. 15 3054902 Dans une autre variante d'implémentation, les étapes (408) et (410) sont combinées pour réaliser une allocation directe selon le critère sélectionné. Par exemple si le critère est thermique, le procédé permettra de choisir de placer les partitions plus "chaudes" (c'est-à-dire ayant la 5 charge CPU la plus élevée) dans les coeurs les plus éloignés. Dans une autre variante d'implémentation, le procédé peut comporter une étape supplémentaire qui consiste à réévaluer le temps alloué à chaque partition opérant sur un coeur distinct et ainsi d'offrir un budget temporel supplémentaire permettant par exemple des évolutions 10 applicatives. Dans une autre variante d'implémentation, le procédé peut comporter une étape supplémentaire qui consiste à désactiver les coeurs pendant le temps où la partition qui leur est allouée ne s'exécute pas. Dans un mode de réalisation, la désactivation peut être faite découplage 15 d'horloge ou « clock gating » afin de conserver les mémoires cache alimentées et garantir un redémarrage immédiat. Ceci a un avantage induit sur la durée de vie et la fiabilité du composant. Il en résulte aussi un gain de consommation. Dans une variante d'implémentation, le procédé d'assignation de 20 partitions aux coeurs du processeur comprend un mécanisme de synchronisation des partitions entre elles. En effet, il faut garantir qu'une partition ne peut commencer sur un coeur avant que la partition précédente soit terminée sur un autre coeur. Le procédé peut être implémenté selon des techniques connues telles que des barrières de 25 synchronisation, ou utiliser un unique ordonnanceur cadencé par une horloge globale qui est systématiquement disponible dans les composants considérés pour les applications avioniques. L'homme de l'art appréciera que des variations puissent être apportées sur le procédé décrit de manière préférentielle, tout en 16 3054902 maintenant les principes de l'invention. Ainsi, les exemples décrits sont basés sur une architecture d'un processeur multi-coeurs d'une même puce, mais les principes de l'invention peuvent s'appliquer sur d'autres variantes d'architecture distribuée de processeur muni-coeurs, variantes 5 portant sur le nombre de coeurs, la topologie de l'interconnexion, la profondeur et la topologie de la hiérarchie mémoire, la répartition des ressources partagées par exemple. Par ailleurs, le procédé de la présente invention peut s'implémenter à partir d'éléments matériel et/ou logiciel. Il peut être disponible en tant 10 que produit programme d'ordinateur sur un support lisible par ordinateur. Le support peut être électronique, magnétique, optique, électromagnétique ou être un support de diffusion de type infrarouge par exemple. 17 REVENDICATIONS1. Procédé mis en oeuvre par ordinateur pour distribuer les partitions d'une séquence de partitions sur les coeurs d'un processeur multi- coeurs, le procédé comprenant les étapes suivantes : identifier des paramètres caractérisant l'architecture matérielle d'un processeur multi-coeurs ; identifier des paramètres caractérisant un ordonnancement initial des partitions d'une séquence comprenant une pluralité de partitions ; - générer un profil pour chaque partition de la séquence à partir des paramètres d'architecture et d'ordonnancement initial ; classifier les partitions selon leur profil ; et - assigner l'exécution de chaque partition de la séquence selon la classification à un coeur du processeur multi-coeurs tout en maintenant l'ordonnancement séquentiel initial des partitions. 2. Le procédé selon la revendication 1 dans lequel l'étape d'identification des paramètres d'architecture matérielle consiste au moins à définir l'architecture en termes de nombre de coeurs, de hiérarchie des mémoires partagées et/ou privées, de contrôleurs mémoires, de bus d'interconnexion. 3. Le procédé selon la revendication 1 ou 2 dans lequel l'étape d'identification des paramètres d'ordonnancement des partitions consiste à définir au moins le nombre, la durée allouée à chaque partition, les dates d'activation des partitions, et le temps total de la séquence d'exécution de la partition. 18 3054902 4. Le procédé selon l'une quelconque des revendications 1 à 3 dans lequel l'étape de profilage consiste à déterminer les partitions qui peuvent avoir un gain de performance à être couplées à une mémoire dédiée. 5 5. Le procédé selon l'une quelconque des revendications 1 à 3 dans lequel l'étape de profilage consiste à déterminer les partitions dont l'exécution amène un point chaud qui est à réduire. 10 6. Le procédé selon l'une quelconque des revendications 1 à 5 dans lequel l'étape de profilage prend en compte des critères d'estimation de localité spatiale et temporelle des accès mémoires de chaque partition, de nombre d'accès mémoire de chaque partition, de volume de données accédées, de charge processeur. 15 7. Le procédé selon la revendication 6 dans lequel l'étape de classification consiste à calculer une valeur pour chaque partition en fonction des critères d'estimation et classifier les partitions selon la valeur obtenue. 20 8. Le procédé selon l'une quelconque des revendications 1 à 7 comprenant de plus après l'étape d'assignation, une étape d'exécution de la séquence. 25 9. Le procédé selon la revendication 8 comprenant de plus une étape consistant à désactiver tous les coeurs assignés pendant le temps où la partition qui leur est allouée ne s'exécute pas. 19 3054902 10. Le procédé selon l'une quelconque des revendications 1 à 9 comprenant de plus une étape consistant à synchroniser l'exécution des partitions entre elles. 5 11. Un dispositif pour distribuer les partitions d'une séquence de partitions sur les coeurs d'un processeur multi-coeurs, le dispositif comprenant des moyens pour mettre en oeuvre les étapes du procédé selon l'une quelconque des revendications 1 à 10. 10 12. Un produit programme d'ordinateur, ledit programme d'ordinateur comprenant des instructions de code permettant d'effectuer les étapes du procédé selon l'une quelconque des revendications 1 à 10, lorsque ledit programme est exécuté sur un ordinateur. 15