FR 3057393 A1 20180413 FR 1659771 A 20161011 1 Circuit intégré avec condensateur de découplage dans une structure de type triple caisson Des modes de réalisation de l'invention concernent les circuits intégrés, notamment ceux utilisant des structures de type triple caisson permettant ainsi l'isolation d'un caisson d'un premier type de conductivité, par exemple de type de conductivité P, d'une autre zone semiconductrice, par exemple le reste du substrat, également du premier type de conductivité, et en particulier ceux comportant des condensateurs de découplage entre la tension d'alimentation et la masse, plus communément connus par l'homme du métier sous l'expression anglo-saxonne : « Filler Cap ». La figure 1 illustre schématiquement un circuit intégré IC comportant une structure du type triple caisson (Triple Well) permettant d'isoler un caisson 1, ici de type de conductivité P, du reste du substrat semiconducteur SB qui est également de type de conductivité P. Plus précisément, le caisson 1 est isolé du substrat SB par une région d'isolation comportant une première tranchée isolante 2 (par exemple du type connu par l'homme du métier sous l'acronyme anglo- saxon STI : Shallow Trench Isolation) s'étendant dans le substrat depuis une première face FS du substrat et entourant le caisson 1. La région d'isolation comporte également une couche semi conductrice 3 enterrée dans le substrat sous le caisson 1 et de type de conductivité N. La région d'isolation comprend enfin une zone isolante intermédiaire assurant une continuité d'isolation électrique entre la première tranchée isolante 2 et la couche semiconductrice enterrée 3. Cette zone isolante intermédiaire comporte ici un puits 4 entourant latéralement le caisson 1 et s'étendant entre la première 3057393 2 tranchée isolante 2 et la couche semiconductrice enterrée 3. Ce puits 4 est réalisé par une implantation de dopants de type de conductivité N. Une telle région d'isolation à base de puits implantés 4 nécessite de respecter une certaine distance entre le bord de la 5 tranchée isolante 2 et le bord du puits 4 de façon à prévenir tout risque de débordement de dopants N dans le caisson P par un phénomène de diffusion ce qui aurait pour conséquence de réduire la taille effective du caisson P. Or, cette contrainte dimensionnelle présente un coût surfacique 10 qui conduit à une augmentation de la surface des caissons. Par ailleurs, on peut également utiliser ces caissons pour y former des condensateurs de découplage, connectés entre la tension d'alimentation et la masse. Ces condensateurs de découplage comportent par exemple une ou plusieurs lignes de polysilicium 15 isolées du caisson P par un matériau isolant tel qu'un oxyde de silicium. Or, il s'avère que de tels condensateurs de découplage présentent des courants de fuite non négligeables et une valeur capacitive qui peut être dans certains cas relativement faible. Selon un mode de réalisation, il est proposé de réduire 20 l'encombrement surfacique d'un caisson semiconducteur isolé par une structure du type triple caisson (Triple Well) tout en proposant la réalisation au niveau de ce caisson de condensateurs de découplage présentant une valeur capacitive plus importante et des courants de fuite réduits. 25 Selon un aspect, il est proposé un circuit intégré comprenant un substrat semiconducteur, d'un premier type de conductivité, par exemple de type de conductivité P, et au moins un caisson semiconducteur du premier type de conductivité, par exemple de type de conductivité P, isolé du substrat par une région d'isolation 30 comportant une première tranchée isolante s'étendant dans le substrat depuis une première face du substrat et entourant ledit au moins un caisson, une couche semiconductrice d'un deuxième type de conductivité opposé au premier type de conductivité, par exemple de type de conductivité N, enterrée dans le substrat sous le caisson, et 3057393 3 une zone isolante intermédiaire configurée pour assurer une continuité d'isolation électrique entre la première tranchée isolante et la couche semiconductrice enterrée. La zone isolante intermédiaire comprend une deuxième 5 tranchée comportant au moins une partie périphérique entourant ledit au moins un caisson, ladite partie périphérique possédant une première partie s'étendant depuis ladite première face du substrat au contact de la première tranchée isolante, et prolongée par une deuxième partie située entre la première tranchée isolante et ladite couche 10 semiconductrice enterrée. Ladite deuxième tranchée comporte une portion centrale configurée pour être électriquement conductrice, par exemple du polysilicium, enveloppée dans une enveloppe isolante, par exemple du dioxyde de silicium, et le circuit intégré comprend au moins un 15 premier contact configuré pour être électriquement conducteur sur ladite portion centrale et au moins un deuxième contact configuré pour être électriquement conducteur sur ledit au moins un caisson. Ainsi, la deuxième tranchée contribue, par sa partie périphérique, à l'isolation du caisson semiconducteur du reste du 20 substrat. Par ailleurs, sa partie centrale électriquement conductrice enveloppée dans une enveloppe isolante permet de former avec le caisson semiconducteur un condensateur de découplage. L'isolation du caisson semiconducteur par une telle deuxième tranchée permet de s' affranchir du problème d' encombrement 25 surfacique évoqué précédemment en relation avec les puits implantés. Par ailleurs, l'utilisation de cette tranchée également à des fins de condensateur de découplage, permet d'augmenter la valeur capacitive d'un tel condensateur de découplage tout en limitant le courant de fuite. 30 Pour augmenter encore la valeur capacitive du condensateur de découplage, il peut être prévu que la deuxième tranchée comporte au moins une branche additionnelle raccordée à ladite partie périphérique et s'entendant à l'intérieur dudit au moins un caisson semiconducteur, voire plusieurs branches additionnelles parallèles raccordées à ladite 3057393 4 partie périphérique et s'étendant à l'intérieur dudit au moins un caisson semiconducteur. Plusieurs variantes de réalisation sont possibles. Ainsi, la première partie de ladite au moins une partie 5 périphérique de la deuxième tranchée peut être située intégralement dans la première tranchée isolante. En d'autres termes, la deuxième tranchée peut traverser la première tranchée isolante (du type STI par exemple). En variante, la première partie de ladite au moins une partie 10 périphérique de la deuxième tranchée peut être située intégralement entre le caisson et la première tranchée isolante. Cette première partie de la partie périphérique de la deuxième tranchée est alors avantageusement accolée à la première tranchée isolante. La deuxième partie de la partie périphérique de la deuxième 15 tranchée peut venir au contact de la couche semiconductrice enterrée. En variante, le fond de cette deuxième partie peut être à distance de la couche semiconductrice enterrée et la zone isolante intermédiaire comporte alors une zone implantée du deuxième type de conductivité, par exemple de type de conductivité N, située entre le 20 fond de ladite deuxième partie et la couche semiconductrice enterrée. Un tel mode de réalisation est avantageusement compatible avec la réalisation au sein du circuit intégré, d'un dispositif de mémoire comportant un plan mémoire possédant des cellules mémoires non volatiles et des transistors de sélection à grille enterrée car ladite 25 deuxième tranchée peut avoir une profondeur sensiblement égale à celle desdites grilles enterrées. D'autres avantages et caractéristiques de l' invention apparaitront à l'examen de la description détaillée de modes de réalisation, nullement limitatifs, et des dessins annexés sur lesquels : 30 - La figure 1, déjà décrite, illustre un exemple d'isolation électrique d'un caisson semiconducteur du type triple caisson, selon l'art antérieur, et, - Les figures 2 à 7 illustrent schématiquement différents modes de réalisation de l'invention. 3057393 5 Sur la figure 2 et sur la figure 3 qui est une vue de dessus de la figure 2, la référence IC1 désigne un circuit intégré comportant un caisson semiconducteur 1 ayant un premier type de conductivité, ici de type de conductivité P. 5 Comme on va le voir maintenant, ce caisson 1 est électriquement isolé du substrat SB, également de type de conductivité P, par une région d'isolation comportant un certain nombre d'éléments. Plus particulièrement, la région d'isolation comporte une 10 première tranchée isolante 2, par exemple du type tranchée peu profonde (STI : Shallow Trench Isolation) entourant le caisson 1 et s'étendant dans le substrat SB depuis une première face ou face supérieure FS du substrat. La région d'isolation comporte également une couche 15 semiconductrice d'un deuxième type de conductivité, ici de type de conductivité N référencée 3, enterrée dans le substrat SB sous le caisson 1. La région d'isolation comporte également une zone isolante intermédiaire assurant une continuité d'isolation électrique entre la 20 première tranchée isolante 2 et la couche semiconductrice enterrée 3. Dans ce mode de réalisation, la zone isolante intermédiaire comprend une deuxième tranchée 4 comportant une partie périphérique 40 entourant le caisson 1. Cette partie périphérique possède une première partie 410 25 s'étendant depuis la première face FS du substrat au contact de la première région isolante 2. Cette première partie 410, qui est accolée à la première tranchée isolante 2, est prolongée par une deuxième partie 420 qui est située entre la première tranchée isolante 2 et la couche 30 semiconductrice enterrée 3. Dans ce mode de réalisation, le fond de la deuxième partie 420 de la partie périphérique 40 est à distance de la couche semiconductrice enterrée 3. 3057393 6 Par conséquent, de façon à assurer la continuité d'isolation électrique, la zone isolante intermédiaire comporte également une zone implantée 5, de type de conductivité N, située entre le fond de la deuxième partie 420 de la deuxième tranchée 4 et la couche 5 semiconductrice enterrée 3. Le caisson semiconducteur 1 est donc totalement isolé électriquement du reste du substrat SB. Par ailleurs, la deuxième tranchée 4 comporte une portion centrale 430 électriquement conductrice, enveloppée dans une 10 enveloppe isolante 440. A titre d'exemple non limitatif, la partie centrale électriquement conductrice 430 peut comporter du polysilicium et l'enveloppe isolante peut comporter du dioxyde de silicium. A titre d'exemple non limitatif, la surface de la section 15 transversale de la partie centrale de la tranchée 4 peut être de l'ordre de 0,10 i.tm2 tandis que l'épaisseur de l'enveloppe isolante 440 peut être de l'ordre de la centaine d'Angstrôm. Outre sa fonction d'isolation, la deuxième tranchée 4 forme avec le caisson 1 un condensateur de découplage. Une première 20 électrode de ce condensateur de découplage est formée par la partie centrale 430 de la tranchée 4 tandis que la deuxième électrode du condensateur de découplage est formée par le caisson 1. Le diélectrique du condensateur de découplage est formé par l'enveloppe isolante 440. 25 Aussi, est-il prévu que le circuit intégré IC comporte également un premier contact électriquement conducteur CT1 sur la portion centrale 430 de la deuxième tranchée 4 et un deuxième contact électriquement conducteur CT2 sur le caisson 1. On peut alors par exemple appliquer la tension d'alimentation 30 Vdd sur le deuxième contact CT2 et la masse sur le première contact CT1 ce qui permet d'avoir un condensateur de découplage entre tension d'alimentation et masse. La partie périphérique de cette deuxième tranchée 4 permet d'avoir une valeur capacitive conséquente, typiquement une valeur 3057393 7 capacitive une demie fois plus grande que celle d'un condensateur de découplage de l'art antérieur. Par ailleurs, cette structure en tranchées permet également de limiter les courants de fuite du condensateur de découplage. 5 Comme on vient de le voir, le fond de la deuxième tranchée 4 est à distance de la couche semiconductrice enterrée 3. Ceci est compatible avec un procédé de réalisation d'un dispositif de mémoire dont le plan mémoire PM possède, comme illustré schématiquement sur la figure 4, des cellules mémoires non 10 volatiles CEL et des transistors de sélection à grille enterrée TSL. Plus précisément, chaque cellule-mémoire CEL comporte un transistor à grille flottante TGF réalisé dans et sur un caisson semiconducteur de type P séparé du substrat sous-jacent de type P par une couche semiconductrice de type N (non représentée ici à des fins 15 de simplification). De façon classique, chaque transistor à grille flottante comporte une grille flottante GF, par exemple en polysilicium, et une grille de commande CG. Chaque transistor de sélection TSL permet de sélectionner une 20 rangée de cellules et est un transistor MOS dont la grille GTSL est une grille enterrée dans le caisson de type P et électriquement isolée de ce caisson par un oxyde de grille OX, typiquement du dioxyde de silicium. La grille enterrée GTSL est commune aux deux transistors de 25 sélection TSL adjacents dont les deux oxydes de grille OX sont respectivement situés sur les deux flancs de cette grille enterrée. Et, comme illustré sur la figure 4, la profondeur PR des tranchées ayant permis la réalisation des grilles de sélection enterrées GTSL est alors avantageusement identique ou sensiblement identique à 30 la profondeur PR de la deuxième tranchée 4 illustrée sur la figure 2. De façon à augmenter encore la valeur capacitive du condensateur de découplage, on peut prévoir, comme illustré sur la figure 5, un mode de réalisation dans lequel la deuxième tranchée 4 comporte au moins une branche additionnelle, et ici plusieurs branches 3057393 8 additionnelles parallèles 41, raccordées à la partie périphérique 40 de la tranchée 4 et s'étendant à l'intérieur du caisson semiconducteur 1. D'autres variantes de réalisations sont possibles et illustrées sur les figures 6 et 7. 5 Ainsi, comme illustré sur la figure 6, il est possible de prévoir une deuxième tranchée 400 dont le fond de la deuxième partie ne soit plus situé à distance de la couche semiconductrice enterrée 3 mais vienne au contact de celle-ci. De même, comme illustré sur la figure 7, au lieu de prévoir une 10 deuxième tranchée 40 venant s'accoler, une fois la réalisation terminée, à la première tranchée isolante 2, on peut prévoir une deuxième tranchée 4000 traversant la première tranchée isolante 2. En d'autres termes, la première partie de cette deuxième tranchée 4000 est alors située intégralement au sein de la première tranchée isolante 2. 15 Dans l'exemple illustré sur la figure 7, la deuxième tranchée 4000 vient au contact de la couche semiconductrice enterrée 3. Bien entendu, il serait tout à fait envisageable que le fond de cette deuxième tranchée 4000 soit, comme illustré sur la figure 2, à distance de cette couche semiconductrice enterrée 3 moyennant quoi une zone 20 implantée 5 de type de conductivité N serait alors nécessaire. REVENDICATIONS1. Circuit intégré, comprenant un substrat semiconducteur (SB) d'un premier type de conductivité et au moins un caisson semiconducteur (1) du premier type de conductivité isolé du substrat par une région d'isolation comportant : - une première tranchée isolante (2) s'étendant dans le substrat (SB) depuis une première face (FS) du substrat et entourant ledit au moins un caisson (1), - une couche semiconductrice (3) d'un deuxième type de conductivité opposé au premier type conductivité, enterrée dans le substrat sous le caisson, et - une zone isolante intermédiaire configurée pour assurer une continuité d'isolation électrique entre la première tranchée isolante et la couche semiconductrice enterrée, la zone isolante intermédiaire comprenant une deuxième tranchée (4) comportant au moins une partie périphérique (40) entourant ledit au moins un caisson (1), ladite partie périphérique (40) possédant une première partie (410) s'étendant depuis ladite première face (FS) du substrat au contact de la première tranchée isolante (2), la première partie étant prolongée par une deuxième partie (420) située entre la première tranchée isolante (2) et ladite couche semiconductrice enterrée (3), ladite au moins une deuxième tranchée (4) comportant une portion centrale configurée pour être électriquement conductrice (430) et enveloppée dans une enveloppe isolante (440), le circuit intégré comprenant au moins un premier contact configuré pour être électriquement conducteur (CT2) sur ladite portion centrale (430) et au moins un deuxième contact configuré pour être électriquement conducteur (CT2) sur ledit au moins un caisson (1). 3057393 10 2. Circuit intégré selon la revendication 1, dans lequel la première partie de ladite au moins une partie périphérique est située intégralement dans ladite première tranchée isolante (2). 3. Circuit intégré selon la revendication 1, dans lequel la 5 première partie (410) de ladite au moins une partie périphérique (40) est située intégralement entre le caisson (1) et la première tranchée isolante (2). 4. Circuit intégré selon l'une des revendications précédentes, dans lequel ladite deuxième tranchée (4) comporte au moins une 10 branche additionnelle (41) raccordée à ladite partie périphérique (40) et s'étendant à l'intérieur dudit au moins un caisson semiconducteur (1). 5. Circuit intégré selon la revendication 4, dans lequel ladite deuxième tranchée (4) comporte plusieurs branches additionnelles 15 parallèles (41) raccordées à ladite partie périphérique (40) et s'étendant à l'intérieur dudit au moins un caisson semiconducteur (1). 6. Circuit intégré selon l'une des revendications précédentes, dans lequel ladite deuxième partie (420) de ladite au moins une partie périphérique (40) vient au contact de la couche semiconductrice 20 enterrée (3). 7. Circuit intégré selon l'une des revendications 1 à 5, dans lequel le fond de la deuxième partie (420) de ladite au moins une partie périphérique (40) est à distance de la couche semiconductrice enterrée (3) et la zone isolante intermédiaire comporte une zone 25 implantée du deuxième type de conductivité (5) située entre le fond de ladite deuxième partie (420) et la couche semiconductrice enterrée (3). 8. Circuit intégré selon la revendication 7, comprenant un dispositif de mémoire (DM) comportant un plan mémoire (PM) possédant des cellules-mémoires non-volatiles (CEL) et des transistors 30 de sélection (TSL) à grilles enterrées, ladite deuxième tranchée (4) ayant une profondeur (PR) sensiblement égale à celle desdites grilles enterrées. 3057393 11 9. Circuit intégré selon l'une quelconque des revendications précédentes, dans lequel le premier type de conductivité est le type P et le deuxième type de conductivité est le type N.