FR 3050308 A1 20171020 FR 1653397 A 20160418 1 Procédé et dispositif de commande d'au moins un circuit de pompe de charge Des modes de mise en oeuvre et de réalisation de l'invention concernent la commande de circuit(s) de pompe(s) de charge. L'invention s'applique notamment mais non limitativement aux opérations (lecture, programmation, effacement) effectuées dans des mémoires non volatiles, en particulier des mémoires flash embarquées, qui nécessitent des hautes tensions générées par un ou plusieurs circuits de pompe de charge. Habituellement, la génération de la haute tension est effectuée à partir de l'alimentation externe qui peut varier entre une valeur basse, par exemple 1,55 volt et une valeur haute, par exemple 3,6 volts. En conséquence, les circuits de pompe de charge sont dimensionnés pour avoir la capacité de générer de la haute tension à partir de la valeur la plus basse de la tension d'alimentation. Or, ceci a des conséquences sur les ondulations de la tension régulée obtenue à partir de valeurs élevées de la tension d' alimentation. En effet, il est alors nécessaire d'avoir des régulations fonctionnant à très haute vitesse pour garantir des ondulations raisonnables du niveau de haute tension délivrée par le circuit de pompe de charge à partir d'une valeur élevée de tension d'alimentation, et ce en garantissant une consommation statique minimale. Or, les structures classiques de circuits de commande de pompe de charge ne permettent pas d'obtenir à la fois une régulation rapide (de façon à minimiser les ondulations de la tension régulée en sortie de la pompe de charge) et une basse consommation. C'est le cas par exemple pour le type d'architecture de dispositif de commande d'un circuit de pompe de charge illustré sur la figure 1. 3050308 2 Plus précisément, dans cette architecture de l'art antérieur, la tension de sortie Vpump délivrée par le circuit de pompe de charge est rebouclée sur une entrée d'une porte logique 2 (typiquement une porte ET) par l'intermédiaire d'un pont diviseur de tension 6 et d'un 5 comparateur statique 7 qui compare la tension Vpump/K à une tension de référence VREF. Le signal de sortie du comparateur STOPPH est combiné dans la porte logique 2, avec un signal d'horloge Clock délivré par un oscillateur 1. Le signal de sortie de la porte ET 2, référencé GCLK est ensuite mis en forme dans un circuit classique de 10 mise en forme 3 pour délivrer le signal de commande PUMPH du circuit de pompe de charge 4. Dans une telle architecture, la régulation est basée sur la course entre le signal de régulation STOPPH et le signal d'horloge Clock. Et, la régulation doit être rapide pour éviter des retards dans la 15 boucle de régulation qui pourrait causer des pics sur la tension de sortie Vpump. Or, le comparateur 7 est ici un comparateur statique, en ce sens qu'il effectue constamment la comparaison entre la tension Vpump/K et la tension de référence VREF. 20 Or, des comparateurs haute vitesse ne sont pas compatibles avec des exigences de basse consommation. Il existe par conséquent un besoin d'avoir une commande de pompe de charge offrant une régulation rapide et une faible consommation de courant typiquement bien inférieure à 1 [tA, par 25 exemple de l'ordre de quelques centaines de nanoampères. Selon un aspect, il est proposé un procédé de commande d'au moins un circuit de pompe de charge, comprenant une génération d'un signal de commande à partir d'un premier signal issu du signal de sortie du circuit de pompe de charge, d'un signal de référence et d'un 30 signal d'horloge. Selon une caractéristique générale de cet aspect, la génération du signal de commande comprend une comparaison du signal de référence et dudit premier signal au rythme d'un signal de cadencement issu du signal d'horloge. 3050308 3 Bien que le premier signal puisse être le signal de sortie lui-même du circuit de pompe de charge, le premier signal est en général le signal de sortie du circuit de pompe de charge réduit d'un facteur K après passage dans un pont diviseur. 5 De même, le signal de cadencement peut être le signal d'horloge lui-même ou bien par exemple un signal de période double, par exemple après passage du signal d'horloge dans un détecteur de fronts. Ainsi, selon cet aspect, la comparaison du signal de référence 10 et du premier signal est une comparaison dynamique (par opposition à une comparaison statique effectuée dans l'art antérieur) c'est-à-dire une comparaison effectuée uniquement à des instants précis, en l'espèce au rythme du signal de cadencement. Par conséquent, la fréquence du signal de cadencement peut être élevée, correspondant à 15 une régulation rapide, avec une consommation réduite du comparateur puisque celui-ci n'effectue les opérations de comparaison qu'à des instants donnés et non en continu. Alors qu'il serait possible d'utiliser une architecture de comparateur statique et d'activer le comparateur uniquement au rythme 20 du signal de cadencement, il est préférable, pour obtenir une réduction encore plus importante de la consommation de courant, que la génération du signal de commande comprenne préalablement à ladite comparaison, une initialisation d'une mémoire-verrou dans un état initial, initialisation effectuée au rythme de premiers fronts, par 25 exemple les fronts descendants, du signal de cadencement (l'initialisation est ainsi par exemple effectuée lors de chaque état bas du signal de cadencement) tandis que la comparaison est effectuée au rythme de deuxièmes fronts (par exemple les fronts montants) du signal de cadencement (la comparaison est effectuée ainsi sur chaque 30 état haut du signal de cadencement). L'état de la mémoire-verrou est alors modifié ou non en fonction du résultat de ladite comparaison. Ainsi, non seulement la phase de comparaison n'est effectuée qu'à des instants donnés, mais le basculement de la mémoire-verrou (« latch » en langue anglaise) ne se fait que dans un cas sur deux 3050308 4 c'est-à-dire par exemple lorsque le niveau du premier signal est inférieur au niveau de la tension de référence. Par conséquent, il en résulte encore une diminution de la consommation de courant. Lorsque le signal représentatif du résultat de ladite 5 comparaison comporte des impulsions courtes, il est préférable, de façon à éviter de déclencher le circuit de pompe de charge deux fois de suite sur les deux fronts de chaque impulsion, de délivrer le signal représentatif du résultat de ladite comparaison à une bascule T de façon à générer un signal intermédiaire qui sera éventuellement mis en 10 forme, pour générer le signal de commande. Ceci permet alors de transformer chaque impulsion du signal représentatif du résultat de la comparaison en un front qui va permettre de déclencher un coup de pompe. Il devient alors également possible de commander un premier 15 circuit de pompe de charge par des premiers fronts, par exemple les fronts montants, du signal de commande et un deuxième circuit de pompe de charge par des deuxièmes fronts, par exemple les fronts descendants, du signal de commande. Selon un autre aspect, il est proposé un dispositif de commande 20 d'au moins un circuit de pompe de charge, comprenant une première entrée pour recevoir un premier signal issu du signal de sortie du circuit de pompe de charge, une deuxième entrée pour recevoir un signal de référence, une troisième entrée pour recevoir un signal d'horloge et un circuit de commande configuré pour générer un signal 25 de commande du circuit de pompe de charge. Selon une caractéristique générale de cet autre aspect, le circuit de commande comprend un module de comparaison configuré pour effectuer une comparaison du signal de référence et du premier signal au rythme d'un signal de cadencement issu du signal d'horloge. 30 Selon un mode de réalisation, le module de comparaison comprend un étage de comparaison et une mémoire-verrou connectée à l'étage de comparaison, 3050308 5 des premiers moyens de commande configurés pour initialiser la mémoire-verrou dans un état initial au rythme de premiers fronts du signal de cadencement, et des deuxièmes moyens de commande configurés pour activer 5 l'étage de comparaison au rythme de deuxièmes fronts du signal de cadencement, l'état de la mémoire-verrou étant alors modifié en fonction du résultat de ladite comparaison. Le circuit de commande peut également un bloc de détection 10 configuré pour détecter les fronts du signal d'horloge et délivrer ledit signal de cadencement. A cet égard, le bloc de détection comporte par exemple une bascule monostable délivrant une impulsion du signal de cadencement à chaque front du signal d'horloge, la durée de chaque impulsion étant 15 choisie de façon à permettre un basculement éventuel de l'état de la mémoire-verrou. Selon un mode de réalisation, le circuit de commande peut comprendre une bascule T connectée à la sortie du module de comparaison, de façon à générer un signal intermédiaire qui peut être 20 par exemple mis en forme au sein d'un étage de mise en forme. Selon un autre aspect, il est également proposé un circuit intégré comportant un dispositif de commande tel que défini ci-avant et au moins un circuit de pompe de charge apte à être commandé par le signal de commande. 25 En variante, le circuit peut comporter un premier circuit de pompe de charge apte à être commandé par des premiers fronts du signal de commande et un deuxième circuit de pompe de charge apte à être commandé par des deuxièmes fronts du signal de commande. D'autres avantages et caractéristiques de l' invention 30 apparaîtront à l'examen de la description détaillée de modes de mise en oeuvre et de réalisation, nullement limitative, et des dessins annexés sur lesquels : -la figure 1, déjà décrite, illustre une architecture classique d'un dispositif de commande d'un circuit de pompe de charge, et 3050308 6 -les figures 2 à 7 ont trait à différents modes de mise en oeuvre et de réalisation de l'invention. Sur la figure 2, la référence IC désigne un circuit intégré incorporant un circuit de commande 8 configuré pour commander un 5 circuit de pompe de charge 4, de structure classique et connue en soi. Le circuit de commande 8 comporte une première entrée El destinée à recevoir un premier signal Vpump/K issu du signal de sortie Vpump du circuit de pompe de charge 4 après passage dans un pont diviseur 6. 10 Le circuit de commande 8 comporte également une deuxième entrée E2 configurée pour recevoir un signal ou tension de référence VREF et une troisième entrée E3 destinée à recevoir un signal d'horloge Clock. Le circuit de commande 8 comporte également un premier étage 15 80 comportant les trois entrées El, E2 et E3 et configuré pour délivrer un signal intermédiaire Clock cond à un étage de mise en forme 81, de structure classique et connue en soi, qui délivre le signal de commande PUMPH au circuit de pompe de charge 4. Le circuit de mise en forme 81 comporte par exemple des 20 étages tampons (« buffers »). Comme illustré sur la figure 3, le premier étage 80 comporte par exemple un bloc de détection 800 dont l'entrée E3 reçoit le signal d'horloge Clock et configuré pour détecter les fronts du signal d'horloge et délivrer un signal de cadencement SAMPLE. 25 Des chronogrammes temporels du signal d'horloge Clock et du signal de cadencement SAMPLE sont illustrés sur la figure 4. On voit que le signal de cadencement SAMPLE comporte une succession d'impulsions dont les fronts montants FM sont synchronisés avec les fronts du signal d'horloge Clock. Chaque 30 impulsion a une durée D séparant son front montant FM de son front descendant FD. A cet égard, le bloc de détection comporte par exemple une bascule monostable qui délivre une impulsion du signal de cadencement SAMPLE à chaque front du signal d'horloge et, comme 3050308 7 on le verra plus en détail ci-après, la durée D de chaque impulsion est choisie de façon à permettre un basculement éventuel de l'état d'une mémoire-verrou lors d'une phase de comparaison effectuée dans un module de comparaison 801. 5 Plus précisément, comme illustré sur la figure 3, ce module de comparaison 801 reçoit sur l'entrée El le premier signal Vpump/K et sur la deuxième entrée E2 le signal de référence VREF. Le module de comparaison est par ailleurs cadencé par le signal de cadencement SAMPLE et délivre un signal COMP OUT représentatif du résultat de 10 la comparaison. Le signal COMP OUT est délivré à une bascule T 802 (« Toggle Flip Flop ») qui délivre en sortie le signal intermédiaire Clock cond. Avant de détailler le fonctionnement de l'étage 80 et les 15 évolutions des signaux COMP OUT et Clock cond illustrées sur la figure 4, on va maintenant décrire plus en détail un exemple de réalisation du module de comparaison 801 en se particulièrement à la figure 5. Le module de comparaison 801 comprend référant plus un étage de 20 comparaison 8010 et une mémoire-verrou (« latch ») 8011 connectée à l'étage de comparaison 8010. L'étage de comparaison comporte ici deux transistors NMOS dont les grilles forment les entrées El et E2 destinées à recevoir respectivement le premier signal Vpump/K et le signal de référence 25 VREF. Les noeuds N3 et N4 du module de comparaison sont les noeuds communs aux drains des transistors de l'étage de comparaison 8010 et à la mémoire-verrou 8011. Les sources des transistors de l'étage de comparaison 8010 sont 30 reliées ensemble à un noeud N5 qui est lui-même relié à la masse GND par l'intermédiaire d'un transistor NMOS TN1 commandé sur sa grille par le signal de cadencement SAMPLE. 3050308 8 Les noeuds N3 et N4 sont par ailleurs connectés ensemble par l'intermédiaire d'un transistor PMOS PP1 également commandé sur sa grille par le signal de cadencement SAMPLE. La mémoire-verrou, de structure classique, comporte deux 5 inverseurs couplés de façon croisée. Ces deux inverseurs sont connectés à la borne d'alimentation Vdd. La sortie de l'inverseur de droite sur la figure 5 forme le noeud N2 de sortie du module de comparaison et délivre le signal COMP OUT. Le noeud N2 est également relié à la borne d'alimentation Vdd 10 par un transistor PMOS TP3 commandé sur sa grille par le signal de cadencement SAMPLE tandis que le noeud N1, qui est la sortie de l'inverseur de gauche sur la figure 5, est relié à la borne d'alimentation Vdd par l'intermédiaire d'un autre transistor PMOS TP2 et également commandé sur sa grille par le signal de cadencement 15 SAMPLE. Les transistors TP1, TP2 et TP3 forment ici des premiers moyens de commande, configurés pour initialiser la mémoire-verrou 8011 dans un état initial au rythme des fronts descendants du signal de cadencement SAMPLE, en l'espèce à chaque fois que le signal de 20 cadencement est dans l'état bas (SAMPLE=0). Le transistor TN1 forme quant à lui des deuxièmes moyens de commande configurés pour activer l'étage de comparaison 8010 au rythme des fronts montants du signal de cadencement SAMPLE, c'est-à-dire à chaque fois que le signal SAMPLE est à l'état haut 25 (SAMPLE=1). Plus précisément, à chaque fois que le signal de cadencement SAMPLE vaut 0, on est dans une phase de réinitialisation (« reset ») dans laquelle les transistors TP1, TP2 et TP3 sont passants et le transistor TN1 est bloqué. Les noeuds N1 et N2 sont préchargés à la 30 tension Vdd tandis que les noeuds N3 et N4 sont égalisés. Dans cet état initial, le signal de sortie COMP OUT vaut 1. A chaque fois que le signal de cadencement SAMPLE vaut 1, on entre dans une phase de comparaison, dans laquelle les transistors 3050308 9 TP1, TP2 et TP3 sont cette fois-ci bloqués tandis que le transistor T2 est passant, mettant le noeud N5 à la masse. Les tensions aux noeuds N3 et N4 chutent avec une vitesse différente selon que la tension VREF est plus grande ou plus petite que 5 la tension Vpump/K. Il en est de même pour les tensions aux noeuds N1 et N2. Ainsi, si la tension Vpump/K est inférieure à la tension VREF, alors la mémoire-verrou bascule dans l'état « 0 » et le signal COMP OUT prend la valeur « 0 ». 10 Dans le cas contraire, la mémoire-verrou ne bascule pas et le signal COMP OUT reste dans l'état 1. L'évolution de ces signaux est représentée sur la partie basse de la figure 4. On voit donc que, en réponse au front montant du signal de 15 cadencement SAMPLE, le signal COMP OUT passe à l'état bas si la tension de référence VREF devient supérieure à la tension Vpump/K. Le signal COMP OUT remonte à l'état 1 à l'occurrence du front montant FD du signal de cadencement SAMPLE qui marque le début de la réinitialisation de la mémoire « 0 » du module de 20 comparaison. Le temps de réponse du module de comparaison, c'est-à-dire la durée s'écoulant entre l'occurrence d'un front montant FM du signal de cadencement SAMPLE et l'occurrence d'un front descendant du signal COMP OUT est de l'ordre de la nanoseconde. 25 Comme indiqué ci-avant, la durée D de chaque impulsion du signal de cadencement SAMPLE a été choisie de façon à permettre l'opération de comparaison et le changement d'état éventuel de la mémoire-verrou. A titre indicatif, on pourra choisir une durée D égale à 1 nanoseconde, cette durée étant inférieure à une demi période du 30 signal d'horloge. Le module de comparaison est avantageusement réalisé avec des transistors de petite taille présentant de faibles valeurs capacitives, ce qui conduit à de faibles consommations de courant lors des basculements éventuels de la mémoire-verrou. 3050308 10 L'utilisation d'une mémoire-verrou est en effet avantageuse car la seule consommation du module de comparaison se produit lors de la commutation de l'état de cette mémoire-verrou. Ainsi, à titre indicatif, pour une fréquence du signal de 5 cadencement de 256 MHz, on obtient une consommation moyenne de courant de l'ordre de quelques centaines de nanoampères, ce qui est bien inférieur à la consommation d'un comparateur statique à haute vitesse qui peut atteindre quelques dizaines de microampères. Le circuit de pompe de charge 4 est un circuit d'architecture 10 classique et connue en soi. Généralement, une architecture de circuit de pompe de charge comprend un ou plusieurs étages capacitifs permettant, par des charges successives des condensateurs, d'obtenir en sortie une tension supérieure à la tension d'entrée. Selon le type d'architecture, le circuit de pompe de charge peut être commandé par 15 un signal de commande (comme par exemple dans les pompes de charge du type Dickson) ou bien par le signal de commande et le signal de commande complémentaire. De façon à éviter un coup de pompe de charge à chaque front du signal COMP OUT, ce signal est avantageusement délivré à la 20 bascule T 802, ce qui permet d'obtenir le signal intermédiaire Clock cond ayant un front montant FMC ou descendant FDC à chaque occurrence d'une impulsion du signal COMP OUT. Le signal de commande PUMPH commandant le circuit de pompe de charge 4 présente, après une mise en forme dans l'étage de 25 mise en forme 81, des occurrences de front analogues à celles du signal intermédiaire Clock cond. Il serait alors possible de prévoir un coup de pompe de charge à chaque front montant ou descendant du signal PUMPH. Cela étant, en variante, comme illustré sur la figure 6, on peut 30 prévoir deux circuits de pompes de charge 4A et 4B respectivement commandés par les fronts montants et les fronts descendants du signal de commande PUMPH. Plus précisément, dans ce cas, le circuit de pompe de charge 4A effectue un coup de charge à chaque front montant du signal 3050308 11 PUMPH tandis que c'est le circuit de pompe de charge 4B qui effectue un coup de pompe à chaque front descendant du signal de commande PUMPH. L'invention n'est pas limitée aux modes de réalisation et de 5 mise en oeuvre qui viennent d'être décrits mais en embrassent toutes les variantes. Ainsi, bien qu'il soit particulièrement avantageux, comme cela a été décrit ci-avant, d'utiliser un module de comparaison comportant un étage comparateur combiné à une mémoire-verrou, on pourrait 10 utiliser, comme illustré sur la figure 7, un étage comparateur statique activé de façon dynamique c'est-à-dire au rythme des fronts montants du signal de cadencement SAMPLE. La consommation de courant d'un tel comparateur resterait moins importante que celle d'un comparateur statique effectuant en 15 continu la comparaison entre le premier signal Vpump/K et le signal de référence VREF. Plus précisément, comme illustré sur la figure 7, un tel comparateur comprend un étage classique de comparaison 8010 à base de deux transistors MOS dont les grilles forment les deux entrées El et 20 E2 et relié à la tension d'alimentation Vdd par une structure du type miroir de courant 8011. Les sources des deux transistors de l'étage comparateur sont reliées ensemble à la masse GND par l'intermédiaire d'un premier transistor NMOS TN5 commandé sur sa grille par une tension de 25 polarisation VP et par un deuxième transistor NMOS TN6 connecté sur sa grille par le signal de cadencement SAMPLE. La sortie du comparateur est reliée à un inverseur INV qui délivre le signal COMP OUT. Par ailleurs, un transistor PMOS TP4 commandé sur sa grille 30 par le signal de cadencement SAMPLE, est connecté entre la borne d'alimentation Vdd et l'entrée de l'inverseur INV. Ainsi, lorsque le signal de cadencement SAMPLE est à l'état bas, le comparateur est inactif et l'entrée de l'inverseur est forcée à la tension Vdd, ce qui force la sortie du signal COMP OUT à l'état bas. 3050308 12 Par contre, lorsque le signal de cadencement SAMPLE est à l'état haut, l'étage comparateur est actif et peut procéder à la comparaison entre les signaux Vpump/K et VREF de façon à délivrer le signal COMP OUT ayant la valeur « 0 » ou « 1 » en fonction du 5 résultat de la comparaison. REVENDICATIONS1. Procédé de commande d'au moins un circuit de pompe de charge, comprenant une génération d'un signal de commande (PUMPH) à partir d'un premier signal (Vpump/K) issu du signal de sortie (Vpump) du circuit de pompe de charge (4), d'un signal de référence (VREF) et d'un signal d'horloge (Clock), caractérisé en ce que la génération du signal de commande comprend une comparaison dudit signal de référence (VREF) et dudit premier signal (Vpump/K) au rythme d'un signal de cadencement (SAMPLE) issu du signal d'horloge (Clock). 2. Procédé selon la revendication 1, dans lequel la génération du signal de commande comprend préalablement à ladite comparaison une initialisation d'une mémoire-verrou (8011) dans un état initial effectuée au rythme de premiers fronts dudit signal de cadencement (SAMPLE), et ladite comparaison est effectuée au rythme de deuxièmes fronts dudit signal de cadencement (SAMPLE), l'état de la mémoire-verrou étant modifié ou non en fonction du résultat de ladite comparai son. 3. Procédé selon l'une des revendications précédentes, dans lequel la génération du signal de commande comprend une détection (800) des fronts du signal d'horloge délivrant ledit signal de cadencement. 4. Procédé selon l'une des revendications précédentes, dans lequel la génération du signal de commande comprend une délivrance du signal représentatif du résultat de ladite comparaison (COMP OUT) à une bascule T (802) de façon à générer un signal intermédiaire (Clock cond). 5. Procédé selon la revendication 4, dans lequel la génération du signal de commande comprend une mise en forme (81) du signal intermédiaire (Clock cond). 6. Procédé selon l'une des revendications précédentes, dans lequel on commande un premier circuit de pompe de charge (4A) par 3050308 14 des premiers fronts du signal de commande et un deuxième circuit de pompe de charge (4B) par des deuxièmes fronts du signal de commande. 7. Dispositif de commande d'au moins un circuit de pompe de 5 charge, comprenant une première entrée (El) pour recevoir un premier signal (Vpump/K) issu du signal de sortie (Vpump) du circuit de pompe de charge (4), une deuxième entrée (E2) pour recevoir un signal de référence (VREF), une troisième entrée (E3) pour recevoir un signal d'horloge (Clock) et un circuit de commande (8) configuré pour 10 générer un signal de commande (PUMPH) du circuit de pompe de charge, caractérisé en ce que le circuit de commande (8) comprend un module de comparaison (801) configuré pour effectuer une comparaison dudit signal de référence et dudit premier signal au rythme d'un signal de cadencement issu du signal d'horloge. 15 8. Dispositif selon la revendication 7, dans lequel le module de comparaison (801) comprend un étage de comparaison et une mémoire-verrou (8011) connectée à l'étage de comparaison, des premiers moyens de commande (TP1-TP3) configurés pour initialiser la mémoire-verrou dans un état initial au rythme de premiers fronts dudit 20 signal de cadencement, et des deuxièmes moyens de commande (TN1) configurés pour activer l'étage de comparaison au rythme de deuxièmes fronts dudit signal de cadencement, l'état de la mémoire-verrou étant alors modifié ou non en fonction du résultat de ladite comparaison. 25 9. Dispositif selon l'une des revendications 7 ou 8, dans lequel le circuit de commande comprend un bloc de détection (800) configuré pour détecter les fronts du signal d'horloge et délivrer ledit signal de cadencement (SAMPLE). 10. Dispositif selon les revendications 8 et 9, dans lequel 30 le bloc de détection (800) comporte une bascule monostable délivrant une impulsion du signal de cadencement à chaque front du signal d'horloge, la durée de chaque impulsion étant choisie de façon à permettre un basculement éventuel de l'état de la mémoire verrou. 3050308 15 11. Dispositif selon l'une des revendications 7 à 10, dans lequel le circuit de commande comprend une bascule T (802) connectée à la sortie du module de comparaison de façon à générer un signal intermédiaire. 5 12. Dispositif selon la revendication 11, dans lequel le circuit de commande comprend un étage de mise en forme (81) configuré pour effectuer une mise en forme du signal intermédiaire. 13. Circuit intégré comportant un dispositif de commande selon l'une des revendications 7 à 12 et au moins un circuit de pompe 10 de charge apte à être commandé par le signal de commande (PUMPH). 14. Circuit intégré selon la revendication 13, comportant un premier circuit de pompe (4A) de charge apte à être commandé par des premiers fronts du signal de commande et un deuxième circuit de pompe de charge (4B) apte à être commandé par des deuxièmes fronts 15 du signal de commande.