FR 3053159 A1 20171229 FR 1655842 A 20160623 1 Procédé de fabrication d'une structure de transistors comportant une étape de bouchage Le domaine de l'invention est celui de structures de transistors 5 réalisées de manière séquentielle, successivement à partir d'un premier niveau comportant au moins un premier transistor, niveau sur lequel on vient coller des couches à partir desquelles on réalise au moins un second transistor de manière à constituer un autre niveau de transistor. Ainsi quand un premier niveau est réalisé à partir d'un premier substrat, on vient coller à 10 la surface de ce premier niveau, un ensemble, utilisé pour réaliser un second niveau, et ainsi de suite de proche en proche. Néanmoins, lors de l'opération de collage, des particules peuvent rester au niveau de l'interface de collage. Ces particules vont avoir tendance à être « enrobées par le collage » mais en présence de couches fines 15 ( Ce phénomène devient d'autant plus problématique que ces trous de collage peuvent continuer à s'agrandir en subissant toutes les étapes technologiques nécessaires à la réalisation du niveau supérieur, et peuvent révéler des couches métalliques contaminantes, des couches par exemple de Ti/Al/La..., dans l'empilement de grille et des couches de NiPtSi dans les zones silicurées. Avant la formation des contacts, on vient silicurer les zones de sources et drain. Ce procédé consiste à déposer une couche métallique sur les sources/drain et à chauffer pour créer un alliage, typiquement, NiPt + Si = NiPtSi. La figure 3a met en évidence ce phénomène et notamment avec l'étape de réalisation de mesa au niveau du transistor du niveau supérieur (représenté notamment par la seconde couche semiconductrice 202, des diélectriques 205 au niveau des flancs et un oxyde de grille 204) schématisé par une flèche et référence RP/TOP pour « Recess Process TOP » et également par une flèche et référence RP/TOP au niveau du trou C. La figure 3b illustre le même phénomène, avec la présence de lignes métalliques 300 permettant de contacter les éléments de source/grille/drain. Une solution simple serait de dimensionner la structure inférieure de sorte qu'elle puisse « encaisser » toutes les consommations liées à la réalisation du niveau supérieur, comme illustré en figure 4 montrant une 35 épaisseur référencée H importante de premier d'oxyde au dessus des lignes 3053159 4 métalliques 300 dans la couche de premier oxyde 107. Cependant cela serait préjudiciable pour la réalisation de contacts 3D 400, avec un rapport de forme critique lors de la gravure de ces contacts et une augmentation de la résistance (longueur de la ligne qui augmente). 5 Pour résoudre les problèmes précités et éviter que le piégeage de particules lors du collage des empilements de couches n'altère ces deux empilements en générant des trous, la présente invention propose d'utiliser un procédé de « bouchage » de trous comportant la réalisation de bouchons par le dépôt d'une couche de matériau planarisant puis la planarisation de 10 cette couche de matériau planarisant par gravure sélective. L'objectif ainsi recherché dans le cadre de la réalisation de structures de transistors est de boucher les trous jusqu'au niveau de la zone active constituée par la seconde couche semiconductrice 202, du niveau supérieur dans le procédé de fabrication précédemment décrit et illustré 15 notamment en figures 2a ou 2b. La couche de matériau planarisant doit pouvoir être planarisée au-dessus de la zone active supérieure, en évitant l'utilisation de technique de planarisation ou polissage mécano chimique, CMP. En effet, les procédés CMP ne permettent pas de gérer la planarisation de trous supérieurs à la centaine de microns et peuvent induire 20 plus de défectivité. Plus précisément la présente invention a pour objet un procédé de fabrication d'une structure de transistors réalisée de manière séquentielle, comprenant au moins les étapes suivantes : - la réalisation d'au moins un premier transistor à partir d'une 25 première couche semiconductrice pouvant être en silicium ; - l'encapsulation d'au moins ledit premier transistor par au moins une couche de premier diélectrique définissant un premier ensemble ; - le collage d'une couche de second diélectrique située à la 30 surface d'une seconde couche semiconductrice pouvant être en silicium, sur la couche de premier diélectrique ; - le dépôt d'une couche de matériau planarisant à la surface de ladite seconde couche semiconductrice; - la gravure sélective de ladite couche de matériau planarisant, jusqu'à ladite seconde couche semiconductrice ; 3053159 5 - la réalisation d'au moins un second transistor à partir de ladite seconde couche semiconductrice. Selon des variantes de l'invention, ledit premier diélectrique est un oxyde. 5 Selon des variantes de l'invention, ledit second diélectrique est un oxyde. Selon des variantes de l'invention, la gravure sélective est réalisée par voie humide en présence par exemple d'acide. Un tel type de gravure sélective est particulièrement bien adapté pour de 10 l'hydrogenesilsesquioxane (HSQ) ou du methyl-silsesquioxane (MSQ). Selon des variantes de l'invention, la gravure sélective est réalisée par plasma, pouvant être opérée dans un réacteur à couplage inductif ou capacitif et ce pour tout type de matériau. Un tel type de gravure sélective est particulièrement bien adaptée pour du SOC par exemple. 15 Selon des variantes de l'invention, la seconde couche semiconductrice appartient à un ensemble SOI, ledit procédé comprenant en outre une opération d'amincissement dudit second ensemble pour laisser à nu ladite seconde couche semiconductrice. Selon des variantes de l'invention, le collage est réalisé par collage 20 direct oxyde/oxyde (hydrophile) sans colle. Une activation des surfaces par plasma N2 peut être faite avant collage. Selon des variantes de l'invention, l'épaisseur de matériau planarisant est de l'ordre de quelques centaines de nanomètres, pouvant être comprise entre 100 nanomètres et 300 nanomètres. 25 Selon des variantes de l'invention, le procédé comprend en outre la réalisation de lignes métalliques dans ladite couche de premier diélectrique, permettant une reprise de contact au niveau dudit au moins premier transistor. Selon des variantes de l'invention, le procédé comprend la 30 réalisation d'un réseau de contacts 3D dans ladite structure, pour commander ledit au moins premier transistor et ledit au moins second transistor. Le matériau planarisant est choisi : - préférentiellement résistant au HF, afin de limiter la 35 consommation ; 3053159 6 - de manière à pouvoir être déposé à une température T REVENDICATIONS1. Procédé de fabrication d'une structure de transistors réalisée de manière séquentielle, comprenant au moins les étapes suivantes : - la réalisation d'au moins un premier transistor à partir d'une première couche semiconductrice (102) pouvant être en silicium ; - l'encapsulation d'au moins ledit premier transistor par au moins une couche de premier diélectrique (107) définissant un premier ensemble ; - le collage d'une couche de second diélectrique (207) située à la surface d'une seconde couche semiconductrice (202) pouvant être en silicium, sur la couche de premier diélectrique (107) ; - le dépôt d'une couche de matériau planarisant (500) à la surface de ladite seconde couche semiconductrice; - la gravure sélective de ladite couche de matériau planarisant, jusqu'à ladite seconde couche semiconductrice ; - la réalisation d'au moins un second transistor à partir de ladite seconde couche semiconductrice. 2. Procédé de fabrication selon la revendication 1, dans lequel ledit premier diélectrique est un oxyde. 3. Procédé de fabrication selon l'une des revendications 1 ou 2, 25 dans lequel ledit second diélectrique est un oxyde. 4. Procédé de fabrication selon l'une des revendications 1 à 3, dans lequel la gravure sélective est réalisée par voie humide en présence par exemple d'acide. 30 5. Procédé de fabrication selon l'une des revendications 1 à 3, dans lequel la gravure sélective est réalisée par plasma, pouvant être opérée dans un réacteur à couplage inductif ou capacitif. 3053159 12 6. Procédé de fabrication selon l'une des revendications 1 à 5, dans lequel la seconde couche semiconductrice appartient à un ensemble SOI, ledit procédé comprenant en outre une opération d'amincissement dudit second ensemble pour laisser à nu ladite seconde couche semiconductrice. 7. Procédé de fabrication selon l'une des revendications 1 à 6, dans lequel l'épaisseur de matériau planarisant est de l'ordre de quelques centaines de nanomètres, pouvant être comprise entre 100 nanomètres et 300 nanomètres. 8. Procédé de fabrication selon l'une des revendications 1 à 7, comprenant en outre la réalisation de lignes métalliques dans ladite couche de premier diélectrique permettant une reprise de contact au niveau dudit au moins premier transistor. 15 9. Procédé de fabrication selon l'une des revendications 1 à 8, comprenant la réalisation d'un réseau de contacts 3D dans ladite structure, pour commander ledit au moins premier transistor et ledit au moins second transistor. 20 10. Procédé de fabrication selon l'une des revendications 1 à 9, dans lequel la couche de matériau planarisant est un film de polymère à base de Carbone. 11. Procédé de fabrication selon la revendication 10, la couche de matériau planarisant étant un film de carbone, l'opération de gravure sélective est réalisée par plasma dans un réacteur à couplage inductif ou capacitif. 12. Procédé de fabrication selon la revendication 11, dans lequel l'opération de gravure plasma est réalisée par une opération de chimie oxydante ou réductrice en présence d'espèces pouvant être SO2, 02 et H2 . 13. Procédé de fabrication selon l'une des revendications 1 à 9, 35 dans lequel le matériau de la couche de matériau planarisant est un 5 10 3053159 13 matériau à base d'oxyde de silicium pouvant être du methyl-silsesquioxane ou de l'hydrogenesilsesquioxane. 14. Procédé de fabrication selon la revendication 13, la couche de 5 matériau planarisant étant une couche de hydrogenesilsesquioxane (HSQ), l'opération de gravure sélective est réalisée par voie humide en présence d'acide pouvant être du HF. 15. Procédé de fabrication selon la revendication 14, dans lequel 10 la couche de matériau planarisant est densifiée par une opération de recuit à une température pouvant être supérieure ou égale à 500°C ou par une opération d'irradiation UV, ou par bombardement d'électrons (EBEAM) ou par recuits laser ou recuit micro-onde. 15 16. Procédé de fabrication selon la revendication 13, la couche de matériau planarisant étant une couche de methyl-silsesquioxane (MSQ), l'opération de gravure sélective est réalisée en deux temps par une opération de gravure plasma suivie d'une opération de gravure humide. 20