FR 3059145 A1 20180525 FR 1661347 A 20161122 1 Procédé de formation d'au moins une discontinuité électrique dans un circuit intégré et circuit intégré correspondant Des modes de mise en oeuvre et de réalisation de l'invention concernent les circuits intégrés et plus particulièrement leur protection contre de l'ingénierie inverse (« reverse engineering » en anglais) effectuée à partir de vues de dessus photographiques de différentes couches du circuit intégré. Selon un mode de mise en oeuvre et de réalisation, il est proposé un circuit intégré dont la structure et le procédé de fabrication rendent compliquée voire quasiment impossible une reconnaissance automatique de motifs utilisée lors de l'ingénierie inverse, notamment en augmentant le taux d'erreurs d'extractions de façon à rendre quasiment impossible l'extraction de la description (« netlist » en langue anglaise) du circuit intégré à partir d'une vue de dessous du schéma d'implantation (« layout »). A cet égard, il est en particulier proposé de réaliser au moins une discontinuité électrique dans le circuit intégré au niveau de l'extrémité inférieure de plots électriquement conducteurs (communément désignés par l'homme du métier sous le vocable de « contacts ») reliant des zones de composants, par exemple des régions de sources ou de drains de transistors, au premier niveau de métallisation de la partie d'interconnexion (communément désignée par l'homme du métier sous l'acronyme anglo-saxon BEOL : Back End Of Line) du circuit intégré. Ainsi, selon un aspect, il est proposé un procédé de formation d'au moins une discontinuité électrique dans un circuit intégré, comprenant une réalisation au-dessus d'un substrat semiconducteur d'une multitude de plots électriquement conducteurs (contacts) situés respectivement entre des zones de composants du circuit intégré et un premier niveau de métallisation du circuit intégré et enrobés dans une région isolante, ladite multitude de plots comportant des premiers plots en contact électrique avec des premières zones de composants correspondantes et au moins un deuxième plot non en contact 3059145 2 électrique avec une deuxième zone de composant correspondante, de façon à former ladite au moins une discontinuité électrique. Ainsi, une telle discontinuité électrique, réalisée au niveau de l'extrémité inférieure d'au moins un plot situé en vis-à-vis de la zone 5 de composant correspondante, par exemple la zone de drain d'un transistor, est quasiment voire totalement non détectable par une photographie en vue de dessus et permet par exemple de faire croire qu'un transistor est électriquement fonctionnel alors qu'en fait il est par exemple constamment éteint (OFF), c'est-à-dire fonctionnellement 10 inactif, de par la présence de cette discontinuité. Selon un mode de mise en oeuvre, ladite réalisation comprend : - une première réalisation des premiers plots enrobés dans ladite région isolante, - une gravure localisée de ladite région isolante 15 l'emplacement dudit au moins un deuxième plot de façon à former au moins un orifice débouchant sur ladite deuxième zone de composant correspondante, - un tapissage de la paroi interne dudit au moins un orifice et de ladite deuxième zone de composant par une couche 20 isolante de composition identique à celle d'au moins une partie de ladite région isolante, et - un remplissage dudit au moins un orifice tapissé avec un matériau de remplissage de composition identique à celle des premiers plots de façon à former ledit au moins un 25 deuxième plot. Le fait que la couche isolante qui tapisse l'orifice et la deuxième zone de composant soient de composition identique à celle d'une partie de la région isolante, va rendre particulièrement difficile la discrimination d'un deuxième plot par rapport à un premier plot. 30 Ainsi, à titre d'exemple, la région isolante peut comporter une première couche isolante, par exemple du carbonitrure de silicium (SiCN) recouverte d'une deuxième couche isolante, par exemple du tétra orthosilicate de silicium (TEOS) ou bien un matériau à faible constante diélectrique tel qu'un matériau de type SiO2 voire de type 3059145 3 SiOC. Cette deuxième couche isolante est par exemple plus connue par l'homme du métier sous le vocable anglo-saxon de couche PMD (« Pre Metal Dielectric »). Dans ce cas, la couche isolante qui tapisse la paroi interne de 5 l'orifice et la deuxième zone de composant peut également être formée d'un matériau de composition identique à celle du matériau de la deuxième couche isolante. De même, le remplissage de l'orifice tapissé avec un matériau de remplissage de composition identique à celle des premiers plots 10 rend également difficile la discrimination entre un premier plot et un deuxième plot. Ce matériau de remplissage peut comprendre par exemple du tungstène. De façon à rendre encore plus difficile cette discrimination, 15 ladite gravure localisée et ledit tapissage sont configurés pour obtenir ledit au moins un orifice tapissé dont la taille de l'ouverture conduit après son tapissage audit au moins un deuxième plot ayant une section transversale de taille analogue à celle de la section transversale de chaque premier plot. 20 En d'autres termes, l'orifice avant tapissage est légèrement plus grand que l'orifice servant à former les premiers plots et cette taille et l'épaisseur de la couche de tapissage sont choisis de façon à obtenir in fine une taille de contact (plot) analogue pour tous les plots, que ce soient des premiers plots ou des deuxièmes plots. 25 Par « analogue », on entend ici identique ou sensiblement identique, aux tolérances de fabrication près. Ladite au moins une deuxième zone de composant peut comprendre une région active d'un transistor, par exemple la région de drain. Cela étant, cet exemple n'est aucunement restrictif et toute zone 30 de composants peut être envisagée, comme par exemple une ligne de polysilicium, pour former ladite discontinuité électrique. Selon un autre aspect, il est proposé un circuit intégré, comprenant au-dessus d'un substrat semiconducteur une multitude de plots électriquement conducteurs situés respectivement entre des zones 3059145 4 de composant du circuit intégré et un premier niveau de métallisation du circuit intégré et enrobés dans une région isolante, ladite multitude de plots comportant des premiers plots en contact électrique avec des premières zones de composants correspondantes et au moins un 5 deuxième plot non en contact électrique avec une deuxième zone de composants correspondante, de façon à former au moins une discontinuité électrique. Selon un mode de réalisation, ledit au moins un deuxième plot est entièrement noyé dans ladite région isolante, une partie de ladite 10 région isolante étant située entre ladite au moins une deuxième zone de composant et une extrémité inférieure dudit au moins un deuxième plot. Selon un mode de réalisation, ledit au moins un deuxième plot a une section transversale de taille analogue à celle de la section 15 transversale de chaque premier plot. Selon un autre aspect, il est proposé un objet, par exemple une carte à puce ou un appareil électronique, tel que par exemple un téléphone mobile cellulaire ou une tablette, comportant un circuit intégré tel que défini ci-avant. 20 D'autres avantages et caractéristiques de l' invention apparaîtront à l'examen de la description détaillée de modes de mises en oeuvre et de réalisations, nullement limitatifs et des dessins annexés sur lesquels : - la figure 1 illustre un exemple de circuit intégré de l'art 25 antérieur, - les figures 2 à 9 illustrent schématiquement un exemple de procédé selon l'invention et un exemple d'un circuit intégré selon l'invention, et - la figure 10 illustre schématiquement une carte à puce selon 30 l' invention. Sur la figure 1, la référence IC1 désigne un exemple de circuit intégré de l'art antérieur. Ce circuit intégré IC1 comporte classiquement un substrat semiconducteur SB ainsi que des régions isolantes RISI par exemple 3059145 5 du type tranchées peu profondes (STI : Shallow Trench Isolation) délimitant une région de substrat à l'intérieur de laquelle sont par exemple formées des zones actives de composants Zl. Ces composants comportent ici par exemple des transistors TR, les zones Z1 formant 5 alors des régions de sources ou de drains de ces transistors. Les composants du circuit intégré sont séparés du premier niveau de métallisation M1 par une région isolante RIS2 comportant ici une première couche isolante CS1, par exemple en SiCN surmontée d'une deuxième couche isolante CS2 par exemple en un matériau de 10 typeSiO2. Les zones de composants Z1 sont reliées à des pistes métalliques PST du premier niveau de métallisation M1 par des premiers plots PLT1, communément désignés par l'homme du métier sous le vocable de « contacts ». Ces plots PLT1 sont électriquement 15 conducteurs, par exemple en tungstène, et sont enrobés dans la région isolante RIS2. On se réfère maintenant aux figures 2 à 9 pour décrire un exemple de procédé de fabrication permettant de créer au moins une discontinuité électrique dans le circuit intégré. 20 Sur la figure 2, on a représenté le circuit intégré IC2 à un stade de fabrication dans lequel les différents composants, comportant par exemple ici des transistors MOS TRO, TR1 et TR2 ont été réalisés de façon classique et connue en soi puis ensuite enrobés dans la région isolante RIS2, comportant la première couche isolante CS1, par 25 exemple en SiCN surmontée de la deuxième couche isolante CS2, par exemple de typeSiO2, également connue par l'homme du métier sous le vocable anglo-saxon de « pre-metal dielectric ». Sur la figure 2, parmi les zones de composants, par exemple ici les régions de source et de drain des transistors, on différencie des 30 premières zones de composants Z1 et une deuxième zone de composant Z2. Comme on le verra plus en détail ci-après, c'est au niveau de cette deuxième zone de composant Z2 que va être créée une discontinuité électrique dans le circuit intégré IC2. 3059145 6 Dans l'étape suivante, illustrée sur les figures 3 et 4, on réalise les premiers plots PLT1 enrobés dans la région isolante RIS2. Ces premiers plots PLT1 viennent au contact des premières zones de composants Z1 par l'intermédiaire, comme il est classique, de 5 parties siliciurées de ces zones Zl. Ces premiers plots PLT1 ont été réalisés de façon classique et connue en soi, par une première gravure localisée de la région isolante RIS2 à l'aide d'un premier masque MSK1 (figure 3) sur lequel sont matérialisés les emplacements EMP1 des orifices destinés à être gravés 10 dans cette couche isolante RIS2 pour être ensuite remplis par un matériau de remplissage, par exemple du tungstène, de façon à former les plots PLT1. Par contre, ce masque MSK1 ne comporte pas l'emplacement du futur deuxième plot qui sera situé en face de la deuxième zone de 15 composant Z2. Par conséquent, la partie correspondante de la région isolante RIS2 n'est pas gravée (figure 4). Puis, comme illustré sur les figures 5 et 6, on effectue une deuxième gravure localisée de la région isolante RIS2 au-dessus de la 20 deuxième zone de composant Z2 de façon à former un orifice OR1 débouchant sur cette deuxième zone de composant Z2. Cette deuxième gravure localisée a été effectuée à l'aide d'un deuxième masque MSK2 (figure 5) sur lequel est cette fois-ci matérialisé l'emplacement EMP2 de l'orifice OR1. 25 Comme on le voit sur la figure 6, la taille d'une section transversale de l'orifice OR1 est plus grande que la taille d'une section transversale d'un plot PLT1. En effet, bien que cela ne soit pas indispensable mais encore plus efficace d'un point de vue ingénierie inverse, il est préférable 30 d'agrandir cet orifice OR1 de façon à obtenir in fine, comme on le verra plus en détail ci-après, un deuxième plot (contact) au-dessus de cette zone Z2, dont la taille de la section transversale soit analogue, c'est-à-dire identique ou sensiblement identique à une tolérance de 3059145 7 fabrication près, à la taille d'une section transversale d'un premier plot PLT1. A cet égard, comme illustré sur la figure 7, on tapisse la paroi interne de l'orifice OR1 ainsi que la zone de composant Z2 avec une 5 couche isolante CS3 ayant avantageusement une composition identique à celle de la deuxième couche isolante CS2. Et, la taille de l'orifice OR1 ainsi que l'épaisseur de la couche isolante CS3 sont choisies de façon à ce que la taille D2 d'une section transversale de l'orifice ainsi tapissé OR2 soit analogue à la taille Dl 10 d'une section transversale d'un premier plot PLT1. Puis, comme illustré sur la figure 8, on procède de façon classique et connue en soi au remplissage de l'orifice tapissé OR2 avec un matériau de remplissage identique à celui formant les plots PLT1 ce qui permet d'obtenir un deuxième plot PLT2 de composition 15 analogue à celle des plots PLT1 et ayant une taille D2 de section transversale analogue à la taille Dl de la section transversale d'un plot PLT 1. Cependant, comme illustré sur la figure 8, l'extrémité inférieure du deuxième plot PLT2 se trouve à distance de la deuxième 20 zone de composant Z2 et est séparée de celle-ci par la couche isolante CS3. Par conséquent, le deuxième plot PLT2 n'est pas en contact électrique avec la zone Z2 créant ainsi une discontinuité électrique dans le circuit intégré. De ce fait, si par exemple la deuxième zone de composants Z2 25 est le drain du transistor TRO, ce transistor TRO sera électriquement éteint (OFF) et ce de façon permanente, alors que vu de dessus, il apparaît comme étant un transistor tout à fait classique. Puis, comme illustré sur la figure 9, on réalise de façon classique et connue en soi le premier niveau de métallisation M1 30 comportant les pistes métalliques PST enrobées dans un matériau diélectrique inter piste. Le procédé de fabrication du circuit intégré, c'est-à-dire notamment la réalisation du niveau de métallisation supérieur, se poursuit ensuite de façon classique. 3059145 8 On obtient donc, comme illustré sur la figure 9, un circuit intégré IC2 présentant ici une discontinuité électrique. Plus précisément, le circuit intégré IC2 comporte une multitude de plots électriquement conducteurs situés respectivement entre des 5 zones de composants du circuit intégré et le premier niveau de métallisation M1 et enrobés dans la région isolante RIS2. Cette multitude de plots comporte des premiers plots PLT1 en contact électrique avec des premières zones de composants correspondantes Z1 et au moins un deuxième plot PLT2 non en contact 10 électrique avec une deuxième zone de composants correspondante Z2 de façon à former ladite au moins une discontinuité électrique. Le deuxième plot PLT2 est entièrement noyé dans la région isolante RIS2, une partie de la région isolante, en l'espèce la couche CS3, étant située entre la deuxième zone de composant Z2 et une 15 extrémité inférieure de ce deuxième plot PLT2. Comme indiqué ci-avant, ce deuxième plot PLT2 a avantageusement une section transversale de taille analogue à celle de la section transversale de chaque premier plot et une composition analogue à celle des premiers plots. 20 Un tel circuit intégré IC2 peut être incorporé dans tout objet notamment une carte à puce CP comme illustré très schématiquement sur la figure 10. De façon à être encore plus efficace d'un point de vue ingénierie inverse (c'est-à-dire la rendre encore plus compliquée) il 25 serait également possible de créer au moins une autre discontinuité électrique dans la partie d'interconnexion (BEOL) du circuit intégré par exemple en utilisant les enseignements de la demande de brevet français déposée au nom de la Demanderesse le même jour que la présente demande de brevet et 30 ayant pour titre « Procédé de formation d'au moins une discontinuité électrique dans une partie d'interconnexion d'un circuit intégré, et circuit intégré correspondant », et/ou de la demande de brevet français déposée au nom de la Demanderesse le même jour que la présente demande de brevet et 3059145 9 ayant pour titre «Procédé de formation d'au moins une discontinuité électrique dans une partie d'interconnexion d'un circuit intégré sans ajout de matériau supplémentaire, et circuit intégré correspondant ». REVENDICATIONS1. Procédé de formation d'au moins une discontinuité électrique dans un circuit intégré, comprenant une réalisation au- dessus d'un substrat semiconducteur (SB) d'une multitude de plots électriquement conducteurs situés respectivement entre des zones de composants du circuit intégré et un premier niveau de métallisation du circuit intégré et enrobés dans une région isolante (RIS2), ladite multitude de plots comportant des premiers plots (PLT1) en contact électrique avec des premières zones de composants correspondantes (ZI) et au moins un deuxième plot (PLT2) non en contact électrique avec une deuxième zone de composant correspondante (Z2), de façon à former ladite au moins une discontinuité électrique. 2. Procédé selon la revendication 1, dans lequel ladite réalisation comprend - une première réalisation des premiers plots (PLT1) enrobés dans ladite région isolante (RIS2), - une gravure localisée de ladite région isolante (RIS2) l'emplacement dudit au moins un deuxième plot (PLT2) de façon à former au moins un orifice (OR1) débouchant sur ladite deuxième zone de composant correspondante (Z2), - un tapissage de la paroi interne dudit au moins un orifice (OR1) et de ladite deuxième zone de composant (Z2) par une couche isolante (CS3) de composition identique à celle d'une partie (CS2) de ladite région isolante, et - un remplissage dudit au moins un orifice tapissé (OR2) avec un matériau de remplissage de composition identique à celle des premiers plots (PLT1) de façon à former ledit au moins un deuxième plot (PLT2). 3. Procédé selon la revendication 2, dans lequel ladite gravure localisée et ledit tapissage sont configurés pour obtenir ledit au moins un orifice tapissé (OR2) dont la taille de l'ouverture conduise après son remplissage audit au moins un deuxième plot (PLT2) ayant une 3059145 11 section transversale de taille analogue à celle de la section transversale de chaque premier plot (PLT1). 4. Procédé selon l'une des revendications précédentes, dans lequel ladite au moins une deuxième zone de composant (Z2) 5 comprend une région active d'un transistor (TRO). 5. Circuit intégré, comprenant au-dessus d'un substrat semiconducteur (SB) une multitude de plots électriquement conducteurs situés respectivement entre des zones de composants du circuit intégré et un premier niveau de métallisation du circuit intégré 10 et enrobés dans une région isolante (RIS2), ladite multitude de plots comportant des premiers plots (PLT1) en contact électrique avec des premières zones de composant correspondantes (Z1) et au moins un deuxième plot non en contact électrique avec une deuxième zone de composant correspondante (Z2), de façon à former au moins une 15 discontinuité électrique. 6. Circuit intégré selon la revendication 5, dans lequel ledit au moins un deuxième plot (PLT2) est entièrement noyé dans ladite région isolante (RIS2), une partie (CS3) de ladite région isolante étant située entre ladite au moins une deuxième zone de composant (Z2) et 20 une extrémité inférieure dudit au moins un deuxième plot (PLT2). 7. Circuit intégré selon la revendication 5 ou 6, dans lequel ledit au moins un deuxième plot (PLT2) a une section transversale de taille analogue à celle de la section transversale de chaque premier plot (PLT1). 25 8. Circuit intégré selon l'une des revendications 5 à 7, dans lequel ladite au moins une deuxième zone de composant (Z2) comprend une région active d'un transistor (TRO). 9. Objet contenant un circuit intégré (IC2) selon l'une des revendications 5 à 8. 30 10. Objet selon la revendication 9 formant une carte puce (CP).