FR 3051970 A1 20171201 FR 1654690 A 20160525 1 REALISATION D'UNE STRUCTURE DE CANAL FORMEE D'UNE PLURALITE DE BARREAUX SEMI-CONDUCTEURS CONTRAINTS DESCRIPTION DOMAINE TECHNIQUE ET ART ANTÉRIEUR La présente demande se rapporte au domaine des structures semi- conductrices contraintes aptes à former une région de canal de transistor et sous forme d'une pluralité d'éléments semi-conducteurs contraints. La réalisation d'un transistor dont la structure de canal est formée d'une pluralité de barreaux ou de na no-fils semi-conducteurs superposés est connue. Le document FR 2 989 515 présente un exemple de procédé de réalisation d'un transistor doté d'un tel type de structure de canal et d'une grille enrobante (GAA pour « Gate All Around »). La structure de canal peut être formée d'un empilement de matériaux semi-conducteurs différents avec au moins un matériau semi-conducteur contraint mais sa réalisation comporte typiquement au moins une étape de gravure des barreaux susceptible d'engendrer un phénomène de relaxation et donc de perte de contrainte. EXPOSÉ DE L'INVENTION Un mode de réalisation de la présente invention prévoit un procédé de réalisation d'une structure à barreaux semi-conducteurs apte à former au moins un canal de transistor, le procédé comprenant des étapes consistant à : a) prévoir sur un substrat, au moins une structure semi-conductrice formée d'une alternance de premiers barreaux à base d'au moins un premier matériau et de deuxièmes barreaux à base d'au moins un deuxième matériau, le deuxième matériau étant un matériau semi-conducteur, puis b) retirer des portions de la structure à base du premier matériau dévoilées par une ouverture dans un masquage formé sur la structure, le retrait étant réalisé par gravure sélective dans l'ouverture du premier matériau vis-à-vis du deuxième matériau, de sorte à libérer un espace autour des deuxièmes barreaux, puis 3051970 2 c) former, dans l'ouverture, une région contrainte en enrobant les deuxièmes barreaux d'un matériau semi-conducteur donné contraint car ayant un paramètre de maille différent de celui du deuxième matériau. Par « barreaux » on entend des éléments de forme oblongue tels que 5 des nano-fils ou des membranes ou des ailerons (« fin » selon la terminologie anglo- saxonne). Ainsi, avec un tel procédé, après avoir effectué l'étape b) permettant de libérer ces deuxièmes barreaux, on réalise une mise en contrainte d'une région, appelée gaine ou enveloppe, réalisée à l'aide d'un matériau semi-conducteur donné de paramètre 10 de maille adapté et formée autour des deuxièmes barreaux. La structure réalisée à l'étape a) est telle que les premiers barreaux et les deuxièmes barreaux sont empilés. Selon une possibilité de mise en oeuvre du procédé, le deuxième matériau est à base de Si ou de Sii_xGex (avec x > 0), le matériau semi-conducteur donné 15 étant à base de Sii_yGey avec 0 x 0.25. 20 Selon une autre possibilité de mise en oeuvre du procédé, le deuxième matériau peut être à base de silicium germanium tandis que le matériau semi-conducteur donné est du silicium. Dans ce cas, la gaine de matériau donné est contrainte en tension et peut être adaptée pour former une structure de canal de transistor de type N, en particulier NMOS. 25 Avantageusement, ladite alternance est une alternance de barreaux à base de silicium et de barreaux à base de silicium germanium. Entre l'étape a) et l'étape b), on peut former le masquage par dépôt d'une couche de masquage puis réaliser une ouverture dans la couche de masquage dévoilant ladite structure. La réalisation de cette ouverture peut comprendre une étape de retrait d'une grille sacrificielle formée autour d'une région de l'empilement. 3051970 3 Avantageusement, le procédé comprend en outre une étape d'amincissement des deuxièmes barreaux. Cela peut permettre de faciliter le contrôle électrique de la structure de canal. De préférence, l'amincissement est réalisé avant l'étape b) conduisant à la formation d'une gaine de matériau semi-conducteur donné 5 contraint autour des barreaux. On peut ainsi réaliser une étape d'amincissement des deuxièmes barreaux après l'étape de gravure sélective du premier matériau et avant l'étape de croissance du matériau semi-conducteur donné. L'étape d'amincissement peut être réalisée par exemple par oxydation thermique, de sorte à former une couche d'oxyde autour des deuxièmes barreaux. Un 10 retrait de ladite couche d'oxyde est ensuite réalisé. On peut également amincir à l'aide d'un procédé de gravure, en particulier de type ALE (pour « Atomic Layer Etching », en terminologie anglo-saxonne). Après mise en contrainte de ladite structure, on peut compléter la formation d'un transistor et en particulier réaliser une étape de formation d'une grille 15 dans l'ouverture. Avantageusement, entre l'étape c) et l'étape de formation de la grille on conserve intacte la gaine ou enveloppe de matériau semi-conducteur donné. En particulier, on met de préférence en oeuvre un procédé sans étape de traitement ou de recuit thermique intermédiaire entre l'étape c) de formation de la 20 gaine ou enveloppe de matériau semi-conducteur donné et l'étape de formation de la grille. Un tel recuit thermique pourrait, en plus de provoquer une diffusion du matériau semi-conducteur donné de la gaine dans les barreaux, induire en outre une diffusion intempestive de dopants des régions de source et de drain vers une zone des barreaux destinée à former une structure de canal. 25 Selon une possibilité de mise en oeuvre du procédé, après formation à l'étape a) d'un empilement de premiers barreaux et de deuxièmes barreaux on réalise une grille sacrificielle et des espaceurs de part et d'autre la grille sacrificielle. Le procédé peut alors comprendre en outre des étapes de : - retrait de portions des barreaux situées aux extrémités de 30 l'empilement et de part et d'autre des espaceurs, 3051970 4 - formation de blocs semi-conducteurs de source et de drain par croissance d'au moins un matériau semi-conducteur de part et d'autre des espaceurs. La croissance est avantageusement effectuée sur des zones d'extrémité de l'empilement qui dépassent des espaceurs. 5 La présente invention concerne également une structure semi- conductrice mise en oeuvre à l'aide d'un procédé tel que décrit plus haut, ainsi qu'un transistor comportant une telle structure semi-conductrice. Un mode de réalisation de la présente invention prévoit un dispositif doté d'une structure semi-conductrice apte à réaliser au moins un canal de transistor, la 10 structure étant formée de barreaux à base d'un matériau semi-conducteur disposés les uns au-dessus des autres, les barreaux semi-conducteurs étant entourés chacun d'une gaine en un autre matériau semi-conducteur donné ayant un paramètre de maille différent de celui dudit matériau semi-conducteur, de sorte que les gaines à base dudit matériau semi-conducteur sont mises en contrainte. 15 BRÈVE DESCRIPTION DES DESSINS La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés, à titre purement indicatif et nullement limitatif, en faisant référence aux dessins annexés sur lesquels : Les figures 1A-1K illustrent un exemple de procédé de réalisation d'une 20 structure semi-conductrice à barreaux superposés et comportant une gaine semi- conductrice contrainte ; La figure 2 illustre un exemple de configuration de barreaux semiconducteurs après formation d'une gaine contrainte autour de ces derniers ; Les figures 3A-3C illustrent une variante de réalisation de la structure 25 semi-conductrice à barreaux superposés lors de laquelle on effectue un amincissement des barreaux avant la croissance d'un matériau semi-conducteur de paramètre de maille différent pour permettre d'obtenir une contrainte sur leur pourtour ; 3051970 5 La figure 4 illustre un exemple de simulation d'état de contrainte dans une structure semi-conductrice susceptible d'être obtenue à l'aide d'un procédé suivant l'invention ; Des parties identiques, similaires ou équivalentes des différentes figures 5 portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre. Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme pour rendre les figures plus lisibles. En outre, dans la description ci-après, des termes qui dépendent de 10 l'orientation, telle que « sur », « au-dessus », « supérieure », « inférieure », « latérale » etc. d'une structure s'appliquent en considérant que la structure est orientée de la façon illustrée sur les figures. EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS Un exemple de procédé de réalisation d'une structure semi-conductrice 15 dotée d'une pluralité d'éléments semi-conducteurs contraints et apte à former au moins un canal de transistor, va à présent décrite en liaison avec les figures 1A-1K et 2. Le matériau de départ du procédé est typiquement un substrat 1 semi- conducteur massif (communément appelé « Bulk » selon la terminologie anglo-saxonne), par exemple en silicium. 20 On réalise tout d'abord sur ce substrat 1 au moins un empilement 3 de barreaux, encore appelés nano-fils, c'est-à-dire de blocs de forme oblongue et qui peuvent être parallélépipédiques, ou de section circulaire ou ellipsoïdale. Cet empilement comporte des barreaux semi-conducteurs avec une alternance de barreaux 4a, 4b, 4c, 4d à base d'un premier matériau 5 et de barreaux 6a, 25 6b, 6c à base d'un deuxième matériau 7 (figure 1A). Le premier matériau 5 est de préférence un matériau semi-conducteur tel que par exemple du silicium germanium (Sii_aGea avec a > 0) tandis que le deuxième matériau 7 est un semi-conducteur, par exemple du silicium (Si). Le premier matériau 5 est un matériau choisi de sorte à présenter une sélectivité de gravure par rapport au 3051970 6 deuxième matériau 7. Lorsque le deuxième matériau 7 est en silicium et que le premier matériau 5 est en Sii_aGea, le premier matériau 5 peut avoir une teneur en germanium comprise par exemple entre 5% et 100%, de préférence entre 20 et 40%. Cette teneur en germanium du premier matériau 5 est choisie de sorte qu'il peut être retiré sélectivement 5 par gravure par rapport au deuxième matériau 7. Avantageusement, le premier matériau 5 a une concentration en Ge au moins 5% supérieure à celle du deuxième matériau 7. Pour construire l'empilement de barreaux, on peut réaliser tout d'abord un empilement de couches semi-conductrices, formé par exemple par épitaxie, d'une alternance de couches à base du premier matériau 5 et de couches à base du deuxième 10 matériau 7. On grave ensuite cet empilement de couches à travers un masquage, qui peut être un masque dur, par exemple à base de nitrure de silicium. On réalise ensuite une gravure anisotrope de zones de l'empilement de couches non protégées par le masque dur. Les barreaux ou nano-fils obtenus à l'issue de cette gravure peuvent 15 ainsi avoir une forme parallélépipédique avec une dimension critique dc, comprise par exemple entre 5 nanomètres et 40 nanomètres. Par « dimension critique », on entend, la plus petite dimension d'un motif hormis son épaisseur, la dimension critique dc étant mesurée dans une direction parallèle au plan principal du substrat (i.e. un plan passant par le substrat et qui est parallèle au plan [0 ; x ; y] du repère orthogonal [0 ; x ; y ; z] 20 donné sur la figure 1). Les barreaux 4a, 4b, 4c, 4d, 6a, 6b, 6c peuvent avoir une épaisseur e, comprise par exemple entre 5 nanomètres et 15 nanomètres (mesurée dans une direction parallèle au vecteur z du repère orthogonal [O ; x ; y ; z] sur la figure 1). On réalise ensuite au moins une grille sacrificielle 11 sur une région centrale de l'empilement 3, la grille sacrificielle 11 pouvant être formée d'une couche de 25 matériau diélectrique recouverte d'une couche de matériau de grille tel que par exemple du poly silicium. La grille sacrificielle 11 également appelée « grille factice » (« dummy gate » selon la terminologie anglo-saxonne) recouvre le dessus et les flancs latéraux de cette région centrale de l'empilement 3. On forme ensuite des espaceurs isolants 13a, 13b de part et d'autre de 30 la grille sacrificielle 11, les espaceurs isolants 13a, 13b enrobant l'empilement de 3051970 7 barreaux semi-conducteurs. Les espaceurs isolants 13a, 13b recouvrent ainsi le dessus et des flancs latéraux de l'empilement 3. Les espaceurs isolants 13a, 13b sont par exemple à base de nitrure de silicium. Les espaceurs isolants 13a, 13b et la grille sacrificielle 11 couvrent ainsi au moins une zone centrale de l'empilement 3 de barreaux semi- 5 conducteurs (figure 1B). On peut former alors des blocs 15a, 15b de source et drain. Ces blocs peuvent être réalisées par exemple de la manière décrite dans la publication « Density scaling with gate-all-around Silicon nanowire MOSFETs for the 10 nm node and beyond », par S. Bangsaruntip et al., IEDM 2013. Ainsi, par une gravure anisotrope on 10 retire des portions d'extrémités de l'empilement de barreaux de premier matériau et second matériau, c'est-à-dire des portions situées de part et d'autre des espaceurs 13a, 13b. La gravure est de préférence effectuée de sorte à s'arrêter à l'aplomb des espaceurs 13a, 13b. On peut également réaliser des espaceurs internes comme cela est décrit par exemple dans le document WO 2015/050546 Al. Une étape de croissance épitaxiale 15 dopée in-situ et prenant naissance au moins sur une section de barreaux de deuxième matériau permet ensuite de former les électrodes de source et drain uniformément dopées. Puis, on forme une couche 17 de masquage encore appelée couche 17 « d'encapsulation » de manière à recouvrir la structure. La couche 17 de masquage peut 20 être par exemple à base d'oxyde de silicium (figure 1C donnant une vue en perspective de la structure et figure 1D donnant une vue en coupe selon un plan de coupe parallèle au plan [0 ; y ; z]). Une étape de retrait, par exemple par aplanissement ou polissage CMP (CMP pour « Chemical Mechanical Planarization »), de cette couche 17 de masquage peut 25 être ensuite réalisée avec un arrêt au niveau du sommet ou de la face supérieure de la grille sacrificielle 11. Puis, on réalise une ouverture 19 dans la couche 17 de masquage de manière à dévoiler à nouveau une région centrale de l'empilement de barreaux semiconducteurs (figures lE et 1F). Cette ouverture 19 est formée en retirant la grille sacrificielle 11. Lorsque la grille sacrificielle 11 est en polysilicium, son retrait peut être 30 réalisé par exemple par une gravure humide à l'aide d'une solution à base d'ammoniaque, 3051970 8 avec arrêt sur le diélectrique de grille sacrificielle, celui-ci pouvant être ensuite retiré dans l'ouverture 19, par exemple par gravure à l'aide d'acide fluorhydrique pour le cas typique d'un diélectrique à base d'oxyde de silicium. Puis, on effectue dans l'ouverture 19, un retrait de l'un des matériaux 5, 5 7 de la région dévoilée de l'empilement. On retire en particulier le premier matériau 5 sélectivement vis-à-vis du deuxième matériau 7 (figures 1G et 1H). Ce retrait sélectif peut être effectué, par exemple par gravure chimique en phase vapeur, par exemple à l'aide d'HCI mélangé à un gaz porteur ou par gravure chimique à base de CF4, dans le cas où le matériau 5 retiré est du Sii_aGea. On obtient ainsi dans l'ouverture 19, des barreaux 10 suspendus 6a, 6b, 6c à base du deuxième matériau semi-conducteur 7. Les barreaux 6a, 6b, 6c, à base du deuxième matériau 7 ont avantageusement une portion centrale qui n'est pas recouverte par un autre matériau, de sorte qu'un espace vide est formé autour de la portion centrale des barreaux 6a, 6b, 6c à base du deuxième matériau semiconducteur 7. 15 Ensuite, on fait croitre par dépôt chimique en phase vapeur (« Chemical Vapor Deposition » en terminologie anglo-saxonne) une couche 24 de matériau semiconducteur donné 25 sur les portions dévoilées par l'ouverture 19 des barreaux semiconducteurs 6a, 6b, 6c (figures 11 et 1J). Ce dépôt est de préférence sélectif, le matériau semi-conducteur donné 25 déposé étant avantageusement cristallin. Dans le cas d'une 20 couche 24 déposée de façon non sélective, on prévoit une étape ultérieure de gravure du matériau semi-conducteur 25, par exemple sous HCI ou lors d'un nettoyage SC1 dilué dans le cas où le matériau semi-conducteur 25 est à base de SiGe. Dans le cas où la couche 24 est déposée sous forme amorphe, on la soumet à au moins un recuit de manière à la faire cristalliser de façon contrôlée. On 25 privilégie une cristallisation lente, de manière à promouvoir une structure la plus monocristalline possible. Lorsque le deuxième matériau semi-conducteur 7 est par exemple en silicium Si, le matériau semi-conducteur donné 25 peut être par exemple en Sii_xGex avec x>0 et de préférence tel que x est au moins égal à 25%. La couche 24 peut être obtenue 30 par épitaxie à une température comprise entre 500°C et 600°C. Si le dépôt est réalisé 3051970 9 autour de 425°C, le matériau déposé peut être amorphe. Il est alors avantageux de le faire cristalliser entre 500°C et 550°C. Le matériau semi-conducteur 25 que l'on fait croitre est un matériau ayant un paramètre de maille différent de celui du deuxième matériau semi-conducteur 5 7. La différence de paramètre de maille entre les matériaux semi-conducteurs 7 et 25 est telle que le matériau semi-conducteur donné 25 est contraint. Lorsque le deuxième matériau 7 est par exemple en silicium Si, le matériau semi-conducteur donné 25 peut être par exemple en Sii_xGex avec x>0 et de préférence tel que x est au moins égal à 25%, de sorte à avoir un niveau de contrainte 10 important, par exemple de l'ordre comprise entre 1 et 2 GPa pour une épaisseur de la couche 24 de l'ordre de 2 nm lorsque la concentration x en Germanium est comprise entre et 25-50 %. Le niveau de contrainte dépend fortement des dimensions de la structure. Avantageusement, la croissance effectuée est isotrope, avec une vitesse de croissance semblable sur chacune des faces des barreaux 6a, 6b, 6c : i.e. des faces 15 latérales, supérieure et inférieure. La couche 24 de matériau semi-conducteur donné 25 recouvre de préférence tout le pourtour de la portion centrale des barreaux semi-conducteurs 6a, 6b, 6c, de manière à former un contour semi-conducteur fermé ou une bague, encore appelée « gaine » ou « enveloppe » autour de la portion centrale des barreaux semi- 20 conducteurs 6a, 6b, 6c. On obtient ainsi une configuration coeur-enveloppe (« core-shell » selon la terminologie anglo-saxonne) telle qu'illustrée sur la vue en coupe de transversale de la figure 2 d'un barreau semi-conducteur 6a (formant le coeur) à base du deuxième matériau 7 recouvert sur toute la surface externe de sa portion centrale par la couche 24 de matériau semi-conducteur donné 25 (formant l'enveloppe ou la gaine). 25 On peut ensuite former une grille 30 de remplacement dans l'ouverture 19. Un empilement de grille peut être réalisé de manière conforme, par exemple à l'aide d'un dépôt par CVD (CVD pour « Chemical Vapor Deposition »), d'un diélectrique de grille par exemple à base de Hf02, et d'au moins un matériau de grille, par exemple formé d'une couche contenant du métal tel que du TiN ou du TaN et d'une couche de matériau 3051970 10 semi-conducteur tel que du polysilicium ou du métal tel que le Tungstène, de manière à remplir l'ouverture 19. Une grille enrobante, formant un contour fermé ou une bague autour d'une portion centrale des barreaux 6a, 6b, 6c et de la gaine de matériau contraint 25 5 formée autour de cette portion centrale est ainsi réalisée (figure 1K). Une étape de retrait du matériau de grille dépassant au-dessus de l'embouchure de l'ouverture 19 ou de la face supérieure du masquage dans laquelle cette ouverture 19 est pratiquée peut-être ensuite effectuée, par exemple par aplanissement CMP. A l'issue de cette étape, une grille ayant une longueur W (mesurée parallèlement à 10 l'axe y du repère [O; x; y; z] et correspondant à la longueur de canal) comprise par exemple entre 5 et 50 nm peut être formée. On réalise ainsi dans cet exemple une grille enrobante ou de configuration GAA (pour « Gate All Around ») autour d'une structure semi-conductrice dotée de plusieurs éléments semi-conducteurs contraints, en particulier contraints en 15 compression, et aptes à former au moins une région de canal de transistor. De préférence, entre la formation de la gaine de matériau semiconducteur donné 25 et la réalisation de la grille 30 on évite une étape de recuit ou de traitement thermique. On peut ainsi préserver la gaine de matériau semi-conducteur donné 25 contraint sans faire diffuser ce matériau dans le coeur des barreaux 6a, 6b, 6c. 20 En évitant un recuit thermique à fort budget après l'étape de la formation de la gaine de matériau semi-conducteur donné 25 on empêche également une diffusion intempestive de dopants des électrodes de source et de drain formées précédemment dans des régions des barreaux 6a, 6b, 6c. Sur la figure 4, les courbes Co, Ci donnent des résultats de simulation de 25 tenseur de contrainte selon l'axe x dans une structure semi-conductrice du type de celle décrite en liaison avec la figure 1H avec 3 barreaux en silicium disposés les uns au-dessus des autres et ayant une épaisseur e de 6 nm, une dimension critique de de 10 nm (largeur W du canal), et une longueur Lg (correspondant à la longueur de canal ou de grille) de 12 nm, et des couches de SiGe 30%. Une première courbe Co est représentative d'une 30 simulation d'état de contrainte de la structure après avoir réalisé l'étape de libération des 3051970 11 barreaux de silicium par gravure sélective et avant que la croissance par épitaxie ne soit effectuée dans le cas d'un procédé mettant en jeu la gravure des zones de source et drain après formation de l'espaceur principal, comme dans la publication « Density scaling with gate-all-around Silicon nanowire MOSFETs for the 10 nm node and beyond », S. 5 Bangsaruntip et al., IEDM 2013. La courbe Co montre que la contrainte peut être légèrement tensile, ce qui est défavorable au transistor de type p. Une deuxième courbe Ci est représentative d'une simulation d'état de contrainte de la structure consécutivement à l'étape de croissance par épitaxie telle que décrite en liaison avec la figure 1J, dans cet exemple avec une couche de silicium 10 Germanium d'épaisseur de l'ordre de 2 nm et avec une concentration en Germanium de 30%. La deuxième courbe Ci montre qu'il est possible d'atteindre une contrainte en compression de l'ordre de -1.6 GPa dans le la gaine . Une structure semi-conductrice à barreaux contraints peut être mise en oeuvre à l'aide de matériaux semi-conducteurs différents de ceux de l'exemple de 15 réalisation qui vient d'être donné. Par exemple, on peut prévoir des barreaux 6a, 6b, 6c, à base de Silicium Germanium (Si1_,Ge' avec z>0) autour desquels on fait croitre par épitaxie une couche de matériau semi-conducteur à base de Sii_xGex avec x > z et de préférence tel que x - z > 0.1. Une telle couche peut avoir une épaisseur comprise entre 2 nm et 5 nm. 20 Cela peut permettre également de former une structure de canal à barreaux semi-conducteurs 6a, 6b, 6c avec la gaine contrainte en compression. Selon une variante, on peut prévoir des barreaux 6a, 6b, 6c, par exemple à base de Silicium Germanium (Si1_,Ge, avec z>0) autour desquels on fait croitre par épitaxie une couche 24 d'un matériau semi-conducteur 25 à base de Si. 25 Dans ce cas, on réalise une structure de canal à barreaux semi- conducteurs 6a, 6b, 6c cette fois avec la gaine contrainte en tension. Ainsi, un procédé suivant l'invention peut également s'appliquer à la mise en oeuvre d'au moins une structure de canal pour transistor de type N, en particulier NMOS. Selon une autre variante de réalisation de l'un ou l'autre des exemples 30 de procédé qui viennent d'être décrits, on prévoit de réaliser un amincissement des 3051970 12 barreaux 6a, 6b, 6c semi-conducteurs suspendus après libération de ces derniers par gravure sélective (figure 3A). L'amincissement peut être réalisé par exemple par gravure à l'aide de HCI lorsque les barreaux 6a, 6b, 6c à amincir sont en Silicium ou en Silicium Germanium. On peut également effectuer une gravure de type par ALE (« Atomic Layer 5 Etching »). Pour une gravure ALE, on effectue par exemple celle-ci sous une atmosphère de Cl2 en alternant adsorption à température ambiante et désorption à 650°C. Pour amincir les barreaux 6a, 6b, 6c et permettre de diminuer leur volume, on peut également réaliser une oxydation de leur surface. Une telle oxydation peut être réalisée entre 900°C et 1000°C et est suivie d'une désoxydation. 10 Ensuite, on effectue une croissance par épitaxie de matériau semi- conducteur donné 25 dans une région située dans l'ouverture 19 sur une portion centrale des barreaux 6a, 6b, 6c qui a été amincie. Le matériau que l'on fait croitre a un paramètre de maille différent de celui des barreaux 6a, 6b, 6c, de sorte à pouvoir être contraint par ces derniers. Dans cet exemple de réalisation, on obtient une configuration dans laquelle 15 au moins une portion de la gaine de matériau semi-conducteur donné 25 est alignée avec, ou située dans un même plan parallèle au substrat qu'une région 61 des barreaux 6a, 6b, 6c, elle-même en contact avec les électrodes 15a, 15b de source et de drain. Par rapport à un agencement tel que prévu sur la figure 1J, on pourra ainsi favoriser une circulation de courant dans la gaine en matériau semi-conducteur contraint. 20 L'épaisseur de matériau semi-conducteur donné 25 que l'on fait croitre peut être prévue inférieure ou égale (figure 3B) à l'épaisseur de matériau que l'on a retiré lors de l'étape d'amincissement décrite précédemment. Ensuite, on forme une grille 30 dans l'ouverture 19, par exemple à l'aide d'un dépôt par CVD (CVD pour « Chemical Vapor Deposition ») d'un diélectrique de grille 25 par exemple à base de Si02 et de Hf02, et d'au moins un matériau de grille, par exemple formé d'une couche de métal tel que le Tungstène ou contenant un métal par exemple à base du TiN ou de TaN et/ou d'une couche de matériau semi-conducteur dopé tel que du polysilicium (figure 3C). En effectuant l'amincissement des barreaux avant la formation de la 30 gaine, on fait en sorte de limiter les étapes de traitement thermique après formation de 3051970 13 la gaine et qui pourraient induire une diffusion du matériau semi-conducteur donné dans le coeur des barreaux 6a, 6b, 6c. L'amincissement permet de mettre en oeuvre un agencement amélioré tel qu'illustré sur la figure 3C dans lequel la surface externe de la gaine et des portions des barreaux 6a, 6b, 6c rattachées aux blocs de source et de drain 5 sont alignées dans une direction parallèle au plan principal du substrat (i.e. un plan parallèle au plan [O; x; y] du repère [O; y; y; z]. On forme une gaine contrainte qui n'est pas située en face des espaceurs. En effectuant l'amincissement des barreaux avant la formation de la gaine, on fait en sorte de faciliter le transfert des porteurs de charge entre les zones de source et drain et la gaine. 10 Dans l'exemple de réalisation qui a été décrit précédemment, on réalise l'empilement sur un substrat massif. Toutefois, un procédé suivant l'invention peut également s'adapter sur un substrat de type semi-conducteur sur isolant, par exemple SOI (« SOI pour « Silicon On Insulator » ou silicum sur isolant) ou de type semi-conducteur sur isolant sS01 (sS01 pour « strained SOI » ou SOI contraint) formé d'une couche semi 15 conductrice par exemple à base de Si recouverte d'une couche isolante par exemple à base Si02, elle-même recouverte d'une couche semi-conductrice superficielle. Un procédé suivant l'invention peut être adapté à la mise en oeuvre de transistors selon des noeuds technologiques avancés, en particulier avec une longueur de canal ou de grille inférieure à 20 nm. 20 Une structure de transistor à barreaux semi-conducteur contraints telle que décrite précédemment peut être intégrée dans un circuit logique haute performance et faible consommation, ou par exemple dans une mémoire Flash de type NAND, ou dans une mémoire moléculaire. REVENDICATIONS1. Procédé de réalisation d'une structure à barreaux semi- conducteurs apte à former au moins un canal de transistor, le procédé comprenant des étapes consistant à : a) prévoir sur un substrat (1), au moins une structure semiconductrice formée d'un alternance de premiers barreaux (4a, 4b, 4c) à base d'au moins un premier matériau (5) et de deuxièmes barreaux (6a, 6b, 6c) à base d'au moins un deuxième matériau (7), le deuxième matériau étant un matériau semi-conducteur, les premiers barreaux et les deuxièmes barreaux étant empilés, puis, b) retirer des portions de la structure à base du premier matériau dévoilées par une ouverture (19) dans un masquage (17) formé sur la structure, le retrait étant réalisé par gravure sélective dans l'ouverture (19) du premier matériau vis-à-vis du deuxième matériau, de sorte à libérer un espace autour des deuxièmes barreaux (6a, 6b, 6c), puis c) faire croitre ou déposer, dans l'ouverture, un matériau semiconducteur (25) donné autour des deuxièmes barreaux (6a, 6b, 6c), le matériau semiconducteur donné ayant un paramètre de maille différent de celui du deuxième matériau (7), de sorte à induire une contrainte sur la couche à base du matériau semi-conducteur donné. 2. Procédé selon la revendication 1, dans lequel le deuxième matériau (7) est à base de Si ou de Sii,Gex (avec x > 0), le matériau semi-conducteur donné (25) étant à base de Sii_yGey avec 0 x 3. Procédé selon la revendication 2, dans lequel le matériau semi- conducteur donné (25) a une concentration y en Germanium telle que y > 0.25. 3051970 15 4. Procédé selon la revendication 1, dans lequel le deuxième matériau (7) est à base de silicium germanium, le matériau semi-conducteur donné étant du silicium. 5 5. Procédé selon l'une des revendications 1 à 4, dans lequel ladite alternance est une alternance de barreaux à base de silicium et de barreaux à base de silicium germanium. 6. Procédé selon l'une des revendications 1 à 5, comprenant entre 10 l'étape a) et l'étape b), la formation du masquage par dépôt d'une couche de masquage (17) puis réalisation d'une ouverture (19) dans la couche de masquage dévoilant ladite structure, la réalisation de ladite ouverture comprenant le retrait d'une grille sacrificielle (11) formée autour d'une région de l'empilement. 15 7. Procédé selon l'une des revendications 1 à 6, dans lequel après formation à l'étape a) d'un empilement de premiers barreaux (4a, 4b, 4c) et de deuxièmes barreaux (6a, 6b, 6c), on forme une grille sacrificielle (11) et des espaceurs isolants de part et d'autre la grille sacrificielle, le procédé comprenant en outre des étapes de : 20 - retrait de portion des barreaux situées aux extrémités de l'empilement et de part et d'autre des espaceurs isolants, - formation de blocs semi-conducteurs de source et de drain par croissance d'au moins un matériau semi-conducteur de part et d'autre des espaceurs. 25 8. Procédé selon l'une des revendications 1 à 7, comprenant en outre, après l'étape b) et préalablement à l'étape c) : une étape d'amincissement des deuxièmes barreaux (6a, 6b, 6c). 3051970 16 9. Procédé de réalisation d'un transistor comprenant un procédé selon l'une des revendications 1 à 8, puis après l'étape c), une étape de formation d'une grille (31) dans l'ouverture (19). 5 10. Dispositif doté d'une structure semi-conductrice apte à réaliser au moins un canal de transistor, la structure étant formée de barreaux à base d'un matériau semi-conducteur disposés les uns au-dessus, les barreaux semi-conducteurs étant entourés chacun d'une gaine en un autre matériau semi-conducteur donné ayant un paramètre de maille différent de celui dudit matériau semi-conducteur, de sorte à induire 10 une contrainte sur les gaines à base du matériau semi-conducteur donné.