FR 3055712 A1 20180309 FR 1658291 A 20160907 1 SYNCHRONISEUR DE CROISEMENT DE DOMAINES D'HORLOGE DESCRIPTION DOMAINE TECHNIQUE ET ART ANTERIEUR L'invention concerne le domaine du croisement de domaines d'horloge (CDC pour « Clock Domain Crossing »), et a trait à un synchroniseur CDC à temps moyen entre défaillances (MTBF pour « Mean Time Between Failure ») élevé. Des systèmes sur puce SoC (pour « System-on-Chip ») complexes ont de multiples domaines d'horloge asynchrone, et ainsi de multiples signaux CDC (des centaines, ou parfois des milliers de signaux), pour lesquels il faut prendre en considération la métastabilité. Le terme métastabilité est utilisé pour désigner un état d'un circuit logique qui est dans un état quasi stable ou légèrement stable. Il peut se produire lorsque les signaux de données et d'horloge de toute bascule du circuit varient de manière asynchrone les uns par rapport aux autres. Par exemple, lorsqu'un signal de données appliqué sur l'entrée de données d'une bascule change de valeur à proximité d'un front d'un signal d'horloge appliqué sur l'entrée d'horloge de la bascule, il est possible que la sortie de la bascule passe à un état métastable, c'est-à-dire en fournissant en sortie un signal ayant une valeur qui ne correspond ni à l'état logique « 0 » ni à l'état logique « 1 ». La mise à niveau de la technologie et l'augmentation de la fréquence de fonctionnement des circuits électroniques posent de nombreux défis. En conséquence, les circuits deviennent de plus en plus instables. Une synchronisation entre signaux échoue lorsqu'une bascule quelconque de sortie logiquement indéfinie est échantillonnée par une autre circuiterie numérique, propageant ainsi des signaux métastables non binaires à l'intérieur d'un circuit binaire. Puisque cet effet est de nature probabiliste, il ne peut pas être totalement surmonté, mais la probabilité de son occurrence peut être réduite. La probabilité qu'un circuit binaire, ou logique, entre dans un état métastable dépend du débit de transition de données, de la fréquence d'horloge, et de 3055712 caractéristiques intrinsèques des bascules du circuit en termes de synchronisation (établissement, tenue, etc.), d'une fenêtre de synchronisation de métastabilité et d'une constante de temps de résolution (c'est-à-dire la vitesse à laquelle les verrous à l'intérieur de bascules peuvent résoudre une fois qu'ils sont métastables). 5 Le transfert de données d'un domaine d'horloge à un autre devrait être fiable. Par exemple, un nombre élevé de verrous/comparateurs à MTBF élevé est nécessaire dans des SoC multimédias, ou des SoC avec des processeurs multicceurs, avec des domaines d'horloge asynchrone multiples. Pour réduire la probabilité de métastabilité, une solution courante consiste à utiliser des- synchroniseurs comprenant de multiples 10 étages de bascules. Pour un MTBF plus élevé, des nombres plus élevés de bascules dans des synchroniseurs devraient être utilisés. Avec l'augmentation de la complexité des SoC, le nombre de composants travaillant sur des fréquences d'horloge différentes et de solutions protégées provenant de sociétés/équipes différentes dans un seul SoC augmente pour des raisons d'optimisation 15 de puissance et de performance, aboutissant à plus d'échanges de signaux entre des domaines d'horloge différents. Cela augmente la probabilité de défaillance car un SoC peut subir une défaillance même si un seul synchroniseur subit une défaillance parmi des centaines ou des milliers de synchroniseurs utilisés dans le SoC. La variabilité accrue de technologies avancées rend le problème pire 20 encore en augmentant la probabilité de défaillance de synchroniseurs. Ce problème a déjà été abordé dans la littérature en augmentant le nombre d'étages de synchroniseur, ou en augmentant les transistors de plus grande taille dans une bascule pour réduire les risques de métastabilité au sein d'une bascule. Différentes sortes d'architectures de synchroniseur existent dans la 25 littérature : - des synchroniseurs tampon (par exemple tampon double/triple) ; - l'implémentation de synchroniseurs d'établissement de liaison (validation - accusé réception) ; - l'utilisation de FIFO asynchrones (Registres ou mémoires premier entré, premier sorti). 3055712 3 Toutefois, toutes ces solutions utilisent des bascules pour synchroniser soit des signaux de données ou de validation/accusé de réception soit des pointeurs FIFO de lecture/écriture. Ces solutions modifiant la conception des bascules et/ou la conception des synchroniseurs aboutissent à un coût de conception plus élevé des synchroniseurs en 5 termes de latence, de superficie et/ou de puissance. Par exemple, l'augmentation du nombre d'étages de bascules dans un synchroniseur augmente la latence du synchroniseur. De surcroît, l'utilisation de MOSFET de plus grande taille diminue le temps de résolution (réduisant ainsi la métastabilité) mais augmente la superficie requise par le synchroniseur. 10 La latence est un paramètre sensible pour certains circuits comme des coeurs de processeurs multicoeurs, surtout avec un schéma de mise à l'échelle dynamique de tension et fréquence DVFS (pour « Dynamic Voltage and Frequency Scaling ») et/ou un schéma de cadencement d'horloge indépendant, des processeurs de réseau conçus avec de multiples synchroniseurs pour un même signal avec des latences différentes, ou tout 15 SoC DVFS. Par exemple, dans le document « Pulse amplification based dynamic synchronizers with metastability measurement using capacitance de-rating » de B. Giridhar et al., Proceedings of the IEEE 2013 Custom Integrated Circuits Conference, San Jose, CA, 22-25 Sept. 2013, pages 1- 4, l'utilisation d'un verrou dynamique avec des inverseurs 20 déviés est proposée pour réduire la probabilité de métastabilité. Les résultats montrent un MTBF amélioré mais aux détriments d'une énorme superficie (deux fois plus en comparaison à un synchroniseur à deux bascules). Ce problème est encore plus critique dans un SoC complexe utilisant un grand nombre de synchroniseurs. Le document US 6 924 682 B1 divulgue une solution différente pour 25 « piéger » des évènements de métastabilité pour fournir un signal de sortie dépourvu de métastabilité dans un circuit de verrou. Le synchroniseur divulgué dans ce document est basé sur l'utilisation de trois verrous D combinés avec des portes NON OU et ET et une bascule SR. L'inconvénient de cette solution est qu'elle utilise de multiples verrous D avec soit trois signaux d'horloge ayant des fronts déviés et/ou retardés les uns par rapport aux 30 autres soit trois tensions seuils différentes sont requises pour les trois verrous D utilisés 3055712 4 dans ce synchroniseur. De surcroît, cette solution requiert une grande superficie étant donné les multiples verrous D requis. DESCRIPTION DE L'INVENTION Un objectif de la présente invention est de proposer un synchroniseur 5 CDC à MTBF élevé apte à empêcher une métastabilité de se propager au sein d'un circuit logique électronique tout en minimisant la latence sur des données et la superficie du synchroniseur, et qui ne requiert pas de signaux d'horloge différents ayant des fronts déviés et/ou retardés les uns par rapport aux autres, ou de multiples verrous maîtres avec soit des tensions seuils différentes soit les mêmes tensions seuils. 10 Il est ainsi proposé un synchroniseur apte à synchroniser un signal de données D avec un signal d'horloge CP, comprenant au moins une bascule maître-esclave incluant au moins : - un verrou maître comprenant au moins une première entrée de données apte à recevoir le signal de données D, un premier circuit de mémorisation et un 15 premier circuit de commande aptes à recevoir le signal d'horloge CP et à déclencher une mémorisation de la valeur du signal de données D dans le premier circuit de mémorisation à une première valeur du signal d'horloge CP, - un verrou esclave comprenant au moins un seconde entrée de données connectée à une sortie du verrou maître, un second circuit de mémorisation et un 20 second circuit de commande aptes à déclencher une mémorisation de la valeur d'un signal destiné à être fourni en sortie par le verrou maître sur la seconde entrée de données dans le second circuit de mémorisation à une première valeur d'un signal de commande T apte à être reçu par le second circuit de commande, le synchroniseur comprenant également un circuit de contrôle de 25 synchronisation ayant une sortie connectée à une entrée de commande du second circuit de commande, et apte à fournir en sortie ledit signal de commande T qui a des fronts synchronisés avec ceux du signal d'horloge CP lorsque le premier circuit de mémorisation est dans un état non métastable et qui a une valeur constante (c'est à dire aucun front ni variation de sa valeur) lorsque le premier circuit de mémorisation est dans 3055712 5 un état métastable, de telle sorte qu'un transfert d'une valeur du signal destiné à être fourni en sortie par le verrou maître du premier circuit de mémorisation au second circuit de mémorisation n'est déclenché que si le premier circuit de mémorisation est dans l'état non métastable. 5 Il est ainsi proposé un nouveau synchroniseur qui assure un MTBF plus élevé dans une synchronisation à un seul cycle avec une complexité de système optimale utilisant une nouvelle architecture de bascule. Ce synchroniseur empêche une métastabilité de se propager au sein d'un circuit logique électronique car si le verrou maître est dans un état métastable, la 10 propagation de cet état métastable est évitée grâce au circuit de contrôle de synchronisation qui est apte à contrôler si le premier circuit de mémorisation du verrou maître est dans un état métastable ou est dans un état non métastable. De surcroît, avec ce synchroniseur, seul un verrou maître est utilisé pour éviter une propagation d'états métastables dans le verrou esclave. 15 De plus, la superficie utilisée par un tel synchroniseur est réduite en comparaison aux solutions de l'art antérieur (50 % de moins qu'un synchroniseur classique à 2 étages et 65 % de moins qu'un synchroniseur classique à 3 étages), et est similaire à la taille d'une bascule de resynchronisation simple. Enfin, ce synchroniseur ne requiert pas plusieurs signaux d'horloge 20 différents ayant des fronts déviés et/ou retardés les uns par rapport aux autres, et ne requiert pas de multiples verrous ayant des tensions seuils soit identiques soit différentes. La conception de ce synchroniseur garantit des valeurs MTBF élevées avec un fonctionnement dépourvu de métastabilité en sortie. Dans la bascule maître-esclave du synchroniseur, l'un du verrou maître et 25 du verrou esclave peut être actif à l'état haut, à savoir déclenchant la mémorisation lorsque la valeur du signal d'horloge CP ou du signal de commande T appliqué sur le verrou est haute, et l'autre du verrou maître et du verrou esclave peut être actif à l'état bas, à savoir déclenchant la mémorisation lorsque la valeur du signal d'horloge CP ou du signal de commande T appliqué sur le verrou est basse. 3055712 6 Une entrée de commande du premier circuit de commande du verrou maître peut être apte à recevoir le signal d'horloge CP. Le circuit de contrôle de synchronisation peut comprendre une entrée apte à recevoir le signal d'horloge CP. Cette entrée du circuit de contrôle de 5 synchronisation peut être connectée à l'entrée de commande du premier circuit de commande du verrou maître. La sortie du verrou maître peut être formée par la sortie du premier circuit de mémorisation et la sortie du verrou esclave peut être formée par la sortie du second circuit de mémorisation. 10 Le premier circuit de mémorisation peut être configuré de telle sorte que, lorsque le premier circuit de mémorisation est dans l'état non métastable, un signal à une sortie du premier circuit de mémorisation est à une valeur opposée à celle d'un signal à une entrée du premier circuit de mémorisation, et le circuit de contrôle de synchronisation peut inclure au moins : 15 - une porte OU exclusif ayant une première entrée connectée à l'entrée du premier circuit de mémorisation et une seconde entrée connectée à la sortie du premier circuit de mémorisation, et - une porte ET ayant une première entrée connectée à une sortie de la porte OU exclusif et une seconde entrée apte à recevoir le signal d'horloge CP. - 20 Dans ce cas, la valeur du signal fourni en sortie par la porte OU exclusif est « 1 » uniquement lorsque le premier circuit de mémorisation est dans l'état non métastable, à savoir lorsque le signal à la sortie du premier circuit de mémorisation est à une valeur opposée à celle du signal à l'entrée du premier circuit de mémorisation. Lorsque les signaux à l'entrée et à la sortie du premier circuit de mémorisation ont des valeurs 25 identiques (« 0 » ou « 1 » ou une tension intermédiaire qui ne correspond pas à « 0 » ou « 1 »), correspondant à un état métastable du verrou maître, la valeur du signal fourni en sortie par la porte OU exclusif est « 0 ». Ainsi, le signal fourni en sortie par la porte ET est similaire au signal d'horloge CP uniquement si le verrou maître est dans un état non métastable. 3055712 7 L'utilisation d'une porte OU exclusif et d'une porte ET pour former le circuit de contrôle de synchronisation correspond à une possibilité de réaliser ce circuit de contrôle de synchronisation. D'autres éléments logiques peuvent être utilisés pour réaliser le circuit de contrôle de synchronisation. 5 Les verrous maître et esclave peuvent être des verrous D. L'un des verrous maître et esclave (par exemple, le verrou maître) peut être un verrou D actif à l'état bas et l'autre des verrous maître et esclave (par exemple, le verrou esclave) peut être un verrou D actif à l'état haut. Le premier circuit de mémorisation et le premier circuit de commande 10 peuvent comprendre, ou peuvent être formés par : - quatre premiers transistors MOS formant deux inverseurs CMOS à couplage transversal, ou couplage croisé, connectés à une source d'alimentation VDD du synchroniseur par l'intermédiaire d'un premier transistor MOS, la grille du premier transistor MOS étant apte à recevoir un signal CPN complémentaire du signal d'horloge CP 15 (c'est-à-dire un signal d'horloge inversé), - une première porte de transmission qui est active à l'état haut sur le signal de données D et ayant une entrée de commande connectée à la première entrée de données du verrou maître, une sortie de données connectée à une entrée d'un premier desdits deux inverseurs CMOS à couplage transversal et une entrée de données connectée 20 à la source d'alimentation VDD du synchroniseur par l'intermédiaire d'un troisième transistor MOS, la grille du troisième transistor MOS étant apte à recevoir le signal d'horloge CP, - une seconde porte de transmission qui est active à l'état bas sur le signal de données D et ayant une sortie de données connectée à une entrée d'un second 25 desdits inverseurs CMOS à couplage transversal et une entrée de données connectée à la source d'alimentation VDD du synchroniseur par l'intermédiaire d'un quatrième transistor MOS, la grille du quatrième transistor MOS étant apte à recevoir le signal d'horloge CP. Deux inverseurs CMOS à couplage transversal, ou montés tête-bêche, correspondent à un premier inverseur CMOS ayant son entrée connectée à la sortie du 30 second inverseur CMOS et sa sortie connectée à l'entrée du second inverseur CMOS. 3055712 8 Lorsque le circuit de contrôle de synchronisation inclut la porte OU exclusif, la porte OU exclusif peut comprendre plusieurs transistors MOS connectés ensemble selon une structure domino. Une telle porte OU exclusif ayant une structure domino évite des régimes transitoires dans le synchroniseur. 5 Les premier et second circuits de mémorisations peuvent être connectés à une source d'alimentation VDD et à une masse GND du synchroniseur via plusieurs transistors MOS, les grilles desdits plusieurs transistors MOS étant aptes recevoir un signal d'initialisation ou un signal réinitialisation. Une telle configuration permet de forcer des valeurs mémorisées dans les verrous maître et esclave tout en rompant la rétroaction entre 10 les deux verrous et la source d'alimentation, par exemple en isolant l'un des inverseurs dans les deux verrous vis-à-vis de la source d'alimentation. Le synchroniseur peut comprendre en outre un multiplexeur ayant sa sortie connectée à la première entrée de données du verrou maître, une première entrée apte à recevoir le signal de données D et au moins une seconde entrée apte à recevoir un 15 signal d'essai TI. En utilisant un signal d'essai TI ayant une valeur connue, il est possible d'évaluer le comportement du synchroniseur. Le synchroniseur peut être tel que : - le premier circuit de commande comprend une mémoire tampon trois états, 20 - le premier circuit de mémorisation comprend un circuit bistable, ou un inverseur à couplage transversal avec un inverseur trois états, - une entrée de données de la mémoire tampon trois états est connectée à la première entrée de données (du verrou maître) et une sortie de la mémoire tampon trois états est connectée à une entrée du premier circuit de mémorisation, 25 - une sortie du premier circuit de mémorisation est connectée à la sortie du verrou maître, et - la mémoire tampon trois états et le premier inverseur trois états ont chacun une entrée de commande apte à recevoir le signal d'horloge CP. 3055712 9 Lorsque l'inverseur est en couplage transversal avec l'inverseur trois états, l'entrée de l'inverseur est connectée à la sortie de l'inverseur trois états et la sortie de l'inverseur est connectée à l'entrée de données de l'inverseur trois états. L'entrée du premier circuit de mémorisation peut être connectée à, ou 5 peut être formée par, l'entrée de l'inverseur et la sortie de l'inverseur trois états. L'un de la mémoire tampon trois états et de l'inverseur trois états peut avoir une entrée de commande active à l'état haut (par exemple l'inverseur trois états) et l'autre de la mémoire tampon trois états et de l'inverseur trois états peut avoir une entrée de commande active à l'état bas (par exemple la mémoire tampon trois états). A savoir, 10 celui de la mémoire tampon trois états et de l'inverseur trois états ayant l'entrée de commande active à l'état haut peut être dans un état de haute impédance lorsque la valeur du signal d'horloge CP est « 0 », et l'autre de la mémoire tampon trois états et de l'inverseur trois états ayant l'entrée de commande active à l'état bas peut être dans un état de haute impédance lorsque la valeur du signal d'horloge CP est « 1 ». 15 Le synchroniseur peut être tel que : - le second circuit de commande comprend un premier inverseur trois états, - le second circuit de mémorisation comprend un inverseur en couplage transversal avec un second inverseur trois états, 20 - une entrée de données du premier inverseur trois états est connectée à la seconde entrée de données (du verrou esclave) et une sortie du premier inverseur trois états est connectée à une entrée du second circuit de mémorisation, et - les premier et second inverseurs trois états ont chacun une entrée de commande apte à recevoir le signal de commande T. 25 Lorsque l'inverseur est en couplage transversal avec le second inverseur trois états, l'entrée de l'inverseur est connectée à la sortie du second inverseur trois états et la sortie de l'inverseur est connectée à l'entrée de données du second inverseur trois états. L'entrée du second circuit de mémorisation peut être connectée à, ou 30 peut être formée par, l'entrée de l'inverseur et à la sortie du second inverseur trois états. 3055712 10 L'un des premier et second inverseurs trois états peut avoir une entrée de commande active à l'état haut (par exemple, le premier inverseur trois états) et l'autre des premier et second inverseurs trois états peut avoir une entrée de commande active à l'état bas (par exemple, le second inverseur trois états). A savoir, celui du premier inverseur 5 trois états et du second inverseur trois états ayant l'entrée de commande active à l'état haut peut être dans un état de haute impédance lorsque la valeur d'horloge est « 0 », et l'autre du premier inverseur trois états et du second inverseur trois états ayant l'entrée de commande active à l'état bas peut être dans un état de haute impédance lorsque la valeur d'horloge est « 1 ». 10 Le synchroniseur peut comprendre en outre un second inverseur ayant son entrée connectée à l'entrée du second circuit de mémorisation et sa sortie connectée à, ou formant, la sortie de la bascule maître-esclave. Lorsque le circuit de contrôle de synchronisation inclut la porte OU exclusif, la première entrée de la porte OU exclusif peut être connectée à l'entrée du 15 premier circuit de mémorisation via un quatrième inverseur ayant son entrée connectée à l'entrée du premier circuit de mémorisation via un quatrième inverseur ayant son entrée connectée à l'entrée du premier circuit de mémorisation et sa sortie connectée à la première entrée de la porte OU exclusif, et la seconde entrée de la porte OU exclusif peut être connectée à la sortie du premier circuit de mémorisation via un cinquième 20 inverseur ayant son entrée connectée à la sortie du premier circuit de mémorisation et sa sortie connectée à la seconde entrée de la porte OU exclusif. Ces inverseurs aident à concevoir le circuit en termes de réduction des risques de régimes transitoires car ces inverseurs fournissent un gain et amplifient les régimes transitoires. L'invention a également trait à un synchroniseur multi-étage comprenant 25 plusieurs synchroniseurs connectés en série les uns aux autres, aptes à recevoir le même signal d'horloge CP, et dans lequel au moins l'un desdits plusieurs synchroniseurs est un synchroniseur tel que décrit ci-dessus. Avec un synchroniseur multi-étage, le nombre d'étages, c'est-à-dire le nombre de synchroniseurs, utilisés à tout instant peut être commandé par logiciel, en 30 fonction de la vitesse et de la technologie utilisées pour ce synchroniseur. Dans un 3055712 11 synchroniseur multi-étage, un multiplexeur peut être utilisé, lequel peut fournir la sortie de chacun sur l'étage du synchroniseur multi-étage. L'invention a également trait à un procédé de synchronisation d'un signal de données D avec un signal d'horloge CP, comprenant au moins l'implémentation des 5 étapes suivantes : - déclencher une mémorisation d'une valeur du signal de données D dans un premier circuit de mémorisation à une première valeur du signal d'horloge CP, puis - contrôler si le premier circuit de mémorisation est dans un état métastable ou dans un état non métastable, puis 10 - fournir en sortie un signal de commande T ayant des fronts synchronisés avec ceux du signal d'horloge CP lorsque le premier circuit de mémorisation est dans l'état non métastable, et ayant une valeur constante lorsque le premier circuit de mémorisation est dans l'état métastable, puis - déclencher une mémorisation d'une valeur de signal fourni en sortie 15 par le premier circuit de mémorisation dans un second circuit de mémorisation à une première valeur du signal de commande T, un transfert d'une valeur du signal fourni en sortie par le premier circuit de mémorisation dans le second circuit de mémorisation n'étant déclenché que si le premier circuit de mémorisation est dans l'état non métastable. 20 On propose également un produit de programme d'ordinateur comportant une logique de programme d'ordinateur agencée pour mettre en oeuvre le procédé ci-dessus. BREVE DESCRIPTION DES DESSINS La présente invention sera mieux comprise à l'aide des exemples des 25 modes de réalisation fournis purement à titre d'indication et non de limitation, en référence aux dessins annexés sur lesquels : - la figure 1 montre un synchroniseur, objet de l'invention selon un premier mode de réalisation ; 3055712 12 - la figure 2 montre le synchroniseur, objet de l'invention, selon le premier mode de réalisation, et dans lequel un exemple de réalisation du verrou maître est montré ; - la figure 3 montre un exemple de réalisation d'une porte OU exclusif 5 utilisée dans un synchroniseur, objet de l'invention ; - les figures 4 et 5 montrent des signaux obtenus durant des simulations du synchroniseur, objet de l'invention ; - la figure 6 montre le synchroniseur, objet de l'invention, selon un deuxième mode de réalisation ; 10 - la figure 7 montre un multiplexeur d'essai utilisé dans le synchroniseur, objet de l'invention, selon un troisième mode de réalisation ; - la figure 8 montre un synchroniseur multi-étage, également objet de l'invention, selon un mode de réalisation particulier. Des parties identiques, similaires ou équivalentes des différentes figures 15 décrites ci-dessous présentent les mêmes références numériques pour des raisons de clarté entre les figures. Les différentes parties montrées sur les figures ne sont pas nécessairement tracées à l'échelle, de manière à rendre les figures plus lisibles. Les différentes possibilités (alternatives et modes de réalisation) ne 20 doivent pas être comprises comme s'excluant mutuellement les unes des autres et peuvent, ainsi, être combinées les unes avec les autres. DESCRIPTION DETAILLEE DE MODES DE RÉALISATION PARTICULIERS La figure 1 montre un synchroniseur 100 selon un premier mode de réalisation. 25 Le synchroniseur 100 a une architecture de bascule maître-esclave et est destiné à synchroniser un signal de données D avec un signal d'horloge CP. Le synchroniseur 100 comprend un verrou maître 102 et un verrou esclave 104 formant ensemble la bascule maître-esclave. 3055712 13 Le verrou maître 102 comprend un premier circuit de commande 106 ayant une entrée de données connectée à une première entrée de données 108 du verrou maître 102. Le signal de données D est appliqué sur la première entrée de données 108. Le premier circuit de commande 106 comprend également une entrée de commande 110 sur 5 laquelle le signal d'horloge CP est appliqué, et une sortie 112. La valeur du signal NL obtenue à la sortie du premier circuit de commande 106 est égale à la valeur inversée du signal de données D lorsque la valeur du signal d'horloge CP est « 0 ». Lorsque la valeur du signal d'horloge CP est « 1 », la valeur du signal NL est isolée de l'entrée D et correspond à une valeur mémorisée dans un premier circuit de mémorisation 114 indépendamment du 10 signal de données D. Le verrou maître 102 comprend également le premier circuit de mémorisation 114. La sortie 112 du premier circuit de commande 106 est connectée à une entrée 113 du premier circuit de mémorisation 114. Le premier circuit de mémorisation 114 comprend également une entrée de commande 122 sur laquelle le 15 signal d'horloge CP est appliqué. Le premier circuit de mémorisation 114 fournit en sortie un signal NR qui a une valeur opposée à celle du signal NL obtenu sur l'entrée 113. Une sortie 120 du premier circuit de mémorisation 114 est connectée à, ou forme, la sortie du verrou maître 102. Le verrou esclave 104 comprend un second circuit de commande 124 20 ayant une entrée de données connectée à, ou formant, une seconde entrée de données 126 du verrou esclave 104. Le signal fourni en sortie par le verrou maître 102, à savoir le signal obtenu sur la sortie 120 du premier circuit de mémorisation 114, est appliqué sur la seconde entrée de données 126. Le second circuit de commande 124 comprend également une entrée de 25 commande 128 sur laquelle un signal de commande T est appliqué, et une sortie 129. La valeur du signal obtenu à la sortie 129 du second circuit de commande 124 est égale à la valeur inversée du signal appliqué sur l'entrée de données du second circuit de commande 124 lorsque la valeur du signal de commande T est « 1 ». Lorsque la valeur du signal de commande T est « 0 », la valeur du signal sur la sortie 129 est isolée de l'entrée 3055712 14 du circuit de commande 124 et correspond à une valeur mémorisée dans un second circuit de mémorisation 130 indépendamment de la valeur du signal de données d'entrée. Le verrou esclave 104 comprend également le second circuit de mémorisation 130 incluant un inverseur 132 et un inverseur trois états 134. La sortie 129 5 du second circuit de commande 124 est connectée à l'entrée du second circuit de mémorisation 130, à savoir à l'entrée de l'inverseur 132 et à la sortie de l'inverseur trois états 134. La sortie de l'inverseur 132 est connectée à l'entrée de données de l'inverseur trois états 134. L'inverseur trois états 134 comprend également une entrée de 10 commande 136 sur laquelle le signal de commande T est appliqué. L'inverseur trois états 134 est ici un inverseur trois états actif à l'état bas (l'entrée de commande 136 étant une entrée de commande active à l'état bas), à savoir l'inverseur trois états 134 est dans un état de haute impédance lorsque la valeur du signal de commande T est « 1 ». La sortie de l'inverseur trois états 134 est envoyée sur l'entrée d'un 15 second inverseur 138. La sortie du second inverseur 138 forme la sortie du synchroniseur 100 sur lequel un signal de sortie Q est obtenu. Un autre inverseur 141 ayant son entrée connectée à la sortie de l'inverseur 132 peut être utilisé pour obtenir un signal Qn ayant une valeur opposée à celle du signal de sortie Q. Dans une bascule maître-esclave type, le signal d'horloge CP est appliqué 20 sur les entrées de commande du verrou maître et du verrou esclave. Dans le synchroniseur 100, le signal appliqué sur les entrées de commande 128 et 136 du verrou esclave 104 n'est pas le signal d'horloge CP mais le signal de commande T qui est fourni par un circuit de contrôle de synchronisation 139. Le circuit de contrôle de synchronisation 139 comprend une première 25 entrée 143 connectée à la sortie 112 du premier circuit de commande 106 et recevant ainsi le signal NL. Le circuit de contrôle de synchronisation 139 comprend également une deuxième entrée 145 connectée à la sortie 120 du premier circuit de mémorisation 114 et recevant ainsi le signal NR. Le circuit de contrôle de synchronisation 139 comprend également une troisième entrée 147 sur laquelle est appliqué le signal d'horloge CP. 3055712 15 Le signal de commande T appliqué sur les entrées 128 et 136 est obtenu à la sortie du circuit de contrôle de synchronisation 139. La valeur du signal de commande T est égale à celle du signal d'horloge CP seulement si les valeurs des signaux NL et NR sont opposées. Dans ce cas, le signal de données D est transféré dans le verrou esclave 104. Si 5 les signaux NL et NR n'ont pas de valeurs opposées, la valeur du signal T est « 0 » et le signal de données D n'est pas transféré dans le verrou esclave 104. La figure 2 montre le synchroniseur 100 décrit précédemment mais dans lequel des composants électroniques formant le verrou maître 102, le verrou esclave 104 et le circuit de contrôle de synchronisation 139 sont décrits. 10 Le verrou maître 102 comprend un circuit bistable 200 comprenant quatre premiers transistors MOS 202.1 - 202.4 qui forment deux inverseurs CMOS à couplage transversal. Le verrou maître 102 comprend également un deuxième transistor MOS 204 ayant sa source connectée à la tension d'alimentation VDD du synchroniseur 100 15 et son drain connecté aux sources des transistors MOS 202.1 et 202.3 du circuit bistable 200. Un signal d'horloge complémentaire CPN (obtenu à la sortie d'un inverseur 209 dans lequel le signal d'horloge CP est appliqué sur l'entrée de l'inverseur 209) est appliqué sur la grille de ce deuxième transistor MOS 204. Le circuit bistable 200 et le deuxième transistor MOS 204 forment le 20 premier circuit de mémorisation 114 décrit précédemment. Le verrou maître 102 comprend également un troisième transistor MOS 206 ayant sa source connectée à la tension d'alimentation VDD du synchroniseur 100 et son drain connecté à une entrée de données 207 d'une première porte de transmission 208. Le signal d'horloge CP est appliqué sur la grille du troisième transistor 25 MOS 206. La première porte de transmission 208 comprend deux transistors MOS 208.1 et 208.2 connectés l'un à l'autre comme le montre la figure 2. Le signal de données D est appliqué sur la grille du transistor MOS 208.2 de la première porte de transmission 208 et correspondant à la première entrée de commande (active à l'état haut) 30 de la première porte de transmission 208. Un signal DN, ayant une valeur complémentaire 3055712 16 à celle du signal de données D, est obtenu à la sortie d'un inverseur 211 ayant une entrée sur laquelle le signal de données D est appliqué. Le signal DN est appliqué sur la grille du transistor MOS 208.1 de la première porte de transmission 208 et correspondant à la seconde entrée de commande (active à l'état bas) de la première porte de 5 transmission 208. Une sortie de données 213 de la première porte de transmission 208 est connectée au drain des transistors MOS 202.1 et 202.2 et aux grilles des transistors MOS 202.3 et 202.4 du circuit bistable 200. La sortie de données 213 de la première porte de transmission 208 est ainsi connectée à une entrée d'un premier des deux inverseurs 10 CMOS à couplage transversal. Le signal NL est obtenu à cette sortie de la première porte de transmission 208. Les sources des transistors MOS 202.2 et 202.4 du circuit bistable 200 sont connectées à un potentiel de masse GND. Le verrou maître 102 comprend également un quatrième transistor 15 MOS 210 ayant son drain connecté à la tension d'alimentation VDD et sa source connectée à une entrée de données 215 d'une seconde porte de transmission 212. Le signal d'horloge CP est appliqué sur la grille du quatrième transistor MOS 210. La seconde porte de transmission 212 comprend deux transistors MOS 212.1 et 212.2 connectés l'un à l'autre comme le montre la figure 2. Le signal DN est 20 appliqué sur la grille du transistor MOS 212.2 de la seconde porte de transmission 212 et correspondant à la première entrée de commande (active à l'état haut) de la seconde porte de transmission 212. Le signal D est appliqué sur la grille du transistor MOS 212.1 de la seconde porte de transmission 212 et correspondant à la seconde entrée de commande (active à l'état bas) de la seconde porte de transmission 212. 25 Une sortie de données 217 de la seconde porte de transmission 212 est connectée au drain des transistors MOS 202.3 et 202.4 et aux grilles des transistors MOS 202.1 et 202.2 du circuit bistable 200. La sortie de données 217 de la seconde porte de transmission 212 est ainsi connectée à une entrée d'un second des deux inverseurs CMOS à couplage transversal. Le signal NR est obtenu à cette sortie de la seconde porte de 30 transmission 212. 3055712 17 Les transistors MOS 206, 210 et les portes de transmission 208, 212 forment le premier circuit de commande du verrou maître 102. Dans le synchroniseur 100 montré sur la figure 2, le second circuit de commande 124 du verrou esclave 104 correspond à un inverseur trois états 124 ayant une 5 entrée de données connectée à, ou formant, la seconde entrée de données 126 du verrou esclave 104. L'inverseur trois états 124 est ici un inverseur trois états actif à l'état haut (l'entrée de commande 128 étant une entrée de commande active à l'état haut), à savoir l'inverseur trois états 124 est dans un état de haute impédance lorsque la valeur du signal de commande T est « 0 ». Le signal fourni en sortie par l'inverseur trois états 124 a 10 une valeur opposée à celle du signal appliqué sur la seconde entrée de données 126 lorsque la valeur du signal de commande T est « 1 ». Lorsque la valeur du signal de commande T est « 0 », la sortie 129 est dans un état de haute impédance et aucun signal n'est transmis aux autres éléments du verrou esclave 104. Le circuit de contrôle de synchronisation 138 comprend un inverseur 140 15 dont l'entrée est connectée à la sortie de données 213 de la première porte de transmission 208. Le signal appliqué sur l'entrée de l'inverseur 140 correspond au signal NL, et le signal obtenu sur la sortie de l'inverseur 140 est nommé signal NLN. Le circuit de contrôle de synchronisation 139 comprend également un autre inverseur 142 ayant son entrée connectée à la sortie de données 217 de la seconde 20 porte de transmission 212. Le signal appliqué sur l'entrée de l'inverseur 142 correspond au signal NR, et le signal obtenu sur la sortie de l'inverseur 142 est nommé signal NRN. Le circuit de contrôle de synchronisation 139 comprend également une porte OU exclusif 144 ayant deux entrées sur lesquelles le signal NLN et le signal NRN sont appliqués. Le signal de sortie de la porte OU exclusif 144 est nommé TOK. 25 Le signal de commande T est obtenu à la sortie d'une porte ET 146 qui a une première entrée sur laquelle le signal d'horloge CP est appliqué et une seconde entrée sur laquelle le signal TOK est appliqué. Les autres éléments du synchroniseur 100 sont similaires à ceux décrits précédemment en relation avec la figure 1. Toutefois, le verrou esclave 104 peut 30 comprendre des éléments similaires à ceux décrits ci-dessus pour le verrou maître 102. 3055712 18 Lorsque la valeur du signal de données D est « 1 » avant le front montant du signal d'horloge CP, la valeur du signal NL est « 1» et la valeur du signal NR est «0 ». Cela conduit à un signal NLN ayant une valeur égale à « 0 » et un signal NRN ayant une valeur égale à « 1 ». Ainsi, la valeur du signal TOK est égale à « 1 ». Une fois que le front 5 montant du signal d'horloge CP arrive, le signal de commande T fourni en sortie par la porte NON ET 146 a une valeur égale à 1, et la valeur du signal de données D stocké dans le verrou maître 102 est transférée dans le verrou esclave 104. Un comportement similaire se produit lorsque la valeur du signal de données D est égale à « 0 » avant le front montant du signal d'horloge CP. 10 Lorsque la valeur du signal de données D est transitoire au moment du front montant du signal d'horloge CP, à savoir ni égale à « 1 » ni à « 0 », les signaux NL et NR sont dans un état métastable, avec NLN et NRN également non pleinement résolus à des valeurs opposées. Dans ce cas, la valeur du signal TOK est « 0 » jusqu'à ce que les signaux NL et NR aient des valeurs opposées nettes. Tant que la valeur du signal TOK est 15 « 0 », à savoir tant que les signaux NL et NR n'ont pas de valeurs opposées nettes, le signal de données D n'est pas transféré dans le verrou esclave 104. De cette manière, la propagation des données métastables au verrou esclave 104 est évitée car la porte OU exclusif 144 évite une telle propagation. Dans la configuration montrée sur la figure 2, l'état haut « 1 » correspond 20 à une valeur de tension égale à, ou proche de, VDD et l'état bas « 0 » correspond à une valeur de tension égale à, ou proche de, GND. Le verrou maître 102 du synchroniseur 100 montré sur la figure 2 correspond à un verrou maître différentiel qui utilise des signaux CP/CPN et D/DN comme entrées. 25 La figure 3 montre un exemple de réalisation de la porte OU exclusif 144. Dans ce mode de réalisation, la porte OU exclusif 144 comprend quatre transistors MOS 220.1 - 220.4. Les signaux NLN, NRN, NLBuf et NRBuf sont appliqués sur les grilles de ces transistors 220.1 - 220.4. Le signal NLBuf est obtenu à une sortie d'un inverseur 221 dans lequel le signal NLN est appliqué sur son entrée. De manière similaire, 3055712 19 le signal NRBuf est obtenu à une sortie de l'inverseur 223 dans lequel le signal NRN est appliqué sur son entrée. La porte OU exclusif 144 comprend un autre transistor MOS 222 dans lequel le signal d'horloge CP est appliqué sur sa grille et ayant son drain connecté au drain 5 des transistors 220.1 et 220.3. La sortie de la porte OU exclusif 144 est obtenue à une sortie d'un inverseur 224 ayant son entrée connectée au drain du transistor 222. La porte OU exclusif 144 décrite en relation avec la figure 3 correspond à une porte dite « porte OU exclusif domino » évitant les régimes transitoires dans le 10 synchroniseur 100. Le synchroniseur 100 décrit précédemment en relation avec les figures 1 et 2 peut être conçu avec la porte OU exclusif 144 comme décrit précédemment avec la figure 3, ou avec une autre porte OU exclusif. La figure 4 montre des signaux obtenus pendant une simulation du 15 synchroniseur 100 décrit précédemment. Dans cette simulation, le signal de données d'entrée D satisfait toujours des exigences de temps d'établissement et de tenue des verrous 102, 104. Comme on peut le voir, des signaux NL et NR (signal NL avec une ligne en pointillés et signal NR avec une ligne continue) sont stables (et également ainsi les signaux NLN et NRN), en conséquence, 20 la valeur du signal T est égale à « 1 » après le front montant du signal d'horloge CP (à savoir T est le même que le signal CP). Dès que le front montant du signal d'horloge CP arrive, des données sont transférées au verrou esclave 104 et l'état de la sortie Q est changé en correspondance. A des fins d'essai, le verrou maître 102 est forcé à la métastabilité et la 25 figure 5 montre le comportement du synchroniseur 100 dans ce cas. On peut voir sur cette figure que les signaux NL et NR ont une valeur entre VDD et GND (ici approximativement 0,5 V). TOK est continuellement bas et le verrou esclave 104 conserve l'ancienne valeur (Q = 1 dans cet exemple). L'état métastable du verrou maître 102 n'est ainsi pas transféré dans le verrou esclave 104. 3055712 20 Le synchroniseur 100 réalise ainsi un procédé de synchronisation du signal de données D avec le signal d'horloge CP, comprenant les étapes suivantes : - déclencher une mémorisation d'une valeur du signal de données D dans le premier circuit de mémorisation 114 au niveau d'un front du signal d'horloge CP, 5 puis - contrôler si le premier circuit de mémorisation 114 est dans un état métastable ou dans un état stable (étape correspondant aux opérations logiques réalisées par le circuit de contrôle de synchronisation 139), puis - fournir en sortie un signal de commande T ayant des fronts 10 synchronisés avec ceux du signal d'horloge CP lorsque le premier circuit de mémorisation 114 est dans l'état stable, et ayant une valeur constante lorsque le premier circuit de mémorisation 114 est dans l'état métastable, puis - déclencher une mémorisation d'une valeur de signal fourni en sortie par le premier circuit de mémorisation 114 dans le second circuit de mémorisation 130 au 15 niveau d'un front du signal de commande T. Le synchroniseur 100 peut être conçu avec ce comportement relativement indépendamment du processus et des variations. En conséquence, la latence de ce synchroniseur 100 est clairement réduite en comparaison à des synchroniseurs multi-étages types pour la même valeur de 20 MTBF. La figure 6 montre le synchroniseur 100 selon un deuxième mode de réalisation. En comparaison au synchroniseur 100 décrit précédemment en relation avec la figure 2, le synchroniseur 100 selon ce deuxième mode de réalisation comprend 25 une option de réinitialisation asynchrone. Pour cette option, le synchroniseur 100 comprend un transistor MOS supplémentaire 302 agencé entre VDD et le troisième transistor MOS 206 et entre VDD et le quatrième transistor MOS 210. VDD est appliqué sur la source du transistor 302, et le drain du transistor 302 est connecté à la source du troisième transistor MOS 206 et au drain 30 du quatrième transistor MOS 210. Le transistor 302 est commandé par un signal RN qui est 3055712 21 appliqué sur la grille du transistor 302 et obtenu à la sortie de l'inverseur 304, un signal de réinitialisation étant appliqué sur l'entrée de cet inverseur 304. Un autre transistor MOS 306 est agencé entre les transistors MOS 204 et 202.3 de telle sorte que la source du transistor 306 soit connectée au drain du deuxième 5 transistor MOS 204 et que le drain du transistor 306 soit connecté à la source du transistor MOS 202.3. Le transistor 306 est commandé par le signal RN qui est appliqué sur la grille du transistor 306. Un autre transistor MOS 308 est agencé entre la sortie de la seconde porte de transmission 212 et la masse GND de telle sorte que la source du transistor 308 10 est connectée à la masse GND et que le drain du transistor 308 est connecté à la sortie de la seconde porte de transmission 212. Le transistor 308 est commandé par le signal RN qui est appliqué sur la grille du transistor 308. Un autre transistor MOS 310 est agencé entre VDD et le second circuit de mémorisation 130 du verrou esclave 104 de telle sorte que VDD est appliqué sur la source 15 du transistor 310, et le drain du transistor 310 est connecté aux entrées des inverseurs 132 et 138 (et ainsi également aux sorties des inverseurs trois états 124 et 134). Le signal de réinitialisation est appliqué sur la grille du transistor 310. Dans ce deuxième mode de réalisation, le signal de réinitialisation est utilisé pour forcer les valeurs stockées par le verrou maître 102 et le verrou esclave 104 à 20 être égales à VDD, tout en rompant la rétroaction en isolant l'un des inverseurs dans les deux verrous de la source d'alimentation (correspondant à l'inverseur 116 dans le verrou maître 102 et à l'inverseur 132 dans le verrou esclave 104). Le synchroniseur 100 selon le deuxième mode de réalisation peut inclure la porte OU exclusif 144 comme décrit précédemment en relation avec la figure 3 ou une 25 porte OU exclusif ayant une conception différente. Selon un troisième mode de réalisation, le synchroniseur 100 inclut un multiplexeur d'essai 402 comme le montre la figure 7. Le multiplexeur 402 reçoit sur une première entrée le signal de données D et sur une seconde entrée un signal d'essai Tl. Le multiplexeur 402 est commandé par un signal de commande d'essai TE dont la valeur 30 sélectionne l'entrée (D ou Tl) appliquée sur l'entrée des données 108 du verrou maître 102. 3055712 22 Le signal Tl a une valeur connue. Le signal obtenu à la sortie du multiplexeur 402 est nommé Dmux et est appliqué sur l'entrée de commande de la première porte de transmission 208 du verrou maître 102. Le signal Dmux est également appliqué à l'entrée d'un inverseur 404 pour obtenir un signal DNmux qui est appliqué sur l'entrée de commande de la seconde 5 porte de transmission 212 du verrou maître 102. Avec ce troisième mode de réalisation, il est possible d'évaluer le comportement du synchroniseur 100 et les valeurs obtenues sur le signal Q peuvent être utilisées dans une chaîne de balayage à laquelle le synchroniseur 100 est connecté. Quel que soit le mode de réalisation du synchroniseur 100, plusieurs 10 synchroniseurs peuvent être connectés en série les uns aux autres pour former un synchroniseur multi-étage 1000 comme le montre la figure 8, au moins l'un des synchroniseurs correspondant à l'un des synchroniseurs 100 décrits précédemment. Sur cette figure, deux synchroniseurs 100.1 et 100.2 sont connectés de telle sorte que la sortie du premier synchroniseur 100.1 est appliquée sur l'entrée du second synchroniseur 100.2. 15 Un même signal d'horloge CP est appliqué sur les synchroniseurs 100.1 et 100.2. Le synchroniseur multi-étage 1000 peut comprendre plus de deux synchroniseurs connectés en série les uns aux autres. Le synchroniseur 100 décrit précédemment peut être utilisé avec toute sorte d'architectures de synchroniseur. Par exemple, il peut être utilisé dans des circuits 20 synchronisant des pointeurs de lecture/écriture dans des synchroniseurs à base de FIFO. Il peut être utilisé pour synchroniser des signaux de validation et d'accusé réception dans des synchroniseurs de validations - accusés réception. REVENDICATIONS1. Synchroniseur (100) apte à synchroniser un signal de données D avec un signal d'horloge CP, comprenant au moins une bascule maître-esclave incluant au moins : - un verrou maître (102) comprenant au moins une première entrée de données (108) apte à recevoir le signal de données D, un premier circuit de mémorisation (114, 200) et un premier circuit de commande (106, 206 - 212) aptes à recevoir le signal d'horloge CP et à déclencher une mémorisation de la valeur du signal de données D dans le premier circuit de mémorisation (114, 200) à une première valeur du signal d'horloge CP, - un verrou esclave (104) comprenant au moins un seconde entrée de données (126) connectée à une sortie (120) du verrou maître (102), un second circuit de mémorisation (130) et un second circuit de commande (124) aptes à déclencher une mémorisation de la valeur d'un signal destiné à être fourni en sortie par le verrou maître (102) sur la seconde entrée de données (126) dans le second circuit de mémorisation (130) à une première valeur d'un signal de commande T apte à être reçu par le second circuit de commande (124), le synchroniseur (100) comprenant également un circuit de contrôle de synchronisation (139) ayant une sortie connectée à une entrée de commande (128) du second circuit de commande (124), et apte à fournir en sortie ledit signal de commande T qui a des fronts synchronisés avec ceux du signal d'horloge CP lorsque le premier circuit de mémorisation (114, 200) est dans un état non métastable et qui a une valeur constante lorsque le premier circuit de mémorisation (114, 200) est dans un état métastable, de telle sorte qu'un transfert d'une valeur du signal destiné à être fourni en sortie par le verrou maître (102) du premier circuit de mémorisation (114, 200) au second circuit de mémorisation (130) n'est déclenché que si le premier circuit de mémorisation (114, 200) est dans l'état non métastable. 3055712 24 2. Synchroniseur (100) selon la revendication 1, dans lequel l'un du verrou maître (102) et du verrou esclave (104) est actif à l'état haut et l'autre du verrou maître (102) et du verrou esclave (104) est actif à l'état bas. 5 3. Synchroniseur (100) selon l'une des revendications précédentes, dans lequel le premier circuit de mémorisation (114, 200) est configuré de telle sorte que, lorsque le premier circuit de mémorisation (114, 200) est dans l'état non métastable, un signal à une sortie (120) du premier circuit de mémorisation (114, 200) soit à une valeur opposée à celle d'un signal à une entrée (113) du premier circuit de mémorisation (114, 10 200), et dans lequel le circuit de contrôle de synchronisation (139) inclut au moins : - une porte OU exclusif (144) ayant une première entrée connectée à l'entrée (113) du premier circuit de mémorisation (114, 200) et une seconde entrée connectée à la sortie (120) du premier circuit de mémorisation (114, 200), et - une porte ET (146) ayant une première entrée connectée à une sortie 15 de la porte OU exclusif (144) et une seconde entrée apte à recevoir le signal d'horloge CP. 4. Synchroniseur (100) selon l'une des revendications précédentes, dans lequel les verrous maître et esclave (102) sont des verrous D. 20 5. Synchroniseur (100) selon l'une des revendications précédentes, dans lequel le premier circuit de mémorisation (200) et le premier circuit de commande (206-212) comprennent : - quatre premiers transistors MOS (202.1 - 202.4) formant deux inverseurs CMOS à couplage transversal connectés à une source d'alimentation VDD du 25 synchroniseur (100) par l'intermédiaire d'un deuxième transistor MOS (204), la grille du deuxième transistor MOS (204) étant apte à recevoir un signal CPN complémentaire du signal d'horloge CP, - une première porte de transmission (208) qui est active à l'état haut sur le signal de données D et ayant une sortie de données connectée à une entrée d'un premier desdits deux inverseurs CMOS à couplage transversal et une entrée de données 3055712 25 connectée à la source d'alimentation VDD du synchroniseur (100) par l'intermédiaire d'un troisième transistor MOS (206), la grille du troisième transistor MOS (206) étant apte à recevoir le signal d'horloge CP, - une seconde porte de transmission (212) qui est active à l'état bas sur 5 le signal de données D et ayant une sortie de données connectée à une entrée d'un second desdits inverseurs CMOS à couplage transversal et une entrée de données connectée à la source d'alimentation VDD du synchroniseur (100) par l'intermédiaire d'un quatrième transistor MOS (210), la grille du quatrième transistor MOS (210) étant apte à recevoir le signal d'horloge CP. 10 6. Synchroniseur (100) selon l'une des revendications précédentes, dans lequel, lorsque le circuit de contrôle de synchronisation (139) inclut la porte OU exclusif (144), la porte OU exclusif (144) comprend plusieurs transistors MOS (220.1 220.4) connectés ensemble selon une structure domino. 15 7. Synchroniseur (100) selon l'une des revendications précédentes, dans lequel les premier et second circuits de mémorisation (114, 130) sont connectés à une source d'alimentation VDD et à une masse GND du synchroniseur (100) via plusieurs transistors MOS (302, 306, 308, 310), les grilles desdits plusieurs transistors MOS (302, 306, 20 308, 310) étant aptes à recevoir un signal d'initialisation ou un signal de réinitialisation. 8. Synchroniseur (100) selon l'une des revendications précédentes, comprenant en outre un multiplexeur (402) ayant sa sortie connectée à la première entrée de données (108) du verrou maître (102), une première entrée apte à recevoir le signal de 25 données D et au moins une seconde entrée apte à recevoir un signal d'essai TI. 9. Synchroniseur (100) selon l'une des revendications précédentes, dans lequel : - le second circuit de commande comprend un premier inverseur trois 30 états (124), 3055712 26 - le second circuit de mémorisation (130) comprend un inverseur (132) à couplage transversal avec un second inverseur trois états (134), - une entrée de données du premier inverseur trois états (124) est connectée à la seconde entrée de données (126) et une sortie (129) du premier inverseur 5 trois états (124) est connectée à une entrée du second circuit de mémorisation (130), et - les premier et second inverseurs trois états (124, 134) ont chacun une entrée de commande apte à recevoir le signal de commande T. 10. Synchroniseur (100) selon la revendication 9, dans lequel l'un des 10 premier et second inverseurs trois états (124, 134) est de type actif à l'état bas, et l'autre des premier et second inverseurs trois états (124, 134) est du type actif à l'état haut. 11. Synchroniseur (100) selon l'une des revendications 9 ou 10, comprenant en outre un second inverseur (138) ayant son entrée connectée à l'entrée du 15 second circuit de mémorisation (130) et sa sortie connectée à la sortie de la bascule maître- esclave. 12. Synchroniseur (100) selon l'une des revendications précédentes, dans lequel, lorsque le circuit de contrôle de synchronisation (139) inclut la porte OU 20 exclusif (144), la première entrée de la porte OU exclusif (144) est connectée à l'entrée (113) du premier circuit de mémorisation (114) via un quatrième inverseur (140) ayant son entrée connectée à l'entrée du premier circuit de mémorisation (114) et sa sortie connectée à la première entrée de la porte OU exclusif (144), et dans lequel la seconde entrée de la porte OU exclusif (144) est connectée à la sortie (120) du premier circuit de 25 mémorisation (114) via un cinquième inverseur (142) ayant son entrée connectée à la sortie (120) du premier circuit de mémorisation (114) et sa sortie connectée à la seconde entrée de la porte OU exclusif (144). 13. Synchroniseur multi-étage (1000) comprenant plusieurs 30 synchroniseurs (100.1, 100.2) connectés en série les uns aux autres, aptes à recevoir le 3055712 27 même signal d'horloge CP, et dans lequel au moins l'un desdits plusieurs synchroniseurs (100.1, 100.2) est un synchroniseur (100) selon l'une des revendications précédentes. 5 14. Procédé de synchronisation d'un signal de données D avec un signal d'horloge CP, comprenant au moins l'implémentation des étapes suivantes : - déclencher une mémorisation d'une valeur du signal de données D dans un premier circuit de mémorisation (114, 200) à une première valeur du signal d'horloge CP, puis 10 - contrôler si le premier circuit de mémorisation (114, 200) est dans un état métastable ou dans un état non métastable, puis - fournir en sortie un signal de commande T ayant des fronts synchronisés avec ceux du signal d'horloge CP lorsque le premier circuit de mémorisation (114, 200) est dans l'état non métastable, et ayant une valeur constante 15 lorsque le premier circuit de mémorisation (114, 200) est dans l'état métastable, puis - déclencher une mémorisation d'une valeur de signal fourni en sortie par le premier circuit de mémorisation (114, 200) dans un second circuit de mémorisation (130) à une première valeur du signal de commande T, un transfert d'une valeur du signal fourni en sortie par le premier circuit 20 de mémorisation dans le second circuit de mémorisation n'étant déclenché que si le premier circuit de mémorisation est dans l'état non métastable.