FR 3050861 A1 20171103 FR 1653902 A 20160429 B15005 - DD16987ST 1 MÉMOIRE RÉSISTIVE UNIPOLAIRE Domaine La présente demande concerne le domaine des circuits électroniques de façon générale, et vise plus particulièrement le domaine des mémoires non volatiles à résistance programmable, 5 couramment appelées mémoires résistives. Exposé de l'art antérieur Les mémoires résistives tirent profit de la capacité qu'ont certains matériaux à changer de résistivité électrique de façon réversible et non volatile sous l'effet d'une polarisation. 10 Une mémoire résistive comprend une pluralité de cellules élémentaires de stockage, chaque cellule comportant au moins un élément résistif de stockage à résistance programmable pouvant présenter au moins deux valeurs différentes de résistance, par exemple une première valeur (ou valeur faible), notée LRS, et une 15 deuxième valeur supérieure à la valeur LRS (ou valeur élevée), notée HRS. Chaque cellule élémentaire comporte en outre classiquement un ou plusieurs transistors de contrôle. L'élément résistif de stockage peut comprendre deux régions conductrices ou électrodes, séparées par une couche d'un matériau à résistance 20 programmable. L'application d'une tension convenablement choisie entre les deux électrodes pendant une durée déterminée permet de modifier la résistance de la couche à résistance programmable. 3050861 B15005 - DD16987ST 2 Des données peuvent ainsi être enregistrées dans les cellules sur la base de valeurs de résistance. On appelle opération d'écriture d'une cellule mémoire le fait de faire passer la résistance de l'élément résistif de la cellule de la valeur haute HRS à la valeur basse LRS. On appelle opération d'effacement d'une cellule mémoire le fait de faire passer la résistance de l'élément résistif de la cellule de la valeur basse LRS à la valeur haute HRS. On distingue deux catégories de mémoires résistives, classiquement appelées mémoires résistives bipolaires et mémoires résistives unipolaires. Dans les mémoires résistives bipolaires, la tension appliquée aux bornes d'un élément résistif d'une cellule lors d'une opération d'écriture et la tension appliquée aux bornes de cet élément lors d'une opération d'effacement sont de polarités opposées. Dans les mémoires résistives unipolaires, la tension appliquée aux bornes d'un élément résistif d'une cellule lors d'une opération d'écriture et la tension appliquée aux bornes de cet élément lors d'une opération d'effacement sont de même polarité, l'état de résistivité (HRS ou LRS) dans lequel est programmé l'élément résistif dépendant essentiellement de la forme de l'impulsion de tension appliquée. On s'intéresse ici plus particulièrement aux mémoires résistives unipolaires. A titre d'exemple, parmi les mémoires résistives unipolaires, on trouve notamment les mémoires résistives à changement de phase, ou mémoires PCM (de l'anglais "Phase Change Memory"), dans lesquelles l'élément résistif de stockage comprend une couche en un matériau à changement de phase, par exemple un verre de chalcogénure, dont l'état cristallin ou amorphe, correspondant respectivement à la valeur de résistance faible LRS et à la valeur de résistance élevée HRS, est modifié par chauffage de ladite couche sous l'effet d'une impulsion de tension appliquée aux bornes de l'élément. L'impulsion de tension appliquée lors d'une opération d'écriture et l'impulsion de tension appliquée lors d'une opération d'effacement sont de même polarité, l'état cristallin 3050861 B15005 - DD16987ST 3 ou amorphe dans lequel est programmé l'élément résistif dépendant principalement de la pente du front descendant de l'impulsion. Les mémoires résistives existantes présentent divers inconvénients, notamment des problèmes de fiabilité dans le temps, 5 liés au fait que les niveaux de tension appliqués pour programmer les cellules élémentaires peuvent être relativement élevés. Il serait souhaitable de pouvoir disposer d'une mémoire résistive palliant tout ou partie de ces inconvénients. Résumé 10 Ainsi, un mode de réalisation prévoit un circuit mémoire comportant une pluralité de cellules élémentaires disposées selon des lignes et des colonnes, chaque cellule comportant : un élément résistif programmable ayant une première extrémité reliée à un premier noeud de la cellule ; et un transistor de contrôle ayant 15 un premier noeud de conduction relié à une deuxième extrémité de l'élément résistif, un deuxième noeud de conduction relié à un deuxième noeud de la cellule, et un noeud de commande relié à un troisième noeud de la cellule, dans lequel, dans chaque ligne, les cellules de la ligne ont leurs premiers noeuds reliés à une 20 même première piste conductrice de contrôle de la ligne et ont leurs troisièmes noeuds reliés à une même deuxième piste conductrice de contrôle de la ligne, et, dans chaque colonne, les cellules ont leurs deuxièmes noeuds reliés à une même piste conductrice de contrôle de la colonne, le circuit mémoire 25 comprenant en outre un circuit de contrôle adapté à, lors d'une phase de programmation d'une cellule : appliquer une première tension sur la piste conductrice de contrôle de la colonne comprenant la cellule à programmer ; appliquer une deuxième tension sur la première piste conductrice de contrôle de la ligne 30 comprenant la cellule à programmer ; appliquer une troisième tension sur la deuxième piste conductrice de contrôle de la ligne comprenant la cellule à programmer, la troisième tension étant apte à rendre passant le transistor de contrôle de la cellule à programmer ; et appliquer une quatrième tension sur les pistes conductrices de contrôle de colonnes ne comprenant pas la cellule 3050861 B15005 - DD16987ST 4 à programmer, la quatrième tension étant apte à bloquer les transistors de contrôle dans les cellules comprises à la fois dans lesdites colonnes et dans la ligne comprenant la cellule à programmer. 5 Selon un mode de réalisation, dans chaque cellule, le transistor de contrôle est un transistor MOS à canal N. Selon un mode de réalisation, les deuxième et troisième tensions sont supérieures à la première tension, et la quatrième tension est supérieure à la troisième tension moins la tension de 10 seuil du transistor de contrôle. Selon un mode de réalisation, la quatrième tension est comprise dans la plage allant de la troisième tension moins la tension de seuil du transistor de contrôle à la deuxième tension. Selon un mode de réalisation, dans chaque cellule, le 15 transistor de contrôle est un transistor MOS à canal P. Selon un mode de réalisation, les deuxième et troisième tensions sont inférieures à la première tension, et la quatrième tension est inférieure à la troisième tension plus la tension de seuil du transistor de contrôle. 20 Selon un mode de réalisation, la quatrième tension est comprise dans la plage allant de la deuxième tension à la troisième tension plus la tension de seuil du transistor de contrôle. Selon un mode de réalisation, le circuit de contrôle est en outre adapté à, lors d'une phase de programmation d'une 25 cellule, appliquer une cinquième tension sur les premières pistes conductrices de contrôle de lignes ne comprenant pas la cellule à programmer, la différence entre les première et cinquième tensions étant, en valeur absolue, inférieure ou égale à une tension maximale nominale spécifiée pour les transistors de contrôle des 30 cellules. Selon un mode de réalisation, les quatrième et cinquième tensions sont sensiblement égales. Selon un mode de réalisation, les troisième et quatrième tensions sont sensiblement égales. 3050861 B15005 - DD16987ST 5 Brève description des dessins Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation 5 avec les figures jointes parmi lesquelles : la figure 1 est un schéma électrique d'un exemple d'une cellule élémentaire d'une mémoire résistive ; la figure 2 est un chronogramme illustrant un exemple d'un procédé de commande de la cellule de la figure 1 ; 10 la figure 3 est un schéma électrique d'une mémoire résistive comportant une pluralité de cellules élémentaires du type décrit en relation avec la figure 1 ; la figure 4 est un schéma électrique d'un exemple d'un autre mode de réalisation d'une mémoire résistive ; et 15 la figure 5 est un schéma électrique d'un exemple d'un autre mode de réalisation d'une mémoire résistive. Description détaillée De mêmes éléments ont été désignés par de mêmes références aux différentes figures et, de plus, les diverses 20 figures ne sont pas tracées à l'échelle. Par souci de clarté, seuls les éléments qui sont utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, les circuits de contrôle disposés à la périphérie d'une mémoire résistive pour appliquer des signaux de contrôle 25 appropriés aux cellules élémentaires de la mémoire n'ont pas été détaillés, la réalisation de tels circuits de contrôle étant à la portée de l'homme du métier à partir des indications fonctionnelles décrites dans la présente demande. Sauf précision contraire, les expressions "approximativement", "sensiblement", 30 et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près. Dans la présente demande, on utilise le terme "connecté" pour désigner une liaison électrique directe, sans composant électronique intermédiaire, par exemple au moyen d'une ou plusieurs pistes conductrices ou fils conducteurs, et le terme 35 "couplé" ou le terme "relié", pour désigner une liaison électrique 3050861 B15005 - DD16987ST 6 qui peut être directe (signifiant alors "connecté") ou indirecte (c'est-à-dire via un ou plusieurs composants intermédiaires). La figure 1 est un schéma électrique d'un exemple d'une cellule élémentaire 100 d'une mémoire résistive. Dans cet exemple, 5 la cellule 100 comprend un unique élément résistif de stockage 101, par exemple de type PCM, et un unique transistor de contrôle 103. L'élément résistif 101 est compatible avec un fonctionnement unipolaire, c'est à dire qu'il est adapté à être écrit et effacé par application de tensions de même polarité entre ses électrodes. 10 On notera que les éléments résistifs programmables adaptés à un mode de fonctionnement unipolaire présentent généralement un sens préférentiel d'application de la tension de programmation. Ainsi, les électrodes d'un élément résistif programmable d'une mémoire unipolaire sont le plus souvent différenciées, l'une des 15 électrodes, appelée électrode négative ou cathode, étant destinée à recevoir le potentiel bas de la tension de programmation de l'élément, et l'autre électrode, appelée électrode positive ou anode, étant destinée à recevoir le potentiel haut de la tension de programmation. Dans l'exemple représenté, l'électrode négative 20 de l'élément résistif 101 est désignée par un signe -, et l'électrode positive de l'élément résistif 101 est désignée par un signe +. L'électrode positive (+) de l'élément 101 est reliée à un premier noeud de contrôle VBL de la cellule, et l'électrode négative (-) de l'élément 101 est reliée à un premier noeud de 25 conduction du transistor 103, le deuxième noeud de conduction du transistor 103 étant relié à un deuxième noeud de contrôle VAL de la cellule. La cellule 100 comprend en outre un troisième noeud de contrôle WL relié à la grille du transistor 103. Dans cet exemple, le transistor 103 est un transistor MOS à canal N. 30 La figure 2 est un chronogramme illustrant un exemple d'un procédé de commande de la cellule de la figure 1. Plus particulièrement, la figure 2 représente l'évolution, en fonction du temps, des tensions appliquées sur les noeuds de contrôle VAL, WL et VBL de la cellule 100 lors de phases d'écriture et 35 d'effacement de la cellule. 3050861 B15005 - DD16987ST 7 Lors d'une phase d'écriture (SET) de la cellule 100, le noeud VAL, correspondant à la source du transistor 103, est mis à une tension de référence basse ou masse VREFL, par exemple une tension de l'ordre de 0 V, et une impulsion de tension de 5 programmation de niveau haut par rapport à la tension de référence VREFL est appliquée sur le noeud VBL (initialement à la tension de référence VREFL). Pendant toute la durée de la phase d'écriture, le transistor de contrôle 103 de la cellule est maintenu passant par application d'une tension de niveau haut 10 VCMDH (référencé à la masse) sur le noeud WL. Lors d'une phase d'effacement (RESET) de la cellule 100, des tensions similaires sont appliquées sur les noeuds VAL, VBL et WL de la cellule 100, la principale différence résidant dans la forme de l'impulsion de tension de programmation de niveau haut 15 appliquée sur le noeud VBL. Plus particulièrement, dans l'exemple de la figure 2, la pente du front descendant de l'impulsion de tension appliquée sur le noeud VBL pendant les phases d'effacement est supérieure à la pente du front descendant de l'impulsion de tension appliquée sur ce même noeud VBL pendant les phases 20 d'écriture. De plus, dans cet exemple, la valeur maximale de l'impulsion de tension appliquée sur le noeud VBL pendant les phases d'effacement est supérieure à la valeur maximale de l'impulsion de tension appliquée sur ce même noeud VBL pendant les phases d'écriture. On désigne ici par VH le niveau maximal de 25 tension (référencé à la masse) appliqué sur le noeud VBL pendant les phases d'écriture et d'effacement de la cellule. En pratique, le niveau VCMDH peut être inférieur au niveau VH. A titre d'exemple illustratif, les niveaux VH et VCMDH peuvent être respectivement de l'ordre de 2,5 V et de l'ordre de 1,8 V (dans le cas où la 30 tension de référence est à 0 V, étant entendu que le fonctionnement décrit peut être obtenu en décalant tous les niveaux de tension vers le haut ou vers le bas). La figure 3 est un schéma électrique d'une mémoire résistive comportant une pluralité de cellules élémentaires 100ij 35 du type décrit en relation avec la figure 1. Les cellules 100ij 3050861 B15005 - DD16987ST 8 sont agencées en matrice selon m lignes et n colonnes, avec m et n entiers supérieurs à 1, i et j étant des indices désignant respectivement le rang de la ligne et le rang de la colonne à laquelle appartient chaque cellule, avec i entier allant de 1 à m 5 et j entier allant de 1 à n. Les cellules 100ij sont par exemple identiques ou similaires. Dans chaque ligne de rang i de la matrice, les n cellules 100ij de la ligne ont leurs noeuds de contrôle VAL connectés à une même première piste conductrice VALi de contrôle de la ligne, et ont leurs noeuds de contrôle WL 10 connectés à une même deuxième piste conductrice WLi de contrôle de la ligne. Dans chaque colonne de rang j de la matrice, les m cellules 100ij de la colonne ont leurs noeuds de contrôle VBL connectés à une même piste conductrice VBLj de contrôle de la colonne. La mémoire de la figure 3 comprend en outre un circuit 15 de contrôle 201 adapté à contrôler les tensions appliquées sur les pistes de contrôle VALi, WLi et VBLj de la mémoire pour mettre en oeuvre des opérations d'écriture ou d'effacement de cellules élémentaires de la mémoire selon un mode de fonctionnement unipolaire du type décrit en relation avec la figure 2. 20 Le fonctionnement de la mémoire de la figure 3, mis en oeuvre par le circuit de contrôle 201, est le suivant. Pendant une phase d'écriture ou d'effacement d'une cellule 100ij de la matrice (la cellule 10011 dans l'exemple représenté), la piste conductrice VALi de la ligne à laquelle appartient la cellule est 25 mise à la tension de référence basse VREFL, et une impulsion de tension de programmation de niveau haut, par exemple de niveau VH, est appliquée sur la piste conductrice VBLj (initialement à la tension de référence VREFL) de la colonne à laquelle appartient la cellule. Pendant toute la durée de cette phase d'écriture ou 30 d'effacement, le transistor de contrôle 103 de la cellule est maintenu passant par application d'une tension de niveau haut VCMDH sur la piste conductrice WLi de la ligne à laquelle appartient la cellule. Pour éviter une commutation non désirée d'un élément résistif de stockage dans une autre cellule de la 35 matrice, les pistes conductrices VALi et WLi des autres lignes de 3050861 B15005 - DD16987ST 9 la matrice et les pistes conductrices VBLj des autres colonnes de la matrice peuvent maintenues à la tension de référence VREFL pendant toute la durée de la phase d'écriture ou d'effacement. Un problème posé par ce mode de fonctionnement réside 5 dans le stress relativement élevé subi par les transistors de contrôle 103 des cellules élémentaires non programmées de la ligne et de la colonne comprenant la cellule programmée. En effet, lors d'une phase d'écriture ou d'effacement d'une cellule 100ij, chacune des cellules de la colonne de rang j à l'exception de la 10 cellule 100ij a son transistor de contrôle 103 commandé à l'état bloqué, et se voit appliquer une tension de niveau VH entre ses noeuds VBL et VAL. Dans le cas de transistors MOS, il en résulte un vieillissement accéléré et un risque de claquage des espaceurs des transistors 103 non activés de la colonne. De plus, dans 15 chacune des cellules de la ligne de rang i à l'exception de la cellule 100ij le transistor de contrôle 103 de la cellule se voit appliquer une tension de niveau VCMDH sur sa grille, et une tension sensiblement nulle entre ses noeuds de conduction. Dans le cas de transistors MOS, il en résulte un vieillissement accéléré et un 20 risque de claquage de l'oxyde de grille des transistors 103 non activés de la ligne. Pour éviter une dégradation prématurée des transistors 103, ces derniers peuvent être dimensionnés pour résister aux stress susmentionnés, mais ceci représente un coût en terme de surface semiconductrice occupée par les transistors, 25 et constitue une limitation à l'augmentation de la densité de la mémoire. Un autre problème posé par le mode de fonctionnement décrit ci-dessus est qu'il conduit à la circulation de courants de fuite parasites relativement élevés dans la mémoire. En 30 particulier, lors d'une phase d'écriture ou d'effacement d'une cellule 100ij, un courant de programmation relativement élevé circule de la piste conductrice VALi vers la piste conductrice VBLj, à travers la cellule 100ij. Sous l'effet de ce courant, et du fait de la résistivité intrinsèque de la piste conductrice 35 VALi, il apparaît un gradient de potentiel sur la piste 3050861 B15005 - DD16987ST 10 conductrice VALi. Ainsi, dans chacune des cellules de la ligne de rang i, la tension sur le noeud VAL de la cellule peut prendre une valeur légèrement supérieure à la tension de référence appliquée à l'extrémité de la piste conductrice VALi. Etant donné 5 qu'une tension de commande à l'état passant de niveau VCMDH est appliquée sur les noeuds de commande WL de chacune des cellules de la ligne, des courants parasites relativement importants peuvent circuler dans les transistors 103 des cellules non activées de la ligne. De plus, dans chacune des cellules non 10 activées de la colonne comprenant la cellule 100ij, des courants de fuite peuvent apparaître du fait de la tension source-drain relativement élevée appliquée aux transistors de contrôle 103. La figure 4 est un schéma électrique d'un exemple d'un mode de réalisation d'une mémoire résistive. La mémoire de la 15 figure 4 comprend une pluralité de cellules élémentaires 200ij, par exemple identiques ou similaires. Les cellules élémentaires 200ij, comprennent les mêmes éléments que les cellules élémentaires 100ij de la mémoire de la figure 3, agencés différemment. En particulier, dans chaque cellule élémentaire 20 200ij de la mémoire de la figure 4, l'association en série de l'élément résistif 101 et du transistor 103 est retournée entre les noeuds de contrôle VAL et VBL de la cellule par rapport à la configuration décrite en relation avec les figures 1 et 3. Ainsi, dans la mémoire de la figure 4, dans chaque cellule élémentaire 25 200ij, l'électrode positive (+) de l'élément 101 est reliée au noeud de contrôle VAL de la cellule, et l'électrode négative (-) de l'élément 101 est reliée à un premier noeud de conduction du transistor 103, le deuxième noeud de conduction du transistor 103 étant relié au noeud de contrôle VBL de la cellule. De même que 30 dans la configuration des figures 1 et 3, le troisième noeud de contrôle WL de la cellule est relié à la grille du transistor 103. Les cellules élémentaires 200ij de la mémoire de la figure 4 sont agencées en matrice selon m lignes et n colonnes, de façon similaire ou identique à ce qui a été décrit en relation 35 avec la figure 3. En particulier, dans chaque ligne de rang i de 3050861 B15005 - DD16987ST 11 la matrice, les n cellules 200ij de la ligne ont leurs noeuds de contrôle VAL connectés à une même première piste conductrice VALi de contrôle de la ligne, et ont leurs noeuds de contrôle WL connectés à une même deuxième piste conductrice WLi de contrôle 5 de la ligne, et, dans chaque colonne de rang j de la matrice, les m cellules 200ij de la colonne ont leurs noeuds de contrôle VBL connectés à une même piste conductrice VBLj de contrôle de la colonne. La mémoire de la figure 4 comprend en outre un circuit de contrôle 301 adapté à contrôler les tensions appliquées sur 10 les pistes de contrôle VALi, WLi et VBLj de la mémoire pour mettre en oeuvre des opérations d'écriture ou d'effacement de cellules de la mémoire selon un mode de fonctionnement unipolaire. Le fonctionnement de la mémoire de la figure 4, mis en oeuvre par le circuit de contrôle 301, est le suivant. Pendant 15 une phase d'écriture ou d'effacement d'une cellule 200ij de la matrice (la cellule 20011 dans l'exemple représenté), la piste conductrice VBLj de la colonne à laquelle appartient la cellule est mise à la tension de référence VREFL, et une impulsion de tension de programmation de niveau haut, par exemple de niveau 20 VH, est appliquée sur la piste conductrice VALi (initialement à la tension de référence VREFL) de la ligne à laquelle appartient la cellule. Pendant toute la durée de cette phase d'écriture ou d'effacement, le transistor de contrôle 103 de la cellule est maintenu passant par application d'une tension de niveau haut 25 VCMDH sur la piste conductrice WLi de la ligne à laquelle appartient la cellule. Par ailleurs, pendant toute la durée de la phase d'écriture ou d'effacement, pour éviter une commutation non désirée d'un élément résistif de stockage dans une autre cellule 30 de la matrice, les pistes conductrices VBLj des autres colonnes de la matrice peuvent être maintenues à une tension de niveau haut (c'est à dire supérieur à VREFL) VINT1H, les pistes conductrices VALi des autres lignes de la matrice peuvent être maintenues à une tension de niveau haut (c'est à dire supérieur à VREFL) VINT2H, 3050861 B15005 - DD16987ST 12 et les pistes conductrice WLi des autres lignes de la matrice peuvent être maintenues à la tension de référence VREFL. Le niveau VINT1H peut être choisi de façon à assurer le blocage des transistors 103 des cellules non activées de la ligne 5 comprenant la cellule 200ii programmée, tout en limitant à un niveau acceptable la tension source-drain vue par ces transistors, par exemple à un niveau inférieur ou égal à la tension drain source nominale spécifiée pour ces transistors. En particulier, le niveau VINT1H est choisi supérieur à VCMDH-VTH, où VTH est la 10 tension de seuil des transistors 103, de façon que la tension grille source des transistors 103 des cellules non activées de la ligne soit inférieure à la tension de seuil VTH des transistors 103. Le niveau VINT1H est par exemple sensiblement égal au niveau VCMDH. A titre de variante, le niveau VINT1H est compris dans la 15 plage allant de VCMDH-VTH à VH. Le niveau VINT2H peut être choisi de façon à limiter à un niveau acceptable la tension drain source des transistors 103 des autres lignes de la matrice, par exemple à un niveau inférieur ou égal à la tension drain source nominale spécifiée pour ces 20 transistors. A titre d'exemple, le niveau VINT2H est inférieur au niveau VH. Le niveau VINT2H est par exemple sensiblement égal au niveau VINT1H, par exemple de l'ordre de VCMDH. Par rapport à la configuration de la figure 3, un avantage du mode de réalisation de la figure 4 est que les 25 transistors 103 des cellules non programmées de la ligne comprenant la cellule programmée ne subissent pas de stress important, ni au niveau de leur oxyde de grille (transistors 103 bloqués), ni au niveau de leurs espaceurs (tension drain source inférieure à VH). De plus, dans le mode de réalisation de la 30 figure 4, les courants parasites dans les transistors 103 des cellules non programmées de la ligne comprenant la cellule programmée peuvent être rendus nuls ou négligeables. Un autre avantage du mode de réalisation de la figure 4 est que les transistors 103 des cellules non programmées de la 35 colonne comprenant la cellule programmée voient une tension drain 3050861 B15005 - DD16987ST 13 source réduite par rapport à la configuration de la figure 3, d'où il résulte un stress réduit et des courants de fuite réduits. Ainsi, dans le mode de réalisation de la figure 4, seule la cellule programmée est susceptible de subir un stress 5 important. En particulier, seule la cellule programmée est susceptible de voir à ses bornes une tension de niveau VH. Il en résulte, à dimensionnements identiques des transistors 103, une endurance (durée de vie) et une fiabilité accrue de la mémoire par rapport à la configuration de la figure 3. De plus, la 10 diminution des courants de fuite parasites permet de limiter la consommation électrique par rapport à la configuration de la figure 3. La figure 5 est un schéma électrique d'un exemple d'un autre mode de réalisation d'une mémoire résistive. Le mode de 15 réalisation de la figure 5 diffère du mode de réalisation de la figure 4 en ce que, dans le mode de réalisation de la figure 5, les transistors de contrôle des cellules élémentaires de la mémoire sont des transistors MOS à canal P. La mémoire de la figure 5 comprend une pluralité de 20 cellules élémentaires 300ij, par exemple identiques ou similaires. Dans cet exemple, chaque cellule élémentaire 300ij comprend un unique élément résistif de stockage 101 du type décrit en relation avec les figures 1, 3 et 4, et un unique transistor de contrôle 105. Dans cet exemple, le transistor 105 est un transistor MOS à 25 canal P. L'électrode négative (-) de l'élément 101 est reliée à un premier noeud de contrôle VAL de la cellule, et l'électrode positive (+) de l'élément 101 est reliée à un premier noeud de conduction du transistor 105, le deuxième noeud de conduction du transistor 105 étant relié à un deuxième noeud de contrôle VBL de 30 la cellule. Chaque cellule élémentaire 300ij comprend en outre un troisième noeud de contrôle WL relié à la grille du transistor 105. Les cellules élémentaires 300ij de la mémoire de la figure 5 sont agencées en matrice selon m lignes et n colonnes, 35 de façon similaire ou identique à ce qui a été décrit en relation 3050861 B15005 - DD16987ST 14 avec les figures 3 et 4. En particulier, dans chaque ligne de rang i de la matrice, les n cellules 300ij de la ligne ont leurs noeuds de contrôle VAL connectés à une même première piste conductrice VALi de contrôle de la ligne, et ont leurs noeuds de contrôle WL 5 connectés à une même deuxième piste conductrice WLi de contrôle de la ligne, et, dans chaque colonne de rang j de la matrice, les m cellules 300ij de la colonne ont leurs noeuds de contrôle VBL connectés à une même piste conductrice VBLj de contrôle de la colonne. La mémoire de la figure 5 comprend en outre un circuit 10 de contrôle 401 adapté à contrôler les tensions appliquées sur les pistes de contrôle VALi, WLi et VBLj de la mémoire pour mettre en oeuvre des opérations d'écriture ou d'effacement de cellules de la mémoire selon un mode de fonctionnement unipolaire. Le fonctionnement de la mémoire de la figure 5, mis en 15 oeuvre par le circuit de contrôle 401, est le suivant. Pendant une phase d'écriture ou d'effacement d'une cellule 300ij de la matrice (la cellule 30011 dans l'exemple représenté), la piste conductrice VBLj de la colonne à laquelle appartient la cellule est mise à une tension de référence haute (c'est à dire supérieure 20 à la tension de référence basse VREFL) VREFH, par exemple de niveau VH, et une impulsion de tension de programmation de niveau bas, c'est à dire inférieure à la tension de référence haute VREFH, est appliquée sur la piste conductrice VALi (initialement à la tension de référence haute VREFH) de la ligne à laquelle 25 appartient la cellule. Le niveau et la forme de l'impulsion de tension de programmation de niveau bas appliquée sur la piste VALi sont choisis en fonction de l'état dans lequel on souhaite programmer la cellule. A titre d'exemple, par analogie avec le mode de fonctionnement de la figure 2, si le niveau de la tension 30 de référence haute VREFH est égal à VH, le niveau, c'est à dire la valeur minimale, de l'impulsion de tension de programmation de niveau bas appliquée sur la piste VALi, peut être de l'ordre de la tension de référence basse VREFL dans le cas d'une opération d'effacement, ou supérieur à la tension de référence basse VREFL 35 dans le cas d'une opération d'écriture. Pendant toute la durée de 3050861 B15005 - DD16987ST 15 la phase d'écriture ou d'effacement, le transistor de contrôle 105 de la cellule est maintenu passant par application d'une tension de niveau bas (c'est à dire inférieur à VREFH) VCMDL sur la piste conductrice WLi de la ligne à laquelle appartient la 5 cellule. Par ailleurs, pendant toute la durée de la phase d'écriture ou d'effacement, pour éviter une commutation non désirée d'un élément résistif de stockage dans une autre cellule de la matrice, les pistes conductrices VBLi des autres colonnes 10 de la matrice peuvent être maintenues à une tension de niveau bas (inférieur à VREFH) VINT1L, les pistes conductrices VAti des autres lignes de la matrice peuvent être maintenues à une tension de niveau bas (inférieur à VREFH) VINT2L, et les pistes conductrice WLi des autres lignes de la matrice peuvent être 15 maintenues à la tension de référence haute VREFH. Le niveau VINT1L peut être choisi de façon à assurer le blocage des transistors 105 des cellules non activées de la ligne comprenant la cellule 300ii programmée, tout en limitant à un niveau acceptable la tension source-drain vue par ces transistors, 20 par exemple à un niveau inférieur ou égal à la tension drain source nominale spécifiée pour ces transistors. En particulier, le niveau VINT1L est choisi inférieur à VCMDL+VTH, où VTH est la tension de seuil des transistors 105, de façon que la tension source grille des transistors 105 des cellules non activées de la 25 ligne soit inférieure à la tension de seuil VTH des transistors 105. Le niveau VINT1L est par exemple sensiblement égal au niveau VCMDL. A titre de variante, le niveau VINT1L est compris dans la plage allant de VCMDL+VTH à VREFL. Le niveau VINT2L peut être choisi de façon à limiter à 30 un niveau acceptable la tension drain source des transistors 105 des autres lignes de la matrice, par exemple à un niveau inférieur ou égal à la tension drain source nominale spécifiée pour ces transistors. A titre d'exemple, le niveau VINT2L est supérieur au niveau VREFL. Le niveau VINT2L est par exemple sensiblement égal 35 au niveau VINT1L, par exemple de l'ordre de VCMDL. 3050861 B15005 - DD16987ST 16 Des modes de réalisation particuliers ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, les modes de réalisation décrits ne se limitent pas aux exemples susmentionnés dans lequel l'élément 5 résistif programmable de base de la mémoire est de type PCM. Plus généralement, les modes de réalisation décrits peuvent être adaptés à tout type d'élément résistif programmable compatible avec un fonctionnement unipolaire, par exemple des éléments résistifs programmables de type OxRAM unipolaire, ainsi que tous 10 les éléments résistifs programmables dans lesquels la polarité du courant de programmation n'importe pas, par exemple les éléments résistifs dans lesquels la programmation se fait par effet joule. En outre, les modes de réalisation décrits ne se limitent pas au cas particulier décrit ci-dessus dans lequel les 15 où les électrodes de l'élément résistif programmable de base de la mémoire sont différentiées (anode/cathode). Les modes de réalisation décrits ci-dessus sont aussi compatibles avec des éléments résistifs programmables symétriques ou « non polaires ». Par ailleurs, bien que l'on ait décrit ci-dessus 20 uniquement des exemples de procédés de commande dans lesquels une unique cellule élémentaire de la mémoire est programmée, les modes de réalisation décrits ci-dessus sont compatibles avec un fonctionnement dans lequel plusieurs cellules élémentaires d'une même ligne ou d'une même colonne sont programmées simultanément. 25 A titre d'exemple, dans le mode de réalisation de la figure 4, pour programmer simultanément plusieurs cellules d'une même colonne, plusieurs impulsions de tension de programmation de niveau haut peuvent être appliquées simultanément sur les pistes conductrices de contrôle VALi des lignes comprenant les cellules 30 à programmer. Pour programmer simultanément plusieurs cellules d'une même ligne, la piste conductrice de contrôle VALi de la ligne peut être maintenue à une tension de référence haute VREFH, par exemple de niveau VH, pendant toute la durée de la phase de programmation, et des impulsions de tension de programmation de 35 niveau bas, c'est à dire inférieur à VREFH, peuvent être 3050861 B15005 - DD16987ST 17 appliquées simultanément sur les pistes conductrices de contrôle VBLi (initialement au niveau VREFH ou au niveau VINT1) des colonnes comprenant les cellules à programmer. REVENDICATIONS1. Circuit mémoire comportant une pluralité de cellules élémentaires (200ij ; 300ij) disposées selon des lignes et des colonnes, chaque cellule comportant : un élément résistif (101) programmable ayant une 5 première extrémité reliée à un premier noeud (VAL) de la cellule ; et un transistor de contrôle (103 ; 105) ayant un premier noeud de conduction relié à une deuxième extrémité de l'élément résistif (101), un deuxième noeud de conduction relié à un 10 deuxième noeud (VBL) de la cellule, et un noeud de commande relié à un troisième noeud (WL) de la cellule, dans lequel, dans chaque ligne, les cellules (200ij ; 300ij) de la ligne ont leurs premiers noeuds (VAL) reliés à une même première piste conductrice (VALi) de contrôle de la ligne et 15 ont leurs troisièmes noeuds (WL) reliés à une même deuxième piste conductrice (WLi) de contrôle de la ligne, et, dans chaque colonne, les cellules (200ij, 300ij) ont leurs deuxièmes noeuds (VBL) reliés à une même piste conductrice (VBLj) de contrôle de la colonne, 20 le circuit mémoire comprenant en outre un circuit de contrôle (301 ; 401) adapté à, lors d'une phase de programmation d'une cellule (200ij ; 300ij) : appliquer une première tension (VREFL ; VREFH) sur la piste conductrice (VBLj) de contrôle de la colonne comprenant la 25 cellule (200ij ; 300ij) à programmer ; appliquer une deuxième tension (VH ; VREFL) sur la première piste conductrice (VALi) de contrôle de la ligne comprenant la cellule (200ij ; 300ij) à programmer ; appliquer une troisième tension (VCMDH ; VCMDL) sur la 30 deuxième piste conductrice (WLi) de contrôle de la ligne comprenant la cellule (200ij ; 300ij) à programmer, la troisième tension étant apte à rendre passant le transistor de contrôle (103 ; 105) de la cellule (200ij ; 300ij) à programmer ; et 3050861 B15005 - DD16987ST 19 appliquer une quatrième tension (VINT1H, VINT1L) sur les pistes conductrices (VBLj) de contrôle de colonnes ne comprenant pas la cellule (200ij ; 300ij) à programmer, la quatrième tension étant apte à bloquer les transistors de contrôle (103 ; 105) dans les cellules comprises à la fois dans lesdites colonnes et dans la ligne comprenant la cellule (200ij ; 300ij) à programmer. 2. Circuit mémoire selon la revendication 1, dans lequel, dans chaque cellule, le transistor de contrôle (103) est un transistor MOS à canal N. 3. Circuit mémoire selon la revendication 2, dans lequel les deuxième (VH) et troisième (VCMDH) tensions sont supérieures à la première tension (VREFL), et la quatrième tension (VINT1H) est supérieure à la troisième tension (VCMDH) moins la tension de seuil (VTH) du transistor de contrôle (103). 4. Circuit mémoire selon la revendication 2 ou 3, dans lequel la quatrième tension (VINT1H) est comprise dans la plage allant de la troisième tension (VCMDH) moins la tension de seuil (VTH) du transistor de contrôle (103) à la deuxième tension (VH). 5. Circuit mémoire selon la revendication 1, dans 20 lequel, dans chaque cellule, le transistor de contrôle (105) est un transistor MOS à canal P. 6. Circuit mémoire selon la revendication 5, dans lequel les deuxième (VREFL) et troisième (VCMDL) tensions sont inférieures à la première tension (VREFH), et la quatrième tension 25 (VINT1L) est inférieure à la troisième tension (VCMDL) plus la tension de seuil (VTH) du transistor de contrôle (105). 7. Circuit mémoire selon la revendication 5 ou 6, dans lequel la quatrième tension (VINT1L) est comprise dans la plage allant de la deuxième tension (VREFL) à la troisième tension 30 (VCMDL) plus la tension de seuil (VTH) du transistor de contrôle (105). 8. Circuit mémoire selon l'une quelconque des revendications 1 à 7, dans lequel le circuit de contrôle (301 ; 401) est en outre adapté à, lors d'une phase de programmation d'une cellule 35 (200ij ; 300ij), appliquer une cinquième tension (VINT2H ; VINT2L) 3050861 B15005 - DD16987ST sur les premières pistes conductrices (VALi) de contrôle de lignes ne comprenant pas la cellule (200ii ; 300ii) à programmer, la différence entre les première (VREFL ; VREFH) et cinquième (VINT2H ; VINT2L) tensions étant, en valeur absolue, inférieure 5 ou égale à une tension maximale nominale spécifiée pour les transistors de contrôle (103 ; 105) des cellules. 9. Circuit mémoire selon la revendication 8, dans lequel les quatrième (VINT1H ; VINT1L) et cinquième (VINT2H ; VINT2L) tensions sont sensiblement égales. 10 10. Circuit mémoire selon l'une quelconque des revendications 1 à 9, dans lequel les troisième (VCMDH ; VCMDL) et quatrième (VINT2H ; VINT2L) tensions sont sensiblement égales.