FR 3061602 A1 20180706 FR 1750011 A 20170102 B15594 - 16-GR3-0535 1 SYSTEME D'IDENTIFICATION D'UNE PUCE 3D Domaine La présente demande concerne les puces électroniques et plus particulièrement un système d'attribution d'un numéro d'identification à une puce tridimensionnelle (puce 3D). Exposé de l'art antérieur Il est connu d'insérer des numéros d'identification sur des puces électroniques, par exemple par gravure laser ou par impression. Ces numéros d'identification permettent par exemple de déterminer la provenance de la puce. Un inconvénient de l'insertion d'un numéro d'identification sur chaque puce est que cela nécessite d'ajouter des étapes spécifiques aux étapes de fabrication de la puce. Par ailleurs, il est connu de former des puces tridimensionnelles ou puces 3D, c'est-à-dire des puces dont les composants sont formés dans plusieurs niveaux semiconducteurs superposés. Des composants sont formées dans et sur chaque niveau semiconducteur et des réseaux d'interconnexion sont associés à chaque niveau semiconducteur. Les niveaux semiconducteurs sont connectés les uns aux autres par des vias dits Through Silicon Via (TSV), ou vias traversant le silicium. Résumé Ainsi, un mode de réalisation prévoit une puce comprenant : au moins deux niveaux semiconducteurs superposés, dans chacun 3061602 B15594 - 16-GR3-0535 2 desquels sont formés des circuits élémentaires d'un même type tous connectés à un même noeud d'entrée ; et une pluralité de composants, chacun étant adapté à fournir une valeur dépendant d'une différence entre les signaux de sortie de premier et second circuits 5 élémentaires, situés respectivement dans des premier et second niveaux semiconducteurs, les signaux de sortie de la pluralité de composants étant combinés pour former un nombre. Selon un mode de réalisation, les circuits élémentaires sont des circuits logiques. 10 Selon un mode de réalisation, les circuits élémentaires sont des inverseurs. Selon un mode de réalisation, chaque composant est adapté à comparer le temps de réponse des circuits élémentaires. Selon un mode de réalisation, les circuits élémentaires 15 sont des sources de courant. Selon un mode de réalisation, chaque composant est adapté à comparer l'amplitude du signal de sortie des circuits élémentaires. Selon un mode de réalisation, une puce comprend un nombre de composants supérieur à mille. 20 Selon un mode de réalisation, une puce comprend un circuit de gestion de la température. Brève description des dessins Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de 25 réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 est une vue en coupe partielle d'un exemple de puce 3D ; la figure 2 est une vue en perspective, partielle et 30 schématique, d'un exemple de puce 3D ; les figures 3A et 3B représentent la valeur d'un paramètre d'un transistor en fonction de la position du transistor dans un niveau semiconducteur ; la figure 4 est une représentation schématique d'un mode de 35 réalisation d'un système d'identification d'une puce 3D ; et 3061602 B15594 - 16-GR3-0535 3 la figure 5 est une représentation schématique d'un autre mode de réalisation d'un système d'identification d'une puce 3D. Description détaillée De mêmes éléments ont été désignés par de mêmes références 5 dans les différentes figures et, de plus, les diverses figures ne sont pas tracées à l'échelle. Par éléments utiles à la compréhension des ont été représentés et sont détaillés. souci de clarté, seuls les modes de réalisation décrits Dans la description qui suit, 10 des qualificatifs de position, tels lorsque l'on fait référence à que les termes "supérieur", "inférieur", etc., il est fait référence à l'orientation des figures dans une position normale d'utilisation. La figure 1 est une vue en coupe partielle d'une puce dite tridimensionnelle ou 3D. Dans cet exemple, la puce comprend deux 15 niveaux semiconducteurs superposés 10 et 20. Dans et sur chacun de ces niveaux sont formés des composants semiconducteurs, par exemple des transistors MOS. On a représenté dans le niveau inférieur 10 des transistors 12 dont chacun comprend une grille isolée 14 de part et d'autre de laquelle sont formées des régions de source et de drain 20 16 et 18. De même, dans le niveau semiconducteur supérieur 20 sont formés des transistors 22 dont chacun comprend une grille isolée 24 et des régions de source et de drain 26 et 28. Chaque niveau semiconducteur est surmonté d'une structure d'interconnexion 30, pour le niveau inférieur, et 40, pour le niveau supérieur. De façon classique, dans la structure d'interconnexion de chaque niveau est formée une succession de couches de métallisation, respectivement 32 et 42, susceptibles d'être connectées les unes aux autres par des vias 34 et 44. On a représenté en figure 1 des chaînes conductrices s'étendant depuis une région de drain 28 du niveau supérieur vers une métallisation supérieure 46 et une chaîne conductrice s'étendant depuis une région de drain 18 du niveau inférieur jusqu'à une métallisation supérieure 48. Ceci a été représenté uniquement pour montrer que l'on peut sans difficulté, par des procédés classiques, obtenir un accès aux régions de drain des transistors à partir de métallisations supérieures 46 et 48. Bien entendu, on prévoira 3061602 B15594 - 16-GR3-0535 4 également des chaînes conductrices pour connecter les grilles et les régions de source de transistors à des noeuds choisis. La figure 2 est une vue en perspective schématique d'une puce, illustrant un agencement de transistors dans une structure 3D 5 à deux niveaux. Dans cette figure, les structures d'interconnexion ne sont pas représentées et les transistors sont uniquement représentés par leurs grilles. On nomme X, Y, Z un repère orthogonal. La direction X est la direction du bord de la puce figuré au premier plan de la figure 10 2. La direction Y est la direction d'un bord orthogonal de la puce. La direction Z est la direction orthogonale aux directions X et Y et donc à la puce (ici la direction verticale). On a représenté des rangées parallèles de transistors s'étendant dans la direction X. Des rangées alternées comprennent 15 des transistors complémentaires, à savoir des transistors à canal P et des transistors à canal N. On a désigné par les références 50 et 52 des rangées alternées du niveau inférieur 10 et par des références 54 et 56 des rangées alternées du niveau supérieur 20. Ainsi, deux transistors adjacents dans la direction Y sont des 20 transistors complémentaires qui peuvent par exemple être connectés en inverseur. On trouve ainsi, dans le niveau inférieur 10, des rangées d'inverseurs 58 et, dans le niveau supérieur 20, des rangées d'inverseurs 59. De préférence, chaque inverseur 59 est situé à l'aplomb d'un inverseur 58. 25 La figure 3A représente une courbe 60 illustrant les variations d'un paramètre P d'un transistor ou d'un inverseur du niveau inférieur, en fonction de sa position X sur la puce. La courbe 60 correspond par exemple aux valeurs du paramètre P pour les transistors ou les inverseurs d'une même rangée. La valeur moyenne 30 du paramètre P est représentée par une droite 62. Le paramètre P peut par exemple correspondre au courant circulant entre deux bornes d'un transistor soumis à une tension grille/source ou grille/drain donnée, à la tension de seuil d'un transistor, au temps de réponse d'un inverseur, au courant de sortie d'un inverseur, au courant 35 fourni par une source de courant. 3061602 B15594 - 16-GR3-0535 5 La figure 3B représente une courbe 70 similaire à la courbe 60 dans le cas de transistors ou d'inverseurs du niveau supérieur. La courbe 70 correspond par exemple aux valeurs du paramètre P pour les transistors ou les inverseurs d'une même rangée située au-dessus 5 de la rangée du niveau inférieur correspondant à la courbe 60. La valeur moyenne du paramètre P est représentée par une droite 72. Les variations du paramètre P sont causées par des différences structurelles entre les transistors d'un point à un autre d'une puce. Ces différences sont par exemple des différences 10 de dimensions de grille, d'épaisseur d'isolant de grille... On constate que les variations du paramètre P dans le niveau inférieur sont indépendantes des variations du paramètre P dans le niveau supérieur. Ces variations ne sont pas corrélées. En d'autres termes, la valeur du paramètre P pour un transistor d'une rangée 54 de 15 niveau supérieur à une position donnée X = X1 n'est pas corrélée avec celle d'un transistor d'une rangée 50 de niveau inférieur à cette même position donnée. Il en résulte que la différence entre les valeurs du paramètre P en deux points X = X1 des niveaux supérieur et inférieur et la différence entre les valeurs du 20 paramètre P en deux points X = X2 ne sont pas corrélées. La figure 4 est une représentation schématique d'un mode de réalisation d'un système d'identification d'une puce 3D. La figure 4 représente plusieurs ensembles 73, dont l'un est entouré de pointillés, comprenant chacun un inverseur 58 du niveau inférieur, 25 un inverseur 59 du niveau supérieur et une bascule RS 74. Les sorties des inverseurs 58 et 59 de chaque ensemble 73 sont connectées aux entrées de la bascule 74 associée. Les bascules 74 peuvent être formées dans l'un ou l'autre des niveaux semiconducteurs 10 et 20. 30 Les inverseurs 58 et 59 reçoivent tous un même signal d'entrée 76. Pour ce même signal d'entrée, les temps de réponse des deux inverseurs 58 et 59 d'un ensemble 73 ne sont pas identiques, et ce de façon aléatoire. La bascule 74 fournit en sortie une valeur binaire par exemple égale à la valeur 0 si le temps de réponse de 35 l'inverseur 58 du niveau inférieur est inférieur au temps de réponse de l'inverseur 59 du niveau supérieur, et égale à la valeur 1 si le 3061602 B15594 - 16-GR3-0535 6 temps de réponse de l'inverseur 59 est inférieur au temps de réponse de l'inverseur 58. Les sorties (0 ou 1) des bascules 74 sont connectées aux entrées d'un circuit 78. Le circuit 78 est par exemple un registre à 5 entrées parallèles et à sortie série. Ce registre combine les valeurs binaires en provenance des bascules 74 pour fournir un numéro d'identification. Les sorties des bascules 74 peuvent être combinées de manière différente de celle décrite précédemment, par exemple, elles peuvent être lues comme une suite de valeurs 10 hexadécimales. Si le nombre de bascules 74 est élevé, par exemple supérieur à mille, ce numéro d'identification est unique et propre à la puce. Certains paramètres P sont susceptibles de varier lorsque 15 surviennent de fortes fluctuations de température. Il est alors souhaitable de prévoir un circuit de régulation de la température. Le circuit de régulation de la température assure, lors d'une lecture du numéro d'identification de la puce, que la température du système d'identification est à la même valeur que lors des lectures 20 précédentes. Il est ainsi possible d'éviter d'éventuelles erreurs dues à des fluctuations de température. Un avantage de l'utilisation d'inverseurs est qu'ils nécessitent la formation de peu de transistors. Il est néanmoins possible de remplacer les inverseurs 58 et 59 par d'autres circuits 25 logiques élémentaires. Il est aussi possible de remplacer les bascules 74 par d'autres composants adaptés à fournir une valeur binaire dépendant de la différence entre les paramètres P de deux circuits élémentaires. 30 Le système d'identification décrit jusqu'ici est de type numérique. On pourrait aussi prévoir un système de type analogique. La figure 5 représente un exemple de mode de réalisation d'un système d'identification de type analogique. Le système comprend des ensembles 80, dont l'un est entouré de pointillés, 35 formés de deux sources de courant 82 situées dans des niveaux différents de la puce 3D et d'un amplificateur de détection ("Sense 3061602 B15594 - 16-GR3-0535 7 Amplifier" en anglais) 84. Les sorties des sources de courant 82 de chaque ensemble 80 sont connectées aux entrées de l'amplificateur de détection 84 associé. La sortie de chaque amplificateur de détection 84 n'est plus une valeur binaire, mais une valeur analogique obtenue 5 en mesurant la différence d'amplitude du courant fourni par les sources de courant 82 associées. Les valeurs de sortie des amplificateurs de détection 84 sont, dans cet exemple, additionnées par un sommateur 86 pour former le numéro d'identification 88. Un avantage du système de type analogique basé sur des 10 sources de courant par rapport au système logique basé sur des comparaisons de tension est que le fonctionnement du système basé sur des sources de courant ne dépend notamment pas des longueurs de connexion et des modes de réalisation des connexions. Par contre, dans le système de type logique, le déséquilibre entre les temps de 15 réponse des inverseurs peut être dû non pas aux inverseurs eux-mêmes mais aux longueurs de connexion vers ces inverseurs et entre ces inverseurs et les bascules RS, ce qui impose des contraintes de fabrication. Des modes de réalisation particuliers ont été décrits. 20 Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, la puce peut être une puce 3D à N niveaux, N étant un entier supérieur à 2. Chaque niveau est formé de manière similaire aux niveaux 10 et 20 décrits précédemment. Des circuits élémentaires, par exemple, des inverseurs, sont formés en regard les 25 uns des autres dans la direction Z. Des sorties d'inverseurs choisies dans deux niveaux différents ou dans chacun des niveaux peuvent être combinées pour fournir un numéro d'identification. Les transistors composant les inverseurs ont été décrits comme étant des transistors MOS. Ils peuvent être remplacés par des 30 transistors d'autres types, par exemple des transistors bipolaires. On notera que le numéro d'identification décrit ici peut être utilisé pour autoriser ou non l'accès à une puce et/ou à un système utilisant la puce. REVENDICATIONS1. Puce comprenant : au moins deux niveaux semiconducteurs (10, 20) superposés, dans chacun desquels sont formés des circuits élémentaires (58, 59) d'un même type tous connectés à un même noeud d'entrée ; et une pluralité de composants (74), chacun étant adapté à fournir une valeur dépendant d'une différence entre les signaux de sortie de premier et second circuits élémentaires, situés respectivement dans des premier et second niveaux semiconducteurs, combinés circuits les signaux de sortie de la pluralité pour former un nombre. de composants étant 2. Puce selon la revendication 1, dans laquelle les logiques. élémentaires (58, 59) sont des circuits dans laquelle les 3. Puce selon la revendication 2, circuits élémentaires (58, 59) sont des inverseurs. 4. Puce selon l'une quelconque des revendications 1 à 3, dans laquelle chaque composant (74) est adapté à comparer le temps de réponse des circuits élémentaires (58, 59). 5. Puce selon la revendication 1, dans laquelle les circuits élémentaires sont des sources de courant. 6. Puce selon la revendication 5, dans laquelle chaque composant (74) est adapté à comparer l'amplitude du signal de sortie des circuits élémentaires (58, 59). 7. Puce selon l'une quelconque des revendications 1 à 6, comprenant un nombre de composants (74) supérieur à mille. 8. Puce selon l'une quelconque des revendications 1 à 7, comprenant un circuit de gestion de la température.