FR 3057702 A1 20180420 FR 1659941 A 20161013 1 PROCEDE DE FABRICATION D'UN TRANSISTOR A EFFET DE CHAMP A GRILLE ENROBANTE L'invention concerne les transistors à effet de champ à grille enrobante, et 5 en particulier les procédés de fabrication pour de tels transistors. L'augmentation des performances des circuits intégrés due à la miniaturisation des transistors à effet de champ est confrontée à un obstacle technologique et scientifique. Une des problématiques est l'augmentation de la puissance statique et dynamique dans les circuits intégrés. Afin de réduire cette 10 puissance consommée, de nouvelles architectures et de nouveaux matériaux qui permettront d'obtenir une faible tension d'opération sont aujourd'hui intensivement étudiés. En particulier, pour des noeuds technologiques sous les 50 nm, le contrôle électrostatique du canal par la grille devient un paramètre de fonctionnement 15 prépondérant pour le fonctionnement du transistor. Pour améliorer ce contrôle électrostatique, différentes technologies de transistors à grilles multiples font l'objet de développements, en particulier les transistors à grille enrobante. Par ailleurs, il est connu de contraindre les canaux de transistors pMOS en compression ou les canaux de transistors nMOS en tension selon leur direction 20 de conduction, de façon à améliorer la mobilité des porteurs dans ces canaux. Un procédé de fabrication connu pour un transistor pMOS à grille enrobante est le suivant. On forme un empilement de nanofils, comprenant une alternance de nanofils de silicium et de silicium-germanium sur un substrat, de façon à obtenir par exemple des nanofils de SiGe contraints en compression et 25 des nanofils de Silicium relaxés. Une grille sacrificielle est formée pour recouvrir la partie médiane de l'empilement des nanofils. Des espaceurs isolants sont également formés de part et d'autre de la grille sacrificielle, pour recouvrir une partie médiane intermédiaire de l'empilement des nanofils. Les canaux du transistor sont destinés à être formés dans cette partie médiane. Les parties des 30 nanofils de l'empilement saillantes au-delà des espaceurs sont non recouvertes et sont retirées par gravure. Les nanofils de SiGe sont alors relaxés et les nanofils de Silicium subissent alors une contrainte en tension. La partie des nanofils de silicium-germanium disposée sous les espaceurs est retirée par une gravure sélective, de façon à former des cavités sous ces 35 espaceurs. Des espaceurs internes sont ensuite déposés à l'intérieur des cavités. Par une étape de croissance de silicium-germanium par épitaxie, on forme une source et un drain de part et d'autre de l'empilement. La source et le drain formés par épitaxie sont alors en contact et dans la continuité des nanofils de silicium qui ont été conservés sous la grille sacrificielle et les espaceurs. La source et le drain 40 sont ensuite encapsulés dans un matériau de passivation ou d'encapsulation. ICG11050 FR Depot Texte.docx 3057702 2 Une gorge est alors formée au niveau de la grille sacrificielle et la grille sacrificielle est retirée. L'empilement résiduel de nanofils est alors découvert. Par une gravure sélective, on retire les nanofils de silicium-germanium. Un isolant de grille est alors déposé sur la partie découverte des nanofils de silicium, puis un matériau de grille est formé sur l'isolant de grille pour encapsuler la partie médiane de ces nanofils. A l'issue de ce procédé de fabrication, les nanofils de Silicium restent légèrement contraints en tension dans le canal, ce qui dégrade les performances du transistor pMOS. De façon similaire, pour un transistor nMOS de type sS01, ou basé sur une 10 couche SRB, un procédé de fabrication similaire aboutit à une relaxation du Silicium du canal, malgré une précontrainte en tension initiale dans les nanofils de Silicium. Les performances d'un tel transistor nMOS sont donc dégradées. La formation ultérieure de la source et du drain par épitaxie ne permet pas d'obtenir la contrainte souhaitée dans la zone de canal des nanofils de silicium. 15 Il existe donc un besoin pour un procédé de fabrication d'un transistor à effet de champ à grille enrobée, destiné à maintenir une précontrainte significative dans ses canaux. L'invention vise à résoudre un ou plusieurs de ces inconvénients. L'invention porte ainsi sur un procédé de fabrication d'un transistor à effet de champ à grille enrobante, comprenant les étapes de : 20 -fournir un substrat surmonté d'une superposition de premier à troisième nanofils présentant chacun une partie médiane et des première et deuxième extrémités de part et d'autre de la partie médiane selon un axe longitudinal, chacun de ces nanofils étant formé en matériau semi-conducteur, ledit deuxième nanofil étant disposé entre les premier et troisième nanofils et étant 25 formé dans un matériau semi-conducteur différent de celui du premier nanofil et différent de celui du troisième nanofil, de sorte que le deuxième nanofil est soumis à une contrainte mécanique selon son axe longitudinal, la partie médiane des premier à troisième nanofils étant recouverte par une grille sacrificielle ; 30 -former des évidements par retrait d'une partie intermédiaire des premier et troisième nanofils entre leur première extrémité et leur partie médiane et par retrait d'une partie intermédiaire des premier et troisième nanofils entre leur deuxième extrémité et leur partie médiane, en conservant la superposition des premier à troisième nanofils au niveau des premières et deuxièmes extrémités 35 et sous la grille sacrificielle ; -former un isolant électrique dans lesdits évidements formés et autour du deuxième nanofil ; -retirer ladite grille sacrificielle et retirer la partie médiane des premier et troisième nanofils ; ICG11050 FR Depot Texte.docx 3057702 3 -former une électrode de grille enrobant la partie médiane dudit deuxième nanofil. L'invention porte également sur les variantes suivantes. L'homme du métier comprendra que chacune des caractéristiques des variantes suivantes 5 peut être combinée indépendamment aux caractéristiques ci-dessus, sans pour autant constituer une généralisation intermédiaire. Selon une variante, le retrait des parties intermédiaire des premier et troisième nanofils comprend une étape d'implantation ionique dans ces parties intermédiaires puis une étape de gravure sélective de ces parties. Selon une autre variante, le retrait des parties intermédiaire des premier et troisième nanofils comprend une gravure desdites parties intermédiaires des premiers nanofils selon leurs plans cristallins. Selon encore une variante, lesdits premier à troisième nanofils fournis incluent du silicium, les premier et troisième nanofils incluant une proportion de 15 germanium supérieure à celle du deuxième nanofil. Selon une autre variante, les premiers nanofils fournis sont en Si(i-x)Gex avec 0,2 L'invention propose un procédé de fabrication d'un transistor à effet de champ à grille enrobante, permettant d'une part de former des espaceurs internes lorque des nanofils sont conservés entre une zone de source jusqu'à une zone de drain en passant par une zone de canal, et permettant d'autre part de maintenir une précontrainte élevée à l'intérieur de ces zones de canal. De façon générale, on maintiendra une précontrainte en tension pour la zone de canal d'un transistor nMOS et une précontrainte en compression pour la zone de canal d'un transistor pMOS. Les figures 1 à 22 illustrent un transistor 1 à différentes étapes de son procédé de fabrication, selon un exemple de mode de réalisation de l'invention. Les étapes décrites en référence aux figures 1 à 5 sont connues en soi de l'homme du métier et données à titre d'exemple non limitatif pour l'obtention d'une superposition de nanofils avec une grille sacrificielle. A la figure 1, on dispose d'un substrat, illustré en perspective. Le substrat peut par exemple être du type sS01 (pour Silicium contraint sur isolant) ou de type SRB (pour substrat à couche tampon relaxée), de façon connue en soi.Le substrat est ici de type semi-conducteur sur isolant. Le substrat comprend ici une couche d'isolant 100, recouverte d'une couche de semi-conducteur 101. La couche de semi-conducteur 101 est ici une couche de SiGe relaxée. Pour un substrat de type SRB, la couche d'isolant 100 sera par exemple remplacée par une couche de SiGe relaxée recouverte d'une couche de Silicium comportant typiquement une contrainte en tension biaxiale. À la figure 2, on a procédé à la formation d'une superposition de couches 102 à 107 sur la couche de SiGe 101. On a ainsi formé une alternance de couches 40 de SiGe 101, 103, 105 et 107, et de couches de silicium 102, 104 et 106. Les ICG11050 FR Depot Texte.docx 3057702 5 couches 102 à 107 sont typiquement formées par des étapes séquentielles de dépôt par épitaxie. De façon connue en soi, du fait des différences de paramètres de maille entre les couches de silicium 102,104 et 106, et les couches de SiGe 101, 103, 105 et 107, une contrainte en tension est induite dans les couches en 5 Si 102, 104 et 106. L'épaisseur des couches 101, 103, 105 et 107 est par exemple comprise entre 5 et 15 nm, de préférence au plus de 10 nm. Cette épaisseur est par exemple de 7 nm. L'épaisseur des couches 102, 104 et 106 est par exemple comprise entre 5 et 15 nm, de préférence au plus de 10 nm. Cette épaisseur est 10 par exemple de 9 nm. A la figure 3, on a formé un masque 2 sur la superposition des couches 101 à 107, par exemple par photolithographie. À la figure 4, on a procédé à la gravure des couches 101 à 107, de façon à former des superpositions ou empilements de nanofils adjacents. Chaque superposition ou empilement de 15 nanofils comporte une superposition de nanofils 11 à 17. Les nanofils 11 à 17 s'étendent selon une direction longitudinale, et présentent ainsi une longueur au moins deux fois supérieure à leur largeur ou leur hauteur. Les nanofils 11, 13, 15 et 17 sont ici en SiGe, par exemple Si(i-x)Gex avec 0,2 REVENDICATIONS1. Procédé de fabrication d'un transistor à effet de champ à grille enrobante (41), caractérisé en ce qu'il comprend les étapes de : -fournir un substrat surmonté d'une superposition de premier à troisième nanofils (11-17) présentant chacun une partie médiane et des première et deuxième extrémités de part et d'autre de la partie médiane selon un axe longitudinal, chacun de ces nanofils étant formé en matériau semi-conducteur, ledit deuxième nanofil étant disposé entre les premier et troisième nanofils et étant formé dans un matériau semi-conducteur différent de celui du premier nanofil et différent de celui du troisième nanofil, de sorte que le deuxième nanofil est soumis à une contrainte mécanique selon son axe longitudinal, la partie médiane des premier à troisième nanofils étant recouverte par une grille sacrificielle (31) ; -former des évidements par retrait d'une partie intermédiaire des premier et troisième nanofils (11, 13) entre leur première extrémité et leur partie médiane et par retrait d'une partie intermédiaire des premier et troisième nanofils entre leur deuxième extrémité et leur partie médiane, en conservant la superposition des premier à troisième nanofils (11, 12, 13) au niveau des premières et deuxièmes extrémités et sous la grille sacrificielle (31) ; -former un isolant électrique (118,119) dans lesdits évidements formés et autour du deuxième nanofil (12) ; -retirer ladite grille sacrificielle (31) et retirer la partie médiane des premier et troisième nanofils (11, 13); -former une électrode de grille (44) enrobant la partie médiane dudit deuxième nanofil (12). 2. Procédé de fabrication d'un transistor à effet de champ à grille enrobante (41) selon la revendication 1, dans lequel le retrait des parties intermédiaire des premier et troisième nanofils (11, 13) comprend une étape d'implantation ionique dans ces parties intermédiaires puis une étape de gravure sélective de ces parties. 3. Procédé de fabrication d'un transistor à effet de champ à grille enrobante (41) selon la revendication 1, dans lequel le retrait des parties intermédiaire des premier et troisième nanofils (11, 13) comprend une gravure desdites parties intermédiaires des premier et troisième nanofils selon leurs plans cristallins. 4. Procédé de fabrication d'un transistor à effet de champ à grille enrobante (41) selon l'une quelconque des revendications précédentes, dans lequel lesdits premier à troisième nanofils fournis incluent du silicium, les premier et ICG11050 FR Depot Texte.docx 3057702 14 troisième nanofils incluant une proportion de germanium supérieure à celle du deuxième nanofil. 5. Procédé de fabrication d'un transistor à effet de champ à grille enrobante (41), 5 selon la revendication 4, dans lequel les premier et troisième nanofils fournis sont en Si(i-x)Gex avec 0,2 6. Procédé de fabrication d'un transistor à effet de champ à grille enrobante (41) 10 selon l'une quelconque des revendications précédentes, comprenant en outre une étape de dopage du deuxième nanofil (12) dans une partie intermédiaire entre sa première extrémité et sa partie médiane et dans une partie intermédiaire entre sa deuxième extrémité et sa partie médiane, postérieurement à l'étape de fourniture du substrat et antérieurement à l'étape 15 de retrait de la grille sacrificielle (31). 7. Procédé de fabrication d'un transistor à effet de champ à grille enrobante (41) selon l'une quelconque des revendications précédentes, comprenant, entre l'étape de formation de l'isolant électrique et l'étape de retrait de la grille 20 sacrificielle, les étapes de : -retrait des premières et deuxièmes extrémités des premier et troisième nanofils (11, 13) ; -dépôt d'un matériau semi-conducteur (10) différent de celui des premier à troisième nanofils, par croissance par épitaxie à partir des premières et 25 deuxièmes extrémités du deuxième nanofil, de façon à accroître l'amplitude de la contrainte mécanique dans la partie médiane du deuxième nanofil. 8. Procédé de fabrication d'un transistor à effet de champ à grille enrobante (41) selon les revendications 5 et 7, dans lequel ledit matériau déposé par épitaxie 30 est du SiC dopé in situ avec du Phosphore. 9. Procédé de fabrication d'un transistor à effet de champ à grille enrobante (41) selon l'une quelconque des revendications précédentes, dans lequel lesdits premier à troisième nanofils fournis présentent une épaisseur au plus égale à 35 15 nm. 10. Procédé de fabrication d'un transistor à effet de champ à grille enrobante (41) selon l'une quelconque des revendications précédentes, dans lequel le substrat fourni comporte des espaceurs sacrificiels (32,33) recouvrant une 40 partie des premier à troisième nanofils (11-13) de part et d'autre de la grille sacrificielle (31), le procédé comprenant en outre une étape de retrait des espaceurs sacrificiels préalablement à la formation des évidements. ICG11050 FR Depot Texte.docx 3057702 15 11. Procédé de fabrication d'un transistor à effet de champ à grille enrobante (41) selon l'une quelconque des revendications précédentes, dans lequel lesdites parties retirées des premier et troisième nanofils présentent chacune une 5 longueur comprise entre 3 et 15 nm. 12. Procédé de fabrication d'un transistor à effet de champ à grille enrobante (41) selon l'une quelconque des revendications précédentes, comprenant une étape de formation d'espaceurs (42,43) enrobant ledit isolant électrique 10 (118,119) de part et d'autre de la partie médiane du deuxième nanofil. ICG11050 FR Depot Texte.docx