FR 3057658 A1 20180420 FR 1660100 A 20161018 B15289 - DD16985ST 1 INTERFACE DE CAPTEUR POUR ENVIRONNEMENTS HOSTILES Domaine de l'invention La présente description concerne le domaine des interfaces pour capteurs, et en particulier une interface de 5 capteur ayant une tolérance élevée vis-à-vis de variations de paramètres résultant d'environnements hostiles. Exposé de l'art antérieur Dans certaines applications, il est souhaitable de placer des capteurs dans des environnements hostiles, comme des 10 environnements ayant des températures extrêmes, des niveaux de rayonnement élevés, ou dans lesquels on dispose d'une très faible puissance, ce qui conduit à des tensions d'alimentation très basses. Une difficulté rencontrée dans de tels environnements hostiles est que les circuits peuvent ne plus fonctionner 15 correctement en raison des variations de paramètres résultant de l'environnement. Par exemple, la fuite de courant dans un circuit augmente de façon exponentielle avec la température, ce qui conduit à des défaillances lorsque la température atteint un certain niveau. Par exemple, des capteurs peuvent être utilisés 20 pour contrôler et/ou surveiller le fonctionnement de moteurs 3057658 B15289 - DD16985ST 2 d'avions, où la température peut atteindre 250 °C, ce qui conduit à une forte fuite de courant et à des défaillances potentielles. Bien qu'on ait déjà proposé des solutions pour obtenir des interfaces de capteurs. qui sont dans certaines limites robustes vis-à-vis d'erreurs résultant de l'environnement, pour certaines applications, il existe un besoin d'Une interface de capteur offrant une plus grande précision dans des environnements hostiles. Résumé Un objet de modes de réalisation de la présente description est de répondre au moins partiellement à un ou plusieurs besoins de l'art antérieur. Selon un aspect, on prévoit un circuit d'interface pour un capteur comprenant un premier oscillateur verrouillé par 15 injection comportant une première entrée couplée à un capteur, une fréquence d'oscillation libre du premier oscillateur verrouillé par injection étant contrôlée par un signal provenant du capteur, et une deuxième entrée couplée de façon à recevoir un signal de synchronisation à une fréquence de référence, le premier 20 oscillateur verrouillé par injection étant adapté à générer un signal de sortie à ladite fréquence de référence, le signal de sortie étant déphasé par rapport au signal de synchronisation en fonction du signal provenant du capteur. Selon un mode de réalisation, le circuit d'interface 25 comprend en outre un circuit de sortie adapté à générer un signal de sortie numérique sur la base d'une différence de phase entre le signal de sortie et le signal de synchronisation ou un autre signal de référence. Selon un mode de réalisation, le circuit de sortie est 30 adapté à générer le signal de sortie numérique sur la base d'une différence de phase entre le signal de sortie et un autre signal de référence généré par un deuxième oscillateur verrouillé par injection comportant une première entrée pour contrôler une fréquence d'oscillation libre du deuxième oscillateur verrouillé 3057658 B15289 - DD16985ST 3 par injection et une deuxième entrée couplée de façon à recevoir le signal de synchronisation. Selon un mode de réalisation, la première entrée du deuxième oscillateur verrouillé par injection est couplée au 5 capteur. Selon un mode de réalisation, le capteur comprend des première et deuxième sorties différentielles, la fréquence d'oscillation libre du premier oscillateur verrouillé par injection étant contrôlée sur la base d'un premier signal de 10 sortie différentiel du capteur, et la fréquence d'oscillation libre du deuxième oscillateur verrouillé par injection étant contrôlée sur la base d'un deuxième signal de sortie différentiel du capteur. Selon un mode de réalisation, le circuit de sortie comprend en outre un premier compteur adapté à déterminer un déphasage entre le signal de sortie du premier oscillateur verrouillé par injection et le signal de synchronisation, un deuxième compteur adapté à déterminer un déphasage entre le signal de sortie du deuxième oscillateur verrouillé par injection et le signal de synchronisation, et un circuit d'étalonnage agencé pour ajuster les fréquences d'oscillation libre des premier et deuxième oscillateurs verrouillés par injection sur la base d'une comparaison entre une moyenne des premier et deuxième déphasages et un déphasage de référence. Selon un mode de réalisation, le circuit de sortie comprend un comparateur de phase, et un circuit de commande ayant une sortie couplée à la première entrée du deuxième oscillateur verrouillé par injection et adapté à générer un signal de colulliande pour contrôler la fréquence d'oscillation libre du deuxième oscillateur verrouillé par injection sur la base de la comparaison de phase. Selon un mode de réalisation, le circuit d'interface comprend en outre un modulateur sigma-delta couplé à la sortie du comparateur de phase, et un autre comparateur couplé à la sortie 35 du modulateur sigma-delta, le circuit de commande étant adapté à 3057658 B15289 - DD16985ST 4 générer le signal de commande sur la base d'un signal de sortie de l'autre comparateur. Selon un mode de réalisation, le circuit de sortie comprend un comparateur de phase et un circuit de commande ayant 5 une sortie additionnée au premier signal de sortie du capteur, la fréquence d'oscillation libre du premier oscillateur verrouillé par injection étant contrôlée sur la base de la somme du premier signal de sortie et du signal de commande. Selon un mode de réalisation, le circuit de sortie 10 comprend un compteur adapté à générer la valeur de sortie numérique en incrémentant une valeur de compte entre un premier front du signal de sortie du premier oscillateur verrouillé par injection et un premier front du signal de synchronisation ou d'un autre signal de référence. 15 Selon un mode de réalisation, le premier oscillateur verrouillé par injection comprend un oscillateur comprenant des premier et deuxième condensateurs chargés ou déchargés sur la base d'un premier signal de courant généré sur la base du premier signal de sortie du capteur, et un circuit de verrouillage par 20 injection adapté à charger ou à décharger les premier et deuxième condensateurs sur la base du signal de synchronisation. Selon un mode de réalisation, le premier oscillateur verrouillé par injection comprend en outre une bascule adaptée à être synchronisée sur la base d'une tension aux bornes du premier 25 condensateur et à être réinitialisée sur la base d'une tension aux bornes du deuxième condensateur. Selon un autre mode de réalisation, on prévoit un procédé pour produire un signal de capteur comprenant : contrôler une fréquence d'oscillation libre d'un premier oscillateur 30 verrouillé par injection par un signal provenant d'un capteur couplé à une première entrée du premier oscillateur verrouillé par injection ; et verrouiller la fréquence d'un signal de sortie du premier oscillateur verrouillé par injection sur une fréquence de référence en appliquant un signal de synchronisation à la fréquence de référence sur une deuxième entrée du premier 3057658 B15289 - DD16985ST 5 oscillateur verrouillé par injection, le signal de sortie étant déphasé par rapport au signal de synchronisation en fonction du signal provenant du capteur. Brève description des dessins 5 Les objets et avantages susmentionnés, et d'autres, apparaîtront clairement avec la description détaillée suivante de modes de réalisation, donnée à titre d'illustration et non de limitation, en faisant référence aux dessins joints, dans lesquels : 10 la figure 1 illustre schématiquement une interface de capteur selon un exemple de réalisation de la présente description ; la figure 2 est un graphique illustrant une relation entre une fréquence de synchronisation et une fréquence 15 d'oscillation d'un d'oscillateur verrouillé par injection de l'interface de la figure 1 selon un exemple de réalisation ; les figures 3A et 3B sont des chronogrammes illustrant des signaux sur les sorties des oscillateurs verrouillés par injection de la figure 1 selon un exemple de réalisation ; 20 la figure 4 illustre schématiquement un oscillateur verrouillé par injection de la figure 1 plus en détail selon un exemple de réalisation ; la figure 5 est un graphique illustrant un exemple de signaux dans le circuit de la figure 4 ; 25 la figure 6 illustre schématiquement un circuit de transconductance de la figure 1 selon un exemple de réalisation ; les figures 7A et 7B sont des chronogrammes illustrant des signaux dans l'interface de la figure 1 selon un exemple de réalisation ; 30 les figures 8A et 8B illustrent schématiquement des interfaces de capteur basées sur une approche SAR (convertisseur analogique-numérique à approximations successives) selon des modes de réalisation de la présente description ; et 3057658 B15289 - DD16985ST 6 les figures 9A et 9B illustrent schématiquement des interfaces de capteur basées sur une modulation sigma-delta selon d'autre exemples de réalisation de la présente description. Description détaillée 5 Dans la description qui suit, le terme "connecté" est utilisé pour désigner une connexion directe entre deux éléments, alors que le terme "couplé" est utilisé pour désigner une connexion qui peut être directe, ou qui peut se faire par l'intermédiaire d'un ou plusieurs éléments intermédiaires comme 10 des résistances, des condensateurs ou des transistors. La figure 1 illustre schématiquement une interface de capteur 100 selon un exemple de réalisation. Un capteur (SENSOR) 102 fournit par exemple des signaux de sortie différentiels qui peuvent être des signaux de tension différentiels de la forme V+AV 15 et V-AV, où V est le niveau de tension de mode commun et 2AV est le signal de tension représentant la valeur détectée par le capteur 102, ou des signaux de courant différentiels I+AI, I-31, où I est le niveau de courant de mode commun, et 2A1 est le signal de courant représentant la valeur détectée par le capteur 102. 20 Le capteur 102 est par exemple un capteur de température, un capteur de rayonnement, un capteur d'orientation, ou tout autre capteur générant un signal de sortie. Les signaux de sortie différentiels du capteur 102 sont fournis respectivement à des oscillateurs verrouillés par 25 injection (ILO1, ILO2) 104 et 106. En particulier, une sortie du capteur 102 est couplée à une entrée de l'ILO 104 pour contrôler la fréquence d'oscillation libre f0 de l'oscillateur 104, et l'autre sortie du capteur 102 est couplée à une entrée de l'ILO 106 pour contrôler la fréquence d'oscillation libre f0' de 30 l'oscillateur 106. Une autre entrée de chacun des oscillateurs 104, 106 est couplée à la sortie d'un oscillateur de référence 108, qui génère par exemple un signal de synchronisation VSYNC à une fréquence de référence fsyNc. Les oscillateurs 104, 106 génèrent respectivement des signaux de sortie VILO1, VILO2 à cette 35 fréquence de référence fSYNC- Toutefois, la phase de chacun des 3057658 B15289 - DD16985ST 7 signaux VILO1, VILO2 est fonction du signal de sortie de capteur correspondant, et ainsi il va y avoir une différence de phase entre les signaux VILO1, VIL02 qui varie en fonction du signal de sortie du capteur 2AV ou 2AI. 5 Dans certains modes de réalisation, le capteur 102 génère des signaux de tension différentiels, et les fréquences d'oscillation libre f0, f0' des oscillateurs 104, 106 sont respectivement contrôlées directement par ces signaux de tension. Dans des variantes de réalisation, le capteur 102 génère des 10 signaux de courant différentiels, et les fréquences d'oscillation libre f0, f0' des oscillateurs 104, 106 sont contrôlées respectivement directement par ces signaux de courant. Dans le cas où le capteur 102 génère des signaux de tension différentiels et les fréquences d'oscillation libre f0, f0' des oscillateurs 15 104, 106 sont contrôlées respectivement par des signaux de courant, un circuit de transconductance (TRANS COND) 109 est par exemple couplé entre les sorties du capteur 102 et les oscillateurs 104, 106 afin de convertir les signaux de tension différentiels en des signaux de courant différentiels. 20 Dans des variantes de réalisation, plutôt que de générer un signal de courant ou de tension, le capteur 102 pourrait être un capteur résistif ou capacitif, incorporé ou intégré dans chaque oscillateur verrouillé par injection 104, 106. De cette manière, le signal provenant du capteur et résultant de variations de 25 l'élément de détection change directement la fréquence d'oscillation libre de chaque oscillateur. Un circuit de sortie 110 est par exemple adapté à générer un signal de sortie numérique DATA représentant le signal de sortie du capteur sur la base de la différence de phase entre les 30 signaux VILO1, VILO2- Par exemple, le circuit de sortie 110 comprend un circuit compteur (COUNT) 112 adapté à incrémenter une valeur de comptage pendant un intervalle entre des fronts correspondants des signaux VILO1, VIOL2- Le circuit compteur 112 est par exemple cadencé par un signal ayant une fréquence qui est 35 un multiple M de la fréquence de référence fsyNc, générée par 3057658 B15289 - DD16985ST 8 exemple par un multiplieur de fréquences 114, bien que ce signal d'horloge puisse être généré d'autres manières. La valeur de comptage fournit alors le signal de sortie numérique. Un oscillateur verrouillé par injection (ILO) est un 5 type d'oscillateur qui a une fréquence d'oscillation libre f0 lorsqu'aucun signal d'entrée ne lui est appliqué, et si un signal de synchronisation VSYNC lui est appliqué avec une fréquence fsyNc qui se trouve dans certaines limites par rapport à la fréquence f0, l'oscillateur va se verrouiller sur cette fréquence, comme on 10 va l'expliquer maintenant en faisant référence à la figure 2. La figure 2 est un graphique illustrant la fréquence de sortie fiLo de chaque oscillateur 104, 106 de la figure 1 en fonction de la fréquence de référence fsyNc du signal de synchronisation VSYNC. Connue cela est illustré, lorsque la 15 fréquence de référence fSyNC est dans une plage comprise entre fL et fH, centrée sur la fréquence d'oscillation libre f0 de l'ILO, la fréquence f1L0 du signal de sortie de l'ILO va concorder avec la fréquence de référence fsyNc. La plage de verrouillage de l'oscillateur va dépendre de la topologie de l'oscillateur et de 20 l'intensité du signal de verrouillage. Seulement à titre d'exemple, une plage de verrouillage comprise entre 20 kHz et 50 kHz pourrait être obtenue pour un oscillateur ayant une fréquence d'oscillation libre d'environ 35 kHz. En dehors de la plage de fréquences allant de fL à fH, la fréquence d'oscillation 25 fILO est par exemple égale à la fréquence d'oscillation libre f0 de l'oscillateur. Un ILO possède la propriété que la différence de phase 0OUT/SYNC entre le signal de synchronisation VSYNC et le signal de sortie VILO est fonction de la différence de fréquence entre 30 la fréquence d'oscillation libre f0 et la fréquence de référence fSYNC- En d'autres termes : 00UT/SYNC = F(fSYNC f0) - 3057658 B15289 - DD16985ST 9 Dans certains modes de réalisation, les ILO 104, 106 sont, choisis de telle sorte que la fonction F () soit linéaire ou sensiblement linéaire. Ainsi, en utilisant les signaux de sortie du capteur 102 5 pour modifier les fréquences d'oscillation libre f0, f0' des oscillateurs 104, 106 respectivement, les signaux de sortie de capteur sont convertis en des déphasages correspondants du signal de synchronisation VSYNC, canne on va le décrire maintenant plus en détail en faisant référence aux figures 3A et 3B. 10 La figure 3A est un chronogramme illustrant des exemples des signaux VILO1 et VIL02 au niveau des sorties des oscillateurs 104 et 106 respectivement de la figure 1. Dans le cas où le capteur 102 ne fournit aucun signal de sortie, en d'autres termes où AV=0 ou AI=0, les signaux de sortie VILol et VIL02 des oscillateurs 15 104, 106 sont par exemple en phase entre eux, et chacun a une période tSyNC égale à 1 /fSYNC- Comme cela est représenté en figure 3B, lorsque les, sorties du capteur 102 sont non nulles, en d'autres termes AVeO ou AIO, les phases des signaux VILO1 et VIL02 sont modifiées dans 20 des directions opposées entre elles. Par exemple, lorsque AV est positif, la phase du signal VILO1 est par exemple réduite d'une quantité -AT, et la phase du signal VILO2 est par exemple augmentée d'une quantité +.8I, ce qui conduit à une différence de phase entre les signaux VILO1 et VIL02 de 2AT. Ainsi, alors que les périodes 25 des signaux VILO1 et VIL02 restent égales à tSyNC, la différence de phase entre ces signaux devient fonction des signaux de sortie différentiels du capteur 102. Dans le cas où le circuit de sortie 110 de la figure 1 est mis en oeuvre par un circuit compteur 112, le compteur est par 30 exemple agencé pour conmencer à compter lorsque le signal VILO1 passe à l'état haut et pour s'arrêter de compter lorsque le signal VIL02 passe à l'état haut, en d'autres termes à compter entre un front montant 302 du signal VILO1 et un front montant 304 du signal VIL02- Dans des variantes de réalisation, la différence de phase 35 entre les signaux VILO1 et VIL02 pourrait être évaluée en comptant 3057658 B15289 - DD16985ST 10 pendant une période située entre des fronts descendants des signaux. En outre, plutôt que de se baser sur une seule mesure, plusieurs valeurs de comptage pourraient être générées en mesurant la différence de phase pendant plusieurs périodes successives des 5 signaux VILO1 et VILO2, et le signal de sortie DATA pourrait par exemple être basé sur une différence de phase moyenne. La figure 4 illustre schématiquement l'oscillateur verrouillé par injection 104 de la figure 1 plus en détail selon un exemple de réalisation. L'oscillateur 106 de la figure 1 est 10 par exemple mis en oeuvre par un circuit similaire à celui de la figure 4. L'ILO 104 comprend par exemple un oscillateur 402 et un circuit de verrouillage par injection 404. Un ILO similaire à celui représenté en figure 4 est par exemple décrit plus en détail 15 dans une publication de F. Badets et al. intitulée "Synchronous Oscillator Locked Loop : A New Delay Locked Loop Using Injection Locked Oscillators as Delay Elements", DCIS 2004, Bordeaux, pages 599-602. L'oscillateur 402 est par exemple un oscillateur à 20 relaxation. L'oscillateur est basé sur une bascule de type D 406 ayant son entrée de donnée D couplée à la tension d'alimentation VDD, et ayant des sorties Q et O. La sortie Q fournit par exemple le signal de sortie VILO1 de l' ILO 104. La sortie Q est par exemple couplée à la grille du transistor 408, qui est par exemple un 25 transistor MOS à canal N couplé par ses noeuds de conduction principaux entre un premier noeud capacitif 410 et la masse. De façon similaire, la sortie Q de la bascule 406 est par exemple couplée à la grille d'un autre transistor 412, qui est par exemple un transistor MOS à canal N couplé par ses noeuds de conduction 30 principaux entre un noeud capacitif 414 et la masse. Le noeud 410 est couplé à la masse par l'intermédiaire d'un condensateur 416 et reçoit aussi un courant provenant d'une source de courant 418, qui représente le courant I+AI fourni par le capteur 102 ou par le circuit de transconductance 109 de la 35 figure 1. De façon similaire, le noeud 414 est couplé à la masse 3057658 B15289 - DD16985ST 11 par l'intermédiaire d'un condensateur 420, et reçoit un courant provenant d'une source de courant 422, qui représente aussi le courant I+AI fourni par le capteur 102 ou par le circuit de transconductance 109 de la figure 1. 5 Le noeud 410 est en outre couplé à l'entrée d'horloge de la bascule 406 par l'intermédiaire de la connexion en série d'une paire d'inverseurs 424, 426. Le noeud 414 est par exemple couplé à une entrée de réinitialisation R de la bascule 406 par l'intermédiaire d'un inverseur 428. 10 Le circuit de verrouillage par injection 404 comprend par exemple un amplificateur différentiel à transimpédance comprenant des transistors 430 et 432 couplés en série par leurs noeuds de conduction principaux entre des noeuds 434 et 436, et des transistors 438, 440 couplés par leurs noeuds de conduction 15 principaux entre les noeuds 434 et 436. Les transistors 430 et 438 sont par exemple des transistors MOS à canal P (PMOS), et les transistors 432, 440 sont par exemple des transistors MOS à canal N (NMOS). Les grilles des transistors 430 et 432 sont par exemple couplées de manière à recevoir le signal d'entrée VsyNc, et les 20 grilles des transistors 438, 440 sont par exemple couplées de manière à recevoir l'inverse du signal VsyNc. Le noeud 434 est par exemple couplé au rail de tension d'alimentation VDD par l'intermédiaire d'une source de courant 442 fournissant un courant et le noeud 436 est par exemple couplé au rail de masse par 25 l'intermédiaire d'une source de courant 444 fournissant aussi le courant II. Un noeud intermédiaire 446 entre les transistors 430, 432 est par exemple couplé au noeud capacitif 410, et un noeud intermédiaire 448 entre les transistors 438, 440 est par exemple couplé au noeud capacitif 414. La tension sur le noeud 410 aux 30 bornes du condensateur 416 est référencée Ul, et la tension sur le noeud 414 aux bornes du condensateur 420 est référencée U2. Dans certains modes de réalisation, des sources de courant variables 450, 452 peuvent être couplées respectivement aux noeuds 410, 414 et permettent d'étalonner le courant de 3057658 B15289 - DD16985ST 12 polarisation de l'ILO, comme on va le décrire plus en détail ci-après. On va maintenant décrire plus en détail le fonctionnement du circuit de la figure 4 en faisant référence à la figure 5 5. La figure 5 est un chronogramme illustrant des exemples des signaux VsyNc, Q et Ul de l'ILO 104 de la figure 4. Le fonctionnement de l'ILO 104 est basé sur la charge des condensateurs 416, 420 par les sources de courant. En 10 supposant que le signal de sortie Q de la bascule 406 est initialement à l'état haut, le transistor 412 est par exemple non conducteur, et le transistor 408 est par exemple conducteur. La tension Ul aux bornes du condensateur 416 est donc tirée vers la masse, et le condensateur 420 est chargé par la source de courant 15 422 et aussi par la source de courant 442 pendant que le signal VSyNC est à l'état haut. Lorsque la tension U2 atteint le seuil défini par l'inverseur 428, la bascule 406 est réinitialisée, ce qui provoque le passage à l'état bas de la sortie Q, comme cela est représenté par un front descendant 502 du signal Q en figure 20 5. Le transistor 412 devient alors conducteur, et le transistor 408 devient non conducteur. La tension U2 sur le noeud 414 va donc être tirée à la masse, et la tension Ul sur le noeud 410 va être chargée par la source de courant 418. Le signal VsyNc est haut pendant une première période 504 après que Q est passé à l'état 25 bas, et ainsi le noeud 410 est déchargé par la source de courant 444. Ainsi la tension Ul monte avec un gradient relativement faible. À la fin de la période 504, le signal VsyNc passe à l'état bas, comme cela est représenté par un front descendant 506 en figure 5, puis pendant une période suivante 508 la tension Ul 30 monte avec un gradient supérieur, le noeud 410 étant chargé par les deux sources de courant 418 et 442. Une fois que la tension Ul a atteint le seuil défini par l'inverseur 424, la sortie de l'inverseur 426 va passer à l'état haut, ce qui déclenche la bascule 406, et provoque le passage de sa sortie Q à l'état haut, 35 comme cela est représenté par un front montant 510 en figure 5. 3057658 B15289 - DD16985ST 13 La fréquence d'oscillation libre f0 de l'oscillateur 104 est fonction du courant Io des sources de courant 418, 422, qui dans l'exemple de la figure 4 est égal à I+AI, selon l'équation suivante : 5 Î o= 2 C Vth où C est la capacité des condensateurs 416, 420 et Vth est la tension de seuil des inverseurs 424, 428. Ainsi la fréquence d'oscillation libre f0 est directement proportionnelle au courant 10 Io. En outre, comme cela est représenté en figure 5, la durée de la moitié de la période, TSYNC/2, du signal de sortie Q est égale à la sou te des durées des périodes 504 et 508, et peut être exprimée par : C T 2 2syNC Ts . =.: (4 15 + /1).Rtd + (lo - yN Rtd) où Io est le courant fourni par chacune des sources de courant 418, 422, Il est le courant fourni par chacune des sources de courant 442, 444, est le courant moyen passant dans le condensateur d'oscillateur 416 pendant la moitié de la période de 20 synchronisation, et Rtd est la quantité de chevauchement entre des impulsions hautes des signaux Q et VsyNc. On peut montrer que le déphasage 0 OUT/SYNC au niveau de la sortie de l'oscillateur est égal à : 1TO 10 ( /0 [ 0OUTISYNC = 271-.TSYNC 4 ISYNC 25 où TO est la période de l'oscillateur en fonctionnement libre, TSYNC est la période du signal de synchronisation, IO est le courant de polarisation de l'oscillateur en fonctionnement libre et IsyNc est le courant injecté dans l'oscillateur, égal à II. Ainsi, l'ILO de la figure 4 a l'avantage que le déphasage présente 3057658 B15289 - DD16985ST 14 une linéarité sur la totalité de la plage de synchronisation, en d'autres termes pour fsyNc comprise entre fL et fH. La figure 6 illustre schématiquement le circuit de transconductance 109 de la figure 1 selon un exemple de 5 réalisation. Comme cela a été indiqué précédemment, le circuit de transconductance 109 est par exemple utilisé pour générer des signaux de courant pour altérer la fréquence d'oscillation libre des ILO 104, 106 dans le cas où le capteur fournit des signaux de tension différentiels. 10 Les tensions différentielles V+AV et V-AV fournies par le capteur 102 sont par exemple appliquées respectivement à des entrées positives d'amplificateurs différentiels 602, 604. Une sortie de l'amplificateur 602 est couplée au noeud de commande d'un transistor 606. Le transistor 606 est par exemple un transistor 15 MOS à canal N ayant sa source 608 couplée à l'entrée négative de l'amplificateur 602. De façon similaire, la sortie de l'ampli- ficateur 604 est par exemple couplée au noeud de commande d'un transistor 610. Le transistor 610 est par exemple un transistor MOS à canal N ayant son noeud de source 612 couplé à l'entrée 20 négative de l'amplificateur 604. De cette manière, les courants Il et 12 passant respectivement dans les transistors 606 et 610 sont fonction des signaux d'entrée différentiels V+AV et V-LV. Les noeuds 608, 612 sont par exemple couplés entre eux par l'intermédiaire d'une transimpédance 614. En outre, chacun 25 des noeuds 608 et 612 est couplé à un circuit miroir de courant 618, qui tire un courant 13 dans chacune des branches. Le courant 14 dans la transimpédance 614 et ainsi égal à 11-13 et à 13-12. Le circuit miroir de courant 618 comprend par exemple un transistor NMOS 620 couplé par ses noeuds de conduction 30 principaux entre le noeud 608 et le rail d'alimentation de masse, et un transistor NMOS 622 couplé par ses noeuds de conduction principaux entre le noeud 612 et le rail de masse. Les grilles des transistors 620 et 622 sont par exemple couplées entre elles, et au rail de masse par l'intermédiaire d'un autre transistor NMOS 35 624, contrôlé au niveau de sa grille par un signal logique EN pour 3057658 B15289 - DD16985ST 15 activer ou désactiver le circuit. Les grilles des transistors 620 et 622 sont aussi par exemple couplées à la grille et au drain d'un autre transistor 626, qui par exemple a sa source couplée au rail de masse, et reçoit sur son drain un courant de référence 5 IREF définissant le courant 13. Les courants II et 12 sont par exemple respectivement utilisés pour générer, en utilisant des sources de courant appropriées, les courants I+/AI fournis aux noeuds 410 et 414 de l'ILO 104, et les courant 1-M fournis aux noeuds 410 et 414 de 10 l'ILO 106. Par exemple, le drain du transistor 606 est couplé au drain d'un transistor PMOS 630, qui a sa source couplée au rail d'alimentation VDD. Le transistor 630 a sa grille couplée à son drain. D'autres transistors PMOS 632 et 634 ont par exemple leurs grilles couplées à la grille du transistor 630, et ont leurs 15 sources couplées à la tension d'alimentation VDD de sorte que les courants sont fournis au niveau de leurs drains. De façon similaire, le drain du transistor 610 est couplé au drain d'un transistor PMOS 636, qui a sa source couplée au rail d'alimentation VDD. Le transistor 636 a sa grille couplée à son 20 drain. D'autres transistors PMOS 638 et 640 ont par exemple leurs grilles couplées à la grille du transistor 636, et ont leurs sources couplées à la tension d'alimentation VDD de sorte que les courants I-DI sont fournis au niveau de leurs drains. Dans certains modes de réalisation, la quantité de 25 déphasage appliquée au signal de synchronisation VsyNc par chaque ILO 104, 106 a une limite supérieure définie par la valeur de pleine échelle de l'ILO, comme on va le décrire maintenant en faisant référence aux figures 7A et 7B. Les figures 7A et 7B sont des chronogrammes représentant 30 les signaux VSyNC, VILO1 et VILO2 du circuit d'interface 100 de la figure 1. La figure 7A illustre le cas dans lequel il y a un signal de capteur et dans lequel les fréquences fSYNC et f0 sont identiques. Dans un tel cas la pleine échelle FS est sensiblement 35 égale à TsyNc/2. 3057658 B15289 - DD16985ST 16 La figure 7B illustre un autre cas dans lequel les fréquences fSyNC et f0 ne sont plus égales, ce qui implique un déphasage commun des signaux VILO1, VILO2 avant que le signal de capteur soit appliqué. La pleine échelle de l'interface est ainsi 5 réduite à une valeur FS', puisque le signal VILO1 ne peut pas avoir des fronts arrivant plus tôt que les fronts correspondants du signal VSYNC. Pour répondre à ce problème, le circuit compteur 112 du circuit de sortie 110 est par exemple adapté à mesurer un déphasage 10 Rtdl entre le signal VILO1 et le signal VSYNC, et un déphasage Rtd2 entre le signal VIL02 et le signal VSYNC. Idéalement, le déphasage moyen (Rtdl+Rdt2)/2 devrait être égal à la valeur de pleine échelle maximum FSmAx, égale par exemple TSyNC/2. Si le déphasage moyen est différent de FSmAx, la fréquence d'oscillation 15 libre de chacun des ILO 104, 106 est par exemple ajustée, par exemple en ajustant le courant de polarisation des ILO, par exemple en contrôlant les courants fournis par les sources de courant variables 450, 452 de la figure 4. Par exemple, le courant est réduit afin d'augmenter le déphasage moyen, ou est augmenté 20 afin de réduire le déphasage moyen. Alors que l'utilisation du circuit compteur 112 pour mesurer le déphasage Rtdl implique une boucle de contrôle numérique, dans des variantes de réalisation on pourrait mettre en oeuvre une boucle de contrôle analogique, basée par exemple 25 directement sur les sorties des ILO. En outre, bien que le circuit de sortie 110 de la figure 1 soit basé sur un compteur numérique, d'autres mises en oeuvre seraient possibles. Par exemple, des mises en oeuvre basées sur un SAR (convertisseur analogique-numérique à approximations 30 successives) et un modulateur sigma-delta vont maintenant être décrites en faisant référence aux figures 8A, 8B, 9A et 9B. La figure 8A illustre schématiquement une interface de capteur 800 selon un autre exemple de réalisation, qui est similaire au mode de réalisation de la figure 1, et les éléments 3057658 B15289 - DD16985ST 17 similaires portent les mêmes références et ne vont pas être décrits de nouveau en détail. L'exemple de la figure 8A est basé sur une mise en oeuvre SAR (convertisseur analogique-numérique à approximations succes5 sives) dans laquelle le circuit de sortie 110 comprend un comparateur de phase 802 ayant des entrées couplées aux sorties des ILO 104, 106 pour recevoir les signaux VILO1 et VILO2, et un circuit de conmonde 804 couplé à la sortie du comparateur de phase 802. La sortie du capteur 102 est par exemple un signal non 10 différentiel couplé seulement à l'ILO 104. Une sortie du circuit de commande 804 est couplée à l'entrée de l'ILO 106 pour contrôler sa fréquence d'oscillation libre f0'. En fonctionnement, le comparateur de phase 802 va détecter le déphasage entre les signaux VILol et VILO2, et le 15 circuit de commande 804 génère, sur la base de la comparaison de phase, des bits successifs d'un signal de commande numérique. Ce signal de commande numérique est ensuite converti en un niveau de courant appliqué à l'ILO 106 pour ajuster le déphasage qu'il introduit. Cette boucle de contre-réaction va converger de façon 20 itérative vers une valeur du signal de commande qui amène le déphasage de l'ILO 106 à concorder avec le déphasage introduit par l'ILO 104. La valeur numérique du signal de commande représente ainsi le signal de sortie de capteur V SENSE, et fournit un signal de données de sortie de n bits DATA. 25 La figure 8B illustre un circuit d'interface 850 similaire à celui de la figure 8A, et basé aussi sur une mise en oeuvre SAR. Une différence est que le circuit d'interface 850 est basé sur un seul ILO 104, l'ILO 106 étant omis. Dans cet exemple, le comparateur de phase 802 compare le signal de sortie VILO1 de 30 l'oscillateur 104 directement au signal de synchronisation VsyNc. Dans certains modes de réalisation, on peut utiliser un étalonnage pour contrer toute discordance de fréquence entre la fréquence d'oscillation libre de l'ILO et la fréquence de synchronisation. Le circuit de commande 804 est par exemple agencé pour appliquer 35 le signal généré sous forme d'un signal de courant ou de tension 3057658 B15289 - DD16985ST 18 analogique additionné au signal de sortie du capteur au niveau d'un noeud 852, avant que ce signal soit fourni à l'oscillateur 104. La figure 9A illustre un circuit d'interface 900, 5 similaire à celui de la figure 8A, mais dans lequel le circuit de conuende est basé sur une modulation sigma-delta. Les sorties des oscillateurs 104 et 106 sont couplées à un comparateur de phase 902, qui fournit un signal de sortie à un modulateur sigma-delta 904. Le modulateur sigma-delta 904 a sa sortie couplée à un 10 comparateur 906, qui génère un flux de sortie numérique vers un circuit de commende 908. Le bloc de conmende 908 génère une valeur numérique de n bits basée sur le flux de sortie numérique du comparateur 906, et génère un signal de courant appliqué à l'ILO 106. Le fonctionnement du circuit de commande 908 est similaire à 15 celui du circuit de commande 804 dans le mode de réalisation de la figure 8A, excepté que le signal de courant est généré sur la base d'un signal sigma-delta plutôt que sur la base de l'utilisation d'un SAR. La figure 9B illustre un circuit d'interface 950 20 similaire à celui de la figure 9A, mais basé sur un seul ILO 104, comme dans la mise en oeuvre de la figure 8B. Ainsi, la sortie du circuit de commande 908 est additionnée au signal de sortie du capteur 102 au niveau d'un noeud 910, avant que ce signal soit appliqué à l'ILO 104. 25 Un avantage des modes de réalisation décrits ici est que, en utilisant un ou plusieurs ILO pour convertir un signal de capteur en un déphasage, le circuit est particulièrement robuste vis-à-vis de variations de paramètres qui peuvent résulter d'environnements hostiles. 30 Avec la description ainsi faite d'au moins un mode de réalisation illustratif, diverses altérations, modifications et améliorations apparaîtront facilement à l'homme de l'art. Par exemple, il apparaîtra clairement à l'homme de l'art que certains ou la totalité des transistors MOS à canal N décrits dans les 35 divers circuits pourraient être remplacés, dans des variantes de 3057658 B15289 - DD16985ST 19 réalisation, par des transistors MOS à canal P, et vice versa. En outre, plutôt que d'utiliser la technologie de transistors MOS pour la mise en oeuvre, on pourrait utiliser d'autres technologies de transistors. 5 En outre, les divers éléments décrits en relation avec les divers modes de réalisation pourraient être combinés, dans des variantes, selon diverses combinaisons. Par exemple, il apparaîtra clairement à l'hoiume de l'art que le mode de réalisation de la figure 1 pourrait être adapté pour être basé 10 sur un seul ILO, de façon similaire aux modes de réalisation des figures 8B et 9B. REVENDICATIONS1. Circuit d'interface pour un capteur comprenant : un premier oscillateur verrouillé par injection (104) comportant : - une première entrée couplée à un capteur (102), une 5 fréquence d'oscillation libre (f0) du premier oscillateur verrouillé par injection (104) étant contrôlée par un signal provenant du capteur (102) ; et - une deuxième entrée couplée de façon à recevoir un signal de synchronisation (VsyNc) à une fréquence de référence 10 (fSyNC), le premier oscillateur verrouillé par injection étant adapté à générer un signal de sortie (VILO1) à ladite fréquence de référence, le signal de sortie étant déphasé par rapport au signal de synchronisation (VSYNC) en fonction du signal provenant du capteur. 15 2. Circuit d'interface selon la revendication 1, comprenant en outre : un circuit de sortie (110) adapté à générer un signal de sortie numérique (DATA) sur la base d'une différence de phase entre le signal de sortie (VILO1) et le signal de synchronisation 20 (VSYNC) ou un autre signal de référence (VIL02)- 3. Circuit d'interface selon la revendication 2, dans lequel le circuit de sortie est adapté à générer le signal de sortie numérique (DATA) sur la base d'une différence de phase entre le signal de sortie et un autre signal de référence (VIL02) 25 généré par un deuxième oscillateur verrouillé par injection (106) comportant : - une première entrée pour contrôler une fréquence d'oscillation libre (f0') du deuxième oscillateur verrouillé par injection (106) ; et 30 - une deuxième entrée couplée de façon à recevoir le signal de synchronisation (VSYNC)- 4. Circuit d'interface selon la revendication 3, dans lequel la première entrée du deuxième oscillateur verrouillé par injection (106) est couplée au capteur (102). 3057658 B15289 - DD16985ST 21 5. Circuit d'interface selon la revendication 4, dans lequel le capteur (102) comprend des première et deuxième sorties différentielles, la fréquence d'oscillation libre (f0) du premier oscillateur verrouillé par injection (104) étant contrôlée sur la base d'un premier signal de sortie différentiel (V+AV) du capteur, et la fréquence d'oscillation libre (f0') du deuxième oscillateur verrouillé par injection (106) étant contrôlée sur la base d'un deuxième signal de sortie différentiel (V-AV) du capteur. 6. Circuit d'interface selon la revendication 5, dans 10 lequel le circuit de sortie (110) comprend en outre : un premier compteur adapté à déterminer un déphasage (Rtdl) entre le signal de sortie (VILO1) du premier oscillateur verrouillé par injection (104) et le signal de synchronisation (VSYNC) ; 15 un deuxième compteur adapté à déterminer un déphasage (Rtd2) entre le signal de sortie (VILO2) du deuxième oscillateur verrouillé par injection (106) et le signal de synchronisation (VSYNC) ; et un circuit d'étalonnage (450, 452) agencé pour ajuster 20 les fréquences d'oscillation libre des premier et deuxième oscillateurs verrouillés par injection sur la base d'une comparaison entre une moyenne des premier et deuxième déphasages et un déphasage de référence (FSmAx). 7. Circuit d'interface selon la revendication 3, dans 25 lequel le circuit de sortie (110) comprend : un comparateur de phase (802, 902) ; et un circuit de commande (804, 908) ayant une sortie couplée à la première entrée du deuxième oscillateur verrouillé par injection (106) et adapté à générer un signal de commande pour 30 contrôler la fréquence d'oscillation libre (f0') du deuxième oscillateur verrouillé par injection sur la base de la comparaison de phase. 8. Circuit d'interface selon la revendication 7, comprenant en outre un modulateur sigma-delta (904) couplé à la 35 sortie du comparateur de phase (902), et un autre comparateur 3057658 B15289 - DD16985ST 22 (906) couplé à la sortie du modulateur sigma-delta (904), le circuit de commande (804, 908) étant adapté à générer le signal de commande sur la base d'un signal de sortie de l'autre comparateur (906). 5 9. Circuit d'interface selon la revendication 2, dans lequel le circuit de sortie (110) comprend : un comparateur de phase (802, 902) ; et un circuit de commande (804, 908) ayant une sortie additionnée au premier signal de sortie (V SENSE) du capteur (102), 10 la fréquence d'oscillation libre (f0) du premier oscillateur verrouillé par injection (104) étant contrôlée sur la base de la somme du premier signal de sortie (V SENSE) et du signal de commande. 10. Circuit d'interface selon la revendication 2 ou 3, 15 dans lequel le circuit de sortie (110) comprend un compteur (112) adapté à générer la valeur de sortie numérique (DATA) en incrémentant une valeur de compte entre un premier front du signal de sortie du premier oscillateur verrouillé par injection (104) et un premier front du signal de synchronisation (VsyNc) ou d'un 20 autre signal de référence (VIL02). 11. Circuit d'interface selon l'une quelconque des revendications 1 à 10, dans lequel le premier oscillateur verrouillé par injection (104) comprend : un oscillateur (402) comprenant des premier et deuxième 25 condensateurs (416, 420) chargés ou déchargés sur la base d'un premier signal de courant généré sur la base du premier signal de sortie du capteur ; et un circuit de verrouillage par injection (404) adapté à charger ou à décharger les premier et deuxième condensateurs (416, 30 420) sur la base du signal de synchronisation (VSYNC)- 12. Circuit d'interface selon la revendication 11, dans lequel le premier oscillateur verrouillé par injection (104) comprend en outre une bascule (406) adaptée à être synchronisée sur la base d'une tension (UI) aux bornes du premier condensateur 3057658 B15289 - DD16985ST 23 (416) et à être réinitialisée sur la base d'une tension (U2) aux bornes du deuxième condensateur (420). 13. Procédé pour produire un signal de capteur comprenant : 5 contrôler une fréquence d'oscillation libre (f0) d'un premier oscillateur verrouillé par injection (104) par un signal provenant d'un capteur (102) couplé à une première entrée du premier oscillateur verrouillé par injection (104) ; et verrouiller la fréquence d'un signal de sortie du 10 premier oscillateur verrouillé par injection (104) sur une fréquence de référence (fSYNC) en appliquant un signal de synchronisation (VSyNC) à la fréquence de références:: une deuxième entrée du premier oscillateur verrouillé par injection (104), le signal de sortie étant déphasé par rapport au 15 signal de synchronisation (VsyNc) en fonction du signal provenant du capteur.