FR 3054723 A1 20180202 FR 1657225 A 20160727 1 Cellule-mémoire EEPROM compacte avec zone d'injection tunnel réduite Des modes de réalisation et mise en oeuvre de l'invention concernent les mémoires, en particulier les mémoires non-volatiles de type électriquement effaçable et programmable (EEPROM). Dans les mémoires EEPROM, la valeur logique d'une donnée logique, ou bit, stockée dans une cellule-mémoire est représentée par un état bloqué ou passant de la cellule-mémoire, plus précisément par la valeur de la tension de seuil d'un transistor à grille flottante, dit transistor d'état. Lesdits états passant ou bloqué d'une cellule-mémoire peuvent être modifiés à volonté au cours d'un cycle d'écriture comprenant généralement une opération d'effacement suivie d'une opération de programmation, mettant en oeuvre des hautes tensions d'écriture. La figure 1 représente une vue en coupe d'une cellule-mémoire EEPROM classique CELO, la figure 2 représente un schéma électronique d'une telle cellule-mémoire CELO. Habituellement, les cellules mémoires sont matriciellement arrangées en rangées (dans la direction X) et en colonnes (dans la direction Y) dans un plan-mémoire PM. La cellule-mémoire CELO comporte un transistor à grille flottante TEO, dit transistor d'état, ainsi qu'un transistor d'accès TAO, ou de sélection, connecté en série entre le drain D du transistor d'état TE0 et une ligne de bits BL s'étendant dans la direction Y des colonnes du plan-mémoire. Une zone d'injection tunnel INJT est classiquement formée du côté drain du transistor d'état TEO, au-dessus d'une zone implantée CAP couramment désigné dans la technique par le terme « capa implant ». La zone « capa implant » est notamment destinée à éloigner de la zone d'injection tunnel INJT la jonction drain-canal du transistor d'état. 3054723 2 La zone d'injection tunnel INJT comporte un oxyde tunnel OXTN plus fin qu'un oxyde de grille haute tension OXHV recouvrant le canal du transistor d'état TEO. La source S du transistor d'état TE0 est connectée à une ligne 5 de source SL s'étendant dans la direction X des rangées du plan- mémoire, orthogonale à la direction Y. Un effacement est mis en oeuvre en appliquant une haute tension positive, par exemple de 14V, sur la grille de commande CG d'un transistor d'état TE0 et une tension par exemple nulle sur son 10 drain D, afin d'injecter des charges électriques du drain D vers la grille flottante FG par effet tunnel (effet « Fowler-Nordheim »). L'opération de programmation habituelle vise quant à elle à appliquer des stimuli sélectifs à des cellules-mémoires sélectionnées afin de les placer dans un état passant. 15 Une programmation est mise en oeuvre par l'application d'une tension nulle sur la grille de commande CG du transistor d'état TE0 et d'une haute tension positive, par exemple 13V, sur son drain D, afin d'extraire les charges électriques de la grille flottante FG vers le drain D, également par effet Fowler-Nordheim. 20 Ladite haute tension positive est transmise de la ligne de bits BL vers le drain D via le transistor de sélection TAO rendu passant par une tension de par exemple 16V sur sa grille. Dans l'objectif constant de réduction des dimensions des cellules-mémoire et sans dégradation des performances en endurance, 25 en rétention, et en matière de signaux parasites, l'approche habituelle atteint une limite technologique. En effet, la diminution des dimensions d'une cellule-mémoires est limitée dans le sens des colonnes, notamment pour les raisons suivantes : - le transistor de sélection étant un transistor haute tension, 30 la réduction de sa longueur risque d'entraîner des fuites à l'état bloqué et/ou de réduire sa tension maximale de fonctionnement ; - la réduction de longueur du transistor d'état risque d'entraîner des fuites à l'état bloqué, donc pénaliser la lecture ; 3054723 3 - la réduction de la surface d'injection tunnel entraîne une réduction de l'endurance de la cellule. En outre, la réduction du débordement de la zone de « capa implant » rapprochera la zone d'injection tunnel de la jonction drain- 5 canal du transistor d'état, et risquera de causer des fuites type « de bande à bande », causant une augmentation du courant de programmation et dégradant l'endurance. D'autre part, la diminution des dimensions d'une cellule-mémoires est également limitée dans le sens des rangées, notamment 10 en raison de l'influence de l'état du plan-mémoire sur le comportement d'une cellule-mémoire (par exemple entre des cellules-mémoires voisines ou appartenant à une même ligne de bits). Une telle influence est usuellement désignée par l'homme du métier par le terme anglais de « disturb ». 15 Un « disturb » en programmation peut être exprimé par une évolution progressive de la charge d'une cellule-mémoire non adressée dans le sens d'une programmation parasite. En lecture, un « disturb » peut constituer une perturbation de l'état de conduction d'une cellule observé par les amplificateurs de 20 lecture. La réduction du facteur de couplage peut conduire à une réduction de la variation de la tension de seuil entre les états effacé et programmé. Une approche dite de « tension partagée » (ou « split voltage » 25 selon la dénomination anglosaxonne couramment employée par l'homme du métier) permet de repousser ces limites tout en conservant l'architecture de base d'une cellule-mémoire EEPROM. Par exemple lors des opérations de programmation, la tension sur la grille de commande passe de OV à -7V, et la tension sur le drain 30 du transistor d'état passe de 13V à 6V. Cependant l'approche de tension partagée atteint elle-aussi une limite en matière de réduction de taille sans porter préjudice aux performances, notamment en raison de l'architecture classique des cellules-mémoires de cette approche. 3054723 4 C'est pourquoi, selon un mode de réalisation il est proposé une architecture de dispositif de mémoire du type EEPROM plus compact et sans dégradation des performances. Selon un aspect, il est proposé un dispositif de mémoire non 5 volatile du type électriquement effaçable et programmable comprenant au moins une cellule-mémoire comportant un transistor d'état ayant des régions de source et de drain formées dans un substrat semiconducteur, une région de canal entre la source et le drain en regard de laquelle se trouve une grille flottante surmontée d'une grille 10 de commande, ladite grille flottante comportant une partie saillante au-dessus de la région de canal, entre la région de source et la région de drain et à distance de ces régions (c'est-à-dire dont la limite est à distance de la limite de ces régions), et séparée de la région de canal par un premier oxyde, typiquement un oxyde tunnel, plus fin qu'un 15 deuxième oxyde, typiquement un oxyde de grille haute tension, séparant le reste de la grille flottante de la région de canal. Les parties de la grille flottante et de la région de canal situées de part et d'autre de l'oxyde tunnel forment une zone d'injection tunnel, dans laquelle est mis en oeuvre l'effet Fowler-Nordheim. 20 Cette partie saillante est de préférence centrée au milieu de la région de canal, la partie saillante étant avantageusement isolée latéralement desdites régions de source et de drain par l'oxyde de grille haute tension. Ainsi, avec une telle architecture, une donnée logique est écrite 25 dans une cellule-mémoire par extraction et/ou injection de charges dans la grille flottante du transistor d'état de ladite cellule-mémoire par effet « Fowler-Nordheim » dans la zone d'injection tunnel, soit entre la région de canal et ladite partie saillante, au travers dudit oxyde tunnel. 30 Cette architecture permet notamment la suppression de la zone dite « capa implant » dont l'implantation, étant effectuée avant le dépôt des couches de polysilicium, n'est pas auto-alignée avec les grilles. Cette absence de zone de « capa implant » permet le gain d'un 3054723 5 masque dans le procédé de fabrication de la cellule-mémoire, et un gain de place dans la dimension Y de la cellule-mémoire. Ainsi, cette architecture permet d'assurer une longueur de canal effectif et une surface d'injection indépendante des 5 mésalignements des masques. En particulier, la zone d'injection tunnel est éloignée des régions de source et de drain du transistor d'état, lesquelles sont « bordées » d'oxyde de grille haute tension, évitant l'injection de porteur chauds en bordure desdites régions de source et de drain. 10 Cependant, l'injection et l'extraction de charges sont contrôlées par la différence de potentiel entre la grille flottante et la zone de canal située à l'endroit de la zone d'injection tunnel. Le contrôle de ce potentiel par la tension de ligne de bits lors de la phase de programmation nécessite la mise en conduction du 15 transistor d'état. Or les grilles de commandes des transistors d'état d'un même mot-mémoire sont habituellement reliées entre-elles, permettant notamment un gain de place avantageux, mais interdisant une sélectivité via lesdites grilles de commande. 20 Une extraction de charges de la grille flottante vers la région de canal, ou plus génériquement le substrat pour ce cas, est néanmoins possible. C'est pourquoi, selon un mode de réalisation dans lequel le dispositif comprend un plan-mémoire arrangé matriciellement en 25 rangées et en colonnes de cellules-mémoires, les rangées étant partagées en mots-mémoires de plusieurs cellules-mémoires, le dispositif comprend des moyens d'effacement configurés pour effacer un mot-mémoire par un effacement collectif rendant passantes toutes les cellules-mémoire du mot-mémoire. 30 Avantageusement, les moyens d'effacement sont configurés pour appliquer une impulsion d'effacement négative sur les grilles de commande des transistors d'état des cellules-mémoires du mot-mémoire et une tension nulle dans la région de canal desdits transistors d'états. 3054723 6 L'application d'une impulsion d'effacement négative sur la grille de commande commune aux cellules d'un même mot-mémoire place la zone de canal de chaque cellule du mot en régime d'accumulation, c'est à dire au potentiel du substrat, ledit substrat 5 étant typiquement de type P et à un potentiel de masse nul. Chaque grille flottante du mot-mémoire est placée à un potentiel très négatif par couplage capacitif avec la grille de commande, introduit par conséquent une extraction des charges de chaque grille flottante vers le potentiel du canal. 10 Comme l'inversion de la région de canal ne peut pas être mise en oeuvre par stimuli sélectifs de cellules-mémoire sur leurs grilles de commande, la programmation est avantageusement collective et comprend une inhibition sélective via les lignes de bits des cellules-mémoires qui ne doivent pas être programmées. 15 Ainsi, selon un mode de réalisation, le dispositif comprend des moyens de programmation configurés pour programmer un mot-mémoire par application d'une impulsion de programmation sur les grilles de commande des transistors d'état de toutes les cellules-mémoires du mot-mémoire, et inhibition de la programmation des 20 cellules-mémoire du mot-mémoire ne devant pas être programmées, afin de mettre dans un état bloqué les cellules-mémoire à programmer et ne pas mettre dans un état bloqué les cellules-mémoire ne devant pas être programmées. Ainsi, les moyens de programmation sont avantageusement 25 configurés pour appliquer, en tant qu'impulsion de programmation, une tension positive et suffisante pour inverser les régions de canal des transistors d'état desdites cellules-mémoire, appliquer une tension nulle dans les régions de canal des transistors d'états desdites cellules-mémoires à programmer, et appliquer ladite tension d'inhibition, qui 30 est positive et inférieure à la tension de programmation, via le drain des transistors d'état desdites cellules-mémoire ne devant pas être programmées. En d'autres termes, lors de la programmation, les grilles de commandes communes à toutes les cellules d'un même mot sont 3054723 7 avantageusement portées à un potentiel élevé, ce qui porte également les grilles flottantes des cellules-mémoire à un potentiel élevé. Les transistors d'état sont mis dans un état passant. L'injection de charges dans la grille flottante dépend du 5 potentiel du canal dans la zone d'injection tunnel, égal au potentiel de la ligne de bits à laquelle appartient la cellule-mémoire. Un potentiel bas, par exemple nul, permet cette injection, tandis qu'un potentiel élevé inhibe cette injection. La sélectivité de la programmation entre les cellules d'un même 10 mot est par conséquent contrôlée par le potentiel des lignes de bits auxquelles appartiennent les cellules. Selon un mode de réalisation, chaque cellule-mémoire comporte un moyen de sélection apte à électriquement isoler de, ou relier à, une ligne de source la région de source du transistor d'état de 15 cette cellule-mémoire. Selon un mode de réalisation avantageusement compatible avec des filières technologiques existantes, la grille de commande du transistor d'état comporte une partie latérale qui s'étend au-delà des extrémités latérales de la grille flottante et recouvre une partie de la 20 région de canal, et le moyen de sélection comprend ladite partie latérale de la grille de commande. La grille de commande joue ici également le rôle de transistor planaire d'accès, par le recouvrement d'une partie de la région de canal. Le transistor d'accès permet notamment de sélectionner une 25 rangée, en lecture. Lors d'un cycle de programmation, les drains des cellules d'un même mot-mémoire sont à des potentiels différents (selon que la cellule-mémoire est à programmer ou à inhiber). Comme les transistors d'état sont passants, les sources des transistors d'état sont également à 30 des potentiels différents. Pour éviter un court-circuit par la ligne de source entre cellules d'un même mot-mémoire, la source du transistor d'état est avantageusement isolée de la ligne de source par le transistor de sélection mis à l'état bloqué. 3054723 8 Dans cette approche, il est impossible d'isoler pendant la programmation le potentiel de la source, puisque la grille de commande du transistor d'état, formant également ici la grille du transistor d'accès, est à haut potentiel. Il est donc nécessaire que les 5 cellules d'un même mot-mémoire aient une ligne de source distincte pour éviter les courts-circuits. Donc chaque cellule doit comporter deux lignes individuelles courant selon la direction des colonnes: une ligne de bits et une ligne de source. Il est difficile de faire tenir ces deux lignes dans la largeur 10 de la cellule-mémoire, c'est pourquoi des paires de cellules-mémoires contenant un bit sont avantageusement connectées en parallèle, partageant la même ligne de bits et la même ligne de source. Ces deux lignes ont alors assez de place pour courir sur une paire de cellules-mémoire. 15 Ainsi, selon ce mode de réalisation, le dispositif comprenant un plan-mémoire arrangé matriciellement en rangées et en colonnes de cellules-mémoires, une donnée logique est destinée à être écrite dans deux cellules-mémoire liées comportant chacune un transistor d'état, lesquels sont électriquement reliés sur leurs sources par une piste 20 métallique de source et sur leurs drains par une piste métallique de drain, ladite ligne de source comprenant une piste métallique s'étendant dans la direction des colonnes du plan-mémoire au-dessus de l'un desdits deux transistors d'états et étant reliée par un via à la piste métallique de source, au-dessus de la source de ce transistor 25 d'état, et dans lequel une ligne de bits comprenant une piste métallique s'étend dans la direction des colonnes du plan-mémoire au-dessus de l'autre desdits deux transistors d'états et est reliée par un via à la piste métallique de drain, au-dessus du drain de cet autre transistor d'état. 30 Cette configuration assurant la redondance des données permet la correction d'erreurs sans les désavantages de codes correcteurs d'erreur dont les moyens de mise en oeuvre occupent généralement une surface importante. 3054723 9 Selon un mode de réalisation, le moyen de sélection comporte un transistor planaire connecté en série entre la source du transistor d'état et la ligne de source. Ce mode de réalisation permet de réaliser un transistor d'état 5 plus compact. Le transistor d'accès permet de sélectionner la rangée en lecture et d'isoler la tension d'inhibition de la ligne de source, permettant ainsi que ladite ligne de source soit commune aux cellules-mémoires de la rangée. 10 Selon un mode de réalisation, le moyen de sélection comporte un transistor à grille verticale connecté en série entre la source du transistor d'état et une ligne de source formée par une région semiconductrice dopée et enterrée dans le substrat semiconducteur, ladite région semiconductrice enterrée formant également la source 15 dudit transistor à grille verticale. Ce mode de réalisation est notamment particulièrement avantageux en matière de taille d'une cellule-mémoire. Selon un mode de réalisation, la largeur de la partie saillante de la grille flottante, comptée dans le sens source-drain, représente, à 20 10% près, un quart de la largeur de la grille flottante. Il est proposé en outre un procédé d'écriture de données logiques dans un dispositif de mémoire non volatile tel que défini précédemment, comportant un plan-mémoire arrangé matriciellement en rangées et en colonnes de cellules-mémoire, les rangées étant 25 partagées en mots-mémoire de plusieurs cellules-mémoire, ledit procédé comprenant une étape d'effacement au cours de laquelle on rend passantes toutes les cellules-mémoires d'un mot-mémoire, et une étape de programmation au cours de laquelle on sélectionne, le cas échéant, les cellules-mémoire du mot-mémoire à ne pas programmer et 30 on rend bloquées toutes les autres cellules-mémoires du mot-mémoire qui seront ainsi programmées. D' autres avantages et caractéristiques de l' invention apparaîtront à l'examen de la description détaillée de modes 3054723 10 réalisation et de mise en oeuvre, nullement limitatifs, et des dessins annexés sur lesquels : - les figures 1 et 2 déjà décrites illustrent une cellule-mémoire EEPROM de l'art antérieur ; 5 - les figures 3 à 12 illustrent différents modes de réalisation et de mise en oeuvre de l'invention. Dans les différentes figures, décrites en détails par la suite, les éléments communs aux différents modes de réalisation sont désignés par les mêmes références et ne sont pas systématiquement détaillés 10 pour chacun d'entre eux. Les figures 3, 4 et 5 représentent respectivement une vue en coupe, une vue du dessus et un schéma électronique d'une cellule-mémoire CEL1 selon un mode de réalisation d'une mémoire du type EEPROM. 15 La cellule-mémoire CEL1 comporte un transistor d'état TE1, ayant une grille de commande CG1 et une grille flottante FG. La grille de commande CG1 comporte des parties latérales GTA, dites d'accès, qui s'étendent au-delà des extrémités latérales de la grille flottante FG. 20 Les parties GTA constituent l'équivalent de deux transistors d'accès placés en série avec le transistor d'état TE1 et font office de moyen de sélection MSEL. Le moyen de sélection MSEL permet de relier le transistor d'état TE1 à une région de source S et une région de drain D, par 25 exemple de conductivités N+ et formées dans un substrat semiconducteur PSUB de conductivité P. Lesdites régions de source et de drain sont respectivement reliées à une ligne de source SL et une ligne de bits BL s'étendant toutes les deux dans la direction Y des colonnes du plan-mémoire. 30 Une région de canal RCN est située en surface du substrat PSUB, entre la région de source S et la région de drain D. Le terme « région de canal » est utilisé ici et dans la suite par abus de langage, pour désigner la région dans laquelle se forme le canal de conduction d'un transistor commandé passant. 3054723 11 Au-dessus de la région de canal RCN se trouve une grille flottante FG, généralement formée en silicium polycristallin, et isolée de la région de canal RCN par des couches de diélectrique OXHV, OXTN, généralement en oxyde de silicium. 5 Lesdites couches de diélectrique comportent une couche d'oxyde tunnel OXTN, recouvrant la région de canal et une couche d'oxyde de grille haute tension OXHV, plus épaisse que l'oxyde tunnel, recouvrant les côtés source et drain de la région de canal, et laissant entre-elles une « marche » d'épaisseur d'oxyde tunnel. 10 La grille flottante FG comporte ainsi une protrusion, ou partie saillante, PRT dirigée vers la région de canal RCN, située dans ladite marche entre les couches d'oxyde de grille haute tension, sensiblement au milieu de la largeur de la grille flottante FG et s'étendant longitudinalement, dans la direction X des rangées du plan-mémoire. 15 A titre indicatif, la largeur de la partie saillante PRT, comptée dans le sens source-drain, c'est-à-dire dans la direction Y, peut valoir 0,11.1m, tandis que les parties de la grille flottante FG en regard des oxydes de grille haute tension OXHV, côté source et côté drain, peuvent avoir une largeur de 0,161.1m. 20 La grille flottante FG est en outre surmontée par la grille de commande CG1, généralement également réalisée en silicium polycristallin, et lesdites grilles sont isolées entre elles par une autre couche de diélectrique ONO, par exemple en oxyde-nitrure-oxyde. La ligne de source SL et la ligne de bits BL sont par exemple 25 formées par des pistes métalliques s'étendant dans la direction Y des colonnes du plan-mémoire PM (figures 2 et 3). Par conséquent, pour une même cellule-mémoire, deux pistes métalliques devraient s'étendre dans la direction Y des colonnes du plan-mémoire. 30 Ainsi, comme illustré par les figures 2 et 3, ce mode de réalisation prévoit deux cellules-mémoires CEL1, CEL2 reliées en parallèle pour mémoriser un bit. En effet, deux cellules-mémoire CEL1, CEL2 sont électriquement reliés sur leurs régions de sources respectives par des 3054723 12 petites pistes métalliques PSL et sur leurs régions de drains respectives par des petites pistes métalliques PBL. Les deux transistors d'état TE1, TE2 partagent également la même grille de commande CG1, mais ont des grilles flottantes FG1, FG2 distinctes. 5 La ligne de source SL passe au-dessus de la cellule-mémoire CEL2 et est reliée à la petite piste métallique PSL, commune aux cellules-mémoires CEL1 et CEL2, par un via situé au-dessus de la région de source de la cellule-mémoire CEL2. De même, la ligne de bits BL passe au-dessus de la cellule- 10 mémoire CEL1 et est reliée à la petite piste métallique PBL, commune aux cellules-mémoires CEL1 et CEL2, par un via situé au-dessus de la région de drain de la cellule-mémoire CEL1. Par conséquent, et comme détaillé dans la suite, l'écriture d'une donnée logique est réalisée à la fois dans la cellule-mémoire 15 CEL1 et la cellule-mémoire CEL2. Cette redondance de l'information permet par exemple de limiter le risque d'erreur de rétention et de potentiellement se passer des circuits de code correcteur d'erreur habituels, occupant généralement une surface importante. 20 A titre indicatif, dans ce mode de réalisation la surface occupée par une cellule-mémoire peut être de 0,38pm2. En outre, avec une épaisseur de diélectrique ONO entre les grilles FG et CG de 14nm, une épaisseur d'oxyde de grille haute tension OXHV de 22nm, une épaisseur d'oxyde tunnel OXTN de 7,5nm 25 et une épaisseur de grille flottante FG de 0,11am, on obtient un facteur de couplage de 75 à 80%. Les figures 6, 7 et 8 représentent respectivement une vue en coupe, une vue du dessus et un schéma électronique d'une cellule-mémoire CEL3 selon un autre mode de réalisation d'une mémoire du 30 type EEPROM. La cellule-mémoire CEL3 comporte un transistor d'état TE, ayant une région de source S et une région de drain D formées dans un substrat semiconducteur PSUB, ainsi qu'un transistor d'accès TA. 3054723 13 Le transistor d'accès TA forme un moyen de sélection MSEL et, dans ce mode de réalisation, est structurellement analogue à un transistor à grille flottante, mais dont les deux grilles sont reliées entre elles, afin d'avoir le comportement d'un transistor planaire. Le 5 court-circuit reliant les deux grilles est par exemple réalisé en dehors du plan de coupe et n'est donc pas représenté. La région de drain du transistor d'accès TA est commune à la région de source S du transistor d'état TE, et la région de source du transistor TA est électriquement connectée à une ligne de source SL. 10 Autrement dit, le transistor d'accès TA est connecté en série entre la source S du transistor d'état TE et une ligne de source SL. Les transistors d'accès TA d'un même mot-mémoire sont commandés une tension présente sur une ligne de mot WL commune. Dans cette représentation, bien les échelles ne soient pas 15 respectées, l'épaisseur de l'oxyde de grille TAOX séparant la grille TAG de la région de canal TACN du transistor d'accès TA, est sensiblement la même que l'épaisseur de l'oxyde de grille haute tension OXHV du transistor d'état TE. Or il peut être avantageux que l'oxyde de grille TAOX du 20 transistor d'accès TA soit aussi fin que l'oxyde tunnel OXTN, afin de diminuer significativement la longueur du canal du transistor TA, avec avantageusement un dopage plus concentré de sa région de canal TACN. Le transistor d'état TE comporte également une région de canal 25 RCN, recouverte par des couches d'oxyde de grille haute tension OXHV et d'oxyde tunnel OXTN d'épaisseurs différentes et formant une marche centrée dans la longueur du canal. Chacune des parties de la grille flottante et de la région de canal situées verticalement en vis-à-vis de l'oxyde tunnel forment 30 également la zone d'injection tunnel INJT, dans laquelle est mis en oeuvre l'effet Fowler-Nordheim. La grille flottante FG est également surmontée d'une grille de commande CG, mais ne comprend pas de partie d'accès s'étendant au-delà des extrémités latérales de la grille flottante FG. 3054723 14 La largeur de la grille de commande CG du transistor d'état d'une cellule-mémoire dans ce mode de réalisation est classiquement sensiblement égale à la largeur de la grille flottante FG, elle-même sensiblement égale à la longueur du canal. 5 Dans ce mode de réalisation, une cellule-mémoire CEL3 stocke un bit, et la surface occupée par une telle cellule-mémoire peut être de 0,32nm2 avec un oxyde de grille du transistor d'accès TA d'une épaisseur du type d'un oxyde de grille haute tension, et de 0,29nm2 avec un oxyde de grille d'une épaisseur du type d'un oxyde tunnel. 10 Les figures 8, 9 et 10 représentent respectivement un schéma électronique, une vue en coupe et une vue du dessus d'une cellule-mémoire CEL4 selon un autre mode de réalisation d'une mémoire du type EEPROM. La cellule-mémoire CEL4 comporte également un transistor 15 d'état TE, ayant une région de source S et une région de drain D formées dans un substrat semiconducteur PSUB de conductivité P, et un transistor d'accès TAV. Le transistor d'accès TAV est du type MOS à grille verticale et forme un moyen de sélection MSEL. 20 Les transistors d'état TE et d'accès TAV, plus particulièrement leurs zones actives, sont situés dans une partie supérieure du substrat semiconducteur PISO séparée du reste du substrat PSUB par une couche semiconductrice enterrée NISO. La couche enterrée NISO est de conductivité N+ et forme 25 également la ligne de source SL et la région de source du transistor d'accès TAV. La région de drain du transistor d'accès TAV est commune à la région de source S du transistor d'état TE. Le transistor TAV comporte une grille verticale GV, isolée du 30 substrat PSUB, de la couche enterrée NISO et de la région de drain par un oxyde de grille OXV. Le transistor d'accès vertical TAV peut par exemple être réalisé par gravure d'une tranchée, oxydation des parois de la tranchée et remplissage par du silicium polycristallin, ou en variante un métal. 3054723 15 Dans ce mode de réalisation, une cellule-mémoire CEL4 stocke un bit, et la surface occupée par une telle cellule-mémoire peut être de 0,161.1m2. La figure 11 représente trois tableaux indiquant les différentes 5 valeurs des différents signaux dans les opérations d'effacement, de programmation et de lecture du plan-mémoire mis en oeuvre par des moyens de commande, pour les modes de réalisation décrits en relations avec les figures 3 à 6. Dans ces tableaux, on distingue les cas où une colonne est 10 sélectionnée ou non sélectionnée en combinaison avec le cas où une rangée est sélectionnée ou non sélectionnée et pour chaque valeur logique possible (0 ou 1) d'une donnée à programmer ou lire. Dans ces tableaux, par abus de langage, la colonne BL désigne la tension sur la ligne de bit BL, la colonne WL désigne la tension 15 présente sur une ligne de mots, c'est-à-dire sur la grille d'un transistor d'accès TA, la colonne CG désigne la tension présente sur la grille de commande CG d'un transistor d'état TE, la colonne PSUB désigne la tension du substrat PSUB ou PISO, la colonne SL désigne la tension appliquée à la ligne de source SL, et la colonne BL-CG désigne la 20 différence de potentiel, ou tension, entre la grille de commande et le drain du transistor d'état. Par ailleurs, la colonne « résultante » désigne l'effet concret de la valeur de la tension BL-CG, notamment « pas de signaux parasite » (no disturb) par exemple propagés dans les cellules-mémoires voisines, 25 ou « signaux parasites réduits » (disturb réduit). Un courant Fowler-Nordheim suffisant pour faire évoluer la tension de seuil du transistor d'état apparaît lorsque la tension entre la grille de commande et la zone du substrat dans la zone d'injection tunnel atteint environ 10V. 30 En outre, si la tension CG appliquée sur la grille de commande est positive, alors l'injection de charges par effet Fowler-Nordheim dans la grille flottante peut être commandée via la ligne de bits BL seulement dans des conditions où un canal de conduction est effectivement formé dans la région de canal. 3054723 16 On peut considérer qu'une tension positive supérieure à 5V entre la grille de commande et le potentiel du substrat est suffisante pour créer un canal dans le transistor d'état, quel que soit l'état (programmé ou effacé) de la cellule-mémoire, de sorte que le potentiel 5 de la zone de substrat sous la zone d'injection tunnel devient sensiblement égal à celui de la ligne de bits. Une tension positive inférieure à 5V pourra, par couplage de la grille flottante FG et en raison de la finesse de l'oxyde tunnel OXTN, suffire à inverser la région de canal de la zone d'injection tunnel, sans 10 pour autant former un canal de conduction dans toute la longueur de la région de canal. Ainsi, l'état passant ou bloqué du transistor d'état est contrôlé par les zones de la région de canal situées sous les oxydes de grille haute tension OXHV. 15 D'autre part, en ce qui concerne l'opération de lecture, Vdd désigne une valeur de tension rendant passant un transistor d'accès TA, CGread désigne la tension de lecture appliquée sur la grille de commande CG d'un transistor d'état TE et Vhigh désigne la valeur de la tension présente sur la ligne de bits BL lors de la lecture d'un « 0 » 20 logique dans toutes les cellules-mémoires du mot-mémoire. La lecture est réalisée de manière classique et habituelle pour un homme du métier. Lors d'une opération d'effacement d'une cellule-mémoire dont la rangée et la colonne sont sélectionnées, on applique une tension 25 d'effacement négative (-13V) sur les grilles de commandes CG des transistors d'état des cellules-mémoires d'un même mot-mémoire. La tension sur la ligne de bits BL est nulle, et le potentiel PSUB du substrat est nul également. Généralement, le substrat est relié à la masse. 30 Aucun canal conducteur n'est formé dans ces conditions, par conséquent, avec CG à -13V, la région de canal est en accumulation, et à la masse, car tout le substrat PSUB est à la masse, ce qui entraîne une extraction de charges de la grille flottante FG vers la région de canal. Il en résulte une charge positive sur la grille flottante FG. 3054723 17 Cela correspond par exemple à l'écriture d'un « 0 » logique dans toutes les cellules-mémoire du mot-mémoire. En d'autre termes, à l'issue d'une étape d'effacement, on rend passantes toutes les cellules-mémoires du mot-mémoire. 5 Lors d'une opération de programmation d'une cellule-mémoire dont la rangée et la colonne sont sélectionnées, on applique une tension de programmation positive (+13V) sur les grilles de commandes CG des transistors d'état des cellules-mémoires d'un même mot-mémoire. 10 Le potentiel PSUB du substrat est nul, par conséquent la tension CG est suffisante pour qu'un canal conducteur soit formé dans la région de canal. Le transistor d'accès est bloqué (WL=0), et isole ainsi le transistor d'état TE de la ligne de source SL, dont la tension est nulle. 15 Par conséquent la tension présente dans le canal est sensiblement égale à la tension présente sur le drain D du transistor d'état TE, soit la tension BL. Si la tension BL est nulle, alors BL-CG vaut -13V et entraîne une injection de charges dans la grille flottante FG. Il en résulte une 20 charge négative sur la grille flottante FG. Cela correspond par exemple à l'écriture d'un « 1 » logique. Si la tension BL est à une tension d'inhibition, par exemple de 7V, alors BL-CG vaut -6V, ce qui n'est pas suffisant pour injecter des charges dans la grille flottante FG et la cellule-mémoire reste effacée. 25 Ainsi, dans cette mise en oeuvre, on empêche l'écriture collective d'une cellule « sélectionnée », correspondant par exemple au stockage de la donnée logique « 0 », grâce à une tension d'inhibition appliquée sélectivement sur la ligne de bits BL. Les cellules-mémoire dans lesquelles par exemple la donnée 30 logique « 1 » doit être écrite ne subissent pas d'inhibition et sont programmées collectivement. Par ailleurs, pour mettre en oeuvre les opérations d'effacement, de programmation et de lecture du mode de réalisation décrit en relation avec les figures 3 à 5, la tension sur la ligne de source SL 3054723 18 pendant la programmation d'une cellule-mémoire sélectionnée est égale à la tension BL, et les mêmes autres signaux sont appliqués par les moyens de commande. En d'autres termes, au cours d'une étape de programmation, on 5 sélectionne certaines cellules-mémoire et on rend bloquées toutes les cellules mémoires du mot-mémoire qui ne sont pas sélectionnées. En résumé, l'étape de programmation comprend l'application d'une tension de programmation positive sur les grilles de commandes des transistors d'état des cellules-mémoires suffisante pour inverser la 10 région de canal des transistors d'état, l'application d'une tension nulle dans les régions de canal des transistors d'états des cellules-mémoire non-sélectionnées, et d'une tension d'inhibition positive et inférieure à la tension de programmation dans les régions de canal des transistors d'état des cellules-mémoires sélectionnées. 15 La structure de la grille flottante des modes de réalisation précédemment décrit permet, outre une compacité significative, un couplage plus important et des extractions-injections plus efficaces, permettant d'appliquer des tensions plus basses, avec des temps d'écritures inchangés et des cellules-mémoires de taille réduite. Cette 20 structure permet en outre d'éviter des fuites par porteurs chauds et de bande à bande, et les problèmes découlant desdites fuites tels qu'une surconsommation d'énergie, une propagation de signaux parasites ou des problèmes de rétention des données. La figure 12 représente un dispositif DIS de mémoire du type 25 EEPROM, comprenant un plan mémoire PM, arrangé matriciellement en rangées et en colonnes de cellules-mémoires CEL. Ce dispositif DIS comporte en outre des moyens d'effacement MEFF, des moyens de programmation MPROG configurés pour mettre en oeuvre les différentes opérations d'effacement, de programmation et 30 de lecture précédemment détaillés, des décodeur de rangées RDEC et de colonnes CDEC ainsi que des moyens de lecture tels que des amplificateurs de lecture AMPL reliés à un registre de données RDD. 3054723 19 Les moyens de programmation MPROG et d'effacement MEFF comportent notamment des moyens HV permettant d'appliquer lesdites impulsions de programmation et d'effacement. Le dispositif DIS comprend également des moyens de 5 commande MCM comportant par exemple des moyens logiques de structure classique capables d'activer les différents moyens de programmation MPROG, d'effacement MEFF, et de lecture AMPL. D'autres moyens classiques présents dans le dispositif de mémoire DIS et non indispensables à la compréhension de l'invention, 10 comme par exemple le registre d'adresses à décalage, n'ont volontairement pas été représentés sur la figure 12 à des fins de simplification. REVENDICATIONS1. Dispositif de mémoire non volatile du type électriquement effaçable et programmable comprenant au moins une cellule-mémoire comportant un transistor d'état (TE, TE1) ayant des régions de source (S) et de drain (D) formées dans un substrat semiconducteur (PSUB, PISO), une région de canal (RCN) entre la source et le drain en regard de laquelle se trouve une grille flottante (FG) surmontée d'une grille de commande (CG, CG1), ladite grille flottante (FG) comportant une partie saillante (PRT) au-dessus de la région de canal, entre et à distance desdites régions de source et de drain, et séparée de la région de canal par un premier oxyde (OXTN) plus fin qu'un deuxième oxyde (OXHV) séparant le reste de la grille flottante de la région de canal. 2. Dispositif selon la revendication 1, dans lequel la partie saillante (PRT) est centrée au milieu de la région de canal (RCN), et est isolée latéralement desdites régions de source (S) et de drain (D) par le deuxième oxyde (OXHV). 3. Dispositif selon l'une quelconque des revendications 1 ou 2, comprenant un plan-mémoire (PM) arrangé matriciellement en rangées et en colonnes de cellules-mémoires (CELl-CEL4), les rangées étant partagées en mots-mémoires de plusieurs cellules- mémoires (CELl-CEL4), et des moyens d'effacement (MEFF) configurés pour effacer un mot-mémoire par un effacement collectif rendant passantes toutes les cellules-mémoire (CELl-CEL4). 4. Dispositif selon la revendication 3, dans lequel les moyens d'effacement (MEFF) sont configurés pour appliquer une impulsion d'effacement négative sur les grilles de commande (CG, CG1) des transistors d'état (TE, TE1) des cellules-mémoires (CEL 1-CEL4) du mot-mémoire et une tension nulle dans la région de canal (RCN) desdits transistors d'états. 5. Dispositif selon l'une quelconque des revendications 3 ou 4, comprenant des moyens de programmation (MPROG) configurés pour programmer un mot-mémoire par application d'une impulsion de programmation sur les grilles de commande (CG, CG1) des transistors 3054723 21 d'état (TE) de toutes les cellules-mémoires (CEL 1-CEL4) du mot-mémoire, et inhibition de la programmation des cellules-mémoire (CEL 1-CEL4) du mot-mémoire ne devant pas être programmées, afin de mettre dans un état bloqué les cellules-mémoire à programmer et ne 5 pas mettre dans un état bloqué les cellules-mémoire ne devant pas être programmées. 6. Dispositif selon la revendication 5, dans lequel les moyens de programmation (MPROG) sont configurés pour appliquer, en tant qu'impulsion de programmation, une tension positive et suffisante 10 pour inverser les régions de canal (RCN) des transistors d'état (TE, TE1) desdites cellules-mémoire (CEL 1-CEL4), appliquer une tension nulle dans les régions de canal (RCN) des transistors d'états (TE, TE1) desdites cellules-mémoires à programmer, et appliquer ladite tension d'inhibition, qui est positive et inférieure à la tension de 15 programmation, via le drain (D) des transistors d'état (TE, TE1) desdites cellules-mémoire ne devant pas être programmées. 7. Dispositif selon l'une quelconque des revendications précédentes, dans lequel chaque cellule-mémoire (CEL1-CEL4) comporte un moyen de sélection (MSEL) apte à électriquement isoler 20 de, ou relier à, une ligne de source (SL) la région de source (S) du transistor d'état (TE, TE1) de cette cellule-mémoire (CEL1-CEL4). 8. Dispositif selon la revendication 7, dans lequel la grille de commande (CG1) du transistor d'état (TE1, TE2) comporte une partie latérale (GTA) qui s'étend au-delà des extrémités latérales de la grille 25 flottante (FG) et recouvre une partie de la région de canal (RCN), et le moyen de sélection (MSEL) comprend ladite partie latérale (GTA) de la grille de commande. 9. Dispositif selon la revendication 8, comportant un plan-mémoire (PM) arrangé matriciellement en rangées et en colonnes de 30 cellules-mémoires (CEL 1-CEL4) et dans lequel une donnée logique est destinée à être écrite dans deux cellules-mémoire liées (CEL1, CEL2) comportant chacune un transistor d'état (TE1, TE2), lesquels sont électriquement reliés sur leurs sources (S) par une piste métallique de source (PSL) et sur leurs drains (D) par une piste métallique de drain 3054723 22 (PBL), ladite ligne de source (SL) comprenant une piste métallique s'étendant dans la direction (Y) des colonnes du plan-mémoire (PM) au-dessus de l'un (TE2) desdits deux transistors d'états et étant reliée par un via à la piste métallique de source (PSL), au-dessus de la 5 source (S) de ce transistor d'état (TE2), et dans lequel une ligne de bits (BL) comprenant une piste métallique s'étend dans la direction (Y) des colonnes du plan-mémoire (PM) au-dessus de l'autre (TE1) desdits deux transistors d'états et est reliée par un via à la piste métallique de drain (PBL), au-dessus du drain (D) de cet autre 10 transistor d'état (TE1). 10. Dispositif selon la revendication 7, dans lequel le moyen de sélection (MSEL) comporte un transistor planaire (TA) connecté en série entre la source (S) du transistor d'état (TE) et ladite ligne de source (SL). 15 11. Dispositif selon la revendication 7, dans lequel le moyen de sélection (MSEL) comporte un transistor à grille verticale (TAV) connecté en série entre la source (S) du transistor d'état (TE) et une ligne de source (SL) formée par une région semiconductrice dopée et enterrée dans le substrat semiconducteur (PSUB), ladite région 20 semiconductrice enterrée formant également la source dudit transistor à grille verticale (TAV). 12. Dispositif selon l'une quelconque des revendications précédentes, dans lequel la largeur de la partie saillante (PRT) de la grille flottante (FG), comptée dans le sens source-drain, représente, à 25 10% près, un quart de la largeur de la grille flottante (FG). 13. Procédé d'écriture de données logiques dans un dispositif de mémoire non volatile selon l'une quelconque des revendications précédentes, comportant un plan-mémoire (PM) arrangé matriciellement en rangées et en colonnes de cellules-mémoires 30 (CEL1-CEL4), les rangées étant partagées en mots-mémoire de plusieurs cellules-mémoire, le procédé comprenant une étape d'effacement au cours de laquelle on rend passantes toutes les cellules-mémoires d'un mot-mémoire, et une étape de programmation au cours de laquelle on sélectionne, le cas échéant, les cellules- 3054723 23 mémoire du mot-mémoire à ne pas programmer et on rend bloquées toutes les autres cellules mémoires du mot-mémoire qui seront ainsi programmées.