FR 3056010 A1 20180316 FR 1658405 A 20160909 1 Procédé de fabrication de transistors, en particulier des transistors de sélection pour des mémoires non-volatiles, et dispositif correspondant. Des modes de réalisation et mise en oeuvre concernent les mémoires, et plus particulièrement les procédés de fabrication de transistors de sélection pour des mémoires résistives, et les dispositifs correspondant. Les mémoires résistives, par exemple du type mémoire à changement de phase PCM (acronyme tiré du terme anglais « Phase Change Memory ») ou du type mémoire à accès direct à base d'oxyde OxRAM (acronyme tiré du terme l'anglais « Oxide-based Random Acces Memory ») comportent habituellement des points-mémoire ayant chacun un transistor de sélection et une cellule-mémoire capable de stocker une donnée logique, répartis matriciellement selon des rangées et des colonnes dans un plan-mémoire. L'accès à une cellule-mémoire se fait par l'intermédiaire du transistor de sélection et via des lignes de mots parcourant les rangées du plan-mémoire et des lignes de bits parcourant les colonnes du plan-mémoire. Les technologies de mémoires résistives sont prometteuses sur de nombreux aspects, notamment en matière de densité car la cellule-mémoire, incorporée aux couches d'interconnexions BEOL (acronyme tiré du terme anglais « Back-End Of Line »), peut être superposée au transistor de sélection formé dans et sur un substrat semiconducteur, contrairement aux mémoires non-volatiles « classiques », par exemple de type EEPROM ou Flash NAND, dans lesquelles la cellule-mémoire est généralement formée également dans et sur le substrat semiconducteur. Par conséquent, une limitation en matière de compacité des points-mémoire de mémoires résistives est la surface occupée par un transistor de sélection. A cet égard il a été proposé dans la demande de brevet français publiée sous le numéro 3023647A1 de former des transistors de sélection à grilles verticales, plus compacts que des transistors 3056010 2 planaires. Cependant dans cette configuration une grille verticale peut introduire la formation d'un canal de conduction parasite dans un transistor adjacent, causant des erreurs dans l'accès à une cellule-mémoire. Un dopage d'une région en regard d'une face de la grille 5 permet de limiter la formation d'un tel canal de conduction parasite. D'autre part, les cellules-mémoires résistives peuvent demander un courant particulièrement élevé pour écrire une donnée. Il est proposé selon des modes de mise en oeuvre et de réalisation une solution d'isolation de deux transistors de sélection 10 verticaux adjacents, permettant notamment d'écouler plus de courant dans un transistor de sélection et de minimiser la surface occupée par un transistor de sélection. Selon un premier aspect, il est proposé un procédé de fabrication d'un transistor MOS à deux grilles verticales comprenant : 15 - une réalisation dans un substrat semi-conducteur ayant un premier type de conductivité d'une première région enterrée ayant un deuxième type de conductivité de façon à former une première électrode de conduction du transistor, - une gravure dans le substrat semiconducteur jusqu'à la première 20 région enterrée de deux premières tranchées parallèles s'étendant dans une première direction et délimitant une zone de substrat, - une formation sur chaque flanc de la zone de substrat et sur une partie du fond de la tranchée correspondante d'une région isolée comportant un matériau de grille, de façon à former les deux grilles 25 verticales, - une réalisation d'une liaison électriquement conductrice entre les deux régions de grille - une formation en surface de la zone de substrat d'une deuxième région ayant le deuxième type de conductivité de façon à former une 30 deuxième électrode du transistor. Ainsi, la formation sur chaque flanc de la zone de substrat des deux grilles verticales permet au transistor MOS fabriqué selon cet aspect d'écouler sensiblement deux fois plus de courant qu'un transistor habituel ayant qu'une seule grille verticale utile. 3056010 3 En outre, le fait que lesdites grilles verticales reposent sur une partie du fond de la tranchée signifie qu'une autre partie du fond de la tranchée n'est pas recouverte par un matériau de grille, ce qui laisse la possibilité avantageuse d'isoler électriquement chaque grille d'une 5 potentielle autre région de grille voisine. Selon un mode de mise en oeuvre, les deux premières tranchées sont plus larges que profondes et la formation des régions de grilles comprend un dépôt d'un oxyde de grille et d'un matériau de grille sur la zone de substrat et dans lesdites tranchées et une gravure anisotrope 10 du matériau de grille et de l'oxyde de grille jusqu'à découvrir la surface de ladite zone de substrat et une autre partie du fond de la tranchée correspondante. Selon un mode de mise en oeuvre, la réalisation de la liaison électriquement conductrice entre les deux régions de grilles comprend 15 la formation de deux deuxièmes tranchées parallèles plus profondes que larges, s'étendant dans une deuxième direction perpendiculaire à la première direction, remplies du matériau de grille et situées de part et d'autre du transistor. Ces modes de mise en oeuvre, permettent d'une part d'isoler les 20 grilles d'un transistor des possibles structures voisines, et d'autre part de convoyer plus de courant qu'un transistor classique ne comportant qu'une seule grille. En outre, la formation des zones de substrat et des régions de grilles par tranchées s'adapte aisément à une fabrication simultanée de 25 transistors arrangés dans deux directions d'un plan. Ainsi des tels transistors sont particulièrement avantageux en tant que transistor de sélection d'une mémoire non-volatile, par exemple résistive. C'est pourquoi il est également proposé un procédé de 30 fabrication d'un circuit intégré comportant une mémoire non-volatile ayant des points-mémoire comportant chacun une cellule-mémoire superposée à un transistor de sélection, dans lequel les transistors de sélection sont fabriqués par le procédé défini ci-avant. 3056010 4 Selon un mode de mise en oeuvre, ladite liaison électriquement conductrice est réalisée de part et d'autre d'un groupe de transistors de sélection partageant leurs grilles verticales, arrangés côte à côte dans la première direction. 5 Le procédé peut comprendre en outre la formation de pistes métalliques s'étendant dans la première direction, reliées électriquement par des vias verticaux auxdites liaisons électriquement conductrices. Selon un mode de mise en oeuvre, la fabrication des transistors 10 de sélection comprend la formation de tranchées d'isolation peu profondes isolant une à une dans le sens de la première direction les parties de la deuxième région appartenant individuellement à chaque transistor de sélection. Avantageusement, les cellules-mémoire sont des cellules- 15 mémoires résistives. Selon un autre aspect, il est proposé un circuit intégré, comprenant au moins un transistor MOS à deux grilles verticales comportant une zone d'un substrat semiconducteur ayant un premier type de conductivité séparée du reste du substrat par deux premières 20 tranchées parallèles s'étendant dans une première direction, une région isolée de grille reposant sur chaque flanc de la zone de substrat et sur une partie du fond de la tranchée correspondante et formant les deux grilles verticales, au moins une région de connexion de grille reliant électriquement les deux grilles verticales, une première région enterrée 25 située sous la zone de substrat ayant un deuxième type de conductivité et formant une première électrode de conduction du transistor et une deuxième région ayant le deuxième type de conductivité, située au voisinage de la surface de la zone de substrat et formant une deuxième électrode de conduction du transistor. 30 Avantageusement, la dimension de ladite partie du fond de la tranchée comptée dans une deuxième direction perpendiculaire à la première direction est inférieure à la moitié de la dimension du fond de la tranchée comptée selon ladite deuxième direction. 3056010 5 Avantageusement, lesdites deux premières tranchées sont plus larges que profondes. Selon un mode de réalisation, ladite au moins une région de connexion de grille comprend une deuxième tranchée plus profonde 5 que large s'étendant dans une deuxième direction perpendiculaire à la première direction. Un tel transistor étant particulièrement avantageux dans des dispositifs de mémoires non volatiles, par exemple résistive, ainsi le dispositif peut comporter des points-mémoire arrangés matriciellement 10 en rangées s'étendant dans la première direction et en colonnes s'étendant dans une deuxième direction perpendiculaire à la première direction dans un plan-mémoire formé dans et sur le substrat semiconducteur, chaque point-mémoire comportant une cellule-mémoire superposée à un transistor MOS à deux grilles verticales et 15 formant transistor de sélection. Avantageusement, lesdites régions isolées de grille situées sur les flancs en regard des zones de substrats respectives de deux transistors de sélection appartenant à une même colonne et à une rangée voisine sont situées dans une même première tranchée et sont 20 distantes l'une de l'autre dans le fond de cette première tranchée. Selon un mode de réalisation, des régions de connexion de grille reliant électriquement les deux grilles verticales sont situées de part et d'autre d'un groupe de transistors appartenant à une même rangée. 25 Le dispositif peut comporter des tranchées d'isolation peu profonde séparant les deuxièmes régions des transistors de sélection d'un même groupe. Le dispositif peut comprendre des lignes de mot s'étendant dans la première direction et reliées électriquement par des vias 30 verticaux auxdites régions de connexion de grilles. Avantageusement, les cellules-mémoire sont des cellules-mémoire résistives. 3056010 6 Un appareil électronique, tel qu'un ordinateur personnel, un téléphone portable, ou un ordinateur de bord d'une automobile, peut avantageusement comporter un circuit intégré tel que défini ci-avant. D' autres avantages et caractéristiques de l' invention 5 apparaîtront à l'examen détaillé de modes de réalisation et de mise en oeuvre, nullement limitatifs, et des dessins annexés sur lesquels : les figures 1 à 10 représentent schématiquement différentes structures obtenues lors de la mise en oeuvre d'un procédé de fabrication selon l'invention et/ou 10 différents modes de réalisation d'un circuit électronique et d'un appareil électronique selon l'invention. Trois directions X, Y, Z forment une base orthogonale de l'espace, et sont indiquées sur chaque figure. Les figures 1 à 4 représentent des vues en coupes dans un plan 15 (Y, Z) de structures obtenues lors de différentes étapes d'un exemple de procédé de fabrication d'un transistor à deux grilles verticales. La figure 1 représente un substrat semiconducteur SUB, par exemple de type P, dans lequel on a implanté en profondeur une première région enterrée CTR, par exemple de type N, communément 20 désignée par l'homme du métier sous l'acronyme NISO, et gravé deux premières tranchées dites de grille GT1, GT2. Les tranchées de grille GT1, GT2 sont formées de manières à être identiques et s'étendent parallèlement dans la direction X. Les tranchées de grille GT1, GT2 sont gravées jusqu'à la 25 couche enterrée CTR et sont plus larges que profondes (GTP GCTL), avec 30 GCTP la profondeur et GCTL la largeur d'une tranchée de connexion de grille (en outre, GCTP=GTP). Les deuxièmes tranchées GCT1, GCT2 sont gravées de part et d'autre, dans la direction X, d'une zone du substrat correspondant à 3056010 10 une région active d'un transistor, ou correspondant à plusieurs régions actives respectives de plusieurs transistors formant un groupe. La figure 6 représente une vue en coupe dans le plan (X, Z) correspondant au plan VI-VI de la figure 3. Le plan de coupe de la 5 figure 3 correspond au plan de la figure 6. Le matériau de grille a été déposé puis gravé des manières décrites en relation avec les figures 2 et 3, formant des régions de connexion de grilles GC1, GC2 qui remplissent les tranchées de connexion de grilles respectives GCT1, GCT2. 10 Les régions de connexion de grilles GC1, GC2 relient entre elles les deux grilles verticales G12, G21 du transistor TS. Dans cette représentation, les régions de connexion de grilles GC1, GC2 relient entre elles les deux grilles verticales G12, G21 des transistors appartenant à un même groupe, formé ici par quatre transistors, dont 15 les grilles sont par conséquent communes. En outre, entre chaque transistor d'un groupe on a formé des tranchées d'isolation peu profondes STI isolant une à une, dans la direction X, les parties de la deuxième région dopée DP appartenant individuellement à un transistor du groupe. 20 Ce procédé a été décrit en relation avec la formation d'un seul groupe de transistors, néanmoins ce procédé peut aisément être adapté à la fabrication d'un seul transistor, ou d'une multitude de transistors côte à côte arrangés individuellement ou par groupes, par exemple en reproduisant dans les directions X et Y du plan-mémoire les 25 configurations décrites ci-avant pour la fabrication des transistors de sélection. En particulier, les régions de grilles inutilisées G11 et G22 serviront chacune de grille des transistors directement voisins, dans la direction Y. 30 Les transistors ainsi formés peuvent avantageusement être employés comme transistors de sélection d'un plan-mémoire, par exemple d'une mémoire non volatile résistive. Les figures 7 à 9 représentent dans différents plans de coupes la structure obtenue après avoir formé dans des niveaux 3056010 11 d'interconnexions BEOL une cellule-mémoire résistive CELI,J superposée à chacun des transistors de sélection. La structure ainsi obtenue forme un plan-mémoire d'une mémoire résistive, comportant des points-mémoire arrangés 5 matriciellement en rangées dans la direction X et en colonnes dans la direction Y. Chaque point-mémoire comprend un transistor de sélection et une cellule-mémoire résistive. Une cellule-mémoire résistive comporte usuellement une structure résistive, comportant par exemple un matériau à changement 10 de phase. Des tensions appliquées aux bornes de la structure résistive permet de modifier de manière permanente et réversible la résistivité de la structure résistive et ainsi stocker une donnée logique représentée par ladite résistivité. 15 D'autre part, sur les figures 7 à 9, les éléments communs avec les figures précédentes portent la même référence avec en indice la rangée « i » à laquelle ils appartiennent et/ou la colonne « j » à laquelle ils appartiennent. Par souci de clarté les régions de grilles précédemment référencées G11, G12, G21, G22, sont respectivement 20 référencées ici G21_1, G11, G21, G11+1. La figure 7 représente une vue en coupe dans un plan (Y, Z) d'une partie d'un plan-mémoire d'un dispositif de mémoire non-volatile comportant des transistors de sélection TSI,J fabriqués par le procédé décrit en relation avec les figures 1 à 6. 25 La cellule-mémoire CELI,J est reliée au drain du transistor de sélection TSI,J et à une piste métallique dite ligne de bits BLI parcourant la direction Y des colonnes du plan-mémoire, par des vias métalliques réalisées dans les niveaux d'interconnexion BEOL du circuit intégré. 30 Le procédé de fabrication précédemment décrit permet notamment que la grille verticale G11 du transistor TSI soit isolée électriquement de la grille verticale G2,1 du transistor TSI-i,j appartenant à la même colonne j et à une rangée adjacente i-1, bien que lesdites grilles G1 G2 _1 ait été formées dans la même tranchée. 3056010 12 De même, la grille verticale G2, du transistor TS,,, est isolée électriquement de la grille G1,+, du transistor TS,+,,, appartenant à la même colonne j et à une rangée adjacente i+1, bien que lesdites grilles G2' G1,+, ait été formées dans la même tranchée. 5 Ainsi, chaque grille verticale de chaque transistor de sélection est électriquement isolée des grilles verticales du transistor de sélection d'une cellule-mémoire appartenant à la même colonne et à une rangée voisine. L'accès à une cellule-mémoire par sélection de sa rangée peut 10 se faire via les grilles ainsi formées dans des tranchées s'étendant dans la direction X desdites rangées du plan-mémoire. Cependant, il est avantageux de réaliser des connexions de grilles à des pistes métalliques régulièrement dans la direction X, notamment pour des raisons de maîtrise de la conductivité des pistes 15 d'accès à une cellule-mémoire. La figure 8 représente une vue en coupe dans un plan (X, Z) correspondant au plan VIII-VIII de la figure 7. Le plan de coupe de la figure 7 correspond au plan VII-VII de la figure 8. Les régions de connexion de grille GC1' GC2, permettent 20 également une prise de contact par des vias métalliques verticaux respectifs WLV1, WLV2 à une ligne de mots WL s'étendant au-dessus du plan-mémoire dans la direction X des rangées. Lesdites prises de contact sont réalisées régulièrement, par exemple par groupes de transistors. 25 Un groupe de transistors comporte par exemple au moins 4 transistors, en fonction des conditions de conduction proférées par le matériau de grille GM et des besoins de mise en oeuvre du dispositif ainsi fabriqué. La figure 9 représente une vue du dessus de la structure décrite 30 en relation avec les figures 7 et 8, leurs plans de coupe correspondants respectivement aux plans VII-VII et VIII-VIII, de la figure 9. Chaque point-mémoire formé par une cellule-mémoire CEL,,, superposée à un transistor de sélection TS respectif est relié à une ligne de bits BL, et à une ligne de mots WL,. 3056010 13 Les lignes de bits BL, et les lignes de mots WL, sont formées dans les niveaux d'interconnexions BEOL par des pistes métalliques s'étendant respectivement dans les directions des colonnes Y et des rangées X du plan-mémoire, et permettent ainsi une sélection 5 matricielle d'un point-mémoire pour y accéder. Un point-mémoire est relié à une ligne de bits BL, par un via métallique prenant contact avec une borne de la cellule-mémoire CEL,,,, l'autre borne étant reliée, également par un via métallique, au drain du transistor de sélection TS,,, du point-mémoire. 10 Un point-mémoire est relié à une ligne de mots WL, par des vias métalliques WLV, prenant contact sur les régions de connexion de grille GC1' GC2' lesquelles sont reliées à chaque grille verticale Glu, G2, de part et d'autre des transistors de sélection TS,, d'une même rangée i. 15 Les transistors de sélection du plan-mémoire ainsi obtenus peuvent notamment convoyer deux fois plus de courant qu'un transistor vertical n'ayant qu'une seule grille et ne subissent aucune formation de canal de conduction parasite. La conception verticale des transistors offre une économie 20 substantielle de la surface occupée par chaque transistor, ladite surface étant notamment paramétrée et ajustable par la profondeur d'implantation de la couche enterrée. En outre ce procédé est compatible avec les procédés déjà existants, et la structure obtenue présente un fonctionnement similaire 25 aux technologies déjà existantes, par exemple en matière d'accès à un point-mémoire au moyen de décodeurs de lignes et de colonnes. La figure 10 représente un appareil électronique APP, tel que par exemple un ordinateur personnel, un téléphone portable, ou un ordinateur de bord d'une automobile, comportant un circuit intégré CI 30 obtenu par la mise en oeuvre du procédé décrite en relation avec les figures 1 à 9, muni par exemple d'une mémoire non-volatile résistive. REVENDICATIONS1. Procédé de fabrication d'un transistor MOS à deux grilles verticales (TS) comprenant : - une réalisation dans un substrat semi-conducteur (SUB) ayant un premier type de conductivité d'une première région enterrée (CTR) ayant un deuxième type de conductivité de façon à former une première électrode de conduction du transistor (TS), - une gravure dans le substrat semiconducteur (SUB) jusqu'à la première région enterrée (CTR) de deux premières tranchées parallèles (GT1, GT2), s'étendant dans une première direction (X) et délimitant une zone de substrat (ZS), - une formation sur chaque flanc de la zone de substrat (ZS) et sur une partie du fond de la tranchée correspondante (GT1, GT2) d'une région isolée comportant un matériau de grille (G12, G21), de façon à former les deux grilles verticales, - une réalisation d'une liaison (GC1, GC2) électriquement conductrice entre les deux régions de grille (G12, G21), - une formation en surface de la zone de substrat d'une deuxième région (DP) ayant le deuxième type de conductivité de façon à former une deuxième électrode du transistor (TS). 2. Procédé selon la revendication 1, dans lequel les deux premières tranchées (GT1, GT2) sont plus larges que profondes et la formation des régions de grilles comprend un dépôt d'un oxyde de grille (OX) et d'un matériau de grille (GM) sur la zone de substrat (ZS) et dans lesdites tranchées (GT1, GT2) et une gravure anisotrope du matériau de grille (GM) et de l'oxyde de grille (OX) jusqu'à découvrir la surface de ladite zone de substrat (ZS) et une autre partie du fond de la tranchée correspondante. 3. Procédé selon l'une des revendications 1 ou 2, dans lequel la réalisation de la liaison (GC1, GC2) électriquement conductrice entre les deux régions de grilles (G12, G21) comprend la formation de deux deuxièmes tranchées (GCT1, GCT2) parallèles plus profondes que larges, s'étendant dans une deuxième direction (Y) perpendiculaire 3056010 15 à la première direction (X), remplies du matériau de grille (GM) et situées de part et d'autre du transistor (TS). 4. Procédé de fabrication d'un circuit intégré comportant une mémoire non-volatile ayant des points-mémoire comportant chacun 5 une cellule-mémoire (CEL,,,) superposée à un transistor de sélection (TS,,,), dans lequel les transistors de sélection (TS,,,) sont fabriqués par le procédé selon l'une des revendications 1 à 3. 5. Procédé selon la revendication 4, dans lequel ladite liaison électriquement conductrice (GCE) est réalisée de part et d'autre d'un 10 groupe de transistors de sélection partageant leurs grilles verticales, arrangés côte à côte dans la première direction (X). 6. Procédé selon la revendication 5, comprenant en outre la formation de pistes métalliques (WL,) s'étendant dans la première direction (X), reliées électriquement par des vias verticaux (WLV,) 15 auxdites liaisons électriquement conductrices (GC1,). 7. Procédé selon l'une quelconque des revendications 4 à 6, dans lequel la fabrication des transistors de sélection (TS,,,) comprend la formation de tranchées d'isolation peu profondes (STI) isolant une à une dans le sens de la première direction (X) les parties de la 20 deuxième région (DP) appartenant individuellement à chaque transistor de sélection (TS,,,). 8. Procédé selon l'une quelconque des revendications 4 à 7, dans lequel les cellules-mémoire (CEL,,,) sont des cellules-mémoires résistives. 25 9. Circuit intégré, comprenant au moins un transistor MOS à deux grilles verticales (TS,,,) comportant une zone d'un substrat semiconducteur (ZS) ayant un premier type de conductivité séparée du reste du substrat (SUB) par deux premières tranchées parallèles (GT1, GT2) s'étendant dans une première direction (X), une région isolée de 30 grille (G12, G21) reposant sur chaque flanc de la zone de substrat (ZS) et sur une partie du fond de la tranchée correspondante (GT1, GT2) et formant les deux grilles verticales, au moins une région de connexion de grille (GC1, GC2) reliant électriquement les deux grilles verticales (G12, G21), une première région enterrée (CTR) située sous la zone de 3056010 16 substrat (ZS) ayant un deuxième type de conductivité et formant une première électrode de conduction du transistor et une deuxième région (DP) ayant le deuxième type de conductivité, située au voisinage de la surface de la zone de substrat (ZS) et formant une deuxième électrode 5 de conduction du transistor (TS,,,). 10. Circuit intégré selon la revendication 9, dans lequel la dimension de ladite partie du fond de la tranchée comptée dans une deuxième direction (Y) perpendiculaire à la première direction (X) est inférieure à la moitié de la dimension (GTL) du fond de la tranchée 10 comptée selon ladite deuxième direction (Y). 11. Circuit intégré selon l'une quelconque des revendications 9 ou 10, dans lequel lesdites deux premières tranchées (GT1, GT2) sont plus larges que profondes. 12. Circuit intégré selon l'une quelconque des revendications 9 15 à 11, dans lequel ladite au moins une région de connexion de grille (GC1, GC2) comprend une deuxième tranchée (GCT1, GCT2) plus profonde que large s'étendant dans une deuxième direction (Y) perpendiculaire à la première direction (X). 13. Circuit intégré selon l'une quelconque des revendications 9 20 à 12, comportant des points-mémoire arrangés matriciellement en rangées s'étendant dans la première direction (X) et en colonnes s'étendant dans une deuxième direction (Y) perpendiculaire à la première direction (X) dans un plan-mémoire formé dans et sur le substrat semiconducteur (SUB), chaque point-mémoire comportant une 25 cellule-mémoire (CEL,,,) superposée à un transistor MOS à deux grilles verticales et formant un transistor de sélection (TS,,,). 14. Circuit intégré selon la revendication 13, dans lequel lesdites régions isolées de grille (G12, G21) situées sur les flancs en regard des zones de substrats (ZS) respectives de deux transistors de 30 sélection appartenant à une même colonne et à une rangée voisine TS,+1,,) sont situées dans une même première tranchée et sont distantes l'une de l'autre dans le fond de cette première tranchée. 15. Circuit intégré selon l'une quelconque des revendications 9 à 14, dans lequel des régions de connexion de grille (GC1,) reliant 3056010 17 électriquement les deux grilles verticales (G1' G2,) sont situées de part et d'autre d'un groupe de transistors appartenant à une même rangée. 16. Circuit intégré selon la revendication 15, comportant des 5 tranchées d'isolation peu profonde (STI) séparant les deuxièmes régions (DP) des transistors de sélection d'un même groupe. 17. Circuit intégré selon l'une quelconque des revendications 9 à 16, comprenant des lignes de mot (WL,) s'étendant dans la première direction (X) et reliées électriquement par des vias verticaux (WLV,) 10 auxdites régions de connexion de grilles. 18. Circuit intégré selon l'une quelconque des revendications 9 à 17, dans lequel les cellules-mémoire (CEL ,) sont des cellules-mémoire résistives. 19. Appareil électronique (APP), tel qu'un ordinateur 15 personnel, un téléphone portable, ou un ordinateur de bord d'une automobile, comportant un circuit intégré (CI) selon l'une quelconque des revendications 9 à 18.