FR 3049765 A1 20171006 FR 1652999 A 20160405 B14837 - 15-GR3-0637 1 DISPOSITIF LOGIQUE CMOS DURCI VIS AVIS DES RAYONNEMENTS Domaine La présente description concerne le domaine des circuits durcis vis à vis des rayonnements, et en particulier un dispositif logique CMOS durci vis à vis des rayonnements. Exposé de l'art antérieur Il est bien connu dans la technique d'utiliser un durcissement vis-à-vis des rayonnements obtenu par conception pour traiter des perturbations isolées (en anglais "single event upset", SEU) dans des éléments séquentiels et des dispositifs mémoire, comme des bascules, des dispositifs SRAM (mémoire vive statique), etc. Dans le cas de cellules logiques combinatoires, les données ne sont pas conservées. Par conséquent, le risque dans de telles cellules n'est pas un SEU, mais un SET (événement unique 15 transitoire, en anglais "single event transient"). Un SET est une tension transitoire qui apparaît momentanément, et qui peut causer des erreurs s'il apparaît quand la propagation d'un signal de données par une cellule logique se fait à la cadence d'une horloge. Les cellules logiques combinatoires forment 20 généralement la majeure partie de la structure d'un circuit numérique, et sont par exemple utilisées pour mettre en oeuvre des arborescences d'horloge, des chemins de données, des cônes 3049765 B14837 - 15-GR3-0637 2 logiques, etc. On souhaite donc prévoir une solution fiable de durcissement vis-à-vis des rayonnements pour de tels circuits. Une difficulté est cependant que les solutions qui impliquent l'addition de nouvelles cellules logiques sont généralement 5 insatisfaisantes, car ces nouvelles cellules logiques peuvent elles-mêmes être source de SET. Résumé Un objet de modes de réalisation de la présente description est de traiter au moins partiellement un ou plusieurs 10 problèmes de l'art antérieur. Selon un aspect, on prévoit un dispositif logique durci vis à vis des rayonnements comprenant : un premier transistor à canal n couplé par ses noeuds conducteurs principaux entre un noeud de sortie d'un dispositif logique et un rail d'alimentation en tension ; et un premier transistor à canal p couplé par ses noeuds conducteurs principaux entre le noeud de sortie du dispositif logique et un rail de tension de référence, dans lequel les grilles du premier transistor à canal n et du transistor à canal p sont couplées au noeud de sortie. Selon un mode de réalisation, le premier transistor à canal n a son drain connecté au rail d'alimentation en tension et le premier transistor à canal p a son drain connecté au rail de tension de référence. Selon un mode de réalisation, le dispositif logique comprend : au moins un transistor à canal n supplémentaire formé dans le même caisson de type p que le premier transistor à canal n ; et au moins un transistor à canal p supplémentaire formé dans le même caisson de type n que le premier transistor à canal p. Selon un mode de réalisation, le au moins un transistor à canal n supplémentaire partage une région de source/drain commune avec le premier transistor à canal n ; et le au moins un transistor à canal p supplémentaire partage une région de source/drain commune avec le premier transistor à canal p. 3049765 B14837 - 15-GR3-0637 3 Selon un mode de réalisation, les sources des transistors à canal n et à canal p sont connectées aux noeuds de sortie. Selon un mode de réalisation, les grilles des 5 transistors à canal n et à canal p sont connectées au noeud de sortie. Selon un mode de réalisation, les grilles des premiers transistors à canal n et à canal p sont couplées au noeud de sortie via un élément de retard. 10 Selon un mode de réalisation, l'élément de retard comprend un second transistor à canal n et un second transistor à canal p chacun étant couplé par ses noeuds conducteurs principaux entre le noeud de sortie et les grilles des premiers transistors à canal n et à canal p. 15 Selon un mode de réalisation, l'élément de retard comprend un troisième transistor à canal n couplé par ses noeuds conducteurs principaux entre le noeud de sortie et la grille du premier transistor à canal n, et un troisième transistor à canal p couplé par ses noeuds conducteurs principaux entre le noeud de 20 sortie et la grille du premier transistor à canal p. Selon un mode de réalisation, le dispositif logique est une cellule de logique combinatoire. Selon un mode de réalisation, le dispositif logique est l'un de : un inverseur ; une porte NON ET ; une porte NON OU ; 25 une porte ET ; une porte OU ; une porte OU Exclusif ; et n'importe quelle combinaison des éléments ci-dessus. Selon un mode de réalisation, les premiers transistors à canal n et à canal p sont des transistors MOS et leurs noeuds conducteurs principaux sont leur source et leur drain. 30 Selon un autre aspect, on prévoit un dispositif de mémoire non transitoire stockant une bibliothèque de cellules comprenant au moins une cellule standard définissant le dispositif logique durci vis à vis des rayonnements précédent. Selon un autre aspect, on prévoit un procédé de 35 formation d'un dispositif logique durci vis à vis des rayonnements 3049765 B14837 - 15-GR3-0637 4 comprenant : former, dans un caisson de type p : un premier transistor à canal n couplé par ses noeuds conducteurs principaux entre un noeud de sortie d'un dispositif logique et un rail d'alimentation en tension ; et au moins un transistor à canal n 5 supplémentaire du dispositif logique ; et/ou former, dans un caisson de type n : un premier transistor à canal p couplé par ses noeuds conducteurs principaux entre le noeud de sortie du dispositif logique et un rail de tension de référence ; et au moins un transistor à canal p supplémentaire du dispositif 10 logique. Selon un mode de réalisation, le procédé comprend en outre la connexion du drain du premier transistor à canal n au rail d'alimentation en tension et la connexion du drain du premier transistor à canal p au rail de tension de référence. 15 Selon un mode de réalisation, le procédé comprend, en outre : former le premier transistor à canal n et le au moins un transistor à canal n supplémentaire de façon à ce qu'ils partagent une première région comumne de source/drain ; et/ou former le premier transistor à canal p et le au moins un transistor à canal 20 p supplémentaire de façon à ce qu'ils partagent une seconde région commune de source/drain. Brève description des figures Ces caractéristiques et avantages ainsi que d'autres apparaîtront à la lecture de la description détaillée suivante de 25 modes de réalisation faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 illustre schématiquement une bascule d'échantillonnage temporel avec des retards variables de filtrage qui a été proposée ; 30 la figure 2 illustre schématiquement un dispositif logique durci vis à vis des rayonnements selon un exemple de mode de réalisation de la présente description ; les figures 3 et 4 illustrent schématiquement des dispositifs logiques durcis vis-à-vis des rayonnements selon 3049765 B14837 - 15-GR3-0637 5 d'autres exemples de modes de réalisation de la présente description ; la figure 5A est une vue en coupe d'un caisson de type p dans lequel sont formés les transistors de type n selon un 5 exemple de mode de réalisation de la présente description ; la figure 5B est une vue en coupe d'un caisson de type n dans lequel sont formés les transistors de type p selon un exemple de mode de réalisation de la présente description ; la figure 6A illustre schématiquement un dispositif 10 logique durci vis à vis des rayonnements selon encore un autre exemple de mode réalisation de la présente description ; la figure 6B est un chronogramme illustrant un exemple de signaux du circuit de la figure 6A selon un exemple de mode de réalisation ; 15 la figure 7A illustre schématiquement le dispositif logique durci vis à vis des rayonnements de la figure 6A avec plus détails selon un exemple de mode réalisation ; la figure 7B illustre schématiquement un dispositif logique durci vis à vis des rayonnements selon encore un autre 20 exemple de mode réalisation ; et la figure 8 représente des performances simulées d'un inverseur durci vis à vis des rayonnements selon un exemple de mode de réalisation de la présente description. Description détaillée 25 Tout au long de la présente description, le terme "connecté" est utilisé pour indiquer une connexion électrique directe entre des éléments ou des noeuds d'un circuit, tandis que le terme "couplé" est utilisé pour indiquer une connexion électrique entre des éléments ou des noeuds d'un circuit qui peut 30 être directe, ou peut être via un ou plusieurs éléments intermédiaires comme des condensateurs, des transistors, des résistances, etc. La figure 1 illustre schématiquement une bascule d'échantillonnage temporel 100 ayant des retards de filtrage 35 variables et reproduit la figure 3 de la publication de D.G. Mavis 3049765 B14837 - 15-GR3-0637 6 et al intitulée "SEU and SET modelling and mitigation in deep submicron technologies", IEEE 07CH37867, 45th annual international reliability physics symposium, Phoenix, 2007. La bascule 100 comprend un multiplexer (MUX) Ul dont la 5 sortie alimente une porte de majorité (MAJ) U2 à trois instants distants via trois chemins, un sans retard, un avec un élément de retard U3 qui introduit un retard AT, et un avec un élément de retard U4 qui introduit un retard 2AT. La porte de majorité U2 fournit à sa sortie le signal présent sur la majorité de ses 10 lignes d'entrée, et ainsi un phénomène transitoire apparaissant sur n'importe quelle ligne d'entrée sera éliminé par filtrage. Un inconvénient avec la solution de la figure 1 est que, même des SET se propageant sur les lignes d'entrée de la porte de majorité peuvent être éliminés par filtrage, l'addition de la 15 porte de majorité U2 crée un nouveau noeud de sortie du circuit, qui peut être lui-même source de SET. Par ailleurs la solution de la figure 1 introduit une charge capacitive et applique un filtrage temporel, qui peut conduire à des défauts de performances. 20 La figure 2 illustre schématiquement un dispositif logique durci vis à vis des rayonnements 200 selon un exemple de mode de réalisation. Le dispositif 200 comprend par exemple un dispositif logique CMOS standard (CMOS LOGIC DEVICE) 202 ayant son noeud de 25 sortie Z couplé à un circuit durci vis à vis des rayonnements 204. Le noeud de sortie Z forme aussi le noeud de sortie du circuit durci vis à vis des rayonnements 200, et ainsi aucun noeud de sortie additionnel n'est créé par l'ajout de circuits durcis vis à vis des rayonnements 204. Le dispositif logique 202 est alimenté 30 par une tension d'alimentation VDD et une tension de référence, et reçoit par exemple un signal d'entrée A, et de manière optionnelle un ou plusieurs signaux d'entrée supplémentaires. Le circuit durci vis à vis des rayonnements 204 comprend par exemple un transistor à canal n 206 couplé par ses noeuds conducteurs principaux entre le noeud de sortie Z et un rail 3049765 B14837 - 15-GR3-0637 7 d'alimentation en tension VDD, et un transistor à canal p 208 couplé par ses noeuds conducteurs principaux entre le noeud de sortie Z et le rail de tension de référence. Les transistors 206 et 208 sont par exemple des transistors MOS. Les noeuds conducteurs 5 principaux de ces transistors sont considérés ici comme les noeuds qui conduisent le courant quand le transistor est activé. Par exemple, dans le cas d'un transistor MOS, les noeuds conducteurs principaux sont la source et le drain du transistor. Le transistor 206 a par exemple son substrat connecté au rail de tension de 10 référence, et le transistor 208 a par exemple son substrat connecté au rail d'alimentation en tension VDD. Les sources des transistors 206 et 208 sont par exemple connectées au noeud de sortie Z, et dans l'exemple de la figure 2, les grilles des transistors 206 et 208 sont aussi connectées au noeud de sortie 15 Z. Dans le mode de réalisation de la figure 2, chacun des transistors 206 et 208 a ses noeuds de grille et de source couplés l'un à l'autre, ce qui conduit à une tension VGS (grille source) nulle. 20 Le transistor à canal n 206 est par exemple formé dans le même caisson de type p (p-well) qu'au moins l'un des transistors à canal n (non illustré en figure 2) formant le dispositif logique CMOS 202. De façon similaire, le transistor à canal p 208 est par exemple formé dans le même caisson de type n (n-well) qu'au moins 25 l'un des transistors à canal p (non illustré en figure 2) formant le dispositif logique CMOS 202. De cette façon, l'impact des rayonnements sur les drains des transistors du dispositif logique CMOS 202 est réduit. En effet, comme les drains des transistors 206 et 208 sont connectés directement aux rails d'alimentation en 30 tension, ils collecteront plus efficacement les porteurs induits par les rayonnements que les drains des transistors du dispositif logique CMOS 202. Ainsi un procédé de formation d'un dispositif logique durci vis à vis des rayonnements comprend par exemple la formation 35 du transistor à canal n 206 et d'au moins un transistor à canal n 3049765 B14837 - 15-GR3-0637 8 supplémentaire du dispositif logique 202 dans un caisson de type p, et/ou la formation du transistor à canal p 208 et d'au moins un transistor à canal p supplémentaire du dispositif logique 202 dans un caisson de type n. Comme cela sera décrit plus en détails 5 ci-dessous, dans certain modes de réalisation, le transistor à canal n 206 partage une région de source/drain commune avec le au moins un transistor à canal n supplémentaire du dispositif logique 202, et/ou le transistor à canal p 208 partage une région de source/drain commune avec le au moins un transistor à canal p 10 supplémentaire du dispositif logique 202. Le dispositif logique durci vis à vis des rayonnements 200 est par exemple une cellule standard définie dans une bibliothèque de cellules standards pouvant être utilisé dans la conception du circuit. De plus ou à titre de variante, le 15 dispositif logique durci vis à vis des rayonnements 200 peut faire partie d'un circuit électronique durci vis à vis des rayonnements d'un dispositif électronique comme un ordinateur, un dispositif de communication mobile, etc., dans lesquelles certains ou tous les dispositifs logiques sont durcis vis-à-vis des rayonnements 20 comme décrit ici. Par exemple, un tel circuit électronique durci vis à vis des rayonnements peut avoir des applications dans le domaine médical, le domaine automobile, le domaine des réseaux, le domaine spatial ou le domaine de la défense. La figure 3 illustre schématiquement et plus en détails 25 le dispositif logique durci vis à vis des rayonnements 200 de la figure 2 dans le cas où le dispositif logique CMOS 202 est un inverseur formé par un transistor à canal p 302 et un transistor à canal n 304 couplés en série par leurs noeuds conducteurs principaux entre le rail d'alimentation en tension VDD et le rail 30 de tension de référence. Les grilles des transistors 302 et 304 sont couplées à un noeud d'entrée A, et les drains des transistors 302 et 304 sont couplés à un noeud 306, qui forme le noeud de sortie Z du dispositif. Les transistors à canal n 206 et 304 sont par exemple 35 formés dans un caisson de type p commun, et les transistors à 3049765 B14837 - 15-GR3-0637 9 canal p 208 et 302 sont par exemple formés dans un caisson de type n commun. La figure 4 illustre schématiquement et plus en détails le dispositif logique durci vis à vis des rayonnements 200 de la 5 figure 2 dans le cas où le dispositif logique CMOS 202 est une porte NON ET. En particulier, le dispositif 202 est par exemple formé de transistors à canal p 402 et 404 couplés en parallèle par leurs noeuds conducteurs principaux entre le rail d'alimentation en tension VDD et un noeud 406, qui forme le noeud 10 de sortie Z du dispositif. De plus, des transistors à canal n 408 et 410 sont couplés en série par leurs noeuds conducteurs principaux entre le noeud de sortie 406 et le rail de tension de référence. Les grilles des transistors 402 et 410 sont par exemple couplées à une ligne d'entrée A, et les grilles des transistors 15 404 et 408 sont par exemple couplées à une ligne d'entrée B. Les transistors à canal n 206, 408 et 410 sont par exemple formés dans un caisson de type p commun, et les transistors à canal p 208, 402 et 404 sont par exemple formés dans un caisson de type n commun. 20 Alors que les figures 3 et 4 fournissent respectivement des exemples dans lesquels le dispositif logique 202 est un inverseur et une porte NON ET, dans des variantes de réalisation, le dispositif logique peut être n'importe quel dispositif de logique combinatoire, comme l'un de ceux de la liste suivante : 25 un inverseur ; une porte NON ET ; une porte NON OU ; une porte ET ; une porte OU ; 30 une porte OU Exclusif ; et n'importe quelle combinaison des éléments ci-dessus. Dans certains modes de réalisation, tous les transistors à canal n du dispositif logique 202 sont formés dans un caisson p commun avec le transistor à canal n 206, et/ou tous les transistors 3049765 B14837 - 15-GR3-0637 10 à canal p du dispositif logique 202 sont formés dans un caisson n commun avec le transistor à canal p 208. La figure 5A est une vue en coupe d'un caisson de type p (p-well) 502 dans lequel sont formés les transistors à canal n 5 206 et 304 de l'inverseur de la figure 3. Le caisson p 502 est par exemple formé sur un substrat de type p (P-SUBSTRATE), et a une région 504 fortement dopée de type n (n+) formant une source du transistor 304, une région n+ 506 formant une région partagée de drain/source commune aux transistors 304 et 206, et une région 10 n+ 508 formant un drain du transistor 206. Des empilements de grilles sont formés sur les régions séparant la source et le drain de chaque transistor 304, 206, chaque empilement du grille comprenant par exemple une couche 512 d'un isolant tel qu'un oxyde recouvert d'un conducteur de grille 514, par exemple formé d'un 15 métal ou d'un siliciure métallique. Des espaceurs peuvent être formés sur les côtés des empilements de grille. La région commune de drain/source 506 est par exemple connectée au noeud 306. Le drain 508 du transistor 206 est par exemple connecté au rail d'alimentation en tension VDD. La source 20 504 du transistor 304 est par exemple connectée au rail de tension de référence. Le transistor 304 comprend par exemple une connexion de substrat formée par une région fortement dopée de type p (p+) 516 formée dans le caisson p 502 et connectée au rail de tension de référence. 25 La figure 5B est une vue en coupe d'un caisson de type n (n-well) 552 dans lequel sont formés les transistors à canal p 208 et 302 de l'inverseur de la figure 3. Le caisson n 552 est par exemple formé sur un substrat de type p (P-SUBSTRATE), et a une région p+ 554 formant une source du transistor 302, une région 30 p+ 556 formant une région partagée de drain/source commune aux transistors 302 et 208, et une région p+ 558 formant un drain du transistor 208. Des empilements de grille sont formés sur les régions séparant la source et le drain de chaque transistor 302, 208, chaque empilement de grille comprenant par exemple une couche 35 512 d'un isolant tel qu'un oxyde recouvert d'un conducteur de 3049765 B14837 - 15-GR3-0637 11 grille 514, par exemple formé d'un métal ou d'un siliciure métallique. Des espaceurs peuvent être formés sur les côtés des empilements de grilles. La région de drain/source commune 556 est par exemple 5 connectée au noeud 306. Le drain 558 du transistor 208 est par exemple connecté au rail de tension de référence. La source 554 du transistor 302 est par exemple connectée au rail d'alimentation en tension VDD. Le transistor 302 comprend par exemple une connexion de substrat formée par une région n+ 562 formée dans le 10 caisson n 552 et connectée au rail d'alimentation en tension VDD. Alors que les figures 5A et 5B illustrent un exemple basé sur un inverseur, dans le cas d'autres dispositifs logiques, des transistors additionnels peuvent être formés dans le caisson p 502 de la figure 5A et/ou dans le caisson n 552 de la figure 15 5B. La figure 6A illustre un dispositif logique durci vis à vis des rayonnements 600 selon une variante de réalisation par rapport à celui de la figure 2. Le circuit de la figure 6A est similaire à celui de la 20 figure 2, à l'exception que le circuit durci vis à vis des rayonnements 204 est remplacé par un circuit durci vis à vis des rayonnements 604 dans lequel les grilles des transistors 206 et 208 sont couplées au noeud de sortie Z du dispositif logique CMOS (CMOS LOGIC DEVICE) 202 via un élément de retard 602. L'élément 25 de retard 602 introduit un retard entre les tensions présentes sur les grilles et sur les sources des transistors 206 et 208. Comme cela sera décrit maintenant plus en détails en relation avec la figure 6B, quand il y a un impact de rayonnement, ce retard signifie que les tensions grille-source (VGS) des transistors 206, 30 208 seront temporairement non identiques, ce qui conduit à une augmentation du courant conduit par le transistor 206 ou 208, renforçant ainsi le durcissement vis-à-vis des rayonnements du circuit. La figure 6B est un chronogramme illustrant des exemples 35 de signaux sur le noeud de sortie Z du dispositif logique 202 et 3049765 B14837 - 15-GR3-0637 12 sur les grilles Z' des transistors 206 et 208 du circuit durci vis à vis des rayonnements 604, lesquels sont dans l'exemple de la figure 6A couplées ensemble. On suppose qu'initialement les signaux sur les noeuds Z et Z' sont environ à la tension 5 d'alimentation VDD. A un instant Ti, un rayonnement frappe un transistor à canal n dans le dispositif logique CMOS 202, causant un début de chute de la tension au noeud de sortie Z. La baisse de tension commencera à être corrigée par la tension d'alimentation fournie 10 par le drain du transistor à canal n 206. De plus, le signal sur le noeud Z' n'est pas immédiatement affecté grâce à l'élément de retard 602. Ainsi, le transistor à canal n 206 aura une tension grille-source VGS positive, et commencera à conduire. Cela permettra à la tension de sortie Z de retourner plus rapidement 15 au niveau de la tension d'alimentation VDD, améliorant ainsi la robustesse du circuit. La tension sur le noeud Z' suivra celle sur le noeud Z après le retard TD de l'élément de retard 602, qui est par exemple choisi pour être plus grand que le temps de chute TF du signal Z quand le rayonnement frappe. 20 A un instant T2, on suppose qu'une transition de données apparaît, le niveau de tension sur le noeud Z chute d'un haut niveau à un bas niveau de tension, et la tension sur le noeud Z' chute d'une façon similaire après le retard TD. A un instant T3, un rayonnement frappe un transistor à 25 canal p dans le dispositif logique CMOS 202, causant un début d'augmentation de la tension sur le noeud de sortie Z. L'augmentation de tension commencera à être corrigée par la tension de référence fournie par le drain du transistor à canal p 208. De plus, le signal sur le noeud Z' n'est pas affecté 30 immédiatement grâce à l'élément de retard 602. Ainsi, le transistor à canal p 208 aura une tension grille-source VGS négative, et commencera à conduire. Cela permettra à la tension de sortie Z de retourner plus rapidement au niveau de la tension de référence, améliorant ainsi la robustesse du circuit. La 3049765 B14837 - 15-GR3-0637 13 tension sur le noeud Z' suivra celle sur le noeud Z après le retard TD de l'élément de retard 602. Selon un mode de réalisation, l'élément de retard 602 de la figure 6A est formé par une paire d'inverseurs couplés en 5 série. A titre de variante, l'élément de retard 602 peut être formé par une paire de transistors, comme il sera décrit en relation avec les figures 7A et 7B. La figure 7A illustre plus en détails le dispositif logique durci vis à vis des rayonnements 600 de la figure 6A selon 10 un exemple dans lequel l'élément de retard 602 est formé d'un transistor à canal n 702 et d'un transistor à canal p 704. Chacun des transistors 702, 704 est couplé par ses noeuds conducteurs principaux entre la sortie Z du dispositif logique 202 et les grilles des transistors 206 et 208. La grille du transistor 702 15 est couplée au rail d'alimentation en tension VDD, et la grille du transistor 704 est couplée au rail de tension de référence, de telle façon que les transistors 702 et 704 soient en permanence conducteurs, et cela introduira un retard entre la sortie Z et les grilles des transistors 206, 208. 20 La figure 7B illustre la bascule durcie vis-à-vis des rayonnements 600 selon une variante de réalisation dans laquelle l'élément de retard 602 comprend un transistor à canal n 706 couplé par ses noeuds conducteurs principaux entre la sortie Z du dispositif logique 202 et la grille du transistor 206, et un 25 transistor à canal p 708 couplé par ses noeuds conducteurs principaux entre la sortie Z du dispositif logique 202 et la grille du transistor 208. Ainsi dans le mode de réalisation de la figure 7B, les grilles des transistors 206 et 208 ne sont pas connectées l'une à l'autre. La grille du transistor 706 est 30 couplée au rail d'alimentation en tension VDD et la grille du transistor 708 est couplée au rail de tension de référence, de telle façon que les transistors 706 et 708 sont en permanence conducteurs, et introduiront un retard entre la sortie Z et les grilles des transistors 206 et 208 respectivement. 3049765 B14837 - 15-GR3-0637 14 La figure 8 représente des performances simulées de l'inverseur durci vis à vis des rayonnements 200 de la figure 2. On suppose que deux des inverseurs 200 sont couplés en série, et qu'un premier inverseur est frappé par un rayonnement. 5 Un graphique 802 dans la figure 8 représente le courant conduit par le premier inverseur quand il est frappé par le rayonnement à un instant de 61 ns dans la simulation. Le courant s'élève par exemple d'un niveau à zéro jusqu'à un niveau de 240 gA. 10 Un graphique 804 dans la figure 8 représente, par une courbe en pointillé, la tension de sortie du premier inverseur, a une baisse de tension significativement réduite quand elle comparée avec celle d'un inverseur standard représenté par la courbe en trait plein dans la figure 8. 15 Le graphique 806 dans la figure 8 représente, par une courbe en pointillé, la tension de sortie du second inverseur, qui a une augmentation de tension significativement réduite quand elle est comparée avec celle d'un inverseur standard représenté par une courbe en trait plein dans la figure 8. 20 Un avantage des modes de réalisation de la présente description est que le dispositif logique peut être durci vis à vis des rayonnements par un circuit simple ayant relativement faible et sans créer de nouveaux 25 circuit sur les performances est pourraient eux même être source de SET. De plus, l'impact de ce relativement bas. En effet, les présents inventeurs ont trouvé que, simulé par rapport à un inverseur standard et en supposant que les cellules ont une sortance de 4, l'impact sur les performances n'est seulement d'environ 10%. 30 Ayant ainsi décrit au moins un mode de réalisation illustratif, divers variantes, modifications, et perfectionnements apparaitront facilement à l'homme de l'art. Par exemple, il sera clair pour l'homme de l'art que la tension d'alimentation VDD dans les différents modes de réalisation peut 35 être à n'importe à quel niveau, par exemple entre 0,6 et 3 V, et qui est une surface noeuds, qui 3049765 B14837 - 15-GR3-0637 15 au lieu d'être à 0 V, la tension de référence peut aussi être considérée comme une tension d'alimentation qui peut être à un niveau quelconque, tel qu'un niveau négatif. De plus, il sera clair pour l'homme de l'art que, dans 5 chacun des modes de réalisation décrits ici, tous les transistors NMOS peuvent être remplacés par des transistors PMOS et/ou tous les transistors PMOS peuvent être remplacés par des transistors NMOS. De plus, alors que des transistors basés sur la technologie MOS sont décrits ici, dans certaines variantes de réalisation 10 d'autres technologies de transistors peuvent être utilisées, comme la technologie bipolaire. De plus, il sera clair pour l'homme de l'art que les différentes caractéristiques décrites en relation avec les différentes modes de réalisation peuvent être combinées, dans des 15 variantes de réalisation, dans n'importe quelle combinaison. Par exemple, le circuit durci vis à vis des rayonnements 604 de la figure 6A peut être incorporé dans les circuits de la figure 3 ou 4 à la place du circuit durci vis à vis des rayonnements 204. 20 REVENDICATIONS1. Dispositif logique durci vis à vis des rayonnements comprenant : un premier transistor à canal n (206) couplé par ses noeuds conducteurs principaux entre un noeud de sortie (Z) d'un dispositif logique (202) et un rail d'alimentation en tension (VDD) ; et un premier transistor à canal p (208) couplé par ses noeuds conducteurs principaux entre le noeud de sortie (Z) du dispositif logique (202) et un rail de tension de référence, dans lequel les grilles du premier transistor à canal n et du transistor à canal p (206, 208) sont couplées au noeud de sortie (Z). 2. Dispositif logique durci vis à vis des rayonnements selon la revendication 1, dans lequel le premier transistor à canal n (206) a son drain connecté au rail d'alimentation en tension (VDD) et le premier transistor à canal p (208) a son drain connecté au rail de tension de référence. 3. Dispositif logique durci vis à vis des rayonnements selon la revendication 1 ou 2, dans lequel le dispositif logique (202) comprend : au moins un transistor à canal n (304) supplémentaire formé dans le même caisson de type p (502) que le premier transistor à canal n (206) ; et au moins un transistor à canal p (302) supplémentaire formé dans le même caisson de type n (552) que le premier 25 transistor à canal p (208). 4. Dispositif logique durci vis à vis des rayonnements selon la revendication 3, dans lequel : le au moins un transistor à canal n (304) supplémentaire partage une région de source/drain commune (506) avec le premier 30 transistor à canal n (206) ; et le au moins un transistor à canal p (302) supplémentaire partage une région de source/drain commune (556) avec le premier transistor à canal p (208). 5. Dispositif logique durci vis à vis des rayonnements selon l'une quelconque des revendications 1 à 4, dans lequel les 3049765 B14837 - 15-GR3-0637 17 sources des transistors à canal n et à canal p (206, 208) sont connectées aux noeuds de sortie (Z). 6. Dispositif logique durci vis à vis des rayonnements selon l'une quelconque des revendications 1 à 5, dans lequel les 5 grilles des transistors à canal n et à canal p (206, 208) sont connectées au noeud de sortie (Z). 7. Dispositif logique durci vis à vis des rayonnements selon l'une quelconque des revendications 1 à 5, dans lequel les grilles des premiers transistors à canal n et à canal p (206, 208) 10 sont couplées au noeud de sortie (Z) via un élément de retard (602). 8. Dispositif logique durci vis à vis des rayonnements selon la revendication 7, dans lequel l'élément de retard (602) comprend un second transistor à canal n (702) et un second 15 transistor à canal p (704) chacun étant couplé par ses noeuds conducteurs principaux entre le noeud de sortie (Z) et les grilles des premiers transistors à canal n et à canal p (206, 208). 9. Dispositif logique durci vis à vis des rayonnements selon la revendication 7, dans lequel l'élément de retard (602) 20 comprend un troisième transistor à canal n (706) couplé par ses noeuds conducteurs principaux entre le noeud de sortie (Z) et la grille du premier transistor à canal n (206), et un troisième transistor à canal p (708) couplé par ses noeuds conducteurs principaux entre le noeud de sortie (Z) et la grille du premier 25 transistor à canal p (208). 10. Dispositif logique durci vis à vis des rayonnements selon l'une quelconque des revendications 1 à 9, dans lequel le dispositif logique (202) est une cellule de logique combinatoire. 11. Dispositif logique durci vis à vis des rayonnements 30 selon la revendication 10, dans lequel le dispositif logique est l'un de : un inverseur ; une porte NON ET ; une porte NON OU ; 35 une porte ET ; 3049765 B14837 - 15-GR3-0637 18 une porte OU ; une porte OU Exclusif ; et n'importe quelle combinaison des éléments ci-dessus. 12. Dispositif logique durci vis à vis des rayonnements 5 selon l'une quelconque 1 à 11, dans lequel les premiers transistors à canal n et à canal p (206, 208) sont des transistors MOS et leurs noeuds conducteurs principaux sont leur source et leur drain. 13. Dispositif de mémoire non transitoire stockant une 10 bibliothèque de cellules comprenant au moins une cellule standard définissant le dispositif logique durci vis à vis des rayonnements selon l'une quelconque des revendications 1 à 12. 14. Procédé de formation d'un dispositif logique durci vis à vis des rayonnements comprenant : 15 former, dans un caisson de type p (502) : -un premier transistor à canal n (206) couplé par ses noeuds conducteurs principaux entre un noeud de sortie (Z) d'un dispositif logique (202) et un rail d'alimentation en tension (VDD) ; et 20 -au moins un transistor à canal n (302) supplémentaire du dispositif logique ; et/ou former, dans un caisson de type n (552) : -un premier transistor à canal p (208) couplé par ses noeuds conducteurs principaux entre le noeud de sortie (Z) du dispositif logique (202) et un rail de tension de référence ; et -au moins un transistor à canal p supplémentaire (302) du dispositif logique. 15. Procédé selon la revendication 14, comprenant en 30 outre la connexion du drain du premier transistor à canal n (206) au rail d'alimentation en tension (VDD) et la connexion du drain du premier transistor à canal p (208) au rail de tension de référence. 35 en outre : 16. Procédé selon la revendication 14 ou 15 comprenant, 3049765 B14837 - 15-GR3-0637 19 former le premier transistor à canal n (206) et le au moins un transistor à canal n (304) supplémentaire de façon à ce qu'ils partagent une première région commune de source/drain (506) ; et/ou 5 former le premier transistor à canal p (208) et le au moins un transistor à canal p (302) supplémentaire de façon à ce qu'ils partagent une seconde région commune de source/drain (556).