FR 3059150 A1 20180525 FR 1661228 A 20161118 1 PROCEDE DE REALISATION D'UN TRANSISTOR FET A GRILLE DEBORDANTE DESCRIPTION DOMAINE TECHNIQUE ET ART ANTÉRIEUR L'invention concerne le domaine des transistors FET (transistors à effet de champ) et celui des circuits intégrés comprenant des transistors FET, avantageusement des circuits intégrés tridimensionnels (c'est-à-dire comportant plusieurs niveaux de composants électroniques superposés les uns au-dessus des autres et reliés entre eux par des niveaux d'interconnexions électriques). De tels circuits intégrés sont avantageusement utilisés dans les domaines de l'électronique tels que celui des circuits logiques reconfigurables, des mémoires statiques (SRAM) ou de type flash tridimensionnelles, de l'adressage de mémoires, des capteurs NEMS (nanosystèmes électromécaniques), des capteurs chimiques ChemFET, etc. Dans le domaine des circuits intégrés, la réalisation de circuits intégrés tridimensionnels permet d'améliorer considérablement la compacité de ces circuits par rapport à leurs équivalents bidimensionnels dans lesquels tous les composants électroniques sont réalisés dans un même niveau. Dans le document WO 2011/154360 Al, un procédé de réalisation d'un circuit intégré tridimensionnel est proposé pour répondre à différents problèmes : - éviter les problèmes d'alignement rencontrés lors d'une superposition de plusieurs circuits intégrés réalisés indépendamment les uns des autres ; - éviter de dégrader des niveaux d'interconnexions électriques et/ou de transistors FET inférieurs se trouvant sous une couche active servant à la réalisation d'un niveau supérieur de transistors (dégradations engendrées notamment par une activation thermique de dopants implantés dans la couche active, au niveau de régions de source et de drain des transistors, à une température généralement supérieure à environ 850°C). Dans ce procédé, un premier niveau de composants électroniques est tout d'abord réalisé. Un empilement comportant une couche active, dans laquelle des 3059150 2 dopants ont déjà été implantés et activés thermiquement, ainsi que des couches destinées à la réalisation des grilles de transistors est ensuite solidarisé sur le premier niveau de composants électroniques. Un deuxième niveau de composants électroniques est ensuite réalisé à partir de cet empilement. 5 Etant donné que l'activation thermique des dopants implantés dans la couche active est réalisée préalablement à la solidarisation de cette couche active avec le premier niveau de composants électroniques, cette étape d'activation thermique ne dégrade pas les composants électroniques du premier niveau. Ainsi, les composants électroniques du deuxième niveau peuvent être réalisés sans mettre en oeuvre d'étape 10 impliquant des budgets thermiques supérieurs à environ 500°C. Par contre, dans ce procédé, la réalisation des régions d'isolation de type STI (« Shallow Trench Isolation », ou tranchées d'isolation peu profondes), qui permettent de définir les zones actives des transistors du deuxième niveau dans la couche active, implique de graver les couches servant à la réalisation des grilles des transistors du 15 deuxième niveau selon le motif de ces régions d'isolation. Etant donné que le matériau conducteur de grille doit s'étendre au-delà des zones actives pour former des contacts de grille, un dépôt et une gravure supplémentaires de polysilicium sont nécessaires pour former ces grilles et leur contact. La photolithographie et la gravure du polysilicium devant être mises en oeuvre pour réaliser ces grilles deviennent dans ce cas 20 problématiques en raison de la topologie formée par les couches gravées servant à la réalisation des grilles et qui implique que le polysilicium se retrouve déposé à différentes hauteurs (présence de marches entres les parties de polysilicium déposées sur les grilles et celles formant les contacts de grilles à côté de celles-ci). Des problèmes d'isolation et de formation de transistors parasites peuvent apparaître. 25 Ce problème de topologie peut se retrouver également pour des transistors d'un circuit intégré non tridimensionnel. En effet, il arrive qu'il soit nécessaire de former un espaceur latéral autour d'une grille, puis de déposer et graver une nouvelle couche de polysilicium sur la grille et à côté de l'espaceur latéral. Dans ce cas, les problèmes rencontrés sont identiques. 3059150 3 Enfin, lorsque la grille est réalisée après avoir défini la zone active du transistor, il peut arriver que la grille ne recouvre pas complètement la région de canal du transistor, conduisant à des problèmes d'isolation et de formation de transistors parasites. 5 EXPOSÉ DE L'INVENTION Un but de la présente invention est de proposer un procédé de réalisation d'au moins un transistor FET résolvant au moins en partie les problèmes des procédés de l'art antérieur exposés ci-dessus. Pour cela, la présente invention propose un procédé de réalisation d'au 10 moins un transistor FET, comportant la mise en oeuvre des étapes suivantes : - réalisation d'un empilement de grille, comprenant au moins une couche de diélectrique de grille sur laquelle est disposée une couche de matériau conducteur de grille, sur une couche de semi-conducteur cristallin ; - gravure de la couche de matériau conducteur de grille telle qu'une 15 portion restante de la couche de matériau conducteur de grille recouvre entièrement une première portion de la couche de semi-conducteur destinée à former une zone active du transistor et au moins une deuxième portion de la couche de semi-conducteur destinée à être adjacente à la zone active ; - implantation d'atomes et/ou de dopants dans la couche de semi- 20 conducteur, rendant amorphe le semi-conducteur se trouvant autour de la première portion ainsi que le semi-conducteur de la deuxième portion et conservant le caractère cristallin du semi-conducteur de la première portion qui forme la zone active ; - gravure de la portion restante de la couche de matériau conducteur de grille et de la couche de diélectrique de grille selon un motif de grille recouvrant une 25 partie de la première portion et au moins une partie de la deuxième portion, formant la grille du transistor et au moins un débordement de grille ; - gravure du semi-conducteur amorphe de la couche de semiconducteur. 3059150 4 Dans ce procédé, une première gravure de l'empilement de grille est mise en oeuvre afin de prédéfinir, autour ou à côté de la zone active, une région de la couche de semi-conducteur qui n'est pas destinée à faire partie de la zone active et sur laquelle le matériau conducteur de grille n'est pas gravé pour qu'il puisse former par la 5 suite un débordement de grille. L'implantation amorphisante réalisée ensuite permet de définir la zone active au sein de la couche de semi-conducteur tout en préservant la portion du matériau conducteur de grille destinée à former le débordement de grille. La gravure du matériau amorphe réalisée ensuite permet alors de retirer le semi-conducteur se trouvant autour de la zone active tout en préservant le matériau conducteur de grille 10 et le diélectrique de grille précédemment mis en forme. Ainsi, aucun dépôt de matériau conducteur de grille à différentes hauteurs n'est mis en oeuvre. Ce procédé supprime donc les problèmes de topologie de grille rencontrés dans les procédés de l'art antérieur. En outre, du fait que la gravure de la couche de matériau conducteur de grille est mise en oeuvre telle que la portion restante de la couche de matériau 15 conducteur de grille recouvre entièrement la portion de semi-conducteur destinée à former la zone active et la deuxième portion de semi-conducteur, le risque que la grille ne recouvre pas complètement la région de canal du transistor est supprimé, évitant l'apparition des problèmes d'isolation et de formation de transistors parasites. En outre, ce procédé permet la réalisation d'un transistor FET fiable, 20 même lorsque le transistor FET a pour contrainte de devoir être réalisé avec des budgets thermiques faibles. En effet, lorsqu'un transistor FET doit être réalisé sans mettre en oeuvre des budgets thermiques importants, par exemple inférieurs ou égaux à environ 500°C (par exemple lorsque le transistor FET est agencé dans un niveau supérieur d'un circuit intégré tridimensionnel et que les étapes mises en oeuvre pour la réalisation de ce 25 transistor FET ne doivent pas dépasser cette température afin de ne pas dégrader les transistors du ou des niveaux inférieurs du circuit intégré), cela peut être problématique car si la grille ne peut subir que des recuits à des températures inférieures ou égales à environ 500°C, la fiabilité de cette grille n'est pas bonne. Le procédé proposé ici est tout à fait compatible avec le fait que l'empilement de grille peut être exposé à des températures importantes, par exemple supérieures à 500°C et par exemple de l'ordre de 3059150 5 800°C ou plus, avant son report sur la couche de semi-conducteur cristallin servant à la réalisation de la zone active du transistor. Les étapes nécessitant un budget thermique important peuvent donc être mises en oeuvre avant ce report. La gravure de la couche de matériau conducteur de grille peut être telle 5 que, dans un plan incluant une surface d'une portion restante de la couche de matériau conducteur de grille en contact avec la couche de diélectrique de grille, ladite surface coïncide avec la surface, dans un plan parallèle à une face de la couche de semiconducteur cristallin en contact avec la couche de diélectrique de grille, d'une première portion de la couche de semi-conducteur destinée à former une zone active du transistor 10 et d'une deuxième portion de la couche de semi-conducteur destinée à être adjacente à la zone active. Autrement dit, la projection, dans le plan se trouvant à l'interface de la portion restante de la couche de matériau conducteur de grille et de la couche de diélectrique de grille, de la surface de l'ensemble formé des première et deuxième 15 portions correspond à la surface de la portion restante de la couche de matériau conducteur de grille dans ce même plan. Le transistor FET peut correspondre à un transistor MOSFET ou MISFET. Une surface de la portion restante de la couche de matériau conducteur de grille, dans un plan parallèle à une interface entre la portion restante de la couche de 20 matériau conducteur de grille et la couche de diélectrique de grille, peut être de forme sensiblement rectangulaire, et/ou une surface de la première portion de la couche de semi-conducteur, dans un plan parallèle à une interface entre la première portion de la couche de semi-conducteur et la couche de diélectrique de grille, peut être de forme sensiblement rectangulaire. 25 La deuxième portion de la couche de semi-conducteur peut être adjacente à au moins un côté de la première portion de la couche de semi-conducteur. Par exemple, dans le cas d'une première portion de forme sensiblement rectangulaire, la deuxième portion de la couche de semi-conducteur peut correspondre à une partie adjacente à l'un des côtés de la première portion. Il est également possible d'avoir deux, 3059150 6 trois ou quatre deuxièmes portions chacune adjacente à l'un des côtés de la première portion. La deuxième portion de la couche de semi-conducteur peut entourer la première portion de la couche de semi-conducteur. Il est par exemple possible d'avoir la 5 deuxième portion formant un anneau ou un cadre autour de la première portion. La couche de diélectrique de grille peut comporter un matériau diélectrique à forte permittivité (diélectrique dit « high-k »), et/ou la couche de matériau conducteur de grille peut comporter du silicium polycristallin, ou polysilicium. Le procédé peut comporter en outre, entre l'étape de gravure formant 10 la grille du transistor et l'étape de gravure du semi-conducteur amorphe de la couche de semi-conducteur, la mise en oeuvre d'une étape de réalisation d'un premier espaceur diélectrique autour de la grille et du débordement de grille. Le procédé peut comporter en outre, après l'étape de gravure du semi- conducteur amorphe de la couche de semi-conducteur, la mise en oeuvre d'une étape de 15 réalisation d'un deuxième espaceur diélectrique autour de la grille et du débordement de grille et tel qu'une portion du deuxième espaceur diélectrique remplisse entièrement une cavité formée sous le débordement de grille par la gravure du semi-conducteur amorphe de la deuxième portion de la couche de semi-conducteur. En remplissant ainsi l'espace se trouvant sous le débordement de grille, l'isolation électrique de la zone active du 20 transistor est améliorée. L'invention concerne également un procédé de réalisation d'un circuit intégré, comportant la mise en oeuvre d'un procédé tel que décrit ci-dessus, et tel que ce procédé réalise plusieurs transistors FET comportant chacun leur zone active formée dans une même couche de semi-conducteur. Le procédé de réalisation du transistor est donc 25 avantageusement mis en oeuvre pour réaliser collectivement plusieurs transistors FET au sein d'un même niveau de composants électroniques ou microélectroniques. Le circuit intégré réalisé peut être tridimensionnel, et le procédé peut comporter, avant la mise en oeuvre du procédé décrit ci-dessus, les étapes suivantes : - réalisation d'au moins un premier niveau de composants 30 électroniques (ou microélectroniques) comportant des transistors de type FET et d'au 3059150 7 moins un niveau d'interconnexions électriques sur le premier niveau de composants électroniques ; - solidarisation d'une couche de semi-conducteur sur le niveau d'interconnexions électriques ; 5 et dans lequel la mise en oeuvre du procédé décrit ci-dessus réalise plusieurs transistors FET comportant chacun leur zone active formée dans ladite couche de semi-conducteur et formant au moins un deuxième niveau de composants électroniques (ou microélectroniques) du circuit intégré tridimensionnel. Dans ce cas, du fait que les zones actives des transistors du deuxième 10 niveau de composants sont définies après la solidarisation de la couche de semi- conducteur sur le niveau d'interconnexions électriques (et donc sur le premier niveau de composants électroniques), il n'y a donc pas de problème d'alignement des zones actives des transistors du deuxième niveau par rapport aux interconnexions électriques se trouvant sous le deuxième niveau de composants électroniques. 15 La solidarisation de la couche de semi-conducteur sur le niveau d'interconnexions électriques comporte la mise en oeuvre d'un collage direct entre une première couche d'oxyde de semi-conducteur correspondant à la couche diélectrique enterrée d'un substrat de type semi-conducteur sur isolant dont la couche superficielle correspondant à la couche de semi-conducteur, et une deuxième couche d'oxyde de 20 semi-conducteur formée au préalable sur le niveau d'interconnexions électriques. La réalisation de l'empilement de grille sur la couche de semiconducteur cristallin peut comporter une étape préalable de traitement thermique de l'empilement de grille à une température supérieure à environ 500°C, par exemple supérieure ou égale à environ 800°C, puis un report de l'empilement de grille sur la 25 couche de semi-conducteur cristallin. BRÈVE DESCRIPTION DES DESSINS La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés à titre purement indicatif et nullement limitatif en faisant référence aux dessins annexés sur lesquels : 3059150 8 - les figures 1 à 8C représentent les étapes d'un procédé de réalisation d'un circuit intégré tridimensionnel, objet de la présente invention, selon un mode de réalisation particulier, - les figures 9A à 10C représentent une partie des étapes d'un procédé 5 de réalisation d'un circuit intégré tridimensionnel, objet de la présente invention, selon une variante du mode de réalisation particulier. Des parties identiques, similaires ou équivalentes des différentes figures décrites ci-après portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre. 10 Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles. Les différentes possibilités (variantes et modes de réalisation) doivent être comprises comme n'étant pas exclusives les unes des autres et peuvent se combiner entre elles. 15 EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS On se réfère aux figures 1 à 8C qui représentent les étapes d'un procédé de réalisation d'un circuit intégré 100 selon un mode de réalisation particulier. Au cours de ce procédé, plusieurs transistors FET sont réalisés. Le circuit 100 est ici un circuit tridimensionnel comprenant au moins 20 deux niveaux de composants microélectroniques superposés. Sur les figures 1 à 8C, seule la réalisation de deux transistors FET 101, 103 au sein d'un deuxième niveau de composants est décrite. Le procédé est mis en oeuvre à partir d'une structure telle que représentée sur la figure 1. Cette structure comporte un premier niveau de composants 25 électroniques ou microélectroniques 102 représentés de manière schématique et simplifiée par une simple couche. Le premier niveau de composants 102 est recouvert par une première couche diélectrique 104, comportant par exemple du Si3N4 et servant de couche d'arrêt et de repérage pour la réalisation ultérieure de connexions électriques entre les composants des différents niveaux lorsque le circuit 100 est un circuit 3059150 9 tridimensionnel, ou bien de connexions électriques avec un plan de masse (« ground plane ») pour un transistor et sa zone de conduction. La première couche diélectrique 104 est recouverte d'une deuxième couche diélectrique 106 comprenant par exemple du Si02. La deuxième couche diélectrique 106 est recouverte d'une couche de 5 semi-conducteur cristallin 108, comprenant par exemple du silicium, destinée à former la couche active à partir de laquelle un deuxième niveau de composants électroniques ou microélectroniques est destiné à être réalisé. De manière générale, le semi-conducteur cristallin de la couche 108 correspond à un semi-conducteur comme par exemple du Si, du Ge, du SiGe, de l'InGaAs, ou de l'InAlAs. 10 La deuxième couche diélectrique 106 correspond par exemple au résultat de la solidarisation par collage direct entre une couche oxyde de semi-conducteur déposée sur la première couche diélectrique 104 et de la couche diélectrique enterrée d'un substrat SOI, la couche 108 correspondant à la couche superficielle de semiconducteur de ce substrat SOI. 15 La couche 108 est recouverte d'une couche de diélectrique de grille 110 destinée à former les diélectriques de grilles des transistors 101, 103 du deuxième niveau de composants. Cette couche 110 comporte par exemple un diélectrique à forte permittivité diélectrique (« high-k dielectric »), tel que du Hf02. La couche 110 est recouverte d'une couche de matériau conducteur de 20 grille 112 destinée à former les conducteurs de grilles des transistors 101, 103 du deuxième niveau. La couche 112 comporte par exemple du silicium polycristallin. Enfin, la couche 112 est recouverte d'une couche 114 destinée à la réalisation de masques de gravure. Cette couche 114 comporte par exemple du SiN. Comme représenté sur les figures 2A à 2C, la couche 114 est gravée 25 selon un motif transféré ensuite dans la couche 112. La gravure est stoppée sur la couche 110. La référence 116 désigne chacune des portions restantes de la couche 114 et la référence 118 désigne chacune des portions restantes de la couche 112. Le motif de gravure des couches 112, 114 définit, pour chacun des transistors destinés à être réalisé dans le deuxième niveau de composants, un ensemble 30 formé d'une portion restante 118 de la couche 112 recouverte d'une portion restante 116 3059150 10 de la couche 114, dont la forme et les dimensions, dans le plan (X,Y), sont en partie définies par la forme et les dimensions des zones actives des transistors destinées à être réalisées dans la couche 108. En effet, chaque ensemble formé d'une des portions 118 recouverte d'une des portions 116 est tel qu'il recouvre entièrement une première 5 portion de la couche 108 destinée à former la zone active du transistor et une deuxième portion qui n'est pas destinée à faire partir de cette zone active mais qui est destinée à être adjacente à la zone active. Autrement dit, la projection, dans le plan se trouvant à l'interface de la portion restante 118 et de la couche 110 (qui correspond à un plan parallèle aux deux 10 faces principales de la couche active 108 qui sont en contact avec les couches 110 et 106 et qui sont parallèles au plan (X,Y)) de la surface de l'ensemble formé des première et deuxième portions correspond à la surface de la portion restante 118 dans ce même plan. Sur l'exemple des figures 2A-2C, chaque ensemble de portions 116, 118 a, dans le plan (X,Y), une forme sensiblement rectangulaire de dimensions a x b. 15 Les zones actives 120 des transistors 101, 103 du deuxième niveau de composants (qui correspondent aux première portions de la couche 108 mentionnées ci-dessus) sont ensuite définies par implantation d'atomes et/ou de dopants dans la couche 108, rendant amorphe le semi-conducteur dans lequel ces atomes et/ou ces dopants sont implantés et qui se trouve autour des zones actives 120 (voir figures 3A-3C). Du fait que 20 ces atomes et/ou dopants ne sont pas implantés dans les zones actives 120, le semi- conducteur de ces zones actives 120 n'est pas modifié et correspond au semi-conducteur cristallin initial de la couche 108. De préférence, cette implantation correspond à une implantation d'atomes, par exemple de silicium et/ou de germanium. Cette implantation est réalisée avec des faisceaux formant un angle différent de 90° par rapport à la surface 25 de la couche 110 à travers laquelle l'implantation est réalisée (les faisceaux d'atomes et/ou de dopants n'étant pas perpendiculaires à cette surface). Cet angle permet aux atomes et/ou dopants d'être implantés dans la ou les deuxièmes portions de la couche 108 qui sont recouvertes par les portions restantes 118+116. Dans ce mode de réalisation particulier décrit ici, cette implantation est réalisée tout autour des premières régions 30 destinées à former les zones actives 120. 3059150 11 A l'issu de cette implantation, les zones actives 120 sont donc définies et correspondent aux portions de semi-conducteur cristallin n'ayant pas subies cette implantation et qui sont entourées du reste de la couche 108 en semi-conducteur amorphe. 5 La forme et les dimensions des zones actives 120 sont telles que dans le plan principal de la couche active 108, la surface occupée par chacune des zones actives 120 est recouverte par celle formée par la projection d'un des ensembles de portions 116+118. Ainsi, dans le mode de réalisation particulier décrit ici, chacune des zones actives 120 a, dans le plan (X,Y), une forme sensiblement rectangulaire de dimensions a' x 10 b'. Or, du fait que a > a', que b > b', et que chacun des ensembles de portions 116+118 est centré au-dessus d'une des zones actives 120, les bords des portions 116+118 sont disposés au-dessus des deuxièmes portions 121 de la couche 108 ayant subies la précédente implantation et comprenant donc du semi-conducteur amorphe. Les deuxièmes portions 121 de la couche 108 entourent ici les zones actives 120. Les 15 dimensions a, a', b et b' peuvent être telles que ces deuxièmes portions 121 aient chacune une largeur (cette largeur étant égale à (a-a')/2 ou (b-13')/2, et correspond à la dimension sensiblement perpendiculaire au bord de la zone active 120 contre lequel se trouve chacune de ces deuxièmes portions 121) par exemple égale à environ 40 nm et plus généralement comprise entre environ 30 nm et 50 nm. 20 Les portions restantes 116 et 118 sont ensuite gravées (avec arrêt sur la couche 110 pour ne pas graver la couche 108) afin de former des portions conductrices destinées à former les grilles 122 des transistors du deuxième niveau de composants (figures 4A-4C). Ces portions conductrices sont surmontées de portions 124 issues des portions 116 et servant à définir le motif à graver dans les portions 118. 25 Grâce au fait que les zones actives 120 aient été précédemment réalisées telles que des parties des portions 116 et 118 recouvrent les deuxièmes portions 121 de la couche 108 disposées autour des zones actives 120, une partie de ces deuxièmes portions 121 de la couche 108 juxtaposées aux zones actives 120 (et comprenant donc du semi-conducteur amorphe) restent recouvertes par des parties des 3059150 12 portions conductrices issues des portions 118 et qui forment des débordements de grille 123. Comme représenté sur la figures 5A-5C, la couche 110 est ensuite gravée selon le motif de grille défini par les grilles 122 et les débordements de grilles 123. 5 A l'issu de cette gravure, les portions restantes de la couche 110 forment des diélectriques de grille 126 qui recouvrent une partie des zones actives 120, ainsi qu'une partie des deuxièmes portions 121 de la couche 108 juxtaposées aux zones actives 120, au niveau des débordements de grilles 123. Les diélectriques de grille 126 sont recouverts par les grilles 122 et les débordements de grilles 123. 10 Des espaceurs de grille 128 sont ensuite réalisés sur la couche 108, autour des empilements formés par la superposition des diélectriques de grille 126, des grilles 122 et débordements de grille 123, et des portions restantes de masque 124 (figures 6A-6C). Une gravure du semi-conducteur amorphe de la couche 108, sélective 15 vis-à-vis du semi-conducteur cristallin des zones actives 120, est ensuite mise en oeuvre. Ainsi, seul le semi-conducteur cristallin des zones actives 120 est conservé sur la couche diélectrique 106 (figures 7A-7C). Les deuxièmes portions 121 de la couche 108 sont également supprimées par cette gravure, formant ainsi des cavités 130 présentes sous les débordements de grilles 123. 20 De manière avantageuse, un deuxième espaceur 132 est déposé autour du premier espaceur 128 ainsi que dans les cavités 130 (figures 8A-8C). Les cavités 130 sont ainsi remplies de matériau diélectrique protégeant les bords des zones actives 120, ce qui améliore l'isolation électrique des zones actives 120 et facilite l'achèvement des transistors 101, 103 du deuxième niveau de composants (réalisation des contacts 25 électriques des transistors, dépôt pleine plaque et planarisation d'un diélectrique, réalisation des interconnexions métalliques, etc.). Dans le mode de réalisation particulier précédemment décrit, chacune des zones actives 120 est réalisée telle que des deuxièmes portions 121 de la couche 108 se trouvant tout autour de la zone active 120 sont recouvertes par les portions 116, 118 30 servant à la réalisation de la grille 122 et des débordements de grille 123. En variante, il 3059150 13 est possible que l'implantation réalisée avec un faisceau d'atomes et/ou d'ions incliné ne soit pas mise en oeuvre au niveau de tous les côtés de la zone active 120, mais au niveau seulement de certains côtés de la zone active 120, voire même d'un seul côté de la zone active 120. Au niveau des autres côtés de la zone active 120, l'implantation peut être 5 réalisée avec un faisceau orienté sensiblement perpendiculairement à la face supérieure de la couche 110. Le résultat obtenu à l'issu de cette implantation est représenté sur les figures 9A-9C. Sur ces figures, seule l'implantation réalisée parallèlement à l'axe X, au niveau d'un des deux côtés de la zone active 120 qui sont parallèles à l'axe X, est mise en 10 oeuvre avec un faisceau incliné vis-à-vis de la surface supérieure de la couche 110. Ainsi, les deuxièmes portions 121 de la couche 108 disposées sous les portions 118 et 116 sont disposées au niveau d'une seul côté de chacune des zones actives 120. Ensuite, comme dans le mode de réalisation particulier précédemment décrit, les portions 116 et 118 sont gravées avec arrêt sur la couche 110, formant les 15 grilles 122 des transistors et les débordements de grilles 123. La couche 110 est ensuite gravée selon le motif de grille défini par les grilles 122 et les débordements de grilles 123. En ayant définit la zone active 120 telle qu'une deuxième portion 121 de la couche 108 ne soit présente que d'un seul côté de la zone active 120, le débordement de grille 123 ne dépassent de la zone active 120 qu'au niveau de ce seul côté. 20 Les espaceurs de grille 128 sont ensuite réalisés sur la couche 108 et les zones actives 120, autour des empilements formés par la superposition des diélectriques de grille 126, des grilles 122 et débordements de grilles 123 et des portions de masque 124. Une gravure du semi-conducteur amorphe de la couche 108, sélective 25 vis-à-vis du semi-conducteur cristallin des zones actives 120, est ensuite mise en oeuvre. Les deuxièmes portions 121 de la couche 108 sont également supprimées par cette gravure, formant ainsi des cavités 130 présentes sous les débordements de grilles 123. Un deuxième espaceur 132 peut être déposé autour du premier espaceur 128 ainsi que dans les cavités 130. La structure obtenue est représentée sur les 30 figures 10A-10C. 3059150 14 Dans les procédé décrits ci-dessus, l'activation thermique des dopants implantés dans les source et drain peut être réalisée par recristallisation en phase solide (SPER pour « Solid Phase Epitaxy Regrowth ») mise en oeuvre à une température par exemple inférieure ou égale à environ 500°C, ou bien par laser avec des impulsions de 5 durée égale ou inférieure à environ 100 ns afin que la haute température (par exemple de l'ordre de 1200°C) atteinte dans les régions visées par le laser ne se propage pas dans les couches inférieures qui restent à des températures inférieures à environ 500°C. 10 REVENDICATIONS1. Procédé de réalisation d'au moins un transistor FET (101, 103), comportant la mise en oeuvre des étapes suivantes : réalisation d'un empilement de grille, comprenant au moins une couche de diélectrique de grille (110) sur laquelle est disposée une couche de matériau conducteur de grille (112), sur une couche de semi-conducteur cristallin (108), - gravure de la couche de matériau conducteur de grille (112) telle qu'une portion restante (118) de la couche de matériau conducteur de grille (112) recouvre entièrement une première portion (120) de la couche de semi-conducteur (108) destinée à former une zone active (120) du transistor (101, 103) et au moins une deuxième portion (121) de la couche de semi-conducteur (108) destinée à être adjacente à la zone active (120), - implantation d'atomes et/ou de dopants dans la couche de semi- conducteur (108), rendant amorphe le semi-conducteur se trouvant autour de la première portion (120) ainsi que le semi-conducteur de la deuxième portion (121) et conservant le caractère cristallin du semi-conducteur de la première portion (120) qui forme la zone active, - gravure de la portion restante (118) de la couche de matériau conducteur de grille (112) et de la couche de diélectrique de grille (110) selon un motif de grille recouvrant une partie de la première portion (120) et au moins une partie de la deuxième portion (121), formant la grille (122) du transistor (101, 103) et au moins un débordement de grille (123), - gravure du semi-conducteur amorphe de la couche de semi- conducteur (108). 2. Procédé selon la revendication 1, dans lequel une surface de la portion restante (118) de la couche de matériau conducteur de grille (112), dans un plan parallèle à une interface entre la portion restante (118) de la couche de matériau conducteur de grille (112) et la couche de diélectrique de grille (110), est de forme 3059150 16 sensiblement rectangulaire, et/ou dans lequel une surface de la première portion (120) de la couche de semi-conducteur (108), dans un plan parallèle à une interface entre la première portion (120) de la couche de semi-conducteur (108) et la couche de diélectrique de grille (110), est de forme sensiblement rectangulaire. 5 3. Procédé selon l'une des revendications précédentes, dans lequel la deuxième portion (121) de la couche de semi-conducteur (108) est adjacente à au moins un côté de la première portion (120) de la couche de semi-conducteur (108). 10 4. Procédé selon l'une des revendications précédentes, dans lequel la deuxième portion (121) de la couche de semi-conducteur (108) entoure la première portion (120) de la couche de semi-conducteur (108). 5. Procédé selon l'une des revendications précédentes, dans lequel 15 la couche de diélectrique de grille (110) comporte un matériau diélectrique à forte permittivité, et/ou dans lequel la couche de matériau conducteur de grille (112) comporte du silicium polycristallin. 6. Procédé selon l'une des revendications précédentes, comportant 20 en outre, entre l'étape de gravure formant la grille (122) du transistor (101, 103) et l'étape de gravure du semi-conducteur amorphe de la couche de semi-conducteur (108), la mise en oeuvre d'une étape de réalisation d'un premier espaceur diélectrique (128) autour de la grille (122) et du débordement de grille (123). 25 7. Procédé selon l'une des revendications précédentes, comportant en outre, après l'étape de gravure du semi-conducteur amorphe de la couche de semiconducteur (108), la mise en oeuvre d'une étape de réalisation d'un deuxième espaceur diélectrique (132) autour de la grille (122) et du débordement de grille (123) et tel qu'une portion du deuxième espaceur diélectrique (132) remplisse entièrement une cavité (130) 3059150 17 formée sous le débordement de grille (123) par la gravure du semi-conducteur amorphe de la deuxième portion (121) de la couche de semi-conducteur (108). 8. Procédé de réalisation d'un circuit intégré (100), comportant la 5 mise en oeuvre d'un procédé selon l'une des revendications précédentes tel que ce procédé réalise plusieurs transistors FET (101, 103) comportant chacun leur zone active (120) formée dans une même couche de semi-conducteur (108). 9. Procédé selon la revendication 8, dans lequel le circuit intégré 10 (100) réalisé est tridimensionnel, et comportant, avant la mise en oeuvre du procédé selon l'une des revendications 1 à 7, les étapes suivantes : - réalisation d'au moins un premier niveau de composants électroniques (102) comportant des transistors de type FET et d'au moins un niveau d'interconnexions électriques sur le premier niveau de composants électroniques (102), 15 - solidarisation d'une couche de semi-conducteur (108) sur le niveau d'interconnexions électriques, et dans lequel la mise en oeuvre du procédé selon l'une des revendications 1 à 7 réalise plusieurs transistors FET (101, 103) comportant chacun leur zone active (120) formée dans ladite couche de semi-conducteur (108) et formant au 20 moins un deuxième niveau de composants électroniques du circuit intégré tridimensionnel (100). 10. Procédé selon la revendication 9, dans lequel la solidarisation de la couche de semi-conducteur (108) sur le niveau d'interconnexions électriques comporte la 25 mise en oeuvre d'un collage direct entre une première couche d'oxyde de semi- conducteur (106) correspondant à la couche diélectrique enterrée d'un substrat de type semi-conducteur sur isolant dont la couche superficielle correspondant à la couche de semi-conducteur (108), et une deuxième couche d'oxyde de semi-conducteur (106) formée au préalable sur le niveau d'interconnexions électriques. 30 3059150 18 11. Procédé selon l'une des revendications précédentes, dans lequel la réalisation de l'empilement de grille sur la couche de semi-conducteur cristallin (108) comporte une étape préalable de traitement thermique de l'empilement de grille à une température supérieure à environ 500°C, puis un report de l'empilement de grille sur la 5 couche de semi-conducteur cristallin (108).