FR 3060850 A1 20180622 FR 1662566 A 20161215 1 PROCEDE DE FABRICATION D'UN TRANSISTOR A NANOCOUCHES A CANAL VERTICAL L'invention concerne les transistors à canal vertical, et en particulier les 5 procédés de fabrication de tels transistors. L'augmentation des performances des circuits intégrés due à la miniaturisation des transistors à effet de champ est confrontée à un obstacle technologique et scientifique. Une des problématiques est l'augmentation de la puissance statique et dynamique dans les circuits intégrés. Afin de réduire cette 10 puissance consommée, de nouvelles architectures et de nouveaux matériaux qui permettront d'obtenir une faible tension d'opération sont aujourd'hui intensivement étudiés. En particulier, pour des noeuds technologiques sous les 50 nm, le contrôle électrostatique du canal par la grille devient un paramètre de fonctionnement 15 prépondérant pour le fonctionnement du transistor. Pour améliorer ce contrôle électrostatique, différentes technologies de transistors à grilles multiples font l'objet de développements, en particulier les transistors à nanofils à grille enrobante. Cependant, la longueur de grille très réduite disponible pour des transistors à grille enrobante les rends délicats à fabriquer et limite la capacité 20 d'obtention de forts courants à l'état passant. Afin de permettre des longueurs de grille plus importantes en conservant une densité planaire d'intégration similaire à celle des transistors à grille enrobante, des structures de transistors à nanocouches à canal vertical ont été proposées. La difficulté pour de tels transistors provient de leur très grande 25 différence structurelle avec des transistors planaires à effet de champ. Ces différences structurelles impliquent des procédés de fabrication très différents. Les sources de dispersions de fabrication sont ainsi très différentes, les règles de contrôle dimensionnel du transistor vertical sont également très différentes lors de sa configuration, ce qui rend l'industrialisation de tels transistors encore 30 problématique. En particulier, les procédés de fabrication usuels de tels transistors réalisent séquentiellement des étapes de dépôt, lithographie et gravure des différentes couches du transistor vertical. Chaque dépôt est usuellement réalisé par épitaxie et suivi d'une mise en forme, de façon à former un empilement source/canal/drain. Une des difficultés est d'assurer un bon 35 alignement vertical de la grille par rapport au canal. L'invention vise à résoudre un ou plusieurs de ces inconvénients. L'invention porte ainsi sur un procédé de fabrication d'un transistor vertical, comprenant les étapes de : ICG011127 FR Depot Texte 3060850 2 -fournir un substrat surmonté d'un empilement vertical de première, deuxième et troisième couches, respectivement en des premier, deuxième et troisième matériaux semi-conducteurs, ledit deuxième matériau semi-conducteur étant différent des premier et troisième matériaux semi-conducteurs ; -faire croître horizontalement des première, deuxième et troisième couches diélectriques par oxydation, depuis les première, deuxième et troisième couches de matériaux semi-conducteurs respectivement, l'oxydation induisant une deuxième couche diélectrique dont l'épaisseur selon ladite direction horizontale est différente de l'épaisseur desdites première et troisième couches diélectriques, ou une deuxième couche diélectrique dont la composition est différente de la composition desdites première et troisième couches diélectriques ; -retirer la deuxième couche diélectrique de façon à former un renfoncement auto-aligné verticalement avec la deuxième couche semi-conductrice, ledit renfoncement étant positionné verticalement entre des premier et deuxième blocs ménagés en vis-à-vis des première et troisième couches semiconductrices respectivement ; -former un empilement de grille dans ledit renfoncement auto-aligné. L'invention porte également sur les variantes suivantes. L'homme du 20 métier comprendra que chacune des caractéristiques des variantes suivantes peut être combinée indépendamment aux caractéristiques ci-dessus, sans pour autant constituer une généralisation intermédiaire. Selon une variante, ladite oxydation induit une deuxième couche diélectrique dont l'épaisseur est différente de celle des première et troisième 25 couches diélectriques, ledit procédé comprenant une étape de gravure d'une même épaisseur des première à troisième couches diélectriques, soit de manière à retirer la deuxième couche diélectrique et à conserver au moins une partie des première et troisième couches diélectriques, soit de manière à retirer les première et troisième couches diélectriques et à conserver au moins une partie de la 30 deuxième couche diélectrique. Selon une variante, ladite oxydation induit une deuxième couche diélectrique dont l'épaisseur est strictement inférieure à celle des première et troisième couches diélectriques, dans lequel ledit renfoncement est ménagé entre lesdites première et troisième couches diélectriques formant lesdits premier et 35 deuxième blocs respectivement. Selon une autre variante, ladite oxydation induit une deuxième couche diélectrique dont l'épaisseur est strictement supérieure à celle des première et troisième couches diélectriques, le procédé comprenant une étape de formation de quatrième et cinquième couches diélectriques contre les première et troisième ICG011127 FR Depot Texte 3060850 3 couches semi-conductrices après le retrait des première et troisième couches diélectriques, ledit renfoncement est ménagé entre lesdites quatrième et cinquième couches diélectriques formant lesdits premier et deuxième blocs respectivement. 5 Selon encore une variante, lesdites première à troisième couches semi- conductrices sont des couches à base de Silicium, ladite deuxième couche semiconductrice présentant une concentration en Phosphore différente de celle des première et troisième couches semi-conductrices. Selon encore une autre variante, lesdites première à troisième couches 10 semi-conductrices sont des couches à base de Silicium, ladite deuxième couche semi-conductrice présentant une concentration en Germanium différente de celle des première et troisième couches semi-conductrices. Selon une variante, ladite oxydation induit une deuxième couche diélectrique dont la composition est différente de la composition desdites première 15 et troisième couches diélectriques, ledit procédé comprenant soit une étape de gravure sélective de la deuxième couche diélectrique par rapport aux première et troisième couches diélectriques de façon à retirer la deuxième couche diélectrique et à conserver au moins une partie des première et troisième couches diélectriques, soit une étape de gravure sélective des première et troisième couches diélectriques par rapport à la deuxième couche diélectrique de façon à retirer les première et troisième couches diélectriques et à conserver au moins une partie de la deuxième couche diélectrique. Selon encore une variante, le procédé comprend une gravure sélective des première et troisième couches diélectriques par rapport à la deuxième couche diélectrique de façon à retirer les première et troisième couches diélectriques et à conserver au moins une partie de la deuxième couche diélectrique, le procédé comprenant une étape de formation de sixième et septième couches diélectriques contre les première et troisième couches semi-conductrices après le retrait des première et troisième couches diélectriques, ledit renfoncement est ménagé entre lesdites sixième et septième couches diélectriques formant lesdits premier et deuxième blocs respectivement. Selon une autre variante, la formation de l'empilement de grille comprend la formation d'une couche d'isolant de grille dans ledit renfoncement et la formation d'un matériau conducteur sur ladite couche d'isolant de grille. Selon encore une variante, ledit renfoncement formé ceinture ladite deuxième couche de matériau semi-conducteur. Selon encore une autre variante, ladite première couche semi-conductrice présente une partie supérieure et une partie inférieure, ladite partie inférieure s'étendant latéralement au-delà de ladite partie supérieure pour le substrat fourni, ICG011127 FR Depot Texte 3060850 4 ladite croissance par oxydation induisant une croissance verticale d'une partie latérale de la première couche diélectrique depuis ladite partie inférieure de la première couche semi-conductrice, ledit empilement de grille étant formé sur ladite partie latérale de la première couche diélectrique. 5 Selon une variante, ladite étape de fourniture est précédée des étapes de : -formation d'un motif de masque dur sur la troisième couche de matériau semiconducteur ; -gravure anisotrope des première à troisième couches de matériaux semiconducteurs selon le motif du masque dur. 10 Selon encore une variante, le procédé comprend en outre des étapes de : -formation d'une septième couche diélectrique contre une face latérale dudit empilement de grille, la septième couche diélectrique étant dans un matériau différent du masque dur ; -formation d'une huitième couche diélectrique contre une face latérale de la 15 septième couche diélectrique, la huitième couche diélectrique étant dans un matériau différent du masque dur et de la septième couche diélectrique ; -formation d'un motif de gravure par photolithographie ; -gravures sélectives successives selon ledit motif de gravure du masque dur, de la huitième couche diélectrique et d'une partie de la septième couche 20 diélectrique, de façon à former des renfoncements respectifs ; -dépôt de matériau conducteur dans lesdits renfoncements de façon à former respectivement des contacts de drain, de source et de grille. Selon une variante, ladite étape de croissance horizontale des première, deuxième et troisième couches diélectriques est mise en oeuvre par oxydation 25 thermique. Selon une autre variante, ladite étape de croissance horizontale des première, deuxième et troisième couches diélectriques est mise en oeuvre par oxydation par voie humide. 30 D'autres caractéristiques et avantages de l'invention ressortiront clairement de la description qui en est faite ci-après, à titre indicatif et nullement limitatif, en référence aux dessins annexés, dans lesquels : -la figure 1 est une vue en perspective schématique d'un empilement de nanofils pour un transistor à effet de champ à canal vertical, illustrant des 35 paramètres dimensionnels du canal ; -les figures 2 à 13 sont des vues en coupe transversale durant différentes étapes d'un procédé de fabrication de transistors à effet de champ à canal vertical selon un exemple d'un premier mode de réalisation de l'invention ; ICG011127 FR Depot Texte 3060850 5 -les figures 14 à 16 sont des vues en coupe transversale à différents emplacements après des étapes de gravure en vue de la formation de contacts de transistors ; -les figures 17 à 32 sont des vues en coupe transversale durant différentes 5 étapes d'un procédé de fabrication de transistors à effet de champ à canal vertical selon un exemple d'un deuxième mode de réalisation de l'invention; -les figures 33 à 40 sont des vues en coupe transversale durant différentes étapes d'un procédé de fabrication de transistors à effet de champ à canal vertical selon un exemple d'un troisième mode de réalisation de l'invention ; 10 -la figure 41 illustre une étape d'une variante de procédé de fabrication pouvant être mise en oeuvre selon le premier mode de réalisation de l'invention. La figure 1 est une vue en perspective schématique d'un empilement 10 de couches de nanofils ou nanocouches, pouvant servir de base pour un 15 transistor à effet de champ à canal vertical 1. Une couche 11 d'un premier matériau semi-conducteur, une couche 12 d'un deuxième matériau semiconducteur et une couche 13 d'un troisième matériau semi-conducteur sont superposées dans l'empilement 10, formé sur un substrat 100. Bien que non illustré, le substrat 100 et l'empilement 10 peuvent être séparés par l'intermédiaire 20 d'un caisson et/ou de tranchées d'isolation profondes. Les couches 11 à 13 sont des couches de nanofils ou des nanocouches. La couche 13 est recouverte d'une (ou plusieurs) couche de diélectrique 21 formant un masque dur. Les couches 11 et 13 sont destinées à former des premières et deuxièmes électrodes de conduction du transistor, la couche 12 étant destinée à former la zone de canal 25 de ce transistor. Le matériau semi-conducteur de la couche 12 est différent de celui des couches 11 et 13. Les couches 11 et 13 sont avantageusement réalisées dans un même matériau semi-conducteur. Les couches 11 et 13 comportent typiquement un dopage en vue d'optimiser leurs propriétés électriques. À titre d'exemple, le 30 substrat 100 est de type substrat massif, par exemple en Silicium. Les couches 11 et 13 sont par exemple initialement en alliage de Silicium-Germanium (par exemple du SiGe dopé, tel que du SiGe dopé au B), et la couche 12 peut être en Silicium non intentionnellement dopé (ou présentant par exemple un dopage destiné à modifier la tension de seuil du transistor à former). La couche de 35 diélectrique 21 est par exemple réalisée en SiN. D'autres matériaux peuvent bien entendu être envisagés dans le cadre de l'invention. On peut par exemple envisager de réaliser les couches 11 et 13 en Silicium (ou en Silicium dopé, par exemple en Silicium dopé au P) et de réaliser la couche 12 en alliage de Silicium- ICG011127 FR Depot Texte 3060850 6 Germanium. On peut également envisager de réaliser les couches 11 à 13 dans des matériaux semi-conducteurs de type III-V (par exemple InGaAs, In P,...). La figure 1 illustre les paramètres dimensionnels de la zone de canal du transistor 1 réalisé avec un empilement 10. En considérant que la couche 12 5 correspond à la forme définitive de la zone de canal du transistor, un tel transistor présente une longueur de grille ou longueur de canal gl (dimension selon la normale au substrat 100) correspondant à l'épaisseur de la couche 12, une largeur de canal cw correspondant à la longueur (dimension selon la direction longitudinale) de la couche 12, et une épaisseur de canal ct correspondant à la 10 largeur (dimension selon la direction transversale) de la couche 12. Afin de disposer à la fois d'un courant à l'état passant important et d'un bon contrôle électrostatique du canal, la valeur cw est avantageusement au moins égale à 2 fois la valeur ct. 15 Les figures 2 à 13 sont des vues en coupe transversale d'un exemple de transistor 1 à différentes étapes d'un exemple d'un premier mode de réalisation d'un procédé de fabrication selon l'invention. Le procédé de fabrication illustré ici vise à fabriquer deux transistors verticaux dont les sources sont connectées électriquement mais peut être appliqué à la fabrication d'autres configurations de 20 transistors. Le premier mode de réalisation vise à faire croître un oxyde thermique latéralement sur une couche de canal, avec une moindre épaisseur par rapport à un oxyde thermique au niveau de la source et du drain, afin de pouvoir bénéficier d'un auto alignement de la grille. À la figure 2, on fournit un substrat 100 tel que détaillé précédemment. Le 25 substrat 100 est ici surmonté d'une couche de matériau semi-conducteur 101, utilisée comme caisson. Un caisson peut également être formé par implantation ionique dans le substrat 100. La couche de matériau semi-conducteur 101 est ici surmontée d'un empilement 10 de couches de matériaux semi-conducteurs. L'invention s'applique également en l'absence d'une telle couche 101 entre le 30 substrat 100 et l'empilement 10. L'empilement 10 comprend ici une couche 11 en alliage de Silicium-Germanium (surmontant la couche 101), une couche 12 en Silicium formée sur la couche 11, et une couche 13 en alliage de Silicium-Germanium formée sur la couche 12. L'empilement 10 est ici formé pour la réalisation d'un transistor 1 de 35 type pMOS. La couche 11 comprend ici la superposition d'une couche 111 formée sur la couche 101, et d'une couche 112 formée sur la couche 111. Les couches 111 et 112 présentent par exemple avantageusement des concentrations en Germanium différentes. La couche 111 peut aussi présenter avantageusement ICG011127 FR Depot Texte 3060850 7 une composition différente (par exemple une différence de dopage) de la couche 112, de sorte que l'arrêt de gravure sur la couche 111 puisse être efficace lors d'étapes de procédé ultérieures. La couche 112 présente ici la même composition que la couche 13. L'invention s'applique aussi bien entendu à une couche 11 5 présentant une composition homogène. L'alliage de Silicium-Germanium peut présenter un dopage avec du Bore présentant par exemple une concentration comprise entre 5x1019 cm-3 et 5x1029 cm-3 (ou au-delà si la technologie le permet), de préférence égale à 2x1029 cm-3. L'empilement des couches 11 à 13 peut être obtenu au préalable par des 10 étapes de croissance par épitaxie, de façon connue en soi. Les matériaux des couches 11 à 13 sont sélectionnés en fonction des performances électriques souhaitées pour le transistor 1, et de sorte à pouvoir faire croître latéralement un oxyde thermique depuis la couche 12 avec une vitesse de croissance différente de celle d'oxydes thermiques formés latéralement depuis les couches 11 et 13. 15 Le type de dopage de la couche 101 est avantageusement opposé à celui de la couche 111, pour limiter les fuites vers le substrat 100. L'empilement des couches 11 à 13 présente ici une épaisseur typiquement comprise entre 10 et 300 nanomètres. La couche 12 présente une épaisseur typiquement comprise entre 5 et 100 nm (par exemple 30 nm), la définition de son 20 épaisseur facilitant la définition de la longueur électrique du canal. Les couches 11 et 13 peuvent présenter des épaisseurs identiques, ou différentes par exemple en vue d'ajuster leurs résistances électriques. Les couches 11 et 13 présentent typiquement des épaisseurs respectives comprises entre 5 et 100 nm (par exemple 30 nm). Afin de réduire la résistance au niveau de la source ou du drain 25 d'un transistor 1, leur épaisseur est avantageusement au plus égale à 25 nm. Une valeur réduite des épaisseurs respectives des couches 11 à 13 facilite également la formation ultérieure d'espaceurs. La couche 13 est recouverte par une couche de diélectrique 21. La couche de diélectrique 21 est typiquement réalisée en SiN, en Si02 ou en une 30 combinaison de ces deux matériaux. La couche 21 forme un masque dur pour l'empilement. La couche 21 présente ici une largeur comprise entre 10 et 100 nanomètres (par exemple 40 nm), correspondant à la largeur et que l'on veut définir pour l'empilement. A la figure 3, on a utilisé la couche de diélectrique 21 pour réaliser une 35 gravure anisotrope (par exemple une gravure ionique réactive dite RIE) des couches 13, 12 et 112, de sorte que celles-ci présentent sensiblement une même longueur et une même largeur, correspondant au motif de la couche de diélectrique 21. La gravure est interrompue lorsque la couche 111 est découverte sur le côté des empilements 10. ICG011127 FR Depot Texte 3060850 8 A la figure 4, on a mis en oeuvre une étape de croissance de matériau diélectrique par oxydation thermique sur les côtés des couches 112, 12 et 13. On réalise également une croissance verticale de matériau diélectrique sur la couche 111. Les diélectriques sont formés par oxydation thermique respectivement des 5 couches 111, 112, 12 et 13 (par exemple une oxydation thermique rapide dite RTO en langue anglaise, avec une température de processus typiquement comprise entre 750 et 1150°C). À l'issue de cette étape, une couche de diélectrique 330 est formée latéralement sur la couche 13, une couche de diélectrique 320 est formée latéralement sur la couche 12, et une couche de 10 diélectrique 310 est formée latéralement sur la couche 112 et verticalement sur la couche 111. Les vitesses de croissance des oxydes diélectriques à partir d'une couche d'alliage de Silicium-Germanium augmentent avec la teneur en Germanium de cette couche. Le document 'Needs of low thermal budget processing in SiGe 15 Technology', par U. Kônig et Alias, fournit notamment des résultats de vitesses de croissance de couches d'oxyde par des processus d'oxydation thermique rapide, en fonction de la température d'oxydation et de la proportion de germanium dans un alliage de silicium-Germanium. La vitesse de croissance de l'oxyde pour chacune des couches peut également dépendre de la pression, de 20 la température et de la teneur en oxygène pendant l'oxydation (et éventuellement d'autres facteurs expérimentaux). Avec une couche 12 présentant une proportion nulle de germanium ou une proportion nettement plus basse que celle des couches 13, 111 et 112, la vitesse de croissance du diélectrique par oxydation thermique sur le côté de la couche 25 12 est très inférieure à la vitesse de croissance de diélectrique par oxydation thermique sur le côté des couches 13 et 112. Ainsi, à l'issue de l'étape d'oxydation thermique, la couche de diélectrique 320 présente une épaisseur (dimension selon la direction horizontale) inférieure à celle de la couche de diélectrique 330 ou à celle de la couche de diélectrique 310. On peut par exemple envisager de 30 former une couche de diélectrique 320 présentant une épaisseur comprise entre 1 et 5 nm, pour une couche de diélectrique 330 présentant une épaisseur de lOnm. La différence de vitesse de croissance est observable à l'interface entre la couche 12 avec les couches 112 et 13 respectivement. Par conséquent, la couche 320 est auto alignée verticalement avec les interfaces de la couche 12 avec les 35 couches 13 et 112 respectivement. Avec une couche 13 et une couche 112 de mêmes compositions, la vitesse de croissance latérale des couches de diélectrique 310 et 330 est identique. A la figure 5, on a réalisé une gravure isotrope des couches 310, 320 et 330 : ICG011127 FR Depot Texte 3060850 9 -sur une épaisseur suffisamment réduite pour conserver une partie des couches diélectriques 310 et 330 ; -sur une épaisseur suffisante pour retirer la couche diélectrique 320, et former un renfoncement 25 entre les couches diélectriques 310 et 330. 5 On a ainsi formé des espaceurs 331 de part et d'autre de la couche 13, et une couche d'espaceur 311 de part et d'autre de la couche 112. Un renfoncement vertical 312 est ménagé dans l'espaceur 311. La gravure est par exemple une gravure sèche de type gravure de couche atomique (ALE) ou de type gravure ionique réactive (RIE). On pourra utiliser un processus de gravure isotrope pour 10 lequel la vitesse de gravure est sensiblement identique pour les différentes couches de diélectrique 310, 320 et 330. À la figure 6, on a réalisé un dépôt conforme d'une couche de diélectrique 420. Dans cet exemple, le matériau diélectrique de la couche 420 est de type Hk, c'est-à-dire qu'il présente une constante diélectrique au moins égale à 6. Le 15 matériau diélectrique de la couche 420 est par exemple du Hf02 (par exemple un dépôt par couche atomique). Le matériau diélectrique de la couche 420 est par exemple déposé sur une épaisseur au plus de 3 nm. Avantageusement, on peut déposer au préalable une couche d'interface (non illustrée ici), par exemple en Si 02 présentant une épaisseur comprise entre 1 et 2nm. La couche 420 recouvre 20 alors notamment les faces latérales de la couche 12. La couche 420 est destinée à former l'isolant de grille. À la figure 7, on procède au dépôt conforme d'une couche conductrice 421. Dans cet exemple, le matériau de grille, correspondant à la couche 421, est du TiN. Le matériau de la couche 421 est par exemple déposé sur une épaisseur 25 d'au moins 3 nm. La couche 421 est notamment déposée sur la couche 420. La couche 421, formant le matériau de grille, est par exemple déposée avec un procédé de dépôt par couche atomique. L'étape illustrée à la figure 7 peut être précédée d'une gravure anisotrope de la couche 420, pour ne conserver la couche 420 que de part et d'autre de la couche 12. 30 À la figure 8, on procède à une gravure de la couche 421 et de la couche 420, avantageusement de façon à découvrir la face supérieure de la couche de diélectrique 21 et de façon à découvrir les couches d'espaceur 311 de part et d'autre des empilements 10. La couche 421 est conservée de part et d'autre des couches 12 et 13. Une grille 42 est alors ménagée de part et d'autre de la couche 35 12 (sur les faces latérales de la couche 12). Chaque grille 42 se prolonge par une portion de contact 411, verticalement vers le haut, de part et d'autre de la couche 11. Chaque grille 42 est isolée électriquement de la couche 111 par l'intermédiaire des couches d'espaceur 311. Pour une couche 421 d'une épaisseur suffisante, on peut réaliser une gravure isotrope. Si la couche 421 est en TiN, on peut par ICG011127 FR Depot Texte 3060850 10 exemple réaliser une gravure isotrope de type RIE ou ICP. La grille 42 ainsi obtenue présente ainsi un auto alignement vertical par rapport à la couche 12. Le processus peut être mis en oeuvre de façon à former une grille 42 ceinturant toute la couche 12. On peut ainsi former un transistor 1 à grille 5 enrobante, toute la zone de canal étant alors ceinturée par la grille 42. La grille 42 peut ainsi être polarisée à un même potentiel tout autour de la couche 12 formant la zone de canal. À la figure 9, on a procédé à un dépôt conforme d'une couche de diélectrique 51. La couche 51 est typiquement une couche de SiBCN. Chaque 10 empilement 10 est ainsi encapsulé dans la couche 51. De même, la grille 42 et la portion de contact 411 d'un transistor 1 sont encapsulées dans la couche 51. La couche 51 présente par exemple une épaisseur de 10 nm. Du SiN peut par exemple être déposé par un procédé de dépôt par couche atomique. À la figure 10, on a procédé à une étape de gravure anisotrope de la 15 couche 51, sur une épaisseur suffisante pour découvrir la face supérieure de la couche 21 et de la couche d'espaceur 311, tout en conservant cette couche 51 de part et d'autre des empilements 10. À la figure 11, on a procédé à un dépôt d'une couche de diélectrique épaisse 52, puis à un polissage mécano chimique jusqu'à découvrir la face 20 supérieure de la couche 21. La couche 52 est par exemple réalisée en SiO2 ou en TEOS. Du SiO2 peut par exemple être déposé par un procédé de dépôt par couche atomique. La couche 52 forme ainsi une séparation entre les différents empilements 10. A la figure 12, on a procédé à une gravure humide sélective (par exemple 25 à l'acide sulfurique) de la partie supérieure des portions de contact 411. Cette gravure est avantageusement réalisée pour retirer les portions de contact 411 jusqu'au niveau de la couche 13, et avantageusement avant d'atteindre le niveau de la couche 12. Des renfoncements 412 sont ainsi ménagés au-dessus des grilles 42. 30 A la figure 13, on a procédé au remplissage des renfoncements 412 avec un matériau diélectrique, de préférence le même que celui de la couche 51. Comme illustré à la figure 13, on peut alors disposer d'une couche de diélectrique 51 s'étendant au-dessus des grilles 42 jusqu'à l'empilement 10, de façon à former une protection pour les grilles 42 recouvertes par cette couche de diélectrique 51. 35 Avantageusement, les matériaux de la couche 21, de la couche 51 et de la couche 52 sont différents et peuvent être gravés de façon dissociée par des gravures sélectives. Ainsi, on peut définir la géométrie des accès à la couche 13 (pour former un contact de drain), la géométrie des accès à la couche 12 (pour former un contact de grille), et la géométrie des accès à la couche 111 (pour ICG011127 FR Depot Texte 3060850 11 former un contact de source) par des étapes successives de lithographie et gravure sélective. Les figures 14 à 16 sont des vues en coupe transversale des transistors 1, dans différents plans, après avoir mis en oeuvre les gravures sélectives. 5 Dans la section illustrée à la figure 14, on a retiré une partie de la couche 21 pour former un évidement 22, jusqu'à découvrir la face supérieure de la couche 13. Dans la section illustrée à la figure 15, on a retiré une partie de la couche 52 pour former un évidement 23, jusqu'à découvrir la face supérieure de la couche 10 111, entre les empilements 10. Dans la section illustrée à la figure 16, on a retiré une partie de la couche 51 pour former un évidement 24, jusqu'à découvrir la partie supérieure des portions de contact 411. A des étapes ultérieures, on peut réaliser une même métallisation pour 15 remplir les évidements 22 à 24, puis réaliser un polissage mécano chimique pour obtenir la forme des accès de drain, de grille et de source. La métallisation est typiquement réalisée avec un matériau choisi dans le groupe constitué de Cu, Co, W, Al, Ti. On peut ainsi former des accès en contact électrique avec des drains 20 respectifs, des accès en contact électrique avec des grilles respectives, et des accès en contact électrique avec la couche 111, et donc en contact électrique avec la source de deux transistors 1. L'accès de source est isolé de l'accès de grille et de l'accès de drain par la couche 51. L'accès de grille est isolé de l'accès de drain par la couche 21, et 25 isolé de l'accès de source par la couche 52. Le premier mode de réalisation a été détaillé plus spécifiquement pour la formation de transistors pMOS. Pour la formation d'un transistor nMOS, on pourra par exemple remplacer les couches 11 et 13 par des couches de Silicium à 30 dopage de type N, par exemple un dopage au Phosphore. En utilisant une couche 12 présentant un dopage de type N à concentration nettement moindre que celle des couches 11 et 13, la vitesse de croissance de diélectrique par oxydation thermique est nettement plus basse sur le côté de la couche 12, par rapport à celle des couches 11 et 13. Les autres étapes du procédé, postérieures à la 35 croissance de l'oxyde thermique pour le premier mode de réalisation, peuvent être mises en oeuvre de façon similaire pour la formation des transistors nMOS avec ce type de couches 11 à 13. Un fort dopage en Phosphore des couches 11 et 13 permet de réduire leur résistance d'accès. ICG011127 FR Depot Texte 3060850 12 Le document intitulé 'Thermal oxidation of heavily Phosphorus-doped silicon' par C.P.Ho et Alias décrit notamment différentes vitesses de croissance par oxydation thermique, en fonction de la proportion de Phosphore dans une couche de Silicium, et en fonction de la température du processus de croissance 5 par oxydation thermique. On peut par exemple envisager de former une couche d'oxyde d'une épaisseur de 10 nm par un procédé d'oxydation thermique mis en oeuvre à 800°C pendant une durée de 10 minutes, pour une couche de Silicium dopée avec une concentration de 3.1020 cm-3 de Phosphore. Dans de même conditions de température, une durée de 60 minutes serait nécessaire pour 10 obtenir une même épaisseur d'oxyde avec une couche de Silicium dopée avec une concentration de 1.1015 cm-3 de Phosphore. Les figures 17 à 32 sont des vues en coupe transversale d'un exemple de transistor 1 à différentes étapes d'un exemple d'un second mode de réalisation 15 d'un procédé de fabrication selon l'invention. Le procédé de fabrication illustré ici vise à fabriquer deux transistors verticaux dont les sources sont connectées mais peut être appliqué à la fabrication d'autres configurations de transistors. Le deuxième mode de réalisation vise à faire croître un oxyde thermique latéralement sur une couche de canal, avec une épaisseur plus importante par rapport à un 20 oxyde thermique au niveau de la source et du drain, afin de pouvoir bénéficier d'un auto alignement de la grille. À la figure 17, on fournit un substrat 100. Le substrat 100 est ici surmonté d'une couche de matériau semi-conducteur 101, utilisée comme caisson. La couche de matériau semi-conducteur 101 est ici surmontée d'un empilement 10 25 de couches de matériaux semi-conducteurs. L'invention s'applique également en l'absence d'une telle couche 101 entre le substrat 100 et l'empilement 10. L'empilement 10 comprend ici une couche 11 en Silicium (surmontant la couche 101), une couche 12 en alliage de Silicium-Germanium formée sur la couche 11, et une couche 13 en Silicium formée sur la couche 12. 30 La couche 11 comprend ici la superposition d'une couche 111 formée sur la couche 101, et d'une couche 112 formée sur la couche 111. Les couches 111 et 112 présentent par exemple avantageusement des concentrations différentes en matériau dopant, par exemple en vue de réduire la résistance d'accès à la source du transistor 1 à former. La couche 112 présente ici la même composition 35 que la couche 13. L'invention s'applique bien entendu à une couche 11 présentant une composition homogène. L'alliage de Silicium-Germanium de la couche 12 peut présenter un dopage avec du Bore présentant par exemple une concentration comprise entre 5x1019 cm-3 et 5x1020 cm-3, de préférence égale à 2x1020 cm-3. ICG011127 FR Depot Texte 3060850 13 L'empilement des couches 11 à 13 peut être obtenu au préalable par des étapes de croissance par épitaxie, de façon connue en soi. Les matériaux des couches 11 à 13 sont sélectionnés en fonction des performances électriques souhaitées pour le transistor 1, et de sorte à pouvoir faire croître latéralement un 5 oxyde thermique depuis la couche 12 avec une vitesse de croissance différente de celle d'oxydes thermiques formés latéralement depuis les couches 11 et 13. Le type de dopage de la couche 101 est avantageusement opposé à celui de la couche 111, pour limiter les fuites vers le substrat 100. L'empilement des couches 11 à 13 présente ici une épaisseur typiquement 10 comprise entre 10 et 300 nanomètres. La couche 12 présente une épaisseur typiquement comprise entre 5 et 100 nm (par exemple 15 nm), la définition de son épaisseur facilitant la définition de la longueur électrique du canal. Les couches 11 et 13 peuvent présenter des épaisseurs identiques, ou différentes par exemple en vue d'ajuster leurs résistances électriques. Les couches 11 et 13 présentent 15 typiquement des épaisseurs respectives comprises entre 3 et 100 nm (par exemple 20 nm). Afin de réduire la résistance de contact au niveau de la source ou du drain d'un transistor 1, leur épaisseur est avantageusement au plus égale à 15 nm. Une valeur réduite des épaisseurs respectives des couches 11 à 13 facilite également la formation ultérieure d'espaceurs. 20 La couche 13 est recouverte par une couche de diélectrique 21. La couche de diélectrique 21 est typiquement réalisée en SiN, en SiO2 ou en une combinaison de ces deux matériaux. La couche 21 forme un masque dur pour l'empilement. La couche 21 présente ici une largeur comprise entre 10 et 100 nanomètres (par exemple 40 nm), correspondant à la largeur et que l'on veut 25 définir pour l'empilement. A la figure 18, on a utilisé la couche de diélectrique 21 pour réaliser une gravure anisotrope des couches 13, 12 et 112, de sorte que celles-ci présentent sensiblement une même longueur et une même largeur, correspondant au motif de la couche de diélectrique 21. On peut réaliser une gravure de type RIE du 30 même type que celle utilisée pour graver l'empilement des couches 11, 12 et 13. La gravure est interrompue lorsque la couche 111 est découverte sur le côté des empilements 10. A la figure 19, on a mis en oeuvre une étape de croissance de matériau diélectrique par oxydation thermique sur les côtés des couches 112, 12 et 13. On 35 réalise également une croissance verticale de matériau diélectrique sur la couche 111. Les diélectriques sont formés par oxydation thermique respectivement des couches 111, 112, 12 et 13 (par exemple une oxydation thermique rapide, avec une température de processus typiquement comprise entre 750 et 1150°C). À l'issue de cette étape, une couche de diélectrique 330 est formée latéralement ICG011127 FR Depot Texte 3060850 14 sur la couche 13, une couche de diélectrique 320 est formée latéralement sur la couche 12, et une couche de diélectrique 310 est formée latéralement sur la couche 112 et verticalement sur la couche 111. Avec une couche 12 présentant une proportion de Germanium nettement 5 plus élevée que celle des couches 13, 111 et 112, la vitesse de croissance du diélectrique par oxydation thermique sur le côté de la couche 12 est très supérieure à la vitesse de croissance de diélectrique par oxydation thermique sur le côté des couches 13 et 112. Ainsi, à l'issue de l'étape d'oxydation thermique, la couche de diélectrique 320 présente une épaisseur (dimension selon la 10 direction horizontale) strictement supérieure à celle de la couche de diélectrique 330 ou à celle de la couche de diélectrique 310. On peut par exemple envisager de former une couche de diélectrique 320 présentant une épaisseur de 10 nm, pour une couche de diélectrique 330 présentant une épaisseur comprise entre 1 et 5 nm. La différence de vitesse de croissance est observable à l'interface entre 15 la couche 12 avec les couches 112 et 13 respectivement. Par conséquent, la couche 320 est auto alignée verticalement avec les interfaces de la couche 12 avec les couches 13 et 112 respectivement. Avec une couche 13 et une couche 112 de mêmes compositions, la vitesse de croissance latérale des couches de diélectrique 310 et 330 est identique. 20 A la figure 20, on a réalisé une gravure isotrope des couches 310, 320 et 330 : -sur une épaisseur suffisante pour retirer les couches diélectrique 310 et 330 ; -sur une épaisseur suffisamment réduite pour conserver une partie de la 25 couche diélectrique 320. On a ainsi formé des espaceurs 322 sacrificiels de part et d'autre de la couche 12. On pourra utiliser un processus de gravure isotrope pour lequel la vitesse de gravure est sensiblement identique pour les différentes couches de diélectrique 310, 320 et 330. 30 À la figure 21, on a réalisé un dépôt conforme d'une couche de diélectrique 53. Dans cet exemple, le matériau diélectrique de la couche 53 est par exemple du SiN. Le matériau diélectrique de la couche 53 est par exemple déposé sur une épaisseur comprise entre 5 et 10 nm. La couche 53 recouvre alors notamment les faces latérales des couches 112 et 13. La couche 53 est destinée à former 35 des espaceurs pour les couches 112 et 13. À la figure 22, on a procédé à une gravure anisotrope de la couche 53, de façon à découvrir la face supérieure de la couche de diélectrique 21 et de façon à découvrir la face supérieure de la couche 111 de part et d'autre des empilements 10. La couche 53 est conservée de part et d'autre des couches 112 ICG011127 FR Depot Texte 3060850 15 et 13. Des espaceurs 531 et 533 sont ménagés de part et d'autre des couches 112 et 13 respectivement. Une gravure de type RIE-ICP assez anisotrope peut être réalisée en utilisant la couche de diélectrique 21 comme masque de gravure. Les espaceurs 531, 533 et les espaceurs sacrificiels 322 sont auto-alignés 5 horizontalement avec la couche de diélectrique 21 à l'issue de cette gravure. A la figure 23, on a procédé à un dépôt non conforme d'un matériau diélectrique pour former une couche 54 sur la couche 111, sur une hauteur correspondant sensiblement à celle des espaceurs 531. Un tel dépôt peut par exemple être de type PVD. Le matériau diélectrique de la couche 54 est 10 avantageusement identique à celui de la couche 53. La couche 54 déposée sur les empilements 10 a ici été retirée par une étape de polissage mécano-chimique. A la figure 24, on a procédé au retrait des espaceurs sacrificiels 322 par une gravure sélective. On dispose alors d'évidements 25 auto-alignés verticalement avec la couche 12. Les évidements 25 sont bien entendu également 15 auto alignés avec la couche 13 et les espaceurs 533 d'une part, et la couche 112 et la couche 54 incluant les espaceurs 531 d'autre part. La gravure des espaceurs sacrificiels 322 est par exemple une gravure sèche de type gravure de couche atomique (ALE) ou de type gravure ionique réactive (RIE). À la figure 25, on a réalisé un dépôt conforme d'une couche de diélectrique 20 420. Dans cet exemple, le matériau diélectrique de la couche 420 est de type Hk, c'est-à-dire qu'il présente une constante diélectrique au moins égale à 6. Le matériau diélectrique de la couche 420 est par exemple du Hf02 (par exemple un dépôt par couche atomique). Le matériau diélectrique de la couche 420 est par exemple déposé sur une épaisseur au plus de 3 nm. Avantageusement, on peut 25 déposer au préalable une couche d'interface (non illustrée ici), par exemple en Si 02 présentant une épaisseur comprise entre 1 et 2nm. La couche 420 recouvre alors notamment les faces latérales de la couche 12, dans les renfoncements 25. La couche 420 est destinée à former l'isolant de grille. Dans la configuration illustrée à la figure 25, on a en outre procédé à une gravure anisotrope de façon 30 à retirer la couche 420 de toutes les surfaces en dehors des renfoncements 25 (par exemple une gravure plasma incluant du Ar, du BCI3, ou du C12). À la figure 26, on a procédé au dépôt conforme d'une couche conductrice 421. Dans cet exemple, le matériau de grille, correspondant à la couche 421, est du TiN. Le matériau de la couche 421 est par exemple déposé sur une épaisseur 35 d'au moins 3 nm. La couche 421 est notamment déposée sur la couche 420. La couche 421, formant le matériau de grille, est par exemple déposée avec un procédé de dépôt par couche atomique. À la figure 27, on a procédé à une gravure de la couche 421, de façon à découvrir la face supérieure de la couche de diélectrique 21 et de façon à ICG011127 FR Depot Texte 3060850 16 découvrir la couche 54 de part et d'autre des empilements 10. La couche 421 est conservée de part et d'autre des couches 12 et 13. Une grille 42 est alors ménagée de part et d'autre de la couche 12 (sur les faces latérales de la couche 12). Chaque grille 42 se prolonge par une portion de contact 411, verticalement 5 vers le haut, de part et d'autre de la couche 11. Chaque grille 42 est isolée électriquement de la couche 111 par l'intermédiaire de la couche de diélectrique 54. Pour une couche 421 d'une épaisseur suffisante, on peut réaliser une gravure isotrope. Si la couche 421 est en TiN, on peut par exemple réaliser une gravure isotrope de type RIE ou ICP. La grille 42 ainsi obtenue présente ainsi un auto 10 alignement vertical par rapport à la couche 12. Le processus peut être mis en oeuvre de façon à former une grille 42 ceinturant toute la couche 12. On peut ainsi former un transistor 1 à grille enrobante, toute la zone de canal étant alors ceinturée par la grille 42. La grille 42 peut ainsi être polarisée à un même potentiel tout autour de la couche 12 15 formant la zone de canal. Selon une variante optionnelle illustrée à la figure 41, à l'issue de l'étape illustrée en référence à la figure 27, on peut retirer une partie supérieure de la portion de contact 411, en vue de faciliter la formation d'un espaceur se prolongeant au-dessus de cette portion de contact 411. 20 À la figure 28, à l'issue de l'étape illustrée en référence à la figure 27, on a procédé à un dépôt conforme d'une couche de diélectrique 55. La couche 55 est par exemple une couche de SiBCN, par exemple dans un matériau identique à celui de la couche 21. Chaque empilement 10 est ainsi encapsulé dans la couche 55. De même, la grille 42 et la portion de contact 411 d'un transistor 1 sont 25 encapsulées dans la couche 55. La couche 55 présente par exemple une épaisseur de 10 nm et peut par exemple être déposée par un procédé de dépôt par couche atomique. À la figure 29, on a procédé à une étape de gravure anisotrope de la couche 55, sur une épaisseur suffisante pour découvrir la face supérieure de la 30 couche 21 et de la couche de diélectrique 54, tout en conservant cette couche 55 de part et d'autre des empilements 10. À la figure 30, on a procédé à un dépôt d'une couche de diélectrique épaisse 56, puis à un polissage mécano chimique jusqu'à découvrir la face supérieure de la couche 21. La couche 56 est par exemple réalisée en SiO2 ou 35 en TEOS. Du SiO2 peut par exemple être déposé par un procédé de dépôt par couche atomique. La couche 56 forme ainsi une séparation entre les différents empilements 10. A la figure 31, on a procédé à une gravure humide sélective (par exemple à l'acide sulfurique) de la partie supérieure des portions de contact 411. Cette ICG011127 FR Depot Texte 3060850 17 gravure est avantageusement réalisée pour retirer les portions de contact 411 jusqu'au niveau de la couche 13, et avantageusement avant d'atteindre le niveau de la couche 12. Des renfoncements 413 sont ainsi ménagés au-dessus des grilles 42. 5 A la figure 32, on a procédé au remplissage des renfoncements 413 avec un matériau diélectrique, de préférence le même que celui de la couche 55. Comme illustré à la figure 32, on peut alors disposer d'une couche de diélectrique 55 s'étendant au-dessus des grilles 42 jusqu'à l'empilement 10, de façon à former une protection pour les grilles 42 recouvertes par cette couche de diélectrique 55. 10 Les étapes ultérieures de formation des accès respectifs au drain, à la source et à la grille de chaque transistor 1 ne seront pas davantage décrites et peuvent par exemple être mises en oeuvre de façon similaire au premier mode de réalisation. 15 Les figures 33 à 40 sont des vues en coupe transversale d'un exemple de transistor 1 à différentes étapes d'un exemple d'un troisième mode de réalisation d'un procédé de fabrication selon l'invention. Le procédé de fabrication illustré ici vise à fabriquer deux transistors verticaux dont les sources sont connectées mais peut être appliqué à la fabrication d'autres configurations de transistors. Le 20 troisième mode de réalisation vise à faire croître un oxyde thermique latéralement sur une couche de canal, avec une composition différente de celle des oxydes thermiques au niveau de la source et du drain. Par une gravure sélective en fonction des matériaux des différents oxydes, on peut bénéficier d'un auto alignement de la grille. 25 À la figure 33, on fournit un substrat 100. Le substrat 100 est ici surmonté d'une couche de matériau semi-conducteur 101, utilisée comme caisson. La couche de matériau semi-conducteur 101 est ici surmontée d'un empilement 10 de couches de matériaux semi-conducteurs. L'invention s'applique également en l'absence d'une telle couche 101 entre le substrat 100 et l'empilement 10. 30 L'empilement 10 comprend ici une couche 11 en SiGe (surmontant la couche 101), une couche 12 en Si formée sur la couche 11, et une couche 13 en SiGe formée sur la couche 12. Le SiGe et le Si aboutissent naturellement à des croissances latérales d'oxydes thermiques de natures différentes. Le document `Selective GeOx-Scavenging from Interfacial Layer on Si1-xGex Channel for High 35 Mobility Si/Si1-xGex CMOS Application', publié par C.H. Lee et alias dans 2016 Symposium on VLSI Technology Digest of Technical Papers, décrit des paramètres de formation de couches interfaciales sur des couches d'alliage de Silicium présentant différentes concentrations en Germanium. ICG011127 FR Depot Texte 3060850 18 La couche 11 comprend ici la superposition d'une couche 111 formée sur la couche 101, et d'une couche 112 formée sur la couche 111. Les couches 111 et 112 présentent par exemple avantageusement des concentrations différentes en matériau dopant, par exemple en vue de réduire la résistance d'accès à la 5 source du transistor 1 à former. La couche 112 présente ici la même composition que la couche 13. L'invention s'applique bien entendu à une couche 11 présentant une composition homogène. L'empilement des couches 11 à 13 peut être obtenu au préalable par des étapes de croissance par épitaxie, de façon connue en soi. Les matériaux des 10 couches 11 à 13 sont sélectionnés en fonction des performances électriques souhaitées pour le transistor 1, et de sorte à pouvoir faire croître latéralement un oxyde thermique depuis la couche 12 avec une composition différente de celle d'oxydes thermiques formés latéralement depuis les couches 11 et 13. Les différences de composition des oxydes thermiques doivent permettre de graver 15 sélectivement un des oxydes thermiques par rapport à l'autre. Le type de dopage de la couche 101 est avantageusement opposé à celui de la couche 111, pour limiter les fuites vers le substrat 100. L'empilement des couches 11 à 13 présente ici une épaisseur typiquement comprise entre 10 et 300 nanomètres. La couche 12 présente une épaisseur 20 typiquement comprise entre 5 et 100 nm (par exemple 15 nm), la définition de son épaisseur facilitant la définition de la longueur électrique du canal. Les couches 11 et 13 peuvent présenter des épaisseurs identiques, ou différentes par exemple en vue d'ajuster leurs résistances électriques. Les couches 11 et 13 présentent typiquement des épaisseurs respectives comprises entre 3 et 100 nm (par 25 exemple 20 nm). Afin de réduire la résistance de contact au niveau de la source ou du drain d'un transistor 1, leur épaisseur est avantageusement au plus égale à 15 nm. Une valeur réduite des épaisseurs respectives des couches 11 à 13 facilite également la formation ultérieure d'espaceurs. La couche 13 est recouverte par une couche de diélectrique 21. La couche 30 de diélectrique 21 est typiquement réalisée en SiN, en SiO2 ou en une combinaison de ces deux matériaux. La couche 21 forme un masque dur pour l'empilement. La couche 21 présente ici une largeur comprise entre 10 et 100 nanomètres (par exemple 40 nm), correspondant à la largeur et que l'on veut définir pour l'empilement. 35 A la figure 34, on a utilisé la couche de diélectrique 21 pour réaliser une gravure anisotrope des couches 13, 12 et 112, de sorte que celles-ci présentent sensiblement une même longueur et une même largeur, correspondant au motif de la couche de diélectrique 21. Une gravure ionique réactive RIE peut ICG011127 FR Depot Texte 3060850 19 notamment être mise en oeuvre. La gravure est interrompue lorsque la couche 111 est découverte sur le côté des empilements 10. A la figure 35, on a mis en oeuvre une étape de croissance de matériau diélectrique par oxydation thermique sur les côtés des couches 112, 12 et 13. On 5 réalise également une croissance verticale de matériau diélectrique sur la couche 111. Les diélectriques sont formés par oxydation thermique respectivement des couches 111, 112, 12 et 13 (par exemple une oxydation thermique rapide, avec une température de processus typiquement comprise entre 750 et 1150°C). À l'issue de cette étape, une couche de diélectrique 330 est formée latéralement 10 sur la couche 13, une couche de diélectrique 320 est formée latéralement sur la couche 12, et une couche de diélectrique 310 est formée latéralement sur la couche 112 et verticalement sur la couche 111. La couche 320 présente une composition différente de celle des couches de diélectrique 310 et 330. La couche 320 et les couches 310 et 330 peuvent faire l'objet de gravures sélectives du fait 15 de leurs différences de composition. Les couches 310, 320 et 330 présentent ici des épaisseurs identiques, on peut également envisager que ces épaisseurs soient distinctes. A la figure 36, on a réalisé une gravure sélective des couches 310 et 330, de façon à conserver la couche de diélectrique 320, formant des espaceurs 20 sacrificiels 322 de part et d'autre de la couche 12. À la figure 37, on a réalisé un dépôt conforme d'une couche de diélectrique 53. Dans cet exemple, le matériau diélectrique de la couche 53 est par exemple du SiN. Le matériau diélectrique de la couche 53 est par exemple déposé sur une épaisseur comprise entre 5 et 10 nm. La couche 53 recouvre alors notamment 25 les faces latérales des couches 112 et 13. La couche 53 est destinée à former des espaceurs pour les couches 112 et 13. À la figure 38, on a procédé à une gravure anisotrope de la couche 53, de façon à découvrir la face supérieure de la couche de diélectrique 21 et de façon à découvrir la face supérieure de la couche 111 de part et d'autre des 30 empilements 10. La couche 53 est conservée de part et d'autre des couches 112 et 13. Des espaceurs 531 et 533 sont ménagés de part et d'autre des couches 112 et 13 respectivement. Une gravure de type RIE-ICP assez anisotrope peut être réalisée en utilisant la couche de diélectrique 21 comme masque de gravure. Les espaceurs 531, 533 et les espaceurs sacrificiels 322 sont auto-alignés 35 horizontalement avec la couche de diélectrique 21 à l'issue de cette gravure. A la figure 39, on a procédé à un dépôt non conforme d'un matériau diélectrique pour former une couche 54 sur la couche 111, sur une hauteur correspondant sensiblement à celle des espaceurs 531. Le matériau diélectrique de la couche 54 est avantageusement identique à celui de la couche 53. La ICG011127 FR Depot Texte 3060850 20 couche 54 déposée sur les empilements 10 a ici été retirée par une étape de polissage mécano-chimique. A la figure 40, on a procédé au retrait des espaceurs sacrificiels 322 par une gravure sélective. On dispose alors d'évidements 25 auto-alignés 5 verticalement avec la couche 12. Les évidements 25 sont bien entendu également auto alignés avec la couche 13 et les espaceurs 533 d'une part, et la couche 112 et la couche 54 incluant les espaceurs 531 d'autre part. La gravure des espaceurs sacrificiels 322 est par exemple une gravure sèche de type gravure de couche atomique (ALE) ou de type gravure ionique réactive (RIE). 10 Les étapes ultérieures de formation de la grille, et de formation des accès respectifs au drain, à la source et à la grille de chaque transistor 1 ne seront pas davantage décrites et peuvent par exemple être mises en oeuvre de façon similaire au deuxième mode de réalisation. Dans les exemples détaillés précédemment, on a décrit des croissances 15 horizontales des couches diélectriques par oxydation thermique. D'autres modes de croissance des couches diélectriques par oxydation peuvent être envisagés, par exemple des oxydations en voie humide, par exemple au moyen d'un mélange d'eau et de peroxyde, ou au moyen d'eau avec un dégazage d'ozone. ICG011127 FR Depot Texte REVENDICATIONS1. Procédé de fabrication d'un transistor vertical (1), caractérisé en ce qu'il comprend les étapes de : -fournir un substrat (100) surmonté d'un empilement vertical (10) de première, deuxième et troisième couches (11, 12, 13), respectivement en des premier, deuxième et troisième matériaux semi-conducteurs, ledit deuxième matériau semi-conducteur étant différent des premier et troisième matériaux semiconducteurs ; -faire croître horizontalement des première, deuxième et troisième couches diélectriques (310, 320, 330) par oxydation, depuis les première, deuxième et troisième couches (11, 12, 13) de matériaux semi-conducteurs respectivement, l'oxydation induisant une deuxième couche diélectrique (320) dont l'épaisseur selon ladite direction horizontale est différente de l'épaisseur desdites première et troisième couches diélectriques, ou une deuxième couche diélectrique (320) dont la composition est différente de la composition desdites première et troisième couches diélectriques ; -retirer la deuxième couche diélectrique (320) de façon à former un renfoncement (25) auto-aligné verticalement avec la deuxième couche semi- conductrice (12), ledit renfoncement étant positionné verticalement entre des premier et deuxième blocs ménagés en vis-à-vis des première et troisième couches semi-conductrices (11, 13) respectivement ; -former un empilement de grille (42) dans ledit renfoncement auto-aligné (25). 2. Procédé de fabrication d'un transistor vertical (1) selon la revendication 1, dans lequel ladite oxydation induit une deuxième couche diélectrique (320) dont l'épaisseur est différente de celle des première et troisième couches diélectriques (310, 330), ledit procédé comprenant une étape de gravure d'une même épaisseur des première à troisième couches diélectriques, soit de manière à retirer la deuxième couche diélectrique et à conserver au moins une partie des première et troisième couches diélectriques (331, 333), soit de manière à retirer les première et troisième couches diélectriques et à conserver au moins une partie de la deuxième couche diélectrique (322). 3. Procédé de fabrication d'un transistor vertical (1) selon la revendication 2, dans lequel ladite oxydation induit une deuxième couche diélectrique (320) dont l'épaisseur est strictement inférieure à celle des première et troisième couches diélectriques (310, 330), dans lequel ledit renfoncement (25) est ménagé entre 3060850 22 lesdites première et troisième couches diélectriques (310, 330) formant lesdits premier et deuxième blocs respectivement. 4. Procédé de fabrication d'un transistor vertical (1) selon la revendication 2, dans 5 lequel ladite oxydation induit une deuxième couche diélectrique (320) dont l'épaisseur est strictement supérieure à celle des première et troisième couches diélectriques (310, 330), le procédé comprenant une étape de formation de quatrième et cinquième couches diélectriques (531, 533) contre les première et troisième couches semi-conductrices après le retrait des 10 première et troisième couches diélectriques, dans lequel ledit renfoncement (25) est ménagé entre lesdites quatrième et cinquième couches diélectriques (531, 533) formant lesdits premier et deuxième blocs respectivement. 5. Procédé de fabrication d'un transistor vertical (1) selon l'une quelconque des 15 revendications 2 à 4, dans lequel lesdites première à troisième couches semi- conductrices (11, 12, 13) sont des couches à base de Silicium, ladite deuxième couche semi-conductrice (12) présentant une concentration en Phosphore différente de celle des première et troisième couches semi-conductrices (11, 13). 20 6. Procédé de fabrication d'un transistor vertical (1) selon l'une quelconque des revendications 2 à 4, dans lequel lesdites première à troisième couches semiconductrices (11, 12, 13) sont des couches à base de Silicium, ladite deuxième couche semi-conductrice (12) présentant une concentration en Germanium 25 différente de celle des première et troisième couches semi-conductrices (11, 13). 7. Procédé de fabrication d'un transistor vertical (1) selon la revendication 1, dans lequel ladite oxydation induit une deuxième couche diélectrique (320) dont la 30 composition est différente de la composition desdites première et troisième couches diélectriques (310, 330), ledit procédé comprenant soit une étape de gravure sélective de la deuxième couche diélectrique par rapport aux première et troisième couches diélectriques de façon à retirer la deuxième couche diélectrique (320) et à conserver au moins une partie des première et troisième 35 couches diélectriques, soit une étape de gravure sélective des première et troisième couches diélectriques par rapport à la deuxième couche diélectrique de façon à retirer les première et troisième couches diélectriques et à conserver au moins une partie de la deuxième couche diélectrique (322). 3060850 23 8. Procédé de fabrication d'un transistor vertical (1) selon la revendication 7, dans lequel le procédé comprend une gravure sélective des première et troisième couches diélectriques (310, 330) par rapport à la deuxième couche diélectrique (320) de façon à retirer les première et troisième couches diélectriques et à 5 conserver au moins une partie de la deuxième couche diélectrique (322), le procédé comprenant une étape de formation de sixième et septième couches diélectriques (531, 533) contre les première et troisième couches semiconductrices après le retrait des première et troisième couches diélectriques, dans lequel ledit renfoncement (25) est ménagé entre lesdites sixième et 10 septième couches diélectriques (531, 533) formant lesdits premier et deuxième blocs respectivement. 9. Procédé de fabrication d'un transistor vertical (1) selon l'une quelconque des revendications précédentes, dans lequel la formation de l'empilement de grille 15 comprend la formation d'une couche d'isolant de grille dans ledit renfoncement et la formation d'un matériau conducteur sur ladite couche d'isolant de grille. 10. Procédé de fabrication d'un transistor vertical (1) selon l'une quelconque des revendications précédentes, dans lequel ledit renfoncement formé ceinture 20 ladite deuxième couche de matériau semi-conducteur (12). 11. Procédé de fabrication d'un transistor vertical (1) selon l'une quelconque des revendications précédentes, dans lequel ladite première couche semiconductrice (11) présente une partie supérieure (112) et une partie inférieure 25 (111), ladite partie inférieure s'étendant latéralement au-delà de ladite partie supérieure pour le substrat (100) fourni, ladite croissance par oxydation induisant une croissance verticale d'une partie latérale de la première couche diélectrique (310) depuis ladite partie inférieure (111) de la première couche semi-conductrice, ledit empilement de grille (42) étant formé sur ladite partie 30 latérale de la première couche diélectrique (310). 12. Procédé de fabrication d'un transistor vertical (1) selon l'une quelconque des revendications précédentes, dans lequel ladite étape de fourniture est précédée des étapes de : 35 -formation d'un motif de masque dur (21) sur la troisième couche (13) de matériau semi-conducteur ; -gravure anisotrope des première à troisième couches de matériaux semiconducteurs (11-13) selon le motif du masque dur. 3060850 24 13. Procédé de fabrication d'un transistor vertical (1) selon la revendication 12, comprenant en outre des étapes de : -formation d'une septième couche diélectrique (51) contre une face latérale dudit empilement de grille (42), la septième couche diélectrique étant dans un 5 matériau différent du masque dur (21) ; -formation d'une huitième couche diélectrique (52) contre une face latérale de la septième couche diélectrique (51), la huitième couche diélectrique étant dans un matériau différent du masque dur (21) et de la septième couche diélectrique (51) ; 10 -formation d'un motif de gravure par photolithographie ; -gravures sélectives successives selon ledit motif de gravure du masque dur (21), de la huitième couche diélectrique et d'une partie de la septième couche diélectrique, de façon à former des renfoncements respectifs ; -dépôt de matériau conducteur dans lesdits renfoncements de façon à former 15 respectivement des contacts de drain, de source et de grille. 14. Procédé de fabrication d'un transistor vertical (1) selon l'une quelconque des revendications précédentes, dans lequel ladite étape de croissance horizontale des première, deuxième et troisième couches diélectriques (310, 20 320, 330) est mise en oeuvre par oxydation thermique. 15. Procédé de fabrication d'un transistor vertical (1) selon l'une quelconque des revendications 1 à 13, dans lequel ladite étape de croissance horizontale des première, deuxième et troisième couches diélectriques (310, 320, 330) est 25 mise en oeuvre par oxydation par voie humide.