FR 3057706 A1 20180420 FR 1660118 A 20161019 PROCEDE DE REALISATION D'UNE PUCE MICROELECTRONIQUE DESTINEE A ETRE HYBRIDEE A UNE DEUXIEME PUCE DOMAINE TECHNIQUE [1] Le domaine de l'invention est celui de l'assemblage, ou hybridation, de deux puces microélectroniques l'une à l'autre, comportant l'application d'une température dite d'hybridation. [2] L'invention porte plus précisément sur la réalisation d'une première puce microélectronique destinée à être hybridée à une deuxième puce microélectronique, ainsi que sur un procédé d'hybridation des deux puces microélectroniques. [3] L'invention trouve une application dans l'assemblage de puces en matériaux 10 différents, comme par exemple une puce optoélectronique comportant une matrice de diodes électroluminescentes ou de photodiodes à base de GaN sur une puce comportant un circuit de lecture à base de silicium. ÉTAT DE LA TECHNIQUE ANTÉRIEURE 15 [004] Il est souvent nécessaire d'hybrider deux puces microélectroniques l'une à l'autre, c'est-à-dire de les assembler mécaniquement par l'application d'une température dite d'hybridation, tout en assurant une connexion électrique et mécanique entre elles. [5] Les puces microélectroniques peuvent être aussi bien des dispositifs électroniques tels qu'un circuit intégré assurant la lecture et/ou le traitement de signaux électriques, que 20 des dispositifs optoélectroniques tels qu'une matrice de diodes électroluminescentes ou de photodiodes. [6] Les puces microélectroniques sont assemblées au niveau de leur face de connexion respective, sur lesquelles chaque puce comporte une matrice de N*M plots d'interconnexion électrique. Le procédé d'assemblage comporte alors une étape d'alignement et de mise en 25 contact des plots d'interconnexion, deux à deux, puis une étape d'application d'une température dite d'hybridation, réalisant ainsi un lien mécanique entre les deux puces par fusion ou inter-diffusion des plots d'interconnexion de l'une et/ou de l'autre puce microélectronique. [7] Comme l'illustre schématiquement la figure 1A, les puces microélectroniques Pi, P2 30 sont dans un premier temps mises au contact l'une de l'autre, de telle sorte que les plots d'interconnexion respectifs 12, 22 sont alignés et superposés deux à deux, et mis en contact. Les plots d'interconnexion 12, 22 sont ici espacés les uns des autres de manière périodique 3057706 2 suivant un pas p. Dans cet exemple, les plots d'interconnexion 22 de la deuxième puce P2 comportent un matériau fusible, par exemple à base d'indium ou d'un autre métal ou alliage, tel qu'un alliage eutectique SnAg ou SnAgCu, et les plots d'interconnexion 12 de la première puce Pi sont réalisés en un matériau mouillable par le matériau fusible lorsque ce dernier 5 est en phase liquide. [8] Comme l'illustre la figure 1B, les puces Pi, P2 sont ensuite soumises à la température d'hybridation Th, supérieure ou égale à la température de fusion du matériau fusible des plots d'interconnexion 22 de la deuxième puce P2, par exemple à 220°C environ. Un désalignement relatif AL des plots d'interconnexion 12, 22 peut ensuite apparaître du fait de la différence entre les coefficients de dilatation thermique des deux puces Pi, P2. Ce désalignement relatif, qui peut s'exprimer par la relation 4L=L/2.4a.4T, où L est la longueur ou le diamètre des puces Pi, P2, qui peut être approximé à N.p environ, où Aa est la différence de coefficient de dilatation thermique des puces Pi, P2 au niveau des faces de connexion 11, 21, et où AT est la différence de température entre la température ambiante et la température d'hybridation. [9] A titre illustratif, pour AT égal à 200°C environ et Aa égal à 4.10-6 K-1 environ, et pour des puces Pi, P2 ayant chacune une matrice de 1280 x 1024 plots d'interconnexion 12, 22 espacés d'un pas de 5ogn, le désalignement relatif AL peut atteindre la moitié du pas p, soit ici 25ùrn environ, voire davantage. Le désalignement relatif peut conduire, notamment dans le cas des petits pas et des grandes matrices d'interconnexion, à une perte de contact mécanique et donc à un défaut de connexion électrique entre les plots d'interconnexion respectifs. EXPOSÉ DE L'INVENTION [0010] L'invention a pour objectif de remédier au moins en partie aux inconvénients de l'art antérieur, et plus particulièrement de proposer un procédé de réalisation d'une première puce microélectronique destinée à être hybridée à une deuxième puce microélectronique de telle sorte que, lors de la phase ultérieure d'hybridation, le désalignement relatif entre les plots d'interconnexion respectifs est inférieur à une valeur seuil prédéterminée. [0011] Pour cela, l'objet de l'invention est un procédé de réalisation d'une première puce microélectronique comportant une couche dite d'intérêt ayant une première face, dite de connexion, sur laquelle sont situés des plots d'interconnexion électrique, et présentant un coefficient de dilatation thermique aci, et destinée à être assemblée, à une température dite d'hybridation Th, à une deuxième puce microélectronique, ayant une deuxième face, dite de connexion, sur laquelle sont situés des plots d'interconnexion électrique, et présentant un 3057706 3 coefficient de dilatation thermique 8-cp2, dit apparent, au niveau de la deuxième face de connexion, inférieur au coefficient de dilatation thermique aci. [0012] Selon l'invention, le procédé comporte les étapes suivantes : - dépôt d'une couche de colle sur une face de la couche d'intérêt opposée à la première face 5 de connexion, ladite couche de colle présentant une épaisseur e' inférieure ou égale à une valeur maximale eicncax prédéterminée, et un module d'Young E' compris entre des valeurs minimale Emin et maximale Eir'ax prédéterminées ; - fixation d'une couche dite poignée sur la couche de colle, ladite couche poignée présentant une épaisseur eep supérieure ou égale à une valeur minimale eic-npin prédéterminée, et un 10 coefficient de dilatation thermique lacp inférieur ou égal au coefficient de dilatation thermique apparent 8-cp2 ; - préalablement aux étapes de dépôt de la colle et de fixation de la couche poignée, détermination de la valeur maximale ercncax et des valeurs minimale Emin et maximale Eir'ax de la couche de colle d'une part, et de la valeur minimale &en de la couche poignée d'autre 15 part, de sorte que, lors de l'hybridation, les plots d'interconnexion de la première puce présentent, vis-à-vis des plots d'interconnexion de la deuxième puce, un désalignement relatif AL inférieur ou égal à une valeur seuil ALmax prédéterminée. [0013] Certains aspects préférés mais non limitatifs de ce procédé sont les suivants. [0014] Le procédé peut comporter une étape de détermination d'une valeur maximale âPi x 20 du coefficient de dilatation thermique dit apparent ôtpi de la première puce au niveau de la première face de connexion, pour laquelle le désalignement relatif AL est sensiblement égal à la valeur seuil ALmax prédéterminée. [0015] Les plots d'interconnexion peuvent être répartis de manière périodique avec un pas p, et la valeur seuil ALmax prédéterminée peut être inférieure ou égale à p/2. 25 [0016] La couche de colle peut présenter un coefficient de dilatation thermique c' supérieur à celui aci de la couche d'intérêt et à celui lacp de la couche poignée. [0017] Le procédé peut comporter une étape préalable de croissance de la couche d'intérêt à partir d'un substrat de croissance réalisé en un matériau présentant un coefficient de dilatation thermique supérieur au coefficient de dilatation thermique apparent 8-cp2 de la 30 deuxième puce. [0018] La couche d'intérêt de la première puce peut comporter des diodes électroluminescentes ou des photodiodes. 3057706 4 [0019] La couche d'intérêt de la première puce peut être réalisée à base d'un composé semiconducteur III-V ou un composé semiconducteur II-VI. [0020] La deuxième puce peut comporter une couche dite support et une couche de circuit d'intégré située entre la deuxième face de connexion et la couche support, le coefficient de 5 dilatation thermique apparent 8-Cp2 étant sensiblement égal au coefficient de dilatation thermique de la couche support. [0021] La couche support peut être réalisée en silicium. [0022] La couche de colle peut présenter une épaisseur e' inférieure ou égale à 4 fois l'épaisseur eci de la couche d'intérêt. 10 [0023] La couche de colle peut présenter un module d'Young E' compris entre 9oMPa et 4oGPa. [0024] L'épaisseur eep de la couche poignée peut être supérieure ou égale à 20 fois l'épaisseur eci de la couche d'intérêt. [0025] L'invention porte également sur un procédé d'hybridation d'une première puce 15 microélectronique avec une deuxième puce microélectronique ayant une deuxième face, dite de connexion, sur laquelle sont situés des plots d'interconnexion électrique, et présentant un coefficient de dilatation thermique 8-Cp2, dit apparent, le procédé comportant les étapes suivantes : - fournir ladite deuxième puce microélectronique ; 20 - réaliser ladite première puce microélectronique selon l'une quelconque des caractéristiques précédentes ; - mettre en contact les première et deuxième puces l'une contre l'autre de sorte que les plots d'interconnexion soient alignés et en contact mutuel ; - hybrider les première et deuxième puces l'une à l'autre, à la valeur de température 25 dite d'hybridation Th. BRÈVE DESCRIPTION DES DESSINS [0026] D'autres aspects, buts, avantages et caractéristiques de l'invention apparaîtront mieux à la lecture de la description détaillée suivante de formes de réalisation préférées de 30 celle-ci, donnée à titre d'exemple non limitatif, et faite en référence aux dessins annexés, sur lesquels : les figures 1A et 113, déjà décrites en référence à l'art antérieur, sont des vues en coupe, schématiques et partielles, d'une étape de mise en contact des puces microélectroniques de sorte que les plots d'interconnexion soient deux à deux alignés (fig.1A), et d'une étape de 3057706 5 montée en température jusqu'à la valeur d'hybridation Th, illustrant le désalignement relatif des plots d'interconnexion (figAB) ; la figure 2 est un organigramme d'un procédé de réalisation d'une première puce microélectronique destinée à être hybridée à la température d'hybridation Th à une 5 deuxième puce microélectronique ; la figure 3 illustre un exemple d'évolution de la valeur du coefficient de dilatation thermique apparent -Cipi de la première puce au niveau de sa face de connexion en fonction du nombre NxN de plots d'interconnexion ; les figures 4A à 4C illustrent des exemples d'évolution de la valeur du coefficient de 10 dilatation thermique apparent "eipi de la première puce au niveau de sa face de connexion en fonction de l'épaisseur ees de la couche support (fig.4A), de l'épaisseur ece de la couche de colle (fig.4B), et du module d'Young Ece de la couche de colle (fig.4C) ; les figures 5A à 51 sont des vues en coupe, schématiques et partielles, de différentes étapes d'une préparation d'une couche d'intérêt, de réalisation d'une première puce 15 microélectronique comportant la couche d'intérêt selon le procédé illustré sur la fig.2, puis d'hybridation de la première puce microélectronique à une deuxième puce microélectronique. EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS 20 [0027] Sur les figures et dans la suite de la description, les mêmes références représentent les éléments identiques ou similaires. De plus, les différents éléments ne sont pas représentés à l'échelle de manière à privilégier la clarté des figures. Par ailleurs, les différents modes de réalisation et variantes ne sont pas exclusifs les uns des autres et peuvent être combinés entre eux. Sauf indication contraire, les termes « sensiblement », 25 « environ », « de l'ordre de » signifient à 10% près. [0028] L'invention porte sur un procédé de réalisation d'une première puce microélectronique destinée à être hybridée à une deuxième puce microélectronique à une température d'hybridation Th supérieure à la température ambiante. Par hybridation, on 30 entend un assemblage de deux puces microélectroniques de manière à assurer une fixation mécanique des puces l'une à l'autre, ainsi qu'une connexion électrique. [0029] Les puces microélectroniques peuvent comporter des circuits intégrés et/ou des éléments optiquement actifs tels que des diodes électroluminescentes ou des photodiodes. D'une manière préférée, la première puce est une puce optoélectronique comportant une 3057706 6 matrice de diodes électroluminescentes ou de photodiodes, et la deuxième puce microélectronique comporte un circuit intégré formant un circuit de lecture destiné à appliquer un signal de commande ou de lecture aux diodes électroluminescentes ou aux photodiodes. Une puce peut être réalisée à partir d'une plaque semiconductrice, ou w afer, 5 et présenter des dimensions de largeur, longueur ou diamètre, sensiblement égales à celles de la plaque semiconductrice. Elle peut également présenter des dimensions inférieures à celles de la plaque semiconductrice. [0030] Chaque puce microélectronique peut comporter une ou plusieurs couches de matériaux différents ayant chacun un coefficient de dilatation thermique propre. Le 10 coefficient de dilatation thermique d'un matériau exprime l'allongement relatif (12-11)/li du matériau pour une différence de température donnée T2-T1. Autrement dit : a = (12 - 11)/(11. (T2 - T1)), où 11 est la longueur du matériau à la température T1, et 12 est la longueur à la température T2 supérieure à T1. [0031] Dans le cas d'une puce comportant plusieurs couches de matériaux différents, on 15 définit le coefficient de dilatation thermique apparent ôt, au niveau d'une face donnée de la puce, comme étant l'allongement relatif (1241)/ ri de la puce au niveau de la face considérée pour la différence de température donnée T2-T1. Autrement dit : CY = (12 -11)/(11. (T2 - T1)), où II et 12 sont ici les longueurs mesurées au niveau de la face considérée. Le coefficient de dilatation thermique apparent peut donc être mesuré 20 simplement au niveau de la face considérée de la puce. [0032] Le coefficient de dilatation thermique apparent d'une puce, celle-ci étant formée de plusieurs couches de matériaux différents, se distingue du coefficient de dilatation thermique moyen de la puce, lequel correspondant essentiellement à une pondération des coefficients de dilatation thermique de chaque couche de la puce en fonction de leurs 25 fraction volumique, épaisseur et/ou coefficients d'élasticité (module d'Young et coefficient de Poisson). Ainsi, le coefficient de dilatation thermique moyen d'une couche comportant plusieurs matériaux différents peut s'exprimer comme : = Ei aivi, où ai est le coefficient de dilatation thermique du matériau i et vi est la fraction volumique du matériau i dans la couche. De plus, le coefficient de dilatation thermique moyen d'une puce 30 comportant plusieurs couches de matériaux différents peut s'exprimer comme : = (Ei aieiEi/[(1 - vi). (1 - aiAT)1)/(Ei eiEi/[(1 - vi). (1 - aiAT)1), où ai est le coefficient de dilatation thermique du matériau de la couche i, ei est l'épaisseur de la couche i, et Ei et vi sont les modules d'Young et coefficient de Poisson du matériau de la couche i. [0033] Par ailleurs, une couche ou une puce est dite réalisée à base d'un matériau lorsque 35 son coefficient de dilatation thermique moyen est sensiblement égal au coefficient de 3057706 7 dilatation thermique du matériau. A titre d'exemple, une couche comportant une pluralité de diodes électroluminescentes réalisées en GaN peut comporter des portions d'isolation électrique des diodes entre elles réalisées en un matériau diélectrique, par exemple un oxyde ou un nitrure de silicium. Une telle couche est dite alors réalisée à base de GaN lorsque son 5 coefficient de dilatation moyen est sensiblement égal à celui du GaN. [0034] Les première et deuxième puces microélectroniques comportent chacune NxM plots d'interconnexion électrique par lesquels l'assemblage mécanique et la connexion électrique entre les puces sont destinés à être obtenus. Les valeurs N et M peuvent être identiques ou différentes. Les NxM plots d'interconnexion sont situés sur une face de connexion de la 10 puce, et sont espacés les uns des autres, de préférence de manière périodique suivant un pas p. Le pas p est ici considéré comme identique suivant l'axe des N plots et suivant celui des M plots, mais il peut être différent. Ils sont réalisés en au moins un matériau électriquement conducteur. Les plots d'interconnexion de la première puce et/ou de la deuxième puce, ici de la deuxième puce, comportent un matériau fusible dont la température de fusion est 15 inférieure ou égale à la température d'hybridation. A titre d'exemple, il peut s'agir de billes d'indium ou de SnAgCu (SAC), ou de leurs alliages. L'assemblage des puces microélectroniques correspond alors à une hybridation par fusion. [0035] L'invention porte principalement sur un procédé de réalisation d'une première puce microélectronique de sorte que, lors de son hybridation à une deuxième puce 20 microélectronique, les plots d'interconnexion présentent un désalignement relatif inférieur ou égal à une valeur seuil prédéterminée. Par désalignement relatif, on entend la distance, dans le plan parallèle aux faces de connexion, entre le centre, ou barycentre, d'un plot d'interconnexion de la première puce vis-à-vis du centre, ou barycentre du plot d'interconnexion de la deuxième puce avec lequel il était initialement aligné. 25 [0036] La figure 2 est un organigramme d'un procédé de réalisation d'une première puce microélectronique Pi destinée à être hybridée à une deuxième puce microélectronique P2 à une température d'hybridation Th, comme celui décrit en référence aux figures 5A à 51. [0037] La première puce Pi comporte une couche i3, dite d'intérêt, présentant un 30 coefficient de dilatation thermique aci, une épaisseur notée eci, et un module d'Young Eci. La couche d'intérêt i3 est réalisée à base d'un matériau d'intérêt, ici un matériau semiconducteur cristallin. Ainsi, le coefficient aci de la couche d'intérêt i3 est sensiblement égal au coefficient de dilatation thermique du matériau d'intérêt. Le matériau d'intérêt peut être un composé semiconducteur III-V, c'est-à-dire comportant des éléments III et des 35 éléments des éléments V du tableau périodique, par exemple du GaN, ou un composé 3057706 8 semiconducteur II-VI, voire un composé semiconducteur W tel que le germanium. Il peut s'étendre de manière continue dans le plan de la couche et sur toute ou partie de l'épaisseur de la couche, ou en variante, peut s'étendre de manière à former de portions ou zones distinctes les unes des autres. 5 [0038] Dans cet exemple, la première puce Pi est une puce optoélectronique dont la couche d'intérêt 13 comporte une matrice de diodes électroluminescentes réalisées à base de GaN (non représentée). Les diodes électroluminescentes peuvent présenter une structure identique ou similaire à celle décrite dans la demande de brevet FR3023061, ou à celle décrite dans la publication de Fan et al intitulée III-nitride micro-emitter arrays 10 development and applications, J. Phys. D: Appl. Phys. 41(2008) 094001. [0039] La première puce Pi comporte une face il dite de connexion au niveau de laquelle est située une matrice de NxM plots 12 d'interconnexion électrique. Les plots d'interconnexion 12, réalisés en un matériau électriquement conducteur, et éventuellement transparent au rayonnement lumineux émis par les diodes, sont électriquement en contact 15 avec les diodes électroluminescentes. Les plots d'interconnexion 12 sont espacés les uns des autres, de préférence de manière périodique selon un pas p. [0040] La deuxième puce microélectronique P2 présente une deuxième face 21 dite de connexion sur laquelle est située une matrice de NxM plots 22 d'interconnexion électrique. Les plots d'interconnexion 22 comportent ici un matériau fusible à la température 20 d'hybridation Th, et sont espacés les uns des autres d'une manière identique aux plots 12 de la puce Pi. La puce P2 présente un coefficient de dilatation thermique, dit apparent, noté 8-cp2, défini au niveau de la face de connexion 21. [0041] La puce P2 comporte une couche dite support 24 présentant une épaisseur ees et réalisée en un matériau présentant un coefficient de dilatation thermique cces. A titre 25 d'exemple, la couche support 24 peut être un substrat, ou w afer, de silicium d'une épaisseur de 725ffl. Le coefficient de dilatation thermique cces est alors de 2,6.10-6 K-1 environ. [0042] La puce P2 peut comporter d'autres couches que la couche support 24, notamment une couche 23 dite de circuit intégré formée d'un matériau électriquement isolant, par exemple un matériau diélectrique tel que du Sio2, dans lequel s'étendent des lignes de 30 connexion électrique (non représentées) en un matériau électriquement conducteur, par exemple un matériau métallique. Cette couche 23 de circuit intégré est située entre la face de connexion 21 et la couche support 24. [0043] La deuxième puce P2 est réalisée à base du matériau de la couche support 24, de sorte qu'elle présente un coefficient de dilatation thermique apparent 8-cp2, au niveau de la 3057706 9 face de connexion 21, sensiblement égal au coefficient de dilatation thermique cces de la couche support 24, autrement dit : 8-Cp2 lacs. [0044] Cependant, le coefficient de dilatation thermique apparent 8-Cp2 de la puce P2 est inférieur au coefficient de dilatation thermique aci de la couche d'intérêt 13 de la puce Pi. A 5 titre d'exemple, le coefficient aci est de l'ordre de 5,6.10-6 K-1 pour une couche d'intérêt i3 à base de GaN et le coefficient apparent 8-Cp2 est de l'ordre de 2,6.10-6 K-1 pour une puce P2 à base de silicium. Selon l'invention, on cherche à contraindre mécaniquement la couche d'intérêt 13 de la puce Pi pour contrôler et limiter le désalignement relatif AL des plots d'interconnexion 12 vis-à-vis de ceux 22 de la puce P2. 10 [0045] Pour cela, une première étape consiste à considérer les propriétés thermomécaniques de la couche d'intérêt 13 de la puce Pi d'une part, et celles de la deuxième puce P2 d'autre part. On obtient ainsi un ensemble de données d'entrée, à savoir : - pour la couche d'intérêt 13 de la puce Pi : le coefficient de dilatation thermique aci, l'épaisseur eci, le module d'Young Eci ; 15 - pour la puce P2 : le coefficient de dilatation thermique apparent ôcp2 au niveau de la face de connexion 21. [0046] Une deuxième étape consiste à déterminer une valeur seuil maximale ALmax de désalignement relatif AL entre les plots d'interconnexion 12 de la puce Pi et les plots d'interconnexion 22 de la puce P2, de manière à limiter voire écarter les risques de perte de 20 contact mécanique et donc électrique entre les plots d'interconnexion. [0047] Cette valeur seuil maximale ALmax dépend notamment de l'espacement entre les plots d'interconnexion 12, 22 adjacents d'une même face de connexion 11, 21. Ainsi, dans le cas où les N*M plots d'interconnexion sont espacés les uns des autres de manière périodique avec un pas p, la valeur seuil maximale ALmax de désalignement relatif AL peut être 25 inférieure ou égale à p/2, et de préférence être inférieure ou égale à p/4. Les plots peuvent présenter une dimension moyenne, dans le plan XY, sensiblement égale à p/2. De préférence, la valeur seuil maximale ALmax de désalignement relatif AL peut être inférieure ou égale à la dimension moyenne des plots, par exemple égale à p/2, et de préférence être inférieure ou égale à la moitié de la dimension moyenne des plots, par exemple égale à p/4. 30 Par dimension moyenne d'un plot, on entend la dimension de largeur ou de longueur du plot, voire de diamètre, suivant un axe passant par les N ou M plots d'interconnexion. [0048] De manière avantageuse, la valeur seuil maximale ALmax peut être exprimée en termes de coefficient de dilatation thermique apparent ôcp1 de la puce Pi au niveau de sa face de connexion il. Ainsi, la valeur seuil maximale ALmax de désalignement relatif est atteinte 3057706 10 pour une valeur maximale ber du coefficient de dilatation apparent ôcp, de la puce Pi au niveau de sa face de connexion il, selon la relation : eax - 2.4Lmax/(L.4T) + -dp2. Par exemple, dans le cas d'une matrice NxN de plots d'interconnexion espacés périodiquement d'un pas p, et pour un désalignement relatif maximal ALmax sensiblement égal à p/2, la 5 longueur L pouvant être estimée à N.p, on obtient une valeur maximale ôcfrrlax sensiblement égale à 1/(N.41') + ôcp2. [0049] Ainsi, pour une matrice NxN de plots d'interconnexion à hybrider et une montée en température AT donnée, on a déterminé la valeur maximale ô-el' du coefficient de dilatation thermique apparent de la puce Pi au niveau de la face de connexion il. 10 [0050] La figure 3 illustre un exemple de relation entre le coefficient de dilatation thermique apparent ôcpi de la puce Pi au niveau de sa face de connexion il en fonction du nombre NxN de plots d'interconnexion, pour une valeur seuil maximal ALmax sensiblement égale à p/4, et pour une différence de température de AT de 2130°C environ. Le trait pointillé représente le 15 coefficient de dilatation thermique apparent ôcp2 de la puce P2, ici sensiblement égal à 2,6.10-6 K-1 pour une puce P2 réalisée à base de silicium. [0051] Ainsi, si l'on souhaite être en mesure d'hybrider les puces Pi et P2 ayant une matrice de NxN = 4000x4000 plots d'interconnexion, la valeur maximale -Pi est de 3.10-6 K-1 environ. 20 [0052] Une troisième étape consiste à déterminer des valeurs seuils de caractéristiques dimensionnelles et thermomécaniques de la puce Pi, celle-ci étant alors formée de la couche d'intérêt 13 à laquelle est fixée une couche 15, dite poignée, au moyen d'une couche de colle 14 intermédiaire, de telle sorte que, lors de l'hybridation des puces Pi et P2, le désalignement relatif AL soit sensiblement égal à la valeur seuil maximale ALmax. Cela se 25 traduit par le fait que le coefficient de dilatation apparent ôcpi de la puce Pi est alors sensiblement égal à la valeur maximale ôcnax. [0053] La couche poignée 15 est réalisée à base d'un matériau, de préférence identique à celui de la couche support 24 de la puce P2, de sorte que : - son coefficient de dilatation thermique lacp est inférieur ou sensiblement égal, et de 30 préférence sensiblement égal, au coefficient de dilatation thermique apparent ôcp2 de la puce P2 ; - son épaisseur eep présente une valeur seuil minimale ecmpin à déterminer ; - avantageusement, son module d'Young Eep et son coefficient de Poisson Vcp sont sensiblement égaux à ceux de la couche support 24 de la puce P2. 3057706 11 [0054] La couche de colle 14 présente les caractéristiques suivantes : - son épaisseur e' présente une valeur seuil maximale eicr à déterminer ; - son module d'Young E', à température ambiante, est compris entre une valeur seuil minimale Emin et une valeur seuil maximale Eicr à déterminer ; 5 - le coefficient de dilatation thermique c' présente une valeur qui peut être supérieure, au moins 10 fois voire vingt fois, à celle de la couche d'intérêt 13 et de la couche poignée 15. [0055] La détermination de l'épaisseur minimale epin de la couche poignée 15 d'une part, et de la valeur maximale ecax et des valeurs minimale Een et maximale Ecir de la couche 10 de colle 14 d'autre part, peut être réalisée par une étude paramétrique effectuée par simulation numérique, notamment au moyen du logiciel ANSYS® simulant le comportement thermomécanique de la puce Pi modélisée par éléments finis. [0056] Dans cet exemple, on fait varier les variables que sont l'épaisseur eep de la couche poignée 15, ainsi que l'épaisseur e' et le module d'Young E' de la couche de colle 14, de 15 sorte que le coefficient de dilatation apparent -crcp, de la puce Pi au niveau de sa face de connexion il ait une valeur égale à la valeur maximale ô-49r. [0057] Les figures 4A à 4C sont des exemples illustrant l'influence desdites variables sur le coefficient de dilatation apparent ôcp, de la puce Pi. Dans ces exemples, la puce P2 est 20 réalisée à base de silicium, et présente un coefficient de dilatation thermique apparent ôtp2 de 2,6.10-6 [0058] La puce Pi comporte une couche d'intérêt 13 réalisée à base de GaN, et présente un coefficient de dilatation thermique aci égal à 5,6.10-6 K-1 environ, une épaisseur eci de 5!IIT1 environ, un module d'Young Eci égal à 390GPa environ et un coefficient de Poisson vei égal 25 à 0,33 environ. La couche de colle 14 présente un coefficient de dilatation thermique c' égal à 86.10-6 K-1 environ, une épaisseur ece dont la valeur maximale est à déterminer, un module d'Young E' dont les valeurs minimale et maximale sont à déterminer, et un coefficient de Poisson de 0,35 environ, ici dans le cas d'une colle époxy, par exemple une colle EPO-TEK E360. La couche poignée 15 est réalisée à base de silicium. Elle présente un coefficient de 30 dilatation thermique am égal à 2,6.10-6 K-1 environ, une épaisseur eep dont la valeur minimale est à déterminer, un module d'Young Eep égal à i3oGPa environ, et un coefficient de Poisson de 0,28 environ. [0059] Comme l'illustre la figure 3, l'hybridation d'une puce Pi à une puce P2 par 4000x4000 plots d'interconnexion à une température d'hybridation de 200°C, soit un AT 3057706 12 de 200°C environ, avec un désalignement relatif inférieur ou égal au pas p/4, implique que la puce Pi ait un coefficient de dilatation apparent -crcp, inférieur ou égal à une valeur maximale ijinax égale à 3.10-6 K-1 environ. [0060] La figure 4A illustre l'influence de l'épaisseur eep de la couche poignée 15 sur la valeur 5 du coefficient de dilatation apparent ôtpi de la puce Pi au niveau de la face de connexion ii, dans le cas où la couche de colle 14 présente une épaisseur de 2,5urn et un module d'Young de 2,8GPa à température ambiante. La valeur maximale ôclilr de 3.10-6 K-1 du coefficient de dilatation thermique apparent api de la puce Pi est atteinte pour une valeur minimale eicren de la couche poignée 15 de moum environ. Dans le cas où la couche poignée 15 présente 10 une valeur supérieure ou égale à cette valeur minimale, le désalignement relatif AL sera inférieur ou égal à la valeur seuil prédéterminée, à savoir ici p/4. [0061] La figure 4B illustre l'influence de l'épaisseur e' de la couche de colle 14 sur la valeur du coefficient de dilatation apparent ôtpi de la puce Pi au niveau de la face ii, dans le cas où la couche poignée 15 présente une épaisseur de 3oourn et où la couche de colle 14 présente 15 un module d'Young de 2,8GPa. La valeur maximale irclir de 3.10-6 K-1 du coefficient de dilatation thermique apparent ôcp1 de la puce Pi est atteinte pour une valeur maximale eir'ax de la couche de colle 14 de 18urn environ. Dans le cas où la couche de colle 14 présente une valeur inférieure ou égale à cette valeur maximale, le désalignement relatif AL sera inférieur ou égal à la valeur seuil prédéterminée, à savoir ici p/4. 20 [0062] La figure 4C illustre l'influence du module d'Young E' de la couche de colle 14 sur la valeur du coefficient de dilatation apparent eip1 de la puce Pi au niveau de la face il. Dans cet exemple, la couche poignée 15 a une épaisseur de 3oourn environ et la couche de colle 14 présente une épaisseur de 2,5urn environ. [0063] Les inventeurs ont mis en évidence que, d'une manière générale, la valeur du 25 coefficient de dilatation thermique apparent ô-Épi de la puce Pi au niveau de la face de connexion il est inférieure ou égale à la valeur maximale ôclirlax lorsque la valeur du module d'Young E' de la couche de colle 14 appartient à un intervalle délimité par des valeurs minimale Ecmcin et maximale ecax, les bornes étant incluses. [0064] Il apparaît en effet que, lorsque le module d'Young E' a une valeur inférieure à la 30 valeur minimale en, le coefficient de dilatation thermique apparent ôcp1 est supérieur à la valeur maximale ô-ex. En effet, il y a alors un découplage mécanique, en termes de transmission des contraintes mécaniques, entre la couche d'intérêt 13 à fort coefficient de dilatation thermique et la couche poignée 15 à faible coefficient de dilatation thermique. En d'autres termes, lors de l'application de la température d'hybridation Th, il y a un défaut de 35 transmission des contraintes mécaniques entre la couche poignée 15 et la couche d'intérêt 3057706 13 13 au niveau de la couche de colle 14, de sorte que la couche d'intérêt 13 n'est alors pas ou peu contrainte par la couche poignée 15. [0065] Il apparaît en outre que, lorsque le module d'Young a une valeur supérieure à la valeur maximale Eir, le coefficient de dilatation thermique apparent ôcpi devient également 5 supérieur à la valeur maximale an'''. Dans ce cas, il y a également un découplage des contraintes mécaniques entre la couche poignée 15 et la couche d'intérêt 13. Cependant, lors de l'application de la température d'hybridation Th, la couche d'intérêt 13 est essentiellement couplée à la couche de colle 14, qui présente un très fort coefficient de dilatation thermique, et non pas à la couche poignée 15. 10 [0066] Il apparaît donc qu'un bon couplage des contraintes mécaniques entre la couche poignée 15 et la couche d'intérêt 13 est possible lorsque la colle présente une valeur de module d'Young E' comprise entre les valeurs minimale Emin et maximale Eir. Ceci est particulièrement surprenant, dans la mesure où la colle présente un fort coefficient de dilatation thermique, ici de 85.10-6 K-1, bien supérieur à celui de la couche poignée 15 et à 15 celui de la couche d'intérêt 13. Or, le document WO2o13/o68891 enseigne qu'une colle à fort coefficient de dilatation thermique empêche la bonne transmission des contraintes mécaniques entre deux substrats. L'homme du métier aurait donc considéré que le collage de la couche d'intérêt 13 à une couche poignée 15 de faible coefficient de dilatation thermique n'aurait pas permis d'atteindre la valeur maximale an' du coefficient de 20 dilatation apparent api, dans la mesure où les colles ont généralement des valeurs très élevées de coefficient de dilatation thermique. [0067] Une quatrième étape consiste à déposer la couche de colle 14 sur la face 13a de la couche d'intérêt 13 opposée à la face de connexion 11, puis à fixer la couche poignée 15 sur la couche de colle 14. 25 [0068] La couche de colle 14 est choisie de sorte que d'une part son épaisseur e' est inférieure ou égale à la valeur maximale ecrncax préalablement déterminée, et d'autre part que son module d'Young E' est compris entre les valeurs minimale Emin et maximale Eicr préalablement déterminées. [0069] La couche poignée 15 est choisie de sorte que d'une part son épaisseur eep est 30 supérieure ou égale à la valeur minimale elen préalablement déterminée, et d'autre part que son coefficient de dilatation thermique lacp est inférieur ou égal au coefficient apparent 8-Cp2 de la puce P2. [0070] La couche de colle 14 peut présenter un coefficient de dilatation thermique c' supérieur au coefficient aci de la couche d'intérêt 13 et au coefficient lacp de la couche poignée 35 15. Comme mentionné précédemment, les inventeurs ont mis en évidence la bonne 3057706 14 transmission des contraintes mécaniques entre la couche poignée 15 et la couche d'intérêt 13 lors de l'hybridation à la température Th, permettant ainsi de limiter la dilatation de la couche d'intérêt 13 dans le but de contrôler le désalignement relatif entre les plots d'interconnexion. 5 [0071] D'une manière générale, mais en particulier dans le cas d'une puce Pi, comportant une couche d'intérêt 13 à base de GaN collée à une couche poignée 15 en silicium, hybridée à une puce P2 à base de silicium, il est avantageux que la couche de colle 14 présente une épaisseur e' inférieure ou égale à 4 fois l'épaisseur eci de la couche d'intérêt 13, et de préférence inférieure ou égale à 2 fois cette épaisseur eci. Il est également avantageux que la 10 couche de colle 14 présente un module d'Young E' compris entre 9oMPa et 4oGPa. De plus, il est avantageux que l'épaisseur eep de la couche poignée 15 soit au moins 20 fois supérieure à l'épaisseur eci de la couche d'intérêt 13. Un désalignement relatif inférieur ou égal à p/2 est alors obtenu entre les puces Pi et P2 ayant chacune NxM plots d'interconnexion, la valeur maximale entre N et M étant inférieure ou égale à 4000 environ. 15 [0072] Les figures 5A à 51 sont des vues en coupe, schématiques et partielles, d'un exemple de procédé d'hybridation d'une première puce microélectronique Pi à une deuxième puce microélectronique P2, comportant des étapes de préparation et de réalisation de la première puce Pi. 20 [0073] On définit ici et pour la suite de la description un repère direct tridimensionnel (X,Y,Z), où les axes X et Y forment un plan parallèle au plan principal de la couche d'intérêt 13, et où l'axe Z est orienté de manière sensiblement orthogonale au plan principal de la couche d'intérêt 13. Dans la suite de la description, les termes « vertical » et « verticalement » s'étendent comme étant relatifs à une orientation sensiblement parallèle 25 à l'axe Z, et les termes « horizontal » et « horizontalement » comme étant relatifs à une orientation sensiblement parallèle au plan (X,Y). [0074] En référence à la figure 5A, on réalise la croissance de la couche d'intérêt 13 à partir d'un substrat de croissance 16. La croissance peut être effectuée par épitaxie, par exemple par en phase vapeur aux organométalliques (MOCVD, pour MetalOrganic Chemical 30 Vapour Deposition, en anglais). Le substrat de croissance 16 peut présenter un coefficient de dilatation thermique supérieur à celui de la couche d'intérêt 13. Dans le cas d'une couche d'intérêt 13 à base de GaN d'une épaisseur de 5ùm, le substrat de croissance 16 peut être du saphir (A1203), dont le coefficient de dilatation thermique est égal à 7,5.10-6 K-1 environ. 3057706 15 [0075] On réalise ici une matrice de diodes électroluminescentes (non représentée), par exemple suivant le procédé décrit dans la demande FR3o23o6i. On réalise ensuite les NxN ou NxM plots d'interconnexion 12 sur la face de connexion il de la couche d'intérêt 13. Les plots d'interconnexion 12 sont ici des portions d'un matériau électriquement conducteur et 5 transparent, tel que de PITO, électriquement connectées aux diodes électroluminescentes. [0076] On dépose une couche de colle temporaire 17, par exemple une colle epoxy, de manière à recouvrir la face de connexion il de la couche d'intérêt 13, puis on fixe une couche poignée temporaire 18, par exemple un substrat ou w afer, de silicium ou d'un matériau dont le coefficient de dilatation thermique est proche de celui du Si (fig. 5B). On réalise ensuite 10 la suppression du substrat de croissance 16, par exemple par laser (LLO, pour Laser Lift-Off, en anglais) ou par abrasion et polissage mécano-chimique (CMP, pour Chem ical Mechanical Polishing, en anglais) (fig.5C). L'empilement ainsi obtenu est ensuite retourné (fig.5D). [0077] En référence à la figure 5E, on met en oeuvre le procédé de réalisation de la première 15 puce Pi selon l'exemple décrit précédemment en référence à la figure 2. La couche de colle 14 peut être une colle epoxy d'une épaisseur 2,5?Jrn environ et d'un module d'Young de 2,8GPa. La couche poignée 15 est réalisée en silicium et présente une épaisseur de 3oogn, voire de 725gn dans le cas d'un w afer de silicium. [0078] On supprime ensuite la couche de colle 17 et la couche poignée 18 temporaire, de 20 manière à rendre libre, c'est-à-dire non recouverts, la face de connexion il de la puce Pi et les plots d'interconnexion 12 (fig.5F). [0079] En référence à la figure 5G, on met en contact les deux puces Pi et P2 de manière à ce que les plots d'interconnexion 12, 22 de chaque puce soient deux à deux, alignés et superposés, et en contact mutuel. La puce P2 est réalisée à base de silicium. Elle comporte 25 une couche 23 de circuit intégré au niveau de sa face de connexion 21 formant un circuit de lecture, qui repose sur une couche support 24 en silicium d'une épaisseur ici de 725gn. Elle comporte en outre des plots d'interconnexion 22 formés notamment d'un matériau fusible à la température d'hybridation Th. On applique ensuite une montée en température, de la température ambiante Ta jusqu'à la température d'hybridation Th. On réalise ainsi la fusion 30 des plots d'interconnexion 22 de la puce P2. L'hybridation des deux puces Pi, P2 au niveau des plots d'interconnexion 12, 22 est ensuite obtenue lors du refroidissement des puces. [0080] On peut ensuite amincir la couche support 24 de la puce P2 (fig.5H). Une suppression de la couche support 24 peut être envisagée si la couche 23 de circuit intégré, associée à la puce Pi, présente une épaisseur suffisante pour assurer une bonne tenue 35 mécanique de l'empilement. L'amincissement permet de faciliter la dissipation thermique. 3057706 16 [0081] On peut également supprimer la couche poignée 15 ainsi que la couche de colle 14 de la puce Pi (fig.51). On obtient ainsi un empilement d'une puce optoélectronique Pi et d'une puce électronique P2 à circuit de lecture, dont le désalignement relatif AL entre les plots d'interconnexion 12, 22 est inférieur ou égal à un seuil prédéterminé ALmax, limitant 5 ainsi les défauts de contact mécanique et donc électrique. De plus, dans cet exemple, l'empilement présente une épaisseur globale relativement faible, ce qui permet d'améliorer l'évacuation thermique de la chaleur produite par la puce optoélectronique. [0082] Des modes de réalisation particuliers viennent d'être décrits. Différentes variantes 10 et modifications apparaîtront à l'homme du métier. REVENDICATIONS1. Procédé de réalisation d'une première puce microélectronique (Pi) o comportant une couche (i3) dite d'intérêt ayant une première face (ii), dite de connexion, sur laquelle sont situés des plots (i2) d'interconnexion électrique, et présentant un coefficient de dilatation thermique aci, et o destinée à être assemblée, à une température dite d'hybridation Th, à une deuxième puce microélectronique (P2), ayant une deuxième face (2i), dite de connexion, sur laquelle sont situés des plots (22) d'interconnexion électrique, et présentant un coefficient de dilatation thermique 8-cp2, dit apparent, au niveau de la deuxième face (2i) de connexion, inférieur au coefficient de dilatation thermique ccei ; le procédé comportant les étapes suivantes : i) dépôt d'une couche de colle (i4) sur une face (13a) de la couche d'intérêt (i3) opposée à la première face (ii) de connexion, ladite couche de colle (i4) présentant une épaisseur e' inférieure ou égale à une valeur maximale eir'ax prédéterminée, et un module d'Young E' compris entre des valeurs minimale Emin et maximale Ecmcax prédéterminées ; ii) fixation d'une couche dite poignée (i5) sur la couche de colle (i4), ladite couche poignée (i5) présentant une épaisseur eep supérieure ou égale à une valeur minimale &en prédéterminée, et un coefficient de dilatation thermique lacp inférieur ou égal au coefficient de dilatation thermique apparent 8-cp2 ; iii) préalablement aux étapes de dépôt de la colle et de fixation de la couche poignée (i5), détermination de la valeur maximale e max et des valeurs minimale Emin et maximale Eir'ax de la couche de colle (i4) d'une part, et de la valeur minimale &Jen de la couche poignée (i5) d'autre part, de sorte que, lors de l'hybridation, les plots d'interconnexion (i2) de la première puce (Pi) présentent, vis-à-vis des plots d'interconnexion (22) de la deuxième puce (P2), un désalignement relatif AL inférieur ou égal à une valeur seuil ALmax prédéterminée. 2. Procédé selon la revendication i, comportant une étape de détermination d'une valeur maximale -an' du coefficient de dilatation thermique dit apparent Ôtpi de la première puce (Pi) au niveau de la première face (ii) de connexion, pour laquelle le désalignement relatif AL est sensiblement égal à la valeur seuil ALmax prédéterminée. 3057706 18 3. Procédé selon la revendication 2, dans lequel les plots d'interconnexion (22) sont répartis de manière périodique avec un pas p, et dans lequel la valeur seuil ALmax prédéterminée est inférieure ou égale à p/2. 4. Procédé selon l'une quelconque des revendications 1 à 3, dans lequel la couche de colle 5 (14) présente un coefficient de dilatation thermique c' supérieur à celui aci de la couche d'intérêt (13) et à celui 'step de la couche poignée (15). 5. Procédé selon l'une quelconque des revendications 1 à 4, comportant une étape préalable de croissance de la couche d'intérêt (13) à partir d'un substrat de croissance (16) réalisé en un matériau présentant un coefficient de dilatation thermique supérieur au 10 coefficient de dilatation thermique apparent 8-Cp2 de la deuxième puce (P2). 6. Procédé selon l'une quelconque des revendications 1 à 5, dans lequel la couche d'intérêt (13) de la première puce (Pi) comporte des diodes électroluminescentes ou des photodiodes. 7. Procédé selon l'une quelconque des revendications i à 6, dans lequel la couche 15 d'intérêt (13) de la première puce (Pi) est réalisée à base d'un composé semiconducteur III- V ou un composé semiconducteur II-VI. 8. Procédé selon l'une quelconque des revendications 1 à 7, dans lequel la deuxième puce (P2) comporte une couche dite support (24) et une couche (23) de circuit d'intégré située entre la deuxième face (21) de connexion et la couche support (24), le coefficient de 20 dilatation thermique apparent 8-cp2 étant sensiblement égal au coefficient de dilatation thermique de la couche support (24). 9. Procédé selon la revendication 8, dans lequel la couche support (24) est réalisée en silicium. 10. Procédé selon l'une quelconque des revendications i à 9, dans lequel la couche de colle 25 (14) présente une épaisseur e' inférieure ou égale à 4 fois l'épaisseur eci de la couche d'intérêt (13). n. Procédé selon l'une quelconque des revendications i à 10, dans lequel la couche de colle (14) présente un module d'Young E' compris entre 9oMPa et 4oGPa. 12. Procédé selon l'une quelconque des revendications i à n, dans lequel l'épaisseur eep 30 de la couche poignée (15) est supérieure ou égale à 20 fois l'épaisseur eci de la couche d'intérêt (13). 3057706 19 13. Procédé d'hybridation d'une première puce microélectronique (Pi) avec une deuxième puce microélectronique (P2) ayant une deuxième face (21), dite de connexion, sur laquelle sont situés des plots (22) d'interconnexion électrique, et présentant un coefficient de dilatation thermique 8-Cp2, dit apparent, le procédé comportant les étapes suivantes : 5 o fournir ladite deuxième puce microélectronique (P2) ; o réaliser ladite première puce microélectronique (Pi) selon l'une quelconque des revendications précédentes ; o mettre en contact les première et deuxième puces (Pi, P2) l'une contre l'autre de sorte que les plots d'interconnexion (12, 22) soient alignés et en contact mutuel ; 10 o hybrider les première et deuxième puces (Pi, P2) l'une à l'autre, à la valeur de température dite d'hybridation Th.