FR 3053857 A1 20180112 FR 1656566 A 20160707 B15068 - DD16944ST 1 CIRCUIT DE SELECTION D'UNE TENSION D'ALIMENTATION A TRANSITION CONTROLEE Domaine La présente demande concerne le domaine des circuits électroniques de façon générale, et vise plus particulièrement un circuit de sélection d'une tension d'alimentation, par exemple 5 pour circuit intégré. Exposé de l'art antérieur Dans certains dispositifs électroniques, on souhaite pouvoir modifier le niveau de la tension d'alimentation d'un circuit intégré, par exemple pour optimiser la gestion de 10 l'énergie électrique dans le dispositif. De préférence, cette modification du niveau de la tension d'alimentation doit pouvoir se faire de façon dynamique, c'est-à-dire sans interrompre le fonctionnement du circuit intégré. La figure 1 est un schéma électrique simplifié d'un 15 exemple d'un circuit de sélection d'une tension d'alimentation. Le circuit de de la figure 1 comprend deux transistors MOS de puissance SW1 et SW2. Le transistor SW1 relie, via ses noeuds de conduction (source et drain), un noeud 101 d'application d'une première tension d'alimentation d'entrée VDD1 à un noeud 102 de 20 fourniture d'une tension d'alimentation de sortie VCORE. Le transistor SW2 relie, via ses noeuds de conduction, un noeud 103 3053857 B15068 - DD16944ST 2 d'application d'une deuxième tension d'alimentation d'entrée VDD2 inférieure à la tension VDD1 au noeud VCORE. Le circuit de sélection de tension de la figure 1 comprend en outre un circuit de contrôle 104 connecté aux grilles des transistors SW1 et SW2, configurable pour, dans une première configuration, maintenir les transistors SW1 et SW2 respectivement fermé (passant) et ouvert (bloqué), et, dans une deuxième configuration, maintenir les transistors SW1 et SW2 respectivement ouvert et fermé. Dans la première configuration, la tension VCORE sur le noeud 102 est sensiblement égale à la tension VDD1, et, dans la deuxième configuration, la tension VCORE sur le noeud 102 est sensiblement égale à la tension VDD2. Le noeud 102 est destiné à être connecté à un noeud d'alimentation d'une charge (non représentée), par exemple un circuit intégré. Ainsi, le circuit de la figure 1 permet, par l'intermédiaire de son circuit de contrôle 104, de sélectionner l'une ou l'autre des tensions VDD1 et VDD2 pour l'alimentation du circuit charge. Un problème qui se pose dans un tel circuit de sélection de tension est celui du contrôle des transitions entre les 20 première et deuxième configurations. En particulier, pour limiter les pertes énergétiques, les transistors SW1 et SW2 sont généralement choisis pour présenter des résistances série faibles à l'état passant. Ainsi, si les deux transistors SW1 et SW2 se trouvent fermés simultanément, même pendant un court instant, un 25 fort courant circule entre les noeuds 101 et 103, ce qui peut conduire à des dégradations. En outre, si les deux transistors SW1 et SW2 se trouvent ouverts simultanément, même pendant un court instant, une chute de tension peut se produire sur le noeud 102, ce qui peut conduire à des dysfonctionnements du circuit 30 charge. La figure 2 est un schéma électrique simplifié illustrant un exemple d'architecture de circuit de sélection de tension d'alimentation qui a été proposé pour tenter de résoudre ce problème. 3053857 B15068 - DD16944ST 3 Dans cet exemple, on considère que la tension d'alimentation d'entrée VDD1 appliquée sur le noeud 101 est supérieure à la tension d'alimentation d'entrée VDD2 appliquée sur le noeud 103. Dans le circuit de la figure 2, le transistor 5 SW1 de la figure 1 est remplacé par une pluralité de transistors élémentaires SW1i de plus petites dimensions (et donc ayant une résistance série à l'état passant plus élevée) connectés en parallèle entre les noeuds 101 et 102 (avec i entier allant de 1 à n et n entier supérieur à 1). Les grilles des transistors 10 élémentaires SW1i et du transistor SW2 sont connectées à un circuit de contrôle numérique 201. Les transistors élémentaires SW1i sont commandables individuellement à l'état ouvert ou à l'état fermé par le circuit de contrôle 201. Le circuit de contrôle 201 est configurable pour, dans une première configuration, 15 maintenir l'ensemble des transistors SW1i fermés et le transistor SW2 ouvert de façon à appliquer la tension VDD1 sur le noeud 102, et, dans une deuxième configuration, maintenir l'ensemble des transistors SW1i ouverts et le transistor SW2 fermé de façon à appliquer la tension VDD2 sur le noeud 102. Le circuit de contrôle 201 est en outre connecté au noeud VCORE et comprend une boucle numérique de rétroaction permettant, pendant des phases de transition entre les première et deuxième configurations, de fermer/ouvrir un par un les transistors SW1i pour contrôler la vitesse de croissance/décroissance de la tension VCORE sur le noeud 102. Des exemples d'architectures de ce type sont notamment décrits dans les publications intitulées "A Power Supply Selector for Energy- and Area-Efficient Local Dynamic Voltage Scaling" (Sylvain Miermont, PATMOS 2007, LNCS 4644, pp. 556-565), "Advanced Control Design for Voltage Scaling Converters" (Carolina Albea, Industrial Electronics, 2008. IECON 2008. 34th Annual Conference of IEEE), "High Performance Control Design for Dynamic Voltage Scaling Devices" (Carolina Albea, IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS-I: REGULAR PAPERS, VOL. 58, NO. 12, DECEMBER 2011), et "Robust Saturated Control for Low-Power Circuits" (Carolina 3053857 B15068 - DD16944ST 4 Albea, IEEE TRANSACTIONS ON CONTROL SYSTEMS TECHNOLOGY, VOL. 21, NO. 2, MARCH 2013). Un inconvénient de ce type d'architecture réside dans la nécessité de fournir au circuit de contrôle un signal d'horloge 5 (non représenté) de fréquence relativement élevée (typiquement plusieurs centaines de MHz), ce qui entraine une consommation électrique élevée pendant les phases de transition entre les première et deuxième configurations. En outre, pendant les phases de transition entre les première et deuxième configurations, il 10 peut se produire une ondulation de la tension VCORE sur le noeud 102, induite par la boucle numérique de régulation. De plus, ce type d'architecture ne permet pas d'éviter totalement des chutes de la tension VCORE sur le noeud 102, ni la circulation de courants élevés entre les noeuds 101 et 103, pendant les phases de 15 transition entre les première et deuxième configurations. Par ailleurs, ce type d'architecture peut être sujet à des dysfonctionnements si le courant de charge tiré sur le noeud 102 par le circuit charge est trop élevé ou fluctue pendant les phases de transition entre les première et deuxième configurations. 20 Il serait souhaitable de pouvoir disposer d'un circuit de sélection d'une tension d'alimentation, ce circuit palliant tout ou partie des inconvénients des circuits existants. Résumé Ainsi, un mode de réalisation prévoit un circuit de 25 sélection d'une tension d'alimentation, comprenant : des premier et deuxième noeuds adaptés à recevoir respectivement des première et deuxième tensions d'alimentation d'entrée ; un troisième noeud adapté à fournir une tension d'alimentation de sortie ; un premier transistor MOS de puissance reliant le premier noeud au troisième 30 noeud ; un deuxième transistor MOS de puissance reliant le deuxième noeud au troisième noeud ; et un circuit de contrôle adapté, dans une première configuration, à maintenir les premier et deuxième transistors respectivement fermé et ouvert, et, dans une deuxième configuration, à maintenir les premier et deuxième 35 transistors respectivement ouvert et fermé, le circuit de contrôle 3053857 B15068 - DD16944ST 5 comportant une boucle de rétroaction du troisième noeud vers la grille du premier transistor, et étant adapté, lors d'une phase de transition de la première à la deuxième configuration ou de la deuxième à la première configuration, à commander le premier 5 transistor en régime linéaire pour appliquer une rampe de tension continue sur le troisième noeud. Selon un mode de réalisation, le circuit de contrôle comprend : un générateur de rampes de tension ; et un premier circuit de régulation linéaire dont un premier noeud d'entrée est 10 connecté au troisième noeud, dont un deuxième noeud d'entrée est connecté à un noeud de sortie du générateur de rampes, et dont un noeud de sortie est connecté à la grille du premier transistor. Selon un mode de réalisation, le premier circuit de régulation linéaire est adapté à ajuster un signal de commande 15 appliqué, via son noeud de sortie, sur la grille du premier transistor, de façon à asservir la tension de sortie sur une tension de consigne appliquée sur son deuxième noeud d'entrée. Selon un mode de réalisation, le circuit de sélection comporte en outre un deuxième circuit de régulation linéaire dont 20 un premier noeud d'entrée est connecté au troisième noeud, dont un deuxième noeud d'entrée est connecté à un noeud de sortie du générateur de rampes, et dont un noeud de sortie est connecté à la grille du deuxième transistor. Selon un mode de réalisation, le circuit de sélection 25 comprend en outre un circuit de détection d'une inversion du courant circulant dans le deuxième transistor. Selon un mode de réalisation, le circuit de détection comprend un transistor de mesure agencé pour être traversé par un courant de mesure proportionnel au courant traversant le deuxième 30 transistor, et un comparateur de courant adapté à comparer ledit courant de mesure un seuil. Selon un mode de réalisation, le circuit de sélection comprend en outre un circuit de comparaison de la tension de sortie à un seuil. 3053857 B15068 - DD16944ST 6 Selon un mode de réalisation, le circuit de sélection, comporte en outre un circuit de génération d'un retard prédéterminé. Selon un mode de réalisation, le premier transistor MOS 5 de puissance est relié au premier noeud par l'intermédiaire d'un premier transistor MOS supplémentaire présentant des courants de fuite à l'état bloqué inférieurs à celui du premier transistor MOS de puissance, et dans lequel le deuxième transistor MOS de puissance est relié au deuxième noeud par l'intermédiaire d'un 10 deuxième transistor MOS supplémentaire présentant des courants de fuite à l'état bloqué inférieurs à celui du deuxième transistor MOS de puissance. Selon un mode de réalisation, le circuit de contrôle est adapté, dans une troisième configuration, à maintenir les premier 15 et deuxième transistors MOS de puissance et les premier et deuxième transistors MOS supplémentaires à l'état ouvert. Selon un mode de réalisation, la première tension d'alimentation d'entrée est supérieure à la deuxième tension d'alimentation d'entrée, le circuit de contrôle étant adapté, lors 20 d'une phase de transition descendante entre les première et deuxième configurations, à : commander le premier transistor en régime linéaire pour appliquer une rampe de tension continue décroissante sur le troisième noeud ; détecter un passage de la tension de sortie à un niveau sensiblement égal à celui de la 25 deuxième tension d'alimentation d'entrée ; et lorsque la tension de sortie atteint un niveau sensiblement égal à celui de la deuxième tension d'alimentation d'entrée, fermer le deuxième transistor MOS de puissance et ouvrir le premier transistor MOS de puissance. 30 Selon un mode de réalisation, la première tension d'alimentation d'entrée est supérieure à la deuxième tension d'alimentation d'entrée, le circuit de contrôle étant adapté, lors d'une phase de transition montante entre les première et deuxième configurations, à : commander, le premier transistor en régime 35 linéaire pour appliquer une rampe de tension continue croissante 3053857 B15068 - DD16944ST 7 sur le troisième noeud ; détecter une inversion du courant circulant dans le deuxième transistor ; lorsque le courant circulant dans le deuxième transistor s'inverse, ouvrir le deuxième transistor ; et après un délai prédéterminé, fermer le 5 premier transistor MOS de puissance. Brève description des dessins Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation 10 avec les figures jointes parmi lesquelles : la figure 1, précédemment décrite est un schéma électrique simplifié d'un exemple d'un circuit de sélection d'une tension d'alimentation ; la figure 2, précédemment décrite, est un schéma 15 électrique simplifié d'un autre exemple d'un circuit de sélection d'une tension d'alimentation ; la figure 3 est un schéma électrique d'un exemple d'un circuit de sélection d'une tension d'alimentation selon un mode de réalisation ; 20 les figures 4 et 5 sont des chronogrammes illustrant un exemple d'un mode de fonctionnement du circuit de la figure 3 ; la figure 6 est un schéma électrique d'un exemple de réalisation d'un circuit de régulation linéaire de tension du circuit de la figure 3 ; et 25 la figure 7 est un schéma électrique d'un autre exemple de réalisation d'un circuit de régulation linéaire de tension du circuit de la figure 3. Description détaillée De mêmes éléments ont été désignés par de mêmes 30 références aux différentes figures et, de plus, les diverses figures ne sont pas tracées à l'échelle. Par souci de clarté, seuls les éléments qui sont utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, les diverses utilisations qui peuvent être faites 35 des circuits de sélection de tension d'alimentation décrits n'ont 3053857 B15068 - DD16944ST 8 pas été détaillées, les modes de réalisation décrits étant compatibles avec les applications usuelles de circuits de sélection de tension d'alimentation. Sauf précision contraire, les expressions "approximativement", "sensiblement", et "de 5 l'ordre de" signifient à 10 % près, de préférence à 5 % près. Par ailleurs, on utilise le terme "connecté" pour désigner une liaison électrique directe, sans composant électronique intermédiaire, par exemple au moyen d'une ou plusieurs pistes conductrices ou fils conducteurs, et le terme "couplé" ou le terme "relié", pour 10 désigner une liaison électrique qui peut être directe (signifiant alors "connecté") ou indirecte (c'est-à-dire via un ou plusieurs composants intermédiaires). Selon un aspect d'un mode de réalisation, on prévoit un circuit de sélection de tension d'alimentation du type décrit en 15 relation avec la figure 1, mais dans lequel les transistors SW1 et/ou SW2 sont commandés en régime linéaire pendant les phases de transition entre les première et deuxième configurations, de façon à contrôler la variation de la tension VCORE sur le noeud 102. La figure 3 est un schéma électrique d'un exemple d'un 20 circuit de sélection d'une tension d'alimentation selon un mode de réalisation. Le circuit de la figure 3 comprend deux transistors MOS de puissance SW1 et SW2. Le transistor SW1 relie, via ses noeuds de conduction (source et drain), un noeud ou une borne 101 25 d'application d'une première tension d'alimentation d'entrée continue VDD1 à un noeud ou une borne 102 de fourniture d'une tension d'alimentation de sortie continue VCORE, et le transistor SW2 relie, via ses noeuds de conduction, un noeud ou une borne 103 d'application d'une deuxième tension d'alimentation d'entrée 30 continue VDD2 au noeud 102 de fourniture de la tension VCORE. Dans l'exemple de la figure 3 le noeud de conduction du transistor SW1, respectivement SW2, opposé au noeud 102 n'est pas connecté directement au noeud 101, respectivement 103, mais est relié au noeud 101, respectivement 103 par l'intermédiaire d'un transistor 35 MOS SWPG1, respectivement SWPG2. Dans l'exemple représenté, les 3053857 B15068 - DD16944ST 9 transistors SW1 et SW2 sont des transistors MOS à canal P, et les transistors SWPG1 et SWPG2 sont des transistors MOS à canal N. Les transistors SW1 et SW2 ont leurs drains connectés au noeud 102, et leurs sources connectées respectivement à la source du 5 transistor SWPG1 et à la source du transistor SWPG2. Les transistors SWPG1 et SWPG2 ont leurs drains connectés respectivement au noeud 101 et au noeud 102. Le circuit de sélection de tension de la figure 3 comprend en outre un circuit de contrôle 301 connecté aux grilles 10 des transistors SW1 et SW2, configurable pour, dans une première configuration, maintenir les transistors SW1 et SW2 respectivement fermé et ouvert, et, dans une deuxième configuration, maintenir les transistors SW1 et SW2 respectivement ouvert et fermé. Dans la première configuration, la tension VCORE sur le noeud 102 est 15 sensiblement égale à la tension VDD1, et, dans la deuxième configuration, la tension VCORE sur le noeud 102 est sensiblement égale à la tension VDD2. On notera que, en fonctionnement, les transistors SWPG1, respectivement SWPG2, sont maintenus fermés lorsque les transistors SW1, respectivement SW2, sont commandés à 20 l'état passant. Comme cela sera expliqué plus en détail en relation avec les figures 4 et 5, les transistors SWPG1, SWPG2 servent uniquement à limiter les fuites à travers les transistors SW1, SW2 lorsque ces derniers sont à l'état bloqué. A titre d'exemple, lorsque le circuit de sélection n'est pas utilisé, 25 c'est-à-dire lorsqu'aucune des tensions d'alimentation d'entrée VDD1, VDD2 n'est sélectionnée pour alimenter le noeud 102, les transistors SW1, SW2 sont mis à l'état ouvert, et les transistors SWPG1 et SWPG peuvent être maintenus à l'état ouvert de façon à limiter les fuites vers la masse à travers notamment les 30 transistors SW1 et SW2. Le circuit de contrôle 301 comporte une boucle de rétroaction analogique du noeud 102 vers la grille du transistor SW1, et une boucle de rétroaction analogique du noeud 102 vers la grille du transistor SW2. Le circuit 301 est adapté, lors des 35 phases de transition de la première à la deuxième configuration 3053857 B15068 - DD16944ST 10 ou de la deuxième à la première configuration, à commander le transistor SW1 ou le transistor SW2 en régime linéaire pour appliquer une rampe de tension prédéterminée sur le noeud 102, et ainsi contrôler l'évolution de la tension VCORE. 5 Dans l'exemple de la figure 3, le circuit de sélection de tension est prévu pour pouvoir fonctionner indifféremment que la tension d'alimentation d'entrée VDD1 appliquée sur le noeud 101 soit supérieure ou inférieure à la tension d'alimentation d'entrée VDD2 appliquée sur le noeud 103. Ceci permet une plus 10 grande souplesse d'utilisation, notamment lors du montage du circuit dans un dispositif électronique. Comme cela sera expliqué plus en détail ci-après, le circuit peut toutefois être simplifié lorsque l'on sait à l'avance laquelle des tensions d'alimentation d'entrée VDD1 et VDD2 est la plus élevée. 15 Le circuit de sélection de tension de la figure 3 comprend un noeud ou une borne 303 destiné, en fonctionnement, à recevoir une tension d'alimentation VMAX sensiblement égale à la plus élevée des deux tensions d'alimentation d'entrée VDD1 et VDD2. Dans l'exemple représenté, le noeud 303 est relié à un noeud 20 305 de fourniture d'une tension d'alimentation interne VMAX INT par l'intermédiaire d'un transistor MOS SWPGVMAX. Dans l'exemple représenté, le transistor SWPGVMAX est un transistor MOS à canal N dont le drain est connecté au noeud 303 et dont la source est connectée au noeud 305. Le circuit de sélection de tension de la 25 figure 3 comprend en outre un noeud ou une borne 304 destiné à recevoir un potentiel de référence VSS, par exemple la masse, auquel sont référencées toutes les tensions du circuit. Dans l'exemple de la figure 3, les transistors SWPG1, SWPG2, SWPGVMAX ont pour fonction de limiter les courants de fuite 30 dans le circuit de sélection de tension. En particulier, les transistors SWPG1, SWPG2 sont choisis pour présenter des fuites à l'état bloqué inférieures à celles des transistors SW1, SW2. Les transistors SWPG1, SWPG2, SWPGVMAX sont par exemple identiques aux dispersions de fabrication près. Ces transistors sont par 35 exemple plus résistifs que les transistors SW1, SW2. Il peut alors 3053857 B15068 - DD16944ST 11 être avantageux, pour piloter les transistors SWPG1, SWPG2, SWPGVMAX, d'appliquer sur leurs grilles des tensions de commande EN SWPG1, EN SWPG2, EN SWPGVMAX de niveau supérieur à la tension d'alimentation VMAX du circuit. Pour cela, dans l'exemple de la 5 figure 3, le circuit de sélection de tension comprend en outre un noeud ou une borne 312 d'application d'une tension d'alimentation continue VANA supérieure à la tension VMAX. A titre d'exemple, les transistors SW1, SW2 sont plus rapides que les transistors SWPG1, SWPG2, SWPGVMAX. Les transistors SW1, SW2 ont par exemple 10 un oxyde de grille plus mince que les transistors SWPG1, SWPG2, SWPGVMAX. A titre d'exemple, le transistor SWPGVMAX peut être commandé à l'état ouvert lorsque le circuit de sélection n'est pas utilisé, c'est-à-dire lorsqu'aucune des tensions d'alimentation d'entrée VDD1, VDD2 n'est sélectionnée pour 15 alimenter le noeud 102, de façon à limiter les fuites vers la masse. Le circuit de contrôle 301 comprend un circuit de régulation linéaire LDO1 dont un noeud d'entrée el est connecté au noeud 102 et dont un noeud de sortie s est connecté à la grille 20 du transistor SW1. Le circuit LDO1 forme une boucle de rétroaction analogique adaptée à commander le transistor SW1 en régime linéaire pour contrôler la tension VCORE fournie sur le noeud 102. Dans l'exemple représenté, le circuit de régulation LDO1 comprend un noeud d'entrée e5 destiné à recevoir une tension de consigne 25 VCTRL à reporter sur le noeud 102. Le circuit LDO1 est adapté à ajuster le signal de commande appliqué, via son noeud s, sur la grille du transistor SW1, de façon à asservir la tension VCORE sur la tension de consigne VCTRL. Dans cet exemple, le circuit de régulation LDO1 comprend en outre un noeud d'entrée e4 destiné à 30 recevoir un signal EN LDO1 d'activation en régulation du circuit LDO1, un noeud d'entrée e3 destiné à recevoir un signal SWON1 de commande à l'état fermé (passant) du transistor SW1, et un noeud d'entrée e2 destiné à recevoir un signal SWOFF1 de commande à l'état ouvert (bloqué) du transistor SW1. Le circuit de régulation 3053857 B15068 - DD16944ST 12 LDO1 comprend en outre un noeud d'alimentation p relié au noeud 305 de fourniture de la tension d'alimentation interne VMAX INT. Le circuit de contrôle 301 comprend en outre un circuit de régulation linéaire LDO2 dont un noeud d'entrée el est connecté 5 au noeud 102 et dont un noeud de sortie s est connecté à la grille du transistor SW2. Le circuit LDO2 forme une boucle de rétroaction adaptée à commander le transistor SW2 en régime linéaire pour contrôler la tension VCORE fournie sur le noeud 102. Dans l'exemple représenté, le circuit de régulation LDO2 comprend un 10 noeud d'entrée e5 destiné à recevoir une tension de consigne VCTRL à reporter sur le noeud 102. Le circuit LDO2 est adapté à ajuster le signal de commande appliqué, via son noeud s, sur la grille du transistor SW2, de façon à asservir la tension VCORE sur la tension de consigne VCTRL. Dans cet exemple, le circuit de régulation LDO2 15 comprend en outre un noeud d'entrée e4 destiné à recevoir un signal EN LDO2 d'activation en régulation du circuit LDO2, un noeud d'entrée e3 destiné à recevoir un signal SWON2 de commande à l'état fermé (passant) du transistor SW2, et un noeud d'entrée e2 destiné à recevoir un signal SWOFF2 de commande à l'état ouvert 20 (bloqué) du transistor SW2. Le circuit de régulation LDO2 comprend en outre un noeud d'alimentation p relié au noeud 305 de fourniture de la tension d'alimentation interne VMAX INT. Le circuit de régulation LDO2 est par exemple identique ou similaire au circuit de régulation LDO1. Des exemples de réalisation des circuits de 25 régulation linéaire LDO1, LDO2 seront détaillés ci-après en relation avec les figures 6 et 7. Le circuit de contrôle 301 comprend de plus un circuit RMP de génération de rampes de tension. Le circuit RMP comprend un noeud de sortie s relié aux noeuds d'entrée e5 des circuits de 30 régulation linéaire LDO1 et LDO2 et fournissant la tension de consigne VCTRL appliquée aux circuits LDO1 et LDO2. Dans l'exemple représenté, le circuit RMP comprend un noeud d'entrée el destiné à recevoir un signal de commande CTRLUP et un noeud d'entrée e2 destiné à recevoir un signal de commande CTRLDW. Le circuit RMP 35 est adapté, lorsque le signal de commande CTRLUP est activé, à 3053857 B15068 - DD16944ST 13 générer sur son noeud s une rampe de tension croissante prédéterminée allant de la plus basse des tensions VDD1 et VDD2 à la plus haute des tensions VDD1 et VDD2, et, lorsque le signal de commande CTRLDW est activé, à générer sur son noeud s une rampe 5 de tension décroissante prédéterminée allant de la plus haute des tensions VDD1 et VDD2 à la plus basse des tensions VDD1 et VDD2. Le circuit RMP comprend en outre un noeud d'alimentation p relié au noeud 305 de fourniture de la tension d'alimentation interne VMAX INT. La réalisation du circuit de génération de rampes de 10 tension RMP n'a pas été détaillée, les modes de réalisation décrits étant compatibles avec tous ou la plupart des circuits de génération de rampes de tension connus. Le circuit de contrôle 301 comprend par ailleurs un circuit DEL de génération d'un retard prédéterminé. Le circuit 15 DEL comprend un noeud d'entrée el destiné à recevoir un signal TRLOORHI, et un noeud de sortie s. Le circuit DEL est adapté à fournir, sur son noeud de sortie s, un signal TRLOORHI DEL image retardée du signal d'entrée TRLOORHI. Plus particulièrement, le circuit DEL est adapté à reproduire sur sa sortie s, avec un 20 retard prédéterminé, un changement d'état du signal TRLOORHI appliqué sur son noeud d'entrée el. Le circuit DEL comprend en outre un noeud d'alimentation p relié au noeud 305 de fourniture de la tension d'alimentation interne VMAX INT. La réalisation du circuit de génération de retard DEL n'a pas été détaillée, les 25 modes de réalisation décrits étant compatibles avec tous ou la plupart des circuits de génération de retard connus. Le circuit de contrôle 301 de la figure 3 comprend de plus un transistor MOS SW1 REP dont la grille est connectée à la grille du transistor SW1 et dont les noeuds de conduction sont 30 connectés respectivement au noeud de conduction commun entre les transistors SW1 et SWPG1 et à un noeud 306 et un transistor MOS SW2 REP dont la grille est connectée à la grille du transistor SW2 et dont les noeuds de conduction sont connectés respectivement au noeud de conduction commun entre les transistors SW2 et SWPG2 35 et à un noeud 308. En fonctionnement, le noeud 306 fournit un 3053857 B15068 - DD16944ST 14 courant IREP1 sensiblement proportionnel au courant circulant dans le transistor SW1, et le noeud 308 fournit un courant IREP2 sensiblement proportionnel au courant circulant dans le transistor SW2. Les transistors SW1 REP, respectivement SW2 REP sont par 5 exemple des images réduites des transistors SW1, respectivement SW2, c'est-à-dire qu'ils présentent sensiblement les mêmes caractéristiques que les transistors SW1, respectivement SW2, à l'exception de leur largeur de canal, inférieure à celle des transistors SW1, respectivement SW2, et donc de leur résistance 10 source-drain à l'état passant, plus élevée que celle des transistors SW1, respectivement SW2. Les transistors SW1 REP et SW2 REP sont choisis de façon que les coefficients de proportionnalité entre le courant IREP1 et le courant circulant dans le transistor SW1 d'une part, et entre le courant IREP2 et 15 le courant circulant dans le transistor SW2 d'autre part, soient sensiblement égaux. Les transistors SW1 REP et SW2 REP sont par exemple sensiblement identiques. Dans l'exemple représenté, les transistors SW1 REP, respectivement SW2 REP sont des transistors MOS à canal P dont les sources sont connectées aux sources des 20 transistors SW1, respectivement SW2, et dont les drains sont connectés aux noeuds 306, respectivement 308. Le circuit de contrôle 301 de la figure 3 comprend de plus un comparateur de courant ICMP dont un premier noeud d'entrée e- est relié d'une part au noeud 306 de fourniture du courant 25 IREP1 par un premier interrupteur K1, et d'autre part au noeud 308 de fourniture du courant IREP2 par un deuxième interrupteur K2, et dont un deuxième noeud d'entrée e+ est destiné à recevoir un courant de référence IREVLIM. Le comparateur de courant ICMP comprend un noeud de sortie s et est adapté à fournir, sur ce 30 noeud s, une tension VIREVLIMB changeant de niveau lorsque le courant appliqué sur son noeud d'entrée e- atteint un niveau sensiblement égal à celui du courant appliqué sur son noeud d'entrée e+. Le comparateur de courant ICMP comprend en outre un noeud d'alimentation p relié au noeud 305 de fourniture de la 35 tension d'alimentation interne VMAX INT. La réalisation du circuit 3053857 B15068 - DD16944ST 15 de comparaison de courant ICMP n'a pas été détaillée, les modes de réalisation décrits étant compatibles avec tous ou la plupart des circuits de comparaison de courant connus. Le circuit de contrôle 301 de la figure 3 comprend en 5 outre un comparateur de tension VCMP dont un premier noeud d'entrée e- est relié d'une part au noeud 101 d'application de la tension d'alimentation d'entrée VDD1 par l'intermédiaire d'un interrupteur K3, et d'autre part au noeud 103 d'application de la tension d'alimentation d'entrée VDD2 par l'intermédiaire d'un 10 interrupteur K4, et dont un deuxième noeud d'entrée e+ est relié au noeud 102 de fourniture de la tension VCORE. Le comparateur de tension VCMP comprend un noeud de sortie s et est adapté à fournir, sur ce noeud s, une tension VCOVVDD changeant de niveau lorsque la tension appliquée sur son noeud d'entrée e+ atteint un niveau 15 sensiblement égal à celui de la tension appliquée sur son noeud d'entrée e-. Le comparateur de tension VCMP comprend en outre un noeud d'alimentation p relié au noeud 305 de fourniture de la tension d'alimentation interne VMAX INT. La réalisation du circuit de comparaison de tension VCMP n'a pas été détaillée, les modes 20 de réalisation décrits étant compatibles avec tous ou la plupart des circuits de comparaison de tension connus. Dans cet exemple, le circuit de contrôle 301 comprend de plus un circuit de séquencement asynchrone (sans horloge) FSM, mettant par exemple en oeuvre une machine à états finis. Le circuit 25 de séquencement FSM comporte : un noeud de sortie sl relié au noeud d'entrée e2 du générateur de rampe RMP et adapté à fournir le signal de commande CTRLDW ; un noeud de sortie s2 relié au noeud d'entrée el du 30 générateur de rampe RMP et adapté à fournir le signal de commande CTRLUP ; un noeud de sortie s3 relié au noeud d'entrée e3 du circuit de régulation linéaire LDO1 et adapté à fournir le signal de commande SWON1 ; 3053857 B15068 - DD16944ST 16 un noeud de sortie s4 relié au noeud d'entrée e2 du circuit de régulation linéaire LDO1 et adapté à fournir le signal de commande SWOFF1 ; un noeud de sortie s5 relié au noeud d'entrée e3 du 5 circuit de régulation linéaire LDO2 et adapté à fournir le signal de commande SWON2 ; un noeud de sortie s6 relié au noeud d'entrée e2 du circuit de régulation linéaire LDO2 et adapté à fournir le signal de commande SWOFF2 ; 10 un noeud de sortie s7 relié au noeud d'entrée e4 du circuit de régulation linéaire LDO2 et adapté à fournir le signal de commande EN LDO2 ; un noeud de sortie s8 relié au noeud d'entrée e4 du circuit de régulation linéaire LDO1 et adapté à fournir le signal 15 de commande EN LDO1 ; un noeud de sortie s9 relié au noeud d'entrée el du circuit à retard DEL et adapté à fournir le signal de commande TRLOORHI ; un noeud de sortie slO relié à la grille du transistor 20 SWPG1 et adapté à fournir une tension EN SWPG1 de commande à l'état ouvert ou à l'état fermé du transistor SWPG1 ; un noeud de sortie sll relié à la grille du transistor SWPG2 et adapté à fournir une tension EN SWPG2 de commande à l'état ouvert ou à l'état fermé du transistor SWPG2 ; 25 un noeud de sortie s12 relié à la grille du transistor SWPGVMAX et adapté à fournir une tension EN SWPGVMAX de commande à l'état ouvert ou à l'état fermé du transistor SWPGVMAX ; un noeud d'entrée el relié au noeud de sortie s du comparateur de tension VCMP et adapté à recevoir la tension de 30 sortie VCOVVDD du comparateur VCMP ; un noeud d'entrée e2 relié au noeud de sortie s du circuit à retard DEL et adapté à recevoir la tension de sortie TRLOORHI DEL du circuit DEL ; et 3053857 B15068 - DD16944ST 17 un noeud d'entrée e3 relié au noeud de sortie s du comparateur de courant ICMP et adapté à recevoir la tension de sortie VIREVLIMB du comparateur ICMP. Dans l'exemple représenté, le circuit de séquencement 5 FSM comprend en outre une entrée de commande 310 sur un ou plusieurs bits (DIGBUS[1:x]) permettant de commander le circuit de sélection de tension dans la première configuration (transistor SW1 et SW2 respectivement fermé et ouvert) ou dans la deuxième configuration (transistor SW1 et SW2 respectivement ouvert et 10 fermé), et, le cas échéant, de configurer certains paramètres du circuit 301. Le circuit de séquencement FSM comprend en outre un noeud d'alimentation pl relié au noeud 303 de fourniture de la tension VMAX. Dans cet exemple, le circuit de séquencement FSM comprend en outre un noeud d'alimentation p2 relié au noeud 312 15 d'application de la tension VANA. La réalisation du circuit de séquencement FSM n'a pas été détaillée, la réalisation d'un tel circuit étant à la portée de l'homme du métier à partir des indications fonctionnelles décrites dans la présente demande. Les figures 4 et 5 sont des chronogrammes illustrant 20 schématiquement un exemple d'un mode de fonctionnement du circuit de sélection de tension d'alimentation de la figure 3. Dans cet exemple, on considère que la tension d'alimentation d'entrée VDD1 est supérieure à la tension d'alimentation d'entrée VDD2. Dans cette configuration, pendant 25 les phases de transition du circuit de sélection, les interrupteurs K1 et K2 sont maintenus respectivement ouvert (bloqué) et fermé (passant), de façon à relier le noeud d'entrée e+ du comparateur de courant ICMP au noeud 308 de fourniture du courant IREP2, et les interrupteurs K3 et K4 sont maintenus 30 respectivement ouvert et fermé, de façon à relier le noeud d'entrée e- du comparateur de tension VCMP au noeud 103 d'application de la tension VDD2. La figure 4 illustre le fonctionnement du circuit lors d'une phase de transition descendante, c'est-à-dire lors d'une 35 phase de transition de la première configuration (transistors SW1 3053857 B15068 - DD16944ST 18 et SW2 respectivement fermé et ouvert) à la deuxième configuration (transistors SW1 et SW2 respectivement ouvert et fermé). La figure 4 représente plus particulièrement l'évolution, en fonction du temps, des signaux EN SWPG2, EN SWPG1, EN SWPGVMAX, EN LDO1, 5 CTRL DW, SWON2, SWON1, SWOFF1, SWOFF2, VCOVVDD, TRLOORHI, TRLOORHI DEL et VCORE du circuit lors d'une phase de transition descendante. La figure 4 représente en outre l'évolution, en fonction du temps, d'un signal TR START de commande d'une transition du circuit de sélection entre les première et deuxième 10 configurations. Dans cet exemple, on considère que les signaux TR START, EN SWPG2, EN SWPG1, EN SWPGVMAX, EN LDO1, CTRLDW, SWON2, SWON1, SWOFF1, SWOFF2, VCOVVDD, TRLOORHI, TRLOORHI DEL sont des signaux binaires pouvant prendre chacun soit un état haut, soit un état bas (c'est-à-dire inférieur à l'état haut). 15 Avant le début de la phase de transition descendante, le circuit de sélection est dans la première configuration (transistors SW1 et SW2 respectivement fermé et ouvert). Dans cette configuration, le signal TR START est à l'état bas, le signal EN SWPG2 est à l'état bas de façon à maintenir le transistor 20 SWPG2 ouvert, le signal EN SWPG1 est à l'état haut de façon à maintenir le transistor SWPG1 fermé, le signal EN SWPGVMAX est à l'état haut de façon à maintenir le transistor SWPGVMAW fermé, le signal EN LDO1 est à l'état bas de façon à désactiver la fonction de régulation linéaire du circuit LDO1, le signal CTRLDW est à 25 l'état bas, les signaux SWON1 et SWOFF1 sont respectivement à l'état haut et à l'état bas de façon à forcer le maintien à l'état fermé du transistor SW1 par le circuit LDO1, les signaux SWON2 et SWOFF2 sont respectivement à l'état bas et à l'état haut de façon à forcer le maintien à l'état ouvert du transistor SW2 par le 30 circuit LDO2, le signal VCOVVDD de sortie du comparateur VCMP est à l'état haut, les signaux TRLOORHI d'entrée et TRLOORHI DEL de sortie du circuit à retard DEL sont à l'état bas, et la tension VCORE est sensiblement égale à la tension VDDl. A un instant tO de début d'une phase de transition 35 descendante, le signal TR START passe à l'état haut. A cet 3053857 B15068 - DD16944ST 19 instant, le signal EN SWPG2 est mis à l'état haut de façon à fermer le transistor SWPG2. De plus, le signal EN LDO1 est mis à l'état haut de façon à activer la fonction de régulation linéaire du circuit LDO1, et le signal SWON1 est mis à l'état bas de façon 5 à cesser de forcer le maintien à l'état fermé du transistor SW1 par le circuit LDO1. En outre, le signal CTRLDW est mis à l'état haut, de façon à commander la fourniture d'une rampe de tension décroissante par le circuit de génération de rampes RMP. Le circuit RMP génère alors sur son noeud de sortie s une tension 10 VCTRL décroissant de façon continue de la valeur VDD1 à la valeur VDD2 selon une rampe prédéterminée. Cette tension VTCRL est appliquée sur l'entrée de consigne e5 du circuit de régulation linéaire LDO1. Le circuit LDO1 régule alors le signal de commande appliqué sur la grille du transistor SW1 de façon à reproduire la 15 tension de consigne VCTRL sur le noeud 102. La tension VCORE décroit ainsi de façon continue, par exemple linéairement, de la valeur VDD1 à la valeur VDD2, en suivant sensiblement la pente de consigne générée par le circuit RMP. A un instant tl postérieur à l'instant tO, la tension 20 VCORE atteint le niveau VDD2, ce qui provoque un changement d'état (passage à l'état bas dans cet exemple) de la tension de sortie VCOVVDD du comparateur de tension VCMP. Ce changement d'état du signal VCOVVDD est détecté par le circuit de séquencement FSM, et marque la fin de la phase de transition descendante. Le signal 25 EN LDO1 est alors mis à l'état bas de façon à interrompre la fonction de régulation linéaire mise en oeuvre par le circuit LDO1, et le signal SWOFF1 est mis à l'état haut de façon à commander l'ouverture du transistor SW1 par le circuit LDO1. De plus, les signaux SWON2 et SWOFF2 sont mis respectivement à l'état 30 haut et à l'état bas, de façon à commander la fermeture du transistor SW2 par le circuit LDO2. En outre, le signal EN SWPG1 est mis à l'état bas, de façon à commander l'ouverture du transistor SWPG1. Le signal CTRLDW est par ailleurs remis à l'état bas. A titre d'exemple, la durée Tdw = tl-t0 de la transition 35 descendante, correspondant sensiblement au temps mis par la rampe 3053857 B15068 - DD16944ST 20 de tension VCTRL pour passer de la valeur VDD1 à la valeur VDD2, est fixée à une valeur comprise entre 10 ns et 1 ms, par exemple de l'ordre de 100 ns. La figure 5 illustre le fonctionnement du circuit lors 5 d'une phase de transition montante, c'est-à-dire lors d'une phase de transition de la deuxième configuration (transistors SW1 et SW2 respectivement ouvert et fermé) à la première configuration (transistors SW1 et SW2 respectivement fermé et ouvert). La figure 5 représente plus particulièrement l'évolution, en 10 fonction du temps, des signaux TR START, EN SWPG1, EN SWPG2, EN SWPGVMAX, EN LDO1, CTRLUP, SWON1, SWOFF1, SWOFF2, SWON2, VIREVLIMB, TRLOORHI, TRLOORHI DEL et VCORE du circuit lors d'une phase de transition montante. Comme dans l'exemple de la figure 4, on considère que les signaux TR START, EN SWPG1, EN SWPG2, 15 EN SWPGVMAX, EN LDO1, CTRLUP, SWON1, SWOFF1, SWOFF2, SWON2, VIREVLIMB, TRLOORHI, TRLOORHI DEL sont des signaux binaires pouvant prendre chacun soit un état haut soit un état bas. Avant le début de la phase de transition montante, le circuit de sélection est dans la deuxième configuration 20 (transistors SW1 et SW2 respectivement ouvert et fermé). Dans cette configuration, le signal TR START est à l'état bas, le signal EN SWPG1 est à l'état bas de façon à maintenir le transistor SWPG1 ouvert, le signal EN SWPG2 est à l'état haut de façon à maintenir le transistor SWPG2 fermé, le signal EN SWPGVMAX est à 25 l'état haut de façon à maintenir le transistor SWPGVMAW fermé, le signal EN LDO1 est à l'état bas de façon à désactiver la fonction de régulation linéaire du circuit LDO1, le signal CTRLUP est à l'état bas, les signaux SWON1 et SWOFF1 sont respectivement à l'état bas et à l'état haut de façon à forcer le maintien à l'état 30 ouvert du transistor SW1 par le circuit LDO1, les signaux SWON2 et SWOFF2 sont respectivement à l'état haut et à l'état bas de façon à forcer le maintien à l'état fermé du transistor SW2 par le circuit LDO2, le signal VIREVLIMB de sortie du comparateur ICMP est à l'état haut, les signaux TRLOORHI d'entrée et TRLOORHI DEL 3053857 B15068 - DD16944ST 21 de sortie du circuit à retard DEL sont à l'état bas, et la tension VCORE est sensiblement égale à la tension VDD2. A un instant tO de début d'une phase de transition montante, le signal TR START passe à l'état haut. A cet instant, 5 le signal EN SWPG1 est mis à l'état haut de façon à fermer le transistor SWPG1. De plus, le signal EN LDO1 est mis à l'état haut de façon à activer la fonction de régulation linéaire du circuit LDO1, et le signal SWOFF1 est mis à l'état bas de façon à cesser de forcer le maintien à l'état ouvert du transistor SW1 par le 10 circuit LDO1. En outre, le signal CTRLUP est mis à l'état haut, de façon à commander la fourniture d'une rampe de tension croissante par le circuit de génération de rampes RMP. Le circuit RMP génère alors sur son noeud de sortie s une tension VCTRL croissant de façon continue de la valeur VDD2 à la valeur VDD1 15 selon une rampe prédéterminée. Cette tension VTCRL est appliquée sur l'entrée de consigne e5 du circuit de régulation linéaire LDO1. Le circuit LDO1 régule alors le signal de commande appliqué sur la grille du transistor SW1 de façon à reproduire la tension de consigne VCTRL sur le noeud 102. La tension VCORE croit ainsi 20 de façon continue, par exemple linéairement, de la valeur VDD2 à la valeur VDD1, en suivant sensiblement la pente de consigne générée par le circuit RMP. A l'instant tO, l'état du signal TRLOORHI est en outre modifié (mis à l'état haut dans cet exemple), de façon à déclencher la génération d'un retard par le circuit 25 DEL. A un instant tl postérieur à l'instant tO, la tension VCORE atteint un niveau tel que le courant circulant dans le transistor SW2 tend à s'inverser. Cette inversion est détectée par le circuit de comparaison de courant ICMP, qui compare un 30 courant IREP2 proportionnel au courant circulant dans le transistor SW2 à un courant de référence IREVLIM, par exemple nul ou proche de zéro, par exemple compris entre 0 et 10 mA. L'instant tl correspond dans cet exemple à l'instant de changement d'état de la tension de sortie VIREVLIMB du comparateur de courant ICMP, 35 lorsque le courant IREP2 atteint le niveau IREVLIM. Ce changement 3053857 B15068 - DD16944ST 22 d'état est détecté par le circuit de séquencement FSM. Les signaux SWON2 et SWOFF2 sont alors mis respectivement à l'état bas et à l'état haut de façon à commander l'ouverture du transistor SW2 par le circuit LDO2. De plus, le signal EN SWPG2 est mis à l'état 5 bas de façon à ouvrir le transistor SWPG2. A un instant t2 postérieur à l'instant tl, le délai généré par le circuit à retard DEL expire, c'est-à-dire que le signal TRLOORHI DEL change d'état (passe à l'état haut dans cet exemple). La durée t2-t0 est une durée prédéterminée fixée par le 10 circuit à retard DEL. Cette durée est choisie au moins égale au temps mis par la rampe de tension VCTRL générée par le circuit RMP pour passer de la valeur VDD2 à la valeur VDDl. Ainsi, à l'instant t2, la tension VCORE est sensiblement égale à la tension VDDl. L'instant t2 marque la fin de la phase de transition 15 montante. Le changement d'état du signal TRLOORHI DEL est détectée par le circuit de séquencement FSM. Le signal EN LDO1 est alors mis à l'état bas pour interrompre la fonction de régulation linéaire mise en oeuvre par le circuit LDO1, et le signal SWON1 est mis à l'état haut de façon à commander la fermeture du 20 transistor SW1 par le circuit LDO1. Les signaux CTRLUP, TRLOORHI et TRLOORHI DEL peuvent en outre être remis à l'état bas dans l'attente d'une nouvelle transition descendante. A titre d'exemple, la durée Tup = t2-t0 de la transition montante, fixée par le circuit à retard DEL et correspondant sensiblement au temps 25 mis par la rampe de tension VCTRL pour passer de la valeur VDD2 à la valeur VDD1, est fixée à une valeur comprise entre 10 ns et 1 ms, par exemple de l'ordre de 100 ns. Un avantage du circuit de la figure 3 est qu'il permet de contrôler les variations de la tension VCORE pendant les phases 30 de transition entre les première et deuxième configurations du circuit de sélection de tension. En outre, le circuit de la figure 3 permet de maitriser le courant inverse susceptible de circuler dans le transistor SW2 lors des phases de transition descendante. 3053857 B15068 - DD16944ST 23 De plus, dans le circuit de la figure 3, le contrôle des transitions entre les première et deuxième configurations est réalisé de manière asynchrone, et ne nécessite pas de signal d'horloge. 5 En outre, le circuit de la figure 3 présente une consommation électrique et un encombrement relativement faibles. L'architecture de la figure 3 peut aisément être répétée, par exemple en plusieurs régions d'une puce de circuit intégré, de façon à réaliser une alimentation distribuée 10 commutable entre les deux niveaux VDD1 et VDD2. De plus, l'architecture de la figure 3 peut aisément être adaptée pour augmenter le nombre de tensions d'alimentation d'entrée, c'est-à-dire pour réaliser un circuit permettant de sélectionner une tension d'alimentation VCORE parmi un nombre de 15 tensions d'alimentation d'entrée VDDi supérieur à 2. Un autre avantage du circuit de la figure 3 est que son comportement pendant les phases de transition entre les première et deuxième configurations est indépendant du courant de charge tiré par le circuit charge sur le noeud 102. 20 De plus, le circuit de la figure 3 ne génère pas d'ondulations de la tension VCORE sur le noeud 102 pendant les phases de transition. La figure 6 est un schéma électrique d'un exemple de réalisation du circuit de régulation linéaire de tension LDO1 du 25 circuit de la figure 3. Sur la figure 6, on a représenté, outre le circuit LDO1, le transistor de puissance SW1, ainsi que les noeuds 101 (VDD1), 102 (VCORE) et 304 (VSS) du circuit de sélection de tension. Le circuit LDO1 de la figure 6 comprend un circuit de 30 polarisation (BIAS) dont un noeud d'alimentation haute p+ est connecté au noeud d'alimentation p du circuit LDO1 et dont un noeud d'alimentation basse p- est connecté au noeud 304 (VSS) correspondant à la masse du circuit. Le circuit de polarisation BIAS comprend un noeud sl de fourniture d'une tension de 35 polarisation BIASP, un noeud s2 de fourniture d'une tension de 3053857 B15068 - DD16944ST 24 polarisation VB, et un noeud s3 de fourniture d'une tension de polarisation BIASN. Le circuit LDO1 comprend en outre un transistor MOS 601 reliant, via ses noeuds de conduction, le noeud d'alimentation p du circuit LDO1 au noeud de sortie sl du circuit 5 de polarisation BIAS, et un transistor MOS 603 reliant, via ses noeuds de conduction, le noeud de sortie s3 du circuit de polarisation BIAS au noeud 304. Dans cet exemple, le transistor 601 est un transistor MOS à canal P dont la source est connectée au noeud p et dont le drain est connecté au noeud sl, et le 10 transistor 603 est un transistor MOS à canal N dont la source est connectée au noeud 304 et dont le drain est connecté au noeud s3. La grille du transistor 601 est connectée au noeud e4 d'application du signal de commande d'activation EN LDO1 du circuit LDO1, et la grille du transistor 603 est reliée au même 15 noeud e4 mais par l'intermédiaire d'un inverseur 605, de façon que les transistors 601 et 603 soient commandés simultanément à l'état ouvert ou simultanément à l'état fermé selon l'état du signal EN LDO1. Le circuit LDO1 de la figure 6 comprend en outre un transistor MOS MPBIAS reliant, via ses noeuds de conduction, 20 le noeud d'alimentation p du circuit LDO1 à son noeud de sortie s, c'est-à-dire à la grille du transistor SW1. Dans cet exemple, le transistor MPBIAS est un transistor MOS à canal P dont la source est connectée au noeud p et dont le drain est connecté au noeud s. La grille du transistor MPBIAS est connectée au noeud de 25 sortie sl du circuit BIAS. Le circuit LDO1 comprend en outre un transistor MOS MNVB reliant, via ses noeuds de conduction, le noeud de sortie s du circuit LDO1 à un noeud intermédiaire nl, et un transistor MOS MNBIAS reliant, via ses noeuds de conduction, le noeud n1 au noeud 304. Dans cet exemple, les transistors MNVB 30 et MNBIAS sont des transistors MOS à canal N. Le drain et la source du transistor MNVB sont connectés respectivement au noeud s et au noeud nl, et le drain et la source du transistor MNBIAS sont connectés respectivement au noeud n1 et au noeud 304. La grille du transistor MNVB est connectée au noeud de sortie s2 du 35 circuit BIAS, et la grille du transistor MNBIAS est connectée au 3053857 B15068 - DD16944ST 25 noeud de sortie s3 du circuit BIAS. Le circuit LDO1 de la figure 6 comprend de plus un transistor MOS MPREG reliant, via ses noeuds de conduction, le noeud d'entrée el du circuit LDO1, c'est-à-dire le noeud 102 de fourniture de la tension VCORE, au noeud interne 5 nl. Dans cet exemple, le transistor MPREG est un transistor MOS à canal P dont la source est connectée au noeud el et dont le drain est connecté au noeud nl. La grille du transistor MPREG est connectée au noeud e5 d'application de la tension de consigne VCTRL. Dans cet exemple, le circuit LDO1 comprend en outre un 10 transistor MOS MPDIS relié en série, via ses noeuds de conduction, avec une résistance RDISLIM, entre le noeud d'entrée el du circuit LDO1 et le noeud 304. Dans cet exemple, le transistor MPDIS est un transistor MOS à canal P dont la source est connectée au noeud el et dont le drain est connecté à une première extrémité de la 15 résistance RDISLIM, la deuxième extrémité de la résistance RDISLIM étant connectée au noeud 304. La grille du transistor MPDIS est connectée au noeud e5 d'application de la tension de consigne VCTRL. Le circuit LDO1 de la figure 6 comprend de plus un transistor MOS MPOFF reliant, via ses noeuds de conduction, le 20 noeud d'alimentation p du circuit LDO1 à son noeud de sortie s, et un transistor MOS MPON reliant, via ses noeuds de conduction, le noeud 304 au noeud s. Dans cet exemple, les transistors MPOFF et MPON sont respectivement un transistor MOS à canal P et un transistor MOS à canal N. La source et le drain du transistor 25 MPOFF sont respectivement connectés au noeud p et au noeud s, et la source et le drain du transistor MON sont respectivement connectés au noeud 304 et au noeud s. La grille du transistor MNON est connectée au noeud e3 d'application du signal de commande SWON1, et la grille du transistor MPOFF est reliée au noeud e2 30 d'application du signal de commande SWOFF1 par l'intermédiaire d'un inverseur 607. La figure 7 est un schéma électrique d'un autre exemple de réalisation d'un circuit de régulation linéaire de tension LDO1 du circuit de la figure 3. Comme sur la figure 6, on a représenté, 35 outre le circuit LDO1, le transistor de puissance SW1, ainsi que 3053857 B15068 - DD16944ST 26 les noeuds 101 (VDD1), 102 (VCORE) et 304 (VSS) du circuit de sélection de tension. Le circuit LDO1 de la figure 7 comprend un circuit de polarisation (BIAS) dont un noeud d'alimentation haute p+ est 5 connecté au noeud d'alimentation p du circuit LDO1 et dont un noeud d'alimentation basse p- est connecté au noeud 304 (VSS) correspondant à la masse du circuit. Le circuit de polarisation BIAS comprend un noeud sl de fourniture d'une tension de polarisation BIASN. Le circuit LDO1 comprend en outre un 10 transistor MOS 701 reliant, via ses noeuds de conduction, le noeud d'alimentation p du circuit LDO1 à un noeud interne ol, et un transistor MOS 703 reliant, via ses noeuds de conduction, le noeud de sortie sl du circuit de polarisation BIAS au noeud 304. Dans cet exemple, le transistor 701 est un transistor MOS à canal P 15 dont la source est connectée au noeud p et dont le drain est connecté au noeud ol, et le transistor 703 est un transistor MOS à canal N dont la source est connectée au noeud 304 et dont le drain est connecté au noeud sl. La grille du transistor 701 est connectée au noeud e4 d'application du signal de commande 20 d'activation EN LDO1 du circuit LDO1, et la grille du transistor 703 est reliée au même noeud e4 mais par l'intermédiaire d'un inverseur 705, de façon que les transistors 701 et 703 soient commandés simultanément à l'état ouvert ou simultanément à l'état fermé, selon l'état du signal EN LDO1. Le circuit LDO1 de la 25 figure 7 comprend en outre un transistor MOS MPL1 reliant, via ses noeuds de conduction, le noeud d'alimentation p du circuit LDO1 à son noeud de sortie s, c'est-à-dire à la grille du transistor SW1. Dans cet exemple, le transistor MPL1 est un transistor MOS à canal P dont la source est connectée au noeud p 30 et dont le drain est connecté au noeud s. La grille du transistor MPL1 est connectée au noeud ol. Le circuit LDO1 comprend en outre un transistor MOS MND1 reliant, via ses noeuds de conduction, le noeud de sortie s du circuit LDO1 à un noeud intermédiaire o2, et un transistor MOS MNBIAS reliant, via ses noeuds de conduction, 35 le noeud o2 au noeud 304. Dans cet exemple, les transistors MND1 3053857 B15068 - DD16944ST 27 et MNBIAS sont des transistors MOS à canal N. Le drain et la source du transistor MND1 sont connectés respectivement au noeud s et au noeud o2, et le drain et la source du transistor MNBIAS sont connectés respectivement au noeud o2 et au noeud 304. La 5 grille du transistor MND1 est connectée au noeud e5 d'application de la tension de consigne VCTRL, et la grille du transistor MNBIAS est connectée au noeud de sortie sl du circuit BIAS. Le circuit LDO1 de la figure 7 comprend de plus un transistor MOS MPL2 reliant, via ses noeuds de conduction, le noeud d'alimentation p 10 du circuit LDO1 au noeud ol, et un transistor MOS MND2 reliant, via ses noeuds de conduction, le noeud ol au noeud o2. Dans cet exemple, les transistors MPL2 et MND2 sont respectivement un transistor MOS à canal P et un transistor MOS à canal N. Le drain et la source du transistor MPL2 sont connectés respectivement au 15 noeud ol et au noeud p, et le drain et la source du transistor MND2 sont connectés respectivement au noeud ol et au noeud o2. La grille du transistor MPL2 est connectée au noeud ol, et la grille du transistor MND2 est connectée au noeud d'entrée el du circuit LDO1, c'est-à-dire au noeud 102 de fourniture de la tension VCORE. 20 Le circuit LDO1 de la figure 7 comprend en outre un transistor MOS MPOFF reliant, via ses noeuds de conduction, le noeud d'alimentation p du circuit LDO1 à son noeud de sortie s, et un transistor MOS MPON reliant, via ses noeuds de conduction, le noeud 304 au noeud s. Dans cet exemple, les transistors MPOFF et 25 MPON sont respectivement un transistor MOS à canal P et un transistor MOS à canal N. La source et le drain du transistor MPOFF sont respectivement connectés au noeud p et au noeud s, et la source et le drain du transistor MNON sont respectivement connectés au noeud 304 et au noeud s. La grille du transistor MNON 30 est connectée au noeud e3 d'application du signal de commande SWON1, et la grille du transistor MPOFF est reliée au noeud e2 d'application du signal de commande SWOFF1 par l'intermédiaire d'un inverseur 707. Le circuit de régulation LDO1 de la figure 7 comprend en outre un transistor MOS MNBIAS2 reliant, via ses 35 noeuds de conduction, le noeud el au noeud 304. Dans cet exemple, 3053857 B15068 - DD16944ST 28 le transistor MNBIAS2 est un transistor MOS à canal N dont la source et le drain sont connectés respectivement au noeud 304 et au noeud el. La grille du transistor MNBIAS2 est connectée au noeud de sortie sl du circuit de polarisation BIAS. Le circuit 5 LDO1 de la figure 7 comprend de plus un condensateur CM dont une première électrode est reliée au noeud s et dont la deuxième électrode est reliée au noeud el. Des modes de réalisation particuliers ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de 10 l'art. En particulier, le circuit de la figure 3 peut être simplifié si l'on sait à l'avance laquelle des tensions d'alimentation d'entrée VDD1 et VDD2 est la plus élevée. Par exemple, si l'on sait à l'avance que la tension VDD1 est supérieure à la tension VDD2, le circuit de régulation linéaire LDO2 peut 15 être omis, le transistor SW2 n'étant alors commandé qu'à l'état ouvert ou à l'état fermé. En outre, le transistor SW1 REP de mesure du courant circulant dans le transistor SW1 peut être omis. De plus, les interrupteurs Kl, K2, K3, K4 peuvent être supprimés, les noeuds d'entrée e- du comparateur ICMP et e- du comparateur 20 VCMP étant alors reliés directement respectivement au noeud 308 de fourniture du courant IREP2 et au noeud 103 d'application de la tension VDD2. En outre, les noeuds 303 et 101 peuvent être confondus. De plus, dans le circuit décrit en relation avec la 25 figure 3, le circuit formé par les transistors SW1 REP et SW2 REP et par le comparateur de courant ICMP peut être remplacé par tout autre circuit adapté à détecter une inversion du courant circulant dans le transistor SW2 ou dans le transistor SW1. Par ailleurs, alternativement à l'utilisation du circuit 30 à retard DEL pour détecter la fin des transitions montantes, on peut prévoir de réaliser une comparaison de la tension VCORE fournie par le noeud 102 à la plus élevée des tensions d'alimentation VDD1 et VDD2, par exemple en utilisant le comparateur de tension VCMP. 3053857 B15068 - DD16944ST 29 De plus, les transistors de limitation des fuites SWPG1, SWPG2, SWPGMAX peuvent être omis. Dans ce cas, les sources des transistors SW1, respectivement SW2, peuvent être connectées directement aux noeuds 101, respectivement 103, et les noeuds 305 5 et 303 peuvent être confondus. REVENDICATIONS1. Circuit de sélection d'une tension d'alimentation, comprenant : des premier (101) et deuxième (103) noeuds adaptés à recevoir respectivement des première (VDD1) et deuxième (VDD2) 5 tensions d'alimentation d'entrée ; un troisième noeud (102) adapté à fournir une tension d'alimentation de sortie (VCORE) ; un premier transistor MOS de puissance (SW1) reliant le premier noeud (101) au troisième noeud (102) ; 10 un deuxième transistor MOS de puissance (SW2) reliant le deuxième noeud (103) au troisième noeud (102) ; et un circuit de contrôle (301) adapté, dans une première configuration, à maintenir les premier (SW1) et deuxième (SW2) transistors respectivement fermé et ouvert, et, dans une deuxième 15 configuration, à maintenir les premier (SW1) et deuxième (SW2) transistors respectivement ouvert et fermé, le circuit de contrôle (301) comportant une boucle de rétroaction du troisième noeud (102) vers la grille du premier transistor (SW1), et étant adapté, lors d'une phase de transition 20 de la première à la deuxième configuration ou de la deuxième à la première configuration, à commander le premier transistor (SW1) en régime linéaire pour appliquer une rampe de tension continue sur le troisième noeud (102). 2. Circuit de sélection selon la revendication 1, dans 25 lequel le circuit de contrôle (301) comprend : un générateur de rampes de tension (RMP) ; et un premier circuit de régulation linéaire (LD01) dont un premier noeud d'entrée (el) est connecté au troisième noeud (102), dont un deuxième noeud d'entrée (e5) est connecté à un 30 noeud de sortie (s) du générateur de rampes (RMP), et dont un noeud de sortie (s) est connecté à la grille du premier transistor (SW1). 3. Circuit de sélection selon la revendication 2, dans lequel le premier circuit de régulation linéaire (LD01) est adapté 3053857 B15068 - DD16944ST 31 à ajuster un signal de commande appliqué, via son noeud de sortie (s), sur la grille du premier transistor (SW1), de façon à asservir la tension de sortie (VCORE) sur une tension de consigne appliquée sur son deuxième noeud d'entrée (e5). 4. Circuit de sélection selon la revendication 2 ou 3, comportant en outre un deuxième circuit de régulation linéaire (LDO2) dont un premier noeud d'entrée (el) est connecté au troisième noeud (102), dont un deuxième noeud d'entrée (e5) est connecté à un noeud de sortie (s) du générateur de rampes (RMP), et dont un noeud de sortie (s) est connecté à la grille du deuxième transistor (SW2). 5. Circuit de sélection selon l'une quelconque des revendications 1 à 4, comprenant en outre un circuit (SW2 REP, ICMP) de détection d'une inversion du courant circulant dans le 15 deuxième transistor (SW2). 6. Circuit de sélection selon la revendication 5, dans lequel le circuit de détection comprend un transistor de mesure (SW2 REP) agencé pour être traversé par un courant de mesure (IREP2) proportionnel au courant traversant le deuxième transistor 20 (SW2), et un comparateur de courant (ICMP) adapté à comparer ledit courant de mesure (IREP2) un seuil (IREVLIM). 7. Circuit de sélection selon l'une quelconque des revendications 1 à 6, comprenant en outre un circuit (VCMP) de comparaison de la tension de sortie (VCORE) à un seuil. 25 8. Circuit de sélection selon l'une quelconque des revendications 1 à 7, comportant en outre un circuit (DEL) de génération d'un retard prédéterminé. 9. Circuit de sélection selon l'une quelconque des revendications 1 à 8, dans lequel le premier transistor MOS de 30 puissance (SW1) est relié au premier noeud (101) par l'intermédiaire d'un premier transistor MOS supplémentaire (SWPG1) présentant des courants de fuite à l'état bloqué inférieurs à celui du premier transistor MOS de puissance (SW1), et dans lequel le deuxième transistor MOS de puissance (SW2) est 35 relié au deuxième noeud (103) par l'intermédiaire d'un deuxième 3053857 B15068 - DD16944ST 32 transistor MOS supplémentaire (SWPG2) présentant des courants de fuite à l'état bloqué inférieurs à celui du deuxième transistor MOS de puissance (SW2). 10. Circuit de sélection selon la revendication 9, dans 5 lequel le circuit de contrôle (301) est adapté, dans une troisième configuration, à maintenir les premier (SW1) et deuxième (SW2) transistors MOS de puissance et les premier (SWPG1) et deuxième (SWPG2) transistors MOS supplémentaires à l'état ouvert. 11. Circuit de sélection selon l'une quelconque des 10 revendications 1 à 10, dans lequel la première tension d'alimentation d'entrée (VDD1) est supérieure à la deuxième tension d'alimentation d'entrée (VDD2), le circuit de contrôle (301) étant adapté, lors d'une phase de transition descendante entre les première et deuxième configurations, à : commander le premier transistor (SW1) en régime linéaire pour appliquer une rampe de tension continue décroissante sur le troisième noeud (102) ; détecter un passage de la tension de sortie (VCORE) à un niveau sensiblement égal à celui de la deuxième tension 20 d'alimentation d'entrée (VDD2) ; et lorsque la tension de sortie (VCORE) atteint un niveau sensiblement égal à celui de la deuxième tension d'alimentation d'entrée (VDD2), fermer le deuxième transistor MOS de puissance (SW2) et ouvrir le premier transistor MOS de puissance (SW1). 25 12. Circuit de sélection selon l'une quelconque des revendications 1 à 11, dans lequel la première tension d'alimentation d'entrée (VDD1) est supérieure à la deuxième tension d'alimentation d'entrée (VDD2), le circuit de contrôle (301) étant adapté, lors d'une phase de transition montante entre 30 les première et deuxième configurations, à : commander, le premier transistor (SW1) en régime linéaire pour appliquer une rampe de tension continue croissante sur le troisième noeud (102) ; détecter une inversion du courant circulant dans le 35 deuxième transistor (SW2) ; 3053857 B15068 - DD16944ST 33 lorsque le courant circulant dans le deuxième transistor (SW2) s'inverse, ouvrir le deuxième transistor (SW2) ; et après un délai prédéterminé, fermer le premier transistor MOS de puissance (SW1).