FR 3059144 A1 20180525 FR 1661346 A 20161122 1 Procédé de formation d'au moins une discontinuité électrique dans une partie d'interconnexion d'un circuit intégré sans ajout de matériau supplémentaire, et circuit intégré correspondant Des modes de mise en oeuvre et de réalisation de l'invention concernent les circuits intégrés et plus particulièrement leur protection contre de l'ingénierie inverse (« reverse engineering » en anglais) effectuée à partir de vues de dessus photographiques de différentes couches du circuit intégré. Selon un mode de mise en oeuvre et de réalisation, il est proposé un circuit intégré dont la structure et le procédé de fabrication rendent compliquée voire quasiment impossible une reconnaissance automatique de motifs utilisée lors de l'ingénierie inverse, notamment en augmentant le taux d'erreurs d'extractions de façon à rendre quasiment impossible l'extraction de la description (« netlist » en langue anglaise) du circuit intégré à partir d'une vue de dessous du schéma d'implantation (« layout »). A cet égard, il est en particulier proposé de réaliser au moins une discontinuité électrique dans la partie d'interconnexion (communément désignée par l'homme du métier sous l'acronyme anglo-saxon BEOL : « Back End Of Line ») du circuit intégré et plus particulièrement entre au moins un via d'un niveau de vias séparant un inférieur d'un niveau de métallisation une piste métallique dudit niveau de niveau de métallisation supérieur, et, au moins métallisation inférieur. La partie d'interconnexion (BEOL) se situe au-dessus d'un substrat du circuit intégré. En conséquence, on entend par niveau de métallisation inférieur un niveau de métallisation qui se situe plus près du substrat qu'un niveau de métallisation supérieur. Ainsi, selon un aspect, il est proposé un procédé de formation d'au moins une discontinuité électrique dans au moins un niveau de vias situé entre un niveau de métallisation inférieur et un niveau de 3059144 2 métallisation supérieur d'une partie d'interconnexion d'un circuit intégré, comprenant une réalisation du niveau de métallisation inférieur recouvert d'une couche d'encapsulation isolante, 5 une formation au dessus de la couche d'encapsulation d'une couche isolante inter niveaux de métallisation (généralement connue par l'homme du métier sous l'acronyme anglosaxon IMD : »InterMetal Dielectric »), une formation dans ladite couche isolante inter niveaux de 10 métallisation d'au moins une première piste métallique située au niveau de métallisation supérieur et d'au moins un premier via en contact électrique avec ladite au moins une première piste et avec au moins une deuxième piste métallique du niveau de métallisation inférieur, à travers ladite couche d'encapsulation, et 15 une formation au niveau de ladite couche d'encapsulation, de ladite au moins une discontinuité électrique entre au moins un deuxième via dudit niveau de vias et au moins une troisième piste dudit niveau de métallisation inférieur, après la formation de chaque premier via et de chaque première piste métallique du niveau de 20 métallisation supérieur. Cette troisième piste du niveau de métallisation inférieur peut être distincte de la deuxième piste ou bien former avec cette dernière une seule et même piste. Ainsi, une telle discontinuité électrique, réalisée au niveau de 25 la couche d'encapsulation du niveau de métallisation inférieur sous un via est quasiment voire totalement non détectable par une photographie en vue de dessus et permet par exemple de faire croire, lorsque la piste métallique située en vis-à-vis du via pourvu de cette discontinuité électrique, est par exemple connectée à une zone de drain d'un 30 transistor, que ce transistor est électriquement fonctionnel alors qu'en fait il est constamment éteint (OFF) c'est-à-dire fonctionnellement inactif de par la présence de cette discontinuité électrique. Selon un mode de mise en oeuvre, la formation de chaque discontinuité électrique comprend 3059144 3 une gravure localisée de ladite couche isolante inter niveaux de métallisation et de la couche d'encapsulation à chaque emplacement d'un deuxième via de façon à former un orifice débouchant sur une partie de la troisième piste correspondante, 5 un tapissage de la paroi interne de chaque orifice et de ladite partie de la troisième piste par une couche isolante additionnelle de composition identique à celle de la couche isolante inter niveaux de métallisation, et un remplissage de chaque orifice tapissé avec un matériau de 10 remplissage de composition identique à celle de chaque premier via et de chaque première piste, de façon à former le deuxième via correspondant et une quatrième piste située au niveau de métallisation supérieur et en contact avec ce deuxième via. Le fait que la couche isolante additionnelle qui tapisse l'orifice 15 et une partie de la troisième piste correspondante soit de composition identique à celle de la couche isolante inter niveaux de métallisation (couche « IMD ») va contribuer à rendre particulièrement difficile la discrimination d'un deuxième via par rapport à un premier via et rendre encore plus compliqué une opération d'ingénierie inverse. 20 Par ailleurs on n'utilise pas ici de matériau supplémentaire pour former cette discontinuité électrique. Ainsi, à titre d'exemple, la couche isolante inter niveaux de métallisation (couche « IMD ») et la couche isolante additionnelle peuvent comprendre, par exemple du tétra orthosilicate de silicium 25 (TEOS) ou bien un matériau à faible constante diélectrique tel qu'un matériau de type SiOC. Selon un mode de mise en oeuvre et de façon à rendre encore plus difficile cette discrimination, ladite gravure localisée et ledit tapissage sont configurés pour obtenir pour chaque orifice tapissé, une 30 partie inférieure dont la taille de l'ouverture conduise après son remplissage au deuxième via correspondant ayant une section transversale de taille analogue à celle de la section transversale de chaque premier via. 3059144 4 En d'autres termes, l'orifice avant tapissage est légèrement plus grand que les orifices servant à former les premiers vias et les premières pistes et cette taille et l'épaisseur de la couche de tapissage sont choisis de façon à obtenir in fine une taille de via analogue pour 5 tous les vias, que ce soient des premiers vias ou des deuxièmes vias. Par « analogue », on entend ici identique ou sensiblement identique, aux tolérances de fabrication près. Selon un autre aspect, il est proposé un circuit intégré, comprenant une partie d'interconnexion comportant un niveau de vias 10 situé entre un niveau de métallisation inférieur, recouvert d'une couche d'encapsulation isolante et d'une couche isolante inter niveaux de métallisation, et un niveau de métallisation supérieur, et au moins une discontinuité électrique entre au moins un via dudit niveau de vias et au moins une piste dudit niveau de métallisation inférieur, ladite au 15 moins une discontinuité électrique comportant une couche isolante additionnelle, de composition identique à celle de la couche isolante inter niveaux de métallisation, située entre ledit au moins un via et ladite au moins une piste et bordée par ladite couche d'encapsulation. Selon un mode de réalisation chaque via a une section 20 transversale de taille analogue à celle de la section transversale de chaque autre via non associé à une discontinuité électrique. Selon un autre aspect, il est proposé un objet, par exemple une carte à puce ou un appareil électronique, tel que par exemple un téléphone mobile cellulaire ou une tablette, comportant un circuit 25 intégré tel que défini ci-avant. D'autres avantages et caractéristiques de l' invention apparaîtront à l'examen de la description détaillée de modes de mise en oeuvre et de réalisation, nullement limitatifs, et des dessins annexés sur lesquels : 30 - les figures 1 à 4 illustrent schématiquement des premiers modes de mise en oeuvre et de réalisation de l'invention, et - la figure 5 illustre schématiquement une carte à puce selon l' invention. 3059144 5 Sur la figure 1, la référence IC désigne un circuit intégré dont on a représenté ici schématiquement le substrat SB dans et sur lequel sont réalisés des composants (non représentés ici à des fins de simplification) comportant par exemple des transistors. 5 Le circuit intégré IC comporte, au-dessus du substrat, une partie d'interconnexion PITX (BEOL) comportant généralement plusieurs niveaux de métallisation ainsi que plusieurs niveaux de vias entre ces niveaux de métallisation. Sur la figure 1, à des fins de simplification, on a représenté le 10 premier niveau de métallisation M1 qui, dans la suite sera désigné par « niveau de métallisation inférieur » et le deuxième niveau de métallisation M2 qui sera désigné dans la suite par « niveau de métallisation supérieur ». Ces deux niveaux sont séparés par le premier niveau de vias Vl. 15 Cela étant l'invention s'applique à tout niveau de métallisation inférieur Mn et à tout niveau de métallisation supérieur Mn+1 de la partie d'interconnexion PITX, séparés par le niveau de vias Vn. Le niveau de métallisation inférieur M1 a été réalisé de façon classique et comporte des pistes métalliques, dont une seule est 20 représentée et référencée Pl, encapsulées dans un matériau diélectrique inter-lignes 1. Le niveau de métallisation M1 est recouvert d'une couche d'encapsulation isolante Cl, par exemple en carbonitrure de silicium (SiCN). 25 Le substrat SB et les composants du circuit intégré sont séparés du premier niveau de métallisation M1 par une région isolante comportant ici une première couche isolante CS1, par exemple en SiCN surmontée d'une deuxième couche isolante CS2 par exemple en un matériau de type SiO2. Cette deuxième couche isolante CS2 est par 30 exemple plus connue par l'homme du métier sous le vocable anglo- saxon de couche PMD (« Pre Metal Dielectric ») Les composants sont reliés aux pistes métalliques du premier niveau de métallisation M1 par des contacts électriquement 3059144 6 conducteurs, par exemple en tungstène, et sont enrobés dans la région isolante CS1, CS2. Comme illustré sur la figure 1, on forme sur la couche d'encapsulation Cl, une couche isolante inter-niveaux de métallisation 5 C2 (par exemple plus connue par l'homme du métier sous le vocable anglo-saxon de couche IMD (« Inter Metal Dielectric »)). Cette couche IMD C2 peut être en tétra orthosilicate de silicium (TEOS) ou bien comporter un matériau à faible constante diélectrique par exemple du type SiO2 voire du type SiOC. 10 On réalise ensuite de façon classique dans la couche isolante inter-niveaux C2 des premiers vias du niveau de vias V1 et des premières pistes, de façon classique. Sur la figure 1 on a représenté une première piste P2 et un premier via V10. 15 Plus précisément pour la formation de cette première piste P2 et de ce premier via V10, on forme par gravure, un orifice OR1 comportant une partie supérieure OR10 destinée à accueillir la première piste P2 du niveau de métallisation supérieur M2 et une partie inférieure OR11 destinée à accueillir le via V10 du niveau de 20 vias Vl. Chaque orifice OR1 débouche sur la couche d'encapsulation C 1 . Puis on procède au remplissage de l'orifice OR1 avec au moins un matériau de remplissage, par exemple du cuivre, pour former la 25 piste P2 et le via V10. Le via V10 est en contact électrique avec la piste Pl qui est dénommée maintenant « deuxième piste ». Puis comme illustré sur la figure 2, on procède à une gravure localisée GR1 de ladite couche isolante inter niveaux de métallisation 30 C2 et de la couche d'encapsulation Cl à chaque emplacement d'un futur deuxième via de façon à former un orifice OR2 ayant une partie supérieure OR20 et une partie inférieure OR21 débouchant sur une partie P10 d'une troisième piste correspondante, qui dans cet exemple est une partie P10 de la deuxième piste Pl. 3059144 7 Comme on le voit sur la figure 2, la taille d'une section transversale de la partie inférieure OR21 de l'orifice OR2 est plus grande que la taille d'une section transversale d'un premier via V10. En effet, bien que cela ne soit pas indispensable, mais encore 5 plus efficace d'un point de vue ingénierie inverse (c'est-à-dire la rendre encore plus compliquée), il est préférable d'agrandir cet orifice OR2 de façon à obtenir in fine, comme on le verra plus en détail ci-après, un deuxième via au-dessus de la partie de piste P10, dont la taille de la section transversale soit analogue, c'est-à-dire identique ou 10 sensiblement identique à une tolérance de fabrication près, à la taille d'une section transversale d'un premier via V10. A cet égard, comme illustré sur la figure 3, on tapisse la paroi interne de l'orifice OR2 ainsi que la partie de piste P10 avec une couche isolante CS3 ayant avantageusement une composition identique 15 à celle de la couche isolante C2. Et, la taille de l'orifice OR2 ainsi que l'épaisseur de la couche isolante CS3 sont choisies de façon à ce que la taille D2 d'une section transversale de la partie inférieur l'orifice ainsi tapissé OR2 soit analogue à la taille Dl d'une section transversale d'un premier via 20 V10. Puis, comme illustré sur la figure 4, on procède de façon classique et connue en soi au remplissage de l'orifice tapissé OR2 avec au moins un matériau de remplissage de composition identique à celle de chaque premier via V10 et de chaque première piste Pl de 25 façon à former le deuxième via correspondant V11 et une quatrième piste P4 située au niveau de métallisation supérieur et en contact avec ce deuxième via V11. Cependant, l'extrémité inférieure du deuxième via V11 se trouve à distance de la partie de piste P10 et est séparée de celle-ci par 30 la couche isolante CS3. Par conséquent, le deuxième via V11 n'est pas en contact électrique avec la partie de piste P10 créant ainsi une discontinuité électrique dans le circuit intégré. On procède ensuite à un polissage mécanochimique pour obtenir la structure illustrée sur la figure 4. 3059144 8 La fabrication du circuit intégré se poursuit ensuite de façon classique. On obtient in fine un circuit intégré, comprenant une partie d'interconnexion PITX comportant un niveau de vias V1 situé entre un 5 niveau de métallisation inférieur Ml, recouvert d'une couche d'encapsulation isolante Cl et d'une couche isolante inter niveaux de métallisation C2, et un niveau de métallisation supérieur M2, et au moins une discontinuité électrique CS3 entre au moins un via V1 dudit niveau de vias et au moins une piste Pl dudit niveau de métallisation 10 inférieur, ladite au moins une discontinuité électrique comportant une couche isolante additionnelle CS3, de composition identique à celle de la couche isolante inter niveaux de métallisation C2, située entre ledit au moins un via V11 et ladite au moins une piste Pl et bordée par ladite couche d'encapsulation Cl. 15 Par ailleurs chaque via V11 a une section transversale de taille analogue à celle de la section transversale de chaque autre via V10 non associé à une discontinuité électrique. Un tel circuit intégré IC peut être incorporé dans tout objet notamment une carte à puce CP comme illustré très schématiquement 20 sur la figure 5. REVENDICATIONS1. Procédé de formation d'au moins une discontinuité électrique dans au moins un niveau de vias (V1) situé entre un niveau de métallisation inférieur (M1) et un niveau de métallisation supérieur (M2) d'une partie d'interconnexion (PITX) d'un circuit intégré, comprenant une réalisation du niveau de métallisation inférieur (M1) recouvert d'une couche d'encapsulation isolante (C1), une formation au dessus de la couche d'encapsulation d'une couche isolante inter niveaux de métallisation (C2), une formation dans ladite couche isolante inter niveaux de métallisation (C2) d'au moins une première piste métallique (P2) située au niveau de métallisation supérieur et d'au moins un premier via (V10) en contact électrique avec ladite au moins une première piste (P2) et avec au moins une deuxième piste métallique du niveau de métallisation inférieur (P1) à travers ladite couche d'encapsulation(C1), et une formation au niveau de ladite couche d'encapsulation, de ladite au moins une discontinuité électrique (CS3) entre au moins un deuxième via (V11) dudit niveau de vias (Vn) et au moins une troisième piste (P1) dudit niveau de métallisation inférieur, après la formation de chaque premier via (V10) et de chaque première piste métallique (P2) du niveau de métallisation supérieur. 2. Procédé selon la revendication 1, dans lequel la formation de chaque discontinuité électrique comprend une gravure localisée (GR1) de ladite couche isolante inter niveaux de métallisation (C2) et de la couche d'encapsulation (C1) à chaque emplacement d'un deuxième via de façon à former un orifice (OR2) débouchant sur une partie (P10) de la troisième piste correspondante, un tapissage de la paroi interne de chaque orifice (OR2) et de ladite partie (P10) de la troisième piste par une couche isolante additionnelle (CS3) de composition identique à celle de la couche isolante inter niveaux de métallisation, et 3059144 10 un remplissage de chaque orifice tapissé (OR2) avec un matériau de remplissage de composition identique à celle de chaque premier via et de chaque première piste de façon à former le deuxième via correspondant (V11) et une quatrième piste (P4) située au niveau 5 de métallisation supérieur et en contact avec ce deuxième via (V11). 3. Procédé selon la revendication 2, dans lequel ladite gravure localisée et ledit tapissage sont configurés pour obtenir pour chaque orifice tapissé (OR2) une partie inférieure (OR21) dont la taille de l'ouverture conduise après son remplissage au deuxième via 10 correspondant (V11) ayant une section transversale de taille analogue à celle de la section transversale de chaque premier via (V10). 4. Circuit intégré, comprenant une partie d'interconnexion (PITX) comportant au moins un niveau de vias (V1) situé entre un niveau de métallisation inférieur (M2), recouvert d'une couche 15 d'encapsulation isolante (C1) et d'une couche isolante inter niveaux de métallisation (C2), et un niveau de métallisation supérieur (M2), et au moins une discontinuité électrique (CS3) entre au moins un via (V11) dudit niveau de vias et au moins une piste (P1) dudit niveau de métallisation inférieur, ladite au moins une discontinuité électrique 20 comportant une couche isolante additionnelle (CS3), de composition identique à celle de la couche isolante inter niveaux de métallisation (C2), située entre ledit au moins un via (V11) et ladite au moins une piste (P10) et bordée par ladite couche d'encapsulation (C1). 5. Circuit intégré selon la revendication 4, dans lequel chaque 25 via (V11) a une section transversale de taille analogue à celle de la section transversale de chaque autre via (V10) non associé à une discontinuité électrique. 6. Objet contenant un circuit intégré (IC) selon l'une des revendications 4 ou 5. 30 7. Objet selon la revendication 6 formant une carte puce (CP).