FR 3061798 A1 20180713 FR 1750214 A 20170110 B15436 1 CIRCUIT DE COMMANDE D'UNE LIGNE D'UNE MATRICE MEMOIRE Domaine La présente demande concerne une matrice mémoire et plus particulièrement un circuit de commande de ligne d'une matrice mémoire. Exposé de l'art antérieur Il est connu de piloter des lignes de mot d'une matrice mémoire avec une tension variant entre une tension de référence de la matrice mémoire, par exemple une tension de masse, et une tension CVDD supérieure à la tension standard VDD de la matrice mémoire, afin par exemple d'améliorer les performances d'opérations de lecture et d'écriture. Il convient alors d'adapter le circuit de commande de ligne de la matrice mémoire pour pouvoir fournir un signal de commande de ligne capable d'atteindre le niveau de tension CVDD- Un inconvénient des circuits de commande de ligne de ce type est qu'ils ralentissent le fonctionnement général de la mémoire, et/ou augmentent les fuites de courant. Résumé Un objet d'un mode de réalisation est de pallier tout 20 ou partie des inconvénients des circuits de commande de ligne d'une matrice mémoire existante. 3061798 B15436 2 Un autre objet d'un mode de réalisation est d'améliorer la vitesse de la mémoire. Ainsi, un mode de réalisation prévoit un circuit mémoire comprenant : un circuit de commande de ligne d'une matrice mémoire 5 comprenant : un premier transistor couplé entre des premier et deuxième noeuds et commandé par un signal de sélection de ligne, ledit signal de sélection de ligne comprenant un niveau haut et un niveau bas ; un deuxième transistor commandé par un premier signal et couplé entre le premier noeud et un rail d'alimentation 10 en tension d'une première tension d'alimentation, cette première tension d'alimentation étant supérieure au niveau haut du signal de sélection de ligne, ledit premier noeud étant relié à une ligne de la matrice mémoire, ledit deuxième noeud recevant un signal de synchronisation ; et un circuit de désactivation de ligne adapté 15 à générer le premier signal et comprenant une cellule de référence et un dispositif à décalage de niveau de tension. Selon un mode de réalisation, le premier noeud est relié à la ligne de la matrice mémoire par l'intermédiaire d'une bascule. Selon un mode de réalisation, la bascule comprend un premier inverseur et un deuxième inverseur couplés tête bêche entre le premier noeud et la ligne de la matrice mémoire. Selon un mode de réalisation, le premier inverseur et le deuxième inverseur sont alimentés par la première tension 25 d'alimentation. Selon un mode de réalisation, le premier noeud est la borne de sortie du premier inverseur, le premier inverseur étant alimenté par la première tension d'alimentation par l'intermédiaire d'un troisième transistor commandé par la sortie 30 du deuxième inverseur et le premier inverseur étant relié à un rail d'une tension de référence par l'intermédiaire d'un quatrième transistor commandé par le premier signal. Selon un mode de réalisation, le troisième transistor est un transistor de type PMOS et le quatrième transistor est un 35 transistor de type NMOS. 3061798 B15436 3 Selon un mode de réalisation, le signal de synchronisation est un signal d'horloge du circuit mémoire. Selon un mode de réalisation, le premier transistor est un transistor de type NMOS et le deuxième transistor est un 5 transistor de type PMOS. Selon un mode de réalisation, le circuit mémoire comprend en outre : une pluralité de cellules mémoire organisées en N lignes et en M colonnes formant la matrice mémoire ; N desdits circuits de commande de ligne ; ledit circuit de désactivation de 10 ligne commun à desdits N circuits de commande de ligne ; M circuits de commande de colonne commandant chacun une colonne de cellules mémoire de la matrice mémoire et comprenant chacun un circuit d'alimentation, un circuit d'écriture alimenté par un niveau haut de tension et un circuit de précharge et de maintien alimenté par 15 le niveau haut de tension. Selon un mode de réalisation, le circuit d'alimentation est adapté à alimenter chaque cellule mémoire par le niveau haut de tension pendant une opération d'écriture et par la première tension d'alimentation, supérieure au niveau haut de tension, 20 pendant une opération de lecture. Selon un mode de réalisation, chaque circuit d'alimentation comprend : un septième transistor relié entre un rail d'alimentation du niveau haut de tension et un troisième noeud et commandé par un signal de commande d'alimentation ; et un huitième transistor relié entre un rail d'alimentation de la première tension d'alimentation et le troisième noeud et commandé par le signal de commande d'alimentation inversé, le troisième noeud étant relié aux cellules mémoire. Selon un mode de réalisation, la au moins une cellule 30 de référence comprend un cinquième transistor relié entre une ligne de bits de référence et le rail de la tension de référence et dont le noeud de commande est relié au premier noeud. Selon un mode de réalisation, le cinquième transistor est relié au rail de tension de référence par l'intermédiaire de 3061798 B15436 4 plusieurs sixièmes transistors commandés chacun par le niveau haut de tension. Brève description des dessins Ces caractéristiques et avantages, ainsi que d'autres, 5 seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : les figures LA et 1B illustrent un circuit de commande de ligne d'une matrice mémoire ; 10 les figures 2A, 2B et 2C illustrent un mode de réalisation d'un circuit de commande de ligne d'une matrice mémoire ; la figure 3 est un chronogramme illustrant des signaux du circuit de commande des figures 2A, 2B et 2C ; 15 la figure 4 illustre un mode de réalisation d'un circuit mémoire ; la figure 5 illustre un mode de réalisation d'une cellule de référence du circuit mémoire de la figure 4 ; et la figure 6 illustre un mode de réalisation d'une 20 colonne du circuit mémoire de la figure 4 et de son circuit de commande. Description détaillée De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. 25 Le terme "connecté" est utilisé ici pour désigner une connexion directe entre deux éléments, tandis que le terme "couplé" est utilisé pour désigner une connexion qui peut être directe ou être réalisée par l'intermédiaire d'un ou de plusieurs éléments intermédiaires tels que des résistances, des condensateurs ou des transistors. Les figures LA et 1B illustrent un circuit de commande de ligne d'une matrice mémoire décrit plus en détails dans le document "A 0.6V 45nm adaptive dual-rail SRAM compiler circuit design for lower VDD min VLSIs" de Y. H. Chen, et al., publié dans IEEE Symp. VLSI Circuits, June 2008, pp. 210-211. Ce circuit de 3061798 B15436 5 commande permet de fournir un signal binaire de sélection de ligne WL qui commande une ligne d'une matrice mémoire (non illustrée sur les figures lA et 1B) pour des opérations de lecture et/ou d'écriture. Le circuit de commande comprend un circuit 10 générant 5 le signal de commande WL, illustré en figure 1A, et un circuit 30 générant un signal binaire de commande intermédiaire XPC LS, illustré en figure 1B. La figure lA est une vue schématique du circuit 10. Le circuit 10 reçoit un signal de sélection SDEC généré par un circuit 10 de décodage X DEC à partir d'une adresse d'une cellule mémoire à sélectionner. Le signal SDEC est un signal binaire dont le niveau haut est égal à la tension d'alimentation VDD. Le signal SDEC est fourni au noeud de commande d'un transistor NMOS 12 par l'intermédiaire d'un inverseur 14. L'inverseur 14 est alimenté 15 par la tension d'alimentation VDD. Le transistor 12 est couplé entre des noeuds 16 et 18. Le noeud 16 reçoit le signal de commande intermédiaire XPC LS. Le noeud 18 fournit le signal de commande WL. Un transistor PMOS 20 est couplé entre le noeud 18 et un rail d'alimentation de la tension d'alimentation CVDD. Le transistor 20 20 est commandé par le signal inversé /XPC LS du signal XPC LS. La tension d'alimentation CVDD est supérieure à la tension d'alimentation VDD- La figure 1B est une vue schématique du circuit 30. Le circuit 30 reçoit un signal XPC généré par un circuit de décodage 25 Seg.Dec. Le circuit Seg.Dec génère le signal XPC à partir d'un signal d'horloge CK d'un circuit mémoire comprenant la matrice mémoire, et d'un signal d'adressage AD. Le circuit de décodage Seg.Dec permet de sélectionner une partie de la mémoire sur la base d'une partie du signal d'adressage AD. Le signal XPC est un 30 signal binaire dont le niveau haut est égal à la tension d'alimentation VDD. Le signal XPC est envoyé vers un dispositif à décalage de niveau de tension (en anglais "Level Shifter") 31 qui fournit un signal décalé en tension XPC DEC, dont le niveau haut est égal à la tension d'alimentation CVDD. Le signal XPC DEC est 35 ensuite fourni à un inverseur 32, alimenté par la tension 3061798 B15436 6 d'alimentation CVDD, générant le signal de commande intermédiaire XPC LS. Le signal de commande intermédiaire XPC LS est ensuite inversé par un inverseur 34, alimenté par la tension d'alimentation CVDD, pour générer le signal de commande 5 intermédiaire inversé /XPC LS. Lorsqu'une ligne de la matrice mémoire reliée au circuit 10 est sélectionnée, le signal de sélection de ligne SDEC change de niveau. Le signal XPC LS permet de faire passer le signal WL d'un niveau bas à un niveau haut et le signal /XPC LS permet de 10 faire passer le signal WL d'un niveau haut à un niveau bas. Un inconvénient de ce circuit de commande de ligne est que le signal XPC LS est généré à partir du signal d'horloge CK par l'intermédiaire d'un dispositif à décalage de niveau de tension. Le dispositif à décalage de niveau de tension introduit 15 un retard entre le signal d'horloge CK et le signal XPC LS. Les figures 2A, 2B et 2C illustrent un mode de réalisation d'un circuit de commande de ligne d'une matrice mémoire. Ce circuit de commande permet de fournir un signal de commande WLn qui sélectionne une ligne indexée n de la matrice 20 mémoire par exemple pour des opérations de lecture ou d'écriture, où n est un entier compris entre 1 et N, et N est le nombre de lignes de la matrice mémoire, par exemple compris entre deux et plusieurs milliers. Le circuit de commande comprend un circuit de commande de ligne 50 générant le signal de commande WLn, un circuit 25 70 générant un signal d'horloge /CK et un circuit de désactivation de ligne 80 générant un signal de commande intermédiaire ENDN. La figure 2A est une vue schématique du circuit 50. Le circuit 50 reçoit un signal de sélection SDEc_n d'un circuit de décodage X DEC. Le signal SDEc_n est un signal binaire dont le 30 niveau haut est égal à la tension d'alimentation VDD. Le signal SDEC-n est par exemple fourni à un inverseur 52, alimenté par la tension d'alimentation VDD qui fournit un signal GSLIn, ce signal étant le signal SDEc_n inversé. Le signal GSLIn commande un transistor 54. Le transistor 54 est couplé entre des noeuds 56 et 35 58. Le transistor 54 est par exemple un transistor de type NMOS. 3061798 B15436 7 Le noeud 56 reçoit le signal d'horloge /CK. Le noeud 58 fournit un signal inversé /WLn du signal de commande WLn. Le circuit 50 comprend par exemple en outre un transistor 60 couplé entre le noeud 58 et un rail d'alimentation de la tension d'alimentation 5 CVDD. La tension d'alimentation CVDD est par exemple plus grande que la tension d'alimentation VDD. La différence entre CVDD et VDD est par exemple de l'ordre de 0,2 V. Le transistor 60 est commandé par le signal de commande intermédiaire ENDN. Le transistor 60 est par exemple un transistor de type PMOS. 10 Le circuit 50 comprend en outre une bascule 62 couplée entre le noeud 58 et un noeud de sortie 64 du circuit 50. Le noeud de sortie 64 transmet le signal de commande de ligne WLn. La bascule 62 comprend par exemple deux inverseurs 66 et 68, alimentés tous deux par la tension d'alimentation CVDD et par 15 exemple couplés tête-bêche entre le noeud 58 et le noeud de sortie 64. Plus particulièrement, l'inverseur 68 est par exemple alimenté par la tension d'alimentation CVDD par l'intermédiaire d'un transistor 68A et est par exemple couplé à un rail de tension de référence, par exemple la masse, par l'intermédiaire d'un 20 transistor 68B. Le transistor 68A est par exemple commandé par le noeud de sortie 64 et est par exemple un transistor de type PMOS. Le transistor 68B est par exemple commandé par le signal ENDN et est par exemple un transistor de type NMOS. La figure 2B est une vue schématique du circuit 70 25 générant le signal d'horloge /CK. Le circuit 70 comprend par exemple un inverseur 72, alimenté par la tension d'alimentation VDD L'inverseur 72 reçoit par exemple le signal d'horloge CK de la matrice mémoire et fournit le signal d'horloge inversé /CK. La figure 2C est une vue schématique du circuit de 30 désactivation de ligne 80 générant le signal de commande intermédiaire ENDN. Le circuit 80 comprend par exemple entre un noeud d'entrée 82 et un noeud de sortie 84 successivement couplés en série : un interrupteur 86 comprenant par exemple un transistor 35 86A de type NMOS et un transistor 86B de type PMOS, ces deux 3061798 B15436 8 transistors 86A et 86B étant connecté en parallèle par leurs noeuds conducteurs principaux entre le noeud d'entrée 82 et un noeud 87 ; un inverseur 88 alimenté par la tension d'alimentation VDD, couplé entre le noeud 87 et un noeud 89 ; 5 un dispositif à décalage de niveau de tension (en anglais "Level Shifter") LS permettant de passer d'un signal à la sortie de l'inverseur 88 de niveau haut égal à la tension d'alimentation VDD à un signal de niveau haut égal à la tension d'alimentation CVDD, couplé entre le noeud 89 et un noeud 90 ; et 10 un inverseur 91 alimenté par la tension d'alimentation CVDD, couplé entre le noeud 90 et le noeud de sortie 84. Le noeud d'entrée 82 reçoit un signal de référence BLREF généré par une colonne REFCOL de cellules de référence. Une cellule de référence est un circuit permettant d'évaluer le temps 15 de décharge des lignes de bits de la matrice mémoire. Une cellule de référence sera décrite plus en détail ci-dessous en relation avec la figure 5. L'interrupteur 86 est par exemple toujours passant, le transistor 86A étant commandé par la tension d'alimentation VDD 20 et le transistor 86B étant commandé par une tension de référence VSS. La présence de l'interrupteur 86 permet de générer le signal BLREF dans les mêmes conditions que les signaux générés par les colonnes de la matrice mémoire. Le dispositif à décalage de niveau de tension peut par 25 exemple comprendre une pluralité d'inverseurs et/ou des circuits amplificateurs (en anglais "buffer") alimentés par des tensions progressivement supérieures les unes des autres. Le circuit 80 fournit sur son noeud 84 le signal de commande intermédiaire ENDN. 30 La figure 3 est un chronogramme illustrant l'évolution temporelle des signaux CK, /CK, GSLIn, ENDN, /WLn et WLn des circuits 50, 70 et 80 présentés en relation avec les figures 2A, 2B et 2C, pour une ligne indexée n, selon un exemple. A un instant t0, la ligne indexée n de la matrice mémoire 35 n'est par exemple pas sélectionnée. Le signal de sélection de 3061798 B15436 9 ligne GSLIn est donc à un niveau bas. Le signal d'horloge CK est à un niveau bas et le signal d'horloge inversé /CK est à un niveau haut. Les signaux de commande intermédiaire ENDN et de commande inversé /WLn sont par exemple à un niveau haut. Le signal de 5 commande WLn est à un niveau bas. A un instant -Li, le signal GSLIn passe par exemple à un niveau haut pour sélectionner la ligne n. A un instant t2, un front montant du signal d'horloge CK entraîne la chute du signal /WLn d'un niveau haut à un niveau 10 bas, ce qui est symbolisé sur la figure 3 par une flèche Fl. Le signal de commande WLn passe donc d'un niveau bas à un niveau haut, ce qui est symbolisé sur la figure 3 par une flèche F2, et la ligne n est sélectionnée. A un instant t3, le signal de sélection de ligne GSLIn 15 passe par exemple d'un niveau haut à un niveau bas. A un instant t4, le signal de commande intermédiaire ENDN passe d'un niveau haut à un niveau bas, ce qui entraîne la montée du signal /WLn d'un niveau bas à un niveau haut, symbolisé sur la figure 3 par une flèche F3. Le signal de commande WLn passe 20 donc d'un niveau haut à un niveau bas, symbolisé sur la figure 3 par une flèche F4, et la ligne n n'est plus sélectionnée. La durée entre l'instant t2 et la descente du signal WLn est commandée sur la base d'une approximation de la durée de décharge d'une ligne de bits pendant une phase de lecture d'une cellule mémoire. 25 A un instant t5, le signal ENDN passe par exemple d'un niveau bas à un niveau haut. En effet, la descente du signal WLn d'un niveau haut à un niveau bas entraîne la montée du signal BLREF d'un niveau bas à un niveau haut ce qui entraîne la montée du signal ENDN. 30 La figure 4 est une vue schématique d'un circuit mémoire 200. Le circuit mémoire 200 comprend : une pluralité de cellules mémoire MC11, ..., MCNm organisé en une matrice mémoire MEMORY ARRAY de N lignes et M colonnes, M étant un entier par exemple compris entre deux et 35 plusieurs milliers ; 3061798 B15436 10 une colonne REFCOL comprenant par exemple N cellules de référence RC1, RCN, générant le signal de référence BLREF ; N circuits de commande de ligne 50 du même type que celui décrit en relation avec la figure 2A ; 5 un circuit de décodage X DEC ayant N sorties, chaque sortie délivrant à un circuit de commande de ligne 50 un signal de sélection de ligne SpEc_i, SpEc_N ; un circuit 70 générant le signal d'horloge /CK du même type que celui décrit en relation avec la figure 2B ; 10 un circuit 80 générant le signal de commande intermédiaire ENDN à partir du signal BLREF, du même type que celui décrit en relation avec la figure 2B ; et M circuits de commande LCOL1 à LCOLM. Chaque cellule mémoire MCni, ..., MC d'une même ligne 15 indexée n de la matrice mémoire reçoit un signal de commande WLn provenant d'un des circuits de commande 50. Chaque signal de commande WL1, WLN est en outre reçu par une cellule de référence RC1, RCN de la colonne de référence REFCOL. Chaque cellule mémoire MCim, MCNm d'une même 20 colonne indexée m de la matrice mémoire est connectée à deux lignes de bits BLm. et /BLm et à une tension variable d'alimentation SUPPLYm. Chaque colonne de la matrice mémoire est reliée à un circuit LCOLD LCOLM permettant d'alimenter, de lire et d'écrire les cellules mémoires de la colonne. Ces circuits seront 25 détaillés en figure 6. Chaque cellule de référence RC1, RCN est connectée à une ligne de bits de référence et est alimentée par la tension VDD- Pendant une opération de lecture d'une cellule mémoire 30 MC d'une ligne indexée n et d'une colonne indexée m, l'adresse de la cellule mémoire MC est décodée par le circuit de décodage X DEC. Le circuit de décodage X DEC fournit un signal SpEc_n à la ligne indexée n. Le signal de sélection de ligne SpEc_n est fourni aux circuits de commande de ligne 50. Les signaux /CK et ENDN sont 35 fournis aux circuits de commande de ligne 50 après avoir été 3061798 B15436 11 générés respectivement par les circuits 70 et 80, comme décrit en relation avec les figures 2A, 2B et 2C. Le circuit 80 reçoit le signal de référence BLREF transmis par la ligne de bits de référence qui détermine la durée entre deux opérations, et permet 5 de réduire cette durée. En effet, la ligne de bits de référence permet de générer le signal ENDN dont la fonction est de faire chuter le signal de commande de ligne WLn d'un niveau haut à un niveau bas. La figure 5 est une vue schématique d'une cellule de 10 référence RCn relié à la ligne indexée n, selon un exemple de réalisation. La cellule de référence RCn comprend par exemple un transistor 220 de type NMOS, couplé entre des noeuds 222 et 224. Le transistor 220 est commandé par le signal de commande de ligne WLn. La cellule de référence RCn comprend par exemple en outre un 15 transistor 226 de type NMOS couplé entre le noeud 224 et un rail de tension de référence, par exemple la masse. Le transistor 226 est commandé par la tension d'alimentation VDD. Le noeud 222 est couplé à la ligne de bits de référence transmettant le signal de référence BLREF. 20 Lors d'une opération de lecture, la ligne de bits de référence est par exemple préchargée et les cellules de références RC1, RCN sont alimentées par la tension d'alimentation VDD- Lorsqu'une ligne de la matrice mémoire est sélectionnée par le signal SDEc_n puis commandée par le signal WLn, le signal de la 25 ligne de bits de référence chute d'un niveau haut à un niveau bas. Le signal de commande intermédiaire est ensuite généré par le circuit 80 avec un certain retard et entraine la chute du signal WLn d'un niveau haut à un niveau bas. Cette opération a la même durée que celle de décharge des lignes de bits BLi, BLM de 30 la matrice mémoire. La durée entre deux opérations de lecture est ainsi réduite par le retard entre le signal BLREF et le signal ENDN. Dans certains modes de réalisation, il est possible de masquer le retard provoqué par le dispositif à décalage de niveau de tension en réduisant le retard introduit par les cellules de 35 référence. Cela est par exemple réalisé en rajoutant des 3061798 B15436 12 transistors, par exemple de type NMOS, en parallèle du transistor 226, entre le rail de tension de référence et le noeud 224. La figure 6 est une vue schématique d'une colonne indexée m de cellules mémoire et d'un circuit de commande LCOLm. 5 A titre d'exemple, sur la figure 6, la colonne comprend deux cellules mémoire MCim et MC2m. Chaque cellule mémoire MCim, MC2m est alimentée par une tension variable SUPPLYm. La cellule mémoire MCim comprend deux noeuds de mémorisation MCimA et MCimB. Le noeud de mémorisation MCimA est 10 couplé à la ligne de bits BLm de la colonne m par l'intermédiaire d'un transistor T1A. Le transistor T'A est commandé par un signal de commande de ligne WL1. Le noeud de mémorisation MCimB est couplé à une ligne de bits /BLm par l'intermédiaire d'un transistor T1B. Le transistor T1B est commandé par le signal de commande de 15 ligne WL1. La cellule mémoire MC2m comprend deux noeuds de mémorisation MC2mA et MC2mB. Le noeud de mémorisation MC2mA est couplé à la ligne de bits BLm de la colonne m, par l'intermédiaire d'un transistor T2A. Le transistor T2A est commandé par un signal 20 de commande de ligne WL2. Le noeud de mémorisation MC2mB est couplé à la ligne de bits /BLm par l'intermédiaire d'un transistor T2B. Le transistor T2B est commandé par le signal de commande de ligne WL2. Le circuit de commande LCOLm comprend un circuit 25 d'alimentation 250 comprenant deux transistors 251 et 253, par exemple de type PMOS. Le transistor 251 est couplé entre un rail d'alimentation de la tension d'alimentation VDD et un noeud 255 de sortie du circuit d'alimentation, et est commandé par un signal de commande d'alimentation WAm. Le transistor 253 est couplé entre 30 un rail d'alimentation de la tension d'alimentation CVDD et le noeud 255 de sortie du circuit d'alimentation. Le transistor 251 est commandé par le signal de commande d'alimentation inversé /WAm. Le noeud 255 fournit la tension variable SUPPLYm. Lors d'une opération de lecture, le signal WAm est à un niveau haut, donc la 35 tension variable SUPPLYm est égale à la tension d'alimentation 3061798 B15436 13 CVDD. Lors d'une opération d'écriture, le signal WAm est à un niveau bas, donc la tension variable SUPPLYm est égale à la tension d'alimentation VDD- Le circuit de commande LCOLm comprend en outre un 5 interrupteur 260 reliant la ligne de bits BLm à un noeud C et un interrupteur 262 reliant la ligne de bits /BLm à un noeud D. Chaque interrupteur 260, 262 comporte par exemple deux transistors en parallèle, l'un étant un transistor de type NMOS et l'autre étant un transistor de type PMOS. Les transistors de type NMOS des 10 interrupteurs 260, 262 sont commandés par un signal MUX et les transistors de type PMOS des interrupteurs 260, 262 sont commandés par l'inverse NMUX du signal MUX. Par exemple, comme cela est représenté en figure 6, chaque colonne peut comprendre plusieurs paires de lignes de bits et de cellules mémoire correspondantes. 15 Les interrupteurs 260 et 262, et des interrupteurs similaires pour les autres lignes de bits, permettent de sélectionner l'une des paires de lignes de bits pour la coupler à un circuit de lecture/écriture 264 compris dans le circuit LCOLm. Le circuit de lecture/écriture 264 est commun pour toutes les paires de lignes 20 de bits d'une même colonne. Dans ce cas, chaque paire de lignes de bits est alimentée par son propre circuit d'alimentation 250. Dans d'autres modes de réalisation, il pourrait n'y avoir qu'une seule ligne de bits et les interrupteurs 260 et 262 pourront être omis. 25 Le circuit de lecture/écriture 264 comprend un circuit de pré-charge 270 des lignes de bits comprenant un transistor 271, par exemple de type PMOS, couplé entre les noeuds C et D, un transistor 273, par exemple de type PMOS, couplé entre le noeud C et un rail d'alimentation de la tension VDD et un transistor 275, 30 par exemple de type PMOS, couplé entre le noeud D et un rail d'alimentation de la tension VDD. Les transistors 271, 273 et 275 sont commandés par un signal de précharge NPCH. Le circuit de lecture/écriture 264 comprend en outre un circuit de pré-charge et de maintien (de l'anglais "precharge and 35 keeper circuit") 280 comprenant deux transistors 282 et 284, par 3061798 B15436 14 exemple de type PMOS. Le transistor 282 est couplé entre le noeud C et un rail d'alimentation de la tension VDD et son noeud de commande est relié au noeud D. Le transistor 284 est couplé entre le noeud D et un rail d'alimentation de la tension VDD et son noeud 5 de commande est relié au noeud C. Le circuit de lecture/écriture 264 en outre un circuit d'écriture 290 écrivant une donnée Data dans une cellule mémoire sélectionnée. Un signal comprenant la donnée à écrire Data est envoyé dans une bascule LATCH alimentée par la tension 10 d'alimentation VDD. La bascule fournit sur une sortie un signal comprenant la donnée Data et sur une autre sortie un signal comprenant la donnée inverse /Data de Data. Une porte logique NON-OU 292, alimentée par la tension VDD, reçoit sur une entrée la donnée Data et sur une autre entrée un signal de commande 15 d'écriture NWRITE. La sortie de la porte logique 292 commande un transistor 294, par exemple de type NMOS, couplé entre un rail de la tension de référence, par exemple la masse, et le noeud C. Une porte logique NON-OU 296, alimentée par la tension VDD reçoit sur une entrée la donnée Data et sur une autre entrée le signal de 20 commande d'écriture NWRITE. La sortie de la porte logique 296 commande un transistor 298, par exemple de type NMOS, couplé entre un rail de la tension de référence, par exemple la masse, et le noeud D. Le signal NWRITE est un signal permettant d'écrire les données Data et /Data reçues par les portes NON-OU 292 et 296 sur 25 les lignes de bit BLm et /BLm. Un avantage du circuit de commande de ligne décrit ici est que l'activation des lignes de mot est réalisée par un signal de synchronisation /CK directement généré à partir du signal de synchronisation CK de la matrice mémoire, c'est-à-dire sans passer 30 par un dispositif à décalage de niveau de tension. La désactivation des lignes de mot est quant à elle réalisée par un signal ENDN auto-synchronisé par des cellules de référence et généré par un circuit comprenant un dispositif à décalage de niveau de tension. Le retard introduit par le dispositif à 3061798 B15436 15 décalage de niveau de tension peut être masqué en réduisant le retard de la cellule de référence. Des modes de réalisation particuliers ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de 5 l'art. En particulier, il est clair pour l'homme de l'art qu'il est possible d'intervertir les transistors NMOS par des transistors PMOS et d'intervertir les transistors PMOS par des transistors NMOS. De plus, différentes technologies de transistors peuvent 10 être utilisées pour remplacer les transistors de type NMOS et PMOS, comme par exemple des transistors de type bipolaire. Divers modes de réalisation avec diverses variantes ont été décrits ci-dessus. On notera que l'homme de l'art pourra combiner divers éléments de ces divers modes de réalisation et 15 variantes sans faire preuve d'activité inventive. REVENDICATIONS1. Circuit mémoire comprenant : un circuit de commande de ligne d'une matrice mémoire (MEMORY ARRAY) comprenant : un premier transistor (54) couplé entre des premier et deuxième noeuds (58, 56) et commandé par un signal de sélection de ligne (SDEc_n), ledit signal de sélection de ligne (SDEc_n) comprenant un niveau haut (VDD) et un niveau bas ; un deuxième transistor (60) commandé par un premier signal (ENDN) et couplé entre le premier noeud (58) et un rail d'alimentation en tension d'une première tension d'alimentation (CVDD), cette première tension d'alimentation (CVDD) étant supérieure au niveau haut (VDD) du signal de sélection de ligne (SDEc_n), ledit premier noeud (58) étant relié à une ligne de la matrice mémoire (MEMORY ARRAY), ledit deuxième noeud (56) recevant un signal de synchronisation (/CK) ; et un circuit de désactivation de ligne (80, REFCOL) adapté à générer le premier signal (ENDN) et comprenant une cellule de 20 référence (RCn) et un dispositif à décalage de niveau de tension (LS). 2. Circuit selon la revendication 1 dans lequel le premier noeud (58) est relié à la ligne de la matrice mémoire (MEMORY ARRAY) par l'intermédiaire d'une bascule (62). 25 3. Circuit selon la revendication 2 dans lequel la bascule (62) comprend un premier inverseur (68) et un deuxième inverseur (66) couplés tête bêche entre le premier noeud (58) et la ligne de la matrice mémoire (MEMORY ARRAY). 4. Circuit selon la revendication 3 dans lequel le 30 premier inverseur (68) et le deuxième inverseur (66) sont alimentés par la première tension d'alimentation (CVDD)- 5. Circuit selon la revendication 4 dans lequel le premier noeud (58) est la borne de sortie du premier inverseur (68), le premier inverseur (68) étant alimenté par la première 3061798 B15436 17 tension d'alimentation (CVDD) par l'intermédiaire d'un troisième transistor (68A) commandé par la sortie du deuxième inverseur (66) et le premier inverseur (68) étant relié à un rail d'une tension de référence par l'intermédiaire d'un quatrième transistor (68B) 5 commandé par le premier signal (ENDN). 6. Circuit selon la revendication 5, dans lequel le troisième transistor (68A) est un transistor de type PMOS et le quatrième transistor (68B) est un transistor de type NMOS. 7. Circuit selon l'une quelconque des revendications 1 10 à 6, dans lequel le signal de synchronisation est un signal d'horloge (/CK) du circuit mémoire. 8. Circuit selon l'une quelconque des revendications 1 à 7, dans lequel le premier transistor (54) est un transistor de type NMOS et le deuxième transistor (60) est un transistor de type 15 PMOS. 9. Circuit selon l'une quelconque des revendications 1 à 8 comprenant en outre : une pluralité de cellules mémoire (MC11, ..., MCNm) organisées en N lignes et en M colonnes formant la matrice mémoire (MEMORY ARRAY) ; N desdits circuits de commande de ligne (50) ; ledit circuit de désactivation de ligne (80) commun à desdits N circuits de commande de ligne ; M circuits de commande de colonne (LCOL1,..., LCOL ) 25 commandant chacun une colonne de cellules mémoire (MCim, MCNm) de la matrice mémoire (MEMORY ARRAY) et comprenant chacun un circuit d'alimentation (250), un circuit d'écriture (290) alimenté par un niveau haut de tension (VDD) et un circuit de précharge et de maintien (280) alimenté par le niveau haut de 30 tension (VDD)- 10. Circuit selon la revendication 9, dans lequel le circuit d'alimentation (250) est adapté à alimenter chaque cellule mémoire (MC11, MCNm) par le niveau haut de tension (VDD) pendant une opération d'écriture et par la première tension 3061798 B15436 18 d'alimentation (CVDD), supérieure au niveau haut de tension (VDD), pendant une opération de lecture. 11. Circuit selon la revendication 10, dans lequel chaque circuit d'alimentation (250) comprend : 5 un septième transistor (251) relié entre un rail d'alimentation du niveau haut de tension (VDD) et un troisième noeud (255) et commandé par un signal de commande d'alimentation (WAm) ; et un huitième transistor (253) relié entre un rail 10 d'alimentation de la première tension d'alimentation (CVDD) et le troisième noeud (255) et commandé par le signal de commande d'alimentation inversé (/WAm), le troisième noeud (255) étant relié aux cellules mémoire. 12. Circuit selon l'une quelconque des revendications 9 15 à 11, dans lequel la au moins une cellule de référence (RC1, RCN) comprend un cinquième transistor (220) relié entre une ligne de bits de référence et le rail de la tension de référence et dont le noeud de commande est relié au premier noeud (58). 13. Circuit selon la revendication 12, dans lequel le 20 cinquième transistor (220) est relié au rail de tension de référence par l'intermédiaire de plusieurs sixièmes transistors (226) commandés chacun par le niveau haut de tension (VDD)-