FR 3050318 A1 20171020 FR 1653451 A 20160419 1 Nouvelle protection contre le claquage prématuré de diélectriques poreux interlignes au sein d'un circuit intégré Des modes de mise en oeuvre et de réalisation de l'invention concernent les circuits intégrés, notamment les procédés technologiques CMOS, et plus particulièrement une protection contre le claquage prématuré de diélectriques poreux interlignes au sein de la partie d'interconnexion (communément désignée sous l'acronyme anglo-saxon BEOL : « Back End Of Line ») d'un circuit intégré. La partie d'interconnexion d'un circuit intégré comporte de façon classique au moins un niveau de métallisation, et en général plusieurs niveaux de métallisation comportant chacun des lignes électriquement conductrices, par exemple des lignes métalliques telles que des lignes en cuivre, permettant d'interconnecter les différents composants du circuit intégré entre eux et/ou aux entrées-sorties du circuit intégré. De façon à compléter cette interconnexion, la partie d'interconnexion comporte également généralement un ou plusieurs niveaux de vias, selon une dénomination communément utilisée par l'homme du métier, situés entre les niveaux de métallisation et permettant de relier entre elles certaines des lignes métalliques. Dans certains cas, il peut se produire un claquage prématuré d'une région diélectrique interlignes séparant deux lignes métalliques, en particulier lorsque ces deux lignes sont séparées d'une distance très petite, par exemple égale à la distance minimale spécifiée par le noeud technologique CMOS utilisé. Et, ceci est d'autant plus critique que le noeud technologique CMOS est de plus en plus avancé, c'est-à-dire lorsque cette distance minimale devient de plus en plus faible. Il a été indiqué dans la demande de brevet français déposée sous le n° 1559337 que ce phénomène de claquage prématuré se produisait en particulier en présence d'une différence de potentiel appliquée entre les deux lignes métalliques, combinée à une 3050318 2 pénétration d'humidité et/ou de contamination ionique dans le diélectrique notamment lorsque celui-ci est poreux. Il en a été par conséquent déduit que ce phénomène de claquage prématuré était dû à un mécanisme de conduction assisté par la 5 présence de défauts (pièges) dans le diélectrique. Plus précisément, les électrons se propagent alors par sauts entre des états localisés dans la bande interdite du diélectrique qui sont supposés être des centres ionisés (donneurs d'électrons). Cet effet résulte de l'abaissement de l'énergie d'ionisation de ces centres avec l'application d'un champ 10 électrique (différence de potentiel entre les lignes). Ce mécanisme de conduction se traduit alors par un courant dénommé courant de PooleFrenkel du nom des deux personnes qui ont mis en évidence d'une façon générale un tel mécanisme au sein d'un diélectrique. Dans la demande de brevet français précitée, il a été proposé 15 d'apporter une solution à ce claquage prématuré de diélectrique par l'utilisation d'au moins une barrière diélectrique non poreuse insérée entre une partie poreuse d'au moins une région diélectrique et l'un au moins de deux éléments électriquement conducteurs, par exemple une piste ou ligne métallique ou un via, d'une partie d'interconnexion d'un 20 circuit intégré, pour protéger ce circuit intégré contre un claquage de ladite au moins une région diélectrique provoqué par une conduction électrique assistée par la présence de défauts au sein de ladite au moins une région diélectrique. En d'autres termes cette solution vise à casser autant que 25 possible le chemin de conduction susceptible d'exister à plus ou moins long terme dans le diélectrique, c'est-à-dire empêcher autant que possible la circulation d'un courant de fuite de type Poole Frenkel entre les deux éléments électriquement conducteurs séparés par cette région diélectrique, en utilisant au moins une barrière diélectrique non 30 poreuse. Cela étant les inventeurs ont observé que certaines situations, étaient favorables à l'apparition d'humidité dans les régions diélectriques poreuses de la partie d'interconnexion. C'est le cas notamment lorsque le circuit intégré est situé au sein d'un appareil 3050318 3 alimenté en permanence, comme par exemple un décodeur TV, la température du circuit intégré pouvant alors avoisiner les 60-70 degrés Celsius. Or comme indiqué ci-avant cette humidité peut conduire à la 5 création d'un chemin de conduction dans un diélectrique poreux. Même si la solution décrite dans la demande de brevet français précitée donne satisfaction, il existe un besoin de réduire le plus possible, voire supprimer, cette apparition d'humidité au sein des régions de diélectrique poreux d'un circuit intégré, ce qui va par 10 conséquent réduire le risque de claquage prématuré de diélectrique. Selon un mode de mise en oeuvre et de réalisation de l'invention, il est par conséquent proposé d'apporter une solution à ce besoin. Un circuit intégré comprend généralement au dessus de la 15 partie d'interconnexion (BEOL), une couche d'encapsulation localement gravée, généralement un oxyde de type TEOS (tetraethoxy-silane), recouverte d'une couche électriquement conductrice gravée, par exemple en aluminium, destinée à la formation de plots de contacts (« pads ») permettant de connecter le circuit intégré avec 20 l'extérieur, mais aussi à la formation de lignes métalliques destinées à véhiculer des tensions d'alimentation ou encore à la formation de motifs particuliers ayant des fonctions particulières utilisées notamment dans des puces sécurisées. Cette couche électriquement conductrice gravée est elle-même 25 recouverte d'une couche isolante, typiquement un oxyde de remplissage, par exemple également un oxyde de type TEOS, déposée avantageusement à l'aide d'un plasma haute densité (HDP : « High Density Plasma ») et permettant de combler les espaces entre les parties gravées de cette couche électrique. 30 Cette couche isolante est elle-même recouverte d'une couche de passivation supérieure, relativement épaisse, assurant une protection mécanique et chimique du circuit intégré. L'empilement couche isolante-couche de passivation est gravé pour découvrir les plots de contact. 3050318 4 Après de nombreuses recherches, les inventeurs ont observé de façon surprenante que la couche isolante en particulier du type oxyde TEOS formait un chemin d'entrée pour l'humidité, alors que ce matériau était cité dans la demande de brevet français précitée comme 5 pouvant être utilisé en tant que barrière diélectrique non poreuse pour empêcher autant que possible la circulation d'un courant de fuite de type Poole Frenkel. En d'autres termes, les inventeurs ont observé que ce caractère non poreux de l'oxyde de type TEOS n'était pas suffisant pour rendre 10 ce matériau imperméable à l'humidité et que les flancs de l'empilement au niveau des plots de contacts étaient par conséquent des portes d'entrée de l'humidité dans le circuit intégré. Aussi est-il notamment proposé d'apporter une solution à ce problème par l'utilisation d'un empilement comportant une première 15 couche de passivation inférieure non poreuse, une couche électriquement isolante et une couche de passivation supérieure, et localement gravé de façon à découvrir desdits plots de contact d'un circuit intégré situés au dessus du dernier niveau de métallisation d'une partie d'interconnexion du circuit intégré, pour protéger ledit 20 circuit intégré contre un claquage d'au moins une région diélectrique au moins en partie poreuse séparant deux éléments électriquement conducteurs de la partie d'interconnexion du circuit intégré, claquage provoqué par une conduction électrique assistée par la présence de défauts au sein de ladite au moins une région diélectrique. 25 En d'autres termes, au lieu de protéger les flancs de l'empilement au niveau des plots de contact, on va déposer sur la couche électriquement conductrice gravée et sur la ou les parties découvertes de la couche d'encapsulation gravée, une couche de passivation inférieure non poreuse, en particulier à l'humidité, par 30 exemple en nitrure de silicium SiN, de façon à compléter ledit empilement par cette couche de passivation inférieure non poreuse. Et une telle solution est largement compatible avec un procédé technologique CMOS en ce sens qu'elle ne nécessite l'adjonction que d'une seule étape de procédé (la formation de la couche de passivation 3050318 5 inférieure) mais sans nécessiter de modification ou adjonction de masques ni modification du schéma de placement (« layout ») du circuit intégré. En outre cette nouvelle solution est compatible avec celle 5 décrite dans la demande de brevet français précitée (utilisation d'une barrière diélectrique non poreuse au sein d'un diélectrique poreux). Ainsi, selon un aspect, il est proposé un procédé de protection d'un circuit intégré contre une conduction électrique assistée par la présence de défauts au sein d'une région diélectrique au moins en 10 partie poreuse séparant deux éléments électriquement conducteurs de la partie d'interconnexion du circuit intégré, comprenant après gravure d'une couche d'encapsulation formée au-dessus du dernier niveau de métallisation de ladite partie d'interconnexion et gravure d'une couche électriquement conductrice située au dessus de ladite couche 15 d'encapsulation gravée et destinée au moins à la formation de plots de contact, une formation sur la couche électriquement conductrice gravée et sur la ou les parties découvertes de la couche d'encapsulation gravée d'un empilement comportant une couche de passivation inférieure non poreuse, une couche électriquement isolante 20 et une couche de passivation supérieure, et une gravure locale dudit empilement de façon à découvrir lesdits plots de contact. Selon un mode de mise en oeuvre la couche de passivation inférieure non poreuse se caractérise par une quantité de porosités inférieure à un seuil S. 25 Ce seuil S est par exemple égal à 5 %. En d'autres termes la couche de passivation inférieure non poreuse présente un volume de porosités inférieur à S % du volume total de cette couche de passivation inférieure. L'épaisseur de cette couche de passivation inférieure ne doit 30 pas être trop faible pour assurer sa fonction de barrière contre l'humidité et ne doit pas être trop épaisse pour pouvoir épouser la forme de la couche électriquement conductrice, par exemple en aluminium, gravée. 3050318 6 L'homme du métier saura ajuster cette épaisseur en fonction des situations. Cela étant, à titre indicatif, une épaisseur de la couche de passivation inférieure comprise entre 50 nm et 150 nm est un bon 5 compromis. La couche de passivation inférieure comprend par exemple du nitrure de silicium SiN. Cela étant d'autres matériaux pourraient être utilisés comme par exemple tous les matériaux du type Si'Ny, comme par exemple Si3N4. 10 La couche de passivation supérieure est avantageusement plus épaisse que la couche de passivation inférieure et peut comprendre aussi du nitrure de silicium SiN. Selon un autre aspect il est proposé un circuit intégré, comprenant 15 une partie d'interconnexion (« BEOL »), une couche d'encapsulation située au dessus du dernier niveau de métallisation de la partie d'interconnexion, une couche électriquement conductrice située au dessus de ladite couche d'encapsulation et formant au moins des plots de 20 contacts venant contacter des pistes métalliques du dernier niveau de métallisation à travers ladite couche d'encapsulation, et un empilement de passivation au-dessus de ladite couche électriquement conductrice et de parties de ladite couche d'encapsulation, ledit empilement de passivation possédant des 25 ouvertures débouchant en regard desdits plots de contact et comportant une couche de passivation inférieure non poreuse, par exemple du SiN, une couche électriquement isolante, par exemple un oxyde de type TEOS), et une couche de passivation supérieure, par exemple du SiN et avantageusement plus épaisse que la couche de passivation 30 inférieure. Selon un mode de réalisation la couche de passivation inférieure non poreuse présente une quantité de porosités inférieure à un seuil, par exemple égal à 5 %, avec une épaisseur pouvant être comprise entre 50 nm et 150 nm. 3050318 7 Comme indiqué précédemment il est possible de combiner au sein du même circuit intégré la présente solution (double passivation) avec la solution décrite dans la demande de brevet français précitée n° 1559337 (barrière diélectrique insérée dans du diélectrique poreux). 5 En d'autres termes, selon un mode de réalisation, la partie d'interconnexion comporte au moins un niveau de métallisation possédant des éléments électriquement conducteurs mutuellement séparés par des régions diélectriques, et le circuit intégré comprend au moins une barrière diélectrique non poreuse située entre une partie 10 poreuse d'au moins une région diélectrique et l'un au moins des deux éléments électriquement conducteurs séparés par ladite au moins une région diélectrique. Ladite au moins une barrière diélectrique non poreuse a préférentiellement une épaisseur comprise entre une épaisseur 15 inférieure et une épaisseur supérieure. L'épaisseur inférieure est l'épaisseur limite acceptable pour obtenir un bon effet barrière vis-à-vis du courant de fuite du diélectrique tandis que l'épaisseur supérieure est choisie de façon à ne pas trop augmenter la constante diélectrique de la région diélectrique 20 comportant la partie poreuse préférentiellement à faible constante diélectrique et la barrière diélectrique non poreuse. A titre indicatif, une épaisseur de barrière diélectrique non poreuse comprise entre lOnm et 30nm est acceptable. De nombreux matériaux peuvent être utilisés pour ladite au 25 moins une barrière diélectrique non poreuse. On peut par exemple utiliser des nitrures ternaires ou encore du Tetra Ethyl Oxy Silane ou tetra-ethoxy-silane (oxyde de type TEOS). Cela étant, du carbonitrure de silicium (SiCN) soit amorphe soit cristallin est un matériau préféré en raison notamment de sa bonne 30 accroche sur les flancs verticaux de la partie centrale poreuse de la région diélectrique. D' autres avantages et caractéristiques de l' invention apparaîtront à l'examen de la description détaillée de modes de mise 3050318 8 en oeuvre et de réalisation, nullement limitatifs, et des dessins annexés sur lesquels : - la figure 1 illustre schématiquement un exemple de circuit intégré de l'art antérieur, et 5 - les figures 2 à 7 illustrent schématiquement différents modes de mise en oeuvre et de réalisation de l'invention. Sur la figure 1, qui illustre un exemple de circuit intégré IC selon l'art antérieur, la référence RITX désigne la partie d'interconnexion (BEOL) du circuit intégré. 10 Cette partie d'interconnexion RITX comporte plusieurs niveaux de métallisation et plusieurs niveaux de vias. Sur cette figure 1, on a référencé uniquement l'avant-dernier niveau de métallisation Mn_1 et le dernier niveau de métallisation Mn. Les différentes pistes métalliques, par exemple en cuivre, ainsi 15 que les différents vias sont enrobés dans un matériau diélectrique généralement dénommé par l'homme du métier sous l'acronyme anglosaxon IMD (« Inter Metal Dielectric »). La référence 8 désigne ici les zones diélectriques enrobant les pistes métalliques du niveau de métallisation Mn ainsi que les pistes 20 métalliques du niveau de métallisation Mn_1 et les vias aboutissant à ce niveau de métallisation. Le matériau diélectrique utilisé dans ces zones 8 est un matériau poreux à faible constante diélectrique (matériau low K). A titre d'exemple, le matériau utilisé est de l'oxyde de silicium carboné 25 et hydrogéné (SiOCH) ayant un pourcentage de porosités compris entre 20 et 30 et une constante diélectrique K égale à 3. Chaque zone IMD 8 est encapsulée entre deux couches de protection 10 parallèles au substrat et destinées à protéger de l'oxydation le métal des pistes métalliques. On peut par exemple 30 utiliser du carbonitrure de silicium (SiCN) qui permet de protéger les pistes métalliques en cuivre de l'oxydation et évite également la diffusion du cuivre dans le matériau diélectrique IMD. Le circuit intégré IC comporte également de façon classique, une couche d'encapsulation CCAP située au-dessus du dernier niveau 3050318 9 de métallisation Mn de la partie d'interconnexion RITX. Cette couche d'encapsulation CCAP est par exemple en oxyde de type TEOS et est localement gravée pour permettre à un plot de contact PLCT (« pad »), par exemple en aluminium, de venir contacter par exemple la piste 5 métallique Pn du niveau de métallisation supérieur Mn. Ce plot de contact PLCT résulte de la gravure de la couche électriquement conductrice CC, ici en aluminium, et, comme illustré sur cette figure 1, cette couche CC peut également servir à créer des motifs en aluminium BLC1, BLC2, par exemple des lignes contactant 10 d'autres plots de contact non représentés sur cette figure et qui peuvent être utilisées pour véhiculer des signaux d'alimentation ou encore des lignes utilisées pour d'autres fonctions, comme par exemple la formation d'un grillage, incorporées dans des puces sécurisées. 15 La couche CC gravée est ensuite recouverte par une couche isolante CIS, typiquement de l'oxyde de type TEOS déposé par un plasma haute densité (HDP : High Density Plasma) qui permet notamment de bien combler les espaces entre les motifs de la couche CC. 20 Le circuit intégré IC comporte enfin, au-dessus de la couche isolante CIS, une couche de passivation supérieure CPSS, généralement épaisse, par exemple de l'ordre de 5500 Angstrôms, qui assure une protection mécanique ainsi qu'une protection chimique du circuit intégré. 25 Cet empilement formé par la couche isolante CIS et la couche de passivation supérieure CPSS est gravé de façon à ménager des ouvertures débouchant en regard du ou des plot(s) de contact PLCT. Cela étant, comme expliqué ci-avant, cet empilement EMPL, et notamment la couche isolante, est un point d'entrée pour de l'humidité 30 qui va ensuite générer éventuellement des chemins de conduction dans le diélectrique poreux 8. On se réfère maintenant plus particulièrement aux figures 2 à 6, qui illustrent différentes étapes d'un mode de mise en oeuvre selon l'invention permettant de limiter au maximum, voire de supprimer, la 3050318 10 pénétration d'humidité à l'intérieur de la puce en provenance de l'environnement extérieur. Sur ces figures, les éléments analogues ou ayant des fonctions analogues à ceux décrits à la figure 1, ont des références identiques à 5 celles qu'ils avaient sur la figure 1. Sur la figure 2, on retrouve la couche électriquement conductrice CC qui, après gravure, a formé le plot de contact PLCT ainsi que les motifs BLC1 et BLC2. Au lieu de déposer directement la couche isolante CIS, on 10 dépose tout d'abord (figure 3) une couche de passivation inférieure CPSI moins épaisse que la couche de passivation supérieure CPSS, ayant typiquement une épaisseur comprise entre 50 et 150 nanomètres. Cette couche de passivation inférieure CPSI est non poreuse, en particulier à l'humidité, et peut être par exemple formée de nitrure de 15 silicium SiN. On dépose ensuite la couche isolante CIS, par exemple en oxyde de type TEOS (figure 4) puis, comme illustré sur la figure 5, on recouvre l'ensemble de la couche de passivation supérieure CPSS. Après gravure de l'empilement EMPL comportant la couche de 20 passivation inférieure CPSI, la couche isolante CIS et la couche de passivation supérieure CPSS, de façon à ménager une ouverture OUV débouchant en regard du plot de contact PLCT, on obtient la structure illustrée sur la figure 6. Cette structure se distingue donc de l'art antérieur illustré sur 25 la figure 1 par un empilement EMPL comportant une double passivation (couche de passivation inférieure CPSI et couche de passivation supérieure CPSS). De ce fait, une migration éventuelle d'humidité à travers la couche isolante CIS à partir des flancs de l'empilement EMPL va être très fortement freinée voire bloquée par la 30 présence de la couche de passivation inférieure non poreuse CPSI. On a donc permis de limiter très fortement voire de supprimer le risque de pénétration d'humidité dans le diélectrique poreux du circuit intégré IC, en provenance de l'extérieur ce qui va par 3050318 11 conséquent limiter le risque de claquage prématuré de ce diélectrique poreux. Par ailleurs, ce nouveau procédé est parfaitement compatible avec les procédés CMOS classiques et ne nécessite que l'adjonction 5 d'une étape supplémentaire, à savoir le dépôt de la couche de passivation inférieure CPSI. Le mode de réalisation illustré sur la figure 6 peut être combiné avec le mode de réalisation illustré sur la figure 7 qui prévoit comme décrit dans la demande de brevet français précitée n° 1559337 10 l'utilisation d'au moins une barrière diélectrique non poreuse insérée dans la région diélectrique poreuse séparant deux lignes métalliques. La figure 7 représente un exemple de partie basse du circuit intégré de la figure 6. Plus précisément, le circuit intégré IC comporte un substrat 15 semiconducteur SB au sein et sur lequel ont été réalisés différents composants tels que des transistors, non représentés ici à des fins de simplification. Ces composants ainsi que la surface du substrat SB sont classiquement recouverts par une couche de passivation 1, par exemple 20 une couche de dioxyde de silicium. Les différents composants sont séparés de la partie d'interconnexion RITX (BEOL) du circuit intégré par une première région diélectrique 2 communément désignée par l'homme du métier sous l'acronyme anglo-saxon PMD (Pré Métal Diélectrique). 25 Comme indiqué ci-avant la partie d'interconnexion RITX comporte plusieurs niveaux de métallisation et plusieurs niveaux de vias. Dans cet exemple, trois niveaux de métallisation Ml, M2 et M3 ont été représentés associés à deux niveaux de vias V1 et V2. Dans cet exemple de réalisation, on a représenté deux pistes ou 30 lignes métalliques Ll et L2 au sein du niveau de métallisation M1 et deux pistes métalliques L3 et L4 au niveau du deuxième niveau de métallisation M2. Dans cet exemple, les pistes métalliques du niveau M3 ainsi que des vias situés au niveau de vias V1 et V2 sont situés à d'autres 3050318 12 endroits du circuit intégré et ne sont donc pas représentés sur cette figure. Comme indiqué précédemment, les différentes pistes métalliques, par exemple en cuivre, et vias, sont enrobés dans le 5 matériau diélectrique IMD (Inter Métal Diélectrique). Ces zones diélectriques IMD sont référencées sur cette figure 7 par les références 6, 8 et 11. Les couches de protection (par exemple du carbonitrure de silicium (SiCN)), parallèles au substrat et encapsulant les zones IMD 10 6, 8 et 11 sont référencées 3, 7, 10 et 12. Sur la figure 7, on voit que la région diélectrique interlignes séparant les deux lignes métalliques L1 et L2 comporte une partie centrale 60 poreuse, formée ici de SiOCH, encadrée par deux barrières diélectriques 4 et 5 respectivement situées entre la partie centrale 15 poreuse 60 et les deux lignes métalliques L 1 et L2. De même, la région diélectrique interligne séparant les deux lignes L3 et L4 comporte une partie centrale poreuse 800, formée de SiOCH, encadrée par deux barrières diélectriques 90 et 91 respectivement située entre la partie centrale poreuse 800 et les deux 20 lignes métalliques L3 et L4. Ces barrières diélectriques 4, 5, 90, 91 sont formées d'un matériau diélectrique non poreux c'est-à-dire présentant un pourcentage de porosités inférieur à 5. En pratique, on utilise avantageusement comme barrière 25 diélectrique non poreuse du SiCN qui présente un pourcentage de porosités compris entre 2 et 3. Par ailleurs, comme on le voit sur la figure 7, chaque ligne métallique, par exemple la ligne métallique L4, est elle-même encadrée par deux barrières diélectriques non poreuses, à savoir la 30 barrière 91 et la barrière 92. En outre, la partie inférieure de chaque ligne métallique n'est pas au contact d'une barrière diélectrique non poreuse de façon à permettre un contact électrique éventuel avec un via sous-jacent. 3050318 13 La région diélectrique interlignes séparant les lignes métalliques L3 et L4 est représentée plus en détail sur la partie droite de la figure 1. On notera que sur cette partie droite, on a représenté la région 5 diélectrique avec une forme trapézoïdale qui est une forme plus proche de la réalité car résultant du procédé de gravure. Comme expliqué ci-avant, en cas de présence d'humidité et/ou de contamination ionique, et en raison également de la forme trapézoïdale de la région diélectrique, la densité de pièges augmente à 10 l'interface et la présence accrue des ions à cette interface contribue à la création d'un courant de fuite I (courant assisté par les défauts). Cela étant, la présence des barrières diélectriques non poreuses 90 et 91 permet d'interrompre le chemin de conduction entre les deux lignes métalliques et par conséquent de diminuer très fortement voire de 15 supprimer ce courant de fuite I. Ainsi la double passivation décrite notamment en relation avec la figure 6 permet de limiter voire d'éviter la pénétration d'humidité dans le circuit intégré, et en cas d'humidité résiduelle, la présence des barrières diélectriques non poreuses permet d'interrompre le chemin 20 de conduction entre les deux lignes métalliques et par conséquent de diminuer très fortement voire de supprimer le courant de fuite I. On protège ainsi encore plus efficacement le circuit intégré contre un claquage prématuré des régions diélectriques interlignes. REVENDICATIONS1. Procédé de protection d'un circuit intégré contre une conduction électrique assistée par la présence de défauts au sein d'une région diélectrique (8) au moins en partie poreuse séparant deux éléments électriquement conducteurs de la partie d'interconnexion du circuit intégré, comprenant après gravure d'une couche d'encapsulation (CCAP) formée au-dessus du dernier niveau de métallisation (M.) de ladite partie d'interconnexion (RITX) et gravure d'une couche électriquement conductrice (CC) située au dessus de ladite couche d'encapsulation gravée et destinée au moins à la formation de plots de contact (PLCT), une formation sur la couche électriquement conductrice gravée et sur la ou les parties découvertes de la couche d'encapsulation gravée d'un empilement (EMPL) comportant une couche de passivation inférieure non poreuse (CPSI), une couche électriquement isolante (CIS) et une couche de passivation supérieure (CPSS), et une gravure locale dudit empilement (EMPL) de façon à découvrir lesdits plots de contact (PLCT). 2. Procédé selon la revendication 1, dans lequel la couche de passivation inférieure non poreuse (CPSI) présente une quantité de porosités inférieure à un seuil. 3. Procédé selon la revendication 2, dans lequel le seuil est égal à 5 %. 4. Procédé selon l'une des revendications précédentes, dans lequel l'épaisseur de la couche de passivation inférieure (CPSI) est comprise entre 50 nm et 150 nm. 5. Procédé selon l'une des revendications précédentes, dans lequel la couche de passivation inférieure (CPSI) comprend du nitrure de silicium SiN ou tout matériau du type Si'Ny. 6. Procédé selon l'une des revendications précédentes, dans lequel la couche de passivation supérieure (CPSS) est plus épaisse que la couche de passivation inférieure (CPSI). 7. Procédé selon la revendication 6, dans lequel la couche de passivation supérieure (CPSS) comprend du nitrure de silicium SiN. 3050318 15 8. Utilisation d'un empilement (EMPL) comportant une couche de passivation inférieure non poreuse (CPSI), une couche électriquement isolante (CIS) et une couche de passivation supérieure (CPSS), et localement gravé de façon à découvrir des plots de contact 5 (PLCT) d'un circuit intégré situés au dessus du dernier niveau de métallisation (Mn) d'une partie d'interconnexion (RITX) du circuit intégré, pour protéger ledit circuit intégré contre un claquage d'au moins une région diélectrique (8) au moins en partie poreuse séparant deux éléments électriquement conducteurs de la partie 10 d'interconnexion du circuit intégré, claquage provoqué par une conduction électrique assistée par la présence de défauts au sein de ladite au moins une région diélectrique. 9. Circuit intégré, comprenant une partie d'interconnexion (RITX), une couche d'encapsulation (CCAP) située au dessus du 15 dernier niveau de métallisation (Mn) de la partie d'interconnexion, une couche électriquement conductrice (CC) située au dessus de ladite couche d'encapsulation et formant des plots de contacts (PLCT) venant contacter des pistes métalliques (Pu) du dernier niveau de métallisation à travers ladite couche d' encapsulation et un empilement de 20 passivation (EMPL) au-dessus de ladite couche électriquement conductrice (CC) et de parties de ladite couche d'encapsulation (CCAP), possédant des ouvertures (OUV) débouchant en regard desdits plots de contact et comportant une couche de passivation inférieure non poreuse (CPSI), une couche électriquement isolante (CIS) et une 25 couche de passivation supérieure (CPSS). 10. Circuit intégré selon la revendication 9, dans lequel la couche de passivation inférieure non poreuse (CPSI) présente une quantité de porosités inférieure à un seuil. 11. Circuit intégré selon la revendication 10, dans lequel le 30 seuil est égal à 5%. 12. Circuit intégré selon l'une des revendications 9 à 11, dans lequel l'épaisseur de la couche de passivation inférieure (CPSI) est comprise entre 50 nm et 150 nm. 3050318 16 13. Circuit intégré selon l'une des revendications 9 à 12, dans lequel la couche de passivation inférieure (CPSI) comprend du nitrure de silicium SiN ou tout matériau du type Si'Ny. 14. Circuit intégré selon l'une des revendications 9 à 13, dans 5 lequel la couche de passivation supérieure (CPSS) est plus épaisse que la couche de passivation inférieure (CPSI). 15. Circuit intégré selon la revendication 14, dans lequel la couche de passivation supérieure (CPSS) comprend du nitrure de silicium SiN. 10 16. Circuit intégré selon l'une des revendications 9 à 15, dans lequel la partie d'interconnexion (RITX) comporte au moins un niveau de métallisation possédant des éléments électriquement conducteurs (L3, L4) mutuellement séparés par des régions diélectriques, et le circuit intégré comprend au moins une barrière diélectrique (90,91) 15 non poreuse située entre une partie poreuse (800) d'au moins une région diélectrique et l'un au moins des deux éléments électriquement conducteurs (L3, L4) séparés par ladite au moins une région diélectrique.