FR 3059143 A1 20180525 FR 1661440 A 20161124 B15412FR - 16-GR3-0389 1 PUCE DE CAPTEUR D'IMAGE Domaine La présente demande concerne une puce de capteur d'image et son procédé de fabrication. Exposé de l'art antérieur Une puce de capteur d'image à éclairement par la face arrière comprend une couche semiconductrice dont une face, appelée face avant est revêtue d'une structure d'interconnexion, et dont la face opposée à la face avant, appelée face arrière, est destinée à recevoir un éclairement. La puce comprend une matrice de pixels, formée dans et sur la couche semiconductrice, dont des éléments tels que des transistors sont formés du côté de la face avant et sont connectés entre eux par l'intermédiaire de la structure d'interconnexion. Une telle puce est fabriquée à partir d'une tranche ou couche semiconductrice. En pratique, plusieurs puces identiques sont formées simultanément dans cette tranche qui est ensuite découpée pour obtenir des puces individuelles. Avant découpe, une poignée ou support est collée du côté des structures d'interconnexion formées sur la face avant de la tranche semiconductrice, puis la tranche est amincie à partir de sa face arrière. Après amincissement de la tranche semiconductrice, pour chaque puce, des vias conducteurs de connexion sont formés à 3059143 B15412FR - 16-GR3-0389 2 travers la poignée, jusqu'à des portions du niveau supérieur de métallisations de la structure d'interconnexion de cette puce. La tranche semiconductrice munie de la poignée est alors découpée pour obtenir des puces individualisées. 5 Dans une puce fabriquée de la façon décrite ci-dessus, après l'étape de découpe ou sciage, des délaminations peuvent être observées au niveau de l'interface de collage de la poignée sur la structure d'interconnexion. Ces délaminations s'étendent à partir des bords de la puce et peuvent se propager sur une 10 grande partie de l'interface de collage. Cela peut résulter en un disfonctionnement de la puce, notamment en raison d'une rupture d'un ou plusieurs vias conducteurs de connexion. Résumé Il serait donc souhaitable de disposer d'une puce de 15 capteur d'image à éclairement par la face arrière comprenant des moyens pour éviter la propagation de délaminations au niveau de l'interface de collage de la poignée sur la structure d'interconnexion. Il serait également souhaitable de disposer d'un 20 procédé de fabrication d'une telle puce qui comporte peu ou pas d'étapes supplémentaires par rapport à un procédé de fabrication classique. Ainsi, un mode de réalisation prévoit une puce de capteur d'image comprenant une couche semiconductrice destinée à recevoir un éclairement du côté de sa face arrière et comportant une matrice de pixels, une structure d'interconnexion disposée sur la face avant de la couche semiconductrice et connectant électriquement entre eux des éléments de la matrice de pixels, un support disposé sur la structure d'interconnexion et dont une première face est du côté de la face avant, et une tranchée annulaire disposée sur le pourtour de la puce, ladite tranchée s'étendant à partir de la deuxième face du support à travers toute l'épaisseur du support. 3059143 B15412FR - 16-GR3-0389 3 Selon un mode de réalisation, le support comporte une première couche d'oxyde de silicium au niveau de sa première face, la tranchée traversant la première couche. Selon un mode de réalisation, une deuxième couche 5 d'oxyde de silicium est disposée sur la structure d'interconnexion, la première face du support est disposée sur et en contact avec la deuxième couche, et la tranchée s'étend à travers tout ou partie de l'épaisseur de la deuxième couche. Selon un mode de réalisation, la puce comprend des 10 vias conducteurs s'étendant depuis la deuxième face du support et traversant le support jusqu'à des portions d'un niveau de métallisations de la structure d'interconnexion. Selon un mode de réalisation, la tranchée est moins profonde que les vias. 15 Selon un mode de réalisation, la tranchée entoure l'ensemble desdits vias. Selon un mode de réalisation, la tranchée ne pénètre pas dans la structure d'interconnexion. Un autre mode de réalisation prévoit un procédé de 20 fabrication de puces de capteur d'image comprenant les étapes successives suivantes : a) prévoir une plaquette comprenant une tranche semiconductrice, des structures d'interconnexion disposées sur une face avant de la tranche semiconductrice, des matrices de pixels formées dans la tranche semiconductrice, 25 chaque puce comprenant une matrice dont des éléments formés du côté de la face avant sont connectés entre eux par l'intermédiaire d'une structure d'interconnexion correspondante, b) coller, du côté des structures d'interconnexion, une première face d'une poignée à la plaquette, c) pour chaque puce, graver, 30 à partir de la deuxième face de la poignée, une tranchée annulaire sur le pourtour de la puce, la tranchée traversant la poignée sur toute son épaisseur, et d) découper la plaquette en puces, le bord de chaque puce étant disposé au-delà de la tranchée annulaire de ladite puce. 3059143 B15412FR - 16-GR3-0389 4 Selon un mode de réalisation, à l'étape b), une première couche d'oxyde de silicium est formée au niveau de la première face de la poignée, et, à l'étape c), pour chaque puce, la tranchée annulaire est gravée à travers la première couche. 5 Selon un mode de réalisation, à l'étape a), une deuxième couche d'oxyde de silicium est formée sur les structures d'interconnexion, et, à l'étape b), la première face de la poignée est collée sur la deuxième couche, la tranchée de chaque puce étant gravée à travers tout ou partie de l'épaisseur 10 de la deuxième couche. Selon un mode de réalisation, le procédé comprend en outre, à l'étape c), la formation de vias conducteurs comportant les étapes successives suivantes : pour chaque puce, graver des trous à partir de la deuxième face de la poignée en silicium 15 jusqu'à des portions d'un niveau de métallisations de la structure d'interconnexion de cette puce, former une couche isolante du côté de la deuxième face de la poignée, ladite couche isolante recouvrant les parois et le fond des trous et de la tranchée de chaque puce, retirer les portions de la couche 20 isolante au fond des trous, et former une couche conductrice sur les parois et le fond de chaque trou. Selon un mode de réalisation, les tranchées et les trous sont gravés simultanément. Selon un mode de réalisation, à l'étape c), la gravure 25 des tranchées est interrompue avant les structures d'interconnexion. Selon un mode de réalisation, à l'étape b), après collage de la poignée, la tranche semiconductrice est amincie à partir de sa face arrière. 30 Selon un mode de réalisation, entre les étapes c) et d), un support transparent est collé à la plaquette, du côté de la face arrière de la tranche semiconductrice, la poignée étant ensuite amincie à partir de sa deuxième face. 3059143 B15412FR - 16-GR3-0389 5 Brève description des dessins Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en 5 relation avec les figures jointes parmi lesquelles : les figures lA à 1D illustrent schématiquement des étapes successives d'un exemple de procédé de fabrication d'une puce de capteur d'image à éclairement par la face arrière ; la figure 2 illustre un mode de réalisation d'un 10 procédé de fabrication d'une puce à éclairement par la face arrière ; et la figure 3 est une vue de dessus d'une puce obtenue par le procédé de la figure 2. Description détaillée 15 De mêmes éléments ont été désignés par de mêmes références dans les différentes figures et, de plus, les diverses figures ne sont pas tracées à l'échelle. Par souci de clarté, seuls les éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. 20 Dans la description qui suit, les termes "dessous", "supérieur", "inférieur", etc. se réfèrent à l'orientation des éléments concernés dans les figures correspondantes. Sauf précision contraire, les termes "sensiblement" et "environ" signifient à 10 % près, de préférence à 5 % près. 25 Les figures lA à 1D illustrent des étapes successives d'un exemple de procédé de fabrication de puces de capteur d'image à éclairement par la face arrière. Plus particulièrement, ces figures sont des vues en coupe schématiques d'une portion d'une des puces fabriquées par ce 30 procédé étant entendu que, en pratique, plusieurs puces identiques sont fabriquées simultanément à partir d'une même tranche ou couche semiconductrice. A l'étape de la figure lA, en bas dans cette figure, des matrices de pixels 1 ont été formées du côté de la face 35 avant Fl d'une tranche semiconductrice 3, par exemple en 3059143 B15412FR - 16-GR3-0389 6 silicium, chaque puce 5 comprenant une matrice de pixels 1. Une structure d'interconnexion 7 a été formée sur la face avant Fl de la tranche semiconductrice 3. La structure d'interconnexion 7 comprend des niveaux de métallisations, par exemple quatre 5 niveaux Ml, M2, M3 et M4 de métallisations, noyés dans des couches isolantes et reliés entre eux par des vias conducteurs. Chaque puce 5 comprend une structure d'interconnexion 7 pour connecter entre eux des éléments de sa matrice de pixels 1, par exemple des transistors 9, formés du côté de la face avant Fl de 10 la tranche semiconductrice 3. En pratique, les structures d'interconnexion de toutes les puces de la tranche semiconductrice 3 sont formées simultanément. Des couches isolantes optionnelles 11, 13, 15 et 17 ont été successivement formées sur la face supérieure des structures d'interconnexion 15 7. L'ensemble de la tranche semiconductrice 3, des structures d'interconnexion 7 disposées sur sa face avant Fl, et des couches optionnelles 11, 13, 15 et 17 formées sur les structures d'interconnexion constitue une plaquette 19. 20 A titre d'exemple, l'épaisseur de la tranche 3 peut être comprise entre 600 pin et 1 mm. L'épaisseur des structures d'interconnexion 7 peut être comprise 1 lm et 5 pin, par exemple 2 pin. La couche 11 est par exemple une couche de nitrure de silicium dont l'épaisseur peut être comprise entre 20 et 100 nm, 25 par exemple 40 nm. La couche isolante 13 est par exemple une couche de silice dopée au phosphore, ou PSG de l'anglais "PhosphoSilicate Glass", dont l'épaisseur peut être comprise entre 100 et 500 nm, par exemple 250 nm. La couche 15 est par exemple une couche de nitrure de silicium dont l'épaisseur peut 30 être comprise entre 250 nm et 750 nm, par exemple 500 nm. La couche 17 est par exemple une couche d'oxyde de silicium dont l'épaisseur peut être supérieure à 0,5 pin, voire supérieure à 1 pin, par exemple 2 pin. La couche 17 est par exemple formée par dépôt, par exemple par dépôt chimique en phase vapeur, ou CVD de 3059143 B15412FR - 16-GR3-0389 7 l'anglais "Chemical-Vapor Deposition", par exemple à partir de tétraéthoxysilane (TEOS). Toujours à l'étape de la figure LA, en haut dans cette figure, une poignée ou support 21 en silicium est prévue. La 5 poignée 21 comprend une couche d'oxyde de silicium optionnelle 23 disposée au niveau de sa face inférieure F3. L'épaisseur de la couche d'oxyde de silicium 23, par exemple formée par oxydation thermique, peut être comprise entre 20 et 50 nm, par exemple 30 nm. 10 A l'étape de la figure 1B, la poignée en silicium 21 a été collée à la plaquette 19, par collage moléculaire, du côté des structures d'interconnexion 7. Plus particulièrement, dans ce mode de réalisation, la couche d'oxyde de silicium 23 de la poignée 21 a été collée à la couche d'oxyde de silicium 17 de la 15 plaquette 19, les deux couches 23 et 17 étant alors en contact l'une avec l'autre. La plaquette 19 munie de la poignée 21 a été retournée, puis la tranche semiconductrice 3 a été amincie à partir de sa face arrière F2, par exemple jusqu'à une épaisseur comprise entre 2 et 10 pin, par exemple 5 gm. 20 Des filtres couleurs optionnels 25 ont été formés sur la face arrière F2 de la tranche 3 amincie, en regard de la matrice de pixels 1 de chacune des puces 5. Chaque filtre 25 a été revêtu d'une microlentille 27 optionnelle, chaque microlentille 27 étant associée à un pixel d'une matrice 1. 25 A l'étape de la figure 1C, un support 29 transparent aux rayonnements destinés à être reçus par les pixels des puces 5 a été collé à la plaquette 19, du côté de la face arrière F2 de la tranche semiconductrice 3 amincie. Le support 29, par exemple en verre, peut avoir une épaisseur comprise entre 200 et 30 700 gm, par exemple 500 pin. La plaquette 19 munie du support 29 et de la poignée 21 a été retournée. La poignée 21 a alors été amincie à partir de sa face supérieure F4 jusqu'à une épaisseur permettant la réalisation de vias conducteurs de connexion traversant la poignée 21 sur toute son épaisseur. A titre d'exemple, la poignée 21 est amincie jusqu'à une épaisseur 3059143 B15412FR - 16-GR3-0389 8 inférieure ou égale à 150 pin, par exemple inférieure ou égale à 70 pin . Dans ce mode de réalisation, le support transparent 29 est collé à la plaquette 19 au moyen d'une couche de colle 31, 5 par exemple une colle polymère. La colle 31 est disposée du côté de la face arrière F2 de la tranche semiconductrice 3, à la périphérie de chaque puce 5 de façon à ne pas recouvrir les microlentilles 27 et affecter leur fonctionnement. Dans une variante de réalisation, les microlentilles 27 sont omises et la 10 colle 31 peut alors être prévue sur toute la face arrière F2 de la tranche semiconductrice 3. A l'étape de la figure 1D, pour chaque puce 5, des vias conducteurs de connexion 33 ont été formés à travers la poignée 21, jusqu'à des portions du niveau supérieur M4 de 15 métallisations de la structure d'interconnexion 7 de cette puce 5. Un seul via 33 est représenté en figure 1D. Pour former ces vias conducteurs 33, des trous 35 sont gravés à partir de la face supérieure F4 de la poignée 21 jusqu'à atteindre des portions du niveau supérieur M4 de 20 métallisations des structures d'interconnexion 7. A titre d'exemple, la largeur ou diamètre des trous 35 est d'environ 70 gm. Une couche isolante 37, par exemple une couche d'oxyde de silicium, de nitrure de silicium et/ou d'oxynitrure de silicium, est formée du côté de la face supérieure F4 de la poignée 21 de 25 façon à recouvrir la poignée 21, les parois et le fond des trous 35. Les portions de la couche isolante 37 disposées au fond des trous 35 sont retirées pour découvrir des portions correspondantes du niveau supérieur M4 de métallisations. Une couche conductrice 39, par exemple en un métal tel que du cuivre 30 ou du tungstène, est ensuite formée sur les parois et le fond de chaque trou 35. A titre d'exemple, la couche conductrice 39 est formée par dépôt du côté de la face supérieure F4 de la poignée 21, puis est retirée par gravure en laissant en place, sur les parois et le fond de chaque trou 35, des portions de cette 35 couche 39 formant un via conducteur 33. Lors de la gravure de la 3059143 B15412FR - 16-GR3-0389 9 couche conductrice 39, une portion annulaire 41 de la couche 39 peut être laissée en place autour de chaque via 33, sur la face supérieure F4 de la poignée 21. Dans ce mode de réalisation, des portions de la couche 5 conductrice 39 sont également laissées en place sur la face supérieure F4 de la poignée 21, au niveau d'une portion centrale de chaque puce 5, pour y former des pistes conductrices 43 et des plots conducteurs 45. Les pistes 43 s'étendent à partir des vias 33 jusqu'aux plots 45, et des billes conductrices 47 10 peuvent être formées sur les plots conducteurs 45. Ainsi, chaque bille 47 est connectée électriquement à une portion du niveau supérieur M4 de métallisations d'une structure d'interconnexion 7. A une étape non illustrée, la plaquette 19 munie de la 15 poignée 21 et du support 29 est découpée selon les contours de chaque puce 5 pour obtenir plusieurs puces 5 individualisées. Comme cela a été indiqué précédemment, des délaminations peuvent se produire à partir du bord d'une puce 5, au niveau de l'interface de collage de la poignée 21 à la 20 plaquette 19, et peuvent se propager jusqu'à un via conducteur de connexion 33 et le détériorer. Un mode de réalisation d'un procédé de fabrication d'une puce à éclairement par la face arrière va maintenant être décrit en relation avec la figure 2. 25 La figure 2 est une vue en coupe schématique de la plaquette 19 munie de la poignée 21 amincie et du support 29 à une étape ultérieure à l'étape décrite en relation avec la figure 1C. Comme pour les figures LA à 1D, la figure 2 représente une portion seulement d'une des puces 5 faisant 30 partie de la tranche semiconductrice 3. La portion de puce 5 représentée en figure 2 comprend les mêmes éléments que celle décrite en relation avec la figure 1D. En outre, une tranchée annulaire 49 a été formée par gravure à partir de la face supérieure F4 de la poignée 21. Chaque puce 35 comprend une tranchée annulaire 49 disposée à sa périphérie de 3059143 B15412FR - 16-GR3-0389 10 façon à entourer tous les vias conducteurs de connexion 33 de cette puce 5. Les tranchées 49 s'étendent à partir de la face supérieure F4 de la poignée 21 et traversent la poignée 21 sur toute son épaisseur. Plus particulièrement, les tranchées 49 5 traversent l'interface de collage de la poignée 21 à la plaquette 19, c'est-à-dire l'interface entre les deux couches d'oxyde de silicium 17 et 23 dans cet exemple. De préférence, les tranchées annulaires 49 ne pénètrent pas dans les structures d'interconnexion 7 ce qui permet avantageusement de ne pas 10 couper des connexions électriques présentes dans ces structures d'interconnexion. A titre d'exemple, les tranchées annulaires 49 pénètrent dans la couche isolante 17 sur un quart environ de son épaisseur. La largeur de chaque tranchée 49 est par exemple comprise entre 5 et 30 pin. 15 De manière avantageuse, la gravure des tranchées 49 à partir de la face supérieure F4 de la poignée 21 est réalisée à une étape où il était déjà prévu de graver les trous 35 des vias 33 à partir de cette face supérieure F4. Selon un mode de réalisation préféré, les tranchées 20 annulaires 49 et les trous 35 sont avantageusement formés lors d'une même étape de gravure, par exemple par gravure plasma. Pour cela, un masque de gravure comprenant des ouvertures à l'emplacement des trous 35 et des tranchées 49 est formé sur la face supérieure F4 de la poignée 21. La largeur des ouvertures 25 correspondant aux trous 35 est choisie supérieure à celle des ouvertures correspondant aux tranchées 49 de sorte que les trous 35 sont plus profonds que les tranchées 49. Ainsi, dans ce mode de réalisation, le procédé de fabrication amenant à la structure de la figure 2 ne comporte pas d'étape supplémentaire par 30 rapport au procédé amenant à la structure de la figure 1D. Selon un autre mode de réalisation, les tranchées 49 sont formées lors d'une première étape de masquage, de gravure et de retrait de masque, et les trous 35 sont formés lors d'une deuxième étape de masquage, de gravure et de retrait de masque. 35 Ainsi, dans ce mode de réalisation, le procédé amenant à la 3059143 B15412FR - 16-GR3-0389 11 structure de la figure 2 ne comporte qu'une étape de masquage/gravure supplémentaire par rapport au procédé décrit en relation avec les figures LA à 1D. De préférence, la première étape de masquage/gravure est réalisée avant la deuxième étape 5 de masquage/gravure pour éviter que des portions du masque de la première étape ne subsistent dans les trous 35. Ainsi, les vias 35 ne sont pas pollués ou détériorés par la présence de telles portions de masque. Une fois les trous 35 et la tranchée 49 gravés, la 10 couche isolante 37, les vias 33, et éventuellement les pistes 43 et les plots 45 sont formés de la façon décrite en relation avec la figure 1D. Ainsi, après l'étape de formation de la couche isolante 37, les parois et le fond de la tranchée 49 sont revêtues de la couche isolante 37. En outre, ces étapes sont par 15 exemple effectuées de façon qu'aucune portion de la couche conductrice 39 ne subsiste dans les tranchées une fois la formation des vias 33 terminée. A une étape ultérieure non illustrée, la plaquette 19 munie de la poignée 21 et du support transparent 29 est découpée 20 selon les contours 51 de chaque puce 5 pour obtenir plusieurs puces 5 individualisées, dont chacune comporte une tranchée annulaire 49 à sa périphérie. De manière avantageuse, lorsqu'une délamination se produit à partir du bord d'une puce 5, au niveau de l'interface 25 de collage de la poignée 21 à la plaquette 19, cette délamination est stoppée au niveau de la tranchée annulaire 49 et ne peut donc pas atteindre un via conducteur de connexion 33. La figure 3 est une vue de dessus d'une puce 5 de la structure de la figure 2 après découpe. Dans cette figure, une 30 seule piste 43, un seul plot 45 et une seule bille 47 sont représentés étant entendu que, en pratique, la puce comprend de nombreuses pistes, plots et billes conductrices. Ces plots et billes sont par exemple organisés matriciellement à l'intérieur d'une couronne de vias 33. 3059143 B15412FR - 16-GR3-0389 12 La tranchée annulaire 49 est disposée sur le pourtour de la puce 5, c'est-à-dire à la périphérie de la puce 5, par exemple à une distance d sensiblement constante du bord 51 de la puce 5. Cette distance d peut être comprise entre 5 et 30 pin, 5 par exemple 15 gm. Les vias conducteurs 33 sont formés dans une portion centrale de la puce 5 délimitée par la tranchée annulaire 49. Une distance D, par exemple supérieure à 5 gm, ou encore supérieure à 10 gm, sépare chaque via 33 de la tranchée 49. Cette distance est choisie suffisamment grande pour éviter 10 que, après la formation des vias conducteurs 33, des portions de la couche conductrice 39 soient présentes dans la tranchée 49. A titre d'exemple, la puce a une surface rectangulaire, par exemple une surface de quelques millimètres carrés, par exemple environ 3 mm*2,5 mm. 15 Des modes de réalisation particuliers ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, l'empilement de couches isolantes optionnelles 11, 13, 15 et 17 formé sur la structure d'interconnexion 7 et sur lequel est collée la poignée 21 peut 20 comprendre d'autres couches isolantes. A l'inverse, au moins certaines de ces couches isolantes optionnelles peuvent être omises. Le nombre et/ou l'ordre des étapes du procédé décrit ci-dessus en relation avec les figures LA à 1C et 2 peuvent être 25 adaptés par l'homme du métier. Par exemple, à l'étape où le support transparent 39 est collé du côté de la face arrière F2 de la couche semiconductrice 3, une étape de traitement thermique ou ultraviolet peut être prévue lorsque la colle 31 est en un matériau polymère. En outre, après formation des 30 tranchées 49, des vias 33, des pistes 43 et des plots 45, une couche de passivation isolante, par exemple en résine, peut être déposée du côté de la face supérieure F4 de la poignée 21. Cette couche de passivation peut alors former des ponts fermant les tranchées 49 et les trous 35 au niveau de cette face F4. 3059143 B15412FR - 16-GR3-0389 13 Par ailleurs, les vias conducteurs de connexion 33 formés à travers la poignée 21 peuvent s'étendre jusqu'à des portions d'un niveau intermédiaire de métallisation, par exemple M3 ou M2, ou d'un niveau inférieur de métallisation, par exemple 5 Ml, de la structure d'interconnexion 7 de la puce. Bien que cela n'ait pas été décrit, après l'étape de découpe ou sciage de la plaquette 19 munie de la poignée 21 et du support 29, la puce 5 peut être montée sur une plaque de circuit imprimé ou d'interposeur, chaque bille 47 étant alors en 10 contact avec une surface conductrice de cette plaque. La tranche semiconductrice peut être remplacée par une tranche de type SOI ("Semiconductor On Insulator" Semiconducteur sur isolant) comportant une couche semiconductrice reposant sur une couche isolante, elle-même 15 reposant sur un substrat semiconducteur, la couche semiconductrice étant alors du côté de la face avant de la tranche de type SOI. REVENDICATIONS1. Puce de capteur d'image (5) comprenant : une couche semiconductrice (3) destinée à recevoir un éclairement du côté de sa face arrière (F2) et comportant une matrice de pixels (1) ; une structure d'interconnexion (7) disposée sur la face avant (F1) de la couche semiconductrice (3) et connectant électriquement entre eux des éléments (9) de la matrice de pixels (1) ; un support (21) disposé sur la structure 10 d'interconnexion (7) et dont une première face (F3) est du côté de la face avant (F1) ; et une tranchée annulaire (49) disposée sur le pourtour de la puce (5), ladite tranchée s'étendant à partir de la deuxième face (F4) du support (21) à travers toute l'épaisseur 15 du support. 2. Puce selon la revendication 1, dans laquelle le support (21) comporte une première couche d'oxyde de silicium (23) au niveau de sa première face (F3), la tranchée (49) traversant la première couche. 20 3. Puce selon la revendication 1 ou 2, dans laquelle une deuxième couche d'oxyde de silicium (17) est disposée sur la structure d'interconnexion (7), la première face (F3) du support (21) est disposée sur et en contact avec la deuxième couche (17), et la tranchée (49) s'étend à travers tout ou partie de 25 l'épaisseur de la deuxième couche (17). 4. Puce selon l'une quelconque des revendications 1 à 3, comprenant des vias conducteurs (33) s'étendant depuis la deuxième face (F4) du support (21) et traversant le support (21) jusqu'à des portions d'un niveau (M4) de métallisations de la 30 structure d'interconnexion (7). 5. Puce selon la revendication 4, dans laquelle la tranchée (49) est moins profonde que les vias (33). 6. Puce selon la revendication 4 ou 5, dans laquelle la tranchée (49) entoure l'ensemble desdits vias (33). 3059143 B15412FR - 16-GR3-0389 15 7. Puce selon l'une quelconque des revendications 1 à 6, dans laquelle la tranchée (49) ne pénètre pas dans la structure d'interconnexion (7). 8. Procédé de fabrication de puces (5) de capteur 5 d'image comprenant les étapes successives suivantes : a) prévoir une plaquette (19) comprenant une tranche semiconductrice (3), des structures d'interconnexion disposées sur une face avant (F1) de la tranche semiconductrice, des matrices de pixels (1) formées dans la tranche semiconductrice (3), chaque puce (5) comprenant une matrice dont des éléments (9) formés du côté de la face avant (F1) sont connectés entre eux par l'intermédiaire d'une structure d'interconnexion (7) correspondante ; b) coller, du côté des structures d'interconnexion (7), une première face (F3) d'une poignée (21) à la plaquette (19) ; c) pour chaque puce (5), graver, à partir de la deuxième face (F4) de la poignée (21), une tranchée annulaire (49) sur le pourtour de la puce (5), la tranchée traversant la 20 poignée (21) sur toute son épaisseur ; et d) découper la plaquette (19) en puces (5), le bord (51) de chaque puce (5) étant disposé au-delà de la tranchée annulaire (49) de ladite puce (5). 9. Procédé selon la revendication 8, dans lequel, à 25 l'étape b), une première couche d'oxyde de silicium (23) est formée au niveau de la première face (F3) de la poignée (21), et, à l'étape c), pour chaque puce (5), la tranchée annulaire (49) est gravée à travers la première couche (23). 10. Procédé selon la revendication 8 ou 9, dans 30 lequel : à l'étape a), une deuxième couche d'oxyde de silicium (17) est formée sur les structures d'interconnexion (7) ; et à l'étape b), la première face de la poignée (21) est collée sur la deuxième couche d'oxyde de silicium (17), la 35 tranchée (49) de chaque puce (5) étant gravée à travers tout ou 3059143 B15412FR - 16-GR3-0389 16 partie de l'épaisseur de la deuxième couche d'oxyde de silicium (17). 11. Procédé selon l'une quelconque des revendications 8 à 10, comprenant en outre, à l'étape c), la formation de vias 5 conducteurs (33) comportant les étapes successives suivantes : pour chaque puce (5), graver des trous (35) à partir de la deuxième face de la poignée en silicium (21) jusqu'à des portions d'un niveau (M4) de métallisations de la structure d'interconnexion (7) de cette puce (5) ; 10 former une couche isolante (37) du côté de la deuxième face (F4) de la poignée (21), ladite couche isolante (37) recouvrant les parois et le fond des trous (35) et de la tranchée (49) de chaque puce (5) ; retirer les portions de la couche isolante (37) au 15 fond des trous (35) ; et former une couche conductrice (39) sur les parois et le fond de chaque trou (35). 12. Procédé selon la revendication 11, dans lequel les tranchées (49) et les trous (35) sont gravés simultanément. 13. Procédé selon l'une quelconque des revendications 8 à 12, dans lequel, à l'étape c), la gravure des tranchées (49) est interrompue avant les structures d'interconnexion (7). 14. Procédé selon l'une quelconque des revendications 8 à 13, dans lequel, à l'étape b), après collage de la poignée (21), la tranche semiconductrice (3) est amincie à partir de sa face arrière (F2). 15. Procédé selon la revendication 14, dans lequel, entre les étapes c) et d), un support transparent (31) est collé à la plaquette (19), du côté de la face arrière (F2) de la tranche semiconductrice (3), la poignée (21) étant ensuite amincie à partir de sa deuxième face (F4).