FR 3047838 A1 20170818 FR 1651251 A 20160216 B14814 - 15-GR1-0673 1 TRANSISTOR BIPOLAIRE ET SON PROCÉDÉ DE FABRICATION Domaine La présente demande concerne un transistor bipolaire et son procédé de fabrication. Exposé de l'art antérieur Pour les applications à haute fréquence, on utilise couramment des transistors bipolaires, et en particulier des transistors bipolaires à hétérojonction (HBT). Il est connu d'intégrer des transistors bipolaires dans des procédés CMOS standard. La réalisation d'un transistor bipolaire à partir d'un empilement de régions semiconductrices constituant l'émetteur, la base et le collecteur du transistor pose divers problèmes. En particulier, un problème est de réaliser une région de contact de base en conservant une faible résistance d'accès à la région de base et une faible capacité parasite entre la base et le collecteur. Il serait donc souhaitable de disposer d'un transistor bipolaire et de son procédé de fabrication résolvant au moins certains des problèmes des transistors bipolaires existants. 3047838 B14814 - 15-GR1-0673 2 Résumé Ainsi, un mode de réalisation prévoit un procédé de fabrication d'un transistor bipolaire comprenant les étapes successives suivantes : 5 a) prévoir un substrat de silicium monocristallin revêtu successivement d'une première couche isolante, d'une première couche de silicium et d'un empilement de couches comprenant une couche sacrificielle en un premier matériau disposée entre deux couches isolantes en un deuxième matériau sélectivement 10 gravable par rapport au premier matériau ; b) graver une ouverture jusqu'au substrat, et recouvrir les parois latérales de l'ouverture d'une gaine isolante ; c) dans l'ouverture, former par épitaxie sélective, jusqu'à un niveau compris entre le niveau supérieur de la première 15 couche de silicium et le niveau inférieur de la couche sacrificielle, une région de collecteur en silicium dopé d'un premier type de conductivité, puis, jusqu'à un niveau supérieur ou égal au niveau supérieur de la couche sacrificielle, une région semiconductrice de base dopée du deuxième type ; d) déposer une deuxième couche de silicium dopé du premier type remplissant l'ouverture puis graver jusqu'à la couche sacrificielle, une portion de la deuxième couche de silicium reposant sur la région semiconductrice de base et débordant de part et d'autre de la région semiconductrice de base étant laissée en place et constituant une région d'émetteur ; e) éliminer sélectivement la couche sacrificielle et la portion en regard de ladite gaine ; et f) former une région de contact de base par épitaxie à partir du flanc de la région semiconductrice de base. Selon un mode de réalisation, une première partie de la région de contact de base est formée à l'étape f), et une deuxième partie de la région de contact de base est formée, après l'étape f), lors des étapes successives suivantes : 3047838 B14814 - 15-GR1-0673 3 g) graver les couches restantes de l'empilement jusqu'à la première couche de silicium en laissant en place ladite gaine sur le flanc de la région de collecteur ; et h) former la deuxième partie de la région de contact de 5 base par épitaxie à partir de la première couche de silicium et de la première partie de la région de contact de base. Selon un mode de réalisation, à l'étape e), les couches restantes de l'empilement sont gravées, et, à l'étape f), la région de contact de base est formée par épitaxie à partir de la 10 région semiconductrice de base et de la première couche de silicium. Selon un mode de réalisation, la première couche de silicium est une couche monocristalline d'une structure de type silicium sur isolant. 15 Selon un mode de réalisation, la première couche de silicium est dopée du deuxième type. Selon un mode de réalisation, le procédé comprend en outre, après la formation de la région de contact de base, les étapes successives suivantes : 20 i) former un masque recouvrant la région d'émetteur et des portions de la région de contact de base s'étendant latéralement à partir de la région semiconductrice de base, graver jusqu'au substrat en utilisant le masque, et retirer le masque ; j) découvrir le sommet de la région d'émetteur et 25 siliciurer des portions exposées de la région de contact de base, de la région d'émetteur et du substrat ; et k) recouvrir d'un isolant, puis former des vias conducteurs traversant l'isolant jusqu'aux portions siliciurées. Selon un mode de réalisation, ladite portion en regard 30 est en le même matériau et est moins épaisse que la couche sacrificielle. Selon un mode de réalisation, à l'étape a), l'empilement comprend, sous la couche sacrificielle, au moins une autre couche isolante en le matériau de la gaine isolante, chacune desdites au 3047838 B14814 - 15-GR1-0673 4 moins une autre couche isolante étant moins épaisse que la gaine isolante. Selon un mode de réalisation, à l'étape e), préalablement à la gravure de la couche sacrificielle, une deuxième couche 5 isolante est formée autour de la région d'émetteur, le premier matériau étant gravable sélectivement par rapport au matériau de la deuxième couche isolante. Selon un mode de réalisation, l'étape d) comprend, préalablement à la gravure, les étapes consistant à former un 10 autre masque surmontant toute la région semiconductrice de base et débordant latéralement par rapport à la région semiconductrice de base, et retirer l'autre masque après la gravure. Selon un mode de réalisation, le premier matériau est de l'oxyde de silicium et le deuxième matériau est du nitrure de 15 silicium. Selon un mode de réalisation, le procédé comprend en outre, entre les étapes c) et d), la formation d'espaceurs reposant sur la région semiconductrice de base et bordant la gaine isolante jusqu'en haut de l'ouverture. 20 Un mode de réalisation prévoit un transistor bipolaire comprenant un substrat de silicium monocristallin ; une région de collecteur en silicium dopé du premier type reposant sur le substrat et étant surmontée d'une région semiconductrice de base dopée du deuxième type, le flanc de la région de collecteur étant 25 revêtu d'une gaine isolante et étant aligné avec le flanc de la région semiconductrice de base ; une région d'émetteur en silicium dopé du premier type reposant sur la région semiconductrice de base et débordant latéralement par rapport à la région semiconductrice de base ; et 30 un empilement entourant la région de collecteur et bor- dant ladite gaine sur toute sa hauteur, l'empilement reposant sur le substrat et comprenant une première couche isolante surmontée d'une première couche de silicium elle-même surmontée d'une région de contact de base en silicium dopé du deuxième type s'étendant latéralement jusqu'au flanc de la région semiconductrice de base. 3047838 B14814 - 15-GR1-0673 5 Selon un mode de réalisation, le transistor bipolaire comprend en outre des portions siliciurées disposées au niveau du sommet de la région d'émetteur, au niveau de la surface supérieure du substrat, et, en partie en vis-à-vis du flanc de la région 5 semiconductrice de base, au niveau de la face supérieure de la région de contact de base. Selon un mode de réalisation, le niveau supérieur de la région de contact de base est inférieur ou égal au niveau inférieur de la région de collecteur. 10 Brève description des dessins Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures 1 à 11, ces figures étant des vues en coupe 15 illustrant des étapes successives d'un mode de réalisation d'un procédé de fabrication d'un transistor bipolaire. Description détaillée De mêmes éléments ont été désignés par de mêmes références dans les différentes figures et, de plus, les diverses 20 figures ne sont pas tracées à l'échelle. Par souci de clarté, seuls les éléments qui sont utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, certains masques utilisés lors des étapes du procédé de fabrication décrit ci-dessous n'ont pas été représentés. 25 Dans la description qui suit, les termes "haut", "flanc", "latéral", "sommet", "dessus", "sur", "sous", "supérieur" et "inférieur" se réfèrent à l'orientation des éléments concernés dans les figures correspondantes. La figure 1 est une vue en coupe d'une structure à une 30 étape d'un mode de réalisation d'un procédé de fabrication d'un transistor bipolaire. La structure comprend un substrat 1 en silicium mono-cristallin dans lequel des structures d'isolement 3 peuvent être prévues pour délimiter l'emplacement où l'on souhaite former le 35 transistor. A l'emplacement du transistor, le substrat 1 comprend 3047838 B14814 - 15-GR1-0673 6 une région de contact de collecteur 5 fortement dopée d'un premier type de conductivité, par exemple du type N, la région 5 affleurant au niveau de la face supérieure du substrat 1. La face supérieure du substrat 1 est revêtue d'une 5 couche isolante 7 elle-même revêtue d'une couche de silicium 9. La couche 9 peut être une couche de silicium polycristallin déposé sur la couche isolante 7. La couche 9 peut également être une couche de silicium monocristallin correspondant par exemple à la couche de silicium d'une structure de type SOI ("silicium sur 10 isolant"-"Semiconductor On Insulator"). La couche 9 peut être dopée du deuxième type de conductivité, par exemple du type P. Un empilement de couches 11 repose sur la couche de silicium 9. L'empilement 11 comprend une couche isolante 13 revêtue d'une couche sacrificielle 15, elle-même revêtue d'une 15 couche isolante 17. Le matériau de la couche 15 et le matériau des couches 13 et 17 sont choisis pour être gravables sélectivement l'un par rapport à l'autre. Selon un premier mode de réalisation illustré par la figure 1 et par les figures 2 à 11 suivantes, les couches 13 et 17 sont en nitrure de silicium et la 20 couche 15 est en oxyde de silicium. Selon un deuxième mode de réalisation non illustré, les couches 13 et 17 sont en oxyde de silicium et la couche 15 est en silicium polycristallin ou amorphe, ou en silicium-germanium polycristallin ou amorphe. Dans les premier et deuxième modes de réalisation, l'empilement 11 peut 25 comprendre d'autres couches isolantes, par exemple une couche 19 d'oxyde de silicium disposée entre la couche de silicium 9 et la couche isolante 13 dans le premier mode de réalisation. La figure 2 représente la structure de la figure 1 après la gravure d'une ouverture 21 traversant l'empilement 11, la 30 couche de silicium 9 et la couche isolante 7 jusqu'à la région de contact de collecteur 5. La gravure de l'ouverture 21 a été suivie de la formation d'une couche isolante, ou gaine, 23 recouvrant les parois latérales de l'ouverture 21. La gaine isolante 23 est par exemple en oxyde de silicium. Selon le premier mode de réali- 35 sation, elle est donc en le même matériau que la couche 3047838 B14814 - 15-GR1-0673 7 sacrificielle 15 et est alors moins épaisse que la couche 15. En outre, dans les premier et deuxième modes de réalisation, dans le cas où l'empilement 11 comprend, sous la couche 15, d'autres couches isolantes en le même matériau que la gaine isolante 23, 5 cette dernière est alors plus épaisse que chacune de ces autres couches isolantes. Ainsi, dans le premier mode de réalisation illustré par la figure 2, la gaine 23 est plus épaisse que la couche 19. La figure 3 représente la structure de la figure 2 après 10 formation, dans l'ouverture 21, de la région de collecteur 25 du transistor. La région de collecteur 25 est en silicium mono-cristallin formé par épitaxie sélective à partir de la surface du substrat 1 jusqu'à un niveau supérieur à celui de la couche de silicium 9 et inférieur ou égal à celui de la couche sacrificielle 15 15. De préférence, le niveau de la face supérieure de la région de collecteur 25 est légèrement inférieur, par exemple de 1 à 3 nm, à celui de la face inférieure de la couche 15. La région de collecteur 25 est dopée du premier type de conductivité, lors de l'épitaxie ou par implantation après l'épitaxie. A titre 20 d'exemple, la région de collecteur est dopée avec des atomes de phosphore, éventuellement associés à des atomes de carbone pour limiter l'exodiffusion des atomes de phosphore, et/ou avec des atomes d'arsenic. Selon le deuxième mode de réalisation, après croissance 25 de la région de collecteur 25, la partie supérieure et exposée de la gaine 23 en oxyde de silicium est retirée par gravure, puis remplacée par une portion de gaine en nitrure de silicium. Le matériau de la couche 15 et le matériau de la portion de la gaine 23 en regard de la couche 15 sont avantageusement gravables 30 sélectivement l'un par rapport à l'autre. La figure 4 représente la structure de la figure 3 après formation, dans l'ouverture 21, de la région de base 27 du transistor. La région de base 27 est en un matériau semiconducteur monocristallin tel que du silicium ou, de préférence, du silicium- 35 germanium comme c'est le cas dans ce mode de réalisation. La 3047838 B14814 - 15-GR1-0673 8 région de base 27 est formée par épitaxie sélective à partir de la région de collecteur 25 jusqu'à un niveau supérieur ou égal au niveau supérieur de la couche sacrificielle 15. De préférence, le niveau de la face supérieure de la région de base 27 est légèrement 5 supérieur, par exemple de 1 à 3 nm, à celui de la face supérieure de la couche 15. La région de base 27 est dopée du deuxième type de conductivité, de préférence lors de l'épitaxie. A titre d'exemple, la région de base 27 est dopée avec des atomes de bore, éventuellement associés à des atomes de carbone pour éviter 10 l'exodiffusion des atomes de bore. Des espaceurs 29 ont de préférence été formés dans l'ouverture 21. Les espaceurs 29 reposent sur la région de base 27 et bordent, jusqu'en haut de l'ouverture, une portion supérieure de la gaine isolante 23. Les espaceurs ont par exemple, 15 en coupe, une forme de L comme cela est représenté en figure 4. A titre d'exemple, les espaceurs 29 sont en oxyde de silicium. Ainsi, dans le deuxième mode de réalisation, le matériau des espaceurs 29 et le matériau de la portion supérieure de la gaine 23 bordée des espaceurs 29 sont avantageusement gravables sélec- 20 tivement l'un par rapport à l'autre. La figure 5 représente la structure de la figure 4 après la formation de la région d'émetteur 31 du transistor. Pour cela, une couche de silicium dopé du premier type de conductivité est déposée sur toute la structure et remplit l'ouverture 21. A titre 25 d'exemple, cette couche de silicium est déposée par RTCVD ("Reduced Temperature Chemical Vapor Deposition"-dépôt chimique en phase vapeur à basse température) ce qui permet que le silicium déposé soit monocristallin au voisinage de la région de base 27. Un masque de gravure, non représenté, surmontant toute la région 30 de base 27 et débordant latéralement par rapport à la région de base est ensuite formé au-dessus de cette couche de silicium déposé. Une étape de gravure anisotrope est alors réalisée jusqu'à la couche sacrificielle 15 puis le masque de gravure est retiré. Ainsi, une portion de la couche de silicium déposé est laissée en 35 place et constitue la région d'émetteur 31. La région d'émetteur 3047838 B14814 - 15-GR1-0673 9 31 comprend une partie centrale reposant sur la région de base 27, et une partie périphérique débordant latéralement au-delà de la région de base 27 et reposant sur des portions de couches isolantes. Dans le premier mode de réalisation, la partie 5 périphérique de la région d'émetteur 31 repose par exemple sur des portions de la couche isolante 17. Dans le deuxième mode de réalisation, la partie périphérique de la région d'émetteur 31 repose par exemple sur des portions de la couche 17 revêtues de portions de la couche de nitrure de silicium déposée à l'étape de 10 la figure 3 pour remplacer la partie supérieure de la gaine 23. La figure 6 représente la structure de la figure 5 après le dépôt d'un matériau isolant 35 sur les portions exposées de la région d'émetteur 31, le matériau isolant 35 recouvrant le sommet de la région d'émetteur 31 et formant des espaceurs bordant 15 latéralement la région d'émetteur 31 et les portions de couches isolantes sur lesquelles repose la partie périphérique de la région d'émetteur 31. Dans le premier mode de réalisation, le matériau isolant est du nitrure de silicium. Dans le deuxième mode de réalisation, le matériau isolant 35 comprend une couche de 20 nitrure de silicium bordant latéralement la région d'émetteur 31 et étant revêtue d'une couche d'oxyde de silicium. En outre, à l'étape illustrée en figure 6, la couche sacrificielle 15 a été éliminée par gravure isotrope et sélective par rapport au matériau des couches 13 et 17. Dans le premier mode 25 de réalisation, du fait que la couche sacrificielle 15 est en le même matériau et est plus épaisse que la portion de la gaine 23 en regard de la couche 15, cette étape de gravure entraîne également l'élimination de cette portion en regard de la gaine 23. Dans le deuxième mode de réalisation, la gravure pour éliminer la 30 couche sacrificielle 15 est, en outre, sélective par rapport au nitrure de silicium de la portion en regard de la gaine 23. Cette portion en regard de la gaine 23 est exposée suite à l'élimination de la couche 15, puis est retirée par gravure sélective par rapport au matériau des couches 13 et 15. On comprend que, contrairement 35 au cas du premier mode de réalisation dans lequel la couche 15 et 3047838 B14814 - 15-GR1-0673 10 la gaine 23 sont en le même matériau, dans le deuxième mode de réalisation, cette portion en regard de la gaine 23 peut être d'une épaisseur supérieure ou égale à celle de la couche sacrificielle 15. Dans ce deuxième mode de réalisation, de manière 5 avantageuse, la gravure de la portion en regard de la gaine 23 est également sélective par au rapport au matériau des espaceurs 29 ce qui permet d'éviter une surgravure des espaceurs 29. Dans les premier et deuxième modes de réalisation, comme au moins une partie de la région de base 27 est située au même 10 niveau que la couche 15, l'élimination sélective de la couche 15 et de la portion en regard de la gaine 23 permet de découvrir au moins une partie du flanc, ou périphérie latérale, de la région de base 27. La figure 7 représente la structure de la figure 6 après 15 la formation d'une première partie 37A d'une région de contact de base 37 suivie de l'élimination des couches isolantes restantes de l'empilement 11 pour découvrir la couche de silicium 9. La partie 37A de la région de contact base 37 est formée par épitaxie sélective de silicium dopé du deuxième type de conductivité, à 20 partir du flanc de la région de base 27. Ainsi, la partie 37A de la région de contact de base 37 est monocristalline ce qui permet avantageusement de réduire la résistance au niveau de l'interface entre la région de contact de base 37 et la région de base 27 par rapport au cas d'un transistor dont la région de contact de base 25 serait en silicium polycristallin. Dans cet exemple, la partie 37A de la région de contact de base 37 s'étend latéralement jusqu'au bord périphérique du matériau isolant 35. Les couches restantes de l'empilement 11 sont ensuite retirées par gravure sans affecter l'intégrité de la gaine 23, par exemple en ayant 30 choisi une épaisseur inférieure à celle de la gaine 23 en oxyde de silicium pour les couches restantes qui sont également en oxyde de silicium. Ainsi, après l'élimination par gravure de ces couches restantes de l'empilement 11, la gaine 23 reste avantageusement en place sur le flanc de la région de collecteur 25, et éventuel- 35 lement sur une partie du flanc de la région de base 27. 3047838 B14814 - 15-GR1-0673 11 La figure 8 représente la structure de la figure 7 après formation d'une deuxième partie 37B de la région de contact de base 37. Cette deuxième partie 37B est formée par épitaxie sélective de silicium dopé du deuxième type de conductivité, à partir 5 de la couche de silicium 9 et de la première partie 37A de la région de contact de base 37. Dans le cas où la couche de silicium 9 n'a pas été dopée à l'étape de la figure 1, elle peut être dopée par diffusion d'atomes dopants à partir de la région de contact de base 37, et en particulier à partir de la partie 37B de la 10 région de contact de base 37. De manière avantageuse, quand on est parti d'une structure de type SOI et que la couche 9 est en silicium monocristallin, la deuxième partie 37B de la région de contact de base 37 est également en silicium monocristallin. Ainsi, toute la 15 région de contact de base 37 est en silicium monocristallin ce qui permet de réduire la résistance de la région de contact de base 37, et donc la résistance d'accès à la base 27, par rapport au cas d'un transistor dans lequel tout ou partie de la région de contact de base est en silicium polycristallin. 20 La figure 9 représente la structure de la figure 8 après une étape de masquage et de gravure jusqu'au substrat 1 pour découvrir une partie de la région de contact de collecteur 5. Pour cela, un masque 39 a été formé sur toute l'étendue de la région d'émetteur 31 et sur des portions de la région de contact de base 25 37 débordant latéralement par rapport à la région d'émetteur 31. Il en résulte que, après gravure, la gaine isolante 23 recouvrant le flanc de la région de collecteur 25 est bordée sur toute sa hauteur d'un empilement comprenant des portions des couches 7, 9 et de la région de contact de base 37. Ces portions des couches 30 7, 9 et de la région 37 sont séparées de la région de collecteur 25 par la gaine isolante 23, d'où il résulte avantageusement que la région de contact de base 37 est isolée électriquement de la région de collecteur 25 par la gaine isolante 23. La figure 10 représente la structure de la figure 9 35 après retrait du masque 39, gravure pour découvrir le sommet de 3047838 B14814 - 15-GR1-0673 12 la région d'émetteur 31, et formation de portions siliciurées 41 au niveau des surfaces exposées de silicium. Ainsi, des portions siliciurées 41 sont formées au sommet de la région d'émetteur 31, sur la face supérieure de la région de contact de collecteur 5, 5 et sur la région de contact de base 37. La figure 11 représente la structure de la figure 10 après dépôt d'une couche isolante 43 recouvrant la structure, et formation de vias conducteurs 45 traversant la couche 43 jusqu'aux portions siliciurées 41. A titre d'exemple, la couche 43 comprend 10 une couche de nitrure de silicium revêtue d'une couche d'oxyde de silicium. Une étape de polissage mécano-chimique (CMP) de la couche d'oxyde de silicium peut être réalisée de sorte que la surface supérieure de la couche 43 soit plane et atteigne un niveau supérieur à celui de la région d'émetteur 31. 15 Dans une variante de réalisation du procédé décrit en relation avec les figures 1 à 11, et de préférence quand la couche 9 est silicium monocristallin, les deux parties 37A et 37B de la région de contact de base 37 peuvent être formées simultanément. Pour cela, à l'étape illustrée par la figure 6, après avoir éliminé 20 par gravure la couche 15 et la portion en regard de la gaine 23, les couches restantes 13 et 19 de l'empilement 11 sont éliminées par gravure pour découvrir la couche de silicium 9. Les deux parties 37A et 37B de la région de contact de base 37 sont ensuite formées simultanément par épitaxie à partir du flanc de la région 25 de base 27 et de la couche de silicium 9. On obtient alors une structure similaire à celle de la figure 8. Dans le transistor de la figure 11, la région de contact de base 37 est isolée de la région de collecteur 25 par la gaine 23 et n'est en contact avec la région de base 27 qu'au niveau de 30 tout ou partie du flanc de cette région 27. Cette configuration entraîne que la diffusion des atomes dopants à partir de la région de contact de base 37 jusqu'à la région de collecteur 25 est moins importante que dans le cas d'un transistor bipolaire dont la région de contact de base reposerait sur une partie la région de 35 base reposant sur la région de collecteur 25. Il en résulte que 3047838 B14814 - 15-GR1-0673 13 la capacité base-collecteur du transistor de la figure 11 est plus faible que celle d'un transistor dont la région de contact de base reposerait sur une partie de la région de base reposant sur la région de collecteur 25. Ainsi, le niveau de dopage de la région 5 de contact de base 37 peut être augmenté pour réduire la résistance d'accès à la base 37 sans que cela n'entraîne d'augmentation de la capacité base-collecteur du transistor. Dans le transistor de la figure 11, la capacité base-collecteur peut être réduite en augmentant l'épaisseur de la gaine 10 isolante 23 et/ou de la couche isolante 7 sans que cela n'entraîne d'augmentation de la résistance de la région de contact de base 37. De manière avantageuse, dans le transistor de la figure 11, le plus court chemin conducteur entre la région de base 27 et 15 les portions siliciurées 41 de la région de contact de base 37 est en silicium monocristallin. Il en résulte que la résistance d'accès à la base 27 est plus faible que dans le cas d'un transistor dans lequel ce plus court chemin conducteur serait au moins partiellement en silicium polycristallin. 20 De plus, dans le transistor de la figure 11, le niveau supérieur de la région de contact de base 37 est inférieur ou égal au niveau inférieur de la région d'émetteur 31. Cela permet de réduire la capacité parasite entre la région de contact de base 37 et la région d'émetteur 31 par rapport au cas d'un transistor 25 dont la région de contact de base borderait une partie inférieure de la région d'émetteur 31. Dans le procédé décrit précédemment, les espaceurs 29 formés à l'étape de la figure 4 permettent de réduire le risque de court-circuit entre la région de contact de base 37 et la 30 région d'émetteur 31 pouvant résulter de l'élimination par gravure de la portion de la gaine 23 en regard de la couche 15. Ces espaceurs 29 permettent également de limiter les courants de fuite et de réduire la capacité base-émetteur du transistor, notamment en contrôlant l'étendue de la surface de contact entre la base et 35 l'émetteur. 3047838 B14814 - 15-GR1-0673 14 De manière avantageuse, le procédé décrit précédemment permet de former de façon auto-alignée les régions de collecteur 25, de base 27 et d'émetteur 31 d'un transistor bipolaire sans prévoir de nombreuses étapes de masquages et/ou de gravure. 5 Chaque étape du procédé décrit précédemment est une étape couramment utilisée dans les procédés CMOS standard, d'où il résulte que ce procédé est compatible avec les procédés CMOS standard. A titre d'exemple les diverses couches, régions, 10 portions décrites précédemment peuvent avoir les dimensions suivantes: - une épaisseur comprise entre 10 et 75 nm, par exemple 25 nm, pour la couche isolante 7 ; - une épaisseur comprise entre 3 et 20 nm, par exemple 7 nm, pour 15 la couche de silicium 9 ; - une épaisseur comprise entre 5 et 20 nm, par exemple 10 nm, pour les couches isolantes 19 et 13 ; - une épaisseur comprise entre 10 et 50 nm, par exemple 25 nm, pour les couches 15 et 17 ; 20 - une épaisseur comprise entre 5 et 30 nm, par exemple 15 nm, pour la gaine isolante 23 ; - une largeur de 0,1 à 0,3 pm, par exemple 0,2 pm, pour l'ouverture 21 ; et - une épaisseur comprise entre 50 et 200 nm, par exemple 75 nm, 25 pour la couche de silicium déposée à l'étape de la figure 5. Les niveaux de dopages des diverses couches, régions, portions décrites précédemment seront choisis de façon classique. Des modes de réalisation particuliers ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de 30 l'art. En particulier, le nombre et l'ordre des étapes du procédé décrit précédemment peuvent être adaptés par l'homme de l'art. Par exemple, des étapes de nettoyage des surfaces exposées des régions semiconductrices à partir desquelles sont effectuées les épitaxies peuvent être prévues avant chaque étape d'épitaxie. Aux 35 étapes des figures 5 et 6, des espaceurs supplémentaires peuvent 3047838 B14814 - 15-GR1-0673 15 être prévus sur le flanc de la région d'émetteur 31. Lors de l'étape de formation de la région de collecteur 25, seule une partie centrale et/ou inférieure de cette région 25 peut être dopée par implantation sélective d'atomes dopants. Les structures 5 d'isolement 3 représentées en figure 1 peuvent être formées avant le dépôt de chacune des couches constituant l'empilement de couches 11, notamment dans le cas où la couche de silicium 9 est la couche de silicium d'une structure de type SOI. Il apparaîtra à l'homme de l'art que les types de 10 conductivité indiqués précédemment peuvent tous être inversés. De plus, les matériaux isolants de la gaine 23 et des couches 13, 15 et 17 peuvent être choisis différemment du moment que l'on conserve la sélectivité de gravure des couches 13, 15, 17 et de la gaine 23 telle que décrite précédemment. 15 Bien que l'on ait décrit un mode de réalisation d'un procédé dans lequel la région de base 27 est en silicium-germanium, cette région 27 peut également être formée par épitaxie de silicium, de germanium ou d'un autre matériau semiconducteur pouvant croître par épitaxie à partir de silicium et à partir 20 duquel du silicium peut croître par épitaxie. Par exemple, ce procédé peut être utilisé pour fabriquer des transistors utilisant des semiconducteurs III-V. Dans le procédé décrit, l'empilement 11 comprend une seule couche 19 disposée sous la couche 15 et en le même matériau 25 que la gaine 23. L'empilement peut comprendre des couches supplémentaires disposées sous la couche 15 et en le même matériau que la gaine 23 du moment que ces couches supplémentaires sont moins épaisses que la gaine 23, notamment que la partie inférieure de la gaine 23 bordée par ces couches supplémentaires. L'empilement 30 11 peut également comprendre une ou plusieurs autres couches isolantes reposant sur la couche 17. On a décrit en détail deux modes de réalisation. L'homme de l'art pourra combiner divers éléments (matériaux constitutifs des diverses couches, sélectivité de gravure de ces matériaux, 3047838 B14814 - 15-GR1-0673 16 etc.) de ces deux modes de réalisation sans faire preuve d'activité inventive. Notamment, dans le deuxième mode de réalisation, l'étape de remplacement de la partie supérieure de la gaine isolante 23 telle que décrite en relation avec la figure 3 pourra 5 être omise comme dans le premier mode de réalisation. REVENDICATIONS1. Procédé de fabrication d'un transistor bipolaire comprenant les étapes successives suivantes : a) prévoir un substrat (1) de silicium monocristallin revêtu successivement d'une première couche isolante (7), d'une première couche de silicium (9) et d'un empilement (11) de couches comprenant une couche sacrificielle (15) en un premier matériau disposée entre deux couches isolantes (13, 17) en un deuxième matériau sélectivement gravable par rapport au premier matériau ; b) graver une ouverture (21) jusqu'au substrat (1), et 10 recouvrir les parois latérales de l'ouverture d'une gaine isolante (23) ; c) dans l'ouverture (21), former par épitaxie sélective, jusqu'à un niveau compris entre le niveau supérieur de la première couche de silicium (9) et le niveau inférieur de la 15 couche sacrificielle (15), une région de collecteur (25) en silicium dopé d'un premier type de conductivité, puis, jusqu'à un niveau supérieur ou égal au niveau supérieur de la couche sacrificielle (15), une région semiconductrice de base (27) dopée du deuxième type ; 20 d) déposer une deuxième couche de silicium dopé du premier type remplissant l'ouverture (21) puis graver jusqu'à la couche sacrificielle (15), une portion de la deuxième couche de silicium reposant sur la région semiconductrice de base (27) et débordant de part et d'autre de la région semiconductrice de base 25 étant laissée en place et constituant une région d'émetteur (31) ; e) éliminer sélectivement la couche sacrificielle (15) et la portion en regard de ladite gaine (23) ; et f) former une région de contact de base (37 ; 37A, 37B) par épitaxie à partir du flanc de la région semiconductrice de 30 base (27). 2. Procédé selon la revendication 1, dans lequel une première partie (37A) de la région de contact de base (37) est formée à l'étape f), et une deuxième partie (37B) de la région de 3047838 B14814 - 15-GR1-0673 18 contact de base (37) est formée, après l'étape f), lors des étapes successives suivantes : g) graver les couches restantes (13, 19) de l'empilement (11) jusqu'à la première couche de silicium (9) en laissant 5 en place ladite gaine (23) sur le flanc de la région de collecteur (25) ; et h) former la deuxième partie (37B) de la région de contact de base (37) par épitaxie à partir de la première couche de silicium (9) et de la première partie (37A) de la région de 10 contact de base. 3. Procédé selon la revendication 1, dans lequel, à l'étape e), les couches restantes (13, 19) de l'empilement (11) sont gravées, et, à l'étape f), la région de contact de base (37; 37A, 37B) est formée par épitaxie à partir de la région semi- 15 conductrice de base (27) et de la première couche de silicium (9). 4. Procédé selon l'une quelconque des revendications 1 à 3, dans lequel la première couche de silicium (9) est une couche monocristalline d'une structure de type silicium sur isolant. 5. Procédé selon l'une quelconque des revendications 1 20 à 4, dans lequel la première couche de silicium (9) est dopée du deuxième type. 6. Procédé selon l'une quelconque des revendications 1 à 5, comprenant en outre, après la formation de la région de contact de base (37), les étapes successives suivantes : 25 i) former un masque (39) recouvrant la région d'émetteur (31) et des portions de la région de contact de base (37 ; 37A, 37B) s'étendant latéralement à partir de la région semiconductrice de base (27), graver jusqu'au substrat (1) en utilisant le masque, et retirer le masque ; 30 j) découvrir le sommet de la région d'émetteur (31) et siliciurer des portions exposées (41) de la région de contact de base (37 ; 37A, 37B), de la région d'émetteur (31) et du substrat (1) ; et 3047838 B14814 - 15-GR1-0673 19 k) recouvrir d'un isolant (43), puis former des vias conducteurs (45) traversant l'isolant jusqu'aux portions siliciurées (41). 7. Procédé selon l'une quelconque des revendications 1 5 à 6, dans lequel ladite portion en regard est en le même matériau et est moins épaisse que la couche sacrificielle (15). 8. Procédé selon l'une quelconque des revendications 1 à 7, dans lequel, à l'étape a), l'empilement (11) comprend, sous la couche sacrificielle (15), au moins une autre couche isolante (19) en le matériau de la gaine isolante (23), chacune desdites au moins une autre couche isolante étant moins épaisse que la gaine isolante. 9. Procédé selon l'une quelconque des revendications 1 à 8, dans lequel, à l'étape e), préalablement à la gravure de la couche sacrificielle (15), une deuxième couche isolante (35) est formée autour de la région d'émetteur (31), le premier matériau étant gravable sélectivement par rapport au matériau de la deuxième couche isolante. 10. Procédé selon l'une quelconque des revendications 1 20 à 9, dans lequel l'étape d) comprend, préalablement à la gravure, les étapes consistant à former un autre masque surmontant toute la région semiconductrice de base (27) et débordant latéralement par rapport à la région semiconductrice de base, et retirer l'autre masque après la gravure. 25 11. Procédé selon l'une quelconque des revendications 1 à 10, dans lequel le premier matériau est de l'oxyde de silicium et le deuxième matériau est du nitrure de silicium. 12. Procédé selon l'une quelconque des revendications 1 à 11, comprenant en outre, entre les étapes c) et d), la formation 30 d'espaceurs (29) reposant sur la région semiconductrice de base (27) et bordant la gaine isolante (23) jusqu'en haut de l'ouverture (21). 13. Transistor bipolaire comprenant : un substrat de silicium monocristallin (1) ; 3047838 B14814 - 15-GR1-0673 une région de collecteur (25) en silicium dopé du premier type reposant sur le substrat et étant surmontée d'une région semiconductrice de base (27) dopée du deuxième type, le flanc de la région de collecteur étant revêtu d'une gaine isolante 5 (23) et étant aligné avec le flanc de la région semiconductrice de base ; une région d'émetteur (31) en silicium dopé du premier type reposant sur la région semiconductrice de base (27) et débordant latéralement par rapport à la région semiconductrice de 10 base ; et un empilement entourant la région de collecteur (25) et bordant ladite gaine (23) sur toute sa hauteur, l'empilement reposant sur le substrat (1) et comprenant une première couche isolante (7) surmontée d'une première couche de silicium (9) elle- 15 même surmontée d'une région de contact de base (37) en silicium dopé du deuxième type s'étendant latéralement jusqu'au flanc de la région semiconductrice de base (27). 14. Transistor bipolaire selon la revendication 13 comprenant, en outre, des portions siliciurées (41) disposées au 20 niveau du sommet de la région d'émetteur (31), au niveau de la surface supérieure du substrat (1), et, en partie en vis-à-vis du flanc de la région semiconductrice de base (27), au niveau de la face supérieure de la région de contact de base (37). 15. Transistor selon la revendication 13 ou 14, dans 25 lequel le niveau supérieur de la région de contact de base (37) est inférieur ou égal au niveau inférieur de la région de collecteur (31).