FR 3047609 A1 20170811 FR 1650902 A 20160204 1 TRANSISTOR HEMT DE TYPE NORMALEMENT OUVERT PRESENTANT UNE TENSION DE SEUIL ELEVE ET UNE RESISTANCE DE CONDUCTION REDUITE L'invention concerne les transistors à haute mobilité électronique basés sur la présence d'hétérojonctions, et en particulier les transistors HEMT de type normalement ouvert. De nombreuses applications électroniques nécessitent dorénavant une amélioration de performances surtout dans l'électronique embarquée à destination de l'automobile et des transports terrestres, dans l'aéronautique, dans les systèmes médicaux ou dans des solutions domotiques par exemple. Ces applications nécessitent pour la plupart des commutateurs pour forte puissance fonctionnant dans des gammes de fréquences fréquemment supérieures au megahertz. Historiquement, des commutateurs de puissance ont longtemps fait appel à des transistors à effet de champ basés sur un canal semi-conducteur, le plus souvent du silicium. Pour des fréquences plus faibles, les transistors à jonction sont préférés car ils supportent des densités de courant plus élevées. Cependant, du fait de la tension de claquage relativement limitée de chacun de ces transistors, les applications de puissance nécessitent l'utilisation d'un grand nombre de transistors en série, ou des transistors plus longs, ce qui aboutit à une résistance de passage plus élevée. Les pertes à travers ces transistors en série sont considérables, aussi bien en régime établi qu'en commutation. Une alternative pour des commutateurs de puissance, notamment à hautes fréquences, est l'utilisation de transistors à effet de champ à haute mobilité d'électrons, également désignés par le terme de transistor à effet de champ à hétérostructure. Un tel transistor inclut la superposition de deux couches semiconductrices ayant des bandes interdites différentes qui forment un puit quantique à leur interface. Des électrons sont confinés dans ce puits quantique pour former un gaz bidimensionnel d'électrons. Pour des raisons de tenue en haute tension et en température, ces transistors sont choisis de façon à présenter une large bande d'énergie interdite. Pour certaines applications, notamment des applications de sécurité en vue d'isoler un circuit en cas de dysfonctionnement d'un système de commande, on utilise des transistors HEMT du type normalement ouvert ou normalement bloqué, c'est-à-dire que leur tension de seuil de commutation est positive, de sorte que le transistor reste bloqué en l'absence de signal de commande. Du fait de la nature intrinsèquement conductrice de la couche de gaz d'électrons formée entre une source et un drain, il est technologiquement plus 40 facile de réaliser un transistor à hétérojonction de type normalement passant. ICG11015-DD16444VR FR Depot Texte.docx 3047609 2 Cependant, plusieurs procédés de fabrication ont été développés en vue de former des transistors à hétérojonction de type normalement ouvert ou normalement bloqué. Le brevet US7985986 décrit un procédé de fabrication d'un transistor 5 HEMT de type Normalement ouvert. Dans ce procédé de fabrication, on superpose une couche binaire de nitrure de type III et une couche ternaire de nitrure de type III pour former une couche de gaz d'électrons à l'interface entre ces nitrures. Une tranchée est gravée à travers la couche barrière jusque dans la couche tampon. Une couche diélectrique est déposée sur les faces de la 10 tranchée, puis une électrode de grille est formée sur la couche de diélectrique. La couche de gaz d'électrons est interrompue par la tranchée et par la couche de diélectrique, de sorte que la conduction est interrompue sous la grille en l'absence de champ électromagnétique généré par cette grille. Par conséquent, le transistor formé est bien de type normalement ouvert. Un tel transistor peut présenter des 15 tensions de seuil élevées de l'ordre de 3V. Une telle structure a par contre comme inconvénient d'avoir sous la grille un fonctionnement de type MOSFET avec une densité et une mobilité de charges dégradées, et donc une résistance à l'état passant relevée. En outre, l'état de surface obtenu lors de la gravure du renfoncement implique des défauts cristallins 20 et un piégeage d'une quantité importante de charges lors de la formation ultérieure d'un isolant de grille, ce qui perturbe le fonctionnement du transistor. Par ailleurs, la gravure de la tranchée manque de précision et présente de fortes dispersions sur une même plaque de semi-conducteur, ce qui induit des caractéristiques électriques très disparates pour les transistors formés. 25 Le document de M. Uemoto intitulé « Gate Injection Transistor - A normally-Off AIGaN/GaN Power Transistor Using Conductivity Modulation » et publié en 2008 dans le n °12 de Electron Devices IEEE Trans. aux pages 33933399, décrit une structure de transistor HEMT dite GIT. En partant d'une couche tampon en GaN surmontés par une couche 30 barrière en AIGaN, on forme un plot sur la couche barrière. Ce plot est réalisé en AIGaN dopé P. Une grille est ensuite forme et sur le plot. En utilisant une couche barrière présentant une concentration en aluminium et/ou une épaisseur suffisamment basse, le plot génère un champ électromagnétique suffisamment important pour dépléter le canal sous la grille, en l'absence de potentiel de grille. 35 Une telle structure a par contre plusieurs inconvénients. D'une part, les contraintes de conception sur la composition et l'épaisseur de la couche barrière dégradent sensiblement la résistance à l'état passant du transistor. En outre, la tension de seuil pouvant être obtenue pour un tel transistor reste relativement réduite et limitée à 1,5 V environ. Par ailleurs, la formation du plot met en oeuvre une étape de gravure pour définir sa forme. Cette étape de gravure est délicate à ICG11015-DD16444VR FR Depot Texte.docx 3047609 3 contrôler et induit une dégradation des performances électriques du transistor lorsqu'elle est réalisée sur une profondeur excessive. L'invention vise à résoudre un ou plusieurs de ces inconvénients. L'invention porte ainsi sur un transistor à effet de champ à haute mobilité 5 électronique de type normalement ouvert, comprenant : -des première et deuxième couches semiconductrices superposées pour former une couche de gaz d'électrons ; -une grille de commande ; -une tranchée est ménagée dans la deuxième couche semi conductrice ; 10 -un plot de GaN ou d'alliage de GaN, présentant un dopage de type P, est disposé dans la tranchée ; -la grille de commande est positionnée à l'aplomb dudit plot. L'invention porte également sur les variantes suivantes. L'homme du métier comprendra que chacune des caractéristiques des variantes suivantes 15 peut être combinée indépendamment aux caractéristiques ci-dessus, sans pour autant constituer une généralisation intermédiaire. Selon une variante : -ladite deuxième couche est en AIGaN ; -la première couche est en GaN ; 20 -ledit plot est en GaN dopé P. Selon encore une variante, ladite deuxième couche contient une fraction molaire d'aluminium comprise entre 22 et 28%. Selon une autre variante, ladite deuxième couche présente une épaisseur d'au moins 10 nm. 25 Selon encore une variante, ladite tranchée n'atteint pas le fond de la deuxième couche semi conductrice. Selon encore une autre variante, la distance entre le fond de la tranchée et le fond de ladite deuxième couche est comprise entre 4 et 1 Onm. Selon une variante, ladite tranchée atteint le fond de la deuxième couche 30 semi conductrice mais n'est pas ménagée dans la première couche semi conductrice. Selon encore une variante, le transistor comprend en outre une troisième couche semiconductrice en AIN interposée entre les première et deuxième couches, ladite couche d'AIN présentant une épaisseur comprise entre 0,5 et 35 2nm. Selon une autre variante, ladite tranchée atteint le fond de la deuxième couche semiconductrice et est au moins partiellement ménagée dans la première couche semi conductrice. Selon encore une autre variante, ledit plot comprend du magnésium ionisé 40 dans une concentration comprise entre 51018cm-3 et 11018cm-3. ICG11015-DD16444VR FR Depot Texte.docx 3047609 4 Selon une variante, une couche d'isolant est interposée entre ledit plot et la grille de commande. Selon encore une variante, une couche d'isolant est ménagée sur la deuxième couche semi conductrice. 5 Selon une autre variante, la première couche semi conductrice est disposée entre la deuxième couche semi conductrice et un substrat. D'autres caractéristiques et avantages de l'invention ressortiront clairement de la description qui en est faite ci-après, à titre indicatif et nullement 10 limitatif, en référence aux dessins annexés, dans lesquels : -les figures 1 et 2 sont des vues en coupe d'une première variante de transistor HEMT selon un premier mode de réalisation de l'invention , -les figures 3 et 4 sont des vues en coupe d'une deuxième variante de transistor HEMT selon le premier mode de réalisation de l'invention ; 15 -les figures 5 et 6 sont des vues en coupe d'une troisième variante de transistor HEMT selon le premier mode de réalisation de l'invention ; -la figure 7 est un diagramme comparant les bandes de conduction de transistors selon les première à troisième variantes ; -la figure 8 est un diagramme comparant les bandes de conduction de 20 transistors en fonction du dopage dans un plot dopé P ; -la figure 9 est un diagramme illustrant l'influence du dopage P d'un plot sur la tension de seuil du transistor, pour différentes variantes ; -les figures 10 et 11 sont des vues en coupe d'un deuxième mode de réalisation d'un transistor HEMT selon l'invention ; 25 -la figure 12 est un diagramme comparant les bandes de conduction d'un exemple de transistor selon les figures 10 et 11 ; -la figure 13 est un diagramme comparant les bandes de conduction d'un exemple de transistor selon les figures 10 et 11, en fonction du dopage dans un plot dopé P ; 30 -les figures 14 et 15 sont des vues en coupe d'une variante de transistor HEMT selon un deuxième mode de réalisation ; -les figures 16 à 21 sont des vues en coupe de détails du transistor HEMT durant différentes étapes d'un procédé de fabrication en vue de la formation d'un plot de GaN. 35 L'invention propose de positionner une grille de commande d'un transistor HEMT normalement ouvert au-dessus d'un plot de GaN ou d'alliage de GaN dopé P. Une superposition d'une couche semi conductrice supérieure et d'une couche semi conductrice inférieure forme une couche de gaz d'électrons. Le plot est ICG11015-DD16444VR FR Depot Texte.docx 3047609 5 disposé dans une tranchée ménagée dans la couche semi conductrice supérieure. Par son dopage de type P et sa proximité avec le canal, le plot remonte la bande de conduction, ce qui supprime le canal d'électrons sous la grille non 5 polarisée. Le transistor est ainsi de type normalement ouvert et présente une tension de seuil élevée. Les figures 1 et 2 sont des vues en coupe schématiques selon deux plans perpendiculaires, pour une première variante de transistor à haute mobilité 10 électronique HEMT 1 selon un premier mode de réalisation de l'invention. Selon le premier mode de réalisation, une couche barrière est directement en contact avec une couche tampon pour former un gaz d'électrons à leur interface. Le transistor 1 comporte un substrat 12, éventuellement une (ou plusieurs) couche tampon 13 disposée sur le substrat 12, une couche semi-conductrice 14 15 (par exemple de type III-V, par exemple en nitrure d'élément III, typiquement du GaN), une couche semi-conductrice 15 en un autre matériau (par exemple de type III-V, par exemple en nitrure d'élément III, typiquement du AIGaN ou de l'InAIN). Les couches semi-conductrices 14 et 15 sont superposées de façon connue en soi pour former une couche de gaz d'électrons 16 à l'interface ou à 20 proximité de l'interface entre ces couches 14 et 15. Le substrat 12 peut être un isolant ou un semiconducteur de type silicium intrinsèque ou dopé. Le substrat 12 pourra par exemple être de type silicium à orientation de maille (111). Le substrat 12 peut également être du carbure de silicium, ou du saphir. Le substrat 12 peut présenter une épaisseur de l'ordre de 25 650 pm, typiquement comprise entre 500 pm et 2mm. La couche d'adaptation 13 déposée de façon connue en soi sur le substrat 12 sert d'intermédiaire entre ce substrat et la couche semi conductrice 14, pour permettre une adaptation de maille entre le substrat 12 et cette couche semi conductrice 14, et pour gérer les contraintes mécaniques dans les couches. La 30 couche (ou les couches) d'adaptation 13 peut typiquement être en nitrure d'aluminium tel qu'un alliage d'AIGaN. La couche semi conductrice 14 peut typiquement présenter une épaisseur comprise entre 100nm et 5pm. La couche semi conductrice 14 peut être formée de façon connue en soit par épitaxie sur la couche d'adaptation 13. La couche 35 semi conductrice 14 est typiquement un alliage binaire de nitrure d'élément III, par exemple du GaN, du type non intentionnellement dopé ou nid. La couche semi conductrice 15, typiquement appelée couche barrière, peut typiquement présenter une épaisseur comprise entre 10nm et 40nm, par exemple de 25nm. La couche semi conductrice 15 peut être formée de façon 40 connue en soit par épitaxie sur la couche semi conductrice 14. La couche semi ICG11015-DD16444VR FR Depot Texte.docx 3047609 6 conductrice 15 est typiquement un alliage ternaire de nitrure d'élément III, par exemple de l'AIGaN, ou un l'alliage quaternaire de nitrure d'élément III, par exemple de l'AlxGayln(i-x-y)N, en gardant une bande interdite supérieure à celle du GaN. 5 Le transistor 1 comporte de façon connue en soi des électrodes de conduction 21 et 22 disposées sur la couche semi conductrice 15. L'une de ces électrodes sera désignée comme la source, l'autre électrode sera désignée comme le drain du transistor 1. Une grille de commande 23 est positionnée entre 10 les électrodes de conduction 21 et 22. La source 21, le drain 22 et la grille de commande 23 sont illustrés uniquement schématiquement, leurs dimensions et leurs structures pouvant différer fortement de l'illustration des figures 1 et 2. Une tranchée est ménagée dans la couche 15 mais n'atteint pas le fond de cette couche 15. La tranchée peut typiquement être ménagée par 15 photolithographie et gravure, par exemple gravure sèche de type gravure ionique réactive RIE dans une couche 15 d'AIGaN. Un plot de GaN ou d'alliage de GaN 17 est disposé dans cette tranchée. Le plot 17 présente un dopage de type P. Le plot 17 est ici affleurant avec la surface supérieure de la couche semi conductrice 15. La grille de commande 23 est positionnée à l'aplomb du plot 17. La grille de 20 commande 23 est ici formée sur le plot 17. Suite à des simulations, on a constaté qu'un plot 17 en GaN dopé P permettait d'obtenir une tension de seuil supérieure à un plot 17 en AIGaN dopé P pour le transistor 1. L'utilisation d'un plot 17 dans une tranchée de la couche semi conductrice 15 permet d'obtenir une tension de seuil élevée, même avec une couche 15 en 25 AIGaN présentant une proportion d'Aluminium élevée, par exemple avec une fraction molaire comprise entre 22 et 28%. Une telle fraction molaire d'aluminium favorise la densité électronique du gaz d'électrons à l'interface avec une couche 14 en GaN. Le plot 17 présente avantageusement une longueur et une largeur proches 30 de celles de la grille de commande 23. La distance entre le fond du plot 17 (ou le fond de la tranchée) et le fond de la couche 15 est avantageusement compris entre 4 et lOnm. On peut ainsi conserver à la fois une tension de seuil élevée, et une très grande mobilité des porteurs du canal lorsque le transistor 1 est à l'état passant. 35 Pour favoriser la formation d'une couche de gaz d'électrons 16 et faciliter la formation d'une tranchée dans la couche 15, cette couche 15 présente avantageusement une épaisseur d'au moins 10, par exemple d'au moins 15 nm, de préférence d'au moins 20nm. Une couche de passivation isolante 18 est avantageusement formée, de 40 façon connue en soi, pour recouvrir la couche 15 hors des zones de source 21, ICG11015-DD16444VR FR Depot Texte.docx 3047609 7 de drain 22 et de grille de commande 23. Cette couche 18 présente typiquement une épaisseur d'au moins 100nm. La couche 18 peut typiquement être réalisée en Nitrure de Silicium. 5 Les figures 3 et 4 sont des vues en coupe schématiques selon deux plans perpendiculaires, pour une deuxième variante de transistor à haute mobilité électronique HEMT 1 selon le premier mode de réalisation de l'invention. Le transistor 1 comporte ici sensiblement la même structure que celui illustré pour la première variante. Le transistor 1 de la deuxième variante diffère 10 de celui de la première variante en ce que la tranchée ménagée dans la couche 15 atteint le fond de cette couche 15 mais ne pénètre pas ou n'est pas ménagée dans la couche 14. Le plot de GaN ou d'alliage de GaN 17 est disposé dans cette tranchée. Le plot 17 vient ici au contact de la surface supérieure de la couche 14. Ainsi, le plot 17 n'est pas séparé de la couche 14 par la couche 15. 15 Les figures 5 et 6 sont des vues en coupe schématiques selon deux plans perpendiculaires, pour une troisième variante de transistor à haute mobilité électronique HEMT 1 selon le premier mode de réalisation de l'invention. Le transistor 1 comporte ici sensiblement la même structure que celui 20 illustré pour la première variante. Le transistor 1 de la deuxième variante diffère de celui de la première variante en ce que la tranchée ménagée dans la couche 15 atteint le fond de cette couche 15 et pénètre dans la couche 14. Le plot de GaN ou d'alliage de GaN 17 est disposé dans cette tranchée. Le plot 17 est en contact avec la couche 14. Ainsi, le plot 17 n'est pas séparé de la couche 14 par 25 la couche 15. La figure 7 compare les bandes de conduction pour différents transistors. Les simulations ont ici été réalisées avec un plot 17 de GaN avec un dopage P avec du Magnésium ionisé avec une concentration de 1017cm-3, pour les 30 différentes variantes de l'invention. Pour toutes les variantes, on a utilisé une couche 15 en AIGaN d'une épaisseur de 25nm et avec une fraction molaire de 25%, et une couche 14 de GaN. La courbe en pointillés correspond à la fois aux deuxième et troisième variantes du transistor 1, leurs bandes de conduction s'avérant similaires. Pour le 35 transistor de la deuxième variante, la profondeur de la tranchée est de 25 nm. Pour le transistor de la troisième variante, la profondeur de la tranchée est de 30nm, le plot 17 s'étendant ainsi d'une profondeur de 5nm dans la couche 14. La courbe en trait discontinu correspond à la première variante de transistor 1. La profondeur de la tranchée est ici de 20nm, avec une épaisseur résiduelle de 5nm ICG11015-DD16444VR FR Depot Texte.docx 3047609 8 de la couche 5 sous le plot 17. La courbe en trait plein correspond à un transistor de type normalement fermé de référence de l'état de la technique. On constate d'une part que les plots 17 à dopage P des différentes variantes de l'invention permettent de relever la majeure partie de la bande de 5 conduction à un niveau suffisant pour former des transistors de type normalement ouverts. En l'absence de polarisation de grille, les plots 17 de ces différentes variantes suppriment la polarisation piézoélectrique de la couche de barrière 15, de façon à supprimer le canal d'électrons sous cette grille 23. La tension de seuil obtenue pour le transistor de la première variante est plus basse que pour les 10 deuxième et troisième variantes mais reste relativement élevée. La figure 8 compare les bandes de conduction pour différents transistors, en fonction de la concentration du dopage P du plot 17. La courbe en trait plein correspond encore à un transistor de type normalement fermé de référence de 15 l'état de la technique. La courbe en pointillés correspond à un transistor selon la première variante, avec un plot 17 de GaN avec un dopage P par du Magnésium ionisé avec une concentration de 1017cm-3. La courbe discontinue correspond à un transistor selon la première variante, avec un plot 17 de GaN avec un dopage P 20 par du Magnésium ionisé avec une concentration de 1018cm-3. Pour ces deux transistors, on a utilisé une couche 15 en AIGaN d'une épaisseur de 25nm et avec une fraction molaire de 25%, et une couche 14 de GaN. On a utilisé une tranchée présentant une profondeur de 20nm dans la couche 15. On constate ici que l'influence de la concentration du dopage de type P du 25 plot 17, sur la bande de conduction du transistor, est relativement réduite lorsque la concentration dépasse 1017cm-3. Une concentration en Magnésium ionisé s'avère par exemple optimale entre 5*1 018cm-3 et 11018cm-3, plus particulièrement entre 5*1 018cm-3 et 3*1 017cm-3. Le dopage du plot 17 se fait avantageusement avec du magnésium qui 30 joue le rôle d'accepteur. Le diagramme de la figure 9 illustre plus précisément la tension de seuil d'un transistor du premier mode de réalisation de l'invention selon différents paramètres. La concentration en dopant P ionisé est indiquée en abscisse. 35 La courbe en trait discontinu correspond à un transistor selon les deuxième et troisième variantes (courbes sensiblement confondues). La courbe en pointillés correspond à un transistor selon la première variante, avec une profondeur de tranchée de 20nm. La courbe en trait continu correspond à un transistor selon la première variante, avec une profondeur de tranchée de 15nm. On a utilisé une 40 couche 15 en AIGaN d'une épaisseur de 25nm et avec une fraction molaire de ICG11015-DD16444VR FR Depot Texte.docx 3047609 9 25%, et une couche 14 de GaN. On constate ainsi que l'épaisseur résiduelle de la couche 15 sous le plot 17 présente une importante influence sur la tension de seuil du transistor. On constate également qu'une épaisseur résiduelle de 5 nm de la couche 15 sous le plot 17 permet d'obtenir une tension de seuil assez 5 élevée, même avec des quantités réduites de dopant de type P. Un transistor 1 selon la première variante permet ainsi d'avoir à la fois une tension de seuil assez élevée, et une mobilité électronique optimale à l'état passant. Les figures 10 et 11 sont des vues en coupe schématiques selon deux 10 plans perpendiculaires, pour un deuxième mode de réalisation d'un transistor à haute mobilité électronique HEMT 1 selon l'invention. Le transistor 1 comporte ici sensiblement la même structure que celui illustré pour la deuxième variante du premier mode de réalisation. Le transistor 1 diffère ici de celui de la figure 3 par la présence d'une couche 19 en AIN entre les 15 couches 14 et 15, particulier des couches 14 et 15 respectivement en GaN et en AIGaN. Cette couche d'AIN 19 présente avantageusement une épaisseur comprise entre 0,5 et 2nm. La couche 19 sert de couche d'arrêt pour un procédé de fabrication de la tranchée. La tranchée peut ainsi être gravée par un procédé de gravure ionique réactive RIE en évitant de graver jusqu'à la couche 14. On 20 peut ainsi former un plot 17 dans la tranchée, au plus proche de la couche 14, sans pour autant risquer d'altérer la couche 14 lors de la gravure de la tranchée. Le transistor 1 ainsi obtenu peut alors présenter à la fois une tension de seuil élevée, et une mobilité électronique élevée à l'état passant. 25 La figure 12 compare les bandes de conduction pour différents transistors. Les simulations ont ici été réalisées avec un plot 17 de GaN avec un dopage P avec du Magnésium ionisé avec une concentration de 1017cm-3, pour le deuxième mode de réalisation, et pour un transistor similaire mais avec une épaisseur résiduelle de la couche 15 de 5nm sous le plot 17. Pour toutes les variantes, on 30 a utilisé une couche 15 en AIGaN d'une épaisseur de 25nm et avec une fraction molaire de 25%, et une couche 14 de GaN. La courbe en trait discontinu correspond au deuxième mode de réalisation de l'invention. La courbe en pointillés correspond au cas d'une épaisseur résiduelle de 5nm de la couche 15 sous le plot 17. La courbe en trait continu 35 correspond à un transistor de type normalement fermé selon l'état de la technique. Le deuxième mode de réalisation permet d'obtenir une tension de seuil assez élevée pour le transistor 1, sans altérer la mobilité électronique dans son canal à l'état passant. 40 ICG11015-DD16444VR FR Depot Texte.docx 3047609 10 Le diagramme de la figure 13 illustre plus précisément la tension de seuil de transistors du deuxième mode de réalisation de l'invention selon différents paramètres. La concentration en dopant P ionisé est indiquée en abscisse. La courbe en trait plein correspond à un transistor avec une profondeur de 5 tranchée de 15nm, et une épaisseur résiduelle de lOnm de la couche 15 sous le plot 17. La courbe en pointillés correspond à un transistor avec une profondeur de tranchée de 20 nm, et une épaisseur résiduelle de 5 nm de la couche 15 sous le plot 17. La courbe en trait discontinu correspond à un transistor avec une profondeur de tranchée de 25 nm, délimitée par la couche 19 d'AIN. On a utilisé 10 une couche 15 en AIGaN d'une épaisseur de 25nm et avec une fraction molaire de 25%, et une couche 14 de GaN. On constate ainsi que l'épaisseur résiduelle de la couche 15 sous le plot 17 présente une importante influence sur la tension de seuil du transistor selon le deuxième mode de réalisation. Ce deuxième mode de réalisation nécessite une concentration de dopant P relativement importante 15 dans le plot 17, en présence d'une épaisseur résiduelle de la couche 15 sous le plot 17. Les figures 14 et 15 sont des vues en coupe schématiques selon deux plans perpendiculaires, pour une variante de transistor à haute mobilité 20 électronique HEMT 1, ici appliquée au deuxième mode de réalisation de l'invention. Cette variante peut également être appliquée au premier mode de réalisation de l'invention. Le transistor 1 présente ici sensiblement la même structure que celui illustré à la figure 10. La grille de commande 23 est ici de type MIS (pour Métal- 25 Isolant-Semiconducteur), afin de réduire le courant de grille du transistor 1. Cette structure vise à éviter un courant de grille potentiellement important entre le plot 17 et la couche tampon 14, en présence d'un potentiel élevé sur la grille de commande 23. A cet effet, une couche d'isolant 24 est interposée entre la grille 23 et le plot 17. La surface supérieure du plot 17 et la surface supérieure de la 30 couche 15 étant affleurantes, le contact entre le plot 17 et l'isolant 24 est au même niveau que l'interface entre la couche de passivation 18 et la couche 15. Les figures 16 à 21 sont des vues en coupe schématique, de détail, d'un transistor 1 durant différentes étapes d'un exemple de procédé de fabrication d'un 35 plot 17. Le procédé détaillé ici vise à limiter au maximum la présence d'impuretés sous le plot 17. Le procédé est ici détaillé en vue de former un plot 17 selon la variante décrite en référence aux figures 1 et 2. Un procédé similaire pourra bien entendu être adapté pour la fabrication d'un plot 17 correspondant aux autres variantes de transistor décrites. Dans un souci de simplification, les couches 40 éventuellement présentes sous la couche 14 ne sont pas illustrées. ICG11015-DD16444VR FR Depot Texte.docx 3047609 11 À l'étape illustrée à la figure 16, on fournit une couche semi conductrice 14 de type III-V (tel que du GaN nid), sur laquelle une couche semi conductrice 15 de type III-V est superposée (tel que de l'AIGaN), pour former une couche de gaz d'électrons 16 à l'interface ou à proximité de l'interface entre ces couches 14 et 5 15. À l'étape illustrée à la figure 17, on a procédé à un dépôt pleine plaque d'une couche de nitrure de silicium 18 sur la couche 15. À l'étape illustrée à la figure 18, on a procédé à une étape de photolithographie et de gravure d'une tranchée dans la couche 18, jusqu'à 10 découvrir la couche 15 au fond de cette tranchée. À l'étape illustrée à la figure 19, on a placé le transistor en cours de formation à l'intérieur d'un dispositif de dépôt chimique en phase vapeur à partir de composés organo-métalliques (MOCVD) ou à l'intérieur d'un dispositif de croissance par épitaxie en phase vapeur (MOVPE). Le transistor en cours de 15 formation est maintenu dans ce dispositif jusqu'à l'issue de l'étape illustrée à la figure 20. La partie de la couche 15 accessible au fond de la tranchée a subi une gravure par sublimation sous hydrogène, en utilisant les bordures de la tranchée comme le masque de gravure. La tranchée est donc approfondie dans la couche 15. La gravure par sublimation de la couche 15 est ici interrompue avant 20 d'atteindre l'interface entre la couche 15 et la couche 14. Le transistor en cours de formation étant maintenu dans le dispositif, on évite de former des impuretés au fond de la tranchée, ici sur la partie résiduelle de la couche 15. À l'étape illustrée à la figure 20, on a procédé au dépôt par épitaxie d'une couche 170 d'alliage de GaN dopé P. Le dépôt de la couche 170 recouvre ici la 25 couche 18, et le fond et les parois latérales de la tranchée. La couche 170 recouvre le fond de la tranchée, sans impuretés avec son interface avec la couche 15, du fait du maintien du transistor en cours de formation à l'intérieur du dispositif. À l'étape illustrée à la figure 21, on a procédé à un polissage mécano chimique pour retirer la couche 170 présente à l'aplomb de la couche 18. L'alliage 30 de GAN dopé P est conservé dans la tranchée pour former le plot 17. ICG11015-DD16444VR FR Depot Texte.docx REVENDICATIONS1. Transistor à effet de champ (1) à haute mobilité électronique de type normalement ouvert, comprenant : -des première et deuxième couches semiconductrices (14, 15) superposées pour former une couche de gaz d'électrons (16); -une grille de commande (23) ; Caractérisé en ce que : -une tranchée est ménagée dans la deuxième couche semi conductrice (15) ; -un plot (17) de GaN ou d'alliage de GaN, présentant un dopage de type P, est disposé dans la tranchée ; -la grille de commande (23) est positionnée à l'aplomb dudit plot. 2. Transistor à effet de champ (1) à haute mobilité électronique selon la revendication 1, dans lequel : -ladite deuxième couche (15) est en AIGaN ; -la première couche (14) est en GaN ; -ledit plot est en GaN dopé P. 3. Transistor à effet de champ (1) à haute mobilité électronique selon la revendication 2, dans lequel ladite deuxième couche (15) contient une fraction molaire d'aluminium comprise entre 22 et 28%. 4. Transistor à effet de champ (1) à haute mobilité électronique selon la revendication 3, dans lequel ladite deuxième couche (15) présente une épaisseur d'au moins 10 nm. 5. Transistor à effet de champ (1) à haute mobilité électronique selon l'une quelconque des revendications 1 à 4, dans lequel ladite tranchée n'atteint pas le fond de la deuxième couche semi conductrice (15). 6. Transistor à effet de champ à haute mobilité électronique selon la revendication 5, dans lequel la distance entre le fond de la tranchée et le fond de ladite deuxième couche est comprise entre 4 et lOnm. 7. Transistor à effet de champ (1) à haute mobilité électronique selon l'une quelconque des revendications 1 à 4, dans lequel ladite tranchée atteint le fond de la deuxième couche semi conductrice (15) mais n'est pas ménagée dans la première couche semi conductrice (14). 8. Transistor à effet de champ (1) à haute mobilité électronique selon la revendication 2 et la revendication 5 ou 7, comprenant en outre une troisième ICG11015-DD16444VR FR Depot Texte.docx 40 3047609 13 couche semiconductrice (19) en AIN interposée entre les première et deuxième couches, ladite couche d'AIN présentant une épaisseur comprise entre 0,5 et 2nm. 5 9. Transistor à effet de champ (1) à haute mobilité électronique selon l'une quelconque des revendications 1 à 4, dans lequel ladite tranchée atteint le fond de la deuxième couche semiconductrice (15) et est au moins partiellement ménagée dans la première couche semi conductrice (14). 10 10.Transistor à effet de champ (1) à haute mobilité électronique selon l'une quelconque des revendications précédentes, dans lequel ledit plot (17) comprend du magnésium ionisé dans une concentration comprise entre 5*1 018cm-3 et 1*1018cm-3. 15 11. Transistor à effet de champ (1) à haute mobilité électronique selon l'une quelconque des revendications précédentes, dans lequel une couche d'isolant (24) est interposée entre ledit plot (17) et la grille de commande (23). 12. Transistor à effet de champ (1) à haute mobilité électronique selon l'une 20 quelconque des revendications précédentes, dans lequel une couche d'isolant (18) est ménagée sur la deuxième couche semi conductrice (15). 13. Transistor à effet de champ (1) à haute mobilité électronique selon l'une quelconque des revendications précédentes, dans lequel la première couche 25 semi conductrice (14) est disposée entre la deuxième couche semi conductrice (15) et un substrat (12). ICG11015-DD16444VR FR Depot Texte.docx