FR 3048304 A1 20170901 FR 1651576 A 20160225 B14906 - 15-GR1-0598 1 PUCE ÉLECTRONIQUE À TRANSISTORS À GRILLES AVANT ET ARRIÈRE Domaine La présente demande concerne les puces électroniques, et plus particulièrement les puces électroniques comprenant des points mémoire et des transistors MOS de type semiconducteur sur isolant (SOI) ayant des grilles avant et arrière. Exposé de l'art antérieur Dans une puce électronique en fonctionnement, des transistors MOS sont successivement dans des états bloqué et passant afin de réaliser des fonctions telles que des opérations logiques. L'état bloqué ou l'état passant d'un transistor dépend de la tension appliquée entre une grille disposée au-dessus d'une zone de formation de canal, ou grille avant, et une source du transistor. Lorsque la tension est supérieure en valeur absolue à une tension de seuil de grille avant, le transistor est passant. Le transistor est dans un état bloqué lorsque la tension est inférieure à la tension de seuil. Lorsque le transistor a une structure de type silicium sur isolant SOI (de l'anglais "Silicon On Insulator"), c'est-à-dire que le transistor est formé dans et sur une couche mince de silicium recouvrant une couche isolante disposée sur un support, une grille arrière peut être formée sous le transistor. Cette grille arrière est une région dopée séparée du transistor par la 3048304 B14906 - 15-GR1-0598 2 couche isolante. Des caractéristiques telles que la tension de seuil de grille avant du transistor dépendent alors de l'épaisseur de la couche isolante, du type de dopage de la grille arrière et du potentiel appliqué sur la grille arrière. L'appli- 5 cation d'un potentiel sur la grille arrière permet d'accélérer le fonctionnement du transistor ou de diminuer sa consommation. La grille arrière peut en outre permettre de faire fonctionner le transistor en point mémoire. Diverses solutions ont été proposées pour la réalisa-10 tion de transistors à grilles avant et arrière. Ces solutions posent divers problèmes de mise en oeuvre. Résumé Ainsi, un mode de réalisation prévoit une puce électronique comprenant des transistors MOS de type SOI sur 15 isolant disposés sur des premiers caissons adaptés à être polarisés, tous dopés d'un premier type de conductivité, chaque premier caisson incluant sous l'isolant de chaque transistor une région de grille arrière dopée plus fortement que le premier caisson, les premiers caissons étant disjoints et inclus dans un 20 deuxième caisson adapté à être polarisé, dopé d'un deuxième type de conductivité. Selon un mode de réalisation, une des régions de grille arrière est dopée du deuxième type de conductivité et est adjacente à une région surdopée du premier type de conductivité 25 située sous l'isolant des transistors MOS. Selon un mode de réalisation, ladite région de grille arrière est entièrement disposée sous une zone de formation de canal. Selon un mode de réalisation, chacune de ladite région 30 de grille arrière et de ladite région surdopée est en partie disposée au-dessous d'une zone de formation de canal. Selon un mode de réalisation, ladite région surdopée est entourée par ladite région de grille arrière et est située au-dessous d'une partie centrale d'une zone de formation de 35 canal. 3048304 B14906 - 15-GR1-0598 3 Selon un mode de réalisation, ladite région surdopée est dopée de type P à un niveau de dopage supérieur à 1019 atomes/cm3 et ladite région de grille arrière est dopée de type N à un niveau de dopage supérieur à 1019 atomes/cm3. 5 Selon un mode de réalisation, les transistors MOS sur isolant sont de type FDSOI. Un autre mode de réalisation prévoit un procédé de réalisation d'une puce électronique, dans lequel ladite région de grille arrière et ladite région surdopée sont obtenues par 10 des implantations ioniques en recouvrement partiel. Brève description des dessins Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en 15 relation avec les figures jointes parmi lesquelles : la figure 1 représente une vue en coupe partielle et schématique d'une puce électronique à transistors à grilles avant et arrière ; la figure 2 est une vue en coupe schématique partielle 20 d'un mode de réalisation d'une puce électronique à transistors à grilles avant et arrière ; la figure 3 est une vue en coupe, partielle et schématique, d'un mode de réalisation d'une puce comprenant un transistor à grilles avant et arrière ; la figure 4 est une vue en coupe partielle et schéma- tique d'un autre mode de réalisation d'une puce comprenant un transistor à grilles avant et arrière ; et les figures aA et 5B illustrent schématiquement un autre mode de réalisation d'une puce comprenant un transistor à 30 grilles avant et arrière. Description détaillée De mêmes éléments ont été désignés par de mêmes réfé- rences dans les différentes figures et, de plus, les diverses figures ne sont pas tracées à l'échelle. Par souci de clarté, 3048304 B14906 - 15-GR1-0598 4 seuls les éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position relative, tels que les 5 termes "sur", "sous", "au-dessus", "au-dessous", "supérieur", "inférieur", etc., il est fait référence à l'orientation de l'élément concerné dans les figures concernées. La figure 1 représente une vue en coupe partielle et schématique de transistors à grilles avant et arrière réalisés 10 dans une portion d'une puce électronique 1. Dans la partie supérieure d'une tranche de silicium 3, des caissons 5 dopés de type P sont juxtaposés avec des caissons 7 dopés de type N. Seuls un caisson 5 et un caisson 7 sont représentés en figure 1. Le caisson 5 de type P est muni d'une 15 zone de contact 9 et le caisson 7 de type N est muni d'une zone de contact 11. Les zones de contact 9 et 11 sont reliées à des noeuds respectifs 13 et 15 d'application de potentiels Vp et VN. Une zone 17 plus fortement dopée de type P que le caisson 5 est située dans une partie supérieure du caisson 5. La 20 zone dopée 17 est située au-dessous d'un transistor MOS Tl à canal N de type SOI. Le transistor Tl comprend sur un isolant 19 une zone de source 21 et une zone de drain 23 séparées par une zone de formation de canal 25 disposée sous un empilement de grille avant 27. La zone dopée 17 constitue une grille arrière 25 du transistor Tl. Un transistor MOS T2 à canal P de type SOI est situé au-dessus du caisson 7 dans une disposition similaire à celle du transistor Tl au-dessus du caisson 5. Le caisson 7 inclut sous le transistor T2 une zone dopée 29 plus fortement dopée de type N que le caisson 7. Le transistor T2 comprend sur un isolant 31 une zone de formation de canal 33 qui s'étend entre une zone de drain 35 et une zone de source 37 sous un empilement de grille avant 39. La zone dopée 29 constitue une grille arrière du transistor T2. 3048304 B14906 - 15-GR1-0598 5 Les transistors Tl et T2 et les zones de contact 9 et 11 sont séparés par des tranchées d'isolement 41 pénétrant dans les caissons P et N, 5 et 7. Des connexions entre les transistors Tl et T2 permet- 5 tent de constituer des circuits logiques. A titre d'exemple, un transistor Tl et un transistor T2 sont réunis en un inverseur couplant deux noeuds A et B. L'inverseur est alimenté entre un potentiel haut VDD et un potentiel de référence tel qu'une masse GND. 10 Au cours du fonctionnement de l'inverseur, on cherche à optimiser les potentiels Vp et VN afin d'accélérer le fonctionnement de l'inverseur ou de diminuer sa consommation. En particulier, l'application d'un potentiel Vp positif sur le caisson 5 associé au transistor Tl, c'est-à-dire sur la grille 15 arrière de ce transistor, permet d'accélérer le fonctionnement du transistor Tl à canal N. L'application d'un potentiel négatif VN sur le caisson 7 permet d'accélérer le fonctionnement du transistor T2 à canal P. La jonction P-N entre les caissons 5 et 7 se trouve alors polarisée en direct et un courant de fuite 20 apparait entre les caissons 5 et 7. De ce fait, la tension appliquée entre les caissons 5 et 7 ne peut dépasser environ 0,3 V et l'accélération possible du fonctionnement de l'inverseur est limitée. Les transistors Tl et T2 peuvent être utilisés comme 25 points mémoire. De tels points mémoire sont programmables et effaçables par des variations des potentiels Vp et VN appliqués sur les caissons. L'existence de la jonction P-N entre les caissons 5 et 7 limite les possibilités d'application de ces potentiels entre des caissons 5 et 7 voisins. 30 On souhaite réaliser une puce électronique comportant des transistors à grilles avant et arrière disposés sur des caissons et appliquer entre caissons voisins des tensions variables de sens variables pouvant atteindre par exemple une dizaine de volts. 3048304 B14906 - 15-GR1-0598 6 La figure 2 est une vue en coupe schématique partielle d'un mode de réalisation d'une portion de puce électronique 50 comprenant des transistors à grilles avant et arrière. On a représenté des transistors de type SOI, TA, TB et TC, destinés à 5 fonctionner en transistor logique pour le transistor TA et en points mémoire pour les transistors TB et TC. Des premiers caissons 52A, 52B et 52C sont tous dopés de type P. Ces caissons sont disjoints et sont inclus dans la partie supérieure d'un deuxième caisson 54 dopé de type N. Le 10 caisson 54 est formé dans une partie supérieure d'une tranche semiconductrice 55 dopée de type P, par exemple en silicium. Des portions 54A (dopées du type N ici) du caisson 54 sont disposées entre les caissons 52A et 52B et entre les caissons 52B et 52C. Deux diodes tête-bêche sont ainsi formées entre deux caissons 15 adjacents. Le caisson 54 est relié par une zone de contact 56 (Nt), plus fortement dopée de type N que le caisson 54, à un noeud d'application d'un potentiel positif VMAX. Chacun des caissons 52A, 52B et 52C est doté d'une zone de contact respective 57A, 57B et 57C (P+), plus fortement dopée du type P 20 que le caisson, et est polarisable à un potentiel respectif VBA, VBB et VBC. Un transistor MOS TA à canal N est situé sur le caisson 52A. Le transistor TA comprend, sur un isolant 58A, une zone de formation de canal 60A qui s'étend sous une grille avant 25 62A entre une zone de source 64A et une zone de drain 66A. Le caisson 52A comprend sous le transistor TA une région de grille arrière 68A plus fortement dopée de type P que le caisson 52A. Sur le caisson 52B, le transistor MOS TB à canal P comprend, sur un isolant 58B, une zone de formation de canal 60B 30 qui s'étend sous une grille avant 62B entre des zones de source 64B et de drain 66B. Le caisson 52B comprend sous le transistor TB une région de grille arrière 68B plus fortement dopée de type P que le caisson 52B. Sur le caisson 52C, le transistor MOS TC à canal P 35 comprend, sur un isolant 58C, une zone de formation de canal 60C 3048304 B14906 - 15-GR1-0598 7 sous une grille avant 62C entre des zones de source 64C et de drain 66C. Le caisson 52C comprend, sous le transistor TC, une région de grille arrière 68C dopée de type N. Les zones de contact 56 et 57A sont séparées par une 5 tranchée d'isolement 70. Les zones de contact 57A, 57B, 57C sont respectivement séparées des transistors TA, TB et TC par des tranchées d'isolement 70. On peut prévoir un mode de réalisation sans tranchée d'isolement entre les transistors TA et TB et entre les transistors TB et TC, les caissons 52A, 52B et 52C 10 étant alors séparés par les portions 54A du caisson 54. A titre d'exemple, les transistors TA, TB et TC sont de type SOI complètement déplété, dit FDSOI (de l'anglais "Fully Depleted SOI"), c'est-à-dire que la zone de formation de canal est en silicium intrinsèque d'épaisseur inférieure à 15 nm. A 15 titre d'exemple, la couche d'isolant a une épaisseur comprise entre 10 et 30 nm. En fonctionnement, un potentiel de référence, par exemple la masse GND, est appliqué sur la tranche semiconduc- trice 55. Le potentiel VMAX appliqué sur le caisson 54 dopé N 20 est supérieur, ou égal à 0,3 V près, aux potentiels susceptibles d'être appliqués sur les caissons 52A, 52B et 52C. A titre d'exemple, le potentiel VMAX est supérieur à 5 V. Lors de l'utilisation du transistor TA, on peut ainsi appliquer sur le caisson 52A et donc sur la grille arrière du 25 transistor TA tout potentiel VBA de valeur inférieure, ou égale à 0,3 V près, au potentiel VMAX. En particulier, un potentiel élevé, par exemple supérieur à 4 V, peut être appliqué sur la grille arrière du transistor TA, ce qui permet un fonctionnement particulièrement rapide du transistor TA. Un potentiel fortement 30 négatif, par exemple inférieur à -4 V, peut aussi être appliqué afin de diminuer la consommation du transistor TA. Pour programmer le transistor TB utilisé en point mémoire, on applique une tension entre la grille arrière 68B et la source 64B, ou tension de grille arrière, élevée. Ceci permet 35 de stocker des charges dans la zone de formation de canal 60B. 3048304 B14906 - 15-GR1-0598 8 Pour effacer le point mémoire, on applique temporairement une tension de grille arrière nulle ou négative. Pour programmer le transistor TC utilisé en point mémoire, on applique une tension élevée entre d'une part le 5 caisson 52C et d'autre part la source 64C et le drain 66C. La région de grille arrière 68C acquiert une charge au travers de la jonction P-N située entre le caisson 52C et la région 68C. Pour effacer le point mémoire, on applique un potentiel fortement négatif sur le caisson 52C, par exemple un potentiel 10 inférieur à -8 V afin que la tension entre la région 68C et le caisson 52C soit supérieure à la tension d'avalanche de la jonction P-N correspondante. On peut aussi attendre l'élimination des charges par fuite au travers de cette jonction P-N. Ainsi, un potentiel positif élevé peut être appliqué 15 sur le caisson situé sous l'un des transistors quel que soit le potentiel appliqué sur les caissons voisins. Dans la zone de la puce située au-dessus du caisson N 54, les transistors sont tous formés au-dessus de caissons dopés de type P. Ceci permet d'appliquer sur le caisson N un potentiel 20 VMAX particulièrement élevé et d'obtenir des caissons P particulièrement rapprochés. A titre d'exemple, les distances entre caissons P voisins sont inférieures à 200 nm. Le transistor TC a été décrit dans le cadre d'un fonctionnement en point mémoire. Si on veut utiliser en transistor 25 logique un transistor du type du transistor TC, c'est-à-dire un transistor doté d'une grille arrière dopée de type N incluse dans un caisson P, un problème se pose lorsque l'on fait varier le potentiel du caisson 52C entre une valeur élevée et une valeur plus faible. En effet, la jonction P-N entre le caisson 30 52C et la région de grille arrière 68C se trouve polarisée en inverse et le potentiel de la grille arrière reste à la valeur élevée. On souhaite donc réaliser un transistor ayant une grille arrière de type N situé au-dessus d'un caisson dopé de type P, dans lequel on puisse diminuer rapidement le potentiel de la grille arrière. 3048304 B14906 - 15-GR1-0598 9 La figure 3 est une vue en coupe, partielle et schématique, d'une portion de puce 80 similaire à la portion de la puce 50 décrite en relation avec la figure 2, comprenant un transistor muni d'une région de grille arrière dopée de type N 5 située dans un caisson dopé de type P. La puce 80 comprend un premier caisson 52 dopé de type P inclus en partie supérieure d'un deuxième caisson 54 dopé de type N. Le caisson 54 est situé dans la partie supérieure d'une tranche semiconductrice 55 dopée de type P, par exemple en 10 silicium. Le caisson 54 est relié par une zone de contact 56 (Nt), plus fortement dopée du type N que le caisson 54, à un noeud d'application du potentiel VMAX. Le caisson 52 est relié par une zone de contact 57 (P+), plus fortement dopée du type P que le caisson 57, à un noeud d'application d'un potentiel VB. 15 Un transistor MOS T10, à canal P de type SOI, de préférence FDSOI, comprend, sur un isolant 58, une zone de formation de canal 60 qui s'étend sous un empilement de grille 62 entre une zone de source 64 et une zone de drain 66. Les zones de contact 56 et 57 et le transistor T10 sont séparés par des tranchées 20 d'isolement 70. Une région de grille arrière 68 plus fortement dopée du type N (Nt) que le caisson 52 est disposée dans la partie supérieure du caisson 52 du type P et est située sous l'isolant 58 au-dessous du transistor T10. Une région 84 surdopée de type P, P+, c'est-à-dire 25 plus fortement dopée de type P que le caisson 52, adjacente à la région de grille arrière 68, est située sous l'isolant 58. La zone de formation de canal est entièrement située au-dessus de la région de grille arrière 68, et la région surdopée 84 est située au-dessous d'une partie de la zone de source 64 (comme 30 représenté en figure 3) et/ou de la zone de drain 66. Lorsque le transistor T10 est en fonctionnement, si on provoque une diminution du potentiel VB appliqué sur le caisson 52 entre une valeur élevée et une valeur plus faible, comme on l'a vu précédemment, en l'absence de la région surdopée 84, le 35 potentiel de la grille arrière 68 conservera une valeur élevée. 3048304 B14906 - 15-GR1-0598 10 Grâce à la présence de la région surdopée 84, des charges peuvent circuler dans les deux sens à travers la jonction P+-N+ entre les régions 68 et 84. De ce fait, le potentiel de la région de grille arrière N+ 68 suit avec une très faible 5 constante de temps le potentiel VB du caisson 52. Ainsi, la prévision d'une région surdopée 84 permet d'appliquer sur la grille arrière 68 du transistor T10 tout potentiel variable inférieur, ou égal à 0,3 V près, au potentiel VMAX appliqué au caisson 54. 10 La région surdopée P+ 84 a par exemple un niveau de dopage compris entre 1019 et 1020 atomes/cm3 et la région de grille arrière N+ 68 a un niveau de dopage compris entre 1019 et 1020 atomes/cm3, voire 1021 atomes/cm3. De préférence, les implantations destinées à la formation de la région N+ 68 et de 15 la région P+ 84 sont légèrement en recouvrement. Il en résulte, au niveau de la jonction P+-N+, une région dégénérée contenant à la fois des atomes dopants de type N à un niveau supérieur à 1019 atomes/cm3 et des atomes dopants de type P à un niveau supérieur à 1019 atomes/cm3. Cette région dégénérée a une 20 structure cristalline très perturbée propre à dégrader les caractéristiques de la jonction P+-N+ et à la rendre passante dans les deux sens. Par ailleurs, à titre d'exemple, le caisson P 52 peut avoir un niveau de dopage compris entre 1016 et 1017 atomes/cm3- 25 Le caisson N 54 peut avoir un niveau de dopage compris entre 1016 et 1017 atomes/cm3. On notera que la région surdopée 84 peut jouer le rôle d'une portion de grille arrière, comme ceci va être décrit à titre d'exemple en relation avec les figures suivantes. 30 Les figures 4 et 5A sont des vues en coupe partielles schématiques d'exemples de portions de puces comprenant des transistors à grille arrière dopée de type N. La figure 5B est une vue en coupe d'une région de grille arrière, selon un plan B-B représenté en figure 5A. 3048304 B14906 - 15-GR1-0598 11 La partie de puce représentée en figure 4 est similaire à la partie de puce visible en coupe partielle en figure 3. La région surdopée 84 du transistor T10 a été remplacée par une région surdopée 84D de disposition différente. La région 84D 5 est située sous l'isolant 58 en partie au-dessous de la zone de drain 66 et en partie au-dessous de la zone de formation de canal 60 du transistor. La région de grille arrière est située en partie au-dessous de la zone de formation de canal. La partie de puce illustrée en figure 5A est similaire 10 à la partie visible en coupe partielle en figure 3. La région surdopée 84 a été remplacée par une région surdopée 84E, entourée en vue de dessus (figure 5B) de la région 68 dopée de type N. La région surdopée 84E occupe une partie centrale au-dessous de la zone de formation de canal 60 visible en poin- 15 tillés en figure aA. Les régions de type N 68 de type P 84 de chacun des transistors illustrés en figures 4, aA et 5B forment ensemble une grille arrière. Leur disposition détermine les caractéristiques du transistor telles que la tension de seuil de grille 20 avant, ou la manière dont le courant entre drain et source varie en fonction des potentiels VB et VF appliqués sur les grilles Ainsi, on peut obtenir avantageusement des particulièrement particulièrement avant et arrière. transistors de caractéristiques optimisées, 25 rapides faibles. ou de consommations énergétiques Des modes de réalisation particuliers ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, bien que, dans les modes de réalisation décrits, des premiers caissons disjoints de type P soient inclus 30 dans un deuxième caisson de type N polarisé à un potentiel positif VMAX, les premiers caissons disjoints peuvent être de type N inclus dans un deuxième caisson de type P polarisé à un potentiel négatif VMIN. Le potentiel VMIN est alors inférieur, ou égal à une tension près liée à la chute de tension d'une 3048304 B14906 - 15-GR1-0598 12 jonction P-N, aux potentiels appliqués sur les premiers caissons. Bien que, dans des modes de réalisation décrits, une seule région surdopée 84 soit juxtaposée à une région de grille 5 arrière 68, deux ou plusieurs régions surdopées peuvent être disposées sous l'isolant en contact avec la région de grille arrière. A titre d'exemple deux régions surdopées peuvent être disposées symétriquement sous les zones de drain et de source du transistor. 10 De plus, bien que les transistors décrits soient à base de silicium, d'autres semiconducteurs pourraient être utilisés. REVENDICATIONS1. Puce électronique comprenant des transistors MOS de type SOI sur isolant (TA, TB, TC ; T10) disposés sur des premiers caissons adaptés à être polarisés (52 ; 52A, 52B, 52C), tous dopés d'un premier type de conductivité, chaque premier caisson incluant sous l'isolant de chaque transistor une région de grille arrière (68 ; 68A, 68B, 68C) dopée plus fortement que le premier caisson, les premiers caissons étant disjoints et inclus dans un deuxième caisson adapté à être polarisé (54), dopé d'un deuxième type de conductivité. 2. Puce électronique selon la revendication 1, dans laquelle une des régions de grille arrière (68) est dopée du deuxième type de conductivité et est adjacente à une région surdopée (84) du premier type de conductivité située SOUS l'isolant (58) des transistors MOS. 3. Puce électronique selon la revendication 2, dans laquelle ladite région de grille arrière (68) est entièrement disposée sous une zone de formation de canal (60). 4. Puce électronique selon la revendication 2, dans laquelle chacune de ladite région de grille arrière et de ladite 20 région surdopée (84D) est en partie disposée au-dessous d'une zone de formation de canal (60). 5. Puce électronique selon la revendication 2, dans laquelle ladite région surdopée (84E) est entourée par ladite région de grille arrière (68) et est située au-dessous d'une 25 partie centrale d'une zone de formation de canal (60). 6. Puce électronique selon l'une quelconque des revendications 2 à 5, dans laquelle ladite région surdopée (84 ; 84D ; 84E) est dopée de type P à un niveau de dopage supérieur à 1019 atomes/cm3 et ladite région de grille arrière (68) est 30 dopée de type N à un niveau de dopage supérieur à 1019 atomes/cm3. 7. Puce électronique selon l'une quelconque des revendications 1 à 6, dans laquelle les transistors MOS sur isolant sont de type FDSOI. 3048304 B14906 - 15-GR1-0598 14 8. Procédé de réalisation d'une puce électronique selon l'une quelconque des revendications 2 à 7, dans lequel ladite région de grille arrière (68) et ladite région surdopée (84) sont obtenues par des implantations ioniques en recou5 vrement partiel.