FR 3049380 A1 20170929 FR 1652445 A 20160322 1 Amélioration des performances en lecture d'un dispositif de mémoire non volatile, en particulier un dispositif de mémoire non volatile avec transistor de sélection enterré Des modes de mise en oeuvre et de réalisation de l'invention concernent les dispositifs de mémoires non volatiles, notamment ceux comportant des transistors de sélection enterrés, et plus particulièrement l'amélioration des performances en lecture de tels dispositifs par réduction, voire suppression, de la contrainte (stress) induite dans la grille flottante du transistor d'état d'une cellule mémoire lors d'une opération de lecture de cette cellule mémoire. Une cellule mémoire non volatile, qu'elle soit du type électriquement effaçable et programmable (EEPROM) ou bien du type à transistor de sélection verticale, comporte un transistor d'état à grille flottante sélectionnable par l'intermédiaire d'un transistor de sélection connecté en série avec le transistor d'état. La valeur logique d'un bit stocké dans une telle cellule mémoire est représentée par la valeur de la tension de seuil du transistor à grille flottante. La programmation ou l'effacement d'un transistor à grille flottante consiste dans l'injection ou l'extraction des charges électriques dans la grille du transistor par effet tunnel (effet FowlerNordheim) ou par injection d'électrons chauds au moyen de haute(s) tension(s). Par ailleurs, la lecture d'une telle cellule mémoire peut être assurée en appliquant une tension de lecture sur la grille de commande du transistor d'état à grille flottante, ainsi qu'une tension positive sur la ligne de bits connectée sur le drain de ce transistor à grille flottante. Or, lorsqu'on applique une telle tension de lecture sur la grille de commande du transistor d'état, on modifie le champ électrique dans 3049380 2 la grille flottante ce qui se traduit par une contrainte (stress). Et, cette contrainte en lecture (« read stress ») peut conduire à un phénomène de « disturb » en lecture (« read disturb ») pouvant se traduire par une modification de la valeur logique du bit stocké. 5 Selon un mode de mise en oeuvre et de réalisation, il est proposé d'améliorer les performances d'un dispositif de mémoire non volatile lors d'une opération de lecture, en réduisant fortement voire en supprimant le stress en lecture de façon à minimiser voire supprimer le risque d'apparition d'un phénomène de « disturb » en 10 lecture. Selon un aspect, il est proposé un dispositif de mémoire non volatile, comprenant au moins une cellule mémoire comportant un transistor d'état sélectionnable et possédant une grille flottante et une grille de commande. 15 Selon une caractéristique générale de cet aspect, le transistor d'état est du type à appauvrissement (« depletion » en langue anglaise) et avantageusement configuré pour être passant lorsque la cellule mémoire est dans un état vierge (c'est-à-dire lorsqu'aucune charge n'est présente dans la grille flottante) et qu'une tension de commande 20 nulle est appliquée sur ladite grille de commande. Le transistor d'état étant du type à appauvrissement, le caractère passant (« normally on ») du transistor d'état lorsque la cellule-mémoire est dans un état vierge et qu'une tension nulle est appliquée sur la grille de commande (grille de commande reliée à la 25 masse) et par conséquent sur la grille flottante par effet capacitif, est lié à la valeur de sa tension de seuil dans l'état vierge de la cellule-mémoire, qui peut par exemple être choisie négative ou sensiblement nulle. Par ailleurs, outre un état vierge, la cellule-mémoire peut 30 présenter un premier état, par exemple un état effacé, correspondant à une première valeur logique du bit stocké, et un deuxième état, par exemple un état programmé, correspondant à une deuxième valeur logique du bit stocké. 3049380 3 Et les tensions de seuil du transistor d'état dans ces deux états de la cellule-mémoire se situent de part et d'autre de la tension de seuil du transistor d'état de la cellule-mémoire à l'état vierge. Ainsi par exemple, dans le premier état de la cellule-mémoire 5 la tension de seuil du transistor d'état est négative et inférieure à la tension de seuil du transistor d'état de la cellule-mémoire à l'état vierge, tandis que dans le deuxième état de la cellule-mémoire la tension de seuil du transistor d'état est positive et supérieure à la tension de seuil du transistor d'état de la cellule-mémoire à l'état 10 vierge. Il devient donc possible d'appliquer une tension de lecture nulle sur la grille de commande lors d'une opération de lecture. En effet, avec une telle tension de lecture nulle, il est possible de différencier l'état de la cellule-mémoire, puisque le transistor d'état 15 d'une cellule mémoire dans son premier état (cellule effacée par exemple) sera passant puisque sa tension de seuil sera inférieure à celle d'une cellule vierge et il sera bloqué en présence d'une cellule mémoire dans son deuxième état (cellule programmée par exemple) puisque la tension de seuil sera cette fois-ci positive. 20 Et, puisque l'on a une tension nulle en lecture sur la grille de commande et donc sur la grille flottante, on n'induit pas de contraintes lors de la lecture («read stress») ce qui permet de réduire fortement, voire de supprimer, le risque d'apparition du phénomène de « disturb » en lecture. 25 Ainsi selon un autre aspect, il est proposé un dispositif de mémoire non volatile, comprenant au moins une cellule-mémoire comprenant un transistor d'état sélectionnable possédant une grille flottante et une grille de commande, ladite cellule-mémoire étant destinée à stocker une donnée binaire et susceptible de prendre un 30 premier et un deuxième états correspondant respectivement à deux valeurs logiques de ladite donnée binaire. Selon une caractéristique générale de cet autre aspect, le transistor d'état, du type à appauvrissement, est configuré pour, lorsqu'une tension de commande nulle est appliquée sur ladite grille 3049380 4 de commande, être passant quand la cellule-mémoire est dans son premier état et bloqué quand la cellule-mémoire est dans son deuxième état. Le dispositif de mémoire comprend donc avantageusement des 5 moyens de lecture configurés pour appliquer une tension de lecture nulle sur la grille de commande lors d'une opération de lecture de ladite cellule mémoire, par exemple en reliant la grille de commande à la masse. Cela étant, plus une cellule-mémoire vieillit, plus l'état effacé 10 de cette cellule se rapproche de celui d'une cellule-mémoire à l'état vierge. Aussi de façon à garantir autant que possible au cours du temps une différenciation fiable des deux états effacé et programmé de la cellule-mémoire lors de sa lecture, on choisira avantageusement une 15 tension de seuil négative pour le transistor d'état de la cellule- mémoire à l'état vierge. Et cette différenciation sera d'autant plus fiable que cette tension de seuil sera significativement négative. A cet égard on pourra choisir pour le transistor d'état de la cellule-mémoire à l'état vierge, 20 une tension de seuil inférieure ou égale à -0,5 volt, par exemple comprise entre -1 volt et -0,5 volt. Le canal du transistor d'état est avantageusement un canal implanté en surface dans un substrat. La profondeur du canal implanté est préférentiellement 25 suffisamment faible pour que le canal soit considéré comme restant en surface. En effet, dans certains cas, notamment en effacement ou en programmation, le transistor d'état doit être dans un état bloqué. Et, si la profondeur du canal est trop importante, il sera alors difficile de bloquer le transistor d'état. 30 L'homme du métier saura ajuster l'énergie d'implantation des dopants pour obtenir une profondeur du canal compatible avec un transistor du type à appauvrissement tout en permettant un blocage aisé de celui-ci si nécessaire. 3049380 5 A titre indicatif, la profondeur du canal implanté est avantageusement inférieure ou égale à 100 nm. La dose de dopants contrôle la tension de seuil du transistor d' état. 5 Ainsi, pour obtenir un transistor d'état ayant une tension de seuil négative dans le cas d'une cellule vierge, la dose de dopants implantée peut être comprise entre 1012 atomes/cm2 et 1014 atomes/cm2. On obtient alors une tension de seuil pour une cellule vierge comprise par exemple entre -1 volt et -0,5 volt. 10 Tout type de dispositif de mémoire non volatile comportant un transistor d'état sélectionnable par un transistor de sélection connecté en série sur ce transistor d'état peut tirer avantage de l'utilisation d'un transistor d'état à appauvrissement, en particulier un dispositif de mémoire du type EEPROM. 15 Cela étant, il est particulièrement avantageux que le transistor d'état soit sélectionnable par un transistor de sélection vertical connecté en série avec le transistor d'état. En effet, même si l'invention est applicable à une architecture planaire, il peut dans ce cas être difficile d'implanter le canal du 20 transistor d'état sans implanter le canal du transistor de sélection de façon à maintenir un transistor de sélection ayant un faible courant à l'état bloqué (IOFF). Et, même si on limite l'implantation de dopants à la zone de canal située sous la grille flottante du transistor d'état, l'implantation pourrait affecter la longueur effective du canal du 25 transistor de sélection en raison de la diffusion latérale des dopants. Et, on ne rencontre pas une telle difficulté avec un transistor de sélection verticale, c'est-à-dire dont la grille s'étend verticalement dans le substrat. Un tel dispositif de mémoire comportant des cellules mémoires 30 présentant des transistors de sélection verticaux est par exemple décrit dans la demande de brevet US publiée sous le numéro US 2013/0228846A1. Plus précisément, le plan mémoire d'un tel dispositif de mémoire comporte des cellules-mémoires dites jumelles, c'est-à-dire 3049380 6 dont les transistors de sélection ont une grille commune. Ces cellules jumelles sont par ailleurs reliées à la même ligne de bits. Bien qu'il serait possible d'équiper ces cellules mémoires d'un tel dispositif, de transistors d'état du type à appauvrissement, 5 l'avantage procuré en termes de réduction de la contrainte en lecture («read stress») ne concernerait en fait qu'une seule des deux cellules jumelles, c'est-à-dire celle en cours de lecture, car l'autre cellule jumelle doit recevoir sur la grille de commande de son transistor d'état une tension d'inhibition de lecture non nulle de façon à éviter qu'elle 10 soit simultanément lue. Par contre, on ne retrouve pas cet inconvénient dans un dispositif de mémoire dont le plan mémoire comporte également des cellules jumelles avec transistors de sélection ayant une grille commune enterrée, mais présentant une architecture du type « double 15 ligne de bits », telle que celle décrite dans la demande de brevet français déposée sous le n° 15 54163. Dans un tel dispositif, le plan mémoire comporte des rangées et des colonnes de cellules mémoires, les colonnes de cellules mémoires comportent des paires de cellules mémoires jumelles, les deux 20 transistors de sélection d'une paire de cellules mémoires jumelles ayant une grille commune. Il est également prévu deux lignes de bits par colonne de cellules mémoires, et deux cellules mémoires adjacentes jumelles d'une même colonne ne sont pas reliées à la même ligne de bits tandis 25 que deux cellules mémoires adjacentes non jumelles d'une même colonne sont reliées à la même ligne de bits. Par ailleurs, des lignes de contrôle de grille sont reliées aux grilles de commande des transistors d'état des cellules mémoires d'une même rangée. 30 Avec une telle structure de plan mémoire et de cellules mémoires jumelles, on peut lire une cellule mémoire sans application d'une tension d'inhibition de lecture à la cellule mémoire jumelle. De ce fait, les moyens de lecture peuvent être avantageusement configurés pour appliquer une tension de lecture nulle sur les grilles 3049380 7 de commande des transistors d'état de toutes les cellules mémoires du plan mémoire. Par ailleurs, les cellules mémoires d'au moins une partie d'une rangée peuvent former une page et les moyens de lecture peuvent être 5 configurés pour lire le plan mémoire par page. Selon un autre aspect, il est proposé un procédé de lecture d'une cellule mémoire non volatile comprenant un transistor d'état sélectionnable du type à appauvrissement possédant une grille flottante et une grille de commande et avantageusement configuré pour 10 présenter une tension de seuil négative lorsque la cellule mémoire est dans un état vierge, le procédé comprenant une application d'une tension de lecture nulle sur la grille de commande du transistor d'état. Selon un mode de mise en oeuvre dans lequel ladite cellule mémoire appartient à un dispositif de mémoire comportant 15 un plan mémoire comportant des rangées et des colonnes de cellules mémoires, les colonnes de cellules mémoires comportant des paires de cellules-mémoires jumelles, les deux transistors de sélection d'une paire de cellules-mémoires jumelles ayant une grille commune, deux lignes de bits par colonne de cellules-mémoires, deux cellules- 20 mémoires adjacentes jumelles d'une même colonne n'étant pas reliées à la même ligne de bits et deux cellules-mémoires adjacentes non jumelles d'une même colonne étant reliées à la même ligne de bits, et des lignes de contrôle de grille reliées aux grilles de commande des transistors d'état des cellules mémoire d'une même rangée, 25 le procédé comprenant en outre une application d'une tension de lecture nulle sur les grilles de commande des transistors d'état de toutes les cellules mémoire du plan mémoire. Selon un mode de mise en oeuvre dans lequel les cellules mémoire d'au moins une partie d'une rangée forment une page, on lit 30 le plan mémoire par page. D'autres avantages et caractéristiques de l' invention apparaîtront à l'examen de la description détaillée de modes de mise en oeuvre et de réalisation, nullement limitatifs et des dessins annexés sur lesquels : 3049380 8 - Les figures 1 à 9 illustrent différents modes de mise en oeuvre et de réalisation de l'invention. Sur la figure 1, la référence C désigne une cellule mémoire non volatile, par exemple du type EEPROM ou bien du type à transistor de 5 sélection vertical enterré. Plus précisément, la cellule mémoire C comporte un transistor d'état T comportant une grille flottante FG surmontée par une grille de commande CG reliée à une ligne de contrôle de grille CGL. Le drain D du transistor d'état T est relié à une ligne de bits B 10 tandis que la source du transistor d'état T est reliée au drain d'un transistor de sélection ST. Le transistor de sélection ST comporte une grille CSG reliée à une ligne de mots WL. La source S du transistor de sélection ST est reliée à une ligne 15 de source SL. Comme illustré sur la figure 2, le transistor d'état T est un transistor à appauvrissement (« depletion ») comportant un canal implanté ZC. Dans l'exemple illustré ici, le transistor T est un transistor du 20 type NMOS dont les régions de source, de drain et de canal sont de type de conductivité N et réalisées au sein d'un substrat SB de type de conductivité P. A des fins de simplification de la figure, on n'a représenté ici que la grille flottante FG du transistor d'état T, séparé de la région de canal ZC par un oxyde de grille OX. 25 Comme il est bien connu par l'homme du métier, le transistor MOS à appauvrissement est passant sans tension de commande appliquée sur la grille de commande du transistor d'état (grille de commande reliée à la masse), et par conséquent sur la grille flottante par couplage capacitif. Le transistor d'état T est donc dit « normally 30 on ». Par contre, le transistor T devient de moins en moins conducteur au fur et à mesure de la tension de commande présente sur la grille de commande augmente en valeur absolue (devient de plus en plus négative) pour finalement se bloquer au-delà d'une tension de blocage, comme illustré sur la figure 3. 3049380 9 Le canal ZC doit avantageusement rester un canal surfacique de sorte qu'il puisse être possible comme illustré sur la figure 3, de pouvoir bloquer la conduction du canal par application d'une tension de commande acceptable sur la grille de commande du transistor d'état 5 T. L'énergie d'implantation des dopants définit la profondeur d du canal. A titre indicatif, cette énergie peut être comprise entre 5keV et 100keV conduisant alors à une épaisseur d de l'ordre de 100 nm. Dans le cas d'un canal de type de conductivité N, les dopants 10 implantés peuvent être par exemple de l'arsenic As, et la concentration de dopants détermine la tension de seuil VthO du transistor T d'une cellule mémoire à l'état vierge. Le transistor d'état est ici configuré pour avoir une telle tension de seuil VthO négative. A cet égard, on peut utiliser une dose de dopants implantés comprise entre 1012 15 atomes/cm2 et 1014 atomes/cm'. Avec une telle dose de dopants on peut obtenir une tension VthO négative comprise par exemple entre -1 volt et -0,5 volt. Sur la figure 4, on a représenté schématiquement les différentes tensions de seuil Vthe, VthO et Vthp correspondant respectivement par 20 exemple à des cellules-mémoires effacées, vierges et programmées. En mode de lecture, les moyens de lecture ML (figure 1) sont configurés pour appliquer une tension de lecture VCGR nulle sur la grille de commande CG du transistor d'état et pour appliquer une tension positive sur la ligne de bits B. 25 Le transistor T étant à appauvrissement avec une tension VthO négative, il est normalement passant pour une cellule mémoire vierge, c'est-à-dire lorsqu'aucune charge n'est présente dans la grille flottante. Il ressort alors de la figure 4 qu'un transistor d'état d'une 30 cellule mémoire effacée sera passant tandis que le transistor d'état d'une cellule mémoire programmée sera bloqué. Et, le fait d'appliquer une tension VCGR nulle sur la grille de commande et par conséquent sur la grille flottante FG du transistor d'état, n'induit pas de stress en 3049380 10 lecture (« read stress ») ce qui contribue à supprimer le risque de « disturb » en lecture. L'invention peut s'appliquer à une architecture de plan mémoire planaire avec toutefois la difficulté de prévoir une 5 implantation du canal du transistor d'état n'implantant pas le canal du transistor de sélection de façon à pouvoir maintenir pour le transistor de sélection, un faible courant à l'état bloqué (« IOFF ») Cela étant, même si l'implantation est limitée à la zone de canal du transistor d'état, cette implantation risque tout de même 10 d'affecter la longueur effective du transistor de sélection en raison de la diffusion latérale des dopants. C'est pourquoi il est particulièrement avantageux d'utiliser la caractéristique des transistors d'état à appauvrissement en combinaison avec un dispositif de mémoire dont les transistors de 15 sélection sont verticaux c'est-à-dire possédant une grille verticale enterrée dans le substrat. Un exemple d'un tel dispositif de mémoire est illustré sur la figure 5. La figure 5 représente une structure de plan mémoire MAO d'un dispositif de mémoire comprenant des cellules mémoire MI,j, 20 1\41-1,j+1 du type décrit dans la demande de brevet US 2013/0228846. Les cellules mémoire MI,j, MI,J+1 de rang "i" appartiennent à une page physique PG1 du plan mémoire et sont reliées à une ligne de mot WL,1,1 et à une ligne de contrôle de grille CGL1. Les cellules mémoire Mi-i,j+1 de rang "i-1" appartiennent à un 25 page physique PG,i de rang "i-1" du plan mémoire et sont reliées à la ligne de mot WL,1,1 et à une ligne de contrôle de grille CGLi_i. Les cellules mémoire MI,j, 1\414,j de rang "j" sont accessibles en lecture et écriture par l'intermédiaire d'une ligne de bit Bi et les cellules mémoire MI,j+i, 1\41-1,j+1 de rang "j-1" sont accessibles en lecture et 30 écriture par l'intermédiaire d'une ligne de bit 13J+1. Chaque cellule mémoire comporte un transistor à grille flottante (FG), respectivement TI j Les régions de drain (D) des transistors TI j, sont connectées à la ligne de bit Bi et les bornes de drain des transistors T j+i, T j-pi sont connectées à la 3049380 11 ligne de bit Bi-pi. Les grilles de commande CG des transistors Tij, TI,J+1 sont connectées à la ligne de contrôle de grille CGL1 et les grilles de commande CG des transistors à grille flottante T sont connectées à la ligne de contrôle de grille CGL1-i. 5 Chaque transistor à grille flottante a sa borne de source (S) reliée à une ligne de source SL par l'intermédiaire d'un transistor de sélection ST. Les transistors de sélection ST des cellules mémoire MI,j et j ont une grille de sélection commune CSG et les deux cellules mémoire sont, de ce fait, dites "jumelles". De même, des cellules 10 mémoire MI,J+1 et 1\41-1J+1 sont des cellules mémoire jumelles et leurs transistors de sélection ST ont une grille de sélection commune CSG. Chaque grille de sélection CGS est une grille verticale enterrée dans un substrat dans lequel le plan mémoire MAO est réalisé, la ligne de source SL étant également enterrée. Ces grilles de sélection communes 15 CSG de cellules mémoire jumelles, sont connectées à la ligne de mot WL1-1, Comme illustré sur la figure 6, chaque transistor d'état du dispositif de mémoire de la figure 5 est un transistor appauvrissement avec un canal implanté ZC. Les transistors de 20 sélection ST connectés aux deux transistors d'états Ti,j et Ti-1,j ont chacun un canal vertical et une grille de sélection commune verticale enterrée. De ce fait l'implantation du canal ZC de chaque transistor d'état T ne nuit pas aux caractéristiques de chaque transistor de sélection. Il convient de noter qu'à des fins de simplifications de la 25 figure, le contact permettant de relier la grille commune enterrée CSG à la ligne de mots correspondante, n'est pas représenté. De telles cellules mémoire peuvent être effacées ou programmées par le canal, c'est-à-dire en portant le substrat à une tension d'effacement positive ou de programmation négative 30 provoquant l'extraction de charges électriques de leurs grilles flottantes ou l'injection de charges électriques dans leurs grilles flottantes, par effet Fowler-Nordheim ou par injection d'électrons chauds. 3049380 12 Plus particulièrement, l'effacement d'une cellule mémoire est assuré en combinant la tension positive appliquée au substrat à une tension négative appliquée à la grille de commande de son transistor d'état à grille flottante, pendant que la grille de commande du 5 transistor à grille flottante de la cellule mémoire jumelle reçoit une tension d'inhibition d'effacement positive permettant d'éviter qu'elle soit simultanément effacée. De même, la programmation d'une cellule mémoire peut être assurée par exemple en combinant une tension négative appliquée à la 10 ligne de bit concernée et au substrat, à une tension positive appliquée à la grille de commande de son transistor d'état à grille flottante, pendant que la grille de commande du transistor à grille flottante de la cellule mémoire jumelle reçoit une tension d'inhibition de programmation négative permettant d'éviter qu'elle soit simultanément 15 programmée. La programmation des cellules mémoire peut également être assurée par injection d'électrons chauds, en faisant circuler un courant dans les lignes de bit. Enfin, comme indiqué ci-avant, la lecture d'une cellule mémoire est assurée en appliquant une tension nulle à la grille de 20 commande CG de son transistor d'état, ainsi qu'une tension positive à la ligne de bit correspondante, pendant que la cellule mémoire jumelle, qui est connectée à la même ligne de bit, reçoit sur la grille de commande de son transistor d'état une tension d'inhibition de lecture négative permettant d'éviter qu'elle soit simultanément lue. 25 Cette structure de plan mémoire comprenant des cellules mémoire jumelles nécessite donc de prévoir un décodeur de lignes de mots capable d'appliquer une tension de lecture nulle à une cellule mémoire devant être lue, tout en appliquant une tension d'inhibition de lecture négative à sa cellule mémoire jumelle. 30 En outre seules les cellules-mémoire lues bénéficient de l'absence de contrainte en lecture (« read stress »), mais non leur cellule jumelle qui reçoivent la tension d'inhibition de lecture négative. 3049380 13 C'est la raison pour laquelle il est préférable de prévoir d'utiliser des transistors d'état à appauvrissement en combinaison avec un dispositif de mémoire non volatile dont la structure de plan mémoire et de cellules mémoire jumelles permet de lire une cellule 5 mémoire sans application d'une tension négative d'inhibition de lecture à la cellule mémoire jumelle, ce qui va permettre comme il sera expliqué plus en détails ci-après de pouvoir appliquer en lecture une tension nulle sur les grilles de commande des transistors d'états de toutes les cellules-mémoires qui vont ainsi toutes bénéficier de 10 l'absence de contrainte en lecture (« read stress »). Une telle structure de plan mémoire et de cellules-mémoires jumelles est dite à « double lignes de bits » et est par exemple décrite dans la demande de brevet français n°1554163. On en rappelle ci-après certaines caractéristiques. 15 La figure 7 est le schéma électrique d'un mode de réalisation d'un tel plan mémoire MA1, réalisé dans un substrat semi-conducteur. Le plan mémoire comprend des rangées et des colonnes de cellules mémoire, huit cellules mémoire Cl,j, C2,j, C3,j, C4,j, Cl,j+1, C2,j+1, C3,j+1, C4,j+1 étant représentées ici. Chaque cellule mémoire 20 comporte un transistor d'état à grille flottante (FG), respectivement T1,j, T2,j, T3,j, T4,j, T1,j+1, T2,j+1, T3,j+1, T4,j+1, et un transistor de sélection ST dont la borne de drain (D) est reliée à la borne de source (S) du transistor à grille flottante. Les cellules-mémoires Cl,j, C2,j, C3,j, C4,j appartiennent à 25 une colonne de rang j et les cellules-mémoires Cl,j+1, C2,j+1, C3,j+1, C4,j+1 appartiennent à une colonne adjacente de rang j+1. Les cellules-mémoires CU, Cl,j+1 appartiennent à une première rangée de cellules-mémoires, ou page physique PG1, et leurs transistors à grille flottante T1,j, T1,j+1 ont des grilles de commande CG1 connectées à 30 une ligne de contrôle de grille commune CGL1. Les cellules-mémoires C2,j, C2,j+1 appartiennent à une deuxième rangée de cellules-mémoires, ou page physique PG2, et leurs transistors à grille flottante T2,j, T2,j+1 ont des grilles de commande CG2 connectées à une ligne de contrôle de grille commune CGL2. Les cellules-mémoires C3,j, 3049380 14 C3,j+1 appartiennent à une troisième rangée de cellules-mémoires, ou page physique PG3, et leurs transistors à grille flottante T3,j, T3,j+1 ont des grilles de commande CG3 connectées à une ligne de contrôle de grille commune CGL3. Les cellules-mémoires C4,j, C4,j+1 5 appartiennent à une quatrième rangée de cellules-mémoires, ou page physique PG4, et leurs transistors à grille flottante T4,j, T4,j+1 ont des grilles de commande CG4 connectées à une ligne de contrôle de grille commune CGL4. Dans la colonne de rang j, les cellules-mémoires CU, C2,j sont 10 des cellules-mémoires jumelles et leur transistors de sélection ST comportent une grille de sélection commune CSG1,2 reliée à une ligne de mot commune WL1,2. De même, les cellules-mémoires C3,j, C4,j sont des cellules-mémoires jumelles et leur transistors de sélection ST comportent une 15 grille de sélection commune CSG3,4 reliée à une ligne de mot commune WL3,4. Dans la colonne de rang j+1, les cellules-mémoires Cl,j+1, C2,j+1 sont des cellules-mémoires jumelles et leur transistors de sélection ST comportent une grille de sélection commune CSG1,2 20 reliée à la ligne de mot WL1,2. Les cellules-mémoires C3,j+1, C4,j+1 sont des cellules-mémoires jumelles et leur transistors de sélection ST comportent une grille de sélection commune CSG3,4 reliée à la ligne de mot commune WL3,4. 25 Les grilles de sélection communes CSG1,2 ou CSG3,4 des paires de cellules-mémoires jumelles sont des grilles verticales enterrées réalisées sous forme de tranchées conductrices pratiquées dans le substrat, et les bornes de source (S) des transistors de sélection ST sont reliées à un plan de source enterré SL, s'étendant sous de la 30 région du substrat où les cellules-mémoires sont implantées. Le plan mémoire MA1 comprend deux lignes de bit par colonne de cellules-mémoires. Ainsi, deux lignes de bit Bl,j, B2,j sont attribuées aux cellules-mémoires de la colonne de rang j, et deux 3049380 15 lignes de bit B 1,j+1, B2,j+1 sont attribuées aux cellules-mémoires de la colonne de rang j+1. Deux cellules-mémoires jumelles sont reliées à des lignes de bit différentes parmi les deux lignes de bit attribuées à la colonne dans 5 laquelle elles se trouvent, tandis que deux cellules-mémoires adjacentes mais non jumelles sont reliées à la même ligne de bit. Ainsi, dans la colonne de rang j : - la borne de drain (D) du transistor à grille flottante T1,j est reliée à la ligne de bit Bl,j par l'intermédiaire d'un chemin conducteur 10 1A, - la borne de drain du transistor à grille flottante T2,j est reliée à la ligne de bit B2,j par l'intermédiaire d'un chemin conducteur 23B, - la borne de drain du transistor à grille flottante T3,j est reliée à la ligne de bit B2,j par l'intermédiaire du chemin conducteur 23B (la 15 cellule mémoire C2,j étant adjacente mais non jumelle à la cellule mémoire C3,j), et - la borne de drain du transistor à grille flottante T4,j est reliée à la ligne de bit Bl,j par l'intermédiaire d'un chemin conducteur 4A. Dans la colonne de rang j+1 : 20 - la borne de drain du transistor à grille flottante T1,j+1 est reliée à la ligne de bit Bl,j+1 par l'intermédiaire d'un chemin conducteur 1C, - la borne de drain du transistor à grille flottante T2,j+1 est reliée à la ligne de bit B2,j+1 par l'intermédiaire d'un chemin 25 conducteur 23D, - la borne de drain du transistor à grille flottante T3,j+1 est reliée à la ligne de bit B2,j+1 par l'intermédiaire du chemin conducteur 23D (la cellule mémoire C2,j+1 étant adjacente mais non jumelle à la cellule mémoire C3,j+1), et 30 - la borne de drain du transistor à grille flottante T4,j+1 est reliée à la ligne de bit Bl,j+1 par l'intermédiaire d'un chemin conducteur 4C. Comme illustré sur la figure 8, chaque transistor d'état est là encore un transistor à appauvrissement avec un canal implanté ZC. Les 3049380 16 transistors de sélection ST connectés aux deux transistors d'états T3,j et T4,j ont chacun un canal vertical et une grille de sélection commune verticale enterrée CSG3,4. De ce fait là encore l'implantation du canal ZC de chaque transistor d'état T ne nuit pas aux caractéristiques de 5 chaque transistor de sélection. Il convient de noter qu'à des fins de simplifications de la figure, le contact permettant de relier la grille commune enterrée CSG3,4 à la ligne de mots correspondante, n'est pas représenté. Par ailleurs, chaque cellule mémoire peut être lue 10 indépendamment de sa cellule mémoire jumelle au moyen de la ligne de bit à laquelle elle est reliée et à laquelle sa cellule mémoire jumelle n'est pas reliée. Par exemple, après sélection des cellules-mémoires jumelles C1,j, C2,j au moyen d'une tension de sélection appliquée à la ligne de mot WL1,2, et après avoir appliqué une tension de lecture 15 nulle à la ligne de contrôle de grille CGL1, la cellule mémoire C1,j peut être lue par l'intermédiaire de la ligne de bit Bl,j sans qu'il soit nécessaire d'appliquer une tension négative d'inhibition de lecture à la ligne de contrôle de grille CGL2 de la cellule mémoire jumelle C2,j puisque cette cellule mémoire n'est pas reliée à la ligne de bit B1,j 20 mais à la ligne de bit B2,j. De ce fait on peut appliquer une tension de lecture nulle sur les grilles de commande de toutes les cellules mémoires du plan mémoire. La figure 9 est le schéma électrique d'un dispositif de mémoire intégré DV comprenant le plan mémoire MA1 de la figure 7. Le 25 dispositif DV comprend un circuit de contrôle CCT1, un décodeur de ligne de mot RD1, un décodeur de colonne CD1, des amplificateurs de lecture SA en nombre égal au nombre de bits d'un mot à lire dans le plan mémoire, par exemple un mot de huit bits B0-B7, et des verrous de programmation BLT1 pour appliquer des tensions aux lignes de bit 30 BU, B2,j, Bl,j+1, B2,j+1, en fonction d'un mot DTW à écrire dans la mémoire, par exemple un mot de huit bits B0-B7. Le décodeur de ligne de mot RD1 contrôle les tensions appliquées aux lignes de contrôle de grille CGL1 à GL4 et à la ligne de mot WL1,2, WL2,3 en fonction d'une adresse de poids fort A(n-1)- 3049380 17 A(x) d'un mot, ou adresse de ligne. Le décodeur CD1, en combinaison avec les verrous BLT1, contrôle les tensions appliquées aux lignes de bit BU, B2,j, Bl,j+1, B2,j+1 en fonction d'une adresse de poids faible A(x-1)-A(0) du mot, ou adresse de colonne, les adresses de ligne et de 5 colonne formant ensemble l'adresse A(n-1)-A0 d'un mot à lire ou à écrire dans le plan mémoire. En mode lecture, le décodeur CD1 relie les amplificateurs de lecture SA aux lignes de bit reliées aux cellules-mémoires devant être lues, et les amplificateurs de lecture fournissent le mot DTR. 10 Le circuit CCT1 comprend par exemple une unité centrale CPU, un générateur de tension VGEN, et des registres d'adresses et de données. Il exécute des commandes de lecture ou d'écriture, assure le contrôle des décodeurs, la fourniture des tensions nécessaires aux opérations de lecture ou d'écriture (effacement-programmation), la 15 fourniture des adresses de poids fort et de poids faible aux décodeurs, et si nécessaire exécute un programme de rafraîchissement des cellules-mémoires. En raison de la présence de deux lignes de bit par colonne, le décodeur de ligne de mot RD1 est configuré pour pouvoir contrôler 20 distinctement les tensions appliquées aux lignes de contrôle de grille de cellules-mémoires jumelles, soit CGL1, CGL2 ou CGL3, CGL3, qui ont ici la même adresse de poids fort A(n-1)-A(x). Ce contrôle distinct des tensions peut être réservé aux opérations d'effacement, pour appliquer une tension positive à ces 25 cellules-mémoires situées sur une page qui est jumelle de celle contenant la ou les cellules-mémoires en cours d'effacement. En mode lecture, le décodeur peut par contre, comme indiqué ci-avant, appliquer, en les reliant à la masse, la même tension nulle aux lignes de contrôle de grille jumelles voire à toutes les lignes de 30 contrôle de grille du plan mémoire pour réduire le « read stress » et limiter les commutations de portes logique et donc limiter la consommation électrique de la mémoire, car la sélection des cellules-mémoires en lecture est assurée au moyen des lignes de mot WL. 3049380 18 Dans un tel mode de réalisation, le décodeur RD1 reçoit, en sus de l'adresse de poids fort A(n-1)-A(x) d'un mot, le bit de plus faible poids A(0) de l'adresse de poids faible A(x-1)-A(0) du mot. Le décodeur RD2 reçoit également du circuit CCT1 un signal 5 d'information qui lui indique si le décodage d'adresse à effectuer intervient dans le cadre d'une lecture, d'un effacement ou d'une programmation de cellules-mémoires. Si le décodage intervient dans le cadre d'un effacement, le décodeur RD1 différencie les deux lignes de contrôle de grille en 10 fonction du bit A(0). Par exemple, le décodeur RD1 sélectionne la ligne de contrôle de grille CGL1 si la ligne de bit B1,j est désignée par l'adresse complète reçue par la mémoire, ou sélectionne la ligne de contrôle de grille CGL2 si la ligne de bit B2,j est désignée par l'adresse complète reçue par la mémoire. Dans une variante 15 équivalente, le décodeur peut recevoir un signal du décodeur de colonne CD1 lui indiquant laquelle des deux lignes de contrôle de grille doit être sélectionnée. L'homme de l'art pourra naturellement prévoir d'autres modes de réalisation du décodeur, visant par exemple à contrôler distinctement les tensions appliquées aux lignes de 20 contrôle de grille de cellules-mémoires jumelles en programmation et effacement. REVENDICATIONS1. Dispositif de mémoire non volatile, comprenant au moins une cellule-mémoire (C) comprenant un transistor d' état (T) sélectionnable possédant une grille flottante (FG) et une grille de commande (CG), ladite cellule-mémoire étant destinée à stocker une donnée binaire et susceptible de prendre un premier et un deuxième états correspondant respectivement à deux valeurs logiques de ladite donnée binaire, caractérisé en ce que le transistor d'état (T) est du type à appauvrissement et configuré pour, lorsqu'une tension de commande nulle est appliquée sur ladite grille de commande, être passant quand la cellule-mémoire est dans son premier état et bloqué quand la cellule-mémoire est dans son deuxième état. 2. Dispositif de mémoire non volatile, comprenant au moins une cellule-mémoire (C) comprenant un transistor d'état (T) sélectionnable possédant une grille flottante (FG) et une grille de commande (CG), caractérisé en ce que le transistor d'état (T) est du type à appauvrissement et configuré pour être passant lorsque la cellule-mémoire est dans un état vierge et qu'une tension de commande nulle est appliquée sur ladite grille de commande. 3. Dispositif selon la revendication 2, dans lequel le transistor d'état (T) est configuré pour présenter une tension de seuil négative (VThO) lorsque la cellule-mémoire est dans un état vierge. 4. Dispositif selon la revendication 3, dans lequel ladite tension de seuil négative (VThO) est comprise entre -1 volt et -0,5 volt. 5. Dispositif selon l'une des revendications précédentes, dans lequel le canal (ZC) du transistor d'état est un canal implanté en surface dans un substrat. 6. Dispositif selon la revendication 5, dans lequel la profondeur du canal implanté (ZC) est inférieure ou égale à 100 nm. 3049380 20 7. Dispositif selon la revendication 5 ou 6, dans lequel la dose de dopants implantés est comprise entre 1012 atomes/cm2 et 1014 atomes/cm2. 8. Dispositif selon l'une des revendications précédentes, 5 comprenant en outre des moyens de lecture (ML) configurés pour appliquer une tension de lecture (VCGR) nulle sur la grille de commande lors d'une opération de lecture de ladite cellule-mémoire. 9. Dispositif selon l'une des revendications précédentes, dans lequel le transistor d'état (T) est sélectionnable par un transistor de 10 sélection vertical (ST) connecté en série avec le transistor d'état. 10. Dispositif selon la revendication 9, comprenant un plan-mémoire (MA1) comportant des rangées et des colonnes de cellules-mémoires (C1,j, C1,j+1), les colonnes de cellules-mémoires comportant des paires de cellules-mémoires jumelles (C1,j, 15 C2,j; C1,j+1, C2,j+1), les deux transistors de sélection d'une paire de cellules-mémoires jumelles ayant une grille commune, deux lignes de bits (B1,j, B2,j) par colonne de cellules-mémoires, deux cellules-mémoires adjacentes jumelles (C1,j, C2,j) d'une même colonne n'étant pas reliées à la même ligne de bits et deux cellules-mémoires 20 adjacentes non jumelles (C2,j, C3,j) d'une même colonne étant reliées à la même ligne de bits, et des lignes de contrôle de grille (CGL1) reliées aux grilles de commande des transistors d'état des cellules-mémoires d'une même rangée. 25 11. Dispositif selon les revendications 8 et 10, dans lequel les moyens de lecture (ML) sont configurés pour appliquer une tension de lecture nulle sur les grilles de commande des transistors d'état de toutes les cellules-mémoires du plan mémoire. 12. Dispositif selon la revendication 11, dans lequel les 30 cellules-mémoires d'au moins une partie d'une rangée forment une page et les moyens de lecture (ML) sont configurés pour lire le plan-mémoire par page. 13. Procédé de lecture d'une cellule-mémoire non volatile comprenant un transistor d'état (T) sélectionnable du type à 3049380 21 appauvrissement possédant une grille flottante et une grille de commande, comprenant une application d'une tension de lecture (VCGR) nulle sur la grille de commande du transistor d'état. 14. Procédé selon la revendication 13, dans lequel le 5 transistor d'état (T) est configuré pour présenter une tension de seuil négative lorsque la cellule mémoire est dans un état vierge. 15. Procédé selon la revendication 13 ou 14, dans lequel ladite cellule-mémoire appartient à un dispositif de mémoire comportant 10 un plan-mémoire (MA1) comportant des rangées et des colonnes de cellules-mémoires, les colonnes de cellules mémoires comportant des paires de cellules-mémoires jumelles, les deux transistors de sélection d'une paire de cellules-mémoires jumelles ayant une grille commune, deux lignes de bits par colonne de cellules- 15 mémoires, deux cellules-mémoires adjacentes jumelles d'une même colonne n'étant pas reliées à la même ligne de bits et deux cellules-mémoires adjacentes non jumelles d'une même colonne étant reliées à la même ligne de bits, et des lignes de contrôle de grille reliées aux grilles de commande 20 des transistors d'état des cellules-mémoires d'une même rangée, le procédé comprenant une application d'une tension de lecture (VCGR) nulle sur les grilles de commande des transistors d'état de toutes les cellules-mémoires du plan mémoire. 16. Procédé selon la revendication 15, dans lequel les 25 cellules-mémoires d'au moins une partie d'une rangée forme une page et on lit le plan mémoire (MA1) par page.