FR 3036847 A1 20161202 FR 1554755 A 20150527 1 Procédé de réalisation de transistors MOS à largeur de canal augmentée, à partir d'un substrat de type SOI, en particulier FDSOI, et circuit intégré correspondant Des modes de mise en oeuvre et de réalisation de l'invention concernent les circuits intégrés, et plus particulièrement la fabrication de transistors comportant des films minces semiconducteurs concaves à partir d'un substrat du type silicium sur isolant communément désigné par l'homme du métier sous l'acronyme anglosaxon « SOI » (« Silicon On Insulator ») et tout particulièrement un substrat du type silicium totalement déserté sur isolant, connu par l'homme du métier sous l'acronyme anglosaxon « FDSOI » (« Fully Depleted Silicon On Insolator »). En général, un substrat du type silicium sur isolant comprend un film semiconducteur plat, par exemple en silicium ou en alliage de silicium, d'épaisseur uniforme, reposant sur une couche isolante enterrée, communément désignée sous l'acronyme anglosaxon de « BOX » (« Buried-OXide ») elle-même située au-dessus d'un substrat porteur, par exemple un caisson semiconducteur. Tout particulièrement dans une technologie FDSOI, le film semiconducteur possède une épaisseur très faible, par exemple de quelques nanomètres, et ce film mince est complètement déserté ce qui assure un bon contrôle électrostatique. La couche isolante enterrée est en outre généralement fine, par exemple de l'ordre d'une vingtaine de nanomètres. Ce type de substrat est avantageusement désigné par l'homme du métier sous l'acronyme anglosaxon « UTBB-FD SOI » (« Ultra Thin Body & Box Fully Depleted Silicon On Insulator »). En général, grâce à des caractéristiques intrinèques de la technologie FDSOI telles que la faible fuite de courant et le bon contrôle de l'effet de « canal court », la longueur de grille des transistors peut être largement réduite, ce qui permet l'utilisation de technologies plus avancées, par exemple une technologie 22 nm et moins et augmente la densité logique des circuits intégrés. 3036847 2 Cependant, malgré toutes ces caractéristiques avantageuses, le courant à l'état passant des transistors dans une technologie CMOS FDSOI est, pour une empreinte donnée sur silicium, généralement plus faible que celui des transistors FinFET car ceux-ci comportent en 5 général une largeur effective du canal plus importante grâce à leur structure en relief. Ainsi, selon un mode de mise en oeuvre et de réalisation, il est proposé d'augmenter, pour une même empreinte, la largeur effective du canal ainsi que le courant à l'état passant d'un transistor réalisé 10 dans une technologie CMOS avancée du type SOI, par exemple FDSOI. Selon un aspect, il est proposé un circuit intégré, comprenant un substrat, une région isolante délimitant au moins une zone du substrat, et au moins un transistor. Le transistor comporte 15 une région semiconductrice concave supportée par la région isolante selon une première direction, par exemple selon la direction drain-source (longueur du canal), tournant sa concavité vers ladite au moins une zone de substrat et contenant des régions de drain, de source et de canal, 20 une région de grille possédant une partie concave chevauchant une partie de la région semiconductrice concave, et une région diélectrique située entre ladite zone de substrat et ladite région semiconductrice concave. Ainsi la combinaison d'une région semiconductrice concave 25 chevauchée par une partie concave de la région de grille, permet d'obtenir un canal concave ayant par conséquent une largeur augmentée par rapport à un transistor classique ayant un canal plat, pour une même empreinte sur le substrat. La région de grille chevauche une partie de la région 30 semiconductrice concave selon la première direction (direction drain- source) de façon à permettre la matérialisation des régions de source et de drain dans ladite région semiconductrice concave. Dans une deuxième direction, orthogonale à la première direction, la région de grille peut chevaucher une partie de la région 3036847 3 semiconductrice concave ou bien, préférentiellement, la totalité de cette région semiconductrice concave de façon à obtenir un gain en courant plus important. Selon un mode de réalisation, la région semiconductrice 5 concave est située à distance de ladite région isolante dans la deuxième direction. Ainsi, la hauteur de la partie de ladite région isolante s'étendant selon la deuxième direction peut être plus faible que la hauteur de la partie de ladite région isolante s'étendant selon la 10 première direction. Selon une variante possible, le substrat peut être un substrat porteur d'un substrat de type SOI comportant une couche isolante enterrée supportée par ledit substrat porteur, et ladite région diélectrique comprend au moins une partie de ladite couche isolante 15 enterrée et au moins un autre matériau diélectrique entre ladite partie de la couche isolante enterrée et ladite région semiconductrice concave. Selon une autre variante possible, ladite région diélectrique peut comporter au moins une première couche diélectrique recouvrant 20 au moins une zone du substrat et au moins une deuxième couche diélectrique tapissant la partie de la région semiconductrice concave située en face de ladite zone, et le transistor comprend en outre une région métallique située entre les deux couches diélectriques. Une telle variante permet d'obtenir une polarisation « face 25 arrière » (« back biasing ») plus efficace. Selon un autre aspect, il est proposé un procédé de fabrication d'un transistor, comprenant une formation d'une région sacrificielle reposant sur une couche isolante reposant elle-même sur une zone d'un substrat, 30 délimitée par une région isolante et en relief par rapport à cette région isolante, une épitaxie d'une région semiconductrice concave sur ladite région sacrificielle, ladite région semiconductrice concave reposant sur la région isolante selon une première direction, 3036847 4 un retrait partiel de la partie de la région isolante s'étendant dans une deuxième direction orthogonale à la première direction et un retrait au moins partiel de ladite couche isolante enterrée de façon à créer un accès à ladite région sacrificielle, 5 un retrait de ladite région sacrificielle de façon à obtenir une région semiconductrice concave supportée par la région isolante selon la première direction, tournant sa concavité vers ladite zone de sub strat, une formation d'une région diélectrique située entre ladite zone 10 de substrat et ladite région semiconductrice concave, et une formation d'une région de grille possédant une partie concave chevauchant une partie de la région semiconductrice concave selon la première direction, ladite région semiconductrice concave contenant des régions de drain, de source et de canal. 15 Selon un mode de mise en oeuvre la région de grille est formée de façon à chevaucher une partie de la région semiconductrice concave selon la première direction et chevaucher une partie ou préférentiellement la totalité de la région semiconductrice concave dans la deuxième direction. 20 Selon un mode de mise en oeuvre, la couche isolante et le substrat peuvent appartenir à un substrat du type SOI comportant un film semiconducteur initial et la formation de la région sacrificielle comprend une formation, à partir dudit film semiconducteur initial, d'un film semiconducteur final en relief par rapport à ladite région 25 isolante, le matériau du film semiconducteur final étant sélectivement gravable par rapport au matériau de la région semiconductrice concave. Le matériau du film semiconducteur final peut comprendre un alliage de silicium-germanium et ladite région semiconductrice 30 concave peut comprendre du silicium. Selon une variante, la formation de ladite région diélectrique peut comprendre un retrait partiel de ladite couche isolante et une formation d'une zone diélectrique entre la partie restante de ladite couche isolante et la région semiconductrice concave. 3036847 5 Selon une autre variante, la formation de ladite région diélectrique peut comprendre un retrait total de ladite couche isolante de façon à découvrir ladite zone de substrat, 5 une formation d'au moins une première couche diélectrique recouvrant ladite zone du substrat et une formation d'au moins une deuxième couche diélectrique tapissant la partie de la région semiconductrice concave située en face de ladite zone, et le procédé comprend en outre une formation d'une région 10 métallique située entre les deux couches diélectriques D'autres avantages et caractéristiques de l' invention apparaîtront à l'examen de la description détaillée de modes de mise en oeuvre et de réalisation, nullement limitatifs, et des dessins annexés sur lesquels : 15 - Les figures 1 à 16 illustrent schématiquement des modes de mise en oeuvre et de réalisation de l'invention. La figure 1 illustre un substrat S du type silicium totalement déserté sur isolant (FDSOI) comprenant un film semiconducteur initial 3, par exemple en silicium et de l'ordre de 7 nm, au-dessus d'une 20 couche isolante enterrée 2 (BOX) elle-même reposant sur un substrat porteur 1. On forme tout d'abord, par épitaxie, une couche silicium-germanium (SiGe) 4, par exemple de l'ordre de 7 nm, sur tout le film semiconducteur 3. 25 On réalise ensuite par une étape classique de condensation un film semiconducteur intermédiaire FI homogène en silicium germanium, comme illustré sur la figure 2. Après formation éventuelle d'orifices localisés débouchant dans le substrat 1 de façon à pouvoir ultérieurement polariser le 30 substrat, suivi d'une reprise classique d'épitaxie, ou forme de façon classique et connu en soi une région isolante STI (figure 3). La région isolante STI délimite au moins une zone de substrat ZS dédiée à une réalisation d'un transistor T selon l'invention et comporte par exemple des tranchées peu profondes (STI : « Shallow 3036847 6 Trench Isolation ») qui isolent la zone de substrat ZS des autres composants du circuit intégré IC. Sur le film semiconducteur intermédiaire FI situé au-dessus de la couche isolante enterrée 2, on réalise tout d'abord (figure 3) une 5 épitaxie classique de silicium germanium. L'épaisseur de cette couche épitaxiée CX est de l'ordre de 40 nm par exemple. On verra plus en détails ci-après que l'épaisseur et la géométrie de cette couche épitaxiée CX va définir la forme finale du canal concave du transistor T. 10 Il convient de noter que cette couche épitaxiée CX déborde partiellement au-dessus de la région isolante STI quelle que soit l'orientation du film semiconducteur initial 3. Il est préférable cependant que cette orientation soit de type 110 de façon à obtenir des facettes verticales d'épitaxie. 15 Le film semiconducteur intermédiaire FI et la couche épitaxiée CX forment de facto un film semiconducteur final FF en relief par rapport à la région isolante STI. Comme on le verra plus en détails ci-après, ce film FF est en fait une région sacrificielle RS. On réalise ensuite (figure 4), sur la région sacrificielle RS, une 20 épitaxie d'une région semiconductrice concave RSC, par exemple du type de silicium, qui couvre la région sacrificielle RS. L'épaisseur de cette région semiconductrice concave RSC est de l'ordre de 10 nm par exemple. La première direction Dl est une direction selon la longueur L 25 du canal du futur transistor et la deuxième direction D2 est une direction selon la largeur W du canal, comme illustré sur la figure 4. Bien entendu, la première direction Dl est orthogonale à la deuxième direction D2. On se réfère maintenant à la figure 5 qui est une vue en coupe 30 selon la ligne V-V de la figure 4. On peut bien observer que le film semiconducteur final FF (région sacrificielle) repose sur la couche isolante enterrée 2 et déborde partiellement sur la région isolante STI selon la deuxième direction D2. Le film semiconducteur final FF est 3036847 7 en outre recouvert par la région semiconductrice concave RSC en silicium qui repose également sur la région isolante STI. Comme illustré sur la figure 6, on réalise ensuite par une gravure anisotrope GV1, un retrait partiel de la partie de la région 5 isolante STI dans la deuxième direction D2 et un retrait au moins partiel de ladite couche isolante enterrée 2 de façon à créer un accès à la région sacrificielle RS. Comme illustré sur la figure 7, la structure de la région sacrificielle RS et de la région semiconductrice concave RSC est 10 maintenue stable grâce aux parties de la région RSC reposant sur la région isolante STI dans la première direction Dl. On voit également que la hauteur de la partie STI2 de la région isolante STI s'étendant selon la deuxième direction D2 est plus faible que la hauteur de la partie STI1 de la région isolante STI s'étendant selon la première 15 direction Dl. En effet lors de la gravure GV1, la partie STI1 a été protégée. Il convient de noter que le film semiconducteur final FF est sélectivement gravable par rapport au matériau de la région semiconductrice RSC. En utilisant une gravure sélective GV2, on 20 retire la région sacrificielle RS située entre la région semiconductrice concave RSC et la zone de substrat ZS. La région semiconductrice concave RSC est alors supportée par la région isolante STI1 selon la première direction Dl et tourne sa concavité vers la zone de substrat ZS, comme on peut constater sur la figure 8. 25 A titre indicatif, lorsque la région RS comprend du silicium germanium SiGe et que la région RSC comprend du silicium on peut utiliser pour la gravure GV2 les chimies de gravure suivantes : NF3+N2, CF4+N2 ou SF6+N2. On dépose alors un matériau diélectrique MD, par exemple un 30 empilement d'Oxyde de silicium - Nitrure de silicium - Oxyde de silicium (« ONO ») ou un empilement « HK-N-NK » d'un matériau à forte constante diélectrique (matériau HK), d'un nitrure de silicium et d'un matériau HK entre le reliquat de couche isolante enterrée et la région semiconductrice concave RSC de façon à remplir la concavité 3036847 8 de la région semiconductrice concave RSC. On obtient après une gravure humide pour éliminer le reliquat de matériau MD la structure illustrée sur la figure 9 comportant une région diélectrique RD entre la région concave RSC et la zone de substrat ZS. 5 On se réfère à la figure 10 qui montre une vue en coupe X-X selon la première direction Dl et à la figure 12 qui est une vue en coupe selon la ligne XII-XII (direction D2) de la figure 11. La figure 10 montre que la région semiconductrice concave RSC est supportée par la région isolante STI1 dans la première 10 direction Dl avec la région diélectrique RD située entre la région semiconductrice concave RSC et la couche isolante enterrée 2. Par un procédé classique dit (« Gate First »), on forme tout d'abord une région de grille G chevauchant une partie de la région semiconductrice concave RSC et isolée de la région semiconductrice 15 concave RSC par une couche de diélectrique de grille OX. On forme ensuite des régions isolantes latérales ESP (espaceurs) autour de la région de grille G isolée. On réalise ensuite par épitaxie des régions surélevées de drain RSD et de source RSS. 20 Une siliciuration est ensuite effectuée de façon classique et connue en soi, par dépôt d'une couche métallique, par exemple un alliage de Nickel-platine, sur les régions de grille G, de drain RSD et de source RSS puis par recuit thermique pour former un siliciure de métal, par exemple NiSi. 25 On obtient alors (figure 11) des zones siliciurées ZSG, ZSD et ZSS sur les régions de grille G, de drain RSD et de source RSS. Comme illustré sur la figure 12, la largeur effective W du canal du transistor T devient la somme de la largeur W1 de la région semiconductrice concave, par exemple 40 nm, et deux fois sa hauteurs 30 Hl, par exemple 15 nm, soit dans le cas présent 70 nm. On notera que dans ce mode de réalisation, la région de grille isolée par l'oxyde de grille OX chevauche totalement la région concave RSC dans la deuxième direction D2, ce qui permet d'avoir une région de grille concave offrant un gain en courant plus important que 3036847 9 si le région de grille concave ne chevauchait dans cette deuxième direction D2 qu'une partie de la région RSC. Par ailleurs sur cette figure 12, la région siliciurée RSG recouvre également avantageusement la totalité de la région de grille 5 selon la deuxième direction D2. En modifiant l'épaisseur de la région sacrificielle RS et la forme correspondante de la région semiconductrice concave RSC, on peut comme illustré sur la figure 13 avantageusement augmenter encore la largeur W effective du canal du transistor T par rapport à un 10 transistor de l'art antérieur ayant un canal plan de largeur W et illustré sur la partie gauche de la figure 13, autrement dit augmenter le courant du transistor T à l'état passant, et ce pour une même empreinte sur le sub strat. Dans une variante possible sur les figures 14 à 16, on peut 15 enlever totalement la couche isolante enterrée 2 jusqu'à découvrir le substrat porteur 1, et enlever partiellement la partie STI2 de la région isolante STI s'étendant dans une deuxième direction D2 après la formation de la région semiconductrice concave RSC sur la région sacrificielle RS. Et après retrait de la région sacrificielle RS, on 20 obtient alors la structure illustrée sur la figure 14. Bien entendu, la région semiconductrice concave RSC est supportée par région isolante STI1 selon la première direction Dl. Puis, on forme au moins une première couche diélectrique CD1 recouvrant la zone du substrat Z S. 25 On forme en outre au moins une deuxième couche diélectrique CD2 qui tapisse la partie de la région semiconductrice concave RSC située en face de la zone de substrat ZS. A titre indicatif, les première et deuxième couches diélectriques CD1 et CD2 peuvent comprendre un matériau ayant une 30 constante diélectrique K élevée, avec une épaisseur de l'ordre de quelques nanomètres. Ces deux couches peuvent être formées simultanément. Par ailleurs, le procédé comprend une formation par exemple par dépôt d'une région métallique RM qui est située entre les deux 3036847 10 couches diélectriques CD1 et CD2, comme illustré sur la figure 15. Selon le facteur de forme de la région concave RSC, il peut se créer une cavité CV (« void ») dans la région métallique RM. Mais ceci est sans importance car la région métallique reste présente entre les 5 couches CD1 et CD2. Par une gravure sélective, on enlève les parties des couches diélectriques CD1 et CD2 recouvrant la région semiconductrice concave RSC et partiellement la région isolante STI. Ces deux couches CD1 et CD2 forment alors une région 10 diélectrique RD. Avec la structure illustrée sur la figure 16, le transistor peut bénéficier avantageusement d'une polarisation « face arrière » (« back-biasing ») plus efficace en raison de la présence de la région métallique RM qui transfère la polarisation du substrat au plus près de 15 la région de canal RSC. L'invention n'est pas limitée aux modes de mise en oeuvre et de réalisation qui viennent d'être décrit mais en embrasse toutes les variantes. Ainsi il serait possible d'utiliser du silicium comme matériau 20 sacrificiel et du silicium germanium pour la région de canal RSC en utilisant par exemple des procédés de gravure sélective du Silicium par rapport au SiGe à base de CF4 et d'Oz. REVENDICATIONS1. Circuit intégré (IC), comprenant un substrat (S), une région isolante (STI) délimitant au moins une zone du substrat (ZS), et au moins un transistor (T) comportant une région semiconductrice concave (RSC) supportée par la région isolante (STI) selon une première direction (Dl), tournant sa concavité vers ladite au moins une zone (ZS) et contenant des régions de drain (RSD), de source (RSS) et de canal, une région de grille (G) possédant une partie concave chevauchant une partie de la région semiconductrice concave (RSC), et une région diélectrique (RD) située entre ladite zone de substrat (ZS) et ladite région semiconductrice concave (RSC). 2. Circuit intégré selon la revendication 1, dans lequel la région de grille (G) chevauche une partie de la région semiconductrice concave (RSC) selon la première direction (Dl) et chevauche une partie ou la totalité de la région semiconductrice concave (RSC) dans une deuxième direction (D2) orthogonale à la première direction (D1). 3. Circuit intégré (IC) selon la revendication 2, dans lequel ladite région semiconductrice concave (RSC) est située à distance de ladite région isolante (STI) dans la deuxième direction (D2). 4. Circuit intégré (IC) selon la revendication 3, dans lequel la hauteur de la partie (5TI2) de ladite région isolante (STI) s'étendant selon la deuxième direction (D2) est plus faible que la hauteur de la partie (STI1) de ladite région isolante (STI) s'étendant selon la première direction (D1). 5. Circuit intégré (IC) selon l'une des revendications précédentes, dans lequel le substrat (S) est un substrat porteur d'un substrat de type SOI comportant une couche isolante enterrée (2) supportée par ledit substrat porteur (1), et ladite région diélectrique (RD) comprend au moins une partie de ladite couche isolante enterrée (2) et au moins un autre matériau diélectrique (MD) entre ladite partie de la couche isolante enterrée (2) et ladite région semiconductrice concave (RSC). 3036847 12 6. Circuit intégré (IC) selon l'une des revendications 1 à 4, dans lequel ladite région diélectrique (RD) comporte au moins une première couche diélectrique (CD1) recouvrant ladite au moins une zone du substrat (ZS) et au moins une deuxième couche diélectrique 5 (CD2) tapissant la partie de la région semiconductrice concave (RSC) située en face de ladite zone (ZS), et le transistor (T) comprend en outre une région métallique (RM) située entre les deux couches diélectriques (CD1, CD2). 7. Procédé de fabrication d'un transistor (T), comprenant 10 une formation d'une région sacrificielle (RS) reposant sur une couche isolante (2) reposant elle-même sur une zone (ZS) d'un substrat (S), délimitée par une région isolante (STI) et en relief par rapport à cette région isolante (STI), une épitaxie d'une région semiconductrice concave (RSC) sur 15 ladite région sacrificielle (RS), ladite région semiconductrice concave (RSC) reposant sur la région isolante (STI) selon une première direction (D1), un retrait partiel de la partie (5TI2) de la région isolante (STI) s'étendant dans une deuxième direction (D2) orthogonale à la première 20 direction (Dl) et un retrait au moins partiel de ladite couche isolante enterrée (2) de façon à créer un accès à ladite région sacrificielle (RS), un retrait de ladite région sacrificielle (RS) de façon à obtenir une région semiconductrice concave (RSC) supportée par la région isolante (STI) selon la première direction (Dl), tournant sa concavité 25 vers ladite zone de substrat (ZS), une formation d'une région diélectrique (RD) située entre ladite zone de substrat (ZS) et ladite région semiconductrice concave (RSC), et une formation d'une région de grille (G) possédant une partie 30 concave chevauchant une partie de la région semiconductrice concave (RSC), ladite région semiconductrice concave (RSC) contenant des régions de drain (RSD), de source (RSS) et de canal. 8. Procédé selon la revendication 7, dans lequel la région de grille (G) est formée de façon à chevaucher une partie de la région 3036847 13 semiconductrice concave (RSC) selon la première direction (Dl) et chevaucher une partie ou la totalité de la région semiconductrice concave (RSC) dans la deuxième direction (D2). 9. Procédé selon la revendication 7 ou 8, dans lequel la 5 couche isolante (2) et le substrat (ZS) appartiennent à un substrat (S) du type SOI comportant un film semiconducteur initial (3) et la formation de la région sacrificielle (RS) comprend une formation, partir dudit film semiconducteur initial (3), d'un film semiconducteur final (FF) en relief par rapport à ladite région isolante (STI), le 10 matériau du film semiconducteur final (FF) étant sélectivement gravable par rapport au matériau de la région semiconductrice concave (RSC). 10. Procédé selon la revendication 9, dans lequel le matériau du film semiconducteur final (FF) comprend un alliage de silicium- 15 germanium et ladite région semiconductrice concave (RSC) comprend du silicium. 11. Procédé selon l'une des revendications 7 à 10, dans lequel la formation de ladite région diélectrique (RD) comprend un retrait partiel de ladite couche isolante (2) et une formation d'une région 20 diélectrique (RD) entre la partie restante de ladite couche isolante (2) et la région semiconductrice concave (RSC). 12. Procédé selon l'une des revendications 7 à 10, dans lequel la formation de ladite région diélectrique (RD) comprend un retrait total de ladite couche isolante (2) de façon à découvrir ladite zone du 25 substrat (ZS), une formation d'au moins une première couche diélectrique (CD1) recouvrant ladite zone du substrat (ZS) et une formation d'au moins une deuxième couche diélectrique (CD2) tapissant la partie de la région semiconductrice concave (RSC) située en face de ladite zone (ZS), et le procédé comprend en outre une 30 formation d'une région métallique (RM) située entre les deux couches diélectriques (CD1, CD2).