FR 3042910 A1 20170428 FR 1560243 A 20151027 1 INTERCONNEXIONS A BASE D'ALLIAGE DE SEMI-CONDUCTEUR ET DE METAL POUR CIRCUIT 3D DESCRIPTION DOMAINE TECHNIQUE La présente demande concerne le domaine des circuits intégrés dotés de composants répartis sur plusieurs niveaux, en particulier de transistors superposés. De tels dispositifs sont généralement qualifiés de circuits intégrés en 3 dimensions ou « 3D ». ART ANTÉRIEUR D'une manière générale, dans le domaine des circuits intégrés, on cherche continuellement à augmenter la densité de transistors. Pour cela, une solution consiste à répartir les transistors sur plusieurs niveaux de couches semi-conductrices superposées. De tels circuits comportent ainsi généralement au moins deux couches semi-conductrices superposées et séparées entre elles par au moins une couche isolante. Des éléments d'interconnexion traversant cette couche isolante peuvent être prévus pour connecter entre eux les différents niveaux de transistors. La réalisation du ou des étages de niveau supérieur peut impliquer des contraintes en termes de budget thermique. Dans certains cas, on cherche par exemple à limiter le budget thermique 2 0 à 500°C. Les éléments d'interconnexion sont généralement à base de métal tel que du W. Lorsque ces éléments sont au contraire soumis à des températures trop importantes, par exemple supérieures à 400°C-500°C, leurs propriétés de conduction électrique peuvent être affectées. 25 Il se pose donc le problème de trouver un nouveau procédé de réalisation d'interconnexions pour circuit intégré 3D, amélioré vis-à-vis d'inconvénient(s) 3042910 2 énoncé(s) ci-dessus, et en particulier avec lequel les contraintes en termes de budget thermique sont réduites. EXPOSÉ DE L'INVENTION Selon un aspect, la présente invention concerne un procédé de 5 réalisation d'un ou plusieurs éléments de connexion pour circuit intégré à niveaux de composants superposés comprenant des étapes consistant à : - réaliser au moins une ouverture traversant une couche isolante surmontant un premier composant réalisé au moins partiellement dans une première couche semi-conductrice, 10 - remplir l'ouverture à l'aide d'un matériau semi-conducteur de sorte à former au moins un élément à base de matériau semi-conducteur traversant la couche isolante, - déposer un matériau métallique sur l'élément et effectuer au moins un recuit thermique de manière à former un élément de connexion en alliage du matériau 15 métallique et du matériau semi-conducteur. Avec un tel procédé, on peut ainsi former un élément à base de matériau semi-conducteur susceptible éventuellement d'être soumis à une ou plusieurs étapes de procédé pour lesquelles un certain budget thermique est requis, puis transformer cet élément semi-conducteur en élément de connexion à base d'alliage de métal et de semi-conducteur avant de réaliser une ou plusieurs autres étapes nécessitant un budget thermique moindre. On peut éviter ainsi de détériorer l'élément de connexion en ne le soumettant à des températures importantes que lorsqu'il est à base de semi-conducteur. La réalisation d'un élément de connexion à base d'alliage de matériau métallique et de matériau semi-conducteur peut être compatible avec des procédés nécessitant un budget thermique faible, en particulier lorsque l'alliage de matériau métallique et de matériau semi-conducteur est du NiSi ou du CoSi2. 3042910 3 Plus particulièrement, la présente invention concerne un procédé de réalisation d'un ou plusieurs éléments de connexion pour circuit intégré à niveaux de transistors superposés comprenant des étapes de : a) réalisation d'une ou plusieurs ouvertures traversant un empilement 5 comprenant au moins une couche isolante surmontant un premier transistor d'un niveau donné de transistor(s), le premier transistor étant doté d'une région de canal située dans une première couche semi-conductrice, b) remplissage de la ou les ouvertures à l'aide d'un matériau semiconducteur de sorte à former un ou plusieurs éléments à base de matériau semi- 10 conducteur traversant la couche isolante, c) formation sur l'empilement d'une deuxième couche semiconductrice et au moins partiellement d'un deuxième transistor d'un autre niveau de transistor(s) supérieur au niveau donné, la deuxième couche semi-conductrice étant apte à accueillir une région de canal du deuxième transistor, puis 15 d) formation d'au moins un puit d'accès à au moins un élément parmi les uns ou plusieurs éléments à base de matériau semi-conducteur, e) dépôt de matériau métallique dans le puit d'accès et recuit thermique de manière à former un alliage de métal et de semi-conducteur à partir dudit matériau semi-conducteur et dudit matériau métallique, et transformer ainsi l'élément en 20 élément de connexion à base d'alliage de métal et de semi-conducteur. Ainsi, avec un tel procédé on peut réaliser une ou plusieurs étapes nécessitant un budget thermique donné, puis transformer le ou les éléments semiconducteurs en éléments de connexion à base d'alliage de métal et de semi-conducteur une fois que cette étape de budget thermique donné est réalisée. 25 Avec un tel procédé, on peut réaliser un ou plusieurs éléments de connexion entre niveaux de transistors superposés tout en utilisant un budget thermique limité, en particulier lorsque l'alliage de métal et de semi-conducteur est du NiSi. Les éléments à base de matériau semi-conducteur que l'on transforme en éléments à base d'alliage de métal et de semi-conducteur peuvent avoir une dimension critique inférieure à quelques dizaines de nanomètres, en particulier inférieure 3042910 4 à 50 nm ce qui permet d'avoir un faible encombrement tout en ayant des éléments de connexion de faible résistivité. Avantageusement, le ou les élément(s) formé(s) à l'étape c) ont une dimension critique inférieure à 20 nm, de préférence inférieure à 10 nm. 5 Cela peut permettre, en particulier lorsque l'alliage est à base de Nickel et de Silicium, de former des éléments de connexions de plus faible résistivité que des éléments de connexion de dimensions équivalentes en Cuivre. Par « dimension critique », on entend ici la plus petite dimension d'un élément hormis son épaisseur. 10 Selon une possibilité de mise en oeuvre, le procédé peut comprendre en outre, préalablement à l'étape b) de remplissage de la ou des ouvertures : une étape de formation d'une couche barrière conductrice tapissant le fond de la ou des ouvertures. Une telle couche barrière est configurée de sorte à empêcher une diffusion d'alliage de métal et de semi-conducteur lors de l'étape e) ou d'étapes 15 ultérieures, et en particulier d'empêcher une propagation d'alliage de métal et de semi- conducteur vers une ou plusieurs régions semi-conductrices contre lesquelles les éléments sont disposés. Une telle couche barrière peut être réalisée entre l'étape a) et l'étape b) de sorte à recouvrir le fond de la ou des ouvertures, sans tapisser entièrement les parois 2 0 latérales des ouvertures qui s'étendent entre le fond et leur embouchure. Un tel dépôt, réalisé par exemple par PVD, peut permettre d'éviter une dégradation du siliciure de régions de source et drain de transistors du niveau donné. Un tel procédé permet également de réaliser des éléments de connexion de résistivité moindre tout en induisant des contraintes mécaniques réduites. 25 Selon une possibilité de mise en oeuvre du procédé au moins une ouverture réalisée à l'étape a) comporte un fond dévoilant un plot métallique, ce plot métallique étant disposé sur au moins une région du premier transistor et/ou de la première couche semi-conductrice. Un tel plot métallique peut être configuré pour empêcher une diffusion 30 d'alliage de métal et de semi-conducteur vers cette région. 3042910 5 Selon une possibilité de mise en oeuvre du procédé, au moins une ouverture réalisée à l'étape a) comprend une portion verticale communicant avec une portion horizontale, la portion horizontale s'étendant parallèlement à la première couche semi-conductrice. 5 Ainsi, à l'étape b) de remplissage on peut former en une fois un élément semi-conducteur comportant une portion horizontale et une portion verticale. Selon une possibilité de mise en oeuvre, l'étape d) peut comprendre la formation d'au moins un puit d'accès à une grille de transistor en matériau semiconducteur, l'étape e) comprenant le dépôt du matériau métallique sur la grille et la 10 transformation d'au moins une portion de la grille en alliage de métal et de semi- conducteur. On peut ainsi former une grille à base d'alliage de métal et de semi- conducteur en même temps que un ou plusieurs éléments de connexion à base d'alliage de métal et de semi-conducteur. 15 Avantageusement, le matériau semi-conducteur de remplissage à l'étape b) est un matériau semi-conducteur faible densité. Par « faible densité » on vise ici une densité inférieure à la densité nominale du matériau semi-conducteur massif (« bulk ») considéré. Lors de la formation de l'alliage à l'étape e) on vient incorporer du métal 20 dans le matériau semi-conducteur, ce qui est susceptible de provoquer une augmentation de volume dans un milieu confiné. Le fait de prévoir un matériau semi-conducteur faible densité » permet de limiter cette augmentation ainsi que les contraintes induites par cette augmentation. L'alliage de métal et de semi-conducteur à base duquel les éléments de 25 connexion sont formés peut être avantageusement à base de Nickel et de Silicium, et en particulier de mono-siliciure de Nickel (NiSi) qui offre de bonnes propriétés électriques. Un tel alliage présente notamment pour avantage de ne pas nécessiter une température de formation élevée. Selon une possibilité de réalisation particulière, après l'étape d) et 30 préalablement à l'étape e), on peut former par PVD un bloc de matériau semi-conducteur 3042910 6 dopé ou de métal au fond du puit d'accès. Puis, à l'étape e), le matériau métallique peut être déposé sur le bloc de matériau semi-conducteur dopé ou de métal par une autre technique de dépôt, en particulier par voie électrochimique non assistée également appelée « electroless ». 5 On obtient ainsi un remplissage amélioré du puit d'accès et on évite de cette manière de réaliser des trous non remplis dans les éléments de connexions. Après l'étape d) de formation du puit d'accès et préalablement à l'étape e) de dépôt de matériau métallique dans le puit d'accès, une étape de nettoyage du ou des éléments à base de matériau semi-conducteur peut être effectuée. Une telle étape 10 peut consister en une désoxydation des éléments. Le procédé peut comprendre en outre, après l'étape b) de remplissage de la ou les ouvertures à l'aide d'un matériau semi-conducteur et préalablement à l'étape c) : au moins une étape de polissage CMP. La présente invention concerne également un circuit intégré obtenu à 15 l'aide d'un procédé tel que défini plus haut. En particulier, la présente invention concerne un circuit intégré comprenant : - au moins un premier transistor réalisé au moins partiellement dans une première couche semi-conductrice, 20 - au moins un deuxième transistor réalisé au moins partiellement dans une deuxième couche semi-conductrice agencée au-dessus de la première couche semiconductrice, - une couche isolante agencée entre le premier transistor et le deuxième transistor, 25 - un ou plusieurs éléments de connexion traversant la couche isolante entre le premier transistor et le deuxième transistor, au moins un élément de connexion étant connecté au premier et/ou au deuxième transistor et étant à base d'un alliage de métal et de semi-conducteur. 3042910 7 BRÈVE DESCRIPTION DES DESSINS La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés, à titre purement indicatif et nullement limitatif, en faisant référence aux dessins annexés sur lesquels : 5 - les figures 1A-1G servent à illustrer un exemple de procédé de réalisation d'éléments de connexion entre différents niveaux de transistors d'un circuit intégré 3D dans lequel les éléments de connexion sont formés d'un matériau semiconducteur que l'on vient ensuite siliciurer ; - la figure 2 illustre une variante de réalisation pour laquelle des 10 éléments de connexion d'un étage supérieur du circuit sont formés de siliciure à comportement métallique ; - la figure 3 illustre une variante de réalisation du procédé pour laquelle on forme au moins une grille de transistor du circuit 3D par siliciuration en même temps que un ou plusieurs éléments de connexion du circuit ; 15 - la figure 4 illustre une variante de réalisation dans laquelle les éléments de connexion à base de siliciure métallique sont formés sur et en contact de plots métalliques servant à la fois de barrière à une propagation du siliciure ainsi que de zones de connexion à un ou plusieurs transistors de niveau inférieur ; - les figures 5A-5C illustrent un exemple de réalisation dans lequel le 20 ou les éléments de connexion à base de siliciure dans le circuit 3D sont enrobés par une couche conductrice barrière de diffusion ; - la figure 6 illustre une variante dans laquelle la couche barrière de diffusion est formée par une technique de type PVD, CVD ou ALD ; - la figure 7 illustre un exemple de réalisation dans lequel on forme par 25 PVD des blocs de semi-conducteur dopé ou de métal préalablement au dépôt de métal permettant la formation de l'alliage ; - les figures 8 et 9 donnent des exemples de couples temps température pour permettre de siliciurer un élément semi-conducteur donné sur une distance de siliciuration donnée. 3042910 8 Des parties identiques, similaires ou équivalentes des différentes figures portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre. Les différentes parties représentées sur les figures ne le sont pas 5 nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles. En outre, dans la description ci-après, des termes qui dépendent de l'orientation de la structure tels que « vertical », « horizontal », « supérieur », « inférieur », « latérale », s'appliquent en considérant que la structure est orientée de la façon illustrée dans les figures. 10 EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS Un exemple de procédé de réalisation d'éléments de connexion pour un circuit intégré en 3 dimensions, va à présent être donné en liaison avec les figures 1A-1G. On se réfère tout d'abord à la figure 1A illustrant un étage du circuit, en particulier le premier niveau N1, parmi une pluralité d'étages de composants 15 électroniques répartis sur 3 dimensions formés sur un substrat 1. Ce niveau N1 est doté d'un ou plusieurs transistors T11, T12 par exemple de type MOS, dont au moins la région de canal est formée dans une couche semiconductrice 2. Des zones 3 de contact à base d'alliage de métal et semi-conducteur peuvent être prévues sur les transistors T11, T12. Les transistors T11, T12 sont recouverts par 20 au moins une couche isolante 5. Cette couche isolante 5 est choisie à base d'un matériau tel que par exemple du Si02, de préférence non-poreux. On réalise ensuite une ou plusieurs ouvertures 6 dans la couche isolante 5 qui sont destinés à accueillir un ou plusieurs éléments permettant chacun de réaliser une prise de contact sur une région d'un transistor T11, T12 ou de la couche semi- 25 conductrice 2 du premier niveau N1. Dans l'exemple de réalisation illustré sur la figure 1B, certaines ouvertures 6 comportent au moins une portion verticale 6a, c'est à dire qui s'étend dans une direction orthogonale à la couche semi-conductrice 2 ainsi qu'au moins une portion horizontale 6b c'est-à-dire qui s'étend dans une direction parallèle à la couche semi- 3042910 9 conductrice 2. Sur la figure 1B, la direction verticale correspond à celle d'un vecteur z d'un repère orthogonal [0 ; x ; y ; z] tandis que la direction horizontale est une direction parallèle au plan [O ; x ; y]. On effectue ensuite un remplissage des ouvertures 6 par un matériau 5 semi-conducteur 8. Le matériau semi-conducteur 8 peut être par exemple du polySi ou du polySiGe ou du Si amorphe ou du SiGe amorphe. Le polysilicium présente pour avantage d'être moins dense que le silicium amorphe. De préférence, le matériau semi-conducteur de remplissage est un matériau amorphe faible densité c'est-à-dire une densité inférieure à une valeur 10 nominale qui dépend du matériau semi-conducteur massif considéré. Par exemple, lorsqu'on considère du silicium de densité nominale ds, = 2.33 g/cm3, le matériau semi-conducteur de remplissage a une densité d1 telle que d1 REVENDICATIONS1. Procédé de réalisation d'un ou plusieurs éléments de connexion pour circuit intégré à niveaux de transistors superposés comprenant des étapes de : a) réalisation d'une ou plusieurs ouvertures (6) traversant un empilement comprenant au moins une couche isolante (5) surmontant un premier transistor (T11) d'un niveau donné (N1), le premier transistor étant doté d'une région de canal située dans une première couche semi-conductrice (2), b) remplissage de la ou les ouvertures (6) à l'aide d'un matériau semi- conducteur (8) de sorte à former un ou plusieurs éléments (9) à base de matériau semi- conducteur traversant la couche isolante (5), c) formation sur l'empilement d'une deuxième couche semiconductrice (22) et au moins partiellement d'un deuxième transistor (T21) d'un autre niveau (N2) supérieur au niveau donné (N1), la deuxième couche semi-conductrice étant apte à accueillir une région de canal du deuxième transistor, puis d) formation d'au moins un puit d'accès (46) à au moins un élément (9) parmi les un ou plusieurs éléments (9) à base de matériau semi-conducteur (8), e) dépôt de matériau métallique (48) dans le puit d'accès (46) et recuit thermique de manière à former un alliage (58) à base de métal et de semi-conducteur à partir dudit matériau semi-conducteur (8) et dudit matériau métallique (48), de sorte à transformer l'élément (9) en élément à base d'alliage (58) de métal et de semiconducteur. 2. Procédé selon la revendication 1, dans lequel le procédé comprend en outre, préalablement à l'étape b) de remplissage : une étape de formation d'une couche barrière conductrice (50) tapissant le fond de la ou des ouvertures (6) réalisée(s) à l'étape a). 3. Procédé selon l'une des revendications 1 ou 2, dans lequel au moins une ouverture (6) réalisée à l'étape a) comporte un fond dévoilant un plot 3042910 20 métallique (86), ce plot métallique (86) étant disposé sur au moins une région du premier transistor (T11) et/ou de la première couche semi-conductrice (2). 4. Procédé selon l'une des revendications 1 à 3, dans lequel au moins 5 une ouverture (6) réalisée à l'étape a) comprend au moins une portion verticale (6a) communicant avec au moins une portion horizontale (6b), la portion horizontale s'étendant parallèlement à la première couche semi-conductrice (2). 5. Procédé selon l'une des revendications 1 à 4, dans lequel l'étape 10 d) comprend la formation d'au moins un puit d'accès à une grille (26) de transistor (T21) en matériau semi-conducteur, l'étape e) comprenant le dépôt du matériau métallique sur la grille et la transformation d'au moins une portion de la grille en alliage de métal et de semi-conducteur. 15 6. Procédé selon l'une des revendications 1 à 5, dans lesquels les éléments de connexion ont une dimension critique inférieure à 10 nm. 7. Procédé selon l'une des revendications 1 à 6, dans lequel le matériau semi-conducteur est un matériau faible densité. 20 8. Procédé selon l'une des revendications 1 à 7, dans lequel l'alliage de métal et de semi-conducteur est à base de Nickel et de Silicium. 9. Procédé selon l'une des revendications 1 à 8, dans lequel, après 25 l'étape d) et préalablement à l'étape e) : on forme par PVD un bloc (158) de matériau semi-conducteur dopé ou de métal au fond du puit d'accès, le matériau métallique étant déposé à l'étape e) sur le bloc de matériau semi-conducteur dopé ou de métal. 3042910 21 10. Procédé selon l'une des revendications 1 à 9, comprenant après l'étape d) de formation du puit d'accès (46) et préalablement à l'étape e) de dépôt de matériau métallique (48) dans le puit d'accès (46) : une étape de nettoyage du ou des éléments (9) à base de matériau semi-conducteur (8). 5 11. Procédé selon l'une des revendications 1 à 10, comprenant en outre, après l'étape b) de remplissage de la ou les ouvertures (6) à l'aide d'un matériau semi-conducteur (8) et préalablement à l'étape c) : une étape de polissage CMP. 10 12. Circuit intégré comprenant : au moins un premier transistor (T11) réalisé au moins partiellement dans une première couche semi-conductrice (2), au moins un deuxième transistor (T21) réalisé au moins partiellement dans une deuxième couche semi-conductrice (22) agencée au-dessus de la première 15 couche semi-conductrice (2), - une couche isolante (5) agencée entre le premier transistor et le deuxième transistor, - un ou plusieurs éléments de connexion traversant la couche isolante entre le premier et le deuxième transistor, 20 au moins un élément de connexion étant connecté au premier et/ou au deuxième transistor et étant à base d'un alliage de métal et de semi-conducteur.