FR 3037714 A1 20161223 FR 1555588 A 20150618 1 Procédé de réalisation d'un contact sur une zone active d'un circuit intégré, par exemple réalisé sur un substrat du type SOI, en particulier FDSOI, et circuit intégré correspondant L'invention concerne les circuits intégrés, et plus particulièrement la réalisation de contacts sur des zones actives du circuit intégré, par exemple des zones de source ou de drain de transistor, débordant sur une zone isolante située en bordure de ces zones actives. Le substrat sur lequel est réalisé le circuit intégré peut être un substrat du type silicium sur isolant communément désigné par l'homme du métier sous l'acronyme anglosaxon « SOI » (« Silicon-OnInsulator ») et tout particulièrement un substrat du type silicium sur isolant totalement déserté, connu par l'homme du métier sous l'acronyme anglosaxon « FDSOI » (« Fully Depleted Silicon-On- Insulator »), sans que ces exemples ne soient limitatifs. Un substrat du type silicium sur isolant comporte un film semiconducteur, par exemple en silicium ou en alliage de silicium, par exemple un alliage de silicium-germanium, situé au-dessus d'une couche isolante enterrée, communément désignée sous l'acronyme anglosaxon de « BOX » (« Buried-OXide ») elle-même située au-dessus d'un substrat porteur, par exemple un caisson semiconducteur. Dans une technologie FDSOI, le film semiconducteur est totalement déserté, c' est-à-dire qu'il est composé du matériau semiconducteur intrinsèque. Son épaisseur est généralement de l'ordre de quelques nanomètres. Par ailleurs, la couche isolante enterrée est elle-même généralement fine, de l'ordre de la dizaine de nanomètres. Compte tenu de l'épaisseur fine du film semiconducteur, les régions de source et de drain des transistors comportent des portions surélevées par rapport au film semiconducteur de façon à assurer une connexion électrique adéquate entre ces régions et la région de canal du transistor. 3037714 2 De telles régions de source et de drain surélevées (communément désignées par l'homme du métier sous l'acronyme anglosaxon « RSD » : Raised Source and Drain) sont typiquement obtenues par épitaxie. 5 Pour procéder à des réalisations par épitaxie des zones surélevées de source ou de drain, on procède au préalable à un nettoyage de la surface de silicium, par exemple par un procédé de désoxydation, ce qui provoque dans la zone isolante avoisinante, la formation de cavités. 10 Par ailleurs, dans les procédés d'intégration courante, lorsque l'on veut réaliser un contact sur une zone active située à une faible distance précisément contrôlée d'une ligne de polysilicium, par exemple encadrée entre deux lignes de polysilicium, l'utilisation d'un masque de photolithographie pour définir la géométrie du contact, 15 conduit alors à la réalisation d'un contact débordant au-dessus de ladite cavité isolante. Et, dans ce cas, le procédé classique de réalisation du contact conduit à un percement de la cavité provoquant alors un court-circuit entre l'extrémité métallique du contact et la partie voisine du substrat 20 porteur. Une solution pour éviter ce percement consiste à utiliser deux masques de photolithographie pour définir la géométrie du contact de façon que celui-ci ne déborde pas de la zone active. Mais, un tel procédé est plus coûteux à mettre en oeuvre. 25 Selon un mode de mise en oeuvre, il est proposé un procédé de réalisation d'un contact sur une zone active d'un circuit intégré, par exemple une zone de source ou de drain d'un transistor, débordant sur une cavité bordant cette zone active, permettant de s'affranchir d'un risque de court-circuit entre l'extrémité du contact et une région 30 semiconductrice voisine, par exemple une partie d'un substrat porteur d'un substrat de type SOI, tout en n'utilisant préférentiellement qu'un seul masque de photolithographie pour définir la géométrie du contact. Selon un aspect, il est proposé un procédé de réalisation d'un contact sur une zone active d'un circuit intégré, la zone active 3037714 3 s'étendant au-dessus d'un substrat semiconducteur qui peut être par exemple un substrat de type SOI comportant un film semiconducteur supporté par une couche isolante enterrée (BOX) elle-même supportée par un substrat porteur. 5 Le procédé selon cet aspect comprend une formation au-dessus de ladite zone active et dans et au-dessus d'une cavité située en bordure de la zone active et s'étendant dans une zone isolante jusqu'au voisinage d'une région semiconductrice, par exemple une partie du substrat porteur, d'un empilement isolant. 10 La formation de cet empilement isolant comprend une formation d'une première couche isolante, par exemple une couche d'arrêt de gravure communément désignée par l'homme du métier sous la dénomination anglosaxonne CESL (Contact Etch Stop Layer) recouvrant la zone active et tapissant les parois de la cavité, et une 15 formation d'une région isolante, qui est typiquement connue par l'homme du métier sous l'acronyme anglosaxon PMD (PreMetal Dielectric), comportant par exemple du dioxyde de silicium surmonté par un oxyde de type TEOS (TetraEthylOrthoSilicate) au-dessus de la première couche isolante. 20 Le procédé comprend également une opération de gravure d'une partie de l'empilement isolant de façon à définir un orifice débouchant sur la zone active et dans la cavité, et un remplissage de l'orifice par un matériau de remplissage électriquement conducteur, par exemple du cuivre, du tungstène ou de l'aluminium. 25 Selon une caractéristique générale de cet aspect, la formation de ladite région isolante comprend, postérieurement à la formation de la première couche isolante, une formation d'une couche isolante supplémentaire configurée pour empêcher, lors de ladite opération de gravure, un percement d'une portion de la première couche isolante 30 tapissant les parois de la cavité et située à proximité de ladite région semiconductrice. Selon une variante, la formation de la région isolante comprend 3037714 4 un remplissage de la cavité par un premier matériau isolant, par exemple du dioxyde de silicium, recouvrant la partie de la première couche isolante tapissant les parois de la cavité, une formation de la couche isolante supplémentaire recouvrant 5 la première couche isolante et le premier matériau isolant, et une formation d'une deuxième couche isolante, par exemple en oxyde TEOS, sur la couche isolante supplémentaire. Selon un mode de mise en oeuvre applicable à cette variante, l'opération de gravure comprend une première gravure de la deuxième 10 couche isolante avec arrêt sur la couche isolante supplémentaire, puis une deuxième gravure configurée pour graver d'une part la couche isolante supplémentaire et la première couche isolante sous-jacente de façon à déboucher sur la zone active, et d'autre part la couche isolante supplémentaire et une partie sous-jacente du premier matériau isolant 15 situé dans la cavité sans percer ladite portion de la première couche isolante. Ainsi, la présence de cette couche isolante supplémentaire au sommet de la cavité permet d'une part à la première gravure de s'arrêter sur cette couche isolante supplémentaire, ce qui permet de 20 conserver une cavité remplie par le premier matériau isolant, et donc de permettre à la deuxième gravure de s'arrêter à distance du fond de la cavité ce qui permet de ne pas percer la première couche isolante. Le matériau de la couche isolante supplémentaire peut être identique au matériau de la première couche isolante, par exemple 25 comprendre un nitrure de silicium. L'épaisseur de la couche isolante supplémentaire est avantageusement choisie de façon que cette couche isolante supplémentaire soit suffisamment épaisse pour remplir son rôle de couche d'arrêt de gravure et suffisamment fine pour ne pas perturber 30 la gravure permettant d'ouvrir la couche isolante supplémentaire et la première couche de façon à déboucher sur le sommet de la zone active. L'homme du métier saura ajuster cette épaisseur en fonction notamment des matériaux et des types de gravure utilisés. 3037714 5 Cela étant, une épaisseur comprise entre 5 et 20 nm est considérée comme une épaisseur acceptable. Selon une autre variante, la formation de la région isolante comprend 5 une formation de la couche isolante supplémentaire recouvrant la partie de la première couche isolante tapissant les parois de la cavité, la couche isolante supplémentaire étant configurée pour être sélectivement gravable par rapport à la première couche isolante, un remplissage de la cavité par un premier matériau isolant, par 10 exemple du dioxyde de silicium, recouvrant la couche isolante supplémentaire, et une formation d'une deuxième couche isolante sur le premier matériau isolant, par exemple une couche d'oxyde de type TEOS. Ainsi, selon un mode de mise en oeuvre applicable à cette autre 15 variante, l'opération de gravure comprend une première gravure de la deuxième couche isolante avec arrêt sur la partie de la première couche isolante située au-dessus de la zone active et sur la couche isolante supplémentaire, puis une deuxième gravure sélective configurée pour graver la partie de la première couche isolante située 20 au-dessus de la zone active de façon à déboucher sur la zone active, sans graver la couche isolante supplémentaire qui tapisse les parois de la cavité. A titre d'exemple non limitatif, la première couche isolante peut comprendre un nitrure de silicium et la couche isolante 25 supplémentaire peut comprendre un oxyde à forte constante diélectrique (oxyde High k), ayant typiquement une constante diélectrique k supérieure ou égale à 15. Ce diélectrique peut être par exemple choisi dans le groupe formé par Hf02, ZrO2, A1203, AIN, TiN, TiO2. 30 Selon un autre aspect, il est proposé un circuit intégré, comprenant au moins une zone active s'étendant au-dessus d'un substrat semiconducteur, une cavité située en bordure de la zone active et s'étendant dans une zone isolante jusqu'au voisinage d'une région semiconductrice, un empilement isolant et un contact électriquement 3037714 6 conducteur au sein de l'empilement isolant débouchant sur la zone active et dans la cavité. Selon une caractéristique générale de cet autre aspect, l'empilement isolant comporte 5 une première couche isolante recouvrant la zone active à l'extérieur dudit contact, tapissant au moins partiellement les parois de la cavité et possédant une portion située entre ledit contact et ladite région semiconductrice, une région isolante au-dessus de la première couche isolante 10 comportant au moins un matériau isolant autour dudit contact et une couche isolante supplémentaire située possédant une première partie recouvrant la première couche isolante à l'extérieur dudit contact et une deuxième partie située à l'extérieur du contact, au sein dudit au moins un matériau isolant et à distance de la partie de la première 15 couche isolante tapissant au moins partiellement les parois de la cavité. Selon un mode de réalisation, le matériau de la couche isolante supplémentaire peut être identique au matériau de la première couche isolante, par exemple comprendre un nitrure de silicium. 20 L'épaisseur de cette couche isolante supplémentaire peut être comprise entre 5 et 20 nm. En variante, il est proposé un circuit intégré dont l'empilement isolant comporte une première couche isolante recouvrant la zone active à 25 l'extérieur dudit contact et tapissant les parois de la cavité, une couche isolante supplémentaire recouvrant la partie de la première couche isolante tapissant les parois de ladite cavité, le contact atteignant cette couche isolante supplémentaire dans ladite cavité, et 30 une région isolante au-dessus de la première couche isolante et de la couche isolante supplémentaire comportant au moins un matériau isolant autour dudit contact. Selon un mode de réalisation applicable à cette variante, la première couche isolante comprend un nitrure de silicium et la couche 3037714 7 isolante supplémentaire comprend un oxyde à forte constante diélectrique. Quelle que soit la variante, le substrat semiconducteur peut être un substrat de type SOI c' est-à-dire comportant un film 5 semiconducteur supporté par une couche isolante enterrée (BOX) elle- même supportée par un substrat porteur. Dans ce cas, ladite couche isolante enterrée comporte au moins une partie de ladite zone isolante et ladite région semiconductrice peut être une partie du substrat porteur. 10 D' autres avantages et caractéristiques de l' invention apparaîtront à l'examen de la description détaillée de modes de mise en oeuvre et de réalisation, nullement limitatifs, et des dessins annexés sur lesquels : les figures 1 à 35 illustrent schématiquement des modes de 15 mise en oeuvre et de réalisation de l'invention. La figure 1 illustre schématiquement une vue de dessus d'une partie d'un circuit intégré IC comportant une zone active ZA encadrée ici par deux lignes de polysilicium LP. La zone active ZA peut être une zone de source ou de drain 20 d'un transistor dont la ligne de polysilicium LP située à gauche de la figure 1 forme alors une région de grille. Dans ce cas, une autre zone active située de l'autre côté de la ligne de polysilicium LP et formant la région de drain ou de source du transistor, serait présente. Cela étant, d'une façon générale, la zone active ZA peut être 25 toute zone active, par exemple une zone permettant une prise de contact en vue de polariser le substrat sous-jacent. Dans l'exemple décrit ici, le circuit intégré IC comporte plusieurs lignes de polysilicium parallèles, les deux lignes de droite sur la figure 1 reposant sur une zone isolante DS et servant de motifs 30 d'aide à la photolithographie des régions de grille. Par ailleurs, le contact CTC s'étend parallèlement aux lignes de polysilicium LP. Il vient contacter la zone active ZA et déborde de cette zone active dans la direction parallèle aux lignes de polysilicium LP pour venir chevaucher une cavité isolante CVO. 3037714 8 Dans les exemples qui vont maintenant être décrits, le circuit intégré est réalisé sur un substrat de type SOI bien que l'invention ne soit pas limitée à ce type de substrat. Par ailleurs, les figures suivantes portant des numéros pairs 5 sont des coupes schématiques selon la ligne AA de la figure 1 tandis que les figures portant des numéros impairs sont des vues en coupe schématiques selon la ligne BB de la figure 1. On va maintenant décrire plus en détail une première variante d'un procédé de réalisation du contact CTC en se référant plus 10 particulièrement aux figures 2 à 19. Sur les figures 2 et 3, la structure STR obtenue après les premières phases classiques du procédé d'intégration du contact, comporte comme indiqué ci-avant, un substrat de type SOI comprenant un film semi-conducteur 3 au-dessus d'une couche isolante enterrée 2 15 (BOX) elle-même supportée par un substrat porteur semiconducteur sous-jacent 1. Dans l'exemple décrit ici, la zone 4 représente des tranchées isolantes, par exemple du type tranchées peu profondes (STI : « Shallow Trench Isolation »). 20 La zone active ZA résulte d'une épitaxie de silicium 50 entre les deux lignes de polysilicium LP. La préparation de cette épitaxie nécessite des traitements de nettoyage, généralement par voie humide et à base d'acide fluorhydrique (HF), qui consomment une certaine quantité d'oxyde de 25 silicium sur toutes les surfaces exposées de la plaquette, et notamment dans les zones isolantes 4, entre deux lignes de polysilicium LP, provoquant ainsi la formation des cavités CVO, CV1, CV2. Par ailleurs, la région épitaxiée 50 ainsi que les lignes de polysilicium LP ont subi un traitement de siliciuration, la zone active 30 comportant ainsi une zone 51 comportant un siliciure de métal, par exemple du siliciure de nickel (NiSi). On voit sur la figure 3 que la cavité CVO, qui se situe en bordure de la zone active ZA, avoisine au niveau de sa paroi de fond, une partie du substrat porteur 1. 3037714 9 Comme illustré sur les figures 4 et 5, on dépose sur la structure STR des figures 2 et 3 une première couche isolante 6, typiquement une couche d'arrêt de gravure en nitrure de silicium (couche communément désignée par l'homme du métier sous l'acronyme 5 anglosaxon « couche CESL », pour « Contact Etch Stop Layer »). Puis, comme illustré sur les figures 6 et 7, on dépose sur cette couche 6 un premier matériau isolant 7, par exemple du dioxyde de silicium. On procède ensuite (figures 8 et 9) à un polissage 10 mécanochimique. Dans l'étape suivante, illustrée sur les figures 10 et 11, on dépose sur la première couche isolante 6 et sur le premier matériau isolant 7 ayant rempli notamment la cavité CVO, une couche isolante supplémentaire 8. 15 Cette couche isolante supplémentaire 8 peut être également une couche de nitrure de silicium. Comme on le verra plus en détail ci-après, elle va servir également de couche d'arrêt de gravure. Puis, comme illustré sur les figures 12 et 13, on procède à un dépôt d'un deuxième matériau isolant 9, par exemple un oxyde TEOS. 20 On réalise ensuite, de façon classique et connue en soi, dans un masque 10, une ouverture 100 définissant la géométrie du futur contact CTC. Puis, comme illustré sur les figures 14 et 15, on procède à une première gravure GV1 du deuxième matériau isolant 9 à travers 25 l'orifice 100 de façon à définir un premier orifice 101 débouchant sur la couche isolante supplémentaire 8. Cette première gravure GV1 est une gravure avec arrêt sur la couche 8. A titre d'exemple, on peut utiliser une gravure du type gravure sèche par plasma (communément désignée sous l'acronyme 30 anglosaxon RIE « Reactive Ion Etching ») avec une chimie fluorocarbonée. A ce stade, compte tenu de la présence de la couche isolante supplémentaire 8 au-dessus de la cavité CVO, la gravure GV1 n'a pas 3037714 10 gravé le premier matériau isolant 7 présent dans la cavité CVO, ce qui aurait été le cas en l'absence de cette couche 8. Puis, comme illustré sur les figures 16 et 17, on procède à une deuxième gravure GV2 permettant de graver la partie de la couche 8 et 5 de la couche 6 de façon à déboucher sur la zone siliciurée 51 de la zone active ZA. Par ailleurs, cette gravure GV2 grave également la couche 8 située au-dessus de la cavité CVO et consomme une partie du premier matériau isolant 7. Cela étant, après cette gravure GV2, il reste une hauteur h, par exemple 40 nm, de premier matériau isolant 7 10 au-dessus de la première couche isolante 6 tapissant la paroi de fond de la cavité CVO. Cette gravure GV2 est également une gravure classique et connue en soi par exemple gravure sèche par plasma avec une chimie contenant un gaz du type CHxFy. 15 La couche isolante supplémentaire 8 est avantageusement suffisamment épaisse pour pouvoir constituer une couche d'arrêt de gravure pour la gravure GV1 et est suffisamment fine pour ne pas perturber la gravure GV2 et permettre de déboucher effectivement sur la zone siliciurée 51. Une épaisseur comprise entre 5 et 20 nm est une 20 épaisseur acceptable. En pratique, la couche isolante supplémentaire 8 a une épaisseur de l'ordre de 10 nm. Puis, comme illustré sur les figures 18 et 19, on procède à un remplissage de l'orifice 102 obtenu à l'issue de la gravure GV2, par un matériau de remplissage électriquement conducteur, par exemple du 25 cuivre, du tungstène ou de l'aluminium. Ce remplissage s'effectue classiquement par un dépôt suivi d'un polissage mécanochimique. Comme on le voit sur les figures 18 et 19, le circuit intégré comprend ici une zone active ZA s'étendant au-dessus du substrat semiconducteur 3. Une cavité CVO est située en bordure de la zone 30 active ZA et s'étend dans une zone isolante 2, et éventuellement 4, jusqu'au voisinage d'une région semiconductrice formée ici d'une partie du substrat porteur 1. Le contact électriquement conducteur CTC est situé au sein d'un empilement isolant et débouche sur la zone active ZA et dans la cavité. 3037714 11 Cet empilement isolant comporte ici la première couche isolante 6 recouvrant la zone active à l'extérieur du contact CTC, tapissant au moins partiellement les parois de la cavité CVO et possédant une portion 60 située entre le contact CTC et la région 5 semiconductrice 1. L'empilement isolant comporte également une région isolante au-dessus de la première couche isolante 6. Cette région isolante comporte le premier matériau 7 et le deuxième matériau 9, isolants, autour du contact CTC, ainsi que la couche isolante supplémentaire 8. 10 Cette couche isolante supplémentaire 8 possède une première partie 80 recouvrant la première couche isolante 6 à l'extérieur du contact CTC et une deuxième partie 81 située ici entre les matériaux isolants 7 et 9 à distance de la partie de la première couche isolante 6 qui tapisse les parois de la cavité CVO. 15 On se réfère maintenant plus particulièrement aux figures 20 à pour illustrer une variante de l'invention. Le procédé selon cette variante débute également par les étapes illustrées sur les figures 2 à 5. Puis, comme illustré sur les figures 20 et 21, on dépose sur la 20 structure illustrée sur les figures 4 et 5, une couche isolante supplémentaire 12 qui recouvre la première couche isolante 6. Cette couche isolante supplémentaire 12 forme une couche barrière et elle est sélectivement gravable par rapport à la première couche isolante 6. En d' autres termes, la couche isolante 25 supplémentaire 12 est configurée pour ne pas être gravée ou quasiment pas gravée lors d'une gravure de la première couche isolante 6. A titre indicatif, la première couche isolante 6 peut comporter du nitrure de silicium tandis que la couche isolante supplémentaire 12 peut comporter un matériau diélectrique à forte constante diélectrique 30 k, typiquement supérieure à 15. Un tel diélectrique peut être par exemple A102, Hf02, AIN, TiN, TiO2 sans que ces exemples ne soient limitatifs. Puis, comme illustré sur les figures 22 et 23, on procède au dépôt du premier matériau isolant 7 sur cette couche isolante 3037714 12 supplémentaire 12. Ce dépôt est suivi d'un polissage mécanochimique permettant d'obtenir la structure illustrée sur les figures 24 et 25. Plus précisément, la couche isolante supplémentaire 12 subsiste dans les cavités mais a été retirée au-dessus des autres parties de la première 5 couche isolante 6, en particulier au-dessus de la zone active ZA. A cet égard, la couche isolante supplémentaire 12 est avantageusement suffisamment épaisse pour constituer une couche d'arrêt de gravure et suffisamment fine pour ne pas perturber le polissage mécanochimique. 10 Une épaisseur comprise entre 2 et 15 nm est une épaisseur acceptable. Typiquement, l'épaisseur de la couche isolante supplémentaire 12 est de l'ordre de 6 nm.. On procède ensuite, comme illustré sur les figures 26 et 27, au dépôt du deuxième matériau isolant 9, typiquement de l'oxyde TEOS. 15 Puis, d'une façon analogue à ce qui a été décrit précédemment, on forme dans le masque 10 l'ouverture 100 permettant de définir la géométrie du contact CTC (figures 28 et 29). On procède ensuite à une gravure GV4 par exemple identique à la gravure GV1. Cette gravure GV4 s'arrête d'une part sur la première 20 couche isolante 6 au-dessus de la zone active ZA et d'autre part sur la couche isolante supplémentaire 12 dans le fond de la cavité CVO. On a ainsi formé un orifice 103 (figures 30 et 31). Puis, on procède à une gravure GV5, qui permet de graver sélectivement la couche isolante supplémentaire 6 sans graver ou 25 quasiment sans graver la couche isolante supplémentaire 12. Une telle gravure GV5 est par exemple une gravure du type gravure sèche par plasma avec une chimie contenant un gaz du type CHxFy. On a alors obtenu un orifice 104 débouchant sur la zone 30 siliciurée 51 de la zone active ZA et débouchant sur la couche isolante supplémentaire 12 dans le fond de la cavité CVO (figures 32 et 33). On procède ensuite d'une façon analogue à ce qui a été décrit ci-avant, au remplissage de l'orifice 104 de façon à former le contact électriquement conducteur CTC (figures 34 et 35). 3037714 13 La présence de la couche isolante supplémentaire 12 dans le fond de la cavité CVO permet ainsi d'éviter un percement de la première couche isolante 6 et par conséquent un court-circuit entre l'extrémité du contact CTC et la partie voisine du substrat porteur 1. 5 Comme on le voit sur les figures 34 et 35, l'empilement isolant comporte cette fois-ci la première couche isolante 6 recouvrant la zone active ZA à l'extérieur du contact CTC et tapissant les parois de la cavité CVO, la couche isolante supplémentaire 12 recouvrant la partie de la première couche isolante 6 qui tapisse les parois de la cavité. Le 10 contact CTC a atteint cette couche isolante supplémentaire 12 dans la cavité CVO. Et, d'une façon analogue à ce qui a été décrit ci-avant, l'empilement isolant comporte par ailleurs une région isolante située au-dessus de la première couche isolante 6 et de la couche isolante 15 supplémentaire 12 et comportant le premier matériau isolant 7 et le deuxième matériau isolant 9 autour du contact CTC. L'invention n'est pas limitée aux modes de mise en oeuvre et de réalisation qui viennent d'être décrits mais en embrasse toutes les variantes. 20 Le substrat peut aussi être un substrat massif supportant des régions actives surélevées. L'invention peut s'appliquer à tout type de transistors, notamment des transistors MOS planaire, mais aussi à des transistors MOS de FinFET. REVENDICATIONS1. Procédé de réalisation d'un contact sur une zone active d'un circuit intégré, la zone active (ZA) s'étendant au-dessus d'un substrat semiconducteur (3), comprenant une formation au-dessus de ladite zone active et dans et au-dessus d'une cavité (CVO) située en bordure de la zone active et s'étendant dans une zone isolante (2, 4) jusqu'au voisinage d'une région semiconductrice (1), d'un empilement isolant comportant une formation d'une première couche isolante (6) recouvrant la zone active (ZA) et tapissant les parois de la cavité (CVO) et une formation d'une région isolante (7, 9) au-dessus de la première couche isolante, une opération de gravure d'une partie de l'empilement isolant de façon à définir un orifice débouchant sur la zone active et dans la cavité et un remplissage de l'orifice par un matériau de remplissage électriquement conducteur, caractérisé en ce que la formation de ladite région isolante comprend postérieurement à la formation de la première couche isolante (6) une formation d'une couche isolante supplémentaire (8, 12) configurée pour empêcher lors de ladite opération de gravure, un percement d'une portion (60) de la première couche isolante (6) tapissant les parois de la cavité (CVO) et située à proximité de ladite région semiconductrice (1). 2. Procédé selon la revendication 1, dans lequel la formation de la région isolante comprend un remplissage de la cavité par un premier matériau isolant (7) recouvrant la partie de première couche isolante (6) tapissant les parois de la cavité, une formation de la couche isolante supplémentaire (8) recouvrant la première couche isolante (6) et le premier matériau isolant (7) et une formation d'une deuxième couche isolante (9) sur la couche isolante supplémentaire (8). 3. Procédé selon la revendication 2, dans lequel l'opération de gravure comprend une première gravure (GV1) de la deuxième couche isolante avec arrêt sur la couche isolante supplémentaire (8), puis une deuxième gravure (GV2) configurée pour graver d'une part la couche isolante supplémentaire (8) et la première couche isolante sous-jacente 3037714 15 (6) de façon à déboucher sur la zone active (51) et d'autre part la couche isolante supplémentaire (8) et une partie sous-jacente du premier matériau isolant (7) situé dans ladite cavité sans percer ladite portion de la première couche isolante. 5 4. Procédé selon la revendication 2, dans lequel le matériau de la couche isolante supplémentaire (8) est identique au matériau de la première couche isolante (6). 5. Procédé selon la revendication 1 ou 2, dans lequel l'épaisseur de la couche isolante supplémentaire (8) est comprise entre 10 5 et 20 nanomètres. 6. Procédé selon la revendication 1, dans lequel la formation de la région isolante comprend une formation de la couche isolante supplémentaire (12) recouvrant la partie de première couche isolante (6) tapissant les parois de la cavité, la couche isolante supplémentaire 15 (12) étant configurée pour être sélectivement gravable par rapport à la première couche isolante (6), un remplissage de la cavité par un premier matériau isolant (7) recouvrant la couche isolante supplémentaire et une formation d'une deuxième couche isolante (9) sur le premier matériau isolant (7). 20 7. Procédé selon la revendication 6, dans lequel l'opération de gravure comprend une première gravure (GV4) de la deuxième couche isolante avec arrêt sur la partie de la première couche isolante située au dessus de la zone active et sur la couche isolante supplémentaire, puis une deuxième gravure sélective (GV5) configurée pour graver 25 ladite partie de la première couche isolante située au dessus de la zone active de façon à déboucher sur la zone active sans graver la couche isolante supplémentaire. 8. Procédé selon la revendication 6 ou 7, dans lequel la première couche isolante (6) comprend un nitrure de silicium et la 30 couche isolante supplémentaire (12) comprend un oxyde à forte constante diélectrique. 9. Procédé selon l'une des revendications précédentes, dans lequel ledit substrat semiconducteur est un film semiconducteur (3) supporté par une couche isolante (2) enterrée elle-même supportée par 3037714 16 un substrat porteur (1), ladite couche isolante enterrée (2) comportant au moins une partie de ladite zone isolante (2, 4), ladite région semiconductrice (1) étant une partie dudit substrat porteur (1). 10. Circuit intégré, comprenant au moins une zone active (ZA) 5 s'étendant au-dessus d'un substrat semiconducteur, une cavité (CVO) située en bordure de la zone active et s'étendant dans une zone isolante (2, 4) jusqu'au voisinage d'une région semiconductrice, un empilement isolant et un contact électriquement conducteur (CTC) au sein de l'empilement isolant débouchant sur la zone active et dans la 10 cavité, caractérisé en ce que l'empilement isolant comporte une première couche isolante (6) recouvrant la zone active à l'extérieur dudit contact (CTC), tapissant au moins partiellement les parois de la cavité et possédant une portion (60) située entre ledit contact et ladite région semiconductrice, une région isolante au-dessus de la première 15 couche isolante comportant au moins un matériau isolant (7) autour dudit contact et une couche isolante supplémentaire (8) possédant une première partie (80) recouvrant la première couche isolante à l'extérieur dudit contact et une deuxième partie (81) située l'extérieur du contact (CTC) au sein dudit au moins un matériau 20 isolant à distance de la partie de la première couche isolante (6) tapissant au moins partiellement les parois de la cavité. 11. Circuit intégré selon la revendication 10, dans lequel le matériau de la couche isolante supplémentaire (8) est identique au matériau de la première couche isolante (6). 25 12. Circuit intégré selon la revendication 11, dans lequel la couche isolante supplémentaire (8) et la première couche isolante (6) comprennent un nitrure de silicium. 13. Circuit intégré selon l'une des revendications 10 à 12, dans lequel l'épaisseur de la couche isolante supplémentaire (8) est 30 comprise entre 5 et 20 nanomètres. 14. Circuit intégré, comprenant au moins une zone active (ZA) s'étendant au-dessus d'un substrat semiconducteur (3), une cavité (CVO) située en bordure de la zone active et s'étendant dans une zone isolante (2, 4) jusqu'au voisinage d'une région semiconductrice, un 3037714 17 empilement isolant et un contact électriquement conducteur (CTC) au sein de l'empilement isolant débouchant sur la zone active et dans la cavité, caractérisé en ce que l'empilement isolant comporte une première couche isolante (6) recouvrant la zone active à l'extérieur 5 dudit contact et tapissant les parois de la cavité, une couche isolante supplémentaire (12) recouvrant la partie de la première couche isolante (6) tapissant les parois de ladite cavité, le contact (CTC) atteignant cette couche isolante supplémentaire dans ladite cavité, et une région isolante (7, 9) au-dessus de la première couche isolante (6) 10 et de la couche isolante supplémentaire (12) comportant au moins un matériau isolant (7, 9) autour dudit contact. 15. Circuit intégré selon la revendication 14, dans lequel la première couche isolante (6) comprend un nitrure de silicium et la couche isolante supplémentaire (12) comprend un oxyde à forte 15 constante diélectrique. 16. Circuit intégré selon l'une des revendications 10 à 14, dans lequel ledit substrat semiconducteur est un film semiconducteur (3) supporté par une couche isolante enterrée (2) elle-même supportée par un substrat porteur (1), ladite couche isolante enterrée (2) 20 comportant au moins une partie de ladite zone isolante (2, 4), ladite région semiconductrice (1) étant une partie dudit substrat porteur (1).