FR 3044818 A1 20170609 FR 1561730 A 20151202 1 Procédé de gestion d'une ligne défectueuse du plan mémoire d'une mémoire non volatile et dispositif de mémoire correspondant Des modes de mise en oeuvre et de réalisation de l'invention concernent les mémoires non volatiles, et plus particulièrement les mémoires effaçables par page et équipées d'un mécanisme de redondance de lignes. En fonctionnement, le plan mémoire d'une mémoire non volatile peut être sujet à des court-circuits, par exemple entre la ligne de mots et le substrat, en raison notamment de la forte différence de potentiel appliquée durant l'opération d'effacement. Ces court-circuits peuvent être liés à une cassure de l'oxyde tunnel ou à une cassure des espaceurs isolants flanquant les régions de grille. Il peut alors en résulter des défauts dans certains secteurs ou dans certaines lignes de la mémoire non volatile. Des mécanismes de redondance de lignes existent qui prévoient, lors d'une détection d'une ligne défectueuse, un remplacement de cette ligne défectueuse par une ligne redondante. Un exemple de mécanisme de redondance de secteurs d'une mémoire non volatile est par exemple décrit dans la demande de brevet US 2004/013953. Selon un mode de mise en oeuvre et de réalisation, il est proposé un mécanisme automatique de redondance de lignes ou pages d'une mémoire non volatile opérant durant le fonctionnement normal de la mémoire et ayant un impact réduit voire inexistant, sur le temps d'accès en lecture de la mémoire. Selon un aspect, il est proposé un procédé de gestion du fonctionnement d'une mémoire non volatile, effaçable par page, et équipée d'un mécanisme de redondance de lignes. Le procédé selon cet aspect comprend en cas de détection d'une ligne défectueuse du plan mémoire, un stockage de l'adresse de la ligne dans un registre non volatile et une affectation d'une ligne 3044818 2 redondante ayant une nouvelle adresse, et, en cas d'une tentative d'écriture de ladite ligne défectueuse, une écriture de la ligne redondante. Selon une caractéristique générale de cet aspect, le procédé 5 comprend en outre, lors d'une écriture de la ligne redondante, un chargement de nouveau contenu de la ligne redondante dans un moyen de mémoire volatil, par exemple une mémoire tampon du type RAM, et, à l'issue de l'opération d'écriture de toute autre ligne du plan mémoire, un rechargement du nouveau contenu de la ligne redondante 10 dans le moyen de mémoire volatil. Et, lors d'une commande de lecture de ladite ligne redondante, le procédé comprend au moins une lecture du moyen de mémoire volatil de façon à délivrer ledit nouveau contenu de la ligne redondante stocké dans ledit moyen de mémoire volatil. 15 En d'autres termes, ce moyen de mémoire volatil qui est utilisé comme mémoire-tampon de ligne ou de page pendant l'opération d'écriture de ladite ligne (ou page) puisque les données de la ligne sont d'abord transférées dans le moyen de mémoire volatil avant d'être écrites dans la mémoire non volatile, est chargé, lors de l'écriture de 20 ligne redondante, avec le nouveau contenu de cette ligne redondante. Par ailleurs, puisque lors de l'écriture de toute autre ligne du plan mémoire, le contenu du moyen de mémoire volatil est écrasé, on procède à un rechargement dudit contenu de la ligne redondante dans le moyen de mémoire volatil. 25 Ainsi, le moyen de mémoire volatil est constamment chargé avec le contenu de la ligne redondante, excepté durant l'opération d'écriture elle-même de toute autre ligne du plan mémoire. Et, lors d'une commande de lecture de la ligne redondante, on lit le moyen de mémoire volatil de façon à délivrer le contenu de la 30 ligne redondante qui est stocké, ce qui est très avantageux car l'accès au moyen de mémoire volatil est beaucoup plus rapide que l'accès à la mémoire non volatile. En théorie, il ne serait pas nécessaire de procéder à un rechargement du moyen de mémoire volatil avec le nouveau contenu de 3044818 3 la ligne redondante à l'issue de l'écriture de la ligne redondante puisque le moyen de mémoire volatil contient déjà ce contenu. Cependant, à des fins de simplification de la machine d'état, il est préférable que le procédé comprenne également un rechargement du 5 nouveau contenu de la ligne redondante dans les moyens de mémoire volatile effectué à l'issue de l'écriture de la ligne redondante. En général, une opération d'écriture dans la mémoire volatile comporte une étape d' effacement suivie d'une étape de programmation. 10 Cela étant, dans certains cas, cette opération d'écriture peut comporter uniquement une étape d'effacement ou uniquement une étape de programmation. Ainsi, si par exemple la page à écrire ne contient que des « 0 », alors seule une étape d'effacement est nécessaire. 15 De même, lorsque tous les mots de la page sont égaux à OF (en notation hexadécimale), et doivent être remplacés par les mots 1F, alors l'étape d'effacement est inutile. Le procédé selon cet aspect s'applique avantageusement à une mémoire non volatile configurée de sorte qu'une ligne défectueuse 20 n'affecte pas la fonctionnalité des autres lignes. C'est par exemple le cas pour une mémoire du type mémoire morte électriquement effaçable et programmable (EEPROM) effaçable par page, ou bien une mémoire dont les cellules mémoire comportent une grille 25 flottante et une grille partagée, à savoir une grille de commande et une grille d'effacement, ou encore une mémoire non volatile du type de celle décrite dans la demande de brevet français n°15 54163, dont les colonnes de cellules mémoire comprennent deux lignes de bits et des paires de cellules mémoire 30 jumelles comportant une grille de sélection commune, les cellules mémoire adjacentes jumelles d'une même colonne n'étant pas reliées à la même ligne de bit tandis que les cellules mémoire adjacentes non jumelles d'une même colonne sont reliées à la même ligne de bit, ces exemples n'étant toutefois pas limitatifs. 3044818 4 Selon un autre aspect, il est proposé un dispositif de mémoire comprenant une mémoire non volatile effaçable par page, un mécanisme de redondance de lignes comportant au moins un registre non volatil et des moyens de commande configurés pour en cas de 5 détection d'une ligne défectueuse du plan mémoire, stocker l'adresse de la ligne dans ledit au moins un registre non volatil et pour, en cas d'une tentative d'écriture de ladite ligne défectueuse, autoriser une écriture dans une ligne redondante. Selon une caractéristique générale de cet autre aspect, le 10 dispositif de mémoire comprend en outre un moyen de mémoire volatil et les moyens de commande sont en outre configurés pour, lors d'une écriture de la ligne redondante, effectuer un stockage du nouveau contenu de ladite ligne redondante dans le moyen de mémoire volatil, et 15 à l'issue d'une opération d'écriture de toute autre ligne du plan mémoire, effectuer un nouveau stockage dudit nouveau contenu de ladite ligne redondante dans le moyen de mémoire volatil, et lors d'une commande de lecture de ladite ligne redondante, activer au moins une lecture du moyen de mémoire volatil de façon à 20 délivrer ledit nouveau contenu de ladite ligne redondante stocké dans ledit moyen de mémoire volatil. Selon un mode de réalisation, les moyens de commande sont également configurés pour effectuer un rechargement dudit nouveau contenu de la ligne redondante dans ledit moyen de mémoire volatil à 25 l'issue de l'écriture de ladite ligne redondante. Généralement, des amplificateurs de lecture sont associés à la mémoire non volatile et sont utilisables lors d'opérations de lecture dans cette mémoire non volatile. Et, selon un mode de réalisation, les moyens de commande comportent un multiplexeur possédant une 30 première entrée connectée à la mémoire non volatile, une deuxième entrée connectée au moyen de mémoire volatil, et un bloc de commande configuré pour lors d'une commande de lecture de ladite ligne redondante, sélectionner la deuxième entrée en un temps de 3044818 5 sélection inférieur à la durée de mise en oeuvre des amplificateurs de lecture. En d'autres termes, le multiplexeur peut être positionné très rapidement et en tout cas bien avant la fin des opérations de lecture 5 mis en oeuvre par les amplificateurs de lecture. D' autres avantages et caractéristiques de l' invention apparaîtront à l'examen de la description détaillée de modes de mise en oeuvre et de réalisation, nullement limitatifs, et des dessins annexés sur lesquels : 10 - Les figures 1 à 4 illustrent différents modes de mise en oeuvre et de réalisation de l'invention. Sur la figure 1, la référence DIS désigne un dispositif de mémoire comportant un plan mémoire PM d'une mémoire non volatile, comportant de façon classique des lignes LG et des colonnes. 15 Dans le cas présent, le plan mémoire PM est organisé par page, chaque ligne LG formant une page de la mémoire. Le dispositif de mémoire DIS comporte également de façon classique des décodeurs lignes et colonnes DCDY et DCDX, un registre d'adresses ADRG ainsi que des amplificateurs de lecture 20 AMPL. Sur la figure 1, les amplificateurs de lecture AMPL ont été représentés à des fins de simplification de la figure en dessous du plan mémoire PM avec le décodeur colonnes DCDX représenté au dessus du plan mémoire, alors que bien entendu en pratique le décodeur colonnes 25 DCDX est disposé entre le plan mémoire et les amplificateurs de lecture AMPL. D'autres moyens classiques et connus d'un dispositif de mémoire, non utiles à la compréhension de l'invention, ne sont pas représentés ici à des fins de simplification. 30 Le plan mémoire PM comporte également au moins une ligne redondante LGD (une seule ligne redondante est ici représentée à des fins de simplification). En effet, il est possible lors du fonctionnement de la mémoire, qu'une ligne LG du plan mémoire devienne défectueuse à la suite par 3044818 6 exemple de court-circuits se produisant pendant la phase d'effacement en raison des fortes différences de potentiel appliquées sur les cellules-mémoire pendant cette phase d'effacement. La détection d'une ligne défectueuse, par exemple la ligne LG, 5 s'effectue de façon classique et connue en soi pendant la phase d'effacement. A titre indicatif, si à l'issue de la phase d'effacement, on constate que certaines cellules-mémoire de la ligne ne sont pas correctement effacées, on recommence une opération d'effacement et ainsi de suite pendant plusieurs fois, typiquement pendant une dizaine 10 de fois. Si au bout de cette séquence certaines cellules de la ligne LG ne sont toujours pas correctement effacées, on déclare alors la ligne LG comme défectueuse. Afin de gérer la ou les lignes défectueuses éventuellement 15 détectées au sein du plan mémoire PM, le dispositif de mémoire DIS comporte également un mécanisme de redondance de lignes comportant ici un premier registre non volatile RGNV1 et un deuxième registre non volatile RGNV2. Le registre RGNV1 est destiné à stocker autant de bits qu'il y a 20 de lignes redondantes, chaque bit étant représentatif de l'activation ou non de la redondance (« redundancy enabled ») concernant la ligne redondante correspondante, tandis que le registre RGNV2 est destiné à stocker l'adresse de toute ligne LG détectée comme étant défectueuse, étant bien entendu que le registre RGNV2 ne peut pas contenir plus 25 d'adresses de lignes détectées comme étant défectueuses qu'il n'y a de lignes redondantes. Bien que les deux registres RGNV1 et RGNV2 aient été représentés dans cet exemple comme deux registres non volatils distincts, ces deux registres pourraient être regroupés 30 fonctionnellement au sein d'un seul et même registre non volatil. Outre ces registres non volatils, le mécanisme de redondance de ligne comporte des moyens de commande représentés dans cet exemple par trois blocs de commande BL1, BL2, BL3, réalisés par 3044818 7 exemple à partir de portes et/ou composants logiques, et dont on reviendra plus en détail ci-après sur la fonction. Le dispositif de mémoire DIS comporte également un moyen de mémoire volatil MMV, par exemple du type mémoire RAM. 5 Cette mémoire MMV est connectée d'une part à une entrée de données DD et d'autre part à la sortie des amplificateurs de lecture AMPL par l'intermédiaire d'un premier multiplexeur MUX1 commandable par un signal de commande SC1. La sortie de la mémoire MMV est connectée d'une part à une 10 deuxième entrée EM2 d'un deuxième multiplexeur MUX2 et d'autre part au registre de données (non représenté ici à des fins de simplification) de la mémoire non volatile. La première entrée EM1 du multiplexeur MUX2 est reliée à la sortie des amplificateurs de lecture AMPL. 15 Le multiplexeur MUX2 est commandé par un signal de commande SC3 délivré par la sortie S31 du bloc de commande BL3. De ce fait, la sortie SM1 du multiplexeur MUX2 est apte à délivrer soit le contenu d'une ligne du plan mémoire PM de la mémoire non volatile soit, comme on le verra plus en détail ci-après, 20 le contenu de la ligne redondante LGD affecté à une ligne LG détectée comme étant défectueuse. On se réfère maintenant plus particulièrement aux figures 2 et 3 pour illustrer un mode de mise en oeuvre d'un procédé selon l' invention. 25 Sur la figure 2, on suppose être en présence d'une commande d'écriture dans une ligne du plan mémoire PM. Dans un tel cas, on vérifie tout d'abord si la redondance est activée (étape 20). En d'autres termes, on vérifie si au préalable, une ligne du plan 30 mémoire a déjà été considérée comme étant défectueuse. A titre d'exemple, si le bit stocké dans le registre RGNV1 est à « 0 », cela signifie que la redondance n'est pas activée tandis que si ce bit est égal à 1, la redondance est activée. 3044818 8 Dans le cas où la redondance est activée, la sortie Si du bloc de commande BL1 est à zéro puisque l'une des deux entrées de la porte logique ET, référencée PL2 (figure 1), est à zéro. Le signal de commande SC1 est reçu sur l'entrée E20 du bloc 5 de commande BL2 qui délivre, sur sa sortie S20, un signal de commande SC2 configuré pour, dans le cas présent, permettre au décodeur de lignes DCDY d'effectuer un décodage sur le plan mémoire et non sur la ligne redondante LGD. A cet égard, l'adresse de la ligne à écrire est communiquée au 10 décodeur de ligne DCDY et au décodeur de colonne DCDX et l'écriture de la ligne s'effectue de façon classique (étape 26). Plus précisément l'opération d' écriture comporte ici classiquement un effacement suivi d'une programmation. Lors de la programmation, les données de la ligne à écrire sont transmises via 15 l'entrée de données DD et le multiplexeur MUX1 à la mémoire volatile MMV qui agit ici comme mémoire tampon, et ces données sont ensuite écrites dans le plan mémoire PM. Puisque dans l'étape 27, la redondance n'est pas activée, le procédé se termine. 20 Dans le cas où la redondance est activée (étape 20) le bit de redondance stocké dans le registre non volatile RGNV1 est à l'état logique « 1 ». L'étape suivante 21 comporte alors la comparaison de l'adresse de la ligne à écrire avec la ou les adresses stockées dans le registre 25 RGNV2 et correspondant à une ou des adresses de ligne(s) détectée(s) comme étant défectueuse(s). A cet égard, comme illustré sur la figure 1, le bloc BL1 comporte par exemple une porte logique NON OU EXCLUSIF (porte XNOR) référencée PLI, destinée à effectuer cette comparaison 30 d'adresses. Si les deux adresses sont identiques, la sortie de la porte logique PL1 est à 1 tandis qu'elle est à 0 dans le cas contraire. 3044818 9 Dans le cas où l'adresse de la ligne à écrire correspond à l'adresse d'une ligne défectueuse (étape 22), alors on procède (étape 23) à l'écriture de la ligne redondante LGD. A cet égard, le signal de commande SC1 a la valeur logique 1 5 et le signal de commande SC2 permet cette fois-ci non pas d'adresser le plan mémoire PM mais directement la ligne redondante LGD. Là encore, le nouveau contenu de la ligne redondante LGD transite via le premier multiplexeur MUX1 et la mémoire volatile MMV avant d'être écrit dans la ligne redondante LGD. 10 Bien que cela ne soit pas absolument indispensable, on effectue, dans un souci d'harmonisation avec l'écriture des autres lignes du plan mémoire, un rechargement du contenu de la ligne redondante LGD dans le moyen mémoire volatile MMV à l'issue de l'opération d'écriture de cette ligne redondante. 15 Plus précisément, comme illustré sur la figure 2, on effectue une lecture 24 de la ligne redondante LGD et, après avoir commandé le premier multiplexeur MUX1 avec le signal SC1 de façon adéquate, on charge ce contenu dans le moyen de mémoire volatil MMV (étape 25). Si dans l'étape 22, le résultat de la comparaison est négatif, 20 c'est-à-dire si la ligne que l'on souhaite écrire n'est pas une ligne défectueuse, alors on procède à l'écriture classique 26 de la ligne comme indiqué ci-avant. Par contre, puisque la redondance a été activée (étape 27), et que le contenu de la mémoire volatile MMV a été écrasé par le contenu 25 de la ligne que l'on vient d'écrire, il est nécessaire de procéder à nouveau au rechargement du moyen de mémoire volatil MMV avec le contenu de la ligne redondante à l'issue de l'écriture 26 dans la ligne non défectueuse. Par conséquent, on effectue de nouveau une lecture 24 de la 30 ligne redondante puis un stockage de ce contenu dans le moyen de mémoire volatil MMV (étape 25). On remarque donc que, excepté pendant les opérations d'écriture, notamment la phase de programmation, la mémoire volatile 3044818 10 MMV est constamment chargée avec le contenu de la ligne redondante LGD. On se réfère maintenant plus particulièrement à la figure 3 pour décrire un exemple de lecture d'une ligne ou page. 5 Dans l'exemple qui est illustré ici, que la ligne soit une ligne défectueuse ou non, son contenu est extrait de la mémoire non volatile après avoir procédé à sa sélection dans le plan mémoire (étapes 35 et 36). Parallèlement, on vérifie dans l'étape 30 si la redondance est 10 activée. Si la redondance n'est pas activée, alors le deuxième multiplexeur MUX2 est commandé de façon à ce que sa sortie SM1 soit reliée à sa première entrée EM1 de façon à délivrer en sortie le contenu de la ligne lue dans la mémoire non volatile. 15 Si la redondance est activée, on procède alors à une comparaison 31 de l'adresse de la ligne à lire avec les adresses des lignes défectueuses stockées dans le registre non volatile RGNV2. Si l'adresse de la ligne à lire ne correspond pas à une adresse d'une ligne défectueuse, alors le multiplexeur MUX2 est là encore 20 commandé de façon à délivrer en sortie le contenu de cette ligne lue à partir de la mémoire non volatile. Dans le cas où dans l'étape 32 la comparaison est positive, c'est-à-dire que l'adresse de la ligne à lire correspond à l'adresse d'une ligne défectueuse, alors on lit le contenu de la ligne redondante 25 stocké dans le moyen de mémoire volatil MMV (étape 33) et on commande le multiplexeur MUX2 à partir du signal SC3 de façon à relier sa sortie SM1 à sa deuxième entrée EM2 et délivrer par conséquent le contenu de la ligne redondante qui a été stocké dans le moyen de mémoire MMV. 30 Bien entendu, la lecture du moyen de mémoire MMV se fait en réponse à un signal de commande SC20 qui peut être délivré également par le bloc de commande BL3. Il convient de noter ici que l'accès en lecture du moyen de mémoire volatil MMV est beaucoup plus rapide que l'accès en lecture 3044818 11 de la mémoire non volatile par l'intermédiaire des amplificateurs de lecture AMPL. Par ailleurs, la délivrance 34 du signal de commande SC3 au multiplexeur MUX2 est très rapide et de ce fait le positionnement du 5 multiplexeur MUX2 est effectué en un temps bien inférieur à la durée des opérations de lecture via la mise en oeuvre des amplificateurs de lecture AMPL. Comme on le voit dans ce mode de mise en oeuvre, lors d'une commande de lecture d'une ligne défectueuse, il y a en fait deux 10 lectures qui sont faites en parallèle, à savoir une lecture de la ligne défectueuse elle-même à partir de la mémoire non volatile par l'activation des amplificateurs de lecture AMPL à partir du bloc BL3, et une lecture du contenu de la ligne redondante à partir du moyen de mémoire non volatile, seul ce dernier contenu étant sélectionné. 15 Il serait possible, en variante, de s'affranchir de la lecture de la ligne défectueuse effectuée à partir de la mémoire non volatile en simplifiant par exemple la structure du bloc de commande BL3 de façon à ne pas activer les amplificateurs de lecture AMPL. La mémoire non volatile est avantageusement une mémoire 20 configurée de sorte qu'une ligne défectueuse n'affecte pas la fonctionnalité des autres lignes. Il peut s'agir à cet égard d'une mémoire du type EEPROM effaçable par page ou encore d'une mémoire dont les cellules mémoire comportent une grille flottante et une grille partagée, à savoir une 25 grille de commande et une grille d'effacement. Il peut également s'agir d'une mémoire non volatile du type de celle décrite dans la demande de brevet français n°15 54163 et dont un mode de réalisation est illustré sur la figure 4. Plus précisément, le plan mémoire MA1 d'une telle mémoire 30 comprend deux lignes de bit par colonne de cellules mémoire. Ainsi, deux lignes de bit BU, B2,j sont attribuées aux cellules mémoire de la colonne de rang j, et deux lignes de bit Bl,j+1, B2,j+1 sont attribuées aux cellules mémoire de la colonne de rang j+1. 3044818 12 Deux cellules mémoire jumelles sont reliées à des lignes de bit différentes parmi les deux lignes de bit attribuées à la colonne dans laquelle elles se trouvent, tandis que deux cellules mémoire adjacentes mais non jumelles sont reliées à la même ligne de bit. 5 Ainsi, dans la colonne de rang j : - la borne de drain (D) du transistor à grille flottante T1,j est reliée à la ligne de bit Bl,j par l'intermédiaire d'un chemin conducteur 1A, - la borne de drain du transistor à grille flottante T2,j est reliée 10 à la ligne de bit B2,j par l'intermédiaire d'un chemin conducteur 23B, - la borne de drain du transistor à grille flottante T3,j est reliée à la ligne de bit B2,j par l'intermédiaire du chemin conducteur 23B (la cellule mémoire C2,j étant adjacente mais non jumelle à la cellule mémoire C3,j), et 15 - la borne de drain du transistor à grille flottante T4,j est reliée à la ligne de bit Bl,j par l'intermédiaire d'un chemin conducteur 4A. Dans la colonne de rang j+1 : - la borne de drain du transistor à grille flottante T1,j+1 est reliée à la ligne de bit Bl,j+1 par l'intermédiaire d'un chemin 20 conducteur 1C, - la borne de drain du transistor à grille flottante T2,j+1 est reliée à la ligne de bit B2,j+1 par l'intermédiaire d'un chemin conducteur 23D, - la borne de drain du transistor à grille flottante T3,j+1 est 25 reliée à la ligne de bit B2,j+1 par l'intermédiaire du chemin conducteur 23D (la cellule mémoire C2,j+1 étant adjacente mais non jumelle à la cellule mémoire C3,j+1), et - la borne de drain du transistor à grille flottante T4,j+1 est reliée à la ligne de bit Bl,j+1 par l'intermédiaire d'un chemin 30 conducteur 4C. Chaque cellule mémoire peut être ainsi lue indépendamment de sa cellule mémoire jumelle au moyen de la ligne de bit à laquelle elle est reliée et à laquelle sa cellule mémoire jumelle n'est pas reliée. Par exemple, après sélection des cellules mémoire jumelles C1,j, C2,j au 3044818 13 moyen d'une tension de sélection appliquée à la ligne de mot WL1,2, et après avoir appliqué une tension de lecture à ligne de contrôle de grille CGL1, la cellule mémoire Cl,j peut être lue par l'intermédiaire de la ligne de bit B 1,j sans qu'il soit nécessaire d'appliquer une 5 tension négative d'inhibition de lecture à la ligne de contrôle de grille CGL2 de la cellule mémoire jumelle C2,j puisque cette cellule mémoire n'est pas reliée à la ligne de bit B 1,j mais à la ligne de bit B2,j. Il convient également de noter que la présente invention est 10 compatible avec l'invention décrite dans la demande de brevet français déposée aux noms des demanderesses le même jour que la présente demande de brevet, et ayant pour titre « Procédé de gestion d'une ligne de bits défectueuse du plan mémoire d'une mémoire non volatile et dispositif de mémoire correspondant ». REVENDICATIONS1. Procédé de gestion du fonctionnement d'une mémoire non volatile effaçable par page et équipée d'un mécanisme de redondance de lignes, comprenant en cas de détection d'une ligne défectueuse du plan mémoire, un stockage de l'adresse de la ligne dans un registre non volatil (RGVN2) et une affectation d'une ligne redondante (LGD) ayant une nouvelle adresse, et en cas d'une tentative d'écriture de ladite ligne défectueuse (LG), une écriture (23) de la ligne redondante, caractérisé en ce qu'il comprend en outre lors d'une écriture de la ligne redondante, un chargement (25) du nouveau contenu de ladite ligne redondante dans un moyen de mémoire volatil (MMV) et à l'issue d'une opération d'écriture (26) de toute autre ligne du plan mémoire, un rechargement (25) dudit nouveau contenu de ladite ligne redondante dans le moyen de mémoire volatil, et lors d'une commande de lecture de ladite ligne redondante, au moins une lecture (33) du moyen de mémoire volatil de façon à délivrer ledit nouveau contenu de ladite ligne redondante stocké dans ledit moyen de mémoire volatil. 2. Procédé selon la revendication 1, dans lequel le chargement dudit nouveau contenu de la ligne redondante dans le moyen de mémoire volatil comprend un rechargement (25) dudit nouveau contenu dans ledit moyen de mémoire volatil (MMV) effectué à l'issue de l'écriture de ladite ligne redondante. 3. Procédé selon l'une des revendications précédentes, dans lequel ledit moyen de mémoire volatil (MMV) comprend une mémoire du type RAM. 4. Procédé selon l'une des revendications précédentes, dans lequel la mémoire non volatile est une mémoire configurée de sorte qu'une ligne défectueuse n'affecte pas la fonctionnalité des autres lignes. 5. Procédé selon l'une des revendications précédentes, dans lequel la mémoire non volatile est une mémoire non volatile comprenant des rangées et des colonnes de cellules mémoire (C1,j), les 3044818 15 colonnes de cellules mémoire comprenant des paires de cellules mémoire jumelles (C1,j, C2,j 1) comprenant une grille de sélection (CSG1,2) commune, chaque colonne de cellules mémoire comportant deux lignes de bit (B1,j, B2,j+1), les cellules mémoire adjacentes 5 jumelles d'une même colonne n'étant pas reliées à la même ligne de bit tandis que les cellules mémoire adjacentes non jumelles d'une même colonne sont reliées à la même ligne de bit. 6. Dispositif de mémoire, comprenant une mémoire non volatile effaçable par page (PM), un mécanisme de redondance de lignes 10 comportant au moins un registre non volatil (RGVN1, RGNVN2) et des moyens de commande (BL1, BL2, BL3) configurés pour en cas de détection d'une ligne défectueuse du plan mémoire, stocker l'adresse de la ligne dans ledit au moins un registre non volatil et pour, en cas d'une tentative écriture de ladite ligne défectueuse, autoriser une 15 écriture dans une ligne redondante, caractérisé en ce qu'il comprend en outre un moyen de mémoire volatil (MMV) et les moyens de commande (BL1, BL2, BL3) sont en outre configurés pour, lors d'une écriture de la ligne redondante, effectuer un stockage du nouveau contenu de ladite ligne redondante dans le moyen 20 de mémoire volatil (MMV), et à l'issue d'une opération d'écriture de toute autre ligne du plan mémoire effectuer un nouveau stockage dudit nouveau contenu de ladite ligne redondante dans le moyen de mémoire volatil, et lors d'une commande de lecture de ladite ligne redondante, 25 activer au moins une lecture du moyen de mémoire volatil de façon à délivrer ledit nouveau contenu de ladite ligne redondante stocké dans ledit moyen de mémoire volatil. 7. Dispositif selon la revendication 6, dans lequel les moyens de commande sont également configurés pour effectuer un 30 rechargement dudit nouveau contenu dans ledit moyen de mémoire volatil (MMV) à l'issue de l'écriture de ladite ligne redondante. 8. Dispositif selon la revendication 6 ou 7, comprenant des amplificateurs de lecture (AMPL) utilisables lors d'opérations de lecture dans la mémoire non volatile, et dans lequel les moyens de 3044818 16 commande comportent un multiplexeur (MUX2) possédant une première entrée connectée à la mémoire non volatile, un deuxième entrée connectée au moyen de mémoire volatil, et un bloc de commande configuré pour lors d'une commande de lecture de ladite 5 ligne redondante, sélectionner ladite deuxième entrée en un temps de sélection inférieur à la durée de mise en oeuvre des amplificateurs de lecture. 9. Dispositif selon l'une des revendications 6 à 8, dans lequel ledit moyen de mémoire volatil comprend une mémoire du type RAM. 10 10. Dispositif selon l'une des revendications 6 à 9, dans lequel la mémoire non volatile est une mémoire configurée de sorte qu'une ligne défectueuse n'affecte pas la fonctionnalité des autres lignes. 11. Dispositif selon l'une des revendications 6 à 10, dans lequel la mémoire non volatile est une mémoire non volatile 15 comprenant des rangées et des colonnes de cellules mémoire (C1,j), les colonnes de cellules mémoire comprenant des paires de cellules mémoire jumelles (C1,j, C2,j 1) comprenant une grille de sélection (CSG1,2) commune, chaque colonne de cellules mémoire comportant deux lignes de bit (B1,j, B2,j+1), les cellules mémoire adjacentes 20 jumelles d'une même colonne n'étant pas reliées à la même ligne de bit tandis que les cellules mémoire adjacentes non jumelles d'une même colonne sont reliées à la même ligne de bit.