FR 3038133 A1 20161230 FR 1555733 A 20150623 1 CELLULE MEMOIRE A CHANGEMENT DE PHASE AYANT UNE STRUCTURE COMPACTE La présente invention concerne les mémoires à changement de phase, et plus généralement les mémoires dans lesquelles chaque cellule mémoire comporte un transistor de sélection et un élément à impédance variable pouvant présenter plusieurs états différents détectables par une mesure d'impédance. Selon que l'élément peut conserver son état avec ou sans alimentation électrique, la mémoire est volatile ou non volatile. Les figures 1A, 1B représentent schématiquement en coupe un substrat semi-conducteur SUB sur lequel est formée une cellule mémoire MC11 comprenant un élément à résistance variable VZ. La figure 1A est une vue en coupe longitudinale suivant le plan AN indiqué sur la figure 1B, et la figure 1B est une vue en coupe transversale suivant le plan BB' indiqué sur la figure 1A. La cellule mémoire MC11 comprend un transistor de sélection comportant une grille GT, des régions de conduction (drain ou source) DDP et SDP de part et d'autre de la grille GT, et une région de canal sous la grille GT entre les régions de conduction DDP, SDP. La grille GT est réalisée dans une couche en silicium polycristallin formée sur une couche isolante GO déposée sur le substrat SUB. Les régions DDP, SDP sont formées par implantation de dopants dans le substrat SUB de chaque côté de la grille GT. La cellule mémoire MC11 est recouverte par un matériau isolant diélectrique D1. La région de conduction SDP est reliée à une ligne de source SL par l'intermédiaire d'un via traversant la couche isolante D1. La grille GT forme une ligne de mot WL s'étendant parallèlement à la ligne de source SL. L'élément à résistance variable VZ est formé dans la couche isolante D1 et est relié à la région de conduction DDP par l'intermédiaire d'un via formé dans la couche isolante D1. L'élément à résistance variable VZ est relié à une ligne de bit BL formée à la surface de la couche isolante D1 par l'intermédiaire d'un via BC formé dans la couche isolante D1. La ligne de bit BL est perpendiculaire aux lignes de mot WL et de source SL. La cellule mémoire est isolée de cellules mémoire adjacentes (ou d'autres éléments de circuit formés sur le substrat SUB) par des tranchées d'isolation peu profondes STI1 parallèles à la grille GT, et des tranchées d'isolation peu 3038133 2 profondes STI2 perpendiculaires à la grille GT. Les tranchées d'isolation STI1 peuvent être remplacées par des grilles de transistor, telles que la grille GT, polarisées de manière à maintenir le transistor associé à l'état bloqué. L'élément à résistance variable VZ est formé dans un matériau 5 pouvant passer d'une phase amorphe à une phase cristalline et réciproquement, sous l'effet de la chaleur. Dans sa forme amorphe, l'élément VZ présente une grande résistance, et dans la forme cristalline sa résistance est faible. L'élément VZ est donc associé en série à un élément chauffant HT sous l'effet du passage d'un courant. La forme amorphe est obtenue en 10 appliquant un pic de courant à l'élément chauffant HT, tandis que la forme cristalline est obtenue par un refroidissement plus lent de l'élément VZ en réduisant progressivement le courant traversant l'élément chauffant HT. Certains matériaux à changement de phase peuvent être contrôlés pour présenter plus de deux phases présentant des résistances différentes, ce qui 15 permet de stocker plusieurs bit dans une seule cellule mémoire. La figure 2 représente le circuit électrique d'une partie d'un plan mémoire comportant des cellules mémoire telles que la cellule mémoire MC11 représentée sur les figures 1A, 1B. Le plan mémoire comprend des lignes de mot WL, des lignes de source SL parallèles aux lignes de mot WL 20 et des lignes de mot bit perpendiculaires aux lignes de mot WL et aux lignes de source BL. Chaque cellule mémoire MC11 comprend un transistor de sélection ST comportant une borne de conduction (source ou drain) connectée à une borne d'un élément à résistance variable VZ dont l'autre borne est connectée à l'une des lignes de bit BL. L'autre borne de conduction 25 du transistor de sélection ST est connectée à l'une des lignes de source SL, et la borne de grille du transistor ST est connectée à l'une des lignes de mot WL. Pour réduire la surface occupée par chaque cellule mémoire, il a été proposé de réaliser les cellules mémoire par paire, partageant une même 30 région de conduction SDP connectée à une ligne de source SL, comme sur la figure 2. Dans ce mode de réalisation, la tranchée d'isolation ST1 à gauche sur la figure 1A est remplacée par une grille telle que la grille GT pour former la grille du transistor de sélection de l'autre cellule mémoire de la paire de cellules mémoire. 3038133 3 Il est souhaitable de réduire davantage la surface de substrat occupée par une cellule mémoire comprenant un élément à résistance variable. Des modes de réalisation concernent une cellule mémoire 5 comprenant un transistor de sélection ayant une grille de contrôle et une première borne de conduction connectée à un élément à résistance variable, la cellule mémoire étant formée dans une plaquette comprenant un substrat semi-conducteur recouvert d'une première couche isolante, la couche isolante étant recouverte d'une couche active en un matériau semi- 10 conducteur, la grille étant formée sur la couche active et présentant un flanc latéral recouvert d'une seconde couche isolante, l'élément à résistance variable comprenant une première couche couvrant un flanc latéral de la couche active dans une tranchée formée au travers de la couche active le long du flanc latéral de la grille et atteignant la première couche isolante, et 15 une seconde couche en un matériau à résistance variable. Selon un mode de réalisation, les première et seconde couches forment une même couche. Selon un mode de réalisation, la première couche recouvre un flanc latéral d'une tranchée conductrice. 20 Selon un mode de réalisation, une partie supérieure de la première couche est en contact avec une couche conductrice s'étendant dans un plan parallèle à la surface du substrat. Selon un mode de réalisation, la première couche couvre un flanc latéral d'une tranchée isolante formée sous la couche conductrice. 25 Selon un mode de réalisation, la seconde couche s'étend dans un plan parallèle à la surface du substrat et est en contact avec une partie supérieure de la première couche qui assure une fonction d'élément chauffant pour chauffer la seconde couche afin de la faire changer de phase entre une phase amorphe très peu conductrice et une phase cristalline très 30 conductrice. Des modes de réalisation peuvent également concerner une mémoire comprenant au moins deux cellules mémoire telles que précédemment définies, la grille de contrôle de chaque cellule mémoire étant connectée à une ligne de mot de la mémoire, l'élément à résistance variable de chaque cellule mémoire étant connecté à une ligne de bit de la mémoire, le transistor 3038133 4 de sélection de chaque cellule mémoire comprenant une seconde borne de conduction connectée à une ligne de source de la mémoire. Selon un mode de réalisation, les éléments à résistance variable des deux cellules mémoire sont formés dans la tranchée et sont séparés l'un de 5 l'autre par la tranchée conductrice reliée à une même ligne de bit. Selon un mode de réalisation, la seconde borne de conduction de chaque cellule mémoire est partagée avec une autre cellule mémoire de la mémoire. Des modes de réalisation peuvent également concerner un procédé 10 de fabrication d'un circuit intégré comprenant une cellule mémoire, le procédé comprenant des étapes consistant à : former un transistor de sélection sur un substrat semi-conducteur recouvert d'une première couche isolante, la couche isolante étant recouverte d'une couche active en un matériau semi-conducteur, le transistor de sélection comprenant une grille de 15 contrôle et des première et seconde bornes de conduction, recouvrir d'une seconde couche isolante un flanc latéral de la grille de contrôle du côté de la première borne de conduction, réaliser une première tranchée au travers de la couche active dans la première borne de conduction, atteignant la première couche isolante, déposer une première couche dans la première 20 tranchée, couvrant un flanc latéral de la couche active dans la tranchée, et déposer une seconde couche en un matériau à résistance variable. Selon un mode de réalisation, les première et seconde couches forment une même couche. Selon un mode de réalisation, le procédé comprend des étapes de 25 dépôt sur un flanc latéral de la première couche d'une troisième couche isolante, et de gravure d'une seconde tranchée dans la première couche le long de la troisième couche isolante, jusqu'à atteindre la première couche isolante, Selon un mode de réalisation, le procédé comprend une étape de 30 remplissage de la seconde tranchée d'un matériau conducteur pour former une tranchée conductrice. Selon un mode de réalisation, le procédé comprend des étapes de remplissage de la seconde tranchée d'un matériau isolant et de dépôt sur la seconde tranchée d'un matériau conducteur en contact avec la première 35 couche en un matériau à résistance variable. 3038133 5 Selon un mode de réalisation, la seconde couche s'étend dans un plan parallèle à la surface du substrat et est en contact avec une partie supérieure de la première couche qui assure une fonction d'élément chauffant pour chauffer la seconde couche afin de la faire changer de phase 5 entre une phase amorphe très peu conductrice et une phase cristalline très conductrice. Des exemples de réalisation de l'invention seront décrits dans ce qui suit, à titre non limitatif en relation avec les figures jointes parmi lesquelles : 10 les figures 1A, 1 B décrites précédemment, représentent schématiquement en coupes transversale et longitudinale respectivement, un substrat semi-conducteur dans lequel est formée une cellule mémoire classique comprenant un élément à résistance variable, la figure 2 décrite précédemment, représente schématiquement le 15 circuit électrique d'une partie d'un plan mémoire comprenant des cellules mémoire à élément à résistance variable, telles que celle des figures 1A, 1B, les figures 3A, 3B et 3C représentent schématiquement un substrat semi-conducteur dans lequel sont formées des cellules mémoire comprenant un élément à résistance variable, selon un mode de réalisation, 20 respectivement en coupe transversale, en coupe longitudinale et en vue de dessus, les figures 4A à 4D représentent schématiquement en coupe transversale un substrat semi-conducteur à différentes étapes de fabrication d'une cellule mémoire telle que celle de la figure 3A, selon un mode de 25 réalisation, les figures 5 et 6 représentent schématiquement en coupe transversale un substrat semi-conducteur dans lequel sont formées des cellules mémoire comprenant un élément à résistance variable, selon d'autres modes de réalisation, 30 la figure 7 représente schématiquement le circuit électrique d'une partie d'un plan mémoire comprenant des cellules mémoire à élément à résistance variable, telles que celles de la figure 3A, 5 ou 6. Les figures 3A, 3B, 3C représentent un substrat semi-conducteur SUB sur lequel est formée une cellule mémoire MC1 comprenant un élément à 35 résistance variable VZ, selon un mode de réalisation. La figure 3A est une 3038133 6 vue en coupe suivant le plan AN indiqué sur la figure 3B, et la figure 3B est une vue en coupe suivant le plan BB' indiqué sur la figure 3A. Le substrat SUB est de type silicium sur isolant SOI (Silicon on Insulator) et comporte une couche isolante IL formée sur une face du substrat SUB et une couche 5 active AL en un matériau semi-conducteur, par exemple en silicium, formée sur la couche isolante IL. Le substrat SUB peut être de type FDSOI (Fully Depleted SOI). La cellule mémoire MC1 comprend un transistor de sélection comportant une grille GT formée sur le substrat SUB, et des régions de 10 conduction SDP et DDP formées respectivement des deux côtés de la grille GT. La grille GT est formée en un matériau conducteur tel que le silicium polycristallin dopé, sur une couche isolante GO, par exemple de l'oxyde SiO2, déposée sur la couche active AL. La grille GT forme une région de canal entre les régions DDP et SDP. Les régions SDP et DDP sont réalisées 15 par implantation de dopants dans la couche active AL. La région SDP forme ainsi une région de conduction commune aux transistors de sélection de la cellule mémoire MC1 et d'une cellule mémoire adjacente. Un via relie la région SDP à une ligne de source SL. La grille GT est recouverte d'une couche diélectrique SP formant des espaceurs (spacer) sur les flancs 20 latéraux de la grille GT. La cellule mémoire MC1 est recouverte par une ou plusieurs couches DL, D1 en matériau isolant diélectrique qui peut être également de l'oxyde SiO2 ou un oxyde métallique. Selon un mode de réalisation, une tranchée est réalisée entre les espaceurs SP de la grille GT et d'une grille adjacente GT1, au travers de la 25 couche active AL dans la région DDP, jusqu'à atteindre la couche isolante IL. Une couche en un matériau à résistance variable est déposée et gravée de manière à former des éléments à résistance variable VZ recouvrant les espaceurs SP, une partie du fond de la tranchée entre les espaceurs SP, et en particulier des flancs latéraux de la couche active AL dans la tranchée. Au 30 préalable, des barrières PI imperméables à la diffusion d'espèces présentes dans la couche VZ vers la couche active AL, sont réalisées par exemple par siliçuration du silicium formant la couche active AL. Les barrières PI permettent d'empêcher le matériau formant la couche VZ de polluer la couche active AL formant le transistor de sélection. Des espaceurs SP1 sont 35 formés sur les flancs latéraux de la tranchée recouverts par les éléments à 3038133 7 résistance variable VZ. La tranchée est remplie d'un matériau conducteur de manière à former une tranchée conductrice BC atteignant la couche isolante IL entre les éléments à résistance variable VZ, sans venir en contact avec la partie supérieure des éléments VZ.. 5 Sur les figures 3B et 3C, des cellules mémoire adjacentes sont isolées les unes des autres par des tranchées d'isolation STI2 adjacentes formées dans la couche active AL et atteignant la couche isolante IL. La tranchée conductrice BC et les éléments à résistance variable VZ sont découpés en tronçons au-dessus des tranchées d'isolation STI2, afin d'isoler chaque 10 cellule mémoire des cellules mémoire adjacentes situées au-delà des tranchées d'isolation STI2 adjacentes, et ainsi éviter la formation de filaments conducteurs entre deux lignes de bit BL au sein du matériau formant les éléments VZ. La couche à résistance variable VZ peut être réalisée en un verre de 15 chalcogénure tel que le GST, un alliage de germanium, antimoine et tellure (Ge2Sb2Te5). En lui appliquant un courant suffisamment élevé, ce matériau s'échauffe et donc peut changer de phase entre une phase amorphe et une phase cristalline selon la vitesse de refroidissement appliquée au matériau. Ce dernier n'a donc pas besoin d'être associé à un élément chauffant. 20 Grâce à ces dispositions, la couche en matériau à résistance variable forme un élément à résistance variable VZ, à la fois pour la cellule mémoire MC1 et la cellule mémoire adjacente MC2 comportant la grille GT1. Ainsi la structure de cellule mémoire qui vient d'être décrite, permet d'offrir un gain de surface de substrat relativement important grâce au fait que la connexion 25 à la ligne de bit BL des éléments à résistance variable des cellules mémoire MC1, MC2 adjacentes, est partagée par les deux cellules mémoire. Par rapport à la structure représentée sur les figures 1A, 1B, la structure de cellule mémoire représentée sur les figures 3A à 3C permet un gain de surface de substrat d'environ 29%, en conservant les dimensions des 30 éléments constituant les cellules mémoire. Les figures 4A à 4D représentent une partie du substrat SUB sur lequel est formée une paire de cellules mémoire. La figure 4A représente le substrat après la réalisation des grilles GT, GT1 et des espaceurs SP formés sur les flancs latéraux des grilles GT, GT1. Durant une étape de fabrication 35 illustrée par la figure 4A, une tranchée TR est formée dans la couche active 3038133 8 AL entre les espaceurs SP formés le long des grilles GT, GT1, la tranchée TR étant réalisée de manière à atteindre la couche isolante IL. A des étapes de fabrication suivantes, illustrées par la figure 4B, une isolation des flancs de la tranchée TR dans la couche active AL est 5 effectuée, de manière à former des éléments isolants IP dans la couche active AL au voisinage des flancs latéraux de la tranchée TR. Cette opération est par exemple effectuée par une nitruration du silicium formant la couche active AL. Le substrat SUB est ensuite recouvert d'une couche diélectrique DL, y compris dans les tranchées TR. La couche DL est par exemple 10 réalisée en un oxyde métallique. A des étapes de fabrication suivantes, illustrées par la figure 4C, la couche DL est gravée de manière à former une tranchée TR1 correspondant à la tranchée TR, tout en laissant subsister une partie de la couche DL sur les grilles GT, GT1. La surface du substrat et les tranchées TR1 sont ensuite 15 recouvertes d'une couche VL d'épaisseur sensiblement uniforme du matériau destiné à former les éléments à résistance variable. Des espaceurs SP1 sont formés sur les flancs de la tranchée TR1 recouverts de la couche VL, par exemple en GST. A des étapes de fabrication suivantes, illustrées par la figure 4D, la 20 couche VL non recouverte par les espaceurs SP1, est gravée jusqu'à atteindre la couche isolante au fond de la tranchée TR1 entre les espaceurs SP1, de manière à individualiser les éléments à résistance variable VZ. La formation des espaceurs SP, SP1, permet d'assurer un centrage de la région découverte au fond de la tranchée TR1, entre les grilles GT, GT1. La 25 tranchée TR1 est ensuite remplie d'un matériau conducteur pour former une tranchée conductrice BC. A cet effet, les parois et le fond de la tranchée TR1 peuvent par exemple être recouverts d'une couche conductrice d'épaisseur sensiblement uniforme, par exemple en titane ou en nitrure de titane. La tranchée TR1 peut ensuite être remplie d'un métal tel que le tungstène ou de 30 cuivre. A des étapes suivantes, des vias V1 (cf. figure 3A) de connexion des régions SDP peuvent être formées dans la couche DL, et des lignes de source SL connectées aux vias V1 peuvent être formées sur la couche DL. L'ensemble du substrat (couche DL et lignes de source SL) est recouvert de la couche diélectrique D1 (figure 3C) qui est ensuite gravée pour y former un 3038133 9 via de connexion de la tranchée conductrice BC à une ligne de bit BL. Les couches DL, D1 peuvent être réalisées en PMD (Polysilicon Metal Dielectric). La figure 5 représente un substrat semi-conducteur SUB sur lequel sont formées des cellules mémoire MC3, MC4, comprenant chacune un 5 élément à résistance variable VZ, selon un autre mode de réalisation. Les cellules mémoire MC3, MC4 diffèrent des cellules mémoire MC1, MC2 en ce que la tranchée TR1 entre les espaceurs SP1 est remplie par un matériau diélectrique D2, et une couche conductrice CL est formée au dessus de la tranchée TR1 sur le matériau D2, de manière à être en contact électrique 10 avec une région supérieure des éléments VZ. La couche CL peut être reliée à une ligne de bit BL par un via V2. A noter que le via V2 peut relier directement l'élément VZ à la ligne de bit BL. La couche D2 peut être réalisée en PMD. La figure 6 représente un substrat semi-conducteur SUB sur lequel 15 sont formées des cellules mémoire MC5, MC6, partageant un même élément à résistance variable VZ', selon un autre mode de réalisation. Les cellules mémoire MC5, MC6 diffèrent des cellules mémoire MC3, MC4 en ce que les éléments à résistance variable VZ des cellules mémoire MC3, MC4 sont remplacés par des éléments chauffants HT de même forme et donc pouvant 20 être réalisés de la même manière, simplement en remplaçant la couche VL par une couche en un matériau résistif dissipant de la chaleur aux tensions susceptibles d'être appliquées entre les contacts de ligne de source SL et de ligne de bit BL d'une des cellules mémoire. La couche conductrice CL des cellules mémoire MC3, MC4 est également remplacée par l'élément à 25 résistance variable VZ' formé dans une couche en matériau à résistance variable. L'élément VZ' est réalisé de manière à être en contact électrique avec une partie supérieure de chacun des éléments chauffants HT des cellules mémoire MC5, MC6. De cette manière, lorsque l'une des cellules mémoire MC5, MC6 doit être programmée ou effacée, un courant circule 30 dans l'élément HT de la cellule mémoire et dans l'élément VZ', et chauffe l'élément chauffant HT. Il en résulte que l'élément VZ' est chauffé localement par l'élément HT dans une région située au voisinage de de la zone de contact avec l'élément chauffant HT. Il en résulte que cette région peut changer d'état entre la phase cristalline et la phase amorphe. Les régions de 35 la couche à résistance variable de l'élément VZ' au voisinage de la zone de 3038133 10 contact avec l'un des éléments chauffants HT des cellules mémoire MC5, MC6 sont suffisamment éloignées l'une de l'autre pour qu'un changement de phase (amorphe / cristalline) de l'une de ces régions n'entraine pas un changement de phase de l'autre de ces régions. 5 A noter que dans le mode de réalisation illustré par la figure 6, il n'est pas nécessaire de former les éléments isolants IP puisque le matériau GST n'est pas en contact avec un matériau semi-conducteur tel que celui de la couche active AL. Dans les modes de réalisation des figures 5 et 6, les espaceurs SP1 10 peuvent être omis puisqu'il n'est pas nécessaire de centrer des éléments les uns par rapport aux autres. La figure 7 représente schématiquement le circuit électrique d'une partie d'un plan mémoire MA comprenant des cellules mémoire MC à élément à résistance variable VR, telles que la cellule mémoire MC1, MC3 15 ou MC5. Le plan mémoire MA comprend des lignes de bit BL, des lignes de mot WL perpendiculaires aux lignes de bit BL et des lignes de source SL perpendiculaires aux lignes de bit BL. Chaque cellule mémoire MC comprend un transistor de sélection ST, et un élément à résistance variable VR tel que l'élément VZ représenté sur la figure 3A ou 5, ou la combinaison d'un 20 élément chauffant HT avec la couche VZ', représentés sur la figure 6. Le transistor ST comporte une borne de conduction (source ou drain) connectée à une borne de l'élément à résistance variable VR dont l'autre borne est connectée à l'une des lignes de bit BL. L'autre borne de conduction (drain ou source) du transistor de sélection ST est connectée à l'une des lignes de 25 source SL. Le transistor ST comporte une borne de grille connectée à l'une des lignes de mot WL. La résistance de l'élément VR peut être changée entre un état hautement résistant lorsque le matériau formant l'élément VR est placé dans une phase amorphe et un état faiblement résistant lorsque le matériau formant l'élément VR est placé dans une phase cristalline. 30 Par rapport au plan mémoire de la figure 2, un gain important de surface de substrat est obtenu du fait que chaque cellule mémoire du plan mémoire MA partage un point de connexion à une ligne de bit BL avec une autre cellule mémoire du plan mémoire, en plus de partager un point de connexion à une ligne de source SL d'une autre cellule mémoire. 3038133 11 Il est à noter que les régions de conduction DDP, SDP du transistor de sélection ST peuvent former indifféremment une borne de drain et une borne de source du transistor, et que les fonctions des lignes de bit BL et de source SL peuvent être interverties. 5 Les différents modes de réalisation de cellules mémoire présentés précédemment peuvent être réalisés sur un substrat de type FDSOI (Fully Depleted SOI), avec des couches actives AL et isolantes IL présentant respectivement des épaisseurs de l'ordre de 7 nm et de 25 nm. Le substrat employé peut également être de type PDSOI (Partially Depleted SOI), avec 10 des couches actives AL et isolantes IL présentant respectivement des épaisseurs de l'ordre de 25 nm et de 100 nm. Il apparaîtra clairement à l'homme de l'art que la présente invention est susceptible de diverses variantes de réalisation et diverses applications. En particulier, l'invention n'est pas limitée à une mémoire, mais couvre 15 également une cellule mémoire unique formée dans un substrat de type SOI. Dans ce cas en particulier, il n'est pas nécessaire de prévoir un autocentrage du contact BC dans le matériau à résistance variable, puisqu'un seul élément à résistance variable est à réaliser. A noter également que la cellule mémoire peut être réalisée sur un 20 substrat semi-conducteur classique sur lequel on a déposé une couche isolante (IL), la couche semi-conductrice AL étant formée sur la couche isolante, par exemple par épitaxie. REVENDICATIONS1. Cellule mémoire comprenant un transistor de sélection (ST) ayant une grille de contrôle (GT) et une première borne de conduction (DDP) connectée à un élément à résistance variable (VZ), caractérisée en ce qu'elle est formée dans une plaquette comprenant un substrat semi-conducteur (SUB) recouvert d'une première couche isolante (IL), la couche isolante étant recouverte d'une couche active (AL) en un matériau semi-conducteur, la grille (GT) étant formée sur la couche active et présentant un flanc latéral recouvert d'une seconde couche isolante (SP), l'élément à résistance variable (VR) comprenant une première couche (VZ, HT) couvrant un flanc latéral de la couche active dans une tranchée (TR) formée au travers de la couche active le long du flanc latéral de la grille et atteignant la première couche isolante, et une seconde couche (VZ, VZ') en un matériau à résistance variable. 2. Cellule mémoire selon la revendication 1, dans laquelle les première et seconde couches forment une même couche (VZ). 3. Cellule mémoire selon la revendication 2, dans laquelle la première couche (VZ) recouvre un flanc latéral d'une tranchée conductrice (BC). 4. Cellule mémoire selon la revendication 2, dans laquelle une partie supérieure de la première couche (VZ) est en contact avec une couche conductrice (CL) s'étendant dans un plan parallèle à la surface du substrat (SUB). 5. Cellule mémoire selon la revendication 4, dans laquelle la première couche (VZ) couvre un flanc latéral d'une tranchée isolante (D2) formée sous la couche conductrice (CL). 30 6. Cellule mémoire selon la revendication 1, dans laquelle la seconde couche (VZ') s'étend dans un plan parallèle à la surface du substrat (SUB) et est en contact avec une partie supérieure de la première couche (HT) qui assure une fonction d'élément chauffant pour chauffer la seconde couche 25 3038133 13 afin de la faire changer de phase entre une phase amorphe très peu conductrice et une phase cristalline très conductrice. 7. Mémoire comprenant au moins deux cellules mémoire (MC1, MC2) 5 selon l'une des revendications 1 à 6, la grille de contrôle (GT) de chaque cellule mémoire étant connectée à une ligne de mot (WL) de la mémoire, l'élément à résistance variable (VZ) de chaque cellule mémoire étant connecté à une ligne de bit (BL) de la mémoire, le transistor de sélection (ST) de chaque cellule mémoire comprenant une seconde borne de 10 conduction (SDP) connectée à une ligne de source (SL) de la mémoire. 8. Dispositif selon la revendication 7, dans laquelle les éléments à résistance variable (VZ) des deux cellules mémoire (MC1, MC2) sont formés dans la tranchée (TR) et sont séparés l'un de l'autre par la tranchée 15 conductrice (BC) reliée à une même ligne de bit (BL). 9. Mémoire selon l'une des revendications 7 à 8, dans laquelle la seconde borne de conduction (SDP) de chaque cellule mémoire (MC1, MC2) est partagée avec une autre cellule mémoire de la mémoire. 20 10. Procédé de fabrication d'un circuit intégré comprenant une cellule mémoire (MC1, MC2), le procédé comprenant des étapes consistant à : former un transistor de sélection (ST) sur un substrat semi-conducteur (SUB) recouvert d'une première couche isolante (IL), la couche isolante étant 25 recouverte d'une couche active (AL) en un matériau semi-conducteur, le transistor de sélection comprenant une grille de contrôle (GT) et des première et seconde bornes de conduction (DDP, SDP), recouvrir d'une seconde couche isolante (SP) un flanc latéral de la grille de contrôle du côté de la première borne de conduction (DDP), 30 réaliser une première tranchée (TR) au travers de la couche active dans la première borne de conduction, atteignant la première couche isolante, déposer une première couche (VZ, HT) dans la première tranchée, couvrant un flanc latéral de la couche active dans la tranchée, et 3038133 14 déposer une seconde couche (VZ, VZ') en un matériau à résistance variable. 11. Procédé selon la revendication 10, dans lequel les première et 5 seconde couches forment une même couche (VZ). 12. Procédé selon la revendication 11, comprenant des étapes de dépôt sur un flanc latéral de la première couche (VZ) d'une troisième couche isolante (SP1), et de gravure d'une seconde tranchée (TRI) dans la première 10 couche le long de la troisième couche isolante, jusqu'à atteindre la première couche isolante, 13. Procédé selon la revendication 12, comprenant une étape de remplissage de la seconde tranchée (TR1) d'un matériau conducteur pour 15 former une tranchée conductrice (BC). 14. Procédé selon la revendication 12, comprenant des étapes de remplissage de la seconde tranchée (TR1) d'un matériau isolant et de dépôt sur la seconde tranchée (TR1) d'un matériau conducteur en contact avec la 20 première couche en un matériau à résistance variable (VZ). 15. Procédé selon la revendication 10, dans lequel la seconde couche (VZ') s'étend dans un plan parallèle à la surface du substrat (SUB) et est en contact avec une partie supérieure de la première couche (HT) qui assure une fonction d'élément chauffant pour chauffer la seconde couche afin de la faire changer de phase entre une phase amorphe très peu conductrice et une phase cristalline très conductrice.