FR 3048833 A1 20170915 FR 1652056 A 20160311 1 INVERSEUR A TROIS ETATS, BASCULE D A VERROUILLAGE ET BISTABLE MAITRE-ESCLAVE COMPRENANT DES TFET DESCRIPTION DOMAINE TECHNIQUE ET ART ANTERIEUR L'invention concerne un inverseur à trois états, une bascule D. à verrouillage et un bistable maître-esclave comprenant des TFET, qui peuvent répondre aux exigences d'applications à ultrabasse consommation ULP (pour « Ultra-Low-Power »), comme l'Id° (Internet des Objets), tout en maintenant une performance élevée. Les tendances précédentes de conception de système sur puce (SoC pour « System on Chip ») étaient focalisées sur l'amélioration de la performance du système sans s'intéresser à la consommation d'énergie. Une approche standard d'amélioration de performance consistait à utiliser des coeurs plus grands et des processeurs multicceurs. La mise à l'échelle de la technologie a également aidé à améliorer la performance. Cependant, en raison d'une fuite accrue avec la mise à l'échelle de la technologie, la consommation d'énergie est devenue un paramètre important de la spécification de projet. Le développement de solutions écoénergétiques est encore plus crucial pour le monde de l'IoD qui présente une exigence toujours croissante de durée de vie de batterie plus longue tout en maintenant la performance. En raison de l'importance croissante du marché de l'IoD, de nombreux rapports ont été orientés vers une optimisation d'énergie de veille pour des systèmes avec de courtes durées d'activité. Des efforts ont été faits pour optimiser la consommation d'énergie dynamique à la fois au niveau du système et du circuit à l'aide de diverses techniques de circuit, comme la mise à l'échelle dynamique de la tension et de la fréquence (DVFS), le portillonage de puissance, et une zone de sacrifice pour fournir moins de fuite tout en maintenant une performance suffisante. La DVFS est une technique particulièrement importante dans le monde de l'IoD en raison de l'exigence de fréquence de fonctionnement selon le mode, allant de quelques kHz à des dizaines de MHz. La réduction d'énergie est prise en considération à toutes les phases de la conception incluant les niveaux de circuit, de technologie et d'architecture 3048833 2 système. Par exemple, pour permettre une réduction de fuite en mode d'attente, des cellules classiques à portillonage de puissance ont été proposées. Des technologies autres que CMOS sont également examinées afin de réduire l'énergie tout en maintenant la performance. 5 Le TFET (pour « Tunnel Field-Effect Transistor ») est l'une des alternatives prometteuses au CMOS. Des architectures multicoeurs avec des coeurs hétérogènes CMOS/TFET à la place d'un coeur CMOS sont proposées pour réduire la consommation d'énergie. Une conception de puce de multiprocesseur TFET-CMOS hybride (CMP) qui utilise des coeurs CMOS pour la performance élevée et des coeurs TFET pour l'énergie faible 10 a été proposée dans le document V. Saripalli et al., « An Energy-Efficient Heterogeneous CMP Based on Hybrid TFET-CMOS Cores », dans Design Automation Conference (DAC), 2011, pages 729 à 734. On sait par ailleurs utiliser la technique DVFS compatible avec un produit à retard d'énergie avec des coeurs CMOS/TFET hétérogènes pour améliorer le rendement énergétique. L'optimisation d'énergie se fait à tous les niveaux, de 15 l'architecture système aux composants individuels. Les bistables, ou bascules, sont des composants cruciaux dans toute conception SoC, notamment pour les systèmes à logique numérique et microprocesseur où les bistables sont utilisés en tant que registres pipelines, piles de registre et mémoires tampons. Même pour un microprocesseur à performance moyenne, plus de mille bistables 20 sont nécessaires pour l'implémentation. Pour le moment, la plupart des conceptions sont à base de CMOS, par conséquent, les bistables destinés aux MOSFET sont bien explorés en vue d'optimisations de consommation d'énergie et de performance. Le document M. COTTER et al., « Evaluation of tunnel FET-based flip-flop designs for low power, high performance application », ISQED, 2013, divulgue un 2 5 bistable TFET à performance élevée et basse tension. Les conceptions de ces bistables sont similaires aux bistables CMOS. Cependant, la fuite signalée est supérieure à celles obtenues .dans des implémentations CMOS et FinFET. Cela est dû' principalement au fait que les dispositifs TFET utilisés dans le bistable divulgué sont optimisés en termes de vitesse et fournissent un courant ION supérieur aux dépens d'une fuite accrue. 3048833 3 De façon plus générale, les différentes conceptions d'inverseur à trois états, de bascule D à verrouillage et de bistable maître-esclave proposées dans la littérature présentent l'inconvénient de nécessiter de nombreux transistors. EXPOSE DE L'INVENTION 5 L'objectif de la présente invention est de proposer un nouvel inverseur à trois états, une nouvelle bascule D à verrouillage, ou verrou D, et un nouveau bistable maître-esclave, ou bascule maître-esclave, nécessitant moins de transistors, et permettant également d'obtenir de nouvelles architectures de bascule D à verrouillage et de bistable dans lesquelles les caractéristiques de TFET sont utilisées de façon optimale, c'est-à-dire 10 avec moins de fuites tout en étant compatibles avec des applications à basse consommation et sans pénaliser la vitesse de fonctionnement du bistable. Ainsi, l'invention propose un inverseur à trois états comprenant au moins : - un premier n-TFET et un premier p-TFET, le drain du premier n-TFET étant connecté au drain du premier p-TFET et à une sortie de l'inverseur à trois états, les 15 grilles du premier n-TFET et du premier p-TFET étant connectées à une entrée de l'inverseur à trois états ; - un circuit de commande apte à appliquer une première tension de commande sur la source du premier n-TFET et une seconde tension de commande sur la source du premier p-TFET, les valeurs des première et seconde tensions de commande 20 étant positives ; et dans lequel le circuit de commande est configuré pour commander les valeurs des première et seconde tensions de commande de sorte que, lorsque l'inverseur à trois états est destiné à fonctionner comme un inverseur, la valeur de la première tension de commande est inférieure à la valeur de la seconde tension de commande, et lorsque 25 l'inverseur à trois états est destiné à être dans un état haute impédance, la valeur de la première tension de commande est supérieure à la valeur de la seconde tension de commande. Comparé à un inverseur à trois états CMOS classique nécessitant quatre transistors MOS, ce nouvel inverseur à trois états ne nécessite que deux transistors TFET. 3048833 4 Ainsi, ce nouvel inverseur à trois états nécessite une aire plus petite de semi-conducteur qu'un inverseur à trois états réalisé avec davantage de transistors, ce qui permet de réduire le coût de réalisation de l'inverseur à trois états. De plus, cet inverseur à trois états est implémenté sans empilement de 5 dispositifs, ce qui se traduit par une amélioration significative de la vitesse à des tensions de fonctionnement basses. La première tension de commande peut être un premier signal d'horloge oscillant entre un état haut et un état bas, et la seconde tension de commande peut être un second signal d'horloge qui est complémentaire du premier signal d'horloge. Ainsi, 10 lorsque la valeur du premier signal d'horloge correspond à un état haut, la valeur du second signal d'horloge correspond à un état bas, et lorsque la valeur du premier signal d'horloge correspond à un état bas, la valeur du second signal d'horloge correspond à un état haut. L'invention concerne également une bascule D à verrouillage comprenant au moins : 15 - un inverseur à trois états tel que divulgué ci-dessus, l'entrée de l'inverseur à trois états correspondant à une entrée de la bascule D à verrouillage ; une bascule à verrouillage comprenant un deuxième n-TFET, un deuxième p-TFET et un noeud de stockage formé par la connexion de la source du deuxième n-TFET à la source du deuxième p-TFET, une sortie de la bascule D à verrouillage étant 20 connectée au noeud de stockage de la bascule à verrouillage ; dans lequel le circuit de commande est apte à appliquer : - la première tension de commande sur la grille de l'un des deuxièmes n-TFET et p-TFET, et la seconde tension de commande sur la grille de l'autre des deuxièmes n-TF ET et p-TFET ; 25 - une première tension d'alimentation sur la source du deuxième p-TFET et une seconde tension d'alimentation sur la source du deuxième n-TFET ; et dans lequel les première et seconde tensions d'alimentation sont telles que les deuxièmes n-TFET et p-TFET sont polarisés en inverse dans un état dans lequel un courant de conduction peut être obtenu par un effet de tunnel bande à bande dans les 3048833 5 deuxièmes n-TFET et p-TFET. Le courant de conduction est obtenu lorsque les deuxièmes TFET ont une tension Vos non nulle. Dans une telle bascule D à verrouillage, la fonction de mémorisation est réalisée par une bascule à verrouillage, ou verrou, comprenant deux TFET et utilisant une 5 propriété de résistance différentielle négative NDR (pour « Negative Differential Resistance ») des TFET en polarisation inverse. Ainsi, la puissance de fuite est considérablement réduite comparée à une autre architecture de bascule D à verrouillage, et l'énergie nécessaire pour la bascule D à verrouillage est considérablement réduite comparée aux bascules D à verrouillage de l'art antérieur. 10 De plus, au vu du petit nombre de transistors utilisés dans cette bascule D à verrouillage, la consommation d'énergie dynamique de la bascule D à verrouillage est inférieure à celle d'autres bascules D à verrouillage réalisées avec d'autres architectures. La différence entre les valeurs des première et seconde tensions d'alimentation peut être inférieure à 0,6 V, par exemple entre environ 0,3 V et 0,6 V. 15 Cependant, ces valeurs peuvent se trouver hors de la plage 0,3 V à 0,6 V, ces valeurs dépendant des caractéristiques intrinsèques des TFET ainsi que des conditions de fonctionnement requises de la bascule D à verrouillage. L'invention propose également un bistable maître-esclave, ou bascule maître-esclave, comprenant au moins des première et seconde bascules D à 20 verrouillage telles que décrites ci-dessus, dans lequel : - la sortie de la première bascule D à verrouillage est connectée à l'entrée de la seconde bascule D à verrouillage ; - l'entrée de la première bascule D à verrouillage correspond à une entrée du bistable maître-esclave ; 25 - une sortie du bistable maître-esclave est connectée à la sortie de la seconde bascule D à verrouillage ; - la valeur de la première tension de commande appliquée dans la première bascule D à verrouillage est égale à la valeur de la seconde tension de commande appliquée dans la seconde bascule D à verrouillage ; et 3048833 6 - la valeur de la seconde tension de commande appliquée dans la première bascule D à verrouillage est égale à la valeur de la première tension de commande appliquée dans la seconde bascule D à verrouillage. Ainsi, l'invention propose une conception de bistable ultracompacte 5 utilisant des TFET compatibles avec des applications ULP avec une exigence de durée de vie de batterie longue tout en fournissant une bonne performance. Comme expliqué ci-dessus pour la bascule D à verrouillage, un tel bistable maître-esclave utilise une propriété NDR (résistance différentielle négative) des TFET en polarisation inverse, conduisant à une réduction importante de la puissance de fuite par 10 rapport aux autres architectures de bistable, ainsi qu'à une réduction de l'énergie requise. En effet, à tout moment donné, la moitié des TFET dans le bistable maître-esclave de l'invention sont en condition de polarisation inverse, ce qui se traduit par un courant de fuite extrêmement faible ( REVENDICATIONS1. Inverseur à trois états (108, 112) comprenant au moins : un premier n-TFET (118, 128) et un premier p-TFET (116, 126), le drain du premier n-TFET étant connecté au drain du premier p-TFET et à une sortie de l'inverseur à trois états, les grilles du premier n-TFET et du premier p-TFET étant connectées à une entrée de l'inverseur à trois états ; un circuit de commande (200) apte à appliquer une première tension de commande sur la source du premier n-TFET et une seconde tension de commande sur la source du premier p-TFET, les valeurs des première et seconde tensions de commande étant positives ; et dans lequel le circuit de commande est configuré pour commander les valeurs des première et seconde tensions de commande de sorte que, lorsque l'inverseur à trois états est destiné à fonctionner comme un inverseur, la valeur de la première tension de commande est inférieure à la valeur de la seconde tension de commande, et lorsque l'inverseur à trois états est destiné à être dans un état haute impédance, la valeur de la première tension de commande est supérieure à la valeur de la seconde tension de commande. 2. Inverseur à trois états (108, 112) selon la revendication 1, dans lequel la première tension de commande est un premier signal d'horloge oscillant entre un état haut et un état bas, et la seconde tension de commande est un second signal d'horloge qui est complémentaire du premier signal d'horloge. 3. Inverseur à trois états (108, 112) selon l'une des revendications précédentes, dans lequel : - lorsque la valeur de la première tension de commande est supérieure à la valeur de la seconde tension de commande, la valeur de la première tension de commande est comprise entre environ 0,3 V et 0,6 V et la valeur de la seconde tension de commande est égale à environ 0 V, et 3048833 22 - lorsque la valeur de la première tension de commande est inférieure à la valeur de la seconde tension de commande, la valeur de la seconde tension de commande est comprise entre environ 0,3 V et 0,6 V et la valeur de la première tension de commande est égale à environ 0 V. 5 4. Bascule D à verrouillage (102, 104) comprenant au moins : - un inverseur à trois états (108, 112) selon l'une des revendications précédentes, l'entrée de l'inverseur à trois états correspondant à une entrée de la bascule D à verrouillage ; 10 - une bascule à verrouillage (110, 114) comprenant un deuxième n-TFET (122, 132), un deuxième p-TFET (120, 130) et un noeud de stockage (124, 134) formé par la connexion de la source du deuxième n-TFET à la source du deuxième p-TFET, une sortie de la bascule D à verrouillage étant connectée au noeud de stockage de la bascule à verrouillage ; 15 dans lequel le circuit de commande (200) est apte à appliquer : - la première tension de commande sur la grille de l'un des deuxièmes n-TFET et p-TFET, et la seconde tension de commande sur la grille de l'autre des deuxièmes n-TFET et p-TFET ; - une première tension d'alimentation sur la source du deuxième p-TFET 20 et une seconde tension d'alimentation sur la source du deuxième n-TFET ; et dans lequel les première et seconde tensions d'alimentation sont telles que les deuxièmes n-TFET et p-TFET sont polarisés en inverse dans un état dans lequel un courant de conduction peut être obtenu par un effet de tunnel bande à bande dans les deuxièmes n-TFET et p-TFET. 25 5. Bascule D à verrouillage (102, 104) selon la revendication 4, dans lequel la différence entre les valeurs des première et seconde tensions d'alimentation est inférieure à environ 0,6 V. 3048833 23 6. Bistable maître-esclave (100) comprenant au moins des première et seconde bascules D à verrouillage (102, 104) selon l'une des revendications 4 et 5, dans lequel : - la sortie de la première bascule D à verrouillage (102) est connectée à 5 l'entrée de la seconde bascule D à verrouillage (104) ; - l'entrée de la première bascule D à verrouillage correspond à une entrée du bistable maître-esclave ; une sortie du bistable maître-esclave est connectée à la sortie de la seconde bascule D à verrouillage ; 10 - la valeur de la première tension de commande appliquée dans la première bascule D à verrouillage est égale à la valeur de la seconde tension de commande appliquée dans la seconde bascule D à verrouillage ; et - la valeur de la seconde tension de commande appliquée dans la première bascule D à verrouillage est égale à la valeur de la première tension de commande 15 appliquée dans la seconde bascule D à verrouillage. 7. Bistable maître-esclave (100) selon la revendication 6, dans lequel : - la première tension de commande appliquée dans la première bascule D à verrouillage (102) et la seconde tension de commande appliquée dans la seconde 20 bascule D à verrouillage (104) est un premier signal d'horloge oscillant entre un état haut et un état bas ; et - la seconde tension de commande appliquée dans la première bascule D à verrouillage et la première tension de commande appliquée dans la seconde bascule D à verrouillage est un second signal d'horloge qui est complémentaire du premier signal 25 d'horloge. 8. Bistable maître-esclave (100) selon l'une des revendications 6 et 7, comprenant en outre un premier inverseur (106) comportant au moins un troisième nTFET (138) et un troisième p-TFET (136), le drain dudit troisième n-TFET étant connecté au drain dudit troisième p-TFET et à une sortie du premier inverseur, les grilles dudit troisième 3048833 24 n-TFET et dudit troisième p-TFET étant connectées à une entrée du premier inverseur qui est connectée à la sortie de la seconde bascule D à verrouillage (104), et dans lequel le circuit de commande (200) est apte à appliquer la première tension d'alimentation sur la source dudit troisième p-TFET et la seconde tension 5 d'alimentation sur la source dudit troisième n-TFET. 9. Bistable maître-esclave (100) selon la revendication 8, comprenant en outre un second inverseur (146) comportant au moins un quatrième n-TFET (150) et un quatrième p-TFET (148), le drain dudit quatrième n-TFET étant connecté au drain dudit 10 quatrième p-TFET et à une sortie du second inverseur, les grilles dudit quatrième n-TFET et dudit quatrième p-TFET étant connectées à une entrée du second inverseur qui est connectée à la sortie du premier inverseur, et dans lequel le circuit de commande (200) est apte à appliquer la première tension d'alimentation sur la source dudit quatrième p-TFET et la seconde tension 15 d'alimentation sur la source dudit quatrième n-TFET. 10. Bistable maître-esclave (100) selon l'une des revendications 6 à 9, dans lequel, dans chacune des première et seconde bascules D à verrouillage, la première tension de commande est appliquée sur la grille du deuxième n-TFET et la seconde tension 20 de commande est appliquée sur la grille du deuxième p-TFET. 11. Bistable maître-esclave (100) selon l'une des revendications 6 à 9, dans lequel, dans chacune des première et seconde bascules D à verrouillage, la première tension de commande est appliquée sur la grille du deuxième p-TFET et la seconde tension 25 de commande est appliquée sur la grille du deuxième n-TFET.