FR 3044460 A1 20170602 FR 1561649 A 20151201 1 Amplificateur de lecture pour mémoire, en particulier une mémoire EEPROM. La présente invention concerne les mémoires, en particulier les mémoires non volatiles, par exemple du type électriquement effaçable et programmable (EEPROM) ou du type mémoire flash, et plus particulièrement les amplificateurs de lecture associés à ces mémoires. Les figures 1 et 2 illustrent un exemple de dispositif de mémoire du type EEPROM, comprenant un plan mémoire PM comportant des cellules mémoire CEL. Le dispositif DIS comprend notamment un décodeur de rangées RDEC, un décodeur de colonnes CDEC, des verrous de lignes de sélection de rangées CGL et des verrous de lignes de bits BLL connectés aux lignes de bits BL du plan mémoire, ces verrous étant alimentés par des moyens d'alimentation haute tension HV. Une machine d'état ME commande les opérations du dispositif de mémoire DIS. Comme illustré sur la figure 2, les cellules-mémoires CEL sont connectées à des lignes de sélection de rangées délivrant des signaux WLSW1, et aux lignes de bits BL. Les lignes de bits sont regroupées en colonnes COLS comprenant ici M lignes de bits BLo-BLm-i. M peut être par exemple égal à 38, correspondant ainsi à des mots de 32 bits utiles (4 octets) accompagnés de 6 bits de contrôle utilisés dans un mécanisme de code correcteur d'erreur ECC (« error correction code ») implémentés au sein de moyens MECC (figure 1). Les cellules mémoires connectées à une même ligne de sélection forment une ligne de mots et les cellules mémoires d'une même ligne de mots connectées au M lignes de bits d'une colonne COLS forment un mot-mémoire MW1 j permettant de stocker M bits. A des fins de simplification, un seul mot MWI,J appartenant à une colonne COLS et à une rangée i est représenté sur la figure 2. 3044460 2 Chaque cellule mémoire CELi,j comprend un transistor d'état à grille flottante TRi,j et un transistor d'accès TAi j de type MOS. Le transistor TAi j est commandé sur sa grille par le signal WLSWi. Son drain est connecté à la ligne de bits correspondante BL et sa source est 5 connectée au drain du transistor à grille flottante TR,J. Un élément de commande, ici un transistor MOS, CGSi,j est ici également commandé sur sa grille par le signal WLSW, et délivre un signal de commande CGi,j sur les grilles de commande de tous les transistors à grille flottante TRi j de la colonne COLS (le mot 10 mémoire). Le signal WLSWi est délivré à la borne de sortie BSi du décodeur de rangée RDEC. Le transistor CGSi,j est par ailleurs connecté à une ligne de sélection de colonnes SCOLJ connectée à la sortie BSJ du décodeur de 15 colonnes CDEC, par l'intermédiaire d'un verrou (« latch ») de colonnes CGLi. Par ailleurs, chaque ligne de bits BLk de la colonne COLS est connectée à la ligne SCOLJ par l'intermédiaire d'un verrou de ligne de bits BLLk (« latch » de ligne de bits). 20 Enfin, les sources des transistors à grille flottante TR des cellules sont connectées à une ligne de source SL. Des amplificateurs de lecture AMPL (figure 1) sont configurés pour lire les contenus des bits stockés dans les cellules mémoires du plan mémoire ou bien dans certains cas dans les verrous de lignes de 25 bits. Les mémoires non volatiles, notamment de type EEPROM, sont sujettes à des corruptions de données dues à des emplacements mémoires ou cellules mémoires défectueux communément désignés par l'homme du métier sous la dénomination anglosaxonne de « single bit 30 fails ». Ces défauts peuvent être présents initialement sur des mémoires « neuves » ou bien être absents initialement mais générés au cours du temps durant la vie de la pièce. 3044460 3 Ces défauts peuvent être dus par exemple à des défectivités dans le procédé de fabrication, à des claquages d'oxydes, à des apparitions de pertes en rétention sur des cellules-mémoires isolées. Actuellement on vise à réaliser des mémoires non volatiles 5 ayant des densités de plus en plus élevées, c'est-à-dire des capacités de mémoire de plus en plus importantes, et l'augmentation des densités a pour conséquence d'augmenter la probabilité de stocker une donnée erronée Ces emplacements mémoires défectueux conduisent, lors de la 10 lecture des bits contenus dans ces emplacements, à des valeurs logiques erronées. Une solution classique consiste à utiliser le code correcteur d'erreur ECC pour corriger la valeur logique erronée d'un bit. Plus précisément, avec un code correcteur d'erreur, si l'on ajoute s bits de 15 contrôle à b bits de données on peut corriger r erreurs parmi les b+s bits. Généralement les codes correcteurs d'erreurs utilisés dans le domaine des mémoires permettent de corriger une seule erreur (r=1) dans le mot de b+s bits. Plusieurs erreurs dans une mémoire peuvent 20 être corrigées à condition que les emplacements défectueux correspondent à des bits non situés dans le même groupe de (b+s) bits. Plus précisément, comme il est classique et connu, les moyens MECC formant code correcteur d'erreur permettent, lors de la lecture d'un mot dans la mémoire, de déterminer un syndrome à partir des bits 25 de données b et de l'ensemble des bits de contrôle s. On rappelle ici qu'un syndrome est le résultat de calculs intermédiaires effectués lors de la correction d'erreur, permettant de détecter et de localiser l'erreur afin de la corriger. A l'inverse, les moyens MECC sont également capables de 30 calculer un ensemble de bits de contrôle à partir d'un ensemble de bits de données. Afin de diminuer les surfaces occupées par les mécanismes ECC, il est courant que plusieurs octets de données partagent un même 3044460 4 mécanisme ECC. Par exemple 4 octets d'un mot partagent les mêmes 6 bits de contrôle, le tout formant un mot mémoire de 38 bits. Ceci a pour conséquences que la granularité physique de la mémoire est de plusieurs octets (4 octets dans l'exemple précédent) 5 tandis que la granularité accessible à l'utilisateur de la mémoire est généralement d'un octet. Dans une architecture de mémoire EEPROM équipée d'un mécanisme de code correcteur d'erreur, à chaque fois que l'on souhaite écrire par exemple un nouvel octet dans un mot mémoire contenant n 10 octets et s bits de contrôle, on lit le contenu courant du mot mémoire c'est-à-dire les 8n + s bits, soit les 38 bits du mot mémoire dans le cas de l'exemple précédent. Une correction d'erreur est éventuellement effectuée par les moyens de code correcteur d'erreur MECC. 15 De nouveaux bits de contrôle sont recalculés à partir du nouvel octet et des n-1 autres octets initiaux éventuellement corrigés. Puis le nouveau mot mémoire est chargé dans les verrous de lignes de bits BLL. Si un autre octet du même mot-mémoire doit également être 20 modifié, alors le mot mémoire complet qui vient d'être chargé dans les verrous de lignes de bits est lu cette fois-ci à partir des verrous de lignes de bits BLL et les opérations précédentes sont répétées. Ainsi, au cours d'une opération d'écriture d'une mémoire, il peut être nécessaire de lire des données soit à partir du plan mémoire 25 soit à partir des verrous de ligne de bits. Il existe deux types distincts d'amplificateurs de lecture, fonctionnant respectivement selon un mode de lecture en courant ou selon un mode de lecture en tension. Généralement, le mode de lecture en courant est utilisé dans 30 toutes les mémoires EEPROM de moyenne et forte densité et est considéré comme le mode le plus approprié. En effet il permet notamment de gérer efficacement des architectures de mémoire ayant des bits de données voisins (cas des 3044460 5 mémoires EEPROM dites de « pleine fonctionnalité » - « full feature EEPROM ») en évitant les problèmes de temps d'accès en lecture causés par le couplage capacitif des lignes de bits du plan mémoire. Cependant, le mode de lecture en courant est désavantageux 5 lors de la lecture d'un verrou de ligne de bits. En effet, un amplificateur de lecture en courant est notamment configuré pour appliquer une tension de précharge fixe à son entrée. Or, par exemple lorsque la donnée stockée dans un verrou de ligne de bits est un « 1 », le verrou impose à sa sortie une tension 10 nulle constante. Ainsi, un tel amplificateur de lecture connecté à la sortie d'un tel verrou de ligne de bits tente d'imposer une tension constante positive sur un noeud couplé à la masse. Un courant résultant très élevé est généré en raison d'une résistivité très faible. 15 Cela se traduit par l'apparition de pics périodiques de courant de l'ordre de quelques milliampères lorsqu'un mot mémoire est lu à partir d'un verrou de ligne de bits, et donc par une surconsommation d' énergie. Une lecture en courant dans une cellule mémoire du plan 20 mémoire ne présente pas ces problèmes de surconsommation, car le chemin d'accès à une telle cellule à l'état passant (programmé) est bien plus résistif que la sortie d'un verrou de ligne de bits. Le mode de lecture en tension permet que la tension présente sur l'entrée de l'amplificateur de lecture puisse chuter et permet ainsi 25 de réduire, voire supprimer, lesdites surconsommations d'énergie dans le cas d'une lecture dans un verrou de ligne de bits. Mais utiliser un amplificateur fonctionnant en mode de lecture en tension pour lire des cellules mémoires du plan mémoire conduit à des problèmes de temps d'accès en lecture à cause de couplages 30 capacitif des lignes de bits. Selon un mode de réalisation il est proposé, lors de la lecture de données, de pallier les effets des couplages capacitifs parasites 3044460 6 entre lignes de bits et d'éviter les surconsommations d'énergie, en particulier dans le cas des mémoires de moyenne et forte densité. Ainsi selon un aspect il est proposé amplificateur de lecture pour mémoire, en particulier une mémoire non volatile, comme par 5 exemple une mémoire EEPROM, configurable sur commande entre une configuration en mode de lecture en courant et une configuration en mode de lecture en tension. Plus précisément, selon un mode de réalisation, l'amplificateur de lecture est apte dans sa configuration de lecture en courant à 10 délivrer en sortie une information représentative d'une circulation ou non d'un courant à travers ladite entrée, et apte dans sa configuration de lecture en tension à délivrer en sortie une information représentative d'une chute ou non de tension à cette entrée. Cet aspect permet une optimisation des amplificateurs de 15 lecture notamment en matière de fiabilité de lecture, de temps d'accès à une donnée, et de consommation énergétique. En outre un gain de place est obtenu par la réalisation d'un amplificateur de lecture configurable sur commande, par rapport à une réalisation de deux amplificateurs de lecture distincts configurés 20 respectivement selon l'un ou l'autre desdits modes de lecture. De plus, notamment selon les modes de réalisation exposés dans la suite, cet aspect présente l'avantage d'être de réalisation simple et est compatible avec les différentes technologies de verrous de ligne de bits existants dans la technique. 25 L'amplificateur de lecture est avantageusement destiné, dans sa configuration de lecture en courant, à lire une donnée stockée dans une cellule mémoire connectée audit amplificateur, et avantageusement destiné, dans sa configuration de lecture en tension, à lire une donnée stockée dans un verrou de ligne de bits connecté audit amplificateur. 30 Les problèmes de temps d'accès en lecture causés par le couplage capacitif des lignes de bits du plan mémoire sont réduits, voire supprimés, grâce à l'application d'une tension fixe de précharge, 3044460 7 et les surconsommations de courants sont limitées par le courant injecté à ladite entrée. Par ailleurs, les lignes de données en sortie des verrous de lignes de bits peuvent généralement être séparées par des distances 5 plus grandes que les lignes de bits du plan mémoire et sont généralement plus courtes que lesdites lignes de bits. Cela limite les couplages capacitifs entre les lignes de données. Selon un mode de réalisation, l'amplificateur de lecture comprend un étage d'entrée configurable connecté entre ladite entrée 10 et un noeud intermédiaire et apte à délivrer audit noeud intermédiaire un signal intermédiaire dont le niveau de tension est, selon la configuration, représentatif de la circulation ou non dudit courant à travers ladite entrée (configuration de lecture en courant) ou de la chute ou non de la tension présente sur ladite entrée (configuration de 15 lecture en tension), et un étage de sortie configuré pour délivrer ladite information à partir du signal intermédiaire. Selon un mode de réalisation, ledit étage d'entrée comprend une boucle de précharge configurée pour appliquer une tension de précharge sur ladite entrée et un moyen de contrôle configurable 20 connecté entre la boucle de précharge et le noeud intermédiaire, possédant une première configuration dans laquelle il permet un maintien de la tension de précharge à ladite entrée dans la configuration de lecture en courant, et une deuxième configuration dans laquelle il autorise une chute éventuelle de tension à ladite entrée 25 dans la configuration de lecture en tension. Ledit moyen de contrôle peut comporter un transistor de type N dont la grille est connectée audit noeud intermédiaire, dont la source est connectée à ladite boucle de précharge, et ayant son drain connecté au drain d'un transistor de type P commandé sur sa grille par un signal 30 de commande définissant ladite configuration de lecture et ayant sa source connectée à une tension d'alimentation Vdd. Ce mode de réalisation présente l'avantage de passer simplement d'un mode de lecture à l'autre, en fonction du signal de 3044460 8 commande appliqué sur un transistor de l'amplificateur, et les mêmes éléments de l'amplificateur de lecture sont alors exploités de manière différente selon que ledit moyen de contrôle est dans sa première ou deuxième configuration. 5 Selon un mode de réalisation, l'amplificateur de lecture peut être adapté à différentes architectures de verrous de ligne de bits, et son étage de sortie peut alors être configuré pour traduire ledit signal intermédiaire en un signal logique binaire et comporte un moyen d'inversion configuré pour inverser ledit signal logique, dans la 10 configuration de lecture en tension. D' autres avantages et caractéristiques de l' invention apparaîtront à l'examen de la description détaillée de modes de réalisation, nullement limitatifs, et des dessins annexés sur lesquels : les figures 1 et 2, déjà décrites, représentent 15 schématiquement un dispositif de mémoire du type EEPROM, les figures 3 et 4 représentent deux exemples d'architecture de verrous de ligne de bits, et la figure 5 représente un mode de réalisation d'un 20 amplificateur de lecture selon un mode de réalisation de l'invention. Dans les mémoires EEPROM, la valeur logique d'un bit stocké dans un point-mémoire est représentée par la valeur de la tension de seuil d'un transistor à grille flottante, qui peut être modifiée à volonté 25 par des opérations de programmation ou d'effacement. La programmation ou l'effacement d'un transistor à grille flottante consiste dans l'injection ou l'extraction des charges électriques dans la grille du transistor par effet tunnel (effet « Fowler-Nordheim ») au moyen d'une haute tension Vpp qui peut être de l'ordre de 10 à 20 30 volts, typiquement 13 volts. Cette haute tension de 13 volts, nécessaire pour l'écriture des mémoires EEPROM est non réductible et est très contraignante au niveau de la filière technologique et de la fiabilité du produit. 3044460 9 En effet, la réduction lithographique, c' est-à-dire l'augmentation de la finesse de gravure, conduit à une diminution des tensions de fonctionnement, et cette haute tension d'écriture devient plus problématique en termes notamment de fuites des jonctions 5 source/drain des transistors ainsi qu'en termes de claquage des oxydes de grille. Par conséquent, ces risques de claquage et de vieillissement prématuré des transistors ont un impact direct sur la fiabilité du produit. 10 Une solution, dite « de tension partagée » ou « split voltage » selon une dénomination anglosaxonne habituellement utilisée par l'homme du métier, a été envisagée. Plus précisément, la haute tension Vpp nécessaire à la programmation des plans-mémoires est partagée entre une tension positive Vpp+ et une tension négative Vpp- de sorte 15 que la différence (Vpp+ - Vpp-) soit égale à Vpp. Ainsi, dans une telle approche, on choisira une tension Vpp+ de l'ordre de 5 volts et une tension Vpp- de l'ordre de -8 volts. Une telle solution permet un relâchement de la contrainte sur la tenue en tension des transistors. 20 En fonction de la solution adoptée (tension partagée ou non), l'architecture d'un verrou de ligne de bits est différente comme illustré sur les figures 3 et 4 qui vont maintenant être décrites. La figure 3 représente un exemple d'architecture de verrou de ligne de bits BLL1. 25 Le verrou de ligne de bits BLL1 comprend une sortie BLL OUT reliée à l'entrée Busr d'un amplificateur de lecture via un transistor de type N T1 commandé par un signal COL et à une ligne de bits BL via un transistor de type N T2 commandé par un signal COL2. En fonction des valeurs des signaux COL et COL2, l'entrée 30 Busr de l'amplificateur de lecture sera reliée effectivement soit au verrou de ligne de bits pour y lire la donnée stockée soit à une cellule-mémoire sélectionnée et connectée sur la ligne de bits pour y lire le contenu de la cellule-mémoire. 3044460 10 La sortie BLL OUT du verrou est couplée à une tension Vblprog via un transistor de type N T3 commandé par le signal présent sur le noeud de sortie NO d'une mémoire verrou VER comportant deux inverseurs connectés de façon croisée et stockant une donnée. 5 La mémoire verrou VER est chargée via des signaux Data et COL et est réinitialisée par un signal Reset. La tension présente sur le noeud de sortie NO correspond à la donnée logique stockée (niveau haut Vdd si Data=« 1 », niveau bas GND si Data=« 0 »). 10 Lors du chargement d'une donnée dans la mémoire verrou VER, le signal COL est à un niveau haut Vdd, le signal COL2 est à un niveau bas GND, et le signal Data est à un niveau correspondant à la valeur de la donnée à charger. Le niveau de la tension Vblprog n'est pas pertinent dans cette situation. 15 Lors d'une lecture d'une donnée stockée dans le verrou de ligne de bits BLL1, le signal COL est à un niveau haut Vdd, le signal COL2 est à un niveau bas GND, la tension Vblprog est à GND, et le signal Data est forcé à « 0 » pour ne pas repositionner la mémoire verrou VER. 20 Ainsi, la tension présente sur la sortie BLL OUT couplée à l'entrée Busr de l'amplificateur de lecture vaut GND (Vblprog) si le verrou contient la donnée « 1 », et est flottante si le verrou contient la donnée « 0 ». Lors d'une lecture d'une donnée stockée dans la cellule 25 mémoire connectée à la ligne de bits BL, les signaux COL et COL2 sont à un niveau haut Vdd, Busr est donc toujours relié à la sortie BLL OUT. La mémoire verrou VER est réinitialisée (Reset=« 1 ») afin que la tension sur la sortie BLL OUT soit flottante (sortie BLL OUT en 30 haute impédance). Le signal Data est forcé à « 0 » pour ne pas repositionner la mémoire verrou VER et le niveau de la tension Vblprog n'est pas pertinents dans cette situation. 3044460 11 Ainsi, la tension présente sur la ligne de bits BL couplée à l'entrée Busr est tirée à GND si la cellule contient la donnée « 1 » et est flottante si la cellule contient la donnée « 0 ». La figure 4 représente un exemple d'architecture de verrou de 5 ligne de bits BLL2 notamment bien adapté à une solution de tension partagée. Les éléments analogues ou fonctionnellement analogues à ceux de la figure 3 portent des références identiques. Le verrou de ligne de bits BLL2 comprend la sortie BLL OUT 10 reliée à l'entrée Busr d'un amplificateur de lecture via le transistor de type N T1 commandé par le signal COL et à la ligne de bits BL via le transistor de type N T2 commandé par le signal COL2. En fonction des valeurs des signaux COL et COL2, l'entrée Busr de l'amplificateur de lecture sera reliée effectivement soit au 15 verrou de ligne de bits pour y lire la donnée stockée soit à une cellule- mémoire sélectionnée et connectée sur la ligne de bits pour y lire le contenu de la cellule-mémoire. La sortie BLL OUT du verrou est reliée à la sortie d'un inverseur INV dont l'entrée est le signal présent sur le noeud de sortie 20 NO de la mémoire verrou VER. La mémoire verrou VER est chargée via les signaux Data et COL et est réinitialisé par le signal Reset. La tension présente sur le noeud de sortie NO de la mémoire verrou VER correspond à l'inverse de la donnée logique chargée 25 (niveau bas GND si Data=« 1 », niveau haut Vdd si Data=« 0 »). L'inverseur INV délivre la tension Vblprog si la tension présente sur le noeud NO est à un niveau bas GND, et un niveau bas GND si cette tension est à un niveau haut Vdd et si un signal Lz est à un niveau haut (le signal Lz contrôle un transistor du type N T4 30 disposé entre la sortie BLL OUT de l'inverseur et la masse). Si la tension présente sur le noeud NO est à un niveau haut et que le signal Lz est à un niveau bas, la tension de la sortie BLL OUT du verrou de ligne de bits BLL2 est flottante. 3044460 12 Lors du chargement d'une donnée dans la mémoire verrou VER, le signal COL est à un niveau haut Vdd, le signal COL2 est à un niveau bas GND, et le signal Data est à un niveau correspondant à la valeur de la donnée à charger. Le niveau de la tension Vblprog et du 5 signal Lz ne sont pas pertinents dans cette situation. Lors d'une lecture d'une donnée stockée dans le verrou de ligne de bits BLL2, le signal COL est à un niveau haut Vdd, le signal COL2 est à un niveau bas GND, et la tension Vblprog est à un niveau haut Vdd. Le signal Lz est à un niveau haut Vdd, et le niveau du signal 10 Data n'est pas pertinent dans cette situation. Ainsi, la tension présente sur la sortie BLL OUT couplée à l'entrée Busr de l'amplificateur de lecture vaut la tension Vdd (Vblprog) si le verrou a été chargé par la donnée « 1 », et est à la masse GND si le verrou a été chargé par la donnée « 0 ». 15 La lecture d'une donnée stockée dans une cellule mémoire est identique à la situation précédemment décrite en relation avec la figure 3, la mémoire verrou VER est réinitialisée (Reset=« 1 ») et de plus Lz est à un niveau bas GND afin de laisser la tension de la sortie BLL OUT flottante (sortie BLL OUT en haute impédance). 20 Le verrou BLL2 représente sur la figure 4 est cependant mieux adapté que le verrou BLL1 représenté sur la figure 3 à une architecture du type tension partagée pour la raison suivante : Lors d'une programmation, la différence de tension entre deux lignes de bits, l'une connectée une cellule à programmer, l'autre 25 connectée une cellule à ne pas programmer, doit être typiquement d'au moins 5V. Dans le cas d'une architecture de mémoire classique (c'est-à-dire à tension non partagée), la tension appliquée à une ligne de bits sélectionnée est typiquement de 13V. 30 Dans le cas d'une architecture de type à tension partagée, la tension appliquée à une ligne de bits sélectionnée est typiquement de 5V. 3044460 13 Quelle que soit l'architecture, le couplage capacitif entre une ligne de bits laissée flottante et ses deux proches voisines peut atteindre 50%. Dans le cas du verrou BLL1 représenté par la figure 3, une 5 ligne de bits non-sélectionnée en programmation est laissée flottante. Si ses deux lignes de bits plus proches voisines sont sélectionnées en programmation, elles seront portées à 13V, et la ligne de bits non sélectionnée montera par couplage à 6.5V. La différence de tension entre la ligne de bits non-sélectionnée 10 et les lignes de bits sélectionnées sera donc de 13 - 6.5 = 6.5V ce qui est supérieur à 5V donc suffisant pour discriminer en programmation une ligne de bits sélectionnée d'une ligne de bits non sélectionnée. Si le verrou BLL1 représenté par la figure 3 était utilisé dans le cadre d'une architecture du type tension partagée, les lignes de bits 15 sélectionnées monteraient à 5V, la ligne de bits non-sélectionnée à 2.5V, et la différence de tension entre celles-ci ne serait que de 2.5V, ce qui est insuffisant pour discriminer en programmation une ligne de bits sélectionnée d'une ligne de bits non sélectionnée. Le verrou BLL2 représenté par la figure 4 force au niveau bas 20 une ligne de bits non-sélectionnée en programmation, au lieu de la laisser flottante comme le fait le verrou BLL1. Il évite donc la montée parasite par couplage capacitif de la tension d'une ligne de bits non-sélectionnée en programmation. Il est donc compatible avec un schéma d'activation dans lequel la tension d'une bit line sélectionnée en 25 programmation pourrait descendre à 5V. La figure 5 représente un amplificateur de lecture AMPL selon un mode de réalisation de l'invention. L'amplificateur de lecture AMPL est configurable en réponse à un signal de commande Mode entre une configuration en mode de 30 lecture en courant (par exemple Mode=« 0 ») et une configuration en mode de lecture en tension (par exemple Mode=« 1 »). 3044460 14 Dans le mode de lecture en tension, l'amplificateur de lecture AMPL est notamment apte à lire une donnée stockée dans un verrou de ligne de bit BLL2 du type de celui représenté par la figure 4. Les différents moyens de l'amplificateur AMPL selon ce mode 5 de réalisation plus précisément décrits dans la suite sont présentés à titre d'exemple et de manière non-limitative. L'amplificateur de lecture AMPL comprend un étage d'entrée ET1 configuré pour appliquer une tension de précharge à l'entrée Busr de l'amplificateur de lecture avant que cette entrée ne soit reliée 10 effectivement soit à la sortie d'un verrou de ligne de bits soit à une ligne de bits. L'étage d'entrée ET1 comporte une boucle de précharge BCL comprenant deux transistors de type N MN1 et MN2 et deux sources de courant MP1 et MP2. Dans cet exemple, les sources de courant MP1, MP2 15 comportent chacune un transistor de type P dont la source est connectée à la tension d'alimentation Vdd, et commandé sur sa grille par une tension VrefP proche de la tension de seuil du transistor, mais supérieure en valeur absolue. La grille du transistor MN1 est connectée à l'entrée de 20 l'amplificateur de lecture Busr, sa source est reliée à la masse et son drain est relié à la source de courant MP1. La grille du transistor MN2 est reliée au drain du transistor MN1, le drain (noeud N1) du transistor MN2 est relié à la source de courant MP2, et la source du transistor MN2 est reliée au noeud 25 d'entrée Busr et à la grille du transistor MN1. Ainsi, ce rebouclage BCL permet d'appliquer une tension de précharge constante et égale à la tension de seuil du transistor MN1 sur l'entrée Busr de l'amplificateur de lecture. L'amplificateur AMPL comporte également dans cet exemple 30 deux transistors de type P MP3 et MP4, et un transistor de type N MN3. 3044460 15 La grille du transistor MP3 est connectée au noeud N1, sa source à la tension d'alimentation Vdd, et son drain à un noeud intermédiaire N2 qui est le noeud de sortie de l'étage ET1. La grille du transistor MN3 est connectée au noeud N2, sa 5 source au noeud N1 et son drain à la tension d'alimentation Vdd via le transistor MP4 commandé sur sa grille par le signal de commande Mode. L'amplificateur AMPL comporte également un étage de sortie ET2 configuré de manière à traduire un signal intermédiaire, c'est-à- 10 dire la tension présente sur le noeud intermédiaire N2, en un signal logique binaire. L'étage de sortie ET2 comporte ici une porte ET PL1 dont une entrée est connectée au noeud N2 et une autre entrée reçoit un signal Read. 15 La sortie de la porte ET PL1 est connectée à une entrée d'une porte NON-OU EXCLUSIF (XNOR) PL2, et une autre entrée de la porte XNOR PL2 reçoit l'inverse du signal de commande Mode. La sortie de la porte XNOR PL2 forme la sortie AMPL OUT de l'amplificateur de lecture AMPL. 20 Un signal EnreN (« enable read ») permet d'activer (EnreN=« 0 ») l'amplificateur ou de ne pas l'activer (EnreN=« 1 »). Lorsqu'il vaut « 0 », ce signal permet d'activer deux sources de courant MN4 et MN6. Dans cet exemple, les sources de courant MN4 et MN6 comportent chacune un transistor de type N dont la source est 25 connectée à la masse GND, et commandé sur sa grille par une tension VrefN proche de la tension de seuil du transistor, mais supérieure en valeur absolue. Le courant injecté par MN4 tire la tension de l'entrée Busr vers la masse par un léger courant de polarisation, permettant de stabiliser 30 la tension de précharge. Le courant de la source MN4 est très inférieur au courant de la source MP2. Le courant injecté par MN6 tire la tension présente sur le noeud N2 vers la masse GND, lorsque le transistor MP3 est bloqué. 3044460 16 L'ensemble des transistors MP3 et MN6 forme un inverseur dont l'entrée est le noeud Ni et la sortie le noeud N2. Si le signal EnreN vaut « 1 », la boucle BCL est « court-circuitée » et les transistors MN4 et MN6 sont bloqués. 5 La machine d'état ME (figure 1) est notamment configurée pour générer les signaux Read, EnreN et Mode en fonction de la mise oeuvre du dispositif DIS. Lorsque l'amplificateur de lecture AMPL lit une donnée, Read vaut « 1 ». 10 On suppose maintenant que le signal de commande Mode vaut « 0 » ce qui correspond à un mode de lecture en courant utilisé pour lire une cellule-mémoire du plan mémoire. Si la donnée stockée dans la cellule mémoire vaut « 1 », la cellule est passante et tire un courant supérieur au courant généré par 15 MP2, ce courant circulant à travers l'entrée Busr. L'écoulement de courant dans l'entrée Busr fait chuter la tension sur l'entrée Busr, le transistor MN1 de la boucle BCL devient bloqué, le courant généré par la source de courant MP1 rend le transistor MN2 passant et comme le courant qui s'écoule dans l'entrée 20 Busr est supérieur au courant généré par la source MP2, la tension présente au noeud Ni chute également. Le transistor MP3 devient passant et transmet une tension haute au noeud N2, faisant passer le transistor MN3 à l'état passant. Le transistor MP4 étant passant (Mode=« 0 »), le transistor 25 passant MN3 permet d'empêcher la tension au noeud Busr de chuter en deçà de la tension de précharge à cause d'un écoulement de courant supérieur à celui généré par MP2. En effet dans cette configuration le courant pouvant s'écouler par l'entrée Busr n'est pas limité par la source MP2, mais par 30 l'impédance de l'élément (ici la ligne de bits) connecté à l'entrée Busr quand il est préchargé à la tension de précharge. La sortie de la porte ET PLI passe à un niveau haut (N2=tension haute ; Read=« 1 »), ce niveau est transmis sans être 3044460 17 inversé par la porte XNOR PL2 (Mode=« 0 »), et la sortie AMPL OUT de l'amplificateur de lecture délivre un signal logique « 1 », correspondant à la donnée stockée. Si la donnée stockée dans la cellule mémoire est « 0 », la 5 tension de la ligne de bit BL connectée à l'entrée Busr est flottante et s'équilibre à la tension de précharge et le transistor MP3 reste bloqué. Aucun courant ne circule à travers l'entrée Busr. La source de courant MP2 maintient la tension présente sur le noeud N1 à un niveau haut en l'absence de courant sur l'entrée Busr. 10 Le transistor MP3 est bloqué et la tension présente sur le noeud N2 est à un niveau bas sous l'effet d'un écoulement de courant vers la masse à travers le transistor MN6. La sortie de la porte ET PL1 passe à un niveau bas, ce niveau est transmis sans être inversé par la porte XNOR PL2 (Mode=« 0 »), et 15 la sortie AMPL OUT de l'amplificateur de lecture délivre un signal logique « 0 », correspondant à la donnée stockée. On suppose maintenant que le signal de commande Mode est à « 1 », ce qui correspond à un mode de lecture en tension utilisé pour lire une donnée à partir d'un verrou de ligne de bits BLL2. 20 Si la donnée chargée dans le verrou de ligne de bits est « 1 », la tension présente sur la sortie BLL OUT du verrou est à un niveau haut Vdd et la tension de l'entrée Busr de l'amplificateur est alors forcée à ce niveau haut. Le transistor MN1 de la boucle BCL devient passant et le 25 courant généré par la source de courant MP1 s'écoule vers la masse GND, faisant passer le transistor MN2 à l'état bloqué. La source de courant MP2 maintient la tension présente sur le noeud N1 à un niveau haut et le transistor MP3 reste bloqué. Comme le transistor MP3 est bloqué, le noeud N2 est à un 30 niveau bas sous l'effet d'un écoulement de courant vers la masse à travers le transistor MN6. La sortie de la porte ET PL1 passe à un niveau bas, ce niveau est inversé par la porte XNOR PL2 (Mode=« 1 »), et la sortie 3044460 18 AMPL OUT de l'amplificateur de lecture délivre un signal logique « 1 », correspondant à la donnée stockée. Si la donnée chargée dans le verrou de ligne de bits est « 0 », la tension présente sur la sortie BLL OUT du verrou est à un niveau 5 bas GND et la tension de l'entrée Busr de l'amplificateur est forcée à chuter. Le transistor MN1 de la boucle BCL devient bloqué, le courant généré par la source de courant MP1 rend le transistor MN2 passant et la tension présente sur le noeud N1 subit également la chute de tension. 10 Le transistor MP3 devient passant et une tension haute est transmise sur le noeud N2. MP4 étant bloqué (Mode=« 1 »), le transistor MN3 ne peut pas transmettre une tension haute sur le noeud Ni. L'amplificateur de lecture AMPL ne compense donc pas la chute de tension sur l'entrée 15 Busr et dans cette situation, le courant pouvant s'écouler par l'entrée Busr est limité et maîtrisé par la source de courant MP2. Comme une tension haute est transmise sur le noeud N2, la sortie de la porte ET PL1 passe à un niveau haut, ce niveau est inversé par la porte XNOR PL2 (Mode=« 1 »), et la sortie AMPL OUT de 20 l'amplificateur de lecture délivre un signal logique « 0 », correspondant à la donnée stockée. Le mode de réalisation de la figure 5 peut être modifié de façon à obtenir un amplificateur de lecture capable de fonctionner avec un verrou de ligne de bit du type de celui représenté par la figure 3. Plus 25 précisément cette modification se traduit ici par une modification de l'étage de sortie ET2 en retirant la porte XNOR PL2. La sortie AMPL OUT de l'amplificateur de lecture est alors formée par la sortie de la porte ET PL1. Par ailleurs, l'invention n'est pas limitée au mode de réalisation 30 décrit précédemment mais en embrasse toutes les variantes. Par exemple l'étage de sortie pourrait comprendre un amplificateur différentiel, et la tension de précharge pourrait être formée et maintenue par un autre moyen. 3044460 19 Bien qu'il ait été décrit des modes de réalisations de l'invention s'adaptant à des mémoires du type EEPROM, il apparaîtra à l'homme du métier que l'invention ne se limite pas à ce type de mémoires et peut notamment être appliquée à des mémoires du type 5 mémoire FLASH comportant des amplificateurs de lecture confrontés à des problèmes similaires, ou encore à des mémoires RAM statiques. 10 REVENDICATIONS1. Amplificateur de lecture pour mémoire, configurable sur commande (Mode) entre un mode de lecture en courant et un mode de lecture en tension. 2. Amplificateur de lecture selon la revendication 1, apte dans sa configuration de lecture en courant à délivrer en sortie (AMPL OUT) une information représentative d'une circulation ou non d'un courant à travers une entrée (Busr) de l'amplificateur, et apte dans sa configuration de lecture en tension à délivrer en sortie une information représentative d'une chute ou non de la tension présente à cette entrée (Busr). 3. Amplificateur de lecture selon l'une quelconque des revendications 1 ou 2, destiné, dans sa configuration de lecture en courant, à lire une donnée stockée dans une cellule mémoire (CEL) connectée audit amplificateur, et destiné, dans sa configuration de lecture en tension, à lire une donnée stockée dans un verrou de ligne de bits (BLL) connecté audit amplificateur. 4. Amplificateur de lecture selon les revendications 2 et 3, dans lequel ladite entrée (Busr) est destinée à être effectivement connectée à la ligne de bits (BL) connectée à ladite cellule mémoire (CEL) dans sa configuration de lecture en en courant et à être effectivement connectée audit verrou de ligne de bits (BLL) dans sa configuration de lecture en tension. 5. Amplificateur de lecture selon l'une quelconque des revendications 2 à 4, comprenant un étage d'entrée (ET1) configurable connecté entre ladite entrée (Busr) et un noeud intermédiaire (N2) et apte à délivrer audit noeud intermédiaire (N2) un signal intermédiaire dont le niveau de tension est, selon la configuration, représentatif de la circulation ou non dudit courant à travers ladite entrée (Busr) ou de la chute ou non de la tension présente sur ladite entrée (Busr), et un 3044460 21 étage de sortie (ET2) configuré pour délivrer ladite information à partir du signal intermédiaire. 6. Amplificateur de lecture selon la revendication 5, dans lequel ledit étage d'entrée (ET1) comprend une boucle de précharge 5 (BCL) configurée pour appliquer une tension de précharge sur ladite entrée (Busr) et un moyen de contrôle configurable (MN3, MP4) connecté entre la boucle de précharge (BCL) et le noeud intermédiaire (N2), possédant une première configuration dans laquelle il permet un maintien de la tension de précharge à ladite entrée (Busr) dans la 10 configuration de lecture en courant, et une deuxième configuration dans laquelle il autorise une chute éventuelle de tension à ladite entrée (Busr) dans la configuration de lecture en tension. 7. Amplificateur de lecture selon la revendication 6, dans lequel ledit moyen de contrôle comporte un transistor de type N (MN3) 15 dont la grille est connectée audit noeud intermédiaire (N2), dont la source est connectée à ladite boucle de précharge (BCL), et dont le drain est connecté au drain d'un transistor de type P (MP4) commandé sur sa grille par un signal de commande (Mode) définissant ladite configuration de lecture et ayant sa source connectée à une tension 20 d'alimentation (Vdd). 8. Amplificateur de lecture selon l'une quelconque des revendications 5 à 7, dans lequel l'étage de sortie (ET2) est configuré pour traduire ledit signal intermédiaire en un signal logique binaire, et comportant un moyen d'inversion (PL2) configuré pour inverser ledit 25 signal logique dans la configuration de lecture en tension.