FR 3048288 A1 20170901 FR 1651570 A 20160225 1 Détecteur électronique à haute sensibilité Des modes de réalisation de l'invention concernent les circuits intégrés, et plus particulièrement les circuits intégrés capables de détecter de faibles variations de potentiel électrique, induites par exemple mais non limitativement par la détection de molécules cibles par un capteur spécifique dans un laboratoire sur puce (« lab on chip »). Un laboratoire sur puce comprend classiquement un capteur de molécules connecté à un circuit électronique configuré pour convertir sous forme électrique les données relatives au contenu d'un fluide (un liquide ou un gaz). Cette donnée peut être la présence ou non d'une molécule cible dans le fluide, par exemple dans le cadre d'une recherche de virus dans un échantillon de sang. On connait des laboratoires sur puce utilisant des transistors à effet de champ, dans lesquels un capteur de molécules est électriquement connecté à la grille d'un transistor. Ainsi, la variation de potentiel induite par la détection de la molécule cible du capteur entraîne une variation du courant de drain du transistor. Par exemple pour une variation de potentiel VG de 0,3 volt sur la grille d'un transistor à effet de champ classique, la valeur du courant de drain 'drain du transistor peut être multipliée par 105. Le facteur de pente d'un transistor, connu par l'homme du métier sous le terme anglo-saxon « slope factor » ou « subthreshold swing » est une valeur permettant de caractériser la tension à appliquer sur la grille d'un transistor MOS pour faire varier son courant de drain d'une décade. Dans cet exemple, le facteur de pente du transistor est de 60mV/décade. Or cette valeur est trop importante pour certaines applications, telles que par exemple la détection de molécules ADN, qui requièrent des dispositifs ayant un facteur de pente inférieur à 60mV/décade. 3048288 2 Il existe également des laboratoires sur puce utilisant des technologies avancées, comme par exemple des nano-fils de silicium ou des nanotubes de carbone, et qui permettent la réalisation de transistors ayant un facteur de pente plus faible. 5 Cependant, la réalisation de dispositifs intégrant ces technologies nécessite des procédés spécifiques et complexes, et ne sont pas encore adaptés à une industrialisation. Ainsi, selon un mode de mise en oeuvre il est proposé ici un détecteur électronique intégré ayant une faible valeur de facteur de 10 pente, réalisé par des technologies classiques, et compatible avec une technologie de type FDSOI. Selon un aspect, il est proposé un détecteur électronique intégré configuré pour détecter l'apparition d'une variation de potentiel sur une borne d'entrée, comportant un transistor MOS dont le 15 drain forme une borne de sortie, et dans lequel la variation du courant de drain est représentative de ladite variation de potentiel sur la borne d' entrée. Selon une caractéristique générale de cet aspect le capteur comprend en outre un transistor bipolaire dont la base forme la borne 20 d'entrée et dont le collecteur est électriquement connecté à la grille du transistor MOS. Le détecteur possède également une première configuration dans laquelle le transistor bipolaire est passant et le transistor MOS est bloqué, et une deuxième configuration dans laquelle le transistor 25 bipolaire est bloqué et le transistor MOS est dans un fonctionnement sous-seuil, avec par exemple sa grille flottante. Le détecteur est alors configuré pour passer de sa première configuration à sa deuxième configuration lors de l'apparition de ladite variation de potentiel. Comme il est connu de l'homme du métier, le fonctionnement 30 sous seuil d'un transistor MOS est un fonctionnement dans lequel on peut mesurer un courant circulant entre la source et le drain du transistor alors que la tension grille-source est inférieure à la tension de seuil. 3048288 3 Dans la première configuration l'émetteur du transistor bipolaire est par exemple polarisé négativement, et dans la première et la deuxième configurations, le drain du transistor MOS est par exemple polarisé positivement. 5 Ainsi, dans la première configuration, qui est l'état initial, la tension base-émetteur du transistor bipolaire est par exemple légèrement supérieure à sa tension de seuil, ce qui permet un état passant du transistor et donc une polarisation de la grille du transistor MOS sensiblement au même potentiel que l'émetteur du transistor 10 bipolaire. Ce potentiel étant négatif, le transistor MOS est bloqué. Une faible variation de potentiel sur la base du transistor bipolaire permet de bloquer le transistor bipolaire, rendant la grille du transistor MOS flottante. Ainsi, le champ parasite généré par la polarisation positive du 15 drain n'est plus compensé par la polarisation négative de la grille, ce qui entraîne une forte variation du courant de drain, de l'ordre de plusieurs décades. Il convient de noter que le transistor MOS fonctionnant sous sa tension de seuil, ce courant de drain reste inférieur au courant de drain qui circulerait dans le transistor MOS à 20 l'état passant. Le transistor MOS peut être réalisé dans une technologie du type silicium sur isolant et comporter une électrode de commande secondaire enterrée (communément désignée par l'homme du métier sous l'appellation anglo-saxonne « back gate »), située sous l'isolant 25 et électriquement couplée à l'émetteur du transistor bipolaire. Selon un mode de réalisation, le détecteur comprend un substrat porteur d'un premier type de conductivité comprenant dans une première zone un premier caisson semi-conducteur d'un deuxième type de conductivité 30 une couche isolante enterrée située entre le premier caisson et un film semi-conducteur, le transistor MOS étant situé dans et sur le film semi-conducteur, et l'électrode de commande secondaire située sous la couche isolante enterrée. 3048288 4 Le substrat porteur comporte dans une deuxième zone un deuxième caisson semi-conducteur du premier type de conductivité formant la base du transistor bipolaire, une première région du premier type de conductivité, une deuxième région du deuxième type de 5 conductivité formant le collecteur du transistor bipolaire, une extension du premier caisson semi-conducteur formant l'émetteur du transistor bipolaire, et une métallisation reliant le collecteur du transistor bipolaire à la grille du transistor MOS. Le premier type de conductivité est par exemple une 10 conductivité de type P et le deuxième type de conductivité est par exemple une conductivité de type N. D' autres avantages et caractéristiques de l' invention apparaîtront à l'examen de la description détaillée de modes de réalisation de l'invention, nullement limitatifs, et des dessins annexés 15 sur lesquels : - Les figures 1 et 2 illustrent un mode de réalisation de l' invention. La figure 1 illustre un circuit intégré CI comportant ici de façon générale un substrat de type silicium totalement déserté sur 20 isolant (FDSOI, « Fully Depleted Silicon On Insulator », selon l'acronyme anglo-saxon bien connu de l'homme du métier) comportant classiquement un substrat porteur 1, une couche isolante enterrée 9, et un film semi-conducteur intrinsèque 10. Le circuit intégré CI incorpore ici un détecteur DIS. 25 Le substrat porteur 1 est un substrat d'un premier type de conductivité, par exemple ici un substrat en silicium faiblement dopé de type P, et dans lequel on peut définir deux zones Z1 et Z2. Dans la première zone Z1, qui est ici délimitée par deux régions isolantes, par exemple une première et une deuxième tranchées 30 d'isolation profondes (DTI, « Deep Trench Isolation » selon l'acronyme anglo-saxon) 13 et 14, le détecteur comporte un premier caisson semi conducteur 3 ayant un deuxième type de conductivité, par exemple le type de conductivité N, qui se situe sous une partie de la couche isolante enterrée 9. 3048288 5 Le détecteur comporte également un transistor MOS, ici un transistor NMOS 11, réalisé ici dans et sur le film de silicium totalement déserté. Les régions de source S et de drain D sont surélevées et 5 réalisées de manière classique dans et sur le film 10, par épitaxie de silicium. La grille G du transistor comprend classiquement une couche de matériau isolant surmontée d'un matériau de grille. Cette configuration dans laquelle le transistor NMOS 11 est 10 situé sur un caisson semi-conducteur du même type de conductivité que le transistor, ici une conductivité de type N, est connue par l'homme du métier sous l'appellation anglo-saxonne « Flip well ». Dans une deuxième zone Z2 du substrat délimitée par la première tranchée d'isolation 13 et une troisième tranchée d'isolation 15 15, on a éliminé la couche isolante enterrée 9. Dans cette deuxième zone Z2 la portion supérieure du premier caisson 3 comporte une extension 8 isolée du transistor MOS 11 par la tranchée 13. Par ailleurs le détecteur DIS comporte dans cette zone Z2 un deuxième caisson semi-conducteur enterré 2, dopé de type P, dont 20 une première portion supérieure est séparée de l'extension de caisson 8 par une quatrième tranchée d'isolation profonde 4. La tranchée d'isolation 4 a une profondeur choisie pour laisser subsister sous elle une jonction PN qui va appartenir à un transistor bipolaire, ici de type NPN, comme il sera expliqué ci-après. 25 A cet égard, bien qu'un espace ait été représenté sur la figure schématique 3, à des fins de clarté, les caissons 2 et 3 sont, sous la tranchée d'isolation 4, adjacents ou suffisamment proches pour former une jonction PN efficace. Le détecteur comporte dans une deuxième portion supérieure du 30 deuxième caisson 2, une première région 5 fortement dopée de type N et une deuxième région fortement dopée 6 de type P permettant une prise d'un premier contact Cl permettant de polariser le deuxième caisson 2. 3048288 6 Les deux régions dopées 5 et 6 sont mutuellement séparées par une cinquième tranchée d'isolation profonde 7. Un contact C2 permet de polariser l'extension 8 du premier caisson 3 et le premier caisson 3 lui même. 5 Il convient de noter ici que le deuxième contact C2 permet de polariser le transistor NMOS 11 par sa face arrière. Le transistor MOS possède donc une électrode de commande secondaire enterrée ou deuxième grille dite grille arrière BG (« Back gate » selon la dénomination anglo-saxonne ») située sous la couche 10 isolante enterrée 9. Le circuit intégré CI comprend de manière classique une partie d'interconnexion située au dessus du substrat et comportant plusieurs niveaux de métallisations et des vias. Cette partie d'interconnexion est communément désignée par l'homme du métier sous l'appellation 15 anglo-saxonne « BEOL » (Back End Of Line). La première région fortement dopée 5 est ici électriquement connectée à la grille G du transistor NMOS 11 par une liaison électrique comportant une piste métallique ML et des vias V1 et V2 situés dans ladite partie d'interconnexion. 20 Une représentation schématique du circuit d'un point de vue électrique est illustrée à la figure 2. Il y est représenté le transistor NMOS 11, comprenant ses régions de drain D, de source S et de grille G. Les jonctions entre le deuxième caisson 2, la première région 25 fortement dopée 5, et le premier caisson 3 forment un transistor bipolaire 12, ici un transistor NPN, dont la première région dopée 5 est le collecteur C, le deuxième caisson 2 est la base B, et l'extension du premier caisson 3 est l'émetteur E. L'émetteur E est donc relié à la grille arrière BG du transistor 30 MOS 11, et le collecteur C à la grille principale G du transistor NMOS 11. Ainsi, le premier contact Cl permet de polariser la base B du transistor bipolaire 12, et le deuxième contact C2 permet de polariser 3048288 7 simultanément l'émetteur E du transistor bipolaire 12 et la grille arrière BG du transistor NMOS 11. En fonctionnement, le circuit peut avantageusement être utilisé dans un laboratoire sur puce. Dans ce cas, le premier contact Cl, c'est- 5 à-dire la base du transistor bipolaire, est utilisé comme borne d'entrée du capteur, et le drain D du transistor NMOS 11 est utilisé comme borne de sortie. Par exemple, le premier contact Cl peut être électriquement connecté à un capteur de molécule, comportant par exemple et 10 classiquement une électrode fonctionnalisée comportant une couche métallique fonctionnalisée comprenant un matériau susceptible de se lier à une molécule cible, et optionnellement une couche diélectrique sous ladite couche métallique. Lorsqu'une molécule se lie au capteur, une charge électrique 15 est générée dans le capteur faisant varier le potentiel de la base B. Cette variation de potentiel dépend notamment de la nature de la molécule à détecter. Le drain D du transistor NMOS 11 peut par exemple être connecté à un circuit de lecture. 20 Dans cet exemple, le premier contact Cl, c'est-à-dire la base B du transistor bipolaire, est initialement à un potentiel Vci nul, ce qui correspond à l'absence de molécule sur le capteur. Le drain D du transistor MOS est polarisé, par exemple à un potentiel de 0,6 volts. 25 Cette polarisation du drain D génère un champ parasite dans le canal, et le drain agit alors comme une grille parasite. Ce phénomène connu de l'homme du métier sous l'appellation anglo-saxonne « fringing field » est classique dans les transistors MOS de type silicium sur isolant. 30 Le potentiel du deuxième contact C2, c'est à dire de l'émetteur du transistor bipolaire 12 et de la grille arrière BG du transistor NMOS 11, est réglé de manière à ce que la tension base-émetteur soit initialement légèrement supérieure à la tension de seuil du transistor bipolaire de façon à le rendre passant tout en permettant qu'une faible 3048288 8 variation de potentiel au niveau de la base du transistor bipolaire 12 entraine un changement de son état. Ainsi, la tension de seuil du transistor bipolaire 12 étant dans cet exemple de 0,6V le potentiel du deuxième contact Vc2 est ici fixé à 5 -0,65V volts. Le potentiel de la base étant initialement nul, la tension base-émetteur est de 0,65V donc au dessus de la tension de seuil. Le transistor bipolaire 12 est donc initialement dans un état passant, et la grille G du transistor 11 est donc polarisée négativement. Initialement le détecteur est donc dans une première 10 configuration dans laquelle le transistor bipolaire 12 est passant et le transistor NMOS 11 est bloqué en raison de la polarisation négative de sa grille G. Seul un très faible courant de fuite passe dans le drain, par exemple ici un courant 'drain d'une valeur de 10-10 ampères. 15 Il convient de noter ici que l'émetteur E du transistor bipolaire 12 étant électriquement connecté à la grille arrière BG du transistor MOS, celle-ci est également polarisée négativement à un potentiel de 0,65V. Cela étant, l'effet de la polarisation de la grille arrière sur le canal par rapport à celui de la polarisation de la grille principale est 20 négligeable. Lors d'une variation du potentiel Vci sur la base B du transistor bipolaire 12, par exemple une variation de +0,1 volts due à la liaison d'une ou plusieurs molécules sur le capteur, la tension base-émetteur du transistor bipolaire 12 passe de 0,65 volts à 0,55 volt. La 25 tension base-émetteur est donc inférieure à la tension de seuil du transistor bipolaire. Le détecteur passe donc dans une deuxième configuration dans laquelle le transistor bipolaire 12 est bloqué, et la grille G du transistor MOS 11 n'est plus polarisée. La grille du transistor MOS 30 devient donc flottante. Ainsi, en l'absence de polarisation sur la grille principale, le champ parasite généré par la polarisation du drain entraîne une forte augmentation de la conduction du transistor MOS. Le transistor MOS est donc ici dans un fonctionnement sous-seuil. 3048288 9 Dans cet exemple, le courant de drain 'drain atteint une valeur de 10' ampère, soit une augmentation de 6 décades. Ainsi, pour une faible variation de potentiel VB sur la base du transistor bipolaire, on obtient une forte variation de courant de drain 5 Le facteur de pente du circuit est ici de 11mV/décade, ce qui est nettement inférieur à la valeur obtenue avec des dispositifs de l'art antérieur réalisés avec des technologies classiques. Il convient de noter que les modes de réalisation présentés ici ne sont nullement limitatifs. 10 Le fait que l'émetteur du transistor bipolaire soit électriquement connecté à la grille arrière du transistor MOS est dû ici au procédé de fabrication du circuit intégré et n'influence pas le fonctionnement du capteur. Il serait donc tout à fait possible d'envisager un détecteur dans lequel l'émetteur et la grille arrière 15 soient mutuellement isolés, ou bien un détecteur dans lequel le transistor MOS serait réalisé dans une technologie « substrat massif » (« bulk » en langue anglaise) avec l'émetteur du transistor bipolaire isolé du substrat du transistor MOS. En outre, bien qu'il ait été décrit ici un mode de mise en oeuvre 20 dans lequel on fixe le potentiel du deuxième contact C2 afin de détecter une variation de potentiel sur le premier contact Cl, un mode de mise en oeuvre dans lequel on ferait varier le potentiel du deuxième contact C2 afin de chercher la valeur pour laquelle le dispositif passe de la première configuration à la deuxième configuration serait 25 également envisageable. Dans ce cas, en fonction de la valeur de potentiel pour laquelle on observerait ce changement de configuration, c'est-à-dire une forte augmentation du courant de drain 'drain on déduirait la présence ou l'absence de molécules sur le capteur. 30 Il serait également possible d'avoir un circuit intégré dans lequel le substrat porteur 1 serait plus fortement dopé, à un dopage identique à celui du deuxième caisson 2. Ainsi, il serait possible d'effectuer la prise du premier contact Cl au niveau du substrat porteur, par exemple sur sa face arrière. 3048288 10 Enfin, bien que l'invention s'applique avantageusement au domaine des laboratoires sur puce, on pourrait très bien envisager une utilisation à tout autre domaine nécessitant la détection de l'apparition de faibles variations de potentiel, en connectant par exemple le contact 5 Cl à un capteur différent d'un capteur de molécule. REVENDICATIONS1. Détecteur électronique intégré configuré pour détecter l'apparition d'une variation de potentiel sur sa borne d'entrée et comportant un transistor MOS (11) dont le drain (D) forme une borne de sortie, et dans lequel la variation du courant de drain (Idrain) est représentative de ladite variation de potentiel sur la borne d'entrée, caractérisé en ce qu'il comprend en outre un transistor bipolaire (12) dont la base forme la borne d'entrée et dont le collecteur (C) est électriquement connecté à la grille (G) du transistor MOS, et en ce qu'il possède une première configuration dans laquelle le transistor bipolaire (12) est passant et le transistor MOS est bloqué, et une deuxième configuration dans laquelle le transistor bipolaire (12) est bloqué et le transistor MOS (11) est dans un fonctionnement sous-seuil, le détecteur étant configuré pour passer de sa première configuration à sa deuxième configuration lors de l'apparition de ladite variation de potentiel. 2. Détecteur selon la revendication 1, dans lequel dans la deuxième configuration la grille (G) du transistor MOS (11) est flottante. 3. Détecteur selon l'une des revendications 1 ou 2, dans lequel dans la première configuration l'émetteur (E) du transistor bipolaire est polarisé négativement, et dans la première configuration et la deuxième configuration le drain (D) du transistor MOS (11) est polarisé positivement. 4. Détecteur selon l'une des revendications 1 à 3, dans lequel le transistor MOS (11) est réalisé dans une technologie du type silicium sur isolant et comporte une électrode de commande secondaire (BG) enterrée située sous l'isolant et électriquement couplée à l'émetteur du transistor bipolaire. 5. Détecteur selon la revendication 4, comprenant un substrat porteur (1) d'un premier type de conductivité comprenant dans une première zone (Z1) un premier caisson semi-conducteur (3) d'un second type de conductivité, une couche isolante enterrée (9) située 3048288 12 entre le premier caisson semi-conducteur (3) et un film semiconducteur (10), le transistor MOS (11) étant situé dans et sur le film semi-conducteur (10), et l'électrode de commande secondaire (BG) est située sous la couche isolante enterrée, le substrat porteur comportant 5 dans une deuxième zone (Z2) un deuxième caisson semi-conducteur (2) du premier type de conductivité formant la base du transistor bipolaire, une première région (6) du premier type de conductivité, une deuxième région (5) du deuxième type de conductivité formant le collecteur (C) du transistor bipolaire, une extension du caisson semi- 10 conducteur formant l'émetteur (E) du transistor bipolaire, et une métallisation reliant le collecteur du transistor bipolaire à la grille du transistor MOS. 6. Capteur selon la revendication 5, dans lequel le transistor MOS (11) est un transistor NMOS, le premier type de conductivité est 15 une conductivité de type P, et le deuxième type de conductivité est une conductivité de type N.