FR 3048809 A1 20170915 FR 1652054 A 20160311 1 CELLULE MEMOIRE SRAM COMPRENANT UN N-TFET ET UN P-TFET DESCRIPTION DOMAINE TECHNIQUE ET ART ANTERIEUR L'invention concerne une nouvelle cellule de mémoire SRAM comprenant des transistors à effet de champ par effet tunnel (TFET) qui est capable de répondre aux exigences des applications à très basse puissance (ULP), comme l'Internet des objets (loT), et d'être utilisée de manière avantageuse dans une architecture SRAM TFET/CMOS hybride. L'augmentation constante de la demande sur le marché d'une plus grande durée de vie de batterie, de coûts réduits et de meilleures performances, particulièrement pour des dispositifs dans le domaine loT, catalyse le développement de solutions consommant moins d'énergie. La surface et la puissance constituent donc les deux principales considérations de conception pour les systèmes sur puce (SoC) destinés à des applications loT. Puisque, dans les SoC modernes, la SRAM peut dominer la consommation de puissance globale, particulièrement sa fuite, l'optimisation de SRAM pour réduire la consommation de puissance et la surface est donc importante pour maintenir une longue durée de vie de batterie sans sacrifier la capacité de SRAM sur puce. Une approche d'optimisation de puissance de SRAM consiste à explorer des solutions en dehors de la technologie CMOS pour la conception de SRAM. Le TFET a été proposé en tant que solution possible pour réduire la dissipation de puissance. Le TFET fonctionne par effet tunnel bande à bande et, par conséquent, la pente sous le seuil (S) n'est pas limitée à 60 mV/dec comme dans le cas de CMOS. Des TFET fabriqués avec S de l'ordre de 30 mV/dec ont déjà été mesurés. Les progrès réalisés avec les dispositifs TFET encouragent la poursuite de la recherche sur les circuits TFET. Une partie des rapports sur les cellules SRAM TFET utilisant des cellules 6T, 7T et 8T ont révélé des difficultés pour obtenir une stabilité suffisante dans les opérations de lecture et d'écriture. Puisque la stabilité dans les deux modes de fonctionnement est faible de manière inhérente en raison des performances électriques des TFET, il est difficile de trouver le meilleur équilibre entre la lecture et l'écriture. En outre, en raison du comportement unidirectionnel des TFET, il est nécessaire 3048809 2 de cibler un fonctionnement à faible VDD, ce qui accroît les difficultés pour obtenir des marges de stabilité suffisantes en mode actif. Dans le document US 2011/0299326 A1, il est proposé une cellule SRAM 4T-TFET utilisant une propriété de résistance différentielle négative (NDR) des TFET en 5 polarisation inverse. Néanmoins, l'architecture proposée dans ce document pâtit de problèmes de stabilité et de performances. Pour maintenir les données au cours d'une opération de lecture, le courant de lecture doit être inférieur au courant de bosse (dans la plage pA) fourni par la NDR. Une telle contrainte engendre une lectureextrêmement lente s'accompagnant du risque de corruption de données au cours de l'exécution de l'opération. 10 En outre, la grille de transmission TFET pour l'accès aux données limite la tension de fonctionnement maximale. DESCRIPTION DE L'INVENTION Le but de la présente invention est de proposer une nouvelle architecture de cellule de mémoire SRAM ayant une consommation de puissance inférieure et supportant une grande plage de valeurs de tensions d'alimentation sans nuire à la stabilité 15 des données. L'invention propose ainsi une cellule mémoire SRAM comprenant au moins : - un n-TFET et un p-TFET ; - un noeud de stockage formé par la liaison d'une première électrode du 20 n-TFET à une première électrode du p-TFET, les premières électrodes étant, dans une première configuration, les drains du n-TFET et du p-TFET, ou, dans une deuxième configuration, les sources du n-TFET et du p-TFET ; - un circuit de commande apte à appliquer des tensions d'alimentation sur des deuxièmes électrodes du n-TFET et du p-TFET, les deuxièmes électrodes étant, dans 25 la première configuration, les sources du n-TFET et du p-TFET, ou, dans la deuxième configuration, les drains du n-TFET et du p-TFET, et des tensions de polarisation sur les grilles du n-TFET et du p-TFET ; dans lequel le circuit de commande est configuré pour fournir : 3048809 3 - au cours d'une rétention d'un bit stocké dans le noeud de stockage, des tensions d'alimentation et de polarisation qui polarisent en inverse le n-TFET et le pTFET dans un état dans lequel un courant est obtenu par effet tunnel bande à bande ; - au cours d'une écriture d'un bit dans le noeud de stockage, des 5 tensions d'alimentation et de polarisation qui polarisent en direct le n-TFET et le p-TFET et telles que l'un du n-TFET et du p-TFET se trouve dans un état bloqué (OFF) et que l'autre du n-TFET et du p-TFET se trouve dans un état passant (ON). La cellule mémoire SRAM utilise la propriété de résistance différentielle négative (NDR) des TFET polarisés en inverse au cours d'une rétention d'informations. 10 Au cours d'une opération d'écriture, puisque l'un des TFET est bloqué, que l'autre des TFET est passant et que les deux TFET sont polarisés en direct, la fuite est réduite et l'énergie nécessaire à la cellule mémoire est considérablement réduite par rapport à la cellule mémoire SRAM de l'art antérieur. La nouvelle cellule mémoire SRAM supporte une réduction agressive de 15 tension sans nuire à la stabilité des données de la cellule et elle permet l'application de techniques d'augmentation de performances sans impacter la fuite de cellule. Cette nouvelle cellule mémoire SRAM maintient une stabilité raisonnable dans tous les modes de fonctionnement sans utiliser de technique d'assistance. Cette cellule mémoire SRAM est compatible avec d'autres composants de 20 mémoire CMOS (circuit d'attaque, organe de commande, etc.) pour une fabrication dans un processus CMOS FDSOI unique. Au cours d'une écriture d'un bit dans le noeud de stockage, la valeur de la tension d'alimentation appliquée sur la deuxième électrode du n-TFET peut correspondre à la valeur de la tension d'alimentation appliquée sur la deuxième électrode du p-TFET au 25 cours d'une rétention d'un bit stocké dans le noeud de stockage, et la valeur de la tension d'alimentation appliquée sur la deuxième électrode du p-TFET peut correspondre à la valeur de la tension d'alimentation appliquée sur la deuxième électrode du n-TFET au cours d'une rétention d'un bit stocké dans le noeud de stockage. Dans une telle configuration, les tensions d'alimentation appliquées sur les TFET au cours d'une écriture de bit dans le noeud de stockage sont inversées par rapport aux tensions d'alimentation appliquées sur les TFET 3048809 4 au cours d'un mode de rétention. Il n'est donc pas nécessaire de fournir des valeurs de tension d'alimentation différentes dans le mode de rétention et dans le mode d'écriture. Le circuit de commande peut être apte à fournir des tensions de polarisation différentes sur chacune des grilles du n-TFET et du p-TFET. Cette configuration 5 permet d'obtenir la configuration la plus rapide pour une lecture et une écriture dans la cellule. Dans la deuxième configuration, le circuit de commande peut être apte à fournir une tension de polarisation unique sur les grilles des n-TFET et p-TFET. Cette configuration permet de réduire le nombre de valeurs différentes pour les tensions 10 d'alimentation et la tension de polarisation. La cellule mémoire SRAM peut comprendre en outre : - un port de lecture ayant une première électrode reliée au noeud de stockage ; - une ligne de bits de lecture reliée à une deuxième électrode du port 15 de lecture ; - une première ligne de mots de lecture reliée à une troisième électrode du port de lecture ; et dans laquelle le circuit de commande peut être configuré pour appliquer une tension de précharge sur la ligne de bits de lecture et une tension de 20 commande de lecture sur la première ligne de mots de lecture. Dans ce cas, le port de lecture peut comprendre un premier TFET de lecture, la première électrode peut correspondre à la grille du premier TFET de lecture, la deuxième électrode peut correspondre à l'un de la source et du drain du premier TFET de lecture et la troisième électrode peut correspondre à l'autre de la source et du drain du 25 premier TFET de lecture. Un tel port de lecture est utilisé de manière avantageuse pour éviter, au cours d'une opération de lecture, une lecture d'autres cellules mémoires SRAM agencées sur la même ligne. Le port de lecture peut en outre comprendre un deuxième TFET de lecture ayant une conductivité opposée à celle du premier TFET de lecture (c'est-à-dire un 30 premier n-TFET de lecture et un deuxième p-TFET de lecture, ou un premier p-TFET de 3048809 5 lecture et un deuxième n-TFET de lecture), dans lequel la grille du deuxième TFET de lecture est reliée au noeud de stockage, l'un de la source et du drain du deuxième TFET de lecture est relié à la ligne de bits de lecture et l'autre de la source et du drain du deuxième TFET de lecture est relié à une deuxième ligne de mots de lecture. Dans cette configuration, la 5 cellule peut être utilisée dans une mémoire adressable par contenu (CAM). L'invention concerne également un réseau de mémoires SRAM comprenant plusieurs cellules mémoires SRAM comme décrit ci-dessus, dans lequel les cellules mémoires SRAM sont agencées selon un réseau de plusieurs lignes et de plusieurs colonnes, et dans lequel : 10 - chaque ligne de bits de lecture est commune à toutes les cellules mémoires SRAM appartenant à une même colonne du réseau ; - chaque ligne de mots de lecture est commune à toutes les cellules mémoires SRAM appartenant à une même ligne du réseau ; - lorsque le circuit de commande est apte à fournir différentes tensions 15 de polarisation sur chacune des grilles du n-TFET et du p-TFET, les grilles du n-TFET de toutes les cellules mémoires SRAM appartenant à une même colonne du réseau sont reliées l'une à l'autre et les grilles du p-TFET de toutes les cellules mémoires SRAM appartenant à une même colonne du réseau sont reliées l'une à l'autre ; - lorsque le circuit de commande est apte à fournir une tension de 20 polarisation unique sur les grilles du n-TFET et du p-TFET, les grilles du n-TFET et du p-TFET de toutes les cellules mémoires SRAM appartenant à une même colonne du réseau sont reliées l'une à l'autre. L'invention concerne également un dispositif mémoire SRAM comprenant une pluralité de réseaux de mémoires SRAM comme décrit ci-dessus, dans 25 lequel le circuit de commande est commun à la pluralité de réseaux de mémoires SRAM et comprend une pluralité de transistors CMOS. 3048809 6 BREVE DESCRIPTION DES DESSINS D'autres caractéristiques et avantages de l'invention ressortiront plus clairement à la lecture de la description ci-après, faite en référence aux dessins annexés sur lesquels : - la figure 1 représente la caractéristique ID(VDS) d'un n-TFET polarisé en 5 inverse, pour différentes valeurs de Vis ; - les figures 2a-2c représentent symboliquement les différents comportements d'un TFET polarisé en inverse ; - la figure 3 représente des capacités de grille à source (CGs) et de grille à drain (CGD) de TFET en fonction de Vos, obtenues pour différentes valeurs de VGS 10 - la figure 4 représente une cellule mémoire SRAM selon un premier mode de réalisation de l'invention ; - la figure 5 représente la caractéristique ID(Voint) avec une polarisation inverse Vos pour le n-TFET et le p-TFET de la cellule selon l'invention ; - la figure 6 représente des formes d'onde de signaux de la cellule 15 mémoire SRAM selon le premier mode de réalisation de l'invention et au cours d'opérations d'écriture ; - la figure 7 représente des formes d'onde de signaux de la cellule mémoire SRAM selon l'invention et au cours d'une opération de lecture ; - la figure 8 représente une cellule mémoire SRAM selon une variante 20 du premier mode de réalisation de l'invention ; - la figure 9 représente un réseau de cellules mémoires SRAM selon un mode de réalisation particulier de l'invention ; - la figure 10 représente un dispositif mémoire SRAM selon un mode de réalisation particulier de l'invention ; 25 - la figure 11 représente les performances de lecture et d'écriture d'une cellule mémoire SRAM selon le premier mode de réalisation de l'invention ; - la figure 12 représente une cellule mémoire SRAM selon un deuxième mode de réalisation de l'invention ; 3048809 7 - la figure 13 représente la caractéristique lo(VDs) d'un n-TFET polarisé en inverse pour différentes valeurs de VAS - la figure 14 représente la caractéristique lD(VGS) d'un n-TFET polarisé en direct ; 5 - la figure 15 représente des formes d'onde de signaux de la cellule mémoire SRAM selon le deuxième mode de réalisation de l'invention et au cours d'opérations d'écriture ; - la figure 16 représente les performances de lecture et d'écriture d'une cellule mémoire SRAM selon le deuxième mode de réalisation de l'invention ; 10 - la figure 17 représente une cellule mémoire SRAM selon un mode de réalisation particulier de l'invention ; - la figure 18 représente une cellule mémoire SRAM selon une variante du premier mode de réalisation de l'invention. Des parties identiques, similaires ou équivalentes des différentes figures 15 décrites ci-après portent les mêmes numéros de référence sur toutes les figures par souci de clarté. Les différentes parties représentées sur les figures ne sont pas forcément à l'échelle, afin que les figures soient plus compréhensibles. Les différentes possibilités (variantes et modes de réalisation) ne doivent 20 pas être comprises comme s'excluant mutuellement et elles peuvent ainsi être combinées entre elles. DESCRIPTION DETAILLEE DE MODES DE REALISATION PARTICULIERS Des TFET sont des jonctions de grilles p-i-n polarisées en inverse qui fonctionnent par effet tunnel, le potentiel électrostatique de la région intrinsèque étant commandé par une borne de grille. Les TFET utilisés dans les cellules mémoires SRAM 25 décrites ci-après sont calibrés et conçus sur des données similaires à celles divulguées dans le document C. ANGHEL et al. : « 30-nm Tunnel FET with improved performance and reduced ambipolar current », IEEE Transactions on Electron Devices, 2011. 3048809 8 Par exemple : - les TFET sont construits en utilisant des espaceurs à faible permittivité (Si02) et un diélectrique de grille à forte permittivité (Hf02) ; - la grille et les espaceurs ont chacun une longueur de 30 nm ; 5 - l'épaisseur physique du diélectrique de grille est de 3 nm ; - l'épaisseur de film de silicium (tSi) utilisée pour former les régions de source, de drain et de canal est de 4 nm. La figure 1 représente la caractéristique ID(VDs) d'un n-TFET polarisé en inverse, pour différentes valeurs de Vis : Vis = 1 V pour la courbe 10, Vis = 0,75 V pour la 10 courbe 12, Vis = 0,5 V pour la courbe 14 et Vis = 0,25 V pour la courbe 16. Pour cette caractéristique, trois régions correspondant à trois comportements différents du TFET peuvent être distinguées comme suit : - région I, appelée la « bosse », dans laquelle un courant de conduction (Tunnel est obtenu dans le TFET par un effet tunnel bande à bande (le mécanisme d'injection 15 de charge correspondant à l'effet tunnel bande à bande est représenté symboliquement sur la figure 2a) ; - région II, appelée la « région de courant plat », dans laquelle le courant de conduction obtenu dans la région I n'est plus obtenu parce que les bandes ne se chevauchent pas (comme cela est représenté symboliquement sur la figure 2b) ; 20 - région III, qui est appelée « état passant p-i-n », dans laquelle le mécanisme d'injection de charge est dominé par l'émission thermo-ionique au-dessus de la barrière, en créant un courant appelé 'Thermoionique comme cela est représenté symboliquement sur la figure 2c. Dans cette région III, le TFET présente un comportement similaire à un court-circuit. 25 Pour la région III, la caractéristique de sortie polarisée en inverse est appelée « unidirectionnelle » parce que la grille perd le contrôle du TFET pour des tensions de drain négatives importantes. Dans la cellule mémoire SRAM décrite ici, les TFET ne sont pas polarisés en inverse avec une tension VDS négative importante pour n-TFET (et VDS positive 3048809 9 importante pour p-TFET) afin d'éviter des courants de fuite importants obtenus dans la région III, c'est-à-dire lorsque les TFET ont un comportement d' « état passant p-i-n ». Les capacités de grille à source (CGs) et de grille à drain (CGD) de TFET sont représentées sur la figure 3. La CGS pour des TFET est toujours basse et présente une faible 5 dépendance à la tension de grille. La capacité de grille totale est dominée par CGD- Pour les simulations de circuit suivantes, les p-TFET et n-TFET sont modélisés en utilisant des tables de référence. Des caractéristiques de courant continu et de capacité ont été mises en oeuvre sous forme de tables ID(VGS, Vos), CGS(VGS, Vos), CGD(VGS, VDS)- 10 Une cellule mémoire SRAM 100 selon un premier mode de réalisation est représentée sur la figure 4 et décrite ci-après. La cellule 100 comprend un n-TFET 102 et un p-TFET 104. Les drains du nTFET 102 et du p-TFET 104 sont reliés l'un à l'autre et forment un noeud de stockage 106 de la cellule 100. Le potentiel électrique dans le noeud de stockage 106 est appelé « Qint ». 15 Les TFET 102, 104 sont polarisés par une première tension d'alimentation Vo appliquée sur la source du n-TFET 102 et une deuxième tension d'alimentation V, appliquée sur la source du p-TFET 104. Deux tensions de polarisation différentes sont appliquées sur les grilles des TFET 102, 104. La tension de polarisation Bias102 est appliquée sur la grille du n-TFET 2 0 102 et la tension de polarisation Blas104 est appliquée sur la grille du p-TFET 104. La cellule 100, qui est destinée à être utilisée dans un réseau de cellules mémoires, comprend également un TFET de lecture 108, ici de type n, dont le drain est relié à une ligne de bits de lecture (RBL) 110 et dont la source est reliée à une ligne de mots de lecture (RWL) 112. 25 Dans un mode de rétention de la cellule 100, les TFET 102, 104 sont polarisés en inverse avec 0 - 0, c'est-à-dire lorsque VD - Vs est entre 0,2 V et 0,6 V. Ainsi, dans le mode de rétention, les tensions VD, Vs, Bias102 et Bias104 15 sont telles que VGS_102 > 0, VDS_102 0, VGS_104 VD, les deux TFET 102, 104 étant ainsi polarisés en direct. Pour l'écriture de « 0 » dans le noeud 106, Bias104 est augmentée pour réduire l'attaque de grille du p-TFET 104 et Bias102 reste identique à sa valeur dans le mode de rétention. Ainsi, le n- 25 TFET 102 décharge le noeud 106 à la tension sur VD. De même, pour écrire « 1» dans le noeud 106, Bias102 est réduite pour réduire l'attaque de grille du n-TFET 102 et Bias104 reste identique à sa valeur dans le mode de rétention. Par conséquent, le p-TFET 104 charge le noeud 106 à la tension sur Vs. Des exemples de formes d'onde pour écrire « 1 » puis pour écrire « 0 » 30 dans le noeud de stockage 106 de la cellule 100 sont représentés sur la figure 6. Le numéro 3048809 12 de référence 30 désigne la tension de polarisation Bias102, le numéro de référence 32 désigne la tension de polarisation Bias104, le numéro de référence 34 désigne la tension d'alimentation Vs (représentée par une ligne pointillée), le numéro de référence 36 désigne la tension d'alimentation Vo, et le numéro de référence 38 désigne le potentiel VOint obtenu 5 dans le noeud de stockage 106. Ainsi, au cours d'une écriture de « 0» dans le noeud 106, les tensions VD, VS, Bias102 et Bias104 sont telles que VGS_102 > 0, ID_102 = ION_102 (avec ION_102 correspondant au courant ON du n-TFET 102), VGS_104 VOFF_104 (avec VOFF_104 correspondant au VOFF du p-TFET 104, c'est-à-dire la valeur VGS à laquelle le dispositif commence à conduire ; la valeur 10 VOFF dépend directement de paramètres technologiques et peut être ajustée en modifiant des paramètres comme le dopage, le travail de sortie de grille, les dimensions physiques, le matériau, etc.) proche de 0 mais pas égal à 0 et avec VGS_104 > VOFF_104, et lD_104 est positif et proche de 0 (mais pas égal à 0). Au cours d'une écriture de « 1 » dans le noeud 106, les tensions VD, VS, Bias102 et Bias104 sont telles que VGS_102 VOFF_102 (avec VOFF_102 15 correspondant au VOFF du n-TFET 102) soit proche de 0 mais pas égal à 0 et avec VGS_102 > VoFF_102, 0, VGS_104 0, VDS_102 0, VGS_104 5 O et VDS_104 > 0. Au cours d'une écriture de « 0 » dans le noeud de stockage 106, les 15 valeurs des tensions VD, Vs, Bias102 et Bias104 sont telles que VGs_1o2 - VoFF_102 soit proche de 0 mais pas égal à 0 et avec VGS_102 > VOFF_102, ID_102 est positif et proche de 0, VGS_104 0 et lo_io4= loN_io4. Au cours d'une écriture de « 1 » dans le noeud de stockage 106, les valeurs des tensions Vo, Vs, Bias102 et Bias104 sont telles que VGS_102 0, IcL1o2 est proche de ION_102, VGS_104 - VOFF_104 est proche de 0 mais pas égal à 0 et avec VGS_104 VD. Les TFET 102, 104 sont ainsi polarisés en direct et se comportent comme des FET et la polarisation de grille est alors commandée pour affaiblir l'un des n-TFET 102 et p-TFET 104 et pour renforcer l'autre de ceux-ci en fonction de la 20 valeur à écrire dans le noeud de stockage 106 de la cellule 100. Pour écrire un «0 », Bias est augmentée pour augmenter l'attaque de grille du n-TFET 102 et pour réduire l'attaque de grille du p-TFET 104. Ainsi, n-TFET 102 décharge le noeud 106 à une tension ayant la valeur de Vs. De même, pour écrire un « 1 », Bias est réduite pour augmenter l'attaque de grille du p-TFET 104 et pour réduire l'attaque de grille du n-TFET 102. Ainsi, le p-TFET 104 25 charge le noeud 106 à la valeur de la tension d'alimentation VD. Des formes d'onde pour l'écriture de « 0 » et « 1 » sont représentées sur la figure 15. Sur cette figure, le numéro de référence 50 correspond à la tension d'alimentation Vs (ligne pointillée) et le numéro de référence 52 correspond à la tension d'alimentation VD. Le numéro de référence 54 correspond à la tension de polarisation Bias 30 et le numéro de référence 56 correspond au potentiel Qint. 3048809 21 Une opération de lecture est effectuée selon un schéma de lecture asymétrique en utilisant RWL 112 et RBL 110, comme cela a été précédemment divulgué. Les formes d'onde pour les opérations de lecture sont similaires à celles représentées sur la figure 7. 5 Compte tenu du comportement décrit ci-dessus de la cellule 100 selon le deuxième mode de réalisation, le fonctionnement de la cellule 100 dans les différents modes (rétention, écriture et lecture) ne nécessite que l'utilisation de trois tensions différentes VD, Vs et Bias. Ces valeurs peuvent être appelées GND, VDD/2 et VDD et sont telles que : 10 GND REVENDICATIONS1. Cellule mémoire SRAM (100) comprenant au moins : un n-TFET (102) et un p-TFET (104) ; - un noeud de stockage (106) formé par la liaison d'une première électrode du n-TFET à une première électrode du p-TFET, les premières électrodes étant, dans une première configuration, les drains du n-TFET et du p-TFET, ou, dans une deuxième configuration, les sources du n-TFET et du p-TFET ; - un circuit de commande (200) apte à appliquer des tensions d'alimentation sur des deuxièmes électrodes du n-TFET et du p-TFET, les deuxièmes électrodes étant, dans la première configuration, les sources du n-TFET et du p-TFET, ou, dans la deuxième configuration, les drains du n-TFET et du p-TFET, et des tensions de polarisation sur les grilles du n-TFET et du p-TFET ; dans laquelle le circuit de commande est configuré pour fournir : - au cours d'une rétention d'un bit stocké dans le noeud de stockage, des tensions d'alimentation et de polarisation qui polarisent en inverse le n-TFET et le p- TFET dans un état dans lequel un courant de conduction est obtenu par effet tunnel de bande à bande dans le n-TFET et dans le p-TFET ; - au cours d'une écriture d'un bit dans le noeud de stockage, des tensions d'alimentation et de polarisation qui polarisent en direct le n-TFET et le p-TFET et telles que l'un du n-TFET et du p-TFET se trouve dans un état bloqué et que l'autre du n- TFET et du p-TFET se trouve dans un état passant. 2. Cellule mémoire SRAM (100) selon la revendication 1, dans laquelle, au cours d'une écriture d'un bit dans le noeud de stockage (106), la valeur de la tension d'alimentation appliquée sur la deuxième électrode du n-TFET (102) est égale à la valeur de la tension d'alimentation appliquée sur la deuxième électrode du p-TFET (104) au cours d'une rétention d'un bit stocké dans le noeud de stockage, et la valeur de la tension d'alimentation appliquée sur la deuxième électrode du p-TFET est égale à la valeur de la 3048809 27 tension d'alimentation appliquée sur la deuxième électrode du n-TFET au cours d'une rétention d'un bit stocké dans le noeud de stockage. 3. Cellule mémoire SRAM (100) selon l'une des revendications 5 précédentes, dans laquelle le circuit de commande (200) est apte à fournir des tensions de polarisation différentes sur chacune des grilles du n-TFET (102) et du p-TFET (104). 4. Cellule mémoire SRAM (100) selon la revendication 3, dans laquelle, au cours de la rétention d'un bit stocké dans le noeud de stockage (106), la vàléur de la 10 tension de polarisation appliquée sur la grille du n-TFET (102) est supérieure à la valeur des tensions d'alimentation appliquées sur les deuxièmes électrodes des n-TFET et p-TFET (104), et la valeur de la tension de polarisation appliquée sur la grille du p-TFET est inférieure à la valeur des tensions d'alimentation appliquées sur les deuxièmes électrodes des n-TFET et p-TF ET. 15 5. Cellule mémoire SRAM (100) selon l'une des revendications 3 et 4, dans laquelle, au cours d'une écriture d'un bit dans le noeud de stockage (106) : - dans la première configuration, la valeur de la tension de polarisation appliquée sur la grille du n-TFET (102) est entre les valeurs des tensions d'alimentation 20 appliquées sur les deuxièmes électrodes des n-TFET et p-TFET (104) si le bit est « 1 » et la valeur de la tension de polarisation appliquée sur la grille du p-TFET est entre les valeurs des tensions d'alimentation appliquées sur les deuxièmes électrodes des n-TFET et p-TFET si le bit est « 0 » ; - dans la deuxième configuration, la valeur de la tension de polarisation 25 appliquée sur la grille du p-TFET est entre les valeurs des tensions d'alimentation appliquées sur les deuxièmes électrodes des n-TFET et p-TFET si le bit est « 1 » et la valeur de la tension de polarisation appliquée sur la grille du n-TFET est entre les valeurs des tensions d'alimentation appliquées sur les deuxièmes électrodes des n-TFET et p-TFET si le bit est « 0 ». 3048809 28 6. Cellule mémoire SRAM (100) selon l'une des revendications 1 et 2, dans laquelle, dans la deuxième configuration, le circuit de commande (200) est apte à fournir une tension de polarisation unique sur les grilles du n-TFET (102) et du p-TFET (104). 5 7. Cellule mémoire SRAM (100) selon la revendication 6, dans laquelle, au cours de la rétention d'un bit stocké dans le noeud de stockage (106), la valeur de la tension de polarisation appliquée sur les grilles du n-TFET (102) et du p-TFET (104) est entre les valeurs des tensions d'alimentation appliquées sur les deuxièmes électrodes des n-TFET et p-TF ET. 10 8. Cellule mémoire SRAM (100) selon l'une des revendications 6 et 7, dans laquelle, au cours d'une écriture d'un bit dans le noeud de stockage (106), la valeur de la tension de polarisation appliquée sur les grilles du n-TFET (102) et du p-TFET (104) est égale à la plus grande valeur parmi les valeurs des tensions d'alimentation appliquées sur 15 les deuxièmes électrodes des n-TFET et p-TFET si le bit est « 1 », et la valeur de la tension de polarisation appliquée sur les grilles des n-TFET et p-TFET est égale à la plus petite valeur parmi les valeurs des tensions d'alimentation appliquées sur les deuxièmes électrodes des n-TFET et p-TFET si le bit est « 0 ». 20 9. Cellule mémoire SRAM (100) selon l'une des revendications précédentes, comprenant en outre : - un port de lecture (108, 114) ayant une première électrode reliée au noeud de stockage (106) ; - une ligne de bits de lecture (110) reliée à une deuxième électrode du 25 port de lecture ; - une première ligne de mots de lecture (112) reliée à une troisième électrode du port de lecture ; et dans laquelle le circuit de commande (200) est configuré pour appliquer une tension de précharge sur la ligne de bits de lecture et une tension de 30 commande de lecture sur la première ligne de mots de lecture. 3048809 29 10. Cellule mémoire SRAM (100) selon la revendication 9, dans laquelle le port de lecture comprend un premier TFET de lecture (108), la première électrode correspondant à la grille du premier TFET de lecture, la deuxième électrode correspondant à l'un de la source et du drain du premier TFET de lecture et la troisième électrode 5 correspondant à l'autre de la source et du drain du premier TFET de lecture. 11. Cellule mémoire SRAM (100) selon la revendication 10, dans laquelle le port de lecture comprend en outre un deuxième TFET de lecture (114) ayant une conductivité opposée à celle du premier TFET de lecture, dans laquelle la grille du deuxième 10 TFET de lecture est reliée au noeud de stockage (106), l'un de la source et du drain du deuxième TFET de lecture est relié à la ligne de bits de lecture (110) et l'autre de la source et du drain du deuxième TFET de lecture est relié à une deuxième ligne de mots de lecture (112). 15 12. Réseau de cellules mémoires SRAM (1000) comprenant plusieurs cellules mémoires SRAM (100) selon l'une des revendications 9 à 11, dans lequel les cellules mémoires SRAM sont agencées selon un réseau de plusieurs lignes et de plusieurs colonnes, et dans lequel : - chaque ligne de bits de lecture (110) est commune à toutes les cellules 20 mémoires SRAM appartenant à une même colonne du réseau ; - chaque ligne de mots de lecture (112) est commune à toutes les cellules mémoires SRAM appartenant à une même ligne du réseau ; - lorsque le circuit de commande (200) est apte à fournir différentes tensions de polarisation sur chacune des grilles du n-TFET (102) et du p-TFET (104), les 25 grilles du n-TFET de toutes les cellules mémoires SRAM appartenant à une même colonne du réseau sont reliées les unes aux autres et les grilles du p-TFET de toutes les cellules mémoires SRAM appartenant à une même colonne du réseau sont reliées les unes aux autres ; ou - lorsque le circuit de commande est apte à fournir une tension de 30 polarisation unique sur les grilles du n-TFET et du p-TFET, les grilles du n-TFET et du p-TFET 3048809 30 de toutes les cellules mémoires SRAM appartenant à une même colonne du réseau sont reliées les unes aux autres. 13. Dispositif mémoire SRAM (2000) comprenant une pluralité de 5 réseaux de cellules mémoires SRAM (1000) selon la revendication 12, dans lequel le circuit de commande (2002.1, 2002.2, 2004.1, 2004.2, 2006) est commun à la pluralité de réseaux de cellules mémoires SRAM et comprend une pluralité de transistors CMOS.