FR 3033076 A1 20160826 FR 1551530 A 20150223 1 MEMOIRE NON VOLATILE AYANT UN DECODEUR DE LIGNE A POLARITE VARIABLE La présente invention concerne un décodeur de ligne pour fournir des tensions de polarité variable, positive ou négative, à des lignes de contrôle d'une mémoire. Les mémoires réalisées sur substrat semi-conducteur en technologie CMOS (Complementary Metal-Oxide-Semiconductor) comprennent généralement un plan mémoire dans lequel des cellules mémoire sont agencées en rangées et en colonnes. Les rangées de cellules mémoire sont généralement reliées à des lignes de contrôle et les colonnes de cellules mémoire reliées à des lignes de bit. Les cellules mémoire réalisées à partir de transistors à grille flottante sont souvent effacées par effet Fowler Nordheim (effet tunnel), au moyen de la technique d'effacement par le canal. L'effacement par le canal nécessite l'application d'une tension d'effacement négative aux lignes de contrôle des rangées cellules mémoire devant être effacées, pendant que le substrat des transistors à grille flottante est porté à une tension positive. Il peut être souhaité d'appliquer simultanément une tension positive à des cellules mémoire ne devant pas être effacées, pour supprimer sinon limiter le stress d'effacement de ces cellules mémoire. Un tel stress d'effacement a pour effet de causer un effacement parasite lent pouvant conduire à un effacement complet des cellules mémoire non concernées par des opérations d'effacement. Le stress d'effacement, s'il ne peut être évité, doit être géré, et nécessite de prévoir un rafraîchissement cyclique 3033076 2 des cellules mémoire. Ce rafraîchissement cyclique complexifie notablement la structure de la mémoire et nécessite notamment l'exécution d'un algorithme de rafraîchissement incluant un contrôle des tensions de seuil 5 des transistors à grille flottante. La réalisation d'un décodeur de ligne capable de fournir une tension négative de forte valeur à une ligne de contrôle tout en appliquant une tension positive de forte 10 valeur à d'autres lignes de contrôle d'un plan mémoire, par exemple -10V d'une part et +10V d'autre part, se heurte à diverses contraintes technologiques, notamment le fait que des transistors MOS fournissant de telles tensions ne peuvent supporter des écarts de tension supérieurs à une 15 tension de claquage de ces transistors, généralement comprise entre 10V et 11V. Rappelons ici qu'il existe deux types de claquage dans un transistor MOS : le claquage de l'oxyde de grille du transistor et le claquage de la jonction PN ou NP située entre le drain et la région de 20 canal ou entre la région de canal et la source du transistor. Le claquage de jonction intervient généralement avant le claquage de l'oxyde de grille et correspond à un claquage de diode polarisée en inverse. Il se produit alors une fuite de courant importante à travers le transistor, 25 qui cause l'effondrement de la haute tension d'effacement fournie par des pompes de charges, généralement de l'ordre de 10V. De ce fait, l'excursion en tension entre des tensions 30 négatives et positives fournies simultanément par un décodeur de ligne classique ne doit pas dépasser la tension de claquage des transistors qui fournissent ces tensions. Cette limitation technologique se retrouve par exemple dans le décodeur de ligne décrit par EP 1 441 360, qui comprend des éléments de terminaison commandés par des signaux de polarité variable fournis par des décodeurs de groupe et de 3033076 3 sous-groupe, et peut fournir simultanément des tensions négatives et positives. Comme cela ressort des figures 5A à 5L de ce document, qui montrent la structure des éléments de terminaison, ce décodeur ne permet pas d'appliquer 5 simultanément à un plan mémoire des tensions négatives et positives présentant un écart supérieur à la tension de claquage des transistors des éléments de terminaison. Ainsi, on voit sur le tableau 2 en page 12 de ce document que l'excursion en tension ne dépasse jamais les 9 V. 10 On connaît par ailleurs une architecture de plan mémoire effaçable par secteur du type montré schématiquement sur la figure 1, dans laquelle un plan mémoire est formé de plusieurs secteurs, par exemple S(a), S(b), S(c), S(d), 15 implantés chacun dans un caisson isolé électriquement des caissons recevant les autres secteurs. Chaque secteur comprend des rangées de cellules mémoire (non représentées) reliées à des lignes de contrôle CL. Les lignes de contrôle de chaque secteur sont reliées à un décodeur de ligne dédié 20 LD(a), LD(b), LD(c), LD(d). Chaque décodeur de ligne est réalisé dans un caisson isolé électriquement des caissons recevant les décodeurs de ligne des autres secteurs, qui forme le substrat des cellules mémoire. Les secteurs et leurs décodeurs de ligne associés sont donc isolés 25 électriquement les uns des autres. Ce type d'architecture de plan mémoire permet de polariser avec une tension positive le caisson d'un secteur devant être effacé, tout en appliquant une tension nulle aux caissons des secteurs ne devant pas être effacés, de sorte que leurs cellules 30 mémoire ne subissent pas de stress d'effacement. Il n'est donc pas nécessaire d'appliquer aux lignes de contrôle de ces secteurs une tension négative de neutralisation du stress d'effacement. 35 Ce type d'architecture de plan mémoire divisé en secteurs physiques réalisés dans des caissons différents occupe 3033076 4 toutefois une surface de semi-conducteur très supérieure à celle d'une architecture de plan mémoire non divisée, dont toutes les cellules mémoire sont implantées dans le même caisson et sont contrôlées par un décodeur de ligne commun 5 à l'ensemble du plan mémoire. Il pourrait donc être souhaité de prévoir un décodeur de ligne permettant de fournir simultanément à des lignes d'un plan mémoire non divisé des tensions négatives et positives 10 présentant une différence de tension supérieure à une tension de claquage de transistors fournissant ces tensions. Des modes de réalisation de l'invention concernent ainsi 15 une mémoire non volatile sur substrat semi-conducteur, comprenant un plan mémoire comprenant au moins deux rangées de cellules mémoire, un décodeur de ligne commun à l'ensemble du plan mémoire, comprenant un premier circuit pilote relié à une ligne de contrôle de la première rangée 20 de cellules mémoire, un deuxième circuit pilote relié à une ligne de contrôle de la deuxième rangée de cellules mémoire, et un prédécodeur fournissant aux circuits pilotes des signaux de sélection de polarité variable, positive ou négative, qui sont combinés par les circuits pilotes pour 25 fournir aux lignes de contrôle des signaux de contrôle de polarité variable fonction des signaux de sélection. Le premier circuit pilote est réalisé dans un premier caisson, le deuxième circuit pilote est réalisé dans un deuxième caisson isolé électriquement du premier caisson, et les 30 deux rangées de cellules mémoire sont réalisées dans un unique caisson de plan mémoire isolé électriquement des premier et deuxième caissons. Selon un mode de réalisation, chaque circuit pilote est 35 réalisé dans un caisson d'un premier type de conductivité comprenant au moins un transistor MOS d'un second type de 3033076 5 conductivité, un caisson du second type de conductivité implanté dans le caisson du premier type de conductivité, et au moins un transistor MOS du premier type de conductivité réalisé dans le caisson du second type de 5 conductivité. Selon un mode de réalisation, la mémoire comprend un circuit générateur de tension configuré pour appliquer au caisson de plan mémoire, pendant l'effacement d'une rangée 10 de cellules mémoire, une tension d'effacement ayant une première polarité, et le premier et le deuxième circuits pilotes sont configurés pour, pendant l'effacement d'une rangée de cellules mémoire, appliquer à la ligne de contrôle de la rangée de cellules mémoire à effacer un 15 signal d'effacement ayant une polarité inverse de la première, et appliquer à la ligne de contrôle de l'autre rangée de cellules mémoire un signal de neutralisation de stress d'effacement ayant la première polarité. 20 Selon un mode de réalisation, le prédécodeur est configuré pour fournir aux circuits pilotes des signaux de sélection tels que le signal de neutralisation de stress d'effacement et le signal d'effacement présentent une différence en tension supérieure à une tension de claquage de transistors 25 des circuits pilotes. Selon un mode de réalisation, le prédécodeur est configuré pour fournir à chaque circuit pilote au moins un signal de polarisation du caisson dans lequel le circuit pilote est 30 réalisé. Selon un mode de réalisation, chaque circuit pilote comprend au moins un transistor MOS d'un premier type de conductivité ayant une première borne de conduction reliée 35 à la sortie du circuit pilote, une deuxième borne de conduction recevant le signal de polarisation du caisson 3033076 6 fourni par le prédécodeur, et une borne de contrôle recevant un signal de sélection, SSB, LSB) fourni par le prédécodeur, et au moins un transistor MOS d'un second type de conductivité ayant une première borne de conduction 5 reliée à la sortie du circuit pilote, une deuxième borne de conduction recevant un signal de sélection fourni par le prédécodeur, et une borne de contrôle recevant un signal de sélection, fourni par le prédécodeur. 10 Selon un mode de réalisation, le plan mémoire comprend au moins un premier secteur et un deuxième secteur comprenant chacun plusieurs rangées de cellules mémoire, et le décodeur de ligne comprend un premier groupe de circuits pilotes réalisés dans le premier caisson, reliés chacun à 15 une ligne de contrôle d'une rangée de cellules mémoire du premier secteur, et au moins un deuxième groupe de circuits pilotes réalisés dans le deuxième caisson, reliés chacun à une ligne de contrôle d'une rangée de cellules mémoire du deuxième secteur. 20 Selon un mode de réalisation, le prédécodeur comprend au moins un circuit de prédécodage fournissant aux circuits pilotes au moins un signal de sélection de secteur, et au moins un circuit de prédécodage fournissant aux circuits 25 pilotes au moins un signal de sélection de ligne de contrôle. Des modes de réalisation de l'invention concernent également un circuit intégré sur une puce de semi30 conducteur, comprenant une mémoire selon l'invention. Des modes de réalisation de l'invention concernent également un dispositif comprenant un circuit intégré selon l'invention agencé sur un support. 35 3033076 7 Des modes de réalisation de l'invention concernent également un procédé pour appliquer des tensions de contrôle à au moins deux rangées de cellules mémoire non volatiles, comprenant les étapes consistant à former dans 5 un premier caisson un premier circuit pilote relié à une ligne de contrôle de la première rangée de cellules mémoire, former, dans un deuxième caisson isolé électriquement du premier caisson, un deuxième circuit pilote relié à une ligne de contrôle de la deuxième rangée 10 de cellules mémoire, former les deux rangées de cellules mémoire dans un unique caisson de plan mémoire isolé électriquement des premier et deuxième caissons, appliquer aux circuits pilotes des signaux de sélection de polarité variable, positive ou négative, et combiner les signaux de 15 sélection au moyen des circuits pilotes pour fournir aux lignes de contrôle des signaux de contrôle de polarité variable fonction des signaux de sélection. Selon un mode de réalisation, le procédé comprend également 20 les étapes consistant à former chaque circuit pilote dans un caisson d'un premier type de conductivité comprenant au moins un transistor MOS d'un second type de conductivité, un caisson du second type de conductivité implanté dans le caisson du premier type de conductivité, et au moins un 25 transistor MOS du premier type de conductivité réalisé dans le caisson du second type de conductivité. Selon un mode de réalisation, le procédé comprend l'étape consistant à fournir à chaque circuit pilote au moins un 30 signal de polarisation du caisson dans lequel le circuit pilote est réalisé. Selon un mode de réalisation du procédé pour appliquer des tensions de contrôle à au moins deux rangées de cellules 35 mémoire de manière à effacer les cellules mémoire d'une rangée sans effacer les cellules mémoire de l'autre rangée, 3033076 8 le procédé comprend les étapes consistant à : appliquer au caisson de plan mémoire une tension d'effacement ayant une première polarité, appliquer à la ligne de contrôle de la rangée de cellules mémoire à effacer, au moyen du circuit 5 pilote de la rangée, un signal d'effacement ayant une polarité inverse de la première, et appliquer à la ligne de contrôle de l'autre rangée de cellules mémoire, au moyen du circuit pilote de la rangée, un signal de neutralisation de stress d'effacement ayant la première polarité. 10 Selon un mode de réalisation, le procédé comprend l'étape consistant à fournir à chaque circuit pilote des signaux de sélection tels que le signal de neutralisation de stress d'effacement et le signal d'effacement présentent une 15 différence en tension supérieure à une tension de claquage de transistors des circuits pilotes. Selon un mode de réalisation, le procédé est appliqué à un plan mémoire comprenant au moins un premier secteur et un 20 deuxième secteur comprenant chacun plusieurs rangées de cellules mémoire, et comprend les étapes consistant à former un premier groupe de circuits pilotes dans le premier caisson et relier chaque circuit pilote à une ligne de contrôle du premier secteur, former au moins un deuxième 25 groupe de circuits pilotes dans le deuxième caisson et relier chaque circuit pilote à une ligne de contrôle du deuxième secteur, appliquer aux circuits pilotes au moins un signal de sélection de secteur, et appliquer aux circuits pilotes au moins un signal de sélection de ligne 30 de contrôle. Des modes de réalisation d'une mémoire selon l'invention seront décrits dans ce qui suit en se référant à titre non limitatif aux figures annexées, parmi lesquelles : 3033076 9 - la figure 1 précédemment décrite représente schématiquement une structure de mémoire classique à plan mémoire divisé, - la figure 2 représente schématiquement une structure de 5 mémoire selon l'invention, à plan mémoire non divisé, - la figure 3 montre un mode de réalisation d'une mémoire selon l'invention, - la figure 4 montre un mode de réalisation de circuits pilotes représentés sous forme de bloc sur la figure 3, 10 - les figures 5A, 5B, 6A, 6B montrent des combinaisons de signaux électriques appliqués aux circuits pilotes, - la figure 7 montre un exemple de réalisation d'un décodeur de ligne selon l'invention, - les figures 8A à 8D montrent très schématiquement 15 l'implantation, sur un substrat, d'unités de prédécodage du décodeur de ligne, - la figure 9 montre un autre mode de réalisation d'un circuit pilote selon l'invention, - la figure 10 montre un autre mode de réalisation d'une 20 mémoire selon l'invention, - la figure 11 montre un autre mode de réalisation d'une mémoire selon l'invention, - la figure 12 montre un autre mode de réalisation d'une mémoire selon l'invention, et 25 - la figure 13 montre un dispositif équipé d'un circuit intégré selon l'invention. La figure 2 montre schématiquement une architecture de mémoire MO selon l'invention. La mémoire est implantée dans 30 un substrat semi-conducteur 1, ici de type P, et comprend un plan mémoire MAO comprenant des secteurs effaçables individuellement SO, Sl, S2,...Sk réalisés dans un caisson MW implanté sur le substrat. Chaque secteur comprend des rangées de cellules mémoire (non représentées) reliées à 35 lignes de contrôle CL. Les lignes de contrôle CL reçoivent des tensions de contrôle fournies par un décodeur de ligne 3033076 10 LDEC. Le décodeur LDEC comprend un prédécodeur PD, des circuits pilotes DO ("drivers") associés au secteur SO, des circuits pilotes Dl associés au secteur Sl, des circuits pilotes D2 associés au secteur S2, etc., chaque circuit 5 pilote étant relié à une ligne de contrôle CL et commandé par des signaux de sélection SEL fournis par le prédécodeur PD. Les circuits pilotes DO reliés à des lignes de contrôle CL du secteur SO sont agencés dans un caisson DWO, les circuits pilotes Dl reliés à des lignes de contrôle CL du 10 secteur S1 sont agencés dans un caisson DW1, les circuits pilotes D2 reliés à des lignes de contrôle CL du secteur S2 sont agencés dans un caisson DW2, etc., chaque caisson étant isolé électriquement des autres caissons. 15 Le plan mémoire est donc du type non divisé et occupe une surface plus réduite qu'un plan mémoire divisé tel que montré sur la figure 1. Son découpage en secteurs est reporté au niveau des circuits pilotes, les circuits pilotes associés à des secteurs étant réalisés dans des 20 caissons DW différents. Les secteurs sont donc ici des secteurs logiques et non physiques, et ne se distinguent que par la manière dont ils sont commandés. Le prédécodeur est également du type non divisé, et fournit des signaux de sélection SEL à l'ensemble des pilotes pour contrôler 25 l'ensemble du plan mémoire MAO. Par ailleurs, comme cela sera décrit dans ce qui suit, l'agencement des circuits pilotes DO, Dl, D2... des différents secteurs dans des caissons différents DWO, DW1, 30 DW1... permet d'appliquer à des lignes de contrôle CL appartenant à des secteurs différents, des tensions présentant une différence de tension supérieure à une tension de claquage de transistors fournissant ces tensions. 35 3033076 11 La figure 3 montre de façon plus détaillée un exemple de réalisation Ml de la mémoire MO dans lequel le nombre de secteurs est réduit à deux secteurs SO, S1 pour simplifier le dessin. Le plan mémoire, noté ici MAl, comprend des 5 cellules mémoire MC1 agencées en rangées et en colonnes. Les cellules mémoire sont désignées par une adresse de mot WAD, un mot comprenant un nombre déterminé de cellules mémoire, par exemple 8, 16, 32... Chaque secteur SO, S1 comprend "n" lignes de contrôles CL ayant chacune un rang 10 "i" déterminé dans le secteur, "i" étant un indice allant de 0 à n-1. Le plan mémoire MAl comprend également des lignes de bit BL(j) communes aux deux secteurs et ayant un rang "j" déterminé dans le plan mémoire. Ainsi, une cellule mémoire MC1(O,i,j) du secteur SO située dans une rangée de 15 rang "i" et dans une colonne de rang "j", est reliée à une ligne de contrôle CL(i) du secteur SO et à une ligne de bit BL(j) du plan mémoire. Une cellule mémoire MC1(1,i,j) du secteur S1 située dans une rangée de rang "i" et dans une colonne de rang "j", est reliée à une ligne de contrôle 20 CL(i) du secteur S1 et à la même ligne de bit BL(j) que la cellule mémoire MC1(0,i,j). Les cellules mémoire MC1 sont ici des transistors à grille flottante ayant leur borne de drain D reliée à la ligne de bit BL correspondante, leur grille de contrôle G reliée à la ligne de contrôle CL 25 correspondante, et leur borne de source S reliée à une ligne de source SL. L'adresse de mot WAD se décompose en une adresse de secteur SAD, une adresse de ligne LAD au sein d'un secteur, et une 30 adresse de colonne CAD, soit WAD=SAD/LAD/CAD ("/" étant le symbole de la concaténation). Les adresses de secteur SAD et de ligne LAD sont appliquées au décodeur de ligne LDEC. L'adresse de colonne CAD est appliquée à un décodeur de colonne non représenté sur la figure 3. L'adresse de 35 secteur SAD est ici le bit de poids fort de l'adresse de mot WAD, la mémoire ne comprenant que deux secteurs. 3033076 12 Le caisson MW dans lequel les cellules mémoire sont réalisées est ici un caisson PWM de type P formé dans un caisson NMW de type N implanté dans le substrat 1. Le 5 caisson PMW est polarisé par une tension Vpmw fournie par un circuit générateur et commutateur de tensions VGEN. Le circuit VGEN fournit également des tensions Vpos, Vneg, Va, Vb et reçoit un signal OP qui lui indique l'opération en cours d'exécution dans la mémoire. 10 Le décodeur de ligne LDEC comprend des circuits pilotes DO reliés à des lignes de contrôle du secteur SO et des circuits pilotes Dl reliés à des lignes de contrôle CL du secteur Sl. Chaque circuit pilote DO(i) de rang "i" fournit 15 une tension de contrôle CV à une ligne de contrôle CL(i) de rang "i" du secteur SO, et chaque circuit pilote D1(i) de rang "i" fournit une tension de contrôle CV à une ligne de contrôle CL(i) de même rang du secteur Sl. 20 Les circuits pilotes DO sont implantés dans un caisson DWO comprenant ici un caisson NDWO de type N et un caisson PDWO de type P. Les circuits pilotes Dl sont implantés dans un caisson DW1 comprenant un caisson NDW1 de type N et un caisson PDW1 de type P. Les caissons de type N reçoivent 25 des transistors PMOS (transistors MOS de type P) et les caissons de type P reçoivent des transistors NMOS (transistors MOS de type N), comme cela sera vu plus loin. Les caissons NDWO, NDW1, PDWO, PDW1 sont isolés électriquement du substrat 1 et isolés les uns des autres 30 par le fait que leur interfaces avec le substrat ou les interfaces entre deux caissons forment des jonctions PN bloquées. Le substrat étant ici de type P, le caisson NDWO est ainsi 35 implanté dans le substrat et le caisson PDWO est implanté dans le caisson NDWO. De même le caisson NDW1 est implanté 3033076 13 dans le substrat et le caisson PDW1 est implanté dans le caisson NDW1. Le prédécodeur PD comprend des unités de prédécodage PD1, 5 PD2. L'unité de prédécodage PD1 reçoit le signal d'opération OP, l'adresse de secteur SAD et la tension Vpos. Elle fournit deux signaux de sélection SSA, SSB par secteur, soit SSAO, SSBO pour le secteur SO et SSA1, SSB1 pour le secteur Sl. Les signaux SSAO, SSBO sont appliqués 10 aux circuits pilotes DO du secteur SO et les signaux SSA1, SSB1 appliqués aux circuits pilotes Dl du secteur Sl. L'unité de prédécodage PD2 reçoit le signal d'opération OP, l'adresse de ligne LAD, et la tension Vpos, et fournit des signaux de sélection de ligne de contrôle LS, plus 15 particulièrement "n" signaux LS(i) de rang "i". Chaque signal LS(i) est appliqué à un circuit pilote DO(i) de même rang dans le secteur SO et à un circuit pilote D1(i) de même rang dans le secteur Sl. 20 Le prédécodeur PD comprend également une unité de prédécodage PD3 recevant le signal d'opération OP, l'adresse de secteur SAD, les tensions Va et Vb, fournissant des signaux PPO et PP1 de polarisation des caissons PDWO et PDW1. Optionnellement, le prédécodeur PD 25 comprend également une unité de prédécodage PD4 recevant le signal d'opération OP, l'adresse de secteur SAD et la tension Vpos, fournissant des signaux NPO et NP1 de polarisation des caissons NDWO et PDW1. 30 Un mode de réalisation d'un circuit pilote DO est représenté sur la figure 4. Le circuit pilote DO comporte un transistor PMOS Pli réalisé dans le caisson NDWO et deux transistors NMOS NT1, NT2 réalisés dans le caisson PDWO. Le caisson NDWO, dans lequel s'étend la région de canal du 35 transistor PT1, est polarisé par le signal NPO. La source S du transistor Pli reçoit le premier signal de sélection de 3033076 14 secteur SSAO. La grille G du transistor Pli reçoit le signal de sélection LS(i) de même rang "i" que la ligne de contrôle CL(i) à laquelle le circuit pilote DO est connecté. Le drain D du transistor Pli est relié à la 5 sortie du circuit pilote DO. Les drains des transistors NT1, NT2 sont également reliés à la sortie du circuit pilote. Les sources S des transistors NT1, NT2 reçoivent le signal PPO de polarisation du caisson PDWO, dans lequel s'étend la région de canal de ces transistors. La grille G 10 du transistor NT1 reçoit le signal de sélection LS(i) et la grille du transistor NT2 reçoit le deuxième signal de sélection de secteur SSBO. Les circuits pilotes Dl sont de même structure que les 15 circuits pilotes DO, mais réalisés dans les caissons NDW1, PDW1. La description ci-dessus s'applique aux circuits pilotes Dl en remplaçant les références NDWO, PDWO, NPO, PPO, SSAO, SSBO par les références NDW1, PDW1, NP1, PP1, SSA1, SSB1. 20 La mémoire M1 est configurée pour exécuter trois types d'opérations correspondant chacune à une valeur du signal d'opération OP : - l'effacement de cellules mémoire (OP="ER") 25 - la programmation de cellules mémoire (OP="PR"), - la lecture de cellules mémoire (OP="RD"). L'opération d'effacement est appliquée à toutes les cellules mémoire d'un secteur sélectionné, désigné par 30 l'adresse SAD. Par contre, la programmation ou la lecture de cellules mémoire ne concerne que des cellules mémoire reliées à une ligne de contrôle CL(i) désignée par l'adresse LAD, située dans un secteur désigné par l'adresse SAD, et appartenant à une colonne désignée par l'adresse de 35 colonne CAD. Les organes de la mémoire permettant de mettre en oeuvre ces opérations, tels que des verrous de 3033076 15 programmation, des amplificateurs de lecture, un décodeur de colonne, etc., sont connus de l'homme de l'art et sont montrés sur des figures décrites plus loin. 5 Le tableau 1 ci-après décrit, pour chaque type d'opération, les tensions appliquées aux bornes d'alimentation (borne haute et borne basse) des unités de prédécodage PD1, PD2, PD3, PD4 ainsi que la tension Vpmw appliquée au caisson PMW du plan mémoire. La valeur "0" représente le potentiel de 10 masse de la mémoire. 1 - Tensions de polarisation des unités de prédécodage et du caisson PMW OPÉRATION Elément Borne de tension haute Borne de tension basse ER PD1 Vpos=Vpp 0 PD2 Vpos=Vpp 0 PD3 Va=O Vb=Vneg=-Vpp PD4 Vpos=Vpp 0 PMW Vpmw=Vpos=Vpp - PR PD1 Vpos=Vpp 0 PD2 Vpos=Vpp 0 PD3 Va=Vpos=Vpp Vb=O PD4 Vpos=Vpp 0 PMW Vpmw=O - RD PD1 Vpos=Vrd 0 PD2 Vpos=Vrd 0 PD3 Va=Vpos=Vrd 0 PD4 Vpos=Vrd 0 PMW Vpmw=O - Pendant l'effacement ou la programmation de cellules mémoire, la tension Vpos est portée à une haute tension 15 positive Vpp et la tension Vneg portée à une haute tension négative -Vpp. Ces tensions Vpp et -Vpp sont par exemple fournies par des pompes de charges présentes dans le générateur VGEN, et sont par exemple de 10 V et -10 V. Pendant la lecture de cellules mémoire, la tension Vpos est 20 portée à une tension de lecture Vrd, par exemple comprise entre 1 et 2V. Pendant l'effacement de cellules mémoire, la tension Va est égale à 0 (masse du circuit) et la tension Vb est égale à la tension Vneg, soit -Vpp. Pendant la 3033076 16 programmation ou la lecture de cellules mémoire, la tension Va est égale à la tension Vpos, soit Vpp, et la tension Vb est égale à O. Pendant l'effacement de cellules mémoire, la tension Vpmw du caisson PMW est portée à Vpos, soit Vpp. La 5 tension Vpmw est égale à 0 pendant la programmation ou la lecture de cellules mémoire. Les valeurs en tension des signaux SSA, SSB, PP, NP fournis par les unités de prédécodage PD1, PD3, PD4 sont décrites 10 par les tableaux 2 et 3. Les signaux SSA, SSB, PP, NP sont les signaux SSAO, SSBO, PPO, NPO si le secteur considéré est le secteur SO, ou les signaux SSA1, SSB1, PP1, NP1 si le secteur considéré est le secteur Sl. Ces valeurs varient selon que le secteur considéré est sélectionné (tableau 2) 15 ou n'est pas sélectionné (tableau 3). Un seul secteur à la fois peut être sélectionné, l'autre étant alors non sélectionné. 2 - Signaux de sélection de secteur (Secteur sélectionné) OPÉRATION SSA SSB PP NP ER 0 0 Vneg 0 PR Vpos 0 0 Vpos RD Vpos 0 0 Vpos Tableau 3 - Signaux de sélection de secteur (Secteur non sélectionné) OPERATION SSA SSB PP NP ER Vpos 0 0 Vpos PR 0 Vpos 0 0 RD 0 Vpos 0 Vpos 20 Les valeurs en tension des signaux de sélection LS fournis par l'unité de prédécodage PD2 sont décrites par le tableau 4 ci-dessous. Ces valeurs ne dépendent pas de l'état sélectionné ou non sélectionné du secteur puisque chaque 25 signal LS(i) de rang "i" est appliqué à tous les circuits pilotes de même rang "i" dans chaque secteur, quel que soit l'état du secteur. Ces valeurs sont fonction de l'adresse de ligne LAD et de l'opération considérée, sauf lors de l'effacement d'un secteur. Ainsi, les termes "désignée" et 3033076 17 "non désignée" dans le tableau 4 signifient que la ligne de contrôle CL considérée est désignée ou non par l'adresse LAD, une ligne "désignée" devenant "sélectionnée" si le secteur dont elle relève est lui-même sélectionné, c'est-à- 5 dire désigné par l'adresse SAD. - Signal de sélection de ligne LS OPÉRATION État ligne CL LS ER Indifférent 0 PR Désignée 0 Non désignée Vpos RD Désignée 0 Non désignée Vpos Les valeurs en tension des signaux de contrôle CV fournis par les circuits pilotes DO, Dl aux lignes de contrôle CV 10 sont décrites par les tableaux 5 et 6 ci-après. Le tableau 5 décrit en relation avec les figures 5A, 6A (Cf. dernière colonne du tableau) les valeurs des signaux de contrôle CV fournis par les circuits pilotes DO ou Dl 15 d'un secteur sélectionné en fonction de l'opération à réaliser et, pour la programmation ou la lecture de cellules mémoire, en fonction de l'état "sélectionnée" (i.e. ligne désignée dans un secteur sélectionné) ou "non désignée" de la ligne de contrôle considérée. 20 - Tension de contrôle CV (Secteur sélectionné) OPÉRATION État ligne CL LS NP SSA SSB PP CV Cf. ER Indifférent 0 0 0 0 Vneg Vneg Fig. 5A PR Sélectionnée 0 Vpos Vpos 0 0 Vpos Fig. 6A Non désignée Vpos 0 Fig. 6A RD Sélectionnée 0 Vpos Vpos 0 0 Vpos Fig. 6A Non désignée Vpos 0 Fig. 6A Le tableau 6 décrit en relation avec les figures 5B, 6B les valeurs en tension des signaux de contrôle CV fournis par les circuits pilotes DO ou Dl d'un secteur non sélectionné. 25 Ces valeurs sont indépendantes de l'état "désigné" ou "non désigné" de la ligne de contrôle considérée (se traduisant 3033076 18 par des valeurs différentes du signal LS pendant des opérations de programmation ou de lecture, à savoir 0 ou Vpos) et ne sont fonction que de l'opération à réaliser. Tableau 6 - Tension de contrôle CV (Secteur non sélectionné) OPERATION LS NP SSA SSB PP CV Cf. ER 0 Vpos Vpos 0 0 Vpos Fig. 5B PR 0/Vpos 0 0 Vpos 0 0 Fig. 6B RD 0/Vpos Vpos(/0) 0 Vpos 0 0 Fig. 6B 5 Les tableaux 5 et 6 montre que le signal NP (NPO ou NP1) de polarisation des caissons NDW (NDWO ou NDW1) est toujours égal au signal de sélection de secteur SSA hormis pendant la lecture de cellules mémoire. Dans ce cas, le signal NP 10 est forcé à la valeur Vpos tandis que le signal SSA est égal à O. L'homme de l'art comprendra que cette caractéristique est optionnelle et que le signal SSA pourrait, dans une variante, être utilisé comme signal de polarisation NP, le signal NP étant alors égal à 0 au lieu 15 d'être égal à Vpos en mode lecture, comme indiqué entre parenthèses dans le tableau 6. Dans ce cas, l'unité de prédécodage PD4 n'est plus nécessaire. La prévision de l'unité de prédécodage PD4 pour fournir le signal NP permet seulement de ne pas soumettre le potentiel des caissons 20 NDWO, NDW1 à d'incessantes variations de potentiel électrique lors de la lecture successive de cellules mémoire situées dans des secteurs différents, ce qui peut augmenter la consommation électrique de la mémoire (charges et décharges successives de capacités parasites). 25 Les figures 5A, 5B, 6A, 6B illustrent les différentes configurations des circuits pilotes DO, Dl décrites par les tableaux 5 et 6. 30 Sur la figure 5A, le circuit pilote DO ou Dl est associé à un secteur sélectionné en effacement. Les transistors NT1, NT2 sont passants car leur tension de grille (OV) est supérieure à leur tension de source (Vneg), tandis que le 3033076 19 transistor PT1 est bloqué. Le circuit pilote fournit ainsi la tension CV=Vneg=-Vpp à la ligne de contrôle CV. Comme le caisson PMW du plan mémoire MA1 est simultanément porté à la tension Vpmw=Vpp par le générateur VGEN (tableau 1), les 5 transistors à grille flottante MC1 concernés voient une différence de tension de 20 V entre leur grille de contrôle, portée à -10V, et leur région de canal, portée à 10V, et sont effacés par effet Fowler Nordheim (extraction de charges électriques de leur grille flottante). Il sera 10 noté que ces transistors peuvent supporter une telle différence de tension, supérieure à la tension de claquage que peut supporter un transistor sans grille flottante, grâce à l'interposition de leur grille flottante entre leur grille de contrôle et leur région de canal. 15 Sur la figure 5B, le circuit pilote DO ou Dl est associé à un secteur non sélectionné en effacement. Les transistors NT1, NT2 sont bloqués car leur tension de grille et leur tension de source sont égales à O. Le transistor PT1 est 20 passant car sa tension du canal et de source est égale à Vpp et sa tension de grille est égale à O. Le circuit pilote fournit ainsi la tension CV=Vpos=Vpp à la ligne de contrôle CV. Comme le caisson PMW du plan mémoire MA1 est simultanément porté à la tension Vpmw=Vpp par le générateur 25 VGEN pour permettre l'effacement de cellules mémoire situées dans l'autre secteur, les transistors à grille flottante concernés voient une différence de tension nulle entre leur grille de contrôle, portée à 10V, et leur région de canal, portée à 10V. Avantageusement, ils ne subissent 30 donc aucun stress d'effacement. Cette suppression du stress d'effacement peut permettre de prévoir des modes de réalisation de la mémoire M1 sans algorithme de rafraîchissement des cellules mémoire, pour 35 l'obtention de mémoires à bas coût et faible encombrement. 3033076 20 La figure 6A illustre deux autres configurations des circuits pilotes. Dans la première configuration, le circuit pilote DO ou Dl est associé à un secteur sélectionné en programmation ou en lecture, et à une ligne 5 de contrôle désignée par l'adresse LAD (LS=O), donc une ligne sélectionnée en programmation ou lecture. Le transistor NT2 est bloqué car le signal SSB est égal à O. Le transistor Pli est passant car la grille reçoit le signal de sélection LS égal à 0 et sa source reçoit le 10 signal SSA=Vpos (soit Vpp en programmation ou Vrd en lecture). Le transistor NT1 est bloqué car sa grille reçoit le signal de sélection LS égal à O. Le circuit pilote fournit la tension CV=Vpos à la ligne de contrôle. En mode programmation comme en mode lecture, une tension de 15 quelques Volts est appliquée simultanément à des lignes de bit désignées par l'adresse de colonne CAD, au moyen de verrous de programmation ou au moyen d'amplificateur de lecture (non représentés sur la figure 3). Les transistors à grille flottante recevant la tension Vpos sur leur grille 20 de contrôle et la tension de ligne de bit sont traversés par un courant de programmation par injection d'électrons chauds quand Vpos=Vpp, ou par un courant de lecture quand Vpos=Vrd. 25 Dans la deuxième configuration illustrée sur la figure 6A, le circuit pilote DO ou Dl est toujours associé à un secteur sélectionné en programmation ou en lecture, mais est associé à une ligne de contrôle qui n'est pas désignée par l'adresse LAD (LS=Vpos). Le transistor NT2 est de 30 nouveau bloqué car le signal SSB est égal à O. Le transistor Pli est bloqué et le transistor NT1 est passant car le signal de sélection LS est maintenant égal à Vpos. Le circuit pilote fournit la tension CV=O à la ligne de contrôle car la source du transistor NT1 reçoit le signal 35 PP qui est égal à O. Les transistors à grille flottante reliés à la ligne de contrôle restent donc dans l'état 3033076 21 bloqué et ne peuvent pas être traversés par le courant de programmation ou le courant de lecture. Sur la figure 6B, le circuit pilote DO ou Dl est associé à 5 un secteur non sélectionné en programmation ou en lecture et à une ligne désignée ou non désignée par le signal LS (LS=O ou LS=Vpos). Le transistor PT1 est bloqué car sa source reçoit le signal SSA qui est égal à O. Le transistor NT2 est passant car la grille reçoit le signal SSB qui est 10 égal à Vpos (Vpp ou Vrd). Comme sa source reçoit le signal PP qui est égal à 0, le transistor NT2 met à 0 la sortie du circuit pilote, quelle que soit la valeur du signal LS (le transistor NT1 étant également passant quand LS=Vpos). La sortie du circuit pilote fournit donc le signal CV=O à la 15 ligne de contrôle. Les transistors à grille flottante reliés à cette ligne de contrôle restent donc dans l'état bloqué et ne peuvent pas être traversés par le courant de programmation ou le courant de lecture. 20 En supposant par exemple que la figure 5A se rapporte à un circuit pilote DO du secteur SO et que la figure 5B se rapporte à un circuit pilote Dl du secteur Sl, il ressort des figures 5A et 5B que le décodeur LDEC peut fournir simultanément la tension Vneg à des lignes de contrôle d'un 25 secteur sélectionné en effacement, et la tension Vpos à des lignes de contrôle d'un secteur non sélectionné en effacement. L'écart entre les tensions Vpos et Vneg, ici de 20 V, est très supérieur à la tension de claquage des transistors PT1, NT1, NT2 des circuits pilotes, qui est 30 typiquement comprise entre 10V et 11 V. Ce résultat est obtenu sans exposer ces transistors à une tension supérieure à 10V, grâce à la prévision des caissons PDWO, NDWO, PDW1, NDW1 recevant les circuits pilotes de chaque secteur, et à la polarisation négative du caisson NDW du 35 circuit pilote associé au secteur sélectionné (figure 5A) 3033076 22 pendant que le caisson NDW du circuit pilote associé au secteur non sélectionné est porté à OV (figure 5B). Cet avantage est obtenu sans devoir sectoriser 5 horizontalement le plan mémoire MAl au moyen de multiples caissons, et sans devoir également sectoriser horizontalement les moyens de décodage du décodeur de ligne LDEC, à savoir le prédécodeur PD, dans de multiples caissons, seuls les circuits pilotes étant sectorisés. Le 10 prédécodeur PD peut ainsi être réalisé au moyen de caissons verticaux de type N et P (propres à la technologie CMOS) qui s'étendent les uns à côté des autres en face du plan mémoire. 15 La figure 7 montre un mode de réalisation des unités de prédécodage PD1, PD2, PD3 PD4 et leur implantation à la surface d'une puce de semi-conducteur formant le substrat 1 de la mémoire. Les unités de prédécodage comprennent une unité logique commune de prédécodage basse tension LPD134 20 et des unités de conversion de tension HVPD1, HVPD3, HVPD4. L'unité logique LPD134 reçoit une tension Vcc d'alimentation de la mémoire et assure le prédécodage proprement dit de l'adresse de secteur SAD. Les unités de conversion de tension HVPD1, HVPD3, HVPD4 sont alimentées 25 par les tensions Vpos, Va, Vb et sont contrôlées par le signal d'opération OP, pour fournir, à partir des signaux fournis par l'unité logique LPD134, les signaux SSAO, SSBO, SSA1, SSB1, PPO, PP1, NPO, NP1. La mémoire décrite ici ne comprenant que deux secteurs, l'unité de prédécodage LPD134 30 n'utilise que le bit d'adresse de plus fort poids de l'adresse de mot WAD comme adresse de secteur SAD. Ce bit d'adresse assure la sélection du secteur SO et l'unité de prédécodage LPD134 comporte une porte inverseuse Il fournissant un bit inversé de sélection du secteur S1. Par 35 ailleurs, les unités de conversion HVPD1, HVPD3, HVPD4 peuvent être réalisés simplement à partir d'élévateurs de 3033076 23 tension LS ("Level Shifter") recevant le bit de sélection du secteur SO ou le bit de sélection du secteur Sl, commandés par le signal d'opération OP. 5 De même, l'unité de prédécodage PD2 comprend une unité logique de prédécodage basse tension LPD2 et un circuit de conversion de tension HVPD2. L'unité logique LPD2 est alimentée par la tension Vcc et assure le prédécodage proprement dit de l'adresse de ligne LAD. Le circuit de 10 conversion de tension HVPD2 est alimenté par la tension Vpos et est contrôlé par le signal d'opération OP, pour fournir, à partir de signaux LS' basse tension fournis par l'unité logique LPD2, les signaux LS de sélection de ligne. 15 Cette structure de décodeur de ligne LDEC peut ainsi être réalisée en implantant les unités HVPD1, HVPD3, HVPD4, verticalement et parallèlement au plan mémoire MAl, comme montré sur la figure 7, sans qu'il soit nécessaire de prévoir une sectorisation horizontale pour former des 20 décodeurs de ligne indépendants et isolés les uns des autres. Comme montré très schématiquement sur les figures 8A, 8B, 8C, les unités HVPD1, HVPD2, HVPD4 comprennent des groupes transistors NMOS NT (schématisés par un seul transistor) réalisés sur le substrat 1 et des groupes de 25 transistors PMOS réalisés dans un caisson de type N, respectivement 21, 22, 24, implanté dans le substrat. Comme montré très schématiquement sur la figure 8D, l'unité HVPD3 comprend des groupes de transistors PMOS PT réalisés dans un caisson 23 de type N implanté dans le substrat, et des 30 groupes de transistors NMOS NT réalisés dans un caisson 33 qui est réalisé dans le caisson 23. Bien que les caissons 23,33 ou les groupes de transistors PT, NT soient représentés l'un au-dessus de l'autre sur les figures 8A à 8D, ils peuvent être agencés côte à côte sur le substrat. 35 3033076 24 Il apparaîtra clairement à l'homme de l'art qu'une mémoire selon l'invention est susceptible de divers modes de réalisation. Notamment, la structure des circuits pilotes DO/D1 dépend du choix des signaux de sélection de secteur, 5 de polarisation de caisson et de sélection de ligne, ce choix étant fait lors de la conception du décodeur. D'autres choix peuvent être faits pour arriver au même résultat ou à un résultat similaire. A titre d'exemple, la figure 9 montre une variante DO', Dl' des circuits pilotes 10 n'utilisant qu'un seul signal de sélection de secteur SS au lieu des signaux de sélection SSA, SSB, et deux signaux de sélection de ligne LSA, LSB au lieu du signal de sélection de ligne LS. Les circuits pilotes DO' ou Dl' comprennent par exemple deux transistors PMOS PT1, PT2 en série au lieu 15 d'un seul, et un seul transistor NMOS NT1 au lieu de deux (un second transistor NT2 en parallèle avec NT1 pourrait également être prévu). Le signal de sélection SS est appliqué à la source du transistor PT1, dont le drain est connecté à la source du transistor PT2. Le signal de 20 sélection LSA est appliqué à la grille du transistor PT1, la grille du transistor PT2 étant reliée à la masse. Le signal LSB est appliqué à la grille du transistor NT1, dont le drain est relié au drain du transistor PT2 et à la sortie du circuit pilote DO' ou Dl', et dont la source 25 reçoit le signal PP. Cette structure alternative de circuit pilote permet optionnellement d'appliquer une tension CV négative sur la ligne de contrôle CL pendant une étape de programmation, lorsque le secteur associé au circuit pilote n'est pas sélectionné en programmation. Cela permet par 30 exemple de s'assurer que des transistors à grille flottante ayant une tension de seuil altérée et proche de 0 ne deviendront pas passants sous l'effet de la tension de programmation appliquée à leur ligne de bit. 35 Dans d'autres modes de réalisation, notamment celui montré sur la figure 2, la mémoire M1 peut comprendre plus de deux 3033076 25 secteurs. L'adresse de secteur SAD est alors formée par deux bits de poids fort, ou plus, de l'adresse de mot. Chaque signal LS(i) est appliqué à un circuit pilote de même rang "i" dans chaque groupe et les unités de 5 prédécodage PD1, PD2 sont configurées pour fournir également des signaux de sélection SSA, SSB des autres secteurs (par exemple SSA3, SSB3, SSA4, SSB4, etc.). De même, les unités de prédécodage PD3, PD4 fournissent alors des signaux de polarisation des caissons PDW, NDW dans 10 lesquels sont réalisés les autres groupes de circuits pilotes. Dans encore d'autres modes de réalisation, le plan mémoire MAl est effaçable par page au lieu d'être effaçable par 15 secteur. Dans ce cas, chaque ligne de contrôle CL est rattachée à un circuit pilote dédié qui est réalisé dans un caisson qui lui est propre. Un tel mode de réalisation est montré schématiquement sur la figure 10. Par rapport au mode de réalisation de la figure 2 ou 3, ce mode de 20 réalisation revient à considérer que chaque ligne de contrôle CL forme un secteur et à multiplier le nombre de circuits pilotes (DO, Dl.... Dk....), chacun étant agencé dans un caisson dédié (DWO, DW1...DWk...), de manière qu'il y ait autant de circuits pilotes que de lignes de contrôle 25 CL. Dans ce cas, le prédécodeur PD assure la sélection individuelle des circuits pilotes à partir d'une adresse de ligne complète incluant le ou les bits de plus fort poids de l'adresse de mot. La prévision d'unités de prédécodage de secteur et d'unités de prédécodage de ligne n'est plus 30 nécessaire. Indépendamment de l'objectif initialement visé, relatif à la suppression du stress d'effacement, un décodeur de ligne selon l'invention est susceptible de diverses applications 35 dans lesquelles il est souhaité d'appliquer simultanément à un plan mémoire des tensions négatives et positives 3033076 26 présentant un écart de tension supérieur à une tension de claquage de transistors. Par ailleurs, un tel décodeur de ligne peut être utilisé 5 avec divers autres types de cellules mémoire. A titre d'exemple, la figure 11 montre une mémoire M2 selon l'invention comprenant un plan mémoire MA2 à plusieurs secteurs (seule une partie du premier secteur SO étant représentée) comprenant des cellules mémoire MC2 ayant 10 chacune un transistor à grille flottante FGT et un transistor de sélection ST. La grille de contrôle du transistor à grille flottante FGT est reliée à une ligne de contrôle CL, et la grille de sélection SG du transistor de sélection est reliée à une ligne de mot WL. Le décodeur de 15 ligne de la mémoire comprend le décodeur de ligne LDEC précédemment décrit et un décodeur de ligne de mot WLDEC1 qui applique aux lignes de mot WL des tensions de sélection de ligne de mot, pendant que le décodeur LDEC applique des tensions de contrôle de grille CV aux lignes de contrôle 20 CL. La mémoire M2 comprend également un circuit de contrôle d'opération CCT1, un groupe d'amplificateurs de lecture SA relié aux lignes de bit BL du plan mémoire par 25 l'intermédiaire d'un décodeur de colonne CD1, et un groupe de verrous de programmation BLT1 relié aux lignes de bit. Le circuit de contrôle d'opération CCT1 comprend une unité centrale de traitement CPU, le générateur de tension VGEN déjà décrit, une banque de registres d'adresse et de 30 données REG. Le circuit CCT1 reçoit des commande CMD de lecture, programmation ou effacement de cellules mémoire, et fournit au groupe de verrous de programmation BLT1 des données DTW à écrire dans le plan mémoire, au décodeur de colonne CD1 une adresse de colonne CAD, et aux décodeurs 35 WLDEC1 et LDEC les adresses de secteur SAD et de ligne LAD. 3033076 27 Le groupe d'amplificateurs de lecture SA fournit au circuit CCT1 des données DTR lues dans le plan mémoire. La figure 12 montre une variante M3 de la mémoire M2 5 comprenant des cellules mémoire MC3 qui se distinguent des précédentes en ce qu'elles sont regroupées par paires. Les transistors de sélection ST des cellules mémoire d'une même paire partagent la même grille de sélection, qui devient une grille de sélection commune CSG et est reliée à une 10 ligne de mot commune CWL. Le décodeur de ligne de mot WLDEC1 est remplacé par un décodeur WLDEC2 configuré pour sélectionner la ligne de mot commune CWL correspondant à l'adresse de secteur SAD et de ligne LAD reçue. La grille de sélection commune CSG peut être une grille verticale 15 enterrée réalisée dans une tranchée pratiquée dans le substrat. Une mémoire selon l'invention peut permettre de réaliser divers dispositifs électroniques nécessitant une mémoire de 20 données et/ou une mémoire programme. Un exemple d'un tel dispositif est représenté sur la figure 13. Le dispositif comprend un circuit intégré IC sur puce de semi-conducteur IC intégrant une mémoire MO, Ml, M2 ou M3 selon l'invention. Le circuit intégré IC peut recevoir divers 25 autres composants, par exemple un microcontrôleur. La puce de semi-conducteur est agencée sur un support SP, par exemple un support d'interconnexion, un circuit imprimé, une carte, etc. REVENDICATIONS1. Mémoire non volatile (MO, Ml, M2, M3) sur substrat semi-conducteur, comprenant : - un plan mémoire (MAl) comprenant au moins deux rangées de cellules mémoire (MC1, MC2, MC3), - un décodeur de ligne commun (LDEC) à l'ensemble du plan mémoire, comprenant un premier circuit pilote (DO) relié à une ligne de contrôle (CL) de la première rangée de cellules mémoire, un deuxième circuit pilote (Dl) relié à une ligne de contrôle (CL) de la deuxième rangée de cellules mémoire, et un prédécodeur (PD) fournissant aux circuits pilotes des signaux de sélection (SEL, SSA, SSB, LS, NP, PP) de polarité variable, positive ou négative, qui sont combinés par les circuits pilotes (DO, Dl) pour fournir aux lignes de contrôle (CL) des signaux de contrôle (CV) de polarité variable fonction des signaux de sélection, caractérisé en ce que le premier circuit pilote (DO) est réalisé dans un premier caisson (DWO), le deuxième circuit pilote est réalisé dans un deuxième caisson (DW1) isolé électriquement du premier caisson, et les deux rangées de cellules mémoire sont réalisées dans un unique caisson de plan mémoire (MW, PMW) isolé électriquement des premier et deuxième caissons. 2. Mémoire selon la revendication 1, dans laquelle chaque circuit pilote (DO, Dl) est réalisé dans un caisson d'un premier type de conductivité (DWO, NDWO, DW1, NDW1) comprenant : - au moins un transistor MOS d'un second type de 30 conductivité (TP1, TP2), - un caisson du second type de conductivité (PDWO, PDW1) implanté dans le caisson du premier type de conductivité, et 3033076 29 - au moins un transistor MOS du premier type de conductivité (TN1, TN2) réalisé dans le caisson du second type de conductivité. 5 3. Mémoire selon l'une des revendications 1 et 2, comprenant un circuit générateur de tension (VGE) configuré pour appliquer au caisson de plan mémoire (MW, PMW), pendant l'effacement d'une rangée de cellules mémoire, une tension d'effacement (CV, Vpos, Vpp) ayant 10 une première polarité, et dans laquelle le premier et le deuxième circuits pilotes sont configurés pour, pendant l'effacement d'une rangée de cellules mémoire : - appliquer à la ligne de contrôle de la rangée de cellules mémoire à effacer un signal d'effacement (CV, 15 Vneg, -Vpp) ayant une polarité inverse de la première, et - appliquer à la ligne de contrôle de l'autre rangée de cellules mémoire un signal de neutralisation de stress d'effacement (CV, Vpos, Vpp) ayant la première polarité. 20 4. Mémoire selon la revendication 3, dans laquelle le prédécodeur est configuré pour fournir aux circuits pilotes des signaux de sélection tels que le signal de neutralisation de stress d'effacement (Vpos, Vpp) et le signal d'effacement (Vneg, -Vpp) présentent une 25 différence en tension supérieure à une tension de claquage de transistors des circuits pilotes. 5. Mémoire selon l'une des revendications 1 à 4, dans laquelle le prédécodeur (PD, PD1, PD2, PD3, PD4) est configuré pour fournir à chaque circuit pilote au moins un signal (PP, NP) de polarisation du caisson dans lequel le circuit pilote est réalisé. 6. Mémoire selon la revendication 5, dans laquelle 35 chaque circuit pilote comprend : 3033076 30 - au moins un transistor MOS d'un premier type de conductivité (NT1, NT2) ayant une première borne de conduction (D) reliée à la sortie du circuit pilote, une deuxième borne de conduction (S) recevant le signal (PP) 5 de polarisation du caisson fourni par le prédécodeur, et une borne de contrôle (G) recevant un signal de sélection (LS(i), SSB, LSB) fourni par le prédécodeur, et - au moins un transistor MOS d'un second type de conductivité (PT1, PT2) ayant une première borne de 10 conduction (D) reliée à la sortie du circuit pilote, une deuxième borne de conduction (S) recevant un signal de sélection (SSA, SS) fourni par le prédécodeur, et une borne de contrôle (G) recevant un signal de sélection (LS(i), LSA) fourni par le prédécodeur. 15 7. Mémoire selon l'une des revendications 1 à 6, dans laquelle : - le plan mémoire comprend au moins un premier secteur (SO) et un deuxième secteur (S1) comprenant chacun 20 plusieurs rangées de cellules mémoire, et - le décodeur de ligne comprend : - un premier groupe de circuits pilotes (DO) réalisés dans le premier caisson (DWO), reliés chacun à une ligne de contrôle (CL) d'une rangée de cellules mémoire 25 du premier secteur (SO), et - au moins un deuxième groupe de circuits pilotes (Dl) réalisés dans le deuxième caisson (DW1), reliés chacun à une ligne de contrôle (CL) d'une rangée de cellules mémoire du deuxième secteur (S1). 30 8. Mémoire selon la revendication 7, dans laquelle le prédécodeur (PD) comprend : - au moins un circuit de prédécodage (PD1) fournissant aux circuits pilotes au moins un signal de sélection de 35 secteur (SSA, SSB, SS), et 3033076 31 - au moins un circuit de prédécodage (PD2) fournissant aux circuits pilotes au moins un signal de sélection de ligne de contrôle (LS, LSA, LSB). 5 9. Circuit intégré (IC) sur une puce de semi- conducteur, comprenant une mémoire selon l'une des revendications 1 à 8. 10. Dispositif comprenant un circuit intégré (IC) 10 selon la revendication 9 agencé sur un support (SP). 11. Procédé pour appliquer des tensions de contrôle à au moins deux rangées de cellules mémoire non volatiles (MC1, MC2, MC3), caractérisé en ce qu'il comprend les 15 étapes consistant à : - former dans un premier caisson (DWO) un premier circuit pilote (DO) relié à une ligne de contrôle (CL) de la première rangée de cellules mémoire, former, dans un deuxième caisson (DW1) isolé 20 électriquement du premier caisson, un deuxième circuit pilote (Dl) relié à une ligne de contrôle (CL) de la deuxième rangée de cellules mémoire, - former les deux rangées de cellules mémoire dans un unique caisson de plan mémoire (MW, PMW) isolé 25 électriquement des premier et deuxième caissons, - appliquer aux circuits pilotes des signaux de sélection (SEL, SSA, SSB, LS, NP, PP) de polarité variable, positive ou négative, et - combiner les signaux de sélection au moyen des circuits 30 pilotes (DO, Dl) pour fournir aux lignes de contrôle (CL) des signaux de contrôle (CV) de polarité variable fonction des signaux de sélection. 12. Procédé selon la revendication 11, comprenant 35 les étapes consistant à : 3033076 32 - former chaque circuit pilote (DO, Dl) dans un caisson d'un premier type de conductivité (DWO, NDWO, DW1, NDW1) comprenant : - au moins un transistor MOS d'un second type de 5 conductivité (TP1, TP2), - un caisson du second type de conductivité (PDWO, PDW1) implanté dans le caisson du premier type de conductivité, et - au moins un transistor MOS du premier type de 10 conductivité (TN1, TN2) réalisé dans le caisson du second type de conductivité. 13. Procédé selon la revendication 12, comprenant l'étape consistant à fournir à chaque circuit pilote au 15 moins un signal (PP, NP) de polarisation du caisson dans lequel le circuit pilote est réalisé. 14. Procédé selon l'une des revendications 11 à 13, pour appliquer des tensions de contrôle à au moins deux 20 rangées de cellules mémoire de manière à effacer les cellules mémoire d'une rangée sans effacer les cellules mémoire de l'autre rangée, comprenant les étapes consistant à : - appliquer au caisson de plan mémoire (MW, PMW) une 25 tension d'effacement (CV, Vpos, Vpp) ayant une première polarité, - appliquer à la ligne de contrôle de la rangée de cellules mémoire à effacer, au moyen du circuit pilote de la rangée, un signal d'effacement (CV, Vneg, -Vpp) ayant 30 une polarité inverse de la première, et - appliquer à la ligne de contrôle de l'autre rangée de cellules mémoire, au moyen du circuit pilote de la rangée, un signal de neutralisation de stress d'effacement (CV, Vpos, Vpp) ayant la première polarité. 3033076 33 15. Procédé selon la revendication 14, comprenant l'étape consistant à fournir à chaque circuit pilote des signaux de sélection tels que le signal de neutralisation de stress d'effacement (Vpos) et le signal d'effacement 5 (Vneg) présentent une différence en tension supérieure à une tension de claquage de transistors des circuits pilotes. 16. Procédé selon l'une des revendications 11 à 15, 10 appliqué à un plan mémoire comprenant au moins un premier secteur (SO) et un deuxième secteur (S1) comprenant chacun plusieurs rangées de cellules mémoire, comprenant les étapes consistant à : - former un premier groupe de circuits pilotes (DO) dans 15 le premier caisson (DWO, NDWO), et relier chaque circuit pilote à une ligne de contrôle (CL) du premier secteur (SO), - former au moins un deuxième groupe de circuits pilotes (Dl) dans le deuxième caisson (NDW1) et relier chaque 20 circuit pilote à une ligne de contrôle (CL) du deuxième secteur (Si), - appliquer aux circuits pilotes au moins un signal de sélection de secteur (SSA, SSB, SS), et - appliquer aux circuits pilotes au moins un signal de 25 sélection de ligne de contrôle (LS, LSA, LSB).