FR 3027442 A1 20160422 FR 1459984 A 20141017 CELLULE MEMOIRE A TRANSISTORS TFET DE MEMORISATION POLARISES EN INVERSE DESCRIPTION DOMAINE TECHNIQUE ET ART ANTÉRIEUR L'invention concerne le domaine des cellules mémoires de type SRAM, ainsi que celui des circuits logiques programmables de type FPGA. Une cellule mémoire de type SRAM comporte généralement plusieurs transistors CMOS de mémorisation reliés entre eux en formant un élément bistable composé de deux inverseurs montés tête-bêche (la sortie du premier inverseur est reliée à l'entrée du deuxième inverseur, et la sortie du deuxième inverseur est reliée à l'entrée du premier inverseur), permettant de réaliser une mémorisation d'un bit. Afin de réduire la consommation électrique de ce type de cellule mémoire, plusieurs documents proposent d'utiliser des transistors de type TFET (« Tunnel Field-Effect Transistor ») à la place des transistors CMOS pour réaliser des cellules mémoires de type SRAM. Le document « Low-Power Circuit Analysis and Design Based on Heterojunction Tunneling Transistors (HETTs) » de Y. Lee et al., Very Large Scale Integration (VLSI) Systems, IEEE Transactions on, vol.21, n°9, pp. 1632-1643, 9 septembre 2013, décrit la réalisation d'une cellule mémoire de type SRAM comportant quatre transistors TFET (deux de type n et deux de type p) à hétérojonctions formant un élément bistable. Deux autres transistors d'accès TFET de type n sont couplés à l'élément bistable, chacun comportant son drain relié à l'entrée d'un des deux inverseurs de l'élément bistable, et forment le port d'écriture de la cellule mémoire. Un autre transistor TFET de type n est utilisé pour former un port de lecture distinct du port d'écriture. Une telle cellule mémoire présente toutefois plusieurs inconvénients : - faibles marges de bruit ; - courants de fuite importants au niveau du port d'écriture et du port de lecture ; - pas d'entrelacement de bits possible entre plusieurs cellules mémoires interconnectées ; - courant limité à travers le transistor TFET du port de lecture ; - complexité accrue en raison de l'utilisation du port de lecture distinct du port d'écriture. Le document « A novel Si-Tunnel FET based SRAM design for ultra lowpower 0.3V VDD applications» de J. Singh et al., Proceedings of 15th Asia and South Pacific Design Automation Conference (ASP-DAC), pp. 181-186, janvier 2010, décrit la réalisation d'une cellule mémoire comportant également quatre transistors TFET (deux de type n et deux de type p) formant un élément bistable. Deux autres transistors d'accès TFET de type n, l'un pour la lecture et l'autre pour l'écriture, sont couplés à l'élément bistable, l'un comportant sa source reliée à l'entrée d'un premier des deux inverseurs de l'élément bistable et l'autre comportant son drain également relié à l'entrée du premier des deux inverseurs de l'élément bistable. Une telle cellule mémoire présente également plusieurs inconvénients : - l'opération d'écriture réalisée n'est pas symétrique (du fait que les deux transistors d'accès en écriture sont reliés à un même point d'entrée de l'élément bistable) ; - son design la rend complexe à réaliser ; - courants de fuite importants au niveau du transistor d'accès TFET en écriture lors d'une opération d'écriture ; - des problèmes de mémorisation des données peuvent apparaître pour de telles cellules mémoires dans lesquelles des bits sont mémorisés, lors de la mise en oeuvre d'une opération d'écriture dans une autre cellule mémoire partageant la même ligne électrique d'écriture que ces cellules mémoires ; - son design n'est pas adapté pout tous les types de transistors TFET. Le document « A 32nm Tunnel FET SRAM for Ultra Low Leakage » de A. Makosiej et al., Proceedings of IEEE International Symposium on Circuits and Systems (ISCAS), pp. 2517-2520, 2012, décrit la réalisation d'une cellule mémoire comportant également quatre transistors TFET (deux de type n et deux de type p) formant un élément bistable. Deux premiers transistors d'accès TFET de type n servant à l'écriture dans l'élément bistable sont couplés à l'élément bistable, l'un comportant sa source reliée à l'entrée d'un premier des deux inverseurs de l'élément bistable et l'autre comportant sa source reliée à l'entrée d'un deuxième des deux inverseurs de l'élément bistable. Deux deuxièmes transistors d'accès TFET de type n servant à la lecture du bit mémorisé dans l'élément bistable sont couplés à l'élément bistable, l'un comportant son drain relié à l'entrée du premier des deux inverseurs de l'élément bistable et l'autre comportant son drain relié à l'entrée du deuxième des deux inverseurs de l'élément bistable. Une telle cellule mémoire, bien que présentant une stabilité améliorée par rapport aux deux autres cellules mémoires SRAM comportant des transistors TFET précédemment décrites, présente toutefois un design complexe impliquant notamment, lorsque plusieurs de ces cellules mémoires sont intégrées au sein d'un même dispositif mémoire, la mise en oeuvre de deux cycles d'écriture distincts pour réaliser la mémorisation de bits « 1» dans certaines cellules et la mémorisation de bits « 0 » dans d'autres cellules. EXPOSÉ DE L'INVENTION Un but de la présente invention est de proposer un nouveau type de cellule mémoire résolvant au moins en partie les problèmes des cellules mémoires de l'art antérieur faisant appel à des transistors TFET. Pour cela, la présente invention propose une cellule mémoire de type SRAM comportant au moins : - des premier et deuxième transistors TFET de mémorisation reliés en série l'un à l'autre tels qu'une liaison entre une première électrode du premier transistor TFET de mémorisation et une première électrode du deuxième transistor TFET de mémorisation forme un point mémoire au niveau duquel un bit est destiné à être mémorisé, la première électrode du premier transistor TFET de mémorisation correspondant à son drain lorsque le premier transistor TFET de mémorisation est de type n ou à sa source lorsque le premier transistor TFET de mémorisation est de type p, la première électrode du deuxième transistor TFET de mémorisation correspondant à sa source lorsque le deuxième transistor TFET de mémorisation est de type n ou à son drain lorsque le deuxième transistor TFET de mémorisation est de type p; - des moyens de polarisation des premier et deuxième transistors TFET de mémorisation aptes à appliquer sur une deuxième électrode du deuxième transistor TFET de mémorisation, correspondant à son drain lorsque sa première électrode correspond à sa source ou correspondant à sa source lorsque sa première électrode correspond à son drain, et sur une deuxième électrode du premier transistor TFET de mémorisation, correspondant à sa source lorsque sa première électrode correspond à son drain ou correspondant à son drain lorsque sa première électrode correspond à sa source, des potentiels électriques différents et tels que quelle que soit la valeur d'un potentiel électrique du point mémoire, l'un des premier et deuxième transistors TFET de mémorisation soit polarisé en inverse et l'autre des premier et deuxième transistors TFET de mémorisation soit polarisé avec une tension VDs sensiblement nulle. Une telle cellule mémoire utilise judicieusement la forme des caractéristiques statiques IDs(VDs) des transistors TFET de mémorisation qui sont polarisés en inverse. En effet, lorsque la valeur du potentiel électrique du point mémoire correspond à un bit à l'état « 0 », le premier transistor TFET de mémorisation est soumis à une tension \ksi, entre le drain et la source du premier transistor TFET de mémorisation, correspondant à une polarisation inverse du premier transistor TFET de mémorisation, c'est-à-dire négative lorsque le premier transistor TFET de mémorisation est de type n ou positive lorsque le premier transistor TFET de mémorisation est de type p, et le deuxième transistor TFET de mémorisation est soumis à une tension VDs2, entre le drain et la source du deuxième transistor TFET de mémorisation, qui est sensiblement nulle. Or, la caractéristique statique IDs(VDs) d'un transistor TFET polarisé en inverse présente une « bosse» au voisinage de VDs = 0V. Ainsi, dans le cas d'un bit à l'état « 0 » mémorisé, cette bosse de la caractéristique IDs(VDs) du deuxième transistor TFET assure ainsi une stabilité à la valeur du potentiel électrique mémorisé au niveau du point mémoire de la cellule mémoire. De même, lorsque la valeur du potentiel électrique du point mémoire correspond à un bit à l'état « 1 », la tension VDsi est sensiblement nulle et la tension VDS2 correspond à une polarisation inverse du deuxième transistor TFET de mémorisation. Dans ce cas, la bosse de la caractéristique IDs(VDs) du premier transistor TFET assure la stabilité à la valeur du potentiel électrique mémorisé au niveau du point mémoire de la cellule mémoire. En outre, une telle cellule mémoire fait appel à un moins grand nombre de transistors que les cellules SRAM de l'art antérieur, assurant ainsi une forte compacité à la cellule mémoire. De plus, le fonctionnement en polarisation inverse des transistors TFET de mémorisation permet d'avoir de très faibles courants de fuite dans la cellule mémoire. Enfin, une telle cellule mémoire permet une lecture et une écriture très rapide du bit destiné à être mémorisé. Les deux transistors TFET de mémorisation peuvent être de type n ou p, ou l'un des deux transistors TFET de mémorisation peut être de type n et l'autre de type p. Les moyens de polarisation peuvent être aptes à appliquer sur la deuxième électrode du deuxième transistor TFET de mémorisation un premier potentiel électrique de valeur sensiblement égale à une première valeur du potentiel électrique du point mémoire correspondant à un état « 0» du bit, et à appliquer sur la deuxième électrode du premier transistor TFET de mémorisation un deuxième potentiel électrique de valeur sensiblement égale à une deuxième valeur du potentiel électrique du point mémoire correspondant à un état « 1 » du bit. La valeur du premier potentiel électrique, ou première valeur, peut être égale à environ 0 V, et/ou la valeur du deuxième potentiel électrique, ou deuxième valeur, peut être comprise entre environ 0,3 V et 1V, ou entre environ 0,3 V et 0,6 V. Les moyens de polarisation et les premier et deuxième transistors TFET de mémorisation peuvent être tels que, lorsque la valeur du potentiel électrique du point mémoire est égale à celle du premier potentiel électrique, une valeur d'un courant IDsi traversant le premier transistor TFET de mémorisation soit comprise entre environ 1 fA/p.m et 10 pA/p.m (par iim de largeur de canal) et tels que, lorsque la valeur du potentiel électrique du point mémoire est égale à celle du deuxième potentiel électrique, une valeur d'un courant IDs2 traversant le deuxième transistor TFET de mémorisation soit comprise entre environ 1 fA/p.m et 10 pAffirn. La stabilité de la valeur du potentiel électrique mémorisé au niveau du point mémoire est encore plus améliorée du fait que les caractéristiques statiques IDs(VDs) des transistors TFET de mémorisation qui sont polarisés en inverse comportent, en dessous d'une certaine valeur de la tension Vps, une région présentant un effet de résistance négative différentielle, et que dans la configuration ci-dessus, ces régions coopèrent avec les bosses des caractéristiques statiques IDs(VDs) afin d'assurer la stabilité de la valeur du bit mémorisé. Les moyens de polarisation peuvent être aptes à appliquer un potentiel électrique VGG1 sur la grille du premier transistor TFET de mémorisation et un potentiel électrique VGG2 sur la grille du deuxième transistor TFET de mémorisation tels que : - lorsque les premier et deuxième transistors TFET de mémorisation sont de type n, les valeurs des potentiels électriques VGG1 et VGG2 sont supérieures ou égales à celle du deuxième potentiel électrique, ou supérieures ou égales au double de la valeur du deuxième potentiel électrique, ou comprises entre environ 0,6 V et 2 V ou entre environ 0,6 V et 1,2 V ; - lorsque le premier transistor TFET de mémorisation est de type n et le deuxième transistor TFET de mémorisation est de type p, la valeur du potentiel électrique VGG1 est supérieure ou égale à celle du deuxième potentiel électrique, ou supérieure ou égale au double de la valeur du deuxième potentiel électrique, ou comprise entre environ 0,6 V et 2 V ou entre environ 0,6 V et 1,2 V, et la valeur du potentiel électrique VGG2 est inférieure ou égale à 0; - lorsque le premier transistor TFET de mémorisation est de type p et le deuxième transistor TFET de mémorisation est de type n, la valeur du potentiel électrique VGG1 est inférieure ou égale 0 et la valeur du potentiel électrique VGG2 est supérieure ou égale à celle du deuxième potentiel électrique, ou supérieure ou égale au double de la valeur du deuxième potentiel électrique, ou comprise entre environ 0,6 V et 2 V ou entre environ 0,6 V et 1,2 V; - lorsque les deux transistors TFET de mémorisation sont de type p, la valeur du potentiel électrique VGG1 est inférieure ou égale 0 et la valeur du potentiel électrique VGG2 est inférieure ou égale à l'opposée de celle du deuxième potentiel électrique. Par exemple, lorsque les premier et deuxième transistors TFET de mémorisation sont de type n, dans une première configuration, la valeur de VGG1 peut être égale à la valeur du deuxième potentiel électrique et la valeur de VGG2 peut être égale au double de la valeur du deuxième potentiel électrique, et dans une deuxième configuration, les valeurs de VGG1 et VGG2 peuvent être chacune égale au double de la valeur du deuxième potentiel électrique. La cellule mémoire peut comporter en outre au moins un transistor MOS d'écriture, de type n ou p, dont une première électrode, correspondant à sa source ou à son drain, est reliée au point mémoire, dont une deuxième électrode, correspondant respectivement à son drain ou à sa source, est apte à recevoir un signal de données correspondant au bit, et dont une grille est apte recevoir un signal de commande d'écriture dans la cellule mémoire. En variante, la cellule mémoire peut comporter en outre au moins : - un premier transistor TFET d'écriture dont une première électrode, correspondant à sa source lorsque le premier transistor TFET d'écriture est de type n ou à son drain lorsque le premier transistor TFET d'écriture est de type p, est reliée au point mémoire, dont une deuxième électrode, correspondant à son drain lorsque le premier transistor TFET d'écriture est de type n ou à sa source lorsque le premier transistor TFET d'écriture est de type p, est apte à recevoir un premier signal de données de valeur correspondant à l'état « 1 » du bit, et dont la grille est apte recevoir un premier signal de commande d'écriture de l'état « 1» du bit dans la cellule mémoire ; - un deuxième transistor TFET d'écriture dont une première électrode, correspondant à son drain lorsque le deuxième transistor TFET d'écriture est de type n ou à sa source lorsque le deuxième transistor TFET d'écriture est de type p, est reliée au point mémoire, dont une deuxième électrode, correspondant à sa source lorsque le deuxième transistor TFET d'écriture est de type n ou à son drain lorsque le deuxième transistor TFET d'écriture est de type p, est apte à recevoir un deuxième signal de données de valeur correspondant à l'état « 0 » du bit, et dont la grille est apte recevoir un deuxième signal de commande d'écriture de l'état « 0 » du bit dans la cellule mémoire. Une telle variante a pour avantage de permettre un entrelacement de bits grâce aux premier et deuxième signaux de commande d'écriture utilisés. La cellule mémoire peut comporter en outre au moins un premier transistor de lecture MOS ou TFET, dont la grille est reliée au point mémoire. Dans une première configuration, une première électrode du premier transistor de lecture, correspondant à sa source ou à son drain, peut être reliée à une première électrode d'un deuxième transistor de lecture MOS ou TFET correspondant à son drain ou à sa source, une deuxième électrode du premier transistor de lecture, correspondant respectivement à son drain ou à sa source, pouvant être reliée à une borne d'alimentation électrique, une deuxième électrode du deuxième transistor de lecture, correspondant respectivement à sa source ou à son drain, pouvant être reliée à une ligne de bit de lecture sur laquelle une valeur d'un potentiel électrique est destinée à varier selon la valeur du bit mémorisé lors d'une lecture du bit mémorisé, la grille du deuxième transistor de lecture pouvant être apte à recevoir un signal de commande de lecture du bit mémorisé dans la cellule mémoire. Dans ce cas, le premier transistor de lecture peut être un transistor MOS et le deuxième transistor de lecture peut être un transistor TFET. La deuxième électrode du premier transistor de lecture peut correspondre à la source du premier transistor de lecture. Le drain du premier transistor de lecture peut être relié à la source du deuxième transistor de lecture lorsque le deuxième transistor de lecture est de type n, ou le drain du premier transistor de lecture peut être relié au drain du deuxième transistor de lecture lorsque le deuxième transistor de lecture est de type p. Dans une deuxième configuration, une première électrode du premier transistor de lecture, correspondant à son drain lorsque le premier transistor de lecture est de type n ou à sa source lorsque le premier transistor de lecture est de type p, peut être apte à recevoir un signal de commande de lecture du bit mémorisé dans la cellule mémoire, et une deuxième électrode du premier transistor de lecture, correspondant à sa source lorsque le premier transistor de lecture est de type n ou à son drain lorsque le premier transistor de lecture est de type p, peut être reliée à une ligne de bit de lecture sur laquelle une valeur d'un potentiel électrique est destinée à varier selon la valeur du bit mémorisé lors d'une lecture du bit mémorisé. L'invention concerne également un circuit logique programmable de type FPGA, dans lequel des éléments de mémorisation de blocs logiques du circuit logique programmable et/ou des éléments de mémorisation d'éléments de routage du circuit logique programmable comportent des cellules mémoires telles que décrites ci-dessus. L'invention concerne également un procédé de mémorisation d'un bit dans une cellule mémoire de type SRAM comportant au moins des premier et deuxième transistors TFET de mémorisation reliés en série l'un à l'autre tels qu'une liaison entre une première électrode du premier transistor TFET de mémorisation et une première électrode du deuxième transistor TFET de mémorisation forme un point mémoire au niveau duquel le bit est destiné à être mémorisé, la première électrode du premier transistor TFET de mémorisation correspondant à son drain lorsque le premier transistor TFET de mémorisation est de type n ou à sa source lorsque le premier transistor TFET de mémorisation est de type p, la première électrode du deuxième transistor TFET de mémorisation correspondant à sa source lorsque le deuxième transistor TFET de mémorisation est de type n ou à son drain lorsque le deuxième transistor TFET de mémorisation est de type p, dans lequel des potentiels électriques différents sont appliqués sur une deuxième électrode du deuxième transistor TFET de mémorisation, correspondant à son drain lorsque la première électrode correspond à sa source ou correspondant à sa source lorsque la première électrode correspond à son drain, et sur une deuxième électrode du premier transistor TFET de mémorisation, correspondant à sa source lorsque la première électrode correspond à son drain ou correspondant à son drain lorsque la première électrode correspond à sa source, tels que quelle que soit la valeur d'un potentiel électrique du point mémoire, l'un des premier et deuxième transistors TFET de mémorisation soit polarisé en inverse et l'autre des premier et deuxième transistors TFET de mémorisation soit polarisé avec une tension Vps sensiblement nulle. BRÈVE DESCRIPTION DES DESSINS La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés à titre purement indicatif et nullement limitatif en faisant référence aux dessins annexés sur lesquels : - la figure 1 représente schématiquement une cellule mémoire, objet de la présente invention, selon un premier mode de réalisation ; - la figure 2 représente la caractéristique statique IDs(VDs) d'un transistor TFET de type n polarisé en inverse ; - la figure 3 représente la superposition des caractéristiques statiques IDs(VDs) de deux transistors TFET de mémorisation de type n polarisés en inverse d'une cellule mémoire, objet de la présente invention, intervenant dans la variation du courant traversant la cellule mémoire en fonction de la valeur du potentiel électrique du point mémoire ; - la figure 4 représente schématiquement une cellule mémoire, objet de la présente invention, selon un deuxième mode de réalisation ; - la figure 5 représente le potentiel électrique du point mémoire d'une cellule mémoire, objet de la présente invention, ainsi qu'un signal de commande d'écriture lors d'une opération d'écriture de différents bits ; - les figures 6 à 9 représentent schématiquement des cellules mémoires, objets de la présente invention, respectivement selon un troisième, un quatrième, un cinquième et un sixième mode de réalisation ; - la figure 10 représente schématiquement un circuit logique programmable de type FPGA, également objet de la présente invention. Des parties identiques, similaires ou équivalentes des différentes figures décrites ci-après portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre. Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles. Les différentes possibilités (variantes et modes de réalisation) doivent être comprises comme n'étant pas exclusives les unes des autres et peuvent se combiner entre elles. EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS On se réfère tout d'abord à la figure 1 qui représente schématiquement une cellule mémoire 100 de type SRAM selon un premier mode de réalisation. La cellule mémoire 100 comporte une première borne d'alimentation électrique 102 sur laquelle est appliqué un premier potentiel électrique Vss correspondant à un potentiel électrique de référence, par exemple égal à 0 V et pouvant correspondre à une masse, et une deuxième borne d'alimentation électrique 104 sur laquelle est appliqué un deuxième potentiel électrique VDD_OELL correspondant à un potentiel électrique d'alimentation de la cellule mémoire, qui est ici positif. La cellule mémoire 100 comporte un premier transistor TFET de mémorisation 106 et un deuxième transistor TFET de mémorisation 108, ici tous les deux de type n, reliés en série l'un à l'autre. La source du premier transistor TFET de mémorisation 106 est reliée à la deuxième borne d'alimentation électrique 104 et le drain du premier transistor TFET de mémorisation 106 est relié à la source du deuxième transistor TFET 108 de mémorisation. Le drain du deuxième transistor TFET de mémorisation 108 est relié à la première borne d'alimentation électrique 102. Un premier potentiel électrique de grille VGG1 est appliqué sur la grille du premier transistor TFET de mémorisation 106 et un deuxième potentiel électrique de grille VGG2 est appliqué sur la grille du deuxième transistor TFET de mémorisation 108. Un point mémoire 110 de cette cellule mémoire 100 est localisé au niveau de la liaison entre le drain du premier transistor TFET de mémorisation 106 et la source du deuxième transistor TFET de mémorisation 108. L'état « 1)> ou « 0» du bit stocké dans la cellule mémoire 100 correspond à la valeur du potentiel électrique au niveau de ce point mémoire 110. Les potentiels Vss et VDD_CELL sont appliqués sur les bornes d'alimentation électrique 102 et 104 par des moyens de polarisation (non visibles sur les figures) des deux transistors TFET de mémorisation 106 et 108, correspondant par exemple à des moyens de génération de tensions électriques. Ces moyens de polarisation appliquent également les potentiels électriques VGG1 et VGG2 sur les grilles des transistors TFET de mémorisation 106 et 108. Les potentiels électriques Vss et VDD_CELL appliqués sur les bornes d'alimentation électrique 102 et 104 sont tels que les transistors TFET de mémorisation 106 et 108 sont polarisés en inverse, ou fonctionnent en mode inverse, c'est-à-dire tels que les tensions Vps aux bornes du drain et de la source de chacun des transistors TFET de mémorisation 106 et 108 soient négatives ou nulles. Le potentiel VDD_OELL appliqué sur la deuxième borne d'alimentation électrique 104 est par exemple égal à environ 0,6 V, et le potentiel Vss appliqué sur la première borne d'alimentation électrique 102 est un potentiel de référence par exemple égal à environ 0 V. Avec de tels potentiels, un bit à l'état « 1 » stocké dans la cellule mémoire 100 correspond à un potentiel électrique d'environ 0,6 V au niveau du point mémoire 110, et un bit à l'état « 0» correspond à un potentiel électrique d'environ 0V au niveau du point mémoire 110. La caractéristique statique d'un transistor TFET polarisé en direct (potentiel électrique appliqué sur le drain supérieur à celui appliqué sur la source, c'est-à-dire pour une tension Vps positive) est sensiblement similaire à celle d'un transistor MOS du même type de conductivité et polarisé en direct. Par contre, les caractéristiques statiques de ces deux transistors diffèrent dans le cas d'une polarisation inverse. La figure 2 représente la caractéristique statique d'un transistor TFET de type n en silicium polarisé en inverse (potentiel électrique appliqué sur la source supérieur à celui appliqué sur le drain, c'est-à-dire pour une tension V Ds négative) similaire aux deux transistors TFET de mémorisation 106 et 108 de la cellule mémoire 100, cette caractéristique statique correspondant au courant lm, en A/11m, en fonction de la tension V Ds, en volts, pour différentes valeurs du potentiel VG appliqué sur la grille de ce transistor TFET (entre 0,25 V et 1,5 V sur la figure 2). Sur la figure 2, l'axe des ordonnées (lm) est représenté avec une échelle logarithmique. Pour une tension Vps négative comprise entre 0 V et une première valeur égale à environ -0,15 V ou environ -0,25V, la courbe suivie par le courant lm forme une « bosse » et le courant IDs atteint, dans cette région, une valeur maximale 50 qui est égale à celle lorsque Vps est nulle (environ 10-14 Affim sur l'exemple de la figure 2) multipliée par un facteur compris entre environ 103 et 10 selon la valeur du potentiel VG. Lorsque la valeur de Vps est comprise entre cette première valeur et une deuxième valeur inférieure à la première, entre environ -0,15 V et -0,6 V, ou entre environ -0,25 V et -0,6 V, sur l'exemple de la figure 2, le courant IDs a une valeur sensiblement égale à celle lorsque Vps est nulle. Lorsque la valeur de Vps est inférieure à cette deuxième valeur, la valeur du courant IDs croît (effet NDR, ou résistance négative différentielle) jusqu'à dépasser la valeur maximale référencée 50. La « bosse» formée par la caractéristique IDs(VDs) d'un transistor TFET polarisé négativement pour des valeurs de Vps négatives et proches de 0 est utilisée ici pour la stabilité de la mémorisation de la valeur d'un bit dans la cellule mémoire 100. En effet, étant donné la liaison série entre les deux transistors TFET de mémorisation 106 et 108, le courant circulant au niveau du point mémoire 110 et qui traverse également les deux transistors TFET de mémorisation 106 et 108 est fonction des caractéristiques IDs(VDs) des deux transistors TFET de mémorisation 106 et 108 polarisés en inverse. Les deux caractéristiques IDs(VDs) des deux transistors TFET de mémorisation 106 et 108 sont représentées ensemble sur la figure 3 en fonction de la valeur du potentiel électrique V110 au point mémoire 110, et pour un potentiel VDD_cELL de valeur proche ou égale à l'opposé de la deuxième valeur des caractéristiques IDs(VDs) des transistors TFET de mémorisation 106 et 108 (celle en dessous de laquelle le phénomène de résistance négative différentielle est obtenu), par exemple environ 0,6 V. La courbe référencée 52 correspond à la caractéristique IDs(VDs) du premier transistor TFET de mémorisation 106. Cette courbe 52 forme une « bosse » référencée 54 lorsque la valeur du potentiel V110 est proche ou égale à celle de VDD_cELL (qui correspond à Vpsi nulle entre le drain et la source du premier transistor TFET de mémorisation 106), c'est-à-dire à environ 0,6 V dans l'exemple décrit ici. La courbe référencée 56 correspond à la caractéristique IDs(VDs) du deuxième transistor TFET de mémorisation 108, et forme une « bosse» référencée 58 lorsque la valeur du potentiel V110 est proche ou égale à celle de Vss (qui correspond à VDs2 nulle entre le drain et la source du deuxième transistor TFET de mémorisation 108), c'est-à-dire 0 V. La superposition des deux caractéristiques statiques IDs(VDs) représentées sur la figure 3 montre que le courant circulant au niveau du point mémoire 110 est stable en deux points référencés 60 et 62 sur la figure 3. La différence entre les valeurs de ces deux points stables 60 et 62 est égale à la valeur VDD_OELL - Vss, c'est-à-dire la tension d'alimentation des deux transistors TFET de mémorisation 106 et 108. Au point référencé 60, qui correspond au cas où la valeur du potentiel Vno est sensiblement égale à celle du potentiel Vss, le potentiel Vno est stable car la bosse 58 formée par la caractéristique IDs(VDs) du deuxième transistor TFET de mémorisation 108 maintient le potentiel Vno à cette valeur si celui tend à augmenter et le phénomène de résistance négative différentielle qui apparaît pour la caractéristique IDs(VDs) du premier transistor TFET de mémorisation 106 pour des valeurs inférieures à Vss maintient également cette valeur du potentiel Vno si celui-ci tend à diminuer. De même, au point référencé 62 qui correspond au cas où la valeur du potentiel Vno est sensiblement égale à celle du potentiel VDD_CELL, le potentiel Vno est stable car la bosse 54 formée par la caractéristique IDs(VDs) du premier transistor TFET de mémorisation 106 maintient le potentiel Vno à cette valeur si celui-ci tend à diminuer et le phénomène de résistance négative différentielle qui apparaît pour la caractéristique IDs(VDs) du deuxième transistor TFET 108 pour des valeurs supérieures à VDD_OELL maintient également cette valeur du potentiel Vno si celui-ci tend à augmenter. Un bit à l'état « 0 » peut donc être mémorisé dans la cellule mémoire 100 en fixant la valeur du potentiel Vno à la valeur du point référencé 60, c'est-à-dire la valeur de Vss, par exemple environ 0 V, et un bit à l'état « 1)> peut être mémorisé dans la cellule mémoire 100 en fixant la valeur du potentiel Vno à la valeur du point référencé 62, c'est-à-dire la valeur de VDD_OELL, par exemple environ 0,6 V. Une région 64 se trouvant entre les deux bosses 54 et 58 est considérée comme étant une région non-déterminée en ce qui concerne l'état du bit mémorisé par la cellule 100. En effet, si la valeur du potentiel Vno se trouve dans cette région 64, par exemple à une valeur comprise entre environ 0,2 V et 0,4 V lorsque Vss = OV et VDD_cELL = 0,6 V, il n'est pas possible de retrouver la valeur initiale de ce potentiel car celle-ci peut varier au sein de cette région 64, la cellule mémoire 100 étant dans ce cas considérée comme étant dans un état de haute impédance. Pour mémoriser un bit à l'état « 0» ou « 1 », la valeur du potentiel Vno n'est donc pas fixée dans la gamme de valeurs correspondant à cette région 64. Aux points de mémorisation 60 et 62, la valeur du courant circulant au niveau du point mémoire 110 correspond aux courants IDsi et IDs2 traversant les deux transistors TFET de mémorisation 106 et 108 et dépend donc de la structure des transistors TFET de mémorisation 106 et 108 utilisés pour former la cellule mémoire 100. Les transistors TFET de mémorisation 106 et 108 utilisés sont de préférence tels que la valeur de ce courant soit faible aux points de mémorisation 60 et 62, et par exemple comprise entre environ 10 fA/p.m et 10 pA/p.m (valeur du courant par iim de largeur de canal), ce qui permet à la cellule mémoire 100 de consommer peu de courant lorsque celle-ci est dans un état de mémorisation d'une valeur d'un bit. La différence entre les valeurs des potentiels VDD_cELL et Vss peu être inférieure à la deuxième valeur des caractéristiques IDs(VDs) des transistors TFET de mémorisation 106 et 108, par exemple inférieure à 0,6 V, tout en obtenant une stabilité de l'état du bit mémorisé, la région 64 étant dans ce cas plus réduite que sur l'exemple de la figure 2. Il est notamment possible que cette différence soit telle que les bosses 54 et 58 des caractéristiques IDs(VDs) des transistors TFET de mémorisation 106 et 108 se superposent, la région 64 pouvant être dans ce cas inexistante. Comme expliqué précédemment en liaison avec la figure 2, la valeur maximale du courant IDs au niveau des bosses 54 et 58 dépend de la structure des transistors TFET de mémorisation 106 et 108 mais également des valeurs des potentiels VGG1 et VGG2 appliqués sur les grilles des transistors TFET de mémorisation 106 et 108. Pour assurer la meilleure stabilité possible à la cellule mémoire 100, les valeurs des potentiels VGG1 et VGG2 sont de préférence choisies les plus grandes possibles, par exemple au moins égales à VDD_cELL, pour avoir le plus grand rapport possible entre la valeur du courant aux points de mémorisation 60 et 62 et les valeurs maximales des bosses, ce rapport étant par exemple compris entre environ 103 et 107. La rapidité de lecture et d'écriture dans la cellule mémoire 100 dépend en partie de la tension d'alimentation VDD_cELL - Vss qui sera choisie de préférence la plus grande possible pour que la cellule mémoire 100 soit la plus rapide possible. Les transistors TFET de mémorisation 106 et 108 sont donc de préférence réalisés tels qu'ils acceptent la plus forte tension de polarisation possible. Il convient toutefois de choisir cette tension de préférence telle que la cellule mémoire 100 soit compatible avec d'autres circuits CMOS, de préférence entre environ 0,3 V et 1 V. Dans le mode de réalisation précédemment décrit, les transistors TFET de mémorisation 106 et 108 sont en silicium, c'est-à-dire comportent des régions de source, drain et canal en silicium. En variante, l'un des transistors TFET de mémorisation 106 et 108 ou les deux transistors TFET de mémorisation 106 et 108 peuvent être à hétérojonction, c'est-à-dire comporter des régions de source et de drain à base de semiconducteurs différents, par exemple des régions de source en germanium et des régions de drain en silicium. Il est également possible que les transistors TFET de mémorisation 106 et 108 soient tous les deux de type p. Dans ce cas, le drain du premier transistor TFET de mémorisation 106 est relié à la deuxième borne d'alimentation électrique 104 et la source du premier transistor TFET de mémorisation 106 est reliée au drain du deuxième transistor TFET de mémorisation 108 en formant le point mémoire 110. La source du deuxième transistor TFET de mémorisation 108 est reliée à la première borne d'alimentation électrique 102. De plus, le potentiel VGG1 appliqué sur la grille du premier transistor TFET de mémorisation 106 est dans ce cas négatif ou nul, et le potentiel VGG2 appliqué sur la grille du deuxième transistor TFET de mémorisation 108 est inférieur ou égal à environ -0,6 V. Ainsi, lorsque le bit mémorisé est à l'état « 0», le premier transistor TFET de mémorisation 106 est polarisé en inverse avec une tension VDs positive, par exemple égale à 0,6 V, et le deuxième transistor TFET de mémorisation 108 est polarisé avec une tension VDs sensiblement nulle. Inversement, lorsque le bit mémorisé est à l'état « 1 », le premier transistor TFET de mémorisation 106 est polarisé avec une tension VDS sensiblement nulle et le deuxième transistor TFET de mémorisation 108 est polarisé en inverse avec une tension VDs positive, par exemple égale à 0,6 V. Les propriétés de la cellule mémoire 100 précédemment décrites avec deux transistors TFET de mémorisation de type n se retrouvent donc également dans cette configuration de la cellule mémoire 100 qui comporte deux transistors TFET de mémorisation de type p. I I est également possible que les deux transistors TFET de mémorisation 106 et 108 soient de types de conductivité différents l'un par rapport à l'autre. Il est par exemple possible que le premier transistor TFET de mémorisation 106 soit de type n et que le deuxième transistor TFET de mémorisation 108 soit de type p. Dans ce cas, la source du premier transistor TFET de mémorisation 106 est reliée à la deuxième borne d'alimentation électrique 104 et le drain du premier transistor TFET de mémorisation 106 est relié au drain du deuxième transistor TFET 108 de mémorisation en formant le point mémoire 110. La source du deuxième transistor TFET de mémorisation 108 est reliée à la première borne d'alimentation électrique 102. Le potentiel VGG2 appliqué sur la grille du deuxième transistor TFET de mémorisation 108 est dans ce cas négatif ou nul, et le potentiel VGG1 appliqué sur la grille du premier transistor TFET de mémorisation 106 est supérieur ou égal à environ 0,6 V. Ainsi, lorsque le bit mémorisé est à l'état « 0 », le premier transistor TFET de mémorisation 106 est polarisé en inverse avec une tension VDs négative, par exemple égale à -0,6 V, et le deuxième transistor TFET de mémorisation 108 est polarisé avec une tension VDs sensiblement nulle. Inversement, lorsque le bit mémorisé est à l'état « 1 », le premier transistor TFET de mémorisation 106 est polarisé avec une tension VDS sensiblement nulle et le deuxième transistor TFET de mémorisation 108 est polarisé en inverse avec une tension VDs positive, par exemple égale à 0,6 V. Les propriétés de la cellule mémoire 100 précédemment décrites avec deux transistors TFET de mémorisation de type n se retrouvent donc également dans cette configuration de la cellule mémoire 100 qui comporte deux transistors TFET de mémorisation de types opposés. Il est également possible que le premier transistor TFET de mémorisation 106 soit de type p et que le deuxième transistor TFET de mémorisation 108 soit de type n. Dans ce cas, le drain du premier transistor TFET de mémorisation 106 est relié à la deuxième borne d'alimentation électrique 104 et la source du premier transistor TFET de mémorisation 106 est reliée à la source du deuxième transistor TFET 108 de mémorisation en formant le point mémoire 110. Le drain du deuxième transistor TFET de mémorisation 108 est relié à la première borne d'alimentation électrique 102. Le potentiel VGG1 appliqué sur la grille du premier transistor TFET de mémorisation 106 est dans ce cas négatif ou nul, et le potentiel VGG2 appliqué sur la grille du deuxième transistor TFET de mémorisation 108 est supérieur ou égal à environ 0,6 V. Ainsi, lorsque le bit mémorisé est à l'état « 0 », le premier transistor TFET de mémorisation 106 est polarisé en inverse avec une tension VDs positive, par exemple égale à 0,6 V, et le deuxième transistor TFET de mémorisation 108 est polarisé avec une tension VDs sensiblement nulle. Inversement, lorsque le bit mémorisé est à l'état « 1 », le premier transistor TFET de mémorisation 106 est polarisé avec une tension VDS sensiblement nulle et le deuxième transistor TFET de mémorisation 108 est polarisé en inverse avec une tension VDs négative, par exemple égale à -0,6 V. Les propriétés de la cellule mémoire 100 précédemment décrites avec deux transistors TFET de mémorisation de type n se retrouvent donc également dans cette configuration de la cellule mémoire 100 qui comporte deux transistors TFET de mémorisation de types opposés. Outre les deux transistors TFET de mémorisation 106 et 108 réalisant la fonction de mémorisation de la cellule mémoire 100, cette cellule peut comporter également d'autres éléments liés à l'écriture et à la lecture d'un bit dans la cellule. La figure 4 représente une cellule mémoire 100 selon un deuxième mode de réalisation comportant un port d'écriture 112, permettant l'écriture de la valeur d'un bit au niveau du point mémoire 110, et un port de lecture 114 permettant la lecture de la valeur d'un bit mémorisé au point mémoire 110. Le port d'écriture 112 comporte un transistor MOS d'écriture 116 de type n ou p, dont une première électrode, correspondant à la source ou au drain, est reliée au point mémoire 110 et dont une deuxième électrode, correspondant respectivement au drain ou à la source, est reliée à une ligne de bit d'écriture 118 (ou BLW pour « Bit Line Write »). La grille du transistor MOS d'écriture 116 est reliée à une ligne de mot d'écriture 120 (ou WLW pour « Word Line Write). Le transistor MOS d'écriture 116 forme un transistor d'accès en écriture de la cellule mémoire 100. L'écriture d'un bit dans la cellule mémoire 100 est déclenchée via l'application d'un signal de commande d'écriture, par exemple sous la forme d'une impulsion dont l'amplitude est égale à un potentiel électrique VDD qui est par exemple égal au double de VDD_cELL, par exemple environ 1,2 V, sur la grille du transistor MOS d'écriture 116, via la ligne de mot d'écriture 120, rendant le transistor MOS d'écriture 116 passant pendant la durée de l'impulsion. Pendant cette opération d'écriture, un signal de données correspondant au bit à mémoriser se trouve sur la ligne de bit d'écriture 118, ce signal de données correspondant par exemple à un potentiel supérieur ou égal à VDD pour un bit à l'état « 1)> et inférieur ou égal à Vss pour un bit à l'état « 0 ». Du fait que le transistor MOS d'écriture 116 est à l'état passant pendant cette opération d'écriture, un potentiel électrique se retrouve appliqué sur le point mémoire 110, celui-ci étant par exemple égal 0,6 V dans le cas d'un bit à l'état « 1 » (la tension VDs aux bornes du premier transistor MOS d'écriture 116 étant égale à environ 0,6 V) et 0 V dans le cas d'un bit à l'état « 0 ». La valeur de ce potentiel électrique appliqué sur le point mémoire 110 correspond à la valeur de l'un des deux points de mémorisation 60 et 62 de la cellule mémoire 100 tels que précédemment décrits. L'opération d'écriture est achevée en passant le potentiel électrique appliqué sur la grille du transistor MOS d'écriture 116 à 0 V, bloquant ainsi le transistor MOS d'écriture 116. La valeur du potentiel électrique appliqué sur le point mémoire 110 pendant la période où le transistor MOS d'écriture 116 est passant se retrouve mémorisée dans la cellule mémoire 100 grâce aux deux transistors TFET de mémorisation 106 et 108 qui maintiennent ce potentiel électrique comme précédemment décrit grâce aux caractéristiques IDs(VDs) de ces deux transistors polarisés en inverse. Le port de lecture 114 comporte un premier transistor de lecture 122, correspondant ici à un transistor MOS et par exemple de type n, dont la grille est reliée au point mémoire 110 et dont la source est reliée à une troisième borne d'alimentation électrique 105 se trouvant au potentiel de référence Vss. Le port de lecture 114 comporte également un deuxième transistor de lecture 124, correspondant ici à un transistor MOS et par exemple de type n, dont la source est reliée au drain du premier transistor de lecture 122, dont le drain est relié à une ligne de bit de lecture 126 (ou BLR pour « Bit Line Read ») et dont la grille est reliée à une ligne de mot de lecture 128 (ou WLR pour « Word Line Read »). Préalablement à une lecture du bit mémorisé au point mémoire 110, le potentiel électrique de la ligne de bit de lecture 126 est pré-chargé à VDD, par exemple environ 1,2 V. Le deuxième transistor de lecture 124 est rendu ensuite passant via l'application d'un signal de commande de lecture, correspondant par exemple à une impulsion de potentiel égal à VDD, sur sa grille depuis la ligne de mot de lecture 128. Selon la valeur du bit mémorisé au point mémoire 110, le premier transistor de lecture 122 est donc passant (bit à l'état « 1 )>) ou non (bit à l'état « 0 »), ce qui implique une décharge ou non d'un courant depuis la ligne de bit de lecture 126 à travers le premier transistor de lecture 122 et le deuxième transistor de lecture 124 selon la valeur du bit mémorisé. En variante, le premier transistor de lecture 122 et/ou le deuxième transistor de lecture 124 peuvent être de type p. Les valeurs de signaux appliqués sur les grilles de ces transistors sont dans ce cas nuls ou négatives pour les rendre passants. La cellule mémoire 100 de la figure 4 correspond à une cellule mémoire à 5 transistors TFET/MOS. Les transistors MOS 116, 122 et 124 sont par exemple réalisés en technologie 32 nm. Les lignes de bit d'écriture 118 et de lecture 126 présentent par exemple chacune une capacité égale à environ 30 fF. Lorsque les deux transistors TFET de mémorisation 106 et 108 sont de type n, la valeur du potentiel VGG1 appliqué sur la grille du premier transistor TFET de mémorisation 106 est par exemple égale à 1,2 V et celle du potentiel VGG2 appliqué sur la grille du deuxième transistor TFET de mémorisation 108 est par exemple égale à 0,6 V. Ainsi, le premier transistor TFET de mémorisation 106 fonctionne avec une tension VGS1 constante de 0,6 V quelle que soit la valeur du bit mémorisé au point mémoire 110, et le deuxième transistor TFET de mémorisation 108 fonctionne avec une tension VGs2 égale à 0,6 V lorsqu'un bit à l'état « 0 » est mémorisé et égale à 0 V lorsqu'un bit à l'état « 1 » est mémorisé. De même, de manière avantageuse, lorsque les deux transistors TFET de mémorisation 106 et 108 sont de type p, la valeur du potentiel VGG1 appliqué sur la grille du premier transistor TFET de mémorisation 106 est par exemple égale à 0 V et celle du potentiel VGG2 appliqué sur la grille du deuxième transistor TFET de mémorisation 108 est par exemple égale à -0,6 V. Lorsque le transistor 106 est de type n et le transistor 108 est de type p, la valeur du potentiel VGG1 appliqué sur la grille du premier transistor TFET de mémorisation 106 est par exemple égale à 1,2 V et celle du potentiel VGG2 appliqué sur la grille du deuxième transistor TFET de mémorisation 108 est par exemple égale à -0,6 V. Enfin, lorsque le transistor 106 est de type p et le transistor 108 est de type n, la valeur du potentiel VGG1 appliqué sur la grille du premier transistor TFET de mémorisation 106 est par exemple égale à 0 V et celle du potentiel VGG2 appliqué sur la grille du deuxième transistor TFET de mémorisation 108 est par exemple égale à 0,6 V. Le tableau ci-dessous donne des exemples de valeurs des potentiels électriques mis en jeu dans la cellule mémoire 100 pendant une opération de lecture ou d'écriture, ainsi que pendant une phase de mémorisation n'impliquant ni lecture ni écriture dans la cellule mémoire 100, et également dans un mode d'attente (« standby mode ») qui permet de limiter les fuites de courant dans la cellule mémoire 100 lorsque ni une lecture ni une écriture est réalisée et qu'une opération de lecture n'est pas imminente. Lecture Ecriture Mémorisation Attente WLW 0V 1,2V 0V 0V BLW 0V OV ou 1,2 V 0V 0V VDD_CELL 0,6V 0,6V 0,6V 0,6V Vss 0V 0V 0V 0V WLR 1,2V 0V 0V 0V BLR Flottante 1,2V 1,2V 0V VGG1 1,2V 1,2V 1,2V 1,2V VGG2 0,6V 0,6V 0,6V 0,6V Dans le tableau ci-dessus, pendant une opération d'écriture, la valeur du potentiel de BLW est à 0 V ou 1,2 V suivant la valeur du bit à mémoriser. Pendant une opération de lecture, la valeur du potentiel de BLR est considérée comme flottante du fait que la ligne de bit de lecture 126 est alors déconnectée de l'alimentation pré-chargeant le potentiel de la ligne de bit de lecture 126 à VDD et que la valeur de ce potentiel varie suivant la décharge ou non du courant qui se produit lors de la lecture du bit mémorisé. En outre, la valeur de BLR est de 1,2 V pendant une opération d'écriture et la phase de mémorisation en raison de la pré-charge de ce potentiel réalisée sur la ligne de bit de lecture 126 préalablement à une opération de lecture. Lorsqu'un bit à l'état « 0 » (0 V) est mémorisé dans la cellule mémoire 100, les transistors TFET de mémorisation 106 et 108 peuvent avoir un courant de fuite d'environ 3 fA quel que soit l'opération ou le mode dans lequel se trouve la cellule mémoire 100, et les transistors de lecture 122 et 124 de type MOS peuvent avoir un courant de fuite d'environ 1,69 pA pendant les opérations de lecture et d'écriture et la phase de mémorisation, ce courant de fuite devenant négligeable dans le mode d'attente du fait que le potentiel de la ligne de bit de lecture 126 est égal au potentiel de référence (0 V) dans le mode d'attente (contrairement aux opérations de lecture et d'écriture et la phase de mémorisation durant lesquelles le potentiel de la ligne de bit de lecture 126 est égal à VDD). Lorsqu'un bit à l'état « 1 » (0,6 V) est mémorisé, les transistors TFET de mémorisation 106 et 108 peuvent avoir un courant de fuite d'environ 187 fA quel que soit l'opération ou le mode dans lequel se trouve la cellule mémoire 100, et les transistors de lecture 122 et 124 de type MOS peuvent avoir un courant de fuite d'environ 5,36 pA pendant les opérations de lecture et d'écriture et la phase de mémorisation, ce courant de fuite devenant négligeable dans le mode d'attente. Les fuites de courant de la cellule mémoire 100 sont principalement dues, pendant les opérations de lecture et de d'écriture et la phase de mémorisation, aux transistors de lecture 122 et 124 en raison de la technologie CMOS utilisée pour ces transistors et du fait que le potentiel de la ligne de bit de lecture 126 est pré-chargé à VDD pendant ces opérations de lecture et d'écriture et la phase de mémorisation. Le tableau ci-dessous donne des exemples de valeurs concernant les largeurs W des différents transistors de la cellule mémoire 100 ainsi que les longueurs L de canal de ces transistors. Transistors W (nrn) L (nrn) 106 100 30 108 100 30 116 100 50 122 150 35 124 150 35 La figure 5 représente la valeur du potentiel Vno, en volts, au point mémoire 110 lors d'une opération d'écriture d'un premier bit à l'état « 1 », puis d'un deuxième bit à l'état « 0 », et enfin d'un troisième bit à l'état « 1 ». Les phases d'écriture sont déclenchées via l'application, sur la ligne de mot d'écriture 120, d'impulsions d'amplitude de valeur égale à VDD, soit par exemple environ 1,2 V, pendant une durée d'environ 400 ps, ces impulsions passant de 0V à VDD et de VDD à 0V pendant une durée d'environ 200 ps, soit une durée totale de 800 ps par impulsion. Ces impulsions sont représentées sous la courbe du potentiel V110. Les pics de tension du potentiel Vno aux temps 800 ns, 1,2 us et 1,5 us visibles sur la figure 5 sont dus à des opérations de lecture réalisées à ces temps, en raison du faible couplage capacitif formé par le premier transistor de lecture 122. La cellule mémoire 100 selon le deuxième mode de réalisation est généralement couplée à d'autres cellules mémoires formant ensemble un dispositif mémoire permettant le stockage de plusieurs bits. Les cellules mémoires peuvent être agencées sous la forme d'une matrice, en lignes et en colonnes. Les lignes de mot d'écriture 120 et les lignes de mot de lecture 128 sont par exemple communes à toutes les cellules mémoires d'une même ligne de la matrice, et les lignes de bit d'écriture 118 et les lignes de bit de lecture 126 sont par exemple communes à toutes les cellules mémoires d'une même colonne de la matrice. Le fait que les lignes de mot d'écriture 120 sont communes à toutes les cellules mémoires d'une même ligne de la matrice implique qu'une opération d'écriture est réalisée simultanément dans toutes les cellules mémoires de la ligne. Pour que cela ne soit pas un inconvénient, la matrice de cellules mémoires peut donc comporter un grand nombre de lignes et un nombre de colonnes limité à la taille des mots, c'est-à-dire au nombre de bits des informations à mémoriser. Il est également possible de réaliser, préalablement à l'opération d'écriture, une opération de lecture des bits mémorisés dans les cellules mémoires de la ligne des lesquelles l'opération d'écriture est destinée à être réalisée. Ainsi, lorsque l'opération d'écriture est mise en oeuvre pour mémoriser de nouveaux bits dans une partie seulement des cellules mémoires de la ligne, les bits précédemment lus dans les autres cellules mémoires de la ligne (dans lesquelles de nouveaux bits ne sont pas destinés à être mémorisés) peuvent être de nouveau mémorisés dans ces autres cellules mémoires de la ligne lors de l'opération d'écriture. Ainsi, pour ces autres cellules mémoires, l'opération d'écriture ne modifie pas les valeurs des bits mémorisés dans ces cellules mémoires. Afin d'assurer la stabilité de la mémorisation réalisée par la cellule mémoire 100, les transistors TFET de mémorisation 106 et 108 sont dimensionnés tels que la valeur maximale du courant IDs de ces transistors au niveau des « bosses» de leur caractéristique IDs(VDs) soit supérieure à celle du courant de fuite du transistor MOS d'écriture 116 qui est de l'ordre d'un pico ampère. Il peut être avantageux de faire appel à un transistor MOS d'écriture 116 à tension de seuil élevée, c'est-à-dire un transistor à faible courant de fuite également appelé transistor LP (Low Power), pour que cette condition soit remplie, ou encore d'ajuster les largeurs et les longueurs de canal des transistors TFET de mémorisation 106 et 108. Pour limiter les fuites depuis le transistor MOS d'écriture 116, il est également possible que, dans le mode d'attente, le potentiel de la ligne de bit d'écriture 118 soit fixé à une valeur intermédiaire entre celle correspondant à un bit à l'état « 0» et celle correspondant à un bit à l'état « 1 », par exemple environ 0,3 V. La vitesse d'écriture dans une telle cellule mémoire 100 est supérieure à celles obtenues dans des cellules SRAM standards de type 6T ou 8T. La vitesse de lecture de la cellule mémoire 100 dépend notamment des éléments du port de lecture 114 utilisés (MOS et/ou TFET, MOS à faible tension de seuil ou non, etc.). Ainsi, en variante du deuxième mode de réalisation décrit en liaison avec la figure 4, le premier transistor de lecture 122 et/ou le deuxième transistor de lecture 124 peuvent correspondre à des transistors TFET. L'utilisation d'un ou de deux transistors TFET pour former le port de lecture 114 de la cellule mémoire 100 permet de réduire les fuites de courant au niveau de ces éléments. En particulier, le fait que le deuxième transistor de lecture 124 soit un transistor TFET permet notamment de réduire fortement ces fuites de courant lorsque la ligne de bit de lecture 126 est pré-chargée à VDD. En effet, à VDs et VG données, les valeurs des courants Ion (transistor à l'état passant) et loff (transistor à l'état bloqué) d'un transistor TFET sont inférieures à celles d'un transistor MOS. Ainsi, la présence d'un transistor TFET dans le chemin allant de la ligne de bit de lecture 126 à la troisième borne d'alimentation électrique 105 permet de réduire fortement les courants de fuite par rapport au cas d'un port de lecture comportant uniquement des transistors MOS. De plus, la faible capacité totale de grille d'un transistor TFET par rapport à celle d'un transistor MOS contribue à la réduction des courants de fuite à travers les éléments du port de lecture 114. Cette faible capacité d'un transistor TFET, lorsque le deuxième transistor de lecture 124 est un transistor TFET, ne pénalise pas la vitesse de lecture par rapport à un port de lecture qui serait formé uniquement de transistors MOS, et permet en outre d'obtenir une vitesse de lecture supérieure à celle d'un port de lecture formé uniquement de transistors TFET. Cela est dû notamment à la faible capacité obtenue entre la ligne de bit de lecture 126 et la ligne de mot de lecture 128 grâce au deuxième transistor de lecture 124 de type TFET. De plus, le fait que le potentiel de la ligne de bit de lecture 126 soit pré-chargé à VDD augmente la valeur de la tension VDs aux bornes du deuxième transistor de lecture 124, ce qui réduit la valeur de la capacité vue depuis la ligne de bit de lecture 126. Le tableau ci-dessous indique, pour les différentes combinaisons MOS / TFET des transistors de lecture 122 et 124, les vitesses de décharge obtenues sur une ligne de bit de lecture 126 de capacité égale à 30 fF lors de la lecture d'un bit, ainsi que les fuites de courant mesurées au niveau de ces transistors dans le cas d'un bit à l'état « 1)> stocké (cas où les courants des fuite sont les plus importants). Transistors Vitesse décharge BLR Courant de fuite (mVins) 122 : MOS - 124 : MOS 140 5,36 pA 122 : MOS - 124 : TFET 110 Dans ce troisième mode de réalisation, le port de lecture 114 comporte le premier transistor de lecture 122 correspondant à un transistor MOS de type n dont la grille est reliée au point mémoire 110 et dont la source est reliée à la troisième borne d'alimentation électrique 105 se trouvant au potentiel Vss. Le deuxième transistor de lecture 124 est ici un transistor TFET de type n, dont la source est reliée au drain du premier transistor de lecture 122, dont le drain est relié à la ligne de bit de lecture 126 (BLR) et dont la grille est reliée à la ligne de mot de lecture 128 (WLR). Ce port de lecture 114 correspond à l'une des variantes du deuxième mode de réalisation précédemment décrites. Dans ce troisième mode de réalisation, les potentiels de grille VGG1 et VGG2 appliqués sur les grilles des deux transistors TFET de mémorisation 106 et 108 sont tous les deux égaux à VDD (environ 1,2 V). Ainsi, le premier transistor TFET de mémorisation 106 fonctionne avec une tension VGsi constante de 0,6 V quel que soit l'état du bit mémorisé dans la cellule mémoire 100, et le deuxième transistor TFET de mémorisation 108 fonctionne avec une tension VGs2 égale à 1,2 V lorsqu'un bit à l'état « 0 » est mémorisé au point mémoire 100 et égale à 0,6 V lorsqu'un bit à l'état « 1)> est mémorisé. Cela peut s'appliquer également au deuxième mode de réalisation précédemment décrit. Les transistors 106, 108, 122 et 124 de cette cellule mémoire 100 sont par exemple dimensionnés comme précédemment décrit pour le deuxième mode de réalisation, et les transistors TFET d'écriture 130 et 136 peuvent avoir chacun une largeur par exemple égale à 100 nm et une longueur par exemple égale à 30 nm. Les lignes de bit d'écriture 132 et 138 peuvent présenter chacune une capacité égale à environ 30 fF, comme la ligne de bit de lecture 126. Le tableau ci-dessous donne des exemples de valeurs des potentiels électriques mis en jeu dans la cellule mémoire 100 selon le troisième mode de réalisation pendant une opération de lecture ou d'écriture, ainsi que pendant une phase de mémorisation et dans le mode d'attente. Lecture Ecriture Ecriture Mémorisation Attente « 0 » « 1 » WLW1 0V 1,2V 1,2V 0V 0V WLWO 0,6V -0,6 V -0,6 V 0,6V 0,6V BLW1 0V 0V 1,2V 0V 0V BLWO 0,6V -0,6 V 0,6V 0,6V 0,6V VDD_cEu. 0,6 V 0,6 V 0,6 V 0,6 V 0,6 V Vss 0V 0V 0V 0V 0V WLR 1,2V 0V 0V 0V 0V BLR Flottante 1,2 V 1,2 V 1,2 V 0 V VGGi, VGG2 1,2 V 1,2 V 1,2 V 1,2 V 1,2 V Dans ce troisième mode de réalisation, les phases d'écriture sont déclenchées via l'application, sur les lignes de mot d'écriture 134 et 140, de signaux de commande correspondant à des impulsions d'une durée totale d'environ 1 ns par impulsion. Comme précédemment décrit, la cellule mémoire 100 selon le troisième mode de réalisation est généralement couplée à d'autres cellules mémoires sous la forme d'une matrice formant ensemble un dispositif mémoire permettant le stockage de plusieurs bits. Par rapport au deuxième mode de réalisation, la dissociation des éléments permettant l'écriture d'un bit à l'état « 1 » et des éléments permettant l'écriture d'un bit à l'état « 0» permet d'éviter une écriture dans toutes les cellules mémoires de la ligne de la matrice. L'utilisation des deux transistors TFET d'écriture 130 et 136 pour réaliser l'accès en écriture de la cellule mémoire 100 a pour avantage d'apporter une grande stabilité à la cellule mémoire 100 vis-à-vis des variations liées à la température et la durée de vie de la cellule, et vis-à-vis des variations liées au procédé de réalisation de la cellule qui est mis en oeuvre et qui peuvent concerner l'épaisseur du canal, l'épaisseur de l'oxyde, le dopage de source, le travail de sortie de la grille ou encore le positionnement de la grille par rapport au canal (en particulier du côté de la source). En effet, le courant loFF d'un transistor TFET à VGs = 0 V n'est pas affecté par la tension Vps et de l'ordre de quelques fA à température ambiante. Une augmentation de la température à 115°C peut entraîner une augmentation du courant loFF du transistor d'environ trois décades, dans ce cas de l'ordre de quelques pA, ce qui reste significativement inférieur à la valeur maximale du courant inverse pour de faibles tensions Vps négatives comme lors d'une mémorisation. De plus, le courant loFF d'un transistor TFET est insensible aux variations tant que Vo FF est positif. Etant donné que dans la cellule mémoire 100, Vo FF est d'environ 160 mV, la probabilité que cette valeur devienne négative est très faible. L'utilisation des deux transistors TFET d'écriture 130 et 136 pour réaliser l'accès en écriture de la cellule mémoire 100 a également pour avantage de réduire les fuites de courant par rapport à l'utilisation de transistors MOS d'écriture, ces fuites étant de l'ordre de quelques fA quelle que soit la valeur du bit mémorisé, ces fuites étant également insensibles aux variations indiquées précédemment. Dans les modes de réalisation précédemment décrits, la valeur du potentiel stocké au point mémoire 110 correspondant à un bit à l'état « 1 » est d'environ 0,6 V afin de pouvoir rendre le premier transistor de lecture 122 passant lorsqu'un bit à l'état « 1 » est mémorisé, lorsque le premier transistor de lecture 112 est de type n. Cette valeur peut toutefois être différente si le premier transistor de lecture 122 peut être rendu passant avec un potentiel de valeur différente appliqué sur sa grille. Les autres éléments de la cellule mémoire 100 sont dans ce cas adaptés aux nouveaux potentiels électriques utilisés. Les variantes précédemment décrites en liaison avec le deuxième mode de réalisation peuvent également s'appliquer au troisième mode de réalisation. La figure 7 représente une cellule mémoire 100 selon un quatrième mode de réalisation. Comme dans les trois précédents modes de réalisation, la fonction de mémorisation est remplie par les deux transistors TFET de mémorisation 106 et 108 formant le point mémoire 110 à la liaison entre le drain du premier transistor TFET de mémorisation 106 et la source du deuxième transistor TFET de mémorisation 108. Le port d'écriture 112 de la cellule mémoire 100 selon le quatrième mode de réalisation est similaire à celui de la cellule mémoire 100 selon le troisième mode de réalisation. Le port de lecture 114 de la cellule mémoire 100 selon le quatrième mode de réalisation diffère de celui de la cellule mémoire 100 selon le troisième mode de réalisation. En effet, le premier transistor de lecture 122 est ici un transistor MOS de type p, sa grille étant reliée au point mémoire 110 et sa source étant reliée à la troisième borne d'alimentation 105 se trouvant au potentiel VDD. Le deuxième transistor de lecture 124 est un transistor TFET de type n qui comporte son drain relié au drain du premier transistor de lecture 122, sa source reliée à la ligne de bit de lecture 126 et sa grille reliée à la ligne de mot de lecture 128. Avec ce port de lecture 114, préalablement à une lecture du bit mémorisé dans la cellule mémoire 100, le potentiel électrique de la ligne de bit de lecture 126 est pré-chargé à Vss, c'est-à-dire 0 V. Le deuxième transistor de lecture 124 est rendu ensuite passant via l'application du signal de commande de lecture (d'amplitude par exemple égale au potentiel VDD) sur sa grille depuis la ligne de mot de lecture 128. Quelle que soit la valeur du bit mémorisé au point mémoire 110, le premier transistor de lecture 122 de type p est passant. La valeur de la pente avec laquelle la charge du courant depuis la troisième borne d'alimentation 105 à travers le premier transistor de lecture 122 et le deuxième transistor de lecture 124 se produit dépend par contre de l'état du bit mémorisé. L'état du bit mémorisé dans la cellule mémoire 100 est donc déduit de la valeur de la pente de la charge de courant se produisant dans le port de lecture 114, c'est-à-dire de la durée avec laquelle le potentiel de la ligne de bit de lecture 126 atteint un potentiel supérieur, par exemple Vss. En outre, l'utilisation d'un premier transistor de lecture 122 de type p permet de s'affranchir de la contrainte liée à la valeur minimale de VDD_OELL qui doit se retrouver sur la grille du premier transistor de lecture 122 pour rendre passant ce transistor lorsque celui-ci est de type n, comme dans les précédents modes de réalisation lors d'une lecture du bit mémorisé. Le tableau ci-dessous donne des exemples de valeurs concernant les largeurs W des différents transistors de la cellule mémoire 100 selon le quatrième mode de réalisation ainsi que les longueurs L de canal de ces transistors. Transistors W (nrn) L (nrn) 106 100 30 108 100 30 130 100 30 136 100 30 124 150 30 122 80 35 Lors d'une opération de lecture, le premier transistor de lecture 122 fonctionne à VGS = VDD dans le cas d'une lecture d'un bit à l'état « 0» et à VGs = VDD - VDD_CELL dans le cas d'une lecture d'un bit à l'état « 1 ». Une forte valeur de VDD_CELL permet d'avoir une bonne différenciation entre la lecture d'un bit à l'état « 0 » et celle d'un bit à l'état « 1 », mais peut ralentir dans ce cas l'opération d'écriture en raison du temps nécessaire pour amener la valeur du potentiel Vno à celle de VDD_OELL. Le tableau ci- dessous indique des vitesses de lecture et d'écriture obtenues pour la cellule mémoire 100 selon le quatrième mode de réalisation pour différentes valeurs de VDD_OELL. Pour les colonnes « Lecture », les valeurs indiquées correspondent à celles des potentiels électriques obtenus sur la ligne de bit de lecture 126 après 1 ns ou 2 ns.20 VDD_cEu. Ecriture Lecture bit « 1» Lecture bit « O» BLR @ 1ns BLR @ 2ns BLR @ 1ns BLR @ 2ns 0,3 V 2 ns 115 mV 200 mV 175 mV 248 mV 0,4 V 2 ns 56 mV 102 mV 175 mV 248 mV 0,5 V 3,5 ns 30 mV 44 mV 175 mV 248 mV Le tableau ci-dessus montre que pour un potentiel VDD_cELL de 0,3 V, il est très difficile d'obtenir une différence de potentiels, entre celui obtenu lors de la lecture d'un bit « 0 » et celui obtenu lors de la lecture d'un bit « 1 », sur la ligne de bit de lecture, qui soit inférieure à 100 mV. Pour VDD_cELL = 0,4 V, les différences de potentiels obtenues pour une lecture d'un bit à l'état « 1 » et celle d'un bit à l'état « 0» passent à 119 mV et 146 mV, respectivement pour 1 ns et 2 ns, après application du signal sur la ligne de mot de lecture 128. En augmentant la valeur de VDD_cELL à plus de 0,4 V, le potentiel obtenu sur la ligne de bit de lecture 126 augmente, mais la durée pour réaliser l'écriture augmente également. Un potentiel VDD_cELL de 0,4 V forme donc un bon compromis entre vitesse d'écriture et potentiel obtenu à la lecture, et permet d'avoir un délai de lecture d'environ 1 ns et un délai d'écriture de 2 ns. Un tel port de lecture 114 (premier transistor de lecture 122 correspondant à un transistor MOS de type p et couplé à un deuxième transistor de lecture 124 correspondant à un transistor TFET) a pour avantage de permettre une lecture plus rapide du bit mémorisé dans la cellule mémoire 100 par rapport à un port de lecture comportant un premier transistor de lecture 122 de type n dont la grille est reliée au point mémoire 110. En faisant appel à un premier transistor de lecture 122 de type p, la valeur du potentiel stocké correspondant à un bit à l'état « 1)> peut être abaissée à une valeur inférieure à 0,6 V, par exemple environ 0,4 V (avec dans ce cas VDD = 0,8 V), les autres éléments de la cellule mémoire 100 devant toutefois être adaptés pour fonctionner avec ces nouvelles valeurs de potentiels. La structure de la cellule mémoire 100 selon le quatrième mode de réalisation permet, par rapport à une cellule mémoire standard comportant un élément bistable formé de deux inverseurs montés tête-bêche, de réaliser une lecture environ 6,5 fois plus rapide, tout en utilisant une plus faible tension d'alimentation et en réalisant une écriture deux fois plus rapide. En variante, le deuxième transistor de lecture 124 peut être un transistor MOS. De manière générale, dans tous les modes de réalisation précédemment décrit, chacun des transistors de lecture 122 et 124 peut être un transistor MOS ou TFET, de type n ou p. Les variantes précédemment décrites en liaison avec les précédents modes de réalisation peuvent également s'appliquer à ce quatrième mode de réalisation. La figure 8 représente schématiquement une cellule mémoire 100 selon un cinquième mode de réalisation, adaptée pour une utilisation en tant qu'élément mémoire au sein d'un circuit de type FPGA. Cette cellule mémoire 100 comporte les deux transistors TFET de mémorisation 106 et 108 sur lesquels des potentiels de grille VGG1 et VGG2 de même valeur sont appliqués. Comme dans les troisième et quatrième modes de réalisation, le port d'écriture 112 de cette cellule mémoire 100 comporte le premier transistor TFET d'écriture 130, les lignes de bit d'écriture 132 et 138 et les lignes de mot d'écriture 134 et 140. Par contre, le deuxième transistor TFET d'écriture 136 est ici de type n et comporte son drain relié au point mémoire 110 et sa source reliée à la deuxième ligne de bit d'écriture 138. Le port de lecture 114 comporte seulement le premier transistor de lecture 122 correspondant ici à un transistor MOS de type n, dont la grille est reliée au point mémoire 110, dont le drain est relié à la ligne de mot de lecture 128 et dont la source est reliée à la ligne de bit de lecture 126. Le premier transistor de lecture 122 forme ici le transistor MOS de passage (« pass gate ») de l'élément mémoire du circuit FPGA. En variante de ce cinquième mode de réalisation, il est possible que les grilles des deux transistors TFET d'écriture 130 et 136 soient reliées à une même ligne de mot d'écriture. Dans ce cas, dans le mode d'attente, un potentiel nul est appliqué sur la ligne de bit d'écriture 132 et un potentiel de 0,6 V est appliqué sur la ligne de bit d'écriture 138. Ainsi, si un bit « 0 » est mémorisé dans la cellule 100, la tension Vps aux bornes du premier transistor TFET d'écriture 130 est nulle et celle aux bornes du deuxième transistor TFET d'écriture 136 est de -0,6 V. Dans ce cas, même si un potentiel est appliqué sur la ligne de mot d'écriture, la valeur mémorisée « 0 » ou « 1 » dans la cellule 100 n'est pas modifiée. Pour l'écriture d'un bit « 0 », un potentiel nul ou négatif (améliorant la vitesse d'écriture) est appliqué sur la ligne de bit d'écriture 138 et un potentiel nul est appliqué sur la ligne de bit d'écriture 132. Pour l'écriture d'un bit « 1 », un potentiel de 0,6 V (ou supérieur à 0,6 V pour améliorer la vitesse d'écriture) est appliqué sur la ligne de bit d'écriture 132 et un potentiel de 0,6 V est appliqué sur la ligne de bit d'écriture 138. La figure 9 représente schématiquement une cellule mémoire 100 selon un sixième mode de réalisation, adaptée pour une utilisation en tant qu'élément mémoire au sein d'un circuit de type FPGA. Cette cellule mémoire 100 est similaire à celle selon le cinquième mode de réalisation, excepté que le port d'écriture 112 est ici similaire à celui de la cellule mémoire 100 selon le deuxième mode de réalisation. Les cellules mémoires 100 selon le cinquième et le sixième mode de réalisation peuvent avantageusement être utilisées au sein d'un circuit logique programmable de type FPGA, pour la réalisation des éléments de mémorisation des blocs logiques à interconnecter du circuit et/ou pour la réalisation de éléments de mémorisation et/ou des éléments de routage du circuit (« switch box », « connection box »). Par rapport aux cellules SRAM classiques utilisées dans un FPGA, ces cellules mémoires 100 ont pour avantages d'avoir une faible taille, de faibles courants de fuite et une excellente stabilité de fonctionnement. La figure 10 représente une partie d'un tel circuit 1000 de type FPGA comportant des blocs logiques 1002 qui comportent des cellules mémoires 100, ici en entrée d'un multiplexeur, ainsi que des « switch box» 1004, ou boîtes de commutation, comportant des cellules mémoires 100 pour réaliser les routages des différentes intersections, et des « connection box» 1006, ou boîtes de connexion, comportant des cellules mémoires 100 pour réaliser les connexions des différentes intersections.5 REVENDICATIONS1. Cellule mémoire (100) de type SRAM comportant au moins : - des premier et deuxième transistors TFET de mémorisation (106, 108) reliés en série l'un à l'autre tels qu'une liaison entre une première électrode du premier transistor TFET de mémorisation (106) et une première électrode du deuxième transistor TFET de mémorisation (108) forme un point mémoire (110) au niveau duquel un bit est destiné à être mémorisé, la première électrode du premier transistor TFET de mémorisation (106) correspondant à son drain lorsque le premier transistor TFET de mémorisation (106) est de type n ou à sa source lorsque le premier transistor TFET de mémorisation (106) est de type p, la première électrode du deuxième transistor TFET de mémorisation (108) correspondant à sa source lorsque le deuxième transistor TFET de mémorisation (108) est de type n ou à son drain lorsque le deuxième transistor TFET de mémorisation (108) est de type p; - des moyens de polarisation des premier et deuxième transistors TFET de mémorisation (106, 108) aptes à appliquer sur une deuxième électrode du deuxième transistor TFET de mémorisation (108), correspondant à son drain lorsque sa première électrode correspond à sa source ou correspondant à sa source lorsque sa première électrode correspond à son drain, et sur une deuxième électrode du premier transistor TFET de mémorisation (106), correspondant à sa source lorsque sa première électrode correspond à son drain ou correspondant à son drain lorsque sa première électrode correspond à sa source, des potentiels électriques différents et tels que quelle que soit la valeur d'un potentiel électrique du point mémoire (110), l'un des premier et deuxième transistors TFET de mémorisation (106, 108) soit polarisé en inverse et l'autre des premier et deuxième transistors TFET de mémorisation (106, 108) soit polarisé avec une tension Vps sensiblement nulle. 2. Cellule mémoire (100) selon la revendication 1, dans laquelle les moyens de polarisation sont aptes à appliquer sur la deuxième électrode du deuxième transistor TFET de mémorisation (108) un premier potentiel électrique de valeursensiblement égale à une première valeur du potentiel électrique du point mémoire (110) correspondant à un état « 0» du bit, et à appliquer sur la deuxième électrode du premier transistor TFET de mémorisation (106) un deuxième potentiel électrique de valeur sensiblement égale à une deuxième valeur du potentiel électrique du point mémoire (110) correspondant à un état « 1 » du bit. 3. Cellule mémoire (100) selon la revendication 2, dans laquelle la valeur du premier potentiel électrique est égale à environ 0 V et/ou la valeur du deuxième potentiel électrique est comprise entre environ 0,3 V et 1 V. 4. Cellule mémoire (100) selon l'une des revendications 2 ou 3, dans laquelle les moyens de polarisation et les premier et deuxième transistors TFET de mémorisation (106, 108) sont tels que, lorsque la valeur du potentiel électrique du point mémoire (110) est égale à celle du premier potentiel électrique, une valeur d'un courant I psi traversant le premier transistor TFET de mémorisation (106) est comprise entre environ 1 fA/p.m et 10 pAffirn et tels que, lorsque la valeur du potentiel électrique du point mémoire (110) est égale à celle du deuxième potentiel électrique, une valeur d'un courant IDs2 traversant le deuxième transistor TFET de mémorisation (108) est comprise entre environ 1 fA/p.m et 10 pAffirn. 5. Cellule mémoire (100) selon l'une des revendications 2 à 4, dans laquelle les moyens de polarisation sont aptes à appliquer un potentiel électrique VGG1 sur la grille du premier transistor TFET de mémorisation (106) et un potentiel électrique VGG2 sur la grille du deuxième transistor TFET de mémorisation (108) tels que : - lorsque les premier et deuxième transistors TFET de mémorisation (106, 108) sont de type n, les valeurs des potentiels électriques VGG1 et VGG2 sont supérieures ou égales à celle du deuxième potentiel électrique ; - lorsque le premier transistor TFET de mémorisation (106) est de type n et le deuxième transistor TFET de mémorisation (108) est de type p, la valeur du potentielélectrique VGG1 est supérieure ou égale à celle du deuxième potentiel électrique et la valeur du potentiel électrique VGG2 est inférieure ou égale à 0; - lorsque le premier transistor TFET de mémorisation (106) est de type p et le deuxième transistor TFET de mémorisation (108) est de type n, la valeur du potentiel électrique VGG1 est inférieure ou égale 0 et la valeur du potentiel électrique VGG2 est supérieure ou égale à celle du deuxième potentiel électrique ; - lorsque les deux transistors TFET de mémorisation (106, 108) sont de type p, la valeur du potentiel électrique VGG1 est inférieure ou égale 0 et la valeur du potentiel électrique VGG2 est inférieure ou égale à l'opposée de celle du deuxième potentiel électrique. 6. Cellule mémoire (100) selon l'une des revendications précédentes, comportant en outre au moins un transistor MOS d'écriture (116) dont une première électrode, correspondant à sa source ou à son drain, est reliée au point mémoire (110), dont une deuxième électrode, correspondant respectivement à son drain ou à sa source, est apte à recevoir un signal de données correspondant au bit, et dont une grille est apte recevoir un signal de commande d'écriture dans la cellule mémoire (100). 7. Cellule mémoire (100) selon l'une des revendications 1 à 5, comportant en outre au moins : - un premier transistor TFET d'écriture (130) dont une première électrode, correspondant à sa source lorsque le premier transistor TFET d'écriture (130) est de type n ou à son drain lorsque le premier transistor TFET d'écriture (130) est de type p, est reliée au point mémoire (110), dont une deuxième électrode, correspondant à son drain lorsque le premier transistor TFET d'écriture (130) est de type n ou à sa source lorsque le premier transistor TFET d'écriture (130) est de type p, est apte à recevoir un premier signal de données de valeur correspondant à l'état « 1 » du bit, et dont la grille est apte recevoir un premier signal de commande d'écriture de l'état « 1 » du bit dans la cellule mémoire (100) ;- un deuxième transistor TFET d'écriture (136) dont une première électrode, correspondant à son drain lorsque le deuxième transistor TFET d'écriture (136) est de type n ou à sa source lorsque le deuxième transistor TFET d'écriture (136) est de type p, est reliée au point mémoire (110), dont une deuxième électrode, correspondant à sa source lorsque le deuxième transistor TFET d'écriture (136) est de type n ou à son drain lorsque le deuxième transistor TFET d'écriture (136) est de type p, est apte à recevoir un deuxième signal de données de valeur correspondant à l'état « 0» du bit, et dont la grille est apte recevoir un deuxième signal de commande d'écriture de l'état « 0» du bit dans la cellule mémoire (100). 8. Cellule mémoire (100) selon l'une des revendications précédentes, comportant en outre au moins un premier transistor de lecture (122) MOS ou TFET, dont la grille est reliée au point mémoire (110). 9. Cellule mémoire (100) selon la revendication 8, dans laquelle une première électrode du premier transistor de lecture (122), correspondant à sa source ou à son drain, est reliée à une première électrode d'un deuxième transistor de lecture (124) MOS ou TFET correspondant à son drain ou à sa source, une deuxième électrode du premier transistor de lecture (122), correspondant respectivement à son drain ou à sa source, étant reliée à une borne d'alimentation électrique (105), une deuxième électrode du deuxième transistor de lecture (124), correspondant respectivement à sa source ou à son drain, étant reliée à une ligne de bit de lecture (126) sur laquelle une valeur d'un potentiel électrique est destinée à varier selon la valeur du bit mémorisé lors d'une lecture du bit mémorisé, la grille du deuxième transistor de lecture (124) étant apte à recevoir un signal de commande de lecture du bit mémorisé dans la cellule mémoire (100). 10. Cellule mémoire (100) selon la revendication 9, dans laquelle le premier transistor de lecture (122) est un transistor MOS et le deuxième transistor de lecture (124) est un transistor TFET. 11. Cellule mémoire (100) selon l'une des revendications 9 ou 10, dans laquelle la deuxième électrode du premier transistor de lecture (122) correspond à la source du premier transistor de lecture (122). 12. Cellule mémoire (100) selon les revendications 10 et 11, dans laquelle le drain du premier transistor de lecture (122) est relié à la source du deuxième transistor de lecture (124) lorsque le deuxième transistor de lecture (124) est de type n, ou le drain du premier transistor de lecture (122) est relié au drain du deuxième transistor de lecture (124) lorsque le deuxième transistor de lecture (124) est de type p. 13. Cellule mémoire (100) selon la revendication 8, dans laquelle une première électrode du premier transistor de lecture (122), correspondant à son drain lorsque le premier transistor de lecture (122) est de type n ou à sa source lorsque le premier transistor de lecture (122) est de type p, est apte à recevoir un signal de commande de lecture du bit mémorisé dans la cellule mémoire (100), et dans laquelle une deuxième électrode du premier transistor de lecture (122), correspondant à sa source lorsque le premier transistor de lecture (122) est de type n ou à son drain lorsque le premier transistor de lecture (122) est de type p, est reliée à une ligne de bit de lecture (126) sur laquelle une valeur d'un potentiel électrique est destinée à varier selon la valeur du bit mémorisé lors d'une lecture du bit mémorisé. 14. Circuit logique programmable de type FPGA (1000), dans lequel des éléments de mémorisation de blocs logiques (1002) du circuit logique programmable (1000) et/ou des éléments de mémorisation d'éléments de routage (1004, 1006) du circuit logique programmable (1000) comportent des cellules mémoires (100) selon la revendication 13. 15. Procédé de mémorisation d'un bit dans une cellule mémoire (100) de type SRAM comportant au moins des premier et deuxième transistors TFET de mémorisation (106, 108) reliés en série l'un à l'autre tels qu'une liaison entre unepremière électrode du premier transistor TFET de mémorisation (106) et une première électrode du deuxième transistor TFET de mémorisation (108) forme un point mémoire (110) au niveau duquel le bit est destiné à être mémorisé, la première électrode du premier transistor TFET de mémorisation (106) correspondant à son drain lorsque le premier transistor TFET de mémorisation (106) est de type n ou à sa source lorsque le premier transistor TFET de mémorisation (106) est de type p, la première électrode du deuxième transistor TFET de mémorisation (108) correspondant à sa source lorsque le deuxième transistor TFET de mémorisation (108) est de type n ou à son drain lorsque le deuxième transistor TFET de mémorisation (108) est de type p, dans lequel des potentiels électriques différents sont appliqués sur une deuxième électrode du deuxième transistor TFET de mémorisation (108), correspondant à son drain lorsque la première électrode correspond à sa source ou correspondant à sa source lorsque la première électrode correspond à son drain, et sur une deuxième électrode du premier transistor TFET de mémorisation (106), correspondant à sa source lorsque la première électrode correspond à son drain ou correspondant à son drain lorsque la première électrode correspond à sa source, tels que quelle que soit la valeur d'un potentiel électrique du point mémoire (110), l'un des premier et deuxième transistors TFET de mémorisation (106, 108) soit polarisé en inverse et l'autre des premier et deuxième transistors TFET de mémorisation (106, 108) soit polarisé avec une tension Vps sensiblement nulle.20