FR 3029012 A1 20160527 FR 1461459 A 20141125 1 PROCEDE AMELIORE POUR INDUIRE UNE CONTRAINTE DANS UN CANAL DE TRANSISTOR A L'AIDE DE REGIONS SOURCE/DRAIN SACRIFICIELLES ET D'UN REMPLACEMENT DE GRILLE DESCRIPTION DOMAINE TECHNIQUE ET ETAT DE LA TECHNIQUE La présente invention se rapporte au domaine de la microélectronique et, plus particulièrement, à celui des transistors. Afin d'améliorer les performances d'un transistor, il est bien connu d'introduire une contrainte mécanique dans sa région de canal. Une contrainte en tension est mise en oeuvre pour améliorer la mobilité des porteurs électriques dans des transistors de type N tandis qu'une contrainte en compression est générée afin d'améliorer la mobilité des porteurs électriques dans des transistors de type P. Un procédé pour soumettre une région de canal d'un transistor à une contrainte consiste à former des régions source et drain avec un matériau semi- conducteur ayant un paramètre de maille différent de celui du matériau de la région de canal. Le document «A Logic Nanotechnology Featuring Strained-Silicon » Scott E. Thompson et al, IEEE ELECTRON DEVICE LETTERS, vol. 25, n° 4, avril 2004 191, présente par exemple un procédé dans lequel une région de canal en silicium (Si) est contrainte en compression par l'intermédiaire de régions de source et drain en silicium- germanium (SiGe). Le document « Strain Enhanced NMOS Using In Situ Doped Embedded Sil-xCx S/D Stressors With up to 1.5% Substitutional Carbon Content Grown Using a Novel Deposition Process », Peter Verheyen et al., IEEE ELECTRON DEVICE LETTERS, Vol. 29, n° 11, novembre 2008, présente un procédé pour appliquer une contrainte en tension sur une région de canal en Si avec des régions source et drain faites de Silicium dopé au Carbone (Si:C). Une façon d'augmenter la contrainte en compression dans le canal d'un transistor de type P avec un canal en silicium à l'aide de régions en silicium-germanium 3029012 2 serait d'augmenter la teneur en germanium (Ge) dans l'alliage de silicium-germanium. Toutefois, des régions en silicium-germanium ayant une teneur en germanium plus élevée sont d'autant plus difficiles à doper. Ainsi, il est difficile d'optimiser la conductivité électrique de régions en silicium-germanium ayant une teneur élevée en germanium. 5 Afin d'augmenter la contrainte en tension dans le canal d'un transistor de type N avec un canal en silicium à l'aide de régions d'alliage de Silicium dopé au Carbone (Si:C), une solution serait d'augmenter la teneur en carbone (C) dans Silicium dopé au Carbone (Si:C). Toutefois, du silicium dopé au Carbone (Si:C) ayant une teneur élevée en carbone de substitution est thermiquement instable au recuit à haute 10 température. Du silicium dopé au Carbone ayant une teneur élevée en carbone de substitution a en outre difficiles à doper correctement par exemple avec du Phosphore. Il se pose le problème de trouver un nouveau procédé qui ne comporte pas les inconvénients ci-dessus et permette d'améliorer la contrainte dans des canaux de transistors générée tout en conservant des zones de sources et de drain ayant des 15 propriétés électriques adéquates, notamment en termes de conductivité, de résistance de contact et de courant de fuite au niveau des jonctions. EXPOSE DE L'INVENTION Un but de la présente invention est de proposer un procédé qui permette d'induire une contrainte mécanique élastique dans une structure de canal de transistor par le biais de zones de source et de drain tout en conservant des régions de 2 0 source et de drain optimisées en termes de propriétés électriques. Pour cela, on met en oeuvre des régions de source et de drain sacrificielles qui sont optimisées pour induire une contrainte dans la région de canal, puis on fixe cette contrainte dans le canal à l'aide de l'empilement de grille, puis on remplace les régions de source et de drain sacrificielles par d'autres régions de source et de drains optimisées en termes de caractéristiques électriques. Un mode de réalisation de la présente invention concerne ainsi un procédé de réalisation d'au moins une structure semi-conductrice de canal contraint de transistor, comprenant des étapes consistant à : 3029012 3 - former, sur une zone semi-conductrice à base d'un premier matériau semi-conducteur comprenant une région destinée à former une région de canal d'un transistor : un bloc de grille sacrificielle et des espaceurs isolants agencés contre des faces latérales du bloc de grille sacrificielle, 5 - former des régions sacrificielles de part et d'autre de la zone semi- conductrice, les régions sacrificielles étant à base d'un deuxième matériau semiconducteur et étant configurées de manière à induire une contrainte dans la zone semiconductrice, retirer le bloc de grille sacrificielle, 10 remplacer le bloc de grille sacrificielle par un bloc de grille de remplacement entre les espaceurs isolants, retirer les régions sacrificielles, remplacer les régions sacrificielles par des régions de remplacement disposées de part et d'autre de la zone semi-conductrice, les régions de remplacement 15 étant à base d'un troisième matériau semi-conducteur différent du deuxième matériau semi-conducteur. Dans un premier temps, les régions sacrificielles sont faites d'un matériau qui est optimisé pour introduire une contrainte dans la zone semi-conductrice destinée à accueillir une région de canal de transistor. 20 La contrainte est ensuite au moins partiellement fixée ou bloquée par la suppression de la grille sacrificielle et par son remplacement par un autre empilement de grille. On dit alors que la contrainte est mémorisée. Les régions sacrificielles sont ensuite retirées et remplacées par un autre matériau qui est optimisé en termes de caractéristiques électriques et/ou de stabilité 25 thermique et/ou qui est plus facile à doper. De cette façon, selon une possible mise en oeuvre du procédé, le troisième matériau semi-conducteur peut être dopé. Avantageusement, les régions sacrificielles sont disposées contre des faces latérales de la zone semi-conductrice. 3029012 4 Avantageusement, les régions de remplacement sont disposées contre des faces latérales de la zone semi-conductrice. De manière avantageuse, le troisième matériau semi-conducteur est dopé in situ durant une formation par épitaxie des régions de remplacement. 5 Les régions de remplacement peuvent être également dopées par implantation ionique puis recuit thermique. Selon un possible mode de réalisation, le transistor peut être un transistor de type P, ledit deuxième matériau semi-conducteur étant adapté pour contraindre en compression la zone semi-conductrice. 10 Dans ce cas, lesdites régions sacrificielles peuvent être des régions à base de Sii,Gex (avec x > 0) en particulier lorsque ladite zone semi-conductrice est formée de silicium. Des régions Sii_xGex sacrificielles peuvent être prévues avec une concentration élevée en germanium afin d'optimiser la contrainte de compression dans la 15 zone en silicium. Par concentration élevée en germanium on entend ici une concentration x telle que x 35% et de préférence telle que x 50%. Dans ce cas, lesdites régions de remplacement peuvent être formées d'un matériau qui est plus facile à doper que du Sil,Ge, tel que du Sii_vGey (avec y 0.5 par exemple, afin d'obtenir des zones semi-conductrices 12b à forte contrainte en compression. On retire ensuite masque 20 dur 6. Dans le cas où les espaceurs 17a sont à base de nitrure de silicium, et que le masque dur 6 est à base d'oxyde de silicium, on peut effectuer une gravure sélective de l'oxyde de silicium vis-à-vis du nitrure de silicium. Ensuite, les blocs de grilles sacrificielles 13a entre les espaceurs 17a sont retirés (figure 1F). 25 Cette étape de retrait aboutit à la formation de cavités 25 entre les espaceurs 17a. Une telle étape de retrait a tendance à éliminer la rigidité imposée par les blocs de grilles sacrificielles 13a et mène à une augmentation de la contrainte induite dans les zones semi-conductrices 12b par les régions semi-conductrices sacrificielles 20. Cette étape de retrait peut être effectuée par exemple par une gravure sélective à l'aide 3029012 10 d'une technique NH4OH afin de supprimer le polysilicium et de HF afin de supprimer le dioxyde de silicium. Ensuite, au moins un matériau diélectrique 31 de grille et au moins un matériau 32 de grille sont déposés afin de remplir les cavités 25 et de former des blocs de 5 grille 33 (figure 1G). Le matériau diélectrique 31 de grille peut être un diélectrique ayant une constante diélectrique élevée, par exemple du dioxyde d'hafnium (Hf02). Le matériau de grille peut être un matériau à base de semi-conducteur, par exemple du polysilicium ou un matériau métallique, par exemple du nitrure de titane (TiN). En variante, le 10 diélectrique peut être formé d'un empilement de plusieurs couches. Le matériau de grille peut également être formé d'un empilement de plusieurs couches par exemple d'une couche de matériau métallique et d'une couche de matériau semi-conducteur. Une étape de suppression de matériau en excédent peut ensuite être exécutée par exemple par un procédé CMP (CMP de l'anglais « Chemical Mechanical 15 Planarization » pour planarisation chimico-mécanique). Le dépôt de cet empilement de grille «final » permet de « mémoriser » la contrainte dans la région de grille. Pour un effet de mémorisation de contrainte accru, des matériaux à module de Young élevé sont favorisés. Plus le module d'Young est élevé plus l'effet de mémorisation étant important. Ainsi, le matériau diélectrique 31 en contact avec la 20 région de canal en silicium 12a est choisi avec un module d'Young plus élevé que celui du matériau de la zone semi-conductrice 12c et de préférence le plus élevé possible. Des matériaux à constante diélectrique élevée, comme du dioxyde d'hafnium ou du HfSiON peuvent être utilisés. De tels matériaux ont généralement un module de Young élevé comparé aux matériaux semi-conducteurs susceptibles d'être employés pour former la 25 zone semi-conductrice 12c. Les régions semi-conductrices sacrificielles 20 sont ensuite au moins partiellement retirées (figure 1H). Lorsque des régions semi-conductrices 20 sont à base de Sii_xGex (avec 0 a) sont obtenues sur la partie 12c amincie de la couche semi-conductrice superficielle située de part et d'autre des zones semi-conductrices 12b. Les régions 221 à base de Sii_xGex peuvent être recouvertes par une couche 80 à base de dioxyde de silicium formée durant l'oxydation (figure 5B). 25 La couche 80 à base de dioxyde de silicium formée durant l'oxydation peut être supprimée par une gravure sélective. Cette gravure sélective peut être exécutée par une gravure humide à l'aide par exemple de HF (figure 5C). Les procédés qui ont été donnés à titre d'exemple correspondent à une mise en oeuvre pour une structure de transistor planaire en technologie CMOS. 3029012 16 Toutefois, un tel procédé peut être appliqué à d'autres types de technologies et à d'autres structures de canal, par exemple afin d'appliquer une contrainte sur des canaux de transistor finFET. REVENDICATIONS1. Procédé de réalisation d'au moins une structure semi-conductrice de canal contraint d'un transistor, comprenant des étapes consistant à : - former, sur une zone semi-conductrice (12b) à base d'un premier matériau semi-conducteur comprenant une région (12a) destinée à former une région de canal d'un transistor : un bloc de grille sacrificielle (13a) et des espaceurs isolants (17a) agencés contre des faces latérales du bloc de grille sacrificielle (13a), - former des régions sacrificielles (20, 120) de part et d'autre de la zone semi-conductrice (12b), les régions sacrificielles (20) étant à base d'un deuxième matériau semi-conducteur (21, 121) et étant configurées de manière à induire une contrainte dans la zone semi-conductrice (12b), - retirer le bloc de grille sacrificielle (13a), - remplacer le bloc de grille sacrificielle (13a) par un bloc de grille de remplacement (33) entre les espaceurs isolants (17a), - retirer les régions sacrificielles (20), - remplacer les régions sacrificielles (20) par des régions de remplacement (40, 140) disposées de part et d'autre de la zone semi-conductrice (12b), les régions de remplacement (40, 140) étant à base d'un troisième matériau semiconducteur (41, 141) différent du deuxième matériau semi-conducteur (21, 121). 2. Procédé selon la revendication 1, le troisième matériau semi- conducteur (41, 141) étant dopé. 3. Procédé selon l'une quelconque des revendications 1 ou 2, dans lequel le transistor est un transistor de type P, le deuxième matériau semi-conducteur (41) étant adapté pour induire une contrainte en compression dans la zone semi- conductrice (12b). 3029012 18 4. Procédé selon la revendication 3, la zone semi-conductrice (12b) appartenant à une couche semi-conductrice en silicium (12), les régions sacrificielles (20) étant des régions à base de Sii_x Gex (avec x > 0). 5 5. Procédé selon la revendication 4, les régions sacrificielles (20) étant des régions à base de Sii_xGex formées par condensation de germanium. 6. Procédé selon l'une des revendications 4 ou 5, les régions de remplacement étant formées de silicium ou de Sii_yGey (avec x y). 7. Procédé selon l'une quelconque des revendications 1 ou 2, dans lequel le transistor est un transistor de type N, le deuxième matériau semi-conducteur (141) étant adapté pour induire une contrainte en tension dans la zone semi-conductrice (12b). 8. Procédé selon la revendication 7, la zone semi-conductrice (12b) appartenant à une couche semi-conductrice en silicium (12), les régions sacrificielles étant des régions à base de Silicium dopé au Carbone (Si:C). 20 9. Procédé selon la revendication 8, les régions de remplacement étant formées de silicium. 10. Procédé selon la revendication 8, dans lequel les régions de remplacement sont formées par épitaxie durant laquelle un dopage in-situ des régions de 25 remplacement est réalisé. 11. Procédé selon la revendication 9, les régions de remplacement étant dopées par implantation ionique puis recuit thermique. 10 15 3029012 19 12. Procédé selon l'une des revendications 1 à 11, dans lequel la zone semi-conductrice (12b) appartient à une couche semi-conductrice (12), le procédé comprenant en outre, avant la formation des régions sacrificielles (20), une étape de gravure de la couche semi-conductrice (12) de manière à retirer une épaisseur de la 5 couche semi-conductrice (12) et à révéler les faces latérales de la zone semi-conductrice (12b), les régions sacrificielles (20) étant ensuite formées sur une partie (12c) restante de la couche semi-conductrice de part et d'autre de la zone semi-conductrice (12b), les régions sacrificielles (20) étant disposées contre les faces latérales de la zone semiconductrice (12b). 10 13. Procédé selon l'une quelconque des revendications 1 à 12, dans lequel après la formation des régions sacrificielles (20) et avant le retrait de la grille sacrificielle (13a), le procédé comprend une ou plusieurs fois la séquence d'étapes suivante : 15 retrait des espaceurs isolants (17a), remplacement des espaceurs isolants (17a) par des espaceurs de remplacement (57a). 14. Procédé selon l'une des revendications 1 à 13, caractérisé en ce 20 que, après le remplacement du bloc de grille sacrificielle (13a) par une grille de remplacement (33) et avant la suppression des régions sacrificielles (20), le procédé comprend une ou plusieurs fois la séquence d'étapes suivantes : - retrait des espaceurs isolants (17a, 57a), - remplacement des espaceurs par d'autres espaceurs isolants (77a). 25 15. Procédé selon l'une quelconque des revendications 1 à 14, la zone semi-conductrice (12b) appartenant à une couche semi-conductrice superficielle d'un substrat de type semi-conducteur sur isolant. 3029012 20 16. Procédé selon l'une quelconque des revendications 1 à 15, dans lequel les régions sacrificielles sont disposées contre des faces latérales de la zone semiconductrice. 5 17. Procédé selon l'une quelconque des revendications 1 à 16, dans lequel les régions de remplacement sont disposées contre des faces latérales de la zone semi-conductrice.