FR 3025649 A1 20160311 FR 1458431 A 20140909 1 PROCEDE DE POLARISATION D'UN PLAN DE SOURCE ENTERRE D'UNE MEMOIRE NON VOLATILE A GRILLES DE SELECTION VERTICALES La présente invention concerne les mémoires non volatiles de type effaçables et programmables électriquement EEPROM (Electrically Erasable Programmable Read-Only Memory). La présente invention concerne plus particulièrement une mémoire non volatile, comprenant des cellules mémoire comportant chacune un transistor à grille flottante et une grille de transistor de sélection verticale enterrée, partagée avec une cellule mémoire adjacente dite "jumelle". La figure 1 est un schéma électrique de cellules mémoire C11, C12 du type précité, appartenant à deux pages adjacentes Pi, Pi+1 d'un plan mémoire. Les cellules mémoire C11, C12 sont accessibles en lecture et écriture par l'intermédiaire d'une ligne de bit BL, d'une ligne de mot WL et de lignes de contrôle de grille CGL , CGL . Chaque cellule mémoire comporte un transistor à grille flottante FGT. La grille de contrôle CG du transistor FGT de la cellule C11 est connectée à la ligne de contrôle de grille CGL par l'intermédiaire d'un contact C4. La grille de contrôle CG du transistor FGT de la cellule C12 est connectée à la ligne de contrôle de grille CGL par l'intermédiaire d'un contact C4. Les régions de drain des transistors FGT sont connectées à une ligne de bit BL par l'intermédiaire de contacts C1. Chaque transistor à grille flottante FGT a par ailleurs sa borne de source reliée à une ligne de source SL par l'intermédiaire d'un transistor de sélection ST respectif. Les transistors de sélection ST partagent une même grille de contrôle de sélection SGC. Les deux cellules mémoire C11, C12 sont dites "jumelles" du fait qu'elles partagent la même grille de contrôle de sélection SGC et la même ligne de bit BL. La grille de contrôle commune SGC est une grille verticale enterrée dans un substrat recevant le plan mémoire, et est en contact avec la ligne de source SL formée par une région dopée en profondeur dans le substrat. La grille SGC est connectée à une ligne de mot WL commune aux deux cellules mémoire par l'intermédiaire d'un contact C3. Les régions de canal CH1, CH2 des transistors FGT, ST sont au potentiel électrique du caisson 3025649 2 PW, comme représenté par des traits pointillés. Enfin, la ligne de source SL peut être connectée par l'intermédiaire d'un contact C5 à une ligne de source générale réalisée dans un niveau de métal. La figure 2 est une vue en coupe schématique de deux cellules 5 mémoire C11, C12 jumelles, comportant une grille verticale SGC de transistor de sélection, commune aux deux cellules mémoire. Les cellules mémoire C11, C12 sont réalisées sur un substrat PW de type de conductivité P. Le substrat est formé dans une plaque de semi-conducteur appelée "wafer" WF. Le caisson PW est isolé par rapport au reste du wafer WF par 10 une couche d'isolation nO dopée N qui entoure la totalité du caisson. Chaque cellule mémoire C11, C12 comprend un transistor à grille flottante FGT et un transistor de sélection ST. Chaque transistor à grille flottante FGT comprend une région de drain n1, une région de source n2, une grille flottante FG, une grille de contrôle d'état CG, et une région de canal CH1 s'étendant sous la 15 grille flottante FG entre les régions de drain n1 et de source n2. La grille verticale de sélection SGC est enterrée dans le substrat PW et isolée de ce dernier l'intermédiaire d'une couche isolante D3, par exemple en oxyde SiO2, formant l'oxyde de grille des transistors de sélection ST. La région n2 s'étend le long d'un bord supérieur de la grille verticale enterrée SGC. La grille SGC 20 atteint une région de source nO commune aux transistors de sélection ST, qui forme ainsi une ligne de source SL des transistors de sélection ST. Chaque transistor de sélection ST comprend ainsi une région de drain commune à la région de source n2 du transistor à grille flottante FGT de sa cellule, la région de source nO commune, et une région de canal CH2 25 s'étendant verticalement le long de la grille SGC entre les régions de drain n2 et de source nO. Les régions n1, n2 sont généralement formées par dopage N du substrat PW. Les grilles flottantes FG sont généralement en silicium polycristallin de niveau 1, ou "polyl", et sont formées sur le substrat PW par 30 l'intermédiaire d'une couche d'oxyde tunnel Dl. Les grilles de contrôle d'état CG sont généralement en silicium polycristallin de niveau 2, ou "poly2". Chaque grille de contrôle d'état CG est formée sur l'une des grilles flottantes FG préalablement recouverte d'une couche d'oxyde D2. La grille SGC est formée dans une tranchée remplie de silicium polycristallin de niveau 0, ou "poly0", isolé du substrat par la couche d'oxyde D3. Selon le procédé de 3025649 3 fabrication retenu, la tranchée conductrice formant la grille SGC peut ne présenter aucune discontinuité électrique. Elle peut alors être utilisée directement comme ligne de mot WL. Les deux cellules mémoire C11, C12 sont recouvertes par un 5 matériau isolant diélectrique DO, qui peut également être de l'oxyde SiO2. Les régions de drain n1 des transistors à grille flottante FGT sont reliées à une même ligne de bit BL par l'intermédiaire d'un contact Cl traversant l'isolant DO. Les figures 3 et 4 représentent le wafer WF en coupe et en vue de 10 dessus. Les figures 3 et 4 montrent la couche nO qui délimite le caisson PW dans le wafer WF. La couche nO peut être formée par deux implantations de dopants de type N. Une première implantation permet de former une couche horizontale de semi-conducteur dopé qui délimite le fond du caisson PW. Une seconde implantation permet de former des parois verticales ou "murs" 15 du caisson PW. La figure 4 montre également les contacts C5 sur la tranche supérieure des murs de la couche d'isolation nO. La couche nO étant utilisée comme ligne de source, on prévoit de préférence de nombreux contacts C5 tout le long de la tranche supérieure des murs de la couche nO, comme représenté sur la figure, afin de diminuer sa résistance électrique et favoriser 20 la distribution des lignes de courant dans toutes les directions. Comme indiqué plus haut, les contacts C5 permettent de relier la couche nO à une ligne de source générale SL réalisée dans un niveau de métal, ou à des organes de contrôle de la tension de ligne de source. Il s'avère que la couche nO présente une résistivité non négligeable. 25 Ainsi, la figure 5 représente une courbe de variation de la tension VN de la couche nO mesurée le long d'une ligne traversant le wafer WF, lorsqu'un courant est injecté au centre du caisson PW, les contacts C5 étant mis à la masse. La figure 5 montre que la tension VN de la couche nO augmente en allant des bords du caisson PW vers le centre de ce dernier. La résistivité de 30 la couche nO empêche donc un contrôle précis de la tension appliquée à la ligne de source, en particulier lors de la programmation ou de la lecture d'une cellule mémoire se trouvant parmi les plus éloignées des contacts C5. Il peut être envisagé de former des prises de polarisation de la couche nO dans une région centrale du caisson PW. Cependant, la formation de 3025649 4 telles prises de polarisation est peu souhaitable en raison de la surface importante qu'elles occupent. Il est donc souhaitable d'améliorer la polarisation de la couche nO sans réduire significativement la surface de wafer utilisable pour la formation 5 de cellules mémoire. Des modes de réalisation concernent un procédé de commande d'une mémoire non volatile sur substrat semi-conducteur, la mémoire comprenant : des lignes de bit, des lignes de contrôle de grille, au moins une ligne de mot, une ligne de source formée en profondeur dans le substrat, et des paires de 10 cellules mémoire jumelles, comportant chacune une première cellule mémoire comprenant un premier transistor à grille flottante ayant une grille de contrôle reliée à une première des lignes de contrôle de grille, une première borne de conduction reliée à une première des lignes de bit et une seconde borne de conduction reliée à la ligne de source par l'intermédiaire 15 d'un premier transistor de sélection ayant une grille de contrôle de sélection verticale enterrée, reliée à la ligne de mot, et une seconde cellule mémoire comportant un second transistor à grille flottante ayant une grille de contrôle reliée à une seconde des lignes de contrôle de grille, une première borne de conduction reliée à la première ligne de bit et une seconde borne de 20 conduction reliée à la ligne de source par l'intermédiaire d'un second transistor de sélection partageant avec le premier transistor de sélection la grille de contrôle de sélection. Selon un mode de réalisation, le procédé comprend une étape de commande d'une cellule mémoire d'une des paires de cellules mémoire, de manière à la rendre passante pour relier la ligne de 25 source à une ligne reliée à la masse, pendant une étape de programmation d'une autre cellule mémoire des paires de cellules mémoire. Selon un mode de réalisation, le procédé comprend une étape de programmation d'une cellule mémoire à programmer d'une des paires de cellules mémoire, par injection d'électrons chauds, par l'intermédiaire d'un 30 courant de programmation traversant la cellule mémoire à programmer, en appliquant une première tension positive à la ligne de bit reliée à la cellule mémoire à programmer et une seconde tension positive à la ligne de contrôle de grille reliée à la cellule mémoire à programmer. Selon un mode de réalisation, le procédé comprend une étape de 35 lecture d'une cellule mémoire à lire d'une paire de cellules mémoire, 3025649 5 consistant à : appliquer une tension de lecture positive à la ligne de contrôle de grille reliée à la cellule mémoire à lire, et appliquer une tension nulle à la ligne de contrôle de grille reliée à la cellule mémoire jumelle de la cellule mémoire à lire. 5 Selon un mode de réalisation, une cellule mémoire d'une des paires de cellules mémoire est dédiée à la mise à la masse de la ligne de source, la cellule mémoire dédiée étant maintenue passante, et la première borne de conduction du transistor à grille flottante de la cellule mémoire dédiée étant reliée à la masse. 10 Selon un mode de réalisation, la cellule mémoire programmée et la cellule mémoire rendue passante pour mettre à la masse la ligne de source, sont reliées à une même ligne de mot, à une même ligne de contrôle de grille et à des lignes de bit respectives ayant des rangs respectifs de parités différentes parmi les lignes de bit de la mémoire. 15 Des modes de réalisation concernent également une mémoire non volatile sur substrat semi-conducteur, comprenant : des lignes de bit, des lignes de contrôle de grille, au moins une ligne de mot, une ligne de source formée en profondeur dans le substrat, et des paires de cellules mémoire jumelles, comportant une première cellule mémoire comprenant un premier 20 transistor à grille flottante ayant une grille de contrôle reliée à une première des lignes de contrôle de grille, une première borne de conduction reliée à une première des lignes de bit et une seconde borne de conduction reliée à la ligne de source par l'intermédiaire d'un premier transistor de sélection ayant une grille de contrôle de sélection reliée à la ligne de mot, et une 25 seconde cellule mémoire comportant un second transistor à grille flottante ayant une grille de contrôle reliée à une seconde des lignes de contrôle de grille, une première borne de conduction reliée à la première ligne de bit et une seconde borne de conduction reliée à la ligne de source par l'intermédiaire d'un second transistor de sélection partageant avec le premier 30 transistor de sélection la grille de contrôle de sélection, et des moyens pour programmer la première cellule mémoire indépendamment de la seconde cellule mémoire et réciproquement. Selon un mode de réalisation, la mémoire est configurée pour commander une cellule mémoire d'une des paires de cellules mémoire, de manière à la rendre passante pour relier la 35 ligne de source à une ligne reliée à la masse, pendant une étape de 3025649 6 programmation ou de lecture d'une autre cellule mémoire des paires de cellules mémoire. Selon un mode de réalisation, la mémoire est configurée pour programmer une cellule mémoire à programmer d'une des paires de cellules 5 mémoire par injection d'électrons chauds, par l'intermédiaire d'un courant de programmation traversant la cellule mémoire à programmer, en appliquant une première tension positive à la ligne de bit reliée à la cellule mémoire à programmer et une seconde tension positive à la ligne de contrôle de grille reliée à la cellule mémoire à programmer. 10 Selon un mode de réalisation, la mémoire est configurée pour lire une cellule mémoire à lire d'une paire de cellules mémoire, en appliquant une tension de lecture positive à la ligne de contrôle de grille reliée à la cellule mémoire à lire, et en appliquant une tension nulle à la ligne de contrôle de grille reliée à la cellule mémoire jumelle de la cellule mémoire à lire. 15 Selon un mode de réalisation, une cellule mémoire d'une des paires de cellules mémoire est dédiée à la mise à la masse de la ligne de source, la cellule mémoire dédiée étant maintenue passante, et la première borne de conduction du transistor à grille flottante de la cellule mémoire dédiée étant reliée à la masse. 20 Selon un mode de réalisation, chaque ligne de bit est reliée à la masse par l'intermédiaire d'un transistor de mise à la masse, les transistors de mise à la masse de lignes de bit de rang pair étant commandés par l'intermédiaire d'une troisième ligne de contrôle de grille et les transistors de mise à la masse de lignes de bit de rang impair étant commandés par 25 l'intermédiaire d'une quatrième ligne de contrôle de grille. Selon un mode de réalisation, chaque transistor de mise à la masse est connecté à un tronçon d'extrémité de ligne de bit, les tronçons d'extrémité de ligne de bit à chaque extrémité de ligne de bit étant alternativement non connectés et connectés à une prise de polarisation de la 30 ligne de source. Selon un mode de réalisation, la mémoire comprend des lignes de bit principales et plusieurs secteurs de plan mémoire, chaque secteur comprenant des lignes de bit locales, et chaque ligne de bit locale étant reliée à l'une des lignes de bit principale par l'intermédiaire d'un transistor de 35 sélection de ligne de bit local, les transistor de sélection de ligne de bit locale 3025649 7 de chaque secteur étant commandés par une ligne de contrôle de grille commune. Selon un mode de réalisation, la grille de contrôle de sélection présente deux faces en regard le long desquelles s'étendent respectivement 5 une région de canal vertical pour le premier transistor de sélection, et une région de canal vertical pour le second transistor de sélection. Selon un mode de réalisation, chaque paire de cellules mémoire comprend : une première région dopée s'étendant le long d'un premier bord supérieur de la grille enterrée, formant une région de drain du transistor de 10 sélection et une région de source du transistor à grille flottante, d'une première cellule mémoire de la paire de cellules mémoire, une seconde région dopée s'étendant le long d'un second bord supérieur de la grille enterrée opposé au premier bord supérieur, formant une région de drain du transistor de sélection et une région de source du transistor à grille flottante, 15 d'une seconde cellule mémoire de la paire de cellules mémoire, et une troisième région dopée s'étendant en profondeur dans le substrat, en contact avec deux bords inférieurs opposés de la grille enterrée, et formant une région de source commune des transistors de sélection de la mémoire, chaque transistor de sélection de la paire de cellules mémoire présentant 20 une région de canal verticale s'étendant d'un côté respectif de la grille enterrée, entre la première ou la seconde région dopée et la troisième région dopée. Des exemples de réalisation de l'invention seront décrits dans ce qui 25 suit, à titre non limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 décrite précédemment est un schéma électrique de cellules mémoire d'une mémoire EEPROM, la figure 2 décrite précédemment est une vue en coupe schématique de deux cellules mémoire comportant une grille verticale SGC de sélection, 30 commune aux deux cellules mémoire, les figures 3 et 4 décrites précédemment représentent en coupe et en vue de dessus un wafer dans lequel sont formées les cellules mémoire de la figure 2, la figure 5 décrite précédemment représente une courbe de variation 35 de la tension d'une couche d'isolation profonde, mesurée le long d'une ligne 3025649 8 traversant le wafer représenté sur la figure 3 ou 4 et passant par un point central du wafer, la figure 6 est une vue en coupe schématique de la paire de cellules mémoire de la figure 2, illustrant un procédé de programmation d'une cellule 5 mémoire, la figure 7 est une vue en coupe schématique de la paire de cellules mémoire de la figure 2, illustrant un procédé de lecture d'une cellule mémoire, la figure 8 représente schématiquement des circuits d'un plan 10 mémoire dans lequel les procédés de programmation et de lecture peuvent être mis en oeuvre, selon un mode de réalisation, la figure 9 représente schématiquement des circuits du plan mémoire de la figure 8, illustrant un procédé de polarisation de la couche profonde, durant la programmation de cellules mémoire, selon un mode de réalisation, 15 la figure 10 représente des circuits d'un plan mémoire, illustrant un autre procédé de polarisation de la couche profonde, durant la programmation de cellules mémoire, selon un autre mode de réalisation, la figure 11 représente en vue de dessus une région d'extrémité droite de deux lignes de bits du plan mémoire de la figure 10, 20 la figure 12 est coupe schématique selon un plan AN de la région d'extrémité droite de ligne de bit, représentée sur la figure 11, la figure 13 représente en vue de dessus une région d'extrémité gauche de deux lignes de bits du plan mémoire de la figure 10, la figure 14 est une coupe schématique selon un plan BB' de la région 25 d'extrémité gauche de ligne de bit, représentée sur la figure 13, la figure 15 représente des circuits d'un plan mémoire, illustrant un procédé de polarisation de la couche profonde, selon un autre mode de réalisation, la figure 16 est une coupe schématique d'une région de ligne de bit du 30 plan mémoire de la figure 15, la figure 17 représente en vue de dessus une région d'une ligne de bits du plan mémoire de la figure 15. La figure 6 représente les deux cellules mémoire Cl 1, C12 jumelles 35 de la figure 2 et indique des valeurs de tensions appliquées aux cellules 3025649 9 mémoire lors d'une opération programmation "par électrons chauds" de la cellule mémoire C11. Lors d'une telle programmation, les deux transistors FGT, ST de la cellule mémoire C11 coopèrent en vue de l'injection de charges électriques dans la grille flottante FG. Le transistor de sélection ST 5 présente un canal CH2 conducteur dans lequel se forme un courant 11 (représenté par des flèches sur la figure 6) comprenant des électrons à haute énergie cinétique, dits "électrons chauds". Lorsque le courant 11 atteint le canal conducteur CH1 du transistor à grille flottante FGT, se forme une zone d'injection où certains électrons à haute énergie sont injectés dans la grille 10 flottante FG sous l'effet d'un champ électrique transversal généré par la tension appliquée à la grille de contrôle CG. Le transfert de charges du substrat PW vers la grille flottante FG (programmation) est donc effectué en passant par le transistor de sélection ST de la cellule mémoire Cl 1, et en appliquant une différence de potentiel élevée (par exemple 10 V) sur la grille 15 flottante FG, suffisante pour obtenir ce transfert de charges. Il s'avère que l'intensité du courant 11 varie en fonction de la distance entre la cellule mémoire et le plus proche contact C5 (figure 4) de polarisation (mise à la masse) de la couche nO formant la ligne de source commune. En raison de cette variation d'intensité de courant, les conditions de programmation, et 20 notamment la quantité d'électrons injectés dans la grille flottante FG d'une cellule mémoire programmée varie également en fonction de la position de la cellule mémoire dans le caisson PW. Il en résulte que certaines cellules mémoire ayant été programmées peuvent être lues comme effacées. Il peut être noté que dans la cellule jumelle C12, un courant 12 25 (représenté par des flèches sur la figure 6) circule également dans le canal CH1 du transistor FGT et dans le canal CH2 du transistor ST de la cellule mémoire C12. Le courant 12 est insuffisant pour programmer la cellule C12 du fait que la grille de contrôle CG du transistor FGT12 reçoit une tension insuffisante (GND) pour former un champ électrique capable d'injecter des 30 électrons dans la grille flottante FG de ce transistor. La figure 7 représente les deux cellules mémoire C11, C12 jumelles de la figure 2 et indique des valeurs de tensions appliquées aux cellules mémoire lors de la lecture de la cellule mémoire C11. Ainsi, pendant la lecture de la cellule mémoire C11, la grille de sélection commune SGC des 35 deux transistors de sélection ST des cellules mémoire jumelles, reçoit la 302 564 9 10 tension de sélection en lecture Von. Les transistors de sélection ST sont donc passants. Un courant (représenté par des flèches sur la figure 7) circule dans la région de canal CH1 du transistor FGT et dans la région de canal CH2 du transistor ST de la cellule mémoire C11. Ce courant est représentatif 5 de la tension de seuil du transistor FGT qui est elle-même représentative d'un état programmé ou effacé du transistor, lequel dépend d'une quantité de charges électriques stockées dans sa grille flottante FG. Ce courant est détecté ("sensed") par un amplificateur de lecture ("sense amplifier") non représenté sur la figure 7, qui fournit une donnée binaire mémorisée par la 10 cellule mémoire C11. Ainsi, le transistor de sélection ST de la cellule mémoire jumelle C12 est également mis dans l'état passant, et son canal CH2 est conducteur. Si le transistor FGT de la cellule mémoire C12 est dans un état sur-effacé, il peut être également passant. Il en résulte que la cellule mémoire C11 sera vue passante à la lecture et donc effacée, même si elle 15 est bloquée (programmée). Pour éviter ce phénomène, la tension CGV appliquée à la grille de contrôle du transistor FGT de la cellule mémoire C12 peut être fixée à une tension d'inhibition Vinh qui force ce transistor FGT dans l'état bloqué et l'empêche ainsi de conduire même s'il se trouve dans l'état sur-effacé. Cette tension est choisie égale -2 V qui est inférieure à la 20 tension de seuil des transistors à grille flottante à l'état effacé. L'état de la cellule mémoire C11 est qui lue dépend de l'intensité du courant qui circule dans le canal CH2 du transistor de sélection ST de la cellule C11. Ici encore, ce courant dépend de la tension de polarisation de la région de source nO, laquelle dépend de la distance entre la cellule mémoire 25 lue et le contact C5 le plus proche. Cette variation de courant peut engendrer des erreurs de lecture. La figure 8 représente une mémoire effaçable par page comprenant un plan mémoire MEM1 réalisé dans un caisson PW. Le plan mémoire comprend M x N cellules mémoire formant des paires de cellules mémoire 30 C11, C12, chaque cellule mémoire C11, C12 comprenant un transistor à accumulation de charges FGT en série avec un transistor de sélection ST. Les transistors de sélection ST de chaque paire partagent une grille de sélection commune SGC. Le plan mémoire MEM1 comprend M pages P comportant chacune 35 une rangée de N cellules mémoire, et une ligne de contrôle de grille CGL . 3025649 11 La figure 8 montre deux premières pages P , P de rangs 0 et 1, et deux pages P , P de rangs i et i+1. La mémoire comporte également N lignes de bit BL , chacune étant reliée à une cellule mémoire de même rang dans chaque page. Les lignes de bit BL peuvent être regroupées 5 en colonnes de mot k de m+1 lignes de bit, j étant compris entre 0 et m. La figure 8 montre les lignes de bit de deux colonnes de mot k et k+1. Chaque ligne de bit BL est connectée aux régions de drain n1 des transistors à grille flottante FGT de cellules mémoire de même rang j,k. Chaque ligne de contrôle de grille CGL est connectée aux grilles de contrôle d'état CG des 10 transistors à grille flottante FGT de cellules mémoire de même rang i. Le plan mémoire MEM1 comporte également des lignes de contrôle WL des transistors de sélection ST, qui sont connectées aux grilles de sélection communes SGC des transistors de sélection des cellules mémoire de deux pages jumelles P -P , P -P . Ainsi, chaque ligne de 15 contrôle WL de rang i,i+1 est associée aux deux pages P ,P jumelles de rangs i et i+1 et contrôle les transistors de sélection ST des cellules mémoire de ces deux pages jumelles. Les tensions appliquées aux diverses lignes de contrôle BL , CGL , WL du plan mémoire MEM1 sont fournies par des organes 20 de la mémoire en fonction d'une adresse d'une page à effacer ou d'un groupe de cellules mémoire à lire ou à programmer. Ces organes comprennent : - un décodeur de colonne CDEC, qui relie le multiplexeur MUX aux différentes lignes de bit, 25 - des commutateurs PGSW qui appliquent aux différentes lignes de bit BL connectées aux cellules mémoire d'un mot à programmer B0-Bm, via le multiplexeur MUX, les tensions BLV appropriées pendant la programmation des cellules mémoire, - un circuit pilote de ligne de mot WLDC qui applique aux différentes lignes 30 de mots WL les tensions SV destinées aux grilles de sélection communes SGC des transistors de sélection ST, et qui applique aux différentes lignes de contrôle de grille CGL les tensions de contrôle de grille CGV des transistors à grille flottante FGT, - un interrupteur de ligne de source SLS qui applique la tension de ligne de 35 source SLV à la couche nO formant un plan de source, 3025649 12 - un interrupteur de caisson PWS qui applique la tension de substrat VB au caisson PW, - des amplificateurs de lecture SA ("Sense Amplifiers"), qui appliquent aux différentes lignes de bit BL via le multiplexeur MUX les tensions 5 BLV appropriées pendant la lecture de cellules mémoire, et fournissent les bits B0-Bm d'un mot binaire lu dans la mémoire, et Ces organes sont configurés pour fournir les tensions aptes à effectuer des opérations de programmation, lecture et effacement. En particulier, pendant une opération de programmation, le circuit pilote de ligne 10 de mot WLDC fournit la tension de programmation à la ligne de contrôle de grille CGL connectée aux cellules mémoire de la paire de lignes de mot WL incluant les cellules mémoire programmer. Pendant une opération d'effacement, le circuit pilote de ligne de mot WLDC peut fournir une tension d'effacement à la ligne de contrôle de grille connectée aux cellules mémoire 15 de pages jumelles P -P , provoquant l'effacement de toutes les cellules mémoire de ces deux pages jumelles. Pendant une opération de lecture, les amplificateurs de lecture SA fournissent une tension de polarisation de lecture aux lignes de bit BL des cellules mémoire à lire. La figure 9 représente le plan mémoire formé dans le caisson PW, 20 durant une opération de programmation de la cellule mémoire C12. Selon un mode de réalisation, certaines cellules mémoire du plan mémoire sont utilisées pour polariser la couche nO. Dans le mode de réalisation de la figure 9, les lignes de bits BL sont reliées à la masse par l'intermédiaire d'un transistor de sélection de ligne de bit DST. Selon un mode de réalisation, les 25 grilles des transistors DST sont connectées à des lignes de sélection de ligne de bit CLP , CLP , les grilles des transistors DST des lignes de bit de rang pair étant connectées à la ligne de sélection CLP et les grilles des transistors DST des lignes de bit de rang impair étant connectées à la ligne de sélection CLP . Les lignes de sélection CLP et CLP peuvent 30 être commandées par le décodeur WLDC simplement en fonction de la parité du mot d'adresse d'accès aux cellules mémoire. Dans l'exemple de la figure 9, la cellule mémoire C12 est en cours de programmation. A cet effet, la tension BLV de la ligne de bit impaire BL connectée à la cellule mémoire C12 est fixée à 4 V. Les autres lignes de bits 35 sont soumises à un potentiel flottant HZ. La tension CGV de la ligne de 302 564 9 13 contrôle de grille CGL connectée à la cellule mémoire C12 est fixée à 10 V. La tension SV de la ligne de mot WL connectée à la cellule mémoire C12 est fixée à 2 V. Les autres lignes de contrôle de grille CGL et les autres lignes de mot sont mises à la masse (0 V). Il en résulte 5 que les cellules mémoire connectées à la ligne de contrôle de grille CGL sont passantes. La cellule mémoire C12 étant connectée à une ligne de bit de rang impair, la ligne de sélection CLP des transistors DST connectés aux lignes de bit BL de rang impair est mise à une tension CLV suffisamment basse (à la masse) pour bloquer ces transistors, et la 10 ligne de sélection CLP des transistors DST connectés aux lignes de bit BL de rang pair est mise à une tension CLV positive, par exemple entre 3 et 5 V pour rendre passants ces transistors. Il en résulte que les lignes de bit BL de rang pair sont mises à la masse tandis que les autres lignes de bit restent à un potentiel flottant. Par conséquent, les cellules mémoire 15 connectées à la ligne de contrôle de grille CGL et aux lignes de bit de rang pair sont passantes et mettent ainsi le plan de source nO à la masse en des points situés à distance du bord du caisson PW, et en particulier à proximité de la cellule mémoire à programmer. Bien entendu, lors de la programmation d'une cellule mémoire 20 connectée à une ligne de bit de rang pair, la ligne de sélection CLP est mise à une tension suffisamment basse (à la masse) pour bloquer les transistors DST connectés aux lignes de bit de rang pair et la ligne de sélection CLP est mise à une tension positive (par exemple entre 3 et 5 V) pour débloquer les transistors DST connectés aux lignes de bits de rang 25 impair. Si les opérations de programmation sont effectuées par mot, elles peuvent être réalisées en deux étapes successives, l'une pour programmer les cellules mémoire connectées à des lignes de bit de rang pair, et l'autre pour programmer les cellules mémoire connectées à des lignes de bit de 30 rang impair. Une autre solution pourrait consister à utiliser le décodeur de mot pour ne relier à la masse que des lignes de bit n'appartenant pas à un mot à programmer, ou toutes ces lignes de bit. La figure 10 représente un plan mémoire MEM2 formé dans un caisson PW, durant une opération de programmation d'une cellule mémoire 35 C22 appartenant à une paire de cellules mémoire jumelles C21, C22. Selon 3025649 14 un mode de réalisation, chaque ligne de bit BL du plan mémoire est divisée en plusieurs lignes de bits locales LBL reliées à une ligne de bit principale MBL par l'intermédiaire d'un transistor de sélection BST de ligne de bit locale. Dans l'exemple de la figure 10, chaque ligne de bit est divisée en une 5 première et une seconde ligne de bit locale LBL. Ainsi, cette division des lignes de bit locales définit dans le plan mémoire deux secteurs de cellules mémoire, à savoir un premier secteur SM1 de cellules mémoire connectées aux premières lignes de bit locales, et un second secteur SM2 de cellules mémoire connectées aux secondes lignes de bit locales. Le plan mémoire 10 PM1 comprend les lignes de contrôle de grille CGL à CGL et les lignes de mot WL à WL , et le plan mémoire PM2 comprend les lignes de contrôle de grille CGL à CGL et les lignes de mot WL à WL . Les grilles des transistors BST connectés aux premières lignes de bit locales sont connectées à une ligne de sélection de 15 secteur PS , et les grilles des transistors BST connectés aux secondes lignes de bit locales sont connectées à une ligne de sélection de secteur PS . Par ailleurs, selon un mode de réalisation, chaque ligne de bit principale MBL est reliée à la masse par l'intermédiaire d'un transistor de 20 sélection DST. Dans l'exemple de la figure 10, cette connexion à la masse est réalisée par l'intermédiaire de connexions à la masse de prises de polarisation de la couche nO. Les grilles des transistors DST sont connectées à des lignes de sélection de ligne de bit CLP , CLP , les grilles des transistors DST des lignes de bit principales MBL de rang pair étant 25 connectées à la ligne de sélection CLP , et les grilles des transistors DST des lignes de bit principales MBL de rang impair étant connectées à la ligne de sélection CLP . Les lignes de sélection CLP et CLP peuvent être commandées par le décodeur WLDC en fonction de la parité du mot d'adresse d'accès aux cellules mémoire. 30 Dans l'exemple de la figure 10, la cellule mémoire C22 est en cours de programmation. A cet effet, la tension BLV de la ligne de bit principale de rang impaire MBL connectée à une cellule mémoire C22 est fixée à 4 V. Les autres lignes de bits principales MBL sont soumises à un potentiel flottant HZ. La tension PSV de la ligne de sélection PS du 35 premier secteur PM1 auquel appartient la cellule mémoire C22 est fixée à 3025649 15 une tension positive (par exemple entre 3 et 5 V) pour rendre passant les transistors BST du premier secteur PM1. La ligne de sélection PS du second secteur PM2 est fixée à une tension suffisamment basse (à la masse) pour bloquer les transistors BST du second secteur PM2. La tension 5 CGV de la ligne de contrôle de grille CGL connectée à la cellule mémoire C22 est fixée à 10 V. La tension SV de la ligne de mot WL connectée à la cellule mémoire C22 est fixée à 2 V. Les autres lignes de contrôle de grille CGL et les autres lignes de mot WL sont mises à la masse (0 V). Il en résulte que les cellules mémoire connectées à la ligne 10 de contrôle de grille CGL sont toutes passantes. La ligne de sélection CLP des transistors DST connectés aux lignes de bit principales MBL de rang impair est mise à une tension suffisamment basse (à la masse), pour que ces transistors soient bloqués. La ligne de sélection CLP des transistors DST connectés aux lignes de bit principales MBL de rang pair est 15 mise à une tension positive, par exemple entre 3 et 5 V, pour que ces transistors soient passants. Il en résulte que les lignes de bit principales MBL de rang pair sont mises à la masse tandis que les autres lignes de bit restent à un potentiel flottant. Par conséquent, les cellules mémoire du premier secteur PM1 connectées à la ligne de contrôle de grille CGL et reliées 20 aux lignes de bit principales MBL de rang pair sont passantes et mettent ainsi le plan de source nO à la masse en des points situés à distance du bord du caisson PW. A noter que le transistor DST de la ligne de bit principale MBL à laquelle est reliée la cellule mémoire C22 est bloqué, et donc la tension 25 positive BLV (fixée à 4 V) de cette ligne de bit n'est pas mise en court- circuit avec la masse. Bien entendu, si la cellule mémoire à programmer est reliée à une ligne de bit principale de rang pair, les lignes de bit principales de rang impair sont mises à la masse par les transistors DST commandés par la ligne CLP . 30 Les figures 11 et 12 représentent une région d'extrémité droite de ligne de bit du plan mémoire de la figure 10, et les figures 13 et 14, une région d'extrémité gauche correspondante. Les figures 11 et 13 représentent en particulier deux rangées de cellules mémoires le long de deux lignes de bit BL , BL . La figure 12 représente la ligne de bit BL , et la figure 302 564 9 16 14, la ligne de bit BL . Par souci de clarté, les figures 11 et 13 ne présentent pas de ligne de bit principale MBL. Chaque région d'extrémité de ligne de bit BL , BL comprend une première (figure 14) ou une dernière (figure 12) paire de cellules 5 mémoire ECL (telle que représentée sur la figure 2), reliée à une ligne de bit locale LBL, un transistor de sélection de ligne de bit locale BST reliant la ligne de bit locale LBL à une liaison C6 connectée à une ligne de bit principale MBL, un transistor de sélection DST, et un tronçon d'extrémité de ligne de bit DBL1, DBL2, DBL3, DBL4 découplé d'une ligne de bit locale et 10 sous lequel sont formées des paires cellules mémoire DCL non utilisées en raison d'éventuels effets de bord. Selon un mode de réalisation, l'un DBL1, DBL4 des deux tronçons d'extrémité droit et gauche de ligne de bit de chaque ligne de bit BL , BL est connecté à la masse, à droite (figure 12 et rangée de cellules mémoire située en haut sur la figure 11) pour les 15 lignes de bit principales MBL de rang ayant une certaine parité, et à gauche (figure 14 et rangée de cellules mémoire située en bas sur la figure 13) pour les lignes de bit principales MBL de rang ayant une autre parité. Les tronçons d'extrémité de ligne de bit DBL1, DBL4 sont reliés à la ligne de bit principale MBL formée au-dessus, par l'intermédiaire d'une liaison C7 et de l'un des 20 transistors DST connecté à la liaison C6 et à la liaison C7. Dans l'exemple des figures 11 à 14, la connexion à la masse des tronçons d'extrémité de ligne de bit DBL1, DBL4 est réalisé en prolongeant les tronçons d'extrémité de ligne de bit jusqu'à un contact de polarisation C5 de la couche profonde nO. Il est à noter que dans l'exemple des figures 12 et 25 14, les transistors de sélection DST, BST présentent deux grilles superposées, comme les transistors FGT des cellules mémoire, pour des raisons de simplicité de fabrication. Cependant les transistors DST, BST sont utilisés comme des transistors classiques de sélection, la grille inférieure correspondant à la grille flottante étant commandée directement. Les 30 transistors de sélection DST, BST pourraient être fabriqués avec une grille simple comme les transistors de sélection ST. La figure 15 représente un plan mémoire MEM3 formé dans un caisson PW, selon un autre mode de réalisation. La figure 15 indique des tensions fournies au plan mémoire durant une opération de programmation 35 d'une cellule mémoire d'une paire de cellules mémoire jumelles CL. Ici 3025649 17 encore, chaque ligne de bit BL du plan mémoire est divisée en plusieurs lignes de bits locales LBL reliées à une ligne de bit principale MBL par l'intermédiaire d'un transistor de sélection BST de ligne de bit locale. Ainsi, cette division des lignes de bit locales définit dans le plan mémoire plusieurs 5 secteurs PM11, PM12 de cellules mémoire, rassemblant chacun des cellules mémoire connectées à des lignes de bit locales de même rang, c'est-à-dire connectées aux mêmes lignes de mot WL . Les grilles des transistors BST connectés aux lignes de bit locales LBL du secteur PM11 sont connectées à une ligne de sélection de secteur PS , et les grilles des 10 transistors BST connectés aux lignes de bit locales LBL du secteur PM12 sont connectées à une ligne de sélection de secteur PS . Selon un mode de réalisation, le plan mémoire MEM3 comprend, une rangée PCL1, PCL2 de cellules mémoire, ou de paires de cellules mémoire jumelles PCL, dédiées, qui sont utilisées pour relier le plan de source nO à la 15 masse. A cet effet, les cellules mémoire des rangées PCL1, PCL2 sont polarisées de manière à être passantes et les bornes de drain des transistors à grille flottante FGT des cellules mémoire de chaque rangée PCL1, PCL2 sont reliées à la masse, directement ou par l'intermédiaire d'un tronçon de ligne de bit PBL. Les grilles des transistors FGT de chaque rangée PCL1, 20 PCL2 reçoivent une tension positive, par exemple entre 3 et 5 V, et les grilles des transistors de sélection ST de chaque rangée PCL1, PCL2 reçoivent une tension positive par exemple fixée à 2 V. Les rangées PCL1, PCL2 peuvent être formées entre les secteurs PM11, PM12, comme illustré sur la figure 15. Les figures 16 et 17 représentent une région de ligne de bit du plan 25 mémoire MEM3 de la figure 15, et en particulier, une paire de cellules mémoire jumelles CL de chaque secteur PM11, PM12 et une paire de cellules mémoire PCL des rangées PCL1, PCL2, entre les deux secteurs PM11, PM12. La région entre les deux secteurs PM11, PM12 comprend deux transistors de sélection BST de ligne de bit locale LBL reliant la ligne de 30 bit principale MBL à une ligne de bit locale LBL respective des secteurs PM11, PM12, et entre les transistors BST deux transistors DT non utilisés, et la paire de cellules mémoire jumelles PCL disposée entre les transistors DT. Dans l'exemple des figures 16 et 17, les transistors de sélection DST, BST présentent deux grilles superposées, comme les transistors FGT des 35 cellules mémoire, pour des raisons de simplicité de fabrication. Cependant 3025649 18 les transistors DST, BST sont également utilisés comme des transistors classiques de sélection, la grille inférieure correspondant à la grille flottante étant commandée directement. Les transistors de sélection DST, BST pourraient être fabriqués avec une grille simple comme les transistors de 5 sélection ST. De même, les transistors à double grille des paires de cellules PCL (figures 15, 16 et 17) pourraient être également fabriqués avec une simple grille et sont utilisés comme des transistors de sélection. A cet effet, la tension à 3 V sur la figure 15 est fournie directement à la grille inférieure. Il apparaîtra clairement à l'homme de l'art que la présente invention 10 est susceptible de diverses variantes de réalisation et diverses applications. En particulier, l'invention couvre également les combinaisons des modes de réalisation précédemment décrits. Ainsi, dans les modes de réalisation décrits en référence aux figures 8 à 14, il peut être prévu des cellules mémoires dédiées à la polarisation ou à la mise à la masse du plan de 15 source nO. Par ailleurs, l'invention peut également s'appliquer à une mémoire dans laquelle les opérations de programmation sont effectuées par l'effet Fowler-Nordheim. Egalement, il va également de soi que les tensions indiquées dans les 20 figures 6, 7, 9, 10 et 15 ne sont fournies qu'à titre d'exemple, et que d'autres tensions peuvent être fournies aux différentes mémoires précédemment décrites, ces tensions pouvant dépendre notamment de la nature du substrat et des différentes régions dopées. REVENDICATIONS1. Procédé de commande d'une mémoire non volatile sur substrat semi-conducteur (PW), la mémoire comprenant : des lignes de bit (BL), des lignes de contrôle de grille (CGL ,CGL ), au moins une ligne de mot (WL ), une ligne de source (nO) formée en profondeur dans le substrat, et des paires de cellules mémoire jumelles (C11, C12, C21, C22), comportant chacune une première cellule mémoire comprenant un premier transistor à grille flottante (FGT) ayant une grille de contrôle (CG) reliée à une première des lignes de contrôle de grille (CGL ), une première borne de conduction reliée à une première des lignes de bit et une seconde borne de conduction reliée à la ligne de source par l'intermédiaire d'un premier transistor de sélection (ST) ayant une grille de contrôle de sélection (SGC) verticale enterrée, reliée à la ligne de mot, et une seconde cellule mémoire comportant un second transistor à grille flottante (FGT) ayant une grille de contrôle reliée à une seconde des lignes de contrôle de grille (CGL ), une première borne de conduction reliée à la première ligne de bit et une seconde borne de conduction reliée à la ligne de source par l'intermédiaire d'un second transistor de sélection (ST) partageant avec le premier transistor de sélection la grille de contrôle de sélection, caractérisé en ce qu'il comprend une étape de commande d'une cellule mémoire d'une des paires de cellules mémoire, de manière à la rendre passante pour relier la ligne de source (nO) à une ligne (BL, MBL, PBL) reliée à la masse, pendant une étape de programmation ou de lecture d'une autre cellule mémoire (C12, C22, C32) des paires de cellules mémoire. 2. Procédé selon la revendication 1, comprenant une étape de programmation d'une cellule mémoire (C12, C22, C32) à programmer d'une des paires de cellules mémoire, par injection d'électrons chauds, par l'intermédiaire d'un courant de programmation (11) traversant la cellule mémoire à programmer, en appliquant une première tension positive à la ligne de bit (BL, LBL) reliée à la cellule mémoire à programmer et une 3025649 20 seconde tension positive à la ligne de contrôle de grille (CGL ) reliée à la cellule mémoire à programmer. 3. Procédé selon la revendication 1 ou 2, comprenant une étape de 5 lecture d'une cellule mémoire à lire d'une paire de cellules mémoire, consistant à : appliquer une tension de lecture positive à la ligne de contrôle de grille reliée à la cellule mémoire à lire, et appliquer une tension nulle à la ligne de contrôle de grille reliée à la 10 cellule mémoire jumelle de la cellule mémoire à lire. 4. Procédé selon l'une des revendications 1 à 3, dans lequel une cellule mémoire (PCL1, PCL2, PCL) d'une des paires de cellules mémoire est dédiée à la mise à la masse de la ligne de source (n0), la cellule mémoire 15 dédiée étant maintenue passante, et la première borne de conduction du transistor à grille flottante (FG) de la cellule mémoire dédiée étant reliée à la masse. 5. Procédé selon l'une des revendications 1 à 4, dans lequel la cellule 20 mémoire programmée (C12, C22, C32) et la cellule mémoire rendue passante pour mettre à la masse la ligne de source (n0), sont reliées à une même ligne de mot (WL ), à une même ligne de contrôle de grille (CGL ) et à des lignes de bit (BL, MBL) respectives ayant des rangs respectifs de parités différentes parmi les lignes de bit de la mémoire. 25 6. Mémoire non volatile sur substrat semi-conducteur (PW), comprenant : des lignes de bit (BL), des lignes de contrôle de grille (CGL ,CGL ), 30 au moins une ligne de mot (WL ), une ligne de source (nO) formée en profondeur dans le substrat, et des paires de cellules mémoire jumelles (C11, C12, C21, C22), comportant une première cellule mémoire comprenant un premier transistor à grille flottante (FGT) ayant une grille de contrôle (CG) reliée à une première des lignes de contrôle de grille (CGL ), une première borne de conduction 3025649 21 reliée à une première des lignes de bit et une seconde borne de conduction reliée à la ligne de source par l'intermédiaire d'un premier transistor de sélection (ST) ayant une grille de contrôle de sélection (SGC) reliée à la ligne de mot, et une seconde cellule mémoire comportant un second transistor à 5 grille flottante (FGT12) ayant une grille de contrôle reliée à une seconde des lignes de contrôle de grille (CGL ), une première borne de conduction reliée à la première ligne de bit et une seconde borne de conduction reliée à la ligne de source par l'intermédiaire d'un second transistor de sélection (ST12, ST3) partageant avec le premier transistor de sélection la grille de 10 contrôle de sélection, et des moyens pour programmer la première cellule mémoire indépendamment de la seconde cellule mémoire et réciproquement, caractérisée en ce qu'elle est configurée pour commander une cellule mémoire d'une des paires de cellules mémoire, de manière à la rendre 15 passante pour relier la ligne de source (nO) à une ligne (BL, MBL, PBL) reliée à la masse, pendant une étape de programmation ou de lecture d'une autre cellule mémoire (C12, C22, C32) des paires de cellules mémoire. 7. Mémoire selon la revendication 6, configurée pour programmer une 20 cellule mémoire (C11, C21, C22) à programmer d'une des paires de cellules mémoire par injection d'électrons chauds, par l'intermédiaire d'un courant de programmation (11) traversant la cellule mémoire à programmer, en appliquant une première tension positive à la ligne de bit (BL, LBL) reliée à la cellule mémoire à programmer et une seconde tension positive à la ligne de 25 contrôle de grille (CGL ) reliée à la cellule mémoire à programmer. 8. Mémoire selon la revendication 6 ou 7, configurée pour lire une cellule mémoire à lire d'une paire de cellules mémoire, en appliquant une tension de lecture positive à la ligne de contrôle de 30 grille reliée à la cellule mémoire à lire, et en appliquant une tension nulle à la ligne de contrôle de grille reliée à la cellule mémoire jumelle de la cellule mémoire à lire. 9. Mémoire selon l'une des revendications 6 à 8, dans laquelle une 35 cellule mémoire (PCL1, PCL2, PCL) d'une des paires de cellules mémoire est dédiée à la mise à la masse de la ligne de source (n0), la cellule mémoire 302 564 9 22 dédiée étant maintenue passante, et la première borne de conduction du transistor à grille flottante (FG) de la cellule mémoire dédiée étant reliée à la masse. 5 10. Mémoire selon l'une des revendications 6 à 9, dans laquelle chaque ligne de bit (BL, MBL) est reliée à la masse par l'intermédiaire d'un transistor de mise à la masse (DCL), les transistors de mise à la masse de lignes de bit de rang pair étant commandés par l'intermédiaire d'une troisième ligne de contrôle de grille (CLP ) et les transistors de mise à la 10 masse de lignes de bit de rang impair étant commandés par l'intermédiaire d'une quatrième ligne de contrôle de grille (CLP ). 11. Mémoire selon la revendication 10, dans laquelle chaque transistor de mise à la masse (DCL) est connecté à un tronçon d'extrémité 15 de ligne de bit (DBL1, DBL2, DBL3, DBL4), les tronçons d'extrémité de ligne de bit à chaque extrémité de ligne de bit (MBL) étant alternativement non connectés et connectés à une prise de polarisation (C5) de la ligne de source (n0). 20 12. Mémoire selon l'une des revendications 6 à 11, comprenant des lignes de bit principales (MBL) et plusieurs secteurs de plan mémoire (MP1, MP2, MP11, MP12), chaque secteur comprenant des lignes de bit locales (LBL), et chaque ligne de bit locale étant reliée à l'une des lignes de bit principale par l'intermédiaire d'un transistor de sélection (BST) de ligne de bit 25 local, les transistor de sélection de ligne de bit locale de chaque secteur étant commandés par une ligne de contrôle de grille commune (PS , PS ). 13. Mémoire selon l'une des revendications 6 à 12, dans laquelle la 30 grille de contrôle de sélection (SCG) présente deux faces en regard le long desquelles s'étendent respectivement une région de canal vertical (CH2) pour le premier transistor de sélection (ST), et une région de canal vertical (CH2) pour le second transistor de sélection (ST). 3025649 23 14. Mémoire selon l'une des revendications 6 à 13, dans laquelle chaque paire de cellules mémoire (C11, C12) comprend : une première région dopée (n2) s'étendant le long d'un premier bord supérieur de la grille enterrée (SGC), formant une région de drain du 5 transistor de sélection (ST) et une région de source du transistor à grille flottante (FGT), d'une première cellule mémoire (C11) de la paire de cellules mémoire, une seconde région dopée (n2) s'étendant le long d'un second bord supérieur de la grille enterrée opposé au premier bord supérieur, formant une 10 région de drain du transistor de sélection (ST) et une région de source du transistor à grille flottante (FGT), d'une seconde cellule mémoire (C12) de la paire de cellules mémoire, et une troisième région dopée (nO) s'étendant en profondeur dans le substrat, en contact avec deux bords inférieurs opposés de la grille enterrée, 15 et formant une région de source commune des transistors de sélection (ST) de la mémoire, chaque transistor de sélection (ST) de la paire de cellules mémoire présentant une région de canal (CH2) verticale s'étendant d'un côté respectif de la grille enterrée, entre la première ou la seconde région dopée et la 20 troisième région dopée.