FR 3024272 A1 20160129 FR 1457180 A 20140725 B13256 - DD15190ST 1 MÉMOIRE NON VOLATILE À RÉSISTANCE PROGRAMMABLE Domaine La présente demande concerne le domaine des circuits électroniques de façon générale, et vise plus particulièrement le domaine des mémoires non volatiles à résistance programmable, 5 couramment appelées mémoires résistives. Exposé de l'art antérieur Les mémoires résistives tirent profit de la capacité qu'ont certains matériaux à changer de résistivité électrique de façon réversible et non volatile sous l'effet d'une polarisation. 10 De façon classique, une mémoire résistive comprend une matrice de cellules élémentaires de stockage comportant chacune un élément de stockage et un ou plusieurs transistors d'accès. L'élément de stockage est essentiellement constitué par deux régions conductrices ou électrodes, séparées par une couche résistive à 15 résistance programmable. L'application d'une tension convenablement choisie entre les deux électrodes permet de modifier la résistance de la couche résistive. Des données peuvent ainsi être enregistrées dans les cellules sur la base de valeurs de résistance. A titre d'exemple, chaque cellule élémentaire de 20 stockage est adaptée à stocker un bit de données. Un élément de stockage dans un état faiblement résistif peut par exemple correspondre à la valeur binaire 1, et un élément de stockage dans 3024272 B13256 - DD15190ST 2 un état fortement résistif peut correspondre à la valeur binaire 0. Les mémoires résistives existantes présentent divers inconvénients, notamment des problèmes de fiabilité dans le temps, liés au fait que les niveaux de tension appliqués pour programmer les cellules élémentaires peuvent être relativement élevés. Il serait souhaitable de pouvoir disposer d'une mémoire résistive palliant tout ou partie de ces inconvénients. Résumé Ainsi, un mode de réalisation prévoit une mémoire non volatile comprenant une pluralité de cellules élémentaires, chaque cellule comportant : un premier élément de stockage à résistance programmable connecté entre des premier et deuxième noeuds de la cellule ; un premier transistor d'accès reliant le deuxième noeud à un troisième noeud de la cellule ; et un deuxième transistor d'accès reliant le deuxième noeud à un quatrième noeud de la cellule. Selon un mode de réalisation, dans chaque cellule, la grille du deuxième transistor est connectée à un noeud d'application d'un potentiel d'alimentation haute. Selon un mode de réalisation, dans chaque cellule, les premier et deuxième transistors sont des transistors MOS de types de conductivité opposés. Selon un mode de réalisation, dans chaque cellule, le premier transistor est un transistor MOS à canal N, et le deuxième 25 transistor est un transistor MOS à canal P. Selon un mode de réalisation, chaque cellule comprend en outre : un deuxième élément de stockage à résistance programmable connecté entre le premier noeud et un cinquième noeud de la cellule ; un troisième transistor d'accès reliant le 30 cinquième noeud à un sixième noeud de la cellule ; et un quatrième transistor d'accès reliant le cinquième noeud au quatrième noeud de la cellule. Selon un mode de réalisation, dans chaque cellule, la grille du troisième transistor est connectée à la grille du 3024272 B13256 - DD15190ST 3 premier transistor, et la grille du quatrième transistor est connectée à la grille du deuxième transistor. Selon un mode de réalisation, dans chaque cellule, les premier et troisième transistors sont de même type de 5 conductivité, et les deuxième et quatrième transistors sont de même type de conductivité. Selon un mode de réalisation, les cellules sont disposées en lignes et en colonnes. Selon un mode de réalisation, dans chaque ligne, les 10 cellules ont leurs premiers noeuds connectés par une première piste conductrice de connexion en ligne, et les grilles de leurs premiers transistors connectées par une deuxième piste conductrice de connexion en ligne. Selon un mode de réalisation, dans chaque colonne, les 15 cellules ont leurs troisièmes noeuds connectés par une première piste conductrice de connexion en colonne, et leurs quatrièmes noeuds connectés par une deuxième piste conductrice de connexion en colonne. Un autre mode de réalisation prévoit un procédé de 20 commande d'une mémoire du type susmentionné, comportant, dans au moins une cellule de la mémoire : une phase d'application d'une tension d'une première polarité aux bornes de l'élément de stockage de la cellule par l'intermédiaire des premier et troisième noeuds de la cellule et du premier transistor de la cellule ; et une phase d'application d'une tension de polarité opposée aux bornes de l'élément de stockage de la cellule par l'intermédiaire des premier et quatrième noeuds de la cellule et du deuxième transistor de la cellule. Brève description des dessins Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 est un schéma électrique illustrant un 35 exemple d'une cellule élémentaire d'une mémoire résistive ; 3024272 B13256 - DD15190ST 4 la figure 2 est un chronogramme illustrant un exemple d'un procédé de commande d'une cellule mémoire du type décrit en relation avec la figure 1 ; la figure 3 est un schéma électrique illustrant un 5 exemple d'un mode de réalisation d'une cellule élémentaire d'une mémoire résistive ; la figure 4 est un chronogramme illustrant un exemple d'un procédé de commande d'une cellule mémoire du type décrit en relation avec la figure 3 ; 10 la figure 5 est un schéma électrique illustrant une variante de réalisation d'une cellule élémentaire d'une mémoire résistive ; la figure 6 est un schéma électrique illustrant une autre variante de réalisation d'une cellule élémentaire d'une 15 mémoire résistive ; la figure 7 est un schéma électrique illustrant une autre variante de réalisation d'une cellule élémentaire d'une mémoire résistive ; la figure 8 est un schéma électrique illustrant un 20 exemple d'un mode de réalisation d'un mémoire résistive ; la figure 9 est une vue en coupe illustrant de façon schématique un exemple de réalisation d'une cellule élémentaire d'une mémoire résistive ; et la figure 10 est un schéma électrique partiel d'un 25 exemple de réalisation d'un circuit de commande d'une cellule mémoire du type décrit en relation avec les figures 3 à 8. Description détaillée Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références aux différentes figures et, de plus, les 30 diverses figures ne sont pas tracées à l'échelle. Par ailleurs, dans la suite de la description, sauf indication contraire, les termes "approximativement", "sensiblement", "environ", "quasiment" et "de l'ordre de", signifient "à 20% près". La figure 1 est un schéma électrique d'un exemple d'une 35 cellule élémentaire 100 d'une mémoire résistive. La cellule 100 3024272 B13256 - DD15190ST 5 comprend un élément de stockage 101 à résistance programmable. L'élément de stockage 101 comprend par exemple deux régions conductrices ou électrodes, séparées par une couche à résistance programmable. La cellule 100 comprend en outre un transistor 5 d'accès 103, un transistor MOS à canal N dans l'exemple représenté, connecté en série avec l'élément de stockage 101 entre des noeuds BL et SL de la cellule. Dans cet exemple, les électrodes de l'élément de stockage 101 sont connectées respectivement au noeud SL et à un noeud intermédiaire n de la cellule, et les 10 noeuds de conduction (source, drain) du transistor 103 sont connectés respectivement au noeud n et au noeud BL de la cellule. Chaque cellule comprend en outre un noeud WL connecté à la grille du transistor 103. On notera que l'élément de stockage 101 est un dipôle asymétrique, c'est-à-dire que son comportement dépend de 15 la polarité de la tension appliquée entre ses électrodes. En effet, la programmation de l'élément 101 dans un état faiblement résistif est obtenue par application d'une tension de programmation d'une certaine polarité entre ses électrodes, alors que la programmation de l'élément 101 dans un état fortement 20 résistif est obtenue par application d'une tension de programmation de polarité opposée entre ses électrodes. Dans cet exemple, on considère que l'élément de stockage 101 de la cellule 100 est connecté de telle façon que la programmation de l'élément 101 dans un état faiblement résistif soit obtenue par application 25 d'une tension positive entre les noeuds SL et n de la cellule, et que la programmation de l'élément 101 dans un état fortement résistif soit obtenue par application d'une tension négative entre les noeuds SL et n de la cellule. La figure 2 est un chronogramme illustrant un exemple 30 d'un procédé de commande de la cellule 100 de la figure 1. Plus particulièrement, la figure 2 illustre l'évolution, en fonction du temps, des potentiels appliqués sur les noeuds SL, BL et WL de la cellule 100 lors de différentes phases de commande de la cellule. 3024272 B13256 - DD15190ST 6 Lors de la première utilisation de la cellule 100 après fabrication, l'élément de stockage 101 de la cellule est dans un état très fortement résistif, et doit être initialisé. Pour cela, une tension positive relativement élevée peut être appliquée entre 5 les noeuds SL et n de la cellule, afin de créer un chemin conducteur ou faiblement résistif dans la couche résistive de l'élément de stockage 103. Comme cela sera expliqué plus en détail ci-après, ce chemin pourra ensuite être "effacé" puis "recréé" un grand nombre de fois par application de tensions de programmation 10 respectivement négative et positive, de plus faible amplitude que la tension d'initialisation, lors d'étapes d'écriture dans la cellule. Dans cet exemple, lors d'une phase d'initialisation (FORM) de la cellule 100, le noeud BL est mis à un potentiel de 15 référence ou masse, par exemple de 0 V, et le noeud SL est mis à un potentiel VFoRm positif (c'est-à-dire supérieur au potentiel de référence). Le potentiel VFOp est par exemple supérieur à un potentiel d'alimentation haute VDD de la puce contenant la mémoire. A titre d'exemple, le potentiel VFoRm est de l'ordre de 20 2*VDD, le potentiel VDD étant par exemple un potentiel d'alimentation haute adapté à l'alimentation de circuits intégrés réalisés en technologie CMOS comportant des transistors de dimensions identiques ou similaires à celles du transistor 103, par exemple un potentiel de l'ordre de 1,2 V. Lors de la phase 25 d'initialisation, le transistor d'accès 103 de la cellule est rendu passant par application d'un potentiel positif inférieur au potentiel VFoRm, par exemple de l'ordre de VDD, sur le noeud WL. A l'issue de la phase d'initialisation, l'élément de stockage 101 de la cellule 100 est dans un état dit faiblement 30 résistif. L'élément 101 peut être reprogrammé dans un état plus fortement résistif. Pour cela, une tension de programmation négative peut être appliquée entre les noeuds SL et n de la cellule 100, entrainant la suppression du chemin faiblement résistif préalablement formé dans la couche résistive de l'élément 101. 3024272 B13256 - DD15190ST 7 Dans cet exemple, lors d'une phase (RESET) de reprogrammation de la cellule 100 dans un état fortement résistif, le noeud SL est mis à la masse, le noeud BL est mis à un potentiel positif VRESET inférieur au potentiel VFoRm, par exemple de 5 l'ordre de 1, 5*VDD, et le transistor d'accès 103 de la cellule est rendu passant par application d'un potentiel positif supérieur au potentiel VRESET sur le noeud WL, par exemple un potentiel de l'ordre de 2*VDD. Les potentiels sont choisis de façon que le transistor 103 laisse passer un courant suffisant pour permettre 10 le changement d'état de l'élément de stockage 101. Après une étape (RESET) de reprogrammation de la cellule 100 dans un état fortement résistif, l'élément de stockage 101 de la cellule peut à nouveau être reprogrammé dans un état faiblement résistif. Pour cela, une tension positive de reprogrammation peut 15 être appliquée entre les noeuds SL et n de la cellule 100, entrainant la reformation d'un chemin faiblement résistif dans la couche résistive de l'élément 101. Dans cet exemple, lors d'une phase (SET) de reprogrammation de la cellule 100 dans un état faiblement 20 résistif, le noeud BL est mis à la masse, le noeud SL est mis à un potentiel positif VSET, par exemple inférieur au potentiel VRESET , par exemple de l'ordre de VDD, et le transistor d'accès 103 de la cellule est rendu passant par application d'un potentiel positif, par exemple de l'ordre de VDD, sur le noeud WL. 25 Lire la valeur stockée dans la cellule 100 consiste à déterminer si l'élément de stockage 101 de la cellule est dans un état faiblement résistif ou dans un état fortement résistif. Dans cet exemple, lors d'une phase (READ) de lecture de la cellule 100, le noeud BL est préchargé à un potentiel positif 30 VREAD1 , par exemple de l'ordre de VDD, puis laissé flottant, et le noeud SL est mis à un potentiel V READ2 inférieur au potentiel VREAD1 , par exemple à un potentiel de l'ordre de VDD/2. Le transistor d'accès 103 de la cellule est alors rendu passant par application d'un potentiel positif, par exemple de l'ordre de VDD, sur le noeud WL. Après un temps de décharge pendant lequel le 3024272 B13256 - DD15190ST 8 transistor d'accès 103 est à l'état passant, le potentiel du noeud BL est comparé à un potentiel de référence par un circuit de lecture non représenté. Si le potentiel du noeud BL est supérieur au potentiel de référence, la cellule est considérée comme étant 5 dans un état fortement résistif, et si le potentiel du noeud BL est inférieur au potentiel de référence, la cellule est considérée comme étant dans un état faiblement résistif. Dans cet exemple, pendant des phases (RET) de veille ou de rétention d'information, c'est-à-dire lorsque la mémoire est 10 alimentée mais qu'aucune opération d'initialisation, d'écriture ou de lecture n'est effectuée dans la cellule, les noeuds BL et SL sont mis à un même potentiel, par exemple un potentiel positif de l'ordre de VDD, et le transistor 103 est bloqué par l'application d'un potentiel adapté, par exemple de de 0 V, sur 15 le noeud WL. Un inconvénient de la cellule mémoire 100 décrite en relation avec les figures 1 et 2 est lié notamment aux niveaux de tension à appliquer pour programmer la cellule dans un état faiblement résistif (FORM et SET) ou dans un état fortement 20 résistif (RESET). En particulier, lors des phases de RESET, un potentiel V RESET relativement élevé (supérieur au potentiel VDD) est appliqué sur le noeud BL, et un potentiel encore plus élevé est appliqué sur le noeud WL pour rendre le transistor 103 passant. Il en résulte une certaine complexité des circuits de commande de 25 la mémoire pour appliquer des niveaux de tension adaptés sur les noeuds BL et WL des cellules. De plus, l'oxyde de grille du transistor 103 peut être soumis à des tensions relativement importantes (supérieures à VDD), ce qui peut entrainer une dégradation relativement rapide de ce transistor. 30 La figure 3 est un schéma électrique illustrant un exemple d'un mode de réalisation d'une cellule élémentaire 300 d'une mémoire résistive. Dans cet exemple, la cellule 300 comprend les mêmes éléments que la cellule 100 de la figure 1, agencés sensiblement de la même manière, et comprend en outre un deuxième 35 transistor d'accès 305, un transistor MOS à canal P dans l'exemple 3024272 B13256 - DD15190ST 9 représenté, reliant le noeud n à un noeud supplémentaire DL de la cellule, non connecté au noeud BL. La grille du transistor 305 est connectée à un noeud supplémentaire GL de la cellule, non connecté au noeud WL. 5 La figure 4 est un chronogramme illustrant un exemple d'un procédé de commande de la cellule 300 de la figure 3. Plus particulièrement, la figure 4 illustre l'évolution, en fonction du temps, des potentiels appliqués sur les noeuds SL, BL, WL, DL et GL de la cellule 300 lors de différentes phases de commande de 10 la cellule. Lors d'une phase d'initialisation (FORM) de la cellule 300, le noeud BL est mis à un potentiel de référence ou masse, par exemple de 0 V, le noeud SL est mis à un potentiel positif VFORM , par exemple supérieur à VDD, par exemple de l'ordre de 15 2v *-DD, et le transistor d'accès 103 de la cellule est rendu passant par application d'un potentiel positif inférieur au potentiel VFORM , par exemple de l'ordre de VDD, sur le noeud WL. Pendant la phase d'initialisation, le transistor 305 est maintenu bloqué. Pour cela, dans cet exemple, les noeuds GL et DL sont tous deux 20 mis à un même potentiel positif, par exemple de l'ordre de VDD. Lors d'une phase (RESET) de reprogrammation de la cellule 300 dans un état fortement résistif, le noeud SL est mis à la masse, le noeud DL est mis à un potentiel positif VRESET, par exemple supérieur à VDD, par exemple de l'ordre de 1, 5*VDD, 25 et le transistor d'accès 305 de la cellule est rendu passant par application d'un potentiel positif inférieur au potentiel VRESET, par exemple un potentiel de l'ordre de VDD/2, sur le noeud GL. Pendant la phase de reprogrammation de la cellule dans un état fortement résistif, le transistor 103 est maintenu bloqué. Pour 30 cela, dans cet exemple, les noeuds BL et WL sont tous deux mis à un même potentiel positif, par exemple de l'ordre de VDD. Lors d'une phase (SET) de reprogrammation de la cellule 300 dans un état faiblement résistif, le noeud BL est mis à la masse, le noeud SL est mis à un potentiel positif VSET, par exemple 35 de l'ordre de VDD, et le transistor d'accès 103 de la cellule est 3024272 B13256 - DD15190ST 10 rendu passant par application d'un potentiel positif, par exemple de l'ordre de VDD, sur le noeud WL. Pendant cette étape, le transistor 305 est maintenu bloqué. Pour cela, dans cet exemple, les noeuds DL et GL sont mis à un même potentiel positif, par 5 exemple de l'ordre de VDD- Lors d'une phase (READ) de lecture de la cellule 300, le noeud BL est préchargé à un potentiel positif VREADI, par exemple de l'ordre de VDD, puis laissé flottant, et le noeud SL est mis à un potentiel V READ2 inférieur au potentiel V READ1 , par 10 exemple à un potentiel de l'ordre de VDD/2. Le transistor d'accès 103 de la cellule est alors rendu passant par application d'un potentiel positif, par exemple de l'ordre de VDD, sur le noeud WL. Après un temps de décharge pendant lequel le transistor d'accès 103 est à l'état passant, le potentiel du noeud BL est 15 comparé à un potentiel de référence par un circuit de lecture non représenté. Dans cet exemple, pendant la phase de lecture, le transistor 305 est maintenu bloqué. Pour cela, les noeuds DL et GL sont mis à un même potentiel positif, par exemple de l'ordre de VDD- 20 Dans cet exemple, pendant des phases (RET) de veille ou de rétention d'information, c'est-à-dire lorsque la mémoire est alimentée mais qu'aucune opération d'initialisation, d'écriture ou de lecture n'est effectuée dans la cellule, les noeuds BL, SL et DL sont mis à un même potentiel, par exemple un potentiel 25 positif de l'ordre de VDD, et les transistors 103 et 305 sont bloqués par l'application de potentiels adaptés sur les noeuds WL et GL, par exemple un potentiel de 0 V sur le noeud WL et un potentiel de l'ordre de VDD sur le noeud GL. Un avantage de la cellule mémoire 300 réside dans le 30 fait qu'elle comprend deux noeuds BL et DL distincts permettant tous deux d'appliquer des potentiels de commande sur le noeud n, via le transistor 103 pour le noeud BL et via le transistor 305 pour le noeud DL. Ceci permet de simplifier les circuits de commande de la cellule. En particulier, on peut par exemple 35 choisir d'utiliser le noeud BL et le transistor 103 pour appliquer 3024272 B13256 - DD15190ST 11 des tensions positives entre les noeuds SL et n (pendant les phases de FORM et de SET dans cet exemple), et d'utiliser le noeud DL et le transistor 305 pour appliquer des tensions négatives entre les noeuds SL et n (pendant les phases de RESET et de READ 5 dans cet exemple). Ceci permet en outre d'améliorer la fiabilité de la cellule et de prolonger sa durée de vie. En effet, la prévision du transistor 305 et du noeud supplémentaire DL permet de mettre en oeuvre des modes de commande dans lesquels les oxydes de grille des transistors 103 et 305 ne sont soumis qu'à des 10 tensions relativement faibles, typiquement inférieures à VDD, ce qui n'est pas possible avec une cellule du type décrit en relation avec la figure 1. De plus, le dimensionnement de chacun des transistors 103 et 305 peut être adapté spécifiquement aux opérations pour lesquelles ce transistor est destiné à être 15 utilisé. En particulier, les transistors 103 et 305 peuvent avoir des largeurs de canal différentes. Ceci permet par exemple d'obtenir, à partir de niveaux de tension identiques, des niveaux de courant différents dans l'élément de stockage selon que le courant passe par le transistor 103 ou par le transistor 305. 20 La figure 5 est un schéma électrique illustrant une variante de réalisation de la cellule 300 de la figure 3. La cellule 500 de la figure 5 diffère de la cellule 300 en ce que, dans l'exemple de la figure 5, le noeud GL est connecté à un noeud ou rail d'application d'un potentiel d'alimentation haute 25 constant, le potentiel VDD dans cet exemple. Dans l'exemple de la figure 5, le signal appliqué sur le noeud DL est transmis ou bloqué par le transistor 305 en fonction de sa valeur. En particulier, le transistor 305 est passant lorsque le potentiel du noeud DL est supérieur à VDD + VT, où VT désigne la tension de 30 seuil du transistor 305, et bloqué lorsque le potentiel du noeud DL est inférieur à VDD + VT. Un avantage de cette variante de réalisation est que la cellule 500 comprend un noeud de commande de moins que dans l'exemple de la figure 3, ce qui simplifie la réalisation des circuits de commande de la mémoire. 3024272 B13256 - DD15190ST 12 La cellule 500 de la figure 5 peut par exemple être commandée selon un procédé similaire à celui décrit en relation avec la figure 4. A titre d'exemple, le procédé de commande de la cellule 500 diffère du procédé de la figure 4 uniquement par le 5 mode de commande du transistor 305. En particulier, lors des phases d'initialisation (FORM) de la cellule, de reprogrammation de la cellule dans un état faiblement résistif (SET), de lecture (READ) et de veille (RET), le transistor 305 peut être maintenu bloqué en appliquant sur le noeud DL un potentiel positif 10 inférieur à VDD + VT, par exemple un potentiel de l'ordre de VDD- Lors des phases de reprogrammation de la cellule dans un état fortement résistif (RESET), le transistor 305 peut être rendu passant en appliquant sur le noeud DL un potentiel positif supérieur à VDD + VT, par exemple un potentiel de l'ordre de 15 1, 5*VDD- La figure 6 est un schéma électrique illustrant une variante de réalisation différentielle de la cellule 300 de la figure 3. La cellule 600 de la figure 6 comprend les mêmes éléments que la cellule 300 de la figure 3, connectés sensiblement de la 20 même manière, et comprend en outre, un deuxième élément de stockage 101' à résistance programmable, par exemple identique ou similaire à l'élément 101, et des troisième et quatrième transistors d'accès 103' et 305', par exemple respectivement identiques ou similaires aux transistors 103 et 305. Le transistor 25 103' est connecté en série avec l'élément de stockage 101' entre un noeud BLB de la cellule 600 (non connecté aux noeuds BL et DL) et le noeud SL. Dans cet exemple, les électrodes de l'élément de stockage 101' sont connectées respectivement au noeud SL et à un noeud intermédiaire n' (non connecté au noeud n) de la cellule 30 600, et les noeuds de conduction (source, drain) du transistor 103' sont connectés respectivement au noeud n' et au noeud BLB. La grille du transistor 103' est connectée au noeud WL. Les électrodes de conduction du transistor 305' sont connectées respectivement au noeud n' et au noeud DL. La grille du transistor 35 305' est connectée au noeud GL. Dans cet exemple, on considère 3024272 B13256 - DD15190ST 13 que l'élément de stockage 101' de la cellule 600 est connecté de telle façon que la programmation de l'élément 101' dans un état faiblement résistif soit obtenu par application d'une tension positive entre les noeuds SL et n' de la cellule, et que la 5 programmation de l'élément 101' dans un état fortement résistif soit obtenu par application d'une tension négative entre les noeuds SL et n' de la cellule. La cellule 600 est adaptée à stocker une information de façon différentielle, c'est-à-dire que lorsque l'élément de 10 stockage 101 est programmé dans un état fortement résistif, l'élément de stockage 101' est programmé dans un état faiblement résistif, et lorsque l'élément de stockage 101 est programmé dans un état faiblement résistif, l'élément de stockage 101' est programmé dans un état fortement résistif. Ceci permet une lecture 15 plus aisée et plus fiable de la valeur stockée dans la cellule. A titre d'exemple, lors d'une phase d'initialisation (FORM) de la cellule 600, les noeuds BL et BLB sont tous les deux mis à la masse, le noeud SL est mis au potentiel VFOp, et les transistors 103 et 103' de la cellule sont tous deux rendus 20 passants par application d'un potentiel adapté (par exemple de l'ordre de VDD) sur le noeud WL. Pendant la phase d'initialisation, les transistors 305 et 305' peuvent être maintenus bloqués, par exemple en appliquant un même potentiel positif (par exemple de l'ordre de VDD) sur les noeuds GL et DL. 25 Lors d'une phase (RESET) de reprogrammation de la cellule 600 dans un état fortement résistif, le noeud SL peut être mis à la masse, le noeud DL peut être mis au potentiel positif VRESET, et les transistors d'accès 305 et 305' de la cellule peuvent être rendus passant par application d'un potentiel positif 30 inférieur au potentiel VRESET sur le noeud GL (par exemple un potentiel de l'ordre de VDD/2). Pendant la phase de reprogrammation de la cellule dans un état fortement résistif, les transistors 103 et 103' peuvent être maintenus bloqués, par exemple par application d'un même potentiel positif sur les noeuds 35 BL, BLB et WL, par exemple un potentiel de l'ordre de VDD- 3024272 B13256 - DD15190ST 14 Lors d'une phase (SET) de reprogrammation de la cellule 600 dans un état faiblement résistif, les noeuds BL et BLB peuvent être mis à la masse, le noeud SL peut être mis au potentiel positif VSET, et les transistors d'accès 103 et 103' de la cellule peuvent 5 être rendus passants par application d'un potentiel positif (par exemple de l'ordre de VDD) sur le noeud WL. Pendant cette étape, les transistors 305 et 305' peuvent être maintenus bloqués, par exemple par application d'un même potentiel positif, par exemple de l'ordre de VDD, sur les noeuds DL et GL. 10 Pour écrire une donnée de façon différentielle dans la cellule 600, on peut d'abord prévoir de reprogrammer la cellule dans un état fortement résistif comme indiqué ci-dessus (phase de RESET). Le noeud SL peut ensuite être mis au potentiel positif VSET, et l'un des noeuds BL et BLB peut être mis à la masse et 15 l'autre au potentiel VSET- Les transistors 103 et 103' peuvent alors être rendus passants par application d'un potentiel positif, par exemple de l'ordre de VDD, sur le noeud WL. Si le noeud BL est à la masse et le noeud BLB au potentiel VsET, l'élément de stockage 101 passera à l'état faiblement résistif et l'élément de 20 stockage 101' restera à l'état fortement résistif. Inversement, si le noeud BLB est à la masse et le noeud BL au potentiel VsET, l'élément de stockage 101' passera à l'état faiblement résistif et l'élément de stockage 101 restera à l'état fortement résistif. Pendant cette étape, les transistors 305 et 305' peuvent être 25 maintenus bloqués, par exemple par application d'un même potentiel positif, par exemple de l'ordre de VDD, sur les noeuds DL et GL. Lors d'une phase (READ) de lecture d'une donnée mémorisée de façon différentielle dans la cellule 600, les noeuds BL et BLB peuvent être préchargés à un même potentiel positif 30 VREAD1 (par exemple de l'ordre de VDD) puis laissés flottants, et le noeud SL peut être mis à un potentiel VREAD2 inférieur au potentiel VREAD1 (par exemple un potentiel de l'ordre de VDD/2) . Les transistors d'accès 103 et 103' de la cellule sont alors rendus passants par application d'un potentiel positif, par 35 exemple de l'ordre de VDD, sur le noeud WL. Après un temps de 3024272 B13256 - DD15190ST 15 décharge pendant lequel les transistors 103 et 103' sont à l'état passant, un circuit de lecture non représenté détermine si la tension entre les noeuds BL et BLB est positive ou négative, ce qui permet de connaître la valeur stockée dans la cellule. Dans 5 cet exemple, pendant la phase de lecture, les transistors 305 et 305' peuvent être maintenus bloqués, par exemple par application d'un potentiel positif (par exemple de l'ordre de VDD) sur le noeud GL. Pendant les phases (RET) de veille ou de rétention 10 d'information, c'est-à-dire lorsque la mémoire est alimentée mais qu'aucune opération d'initialisation, d'écriture ou de lecture n'est effectuée dans la cellule, les noeuds BL, BLB, SL et DL peuvent être mis à un même potentiel, par exemple un potentiel positif (par exemple de l'ordre de VDD), et les transistors 103, 15 103', 305 et 305' peuvent être bloqués par l'application de potentiels adaptés sur les noeuds WL et GL. A titre de variante, dans l'exemple de la figure 6, le noeud GL peut, comme dans l'exemple de la figure 5, être connecté à un noeud d'application d'un potentiel d'alimentation haute 20 constant, par exemple le potentiel VDD. Dans ce cas, la commande des transistors 305 et 305' s'effectue via le noeud DL, de façon similaire à ce qui a été décrit en relation avec la figure 5. La figure 7 est un schéma électrique illustrant une variante de réalisation d'une cellule mémoire différentielle. La 25 cellule 700 de la figure 7 correspond sensiblement au complémentaire de la cellule 600 de la figure 6. Dans la cellule 700 de la figure 7, l'élément 101 est connecté entre les noeuds n et DL de telle façon que la programmation de l'élément 101 dans un état faiblement résistif soit obtenu par application d'une 30 tension positive entre les noeuds DL et n, et que la programmation de l'élément 101 dans un état fortement résistif soit obtenu par application d'une tension négative entre les noeuds DL et n. De plus, dans cet exemple, l'élément 101' est connecté entre les noeuds n' et DL de telle façon que la programmation de l'élément 35 101' dans un état faiblement résistif soit obtenu par application 3024272 B13256 - DD15190ST 16 d'une tension positive entre les noeuds DL et n', et que la programmation de l'élément 101' dans un état fortement résistif soit obtenu par application d'une tension négative entre les noeuds DL et n'. Dans cet exemple, les transistors 103 et 103' 5 sont des transistors MOS à canal P, et sont connectés respectivement entre les noeuds n et BL et entre les noeuds n' et BLB. Les grilles des transistors 103 et 103' sont connectées au noeud WL. Dans cet exemple, les transistors 305 et 305' sont des transistors MOS à canal N, et sont connectés respectivement entre 10 les noeuds n et SL et entre les noeuds n' et SL. Les grilles des transistors 305 et 305' sont connectées au noeud GL. La figure 8 est un schéma électrique illustrant un exemple d'un mode de réalisation d'un mémoire résistive. La mémoire de la figure 8 comprend une matrice de N*M cellules mémoire 15 800ij identiques ou similaires disposées en N lignes et M colonnes, avec N et M entiers supérieurs à 1, i entier allant de 1 à N (indice de ligne) et j entier allant de 1 à M (indice de colonne). Dans cet exemple, chaque cellule 800ij comprend un élément de stockage 101ij à résistance programmable, connecté 20 entre des noeuds SLij et nij de la cellule. Dans cet exemple, l'élément 101ij est connecté de telle façon que la programmation de l'élément 101ij dans un état faiblement résistif soit obtenu par application d'une tension négative entre les noeuds SLij et nij, et que la programmation de l'élément 101ij dans un état 25 fortement résistif soit obtenu par application d'une tension positive entre les noeuds SLij et nij. Chaque cellule 800ij comprend en outre un transistor MOS 103ij, un transistor à canal N dans l'exemple représenté, connecté entre le noeud nij et un noeud BLij de la cellule. La grille du transistor 103ij est 30 connectée à un noeud WLij de la cellule. Chaque cellule 800ij comprend de plus un transistor MOS 305ij, un transistor à canal P dans cet exemple, connecté entre le noeud nij et un noeud DLij de la cellule distinct du noeud BLij. La grille du transistor 305ij est connectée à un noeud GLij de la cellule. Dans cet exemple, 35 dans chaque cellule élémentaire 800ij, le noeud GLij de la cellule 3024272 B13256 - DD15190ST 17 est connecté à un noeud d'application d'un potentiel d'alimentation haute constant, le potentiel VDD dans l'exemple représenté. Dans cet exemple, l'initialisation (FORM) d'une cellule 5 800ij peut être effectuée par l'intermédiaire du transistor 305ij, en mettant les noeuds SLij et DLij de la cellule respectivement à la masse et au potentiel VFoRm (VFORM étant supérieur à VDD+VT pour provoquer la mise en conduction du transistor 305ij). La reprogrammation de la cellule dans un état fortement résistif 10 (RESET) peut être effectuée par l'intermédiaire du transistor 103ij, en mettant les noeuds SLij et BLij respectivement au potentiel V RESET et à la masse, et le noeud WLij à un potentiel de commande à l'état passant du transistor 103ij. La reprogrammation de la cellule dans un état faiblement résistif 15 (SET) peut être effectuée par l'intermédiaire du transistor 305ij, en mettant les noeuds SLij et DLij de la cellule respectivement à la masse et au potentiel VSET (VSET étant supérieur à VDD+VT pour provoquer la mise en conduction du transistor 305ij). La lecture (READ) de la cellule peut être effectuée par l'intermédiaire du 20 transistor 103ij, en mettant les noeuds SLij et BLij respectivement au potentiel VREAD1 et au potentiel VREAD2, et le noeud WLij à un potentiel de commande à l'état passant du transistor 103ij. Dans cet exemple, les noeuds BLij des cellules 800ij 25 d'une même colonne de rang j de la matrice sont connectés par une piste conductrice BLj, les noeuds DLij des cellules 800ij d'une même colonne de rang j de la matrice sont connectés par une piste conductrice DLj, les noeuds WLij des cellules 800ij d'une même ligne de rang i de la matrice sont connectés par une piste 30 conductrice WLi, et les noeuds SLij des cellules 800ij d'une même ligne de rang i de la matrice sont connectés par une piste conductrice SLi. Les phases de FORM et de SET peuvent être effectuées selon trois types de granularité, à savoir par cellule, par groupe 35 de plusieurs cellules d'une même ligne de la matrice, ou par 3024272 B13256 - DD15190ST 18 groupe de plusieurs cellules situées aux intersections d'un ensemble de plusieurs lignes et de plusieurs colonnes de la matrice. A titre d'exemple, pour initialiser (FORM) 5 individuellement une cellule 800ii, la piste SLi peut être mise à la masse, les autres pistes SL peuvent être mises au potentiel VFORM, la piste DLi peut être mise au potentiel VFoRm, et les autres pistes DL peuvent être mises à un potentiel permettant de bloquer les transistors MOS 305 correspondants, par exemple au 10 potentiel VDD. Lors de cette opération, les transistors 103 de toutes les cellules de la matrice peuvent être maintenus bloqués, par exemple par application d'un même potentiel positif (par exemple le potentiel VDD) sur toutes les pistes BL et WL de la mémoire. La reprogrammation (SET) de la cellule dans un état 15 faiblement résistif peut être effectuée de façon similaire, en remplaçant le potentiel VFoRm par le potentiel VSET. Pour initialiser (FORM) ou reprogrammer dans un état faiblement résistif (SET) simultanément plusieurs cellules d'une même ligne de rang i de la mémoire, la piste SLi peut être mise à 20 la masse, les autres pistes SL peuvent être mises au potentiel positif VFoRm ou VSET (selon l'opération que l'on souhaite effectuer), les pistes DL des colonnes que l'on souhaite activer peuvent être mises au potentiel positif VFOp ou VsET, et les autres pistes DL peuvent être mises à un potentiel permettant de 25 bloquer les transistors MOS 305 correspondants, par exemple au potentiel VDD. Pour initialiser (FORM) ou reprogrammer dans un état faiblement résistif (SET) simultanément les cellules situées aux intersections d'un ensemble de plusieurs lignes et plusieurs 30 colonnes de la mémoire, les pistes SL des lignes à activer peuvent être mises à la masse, et les autres pistes SL peuvent être mises au potentiel positif VFOp ou VSET (selon l'opération que l'on souhaite effectuer), les pistes DL des colonnes à activer peuvent être mises au potentiel VFOp ou VSET, et les autres pistes DL 3024272 B13256 - DD15190ST 19 peuvent être mises à un potentiel permettant de bloquer les transistors MOS 305 correspondants, par exemple au potentiel VDD. Les phases de RESET peuvent être effectuées selon les trois types de granularité susmentionnés, à savoir par cellule, 5 par groupe de plusieurs cellules d'une même ligne, ou par groupe de plusieurs cellules situées aux intersections d'un ensemble de plusieurs lignes et d'un ensemble de plusieurs colonnes. A titre d'exemple, pour reprogrammer individuellement une cellule 800ij dans un état fortement résistif (RESET), la 10 piste SLi peut être mise au potentiel positif V RESET, la piste BLj peut être mise à la masse, et la piste WLi peut être mise à un potentiel de commande à l'état passant du transistor 103ij, par exemple le potentiel VDD. Les autres pistes SL peuvent être mises à la masse, et les autres pistes BL et WL peuvent être mises 15 à un même potentiel positif, par exemple le potentiel VDD, de façon à bloquer les transistors 103 correspondants. Lors de cette opération, les transistors 305 de toutes les cellules de la matrice peuvent être maintenus bloqués, par exemple par application d'un potentiel positif de l'ordre de VDD sur toutes 20 les pistes DL de la mémoire. Pour reprogrammer dans un état fortement résistif (RESET) simultanément plusieurs cellules d'une même ligne de rang i de la mémoire, la piste SLi peut être mise au potentiel V RESET, les pistes BL des colonnes à activer peuvent être mises à la 25 masse, et la piste WLi peut être mise à un potentiel de commande à l'état passant du transistor 103ij, par exemple le potentiel VDD. Les autres pistes SL peuvent être mises à la masse, et les autres pistes BL et WL peuvent être mises à un même potentiel positif, par exemple le potentiel VDD, de façon à bloquer les 30 transistors 103 correspondants. Les transistors 305 de toutes les cellules de la matrice peuvent être maintenus bloqués, par exemple par application d'un potentiel positif de l'ordre de VDD sur toutes les pistes DL de la mémoire. Pour reprogrammer dans un état fortement résistif 35 (RESET) simultanément les cellules situées aux intersections d'un 3024272 B13256 - DD15190ST 20 ensemble de plusieurs lignes et plusieurs colonnes de la mémoire, les pistes SL des lignes à activer peuvent être mises au potentiel VRESET, les pistes BL des colonnes à activer peuvent être mises à la masse, et les pistes WL des lignes à activer peuvent être mises 5 à un potentiel de commande à l'état passant des transistors 103 correspondants, par exemple au potentiel VDD. Les autres pistes SL peuvent être mises à la masse, et les autres pistes BL et WL peuvent être mises à un même potentiel positif, par exemple le potentiel VDD, de façon à bloquer les transistors 103 10 correspondants. Les transistors 305 de toutes les cellules de la matrice peuvent être maintenus bloqués, par exemple par application d'un potentiel positif de l'ordre de VDD sur toutes les pistes DL de la mémoire. Les phases de lecture (READ) peuvent être effectuées 15 selon deux types de granularité, à savoir par cellule, ou par groupe de plusieurs cellules d'une même ligne, avec des sens de polarisations identiques à ceux des phases de reprogrammation dans un état fortement résistif (RESET). La figure 9 est une vue en coupe illustrant de façon 20 schématique un exemple de réalisation d'une cellule mémoire 300 du type décrit en relation avec la figure 3. Dans cet exemple, la cellule 300 est réalisée dans et sur un substrat de type semiconducteur sur isolant (SOI), comportant un empilement d'un support semiconducteur 901, par exemple en silicium, d'une couche 25 isolante 903 (BOX), par exemple en oxyde de silicium, et d'une couche semiconductrice 905, par exemple en silicium. Les transistors 103 et 305 sont formés dans et sur la couche semiconductrice 905. Plus particulièrement, le transistor 103 comprend deux régions 907 et 909 dopées de type N (N+), séparées 30 par une région 908 dopée de type P, les régions 907, 908 et 909 étant formées dans la couche 905, et la région 908 étant surmontée d'un empilement de grille 910. Le transistor 305 comprend deux régions 911 et 913 dopées de type P (P+), séparées par une région 912 dopée de type N, les régions 911, 912 et 913 étant formées 35 dans la couche 903, et la région 912 étant surmontée d'un 3024272 B13256 - DD15190ST 21 empilement de grille 914. Dans cet exemple, les régions 909 et 911 sont juxtaposées et reliées par une métallisation formée du côté de leur face supérieure (c'est-à-dire opposée à la couche 905), connectant les régions 909 et 911 au noeud n de la cellule. 5 Une métallisation formée du côté de la face supérieure de la région 907 connecte la région 907 au noeud BL de la cellule, et une métallisation formée du côté de la face supérieure de la région 913 connecte la région 913 au noeud DL de la cellule. Les grilles 910 et 914 sont respectivement connectées au noeud WL et 10 au noeud GL. L'élément de stockage à résistance programmable 101 est formé dans les couches supérieures (non représentées) de la structure, entre le noeud n et le noeud SL. La structure de la figure 9 présente l'avantage d'être particulièrement compacte, notamment du fait de la juxtaposition 15 des transistors 103 et 305 et de la disposition de l'élément de stockage 101 dans l'espace situé au-dessus des transistors 103 et 105. Les modes de réalisation décrits ne se limitent toutefois pas à cet agencement particulier. La figure 10 est un schéma électrique partiel d'un 20 exemple de réalisation d'un circuit de commande adapté à fournir les différents potentiels de commande d'une cellule mémoire du type décrit en relation avec les figures 3 à 9. Plus particulièrement, la figure 10 représente un circuit adapté à fournir les différents niveaux de potentiel de commande à 25 appliquer sur le noeud SL d'une cellule mémoire résistive du type décrit en relation avec les figures 3 et 4. Le circuit de la figure 10 comprend un étage haute tension 1001 destiné à fournir un potentiel supérieur à VDD (notamment le potentiel VFoRm dans l'exemple de la figure 4). Dans cet exemple, l'étage 1001 comporte 30 deux transistors MOS à canal P 1003 et 1005 en série entre le noeud SL et un noeud N1 d'application d'un potentiel positif constant supérieur à VDD, de l'ordre de 2 *VDD dans cet exemple. A titre de variante, pour avoir le choix entre plusieurs potentiels compris entre VDD et v 2 *-DD , plusieurs ensembles de transistors 35 cascodés peuvent être connectés en parallèle entre le noeud SL et 3024272 B13256 - DD15190ST 22 le noeud Ni. Le circuit de la figure 10 comprend en outre un étage basse tension 1007 destiné à fournir des potentiels compris dans la plage allant du potentiel GND, ou potentiel de masse, au potentiel VDD (notamment les potentiels VSET et V READ2 dans 5 l'exemple de la figure 4). Dans cet exemple, l'étage 1007 comporte un premier inverseur 1009 dont un noeud d'alimentation basse est connecté à la masse et dont un noeud d'alimentation haute est connecté à un noeud N2 d'application d'un premier potentiel positif constant inférieur ou égal à VDD, de l'ordre de VDD/2 dans 10 cet exemple. Dans cet exemple, l'étage 1007 comporte en outre un deuxième inverseur 1011 dont un noeud d'alimentation basse est connecté à un noeud sl de sortie de l'inverseur 1009 et dont un noeud d'alimentation haute est connecté à un noeud N3 d'application d'un deuxième potentiel positif constant inférieur 15 ou égal à VDD et supérieur au premier potentiel, de l'ordre de VDD dans cet exemple. Un noeud d'entrée el de l'inverseur 1009 est adapté à recevoir un potentiel de commande compris entre le potentiel GND et le potentiel VDD, et un noeud d'entrée e2 de l'inverseur 1011 est adapté à recevoir un potentiel de commande 20 compris entre le potentiel GND et le potentiel VDD. Un noeud de sortie s2 de l'inverseur 1011 est relié au noeud SL par un transistor MOS à canal N 1013 permettant de déconnecter l'étage basse tension 1007 du noeud SL lorsqu'un potentiel supérieur à VDD est appliqué sur le noeud SL par l'étage haute tension 1001. 25 Des modes de réalisation particuliers ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, à partir des exemples décrits ci-dessus, l'homme de l'art saura prévoir d'autres configurations de cellules 30 élémentaires, notamment en inversant la polarité des éléments de stockage, et/ou en modifiant les types de conductivité des transistors MOS. De plus, bien que l'on ait décrit ci-dessus uniquement des exemples de procédé de commande dans lesquels les phases de 35 lecture (READ) des cellules résistives sont des lectures en 3024272 B13256 - DD15190ST 23 tension, il apparaîtra à l'homme de l'art que les cellules décrites ci-dessus sont compatibles avec une lecture en courant (c'est-à-dire une lecture dans laquelle, pour déterminer l'état de résistivité de l'élément de stockage, on applique une tension 5 fixe aux bornes de l'élément de stockage, et on mesure le courant circulant dans l'élément de stockage). Plus généralement, les modes de réalisation décrits ne se limitent pas aux exemples de procédés de commande décrits ci-dessus. 10 En outre, les modes de réalisation décrits ne se limitent pas à l'exemple particulier de schéma d'interconnexion des cellules élémentaires décrit en relation avec la figure 8. Par ailleurs, divers modes de réalisation avec diverses variantes ont été décrits ci-dessus. L'homme de l'art pourra 15 combiner divers éléments de ces divers modes de réalisation et variantes sans faire preuve d'activité inventive. REVENDICATIONS1. Mémoire non volatile comprenant une pluralité de cellules élémentaires (300 ; 500 ; 600 ; 700 ; 800), chaque cellule comportant : un premier élément de stockage (101) à résistance 5 programmable connecté entre des premier (SL ; DL) et deuxième (n) noeuds de la cellule ; un premier transistor d'accès (103) reliant le deuxième noeud (n) à un troisième noeud (BL) de la cellule ; et un deuxième transistor d'accès (305) reliant le deuxième 10 noeud (n) à un quatrième noeud (DL ; SL) de la cellule. 2. Mémoire selon la revendication 1, dans laquelle, dans chaque cellule (500 ; 800), la grille du deuxième transistor (305) est connectée à un noeud d'application d'un potentiel d'alimentation haute (VDD)- 15 3. Mémoire selon la revendication 1 ou 2, dans laquelle, dans chaque cellule (300 ; 500 ; 600 ; 700 ; 800), les premier (103) et deuxième (305) transistors sont des transistors MOS de types de conductivité opposés. 4. Mémoire selon l'une quelconque des revendications 1 20 à 3, dans laquelle, dans chaque cellule (300 ; 500 ; 600 ; 700 ; 800), le premier transistor (103) est un transistor MOS à canal N, et le deuxième transistor (305) est un transistor MOS à canal P. 5. Mémoire selon l'une quelconque des revendications 1 25 à 4, dans laquelle chaque cellule (600 ; 700) comprend en outre : un deuxième élément de stockage (101') à résistance programmable connecté entre le premier noeud (SL ; DL) et un cinquième noeud (n') de la cellule ; un troisième transistor d'accès (103') reliant le 30 cinquième noeud (n') à un sixième noeud (BLB) de la cellule ; et un quatrième transistor d'accès (305') reliant le cinquième noeud (n') au quatrième noeud (DL ; SL) de la cellule. 6. Mémoire selon la revendication 5, dans laquelle, dans chaque cellule (600 ; 700), la grille du troisième transistor 3024272 B13256 - DD15190ST 25 (103') est connectée à la grille du premier transistor (103), et la grille du quatrième transistor (305') est connectée à la grille du deuxième transistor (305). 7. Mémoire selon la revendication 5 ou 6, dans laquelle, dans chaque cellule, les premier (103) et troisième (103') transistors sont de même type de conductivité, et les deuxième (305) et quatrième (305') transistors sont de même type de conductivité. 8. Mémoire selon l'une quelconque des revendications 1 à 7, dans laquelle lesdites cellules (800ii) sont disposées en lignes et en colonnes. 9. Mémoire selon la revendication 8, dans laquelle, dans chaque ligne, les cellules (800ii) ont leurs premiers noeuds (SLij) connectés par une première piste conductrice (SLi) de connexion en ligne, et les grilles de leurs premiers transistors (103ii) connectées par une deuxième piste conductrice (WLii) de connexion en ligne. 10. Mémoire selon la revendication 9, dans laquelle, dans chaque colonne, les cellules (800ii) ont leurs troisièmes noeuds (BLij) connectés par une première piste conductrice (BLi) de connexion en colonne, et leurs quatrièmes noeuds (DLij) connectés par une deuxième piste conductrice (DLi) de connexion en colonne. 11. Procédé de commande d'une mémoire selon l'une 25 quelconque des revendications 1 à 10, comportant, dans au moins une cellule de la mémoire : une phase d'application d'une tension d'une première polarité aux bornes de l'élément de stockage (101) de la cellule par l'intermédiaire des premier (SL ; DL) et troisième (BL) noeuds 30 de la cellule et du premier transistor (103) de la cellule ; et une phase d'application d'une tension de polarité opposée aux bornes de l'élément de stockage (101) de la cellule par l'intermédiaire des premier (SL ; DL) et quatrième (DL ; SL) noeuds de la cellule et du deuxième transistor (305) de la cellule.