FR 3025333 A1 20160304 FR 1401900 A 20140826 1 SERVEUR COMPRENANT UNE PLURALITE DE MODULES La présente invention a trait au domaine des systèmes de traitement de l'information et/ou de la communication. Plus particulièrement, l'invention propose la réalisation d'un serveur multi- modules et l'implémentation des fonctions qui lui sont associées. Parmi les architectures de serveurs informatiques, les serveurs réseaux multiprocesseurs dits SMP, acronyme anglais de « Symetric Multi Processor », sont typiquement réalisés par une pluralité de circuits intégrés, communément appelés sockets. Pour ces serveurs, les sockets constituent les processeurs du système, ces circuits intégrés étant reliés par un bus d'interconnexion à très haut débit et à très faible latence, permettant la réalisation d'une mémoire partagée. On entendra par la suite par « interconnexion », une liaison physique et logique connectant deux interfaces de connexion. Généralement, pour des raisons de performances électriques, chaque socket supporte directement une partie des composants mémoire du serveur SMP. L'ensemble de cette mémoire est alors rendue cohérente au moyen de contrôleurs de mémoires, permettant de 20 garantir automatiquement que toute donnée modifiée par l'un des processeurs est alors visible par tous les autres. Pour des raisons physiques, un serveur SMP présentant un nombre élevé de sockets doit alors être divisé en plusieurs sous-systèmes. Ces sous-systèmes peuvent, à titre d'exemple, être réalisés par des cartes 25 filles connectées à une carte mère, des lames connectées à un fond de panier distribuant les alimentations et les signaux des bus, ou encore des modules autoalimentés en tension et courant par le secteur. On parle alors de serveur SMP mufti-modulaire. Quelle que soit l'architecture d'un serveur SMP, celui-ci nécessite 30 des outils d'administration matérielle basés sur des normes et/ou standards. Ainsi, l'interface de gestion intelligente de matériel, dite IPMI (acronyme anglais de « Intelligent Platform Management Interface ») propose un ensemble de spécifications d'interfaces visant à gérer, 35 c'est-à-dire superviser et contrôler, l'état physique de certains composants ou matériels électroniques présents dans des équipements informatiques. La norme IPMI permet, à titre d'exemple, de surveiller 3025333 2 dans un serveur la régulation en température, en tension, en alimentation électrique des microprocesseurs, leur bonne mise sous tension, le taux d'humidité des composants, ou encore la vitesse des ventilateurs de refroidissement. L'ensemble des fonctions de l'IPMI sont 5 en général activables via un système basique d'entrée/sortie dit BIOS (acronyme anglais de «Basic Input/Output System ») ou via un logiciel de gestion fourni par le constructeur de l'équipement. Ainsi, en cas de nécessité, par exemple lors de la remontée d'une alerte associée à un événement (ex : surchauffe) d'un équipement, l'administrateur d'un 10 réseau est capable via une interface graphique appropriée et depuis un même lieu (ex : sur une machine locale ou à distance), d'éteindre électriquement l'équipement concerné, le redémarrer, réinitialiser ses paramètres si nécessaire, ou encore allumer un équipement alternatif. Pour des équipements matériels (dits « hardware » en anglais), la 15 supervision de l'état physique des composants ou matériels électroniques est couramment assurée par un contrôleur de gestion de la carte de base dit BMC (acronyme anglais de « Baseboard Management Controler »), implémenté sur la carte mère, ou sur la carte principale du matériel à superviser. A titre d'exemple, pour un serveur, les fonctions du BMC sont réalisées par l'intégration sur la carte mère du serveur d'un système sur une puce SOC (acronyme anglais de « System On Chip »), sur lequel est exécuté un micrologiciel (dit « firmware » en anglais) implémentant la norme IPMI. Cependant, les diverses implémentations existantes ne répondent qu'à la problématique courante d'un serveur mono carte-mère. Dans le cas d'un serveur comprenant une pluralité de modules connectés via des bus logistiques de données à un composant d'interconnexion, par exemple connectés selon le standard I2C (acronyme anglais de « Inter- Integrated Circuit »), l'utilisation d'un contrôleur BMC s'avère rapidement limitée. Le nombre de capteurs augmente en effet proportionnellement avec le nombre de modules interconnectés, tandis que la norme IPMI se limite à un nombre prédéfini de capteurs autorisés. Par ailleurs, l'accroissement du nombre de modules nécessite l'extension des bus logistiques de données. Une telle extension, dans le cas par exemple de l'12C, est peu fiable, manque de performance et de souplesse. 3025333 3 Afin de contourner les problèmes dus au support de l'IPMI, une solution consiste alors à se tourner vers des standards d'administration propriétaires. Une telle solution s'avère néanmoins peu intéressante, si l'on souhaite continuer à garantir à la fois une interopérabilité et des 5 possibilités d'intégration des serveurs avec des systèmes de gestion de données existants, ces systèmes utilisant des interfaces de gestion standard. Il convient donc de continuer à assurer le support de la norme IPMI, et plus généralement d'interfaces de gestion standard, pour des 10 équipements informatiques multi-modules, en vue de garantir la compatibilité inter-équipements. La présente invention a pour objet de remédier aux inconvénients précités. Un premier objectif est de proposer une architecture de serveur 15 multi-module. Un deuxième objectif est de proposer un serveur multi-module avec un nombre de modules extensibles et permettant la compatibilité logicielle avec des interfaces de gestion standard. Un troisième objectif est de proposer un micrologiciel compatible 20 avec des interfaces de gestion standard, telle la norme IPMI, et permettant la gestion de tout module constitutif d'un serveur multimodule. A cet effet, il est proposé un serveur comprenant une pluralité de modules, chaque module comprenant 25 un élément de communication apte à assurer la cohérence d'une mémoire partagée entre les modules ; une pluralité de processeurs CPU connectés entre eux et connectés à l'élément de communication ; un système sur une puce SOC connecté à la pluralité de 30 processeurs CPU et à l'élément de communication, le système sur une puce SOC exécutant un micrologiciel ; un réseau de portes programmables (FPGA) connecté au système sur une puce SOC, à l'élément de communication et à la pluralité de processeurs CPU ; 35 les modules étant interconnectés par 3025333 4 - une interconnexion entre chaque élément de communication via un réseau XQPI ; - une interconnexion entre chaque système sur une puce SOC via un réseau privé en protocole Ethernet, encapsulant un protocole de 5 communication en accord avec la norme IPMB ; le micrologiciel exécuté sur chaque système sur une puce SOC de chaque module réalisant deux composants logiciels, à savoir : - un composant contrôleur satellite de gestion du système (SMC) apte à mesurer les paramètres physiques de son module et gérer 10 les fonctions locales de ce module ; - un composant contrôleur de gestion de la carte de base (BMC) apte à superviser l'ensemble des SMC de tous les modules, gérer de manière centrale l'ensemble des fonctions du serveur et échanger des données avec chacun des composants BMC via 15 l'interconnexion entre chaque système sur une puce SOC. Avantageusement, dans ce serveur, l'interconnexion des éléments de communication et l'interconnexion des SOC sont réalisées via l'intermédiaire d'un boitier d'interconnexion, le boitier d'interconnexion comprenant un réseau de portes programmables (FPGA). 20 Avantageusement, dans ce serveur, le boitier d'interconnexion est alimenté électriquement par les modules, chaque module comprenant au moins deux blocs d'alimentation PSU, les blocs d'alimentations PSU étant dimensionnés avec une redondance 2N. Avantageusement, dans ce serveur, une des fonctions gérées par 25 chaque composant BMC est une fonction permettant l'instanciation des modules, cette fonction étant réalisée de la manière suivante : - l'envoi d'une requête d'identifiant ID par le FPGA de chaque module au boitier d'interconnexion par l'intermédiaire du système sur une puce SOC ; 30 - l'envoi par le FPGA du boitier d'interconnexion d'un identifiant ID unique au FPGA en réponse à la requête d'identifiant ; - la détermination par le composant BMC de l'adresse de son module et des adresses des modules auquel il est interconnecté, la détermination de ces adresses étant réalisée en fonction de 35 l'identifiant ID réceptionné par le FPGA. 3025333 5 Avantageusement, dans ce serveur, l'identifiant ID envoyé par le FPGA du boitier d'interconnexion est déterminé en fonction de chaque emplacement de connexion physique de chacun des modules au module d'interconnexion. 5 Avantageusement, dans ce serveur, chacun des modules comprend un générateur de signal d'horloge, apte à synchroniser les processeurs CPU de son module ; son FPGA programmé pour partitionner et grouper en sous-ensembles les modules en fonction de caractéristiques communes. 10 Avantageusement, dans ce serveur, chaque composant BMC est programmé pour : identifier dans un ensemble ou un sous-ensemble de modules son appartenance à un module maître ou esclave, en fonction d'informations d'indentification de chacun des modules de cet 15 ensemble ou sous-ensemble ; si il appartient à un module maître, configurer son FPGA, de manière à ce que le FPGA distribue le signal d'horloge du module maître aux ensemble ; 20 - si il appartient à même ensemble OU sous un module esclave, configurer son FPGA de modules esclaves du manière à ce que le FPGA désactive le signal d'horloge du module esclave. Avantageusement, dans ce serveur, chaque processeur CPU de chaque module comprend des compteurs d'horodatages TSC, aptes à 25 synchroniser des tâches comportant une pluralité de processus légers, la synchronisation de l'ensemble des compteurs d'horodatages TSC de ces processeurs CPU dans un ensemble ou un sous-ensemble de module étant réalisée par : l'envoi par chaque composant BMC de chaque module esclave de 30 cet ensemble ou sous-ensemble, d'une notification au BMC du module maître, lorsque le module esclave sort d'une phase d'initialisation ou de réinitialisation ; une notification au BMC du module maître, lorsque le maître module sort d'une phase d'initialisation ou de réinitialisation ; 35 - l'envoi par le BMC du module maître, lorsque tous les modules maître et esclaves sont sortis d'une phase d'initialisation ou de 3025333 6 réinitialisation, d'un signal de synchronisation apte à réinitialiser l'ensemble des compteurs d'horodatage TSC des processeurs CPU pour tous les modules du même ensemble ou sous-ensemble. Avantageusement, dans ce serveur, chaque FPGA de chaque 5 module comprend des compteurs d'horodatages TSC, aptes lors de toute occurrence d'erreur dans son module à enregistrer des informations relatives à l'erreur comprenant au moins l'horodatage de l'erreur, la synchronisation de l'ensemble des compteurs d'horodatages TSC de chaque FPGA dans un ensemble ou un sous-ensemble de 10 module étant réalisée par : - l'envoi par chaque composant BMC de chaque module esclave de cet ensemble ou sous-ensemble, d'une notification au BMC du module maître, lorsque le module esclave sort d'une phase d'initialisation ou de réinitialisation ; 15 - une notification au BMC du module maître, lorsque le maître module sort d'une phase d'initialisation ou de réinitialisation ; - l'envoi par le BMC du module maître, lorsque tous les modules maître et esclaves sont sortis d'une phase d'initialisation ou de réinitialisation, d'un signal de synchronisation apte à réinitialiser 20 l'ensemble des compteurs d'horodatage TSC des FPGA pour tous les modules du même ensemble ou sous-ensemble. Avantageusement, dans ce serveur, l'identification d'une erreur dans un ensemble ou un sous-ensemble modules est réalisée par une étape de comparaison entre les informations d'erreurs enregistrées par 25 l'ensemble des compteurs d'horodatage TSC des FPGA de cet ensemble ou sous-ensemble, les BMC étant aptes à échanger et partager les informations d'erreurs dans le même ensemble ou sous-ensemble de modules. D'autres objets et avantages de l'invention apparaîtront à la 30 lumière de la description de modes de réalisation, faite ci-après en référence aux dessins annexés dans lesquels : - la figure 1 est une représentation d'un serveur comprenant une pluralité de modules selon un mode de réalisation ; - la figure 2 est une représentation de l'interconnexion de huit 35 modules avec un boitier d'interconnexion dans un serveur selon un mode de réalisation. 3025333 7 Sur la figure 1 est représenté un mode de réalisation d'un serveur 100 comprenant une pluralité de modules 1, 2, 3, trois dans cet exemple, tels des cartes mères ou des cartes de circuits imprimés. Néanmoins, un tout autre nombre de modules peut être intégré dans le 5 serveur 100, par exemple huit. Avantageusement, chacun des modules 1, 2, 3 est identique et comprend les éléments suivants : un ou plusieurs processeurs CPU 10, 11, 20, 21 (acronyme anglais de « Central Processing Unit »). Dans l'exemple illustré, chaque 10 module 1,2 est bi-socket, c'est-à-dire qu'il supporte respectivement deux processeurs CPU 10, 11, 20, 21. Avantageusement, les processeurs CPU 10, 11, 20, 21 d'un même module 1, 2, 3 sont interconnectés entre eux via une liaison QPI 101, 201, acronyme anglais de « QuickPath lnterconnect » ; 15 - un système sur une puce SOC 12, 22, par exemple un microcontrôleur, exécutant un micrologiciel de gestion. Dans un mode de réalisation, le micrologiciel comprend deux processus exécutés en parallèle, et aptes à échanger des informations, chacun réalisant respectivement de manière logique 20 la fonction d'un composant : un composant BMC 14, 24 et un composant contrôleur satellite de gestion du système désigné par la suite sous la dénomination composant SMC 15, 25, acronyme anglais de « Satellite Management Controller ». Avantageusement, les fonctions des composants BMC 14, 24 et SMC 15, 25 sont 25 définies dans le standard IPMI. Dans un mode de réalisation, le SOC 12, 22 est apte à échanger des données avec des processeurs CPU 10, 11, 20, 21 via une « Interface de Contrôle de l'Environnement de la Plateforme », couramment désignée sous la dénomination interface PECI 102, 202, acronyme anglais de 30 « Platform Environment Control Interface » ; un composant « réseau de portes programmables », couramment désigné sous l'appellation FPGA 13, 23 (acronyme anglais de « Field-Programmable Gate Array »), permettant notamment la transmission de signaux à tout composant avec lequel il est 35 interfacé, par exemple de signaux d'horloges, d'erreurs et/ou de réinitialisation. Avantageusement, le FPGA 13, 23 comprend une 3025333 8 liaison 103, 203 apte à échanger des données avec les processeurs CPU 10, 11, 20, 21 et une liaison 104, 204 apte à échanger des données avec le SOC 12, 22 ; des mémoires telles des caches associés aux processeurs CPU 10, 5 11, 20, 21 ; un élément de communication 16, 26 comprenant une liaison 105, 205 avec chacun des processeurs CPU 10, 11, 20, 21, apte à assurer la cohérence d'une mémoire « globale » partagée entre les processeurs CPU 10, 11, 20, 21 de chaque module 1, 2, 3. Dans 10 un mode de réalisation, l'élément de communication 16, 26 est un composant de type BCS, acronyme anglais de « Bull Coherent Switch », qui est une solution proposée par le déposant et disponible dans le commerce, ou toute version ultérieure de celui-ci tel le composant BCS2 (« Bull Coherent Switch 2»). L'élément 15 de communication 16, 26 est en outre apte à échanger des données avec le FPGA 13, 23 via la liaison 103, et avec le SOC 12, 22 via un bus 106, 206 selon le standard I2C. Avantageusement, les modules 1, 2, 3 du serveur 100 sont interconnectés par des liens à hautes vitesses, réalisant les 20 interconnexions suivantes : une interconnexion 27 des éléments de communication 16, 26 des modules 1, 2, 3 via un réseau XQPI, acronyme anglais de « eXtended QuickPath Interconnect », qui est une solution d'interconnexion proposée par le déposant et disponible dans le 25 commerce. Avantageusement, l'interconnexion 27 permet aux éléments de communication 16, 26 tels des BCS2 propres aux modules 1, 2, 3, d'échanger des informations, assurant ainsi la cohérence mémoire de l'ensemble des modules 1, 2, 3. L'interconnexion 27 via le réseau XQPI permet, en outre, le 30 transport entre chaque module 1, 2, 3 de signaux de synchronisations, tels des signaux d'horloges dont la synchronisation est gérée par les FPGA 13, 23 ; une interconnexion 28 des SOC 12, 22 des modules 1, 2, 3 via un réseau privé en protocole Ethernet, encapsulant un protocole de 35 communication en accord avec la norme IPMB, acronyme anglais de « Intelligent Platform Management Bus ». Dans l'état de l'art, la 3025333 9 norme IPMB est utilisée sur des bus de communication, en accord avec le standard I2C. L'utilisation de la norme IPMB sur un réseau local LAN (acronyme anglais de « Local Area Network »), dite « IPMB sur LAN », telle que proposée ici présente comme 5 avantages d'améliorer la performance, la fiabilité et la flexibilité des transmissions de données entre chacun des SOC 12, 22 des modules 1, 2, 3 du serveur 100. Il est à noter que chaque lien de type l'interconnexion 28 comporte un lien Ethernet bidirectionnel et un ensemble de signaux side-band, 10 dont les signaux SPI (pour Serial Peripheral Interface). Dans un mode de réalisation, l'interconnexion 27 des éléments de communication 16, 26 et l'interconnexion 28 des SOC 12, 22 sont réalisées via l'intermédiaire d'un boitier d'interconnexion 30, illustré sur la figure 2 et décrit ultérieurement. A titre d'exemple, le boitier 15 d'interconnexion 30 est un « fond de panier », comprenant un commutateur réseau, couramment désigné par l'anglicisme « switch ». Avantageusement, chaque composant BMC 14, 24 implémenté sur chaque SOC 12, 22 est utilisable comme interface d'échange de données, notamment entre chaque composant BMC 14, 24 de chaque 20 module 1, 2, 3, ainsi qu'avec des applications externes de gestion d'équipements informatiques, comme toute interface de gestion standard. A titre d'exemple, une application externe de gestion d'équipement informatique utilisée pour le serveur 100, se présente sous forme d'interface graphique proposée à un administrateur, lui 25 permettant de superviser les paramètres physique d'un module 1, 2, 3 (ex : températures mesurées, tensions mesurées, détection de la présence/absence d'un câble d'interconnexion spécifique) ; communiquer au composant BMC une action appropriée à 30 entreprendre en cas de détection d'anomalie (ex : mise sous/hors tension d'un module ou redémarrage d'un module 1, 2, 3). Pour ce faire, l'interconnexion 28 de chaque SOC 12, 22 permet, d'un point de vue logique, l'interconnexion de chaque composant BMC 14, 24 de chaque module 1, 2, 3. Les composants BMC 14, 24 de 35 chacun des modules 1, 2, 3 sont donc aptes à échanger des informations entre eux, la mise en commun de leurs fonctions et de leurs informations permettant de présenter le serveur 100, du point de 3025333 10 vue d'une application externe de gestion d'équipement, comme un serveur 100 mono-module. Ainsi, chaque composant BMC 14, 24 est programmé pour gérer les fonctions de haut-niveau, c'est-à-dire centrales, du serveur 100, par exemple : 5 la gestion de la mise sous-tension du serveur 100 ; la gestion d'un ou plusieurs composants SMC 15, 25, par exemple la supervision de leurs états, la réception de mesures ou tout autres données remontées par des composants SMC 15, 25, ou encore la transmission de messages de commande (pilotage) à 10 destinations de composants SMC 15, 25 ; un partitionnement de signaux d'horloges en fonction de partitions existantes entre différents modules 1, 2, 3. On désigne par la suite, sous le terme partition dans un système multi-modules, un sous-ensemble de modules 1, 2, 3, capables de fonctionner 15 indépendamment des autres modules 1, 2, 3 de ce même système. A titre d'exemple, une partition est un sous-ensemble de modules 1, 2, 3 exécutant un même système d'exploitation OS (acronyme anglais d' « Operating System »), ou exécutant un même ensemble de systèmes d'exploitation OS si les modules comprennent des 20 couches d'hyperviseurs. Avantageusement, toute méthode de partionnement apte à grouper un ou plusieurs ensembles de modules 1, 2, 3 partageant des caractéristiques communes, par exemple exécutant un même système d'exploitation OS, peut être utilisée ; 25 - la synchronisation et la diffusion, c'est-à-dire le routage, de signaux de synchronisation via l'interconnexion 27 au travers le réseau XQPI, en fonction de partitions existantes entre différents modules 1, 2, 3. Chaque composant SMC 15, 25 permet quant à lui une gestion des 30 fonctions de bas niveaux, c'est-à-dire locales, du module 1, 2, 3 sur lequel il est implanté, et communique au composant BMC 14, 24 du même SOC 12, 22 des données qu'il supervise, par exemple des mesures. A titre d'exemple, lors de la mise sous tension du serveur 100, chaque composant SMC 15, 25 met sous tension son propre 35 module 1, 2, 3 selon un processus préconfiguré (ex : séquencement, programmation de son BCS2, contrôle des tensions) et rapporte au 3025333 11 composant BMC 14, 24 du même SOC 12, 22 l'état de la mise sous tension de son module 1, 2, 3. En outre, chaque composant SMC 15, 25 supervise l'état de son propre matériel, par exemple mesure un nombre déterminé de paramètres de son propre module 1, 2, 3 (ex : 5 température, tensions) et transmet ces informations au composant BMC 14, 24 du même SOC 12, 22. Le composant BMC 14, 24 est alors apte à prendre une décision en fonction des paramètres que le composant SMC 15, 25 lui communique, par exemple redémarrer un module 1, 2, 3 particulier en cas de détection d'une anomalie. Ainsi, les composants 10 matériels de chaque module 1, 2, 3 sont gérés par un composant SMC 15, 25 local au module 1, 2, 3, indépendamment des autres modules 1, 2, 3, tandis que chaque composant BMC 15, 25 peut gérer un nombre variable de modules 1, 2, 3 via l'interconnexion 28 à travers l'IPMB sur LAN. Avantageusement, un telle architecture est très souple car 15 indépendante du nombre de modules 1, 2, 3. Selon un mode de réalisation, la topologie physique des liens Ethernet et SPI est de type étoile. Les signaux side-band de type horloge, CATERR ou TSC_SYNC sont en topologie physique maillée (dite, en anglais, « all-to-all »). Selon divers autres modes de 20 réalisations, d'autres topologies sont envisageables, par exemple des topologies de réseaux de Clos ou des tores multidimensionnels. Avantageusement, le boitier d'interconnexion 30 est réalisé en fonction de la topologie choisie. A titre d'exemple, dans le cas d'un serveur 100 à N modules, pour une topologie « all-to-all » chaque port 25 d'interconnexion d'un module 1, 2, 3 doit supporter N-1 liens à haute vitesse allant vers chacun de ses voisins. Si dans une configuration à huit modules, où N=8, chaque module 1, 2, 3 comprend sept liens à huit voies unidirectionnelles, le boitier d'interconnexion 30 est alors réalisé de manière à supporter 8*7*8, soit 448 voies unidirectionnelles à haute 30 vitesse. En outre, afin d'améliorer la résilience du boitier d'interconnexion 30 en cas de panne, il est possible de réaliser le commutateur de ce boitier via une pluralité de commutateurs. Par exemple, pour un serveur 100 avec huit modules, afin d'interconnecter les SOC 12, 22 des 35 modules 1, 2, 3, le commutateur du boitier d'interconnexion 30 est un commutateur Ethernet à huit ports. Un tel commutateur peut alors être réalisé via deux commutateurs à cinq ports de la manière suivante : si 3025333 12 chacun des commutateurs comprend quatre ports de liens descendants de données (dits ports « downlink ») et un port de lien montant de données (dit port « uplink »), on relie alors les ports « uplink » via une trace de circuit imprimé. Ainsi, les SOC 12, 22 des modules 1, 2, 3 ne 5 peuvent perdre la totalité de leurs moyens de dialogue qu'en cas de panne de l'ensemble des commutateurs, ce risque diminuant proportionnellement au vu du nombre de commutateurs employés pour la réalisation du commutateur du boitier d'interconnexion 30. Pour les mêmes raisons de résilience, l'ensemble des composants 10 matériels qui fournissent les liaisons physiques entre les modules sont des composants passifs. Avantageusement, ces composants passifs sont choisis de manière à avoir un « temps moyen entre pannes » MTBF (acronyme anglais de « mean time between failures » supérieur de plusieurs ordres de grandeur au MTBF des modules 1, 2, 3. Ainsi, le 15 nombre de pannes créés par ces composants est négligeable lorsque l'on cherche à évaluer la disponibilité du serveur 100. Toujours en vue d'assurer une bonne résilience vis-à-vis des pannes d'alimentation électrique, chaque module 1, 2, 3 comprend au moins deux blocs d'alimentation PSU (acronyme anglais de « Power 20 Supply Unit »), pouvant , à titre d'exemple, se présenter sous la forme de convertisseurs AC/DC (acronyme anglais de « Alternating Current/Direct Current »), délivrant une puissance en entrée de chaque module 1, 2, 3, par exemple sous 12V. Chacun des blocs d'alimentation PSU peut par ailleurs être dimensionné avec une redondance 2N, c'est- 25 à-dire comprendre un doublement de leurs composants techniques (ex : composants électroniques), et peuvent être connectés à deux réseaux de courant alternatif AC indépendants, permettant de garantir le fonctionnement du serveur 100 si un des réseaux est défaillant. Le boitier d'interconnexion 30 est quant à lui alimenté électriquement par 30 les modules 1, 2, 3, chacun envoyant à travers les liens Ethernet de l'interconnexion 28 un courant sous une tension prédéfinie, par exemple 12V. Ces courants sont alors sommés par un dispositif électronique approprié constitutif du boitier d'interconnexion 30, par exemple, un aiguillage à diode. Dans l'état de l'art, le standard PoE, acronyme 35 anglais de « Power-over-Ethernet », décrit l'alimentation électrique de dispositifs interfacés via une liaison Ethernet avec un commutateur, grâce à l'alimentation électrique commutateur. Une panne électrique du 3025333 13 commutateur empêche donc toute alimentation des dispositifs. Par opposition à ce standard, le mode de réalisation décrit ci dessus permet de réduire les impacts d'une panne d'alimentation sur le serveur 100, celles-ci se limitant alors au périmètre d'une panne éventuelle d'un 5 module 1, 2, 3, une telle probabilité de panne se voyant réduite grâce à la redondance des blocs d'alimentations. Ainsi, l'ensemble des liaisons Ethernet réalisées via l'interconnexion 27 des modules 1, 2, 3 collaborent de manière à fournir une alimentation électrique redondante au commutateur du boitier d'interconnexion 30, seul ce commutateur 10 comprenant des composants actifs. Le commutateur du boitier d'interconnexion 30 est donc capable de fonctionner en dépit d'une panne éventuelle d'un ou plusieurs modules 1, 2, 3. Avantageusement, la puissance dissipée par ce commutateur est très basse (de l'ordre de 2 à 3 Watts) et le nombre de composants présents dans ce 15 commutateur permet de fournir un MTBF de l'ordre de plusieurs millions d'heures. On veille, de plus, à configurer l'ensemble des composants BMC 14, 24 des SOC 12, 22 pour superviser le fonctionnement de ce commutateur et gérer tout dysfonctionnement. Avantageusement, les modes de réalisations décrits ci-dessus permettent à tout module 1, 2, 20 3 de résister à une panne du commutateur du boitier d'interconnexion 30, et ce en dépit de sa position centrale. Si une défaillance est détectée sur le commutateur, le remplacement à chaud de ce module n'interrompt donc pas le fonctionnement du serveur 100 multimodulaire. 25 La figure 2 illustre l'interconnexion de huit modules 1, 2, 3, 4, 5, 6, 7, 8 avec un boitier d'interconnexion 30, selon un mode de réalisation, et en accord avec les caractéristiques précédemment décrites. Sur cette figure, chaque module 1, 2, 3, 4, 5, 6, 7, 8 comprend respectivement les éléments précédemment cités, notamment : 30 un FPGA 13, 23, 33, 43, 53, 63, 73, 83 apte à gérer un signal d'horloge 130, 230, 330, 430, 530, 630, 730, 830 spécifique. La gestion de ces signaux est détaillée ultérieurement ; un composant BMC 14, 24, 34, 44, 54, 64, 74, 84 apte à gérer des fonctions haut niveau telles l'instanciation, la mise sous tension le 35 redémarrage et l'instanciation des modules 1, 2, 3, 4, 5, 6, 7, 8. Les éléments de communication 16, 26, les processeurs CPU 10, 11, 20, 21, les SOC 12, 22 et interconnexions 27, 28 ne sont pas 3025333 14 représentés sur cette figure afin de simplifier la lecture de celle-ci, mais restent néanmoins présents. Notamment, chaque module 1, 2, 3, 4, 5, 6, 7, 8 est respectivement interconnecté par son élément de communication 16, 26 et son SOC 12, 22 aux autres modules 1, 2, 3, 4, 5 5, 6, 7, 8, respectivement via les interconnexions 27, 28 et par l'intermédiaire du boitier d'interconnexion 30. Dans un mode de réalisation, la connexion de chaque module 1, 2, 3, 4, 5, 6, 7, 8 au boitier d'interconnexion 30 est réalisée au niveau de ce dernier respectivement via un bus de données synchrone SPI 131, 10 231, 331, 431, 531, 631, 731, 831, acronyme anglais de « Serial Peripheral Interface». Les échanges de données entre chaque module 1, 2, 3, 4, 5, 6, 7, 8 et le boitier d'interconnexion 30 via les bus de données synchrone SPI 131, 231, 331, 431, 531, 631, 731, 831 sont représentés sur cette figure par des doubles flèches entre ces 15 éléments. En outre, chacun des bus de données synchrone SPI 131, 231, 331, 431, 531, 631, 731, 831 est respectivement interfacé avec un registre 132, 232, 332, 432, 532, 632, 732, 832 d'un dispositif annexe du boitier d'interconnexion 30, ici un FPGA. Avantageusement, le FPGA du boitier d'interconnexion 30 va permettre d'allouer à chaque SOC 12, 20 22 de chaque module 1, 2, 3, 4, 5, 6, 7, 8 un identifiant lors d'une phase d'initialisation. Les échanges d'informations entre les bus de données synchrones SPI 131, 231, 331, 431, 531, 631, 731, 831 et les registres 132, 232, 332, 432, 532, 632, 732, 832 sont ici symbolisés par des doubles flèches entre ces éléments. Une phase d'initialisation des 25 modules 1, 2, 3, 4, 5, 6, 7, 8 peut, à titres d'exemples, survenir lors d'une mise sous tension, d'un redémarrage du serveur 100 ou encore lors de l'initialisation d'un SOC 12, 22 par un composant BMC 14, 24, 34, 44, 54, 64, 74, 84. Comme expliqué précédemment, une interconnexion 28 de chaque 30 SOC 12, 22 de chaque module 1, 2, 3, 4, 5, 6, 7, 8 est réalisée via le boitier de communication 30 au travers un réseau privé en protocole Ethernet, encapsulant un protocole de communication en accord avec la norme IPMB. Chaque SOC 12, 22 doit donc lors d'une phase d'initialisation pouvoir démarrer sa connexion IP (acronyme anglais de 35 « Internet Protocol ») via une adresse différente de celle de ses voisins. Pour ce faire, selon divers modes de réalisations, chaque FPGA 13, 23, 33, 43, 53, 63, 73, 83 envoie par l'intermédiaire du SOC 3025333 15 12, 22 avec lequel il est interfacé, via l'interconnexion 28, une requête d'identifiant au boitier d'interconnexion 30. Chaque requête est réceptionnée par le boitier de communication 30, au niveau du bus de données synchrone SPI 131, 231, 331, 431, 531, 631, 731, 831, ce 5 dernier transmettant chaque requête au registre 132, 232, 332, 432, 532, 632, 732, 832 du FPGA avec lequel il est interfacé. Avantageusement, chaque requête permet l'obtention d'un identifiant ID unique et connu seulement du registre 132, 232, 332, 432, 532, 632, 732, 832 du FPGA. Cet identifiant ID est délivré au moyen des signaux 10 du bus SPI qui sont physiquement indépendant des signaux Ethernet (bien entendu, les signaux side-band ne faisant pas partie intégrante de l'interface XQPI). Dans un mode de réalisation, chaque identifiant ID se rapporte à un numéro de port, codé par exemple sur trois bits, cette identifiant ID 15 étant spécifique à chaque emplacement de connexion physique au module d'interconnexion 30. Avantageusement, cet identifiant ID est unique et permet donc d'identifier par la suite un module 1, 2, 3, 4, 5, 6, 7, 8 spécifique. Le boitier de communication 30, communique alors grâce à son FPGA, un identifiant ID en réponse à chaque requête 20 réceptionnée, cette réponse étant transmise par l'intermédiaire du bus de données synchrone SPI 131, 231, 331, 431, 531, 631, 731, 831 puis par le SOC 12, 22 au FPGA 13, 23, 33, 43, 53, 63, 73, 83 du module 1, 2, 3, 4, 5, 6, 7, 8 ayant émis la requête. L'identifiant ID réceptionné par le FPGA 13, 23, 33, 43, 53, 63, 73, 83, est ensuite lu par le composant 25 BMC 14, 24, 34, 44, 54, 64, 74, 84 du SOC 12, 22 avec lequel il est interfacé en vue de déterminer une instanciation appropriée, par exemple l'attribution d'une adresse IP au module 1, 2, 3, 4, 5, 6, 7, 8. La lecture de l'identifiant ID par chaque composant BMC 14, 24, 34, 44, 54, 64, 74, 84 dans chaque FPGA 13, 23, 33, 43, 53, 63, 73, 83 est 30 symbolisée sur cette figure par une flèche unilatérale entre ces éléments. Dans un mode de réalisation, chaque composant BMC 14, 24, 34, 44, 54, 64, 74, 84 applique à cet identifiant ID un algorithme de calcul d'adresse IP afin de déterminer et instancier dynamiquement l'adresse IP de son module 1, 2, 3, 4, 5, 6, 7, 8. Par ailleurs, chaque 35 FPGA 13, 23, 33, 43, 53, 63, 73, 83 est capable de lire par l'intermédiaire du bus de données synchrone SPI 131, 231, 331, 431, 531, 631, 731, 831 le nombre de modules 1, 2, 3, 4, 5, 6, 7, 8 3025333 16 connectés au boitier d'interconnexion. Ainsi, le composant BMC 14, 24, 34, 44, 54, 64, 74, 84 de chaque module 1, 2, 3, 4, 5, 6, 7, 8 est aussi apte à déduire l'adresse IP des modules 1, 2, 3, 4, 5, 6, 7, 8 voisins via l'application du même algorithme de calcul d'adresse IP. L'ensemble 5 des adresses IP déterminées peuvent ensuite à titre d'exemple être mémorisées par le 13, 23, 33, 43, 53, 63, 73, 83. Dans un autre mode de réalisation, les adresses IP de chaque module 1, 2, 3, 4, 5, 6, 7, 8 sont des adresses de type IPv4, formées de 32 bits. On suppose, en outre, que chaque adresse IP comporte ving- 10 neuf bits de poids forts communs, une telle configuration étant applicable dans un réseau Ethernet privé tel celui de l'interconnexion 28. Après récupération de chaque identifiant ID par chacun des FPGA 13, 23, 33, 43, 53, 63, 73, 83, chaque composant BMC 14, 24, 34, 44, 54, 64, 74, 84 complète alors cette adresse IP en complétant les trois 15 bits de poids faibles restants par les trois bits de l'identifiant ID qu'il aura lu au niveau de son FPGA 13, 23, 33, 43, 53, 63, 73, 83. Ainsi, chaque composant BMC 14, 24, 34, 44, 54, 64, 74, 84 peut être vu comme une interface de configuration ou reconfiguration dynamique (c'est-à-dire d'auto-configuration) des modules 1, 2, 3, 4, 5, 6, 7, 8 20 permettant notamment leur instanciation, c'est-à-dire l'attribution d'une adresse IP ou plus généralement d'un identifiant à chacun de ces modules 1, 2, 3, 4, 5, 6, 7, 8. Chaque module 1, 2, 3, 4, 5, 6, 7, 8 comprend, en outre, un générateur d'horloge, apte à générer un signal d'horloge 130, 230, 330, 25 430, 530, 630, 730, 830 qui lui est propre. Une telle horloge est à titre d'exemple réalisée sous la forme d'un signal carré dont la fréquence est de l'ordre du MHz, par exemples 14.7MHz, 25MHz ou 100MHz. Avantageusement, un signal d'horloge 130, 230, 330, 430, 530, 630, 730, 830 dans un module 1, 2, 3, 4, 5, 6, 7, 8 permet la synchronisation 30 de l'ensemble des processeurs CPU 10, 11, 20, 21 de ce module 1, 2, 3, 4, 5, 6, 7, 8. La distribution de chaque signal d'horloge 130, 230, 330, 430, 530, 630, 730, 830 vers les processeurs CPU 10, 11, 20, 21 de chaque module 1, 2, 3, 4, 5, 6, 7, 8, est ici représentée par les flèches unidirectionelles à gauche des éléments 130, 230, 330, 430, 35 530, 630, 730, 830. Selon divers modes de réalisations, chaque signal d'horloge 130, 230, 330, 430, 530, 630, 730, 830 peut être transmis par 3025333 17 l'interconnexion 27 via le réseau XQPI. Avantageusement, chaque signal d'horloge 130, 230, 330, 430, 530, 630, 730, 830 peut être filtré à l'entrée de chaque module 1, 2, 3, 4, 5, 6, 7, 8 par un circuit électronique de type boucle à phase asservie PLL, acronyme anglais de 5 « Phase-Locked Loop », apte à éliminer tout bruit de phase introduit par les liaisons physiques de l'interconnexion 27. Les signaux d'horloge 130, 230, 330, 430, 530, 630, 730, 830 pouvant être des signaux inter modules, c'est-à-dire transitant entre différents modules 1, 2, 3, 4, 5, 6, 7, 8 une synchronisation de ces 10 signaux s'avère en outre nécessaire. Pour ce faire, selon divers modes de réalisations, chaque FPGA 13, 23, 33, 43, 53, 63, 73, 83 de chaque module 1, 2, 3, 4, 5, 6, 7, 8 est apte, lors d'une étape de partionnement à grouper l'ensemble des modules 1, 2, 3, 4, 5, 6, 7, 8 en fonction de caractéristiques communes, 15 par exemple en fonction d'un même système d'exploitation OS supporté par les modules 1, 2, 3, 4, 5, 6, 7, 8, formant ainsi des partitions. Chaque module 1, 2, 3, 4, 5, 6, 7, 8 appartient donc à un ensemble ou une partition (c'est-à-dire un sous-ensemble) de modules 1, 2, 3, 4, 5, 6, 7, 8, constitutif du serveur 100. A titre d'exemple, sur la figure 2, 20 deux partitions 40, 50 sont réalisées : la première partition 40 est formée des modules 1, 2, 3, 4, 5, 6 et la deuxième partition 50 est formée des modules 7, 8. Chaque composant BMC 14, 24, 34, 44, 54, 64, 74, 84 compare alors dans l'ensemble ou le sous-ensemble (c'est-à-dire la partition) 25 auquel il appartient, le numéro de son propre module 1, 2, 3, 4, 5, 6, 7, 8 avec les numéros des modules 1, 2, 3, 4, 5, 6, 7, 8 du même ensemble ou sous-ensemble. Comme exposé précédemment, le numéro d'un module 1, 2, 3, 4, 5, 6, 7, 8 et de ses modules 1, 2, 3, 4, 5, 6, 7, 8 voisins est identifié, lors d'une étape d'instanciation dynamique 30 effectué par son composant BMC 14, 24, 34, 44, 54, 64, 74, 84. Basé sur le résultat de ces comparaisons, chaque BMC 14, 24, 34, 44, 54, 64, 74, 84 est apte à identifier si le module 1, 2, 3, 4, 5, 6, 7, 8 auquel il appartient est un module maître ou esclave dans l'ensemble ou le sous-ensemble de modules 1, 2, 3, 4, 5, 6, 7, 8. Dans un mode de 35 réalisation, le module 1, 2, 3, 4, 5, 6, 7, 8 de plus petit numéro/identifiant ID est identifié par son BMC 14, 24, 34, 44, 54, 64, 74, 84 comme le module maître, tandis que les modules restants sont 3025333 18 identifiés comme modules esclaves. Cependant, tout autre type d'identification peut être réalisée, par exemple le module maître peut être identifié comme étant le module de plus grand numéro/identifiant ID, ou encore identifié en fonction de son adresse. Plus généralement, 5 Par soucis de simplification, on considère par la suite l'exemple 10 dans lequel le module 1, 2, 3, 4, 5, 6, 7, 8 de plus petit numéro dans un ensemble ou un sous-ensemble est identifié par chaque composant BMC 14, 24, 34, 44, 54, 64, 74, 84 comme le module maître, tandis que les modules restants sont identifiés comme modules esclaves. Selon divers modes de réalisations, si le composant BMC 14, 24, 15 34, 44, 54, 64, 74, 84 identifie son module 1, 2, 3, 4, 5, 6, 7, 8 comme étant un module maître, le composant BMC 14, 24, 34, 44, 54, 64, 74, 84 configure son FPGA 13, 23, 33, 43, 53, 63, 73, 83 de manière à ce que celui-ci distribue son signal d'horloge 130, 230, 330, 430, 530, 630, 730, 20 830 aux autres modules 1, 2, 3, 4, 5, 6, 7, 8 du même ensemble ou sous ensemble ; esclave, le composant BMC 14, 24, 34, 44, 54, 64, 74, 84 configure son FPGA 13, 23, 33, 43, 53, 63, 73, 83 de manière à ce que celui-ci désactive le signal d'horloge 130, 230, 330, 430, 530, 25 630, 730, 830 local à ce module 1, 2, 3, 4, 5, 6, 7, 8. A titre d'exemple, dans un même ensemble de huit modules 1, 2, 3, 4, 5, 6, 7, 8 non-partitionné, le module 1 est identifié comme module maître et les modules 2, 3, 4, 5, 6, 7, 8 comme modules esclaves. Le module 1 distribue alors son signal d'horloge 130 aux modules 2, 3, 4, 30 5, 6, 7, 8, ces derniers ayant leur signal d'horloge 230, 330, 430, 530, 630, 730, 830 désactivé par leur FPGA. La distribution du signal d'horloge 130 et la désactivation locale des signaux d'horloge 230, 330, 430, 530, 630, 730, 830 sont ici réalisées respectivement par le FPGA 13 et les FPGA 23, 33, 43, 53, 63, 73, 83 ceux-ci étant respectivement 35 configurés par le composant BMC 14 et les composants BMC 24, 34, 44, 54, 64, 74, 84. L'horloge est transmise par un signal side-band, et fait donc partie de l'interconnexion 28 (c.à.d. l'interface inter FPGA). les modules maîtres et esclaves sont identifiés dans un même ensemble ou sous-ensemble de modules 1, 2, 3, 4, 5, 6, 7, 8, en fonction d'informations d'identification des modules 1, 2, 3, 4, 5, 6, 7, 8, obtenus lors de leur instanciation dynamique. 3025333 19 Dans, un autre exemple illustré sur la figure 2: le module 1 est identifié comme le module maître dans la première partition 40, les modules 2, 3, 4, 5, 6 étant identifiés comme des modules esclaves dans cette partition. Le module 1 distribue alors 5 par l'intermédiaire de son FPGA 13 (flèches unidirectionelles issues de cet élément), son signal d'horloge 130 aux modules 2, 3, 4, 5, 6, ces derniers ayant désactivé localement via leur FPGA 23, 33, 43, 53, 63 leur signal d'horloge 130, 230, 330, 430, 530, 630 (flèches unidirectionnelles dans le sens FPGA vers signal 10 d'horloge). Avantageusement, la configuration du FPGA 13 et des FPGA 23, 33, 43, 53, 63 est réalisée respectivement par le composant BMC 14 et les composants BMC 24, 34, 44, 54, 64 (flèches unidirectionnelles dans le sens signal d'horloge vers FPGA); 15 - le module 7 est identifié comme le module maître dans la deuxième partition 50, le module 8 étant identifié comme un module esclave dans cette partition. Le module 7 distribue alors par l'intermédiaire de son FPGA 73 (flèche unidirectionnelle issue de cet élément), son signal d'horloge 730 au module 8, ce dernier ayant désactivé 20 localement son signal d'horloge 830 via son FPGA 63 (flèche unidirectionnelle dans le sens FPGA vers signal d'horloge). Avantageusement, la configuration du FPGA 73 et du FPGA 83, est réalisée respectivement par le composant BMC 74 et le composant BMC 84 (flèche unidirectionnelle dans le sens signal d'horloge 25 vers FPGA). Chaque processeur CPU 10, 11, 20, 21 de chaque module 1, 2, 3, 4, 5, 6, 7, 8 est donc piloté par un signal d'horloge 130, 230, 330, 430, 30 anglais) exécuté par le processeur 10, 11, 20, 21. Ces registres sont couramment désignés sous la dénomination compteurs d'horodatage TSC (acronyme anglais de « Time Stamp Counter »), et servent à 35 synchroniser des tâches « multi-threads », c'est-à-dire comportant une pluralité de processus légers. Les compteurs d'horodatage TSC sont initialisés pour chaque processeur CPU 10, 11, 20, 21 après une étape 530, 630, 730, 830 commun à la partition ou l'ensemble de modules 1, 2, 3, 4, 5, 6, 7, 8 auquel il appartient. Avantageusement, chaque processeur CPU 10, 11, 20, 21 comprend une pluralité de registres, chaque registre se rapportant à un processus léger (« thread » en 3025333 20 d'initialisation/réinitialisation (« reset » en anglais) pouvant, par exemple, survenir lors de la mise sous tension/du redémarrage d'un module 1, 2, 3, 4, 5, 6, 7, 8. Pour une bonne exécution des tâches « multi-threads », les compteurs d'horodatage TSC doivent donc être 5 parfaitement synchronisés. Avantageusement, la synchronisation des compteurs d'horodatage TSC s'effectue via les signaux d'horloges, 130, 230, 330, 430, 530, 630, 730, 830 en entrée des processeurs CPU 10, 11, 20, 21. Une telle synchronisation est complexe à assurer, particulièrement pour des modules 1, 2, 3, 4, 5, 6, 7, 8 interconnectés 10 comprenant chacun une pluralité de processeurs 10, 11, 20, 21, car chaque processeur CPU 10, 11, 20, 21 peut comporter initialement et de manière locale son propre signal d'horloge 130, 230, 330, 430, 530, 630, 730, 830. Les compteurs d'horodatage TSC entre chaque module 1, 2, 3, 4, 5, 6, 7, 8 sont donc potentiellement incohérents d'un point de 15 vue temporel et peuvent par ailleurs dériver. Ainsi, selon divers modes de réalisations, après une étape de partionnement éventuelle des modules 1, 2, 3, 4, 5, 6, 7, 8, la synchronisation des compteurs d'horodatage TSC des processeurs CPU 10, 11, 20, 21 s'effectue de la manière suivante : 20 chaque composant BMC 14, 24, 34, 44, 54, 64, 74, 84 de chaque module maître d'un ensemble ou sous ensemble de modules 1, 2, 3, 4, 5, 6, 7, 8 effectue une configuration du FPGA 13, 23, 33, 43, 53, 63, 73, 83 du module maître, de manière à ce que le routage de tout signal de synchronisation, soit circonscrit aux modules 25 esclaves du même ensemble ou sous-ensemble ; chaque composant BMC 14, 24, 34, 44, 54, 64, 74, 84 de chaque module esclave envoie, via l'interconnexion 28 au travers le réseau IPMB sur LAN, un message de notification au composant BMC 14, 24, 34, 44, 54, 64, 74, 84 du module maître lorsque le 30 module esclave sort d'une phase d'initialisation ou de réinitialisation (correspondant à une initialisation des compteurs d'horodatage TSC). Le composant BMC 14, 24, 34, 44, 54, 64, 74, 84 du module maître peut par ailleurs être informé via une notification de l'initialisation ou de la réinitialisation de son propre 35 module 1, 2, 3, 4, 5, 6, 7, 8 ; 3025333 21 le composant BMC 14, 24, 34, 44, 54, 64, 74, 84 du module maître attend que tous les modules 1, 2, 3, 4, 5, 6, 7, 8, y compris lui-même, soient sortis de la phase de d'initialisation ou de réinitialisation; 5 lorsque les notifications de l'ensemble des modules 1, 2, 3, 4, 5, 6, 7, 8 ont été reçues, le BMC 14, 24, 34, 44, 54, 64, 74, 84 du module maître déclenche une réinitialisation de l'ensemble des compteurs d'horodatage TSC des processeurs CPU 10, 11, 20, 21 pour tous les modules 1, 2, 3, 4, 5, 6, 7, 8 du même ensemble ou 10 sous-ensemble auquel il appartient, y compris pour son module. Avantageusement, cette réinitialisation est réalisée par l'envoi d'un signal de synchronisation sur une broche physique de connexion (« pin » en anglais) que possède chaque processeur CPU 10, 11, 20, 21 de chaque module 1, 2, 3, 4, 5, 6, 7, 8. L'envoi d'un tel 15 signal de synchronisation provoque donc un redémarrage synchrone de l'ensemble des compteurs d'horodatage TSC des processeurs CPU 10, 11, 20, 21 et donc leur cohérence temporelle, car chaque processeur CPU 10, 11, 20, 21 démarre alors des compteurs TSC pilotés par une même horloge dans l'ensemble ou 20 le sous-ensemble de modules 1, 2, 3, 4, 5, 6, 7, 8. Par ailleurs, comme exposé lors de la description de la figure 1, chaque FPGA 13, 23, 33, 43, 53, 63, 73, 83 de chaque module 1, 2, 3, 4, 5, 6, 7, 8 comprend une liaison de données avec chacun des processeurs CPU 10, 11, 20, 21 ainsi qu'avec un élément de 25 communication 16, 26 tel un BCS2. Lorsqu'une première erreur de type non-corrigée, fatale ou catastrophique se produit au niveau d'un processeur CPU 10, 11, 20, 21 ou d'un élément de communication 16, 26 d'un module 1, 2, 3, 4, 5, 6, 7, 8, celle-ci peut se propager à très grande vitesse, généralement en quelques microsecondes, via 30 l'interconnexion 27 au travers le réseau XQPI, aux autres modules 1, 2, 3, 4, 5, 6, 7, 8 du même ensemble ou sous-ensemble, engendrant des erreurs au niveau de leurs processeurs CPU 10, 11, 20, 21 et de leurs éléments de communication 16, 26. Il faut donc, dans un contexte multimodulaire, être alors en mesure de retrouver la première erreur, en vue 35 de diagnostiquer la panne. Plus généralement, il faut aussi être en mesure d'identifier (ex : localiser, dater) de manière précise toute occurrence d'erreur dans un module 1, 2, 3, 4, 5, 6, 7, 8. 3025333 22 Ainsi, selon divers modes de réalisations, on utilise aussi pour chaque FPGA 13, 23, 33, 43, 53, 63, 73, 83 un compteur d'horodatage TSC, réalisé par un registre de taille configurable, par exemple de quarante bits, et synchronisé via le signal d'horloge 130, 230, 330, 430, 5 530, 630, 730, 830 du module maître de l'ensemble ou sous-ensemble de modules 1, 2, 3, 4, 5, 6, 7, 8 auquel appartient le FPGA 13, 23, 33, 43, 53, 63, 73, 83, par exemple à une fréquence de 25MHz. Chacun des FPGA 13, 23, 33, 43, 53, 63, 73, 83 possède donc un compteur d'horodatage TSC parfaitement synchronisé avec ceux des FPGA 13, 10 23, 33, 43, 53, 63, 73, 83 du même ensemble ou sous-ensemble de modules 1, 2, 3, 4, 5, 6, 7, 8. Avantageusement, grâce à cette référence de temps synchrone, chaque FPGA 13, 23, 33, 43, 53, 63, 73, 83 est capable de dater (« timestamp ») et enregistrer un rapport concernant une erreur ou un événement quelconque qui a lieu dans son 15 module 1, 2, 3, 4, 5, 6, 7, 8. Il sera donc possible à tout moment de reconstituer la chronologie de plusieurs erreurs ou événements sans ambiguïté sur leur ordre respectif. Pour ce faire, suite à l'horodatage par les FPGA 13, 23, 33, 43, 53, 63, 73, 83 d'événements, par exemple d'erreurs propagées dans chaque module 1, 2, 3, 4, 5, 6, 7, 8, 20 l'ensemble des composants BMC 14, 24, 34, 44, 54, 64, 74, 84 sont aptes à échanger et partager des informations relatives à ces événements, permettant notamment de retrouver la source de ces erreurs, c'est-à-dire la première erreur. La localisation et le diagnostic précis d'un module 1, 2, 3, 4, 5, 6, 7, 8 défaillant s'en voient donc 25 facilités. Selon divers modes de réalisations, après une étape de partionnement éventuelle des modules 1, 2, 3, 4, 5, 6, 7, 8, la synchronisation des compteurs d'horodatage TSC des FPGA 13, 23, 33, 43, 53, 63, 73, 83, ainsi que la détection d'une première erreur 30 s'effectue de la manière suivante : chaque composant BMC 14, 24, 34, 44, 54, 64, 74, 84 de chaque module maître d'un ensemble ou sous ensemble de modules 1, 2, 3, 4, 5, 6, 7, 8 effectue une configuration du FPGA 13, 23, 33, 43, 53, 63, 73, 83 du module maître, de manière à ce que le routage 35 de tout signal de synchronisation, soit circonscrit aux modules esclaves du même ensemble ou au sous-ensemble ; 3025333 23 chaque composant BMC 14, 24, 34, 44, 54, 64, 74, 84 de chaque module esclave envoie, via l'interconnexion 28 au travers le réseau IPMB sur LAN, un message de notification au composant BMC 14, 24, 34, 44, 54, 64, 74, 84 du module maître lorsque le 5 module esclave sort d'une phase d'initialisation ou de réinitialisation (correspondant à une initialisation des compteurs d'horodatage TSC). Le composant BMC 14, 24, 34, 44, 54, 64, 74, 84 du module maître peut par ailleurs être informé via une notification de l'initialisation ou de la réinitialisation de son propre 10 module 1, 2, 3, 4, 5, 6, 7, 8 ; le composant BMC 14, 24, 34, 44, 54, 64, 74, 84 du module maître attend que tous les modules 1, 2, 3, 4, 5, 6, 7, 8, y compris lui-même, soient sortis de la phase de d'initialisation ou de réinitialisation; 15 - lorsque les notifications de l'ensemble des modules 1, 2, 3, 4, 5, 6, 7, 8 ont été reçues, le BMC 14, 24, 34, 44, 54, 64, 74, 84 du module maître déclenche une réinitialisation de l'ensemble des compteur d'horodatage TSC des FPGA 13, 23, 33, 43, 53, 63, 73, 83 de tous les modules 1, 2, 3, 4, 5, 6, 7, 8 du même ensemble ou 20 sous-ensemble auquel il appartient, y compris pour lui-même. Les compteurs d'horodatage des différents FPGA 13, 23, 33, 43, 53, 63, 73, 83 sont alors parfaitement synchronisés ; à chaque occurrence d'une erreur (ou d'un événement) survenant dans le module 1, 2, 3, 4, 5, 6, 7, 8 , par exemple au niveau d'un 25 processeur CPU 10, 11, 20, 21 ou d'un élément de communication 16, 26 (ex : un BCS2), le FPGA 13, 23, 33, 43, 53, 63, 73, 83 de ce module 1, 2, 3, 4, 5, 6, 7, 8 mémorise via son compteur d'horodatage TSC des informations relatives à l'erreur. Les informations relatives à l'erreur comprennent à titres d'exemples, 30 son type (ex : non-corrigée, fatale), sa source (ex : numéro de module, type de composant concerné : CPU ou BCS), ainsi que son horodatage ; chaque composant BMC 14, 24, 34, 44, 54, 64, 74, 84 de chaque module 1, 2, 3, 4, 5, 6, 7, 8, accède alors aux informations 35 mémorisées par le compteur d'horodatage TSC dans le FPGA 1, 2, 3, 4, 5, 6, 7, 8 et rend de manière appropriée ces informations 3025333 24 accessibles à tout administrateur du serveur 100 ou outil extérieur permettant la gestion du serveur 100. A titre d'exemple, chaque composant BMC 14, 24, 34, 44, 54, 64, 74, 84 communique les informations lues dans le FPGA 1, 2, 3, 4, 5, 6, 7, 8 via un fichier 5 de log accessible depuis une application externe de gestion d'équipements ; une étape de comparaison entre les informations, par exemple entre l'horodatage, la source, le type de chaque erreur, communiquées par chaque composant BMC 14, 24, 34, 44, 54, 64, 10 74, 84 permet alors d'identifier une première erreur parmi un ensemble d'erreurs survenues dans différents modules 1, 2, 3, 4, 5, 6, 7, 8, ainsi que la chronologie des erreurs suivantes. Une telle étape de comparaison peut, par exemples, être automatisée ou effectuée directement par l'administrateur du serveur 100. 15 Avantageusement, l'identification, par exemple la détermination de la chronologie et la localisation, de la première erreur permet par la suite, de décider éventuellement d'une ou plusieurs actions à effectuer sur le serveur 100, par exemple redémarrer un module 1, 2, 3, 4, 5, 6, 7, 8 spécifique, ou reconfigurer une partition si un 20 module 1, 2, 3, 4, 5, 6, 7, 8 dans celle-ci est défaillant. Avantageusement, les modes de réalisation précédemment décrits permettent la compatibilité logicielle avec des interfaces de gestion standard, par exemple des interfaces en accord avec la norme IPMI, et ce quelque soient le nombre de modules 1, 2, 3, 4, 5, 6, 7, 8 constitutifs 25 du serveur 100. Ceci est notamment rendu possible grâce : aux composants BMC 14, 24, 34, 44, 54, 64, 74, 84, chacun étant utilisable comme une interface de communication de données, permettant notamment la synchronisation des horloges, des compteurs d'horodatage TSC, ainsi que la gestion des fonctions 30 haut niveau, c'est-à-dire les fonctions centrales, des différents modules 1, 2, 3, 4, 5, 6, 7, 8 ; aux composants SMC 15, 25 en charges de gérer les fonctions bas niveau, c'est-à-dire locales de leurs propres modules 1, 2, 3, 4, 5, 6, 7, 8, par exemple la mesure de leur paramètres physiques et 35 leur mise sous tension. 3025333 25 On obtient donc une grande souplesse en terme d'architecture matérielle et logicielle, facilitant ainsi tout besoin éventuel futur de modification, d'adaptation ou d'évolution du serveur 100. Avantageusement, les modes de réalisations précédemment décrits 5 permettent la gestion d'un ensemble ou un sous-ensemble de modules 1, 2, 3, 4, 5, 6, 7, 8 grâce à un partionnement de ces derniers, ainsi que de leurs signaux d'horloge 230, 330, 430, 530, 630, 730, 830 respectifs. La gestion d'un ensemble ou un sous-ensemble de modules 1, 2, 3, 4, 5, 6, 7, 8 est particulièrement avantageuse, car celle-ci 10 permet le support d'OS différents selon les modules 1, 2, 3, 4, 5, 6, 7, 8, l'identification, l'ordonnancement et la localisation précise de toute erreur éventuelle à des fins de diagnostic, ainsi qu'une reconfiguration dynamique éventuelle des partitions, notamment en cas de défaillance d'un module 1, 2, 3, 4, 5, 6, 7, 8. 15 Un autre avantage des modes de réalisations proposés réside dans la réalisation matérielle du serveur 100, et notamment, la manière dont le boitier d'interconnexion 30 et les modules 1, 2, 3, 4, 5, 6, 7, 8 sont interconnectés et alimentés électriquement, permet la maintenance à chaud de chaque élément du serveur 100 ainsi qu'une amélioration de 20 sa résilience. En outre, les modes de réalisations précédemment décrits pour un serveur 100 sont aussi transposables à tout équipement ou infrastructure informatique comprenant une pluralité de modules 1, 2, 3, par exemple à un supercalculateur. 25 REVENDICATIONS1. Serveur (100) comprenant une pluralité de modules (1-8), chaque module (1-8) comprenant : un élément de communication (16, 26) apte à assurer la cohérence d'une mémoire partagée entre les modules (1-8) ; une pluralité de processeurs CPU (10, 11, 20, 21) connectés entre eux et connectés à l'élément de communication (16, 26) ; un système sur une puce SOC (12, 22) connecté à la pluralité de processeurs CPU (10, 11, 20, 21) et à l'élément de communication (16, 26), le système sur une puce SOC (12, 22) exécutant un micrologiciel ; un réseau de portes programmables (FPGA) (13, 23, 33, 43, 53, 63, 73, 83) connecté au système sur une puce SOC (12, 22), à l'élément de communication (16, 26) et à la pluralité de processeurs CPU (10, 11, 20, 21) ; les modules (1-8) étant interconnectés par : - une interconnexion (27) entre chaque élément de communication (16, 26) via un réseau XQPI ; une interconnexion (28) entre chaque système sur une puce SOC (12, 22) via un réseau privé en protocole Ethernet, encapsulant un protocole de communication en accord avec la norme IPMB ; le micrologiciel exécuté sur chaque système sur une puce SOC (12, 22) de chaque module (1-8) réalisant deux composants logiciels, à savoir : - un composant contrôleur satellite de gestion du système (SMC) (15, 25) apte à mesurer les paramètres physiques de son module (1-8) et gérer les fonctions locales de ce module (1-8) ; un composant contrôleur de gestion de la carte de base (BMC) (14, 24, 34, 44, 54, 64, 74, 84) apte à superviser l'ensemble des SMC (15, 25) de tous les modules (1-8), gérer de manière centrale l'ensemble des fonctions du serveur (100) et échanger des données avec chacun des composants BMC (14, 24, 34, 44, 54, 64, 74, 84) via l'interconnexion (28) entre chaque système sur une puce SOC (12, 22). 2. Serveur (100) selon la revendication 1, dans lequel l'interconnexion (27) des éléments de communication (16, 26) et 3025333 27 l'interconnexion (28) des SOC (12, 22) sont réalisées via l'intermédiaire d'un boitier d'interconnexion (30), le boitier d'interconnexion (30) comprenant un réseau de portes programmables (FPGA). 3. Serveur (100) selon la revendication 2, dans lequel le boitier 5 d'interconnexion (30) est alimenté électriquement par les modules (1-8), chaque module (1-8) comprenant au moins deux blocs d'alimentation PSU dimensionnés avec une redondance 2N. 4. Serveur (100) selon l'une quelconque des revendications 1 à 3, dans lequel une des fonctions gérées par chaque composant BMC 10 (14, 24, 34, 44, 54, 64, 74, 84) est une fonction permettant l'instanciation des modules (1-8), cette fonction étant réalisée de la manière suivante : envoi d'une requête d'identifiant ID par le FPGA (13, 23, 33, 43, 53, 63, 73, 83) de chaque module (1-8) au boitier d'interconnexion 15 (30) par l'intermédiaire du système sur une puce SOC (12, 22) ; - envoi par le FPGA du boitier d'interconnexion (30) d'un identifiant ID unique au FPGA (13, 23, 33, 43, 53, 63, 73, 83) en réponse à la requête d'identifiant ; - détermination par le composant BMC (14, 24, 34, 44, 54, 64, 74, 20 84) de l'adresse de son module (1-8) et des adresses des modules (1-8) auquel il est interconnecté, la détermination de ces adresses étant réalisée en fonction de l'identifiant ID réceptionné par le FPGA (13, 23, 33, 43, 53, 63, 73, 83). 5. Serveur (100) selon la revendication 4, dans lequel l'identifiant 25 ID envoyé par le FPGA du boitier d'interconnexion (30) est déterminé en fonction de chaque emplacement de connexion physique de chacun des modules (1-8) au module d'interconnexion (30). 6. Serveur (100) selon l'une quelconque des revendications 1 à 5, dans lequel chacun des modules (1-8) comprend 30 - un générateur de signal d'horloge (130, 230, 330, 430, 530, 630, 730, 830), apte à synchroniser les processeurs CPU (10, 11, 20, 21) de son module (1-8) ; - son FPGA (13, 23, 33, 43, 53, 63, 73, 83) programmé pour partitionner et grouper en sous-ensembles les modules (1-8) en 35 fonction de caractéristiques communes. 3025333 28 7. Serveur (100) selon la revendication 6, dans lequel chaque composant BMC (14, 24, 34, 44, 54, 64, 74, 84) est programmé pour : identifier dans un ensemble ou un sous-ensemble de modules (1-8) son appartenance à un module maître ou esclave, en fonction 5 d'informations d'indentification de chacun des modules (1-8) de cet ensemble ou sous-ensemble ; si il appartient à un module maître, configurer son FPGA (13, 23, 10 même ensemble ou sous ensemble ; si il appartient à un module esclave, configurer son FPGA (13, 23, 33, 43, 53, 63, 73, 83) de manière que le FPGA (13, 23, 33, 43, 53, 63, 73, 83) désactive le signal d'horloge (130, 230, 330, 430, 15 530, 630, 730, 830) du module esclave. 8. Serveur (100) selon la revendication 7, dans lequel chaque processeur CPU (10, 11, 20, 21) de chaque module (1-8) comprend des compteurs d'horodatage TSC, aptes à synchroniser des tâches comportant une pluralité de processus légers, la synchronisation de 20 l'ensemble des compteurs d'horodatages TSC de ces processeurs CPU (10, 11, 20, 21) dans un ensemble ou un sous-ensemble de module (18) étant réalisée par : l'envoi par chaque composant BMC (14, 24, 34, 44, 54, 64, 74, 84) de chaque module esclave de cet ensemble ou sous-ensemble, 25 d'une notification au BMC (14, 24, 34, 44, 54, 64, 74, 84) du module maître, lorsque le module esclave sort d'une phase d'initialisation ou de réinitialisation ; une notification au BMC (14, 24, 34, 44, 54, 64, 74, 84) du module maître, lorsque le maître module sort d'une phase d'initialisation 30 ou de réinitialisation ; l'envoi par le BMC (14, 24, 34, 44, 54, 64, 74, 84) du module maître, lorsque tous les modules maître et esclaves sont sortis d'une phase d'initialisation ou de réinitialisation, d'un signal de synchronisation apte à réinitialiser l'ensemble des compteurs 35 d'horodatage TSC des processeurs CPU (10, 11, 20, 21) pour tous les modules (1-8) du même ensemble ou sous-ensemble. 33, 43, 53, 63, 73, 83), de manière que le FPGA (13, 23, 33, 43, 53, 63, 73, 83) distribue le signal d'horloge (130, 230, 330, 430, 530, 630, 730, 830) du module maître aux modules esclaves du 3025333 29 9. Serveur (100) selon la revendication 7 ou 8, dans lequel chaque FPGA (13, 23, 33, 43, 53, 63, 73, 83) de chaque module (1-8) comprend des compteurs d'horodatages TSC, aptes lors de toute occurrence d'erreur dans son module (1-8) à enregistrer des 5 informations relatives à l'erreur comprenant au moins l'horodatage de l'erreur, la synchronisation de l'ensemble des compteurs d'horodatages TSC de chaque FPGA (13, 23, 33, 43, 53, 63, 73, 83) dans un ensemble ou un sous-ensemble de module (1-8) étant réalisée par l'envoi par chaque composant BMC (14, 24, 34, 44, 54, 64, 74, 84) 10 de chaque module esclave de cet ensemble ou sous-ensemble, d'une notification au BMC (14, 24, 34, 44, 54, 64, 74, 84) du module maître, lorsque le module esclave sort d'une phase d'initialisation ou de réinitialisation ; une notification au BMC (14, 24, 34, 44, 54, 64, 74, 84) du module 15 maître, lorsque le maître module sort d'une phase d'initialisation ou de réinitialisation ; l'envoi par le BMC (14, 24, 34, 44, 54, 64, 74, 84) du module maître, lorsque tous les modules maître et esclaves sont sortis d'une phase d'initialisation ou de réinitialisation, d'un signal de 20 synchronisation apte à réinitialiser l'ensemble des compteurs d'horodatage TSC des FPGA (13, 23, 33, 43, 53, 63, 73, 83) pour tous les modules (1-8) du même ensemble ou sous-ensemble. 10. Serveur (100) selon la revendication 9, dans lequel l'identification d'une erreur dans un ensemble ou un sous-ensemble de 25 modules (1-8) est réalisée par une étape de comparaison entre les informations d'erreurs enregistrées par l'ensemble des compteurs d'horodatage TSC des FPGA (13, 23, 33, 43, 53, 63, 73, 83) de cet ensemble ou sous-ensemble, les BMC (14, 24, 34, 44, 54, 64, 74, 84) étant aptes à échanger et partager les informations d'erreurs dans le 30 même ensemble ou sous-ensemble de modules (1-8).