FR 3030153 A1 20160617 FR 1462486 A 20141216 B13778 - 13-GR1C0-1181 1 AMPLIFICATEUR RF À PLAGES MULTIPLES Domaine La présente demande concerne le domaine des circuits électroniques de façon générale, et, plus particulièrement, celui des amplificateurs de puissance. Elle vise notamment un amplificateur de puissance pour signaux radiofréquence (RF), comportant au moins deux étages de sortie configurables pour fonctionner dans des plages d'amplitude du signal d'entrée distinctes. Exposé de l'art antérieur Les signaux RF utilisés pour les normes de transmission de données numériques (par exemple des signaux de fréquence comprise entre 3 kHz et 300 Ghz) sont souvent caractérisés par des rapports puissance crête sur puissance moyenne élevés. Un amplificateur pour ces signaux doit être en mesure d'amplifier l'amplitude crête dans les mêmes conditions que l'amplitude moyenne. Toutefois, en pratique, l'amplificateur traite la plupart du temps des signaux proches de l'amplitude moyenne. Si l'amplificateur comporte un seul étage de sortie fonctionnant, pour avoir une bonne linéarité, en classe A ou AB, son courant de repos est proportionnel au courant qu'il doit délivrer pour les amplitudes crête. Lorsque l'amplificateur traite des signaux de plus faible amplitude, c'est-à-dire la plupart du 3030153 B13778 - 13-GR1C0-1181 2 temps, le courant de repos de l'étage de sortie, et donc sa consommation, sont inutilement élevés, d'où il résulte un rendement global médiocre. Pour améliorer le rendement, il a déjà été proposé de 5 réaliser un amplificateur comportant un étage de sortie principal configuré pour fonctionner en classe A ou AB, dont le courant de repos est réglé pour amplifier de manière linéaire les signaux de puissance moyenne, et un étage de sortie auxiliaire configuré pour fonctionner en classe B ou C, c'est-à-dire pour n'amplifier que 10 la portion du signal d'entrée qui dépasse un certain seuil de puissance. L'étage auxiliaire est réglé pour commencer à amplifier lorsque l'étage principal commence à saturer. Tant que le seuil de déclenchement de l'étage auxiliaire n'est pas atteint, cet étage ne consomme aucun courant. La somme des sorties des deux 15 étages d'amplification correspond alors au signal que fournirait l'étage principal s'il ne saturait pas. La figure 1 est un diagramme simplifié illustrant plus en détail ce type de fonctionnement. Plus particulièrement, la figure 1 illustre l'évolution de la puissance Pout du signal de 20 sortie en fonction de la puissance Pin du signal d'entrée. Lorsque la puissance Pin est inférieure à un seuil T, l'étage d'amplification principal Al fonctionne dans une zone linéaire d'une courbe de transfert H(A1) (en trait plein sur la figure). Lorsque la puissance d'entrée Pin dépasse le seuil T, l'étage d'amplification principal entre en saturation, comme le représente l'aplatissement de la courbe H(A1), et l'étage d'amplification auxiliaire A2 entre en action selon une courbe de transfert H(A2) (en trait plein sur la figure). L'étage principal produit alors un signal de sortie écrêté, et l'étage auxiliaire amplifie seulement la partie du signal d'entrée qui dépasse le seuil T. La puissance de sortie Pout globale est formée par la somme des sorties des deux étages d'amplification. Son évolution est représentée par une courbe de transfert H(Al+A2) (en pointillés). L'étage de sortie auxiliaire finit également par saturer, ce qui est représenté par un aplatissement des courbes H(A2) et H(Al+A2). 3030153 B13778 - 13-GR1C0-1181 3 Ainsi, la compression de gain, puis la saturation, de l'étage d'amplification principal Al, de classe A ou AB, sont compensées par l'expansion de gain de l'amplificateur auxiliaire A2, de classe B ou C, de façon à obtenir, par combinaison, une réponse 5 sensiblement linéaire sur une plage de puissance étendue. Un exemple d'amplificateur à deux étages de sortie fonctionnant dans des plages d'amplitude du signal d'entrée distinctes est notamment décrit dans l'article "Transformer-Based Uneven Doherty Power Amplifier in 90 nm CMOS for WLAN 10 Applications" (Solid-State Circuits, IEEE, vol.47, n°7, pp.1659- 1671, juillet 2012). Plus généralement, de nombreux amplificateurs de ce type, généralement appelés amplificateurs Doherty, ont déjà été proposés. 15 Un inconvénient des architectures existantes d'ampli- ficateurs à plages multiples est qu'elles comportent généralement des circuits diviseur de puissance en entrée de l'ensemble d'étages de sortie et/ou des circuits combineurs de puissance en sortie de l'ensemble d'étages de sortie. Ces circuits présentent 20 l'inconvénient d'être relativement encombrants, et de générer des pertes de puissance compensant au moins partiellement le gain de rendement procuré par l'association de plusieurs étages de sortie de plages de fonctionnement distinctes. En pratique, dans les architectures existantes, le 25 nombre d'étages de sortie de plages de fonctionnement distinctes pouvant être associés dans un même amplificateur est limité à deux, notamment en raison des pertes et de l'encombrement liés aux circuits diviseurs et/ou combineurs de puissance. Le rendement global de l'amplificateur reste donc relativement médiocre. 30 Résumé Ainsi, un mode de réalisation prévoit un amplificateur RF comprenant : au moins deux étages d'amplification reliés en parallèle, chaque étage comprenant au moins un premier transistor MOS d'amplification dont la grille est connectée à un premier 35 noeud d'entrée commun auxdits étages, dont une première région de 3030153 B13778 - 13-GR1C0-1181 4 source ou de drain est connectée à un premier noeud de sortie commun auxdits étages, et dont la région de corps est isolée des régions de corps des transistors MOS d'amplification des autres étages ; et un circuit de configuration adapté à appliquer à 5 chaque étage, sur un noeud de polarisation de la région de corps dudit au moins un premier transistor MOS d'amplification de l'étage, une tension de configuration de la plage de fonctionnement de l'étage, distincte des tensions de configuration appliquées aux autres étages. 10 Selon un mode de réalisation, chaque étage comprend en outre un deuxième transistor MOS d'amplification dont la grille est connectée à un deuxième noeud d'entrée commun auxdits étages, dont une première région de source ou de drain est connectée à un deuxième noeud de sortie commun auxdits étages, et dont la région 15 de corps est connectée à la région de corps du premier transistor de l'étage. Selon un mode de réalisation, dans chaque étage, les premier et deuxième transistors forment une paire différentielle à source commune. 20 Selon un mode de réalisation, chaque transistor MOS d'amplification a une deuxième région de source ou de drain connectée à un noeud d'application d'un potentiel de référence commun auxdits étages. Selon un mode de réalisation, le circuit de 25 configuration est adapté à configurer simultanément au moins un étage en classe A ou AB, et au moins un autre étage en classe B ou C. Selon un mode de réalisation, les transistors MOS d'amplification sont des transistors réalisés en technologie SOI, 30 FDSOI ou FINELT. Selon un mode de réalisation, les étages d'amplification sont intégrés dans une même puce semiconductrice. Selon un mode de réalisation, des transistors MOS d'amplification d'étages distincts ont des dimensions diffé35 rentes. 3030153 B13778 - 13-GR1C0-1181 5 Brève description des dessins Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation 5 avec les figures jointes parmi lesquelles : la figure 1, précédemment décrite, est un diagramme illustrant de façon schématique des courbes de transition entre les plages de fonctionnement d'un amplificateur à deux plages ; la figure 2 représente schématiquement un exemple d'un 10 mode de réalisation d'un amplificateur à plages multiples ; et la figure 3 est un diagramme illustrant schématiquement des courbes de transition entre les différentes plages de fonctionnement d'un amplificateur à plages multiples du type décrit en relation avec la figure 2. 15 Description détaillée Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références aux différentes figures et, de plus, les diagrammes des figures 1 et 3 ne sont pas tracés à l'échelle. En outre, seuls les éléments utiles à la compréhension des modes de 20 réalisation décrits ont été détaillés. En particulier, dans la présente demande, seule la réalisation de l'ensemble d'étages de sortie d'un amplificateur à plages multiples est détaillée. Les différents éléments de l'amplificateur susceptibles d'être placés en amont ou en aval de l'ensemble d'étages de sortie (étage 25 d'entrée, circuits d'adaptation d'impédance, etc.) n'ont pas été détaillés, les modes de réalisation décrits étant compatibles avec les circuits habituellement couplés à l'entrée et/ou à la sortie d'un étage de sortie d'un amplificateur RF à plage de fonctionnement unique. Par ailleurs, dans la présente description, 30 on utilise le terme "connecté" pour désigner une liaison électrique directe, sans composant électronique intermédiaire, par exemple au moyen d'une piste conductrice, de préférence de longueur inférieure à 5% de la longueur d'onde du signal à amplifier, et le terme "couplé" ou le terme "relié", pour désigner 3030153 B13778 - 13-GR1C0-1181 6 soit une liaison électrique directe soit une liaison indirecte, c'est-à-dire via un ou plusieurs composants intermédiaires. De façon classique, un étage de sortie d'un amplificateur RF peut comprendre un ou plusieurs transistors MOS 5 d'amplification, le signal d'entrée à amplifier étant appliqué sur les grilles de ces transistors, et le signal de sortie étant fourni sur les noeuds de drain (montage en source commune) ou de source (montage en drain commun) de ces transistors. A titre de variante, les transistors peuvent être montés en grille commune, 10 l'entrée et la sortie de l'amplificateur étant alors formées respectivement par la source et par le drain du transistor, et la grille étant reliée à un noeud d'application d'un potentiel de référence. Pour fixer la classe et/ou la plage de fonctionnement 15 de l'amplificateur, une tension de polarisation continue se superposant au signal d'entrée est généralement appliquée sur les grilles des transistors MOS d'amplification. Pour un étage de sortie configuré pour fonctionner en classe A ou AB, la tension de polarisation Vpl de l'étage de sortie est supérieure à la 20 tension de seuil Vth des transistors d'amplification. Cette tension Vpl règle le courant de repos des transistors de l'étage de sortie. Pour un étage de sortie configuré pour fonctionner en classe B ou C, la tension de polarisation Vp2 de l'étage de sortie est inférieure ou égale à la tension de seuil Vth, de sorte que 25 l'étage ait un courant de repos nul, et ne délivre de la puissance qu'au-dessus d'un certain niveau de signal d'entrée. Ainsi, dans les architectures existantes d'amplificateurs à plages multiples, le réglage des plages de fonctionnement des étages de sortie est effectué via des noeuds se trouvant sur le chemin de puissance 30 RF. Pour associer plusieurs étages de sortie fonctionnant pour des plages d'amplitude du signal d'entrée distinctes, il convient donc de prévoir des circuits diviseurs et/ou combineurs de puissance RF, afin de pouvoir découpler les signaux continus de polarisation du signal RF à amplifier. Ces circuits sont 35 généralement encombrants et génèrent des pertes de puissance RF. 3030153 B13778 - 13-GR1C0-1181 7 La figure 2 représente schématiquement un exemple d'un mode de réalisation d'un amplificateur comportant n étages de sortie Al, A2, ..., An-1, An configurables pour fonctionner pour des plages d'amplitude du signal d'entrée distinctes, avec n 5 entier supérieur ou égal à 2. Sur la figure 2, seuls les étages de sortie Al à An de l'amplificateur, ainsi qu'un circuit de configuration de ces étages de sortie, ont été représentés. Dans cet exemple, chaque étage d'amplification Ai, avec i entier allant de 1 à n, comprend au moins un transistor MOS 10 d'amplification dont la grille est reliée à un noeud d'entrée commun à tous les étages de sortie, dont une première région de conduction (source ou drain) est reliée à un noeud de sortie commun à tous les étages de sortie, et dont la deuxième région de conduction (drain ou source) est reliée à un noeud d'application 15 d'un potentiel de référence commun à tous les étages de sortie. De préférence, les transistors MOS sont montés en source commune, c'est-à-dire que la première région de conduction est le drain, et la deuxième région de conduction est la source. Plus particulièrement, dans l'exemple représenté, chaque étage de 20 sortie Ai comprend une paire différentielle de transistors MOS à canal N Trl et Tr2, dont les sources sont reliées (par exemple par l'intermédiaire d'une inductance) à un noeud GND d'application d'un potentiel de référence commun à tous les étages de sortie, par exemple la masse, et dont les drains forment des sorties 25 différentielles en courant, et sont reliés respectivement à des noeuds de sortie 01 et 02 communs à tous les étages de sortie. Les grilles des transistors Trl et Tr2 forment des entrées différentielles en tension, et sont reliées respectivement à des noeuds d'entrée El et E2 communs à tous les étages de sortie. En 30 d'autres termes, les étages de sortie Al à An sont reliés en parallèle entre les noeuds d'entrée El, E2 et les noeuds de sortie 01, 02 de l'ensemble d'étages de sortie. A titre de variante, les transistors MOS des étages Al à An peuvent être montés en grille commune. 3030153 B13778 - 13-GR1C0-1181 8 Selon un aspect du mode de réalisation de la figure 2, dans chaque étage de sortie Ai, les transistors d'amplification ont leurs régions de corps isolées des régions des corps des transistors d'amplification des autres étage de sortie. Dans 5 l'exemple représenté, dans chaque étage de sortie Ai, les régions de corps des transistors d'amplification Trl et Tr2 de l'étage sont connectées entre elles et sont reliées à un noeud Vbi d'application d'une tension de polarisation. Les noeuds de polarisation Vbi à Vbn des étages de sortie Al à An sont 10 commandables individuellement, c'est-à-dire qu'ils peuvent recevoir des tensions de polarisation distinctes. L'amplificateur de la figure 2 comprend en outre un circuit de configuration 201 (CONFIG) adapté à appliquer des tensions de polarisation distinctes sur les noeuds de polarisation 15 Vbi à Vbn des différents étages de sortie. Dans cet exemple, le circuit 201 comprend n noeuds de fourniture de tensions de polarisation, reliés respectivement aux n noeuds de polarisation Vbi à Vbn des étages de sortie Al à An. Selon un aspect du mode de réalisation de la figure 2, 20 le circuit 201 est adapté à configurer individuellement les classes et plages de fonctionnement des différents étages de sortie de l'amplificateur, par l'application de tensions de configuration appropriées sur les noeuds de polarisation Vbi des différents étages Ai. L'application d'une tension de polarisation 25 sur la région de corps d'un transistor MOS permet en effet de modifier la tension de seuil Vth de ce transistor, c'est-à-dire la tension grille-source à partir de laquelle ce transistor devient conducteur, et, par conséquent, la plage d'amplitudes dans laquelle les signaux appliqués sur la grille du transistor sont 30 amplifiés de manière linéaire par le transistor. Une tension de grille continue, ou tension de mode commun, peut être appliquée sur les grilles des transistors MOS, cette tension étant alors commune à tous les étages de sortie. Les transistors MOS d'amplification des étages de sortie 35 sont de préférence réalisés en technologie FDSOI (semiconducteur 3030153 B13778 - 13-GR1C0-1181 9 entièrement déplétable sur isolant). En effet, dans cette technologie, la plage de variation de la tension de seuil Vth d'un transistor MOS en fonction du potentiel de polarisation appliqué sur sa région de corps est relativement large, ce qui permet de 5 fixer la plage de fonctionnement de chaque étage de sortie Ai parmi une plage d'amplitudes relativement large, et notamment d'obtenir des classes de fonctionnement distinctes pour différents étages. A titre de variante, les transistors MOS d'amplification des étages de sortie peuvent être réalisés en technologie SOI 10 (semiconducteur sur isolant), en technologie FINEET (transistor à effet de champ à ailette), ou en technologie CMOS sur substrat semiconducteur massif (des régions d'isolement étant alors prévues entre les transistors des différents étages de sortie). A titre d'exemple, dans le cas d'une technologie FDSOI 15 28 nm, pour un étage de sortie configuré pour fonctionner en classe A ou AB, la tension de polarisation appliquée sur le noeud Vbi de l'étage peut être approximativement nulle. La grille peut alors être polarisée à une tension continue Vg, par exemple de 100 mV à 300 mV au-dessus du seuil Vthi de l'étage, en fonction 20 du courant de repos désiré. Pour un étage de sortie configuré pour fonctionner en classe C, la tension de polarisation appliquée sur le noeud Vbi de l'étage peut alors être réglée à une valeur positive comprise entre 0 et 1,8 V choisie de façon à augmenter le seuil Vthi des transistors par rapport au seuil de 25 l'amplificateur de classe A ou AB, par exemple de façon que ce seuil soit proche ou légèrement supérieur à la tension Vg. Un avantage du mode de réalisation de la figure 2 est que le réglage de la classe et/ou de la plage de fonctionnement des différents étages de sortie Ai ne nécessite pas d'appliquer 30 des tensions de polarisation différentes sur le chemin de puissance RF des différents étages. Ainsi, comme cela apparaît sur la figure 2, les entrées des différents étages de sortie Ai (c'est-à-dire les grilles des transistors d'amplification des différents étages dans cet exemple) peuvent être directement 35 connectées ou reliées entre elles. De plus, les sorties des 3030153 B13778 - 13-GR1C0-1181 10 différents étages de sortie Ai (c'est-à-dire les drains des transistors d'amplification des différents étages dans cet exemple) peuvent être directement connectées entre elles. Ceci permet de réduire de façon significative l'encombrement et les 5 pertes par rapport aux amplificateurs à plages multiples existants, dans lesquels des circuits diviseurs et/ou combineurs de puissance RF doivent être prévus. Ceci permet notamment de combiner un nombre plus important d'étages de sortie de plages de fonctionnement distinctes (c'est-à-dire pouvant présenter un 10 recouvrement partiel mais comportant chacune au moins une zone d'amplification linéaire située hors de la plage d'amplification linéaire des autres étages) que dans les architectures existantes, par exemple un nombre supérieur ou égal à 3. Ceci permet notamment d'augmenter le rapport entre la puissance maximale délivrée (ou 15 point de compression de sortie) et le courant de polarisation. Les différents étages de sortie peuvent être configurés pour entrer en action successivement de façon graduelle lorsque la puissance RF du signal d'entrée augmente. Ainsi, le mode de réalisation de la figure 2 permet d'améliorer de façon 20 significative le rendement global de l'amplificateur par rapport aux architectures existantes, notamment lorsque le rapport puissance crête / puissance moyenne des signaux à amplifier est élevé. De préférence, les transistors MOS d'amplification des 25 différents étages de sortie sont de même type, c'est-à-dire que, pour un même potentiel de polarisation de leurs régions de corps, leurs tensions de seuil Vth sont identiques (aux dispersions de fabrication près). Ceci facilite notamment la réalisation de l'amplificateur, et garantit un comportement en fréquence 30 similaire ou identique dans toutes les plages d'amplitudes du signal d'entrée. Les transistors MOS d'amplification d'étages de sortie Ai différents peuvent toutefois avoir des dimensions différentes, par exemple des longueurs de canal identiques et des largeurs de 3030153 B13778 - 13-GR1C0-1181 11 canal distinctes, de façon à présenter des gains d'amplification différents et/ou des seuils de saturation différents. Par ailleurs, les transistors MOS d'amplification des différents étages de sortie Ai sont de préférence intégrés dans 5 une même puce semiconductrice. En effet, le mode de réalisation décrit en relation avec la figure 2 se prête bien à une intégration particulièrement compacte de l'amplificateur dans une puce de circuits intégrés, dans la mesure où les circuits diviseurs et/ou combineurs de puissance et/ou les lignes quart d'onde 10 (difficilement intégrables) des architectures connues d'amplificateurs à plages multiples, peuvent être omis. La figure 3 est un diagramme illustrant schématiquement des courbes de transition entre différentes plages de fonctionnement d'un exemple d'amplificateur du type décrit en 15 relation avec la figure 2. Plus particulièrement, on considère ici le cas d'un amplificateur à quatre étages de sortie Al, A2, A3 et A4 configurés pour fonctionner dans des plages d'amplitudes du signal d'entrée distinctes. La figure 3 illustre l'évolution de la puissance Pout du signal de sortie en fonction de la 20 puissance Pin du signal d'entrée. Lorsque la puissance Pin est inférieure à un premier seuil Tl, l'étage d'amplification Al, configuré en classe A ou AB, fonctionne dans une zone linéaire d'une courbe de transfert H(A1). Les étages d'amplification A2, A3 et A4 ne consomment alors pas ou peu de courant. Lorsque la 25 puissance d'entrée Pin dépasse le seuil Tl, l'étage d'amplification Al entre en compression puis en saturation, comme le représente l'aplatissement de la courbe H(A1), et l'étage d'amplification A2, configuré en classe C, entre en action suivant un phénomène d'expansion de gain illustré par une courbe de 30 transfert H(A2). L'étage Al produit alors un signal écrêté, et l'étage A2 amplifie seulement la partie du signal d'entrée qui dépasse le seuil Tl, la somme des signaux de sortie des étages Al et A2 étant alors relativement linéaire par rapport aux signaux de sortie de chacun des étages pris indépendamment. Lorsque la 35 puissance d'entrée Pin dépasse un seuil T2 supérieur au seuil Tl, 3030153 B13778 - 13-GR1C0-1181 12 l'étage d'amplification A2 entre en saturation, comme le représente l'inflexion de la courbe H(A2), et l'étage d'amplification A3, configuré en classe C, entre en action selon une courbe de transfert H(A3). L'étage A2 produit alors un signal 5 écrêté, et l'étage A3 amplifie seulement la partie du signal d'entrée qui dépasse le seuil T2. La somme des signaux de sortie des étages A2 et A3 est alors relativement linéaire par rapport aux signaux de sortie de chacun des étages pris indépendamment. Lorsque la puissance d'entrée Pin dépasse un seuil T3 supérieur 10 au seuil T2, l'étage d'amplification A3 entre en saturation, comme le représente l'inflexion de la courbe H(A3), et l'étage d'amplification A4, configuré en classe C, entre en action selon une courbe de transfert H(A4). L'étage A3 produit alors un signal écrêté, et l'étage A4 amplifie seulement la partie du signal 15 d'entrée qui dépasse le seuil T3. La somme des signaux de sortie des étages A3 et A4 est alors relativement linéaire par rapport aux signaux de sortie de chacun des étages pris indépendamment. La puissance de sortie Pout globale est formée par la somme des sorties des quatre étages d'amplification. Son évolution 20 est représentée par une courbe de transfert H(Al+A2+A2+A3) (en trait interrompu). L'étage de sortie A4 finit également par saturer, ce qui est représenté par un aplatissement des courbes H(A4) et H(Al+A2+A3+A4). Des modes de réalisation particuliers ont été décrits. 25 Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, les modes de réalisation décrits ne se limitent pas à l'exemple particulier décrit en relation avec la figure 2 dans lequel chaque étage de sortie comprend une paire 30 différentielle de transistors MOS d'amplification à canal N montés en sources communes. Plus généralement, l'homme du métier saura obtenir le fonctionnement recherché quelle que soit la structure interne des étages d'amplification de sortie, pour autant que les transistors d'amplification soient des transistors MOS dont les REVENDICATIONS1. Amplificateur RF comprenant : au moins deux étages (Ai) d'amplification reliés en parallèle, chaque étage (Ai) comprenant au moins un premier transistor MOS d'amplification (Tri) dont la grille est connectée à un premier noeud d'entrée (El) commun auxdits étages (Ai), dont une première région de source ou de drain est connectée à un premier noeud de sortie (01) commun auxdits étages (Ai), et dont la région de corps est isolée des régions de corps des transistors MOS d'amplification des autres étages ; et un circuit de configuration (201) adapté à appliquer à chaque étage (Ai), sur un noeud (Vbi) de polarisation de la région de corps dudit au moins un premier transistor MOS d'amplification (Tri) de l'étage (Ai), une tension de configuration de la plage de fonctionnement de l'étage (Ai), distincte des tensions de configuration appliquées aux autres étages. 2. Amplificateur selon la revendications 1, dans lequel chaque étage (Ai) comprend en outre un deuxième transistor MOS d'amplification (Tr2) dont la grille est connectée à un deuxième noeud d'entrée (E2) commun auxdits étages (Ai), dont une première région de source ou de drain est connectée à un deuxième noeud de sortie (02) commun auxdits étages (Ai), et dont la région de corps est connectée à la région de corps du premier transistor (Tri) de l'étage. 3. Amplificateur selon la revendication 2, dans lequel, 25 dans chaque étage (Ai), les premier (Tri) et deuxième (Tr2) transistors forment une paire différentielle à source commune. 4. Amplificateur selon l'une quelconque des revendications 1 à 3, dans lequel chaque transistor MOS d'amplification (Trl, Tr2) a une deuxième région de source ou de drain connectée 30 à un noeud (GND) d'application d'un potentiel de référence commun auxdits étages (Ai). 5. Amplificateur selon l'une quelconque des revendications 1 à 4, dans lequel ledit circuit de configuration (201) est adapté à configurer simultanément au moins un étage (Al) en 3030153 B13778 - 13-GR1CO-1181 15 classe A ou AB, et au moins un autre étage (A2, A3, A4) en classe B ou C. 6. Amplificateur selon l'une quelconque des revendications 1 à 5, dans lequel lesdits transistors MOS d'amplification 5 (Trl, Tr2) sont des transistors réalisés en technologie SOI, FDSOI ou FINEET. 7. Amplificateur selon l'une quelconque des revendications 1 à 6, dans lequel lesdits étages d'amplification (Ai) sont intégrés dans une même puce semiconductrice. 10 8. Amplificateur selon l'une quelconque des revendi- cations 1 à 7, dans lequel des transistors MOS d'amplification (Trl, Tr2) d'étages (Ai) distincts ont des dimensions différentes.