FR 3029014 A1 20160527 FR 1461381 A 20141124 1 La présente invention concerne essentiellement des transistors de puissance de type VDMOS (acronyme de l'anglais Vertical Double diffusion Metal Oxyde Semiconductor que l'on peut traduire par semi-conducteur/métal/oxyde à double diffusion verticale) et de type IGBT (acronyme de l'anglais Insulated Gate Bipolar Transistor que l'on peut traduire par transistor bipolaire à grille isolée). Les VDMOS sont des dispositifs attractifs pour les applications spatiales et aéronautiques en raison de la simplicité de leur commande de grille, des faibles volume et poids des circuits obtenus par rapport à ceux intégrant des transistors bipolaires. En outre, ils sont plus efficaces dans des gammes de fréquences élevées et pour des alimentations à découpage. Les VDMOS sont des transistors à effet de champ c'est-à-dire des composants unipolaires faisant appel à un seul type de porteur de charge. Ils se distinguent donc par des temps de commutation très courts (de l'ordre de 100 ns) car contrairement aux composants bipolaires, il n'existe pas de retard associé à la recombinaison de porteurs minoritaires dans la phase de blocage. Ce type de transistor est utilisé dans de nombreuses applications de 10 à 500 kHz pour des gammes de tension allant de 10 à 1200 V et pour un calibre en courant allant de quelques centaines de milliampères à quelques ampères. Il est à noter que le transistor DMOS (Double diffusion Metal Oxyde Semiconductor) existe en configuration verticale (VDMOS) ou latérale (LDMOS). La configuration verticale présente une tenue en tension supérieure et est moins limitée en courant que la configuration latérale. Un VDMOS peut être obtenu comme suit. Partant d'un substrat de type N+ sur lequel on fait croître une couche épitaxiée on diffuse successivement des îlots de type P+/P appelés caissons puis, dans ces caissons, des zones de source de type N. La métallisation du substrat donne une connexion de drain. Les îlots P+/P sont court-circuités par la métallisation de la source. Sur la couche d'oxyde, on dépose une couche isolante de polysilicate enrobant une connexion de grille. On obtient ainsi le composant illustré à la figure 1. Un VDMOS comprend donc : un matériau semi-conducteur 101 de part et d'autre duquel on trouve une source 102 et un drain 103 ; une grille isolée 104 du même côté que la source 102 ; trois couches NPN dans le matériau semiconducteur, soit deux jonctions PN en opposition qui interdisent la conduction du 3029014 2 courant, ces trois couches NPN étant une première couche N formée par le substrat 105 N+ et la couche épitaxiée 106 N-, une deuxième couche P formée par un caisson 107, et une troisième couche N formée par une zone de source 108 N. L'application d'une tension VGs positive à la grille crée un champ 5 électrique qui chasse les porteurs majoritaires des îlots P/P+ créant une inversion du type de la zone. Un courant peut alors circuler dans un canal, verticalement dans le substrat et dans la couche épitaxiée puis horizontalement dans la zone à dopage inversé de chaque îlot P/P+. La structure d'un IGBT est basée sur celle d'un VDMOS : l'épaisseur du 10 support 201 est utilisée pour séparer le collecteur (drain) 203 de l'émetteur (source) 202. Une zone épitaxiée 206, dopée N-, permet l'apparition d'un canal lorsque des électrons sont injectés par la grille 204, c'est-à-dire lorsque VG>0 (état passant). Un IGBT peut être observé à la figure 2. La technique de double diffusion est utilisée pour créer des puits dopés P/P+ 207 à proximité de la source 202, la région dopée 15 P+ ayant pour fonction (voir plus loin) de réduire les risques d'évènements singuliers destructifs. La différence principale entre un MOSFET vertical et un IGBT est l'existence d'une couche de substrat 205 P+ fortement dopée côté collecteur, alors que le substrat est dopé N+ dans un VDMOS. Cette couche injecte des trous dans la 20 couche épitaxiée 206 N-, ce qui a pour effet de diminuer la chute de tension à l'état passant et de le transformer en transistor bipolaire. L'IGBT présente donc quatre couches principales (de l'émetteur 202 vers le collecteur 203) N-P-N-P. Un IGBT est un transistor hybride, regroupant un transistor à effet de champ en entrée et un transistor bipolaire en sortie. Il est ainsi commandé par la 25 tension de grille (tension VG entre grille et émetteur) qui lui est appliquée, mais ses caractéristiques de conduction (entre collecteur et émetteur) sont celles d'un bipolaire. Cette structure hybride lui donne le faible coût énergétique de commande d'un MOSFET, avec les pertes de conduction plus faibles (à surface de puce donnée) d'un bipolaire. De plus, les IGBT peuvent gérer une tension bien plus élevée 30 que celle gérée par les MOSFET. À l'état bloqué, c'est la couche épitaxiée N- 106 ou 206 qui supporte la tension (tant dans un IGBT que dans un VDMOS). Cette tension maximale sera d'autant plus importante que la couche épitaxiée N- sera peu dopée et/ou épaisse. Pour être performant, un transistor doit pouvoir supporter une tension la plus 3029014 3 importante possible à son drain ou collecteur. Comme indiqué plus haut, les VDMOS et les IGBT sont souvent utilisés dans les engins spatiaux et aéronautiques. Cependant, l'environnement radiatif naturel présente de nombreux dangers pour ces composants électroniques. On 5 distingue deux types d'environnement radiatif : / l'environnement radiatif spatial, comprenant des rayonnements cosmiques (protons de 100 à 106MeV, particules a de fortes énergies, ions lourds de 1 à 1014MeV), des éruptions solaires (protons de 10MeV à 1GeV, particules a de 10MeV à quelques centaines de MeV, ions lourds), des vents solaires (protons 10 jusqu'à 100KeV, électrons jusqu'à quelques keV, particules a), des ceintures de radiation (protons jusqu'à quelques centaines de MeV, électrons de quelques MeV) ; / l'environnement radiatif atmosphérique, dont les douches cosmiques ou gerbes atmosphériques, dans lesquelles des particules hautement énergétiques issues de rayonnements cosmiques peuvent ioniser des éléments de l'atmosphère et 15 déclencher des réactions nucléaires en chaîne, formant une chaîne de particules secondaires comme des protons, des neutrons ou des pions susceptibles d'interagir avec les systèmes embarqués et plus particulièrement avec les semi-conducteurs. Bien que l'environnement radiatif atmosphérique soit moins agressif, des défaillances ont déjà été observées dans des équipements ferroviaires et divers 20 travaux ont montré que des défaillances radiatives se produisaient dans les composants de puissance au niveau du sol. Des phénomènes cumulatifs tels les effets de doses ionisantes sont à l'origine d'erreurs fonctionnelles et contribuent à une détérioration d'un dispositif au fil du temps. 25 Des phénomènes induits par une unique particule, appelés effets d'événements singuliers, surviennent de façon imprévisible et peuvent avoir des conséquences irréversibles sur le bon fonctionnement des systèmes. Certains de ses effets d'événements singuliers entraînent une défaillance légère qui ne cause pas de dommages permanents et les dispositifs peuvent être remis à zéro par des 30 signaux de correction. D'autres effets peuvent aboutir à une dégradation permanente et même à la destruction du dispositif. Ces événements destructifs sont les événements singuliers de burn-out qui touchent les VDMOS et les IGBT et les événements singuliers de latch-up qui ne touchent que les IGBT. Les VDMOS présentent une caractéristique indésirable : sous certaines 3029014 4 conditions, un transistor bipolaire parasite NPN 110 se forme tel qu'illustré à la figure 1. La zone de source N+ 108 constitue l'émetteur de ce transistor parasite ; le caisson P 107 en constitue la base, et la couche épitaxiée N- 106 fait office de collecteur. 5 Ce transistor bipolaire parasite, normalement inactif, peut être mis en conduction lors d'une commutation rapide (fort dV/dt) ou bien par le passage de radiations ionisantes. Sa mise en conduction couplée aux mécanismes d'avalanche peut alors provoquer un emballement irréversible du courant qui conduit au burn-out. Le principe de fonctionnement nécessite d'être en polarisation inverse à l'état bloqué 10 avec une zone de charges d'espace suffisamment étendue permettant de générer des porteurs par avalanche. Le phénomène est initié par la captation de trous diffusant latéralement sous la source dans le caisson jusqu'à polariser en direct la jonction émetteur/base du transistor bipolaire parasite. Une fois ce dernier actif les électrons sont injectés de l'émetteur vers la région épitaxiée par effet bipolaire. 15 Si la condition de champ électrique est suffisante dans la région épitaxiée, cette arrivée d'électrons a pour conséquence de précipiter le phénomène d'avalanche. En effet, les électrons traversant la zone de charges d'espace acquièrent une énergie cinétique suffisante pour arracher un électron à un atome du réseau cristallin créant ainsi une paire électron-trou lors des collisions. Le 20 phénomène s'auto-entretient : l'avalanche fournit de plus en plus de trous au bipolaire parasite, provoquant une injection d'électrons du bipolaire plus importante qui alimente l'avalanche et ainsi de suite. Le très fort courant résultant qui passe dans une seule cellule conduit à la destruction du composant par emballement thermique. Dans le cas d'une particule ionisante incidente, les trous proviennent 25 dans un premier temps de la trace d'ionisation créée par le passage de cette dernière. Si le courant provenant du filament d'ionisation est très faible et/ou si le champ électrique dans la zone de charges d'espace est insuffisant, le bipolaire parasite s'éteint et le phénomène se traduit simplement par un courant transitoire 30 suivi du retour à l'état initial bloqué. Le transistor bipolaire parasite doit donc être désensibilisé. La probabilité la plus forte d'aboutir à un burn-out en cas d'irradiation d'un VDMOS est obtenue pour un ion qui pénètre dans la zone intercellulaire et traverse toute la zone de charge d'espace, car dans ce cas le burn-out survient y compris 3029014 5 pour un transfert d'énergie linéique relativement faible. Des évènements destructifs sont constatés dès que la tension de polarisation dépasse 15% de la tension de claquage (soit dès 90V pour un transistor ayant une tension de claquage de 600V). En dessous de 15% de sa tension de claquage, le VDMOS est considéré comme 5 insensible aux radiations car le courant induit par une particule ionisante ne se maintient pas. De façon un peu similaire, les IGBT présentent une caractéristique indésirable responsable du phénomène de latch-up (parfois appelé phénomène de verrouillage en français). En effet, sous certaines conditions, les quatre couches N-P- 10 N-P de l'IGBT peuvent devenir passantes verticalement à la manière d'un thyristor 210 (voir figure 2), du fait de la présence d'un transistor parasite entre émetteur et base du transistor bipolaire principal. Lorsqu'un tel verrouillage se produit, le transistor reste passant, avec effets destructifs, jusqu'à ce que l'alimentation soit coupée. Contrairement aux MOSFET, le mécanisme d'ionisation par impact n'est pas 15 nécessaire au déclenchement de ce fonctionnement parasite. Cela signifie que la cause principale qui mène à la destruction de l'IGBT lorsque celui-ci est touché par un rayonnement incident est la mise en conduction et le verrouillage du thyristor parasite NPNP. Là encore, la probabilité de parvenir à la destruction du transistor par 20 latch-up est maximale lorsque la particule ionisante incidente pénètre dans la zone intercellulaire et traverse toute la zone de charge d'espace. Dans un IGBT planar, des évènements destructifs peuvent être constatés dès que la tension de polarisation dépasse 90V. Pour diminuer le problème majeur de latch-up dans les IGBT et de burn25 out dans les VDMOS et les IGBT, deux axes principaux ont été explorés à ce jour concernant la structure des transistors : / la réduction de la résistance latérale Rp du caisson. Cette réduction est obtenue grâce à la présence d'une zone de surdopage P+ dans chaque caisson P. Dans toute la description, l'expression « zone de surdopage P+ » désigne une zone 30 ayant subi au moins deux opérations de dopage (par implantation, diffusion, etc.). Une technique de durcissement contre le latch-up pour les IGBT a ainsi été proposée en jouant sur la largeur de la zone de surdopage P+ de l'émetteur afin de réduire l'efficacité d'injection du thyristor NPNP parasite. Mais cette zone de surdopage P+ a aussi pour effet d'augmenter la tension de seuil de commutation (tension appliquée à 3029014 6 la grille/base, soit VG ou VBE, au-delà de laquelle le transistor devient passant et en-deçà de laquelle il est bloqué), ce qui n'est pas souhaitable ; .( l'utilisation d'une grille en tranchée (Trench) pour laquelle de nouvelles technologies de gravure ont été développées. Ces technologies sont toutefois 5 relativement difficiles à mettre en oeuvre et le résultat en matière d'immunité au latchup ou au burn-out n'est pas suffisant, notamment dans des conditions d'utilisation extrêmes du transistor. Outre ces deux approches structurelles, Il a également été proposé d'améliorer les processus de commande de grille, c'est-à-dire de protéger un 10 transistor en ajoutant au circuit extérieur au transistor des éléments de protection pour le contrôle de certaines zones du transistor et pour le maintien d'une polarisation de la jonction base/émetteur d'un transistor parasite, comme enseigné par exemple par FR2627325. L'inconvénient de ces éléments de protection est qu'ils ne protègent 15 qu'une seule cellule et doivent donc être multipliés par le nombre de cellules présentes dans un composant classique, ce qui peut devenir complexe voire impossible avec un grand nombre de cellules. Toutes ces évolutions font que les phénomènes de latch-up et de burn-out sont actuellement assez bien maîtrisés dans des conditions normales d'utilisation 20 des transistors. Mais ces phénomènes restent un problème majeur dans des conditions extrêmes d'utilisation des transistors, telles des environnements corrosifs, une très haute ou une très basse température, des vibrations, ou encore des environnements radiatifs. L'invention vise à pallier ces inconvénients en proposant un transistor de 25 puissance insensible ou très peu sensible aux phénomènes radiatifs, et notamment aux irradiations par des ions lourds, c'est-à-dire un transistor peu susceptible de subir un évènement destructif de type latch-up ou burn-out en cas d'irradiation, à l'état passant comme à l'état bloqué, et ce, sans dégradation de la tenue en tension par rapport aux transistors de puissance connus. 30 Un autre objectif de l'invention est de parvenir à ce résultat d'insensibilité grâce à la structure même du transistor (approche structurelle) c'est-à-dire indépendamment du circuit extérieur au transistor, par opposition aux solutions antérieures proposant des circuits de protection dont le rôle est d'annuler temporairement la tension aux bornes du transistor pour désamorcer un 3029014 7 déclenchement intempestif des structures parasites de celui-ci. Un autre objectif de l'invention est de fournir une structure préférée optimale qui confère à la fois une grande immunité contre les déclenchements parasites tout en maintenant les caractéristiques statiques, dont la tension de seuil, 5 et dynamiques des structures connues standards. L'invention vise ainsi à fournir des transistors de puissance pouvant être utilisés en toute sécurité dans le domaine aérospatial. Un autre objectif de l'invention est de parvenir à cette fin sans augmentation significative du coût de fabrication du transistor de puissance. 10 Pour ce faire, l'invention propose un transistor de puissance à structure verticale ayant une cellule présentant un plan de symétrie et comprenant un support semi-conducteur, ainsi que : / à l'intérieur du support semi-conducteur : - deux couches de source symétriques, d'un premier type de conductivité (de 15 préférence N+), partant d'une face avant du support semi-conducteur, - une couche de caisson d'un second type de conductivité (de préférence P) opposé au premier type, sous les couches de source laquelle couche de caisson comprend une zone de surdopage qui s'étend d'une couche de source à l'autre, 20 - une jonction NP source/caisson entre chaque couche de source et la couche de caisson. / sur la face avant du support semi-conducteur : - une première électrode d'alimentation reliant les deux couches de source symétriques et la couche de caisson, cette première électrode d'alimentation 25 étant référencée cathode dans toute la demande, mais on peut aussi l'appeler source dans le cas d'un transistor à effet de champ (VDMOS) ou émetteur dans le cas d'un transistor bipolaire (IGBT), - une électrode de commande (grille ou base) isolée et plane (de sorte que l'on obtient un VDMOS ou un IGBT « planar» par opposition aux IGBT 30 « Trench » dont la base est en tranchée) ; / sur une face arrière du support semi-conducteur, opposée à la face avant : une seconde électrode d'alimentation, référencée anode dans toute la demande, mais que l'on peut aussi appeler drain dans un transistor à effet de champ (VDMOS) ou collecteur dans un transistor bipolaire (IGBT), 3029014 8 De façon usuelle, dans toute la demande, le transistor est observé dans une position dans laquelle son plan de symétrie est vertical, sa face avant est la face supérieure du support semi-conducteur, sa face arrière est la face inférieure du support semi-conducteur, la direction verticale (direction de la gravité) est 5 orthogonale à la face arrière. Le transistor selon l'invention est caractérisé en ce que : / la cathode possède une portion en tranchée formée dans une gravure ménagée dans la face avant du support semi-conducteur entre les deux couches de source, laquelle portion de cathode en tranchée comprend un fond situé dans la 10 couche de caisson à distance, en profondeur (c'est-à-dire selon la direction verticale), de la jonction NP source/caisson de façon à éloigner de la couche de source tout courant latéral qui, en fonctionnement, traverse la couche de caisson en dessous de la couche de source jusqu'à la cathode, / la zone de surdopage s'étend sous le fond de la portion de cathode en 15 tranchée et au moins partiellement sous chaque couche de source, / la gravure présente un rapport LT sur Ls (LT / Ls) appelé longueur de tranchée normalisée, supérieur ou égal à 15/20, où LT désigne la moitié d'une dimension maximale de la gravure selon une direction transversale orthogonale au plan de symétrie de la cellule et Ls désigne la moitié d'une dimension maximale de la 20 cathode selon la direction transversale. De façon usuelle, dans toute la description, on entend par « direction transversale », la direction (horizontale) orthogonale au plan (vertical) de symétrie de la cellule. Grâce à la présence de la tranchée, il est possible de former une zone de 25 surdosage qui s'étend sous la totalité ou la quasi-totalité de chaque couche de source et vient ainsi protéger cette dernière. De façon classique, la cellule du transistor comprend de plus, dans le support semi-conducteur : - une couche épitaxiée, du premier type de conductivité (de préférence N-), 30 sous la couche de caisson, - une jonction PN caisson/épitaxie entre la couche de caisson et la couche épitaxiée. A noter que, dans la définition ci-dessus, le terme « épitaxiée » dans l'expression « couche épitaxiée » ne vise pas à limiter cette couche à son procédé 3029014 9 de fabrication. L'invention s'applique également si la couche ici appelée « couche épitaxiée » n'est pas obtenue par épitaxie. Avantageusement et selon l'invention, le fond de la portion de cathode en tranchée s'étend à distance en profondeur de la jonction PN caisson/épitaxie. 5 L'invention s'étend à un procédé de fabrication d'un transistor selon l'invention. En particulier, l'invention s'étend à procédé de fabrication d'un transistor comprenant / la formation, à partir d'une face avant d'un support semi-conducteur, de 10 deux couches de source symétriques, d'un premier type de conductivité (de préférence N+), et d'une couche de caisson, d'un second type de conductivité (de préférence P/P+) opposé au premier type, / postérieurement à la formation des couches de source et de caisson, la formation d'une cathode sur la face avant du support semi-conducteur court-15 circuitant les deux couches de source et la couche de caisson. Le procédé selon l'invention est caractérisé en ce que : / une gravure est ménagée sur la face avant du support semi-conducteur préalablement à la formation des couches de source et de caisson, / on effectue au moins deux opérations de dopage du second type de 20 conductivité (de préférence Pl de façon à obtenir une zone de surdopage autour de la gravure et au moins partiellement sous les deux couches de source. Dans une forme possible du transistor de puissance selon l'invention, la portion de cathode en tranchée forme une arête dans la couche de caisson, et plus précisément dans la zone de surdopage, à distance de la jonction NP 25 source/caisson. Cette arête permet une concentration des lignes de champ électrique qui participe à la canalisation du courant et à l'éloignement de celui-ci de la couche de source. Une forme de tranchée sans arrête, aux contours adoucis, est également possible. Dans une forme possible du transistor de puissance selon l'invention, la 30 portion de cathode en tranchée présente des parois latérales qui sont verticales. Il en résulte que la jonction NP source/caisson obtenue est sensiblement horizontale. Comme le dopage diffuse orthogonalement à la paroi d'où il est implanté, il en résulte également que la zone de surdopage selon invention peut s'étendre, depuis chaque paroi latérale verticale, sous la couche de source adjacente jusqu'à un plan 3029014 10 vertical délimitant l'électrode de commande, de façon à protéger efficacement la couche de source. Avec des parois latérales opposées inclinées de façon à former un V dans le support semi-conducteur, il serait difficile d'obtenir une zone de surdopage 5 s'étendant sur toute la longueur de la couche de source non seulement au niveau de la jonction NP source/caisson mais aussi à distance, en profondeur, de celle-ci. À l'inverse, avec des parois latérales opposées inclinées de sorte que la gravure présente une longueur croissante avec la profondeur, la zone de surdopage obtenue risquerait de s'étendre au-delà du plan vertical délimitant l'électrode de commande et 10 donc de perturber la commande. Dans une forme possible du transistor de puissance selon l'invention, la portion de cathode en tranchée présente une section verticale de forme rectangulaire. Elle présente dans ce cas des parois latérales verticales et un fond plat horizontal, ainsi qu'une arête à l'intersection du fond et de chaque paroi latérale. 15 Cette forme de réalisation s'est avérée être la plus efficace eu égard au problème technique qu'entend résoudre l'invention. Elle est en outre facile à réaliser. Dans une forme possible du transistor de puissance selon l'invention, pour chaque couche de source, le rapport WT sur XN+ est supérieur ou égal à 2, où WT, appelée profondeur de tranchée, désigne la dimension maximale de la gravure selon 20 la direction verticale, autrement dit une distance entre le plan contenant la face avant du support semi-conducteur avant gravure (face avant prise au niveau de l'électrode de commande ou de la couche de source par exemple) et le plan contenant la face avant du support semi-conducteur prise au niveau de la gravure, en fond de gravure, et XN+, appelée profondeur de la couche de source, désigne la dimension maximale 25 de la couche de source selon la direction verticale, autrement dit une distance maximale entre la jonction NP source/caisson et le plan contenant la face avant avant gravure (face avant prise au niveau de la couche de source par exemple), cette dimension maximale selon la direction verticale de la couche de source pouvant être observée au niveau de la paroi latérale de la portion de cathode en 30 tranchée adjacente à ladite couche de source. Un rapport WT sur XN+ supérieur à 1 suffit pour obtenir un IGBT robuste au latch-up dans des conditions normales d'utilisation. Lorsqu'il est supérieur ou égal à 2, l'IGBT devient plus robuste aux rayonnements et notamment aux ions lourds. De préférence, le rapport WT sur XN+ est égal à 4. A partir de 4, le VDMOS selon 3029014 11 l'invention est totalement insensible aux irradiations par des ions lourds, tandis que l'IGBT l'est jusqu'à une tension de polarisation de l'ordre de 80% de sa tension de claquage. Dans une forme possible du transistor de puissance selon l'invention, la 5 différence entre WT et XN+ est au moins égale à 1 pm. Dans une forme possible du transistor de puissance selon l'invention, Xp+ est supérieure ou égale à 9 pm, où Xp+, appelée profondeur de surdopage sous tranchée, désigne la distance maximale selon la direction verticale entre le fond de la portion de cathode en tranchée et le fond de la zone de surdopage, qui correspond 10 de préférence avec le fond du caisson c'est-à-dire avec la jonction PN caisson/épitaxie. Dans une version préférée de l'invention, la structure du transistor de puissance présente les dimensions suivantes : WT = 4 pm, LT = 16 pm, Xp+ = 10 pm. 15 L'invention s'étend à un transistor caractérisé en combinaison par tout ou partie des caractéristiques mentionnées ci-avant et ci-après. L'invention s'étend de plus à un composant de puissance, caractérisé en ce qu'il comprend une multitude de transistors de puissance selon l'invention. D'autres détails et avantages de la présente invention apparaîtront à la 20 lecture de la description suivante, qui se réfère aux dessins schématiques annexés et porte sur un mode de réalisation préférentiel, fourni à titre d'exemple non limitatif. Sur ces dessins : / La figure 1 est une vue schématique en coupe verticale d'une demi-cellule d'un VDMOS standard antérieur. 25 / La figure 2 est une vue schématique en coupe verticale d'une demi- cellule d'un IGBT standard antérieur. / la figure 3 est une vue schématique en coupe verticale d'une demi-cellule d'un transistor de puissance selon l'invention. / la figure 4 est un graphique représentant des caractéristiques statiques, 30 à savoir le courant à l'anode (en ordonnées) en fonction de la tension de polarisation (en abscisses), pour un IGBT standard antérieur et pour divers modes de réalisation d'un IGBT selon l'invention ayant des valeurs différentes de profondeur de tranchée WT- / la figure 5 est un graphique représentant des caractéristiques statiques, 3029014 12 à savoir le courant à l'anode (en ordonnées) en fonction de la tension de polarisation (en abscisses), pour un IGBT standard antérieur et pour divers modes de réalisation d'un IGBT selon l'invention ayant des valeurs différentes de longueur de tranchée LT. / la figure 6 est un graphique représentant des caractéristiques statiques, 5 à savoir le courant à l'anode (en ordonnées) en fonction de la tension de polarisation (en abscisses), pour un IGBT standard antérieur et pour divers modes de réalisation d'un IGBT selon l'invention ayant des valeurs différentes de profondeur de surdopage sous tranchée Xp+. / La figure 7 illustre le transfert d'énergie linéique LET nécessaire pour 10 provoquer un burn-out pour différentes polarisations et différentes profondeurs de pénétration (« ranges ») pour des ions lourds provenant de la face avant d'un VDMOS standard (graphique de gauche (a)) et d'un VDMOS selon l'invention (graphique de droite (b)). Comme on peut l'observer à la figure 3, un transistor de puissance selon 15 l'invention comprend un support semi-conducteur 301 ainsi que, du bas vers le haut de la figure : / une anode 303 formée par une couche conductrice (métallique) ménagée sur une face arrière 311 du support semi-conducteur 301, / un substrat 305, qui est de préférence dopée P+ dans le cas d'un IGBT 20 selon l'invention, et qui est de préférence dopée N+ dans le cas d'un VDMOS selon l'invention, / une couche épitaxiée 306 de préférence faiblement dopée N-, / une couche de caisson 307, de préférence dopée P et comprenant une zone de surdopage P+ référencée 307b, 25 / une couche de source 308, de préférence fortement dopée N+, la cellule complète comprend donc une seconde couche de source, symétrique de la couche 308 illustrée par rapport au plan de symétrie P1 ; / une électrode de commande 304 (aussi appelée grille), / une couche d'isolant 316 à base de dioxyde de silicium (SiO2) pour 30 l'isolation de l'électrode de commande 304, / une cathode 302 formée par une couche conductrice métallique déposée sur une face avant 312 du support semi-conducteur 301 et sur la couche d'isolant 316. La face avant 312 est plane en dehors d'une gravure décrite ci-après. A noter que la couche de source 308 s'étend ici transversalement sous la 3029014 13 cathode 302 jusqu'en bordure de l'électrode de commande 304, c'est-à-dire jusqu'au plan vertical P2 qui délimite ladite électrode de commande 304. Selon l'invention, la cathode 304 présente une portion en tranchée 309 qui s'enfonce dans la couche de caisson 307, et plus précisément dans la zone de 5 surdopage P+ 307b de la couche de caisson. On remarquera que la portion en tranchée 309 de la cathode est en contact avec cette zone de surdopage P+ 307b sur toute sa longueur LT et sur une partie de sa hauteur WT. Sur le reste de sa hauteur WT, la portion en tranchée 309 de la cathode est en contact avec la couche de source N+ 308. 10 Dans l'exemple non limitatif illustré, la portion de cathode en tranchée 309 présente une section verticale de forme rectangulaire, avec des parois latérales 114 planes et verticales et un fond 313 plan et horizontal. À l'intersection du fond 313 et de chaque paroi latérale 314, on peut donc observer une arrête 315 rectiligne. La section horizontale de la portion en tranchée 309 de la cathode est aussi 15 rectangulaire, de préférence carrée. Selon l'invention, la longueur de tranchée normalisée LT / Ls est supérieure à 15 /20. Dans une version préférée, la longueur de tranchée normalisée LT / Ls est égale à 16 /20. A noter par ailleurs que, sur la figure 3, LN+ désigne la longueur maximale de chaque couche de source 308, c'est-à-dire la dimension 20 maximale de la couche de source 308 selon la direction transversale. Les effets de la demi-longueur de tranchée LT peuvent être observés à la figure 5, laquelle a été établie avec des IGBT selon l'invention pour lesquels WT= 4pm, XP+ = 9pm, Ls = 20pm et LT varie, et avec un IGBT standard comparable (IGBT sans tranchée ayant les mêmes dimensions hormis les dimensions résultant 25 de la tranchée). Les inventeurs ont ainsi établi qu'avec une valeur de longueur de tranchée normalisée de 15/20, la tension de latch-up (tension à l'anode au-delà de laquelle se produit le latch-up) voit déjà sa valeur doublée par rapport à une structure standard et que, pour LT / Ls= 16/20, le phénomène de latch-up ne se produit pas du tout. De plus, les inventeurs ont montré que la valeur de la demi-longueur de 30 tranchée LT n'influe pas sur la valeur de la tension de seuil du transistor. Dans la version préférée de l'invention, la profondeur de tranchée WT est égale à 4 pm. A noter que WT est mesurée, comme illustrée, entre la face avant 312 (avant métallisation) du support semi-conducteur prise au niveau de la couche de source 308 ou de l'électrode de commande 304 (= face avant du support sem i- 3029014 14 conducteur avant gravure) et la face avant du support semi-conducteur prise au niveau de la gravure 317 accueillant la portion de cathode en tranchée 309. Les inventeurs ont montré que les phénomènes de latch-up ne se produisent pas quelle que soit la valeur de la profondeur de tranchée WT, comme l'illustre la figure 4 dans 5 le cas d'un IGBT. Des résultats similaires ont été obtenus pour les VDMOS selon l'invention qui, soumis à des irradiations aux ions lourds, ne souffrent plus de burnout quelle que soit la profondeur de tranchée. En revanche, la valeur de cette profondeur WT change la valeur de la tension seuil du transistor sauf pour WT = 4 pm dans la version préférée de l'invention (c'est-à-dire avec LT / Ls= 16/20), c'est 10 pourquoi cette valeur sera préférée si l'on souhaite fournir un transistor ayant des caractéristiques de fonctionnement statique identiques au transistor antérieur standard correspondant (transistor sans tranchée ayant les mêmes dimensions hormis les dimensions résultant de la tranchée, c'est-à-dire ayant les mêmes dimension Ls, Xn+, LG, WN-, WA, L, etc.). 15 Dans cette version préférée, la profondeur de surdopage (ou de caisson) sous tranchée Xp+, qui correspond à la dimension verticale maximale de la zone de surdopage P+ 307b au niveau de la tranchée, est égale à 9 pm. Les inventeurs ont montré que les phénomènes de latch-up et de burn-out ne se produisent pas quand la diffusion de dopage P/P+ a une profondeur de 9 pm ou plus dans la configuration 20 correspondant à la version préférée de l'invention (c'est-à-dire avec les autres valeurs dimensionnelles énoncées aux paragraphes précédents) comme en témoignent les résultats présentés à la figure 6 établie avec des IGBT selon l'invention pour lesquels LT = 16pm, Ls = 20pm, WT = 4pm et Xp+ varie, et avec un IGBT standard comparable (IGBT sans tranchée ayant les mêmes dimensions 25 hormis les dimensions résultant de la tranchée). Or cette valeur de 9 pm pour Xp+ garantit aussi le maintien de la tension de seuil par rapport à une structure standard. Les inventeurs ont également montré que la portion de cathode en tranchée proposée n'a pas d'influence sur le comportement dynamique des transistors (VDMOS et IGBT) par rapport aux structures standards correspondantes. 30 Seule une légère diminution du courant de crête à l'anode est constatée à cause de la réduction de la zone conductrice (zone entre la jonction J2 et la jonction J1) suite à la gravure de la tranchée. En effet, la distance verticale entre les jonctions J1 et J2 diminue par rapport au transistor antérieur correspondant (transistor sans tranchée ayant des dimensions identiques), puisque la jonction J2 est décalée vers le bas d'un 3029014 15 distance égale à WT, à profondeur de surdopage Xp, égale. Si l'on souhaite conserver le même courant de crête, il suffit « d'abaisser » la jonction J1 de façon à conserver la distance J1-J2 du transistor antérieur ou, plus généralement, à compenser la perte de surface conductrice. 5 Pour obtenir le transistor illustré à la figure 3, il est proposé de réaliser en premier lieu la gravure 317 par un procédé classique de gravure sèche RIE (acronyme de l'anglais Reactive-/on-Etching) sur un substrat de silicium vierge ; toutes les étapes technologiques d'un IGBT conventionnels sont ensuite réalisés : réalisation du caisson 307, incluant une étape d'implantation P depuis la face avant 10 312 avec une dose de bore qui peut être de 1016/cm2 par exemple ; réalisation de la zone de surdosage 307b autour de la gravure, incluant une étape d'implantation P+ depuis la face avant avec une dose de bore qui peut être de 1019/cm2 par exemple ; réalisation de chaque couche de source 308 par implantation N+ depuis la face avant ; métallisation et ouverture des contacts 302, 303. 15 A noter que, afin d'obtenir la profondeur de jonction souhaitée au niveau de la diffusion P+ (jonction J2) en fond de tranchée, un recuit assez long (supérieur à 5 heures) peut être nécessaire. Par ailleurs, habituellement, une étape de dépôt de nitrure (Si3N4) est effectuée avant celle d'ouverture des contacts. Pour ouvrir les contacts, une gravure sèche est nécessaire. Cependant, comme le nitrure est 20 déposé de façon isotrope, y compris sur les flancs de la tranchée après la gravure qui, elle, est anisotrope, il pourrait rester de l'isolant sur les parois verticales de la tranchée, dégradant fortement la qualité du contact de cathode. Il est donc préférable de remplacer ce dépôt de nitrure par un oxyde qui, lui, peut être retiré par une gravure humide isotrope. L'oxyde pourra ainsi être retiré des flancs de la tranchée. 25 Les inventeurs ont pu constater que, dans un VDMOS selon l'invention placé dans des conditions extrêmes et en particulier bombardé d'ions lourds, il n'y a pas de déclenchement du transistor parasite et donc pas de burn-out quels que soient le parcours de ces ions dans le substrat et la tension de polarisation à l'état bloqué. En revanche, un VDMOS standard antérieur est sensible à tous ces ions à 30 partir de 15% de sa tension de claquage. Dans un IGBT selon l'invention, aucun phénomène destructif ne survient, à l'état bloqué, pour une tension de polarisation pouvant aller jusqu'à plus de 80 % de la tension de claquage. Ainsi par exemple, aucun phénomène destructif n'a été constaté jusqu'à une tension de polarisation de 500 V (voir figure 7, où « SEB » 3029014 16 signifie « Single Event Burn-out », soit évènement singulier de burn-out ou évènement singulier destructif, et où le paramètre « R » désigne le « range » c'est-à-dire la profondeur de pénétration de l'ion lourd dans le transistor depuis la face avant), tandis que cette même tension est limitée à 90 V dans un IGBT standard 5 antérieur, pour une même tension de claquage de 600 V dans les deux structures. L'invention peut faire l'objet de nombreuses variantes vis-à-vis du mode de réalisation préférentiel précédemment décrit, dès lors que ces variantes restent dans le cadre délimité par les revendications annexées. Ainsi par exemple, la forme de la portion de cathode en tranchée peut être différente de celle illustrée (section 10 rectangulaire) et ses dimensions différentes de celles proposées pour la version préférée. REVENDICATIONS1. Transistor de puissance à structure verticale ayant une cellule présentant un plan de symétrie (P1) et comprenant un support semi-conducteur (301), ainsi que : / à l'intérieur du support semi-conducteur (301) : - deux couches de source (308), d'un premier type (N+) de conductivité, partant d'une face avant (312) du support semi-conducteur, lesquelles couches de source (308) sont symétriques par rapport au plan de symétrie (P1) - une couche de caisson (307) d'un second type de conductivité (P) opposé au premier type, laquelle couche de caisson comprend une zone de surdopage (307b) qui s'étend d'une couche de source (308) à l'autre, - une jonction NP source/caisson (J3) entre chaque couche de source (308) et la couche de caisson (307/307b). / sur la face avant (312) du support semi-conducteur, une première électrode d'alimentation (302), appelée cathode, court-circuitant les deux couches de source (308) et la couche de caisson (307/307b), ainsi qu'une électrode de commande isolée (304), laquelle électrode de commande isolée (304) est plane, / une seconde électrode d'alimentation (303), appelée anode, sur une face 20 arrière (311) du support semi-conducteur, la face arrière étant opposée à la face avant (312), caractérisé en ce que : / la cathode possède une portion en tranchée (309) formée dans une gravure (317) ménagée dans la face avant (312) du support semi-conducteur entre 25 les deux couches de source (308), laquelle portion de cathode en tranchée (309) comprend un fond (313) s'étendant dans la couche de caisson (307) à distance en profondeur de la jonction NP source/caisson (J3), / la zone de surdopage (307b) s'étend sous le fond (313) de la portion de cathode en tranchée (309) et au moins partiellement sous chaque couche de source 30 (308) ; / la gravure (317) présente un rapport LT sur Ls appelé longueur de tranchée normalisée, supérieur ou égal à 15/20, où LT désigne la moitié d'une dimension maximale de la gravure (317) selon une direction transversale orthogonale au plan de symétrie (P1) de la cellule et Ls désigne la moitié d'une 3029014 18 dimension maximale de la cathode (302) selon la direction transversale. 2. Transistor de puissance selon la revendication 1, caractérisé en ce que la cellule comprend de plus, dans le support semi-conducteur (301) : une couche épitaxiée (306), du premier type de conductivité, sous la couche 5 de caisson (307), et une jonction PN caisson/épitaxie (J2) entre la couche de caisson (307) et la couche épitaxiée (306), et en ce que le fond (313) de la portion de cathode en tranchée (309) s'étend à distance en profondeur de la jonction PN caisson/épitaxie (J2). 10 3. Transistor de puissance selon l'une des revendications précédentes, caractérisé en ce que la portion de cathode en tranchée (309) forme une arête (315) dans la zone de surdopage (307b) à distance de la jonction NP source/caisson (J3). 4. Transistor de puissance selon l'une des revendications précédentes, caractérisé en ce que la portion de cathode en tranchée (309) présente des parois 15 latérales (314) qui sont verticales. 5. Transistor de puissance selon l'une des revendications précédentes, caractérisé en ce que, pour chaque couche de source, le rapport WT sur XN+ est supérieur ou égal à 2, où WT, appelée profondeur de tranchée, désigne une dimension maximale 20 de la gravure (317) selon une direction verticale, et XN+, appelée profondeur de la couche de source, désigne une dimension maximale de la couche de source (308) selon la direction verticale. 6. Transistor de puissance selon la revendication 5, caractérisée en ce que le rapport WT sur XN+ est égal à 4. 25 7. Transistor de puissance selon l'une des revendications précédentes, caractérisée en ce que, pour chaque couche de source (308), la différence entre WT et XN+ est au moins égale à 1 pm, où WT, appelée profondeur de tranchée, désigne une dimension maximale de la gravure (317) selon une direction verticale, et XN+, appelée profondeur de la 30 couche de source, désigne une dimension maximale de la couche de source (308) selon la direction verticale. une dimension selon la direction transversale. 8. Transistor de puissance selon l'une des revendications précédentes, caractérisé en ce que WT = 4 pm, LT = 16 pm, Xp+ = 10 pm, 3029014 19 OÙ WT désigne une dimension maximale de la gravure (317) selon une direction verticale, LT désigne la moitié d'une longueur maximale de la gravure (317) selon la direction transversale, 5 et Xp+ désigne une dimension maximale, selon la direction verticale, de la zone de surdopage (307b) au niveau de la gravure (317). 9. Composant de puissance, caractérisé en ce qu'il comprend une multitude de transistors de puissance selon l'une des revendications précédentes formés sur un même support semi-conducteur (301). 10