FR 3031255 A1 20160701 FR 1550288 A 20150114 B13783 1 LIAISON DE DONNEES ASYNCHRONE Domaine La présente description concerne le domaine des communications asynchrones, et en particulier un circuit d'émission asynchrone à deux phases, un circuit de réception 5 asynchrone à deux phases et une liaison de données asynchrone. Art antérieur La conception d'un système complètement synchrone sur une puce devient une tâche difficile, en particulier pour des 10 technologies avancées et des conceptions 3D. En effet, la variabilité locale et globale entraine que les contraintes temporelles deviennent une tâche écrasante. Le style de conception dit Globalement Asynchrone Localement Synchrone (GALS) offre une alternative utile par 15 rapport à une approche entièrement synchrone, puisqu'il assure une robustesse améliorée vis-à-vis de la variabilité locale et entre puces. Par exemple, des communications asynchrones peuvent être mise en oeuvre en utilisant des protocoles Quasiment Insensibles au Retard (QDI), qui ont l'avantage d'être presque 20 exempts de contraintes temporelles. Au vu de ses similarités avec des signaux binaires standards, l'utilisation d'un codage QDI à quatre phases est souvent un choix préféré pour des 3031255 B13783 2 communications sur une puce. Un protocole asynchrone à quatre phases implique la mise en oeuvre, pour chaque symbole de données à transmettre, d'un protocole de poignée de main impliquant quatre phases de transmission. Une difficulté est que l'utilisation de protocoles asynchrones à quatre phases pour des communications hors puce et sur des interfaces 3D a tendance à introduire des délais d'interface inacceptables, et conduit à une consommation d'énergie dynamique élevée. Les protocoles de transmission à deux phases offrent une alternative intéressante par rapport aux protocoles à quatre phases pour des communications hors puce. Toutefois, les protocoles de transmission à deux phases existants ont tendance à être complexes à mettre en oeuvre. Il y a donc dans la technique un besoin d'un protocole asynchrone permettant des communications de données avec des délais d'interface relativement faibles, une faible consommation d'énergie dynamique, et/ou permettant un débit de données relativement élevé. On a aussi besoin de circuits relativement simples et compacts pour mettre en oeuvre un tel protocole asynchrone. Résumé Un objet de modes de réalisation de la présente 25 description est de résoudre au moins partiellement un ou plusieurs besoins de l'art intérieur. Selon un aspect, on prévoit un circuit d'émission asynchrone à deux phases pour émettre des données sur une interface filaire selon un protocole asynchrone à deux phases, 30 le circuit d'émission comprenant : N lignes de sortie de données, où N est un entier supérieur ou égal à 3, le circuit d'émission étant capable d'émettre N symboles de données uniques, chacune des lignes de sortie étant associée à l'un correspondant des N symboles de données, et le circuit 35 d'émission étant adapté à émettre chacun des symboles de données 3031255 B13783 3 en appliquant une transition de tension à la ligne de sortie correspondante, indépendamment de l'état de tension des autres lignes de sortie. Selon un autre aspect, on prévoit un convertisseur de 5 protocole asynchrone de quatre phases vers deux phases, comprenant : le circuit d'émission susmentionné ; et N lignes d'entrée de données, chacune des lignes d'entrée étant associée à l'un correspondant de N symboles de données, le circuit d'émission étant adapté à générer chaque symbole à émettre en 10 détectant un premier état logique sur l'une correspondante des N lignes d'entrée de données. Selon un autre aspect, on prévoit un convertisseur de protocole asynchrone de quatre phases vers deux phases comprenant : un circuit d'émission comprenant : N lignes de 15 sortie de données, où N est un entier supérieur ou égal à 2, le circuit d'émission étant capable d'émettre N symboles de données uniques, chacune des lignes de sortie étant associée à l'un correspondant des N symboles de données, et le circuit d'émission étant adapté à émettre chacun des symboles de données en 20 appliquant une transition de tension à la ligne de sortie correspondante ; et N lignes d'entrée de données, chacune des lignes d'entrée étant associée à l'un correspondant des N symboles de données, le circuit d'émission étant adapté à générer chaque symbole à émettre en détectant un premier état logique sur l'une correspondante des N lignes d'entrée de données, et le circuit d'émission comprenant, pour chacune des N lignes de données d'entrée, un circuit logique ayant une entrée couplée à la ligne d'entrée de données correspondante et adapté à générer une transition sur sa sortie en réponse à un front actif de la ligne de données d'entrée, le front actif correspondant soit à un front descendant soit à un front montant. Selon un mode de réalisation, chaque circuit logique comprend une bascule synchrone et : l'entrée du circuit logique est une entrée d'horloge de la bascule synchrone couplée à la 35 ligne de données d'entrée correspondante ; et la sortie de la 3031255 B13783 4 bascule synchrone est couplée à une entrée de données de la bascule synchrone par l'intermédiaire d'un inverseur, la sortie de la bascule synchrone étant connectée à l'une des lignes de sortie. 5 Selon un mode de réalisation, le convertisseur de quatre phases vers deux phases comprend en outre : une ligne d'entrée d'accusé de réception à deux phases pour recevoir un signal d'accusé de réception à deux phases indiquant qu'un symbole de données a été reçu avec succès, le signal d'accusé de 10 réception à deux phases comprenant une transition de tension sur la ligne d'entrée d'accusé de réception à deux phases ; une ligne de sortie d'accusé de réception à quatre phases pour émettre un signal d'accusé de réception à quatre phases indiquant que le symbole _de données a été reçu avec succès ; et 15 un circuit de génération d'accusé de réception à quatre phases adapté à générer le signal d'accusé de réception à quatre phases sur la base du signal d'accusé de réception à deux phases. Selon un mode de réalisation, le signal d'accusé de réception à quatre phases comprend, en réponse à la réception de 20 chaque symbole de données, l'application d'un deuxième état de tension sur la ligne de sortie d'accusé de réception à quatre phases, et en réponse à la réception d'un séparateur par le convertisseur de quatre phases vers deux phases, l'application du premier état de tension sur la ligne de sortie d'accusé de 25 réception à quatre phases, et le circuit de génération d'accusé de réception à quatre phases est adapté à appliquer le deuxième état de tension sur la ligne de sortie d'accusé de réception à quatre phases lorsqu'un front actif est détecté sur l'une des N lignes de données d'entrée, et à appliquer le premier état de 30 tension sur la ligne de sortie d'accusé de réception à quatre phases lorsqu'une transition est détectée sur l'une des N lignes de sortie de données et sur une ligne d'entrée d'accusé de réception à deux phases. Selon un mode de réalisation, le circuit de génération 35 d'accusé de réception à quatre phases comprend une première 3031255 B13783 5 porte OU EXCLUSIF adaptée à appliquer la fonction OU EXCLUSIF aux N lignes de sortie de données, et une deuxième porte OU EXCLUSIF ayant une entrée couplée à la sortie de la première porte OU EXCLUSIF et une autre entrée couplée à la ligne 5 d'entrée d'accusé de réception à deux phases. Selon un mode de réalisation, le circuit de génération d'accusé de réception à quatre phases comprend en outre une porte NON OU ayant N entrées couplées respectivement aux N lignes d'entrée, et une porte C asymétrique ayant une première 10 entrée couplée à une sortie de la porte NON OU et une deuxième entrée couplée à une sortie de la deuxième l'intermédiaire d'un inverseur, la porte adaptée à générer un front montant sur d'accusé de réception à quatre phases en 15 montant sur les sorties de la porte NON OU à générer un front descendant sur la ligne réception à quatre phases en réponse à un la sortie de la porte NON OU. Selon un autre aspect, on pré voit un circuit de porte OU EXCLUSIF par C asymétrique étant la ligne de sortie réponse à des fronts et de l'inverseur, et de sortie d'accusé de front descendant sur 20 réception asynchrone à deux phases pour recevoir des données codées selon un protocole asynchrone à deux phases, le circuit de réception comprenant : N lignes d'entrée de données, où N est un entier supérieur ou égal à 3, dans lequel le circuit de réception est capable de recevoir N symboles de données uniques, 25 chacune des lignes d'entrée de données étant associée à l'un correspondant des N symboles de données, et dans lequel le circuit de réception est adapté à générer chaque symbole de données en détectant une transition de tension sur l'une correspondante des lignes d'entrée de données indépendamment de 30 l'état de tension des autres lignes d'entrée de données. Selon un autre aspect, on prévoit un convertisseur de protocole asynchrone de deux phases vers quatre phases, comprenant : le circuit de réception susmentionné ; et N lignes de sortie de données, chacune des lignes de sortie de données étant associée à l'un correspondant des N symboles de données, 3031255 B13783 6 le circuit de réception étant adapté à transmettre chaque symbole de données en appliquant un premier état logique sur l'une correspondante des lignes de sortie de données. Selon un mode de réalisation, le convertisseur de deux 5 phases vers quatre phases comprend en outre une ligne d'entrée d'accusé de réception à quatre phases pour recevoir un signal d'accusé de réception à quatre phases indiquant qu'un symbole de données a été reçu avec succès, le signal d'accusé de réception à quatre phases comprenant, en réponse à la réception de chaque 10 symbole de données, l'application d'un deuxième état logique sur la ligne d'entrée d'accusé de réception à quatre phases, et en réponse à la transmission d'un séparateur par le circuit de réception, l'application d'un premier état logique sur la ligne de sortie d'accusé de réception à quatre phases. 15 Selon un autre aspect, on prévoit un convertisseur de deux phases vers quatre phases comprenant : un circuit de réception pour recevoir des données codées selon un protocole asynchrone à deux phases, le circuit de réception comprenant : N lignes d'entrée de données, où N est un entier supérieur ou égal 20 à 2, dans lequel le circuit de réception est capable de recevoir N symboles de données uniques, chacune des lignes d'entrée de données étant associée à l'un correspondant des N symboles de données, et dans lequel le circuit de réception est adapté à générer chaque symbole de données en détectant une transition de 25 tension sur l'une correspondante des lignes d'entrée de données ; et N lignes de sortie de données, chacune des lignes de sortie de données étant associée à l'un correspondant des N symboles de données, le circuit de réception étant adapté à transmettre chaque symbole de données en appliquant un premier 30 état logique sur l'une correspondante des lignes de sortie de données ; le circuit de réception comprenant, pour chaque ligne d'entrée de données : une première bascule asynchrone ayant une entrée couplée à la ligne d'entrée de données ; une deuxième bascule asynchrone ayant une entrée couplée à une sortie de la 35 première bascule asynchrone ; et une porte logique couplée à la 3031255 B13783 5 asynchrones d'accusé de asynchrones d'accusé de sont activées par un premier réception à quatre phases et sont activées par un deuxième réception à quatre phases. et à une sortie de la générer un symbole de les premières bascules état logique du signal les deuxièmes bascules état logique du signal 7 sortie de la première bascule asynchrone deuxième bascule asynchrone et adaptée à données. Selon un mode de réalisation, Selon un mode de réalisation, le convertisseur de deux 10 phases vers quatre phases comprend en outre : une ligne de sortie d'accusée de réception à deux phases pour émettre un signal d'accusé de réception à deux phases indiquant qu'un symbole de données a été reçu avec succès, le signal d'accusé de réception à deux phases comprenant une transition de tension sur 15 la ligne de sortie d'accusé de réception à deux phases ; et un circuit de génération d'accusé de réception à deux phases adapté à générer le signal d'accusé de réception à deux phases en détectant une transition sur la sortie de l'une des deuxièmes bascules asynchrones. 20 Selon un autre aspect, on prévoit une liaison de données comprenant : le circuit d'émission à deux phases susmentionné ; le circuit de réception à deux phases susmentionné ; et une interface filaire comprenant N lignes interconnectant les N lignes de sortie du circuit d'émission à deux phases avec les N 25 lignes d'entrée du circuit de réception à deux phases. Selon un mode de réalisation, l'interface filaire comprend un via 3D. Brève description des dessins Les caractéristiques et avantages susmentionnés, et 30 d'autres, apparaitront clairement avec la description détaillée suivante de modes de réalisation donnés à titre d'illustration et non de limitation, en faisant référence aux dessins joints dans lesquels : 3031255 B13783 8 la figure 1 est une vue en 3D au niveau système selon un mode de description ; la figure 2 est une coupe d'une interconnexion réalisation de la présente vue en perspective illustrant 5 schématiquement une architecture 3D comprenant deux circuits intégrés empilés description ; la figure données selon un 10 description ; la figure un mode réalisation de la présente 3 illustre schématiquement une liaison de mode de réalisation de la présente 4A est un diagramme d'état représentant un selon exemple d'un protocole asynchrone à quatre phases sur deux lignes de données selon un exemple de réalisation ; la figure 4B est un diagranute d'état représentant un 15 exemple de protocole asynchrone à codage par transitions à deux phases sur deux lignes de données selon un exemple de réalisation ; la figure 5A illustre schématiquement un convertisseur de protocole asynchrone de quatre phases vers deux phases selon 20 un exemple de réalisation de la présente description ; la figure 5B illustre schématiqUement un convertisseur de protocole asynchrone de deux phases vers quatre phases selon un exemple de réalisation de la présente description ; la figure 6A est un tableau représentant un protocole 25 asynchrone à quatre phases utilisant quatre lignes de données selon un exemple de réalisation de la présente description ; la figure 6B est un tableau représentant un protocole asynchrone à deux phases utilisant quatre lignes de données selon un exemple de réalisation de la présente description ; 30 la figure 7A illustre schématiquement un convertisseur de protocole asynchrone de quatre phases vers deux phases selon un exemple de réalisation de la présente description. la figure 7B est un chronogramme représentant des signaux dans le convertisseur de la figure 7A selon un exemple 35 de réalisation ; 3031255 B13783 9 la figure 8A illustre schématiquement un convertisseur de protocole asynchrone de deux phases vers quatre phases selon un exemple de réalisation de la présente description ; et la figure 8B est un chronogramme représentant des 5 signaux dans le convertisseur de la figure 8A selon un exemple de réalisation. Description détaillée La figure 1 est une vue en coupe illustrant schématiquement une interconnexion 3D au niveau système 10 utilisant la technologie 3D. Dans l'exemple de la figure 1, il y a trois circuits intégrés 102, 104 et 106 interconnectés par un interposeur en silicium 108. Chacun des circuits intégrés 102 à 106 peut utiliser des niveaux de tension différents et/ou des fréquences de fonctionnement différentes, et il peut être conçu 15 avec des technologies différentes. Les circuits intégrés 102 à 106 sont par exemple couplés à l'interposeur en silicium 108 par des micro-plots 110. L'interposeur 108 comprend par exemple un niveau d'interconnexion 111 et une couche de silicium 112 à travers laquelle un ou plusieurs vias de traversée de silicium 20 (Through Silicon Vias - TSV) 114 sont formés. Chacun des TSV 114 est connecté à un plot de puce retournée 116 correspondant, qui est lui-même connecté à un substrat de boitier 118. Le substrat de boitier 118 est par exemple en outre couplé par des billes 120 d'un BGA (bail grid array - réseau de billes) à une carte 25 mère ou similaire. Les micro-plots 110, les TSV 114 et les plots de puce retournée 116 de l'interposeur 108 assurent des interfaces 3D entre les circuits intégrés 102, 104 et 106 et/ou avec d'autres circuits. Toutefois, il y a une difficulté en ce que ces 30 éléments introduisent des délais de propagations. En outre, l'interposeur 108 peut comprendre des cellules de logique de test et/ou de micro-tampons (non illustré en figure 1) comprenant des tampons, des circuits de protections contre les décharges électrostatiques (ESD) et/ou des dispositifs de 35 décalage de niveau, ce qui ajoute encore des délais de 3031255 B13783 10 propagation aux signaux transmis vers ou à partir des circuits intégrés 102, 104, 106. La figure 2 illustre un exemple de conception de circuit 3D comprenant un circuit intégré 202 superposé à un 5 circuit intégré 204. Chacun des circuits intégrés 202, 204 comprend par exemple un réseau sur puce (NoC) comprenant une grille de bus d'interconnexion 206, avec un routeur 208 à chaque point de croisement entre les bus 206. Chaque routeur 208 est par exemple couplé à un dispositif de traitement 210 10 correspondant prévu sur chaque circuit intégré 202, 204. Au moins certains des routeurs d'interconnexion 208 du circuit intégré 202 sont couplés, par l'intermédiairc d'intcrfaces 3D 212, comprenant par exemple des TSV, à des routeurs d'interconnexion 208 du circuit intégré 204. 15 Ici encore, les interfaces 3D 212 du mode de réalisation de la figure 2 introduisent par exemple des délais de propagation. Par conséquent, bien qu'au moins certaines des communications sur la puce par les bus 206 de chaque circuit intégré 202 204, puissent être réalisées en utilisant un 20 protocole asynchrone à quatre phases, l'utilisation d'un tel protocole sur les interfaces 3D 212 est susceptible de conduire à des délais de propagation inacceptables et ainsi à un faible débit de données et à une forte consommation d'énergie dynamique. 25 La figure 3 illustre schématiquement une liaison de données 300 qui est par exemple utilisée pour des communications entre l'interposeur 108 et les circuits intégrés 102, 104 et 106 en figure 1, et/ou entre les circuits intégrés 202 ou 204 de la figure 2. 30 La liaison de données 300 comprend des circuits 302 et 304 qui communiquent entre eux en utilisant un protocole asynchrone à codage par transitions à deux phases. Le circuit 302 comprend par exemple un circuit de conversion de protocole 306 couplé à des lignes d'entrée 308 35 pour recevoir des symboles de données transmis selon un 3031255 B13783 11 protocole asynchrone à quatre phases. Par exemple, bien que cela ne soit pas représenté en figure 3, les signaux sur les lignes d'entrée 308 sont fournis par une autre interface de transmission qui utilise le protocole asynchrone à quatre 5 phases. Le circuit 306 comprend un convertisseur de protocole asynchrone de quatre phases vers deux phases 310 ayant des entrées couplées aux lignes 308 et fournissant, sur des lignes de sortie 312, des symboles de données codés selon un protocole 10 asynchrone à deux phases. Les lignes 312 sont par exemple couplées par l'intermédiaire d'un circuit d'interface 314, comprenant par exemple des tampons, des circuits de protection ESD et/ou des dispositifs de décalage de niveau, à une interface filaire 316. L'interface filaire 316 comprend par exemple une 15 interface 3D, comme un TSV, ou un autre type de connexion 2D ou 3D. Le circuit 302 reçoit aussi sur des lignes 318 des symboles de données transmis selon le protocole asynchrone à deux phases. Les lignes 318 sont par exemple couplées à une 20 autre interface filaire 320 entre les circuits 302 et 304 par l'intermédiaire d'un autre circuit d'interface 322. Les lignes 318 sont fournies à un convertisseur de protocole asynchrone de deux phases vers quatre phases 324, qui fournit, sur des lignes de sortie 326, des symboles de données codés selon le protocole 25 asynchrone à quatre phases. Par exemple, les lignes de sortie 326 sont couplées à une autre interface de transmission qui utilise le protocole asynchrone à quatre phases. Le circuit 304 comprend par exemple les mêmes éléments que le circuit 302, qui sont notés avec les mêmes références 30 numériques et qui ne seront pas décrits de nouveau en détail. Toutefois, le convertisseur 310 se trouvant dans le circuit 304 a ses lignes de sortie 312 couplées à l'interface filaire 320, par exemple par l'intermédiaire du circuit d'interface 3D 314, et le convertisseur 324 se trouvant dans le circuit 304 a ses 3031255 B13783 12 lignes d'entrée 318 couplées à l'interface filaire 316, par exemple par l'intermédiaire du circuit d'interface 3D 322. La figure 4A est un digramme d'états illustrant un exemple de protocole asynchrone à quatre phases basé sur deux 5 lignes de données, que nous appellerons AO et Al, et un seul fil d'accusé de réception. Il y a trois états, un état 00 dans lequel les deux lignes AO et Al sont à un niveau logique bas, un état 01 dans lequel la ligne Al est au niveau logique bas et la ligne AO est au niveau logique haut, et un état 10 dans lequel 10 la ligne Al est au niveau logique haut et la ligne AO est au niveau logique bas. A partir de l'état initial 00, dans une première phase, un "0" binaire est transmis en passant à l'état 01, en d'autre termes en amenant la ligne AO à un niveau logique haut, 15 ou un "1" binaire est transmis en passant à l'état 10, en d'autre termes en amenant la ligne Al à un niveau logique haut. Dans une deuxième phase, un signal d'accusé de réception ACK est reçu, ce qui provoque dans une troisième phase un retour à l'état 00, en amenant les deux lignes AO et Al à un niveau 20 logique bas. Cela correspond à un séparateur séparant la transmission de symboles de données consécutifs. Dans la quatrième phase, un autre signal d'accusé de réception ACK est reçu, ce qui signifie qu'un nouveau symbole de données peut être transmis. 25 Ainsi, selon le protocole asynchrone à quatre phases, les données sont codées d'une manière qui ressemble beaucoup à des signaux binaires standards. Chaque ligne est associée à l'un des symboles de données, dans cette exemple un "0" et un "1". Un état logique haut sur chaque ligne est utilisé pour représenter 30 chaque symbole de données. La figure 4B est un diagramme d'état illustrant un exemple d'un protocole asynchrone à deux phases, que nous appellerons ici protocole asynchrone à codage par transitions à deux phases. L'exemple de la figure 4B est basé sur deux lignes 35 de données, que nous appellerons de nouveau AO et Al, et un seul 3031255 B13783 13 fil d'accusé de réception. Il y a quatre états, un état 00 dans lequel les deux lignes AO et Al sont à un niveau logique bas, un état 01 dans lequel la ligne Al est à un niveau logique bas et la ligne AO est à un niveau logique haut, un état 10 dans lequel 5 la ligne Al est à un niveau logique haut et la ligne AO est à un niveau logique bas, et un état 11 dans lequel les deux lignes sont à un niveau logique haut. A partir d'un état initial, le symbole de données "0" est codé par une transition de tension sur la ligne A0, et le 10 symbole de données "1" est codé par une transition de tension sur la ligne Al, indépendamment de l'état de l'autre ligne. Tel qu'il est utilisé ici, le terme transition de tension désigne une transition à partir d'un niveau logique bas vers un niveau logique haut où à partir d'un niveau logique haut vers un niveau 15 logique bas. Ainsi, en commençant dans l'état 00, dans une première phase, un "0" binaire est transmis en passant à l'état 01, en d'autre termes en amenant la ligne AO à un niveau logique haut, ou un "1" binaire est transmis en passant à l'état 10, en 20 d'autre termes en amenant la ligne Al à un niveau logique haut. Dans une deuxième phase, un signal d'accusé de réception ACK est reçu. Un nouveau symbole de données peut alors être transmis. Par exemple, à partir de l'état 01, un "1" binaire est transmis en passant à l'état 11, en d'autre termes en amenant la ligne Al 25 à un niveau logique haut, ou un "0" binaire est transmis en revenant à l'état 00, en d'autre termes en amenant la ligne AO à un niveau logique bas. A partir de l'état 11, un "1" binaire est transmis en passant à l'état 01, en d'autre termes en amenant la ligne Al à un niveau logique bas, ou un "0" binaire est transmis 30 en passant à l'état 10, en d'autre termes en amenant la ligne AO à un niveau logique bas. A partir de l'état 10, un "1" binaire est transmis en passant à l'état 00, en d'autre termes en amenant la ligne Al à un niveau logique bas, ou un "0" binaire est transmis en passant à l'état 11, en d'autres termes en 35 amenant la ligne AO à un niveau logique haut. 3031255 B13783 14 Ainsi, le protocole asynchrone à deux phases est similaire au protocole asynchrone à quatre phases, en ce que chaque ligne est encore une fois associée à l'un des symboles de données. Toutefois, le symbole de données est sélectionné par 5 une transition, plutôt que par un niveau logique haut, sur une ligne donnée. La figure 5A illustre schématiquement les entrées et les sorties du convertisseur de quatre phases vers deux phases 310 de la figure 3 plus en détail selon un exemple dans lequel 10 les lignes d'entrée 308 comprennent quatre lignes de données référencées A0, Al, A2 et A3 et une ligne d'accusé de réception ACK, et les lignes de sortie 312 comprennent quatre lignes de données référencées à AO', Al', A2', et A3', et une ligne d'accusé de réception ACK'. 15 La figure 5B illustre schématiquement les entrées et sorties du convertisseur de deux phases vers quatre phases 324 de la figure 3 plus en détail selon un exemple dans lequel les lignes d'entrée 318 comprennent quatre lignes de données référencées AO', Al', A2' et A3' et une ligne d'accusé de 20 réception ACK', et les lignes de sortie 326 comprennent quatre lignes de données référencées A0, Al, A2, et A3, et une ligne d'accusé de réception ACK. La figure 6A est un tableau représentant le protocole asynchrone à quatre phases de la figure 4A adapté pour les 25 quatre lignes de données A0, Al, A2 et A3 des figures 5A et 5B. Il y a par exemple quatre symboles de données unique notés "0", "1", "2", "3", qui correspondant respectivement par exemple aux valeurs binaires 00, 01, 10 et 11. Chaque symbole "0" à "3" est associé à l'une correspondante des lignes AO à A3, 30 de sorte qu'un niveau logique haut sur une ligne donnée transmet le symbole de données correspondant. La figure 6B est un tableau représentant le protocole asynchrone à deux phases de la figure 4B adapté aux quatre lignes de données AO', Al', A2', et A3' des figures 5A et 5B. 35 Chaque symbole "0" à "3" est associé à l'une correspondante des 3031255 B13783 15 lignes AO' à A3' de sorte qu'une transition de tension sur une ligne donnée transmet le symbole de données correspondant, indépendamment de l'état de tension des autres lignes. Bien que les exemples des figures 5A, 5B, 6A et 6B 5 impliquent quatre lignes de données pour les signaux à quatre phases et pour les signaux à deux phases, dans d'autres modes de réalisation il pourrait y avoir N lignes de données utilisées pour transmettre les symboles de données de chaque protocole, où N est par exemple un entier supérieur ou égal à 2, et dans 10 certains modes de réalisation est un entier supérieur ou égal à 3. La figure 7A illustre schématiquement le convertisseur de quatre phases vers deux phases 310 de la figure 5A plus en détail selon un exemple de réalisation. 15 La ligne de données AO reçoit un signal 4ph data 0 et est couplée à une entrée d'horloge d'une bascule synchrone 702. La bascule synchrone 702 a sa sortie Q 704 couplée à la ligne de données AO' du protocole à deux phases. La sortie 704 est aussi couplée, par l'intermédiaire d'un inverseur 706, à l'entrée de 20 données de la bascule synchrone 702. La ligne de données Al reçoit un signal 4ph data l et est couplée à une entrée d'horloge d'une bascule synchrone 708. La bascule synchrone 708 a son entrée Q 710 couplée à la ligne de données Al' du protocole à deux phases. La sortie 710 est 25 aussi couplée, par l'intermédiaire d'un inverseur 712, à l'entrée de données de la bascule synchrone 708. La ligne de données A2 reçoit un signal 4ph_data_2 et est couplée à une entrée d'horloge d'une bascule synchrone 714. La bascule synchrone 714 a sa sortie Q 716 couplé à la ligne de 30 données A2' du protocole à deux phases. La sortie 716 est aussi couplée, par l'intermédiaire d'un inverseur 718, à l'entrée de données de la bascule synchrone 714. La ligne de données A3 reçoit un signal 4ph data _3 et est couplée à une entrée d'horloge d'une bascule synchrone 720. 35 La bascule synchrone 720 a sa sortie Q 722 couplée à la ligne de 3031255 B13783 16 données A3' du protocole à deux phases. La sortie 722 est aussi couplée, par l'intermédiaire d'un inverseur 724, à l'entrée de données de la bascule synchrone 720. Le convertisseur 310 comprend aussi un circuit de 5 génération d'accusé de réception à quatre phases 726, qui fournit le signal d'accusé de réception 4ph ack out au côté à quatre phases sur la ligne ACK, et reçoit un signal d'accusé de réception 2ph_ack_in provenant du côté à deux phases sur la ligne ACK'. Le circuit 726 génère le signal d'accusé de 10 réception 4ph_ack out sur la base des signaux 4ph data O à 4ph_data_3 présents sur les lignes AO à A3 et sur la base des signaux 2phdatà_0 à 2ph_data_3 présents sur les lignes A0' à A3'. Par exemple, les lignes de données AO à A3 sont couplées à des entrées correspondantes d'une porte NON OU à quatre entrée 15 728, qui a sa sortie couplée à une entrée d'une porte C asymétrique 730, connue aussi sous le nom de circuit ou porte de Müller. Les lignes A0' à A3' sont par exemple couplées à des entrées correspondantes d'une porte OU EXCLUSIF à quatre entrées 732, dont la sortie est couplée à l'une de deux entrées d'une 20 porte OU EXCLUSIF 734. L'autre entrée de la porte 734 est couplée à la ligne ACK'. La sortie de la porte OU EXCLUSIF 734 est couplée par l'intermédiaire d'un inverseur 736 à la deuxième entrée de la porte C asymétrique 730. Les portes OU EXCLUSIF décrite ici avec deux entrées 25 ou plus ont comme fonction la génération d'une transition de tension sur leur sortie en réponse à la détection d'une transition de tension sur l'une quelconque de leurs entrées. La porte C asymétrique 730 a par exemple une descente asymétrique. Par exemple, elle a la table de vérité suivante 30 pour l'entrée A provenant de la porte NON OU 728, l'entrée B provenant de l'inverseur 736, et la sortie Z, Zn_1 signifiant que la sortie de la porte C reste inchangée : 3031255 B13783 17 A B Z 1 1 1 1 0 Zn-1 0 1 0 0 0 0 On suppose que les signaux 4phdata 1 à 4phdata3 sont initialement bas et que l'entrée A de la porte C asymétrique est initialement au niveau logique 1. On suppose 5 aussi que le signal 2ph_ack_in est initialement bas. En outre, la sortie Q de chaque bascule synchrone 702, 708, 714 et 720 est initialement à l'état bas, par exemple par l'activation d'un signal de réinitialisation (non représenté en figure 7A) fourni aux bascule synchrones. Ainsi, la sortie de la porte OU EXCLUSIF 10 732 est initialement à l'état bas et l'entrée B de la porte C asymétrique est initialement à l'état haut. En outre, le signal de sortie 4ph_ack_out de la porte C 730 est ainsi initialement haut (A et B devenant haut). Les moyens pour initialiser le circuit ne sont pas représentés dans les figures, mais seront 15 facilement conçus par l'homme de l'art. Ainsi la sortie de la porte C 730, qui est initialement à une valeur logique haute, va être amenée à un niveau logique bas si l'une des lignes AO à A3 passe à un niveau logique haut. La sortie de la porte C va alors être amenée de 20 nouveau à l'état haut si toutes les lignes AO à A3 sont à un niveau logique bas et si l'entrée B revient à un niveau haut en réponse à une transition se on va le décrire ci-après. Le fonctionnement 25 maintenant être décrit plus produisant sur la ligne ACK' comme du circuit de la figure 7A va en détails en faisant référence au chronogramme de la figure 7B pour un exemple dans lequel le symbole de données "0" est transmis. Il apparaitra clairement à l'homme de l'art que le fonctionnement sera similaire pour la transmission des autres symboles de données. 3031255 B13783 18 La figure 7B illustre les signaux 4phdata_0 et 4phackout du protocole à quatre phases, et les signaux 2phdata0 et 2ph_ack_in du protocole à deux phases. La séquence est lancée par un front montant 740 du 5 signal 4ph data 0. Ainsi la bascule synchrone 702 va être déclenchée par ce front montant, déclenchant une transition 742 du signal 2ph data O sur la ligne de données A0'. La transition sur la ligne de données AO provoque le passage à l'état bas de la sortie de la porte NON OU 728, 10 amenant ainsi la sortie de la porte C 730 à l'état bas comme cela est représenté par un front descendant 744 du signal 4ph_ack_out. En outre, la transition de données 742 va aussi provoquer, un certain temps après, une transition 746 dans le 15 signal d'accusé de réception 2ph_ack_in sur la ligne ACK', qui va provoquer une transition sur l'entrée B de la porte C 730, qui va devenir haute de nouveau. En outre, le front descendant 744 du signal d'accusé de réception 4ph_ack out va amener le circuit émetteur à amener le signal 4ph data 0 à l'état bas, 20 comme cela est représenté par un front descendant 748. Cela correspond à un séparateur transmis sur les lignes de données AO à A3, qui provoque le passage de la sortie de la porte NON OU 728 à l'état haut. La combinaison de ces évènements va provoquer le passage à l'état haut des deux entrées de la porte C 730, 25 provoquant par cela le passage à l'état haut du signal d'accusé de réception 4phackout, comme cela est représenté par un front montant 750. Le circuit est alors prêt à recevoir un symbole de données suivant. La figure 8A illustre schématiquement le convertisseur 30 de deux phases vers quatre phases 324 de la figure 5B plus en détail selon un exemple de réalisation. La ligne de données AO' reçoit un signal 2ph data _0 et est couplée à une entrée de données d'une bascule asynchrone (latch) 802. La sortie 804 de la bascule asynchrone 802 est 35 couplée à une entrée de données d'une autre bascule asynchrone 3031255 B13783 19 806, qui a sa sortie 808 couplée à une entrée d'une porte OU EXCLUSIF à deux entrées 810. L'autre entrée de la porte OU EXCLUSIF 810 est couplée à la sortie 804 de la bascule asynchrone 802. La sortie de la porte OU EXCLUSIF 810 est couplé 5 à la ligne de données AO du protocole à quatre phases. La ligne de données Al' reçoit un signal 2ph_data_1 et est couplée à une entrée de données d'une bascule asynchrone 812. La sortie 814 de la bascule asynchrone 812 est couplée à une entrée de données d'une autre bascule asynchrone 816, qui a 10 sa sortie 818 couplée à une entrée d'une porte OU EXCLUSIF à deux entrées 820. L'autre entrée de la porte OU EXCLUSIF 820 est couplée à la sortie 814 de la bascule asynchrone 812. La sortie de la porte OU EXCLUSIF 820 est couplée à la ligne de données Al du protocole à quatre phases. 15 La ligne de données A2' reçoit un signal 2ph_data_2 et est couplée à une entrée de données d'une bascule asynchrone 822. La sortie 824 de la bascule asynchrone 822 est couplée à une entrée de données d'une autre bascule asynchrone 826, qui a sa sortie 828 couplée à une entrée d'une porte OU EXCLUSIF à 20 deux entrées 830. L'autre entrée de la porte OU EXCLUSIF 830 est couplée à la sortie 824 d'une bascule asynchrone 822. La sortie de la porte OU EXCLUSIF 830 est couplée à la ligne de données A2 du protocole à quatre phases. La ligne de données A3' reçoit un signal 2ph_data_3 et 25 est couplée à une entrée de données d'une bascule asynchrone 832. La sortie 834 de la bascule asynchrone 832 est couplée à une entrée de données d'une autre bascule asynchrone 836, qui a sa sortie 838 couplée à une entrée d'une porte OU EXCLUSIF à deux entrées 840. L'autre entrée de la porte OU EXCLUSIF 840 est 30 couplée à la sortie 834 de la bascule asynchrone 832. La sortie de la porte OU EXCLUSIF 840 est couplée à la ligne de données A3 du protocole à quatre phases. Dans le convertisseur 324, le signal d'accusé de réception 2ph_ack_out sur la ligne ACK' est généré par une porte 35 OU EXCLUSIF 842 ayant quatre entrées couplées respectivement aux 3031255 B13783 20 sorties 808, 818, 828 et 838 des bascules asynchrones 806, 816, 826 et 836. En outre, le signal d'accusé de réception 4ph ack in fourni par le protocole à quatre phases sur la ligne ACK est couplé à une entrée d'activation de chacune des bascules 5 asynchrones 802, 812, 822 et 832, chacune étant activée par une valeur logique haute de ce signal, et à une entrée d'activation de chacune des bascules asynchrones 806, 816, 826 et 836, chacune étant activée par une valeur logique basse de ce signal. Ainsi les deux bascules asynchrones associées à chaque ligne de 10 données sont agencés dans une configuration maître-esclave dans laquelle des données vont être verrouillées par la première bascule asynchrone lorsque le signal 4ph_ack_in est haut, puis verrouillées par la deuxième bascule asynchrone lorsque le signal 4ph_ack_in est bas. 15 Le fonctionnement du circuit de la figure 8A va maintenant être décrit plus en détail en faisant référence à la figure 8B pour un exemple dans lequel le symbole de données "0" est transmis. Il apparaîtra clairement à l'homme de l'art que le fonctionnement va être similaire pour la transmission des autres 20 symboles de données. La figure 8B est chronogramme illustrant les signaux 2ph data 0 et 2ph_ ack out du protocole à deux phases, et les signaux 4ph data _0 et 4ph ack_ in du protocole à quatre phases. _ Initialement, le signal d'accusé de réception 25 4ph _ ack in est à un niveau logique haut, de sorte que les _ bascules asynchrones 802, 812, 822 et 832 sont activées, tandis que les bascules asynchrones 806, 816, 826 et 836 maintiennent, sur leurs sorties, leur état précédant. La séquence est lancée par une transition 850 du 30 signal de 2ph data 0. Cela provoque une transition sur la sortie 804 de la bascule asynchrone 802, déclenchant, peu de temps après, un front montant 852 du signal 4ph data 0. Une fois que ce symbole de données a été reçu sur le côté à quatre phases, le signal d'accusé de réception 4phackin va être amené à l'état 35 bas, comme cela est représenté par un front descendant 854. Cela 3031255 B13783 21 va provoquer l'activation des bascules asynchrones 806, 816, 826 et 836 alors que les étages d'entrée 802, 812, 822 et 832 sont désactivés, de sorte que la sortie de la bascule asynchrone 806 va être égale à son entrée, et que la sortie de la porte OU 5 EXCLUSIF 810 va passer à l'état bas, comme cela est représenté par un front descendant 856 du signal 4ph_data_0. En outre, la transition sur la sortie des bascules asynchrones 808 va provoquer une transition du signal 2ph_ack_out sur la sortie de la porte OU EXCLUSIF 842, référencée 858. En outre, le front 10 descendant 856 du signal 4ph data 0 va provoquer, un certain temps plus tard, le passage de nouveau à l'état haut du signal d'accusé de réception 4ph_ack in, comme cela est représenté par un front montant 860, activant ainsi de nouveau les bascules asynchrones 802, 812, 822 et 832, pour être prêtes à recevoir un 15 symbole de données suivant. Un avantage du protocole asynchrone de codage de transition à deux phases décrit ici, avec un nombre de lignes de données N avantageusement égal à 3 ou plus, est qu'il assure un débit relativement élevé et une consommation d'énergie dynamique 20 relativement faible par rapport à un protocole asynchrone à quatre phases. Un autre avantage est que, en utilisant un tel protocole asynchrone pour des communications entre des circuits intégrés, le problème de synchronisation entre les circuits va être considérablement réduit. En outre, un avantage des circuits 25 des figures 7A et 8A pour une conversion entre les protocoles à deux phases et à quatre phases est que ces circuits sont compacts avec relativement peu de portes et ainsi une consommation d'énergie relativement faible. Avec la description ainsi faite d'au moins un mode de 30 réalisation illustratif, diverses altérations, modifications et améliorations apparaitront à l'homme de l'art. Par exemple, bien que dans les figures 7A et 8A on ait décrit des modes de réalisations dans lesquels il y a quatre lignes de données, la façon dont ces circuits pourraient être 35 adaptés à un nombre N quelconque de lignes de données et de 3031255 B13783 22 symboles de données correspondants apparaitra clairement à l'homme de l'art. En outre, il apparaitra clairement à Phonie de l'art que l'application du protocole asynchrone à deux phases à une 5 interface 3D est simplement un exemple, et qu'il pourrait être appliqué à une grande gamme d'interfaces pour lesquelles le délai de propagation est relative élevé. REVENDICATIONS1. Circuit d'émission asynchrone à deux phases pour émettre des données sur une interface filaire (316, 320) selon un protocole asynchrone à deux phases, le circuit d'émission comprenant : N lignes de sortie de données (A0' à A3'), où N est un entier supérieur ou égal à 3, le circuit d'émission étant capable d'émettre N symboles de données uniques ("0" à 11 311 chacune des lignes de sortie étant associée à l'un correspondant des N symboles de données, et le circuit d'émission étant adapté à émettre chacun des symboles de données en appliquant une transition de tension à la ligne de sortie correspondante, indépendamment de l'état de tension des autres lignes de sortie. 2. Convertisseur de protocole asynchrone de quatre phases vers deux phases, comprenant : le circuit d'émission de la revendication 1 ; et N lignes d'entrée de données (A0 à A3), chacune des lignes d'entrée étant associé à l'un correspondant de N symboles de données ("0" à "3"), le circuit d'émission étant adapté à générer chaque symbole à émettre en détectant un premier état logique sur l'une correspondante des N lignes d'entrée de données. 3. Convertisseur de quatre phases vers deux phases selon la revendication 2, dans lequel le circuit d'émission comprend, pour chacune des N lignes de données d'entrée, un circuit logique (702, 708, 714, 720) ayant une entrée couplée à la ligne d'entrée de données correspondante et adaptée à générer une transition sur sa sortie en réponse à un front actif de la ligne de données d'entrée, le front actif correspondant soit -à un front descendant soit à un front montant. 4. Convertisseur de quatre phases vers deux phases selon la revendication 3, dans lequel chaque circuit logique comprend une bascule synchrone (702, 708, 714, 720), et dans lequel 3031255 B13783 24 ladite entrée du circuit logique est une entrée d'horloge de la bascule synchrone couplée à la ligne de données d'entrée correspondante ; et la sortie de la bascule synchrone est couplée à une 5 entrée de données de la bascule synchrone par l'intermédiaire d'un inverseur (706, 712, 718, 724), la sortie de la bascule synchrone étant connectée à l'une des lignes de sortie. 5. Convertisseur de quatre phases vers deux phases selon l'une quelconque des revendications 2 à 4, comprend en 10 outre une ligne d'entrée d'accusé de réception à deux phases (ACK') pour recevoir un signal d'accusé de réception à deux phases indiquant qu'un symbole de données a été reçu avec succès, le signal d'accusé de réception à deux phases comprenant 15 une transition de tension sur la ligne d'entrée d'accusé de réception à deux phases (ACK') ; une ligne de sortie d'accusé de réception à quatre phases (ACK) pour émettre un signal d'accusé de réception à quatre phases indiquant que le symbole de données a été reçu 20 avec succès ; et un circuit de génération d'accusé de réception à quatre phases (726) adapté à générer le signal d'accusé de réception à quatre phases sur la base du signal d'accusé de réception à deux phases. 25 6. Convertisseur de quatre phases vers deux phases selon la revendication 5 dans sa dépendance de la revendication 3, dans lequel le signal d'accusé de réception à quatre phases comprend, en réponse à la réception de chaque symbole de données, l'application d'un deuxième état de tension sur la 30 ligne de sortie d'accusé de réception à quatre phases (ACK), et en réponse à la réception d'un séparateur par le convertisseur de quatre phases vers deux phases, l'application du premier état de tension sur la ligne de sortie d'accusé de réception à quatre phases (ACK), et dans lequel le circuit de génération'd'accusé de réception à quatre phases (726) est adapté à appliquer le 3031255 B13783 25 deuxième état de tension sur la ligne de sortie d'accusé de réception à quatre phases (ACK) lorsqu'un front actif est détecté sur l'une des N lignes de données d'entrée, et à appliquer le premier état de tension sur la ligne de sortie 5 d'accusé de réception à quatre phases lorsqu'une transition est détectée sur l'une des N lignes de sortie de données et sur la ligne d'entrée d'accusé de réception à deux phases (ACK'). 7. Convertisseur de quatre phases vers deux phases selon la revendication 5 ou 6, dans lequel le circuit de 10 génération d'accusé de réception à quatre phases (726) comprend une première porte OU EXCLUSIF (732) adaptée à appliquer la fonction OU EXCLUSIF aux N lignes de sortie de données et une deuxième porte OU EXCLUSIF (734) ayant une entrée couplée à la sortie de la première porte OU EXCLUSIF (732) et une autre 15 entrée couplée à la ligne d'entrée d'accusé de réception à deux phases (ACK'). 8. Convertisseur de quatre phases vers deux phases selon la revendication 7, dans lequel le circuit de génération d'accusé de réception à quatre phases (726) comprend en outre 20 une porte NON OU (728) ayant N entrées couplées respectivement aux N lignes d'entrée, et une porte C asymétrique (730) ayant une première entrée couplée à une sortie de la porte NON OU (728) et une deuxième entrée couplée à une sortie de la deuxième porte OU EXCLUSIF (734) par l'intermédiaire d'un inverseur 25 (736), dans lequel la porte C asyMétrique 730 est adapté à générer un front montant sur la ligne de sortie d'accusé de réception à quatre phases (ACK) en réponse à des fronts montant sur les sorties de la porte NON OU (728) et de l'inverseur (736), et à générer un front descendant sur la ligne de sortie 30 d'accusé de réception à quatre phases (ACK) en réponse à un front descendant sur la sortie de la porte NON OU (728). 9. Circuit de réception asynchrone à deux phases pour recevoir des données codées selon un protocole asynchrone à deux phases, le circuit de réception comprenant : 3031255 B13783 26 N lignes d'entrée de données (A0' à A3'), où N est un entier supérieur ou égal à 3, dans lequel le circuit de réception est capable de recevoir N symboles de données uniques, chacune des lignes d'entrée de données étant associée à l'un 5 correspondant des N symboles de données, et dans lequel le circuit de réception est adapté à générer chaque symbole de données en détectant une transition de tension sur l'une correspondante des lignes d'entrée de données indépendamment de l'état de tension des autres lignes d'entrée de données. 10 10. Convertisseur de protocole asynchrone de deux phases vers quatre phases, comprenant : le circuit de réception de la revendication 9 ; et N lignes de sortie de données (A0 à A3), chacune des lignes de sortie de données étant associée à l'un correspondant 15 des N symboles de données, le circuit de réception étant adapté à transmettre chaque symbole de données en appliquant un premier état logique sur l'une correspondante des lignes de sortie de données. 11. Convertisseur de protocole asynchrone de deux 20 phases vers quatre phases selon la revendication 10, comprenant en outre une ligne d'entrée d'accusé de réception à quatre phases (ACK) pour recevoir un signal d'accusé de réception à quatre phases indiquant que le symbole de données a été reçu avec succès, dans lequel le signal d'accusé de réception à 25 quatre phases comprend, en réponse à la réception de chaque symbole de données, l'application d'un deuxième état logique sur la ligne d'entrée d'accusé de réception à quatre phases (ACK), et en réponse à la transmission d'un séparateur par le circuit de réception, l'application d'un premier état logique sur la 30 ligne de sortie d'accusé de réception à quatre phases (ACK). 12. Convertisseur de deux phases vers quatre phases selon la revendication 10 ou 11, comprenant pour chaque ligne d'entrée de données : une première bascule asynchrone (802, 812, 822, 832) 35 ayant une entrée couplée à la ligne d'entrée de données ; 3031255 B13783 27 une deuxième bascule asynchrone (806, 816, 826, 836) ayant une entrée couplée à une sortie de la première bascule asynchrone ; une porte logique (810, 820, 830, 840) couplée à la 5 sortie de la première bascule asynchrone et à une sortie de la deuxième bascule asynchrone et adaptée à générer un symbole de données, les premières bascules asynchrones étant activées par un premier état logique du signal d'accusé de réception à quatre phases et les deuxièmes bascules asynchrones étant activés par 10 un deuxième état logique du signal d'accusé de réception à quatre phases. 13. Convertisseur de deux phases vers quatre phases selon la revendication 12, comprenant en outre : une ligne de sortie d'accusée de réception à deux 15 phases (ACK') pour émettre un signal d'accusé de réception à deux phases indiquant qu'un symbole de données a été reçu avec succès, le signal d'accusé de réception à deux phases comprenant une transition de tension sur la ligne de sortie d'accusé de réception à deux phases (ACK') ; et 20 un circuit de génération d'accusé de réception à deux phases (842) adapté à générer le signal d'accusé de réception à deux phases en détectant une transition sur la sortie de l'une des deuxièmes bascules asynchrones. 14. Liaison de données comprenant : 25 le circuit d'émission à deux phases de la revendi- cation 1 ; le circuit de réception à deux phases de la revendication 9 ; et une interface filaire (316, 320) comprenant N lignes 30 interconnectant les N lignes de sortie du circuit d'émission à deux phases avec les N lignes d'entrée du circuit de réception à deux phases. 15. Liaison de transmission de données selon la - revendication 14, dans laquelle l'interface filaire (316, 320) 35 comprend un via 3D (114, 212).