FR 3025941 A1 20160318 FR 1458769 A 20140917 B13444 - 14-GR4-0023 - DD15531 1 TRANSISTOR MOS A RESISTANCE ET CAPACITES PARASITES REDUITES Domaine La présente demande concerne un transistor MOS sur SOI ("Silicon On Insulator" - silicium sur isolant) et son procédé de fabrication. Exposé de l'art antérieur La figure 1 représente schématiquement un exemple de transistor MOS 1 formé dans et sur une couche semiconductrice de type SOI. Dans une couche semiconductrice 3 de type SOI séparée 10 d'un substrat 5 en silicium par une couche 7 d'oxyde de silicium, le transistor 1 comprend des régions 9 de source et de drain fortement dopées de type N (N+) et séparées l'une de l'autre par une région de formation de canal 11 dopée de type P. Des tranchées isolantes 13 à travers la couche SOI 3 et la couche isolante 7 15 délimitent latéralement le transistor 1. Au-dessus de la région de formation de canal 11, appelée ici région de canal, le transistor comprend un empilement de grille 15 bordé d'espaceurs 17 en un matériau isolant. Au-dessus de chacune des régions de source et de drain 9 est disposée une région semiconductrice 20 épitaxiée 19 fortement dopée de type N (Nt), chaque région épitaxiée 19 s'étendant sur une portion de la hauteur de l'espaceur correspondant. Un espaceur supplémentaire 21 repose 3025941 B13444 - 14-GR4-0023 - DD15531 2 sur chacune des régions épitaxiées 19 et borde une portion supérieure d'un espaceur 17 correspondant. Chaque région épitaxiée 19 comprend une portion siliciurée 23 s'étendant à partir la surface supérieure de la région épitaxiée limitée par l'espaceur 5 21. On a représenté la capacité C de grille-source/drain et des résistances RC, R1 et R2. La résistance RC correspond à la résistance de la région de canal 11 lorsque le transistor est passant. Chaque résistance R1 correspond à la résistance d'une portion d'une région 9 disposée sous l'espaceur 17 correspondant. Chaque résistance R2 correspond à la résistance entre la portion de région 9 disposée sous l'espaceur 17 et la surface supérieure de la région épitaxiée 19 correspondante. On appelle Ron la résistance du transistor à l'état passant, Ron étant égal RC+2R1+2R2. Dans un transistor MOS, on vise à obtenir une constante de temps Ron*C aussi faible que possible et donc une capacité C et une résistance Ron aussi faibles que possible. La composante principale de la résistance Ron est généralement la résistance R1 dont la valeur peut être réduite en augmentant l'épaisseur de la couche SOI 3. Toutefois une augmentation de l'épaisseur de la couche 3 entraîne divers inconvénients dont une augmentation de la tension de commande à appliquer sur la grille pour rendre le transistor passant et une augmentation du courant de fuite du transistor. La valeur de la capacité C peut être réduite en augmentant l'épaisseur des espaceurs 17 mais cela entraîne une augmentation des dimensions du transistor et de la valeur des résistances R1. Il serait donc souhaitable de prévoir une structure et 30 un procédé de fabrication d'un transistor conduisant à une capacité grille-source/drain C et à une résistance Ron aussi faibles que possible sans détérioration d'autres paramètres du transistor tels que ses dimensions, son courant de fuite ou sa tension de commande. 3025941 B13444 - 14-GR4-0023 - DD15531 3 Résumé Ainsi, un mode de réalisation prévoit un transistor MOS comprenant, entre des régions de source et de drain, une région de canal disposée sous un empilement de grille et reposant sur 5 une région isolante disposée sur un substrat semiconducteur, les régions de source et de drain s'étendant à partir du substrat sur la hauteur de la région isolante et atteignant au moins le niveau supérieur de la région de canal. Selon un mode de réalisation, la région isolante a une 10 étendue latérale inférieure de 1 à 2 nm à celle de l'empilement de grille. Selon un mode de réalisation, la région de canal et les régions de source et de drain dépassent le niveau supérieur de la région de canal. 15 Selon un mode de réalisation, la région de canal et les régions de source et de drain sont en silicium. Selon un mode de réalisation, la région de canal est en silicium, et les régions de source et de drain sont en silicium-germanium. 20 Selon un mode de réalisation, la région de canal et les régions de source et de drain sont en silicium-germanium. Selon un mode de réalisation, le substrat semiconducteur est dopé d'un type de conductivité opposé à celui des régions de source et de drain. 25 Un mode de réalisation prévoit un premier transistor tel que ci-dessus et au moins un deuxième transistor reposant sur une région isolante, sur laquelle est disposé un empilement de grille du deuxième transistor, la région isolante s'étendant entre des tranchées isolantes. Un mode de réalisation prévoit un procédé de fabrication d'un transistor MOS comprenant les étapes successives suivantes : a) prévoir un substrat semiconducteur dopé d'un premier type de conductivité revêtu d'une couche isolante elle-même revêtue d'une couche semiconductrice dopée du premier type 35 de conductivité ; 3025941 B13444 - 14-GR4-0023 - DD15531 4 b) former, sur la couche semiconductrice, un empilement de grille bordé latéralement d'espaceurs ; c) graver la couche semiconductrice et la couche isolante jusqu'au substrat, l'empilement de grille et les 5 espaceurs servant de masque de gravure, le matériau de la couche isolante étant surgravé latéralement sous les espaceurs ; et d) faire croître par épitaxie à partir du substrat des régions semiconductrices dont le niveau supérieur atteint ou dépasse le niveau supérieur de la couche semiconductrice, lesdites 10 régions étant dopées du second type de conductivité. Selon un mode de réalisation, le niveau supérieur desdites régions ne dépasse pas au-dessus du niveau supérieur de la couche semiconductrice de plus de 2 nm. Selon un mode de réalisation, la couche semiconductrice 15 et lesdites régions sont en silicium. Selon un mode de réalisation, la couche semiconductrice est en silicium, et lesdites régions sont en silicium-germanium. Selon un mode de réalisation, la couche semiconductrice et lesdites régions sont en silicium-germanium. 20 Selon un mode de réalisation, l'épaisseur de la couche semiconductrice est inférieure à 5 nm. Brève description des dessins Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de 25 réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la figure 1, décrite précédemment, est une vue en coupe représentant schématiquement un exemple d'un transistor MOS sur SOI classique ; 30 la figure 2 est une vue en coupe représentant schéma- tiquement un mode de réalisation d'un transistor MOS sur SOI ; et les figures 3A à 3D sont des vues en coupe schématiques illustrant des étapes successives d'un mode de réalisation d'un procédé de fabrication d'un transistor MOS du type de celui de la figure 2. 3025941 B13444 - 14-GR4-0023 - DD15531 5 Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références dans les différentes figures et, de plus, comme cela est habituel dans la représentation des circuits intégrés, les diverses figures ne sont pas tracées à l'échelle. 5 Description détaillée Dans la suite de la description, sauf indication contraire, les termes "de l'ordre de", "sensiblement", "environ", etc..., signifient "à 20% près", et des références directionnelles telles que "supérieur", "inférieur", "dessous", "dessus", 10 "latéral", "horizontal", "sommet", "base", etc., s'appliquent à des dispositifs orientés de la façon illustrée dans les vues en coupe correspondantes, étant entendu que, dans la pratique, ces dispositifs peuvent être orientés différemment. La figure 2 est une vue en coupe schématique illustrant 15 un mode de réalisation d'un transistor MOS 29 sur SOI. Le transistor 29 est délimité latéralement par des tranchées isolantes 31 formées à travers une couche semiconductrice 33 de type SOI dopée de type P et une couche isolante 35, la couche isolante 35 séparant la couche SOI 33 d'un substrat 20 semiconducteur 37 fortement dopé de type P (P+). Au niveau du transistor 29, seule une portion 39 de la couche SOI 33 comprenant une région de canal 41 est présente sous un empilement de grille 43 bordé latéralement d'espaceurs 45 en un matériau isolant. L'empilement de grille comprend une partie conductrice 43A séparée 25 de la portion SOI 39 par une couche d'isolant de grille 43B. La région de canal 41 repose sur une portion 47 de la couche isolante 35, la portion isolante 47 ayant une étendue latérale inférieure à celle de l'empilement de grille 43 muni des espaceurs 45. Cette étendue latérale est de préférence sensiblement égale ou 30 inférieure (de 1 à 2 nm) à celle de l'empilement de grille 43 sans les espaceurs 45. Des régions semiconductrices 51 s'étendent de part et d'autre des portions SOI 39 et isolante 47 à partir du substrat 37 jusqu'à un niveau égal ou légèrement supérieur (d'environ 2 nm) 35 au niveau inférieur de l'empilement de grille 43. Le transistor 3025941 B13444 - 14-GR4-0023 - DD15531 6 peut comprendre un espaceur supplémentaire 53 qui repose sur chaque région semiconductrice 51 et borde un espaceur 45 correspondant, la largeur des espaceurs 53 étant par exemple comprise entre 4 et 10 nm et pouvant être égale à 6 nm. Une portion 5 siliciurée 55 peut s'étendre dans chaque région semiconductrice 51 à partir de la surface supérieure de cette région 51. Les régions semiconductrices 51 de même que des portions latérales externes 58 de la portion 39 de couche SOI 33 sont dopées de type N et constituent les régions de source et de drain 10 du transistor MOS 29. On a représenté une capacité grille-source/drain C et des résistances R1, R2 et RC du transistor MOS 29, correspondant à ce qui a été décrit en relation avec la figure 1. Du fait qu'en dessous des espaceurs 45 l'épaisseur des 15 régions de source et de drain est égale à l'épaisseur de la couche SOI 33 plus l'épaisseur de la couche isolante 35, la valeur des résistances R1 est plus faible dans le transistor MOS 29 de la figure 2 que dans le transistor MOS 1 de la figure 1. Pour un transistor MOS du type de celui de la figure 1 20 ayant des espaceurs 17 d'une largeur égale à 6 nm, une couche SOI 3 d'une épaisseur égale à 6 nm, et un empilement de grille d'une longueur égale à 20 nm, on observe pour RC, R1 et R2 des valeurs respectives de l'ordre de 20, 60 et 3 S2 (comme on l'a indiqué précédemment, la composante résistive principale correspond à R1). 25 Pour un transistor MOS du type de celui de la figure 2 ayant de mêmes dimensions de couche SOI, d'espaceurs et d'empilement de grille, les valeurs de RC et R2 sont pratiquement inchangées. Toutefois, la valeur de R1 chute à une valeur de l'ordre de 10 S2, ce qui correspond à une réduction d'un facteur de l'ordre de 6. 30 On notera que la valeur de R1 devient pratiquement indépendante de l'épaisseur de la portion 39 de la couche SOI 33. Cette épaisseur peut donc être réduite pour optimiser des paramètres tels que le courant de fuite du transistor MOS 29 et la tension de commande à appliquer sur la grille pour rendre 35 passant le transistor MOS 29. On note que cette diminution de 3025941 B13444 - 14-GR4-0023 - DD15531 7 l'épaisseur de la couche SOI 33 entraîne une augmentation de la valeur de Rc mais que cette augmentation reste négligeable par rapport à la diminution de la valeur de R1. L'épaisseur de la portion SOI 39 peut par exemple être choisie inférieure à 5 nm. 5 Pour un transistor MOS du type de celui de la figure 1, une composante importante de la capacité grille-source/drain résulte du fait que les régions 19 et la partie conductrice de l'empilement de grille 15 sont en regard, de part et d'autre d'un espaceur 17, sur une hauteur de l'ordre de 15 nm. Pour un 10 transistor MOS du type de celui de la figure 2, cette composante capacitive n'existe plus. On a décrit jusqu'ici les avantages d'un transistor MOS du type de celui de la figure 2 en ce qui concerne la réduction de la résistance à l'état passant Ron et de la capacité grille-15 source/drain C. Il est également classique, dans le cas d'un transistor MOS du type de celui de la figure 1, d'augmenter la mobilité des porteurs de charge dans la région de canal en comprimant le matériau de cette région dans une direction horizontale. Pour 20 cela, les régions épitaxiées 19 sont faites en silicium-germanium plutôt qu'en silicium. Dans un transistor MOS du type de celui de la figure 1, du fait que les régions épitaxiées 19 sont disposées au-dessus de la couche SOI 3, de part et d'autre de la région de canal 11, les contraintes s'exercent de manière oblique sur la 25 région de canal 11. Dans un transistor MOS du type de celui de la figure 2, du fait que les régions épitaxiées 51 sont disposées au moins en partie de part et d'autre de la portion 39 de couche SOI 33, les contraintes s'exercent de manière orthogonale sur les bords latéraux de cette portion SOI 39 dans laquelle est formée 30 la région de canal 41 et ont une plus grande efficacité. A titre d'exemple, pour des régions épitaxiées 19 et 51 comprenant 70 % de silicium et 30 % de germanium, la pression au centre de la région de canal 11 du transistor MOS de la figure 1 peut atteindre 1,7.109 Pa alors que la pression au centre de la 35 région de canal 41 du transistor MOS de la figure 2 peut atteindre 3025941 B13444 - 14-GR4-0023 - DD15531 8 2,5.109 Pa. Dans le cas où la région de canal est une couche semiconductrice comprenant 80 % de silicium et 20 % de germanium, la mobilité des porteurs dans la région de canal est alors environ 3 fois plus grande dans le cas de la figure 2 que dans le cas de 5 la figure 1. On va maintenant décrire en relation avec les figures 3A à 3D des étapes successives d'un mode de réalisation d'un procédé de fabrication d'un transistor MOS du type du transistor MOS 29 de la figure 2. 10 A l'étape de la figure 3A, sur une couche semiconduc- trice 33 de type SOI dopée de type P reposant sur une couche isolante 35 elle-même disposée sur un substrat semiconducteur 37 fortement dopé de type P (P+), on a formé un empilement de grille 43 bordé latéralement par des espaceurs 45 en un matériau isolant. 15 L'empilement de grille 43 comprend une partie conductrice 43A séparée de la couche SOI 33 par une couche d'isolant de grille 43B. Des tranchées isolantes 31 ont été formées à travers la couche SOI 33 et la couche isolante 35 pour délimiter latéralement le transistor 29. Une couche de masquage 59 a ensuite été formée 20 sur le sommet des tranchées isolantes et, au-delà des tranchées, sur la couche SOI 33. Dans une variante de réalisation, une portion de la couche de masquage 59 peut aussi être disposée sur le sommet de l'empilement de grille 43. A titre d'exemple, le substrat 37 peut être un substrat 25 en silicium. L'étendue latérale de l'empilement de grille, couramment appelée longueur de grille, peut être comprise entre 10 et 30 nm et est par exemple égale à 18 nm. La largeur des espaceurs 45 peut être comprise entre 4 et 10 nm et est par exemple égale à 6 nm. Le matériau des espaceurs est par exemple du nitrure 30 de silicium. La figure 3B est une vue en coupe schématique représentant la structure de la figure 3A après une gravure de la couche SOI 33 et de la couche isolante 35 jusqu'au substrat, une portion 39 de la couche SOI 33 et une portion 47 de la couche 35 isolante 35 étant laissées en place sous l'empilement de grille 3025941 B13444 - 14-GR4-0023 - DD15531 9 43. Lors de cette gravure, ou après, le matériau de la couche isolante 35 est surgravé par rapport aux matériaux de la couche SOI 33 et du substrat 37 de sorte que la portion isolante 47 a une étendue latérale inférieure à celle de l'empilement de grille 5 43 muni des espaceurs 45. Cette étendue latérale est de préférence sensiblement égale ou inférieure (de 1 à 2 nm) à celle de l'empilement de grille 43 sans les espaceurs 45. A titre d'exemple, pour une largeur de grille de 18 nm et des espaceurs d'une largeur de 6 nm, l'étendue latérale de la 10 portion SOI 39 est égale à 30 nm et l'étendue latérale de la portion isolante 47 est par exemple égale à 16 nm. La figure 3C est une vue en coupe schématique représentant la structure de la figure 3B après la formation par épitaxie de régions semiconductrices 51 de part et d'autre des 15 portions SOI 39 et isolante 47. L'épitaxie du matériau semiconducteur est effectuée à partir du substrat semiconducteur 37 jusqu'à ce que chaque région 51 atteigne un niveau égal ou supérieur au niveau inférieur de l'empilement de grille 43. Les régions épitaxiées 51 sont fortement dopées de type N (N+), le 20 dopage étant par exemple réalisé in-situ lors de l'épitaxie. A titre d'exemple, la différence de niveau entre la surface exposée de chacune des régions épitaxiées 51 et le niveau inférieur de l'empilement de grille 43 est inférieure à 5 nm, de préférence inférieure à 2 nm. Les régions épitaxiées 51 sont par exemple en 25 silicium ou en silicium-germanium. La figure 3D est une vue en coupe schématique illustrant la structure de la figure 3C après la formation d'espaceurs supplémentaires 53 en un matériau isolant suivie d'une siliciuration de la surface exposée des régions semiconductrices 30 51 pour y former des portions siliciurées 55. La profondeur des régions siliciurées 55 est par exemple comprise entre 6 et 10 nm. On notera que, par suite de différentes étapes de recuit, il se produit une diffusion d'espèces dopantes depuis les régions 51 dopées de type N vers des portions latérales 58 de la 3025941 B13444 - 14-GR4-0023 - DD15531 10 région de canal 41 dopée de type P. On obtient alors le transistor MOS 29 de la figure 2. A titre d'exemple, la concentration en espèces dopantes de la région de canal dopée de type P peut être comprise entre 5 1015 et 1016 at/cm3, et est par exemple voisine de 1015 at/cm3. Des modes de réalisation particuliers ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, bien que l'on ait décrit un transistor MOS 29 dans lequel la région de canal et le substrat sont dopés de 10 type P et les régions de source et de drain sont dopées de type N, on pourra prévoir des transistors MOS dans lesquels tous les type de conductivité sont inversés. L'ordre des étapes du procédé de fabrication peut être modifié. Par exemple, les tranchées isolantes 31 peuvent être 15 formées après l'épitaxie des régions 51. Des étapes du procédé peuvent également être supprimées ou ajoutées. Par exemple, à l'étape décrite en relation avec la figure 3A, après la formation de l'empilement de grille 43 et avant la formation des espaceurs 45, les portions exposées de la couche SOI 33 peuvent être dopées 20 par implantation afin de former les régions latérales 58. On peut aussi choisir de ne pas former les espaceurs 53. En outre, bien que l'on ait décrit précédemment des régions épitaxiées 51 et une région de canal 41 en silicium, en germanium ou en silicium-germanium, et un substrat en silicium, 25 ces régions peuvent être en d'autres matériaux semiconducteurs choisis dans le groupe comprenant le silicium et le germanium. La forme, les dimensions et les niveaux de dopage des diverses régions et portions du transistor 29 peuvent être adaptées. Par exemple, au-dessus du niveau supérieur de la couche SOI 33, les 30 régions épitaxiées 51 peuvent présenter des bords latéraux inclinés. REVENDICATIONS1. Transistor MOS (29) comprenant, entre des régions de source et de drain (51), une région de canal (41) disposée sous un empilement de grille (43) et reposant sur une région isolante (47) disposée sur un substrat semiconducteur (37), les régions de 5 source et de drain s'étendant à partir du substrat sur la hauteur de la région isolante et atteignant au moins le niveau supérieur de la région de canal. 2. Transistor MOS selon la revendication 1, dans lequel la région isolante (47) a une étendue latérale inférieure de 1 à 10 2 nm à celle de l'empilement de grille (43). 3. Transistor MOS selon la revendication 1 ou 2, dans lequel la région de canal (41) et les régions de source et de drain (51) dépassent le niveau supérieur de la région de canal. 4. Transistor MOS selon l'une quelconque des 15 revendications 1 à 3, dans lequel la région de canal (41) et les régions de source et de drain (51) sont en silicium. 5. Transistor MOS selon l'une quelconque des revendications 1 à 3, dans lequel la région de canal (41) est en silicium, et les régions de source et de drain (51) sont en 20 silicium-germanium. 6. Transistor MOS selon l'une quelconque des revendications 1 à 3, dans lequel la région de canal (41) et les régions de source et de drain (51) sont en silicium-germanium. 7. Transistor MOS selon l'une quelconque des 25 revendications 1 à 6, dans lequel le substrat semiconducteur (37) est dopé d'un type de conductivité opposé à celui des régions de source et de drain. 8. Circuit électronique comprenant au moins un premier transistor selon l'une quelconque des revendications 1 à 7 et au 30 moins un deuxième transistor reposant sur une région isolante, sur laquelle est disposé un empilement de grille du deuxième transistor, la région isolante s'étendant entre des tranchées isolantes. 3025941 B13444 - 14-GR4-0023 - DD15531 12 9. Procédé de fabrication d'un transistor MOS (29) comprenant les étapes successives suivantes : a) prévoir un substrat semiconducteur (37) dopé d'un premier type de conductivité revêtu d'une couche isolante (35) 5 elle-même revêtue d'une couche semiconductrice (33) dopée du premier type de conductivité ; b) former, sur la couche semiconductrice, un empilement de grille (43) bordé latéralement d'espaceurs (45) ; c) graver la couche semiconductrice et la couche 10 isolante jusqu'au substrat, l'empilement de grille et les espaceurs servant de masque de gravure, le matériau de la couche isolante étant surgravé latéralement sous les espaceurs ; et d) faire croître par épitaxie à partir du substrat des régions semiconductrices (51) dont le niveau supérieur atteint ou 15 dépasse le niveau supérieur de la couche semiconductrice, lesdites régions étant dopées du second type de conductivité. 10. Procédé selon la revendication 9, dans lequel le niveau supérieur desdites régions (51) ne dépasse pas au-dessus du niveau supérieur de la couche semiconductrice (33) de plus de 20 2 nm. 11. Procédé selon la revendication 9 ou 10, dans lequel la couche semiconductrice (33) et lesdites régions (51) sont en silicium. 12. Procédé selon la revendication 9 ou 10, dans lequel 25 la couche semiconductrice (33) est en silicium, et lesdites régions (51) sont en silicium-germanium. 13. Procédé selon la revendication 9 ou 10, dans lequel la couche semiconductrice (33) et lesdites régions (51) sont en silicium-germanium. 30 14. Procédé selon l'une quelconque des revendications 9 à 13, dans lequel l'épaisseur de la couche semiconductrice (33) est inférieure à 5 nm.