FR 3025940 A1 20160318 FR 1458770 A 20140917 B13633 - 14-GR2-0189 1 CAPTEUR D'IMAGES CMOS Domaine La présente demande concerne le domaine des capteurs d'images CMOS. Exposé de l'art antérieur D'une manière classique, un capteur d'images CMOS comprend des pixels disposés en matrice, selon des lignes et des colonnes. Chaque pixel comporte une photodiode, dont la capacité de jonction est déchargée par un photo-courant en fonction d'une intensité lumineuse reçue. A la fin d'une période dite d'acquisition d'image ou d'intégration, avant laquelle le pixel est réinitialisé par rechargement de sa photodiode, les charges photogénérées accumulées dans la photodiode sont transférées sur un noeud capacitif de lecture du pixel. La mesure du niveau d'éclairement reçu par le pixel s'effectue en mesurant le potentiel de son noeud de lecture. Pour cela, chaque pixel comprend un circuit de lecture reliant son noeud de lecture à une piste conductrice de sortie. Les différentes pistes conductrices de sortie du capteur sont connectées à un étage de sortie du capteur, réalisant notamment des fonctions d'échantillonnage, d'amplification, de conversion analogique-numérique, et de mémorisation des niveaux de signaux lus sur les pistes de sortie. Classiquement, les pixels d'une même colonne de la matrice sont 3025940 B13633 - 14-GR2-0189 2 connectés à une même piste conductrice de sortie, et les pixels de colonnes distinctes sont connectés à des pistes conductrices de sortie distinctes. Généralement, les pixels d'une même ligne sont lus simultanément (en parallèle) par l'étage de sortie du 5 capteur, et les pixels de lignes distinctes sont lus successivement. Résumé Un mode de réalisation prévoit un capteur d'images CMOS comportant : une matrice de M lignes par N colonnes de pixels, 10 dans laquelle les pixels d'une même colonne sont connectés à une même piste conductrice de sortie, et les pixels de colonnes distinctes sont connectés à des pistes conductrices de sortie distinctes, chaque pixel comprenant une photodiode, un noeud de lecture, un transistor de transfert reliant son noeud de lecture 15 à un premier noeud de la photodiode, un transistor de réinitialisation reliant son noeud de lecture à un noeud d'application d'un potentiel de réinitialisation du pixel, et un circuit de lecture reliant son noeud de lecture à la piste de sortie du pixel ; et un circuit de test comportant un premier 20 ensemble de N cellules élémentaires de référence connectées respectivement aux N pistes conductrices de sortie du capteur, chaque cellule élémentaire de référence comportant une résistance, un noeud de lecture, un transistor de transfert reliant son noeud de lecture à un premier noeud de la résistance, un transistor de réinitialisation reliant son noeud de lecture à un noeud d'application d'un potentiel de réinitialisation de la cellule, et un circuit de lecture reliant son noeud de lecture à la piste de sortie de la cellule, les N résistances du premier ensemble étant connectées en série entre des premier et deuxième noeuds d'application d'une tension de référence. Selon un mode de réalisation, les pistes conductrices de sortie sont connectées à un étage de sortie du capteur. Selon un mode de réalisation, dans chaque pixel le circuit de lecture du pixel comprend un transistor d'amplification 35 monté en source suiveuse, dont la grille est connectée au noeud 3025940 B13633 - 14-GR2-0189 3 de lecture du pixel, et un transistor de sélection reliant la source du transistor d'amplification à la piste conductrice de sortie du pixel, et, dans chaque cellule élémentaire de référence, le circuit de lecture de la cellule comprend un transistor 5 d'amplification monté en source suiveuse, dont la grille est connectée au noeud de lecture de la cellule, et un transistor de sélection reliant la source du transistor d'amplification à la piste conductrice de sortie de la cellule. Selon un mode de réalisation, les pixels d'une même 10 ligne de la matrice sont commandables simultanément, et les cellules élémentaires de référence du premier ensemble sont disposées selon au moins une première ligne de cellules élémentaires de référence commandables simultanément. Selon un mode de réalisation, le capteur comporte un 15 circuit de commande adapté, lors d'une phase de lecture d'une ligne de pixels du capteur, à mettre en oeuvre les étapes successives suivantes : réinitialiser le noeud de lecture de chaque pixel de la ligne en fermant son transistor de réinitialisation ; lire le potentiel du noeud de lecture de chaque 20 pixel de la ligne ; fermer le transistor de transfert de chaque pixel de la ligne ; et lire le potentiel du noeud de lecture de chaque pixel de la ligne. Selon un mode de réalisation, le circuit de commande est en outre adapté, lors d'une phase de lecture d'une ligne de 25 cellules élémentaires de référence du capteur, à mettre en oeuvre les étapes successives suivantes : fermer le transistor de transfert de chaque cellule de la ligne ; lire le potentiel du noeud de lecture de chaque cellule de la ligne ; réinitialiser le noeud de lecture de chaque cellule de la ligne en fermant son 30 transistor de réinitialisation ; et lire le potentiel du noeud de lecture de chaque cellule de la ligne. Selon un mode de réalisation, le circuit de test comprend un deuxième ensemble de N cellules élémentaires de référence identiques aux cellules élémentaires de référence du 3025940 B13633 - 14-GR2-0189 4 premier ensemble, connectées respectivement aux N pistes conductrices de sortie du capteur. Selon un mode de réalisation, les N résistances du deuxième ensemble sont connectées en série entre les premier et 5 deuxième noeuds d'application de la tension de référence, de façon telle que : la cellule de référence du premier ensemble associée à la piste conductrice de la première colonne du capteur ait sa résistance connectée au premier noeud d'application de la tension de référence ; la cellule de référence du premier ensemble 10 associée à la piste conductrice de la dernière colonne du capteur ait sa résistance connectée au deuxième noeud d'application de la tension de référence ; la cellule de référence du deuxième ensemble associée à la piste conductrice de la première colonne du capteur ait sa résistance connectée au deuxième noeud 15 d'application de la tension de référence ; et la cellule de référence du deuxième ensemble associée à la piste conductrice de la dernière colonne du capteur ait sa résistance connectée au premier noeud d'application de la tension de référence. Selon un mode de réalisation, les cellules du premier 20 ensemble sont disposées selon une première ligne de cellules élémentaires de référence commandables simultanément, et les cellules du deuxième ensemble dont disposées selon une deuxième ligne de cellules élémentaires commandables simultanément. Selon un mode de réalisation, les cellules du premier 25 ensemble et les cellules du deuxième ensemble sont réparties de façon alternées sur une première ligne de cellules élémentaires de référence commandables simultanément, et sur une deuxième ligne de cellules élémentaires de référence commandables simultanément. Brève description des dessins 30 Ces caractéristiques et leurs avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 est un schéma électrique partiel d'un 35 exemple d'un mode de réalisation d'un capteur d'images CMOS ; 3025940 B13633 - 14-GR2-0189 5 les figures 2A et 2B sont des chronogrammes illustrant un exemple d'un procédé de commande du capteur de la figure 1 ; la figure 3 est un chronogramme illustrant un exemple d'un mode de réalisation d'un procédé de commande du capteur de 5 la figure 1 ; la figure 4 est un schéma électrique partiel d'une variante de réalisation d'un capteur d'images CMOS ; et la figure 5 est un schéma électrique partiel d'une autre variante de réalisation d'un capteur d'images CMOS. 10 Description détaillée Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références aux différentes figures et, de plus, les chronogrammes des figures 2A, 2B et 3 ne sont pas tracés à l'échelle. En outre, seuls les éléments utiles à la compréhension 15 des modes de réalisation décrits ont été détaillés. En particulier, la réalisation d'un étage de sortie d'un capteur d'images CMOS n'a pas été détaillée, les modes de réalisation décrits étant compatibles avec tous ou la plupart des étages de sortie de capteurs d'images CMOS connus. On notera que dans la 20 présente description, lorsque des architectures de pixels, de matrices de pixels ou de capteur d'images sont décrites, on utilise le terme "connecté" pour désigner une liaison électrique directe, sans composant électronique intermédiaire, par exemple au moyen d'une piste conductrice, et le terme "couplé" ou le terme 25 "relié", pour désigner une liaison électrique directe ou via un ou plusieurs composants intermédiaires, par exemple des transistors. La figure 1 est un schéma électrique partiel d'un exemple d'un mode de réalisation d'un capteur d'images CMOS 100. 30 Le capteur 100 comprend une matrice de MxN pixels Pi,j identiques ou similaires, disposés selon des lignes Li et des colonnes Cj, avec M et N entiers, i entier allant de 1 à M, et j entier allant de 1 à N. Chaque pixel comprend une photodiode 101, un noeud d'accumulation K formé par la cathode de la photodiode, un noeud capacitif de lecture SN, un transistor MOS 103 ou 3025940 B13633 - 14-GR2-0189 6 transistor de transfert reliant le noeud d'accumulation K au noeud de lecture SN, un transistor MOS 105 ou transistor de réinitialisation reliant le noeud de lecture SN à un noeud d'application d'un potentiel haut de réinitialisation VRT, et un 5 circuit de lecture reliant le noeud de lecture SN à une piste conductrice de sortie VXj. Dans cet exemple, dans chaque pixel Pi,j, le circuit de lecture du pixel comprend un transistor MOS 107 ou transistor d'amplification, monté en source suiveuse, dont la grille est connectée au noeud de lecture SN du pixel, et un 10 transistor MOS 109 ou transistor de sélection, reliant la source du transistor 107 à la piste de sortie VXj du pixel. Dans l'exemple représenté, les transistors 103, 105, 107 et 109 sont des transistors à canal N, et le drain du transistor 107 est relié à un noeud d'application du potentiel VRT. De plus, dans cet 15 exemple, l'anode de la photodiode 101 est reliée à un noeud d'application d'un potentiel bas de référence GND inférieur au potentiel VRT, par exemple la masse. Dans l'exemple de la figure 1, à chaque colonne de pixels Cj est allouée une piste conductrice de sortie VXj. Ainsi, les 20 pixels d'une même colonne sont connectés, via leurs circuits de lecture (et plus particulièrement via leurs transistors de sélection 109 dans cet exemple), à une même piste conductrice de sortie VXj, et les pixels de colonnes distinctes sont connectés, via leurs circuits de lecture (et plus particulièrement via leurs 25 transistors de sélection 109 dans cet exemple), à des pistes conductrices de sortie VXj distinctes. Les pistes conductrices de sortie VXj du capteur 100 sont connectées à un étage de sortie 110 du capteur adapté à réaliser, par exemple, des fonctions d'échantillonnage, 30 d'amplification, de conversion analogique-numérique, et/ou de mémorisation de niveaux de signaux analogiques lus sur les pistes de sortie VXj. De plus, dans l'exemple de la figure 1, à chaque ligne de pixels Li, sont associés : un noeud d'application d'un signal 35 de commande TGi des transistors de transfert 103 des pixels de la 3025940 B13633 - 14-GR2-0189 7 ligne ; un noeud d'application d'un signal de commande RSTi des transistors de réinitialisation 105 des pixels de la ligne ; et un noeud d'application d'un signal de commande RDi des transistors de sélection 109 des pixels de la ligne. Ainsi : les grilles des 5 transistors 103 des pixels d'une même ligne sont connectées à un même noeud de commande TGi, les grilles des transistors 103 des pixels de lignes distinctes étant connectées à des noeuds de commande TGi distincts ; les grilles des transistors 105 des pixels d'une même ligne sont connectées à un même noeud de commande 10 RSTi, les grilles des transistors 105 des pixels de lignes distinctes étant connectées à des noeuds de commande RSTi distincts ; et les grilles des transistors 109 des pixels d'une même ligne sont connectées à un même noeud de commande RDi, les grilles des transistors 109 des pixels de lignes distinctes étant 15 connectées à des noeuds de commande RDi distincts. Le capteur 100 comprend un décodeur de lignes, non représenté, adapté à fournir aux différentes lignes Li de la matrice les signaux de commande TGi, RSTi et RDi correspondants. Selon un aspect d'un mode de réalisation, le capteur 100 20 comprend en outre un circuit de test 120 comportant un ensemble de N cellules élémentaires de référence R identiques ou similaires, connectées respectivement aux N pistes conductrices de sortie VXj du capteur. Chaque cellule élémentaire de référence R comporte une résistance 121 connectée entre des noeuds N1 et 25 N2 de la cellule, un noeud capacitif de lecture N3, un transistor MOS 123 ou transistor de transfert, reliant le noeud N1 de la cellule à son noeud de lecture N3, un transistor MOS 125 ou transistor de réinitialisation, reliant le noeud de lecture N3 de la cellule à un noeud d'application d'un potentiel de 30 réinitialisation, le potentiel VRT dans cet exemple, et un circuit de lecture reliant le noeud de lecture N3 à la piste conductrice de sortie VXj associée à la cellule Ri. Dans l'exemple représenté, chaque cellule Ri est connectée, via son circuit de lecture, à une et une seule piste conductrice de sortie VXj du capteur (à 35 savoir la piste conductrice de sortie VXj de même rang j que la 3025940 B13633 - 14-GR2-0189 8 cellule), et les différentes cellules Rj sont connectées, via leurs circuits de lecture, à des pistes conductrices de sortie VXj distinctes. Dans cet exemple, dans chaque cellule élémentaire Rj, le circuit de lecture de la cellule comprend un transistor 5 MOS 127 ou transistor d'amplification, monté en source suiveuse, dont la grille est connectée au noeud de lecture N3 de la cellule, et un transistor MOS 129 ou transistor de sélection, reliant la source du transistor 127 à la piste de sortie VXj associée à la cellule. Dans l'exemple représenté, les transistors 123, 125, 127 10 et 129 sont des transistors à canal N, et le drain du transistor 127 est relié à un noeud d'application du potentiel VRT. Dans cet exemple, chaque cellule élémentaire de référence Rj du circuit de test 120 diffère d'un pixel Pi,j du capteur uniquement en ce que, dans la cellule Rj, la photodiode 101 du pixel Pi,j est remplacée 15 par une résistance 121. Dans cet exemple, les noeuds d'anode et de cathode de la photodiode 101 sont remplacés respectivement par les noeuds N2 et N1 de la résistance 121. Les N résistances 121 du circuit de test 120 sont connectées en série entre un noeud d'application d'un premier 20 potentiel de référence VHASIL et un noeud d'application d'un deuxième potentiel de référence VHASIL inférieur au potentiel VHASIL. Dans l'exemple de la figure 1, chaque cellule Rj, à l'exception de la cellule RN, a son noeud N2 connecté au noeud N1 de la cellule de rang supérieur Rj+1. De plus, dans cet exemple, 25 le noeud N1 de la cellule R1 est connecté au noeud d'application du potentiel VHASIL, et le noeud N2 de la cellule RN est connecté au noeud d'application du potentiel VHASIL. En fonctionnement, lorsque la tension VHASIL-VHASIL est appliquée aux bornes de l'association en série des résistances 121, chaque cellule Rj a 30 son noeud N1 à un potentiel de référence spécifique à la cellule, compris dans la gamme de potentiels allant de VHASIL à VHASIL, ce potentiel de référence étant indépendant du niveau d'éclairement du capteur. Les potentiels VHASIL et VHASIL, et les valeurs des résistances 121, sont par exemple choisis de façon que les 35 potentiels de référence des différentes cellules Rj soient 3025940 B13633 - 14-GR2-0189 9 régulièrement répartis dans la gamme des potentiels susceptibles d'être pris par les noeuds d'accumulation K des pixels du capteur dans des conditions normales d'utilisation du capteur. Dans l'exemple de la figure 1, le circuit de test 5 comprend en outre : un noeud d'application d'un signal de commande TGASIL des transistors de transfert 123 des cellules Rj ; un noeud d'application d'un signal de commande RSTASIL des transistors de réinitialisation 125 des cellules Rj ; et un noeud d'application d'un signal de commande RDASIL des transistors de sélection 129 10 des cellules Rj. Les grilles des transistors 123 des cellules Rj sont connectées au noeud de commande TGASIL, les grilles des transistors 125 des cellules Rj sont connectées au noeud de commande RSTASIL, et les grilles des transistors 129 des cellules R sont connectées au noeud de commande RDASIL. 15 Les signaux de commande TGASIL, RSTASIL et RDASIL du circuit de test 120 sont par exemple fournis par le décodeur de lignes (non représenté) du capteur 100, ou par tout autre circuit adapté. Lors de l'acquisition d'une image, les pixels peuvent 20 être initialisés, intégrés, puis lus ligne par ligne, selon des cycles de commande se chevauchant. A titre d'exemple, tous les pixels d'une ligne sélectionnée, ou ligne courante, sont initialisés, intégrés, et lus en même temps lors d'un cycle d'acquisition de ligne. Les pixels de la ligne suivante (dans 25 l'ordre de parcours des lignes du capteur), sont initialisés, intégrés, et lus lors d'un cycle de commande qui chevauche partiellement le cycle de commande de la ligne courante, avec un décalage temporel par rapport au cycle de commande de la ligne courante. La lecture des pixels d'une ligne est effectuée par 30 l'intermédiaire de l'étage de sortie 110, via les différentes pistes de sortie VXj du capteur. Lors d'une phase de test d'intégrité de l'étage de sortie 110 du capteur, les N cellules de référence Rj du circuit de test 120 peuvent être commandées simultanément selon un cycle 35 de commande similaire au cycle de lecture des pixels Pi,j d'une 3025940 B13633 - 14-GR2-0189 10 ligne Li de la matrice, permettant, dans chaque cellule Rj, de reporter sur le noeud de lecture N3 de la cellule, via le transistor de transfert 123, puis sur la piste de sortie VXj de la cellule via le circuit de lecture 127, 129, un potentiel 5 représentatif du potentiel de référence disponible sur le noeud N1 de la cellule. Ainsi, le circuit 120 fournit, sur les pistes de sortie VXj du capteur, un jeu de valeurs de référence. Ces valeurs de référence sont lues par l'intermédiaire de l'étage de sortie 110, via la ou les mêmes chaînes de lecture que celles 10 utilisées pour lire les valeurs de sortie des pixels Pi,j du capteur. A l'issue d'une phase de lecture des cellules Rj, les valeurs fournies par l'étage de sortie 110, par exemple des valeurs numériques dans le cas où l'étage de sortie 110 réalise une conversion analogique-numérique, peuvent être comparées à des 15 valeurs de référence stockées dans une mémoire, non représentée, de façon à détecter une éventuelle défaillance de l'étage de sortie 110 et/ou des pistes de sortie VXj du capteur. En particulier, si les valeurs fournies par l'étage de sortie 110 sont différentes des valeurs de référence attendues, on peut en 20 déduire l'existence d'une défaillance de l'étage de sortie et/ou des pistes de sortie VXj du capteur. Les figures 2A et 2B sont des chronogrammes illustrant plus en détail un exemple d'un procédé de commande du capteur de la figure 1. 25 La figure 2A représente plus particulièrement l'évolution des signaux de commande RDi, TGi et RSTi lors d'une phase de lecture d'une ligne Li de pixels du capteur, à la fin d'une période d'intégration des pixels de la ligne Li. A un instant tO de début de la phase de lecture, les 30 transistors de réinitialisation 105 des pixels de la ligne Li sont mis à l'état passant (signal RSTi à l'état haut dans cet exemple) de façon à réinitialiser le potentiel du noeud de lecture SN de chaque pixel de la ligne. Les transistors 103 des pixels de la ligne sont quant à eux maintenus à l'état bloqué (signal TGi à 35 l'état bas dans cet exemple). 3025940 B13633 - 14-GR2-0189 11 A un instant tl postérieur à l'instant tO, les transistors 105 des pixels de la ligne Li sont rendus non passants (signal RSTi à l'état bas dans cet exemple), de façon à isoler les noeuds de lecture SN des pixels de la ligne du potentiel VRST. 5 Après l'instant tl, le potentiel du noeud de lecture SN de chaque pixel Pi,j de la ligne Li est lu et mémorisé lors d'une étape LVRST, via le circuit de lecture (transistors 107 et 109) du pixel, la piste de sortie VXj associée au pixel, et l'étage de sortie 110 du capteur. Lors de l'étape LVRST, les transistors de 10 sélection 109 des pixels de la ligne Li sont à l'état passant (signal RDi à l'état haut dans cet exemple), couplant ainsi le noeud de lecture SN de chaque pixel Pi,j de la ligne Li à la piste de sortie VXj du pixel. Dans l'exemple représenté, les transistors de sélection 109 des pixels de la ligne Li sont rendus passants à 15 l'instant tO. Après l'étape LVRST, à un instant t2, les transistors de transfert 103 des pixels de la ligne Li sont rendus passants (signal TGi à l'état haut dans cet exemple), ce qui entraine, dans chaque pixel de la ligne Li, le transfert, sur le noeud de lecture 20 SN du pixel, des charges photogénérées accumulées dans la photodiode du pixel pendant l'intégration. Le potentiel du noeud de lecture SN diminue alors d'une valeur représentative de la quantité de charges photogénérées accumulées dans la photodiode pendant l'intégration. 25 A un instant t3 postérieur à l'instant t2, les transistors de transfert 103 des pixels de la ligne Li sont à nouveau bloqués (signal TGi à l'état bas dans cet exemple), de façon à isoler, dans chaque pixel de la ligne Li, le noeud de lecture SN du noeud d'accumulation K. L'instant t3 marque la fin 30 de la période d'intégration des pixels de la ligne Li. Après l'instant t3, le potentiel du noeud de lecture SN de chaque pixel Pi,j de la ligne Li est lu et mémorisé lors d'une étape LVSIG, via le circuit de lecture (transistors 107 et 109) du pixel, la piste de sortie VXj associée au pixel, et l'étage de 35 sortie 110 du capteur. Lors de l'étape LVSIG, les transistors de 3025940 B13633 - 14-GR2-0189 12 sélection 109 des pixels de la ligne Li sont toujours à l'état passant. Après l'étape LVSIG, à un instant t4, les transistors de sélection 109 des pixels de la ligne Li peuvent être à nouveau bloqués (signal RDi à l'état bas dans cet exemple). 5 Après l'étape de lecture LVSIG, l'étage de sortie 110 fournit, pour chaque pixel Pi,i de la ligne Li, une valeur de sortie représentative de la différence entre le potentiel lu sur la piste de sortie VXj du pixel à l'étape LVRST et le potentiel lu sur la piste de sortie VXj du pixel à l'étape LVSIG. 10 Un avantage de cette méthode de lecture est qu'elle est particulièrement robuste au bruit, et permet notamment de réduire de façon significative l'influence du bruit de réinitialisation introduit par les transistors 105, sur les valeurs de sortie des pixels. 15 La figure 2B représente l'évolution des signaux de commande RDASIL, TGASIL et RSTASIL lors d'une phase de lecture de l'ensemble des cellules référence Ri du circuit de test 120 du capteur. A titre d'exemple non limitatif, la lecture des cellules 20 de référence R est effectuée avant ou après l'acquisition d'une image par le capteur. A un instant tO' de début de la phase de lecture des cellules Rj, les transistors de réinitialisation 125 des cellules R sont mis à l'état passant (signal RSTASIL à l'état haut dans 25 cet exemple) de façon à réinitialiser le potentiel du noeud de lecture N3 de chaque cellule. Les transistors 123 des cellules Ri sont quant à eux maintenus à l'état bloqué (signal TGASIL à l'état bas dans cet exemple). A un instant tl' postérieur à l'instant t0', les 30 transistors 125 des cellules Ri sont rendus non passants (signal RSTASIL à l'état bas dans cet exemple), de façon à isoler les noeuds de lecture N3 des cellules R du potentiel VRST. Après l'instant tl', le potentiel du noeud de lecture N3 de chaque cellule Ri est lu et mémorisé lors d'une étape 35 LVRSTASIL, via le circuit de lecture (transistors 127 et 129) de 3025940 B13633 - 14-GR2-0189 13 la cellule, la piste de sortie VXj associée à la cellule, et l'étage de sortie 110 du capteur. Lors de l'étape LVRSTASIL, les transistors de sélection 129 des cellules Ri sont à l'état passant (signal RDASIL à l'état haut dans cet exemple), couplant ainsi le 5 noeud de lecture N3 de chaque cellule Ri à la piste de sortie VXj de la cellule. Dans l'exemple représenté, les transistors de sélection 129 des cellules R sont rendus passants à l'instant t0'. Après l'étape LVRSTASIL, à un instant t2', les 10 transistors de transfert 123 des cellules Ri sont rendus passants (signal TGASIL à l'état haut dans cet exemple), ce qui entraine, dans chaque cellule Ri, une diminution du potentiel de noeud de lecture N3 de la cellule représentative du potentiel de référence disponible sur le noeud N1 de la cellule. 15 A un instant t3' postérieur à l'instant t2', les transistors de transfert 123 des cellules Ri sont à nouveau bloqués (signal TGASIL à l'état bas dans cet exemple), de façon à isoler, dans chaque cellule Ri, le noeud de lecture N3 de la cellule de son noeud Nl. 20 Après l'instant t3', le potentiel du noeud de lecture N3 de chaque cellule Ri est lu et mémorisé lors d'une étape LVSIGASIL, via le circuit de lecture (transistors 127 et 129) de la cellule, la piste de sortie VXj associée à la cellule, et l'étage de sortie 110 du capteur. Lors de l'étape LVSIGASIL, les 25 transistors de sélection 129 des cellules R sont toujours à l'état passant. Après l'étape LVSIGASIL, à un instant t4', les transistors de sélection 129 des cellules Ri peuvent être à nouveau bloqués (signal RDASIL à l'état bas dans cet exemple). Après l'étape de lecture LVSIGASIL, l'étage de sortie 30 110 fournit, pour chaque cellule Ri du circuit de test 120, une valeur de sortie représentative de la différence entre le potentiel lu sur la piste de sortie VXj de la cellule à l'étape LVRSTASIL, et le potentiel lu sur la piste de sortie VXj de la cellule à l'étape LVSIGASIL. 3025940 B13633 - 14-GR2-0189 14 Ainsi, dans cet exemple, le procédé de lecture des cellules élémentaires de référence Rj du circuit de test 120 du capteur de la figure 1 est sensiblement identique au procédé de lecture des pixels d'une ligne de pixels Li du capteur. En 5 particulier, la séquence de commande des transistors 123, 125 et 129 des cellules Rj, et de l'étage de sortie 110 appliquée lors d'une phase lecture des cellules Rj, est sensiblement la même que la séquence de commande des transistors 103, 105 et 109 des pixels Pi,j, et de l'étage de sortie 110 appliquée lors d'une phase de 10 lecture d'une ligne de pixels Li. Toutefois comme cela apparaît sur les figures 2A et 2B, lors de la phase de lecture des cellules de référence Rj, la durée t3'-t2' pendant laquelle les transistors de transfert 123 des cellules sont maintenus à l'état passant (signal TGASIL à l'état 15 haut) est nettement supérieure à la durée t3-t2 pendant laquelle les transistors de transfert 103 des pixels sont mis à l'état passant (signal TGi à l'état haut) pendant une phase de lecture d'une ligne de pixels Li du capteur. En effet, du fait de la connexion en série des 20 résistances 121 entre les noeuds VHASIL et VLASIL, les cellules Rj présentent une constante de temps (RC) particulièrement élevée. Il en résulte que, dans chaque cellule Rj, le temps nécessaire à la stabilisation du potentiel du noeud de lecture N3 suite à la mise à l'état passant du transistor de transfert 123, est 25 nettement plus long que le temps nécessaire à la stabilisation du potentiel du noeud de lecture SN d'un pixel Pi,j suite à la miste à l'état passant de son transistor de transfert 103. On notera que dans le circuit de test 120, les différentes cellules Rj peuvent présenter des constantes de temps différentes, selon leur 30 position par rapport aux extrémités VHASIL et VLASIL de la chaîne de cellules de référence Rj. Toutefois, toutes les cellules Rj étant lues simultanément, la durée de stabilisation à prendre en compte est celle de la cellule présentant la constante de temps la plus élevée. 3025940 B13633 - 14-GR2-0189 15 A titre d'exemple illustratif et non limitatif, pour un capteur à NxM = 1312x988 pixels, la durée de stabilisation des potentiels des noeuds de lecture N3 des cellules Rj suite à la mise à l'état passant des transistors 123 des cellules est 5 d'environ 30 ps, alors que la durée de la phase de lecture d'une ligne de pixels du capteur est typiquement inférieure à 5 ps. Ceci peut poser problème dans certaines applications. A titre d'exemple non limitatif, dans le domaine des capteurs d'images CMOS embarqués dans des véhicules automobile, il peut 10 être souhaitable d'effectuer une vérification d'intégrité de l'étage de sortie 110 avant, après, et/ou pendant chaque acquisition d'une image par le capteur. Toutefois, si un procédé de commande du type décrit en relation avec les figures 2A et 2B est mis en oeuvre, il peut en résulter un ralentissement 15 significatif de la cadence d'acquisition des images par le capteur, ce qui n'est pas souhaitable. La figure 3 est un chronogramme illustrant un exemple d'un mode de réalisation d'un procédé de commande du capteur de la figure 1. La figure 3 représente plus particulièrement 20 l'évolution des signaux de commande RDASIL, TGASIL et RSTASIL lors d'une phase de lecture des cellules référence Rj du circuit de test 120 du capteur. Dans cet exemple, la commande des pixels Pi,j et de l'étage de sortie 110 lors d'une phase de lecture d'une ligne de pixels Li du capteur est identique ou similaire a ce qui 25 a été décrit en relation avec la figure 2A, et ne sera donc pas décrite à nouveau ci-après. En particulier, les signaux de commande RDi, TGi et RSTi n'ont pas été représentés sur la figure 3. Selon un aspect du mode de réalisation de la figure 3, 30 l'étape (LVSIGASIL) de lecture des potentiels de référence des cellules R est mise en oeuvre avant l'étape (LVRSTASIL) de lecture des potentiels de réinitialisation des cellules. Dans l'exemple de la figure 3, les transistors de transfert 123 des cellules R du circuit de test 120 sont mis à 35 l'état passant (signal TGASIL à l'état haut dans cet exemple) bien 3025940 B13633 - 14-GR2-0189 16 avant le début de la phase de lecture des cellules Ri proprement dite. A titre d'exemple non limitatif, les transistors 123 sont mis à l'état passant au début d'une phase d'acquisition d'une image par le capteur 100, et la phase de lecture des cellules Ri 5 proprement dite est mise en oeuvre à un stade intermédiaire ou après la fin de la phase d'acquisition d'image, et en tout état de cause à un instant suffisamment éloigné de la mise à l'état passant des transistors 123, pour que la stabilisation des potentiels des noeuds de lecture N3 des cellules Ri soit terminée. 10 A un instant tO" de début de la phase de lecture des cellules Rj, les transistors de transfert 123 des cellules R sont mis à l'état non passant (signal TGASIL à l'état bas dans cet exemple), de façon à isoler le noeud de lecture N3 de chaque cellule de son noeud Ni. 15 Après l'instant tO", le potentiel du noeud de lecture N3 de chaque cellule Ri, représentatif du potentiel de référence de la cellule, est lu et mémorisé lors d'une étape LVSIGASIL, via le circuit de lecture (transistors 127 et 129) de la cellule, la piste de sortie VXj associée à la cellule, et l'étage de sortie 20 110 du capteur. Lors de l'étape LVSIGASIL, les transistors de sélection 129 des cellules R sont à l'état passant (signal RDASIL à l'état haut dans cet exemple), couplant ainsi le noeud de lecture N3 de chaque cellule Ri à la piste de sortie VXj de la cellule. Dans l'exemple (non limitatif) représenté, les transistors de 25 sélection 129 des cellules R sont rendus passants peu avant l'instant tO". Après l'étape LVSIGASIL, à un instant tl", les transistors de réinitialisation 125 des cellules R sont rendus passants (signal RSTASIL à l'état haut dans cet exemple) de façon 30 à réinitialiser le potentiel du noeud de lecture N3 de chaque cellule. Les transistors 123 des cellules Ri sont quant à eux maintenus à l'état bloqué (signal TGASIL à l'état bas dans cet exemple). A un instant t2" postérieur à l'instant tl", les 35 transistors 125 des cellules R sont rendus non passants (signal 3025940 B13633 - 14-GR2-0189 17 RSTASIL à l'état bas dans cet exemple), de façon à isoler les noeuds de lecture N3 des cellules R du potentiel VRST. Après l'instant t2", le potentiel du noeud de lecture N3 de chaque cellule Ri est lu et mémorisé lors d'une étape 5 LVRSTASIL, via le circuit de lecture (transistors 127 et 129) de la cellule, la piste de sortie VXj associée à la cellule, et l'étage de sortie 110 du capteur. Lors de l'étape LVRSTASIL, les transistors de sélection 129 des cellules Ri sont toujours l'état passant (signal RDASIL à l'état haut dans cet exemple). Après 10 l'étape LVRSTASIL, à un instant t3", les transistors de sélection 129 des cellules Ri peuvent être à nouveau bloqués (signal RDASIL à l'état bas dans cet exemple). Après l'étape de lecture LVRSTASIL, l'étage de sortie 110 fournit, pour chaque cellule Ri du circuit de test 120, une 15 valeur de sortie représentative de la différence entre le potentiel lu sur la piste de sortie VXj de la cellule à l'étape LVRSTASIL, et le potentiel lu sur la piste de sortie VXj de la cellule à l'étape LVSIGASIL. A la fin de la phase de lecture, après l'étape de lecture 20 LVRSTASIL, par exemple après l'instant t4", les transistors de transfert 123 des cellules Ri peuvent à nouveau être rendus passants (signal TGASIL à l'état haut dans cet exemple), jusqu'à la prochaine phase de lecture de cellules Ri. Un avantage du mode de réalisation de la figure 3 est 25 que la période de stabilisation des noeuds de lecture N3 des cellules de référence R est antérieure à la phase de lecture proprement dite des cellules Ri, et en particulier à la lecture des potentiels des noeuds N3 via les pistes de sortie VXj et l'étage de sortie 110 du capteur. Ainsi, pendant la période de 30 stabilisation des noeuds de lecture N3 des cellules Ri, des phases de lecture de lignes de pixels Li du capteur peuvent être mises en oeuvre, ce qui constitue une différence par rapport à l'exemple de procédé de commande des figures 2A et 2B. Le temps dédié exclusivement au test d'intégrité de l'étage de sortie 110 et/ou 35 des pistes conductrices VXj est ainsi réduit par rapport à 3025940 B13633 - 14-GR2-0189 18 l'exemple de procédé de commande des figures 2A et 2B. En particulier, le procédé de commande décrit en relation avec la figure 3 permet d'effectuer des tests d'intégrité de l'ensemble formé par les pistes conductrices de sortie VXj et l'étage de 5 sortie 110 du capteur au fur et à mesure de l'acquisition des images par le capteur, sans interrompre ni ralentir significativement l'acquisition des images par le capteur. On notera que dans l'exemple de la figure 1, les cellules élémentaires de référence Rj sont réinitialisées au même potentiel 10 de référence VRT que les pixels Pi,j. Les modes de réalisation décrits ne se limitent toutefois pas à ce cas particulier. Dans l'exemple de la figure 1, le potentiel de réinitialisation VRT des pixels Pi,j et des cellules de référence Rj est un potentiel haut, c'est-à-dire qu'il est supérieur au potentiel pris par le 15 noeud K d'un pixel en l'absence de charges photogénérées dans la photodiode du pixel. A titre de variante, on peut prévoir de réinitialiser les pixels Pi,j au potentiel haut VRT, et de réinitialiser les cellules R non pas au potentiel VRT, mais à un potentiel bas VRT', inférieur au potentiel pris par le noeud K 20 des pixels du capteur en l'absence de charges photogénérées, par exemple le potentiel VLASIL. Pour cela, dans chaque cellule élémentaire de référence Rj, le noeud de lecture N3 de la cellule est relié, par l'intermédiaire du transistor de réinitialisation 125 de la cellule, non pas à un noeud d'application du potentiel 25 VRT, mais à un noeud d'application du potentiel VRT'. Ceci présente un avantage tout particulier lorsque le procédé de commande décrit en relation avec la figure 3 est utilisé. En effet, dans ce cas, l'étage de sortie 110 fournit, pour chaque pixel du capteur, une valeur de sortie égale à la différence entre 30 deux valeurs de potentiel, respectivement haute (potentiel de réinitialisation) et basse (potentiel après transfert des charges photogénérées), acquises successivement, et, pour chaque cellule élémentaire de référence, une valeur de sortie égale à la différence entre deux valeurs de potentiel, respectivement haute 35 (potentiel de référence de la cellule) et basse (potentiel de 3025940 B13633 - 14-GR2-0189 19 réinitialisation de la cellule), acquises successivement. Les mêmes circuits de soustraction de l'étage de sortie peuvent ainsi être utilisés sans aucune modification, pour calculer ces différences. Cette variante de réalisation est compatible non 5 seulement avec l'exemple de réalisation de la figure 1, mais aussi avec les variantes des figures 4 et 5, décrites ci-après. La figure 4 est un schéma électrique partiel d'une variante de réalisation d'un capteur d'images CMOS. Le capteur 400 de la figure 4 comprend des éléments communs avec le capteur 10 100 de la figure 1. En particulier, le capteur 400 de la figure 4 comprend une matrice de pixels, non représentée sur la figure 4, identique ou similaire à celle du capteur 100 de la figure 1. Dans la suite, seule les différences entre les capteurs 100 et 400 seront détaillées. 15 Le capteur 400 de la figure 4 diffère du capteur 100 de la figure 1 essentiellement par l'architecture de son circuit de test d'intégrité. Le capteur 400 comprend un circuit de test 420 comportant un premier ensemble de N cellules élémentaires de 20 référence Ri identiques ou similaires, connectées respectivement aux N pistes conductrices de sortie VXj du capteur. Les cellules élémentaires de référence R du capteur 400 sont par exemple identiques aux cellules Ri du capteur 100 de la figure 1, et connectées sensiblement de la même manière que dans l'exemple de 25 la figure 1, à savoir que chaque cellule Ri est connectée, via son circuit de lecture (et plus particulièrement via son transistor de sélection 129 dans cet exemple), à une et une seule piste conductrice de sortie VXj du capteur (à savoir la piste conductrice de sortie VXj de même rang j que la cellule), et les 30 différentes cellules R sont connectées, via leurs circuits de lecture (et plus particulièrement via leurs transistors de sélection 129 dans cet exemple), à des pistes conductrices de sortie VXj distinctes. De plus, comme dans l'exemple de la figure 1, les N résistances 121 de l'ensemble de cellules Ri sont 35 connectées en série entre un noeud d'application d'un premier 3025940 B13633 - 14-GR2-0189 20 potentiel de référence VHASIL et un noeud d'application d'un deuxième potentiel de référence VLASIL inférieur au potentiel VHASIL. Dans l'exemple de la figure 1, chaque cellule Rj, à l'exception de la cellule RN, a son noeud N2 connecté au noeud N1 5 de la cellule de rang supérieur Rj+1. De plus, dans cet exemple, le noeud N1 de la cellule Ri est connecté au noeud d'application du potentiel VHASIL, et le noeud N2 de la cellule RN est connecté au noeud d'application du potentiel VLASIL. Dans l'exemple de la figure 4, le circuit de test 420 10 comprend en outre un deuxième ensemble de N cellules élémentaires de référence R'j identiques ou similaires, connectées respectivement aux N pistes conductrices de sortie VXj du capteur. Les cellules R'j sont par exemple identiques aux cellules Rj. Dans l'exemple représenté, chaque cellule R'j est connectée, via son 15 circuit de lecture (et plus particulièrement via son transistor de sélection 129 dans cet exemple), à une et une seule piste conductrice de sortie VXj du capteur (à savoir la piste conductrice de sortie VXj de même rang j que la cellule), et les différentes cellules R'j sont connectées, via leurs circuits de 20 lecture (et plus particulièrement via leurs transistors de sélection 129 dans cet exemple), à des pistes conductrices de sortie VXj distinctes. Les N résistances 121 de l'ensemble de cellules R'j sont connectées en série entre un noeud d'application du potentiel VLASIL et un noeud d'application du potentiel VHASIL. 25 Dans l'exemple représenté, chaque cellule R'j, à l'exception de la cellule R'N, a son noeud N2 connecté au noeud N1 de la cellule de rang supérieur R'j+1. De plus, dans cet exemple, le noeud N1 de la cellule R'i est connecté au noeud d'application du potentiel VLASIL, et le noeud N2 de la cellule R'N est connecté au noeud 30 d'application du potentiel VHASIL. Dans l'exemple de la figure 4, les cellules Rj sont disposées selon une première ligne LASIL1 de cellules élémentaires de référence, et les cellules R'j sont disposées selon une deuxième ligne LASIL2 de cellules élémentaires de référence. 3025940 B13633 - 14-GR2-0189 21 Le circuit de test comprend en outre : un noeud d'application d'un signal de commande TGASIL1 des transistors de transfert 123 des cellules de la ligne LASIL1 ; un noeud d'application d'un signal de commande TGASIL2 des transistors de 5 transfert 123 des cellules de la ligne LASIL2 ; un noeud d'application d'un signal de commande RSTASIL1 des transistors de réinitialisation 125 des cellules de la ligne LASIL1 ; un noeud d'application d'un signal de commande RSTASIL2 des transistors de réinitialisation 125 des cellules de la ligne LASIL2 ; un noeud 10 d'application d'un signal de commande RDASIL1 des transistors de sélection 129 des cellules de la ligne LASIL1 ; et un noeud d'application d'un signal de commande RDASIL2 des transistors de sélection 129 des cellules de LASIL2. Les signaux de commande TGASILl, TGASIL2, RSTASILl, 15 RSTASIL2, RDASIL1 et RDASIL2 du circuit de test 420 sont par exemple fournis par le décodeur de lignes (non représenté) du capteur 400, ou par tout autre circuit adapté. Le capteur 400 de la figure 4 peut être commandé de façon similaire à ce qui a été décrit en relation avec les figures 20 1, 2A, 2B et 3, à la différence près que, dans le capteur 400, lors d'une phase de test d'intégrité de l'étage de sortie 110 du capteur, les lignes LASIL1 et LASIL2 de cellules élémentaires de référence sont lues successivement (les cellules d'une même ligne étant lues simultanément). 25 Un avantage du capteur de la figure 4 par rapport au capteur de la figure 1 est que, dans l'exemple de la figure 4, chaque colonne du capteur peut être testée avec deux valeurs de référence distinctes, ce qui augmente les possibilités de détection d'erreur. 30 La figure 5 est un schéma électrique partiel d'une autre variante de réalisation d'un capteur d'images CMOS. Le capteur 500 de la figure 5 comprend des éléments communs avec le capteur 400 de la figure 4. Dans la suite, seules les différences entre les capteurs 400 et 500 seront détaillées. 3025940 B13633 - 14-GR2-0189 22 Le capteur 500 comprend un circuit de test 520 comportant, comme dans l'exemple de la figure 4, un premier ensemble de N cellules élémentaires de référence R identiques ou similaires, connectées respectivement aux N pistes conductrices 5 de sortie VXj du capteur, et un deuxième ensemble de N cellules élémentaires de référence R'j, identiques ou similaires, connectées respectivement aux N pistes conductrices de sortie VXj du capteur. Les cellules élémentaires de référence Rj et R'j du capteur 500 sont par exemple identiques aux cellules Rj du capteur 10 100 de la figure 1. Comme dans l'exemple de la figure 4, chaque cellule Rj, respectivement R'j est connectée, via son circuit de lecture, à une et une seule piste conductrice de sortie VXj du capteur (à savoir la piste conductrice de sortie VXj de même rang j que la cellule), et les différentes cellules Rj, respectivement 15 R'j, sont connectées, via leurs circuits de lecture, à des pistes conductrices de sortie VXj distinctes. De plus, comme dans l'exemple de la figure 4, les N résistances 121 de l'ensemble de cellules Rj sont connectées en série entre un noeud d'application du potentiel VHASIL et un noeud d'application du potentiel VHASIL, 20 et les N résistances 121 de l'ensemble de cellules R'j sont connectées en série entre un noeud d'application du potentiel de référence VHASIL et un noeud d'application du potentiel VHASIL. Plus particulièrement, dans l'exemple de la figure 5, chaque cellule Rj, respectivement R'j, à l'exception de la cellule RN, 25 respectivement R'N, a son noeud N2 connecté au noeud N1 de la cellule de rang supérieur Rj+1, respectivement R'j+i, la cellule R1 a son noeud N1 connecté à un noeud d'application du potentiel VHASIL, la cellule RN a son noeud N2 connecté à un noeud d'application du potentiel VHASIL, la cellule R'1 a son noeud N1 30 connecté à un noeud d'application du potentiel VHASIL, et la cellule R'N a son noeud N2 connecté à un noeud d'application du potentiel VHASIL. Les cellules Rj et R'j sont disposées selon deux lignes LASIL1 et LASIL2 de cellules élémentaires de référence. Toutefois, 35 le circuit de test 520 du capteur de la figure 5 diffère du circuit 3025940 B13633 - 14-GR2-0189 23 de test 420 du capteur de la figure 4 en ce que, dans l'exemple de la figure 5, la chaine de cellules Rj et la chaine de cellules R'j sont entrelacées. En d'autres termes, les cellules Rj sont disposées de façon alternée sur la ligne LASIL1 et sur la ligne 5 LASIL2, et les cellules R'j sont disposées de façon alternées sur la ligne LASIL2 et sur la ligne LASILl. Ainsi, la ligne LASIL1 comprend une alternance de cellules Rj et de cellules R'j, et la ligne LASIL2 comprend une alternance de cellules R'j et de cellules. R. Dans l'exemple (non limitatif) de la figure 5, les 10 cellules élémentaires de référence de rang impair de la ligne LASIL1 sont des cellules Rj, les cellules élémentaires de référence de rang pair de la ligne LASIL1 sont des cellules R'j, les cellules élémentaires de référence de rang impair de la ligne LASIL2 sont des cellules R'j, et les cellules élémentaires de 15 référence de rang pair de la ligne LASIL2 sont des cellules Rj. Le circuit de test 520 comprend en outre, comme dans l'exemple de la figure 4 : un noeud d'application d'un signal de commande TGASIL1 des transistors de transfert 123 des cellules de la ligne LASIL1 ; un noeud d'application d'un signal de commande 20 TGASIL2 des transistors de transfert 123 des cellules de la ligne LASIL2 ; un noeud d'application d'un signal de commande RSTASIL1 des transistors de réinitialisation 125 des cellules de la ligne LASIL1 ; un noeud d'application d'un signal de commande RSTASIL2 des transistors de réinitialisation 125 des cellules de la ligne 25 LASIL2 ; un noeud d'application d'un signal de commande RDASIL1 des transistors de sélection 129 des cellules de la ligne LASIL1 ; et un noeud d'application d'un signal de commande RDASIL2 des transistors de sélection 129 des cellules de LASIL2. Les signaux de commande TGASILl, TGASIL2, RSTASILl, 30 RSTASIL2, RDASIL1 et RDASIL2 du circuit de test 520 sont par exemple fournis par le décodeur de lignes (non représenté) du capteur 500, ou par tout autre circuit adapté. Le capteur 500 de la figure 5 peut être commandé de façon similaire à celui de la figure 4. 3025940 B13633 - 14-GR2-0189 24 Un avantage du capteur de la figure 5 par rapport au capteur de la figure 4 est que, dans l'exemple de la figure 5, lors d'une phase de lecture d'une ligne LASIL1 ou LASIL2 de cellules élémentaires de référence, des colonnes voisines du 5 capteur sont testées avec des valeurs de référence relativement éloignées. Par exemple, lors d'une phase de lecture de la ligne LASIL1 de cellules élémentaires de référence, la colonne de rang 1 du capteur est testée avec une valeur de référence proche ou égale au potentiel VHASIL, et la colonne voisine de rang 2 est 10 testée avec une valeur de référence proche du potentiel VLASIL. Ceci permet d'améliorer les possibilités de détection d'erreur du circuit de test, et notamment de détecter d'éventuels couplages anormaux entre des pistes de sortie VXj voisines du capteur. Des modes de réalisation particuliers ont été décrits. 15 Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, les modes de réalisation décrits ne se limitent pas aux exemples d'architectures de pixels et de cellules élémentaires de référence décrits ci-dessus. L'homme de l'art 20 saura notamment adapter les modes de réalisation décrits à d'autres types d'architectures de pixels, par exemple des architectures du type décrit dans la demande de brevet français N°13/53841, ou, plus généralement, à tout capteur d'images CMOS dans lequel chaque pixel comprend une photodiode reliée à un noeud 25 de lecture par l'intermédiaire d'un transistor de transfert, et un circuit de lecture reliant le noeud de lecture du pixel à une piste de sortie du pixel. Par ailleurs, les modes de réalisation décrits ne se limitent pas aux exemples particuliers susmentionnés dans lesquels 30 tous les transistors MOS des pixels et des cellules de référence sont des transistors à canal N. A titre de variante, une partie ou la totalité des transistors des pixels et/ou des cellules de référence peuvent être remplacés par des transistors à canal P. A titre d'exemple, dans les exemples de réalisation décrits ci- 35 dessus, dans chaque cellule élémentaire de référence du circuit 3025940 B13633 - 14-GR2-0189 25 de test, le transistor de transfert 123 peut être remplacé par un transistor MOS à canal P. Par ailleurs, les modes de réalisation décrits ne se limitent pas aux exemples particuliers représentés sur les figures 5 1, 4 et 5, dans lesquels les cellules élémentaires de référence des circuits de test sont disposées en pieds de colonnes par rapport à la matrice de pixels du capteur, c'est-à-dire entre la matrice de pixels et l'étage de sortie 110 du capteur. A titre de variante, les cellules élémentaires de référence peuvent être 10 disposées en haut de colonne, ou à un niveau intermédiaire de la matrice de pixels. REVENDICATIONS1. Capteur d'images CMOS (100 ; 400 ; 500) comportant : une matrice de M lignes (Li) par N colonnes (Cj) de pixels (Pi,j), dans laquelle les pixels d'une même colonne sont connectés à une même piste conductrice de sortie (VXj), et les 5 pixels de colonnes distinctes sont connectés à des pistes conductrices de sortie distinctes, chaque pixel (Pi,j) comprenant une photodiode (101), un noeud de lecture (SN), un transistor de transfert (103) reliant son noeud de lecture (SN) à un premier noeud (K) de la photodiode, un transistor de réinitialisation 10 (105) reliant son noeud de lecture (SN) à un noeud d'application d'un potentiel de réinitialisation du pixel, et un circuit de lecture (107, 109) reliant son noeud de lecture (SN) à la piste de sortie (VXj) du pixel ; et un circuit de test (120 ; 420 ; 520) comportant un 15 premier ensemble de N cellules élémentaires de référence (Rj) connectées respectivement aux N pistes conductrices de sortie (VXj) du capteur, chaque cellule élémentaire de référence (Rj) comportant une résistance (121), un noeud de lecture (N3), un transistor de transfert (123) reliant son noeud de lecture (N3) à 20 un premier noeud (N1) de la résistance, un transistor de réinitialisation (125) reliant son noeud de lecture (N3) à un noeud d'application d'un potentiel de réinitialisation de la cellule, et un circuit de lecture (127, 129) reliant son noeud de lecture (N3) à la piste de sortie (VXj) de la cellule, les N 25 résistances (121) dudit premier ensemble étant connectées en série entre des premier (VHASIL) et deuxième (VLASIL) noeuds d'application d'une tension de référence. 2. Capteur (100 ; 400 ; 500) selon la revendication 1, dans lequel lesdites pistes conductrices de sortie sont connectées 30 à un étage de sortie (110) du capteur. 3. Capteur (100 ; 400 ; 500) selon la revendication 1 ou 2, dans lequel, dans chaque pixel (Pi,j) le circuit de lecture du pixel comprend un transistor d'amplification (107) monté en source suiveuse, dont la grille est connectée au noeud de lecture 3025940 B13633 - 14-GR2-0189 27 (SN) du pixel, et un transistor de sélection (109) reliant la source du transistor d'amplification (107) à la piste conductrice de sortie (VXj) du pixel, et dans lequel, dans chaque cellule élémentaire de référence (Rj), le circuit de lecture de la cellule comprend un transistor d'amplification (127) monté en source suiveuse, dont la grille est connectée au noeud de lecture (N3) de la cellule, et un transistor de sélection (129) reliant la source du transistor d'amplification (127) à la piste conductrice de sortie (VXj) de la cellule. 4. Capteur (100 ; 400 ; 500) selon l'une quelconque des revendications 1 à 3, dans lequel les pixels (Pi,j) d'une même ligne (Li) de la matrice sont commandables simultanément, et dans lequel les cellules élémentaires de référence (Rj) du premier ensemble sont disposées selon au moins une première ligne de cellules élémentaires de référence commandables simultanément. 5. Capteur (100 ; 400 ; 500) selon la revendication 4, comportant un circuit de commande adapté, lors d'une phase de lecture d'une ligne (Li) de pixels du capteur, à mettre en oeuvre les étapes successives suivantes : réinitialiser le noeud de lecture (SN) de chaque pixel (Pi,j) de la ligne en fermant son transistor de réinitialisation (105) ; lire (LVRST) le potentiel du noeud de lecture (SN) de chaque pixel (Pi,j) de la ligne ; fermer le transistor de transfert (103) de chaque pixel (Pi,j) de la ligne ; et lire (LVSIG) le potentiel du noeud de lecture (SN) de chaque pixel (Pi,j) de la ligne. 6. Capteur (100 ; 400 ; 500) selon la revendication 5, dans lequel ledit circuit de commande est en outre adapté, lors d'une phase de lecture d'une ligne de cellules élémentaires de référence (Rj) du capteur, à mettre en oeuvre les étapes successives suivantes : fermer le transistor de transfert (123) de chaque cellule (Rj) de la ligne ; 3025940 B13633 - 14-GR2-0189 28 lire (LVSIGASIL) le potentiel du noeud de lecture (N3) de chaque cellule (Ri) de la ligne ; réinitialiser le noeud de lecture (N3) de chaque cellule (Ri) de la ligne en fermant son transistor de réinitialisation 5 (125) ; et lire (LVRSTASIL) le potentiel du noeud de lecture (N3) de chaque cellule (Ri) de la ligne. 7. Capteur (400 ; 500) selon l'une quelconque des revendications 1 à 6, dans lequel le circuit de test (420 ; 520) 10 comprend un deuxième ensemble de N cellules élémentaires de référence (R'i) identiques aux cellules élémentaires de référence (Ri) du premier ensemble, connectées respectivement aux N pistes conductrices de sortie (VXj) du capteur. 8. Capteur (400 ; 500) selon la revendication 7, dans 15 lequel les N résistances (121) du deuxième ensemble sont connectées en série entre les premier (VHASIL) et deuxième (VLASIL) noeuds d'application de la tension de référence, de façon telle que : la cellule de référence (R1) du premier ensemble 20 associée à la piste conductrice (VX1) de la première colonne (C1) du capteur ait sa résistance (121) connectée au premier noeud (VHASIL) d'application de la tension de référence ; la cellule de référence (RN) du premier ensemble associée à la piste conductrice (VXN) de la dernière colonne (CN) 25 du capteur ait sa résistance (121) connectée au deuxième noeud (VLASIL) d'application de la tension de référence ; la cellule de référence (R'1) du deuxième ensemble associée à la piste conductrice (VX1) de la première colonne (C1) du capteur ait sa résistance (121) connectée au deuxième noeud 30 (VLASIL) d'application de la tension de référence ; et la cellule de référence (R'N) du deuxième ensemble associée à la piste conductrice (VXN) de la dernière colonne (CN) du capteur ait sa résistance (121) connectée au premier noeud (VHASIL) d'application de la tension de référence. 3025940 B13633 - 14-GR2-0189 29 9. Capteur (400) selon la revendication 7 ou 8, dans lequel les cellules (Ri) du premier ensemble sont disposées selon une première ligne (LASIL1) de cellules élémentaires de référence commandables simultanément, et les cellules (RH) du deuxième 5 ensemble dont disposées selon une deuxième ligne (LASIL2) de cellules élémentaires commandables simultanément. 10. Capteur (500) selon la revendication 7 ou 8, dans lequel les cellules (Ri) du premier ensemble et les cellules (RH) du deuxième ensemble sont réparties de façon alternées sur une 10 première ligne (LASIL1) de cellules élémentaires de référence commandables simultanément, et sur une deuxième ligne (LASIL2) de cellules élémentaires de référence commandables simultanément.