FR 3025939 A1 20160318 FR 1458758 A 20140917 1 DOMAINE TECHNIQUE DE L'INVENTION La présente invention concerne en général la gravure de structures microélectroniques, notamment tridimensionnelles (3D), et plus particulièrement la réalisation d'espaceurs de grille de transistors de type dit FinFET, c'est-à-dire de transistors à effet de champ (FET) dont le canal de conduction comprend une mince lamelle verticale d'un matériau semi-conducteur, qualifiée du terme anglais de « Fin » ou « nageoire ». ÉTAT DE LA TECHNIQUE La course incessante à la réduction des dimensions qui caractérise toute l'industrie de la microélectronique n'a pu se faire qu'avec l'apport d'innovations clés tout au long de décennies de développement depuis que les premiers circuits intégrés ont été produits industriellement dans les années soixante. Alors que les premiers circuits intégrés ne comprenaient qu'une centaine de transistors, les plus récents peuvent en effet en intégrer jusqu'à plusieurs milliards pour les plus élaborés d'entre eux et notamment les processeurs utilisés par toutes sortes de dispositifs informatiques : serveurs, ordinateurs, tablettes, téléphones intelligents ou Smartphones, etc. Parmi les techniques qui ont été développées par l'industrie de la microélectronique pour accompagner cette croissance qui continue de suivre la loi dite de MOORE, c'est-à-dire un doublement de l'intégration observé tous les deux ans, la mise au point et l'utilisation industrielle depuis les années 70 d'une gravure dite sèche à partir d'un plasma gazeux formé dans un environnement confiné, une chambre de gravure, a contribué significativement à cette évolution. D'abord essentiellement utilisée pour l'enlèvement des couches de résines photosensibles non développées à l'issue des étapes de lithographie, la gravure plasma à progressivement été introduite ensuite pour la gravure des couches fonctionnelles elles-mêmes. C'est ce type de gravure qui a permis d'accompagner avec succès toutes les évolutions des transistors à effet de champ (FET) de structure métal-oxyde- semi-conducteur (MOS), utilisés par la quasi-totalité des circuits intégrés, vers la technique actuelle la plus couramment employée qui consiste à fabriquer les circuits intégrés en partant de substrats élaborés de type silicium sur isolant, 3025939 2 désignés par leur acronyme SOI, de l'anglais « silicon on insulator ». Le substrat élaboré SOI est caractérisé par la présence d'une fine couche superficielle semi-conductrice, le plus souvent du silicium monocristallin, reposant sur une couche continue d'oxyde, dit oxyde enterré ou encore BOX, 5 acronyme de l'anglais « buried oxide layer ». La solidité et la rigidité mécanique de l'ensemble sont assurées par une couche épaisse sous-jacente qui constitue le corps du substrat SOI, souvent qualifié du vocable anglais de « bulk » pour indiquer que le substrat de départ est très généralement fait de silicium massif. Cette structure plane offre de nombreux avantages pour y réaliser ensuite 10 des transistors MOSFET performants. On retiendra notamment que la couche superficielle de semi-conducteur peut être contrôlée précisément en épaisseur et en dopage. Il est alors très avantageux pour les performances des transistors MOSFET que leur canal, qui est réalisé dans cette mince couche, puisse être complétement déserté de porteurs, c'est-à-dire « fully depleted », vocable 15 anglais, dont l'abrégé est FD, qui est généralement utilisé pour désigner cet état. Ce type de transistors qui est fabriqué à partir de substrats SOI est ainsi désigné par l'acronyme FDSOI. C'est la gravure plasma qui rend possible l'obtention d'une telle structure. Elle est notamment indispensable pour réaliser, sans mettre en oeuvre d'opération de lithographie, des éléments devenus 20 indispensables que sont les espaceurs situés de part et d'autre de la grille de commande. Ils permettent notamment de définir par auto-alignement sur la grille les deux autres électrodes d'un transistor MOSFET, c'est-à-dire la source et le drain. Pour ce faire on utilise une caractéristique unique de la gravure plasma qui est qu'elle peut être paramétrée pour être fortement anisotrope 25 permettant ainsi de laisser en place les espaceurs sur les flancs des motifs de grille tout en gravant simultanément toutes les surfaces parallèles au plan du substrat. Si la technologie très brièvement décrite ci-dessus a pu être utilisée avec succès jusqu'au noeud technologique de 22 nm (nanomètre = 10-9 mètre) qui 30 est actuellement en production pour les fabrications les plus avancées, le problème se pose de pouvoir réaliser à une échelle industrielle les futurs noeuds technologiques, dont le suivant doit être, pour suivre la loi de MOORE, un noeud de 15 nm. Pour les noeuds technologiques au-delà de celui de 22 nm 3025939 3 l'industrie de la microélectronique doit faire face à de nombreux défis et s'oriente vers l'utilisation de structures 3D pour la réalisation des transistors, la structure plane actuelle, celle dite FDSOI décrite ci-dessus, ne permettant plus d'atteindre les performances souhaitées. C'est en particulier un transistor dit 5 FinFET qui est considéré. Comme montré sur la figure 1 a, dans cette structure tridimensionnelle 100, le canal 110 de conduction est alors constitué d'une mince lamelle verticale (suivant la direction 190) de matériau semi-conducteur, typiquement du silicium ou du germanium, qualifiée du terme anglais de « fin » c'est-à-dire de « nageoire » d'où le nom. Il est entouré sur trois côtés par la 10 grille de commande 130 typiquement faite, comme actuellement, de silicium polycristallin et comprenant aussi une couche diélectrique à haute permittivité 120 dite « high-k ». Cela permet d'obtenir des transistors ayant de meilleures performances électriques et aussi de réduire les courants de fuite. La structure ci-dessus pourra aussi comme précédemment avoir été réalisée à partir d'un 15 substrat SOI dont on retrouve la couche BOX 104 et le corps du substrat 102. Une couche de surface au- dessus de cet empilement, et par exemple en un matériau semi-conducteur tel du silicium nanocristallin, est apparente au niveau de la face du substrat (cette couche, généralement très fine, n'est pas visible sur les figures). On notera aussi la présence d'un masque dur 150 au sommet 20 de la grille qui a servi pour la formation de la grille et qui apparaît sur la figure 1 b. La structure FinFET 100 demande toujours cependant que l'on sache réaliser comme précédemment des espaceurs 140 de part et d'autre de la grille 130. Comme illustré sur la figure 1 b, après qu'un dépôt ait été effectué, sur 25 toute la surface des dispositifs, d'une couche uniforme d'un matériau diélectrique constituant les espaceurs, on doit pouvoir obtenir par gravure que seuls des espaceurs 140 perpendiculaires au plan du substrat restent en place de part et d'autre de la grille comme représenté. Toutes les autres surfaces, en particulier celles couvrant la lamelle verticale ou « fin » 110, qu'elles soient 30 perpendiculaires ou parallèles au plan du substrat, doivent être gravées complétement. Ceci doit être effectué sans laisser de résidus 160 et sans endommager 180 les surfaces gravées. Par ailleurs il est important d'obtenir 3025939 4 une gravure parfaitement anisotrope dans les angles sans formation de pieds 170. Si la gravure plasma a su s'adapter et a permis de suivre les réductions de taille des motifs à chaque introduction d'un nouveau noeud technologique 5 dans les années passées, sa mise en oeuvre pose cependant de plus en plus de problèmes quand la taille diminue, en particulier à partir et au-delà du noeud technologique de 22 nm. Le caractère tridimensionnel (3D) de la structure FinFET fait que les problèmes déjà rencontrés avec une structure plane FDSOI se posent avec encore plus d'acuité. De plus, des problèmes spécifiques 10 apparaissent. En particulier, comme on vient de le voir ci-dessus avec la figure 1 b, la réalisation des espaceurs se heurte à une difficulté majeure qui est que le caractère directionnel, très anisotrope, de la gravure plasma ne suffit plus quand il s'agit de graver les espaceurs d'une structure 3D telle que celle d'un FinFET. En effet, au cours d'une même gravure, il faudrait d'une part pouvoir 15 préserver les parties perpendiculaires au plan du substrat situés de part et d'autre de la grille qui vont constituer les espaceurs 140 et, d'autre part, simultanément, pouvoir graver les parties perpendiculaire au plan du substrat au plan situés de part et d'autre du « fin ». Ces exigences sont clairement incompatibles. 20 C'est donc un objet de l'invention que de décrire un procédé de gravure qui s'affranchisse au moins en partie des problèmes exposés ci-dessus et qui permet dans un cas particulier de pouvoir réaliser les espaceurs de grille de transistors de type FinFET. Les autres objets, caractéristiques et avantages de la présente invention 25 apparaîtront à l'examen de la description suivante et des dessins d'accompagnement. Il est entendu que d'autres avantages peuvent être incorporés. RÉSUMÉ DE L'INVENTION 30 Suivant un aspect de l'invention, est décrit un procédé de gravure d'une couche diélectrique en surface d'une structure tridimensionnelle formée sur une face d'un substrat orientée suivant un plan de substrat, ladite structure comprenant des surfaces perpendiculaires au plan de la face du substrat et des 3025939 5 surfaces parallèles au plan de substrat, les surfaces perpendiculaires comprenant des premières surfaces perpendiculaires planes dirigées suivant une première orientation et des deuxièmes surfaces perpendiculaires planes dirigées suivant une deuxième orientation différente de la première orientation. 5 De manière avantageuse, ce procédé comprend successivement les étapes suivantes : - formation d'une couche superficielle recouvrant les surfaces parallèles et les premières surfaces perpendiculaires par implantation ionique d'au moins une espèce d'ions dans une partie seulement de l'épaisseur de 10 la couche diélectrique, ladite implantation étant configurée pour que la couche superficielle ne couvre pas les deuxièmes surfaces perpendiculaires ; - enlèvement partiel de la couche superficielle configuré pour enlever totalement la couche superficielle au niveau des surfaces parallèles tout 15 en préservant une partie résiduelle de la couche superficielle au niveau des premières surfaces perpendiculaires ; - gravure sélective de la couche diélectrique vis-à-vis du matériau de la partie résiduelle de la couche superficielle et vis-à-vis du matériau de la face du substrat. 20 Ainsi, l'invention permet de graver une couche à la surface d'un substrat comprenant une structure qui peut être géométriquement complexe, cette gravure étant grandement sélective de sorte à enlever la couche diélectrique à certains endroits et à la préserver à d'autres endroits de manière efficace, sans endommager les couches sous-jacentes. 25 Un autre aspect de l'invention est un dispositif microélectronique obtenu par le procédé de l'invention. Un autre aspect est un dispositif microélectronique comprenant un substrat et, sur une face du substrat, un transistor de type FinFET comprenant : - une grille située au-dessus d'une couche de surface de la face du 30 substrat, la couche de surface étant en un matériau semi-conducteur, la grille comportant deux flancs parallèles entre eux et perpendiculaires à un plan de substrat, 3025939 6 - un canal avec deux ailerons chacun situé sur un flanc différent de la grille, - sur chaque flanc, autour de l'aileron, un espaceur formé avec une couche diélectrique, 5 caractérisé en ce que les espaceurs comporte une couche superficielle, au-dessus de la couche diélectrique, la couche superficielle étant une couche du matériau de la couche diélectrique dans laquelle sont implantés des ions d'au moins une espèce d'ions. L'oxygène peut être choisi comme l'une ou la seule espèce d'ions 10 implanté. BRÈVE DESCRIPTION DES FIGURES Les buts, objets, ainsi que les caractéristiques et avantages de l'invention ressortiront mieux de la description détaillée d'un mode de réalisation de cette 15 dernière qui est illustré par les dessins d'accompagnement suivants dans lesquels : Les figures 1 a et 1 b illustrent une structure 3D de transistor de type FinFET et montre notamment les espaceurs de grille qu'il faut pouvoir former. Les figures 2a à 2c illustrent des étapes du procédé de gravure de 20 l'invention qui permettent la formation des espaceurs conformes à la figure 1 b. La figure 3 est une vue en coupe d'un transistor FinFET réalisé avec le procédé de l'invention. Les dessins joints sont donnés à titre d'exemples et ne sont pas limitatifs de l'invention. Ces dessins sont des représentations schématiques et ne sont 25 pas nécessairement à l'échelle de l'application pratique. En particulier, les épaisseurs relatives des couches et des substrats ne sont pas forcément représentatives de la réalité. DESCRIPTION DÉTAILLÉE DE L'INVENTION 30 Avant d'entrer dans le détail de mode de réalisation de l'invention, notamment en référence aux dessins, des caractéristiques non limitatives que l'invention peut présenter individuellement ou selon toutes combinaisons sont introduites brièvement ci-après : 3025939 7 - l'implantation est configurée pour oxyder le matériau de la couche diélectrique ; - on utilise au moins du dioxygène comme espèce d'ions à implanter ; - l'enlèvement partiel de la couche superficielle est une gravure opérée à 5 partir d'un plasma ; - la gravure de l'enlèvement partiel de la couche superficielle est une gravure anisotrope configurée pour attaquer la couche superficielle au niveau des surfaces parallèles tout en n'attaquant pas ou en attaquant moins la couche superficielle au niveau des premières surfaces perpendiculaires ; 10 - la gravure anisotrope est réalisée avec un plasma d'argon ou de tétrafluorure de carbone ; - la gravure sélective est opérée à partir d'un plasma ; - on opère la gravure anisotrope puis la gravure sélective dans un même réacteur ; 15 - la gravure sélective est opérée par voie humide ; - la couche diélectrique (231) est faite par une couche de nitrure, de préférence de nitrure de silicium ; - la couche diélectrique (231) est faite en un matériau low-k de constante diélectrique plus faible que celle du nitrure de silicium ; 20 - la couche diélectrique est déposée de manière conforme sur la face du substrat et la structure ; - l'implantation est configurée pour former une couche superficielle ayant une épaisseur inférieure à la moitié de l'épaisseur de la couche diélectrique déposée ; 25 - l'implantation est configurée pour former une couche superficielle ayant une épaisseur comprise entre 2 et 3 nm ; - les parties résiduelles sont employées comme espaceurs au niveau de flancs d'une grille de transistor de type FinFET ; - la face du substrat comprend une couche de surface en un matériau 30 semi-conducteur ; - la première orientation et la deuxième orientation sont perpendiculaires. Il est précisé que dans le cadre de la présente invention, le terme « sur », « surmonte » ou « sous-jacent » ou leurs équivalent ne signifient pas 3025939 8 obligatoirement « au contact de ». Ainsi par exemple, le dépôt d'une première couche sur une deuxième couche, ne signifie pas obligatoirement que les deux couches sont directement au contact l'une de l'autre mais cela signifie que la première couche recouvre au moins partiellement la deuxième couche en étant 5 soit directement à son contact soit en étant séparée d'elle par une autre couche ou un autre élément. Dans la description qui suit, les épaisseurs sont généralement mesurées selon des directions perpendiculaires au plan de la face inférieure de la couche à graver ou d'un substrat sur lequel la couche inférieure est disposée. Ainsi, les 10 épaisseurs sont généralement prises selon une direction verticale sur les figures représentées. En revanche l'épaisseur d'une couche recouvrant un flanc d'un motif est prise selon une direction perpendiculaire à ce flanc. Dans ce qui suit, on entend par gravure sélective l'enlèvement par gravure d'un matériau donné en préservant au moins en partie, par la sélectivité du 15 procédé employé, d'autres matériaux. Les termes « couche superficielle » correspondent à une couche qui est formée, en particulier par modification de la couche sous-jacente, en surface du dispositif électronique après la formation de la couche sous-jacente. Elle est ensuite partiellement retirée pour exposer en partie la couche-sous-jacente. 20 L'adjectif « superficielle » ne signifie pas obligatoirement que la couche superficielle résiduelle reste toujours en surface du dispositif lorsque la fabrication de ce dernier est finalisée. Elle peut être par exemple enlevée ou recouverte. On entend par « conforme » une géométrie de couche qui présente une 25 même épaisseur, aux tolérances de fabrication près, une épaisseur identique malgré les changements de direction de couche, par exemple au niveau de flancs de motif de grille. Le mot « diélectrique » correspond à un matériau dont la conductivité électrique est suffisamment faible dans l'application donnée pour servir 3o d'isolant. La présente invention est particulièrement bien adaptée à des gravures sélectives de dispositifs microélectroniques (ce qui inclut les nanotechnologies) qui comprennent des surfaces en relief complexes ici appelées 3D. Notamment, 3025939 9 l'invention est utilisable pour des dispositifs présentant un substrat dont une face au moins est orientée suivant un plan et comportant, en relief (et avantageusement en saillie) sur la face du substrat, un ou des motifs dotés de surfaces planes s'étendant, pour certaines d'entre-elles, suivant un premier 5 plan de préférence perpendiculaire à la face du substrat, pour d'autres d'entre- elles, suivant un deuxième plan de préférence perpendiculaire au premier plan et à la face du substrat. Le motif comporte en outre de préférence des surfaces planes parallèles à la face du substrat et en surplomb des autres surfaces du motif. C'est cette configuration que l'on trouve typiquement dans des transistors 10 FinFET au niveau de la grille et du canal de conduction. Les adjectifs « plane », « perpendiculaire » et « parallèle » s'entendent ici aux tolérances de fabrication près. La description qui suit illustre l'invention dans une application à des fabrications d'espaceurs de grille de transistors FinFET. Elle peut être 15 transposée à d'autres applications pour lesquelles les géométries de structures 3D sont similaires. Dans l'application à des transistors FinFET, les surfaces parallèles 246 comprennent, outre la surface de la face du substrat, le sommet de la structure 3D, sur la face supérieure des ailerons et sur la face supérieure de la grille 130. 20 Cela correspond au plan xy en figure 26. Les surfaces perpendiculaires comprennent les côtés 242 des ailerons (correspondant aux deuxièmes surfaces perpendiculaires suivant le plan yz) et les zones de flancs 244 de la grille 130 (correspondant aux premières surfaces perpendiculaires suivant le plan xz). 25 A titre non limitatif, la structure générale de transistors FinFET décrite en référence aux figures 1 a et lb pourra être employée dans la présente invention. Les illustrations composées des figures 2a à 2c illustrent des étapes du procédé de l'invention. Comme montré sur la figure 2a qui est une vue en coupe au niveau d'un 30 aileron de canal, la première étape pour la formation des espaceurs de grille consiste à procéder, par exemple d'une façon conventionnelle, à un dépôt avantageusement conforme et aussi de préférence « pleine plaque », c'est-à-dire sur l'ensemble des dispositifs présents à la surface de la face du substrat, 3025939 10 du matériau diélectrique composant ces espaceurs. Il s'agit le plus généralement de nitrure de silicium (SiN). À l'issue de cette étape, une couche diélectrique 240, par exemple de nitrure de silicium, d'épaisseur sensiblement identique selon toutes les orientations des surfaces sur lesquelles elle se fait, 5 recouvre l'ensemble des dispositifs en cours de fabrication. La couche déposée est typiquement d'une épaisseur allant de 5 nm à 30 nm. Comme on l'a vu dans l'état de la technique ce dépôt se fait après formation des grilles des transistors FinFET dont la structure 100 peut être à ce stade celle représentée sur la figure 1 a. 10 Dans une telle structure les dimensions du « Fin » 110 sont typiquement, en largeur, de 5 à 20 nm, et en hauteur, de 20 à 70 nm. La figure 2b illustre le résultat d'une étape suivante où l'on vient modifier superficiellement la couche diélectrique 240 sur une partie des surfaces en fonction de leur orientation. On crée ainsi une couche superficielle à certains 15 endroits. La modification se fait avantageusement en utilisant une implantation ionique classique, de préférence avec (exclusivement ou non) des ions d'oxygène (02). Ce procédé permet en effet une sélectivité spatiale d'implantation. La couche superficielle est configurée pour ne pas modifier la totalité de l'épaisseur de la couche diélectrique 240. 20 À cette fin, dans l'équipement d'implantation, le support du substrat contenant le dispositif (ou plusieurs) en cours de fabrication est incliné pour exposer les surfaces à modifier en fonction de leur orientation spatiale. Dans le cas des figures, au moins deux implantations, 210 et 220, avec des inclinaisons de préférence symétriques sont mises en oeuvre, au cours 25 desquelles on va exposer toutes les surfaces parallèles au plan du substrat 246 et une partie des surfaces perpendiculaires au plan du substrat, c'est-à-dire celles qui sont orientées face au flux directionnel d'ions générés dans l'implanteur et notamment les surfaces 244 qui vont constituer à terme les espaceurs. Les surfaces perpendiculaires au plan du substrat qui sont situées 30 de part et d'autre du « Fin » 242, et qui ne sont donc pas exposées au flux d'ions, ne sont pas modifiées. La direction moyenne du flux d'ions est avantageusement dans un plan parallèle à l'orientation des deuxièmes surfaces perpendiculaires, à savoir les surfaces 242 dans le cas des figures. 302 593 9 11 L'apport d'oxygène provenant de l'implantation sélective de certaines des surfaces provoque leur oxydation. Une partie de la couche diélectrique ici en nitrure de silicium qui a été déposée à l'étape précédente est convertie en une couche superficielle oxyde de silicium (SiO2). En outre, les défauts induits dans 5 le nitrure par l'étape d'implantation favorisent aussi éventuellement son oxydation à l'air ambiant par exemple, si bien que la surface oxydée est alors du type SiOxNy. Les conditions d'implantation sont par exemple les suivantes : Dose d'ions oxygène : dans une gamme allant de 1013 à 1016 atomes par 10 centimètre carré (cm2). Angle d'inclinaison du substrat : de 20 à 80 degrés en fonction de la géométrie des structures 3D. Énergie des ions : dans une gamme allant de 0,2 keV (kilo électron-volt) à 2 keV. L'énergie à communiquer aux ions dépend de la profondeur de la 15 couche de nitrure de silicium que l'on désire modifier. Par exemple pour modifier la couche de nitrure sur une profondeur de 2 à 3 nm il faut communiquer aux ions une énergie de 0,5 keV en utilisant une dose de 5x105 atomes/ cm2. L'implantation réalisée est ici directionnelle, notamment par la technique 20 d'accélération de particules par électrostatisme. L'immersion plasma, parfois employée pour implanter des ions est exclue. La figure 2c illustre le résultat de l'étape suivante où l'on procède à l'enlèvement de la couche superficielle d'oxyde qui vient d'être formée sur toutes les surfaces parallèles au plan du substrat. Cette opération est effectuée 25 en ayant recours à une gravure anisotrope 250, perpendiculaire au plan du substrat, qui est pratiquée par exemple dans un plasma de préférence d'argon (Ar) ou de tétrafluorure de carbone (CF4) et qui grave donc essentiellement toutes les surfaces oxydées parallèles au plan du substrat. Par exemple, une énergie des ions comprise entre 8 et 13 eV et de préférence 10 eV peut 30 convenir pour cette gravure. À l'issue de cette opération seules les surfaces 244 qui doivent former à terme les espaceurs restent donc dotées d'une surface oxydée. 3025939 12 Cette étape produit une ouverture localisée de la couche superficielle si bien que la couche diélectrique 240 sous-jacente est exposée à l'extérieur à certains endroits bien déterminés. À l'issue de cette étape on va donc pouvoir enlever l'épaisseur restante de 5 matériau diélectrique formant les espaceurs sur toutes les surfaces, perpendiculaires ou parallèles au plan du substrat, qui ne sont pas ou plus protégées par la couche d'oxyde. On va donc notamment pouvoir enlever ce matériau tout autour du « Fin » du transistor FinFET tout en laissant en place les couches 244 situées de part et d'autre de la grille. 10 Le résultat est alors totalement conforme à ce qui est recherché pour un transistor FinFET et donc comme illustré sur la figure 1 b précédemment discutée. L'enlèvement de la couche restante du matériau formant les espaceurs, en général du nitrure de silicium, se fait préférentiellement à l'aide d'une 15 gravure isotrope qui peut s'effectuer d'au moins deux manières différentes qui sont toutes deux sélectives vis-à-vis de la couche d'oxyde de silicium (SiO2) ou plus généralement de SiOxNy sous-jacente sur laquelle repose la structure 100, c'est-à-dire la couche 104, et aussi vis-à-vis des couches superficielles d'oxyde des surfaces 244 qui sont restées en place. 20 La gravure des parties de la couche de nitrure de silicium non protégées par de l'oxyde peut se pratiquer à partir d'un plasma formé dans une chambre de gravure de type à couplage inductif (ICP) ou de type à couplage capacitif (CCP). Par exemple, dans un réacteur de type ICP, les conditions de gravure du nitrure de silicium peuvent être les suivantes : pression = 10 à 500 milli Torr ; 25 puissance de la source = de 100 à 2000 Watts ; pulsation de la source de polarisation à une fréquence de 200 à 5000 Hz avec un rapport cyclique de 10 à 80%. Cette étape emploie avantageusement un flux de tétrachlorosilane (SiCI4). Plus précisément, avec les conditions suivantes : pression = 80 milli Torr ; 30 puissance de la source = 400 Watts ; tension de polarisation = 250 Volts ; fréquence de pulsation 500 Hz avec un rapport cyclique de 50% ; débit de fluorométhane (CH3F) = 200 centimètre cube par minute (sccm) ; débit d'oxygène (02) = 120 sccm ; débit d'hélium (He) = 5 sccm ; débit de SiCI4 = 5 3025939 13 sccm ; température du porte-substrat = 60°C ; on obtient un taux de gravure du nitrure de 10 nm par minute. La gravure des parties de la couche de nitrure de silicium non protégées par de l'oxyde peut aussi se faire par voie humide, par exemple dans une 5 solution à base d'acide phosphorique (H3PO4), qui peut être chauffée entre 140 et 180°C. Cette gravure du nitrure se fait sans consommation aucune des couches d'oxyde de silicium. On observe par exemple, dans une solution H3PO4 chauffée à 180°C, un taux de gravure de 4 nm/minute d'un film de nitrure de silicium de type Si3N4 laissé dans son état originel après dépôt dans 10 un réacteur de type LPCVD acronyme de l'anglais « low-pressure chemical vapor deposition », c'est-à-dire « dépôt chimique en phase vapeur à basse pression ». La figure 3 est une vue en coupe de la structure après gravure des parties non protégées de la couche de nitrure comme montré sur la figure 1 b. On y 15 retrouve le masque dur 150 mentionné précédemment et la couche diélectrique à haute permittivité 120 qui entoure le « Fin » comme on l'a vu sur la figure 1 a. Les espaceurs 140 apparaissent de part et d'autre de la grille qui sont donc composés de deux couches : la couche originelle de nitrure 240 et la couche superficielle oxydée 244 qui a servi de protection lors de la gravure 20 On remarquera ici qu'un aspect du procédé de l'invention qui, par souci de clarté, n'apparaît pas dans les figures précédentes et n'a pas été mentionné avant, est que l'on forme également des couches d'espaceurs dans la zone 310 à chaque bout du « Fin » comme montré sur la figure 3. Ces couches qui n'ont aucune utilité fonctionnelle ne présentent pas non plus d'inconvénient pour la 25 structure FinFET réalisée avec le procédé de l'invention. REVENDICATIONS1. Procédé de gravure d'une couche diélectrique (240) située en surface d'une structure tridimensionnelle formée sur une face d'un substrat orientée suivant un plan de substrat, ladite structure comprenant des surfaces perpendiculaires au plan de substrat et des surfaces parallèles au plan de substrat, les surfaces perpendiculaires comprenant des premières surfaces perpendiculaires planes dirigées suivant une première orientation et des deuxièmes surfaces perpendiculaires planes dirigées suivant une deuxième orientation différente de la première orientation, caractérisé par le fait qu'il comprend successivement les étapes suivantes : - formation d'une couche superficielle recouvrant les surfaces parallèles et les premières surfaces perpendiculaires par implantation ionique d'au moins une espèce d'ions dans une partie seulement de l'épaisseur de la couche diélectrique (240), ladite implantation étant configurée pour que la couche superficielle ne couvre pas les deuxièmes surfaces perpendiculaires; - enlèvement partiel de la couche superficielle configuré pour enlever totalement la couche superficielle au niveau des surfaces parallèles tout en préservant une partie résiduelle de la couche superficielle au niveau des premières surfaces perpendiculaires; - gravure sélective de la couche diélectrique (240) vis-à-vis du matériau de la partie résiduelle de la couche superficielle et vis-à-vis du matériau de la face du substrat. 2. Procédé selon la revendication 1, dans lequel l'implantation est configurée pour oxyder le matériau de la couche diélectrique (240). 3. Procédé selon la revendication précédente dans lequel on utilise au moins du dioxygène comme espèce d'ions à implanter. 4. Procédé selon l'une des revendications précédentes dans lequel l'enlèvement partiel de la couche superficielle est une gravure opérée à partir d'un plasma. 3025939 15 5. Procédé selon la revendication 4 dans lequel la gravure de l'enlèvement partiel de la couche superficielle est une gravure anisotrope configurée pour attaquer la couche superficielle au niveau des surfaces parallèles tout en n'attaquant pas ou en attaquant moins la couche superficielle 5 au niveau des premières surfaces perpendiculaires. 6. Procédé selon la revendication 5 dans lequel la gravure anisotrope est réalisée avec un plasma d'argon ou de tétrafluorure de carbone. 7. Procédé selon l'une des revendications précédentes dans lequel la gravure sélective est opérée à partir d'un plasma. 10 8. Procédé selon la revendication 7 en combinaison avec l'une des revendications 4, 5 ou 6 dans lequel on opère la gravure de l'enlèvement partiel puis la gravure sélective dans un même réacteur. 9. Procédé selon l'une des revendications 1 à 6 dans lequel la gravure sélective est opérée par voie humide. 15 10. Procédé selon l'une des revendications précédentes dans lequel la couche diélectrique (240) est faite par une couche de nitrure, de préférence de nitrure de silicium. 11. Procédé selon l'une des revendications 1 à 9 dans lequel la couche diélectrique (240) est faite en un matériau low-k de constante diélectrique plus 20 faible que celle du nitrure de silicium. 12. Procédé selon l'une des revendications précédentes dans lequel la couche diélectrique (240) est déposée de manière conforme sur la face du substrat et la structure. 13. Procédé selon la revendication précédente dans lequel l'implantation 25 est configurée pour former une couche superficielle ayant une épaisseur inférieure à la moitié de l'épaisseur de la couche diélectrique (240) déposée. 14. Procédé selon l'une des revendications précédentes dans lequel l'implantation est configurée pour former une couche superficielle ayant une épaisseur comprise entre 2 et 3 nm. 30 15. Procédé selon l'une des revendications précédentes dans lequel les parties résiduelles sont employées comme espaceurs (140) au niveau de flancs d'une grille (130) de transistor de type FinFET. 3025939 16 16. Procédé selon l'une des revendications précédentes dans lequel la face du substrat comprend une couche de surface en un matériau semiconducteur. 17. Procédé selon l'une des revendications précédentes dans lequel la 5 première orientation et la deuxième orientation sont perpendiculaires. 18. Dispositif microélectronique obtenu par le procédé selon l'une des revendications précédentes. 19. Dispositif microélectronique comprenant un substrat et, sur une face du substrat, un transistor de type FinFET comprenant : 10 - une grille (130) située au-dessus d'une couche de surface de la face du substrat, la couche de surface étant en un matériau semiconducteur, la grille (130) comportant deux flancs parallèles entre eux et perpendiculaires à un plan de substrat, - un canal (110) avec deux ailerons chacun situé sur un flanc 15 différent de la grille (130), - sur chaque flanc, autour de l'aileron, un espaceur formé avec une couche diélectrique (240), caractérisé en ce que les espaceurs (140) comportent une couche superficielle, au-dessus de la couche diélectrique (240), la couche superficielle 20 étant une couche du matériau de la couche diélectrique (240) dans laquelle sont implantés des ions d'au moins une espèce d'ions. 20. Dispositif selon la revendication précédente dans lequel la au moins une espèce d'ions comprend l'oxygène, la couche superficielle étant oxydée. 25