FR 3026887 A1 20160408 FR 1559225 A 20150930 B14554 1 CELLULE MEMDIEtE RESI STANT AU RAYONNEMENT ET A FAIBLE CONSCiv1MATION Domaine La présente description concerne des cellules mémoire, et plus particulièrement des cellules mémoire résistant au rayonnement comportant une protection contre les SEU (de l'anglais Single Event Upsets - perturbations par événements singuliers). Exposé de l'art antérieur Les systèmes électroniques ont souvent besoin de mémoriser des données dans une mémoire (écriture) et de 10 récupérer les données dans la mémoire (lecture). Une matrice mémoire est composée de cellules mémoire. Chaque cellule mémoire peut mémoriser un bit de données. De telles cellules mémoire sont typiquement composées de transistors comme des MOSLT. L'évolution des dimensions des transistors et des 15 dispositifs électroniques dans l'industrie microélectronique a amené deux problèmes significatifs inattendus concernant les cellules mémoire : le premier est une augmentation rapide de la susceptibilité à des erreurs induites par des rayonnements ; le deuxième est une augmentation de la consommation d'énergie 20 globale, essentiellement en raison de l'augmentation des courants de fuite. B14554 2 Les erreurs induites par le rayonnement dans des circuits électroniques sont provoquées par un transfert d'énergie lorsqu'une particule d'un rayonnement frappe le substrat du circuit électronique, provoquant l'excitation des 5 paires électron-trou. Si l'impact survient au niveau d'une jonction de drain de transistor polarisée en inverse, ces porteurs de charge électrique vont dériver dans la jonction, ce qui provoque une impulsion de courant transitoire. En raison de la résistance finie des transistors composant la cellule 10 mémoire, cette impulsion de courant peut provoquer un changement de niveau de tension de la jonction qui est frappée, qui sera interprété logiquement comme un changement de la donnée mémo- risée dans la cellule. Le fait de fonctionner à faible tension comme moyen 15 pour réduire la consommation d'énergie ne fait qu'aggraver les problèmes de fiabilité liés à la susceptibilité aux rayonnements, puisque la charge électrique qui s'accumule dans la jonction frappée dépend de la capacité et de la tension de la jonction. 20 On a conçu jusqu'à maintenant soit des cellules mémoire appropriées à une faible consommation soit des cellules mémoire résistant aux rayonnements, mais il existe un besoin pour une cellule mémoire qui combine de façon efficace une faible consommation et des caractéristiques de tolérance aux 25 SEU. Résumé Un objet de modes de réalisation de la présente description est de résoudre au moins partiellement un ou plusieurs problèmes de l'art antérieur. 30 Des modes de réalisation de la présente description concernent une conception de cellule mémoire apportant des solutions à une ou plusieurs limitations de l'art antérieur. Selon un aspect, on prévoit une redondance de noeuds de mémorisation de données. Selon un autre aspect, les noeuds de 35 mémorisation de données redondants peuvent être séparés électri- B14554 3 quement entre eux. Ces aspects permettent de restaurer une information altérée dans un noeud frappé en prévoyant un noeud non frappé redondant parallèle. Selon un autre aspect, dans certains modes de réalisation, la réduction de la consommation 5 d'énergie est obtenue en mettant en oeuvre des connexions de rail d'alimentation à résistance élevée, qui par exemple réduisent les courants de fuite. Les cellules mémoire décrites ici par exemple comprennent une paire d'inverseurs contrôlés et couplés de façon 10 croisée. Un "inverseur contrôlé" est un inverseur comportant une porte d'entrée additionnelle. Si les deux entrées sont au même état logique, la sortie va être équivalente à celle d'un inverseur normal. Si les entrées diffèrent entre elles, la sortie est flottante avec l'état logique de la dernière sortie. 15 Selon certains modes de réalisation, un réseau de "coupure" est utilisé pour séparer les deux portes de chaque inverseur contrôlé, afin de créer deux noeuds de mémorisation de données séparés - un noeud principal et un noeud secondaire. Dans un environnement sans rayonnement, le noeud principal et le noeud 20 secondaire ont par exemple des états logiques égaux. Ainsi il y a deux ensembles de noeuds de mémorisation de données doubles séparés. Un premier ensemble sert d'ensemble principal de noeuds de mémorisation de données et l'autre ensemble sert d'homologue inversé subsidiaire, utilisé pour la restauration de données du 25 noeud frappé et pour des caractéristiques statiques pendant la mémorisation d'informations. Dans certains modes de réalisation, un "réseau d'accès" peut être couplé à chacun des noeuds de mémorisation de données principaux, par exemple dans un but de lecture, et d'écriture. 30 Selon un aspect, on prévoit une cellule mémoire comprenant : des premier et deuxième inverseurs contrôlés, chaque inverseur contrôlé comprenant des première et deuxième entrées et une sortie, et étant adapté à coupler sa sortie à un premier niveau logique seulement lorsque les première et 35 deuxième entrées reçoivent toutes les deux l'inverse du premier B14554 4 niveau logique, la première entrée du premier inverseur contrôlé étant couplée à la sortie du deuxième inverseur contrôlé et la première entrée du deuxième inverseur contrôlé étant couplée à la sortie du premier inverseur contrôlé ; un premier circuit de coupure couplant la deuxième premier inverseur contrôlé à la première entrée du premier inverseur contrôlé ; et un deuxième circuit de coupure couplant la deuxième entrée du deuxième inverseur contrôlé à la première entrée du inverseur contrôlé. Selon un mode de réalisation, les premier et circuits de coupure comprennent chacun au moins un transistor d'un premier type de conductivité et au moins un autre transistor d'un type de conductivité opposé au premier type de conductivité. Selon un mode de réalisation, le premier circuit de coupure comprend des premier et deuxième transistors couplés en série entre les première et deuxième entrées du premier inverseur contrôlé ; et le deuxième circuit de coupure comprend des premier et deuxième transistors couplés en série entre les première et deuxième entrées du deuxième inverseur contrôlé. Selon un mode de réalisation, les premiers transistors des premier et deuxième circuits de coupure sont des transistors MOS à canal P, et les deuxième transistors des premier et deuxième circuits de coupure sont des transistors MOS à canal N. Selon un mode de réalisation, chacun des premier et deuxième inverseurs contrôlés comprend : des premier et deuxième transistors couplés en série entre la sortie et un premier rail de tension d'alimentation ; des troisième et quatrième transistors couplés en série entre la sortie et un deuxième rail de tension d'alimentation, des noeuds de commande des premier et quatrième transistors formant la première entrée de l'inerseur contrôlé et des noeuds de commande des deuxième et troisième transistors formant la deuxième entrée de l'inverseur contrôlé. Selon un mode de réalisation, le premier transistor de 35 chaque inverseur contrôlé est connecté au premier rail de entrée du deuxième deuxième B14554 tension d'alimentation et a une largeur inférieure à celle du deuxième transistor de chaque quatrième transistor de chaque inverseur contrôlé ; et/ou le inverseur contrôlé est connecté au deuxième rail de tension d'alimentation et a une largeur 5 inférieure à celle du troisième transistor de chaque inverseur contrôlé. Selon un mode de réalisation, les premier et deuxième transistors des premier et deuxième inverseurs contrôlés sont des transistors MOS à canal P ; les premier et deuxième transistors des premier et deuxième circuits de coupure sont des transistors MOS à canal P formés dans un premier caisson de type N séparé d'un ou plusieurs caissons de type N dans lesquels les premier et deuxième transistors des premier et deuxième inverseurs contrôlés sont formés. Selon un mode de réalisation, les premier et deuxième transistors du premier inverseur contrôlé sont formés dans un deuxième caisson de type N, et les premier et deuxième transistors du deuxième inverseur contrôlé sont formés dans un troisième caisson de type N. Selon un aspect, on prévoit un dispositif mémoire comprenant : au moins une des cellules mémoires susmentionnées ; et un circuit de commande adapté à contrôler les premier et deuxième circuits de coupure de ladite au moins une cellule mémoire pour qu'ils soient non conducteurs pendant un état de 25 maintien de la cellule mémoire, et à contrôler les premier et deuxième circuits de coupure de ladite au moins une cellule mémoire pour qu'ils soient conducteurs pendant une opération d'écriture de la cellule mémoire. Selon un mode de réalisation, le circuit de commande 30 est en outre adapté à contrôler les premier et deuxième circuits de coupure de ladite au moins une cellule mémoire pour qu'ils soient non conducteurs pendant une opération de lecture de la cellule mémoire. Selon un mode de réalisation, le dispositif mémoire est 35 une matrice mémoire comprenant au moins quatre des cellules B14554 6 mémoire susmentionnées agencées en colonnes et en rangées, et les cellules mémoire de chaque colonne sont couplées entre une paire commune de lignes de bits de la colonne. Selon un mode de réalisation, le premier noeud de 5 mémorisation de chaque cellule mémoire est couplé à une première ligne de bit de la paire commune par l'intermédiaire d'un premier réseau d'accès, et le deuxième noeud de mémorisation de chaque cellule mémoire est couplé à une deuxième ligne de bit de la paire commune par l'intermédiaire d'un deuxième réseau 10 d'accès, et le circuit de commande est en outre adapté à contrôler les premier et deuxième réseaux d'accès pour qu'ils soient conducteurs pendant une opération d'écriture de chaque cellule mémoire, et qu'ils soient non conducteurs pendant un état de maintien de chaque cellule mémoire. 15 Selon un mode de réalisation, le dispositif mémoire est un dispositif mémoire synchrone comprenant : une bascule maître comprenant la cellule mémoire susmentionnée ; et une bascule esclave couplée à une sortie de la bascule maître et comprenant la cellule mémoire susmentionnée. 20 Selon un autre aspect, on prévoit un procédé pour contrôler une cellule mémoire comprenant des premier et deuxième inverseurs contrôlés, chaque inverseur contrôlé comprenant des première et deuxième entrées et une sortie et étant adapté à coupler sa sortie à u n premier niveau logique seulement lorsque 25 les première et deu xième entrées reçoivent toutes les deux l'inverse du premier niveau logique, dans lequel la première entrée du premier inverseur contrôlé est couplée à la sortie du deuxième inverseur contrôlé, et la première entrée du deuxième inverseur contrôlé est couplée à la sortie du premier inverseur 30 contrôlé, le procédé comprenant : coupler sélectivement, par un premier circuit de coupure, la deuxième entrée du premier inverseur contrôlé à la première entrée du premier inverseur contrôlé ; et coupler sélectivement, par un deuxième circuit de coupure, la deuxième entrée du deuxième inverseur contrôlé à la 35 première entrée du deuxième inverseur contrôlé. B14554 7 Brève description des dessins Les caractéristiques et avantages susmentionnés et d'autres apparaîtront clairement à la lecture de la description détaillée suivante de modes de réalisation, donnés à titre illustratif et non limitatif, joints dans lesquels : en faisant référence aux dessins schéma bloc d'une cellule mémoire la figure 1 est un selon un exemple de réalisation de la présente description ; la figure 2 illustre schématiquement un bloc "inverseur contrôlé" de la figure 1 plus en détail selon un exemple de réalisation ; la figure 3 illustre schématiquement la cellule mémoire de la figure 1 comprenant l'inverseur contrôlé de la figure 2 selon un exemple de réalisation de la présente description ; la figure 4 illustre schématiquement la cellule mémoire de la figure 3 plus en détail pour un cas dans lequel des réseaux d'accès de la cellule mémoire comprennent chacun un seul transistor selon un mode de réalisation de la présente description ; la figure 5 illustre schématiquement un réseau de coupure de la cellule mémoire de la figure 1 plus en détail selon un exemple de réalisation de la présente description ; la figure 6 illustre schématiquement une cellule mémoire selon un autre exemple de réalisation de la présente description ; la figure 7A illustre schématiquement la cellule mémoire de la figure 6 pendant un état de maintien pendant une mémorisation d'un état logique '1' selon un exemple de réalisation de la présente description ; la figure 7B illustre schématiquement la cellule mémoire de la figure 6 pendant un état de maintien pendant une mémorisation d'un état logique '0' selon un exemple de réalisation de la présente description ; B14554 8 la figure 8 illustre schématiquement la cellule mémoire de la figure 6 pendant une opération d'écriture, WRITE, d'un état logique '0' pour la cellule mémoire, écrasant un état logique '1' mémorisé par la cellule mémoire ; la figure 9 illustre schématiquement la cellule mémoire de la figure 6 pendant une opération de lecture, READ, d'un état logique '1' mémorisé par la cellule mémoire ; la figure 10 illustre un exemple de disposition physique de la cellule mémoire, conçue pour réduire la surface 10 globale de la cellule, selon un exemple de réalisation de la présente description ; la figure 11 illustre un exemple de la disposition physique d'une cellule mémoire assurant une protection contre de multiples basculements de noeud (MNU) selon un exemple de 15 réalisation de la présente description ; et la figure 12 illustre schématiquement un dispositif mémoire synchrone comprenant une paire de cellules mémoire selon un exemple de réalisation de la présente description. Description détaillée 20 Dans la description qui suit le terme "connecté" est utilisé pour désigner une connexion directe entre des éléments ou des noeuds d'un circuit, tandis que le terme "couplé" est utilisé pour désigner une connexion entre des éléments ou des noeuds d'un circuit qui peut être directe, ou qui peut se faire 25 par l'intermédiaire d'un ou plusieurs éléments de circuit intermédiaires comme des résistances, des condensateurs ou des transistors. La figure 1 est un schéma bloc d'une cellule mémoire 100 pouvant mémoriser l'un de deux états logiques. Les états 30 logiques peuvent être définis par, mais sans être limités à cela, les exemples de définition suivants. Un niveau de tension haut sur le noeud de mémorisation de données principal de l'ensemble primaire, et un niveau de tension bas sur le noeud de mémorisation de données principal de l'ensemble inversé subsi- 35 diaire, peuvent par exemple être considérés comme correspondant B14554 9 à un état logique '1' mémorisé dans la cellule mémoire pour le bien de cette explication. Un niveau de tension bas sur le noeud de mémorisation de données principal de l'ensemble primaire, et un noeud de tension haut sur le noeud de mémorisation de données principal de l'ensemble inversé subsidiaire, peuvent par exemple être considérés comme un état logique '0' mémorisé dans la cellule mémoire pour le bien de cette explication. La cellule mémoire 100 est par exemple protégée contre les SEU et dans certains modes de réalisation peut avoir des 10 caractéristiques de faible consommation. La cellule mémoire 100 comprend par exemple une paire d'inverseurs contrôlés 102, 104 connectés de façon croisée entre des noeuds de mémorisation principaux Q1, QB1 de la cellule mémoire. Chaque inverseur contrôlé est par exemple un montage de 15 transistors, COliEle des transistors MOS, comportant deux entrées et une sortie. Chaque inverseur contrôlé est par exemple adapté à coupler sa sortie à un niveau logique donné seulement lorsque ses première et deuxième entrées reçoivent toutes les deux l'inverse de ce niveau logique. Par exemple, lorsque les deux 20 entrées sont à un état logique "1", la sortie de l'inverseur contrôlé est par exemple à un état logique "0", et lorsque les deux entrées sont à un état logique "0", la sortie de l'inverseur contrôlé est par exemple à un état logique "1". Cependant, lorsque les entrées d'un inverseur contrôlé ont des 25 états différents, la sortie n'est par exemple couplée ni à l'état logique "1" ni à l'état logique "0", et est par exemple flottante au niveau de tension précédent mémorisé sur le noeud de sortie, qui pourrait être un état logique "1" ou à un état logique "0" quel que soit l'état des entrées. 30 Les inverseurs contrôlés 102, 104 sont par exemple couplés de façon croisée par l'intermédiaire d'une entrée IN1 de chaque inverseur contrôlé. Chaque inverseur contrôlé 102, 104 a par exemple son autre entrée IN2 couplée à son entrée IN1 par l'intermédiaire d'un réseau de coupure 106, 108, respectivement. 35 Par exemple, l'entrée IN2 de l'inverseur contrôlé 102 est B14554 10 couplée à l'entrée IN1 de l'inverseur contrôlé 102 par l'intermédiaire d'un réseau de coupure 106, ce qui crée un noeud de mémorisation secondaire Q2 sur l'entrée IN2. De façon similaire, l'entrée IN2 de l'inverseur contrôlé 104 est couplée à l'entrée IN1 de l'inverseur contrôlé 104 par l'intermédiaire d'un réseau de coupure 108, ce qui crée un noeud de mémorisation secondaire QB2 sur l'entrée IN2. Chaque réseau de coupure 106, 108 correspond à un ou plusieurs commutateurs contrôlés par un circuit de commande (CTRL) 110 soit pour connecter entre elles les entrées IN1, IN2 de chaque inverseur contrôlé 102, 104, soit pour isoler électriquement les entrées IN1, IN2 de chaque inverseur contrôlé 102, 104. Le circuit de commande 110 reçoit par exemple un signal d'entrée S indiquant un état de la cellule mémoire. Par exemple, le signal S indique le moment où la cellule mémoire doit être dans un état de maintien, et le moment où une opération de lecture ou d'écriture doit être réalisée. Dans certains modes de réalisation, la cellule mémoire 100 fait partie d'une matrice mémoire dans laquelle une pluralité de cellules similaires (non illustrées en figure 1) sont toutes couplées à une paire de lignes de bits coitununes BL, BLB. Par exemple, le noeud de mémorisation Q1 est couplé à la ligne de bit BL par l'intermédiaire d'un réseau d'accès 112, et le noeud de mémorisation QB1 est couplé à la ligne de bit BLB par l'intermédiaire d'un réseau d'accès 114. Chaque réseau d'accès 112, 114 correspond à un ou plusieurs commutateurs contrôlés par exemple par le circuit de conmtande (CTRL) 110 soit pour coupler les noeuds de mémorisation Q1 et QB1 aux lignes de bits BL et BLB respectivement, soit pour isoler électriquement la cellule mémoire des lignes de bits BL, BLB. Par exemple, le circuit de commande 110 génère un signal de ligne de mot WL pour contrôler les réseaux d'accès d'une rangée de cellules mémoire de la matrice mémoire. Dans certains modes de réalisation, décrits plus en détail ci-après, chacun des inverseurs contrôlés 102, 104 B14554 11 comporte des connexions de rail d'alimentation ayant une résistance relativement élevée. La figure 2 illustre schématiquement l'inverseur contrôlé 102 selon un exemple de réalisation. L'inverseur contrôlé 104 est par exemple mis en oeuvre par un circuit similaire. L'inverseur contrôlé 102 comprend par exemple une paire de transistors 200, 201, qui sont par exemple des transistors PMOS, couplés en série entre un rail de tension d'alimentation VDD et la sortie OUT de l'inverseur, et une paire de transistors 202, 203, qui sont par exemple des transistors NMOS, couplés en série entre la sortie OUT de l'inverseur et un rail de tension de masse GND. Les transistors 200 et 203 sont par exemple les transistors extérieurs de l'inverseur connectés aux rails d'alimentation et leurs noeuds de commande sont couplés entre eux pour former l'entrée IN1 de l'inverseur. Les transistors 201, 202 sont par exemple des transistors intérieurs de l'inverseur connectés à la sortie OUT et leurs noeuds de commande sont couplés entre eux pour former l'entrée IN2 de l'inverseur. Toutefois, un ordre différent des transistors serait possible. Les connexions entre les transistors 200 et 203 et les rails d'alimentation respectifs VDD, GND ont par exemple une résistance relativement élevée, réduisant ainsi les courants de fuite provenant des rails d'alimentation, et amenant une réduction de consommation d'énergie statique pendant l'état de maintien de la cellule mémoire, pendant lequel aucune opération de lecture ou d'écriture n'est réalisée. La figure 3 illustre schématiquement la cellule mémoire 100 qui intègre le circuit inverseur contrôlé de la figure 2 mettant en oeuvre chaque inverseur contrôlé 102, 104. Les transistors 200, 201, 202 et 203 de l'inverseur contrôlé 102 sont respectivement référencés M7, M3, M4 et M8 en figure 3, alors que les transistors 200, 201, 202 et 203 de l'inverseur contrôlé 104 sont respectivement référencés M5, Ml, M2 et M6 en figure 3. B14554 12 Dans certains modes de réalisation, les transistors Ml, M2, M3 et M4 des inverseurs contrôlés 102, 104 sont des transistors à faible tension de seuil (LVT) ayant un seuil inférieur à celui des transistors M5, M6, M7 et M8. Une telle caractéristique rend les inverseurs contrôlés 102, 104 plus sensibles aux niveaux de tension des noeuds de mémorisation de données secondaires Q2 et QB2. Les réseaux d'accès 112, 114 peuvent être mis en oeuvre par des configurations de transistors quelconques, par exemple des transistors MOS, qui peuvent piloter des données à destination et à partir des lignes de bits BL, BLB. Par exemple, les réseaux d'accès 112, 114 sont capables de conduire des données à partir du chemin de données assuré par la ligne de bit BL et la ligne de bit complémentaire BLB dans les noeuds de mémorisation de données principaux Ql, QB1, et d'extraire des données mémorisées au niveau des noeuds de mémorisation de données principaux Q1, QB1 vers le chemin de données assuré par la ligne de bit BL et/ou la ligne de bit complémentaire BLB. Dans certains modes de réalisation, chacun des réseaux d'accès est mis en oeuvre par un seul transistor, comme on va le décrire maintenant en faisant référence à la figure 4. La figure 4 illustre schématiquement la cellule mémoire 100 qui est la même que dans le circuit de la figure 3, excepté que le réseau d'accès 112 est mis en oeuvre par un transistor M9, qui est par exemple un transistor NMOS, couplé entre le noeud de mémorisation Q1 et la ligne de bit BL, et le réseau d'accès 114 est mis en oeuvre par un transistor M10, qui est par exemple un transistor NMOS, couplé entre le noeud de mémorisation QB1 et la ligne de bit BLB. Les transistors M9 et M10 sont par exemple contrôlés sur leurs grilles par un signal de commande WL, qui est par exemple un signal de ligne de mot. Bien sûr, il apparaîtra clairement à l'homme de l'art que des réseaux d'accès comprenant d'autres combinaisons de transistors telles que, mais sans être limitées à cela, un ou plusieurs transistors PMOS et NMOS, pourraient être utilisées. B14554 13 Les réseaux de coupure 106, 108 en figure 4 sont par exemple contrôlés par le signal WL et son inverse WL, comme on va le décrire maintenant en faisant référence à la figure 5. La figure 5 illustre schématiquement le réseau de coupure 106 selon un exemple de réalisation. Par exemple, le réseau de coupure 106 comprend deux transistors 500, 501 couplés en série entre eux entre les noeuds de mémorisation Q1 et Q2. Le réseau de coupure 108 comprend par exemple des transistors similaires entre les noeuds de mémorisation QB1 et Q32. Le transistor 500 est par exemple un transistor PMOS contrôlé au niveau de sa grille par l'inverse WL du signal de commande WL, et le transistor 501 est par exemple un transistor NMOS contrôlé au niveau de sa grille par le signal de commande WL. Cependant, dans des variantes de réalisation, les transistors 500 et 501 pourraient être contrôlés par d'autres signaux qui ne sont pas nécessairement associés entre eux. Plus généralement, chacun des réseaux de coupure 106, 108 pourrait être mis en oeuvre par un circuit de commutation quelconque à deux bornes d'extrémité pouvant être rendu conducteur ou non conducteur entre ses bornes d'extrémité par un signal de commande. Par exemple, bien que dans le mode de réalisation de la figure 5 les réseaux de coupure 106, 108 soient mis en oeuvre par une paire de transistors, dans des variantes de réalisation chacun pourrait être mis en oeuvre par un seul transistor. Un avantage d'utiliser une mise en oeuvre similaire à celle de la figure 5 dans laquelle les réseaux de coupure comprennent des transistors de types de conductivité opposés, est que ce choix améliore encore plus la séparation électrique entre les noeuds de mémorisation lorsque des particules de rayonnement sont présentes. Un transistor NMOS est conducteur lorsque Vg - Vs > Vth, où Vg est la tension de grille, Vs est la tension du noeud de source, et Vth est la tension de seuil du transistor. Un impact de particule de rayonnement peut induire une tension négative Vn sur le noeud de source d'un transistor B14554 14 NMOS. Cette tension négative Vn peut être d'amplitude suffisamment élevée pour faire en sorte que le transistor NMOS devienne conducteur, même si la grille est polarisée à la tension de masse, puisque Vg - Vs - 0 - Vn > Vth, lorsque Vn est négatif et l'amplitude de Vn est supérieure à Vth. Les mêmes considérations s'appliquent aux transistors PMOS. Un transistor PMOS est conducteur si Vs - Vg > Vth, où Vg est la tension de grille, Vs est la tension du noeud de source et Vth est la tension de seuil. Un impact de particule de rayonnement peut induire un niveau de tension Vp supérieur à la tension d'alimentation VDD sur le noeud de source d'un transistor PMOS. Ce niveau de tension Vp peut être suffisamment supérieur à la tension d'alimentation VDD pour faire en sorte que le transistor PMOS devienne conducteur, même si la grille est polarisée à la tension d'alimentation VDD, puisque Vs - Vg = Vp - VDD > Vth, lorsque Vp est supérieur à VDD + Vth. Ainsi, si les réseaux de coupure 106, 108 sont constitués d'un seul type de transistor, le phénomène susmentionné pourrait conduire à une défaillance en raison d'une transition induite par un rayonnement d'un état logique "1" vers un état logique "0" lors de l'utilisation d'un seul NMOS pour le réseau de coupure, et d'une transition induite par le rayonnement de l'état logique "0" à l'état logique "1" lors de l'utilisation d'un seul PMOS. La structure chaînée des transistors de la figure 5 améliore la séparation assurée par les réseaux de coupure 106, 108 puisque si l'un des transistors a une défaillance, l'autre va rester non conducteur et une transitoire SEU ne va pas diffuser vers l'autre extrémité du réseau de coupure. L'une ou l'autre de l'extrémité NMOS ou de l'extrémité PMOS des réseaux de coupure 106, 108 peut être connectée à l'entrée IN2 de l'inverseur contrôlé 102, 104 respectivement. Cependant, dans certains modes de réalisation, l'extrémité PMOS de chaque réseau de coupure 106, 108 est connectée à la porte d'entrée intérieure, en d'autres termes à l'entrée IN2, des inverseurs contrôlés, de sorte que l'extrémité flottante du B14554 15 "réseau de coupure" est placée au niveau de la porte intérieure des inverseurs contrôlés. La raison de ce choix est qu'un PMOS est moins susceptible de subir des transitoires de courant induits par l'impact d'un rayonnement puisqu'il est formé dans un caisson de type N (N-WELL). Le N-WELL agit comme barrière de potentiel empêchant aux charges déposées au-delà des frontières du N-WELL de diffuser pour revenir en arrière vers la jonction de drain frappée, ce qui a pour résultat une collecte de charge plus faible. La figure 6 illustre schématiquement la cellule mémoire 100, qui est la même que dans le circuit de la figure 4, excepté que le réseau de coupure 108 est mis en oeuvre par le circuit de la figure 5, dans lequel les transistors 500 et 501 sont respectivement référencés Mil et M12, et le réseau de coupure 106 est aussi mis en oeuvre par le circuit de la figure 5, dans lequel les transistors 500 et 501 sont respectivement référencés M14, M13. Dans certains modes de réalisation, les transistors M11, M12, M13 et M14 sont des transistors LVT ayant une tension 20 de seuil inférieure à celle d'un ou plusieurs autres transistors de l'agencement, et par exemple inférieure aux tensions de seuil des transistors M5, M6, M7 et M8. Cela augmente par exemple la marge de tension au niveau des noeuds Q2/QB2, en propageant une excursion de tension plus grande pendant l'opération d'écriture, 25 assurant ainsi qu'au niveau du côté maintenant un état logique '1', le transistor PMOS intérieur M1 ou M3 de l'inverseur contrôlé va être conducteur (ouvert), et que le transistor NMOS intérieur M2 ou M4 de l'inverseur contrôlé complémentaire va être dans un état de coupure non conducteur (fermé). 30 Comme cela est représenté en figure 6, les sources des transistors M5 et M7 sont par exemple connectées au rail de tension d'alimentation VDD, alors que les sources des transistors M6 et M8 sont connectées au rail de masse. Le noeud de mémorisation de données principal 1Q1' est au niveau du drain 35 partagé entre les transistors Ml, M2, M9 et M13, et son B14554 16 homologue inversé 'QB1' est au niveau du drain partagé entre les transistors M10, M3, M4 et M12. Le noeud de données secondaire 'Q2' est au niveau de la jonction partagée entre les grilles des transistors M3 et M4 et le drain du transistor M14, et son homologue inversé 'QB2' est au niveau de la jonction partagée entre les grilles des transistors M1 et M2 et le drain du transistor M11. Un noeud entre les transistors M13 et M14 est noté Q3, et un noeud entre les transistors Mll et M12 est noté QB3. Le circuit de commande 110 génère par exemple les signaux de commande WL et WL pour contrôler les transistors M9, M10, M11, M12, M13 et M14. Le fonctionnement du circuit de la figure 6 va maintenant être décrit plus en détail en faisant référence aux figures 7A, 7B, 8 et 9. La figure 7A illustre la cellule mémoire pendant un état de maintien. L'état de maintien est défini comme étant l'état dans lequel aucune opération de lecture ou d'écriture dans la mémoire n'est tentée, et les niveaux de tension dans la 20 cellule sont maintenus à des niveaux stables. Pendant l'état de maintien, le signal de commande WL est par exemple bas, et le signal de commande WL est par exemple haut, isolant ainsi les données mémorisées sur les noeuds de mémorisation secondaires Q2 et QB2 des données mémorisées sur les noeuds de mémorisation 25 primaires Q1 et QB1. En mode de fonctionnement normal (c'est-à-dire sans impact de rayonnement), les noeuds de mémorisation Q1 et Q2 maintiennent le même état logique ('0' ou '1') alors que les noeuds de mémorisation QB1 et QB2 maintiennent aussi le même état logique, qui est l'opposé de l'état maintenu sur les noeuds 30 Q1 et Q2. Pour faciliter la compréhension, on supposera par exemple que la cellule mémoire maintient un état logique '1', c'est-à-dire que : Q1 est à l'état logique '1', ce qui rend le transistor M8 conducteur et le transistor M7 non conducteur ; Q2 est à l'état logique '1', ce qui rend le transistor M4 35 conducteur et le transistor 1'43 non conducteur ; QB1 est à l'état B14554 17 logique '0', ce qui rend le transistor M5 conducteur et le transistor M6 non conducteur ; et QB2 est à l'état logique '0', ce qui rend le transistor M1 conducteur et le transistor M2 non conducteur. Ces états de conduction des divers transistors sont représentés en figure 7A par des flèches en pointillés (transistor conducteur) et des croix en pointillés (transistor non conducteur). Pendant l'état de maintien, des chemins à faible résistance sont ainsi établis entre les rails d'alimentation et les noeuds de mémorisation de données Q1 et QB1, ce qui permet aux tensions sur ces noeuds d'être reconstituées afin de conserver et de maintenir la donnée mémorisée dans la cellule. En outre, les niveaux sur les noeuds Q2 et QB2 sont par exemple reconstitués lentement par un courant de fuite à travers les réseaux de coupure 106, 108 pour concorder en conséquence avec l'état logique des noeuds de mémorisation de données Q1 et QB1 à l'autre extrémité des réseaux de coupure 106, 108. La cellule mémoire 100 dans l'état représenté en figure 7A est par exemple protégée contre les SEU résultant de particules de rayonnement frappant l'un quelconque de ses 20 transistors, comme on va le décrire maintenant. Une analyse de trois cas différents potentiellement dangereux dans lesquels la cellule mémoire est frappée, est présentée ci-après. En raison de la symétrie de la cellule mémoire, on va décrire des impacts de particules au niveau de Q1 et Q2 seulement. Les impacts au 25 niveau de QB1 et QB2 sont identiques mais opèrent sur les noeuds opposés. Dans l'éventualité où une particule frappe le drain NMOS polarisé en inverse du transistor M2 pendant que le noeud Q1 maintient un état logique '1', une transitoire de courant 30 change par exemple l'état de Q1 de l'état logique '1' à l'état logique '0'. Le réseau de coupure 106 fauté par les transistors M13 et M14 empêche cette transitoire de se propager sur le noeud de mémorisation Q2. Par conséquent, le transistor M7 est rendu conducteur et le transistor M8 est rendu non conducteur, mais le 35 transistor 1'43 reste non conducteur et le transistor M4 reste B14554 18 conducteur en raison de l'état logique '1' mémorisé sur le noeud de mémorisation Q2. Ainsi, ni le noeud de mémorisation QB1, ni le noeud de mémorisation QB2, ne changent d'état logique, et ainsi les transistors M1 et M5 restent conducteurs, ce qui permet au noeud frappé Q1 de reconstituer son état d'origine. Dans un autre exemple, l'état opposé de la cellule mémoire par rapport à celui présenté en figure 7A peut être considéré comme cela est représenté en figure 7B. La figure 7B illustre la cellule mémoire de la figure 7A mais dans un état dans lequel elle mémorise un état logique '0'. Ainsi, les noeuds de mémorisation Q1 et Q2 sont à l'état logique '0', avec les transistors Ml, M4, M5 et M8 non conducteurs, et les transistors M2, M3, M6 et M7 conducteurs. Les transistors Mil à M14 des réseaux de coupure sont non conducteurs. Maintenant, lorsqu'une particule excitée frappe le drain PMOS polarisé en inverse du transistor M1 au niveau du noeud Q1 maintenant l'état '0', une transitoire de courant change l'état logique du noeud Q1 de l'état logique '0' vers l'état logique '1'. Le réseau de coupure 106 empêche la transitoire de se propager sur le noeud de mémorisation Q2. Par conséquent, le transistor M7 est rendu non conducteur, et le transistor M8 est rendu conducteur, mais le transistor M3 reste conducteur, et le transistor M4 reste non conducteur en raison de l'état logique '0' mémorisé sur le noeud de mémorisation Q2. Ainsi, ni le noeud de mémorisation QB1, ni le noeud de mémorisation QB2, ne changent d'état logique, et ainsi les transistors M2 et M6 restent conducteurs, ce qui permet au noeud frappé Q1 de reconstituer son état d'origine. Dans encore un autre exemple, on va considérer le cas 30 dans lequel le circuit est dans l'état ayant le noeud Q1 à l'état logique '0' représenté en figure 7B, et le noeud de mémorisation Q2 est frappé. Le noeud Q2 est par exemple affecté seulement si un impact survient lorsque le drain du transistor M14 (ou M11 dans le cas respectif) est polarisé en inverse. En 35 effet, un impact survenant lorsque le drain du transistor M14 B14554 19 (ou Mll dans le cas respectif) n'est pas polarisé en inverse va provoquer une recombinaison de l'excès de charge dans le substrat. Puisque le transistor M14 (ou Mll dans le cas respectif) est un transistor PMOS, dont le substrat est habituellement polarisé à VDD, seul un état logique '0' sur le noeud Q2 va entrainer une jonction polarisée en inverse. Si un impact survient pendant que le noeud Q2 mémorise un état logique '0', la transitoire de courant résultante par exemple change l'état sur Q2 d'un état logique '0' à un état logique '1'. Cela entraîne que le transistor M3 devient non conducteur, et le transistor M4 devient conducteur. Cependant, le transistor M7 reste conducteur, et le transistor M8 reste non conducteur en raison de l'état logique '0' mémorisé sur le noeud Q1. Ainsi ni le noeud QB1 ni le noeud QB2 ne changent d'état logique. Alors que Q2 n'a pas de chemin direct vers les rails d'alimentation, il va éventuellement restaurer son état d'origine en raison du courant de fuite à travers les transistors M13 et M14 formant le réseau de coupure 106. Ce processus par exemple prend plus de temps que la restauration du noeud de mémorisation principal Q1 après qu'il a été frappé, mais il empêche un effet de basculement inmédiat de l'état logique de la cellule mémoire. Seule la combinaison d'une frappe sur le noeud Q1 pendant que le noeud Q2 n'a pas suffisamment regagné son état logique peut provoquer une détérioration de la donnée, et les chances qu'une même cellule mémoire soit frappée deux fois pendant cette petite fenêtre temporelle de restauration sont statistiquement relativement faibles. La figure 8 illustre la cellule mémoire 100 pendant un exemple d'opération d'écriture. Pendant l'opération d'écriture, 30 les lignes de bits BL et BLB sont par exemple pré-chargées à la valeur de donnée qu'on souhaite écrire. Les signaux WL et WL sont ensuite activés, WL à un état logique '1', 1/171,à un état logique '0'. Cela rend conducteur les deux réseaux d'accès formés par les transistors M9 et M10 et les deux réseaux de 35 coupure formés par les transistors M11, M12, M13 et M14. Après B14554 20 un court temps de transitoire, le noeud de mémorisation Q1 ou QB1 à l'état logique '1' va être mis à un état logique '0' par l'intermédiaire de l'opposition entre le réseau de tirage vers le haut (PUN) formé par les transistors M1 et M5 ou M3 et M7, et le transistor d'accès M9 ou M10. Pour que l'opération d'écriture soit réussie, le PUN est par exemple plus faible que le transistor d'accès, satisfaisant la "contrainte d'écriture". Dans les modes de réalisation décrits ici, le PUN est constitué de deux transistors connectés en série qui double la résistance du chemin par rapport à l'unique transistor du "réseau d'accès", ce qui permet une opération "écriture" réussie. Puisque les transistors Mil à M14 des réseaux de coupure sont conducteurs, le même état logique souhaité va aussi diffuser vers les noeuds de mémorisation de données secondaires Q2 et QB2. Après l'écriture de la donnée, les signaux de commande WL et VVL ne sont plus activés, ce qui ramène le circuit à l'état de maintien. Dans l'exemple de la figure 8, la cellule mémoire mémorise un état logique '1', et un état logique '0' est écrit en pré-chargeant la ligne de bit BL à l'état logique '0', et en pré-chargeant la ligne de bit BLB à l'état logique '1'. Ainsi, en supposant que QB1 était '0', les transistors M1 et M5 sont conducteurs. Par conséquent, après un court temps de transitoire, la tension placée sur Q1 est le résultat de l'opposition entre les transistors M1 et M5 du réseau de tirage vers le haut (PUN) et le transistor d'accès M9, tirant vers le bas le '1' mémorisé sur Q1. Ainsi Q1 va être tiré vers le bas plus bas que le seuil de tension (VM comme cela est connu dans la technique), ce qui rend le transistor M7 conducteur et le transistor M8 non conducteur. En même temps, les transistors M13 et M14 sont conducteurs et vont ainsi entrainer l'état logique '0' dans le noeud Q2, ce qui rend le transistor M3 conducteur et le transistor M4 non conducteur. Cela amène le noeud QB1 à changer son état logique de '0' à '1'. B14554 21 Pour des raisons symétriques, un état logique '1' est écrit dans la cellule dans la même opération, excepté que la ligne de bit BL est préchargée à un état logique '1', et la ligne de bit BLB est préchargée à un état logique '0'. Le signal de commande WL est alors amené à un état logique '1' et le signal de commande Mn est amené à un état logique '0', ce qui rend conducteurs les transistors des deux réseaux de coupure et des deux réseaux d'accès. En supposant que Q1 était '0', les transistors M3 et M7 sont conducteurs. Par conséquent, après un court temps de transitoire, la tension placée sur QB1 est le résultat de l'opposition entre les transistors M3 et M7 du réseau de tirage vers le haut (PUN) et le transistor d'accès M10, tirant vers le bas le '1' mémorisé sur QB1. Ainsi QB1 va être tiré vers le bas plus bas que le seuil de tension (VM comme cela est connu dans la technique), ce qui rend le transistor M5 conducteur et le transistor M6 non conducteur. En même temps, les transistors Mll et M12 sont conducteurs et vont ainsi amener l'état logique '0' dans le noeud QB2, ce qui rend le transistor M1 conducteur et le transistor M2 non conducteur. Cela amène le noeud Q1 à changer son état logique de '0' à '1'. Une fois que les noeuds de mémorisation de données ont changé leur état logique, les signaux de commande WL et VVL ne sont plus activés, et la cellule revient à un état de maintien. La figure 9 illustre la cellule mémoire 100 pendant un 25 exemple d'opération de lecture. Pendant une opération de lecture, comme cela est représenté en figure 9, les lignes de bits BL et BLB sont pré-chargées à VDD avant que le signal de commande WL soit activé. Dans certains modes de réalisation, un amplificateur de lecture, ou détection, est connecté aux lignes 30 de bits BL et BLB et détecte la chute de tension sur la ligne de bit couplée au noeud maintenant un '0' pour déterminer la donnée que contient la cellule. Il y a un risque qu'une opération de lecture provoque un changement dans la donnée mémorisée par la cellule, par 35 exemple si le réseau de tirage vers le bas formé par les B14554 22 transistors M2 et M6 dans le cas où Q1 maintient un '0' ou par les transistors M4 et M8 dans le cas où Q1 maintient un '1', est plus faible que le transistor d'accès M9 ou M10. Dans certains modes de réalisation, pendant une opération de lecture, les réseaux de coupure ne sont pas activés. Par exemple, le signal WL est amené à VDD afin d'activer les transistors M9, M10, M12 et M13, mais plutôt que d'être contrôlés par le signal4n, les transistors Mll et M14 sont contrôlés par un autre signal (non illustré en figure 9), qui est par exemple généré par le circuit de commande 110 est qui reste à VDD pendant les opérations de lecture, de sorte que les transistors Mil et M14 restent non conducteurs. Ainsi, dans le cas où le noeud de mémorisation principal Q1 ou QB1 maintient un niveau logique '0' qui est renversé à un niveau logique '1' en résultat d'une opération de lecture, le noeud de mémorisation secondaire, Q2 ou QB2 ne vas pas être affecté, et ainsi l'ensemble inversé ne va pas être affecté et va restaurer l'information dans le noeud renversé par l'intermédiaire de l'inverseur contrôlé. Cet état ressemble aux séquelles d'un impact de particule au niveau du noeud de mémorisation principal, et par conséquent la cellule mémoire va récupérer son état d'origine en utilisant les mêmes mécanismes de récupération de SEU intégrés que ceux décrits précédemment. Ainsi, le mode de réalisation de la présente description peut procurer une robustesse et une stabilisation des opérations de lecture, en plus ou à la place d'assurer un mécanisme de résistance aux SEU. Dans certains modes de réalisation, plutôt que d'être contrôlés par les signaux WL etIVL, les transistors M12 et M13 sont contrôlés par un signal Sco (non illustré en figure 9), et les transistors Mll et M14 sont contrôlés par un signal Sco (pas illustré non plus en figure 9), et pendant l'état de maintien et les opérations de lecture, le signal Sco est bas et le signal Sco est haut, et pendant les opérations d'écriture, le signal Soeest haut et le signal Sco est bas. B14554 23 La figure 10 est une vue à plat illustrant un exemple de disposition physique de la cellule mémoire 100. En figure 10, des couches métalliques sont illustrées avec des hachures en diagonales orientées du bas à gauche vers le haut à droite, et 5 les positions des transistors sont indiquées avec les références M1 à M14 disposées dans le métal constituant chaque grille de transistor. Les régions actives des transistors sont représentées par des régions non hachurées s'étendant horizontalement en figure 10. Les connexions en silicium polycristallin sont 10 représentées par des hachures en diagonales orientées du haut à gauche vers le bas à droite, les contacts étant indiqués par des carrés marqués d'une croix. Comme cela est illustré, les transistors PMOS du circuit sont par exemple groupés dans un caisson de type N (N- 15 WELL) 1000 vers le centre de la cellule mémoire, et les transistors NMOS sont formés dans des zones 1002 et 1004 de chaque côtés du N-WELL 1000, qui peuvent correspondre à des PWELL ou à des zones d'un substrat de type P. Afin d'éviter certaines règles de conception associées 20 à des variations qui contraignent la taille minimale des transistors à être relativement grande, tous les transistors exceptés les transistors M5, M6, M7 et M8 sont par exemple dimensionnés sur la base de la taille source/drain minimale autorisée en fonction des règles de conception de l'usine de 25 fabrication, qui par exemple définissent une largeur minimum où un contact doit être encapsulé dans une région active. Une telle largeur minimum est supérieure à la largeur de transistor minimum permise, mais autorise les règles d'espacement les plus petites. Seuls les transistors M5, M6, M7 et M8, qui agissent 30 comme interface avec les rails d'alimentation, sont dimensionnés à la largeur minimale permise par les règles de conception de l'usine de fabrication afin de réduire la-consommation d'énergie en augmentant la résistance. Ainsi, la plupart des transistors ont la largeur standard Ws, qui permet l'espacement et le pas 35 global les plus petits, alors que seuls les transistors M5 à M8 B14554 24 ont une largeur réduite WR. La largeur WR est par exemple comprise entre 99 % et 50 % de la largeur standard Ws. Des coudes 1006 sont par exemple présents dans les régions actives où les drains des transistors M5, M6, M7 et M8 rencontrent les drains des transistors Ml, M2, M3 et M4 respectivement. La figure 11 est une vue à plat illustrant un exemple de la disposition physique de la cellule mémoire 100 selon un exemple de variante par rapport à la figure 10. Comme cela est illustré en figure 11, les transistors M5, M6, M7 et M8 ont par exemple des régions actives de largeur réduite par rapport aux autres transistors, et cette caractéristique ne va pas être décrite de nouveau en détail. Comme cela est représenté en figure 11, les transistors Mll et M14 sont par exemple formés dans un N-WELL central 1100, tandis que les transistors M1 et M5 sont formées dans un N-WELL 1102 séparé, et les transistors M3 et M7 sont formés dans encore un autre N-WELL séparé 1104. Les transistors NMOS sont formés soit dans des PWELL, soit dans un substrat de type P. Par exemple, les transistors M2, M6, M9 et M12 sont formés dans une zone 1106 à gauche du N-WELL 102, et les transistors M4, M8, M10 et M13 sont formés dans une zone 108 à droite du N-WELL 108. La charge déposée sur le substrat par une particule excitée diffuse et s'étale, ce qui peut provoquer un renversement de noeud multiple (MNU) en raison de la charge se partageant entre les noeuds. Puisque le procédé décrit ici pour réduire la susceptibilité aux SEU repose sur la redondance, une telle frappe au niveau d'une paire spécifique de noeuds sensibles, comme sur les noeuds Q1 et Q2, ou QB1 et QB2, ou Q1 et QB1, pourrait provoquer une détérioration de données. La distance nécessaire pour empêcher un possible partage de charge entre deux transistors PMOS ou deux transistors NMOS est notablement plus grande que la distance nécessaire pour empêcher un possible partage de charge entre un NMOS est un PMOS. Cela est dû à la barrière de potentiel entre le substrat P et le N- WELL. B14554 25 La disposition illustrée en figure 11 permet avantageusement que des noeuds sensibles soit isolés entre eux. En particulier, des paires de noeuds PMOS-PMOS sensibles sont placées dans des N-WELL séparés et des paires de noeuds NMOS-NMOS sont distants entre eux. Par exemple, les transistors PMOS M4 et M8 sont placés dans un N-WELL séparé du transistor PMOS M14, et les transistors PMOS M2 et M6 sont placés dans un N-WELL séparé du transistor PMOS M11. La figure 12 illustre schématiquement un dispositif mémoire synchrone 1200, qui est par exemple une bascule de type D, comprenant une bascule maitre 1202 et une bascule esclave 1204, chacune d'elles étant par exemple mise en oeuvre par une cellule mémoire similaire à la cellule mémoire 100. Par exemple, la bascule maitre 1202 comprend les inverseurs contrôlés 102, 104 couplés entre des noeuds de mémorisation Ql, QB1, et des réseaux de coupure 106, 108 couplés entre les entrées IN1 et IN2 des inverseurs contrôlés 102, 104 respectivement. Un noeud d'entrée de données 1206 de la bascule, qui par exemple reçoit un signal de données D à mémoriser par la bascule, est par exemple couplé au noeud de mémorisation Q1 de la bascule maitre 1202 par l'intermédiaire d'une porte de transmission 1208 contrôlée par des signaux d'horloge CLK et CLK de sorte qu'elle conduise lorsque le signal d'horloge CLK est bas. Dans la bascule maitre 1202, le noeud de mémorisation Q1 est par exemple couplé à l'entrée IN1 de l'inverseur contrôlé 102 par l'intermédiaire d'une porte de transmission 1210 contrôlée de la même manière que la porte de transmission 1208. La bascule esclave 1204 comprend par exemple des inverseurs contrôlés 102 et 104 couplés de façon croisée entre des noeuds de mémorisation Q1 et QB1, et des réseaux de coupure 106, 108 couplés entre les entrées IN1 et IN2 des inverseurs contrôlés 102, 104 respectivement. Le noeud Q1 de la bascule esclave 1204 est par exemple couplé au noeud QB1 de la bascule maitre 1202 par l'intelmédiaire d'une porte de transmission 1212 contrôlée par le signal d'horloge CLK et CLKde façon à conduire E14554 26 lorsque le signal d'horloge CLK et haut. Dans la bascule esclave 1204, le noeud de mémorisation Q1 est par exemple couplé à l'entrée IN1 de l'inverseur contrôlé 102 par l'intermédiaire d'une porte de transmission 1214 contrôlée de la mente manière que la porte de transmission 1212. Un noeud de sortie Q de la bascule 1200 est par exemple couplé au noeud de mémorisation QB1 de la bascule esclave 1204. Chacune des portes de transmission 1208, 1210, 1212 et 10 1214 est par exemple mise en oeuvre par un transistor NMOS et un transistor PMOS couplés en parallèle entre eux, comme cela est connu de l'homme de l'art. Les inverseurs contrôlés 102, 104 des bascules maitre et esclave 1202, 1204 sont par exemple mis en oeuvre par le 15 circuit de la figure 2 ou par ses variantes décrites ici. Les réseaux de coupure 106, 108 des bascules maître et esclave 1202, 1204 sont par exemple mis en oeuvre par le circuit de la figure 5, ou par ses variantes décrites ici. Les réseaux de coupure 106, 108 de la bascule maitre 1202 sont par exemple contrôlés 20 par le signal d'horloge CLK de façon à ce qu'ils soit conducteurs pendant que le signal d'horloge CLK est bas, et non conducteurs pendant que le signal d'horloge CLK est haut. Les réseaux de coupure 106, 108 de la bascule esclave 1204 sont par exemple contrôlés par le signal d'horloge CLK de façon à ce 25 qu'ils soient conducteurs pendant que le signal d'horloge CLK est haut, et non conducteurs pendant que le signal d'horloge CLK est bas. En fonctionnement, une donnée est introduite dans la bascule maître 1202 pendant que le signal d'horloge CLK est bas, 30 ce qui correspond à une opération d'écriture de la bascule maitre. Pendant que le signal d'horloge est bas, la bascule esclave 1204 est dans un état de maintien. La donnée est transférée vers la bascule esclave 1204 et devient disponible sur le noeud de sortie Q de la bascule lorsque le signal 35 d'horloge CLK devient haut, ce qui correspond à une opération B14554 27 d'écriture de la bascule esclave. Pendant que le signal d'horloge est haut, la bascule maître 1202 est dans un état de maintien. Les cellules mémoire mises en oeuvre dans chacune des bascules maître et esclave 1202, 1204 de la bascule ont une résistance aux rayonnements renforcée de la même façon que la cellule mémoire de la figure 1. Bien qu'on est décrit ici un certains nombre de modes de réalisation détaillés, on comprendra que de nombreuses substitutions, de nombreux changements et de nombreuses variantes dans les modes de réalisation, dans les applications et les détails décrits du procédé et du système illustrés ici, ainsi que dans leur fonctionnement et leur disposition, peuvent être réalisés par l'homme de l'art sans s'écarter des enseignements de l'invention. Par exemple, d'après la description qui vient d'être faite, il est clair que certains modes de réalisation préférés ont été décrits, mais l'homme de l'art pourra trouver d'autres mises en oeuvre additionnelles à partir des enseignements de cette description. Par exemple, il est clair aussi qu'a chaque fois qu'une seule entité est indiquée dans une mode de réalisation décrit, c'est dans le but de rendre cette explication plus lisible. Les enseignements de cette description restent valables dans le cas où une plusieurs éléments sont utilisés. Par exemple, on pourra utiliser une pluralité de cellules, comme celles décrites ici, qui peuvent être interconnectées ou pas de façon à créer, dans le mode de réalisation préféré, une matrice mémoire protégée contre le rayonnement et ayant une faible consommation d'énergie. La disposition physique et les valeurs et les détails de performance des éléments dans les modes de réalisation décrits et d'autres mises en oeuvre découlant des enseignements de cette description peuvent être facilement calculés et conçus par l'homme de l'art. Dans les exemples et dans les modes de réalisation 35 décrits on a supposé que le substrat sur lequel les transistors B14554 28 sont réalisés est du type P comme cela est courant dans la technique. Il sera clair pour l'homme de l'art que les mêmes enseignements peuvent s'appliquer si le substrat n'est pas du type P mais du type N. Dans ce cas, les définitions de PMOS et NMOS seront interverties COREle cela est bien connu de l'homme de l'art. REVENDICATIONS1. Cellule mémoire comprenant : des premier et deuxième inverseurs contrôlés (102, 104), chaque inverseur contrôlé comprenant des première et deuxième entrées (IN1, IN2) et une sortie (OUT) et étant adapté à coupler sa sortie à un premier niveau logique seulement lorsque les première et deuxième entrées reçoivent toutes les deux l'inverse du premier niveau logique, la première entrée (IN1) du premier inverseur contrôlé (102) étant couplée à la sortie du deuxième inverseur contrôlé (104) et la première entrée (IN1) du deuxième inverseur contrôlé (104) étant couplée à la sortie du premier inverseur contrôlé (102) ; un premier circuit de coupure (106) couplant la deuxième entrée (IN2) du premier inverseur contrôlé (102) à la première entrée (IN1) du premier inverseur contrôlé (102) ; et un deuxième circuit de coupure (108) couplant la deuxième entrée (IN2) du deuxième inverseur contrôlé (104) à la première entrée (IN1) du deuxième inverseur contrôlé (104). 2. Cellule mémoire selon la revendication 1, dans laquelle les premier et deuxième circuits de coupure (106, 108) comprennent chacun au moins un transistor d'un premier type de conductivité et au moins un autre transistor d'un type de conductivité opposé au premier type de conductivité. 3. Cellule mémoire selon la revendication 1 ou 2, dans laquelle : le premier circuit de coupure (106) comprend des premier et deuxième transistors (500, 501) couplés en série entre les première et deuxième entrées (IN1, IN2) du premier inverseur contrôlé (102) ; et le deuxième circuit de coupure (108) comprend des 30 premier et deuxième transistors (500, 501) couplés en série entre les première et deuxième entrées (IN1, IN2) du deuxième-inverseur contrôlé (104). 4. Cellule mémoire selon la revendication 3, dans laquelle les premiers transistors (500) des premier et deuxièmeB14554 30 circuits de coupure sont des transistors MOS à canal P, et les deuxième transistors (501) des premier et deuxième circuits de coupure sont des transistors MOS à canal N. 5. Cellule mémoire selon l'une quelconque des revendi5 cations 1 à 4, dans laquelle chacun des premier et deuxième inverseurs contrôlés (102, 104) comprend : des premier et deuxième transistors (200, 201) couplés en série entre la sortie et un premier rail de tension d'alimentation (VDD) ; 10 des troisième et quatrième transistors (202, 203) couplés en série entre la sortie et un deuxième rail de tension d'alimentation (GND), des noeuds de commande des premier et quatrième transistors (200, 203) formant la première entrée (IN1) de l'inverseur contrôlé et des noeuds de commande des 15 deuxième et troisième transistors (201, 202) formant la deuxième entrée (IN2) de l'inverseur contrôlé. 6. Cellule mémoire selon la revendication 5, dans laquelle : le premier transistor (200) de chaque inverseur 20 contrôlé (102, 104) est connecté au premier rail de tension d'alimentation et a une largeur (WR) inférieure à celle du deuxième transistor (201) de chaque inverseur contrôlé ; et/ou le quatrième transistor (203) de chaque inverseur contrôlé (102, 104) est connecté au deuxième rail de tension 25 d'alimentation (GND) et a une largeur (WR) inférieure à celle du troisième transistor (202) de chaque inverseur contrôlé. 7. Cellule mémoire selon la revendication 5, dans sa dépendance de la revendication 3, dans laquelle : les premier et deuxième transistors (M3, M7, Ni, M5) 30 des premier et deuxième inverseurs contrôlés (102, 104) sont des transistors MOS à canal P ; les premier et deuxième transistors (M14, M11) des premier et deuxième circuits de coupure (106, 108) sont des transistors MOS à canal P formés dans un premier caisson de type 35 N (1100) séparé d'un ou plusieurs caissons de type N dansB14554 31 lesquels sont formés les premier et deuxième transistors (M3, M7, Ml, M5) des premier et deuxième inverseurs contrôlés. 8. Cellule mémoire selon la revendication 7, dans laquelle les premier et deuxième transistors (M3, M7) du premier inverseur contrôlé (102) sont formés dans un deuxième caisson de type N (1102), et les premier et deuxième transistors (M1, M5) du deuxième inverseur contrôlé (104) sont formés dans un troisième caisson de type N (1104). 9. Dispositif mémoire comprenant : au moins une cellule mémoire selon l'une quelconque des revendications 1 à 8 ; et un circuit de commande (110) adapté à contrôler les premier et deuxième circuits de coupure (106, 108) de ladite au moins une cellule mémoire pour qu'ils soient non conducteurs pendant un état de maintien de la cellule mémoire, et à contrôler les premier et deuxième circuits de coupure (106, 108) de ladite au moins une cellule mémoire pour qu'ils soient conducteurs pendant une opération d'écriture de la cellule mémoire. 10. Dispositif mémoire selon la revendication 9, dans lequel le circuit de commande (110) est en outre adapté à contrôler les premier et deuxième circuits de coupure (106, 108) de ladite au moins une cellule mémoire pour qu'ils soient non conducteurs pendant une opération de lecture de la cellule mémoire. 11. Dispositif mémoire selon la revendication 9 ou 10, dans lequel le dispositif mémoire est une matrice mémoire comprenant au moins quatre des cellules mémoire de l'une quelconque des revendications 1 à 6 agencées en colonnes et en rangées, et dans lequel les cellules mémoire de chaque colonne sont couplées entre une paire commune de lignes de bits (EL, BLB) de la colonne. 12. Dispositif mémoire selon la revendication 11, dans lequel le premier noeud de mémorisation (Q1) de chaque cellule 35 mémoire est couplé à une première ligne de bit (BL) de la paireB14554 32 commune par l'intermédiaire d'un premier réseau d'accès (112), et le deuxième noeud de mémorisation (QB1) de chaque cellule mémoire est couplé à une deuxième ligne de bit (BLB) de la paire commune par l'intermédiaire d'un deuxième réseau d'accès (114), et dans lequel le circuit de commande (110) est en outre adapté à contrôler les premier et deuxième réseaux d'accès (112, 114) pour qu'ils soient conducteurs pendant une opération d'écriture de chaque cellule mémoire, et qu'ils soient non conducteurs pendant un état de maintien de chaque cellule mémoire. 13. Dispositif mémoire selon la revendication 9 ou 10, dans lequel le dispositif mémoire est un dispositif mémoire synchrone comprenant : une bascule maître (1202) comprenant la cellule mémoire de l'une quelconque des revendications 1 à 8 ; et une bascule esclave (1204) couplée à une sortie de la bascule maître et comprenant la cellule mémoire de l'une quelconque des revendications 1 à 8. 14. Procédé pour contrôler une cellule mémoire comprenant des premier et deuxième inverseurs contrôlés (102, 104), chaque inverseur contrôlé comprenant des première et deuxième entrées (IN1, IN2) et une sortie (OUT) et étant adapté à coupler sa sortie à un premier niveau logique seulement lorsque les première et deuxième entrées reçoivent toutes les deux l'inverse du premier niveau logique, dans lequel la première entrée (IN1) du premier inverseur contrôlé (102) est couplée à la sortie du deuxième inverseur contrôlé (104), et la première entrée (IN1) du deuxième inverseur contrôlé (104) est couplée à la sortie du premier inverseur contrôlé (102), le procédé comprenant : coupler sélectivement, par un premier circuit de coupure (106), la deuxième entrée (IN2) du premier inverseur contrôlé (102) à la première entrée (IN1) du premier inverseur contrôlé (102) ; et coupler sélectivement, par un deuxième circuit de 35 coupure (108), la deuxième entrée (IN2) du deuxième inverseurB14554 33 contrôlé (104) à la première entrée (IN1) du deuxième inverseur contrôlé (104).