FR 3027449 A1 20160422 FR 1460102 A 20141021 PROCEDE AMELIORE DE REALISATION D'INTERCONNEXIONS POUR CIRCUIT INTEGRE 3D DESCRIPTION DOMAINE TECHNIQUE La présente demande concerne le domaine des circuits intégrés dotés de composants répartis sur plusieurs niveaux, en particulier de transistors superposés. De tels dispositifs sont généralement qualifiés de circuits intégrés en 3 dimensions ou « 3D ». ART ANTÉRIEUR D'une manière générale, dans le domaine des circuits intégrés, on cherche continuellement à augmenter la densité de transistors. Pour cela, une solution consiste à répartir les transistors sur plusieurs niveaux de couches semi-conductrices superposées. De tels circuits comportent ainsi généralement au moins deux couches semi-conductrices superposées et séparées entre elles par une couche isolante. Des éléments conducteurs traversant cette couche isolante peuvent être prévus pour connecter entre eux les différents niveaux de transistors. La réalisation des transistors de niveau supérieur peut impliquer la mise en oeuvre d'une ou plusieurs étapes de traitement thermique à haute température, notamment lorsqu'on effectue une activation de dopants. Un traitement thermique haute température peut induire une dégradation du matériau conducteur à base duquel les éléments de connexion inter- niveaux sont formés. Il se pose donc le problème de trouver un nouveau procédé de réalisation d'un circuit intégré 3D qui ne comporte pas les inconvénients mentionnés ci-dessus. EXPOSÉ DE L'INVENTION Un mode de réalisation de la présente invention prévoit ainsi un procédé de réalisation d'un ou plusieurs éléments de connexion pour circuit intégré comprenant des étapes consistant à : - réaliser un ou plusieurs éléments sacrificiels traversant au moins une couche poreuse, la couche poreuse surmontant un premier transistor réalisé au moins partiellement dans une première couche semi-conductrice, la réalisation des éléments sacrificiels comprenant la formation d'une ou plusieurs premières ouvertures traversant la couche poreuse puis le remplissage des premières ouvertures à l'aide d'un matériau sacrificiel, - former un support sur la couche poreuse, ce support comprenant une deuxième couche semi-conductrice, au moins un deuxième transistor étant réalisé au moins partiellement dans la deuxième couche semi-conductrice, le procédé comprenant en outre, après réalisation des éléments sacrificiels, des étapes consistant à : - retirer le ou les éléments sacrificiels des premières ouvertures, par le biais d'un agent de gravure du matériau sacrificiel, l'agent de gravure étant apte à s'introduire à travers la ou les couche poreuse, - remplir les premières ouvertures à l'aide d'un matériau conducteur de manière à former des éléments de connexion, le remplissage étant effectué à travers une ou plusieurs deuxièmes ouvertures pratiquées dans le support et débouchant respectivement sur au moins une des premières ouvertures. Le premier transistor peut appartenir à un premier niveau de transistors. Ainsi, selon ce procédé, on reporte l'étape de formation des éléments de connexion inter-niveaux afin de préserver le matériau conducteur. Avantageusement, le retrait du ou des éléments sacrificiels est effectué avant l'étape de formation du support. Cela peut permettre de rendre plus aisé le retrait de ces éléments sacrificiels. Cela peut également permettre d'empêcher de soumettre ces éléments à un budget thermique trop important. Après la formation du support sur la couche poreuse et préalablement au remplissage des premières ouvertures par le matériau conducteur, au moins une étape de traitement thermique à haute température peut être prévue. Dans ce cas, le matériau conducteur des éléments de connexion inter-niveaux est préservé de cette étape de traitement thermique susceptible de le dégrader. Ce traitement thermique peut être par exemple une étape de recuit laser effectuée pour réaliser une activation de dopants. Le matériau conducteur peut être en particulier à base Cuivre, ou de Tungstène, ou de Cobalt, ces matériaux étant sensibles à des budgets thermiques importants. Selon une possibilité de mise en oeuvre du procédé, le matériau sacrificiel peut être un matériau choisi afin de pouvoir être aisément retiré tel qu'un matériau polymère. L'agent de gravure peut être sous forme de gaz ou de plasma apte à réagir avec le matériau polymère. Un tel agent de gravure peut pénétrer à travers la couche poreuse tout en pouvant être retiré aisément. Un agent de gravure sous forme de gaz est susceptible de passer à l'aller et au retour par le même chemin à travers la couche poreuse mais pas sous la même forme chimique. Selon une possibilité de mise en oeuvre du procédé, après formation des premières ouvertures et préalablement au remplissage des premières ouvertures à l'aide d'un matériau sacrificiel, on peut effectuer des étapes consistant à : - déposer une couche d'encapsulation tapissant le fond et des parois latérales des premières ouvertures, - retirer la couche d'encapsulation au fond des premières ouvertures, la couche d'encapsulation étant conservée au niveau des parois latérales des premières ouvertures. Cette couche d'encapsulation peut servir de couche de protection du matériau de la couche poreuse. Cette couche d'encapsulation peut également jouer le rôle de soutien mécanique. Selon une possibilité de mise en oeuvre du procédé dans lequel les premières ouvertures sont formées par gravure à travers des trous d'un masque dur, ce masque dur peut être au moins partiellement conservé après gravure. Le masque dur peut alors également servir de protection du matériau de la couche poreuse au cours du procédé. Selon une mise en oeuvre particulière, on peut prévoir de remplacer la couche poreuse. Ainsi, après remplissage à l'aide du matériau conducteur, le procédé peut comprendre des étapes consistant à : - pratiquer au moins un puit d'accès dans le support et dévoilant la couche poreuse, - retrait du matériau de la couche poreuse par gravure à travers le puit d'accès, - remplacement du matériau de la couche poreuse par un matériau diélectrique. Le matériau diélectrique de remplacement peut être avantageusement un matériau de type low-k. Ainsi, on obtient des éléments de connexion traversant un matériau diélectrique qui n'a pas subi de dégradation ou a peu subi de dégradation induites par certaines étapes du procédé. Selon une possibilité de mise en oeuvre pour laquelle au moins une des premières ouvertures dévoile une région donnée du premier transistor, le procédé peut comprendre en outre, après retrait du matériau sacrificiel et préalablement au remplissage à l'aide d'un matériau conducteur : une formation d'une zone d'alliage de métal et de semi-conducteur sur la région donnée. On peut ainsi reporter la siliciuration de régions du premier transistor après avoir formé le deuxième transistor de niveau supérieur et éventuellement en même temps que la siliciuration du transistor de niveau supérieur. Selon un autre aspect, l'invention prévoit un circuit intégré 3D formé à l'aide d'un procédé tel que défini précédemment. Un mode de réalisation de la présente invention prévoit également un circuit intégré comprenant : - un premier transistor réalisé au moins partiellement dans une première couche semi-conductrice, - un support disposé sur le premier transistor, ce support comprenant une deuxième couche semi-conductrice, un deuxième transistor étant réalisé au moins partiellement dans la deuxième couche semi-conductrice, - une couche poreuse disposée entre le premier transistor et le deuxième transistor, la couche poreuse étant traversée par un ou plusieurs éléments à base d'un matériau sacrificiel tel qu'un matériau polymère ou d'un matériau conducteur. BRÈVE DESCRIPTION DES DESSINS La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés, à titre purement indicatif et nullement limitatif, en faisant référence aux dessins annexés sur lesquels : - les figures 1A-1L servent à illustrer un exemple de procédé de réalisation d'éléments de connexion entre différents niveaux de transistors d'un circuit intégré 3D dans lequel on forme des éléments sacrificiels dans au moins une couche de matériau poreux, ces éléments sacrificiels étant ensuite remplacés par un matériau conducteur ; - la figure 2 illustre une variante de réalisation prévoyant une couche de protection du matériau poreux ; - les figures 3A-3C illustrent une variante de réalisation prévoyant une couche d'encapsulation du matériau poreux ; - la figure 4 illustre une variante de réalisation du procédé prévoyant une structure de soutien du matériau poreux ; - les figures 5A-5C illustrent une variante de réalisation du procédé prévoyant un remplacement du matériau poreux par un matériau diélectrique ; - les figures 6A-6B illustrent une variante de réalisation du procédé dans lequel les éléments sacrificiels sont réalisés dans des régions localisées destinées à accueillir un matériau conducteur sensible à un budget thermique important, entre deux niveaux de transistors du circuit 3D ; - les figures 7A-7B illustrent une variante de réalisation dans laquelle on effectue en même temps une siliciuration de régions de transistors appartenant à des niveaux différents. Des parties identiques, similaires ou équivalentes des différentes figures portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre. Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles. EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS Un exemple de procédé de réalisation d'éléments de connexion pour un dispositif de circuit intégré en 3 dimensions ou « 3D », va à présent être donné en liaison avec les figures 1A-1L. Le dispositif peut être réalisé à partir d'un substrat 1 de type semi- conducteur sur isolant, par exemple de type SOI (SOI pour « Silicon on Insulator » ou silicium sur isolant), comprenant une couche de support 10 semi-conductrice, une couche isolante 11 reposant sur la couche de support 10, et une couche semi-conductrice 12 superficielle dans laquelle des canaux de transistors TH et transistor T12 sont prévus. Les transistors TH et T12 peuvent être des transistors MOS (MOS pour « Metal Oxide Semiconductor ») réalisés par exemple selon une technologie de type SOI totalement désertée également appelée FDS01 (pour « Fully Depleted Silicon On Insulator »). Dans cet exemple, les transistors TH et transistor T12 appartiennent à un premier niveau N1 d'un empilement de composants électroniques répartis sur 3 dimensions. Les transistors TH, T12 formés sur le substrat 1 comportent une région de source 13, une région de drain 14, ainsi qu'une région 16 de canal, reliant la région de source 13 et la région de drain 14, un diélectrique 17 de grille et une grille 18 sur la zone 17 de diélectrique de grille. Des espaceurs isolants 19 sont également réalisés de part et d'autre de la grille 18. Dans cet exemple de réalisation, des régions des transistors TH, T12, en particulier des régions de source, de drain et de grille, sont surmontées respectivement de zones 23 d'alliage de métal et de semi-conducteur communément appelées zones siliciurées pour former des contacts. Les transistors TH, T12 sont recouverts d'au moins une couche 33 de matériau diélectrique, par exemple au moins une couche de Si02, que l'on peut ensuite planariser par exemple par polissage mécano-chimique (CMP). On réalise alors des premiers trous 41, 42, 43, 44, 48 dans la couche diélectrique 33 qui sont destinés à accueillir des plots permettant de réaliser des prises de contact sur les transistors TH, T12 (figure 1A). On effectue ensuite un remplissage des premiers trous 41, 42, 43, 44, 48 à l'aide d'un matériau sacrificiel 51, destiné à être retiré ultérieurement (figure 1B). Ce matériau sacrificiel 51 peut être un matériau polymère, par exemple tel que du polyamide ou du PMMA (Polyméthacrylate de méthyle) ou un polymère fluoré ou une résine synthétique. Puis, on forme au moins une couche poreuse 60 sur la couche diélectrique 33 (figure 1C). La couche poreuse 60 peut être formée d'un empilement comprenant une couche 61 à base d'un premier matériau poreux tel que par exemple du SiCN d'épaisseur par exemple de l'ordre de 20 nm et d'une couche 62 à base d'un deuxième matériau poreux, en particulier un matériau de type « ultra low-k » tel que par exemple du SiOC d'épaisseur par exemple de l'ordre de 140 nm. Ensuite, un ou plusieurs deuxièmes trous 63, 64, 65, 66, sont réalisés dans cette couche poreuse 60. Les deuxièmes trous 63, 64, 65, 66 communiquent respectivement avec un ou plusieurs des premiers trous 41, 42, 43, 44, 48 remplis de matériau sacrificiel 51. Les deuxièmes trous 63, 64, 65, 66, peuvent être réalisés par gravure de la couche poreuse 60 à travers un masque dur 70. Ce masque dur 70 peut être formé d'un empilement comprenant une couche 71 par exemple à base de TEOS (orthosilicate de tétraéthyle) surmontée d'une autre couche 72 par exemple à base de TiN de l'ordre de 15 nm (figure 1D). On remplit ensuite les deuxième trous 63, 64, 65, 66 d'un matériau sacrificiel, avantageusement du même matériau sacrificiel 51 que celui de remplissage des premiers trous 41, 42, 43, 44, 48 (figure 1E). Une étape de planarisation (CMP) peut être réalisée après remplissage afin de retirer le matériau sacrificiel 51 en excès. En variante des étapes décrites en liaison avec les figures 1A à 1E, on peut effectuer un procédé selon une approche de type appelée « Dual Damascène » pour laquelle, les premiers trous 41, 42, 43, 44, 48, les deuxièmes trous 63, 64, 65, 66 sont remplis en une fois. On peut ensuite réitérer une ou plusieurs fois un enchainement d'étapes tel que décrit précédemment et consistant à former une couche poreuse 60 et un masque dur 70 sur cette couche poreuse 60, puis former des trous dans la couche poreuse 60 et remplir ces trous à l'aide d'un matériau sacrificiel 51. On peut ainsi obtenir une structure telle qu'illustrée sur la figure 1F comportant des éléments 69 à base de matériau sacrificiel 51 disposés dans des ouvertures traversant au moins une couche poreuse 60 formée sur les transistors TH, T12. Une couche poreuse superficielle supplémentaire 60' peut être ensuite formée, de manière à recouvrir les éléments 69 à base de matériau sacrificiel 51 et les autres couches poreuses 60. On effectue ensuite un retrait des éléments sacrificiels 69 par le biais d'un agent de gravure 80 apte à s'introduire à travers la ou les couches poreuse(s) 60', 60 (figure 1G). Cet agent 80 de gravure est de préférence gazeux ou sous forme de plasma afin de faciliter son élimination une fois la gravure effectuée. Dans le cas d'un matériau sacrificiel 51 à base de matériau polymère, l'agent de gravure 80 est par exemple de l'oxygène ou un plasma à base d'oxygène ou du CO2 supercritique. L'ensemble des premiers trous 41, 42, 43, 44, 48 et deuxième trous 63, 64, 65, 66 vidés de matériau sacrificiel forme des ouvertures 68 au travers de la ou les couches poreuses 60, 60' et se prolongeant dans cet exemple jusque vers des zones de contact 23 des transistors T11, T12 (figure 1H). L'empilement de couches poreuses 60, 60' peut être ensuite recouvert d'une autre couche, par exemple une couche 91 de matériau diélectrique tel que du Si02, destinée à servir de couche de collage pour réaliser un assemblage avec un support. Sur cette couche 91 de matériau diélectrique, on reporte ensuite, par exemple par collage moléculaire, un support comprenant une couche semi-conductrice 112 (figure 11). Ce support 100 peut être doté d'une couche isolante 111, par exemple à base de 5i02, que l'on met en contact avec la couche diélectrique 91 pour effectuer le collage. Selon une variante (non représentée), on peut reporter une couche semi- conductrice 112 directement sur la couche diélectrique 91. Ensuite, on forme au moins un transistor T21 d'un deuxième niveau N2 de l'empilement 3D à partir de la couche semi-conductrice 112. Le transistor T21 réalisé, a une région de canal qui s'étend dans la couche semi-conductrice 112, des régions de source et de drain qui peuvent être au moins partiellement formées dans la couche semi- conductrice 112, ainsi qu'un diélectrique de grille et une grille formée sur la région de canal. La formation du transistor T21 peut comprendre une étape d'activation de dopants à l'aide d'au moins un recuit thermique, en particulier à haute température. On entend ici par haute température une température supérieure à 500°C. Ce recuit thermique peut être effectué à l'aide d'un laser L par exemple à une température localisée de l'ordre de 1200°C, ce qui permet de mettre en oeuvre un recuit très localisé (figure 1J). Lors d'une telle étape, les couches poreuses 60, 60' peuvent avantageusement jouer le rôle d'isolant thermique et limiter ainsi la diffusion de chaleur vers les transistors TH, T12 de niveau N1 inférieur. Ensuite, on forme une couche isolante 121 de passivation, par exemple à base de 5i02 sur le transistor T21 du deuxième niveau N2. On pratique alors des ouvertures 133, 134, 135, 136 dans cette couche isolante 121. Certaines ouvertures 133, 136 traversent la couche isolante 111 du support 100 et débouchent sur les ouvertures 68 pratiquées dans l'empilement de couches poreuses 60, tandis que d'autres ouvertures 134, 135, peuvent déboucher sur des régions du transistor T21, par exemple respectivement sur une région de grille, source et région de drain (figure 1K). Les ouvertures 133, 134, 135, 136 peuvent être réalisées en même temps ou en variante par groupes successivement. On peut par exemple réaliser les ouvertures 133, 136 traversant la couche isolante 111 du support 100 et débouchant sur les ouvertures 68 puis réaliser les autres ouvertures 134, 135, débouchant sur des régions du transistor T21. On remplit ensuite les ouvertures 133, 134, 135, 136 de matériau conducteur 141 (figure 1L). Ce matériau conducteur 141 peut être un métal tel que par exemple du cuivre. En variante, le matériau conducteur 141 peut être formé par un matériau organométallique tel que décrit par exemple dans le document : « Metallopolymers with emerging applications », de Eloi et al., Materials today, Avril 2008, ou par un matériau organométallique susceptible d'être transformé en métal par exemple tel que cela est décrit dans le document « Metal deposition by electron beam exposure of an organometallic film », de Craighead et al., American lnstitute of Physics, 1986. Selon une autre variante, le remplissage des ouvertures par un matériau conducteur métallique peut être réalisé à l'aide d'un procédé tel que décrit par exemple dans le document FR 3002688. Les tailles des ouvertures 133 et 136 sont déterminées par l'homme du métier afin de pouvoir être remplis, éventuellement intégralement. Il est également possible de déposer préalablement au remplissage par le matériau 141 dans les ouvertures une barrière de diffusion à base par exemple de TarfaN. On réalise ainsi des éléments de connexion 150 entre des niveaux N1 et N2 superposés d'un circuit 3D sans avoir soumis ces éléments de connexion 150 à un budget thermique trop important et susceptible de détériorer la structure d'interconnexion et en particulier le matériau conducteur 141 à base duquel cette structure est formée. Une variante de l'exemple de procédé qui vient d'être décrit prévoit, après l'étape décrite en liaison avec la figure 1C et consistant à pratiquer les trous 63, 64, 65, 66 dans la couche poreuse 60, de conserver au moins une couche 71 formant le masque dur 70 (figure 2). Cette couche 71 peut être par exemple à base d'Oxyde de silicium ou de nitrure de silicium basse température, ou par exemple à base d'un matériau low-k de type BN/SiCBN résistants à d'importants budgets thermiques. On se sert alors de cette couche 71 de masque dur notamment comme d'une couche de protection du matériau poreux vis-à-vis d'étape(s) ultérieure(s) de gravure. A l'étape décrite précédemment en liaison avec la figure 1L où l'on réalise les éléments de connexion 150, cette couche 71 de protection peut être conservée. Une autre variante, qui peut être combinée avec la variante précédente, prévoit, après avoir pratiqué les trous 63, 64, 65, 66 dans la couche poreuse 60 de former une couche d'encapsulation 81 tapissant le fond et des parois latérales des trous 63, 64, 65, 66 (figure 3A). L'épaisseur de cette couche 81 peut être prévue en fonction de la largeur I des trous 63, 64, 65, 66, par exemple de l'ordre de 1/3 la largeur I des trous. Cette couche d'encapsulation 81 peut être par exemple à base de nitrure de silicium et d'épaisseur par exemple de l'ordre de 10 nm. On effectue ensuite un retrait de la couche d'encapsulation 81 au fond des trous 63, 64, 65, 66, la couche d'encapsulation étant conservée au niveau des parois latérales des trous 63, 64, 65, 66 (figure 3B). Ce retrait peut être réalisé par exemple à l'aide d'un procédé de gravure plasma. On se sert alors de la couche d'encapsulation 81 comme d'une protection latérale du matériau poreux. La couche d'encapsulation 81 est destinée également à servir à réaliser une tenue mécanique des couches lors d'étapes de traitement thermique lors de la réalisation d'un étage supérieur. On remplit ensuite les trous 63, 64, 65, 66 par le matériau sacrificiel 51 (figure 3C). On peut ensuite réitérer la séquence d'étapes décrites précédemment en liaison avec les figures 2, 3A, 3B, 3C, afin de former plusieurs niveaux de couches poreuses 60 avec à chaque niveau une couche 71 de protection et une couche d'encapsulation 81 (figure 4). L'ensemble de la ou des couche(s) 71 de protection et de la ou des couche(s) d'encapsulation 81 peut permettre également d'assurer la cohésion de l'empilement de couches poreuses 60 notamment lors d'étapes de traitement thermique et/ou lors du retrait du matériau sacrificiel 51 et/ou lors d'une éventuelle étape de remplacement du matériau poreux. Selon une variante de réalisation (figures 5A-5C), on prévoit, une fois les éléments de connexion 150 réalisés, de remplacer la ou les couches poreuses 60 par un autre matériau diélectrique. Pour cela, on réalise au moins un puit d'accès 155 traversant la couche isolante 121, et qui dévoile la couche poreuse 60 ou l'empilement de couches poreuses 60 (figure 5A). On retire ensuite le ou les matériaux poreux par gravure à travers le puit d'accès 155 (figure 5B). Cette gravure peut être réalisée par exemple à l'aide d'un mélange gazeux comportant un gaz fluoré tel que exemple du CHF3 pour retirer un matériau à base de SiCN ou du de C4F8 pour retirer un matériau poreux à base du SiOC, le gaz fluoré étant mélangé avec un gaz neutre tel que du N2 ou de l'Ar. Puis, on remplace le ou les matériaux poreux par un matériau diélectrique 160 qui peut être lui-même poreux. Le matériau diélectrique 160 de remplacement peut être par exemple du 5i02 ou par exemple de type « low-k » tel que du SiCBN, ou du SiOCH, ou du BN ou « ultra low-k » tel que du SiOC, (figure 5C). Cette variante permet d'avoir au final un matériau diélectrique 160 entre les niveaux N1 et N2 du circuit intégré qui n'a pas subi de transformation et n'a pas été dégradé par les étapes de procédé décrites précédemment. Selon une autre variante de mise en oeuvre de l'un ou l'autre des exemples de procédés de réalisation d'éléments de connexion inter-niveaux précédemment décrits, on prévoit un matériau sacrificiel 51 et un remplacement de ce matériau sacrificiel sur certaines régions localisées de l'empilement situées entre les niveaux N1 et N2 de l'empilement 3D de composants. Des régions localisées de l'empilement destinées à comporter un matériau sensible à certains traitements thermiques, par exemple tel que le cuivre, sont ici visées. Ainsi, selon un exemple de réalisation de cette variante illustré sur les figures 6A-6B, les premiers trous 41, 42, 43, 44, 48 peuvent être directement remplis d'un matériau métallique 53 susceptible de résister à un budget thermique important tel que par exemple du tungstène. On forme alors des plots 55 de contact pour les transistors TH, T12. Puis, on réalise les éléments 69 à base de matériau sacrificiel 51 dans au moins une couche poreuse 60 (figure 6A). On remplace ensuite ce matériau sacrificiel 51 par un matériau conducteur 141 tel que le cuivre moins résistant que le matériau métallique 53 à des budgets thermiques importants (figure 6B). Le remplacement est effectué par exemple à l'aide d'un procédé tel que décrit précédemment en liaison avec les figures 1G-1L. Une autre variante de réalisation (figures 7A-7B) de l'un ou l'autre des exemples de procédés précédemment décrits prévoit de reporter la siliciuration de régions des transistors TH, T12 du premier niveau N1, et de réaliser cette étape avant d'effectuer une étape de remplissage des ouvertures 133, 134, 135, 136 telle que décrite précédemment en liaison avec la figure 1L. Dans ce cas, après avoir formé les ouvertures 133, 134, 135, 136 (figure 7A) on utilise certaines ouvertures 133, 136 communicant avec une ou plusieurs ouvertures 68 traversant la ou les couches poreuses 60 et débouchant respectivement sur des régions données 21a, 21b, 21c, 21d, 21e des transistors TH, T12 du premier niveau N1 pour réaliser des zones d'alliage de métal et de semi-conducteur sur ces régions. On utilise également les ouvertures 134, 135 dévoilant des régions 121a, 121b du transistor T21 du deuxième niveau N2 pour réaliser des zones d'alliage de métal et de semi- conducteur. On peut ainsi réaliser en même temps des zones d'alliage de métal et de semi-conducteur 23, sur des régions des transistors TH, T12 du premier niveau N1 et des zones d'alliage de métal et de semi-conducteur 123, sur des régions du transistor T21 du deuxième niveau N2 (figure 7B). Les zones d'alliage peuvent être formées par dépôt sans électrolyse communément appelé « Electroless » d'un métal tel que par exemple du Ni ou d'un alliage. Un tel procédé permet de déposer des métaux à faible coût sur des surfaces ou à l'intérieur de structures complexes. Le métal n'ayant pas réagi par voie chimique peut être éventuellement conservé. En variante, Les zones d'alliage peuvent être formées à l'aide d'un procédé tel que décrit par exemple dans le document FR 3002688.30 REVENDICATIONS1. Procédé de réalisation d'un ou plusieurs éléments de connexion pour circuit intégré comprenant des étapes consistant à : - réaliser un ou plusieurs éléments sacrificiels (69) traversant au moins une couche poreuse (60), la couche poreuse surmontant un premier transistor (TH, T12) réalisé au moins partiellement dans une première couche semi-conductrice (12), la réalisation des éléments sacrificiels comprenant la formation d'une ou plusieurs premières ouvertures (68) traversant la couche poreuse puis le remplissage des premières ouvertures (68) à l'aide d'un matériau sacrificiel (51), - former un support sur la couche poreuse (60), ce support comprenant une deuxième couche semi-conductrice (112), au moins un deuxième transistor (T21) étant réalisé au moins partiellement dans la deuxième couche semi-conductrice (112), le procédé comprenant en outre, après réalisation des éléments sacrificiels (69), des étapes consistant à : - retirer des premières ouvertures (68), le ou les éléments sacrificiels (69) par le biais d'un agent de gravure du matériau sacrificiel, l'agent de gravure étant apte à s'introduire à travers la couche poreuse (60), - remplir les premières ouvertures (68) à l'aide d'un matériau conducteur (141) de manière à former des éléments de connexion (150) en utilisant une ou plusieurs deuxièmes ouvertures (133, 134, 135, 136) pratiquées dans le support et débouchant respectivement sur au moins une des premières ouvertures (68). 2. Procédé selon la revendication 1, dans lequel le retrait du ou des éléments sacrificiels (69) est réalisé avant l'étape de formation du support. 3. Procédé selon la revendication 1 ou 2, dans lequel après la formation du support sur la couche poreuse (60) et préalablement au remplissage des premières ouvertures (68) par le matériau conducteur (141), on effectue au moins une étape de traitement thermique à haute température en particulier une étape de recuit laser (L) ou recuit thermique. 4. Procédé selon l'une des revendications 1 à 3, dans lequel après formation de la ou des premières ouvertures (68) et préalablement au remplissage des premières ouvertures (68) à l'aide d'un matériau sacrificiel (51), on effectue des étapes consistant à: - déposer une couche d'encapsulation (81) tapissant le fond et les parois latérales des premières ouvertures, - retirer la couche d'encapsulation (81) au fond des premières ouvertures, la couche d'encapsulation étant conservée au niveau des parois latérales des premières ouvertures. 5. Procédé selon l'une des revendications 1 à 4, dans lequel les premières ouvertures sont formées par gravure à travers une couche (70) de masque dur, la couche (71) de masque dur étant conservée lors de l'étape de formation du support. 6. Procédé selon l'une des revendications 1 à 5, dans lequel après remplissage à l'aide du matériau conducteur, le procédé comprend des étapes consistant à : - pratiquer au moins un puit d'accès (155) dans le support dévoilant la couche poreuse (60), - retrait du matériau de la couche poreuse par gravure à travers le puit d'accès (155), - remplacement du matériau de la couche poreuse (60) par un matériau diélectrique (160). 7. Procédé selon l'une des revendications 1 à 6, dans lequel le matériau conducteur (141) est à base de Cu ou de W ou de Co. 8. Procédé selon l'une des revendications 1 à 6, dans lequel le matériau conducteur (141) est formé par dépôt electroless. 9. Procédé selon l'une des revendications 1 à 8, dans lequel le matériau sacrificiel (51) est un matériau polymère. 10. Procédé selon la revendication 9, dans lequel l'agent de gravure (80) est sous forme de gaz ou de plasma apte à réagir avec le matériau polymère. 11. Procédé selon l'une des revendications 1 à 10, dans lequel la couche poreuse (60) est formée sur une couche isolante (33) recouvrant le premier transistor (TH, T12), un ou plusieurs plots de connexion (55) traversant la couche isolante, au moins une des premières ouvertures (68) dévoilant au moins un plot de connexion. 12. Procédé selon l'une des revendications 1 à 11, dans lequel au moins une des premières ouvertures (68) dévoile une région donnée du premier transistor (TH, T12), le procédé comprenant en outre, après retrait du matériau sacrificiel (51) et préalablement au remplissage à l'aide d'un matériau conducteur (141), une formation d'une zone (23) d'alliage de métal et de semi-conducteur sur la région donnée (21a, 21b, 21c, 21d, 21e). 13. Circuit intégré comprenant : - un premier transistor réalisé au moins partiellement dans une première couche semi-conductrice, - un support disposé sur le premier transistor, ce support comprenant une deuxième couche semi-conductrice, un deuxième transistor étant réalisé au moins partiellement dans la deuxième couche semi-conductrice, - une couche poreuse agencée entre le premier transistor et le deuxième transistor, des éléments traversant la couche poreuse entre le premier et le deuxième transistor.