FR 3016999 A1 20150731 FR 1450724 A 20140130 Dispositif électronique, en particulier pour la protection contre les décharges électrostatiques L'invention concerne les dispositifs électroniques, et notamment ceux destinés à la protection des composants contre les décharges électrostatiques (ESD : « Electrostatic Discharges »). Généralement, les dispositifs de protection contre les décharges électrostatiques comportent un nombre important de diodes en série, par exemple de l'ordre de la vingtaine pour un système électronique à protéger fonctionnant à 15 volts. Pour réduire le nombre de composants, il est proposé, dans la demande de brevet américain n° 2008/0088993A1, un thyristor à grille destiné notamment à la protection contre les décharges électrostatiques. Cependant, un tel thyristor à grille présente dans certains cas une grande instabilité et nécessite plusieurs circuits de déclenchement (« triggering system ») pour déclencher le thyristor en présence d'une impulsion ESD. Le nombre de composants pour assurer une protection ESD diminue car un tel thyristor nécessite deux circuits de déclenchement, ce qui conduit pour une protection réversible à six composants (deux thyristors et quatre circuits de déclenchement). Cependant la nécessité de la présence d'un tel système de déclenchement pénalise encore l'encombrement surfacique d'un tel circuit de protection et peut dans certains cas s'avérer être complexe à réaliser. Selon un mode de réalisation, il est proposé un dispositif électronique basé sur un thyristor à grille présentant un encombrement plus réduit, une stabilité accrue, et autodéclenchable, c'est-à-dire ne nécessitant pas de circuit spécifique de déclenchement pour le déclencher, notamment en présence d'une impulsion ESD. Selon un aspect, il est proposé un dispositif électronique, comprenant un thyristor possédant une anode, une cathode, un premier transistor bipolaire situé côté anode, un deuxième transistor bipolaire situé côté cathode, ces deux transistors bipolaires étant imbriqués et connectés entre l'anode et la cathode, un transistor MOS couplé entre la région de collecteur et la région d'émetteur du deuxième transistor bipolaire, possédant une région de grille connectée à la cathode par l'intermédiaire d'une région semiconductrice résistive incorporant au moins une partie de la région de base du deuxième transistor bipolaire. Cette région de base du deuxième transistor bipolaire, qui est situé côté cathode, et qui est également la région de substrat du transistor MOS offre une résistance intrinsèque qui, avec la jonction capacitive en inverse NP entre les régions de base des deux transistors bipolaires, permet un déclenchement du thyristor lors d'une impulsion ESD se propageant de l'anode vers la cathode, tout en assurant sa stabilité lorsqu'il est connecté aux bornes d'un composant en fonctionnement normal. En effet, cette région de base qui est aussi la région de substrat du transistor MOS n'est pas flottante mais reliée à la cathode. Ainsi, le réseau résistif capacitif permettant le déclenchement du thyristor est ici un réseau interne au thyristor lui-même puisqu'il comporte un chemin résistif de la région de base du transistor bipolaire situé côté cathode et la capacité de la jonction en inverse NP entre les deux régions de base des deux transistors bipolaires. Bien qu'un tel dispositif puisse être réalisé dans toute technologie, notamment une technologie substrat massif, il s'applique tout particulièrement à une technologie du type substrat sur isolant (SOI : « Silicon-On-Insulator ») Ainsi, selon un mode de réalisation, le dispositif est réalisé dans une technologie du type substrat sur isolant et comprend au sein d'un film semiconducteur situé au dessus d'une couche isolante (communément désignée par l'homme du métier sous l'acronyme anglosaxon BOX : « Burried OXyde ») elle-même située au dessus d'un substrat porteur, -une première région semiconductrice ayant un premier type de conductivité, par exemple le type de conductivité N, et incluant la région de base du premier transistor bipolaire (situé côté anode) ainsi que la région de collecteur du deuxième transistor bipolaire, -une deuxième région semiconductrice ayant un deuxième type de conductivité, par exemple le type de conductivité P, opposé au premier, incorporant ladite région semiconductrice résistive, la région de base du deuxième transistor bipolaire (situé côté cathode) et la région de collecteur du premier transistor bipolaire (situé du côté anode), -une troisième région semiconductrice ayant le deuxième type de conductivité, par exemple le type P, incluant l'anode et la région d'émetteur du premier transistor bipolaire, -une quatrième région semiconductrice ayant le premier type de conductivité, par exemple le type N, incluant la cathode et la région d'émetteur du deuxième transistor bipolaire, la région de grille s'étendant au moins au dessus de ladite région de base et préférentiellement également au dessus de la région d'émetteur et de collecteur du deuxième transistor bipolaire, -une première métallisation reliant la région de grille à un premier endroit de la deuxième région semiconductrice, et -une deuxième métallisation reliant un deuxième endroit de la deuxième région semiconductrice à la quatrième région semiconductrice, la partie de ladite deuxième région semiconductrice située entre les deux endroits formant ladite région semiconductrice résistive. Selon un autre aspect, il est proposé un circuit de protection contre des décharges électrostatiques, comprenant une première borne, une deuxième borne et au moins un dispositif électronique tel que défini ci-avant ayant l'anode reliée à la première borne et la cathode reliée à la deuxième borne. De façon à assurer une bidirectionnalité de la protection, le circuit de protection comprend, selon un mode de réalisation, au moins un autre dispositif électronique tel que défini ci-avant ayant l'anode reliée à la deuxième borne et la cathode reliée à la première borne. Selon un autre aspect, il est proposé une cellule d'entrée/sortie d'un circuit intégré, comprenant un plot d'entrée/sortie, une première borne d'alimentation, destinée par exemple à recevoir la tension d'alimentation Vdd, une deuxième borne d'alimentation, par exemple destinée à être reliée à la masse, un premier circuit de protection tel que défini ci-avant couplé entre la première borne d'alimentation et le plot d'entrée/sortie, un deuxième circuit de protection tel que défini ci-avant couplé entre le plot d'entrée/sortie et la deuxième borne d'alimentation et un troisième circuit de protection tel que défini ci- avant couplé entre la première borne d'alimentation et la deuxième borne d'alimentation. Selon un autre aspect, il est proposé un circuit intégré comprenant au moins une cellule d'entrée/sortie telle que définie ci-avant. Selon encore un autre aspect, il est proposé un procédé de réglage de la tension de déclenchement d'un dispositif électronique tel que défini ci-avant, comprenant un ajustement de la longueur de la région semiconductrice résistive. D' autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de réalisation et de mise en oeuvre, nullement limitatifs, et des dessins annexés sur lesquels : -les figures 1 à 10 ont trait à différents modes de réalisation et de mise en oeuvre de l'invention. Sur les figures 1, 2 et 3, la référence DIS désigne un dispositif électronique réalisé dans une technologie du type substrat sur isolant. La figure 2 est une vue en coupe selon la ligne II-II de la figure 1 tandis que la figure 3 est une vue en coupe selon la ligne III-III de la figure 1. Dans une telle technologie, et comme illustré sur ces figures, le dispositif DIS est réalisé au sein d'un film semiconducteur FLM, ayant par exemple le type de conductivité P, supporté par une couche d'oxyde enterrée BX communément désigné par l'homme du métier sous l'acronyme anglosaxon de BOX : (« Burried OXyde ») elle-même supportée par un substrat porteur semiconducteur SB, par exemple également de type P. Comme illustré sur ces figures, le dispositif DIS est délimité par une région isolante RIS, par exemple du type tranchée peu profonde (STI : « Shallow Trench Isolation »). Le dispositif DIS comprend au sein de ce film semiconducteur FLM, par exemple en silicium, une première région semiconductrice 1 ayant un premier type de conductivité, par exemple le type de conductivité N, une deuxième région semiconductrice 2 ayant un deuxième type de conductivité opposé au premier, par exemple le type de conductivité P, une troisième région semiconductrice 3 ayant le deuxième type de conductivité, ici le type de conductivité P, cette troisième région semiconductrice étant ici dopée P+, c'est-à-dire qu'elle est plus fortement dopée que la deuxième région semiconductrice 2 dopée P. Comme on le verra ci-après, cette troisième région semiconductrice 3 forme notamment l'anode d'un thyristor et comporte à cet égard une zone 30 comportant un siliciure de métal et formant un contact d'anode. Le dispositif DIS comporte par ailleurs une quatrième région semiconductrice 4 ayant le premier type de conductivité, en l'espèce le type de conductivité N, qui forme notamment une cathode pour le thyristor. Cette quatrième zone semiconductrice est plus fortement dopée (dopée N+) que la première région semiconductrice 1 dopée N. Cette région 4 comporte également une zone 40 comportant un siliciure de métal et formant un contact de cathode. Le dispositif DIS comporte également une région de grille isolée GR, qui peut être une grille semiconductrice ou en variante une grille métallique. Cette région de grille GR recouvre ici comme illustré sur la figure 2, par exemple par l'intermédiaire d'un oxyde de grille, la région semiconductrice 2 mais également une partie des régions semiconductrices 1 et 4. En effet, comme on le verra plus en détail ci-après, cette grille GR est la grille d'un transistor MOS et le fait que cette grille GR recouvre une partie des régions semiconductrices 1 et 4 permet d'éviter toute discontinuité de canal dan la région semiconductrice 2. Par ailleurs, comme on le voit sur la figure 1, la région semiconductrice 2 déborde dans le sens de la longueur, c'est-à-dire dans le sens de l'axe y, de la région de grille GR. Ce débordement permet aisément la réalisation d'une liaison électrique entre un premier endroit 20 de cette deuxième région semiconductrice 2 et la région de grille GR. Cette liaison électrique est réalisée ici par une métallisation MT1 qui peut être réalisée par exemple au premier niveau de métallisation du circuit intégré incorporant le dispositif DIS. Ce dispositif comporte par ailleurs une deuxième liaison électrique, également par exemple réalisée par une métallisation MT2, entre un deuxième endroit 21 de la deuxième région semiconductrice 2 et la quatrième région semiconductrice 4. La partie de la deuxième région semiconductrice 2 située entre les deux endroits 20 et 21 forme une région semiconductrice résistive ayant une résistance R2. Le dispositif DIS est ici réalisé dans une technologie 0,13 micron et sa largeur LX, comptée le long de l'axe x est de l'ordre de 3 microns tandis que sa longueur LY, comptée le long de l'axe y, est légèrement inférieure à 5 microns. Comme illustré sur la figure 4, qui représente un schéma électrique équivalent du dispositif DIS des figures 1, 2 et 3, on voit que le dispositif DIS comporte un thyristor TH possédant une anode, une cathode, un premier transistor bipolaire PNP référencé TBP1 situé côté anode, un deuxième transistor bipolaire NPN référencé TBP2 situé côté cathode. Ces deux transistors sont imbriqués et connectés entre l'anode et la cathode. Plus précisément, le collecteur Cl du premier transistor bipolaire TBP1 est connecté à la base B2 du deuxième transistor bipolaire TBP2 et le collecteur C2 du deuxième du transistor bipolaire TBP2 est connecté à la base B1 du premier transistor bipolaire TBP1. L'émetteur El du premier transistor bipolaire TBP1 est connecté à (et forme) l'anode 3 du thyristor. L'émetteur E2 du deuxième transistor bipolaire TBP2 est connecté à (et forme) la cathode 4 du thyristor. Par ailleurs, un transistor MOS TM est couplé entre le collecteur C2 et l'émetteur E2 du deuxième transistor bipolaire TBP2. La région de grille GR du transistor MOS TM est connectée à la cathode par l'intermédiaire de la métallisation MT1, de la résistance R2, de la deuxième région semiconductrice résistive et de la métallisation MT2. Les tiretés entre la base B2 du transistor TBP2 et l'endroit 20 de la région semiconductrice 1 représentent schématiquement le fait que la région de base B2 n'est pas flottante mais connectée à la cathode par l'intermédiaire d'une portion de la région 1. La première région semiconductrice 1 incorpore la région de base B1 du premier transistor bipolaire TBP1 ainsi que la région de collecteur C2 du deuxième transistor bipolaire TBP2. La résistance R1 représente la résistance de cette première région semiconductrice. La deuxième région semiconductrice 2 incorpore la région semiconductrice résistive située entre les endroits 20 et 21, ainsi que la région de base B2 du deuxième transistor bipolaire TBP2 et la région de collecteur Cl du premier transistor bipolaire TBP1. La troisième région semiconductrice 3 incorpore l'anode et la région d'émetteur El du premier transistor bipolaire TBP1 et la quatrième région semiconductrice 4 incorpore la cathode et la région d'émetteur E2 du deuxième transistor bipolaire TBP2. On voit donc que le dispositif DIS comprend le thyristor à grille TH comportant les deux transistors bipolaires imbriqués TBP1 et TBP2 ainsi que le transistor MOS TM. Le transistor MOS est susceptible d'injecter un courant dans la base B2 du transistor TBP2 (ici un transistor NPN) et donc d'améliorer le déclenchement du thyristor. Lors d'une impulsion ESD IMP se propageant depuis l'anode vers la cathode, la tension de la grille GR du transistor MOS va augmenter grâce à la résistance R2 de la région résistive semiconductrice et à l'injection de courant via la jonction capacitive en inverse NP entre la première région semiconductrice 1 et la deuxième région semiconductrice 2. A un certain moment, le dispositif se verrouille (le thyristor se déclenche) et on passe en mode forte inj ection. Le thyristor est alors auto-entretenu. Il est alors nécessaire d'annuler le courant traversant le thyristor pour retrouver l'état initial non déclenché. La valeur de la résistance R2 de la région semiconductrice résistive située entre les endroits 20 et 21 permet d'ajuster la tension de déclenchement du thyristor. Ainsi, comme illustré sur la figure 5, pour une longueur LY1 égale à 2,5 microns, on obtient une tension de déclenchement de l'ordre de 4,6 volts. Par contre, si l'on augmente la longueur du dispositif, c'est-à-dire pour une longueur LY2 supérieure à LY1, on diminue la tension de déclenchement. Ainsi, comme illustré sur la figure 6, pour une longueur LY2 égale à 5 microns, on obtient une tension de déclenchement de l'ordre de 4,2 volts. Comme illustré sur la figure 7, le dispositif DIS peut être utilisé en tant que circuit CPR de protection d'un composant électronique CMP, contre les décharges électrostatiques. Le composant CMP est connecté à une première borne BP et à une deuxième borne BN du circuit de protection. Le composant électronique peut-être un simple composant ou bien tout système électronique à protéger. A titre indicatif, lorsque le composant CMP est en fonctionnement, la borne BP peut être reliée à une tension Vp positive et la borne BN peut être reliée à une tension Vn négative ou égale à zéro (la masse). Le fait que la base B2 du transistor bipolaire TBP2 (substrat du transistor MOS TM) ne soit pas flottante (car reliée à la cathode) améliore la stabilité du dispositif DIS, c'est-à-dire diminue le risque d'un déclenchement intempestif lorsque le composant est en fonctionnement. Lorsque le composant CMP n'est pas en fonctionnement, il peut être soumis à une décharge électrostatique se traduisant typiquement par une impulsion très brève de courant (typiquement quelques microsecondes) dont le pic de courant est de l'ordre par exemple de 2 ampères et intervient typiquement au bout de 10 nanosecondes. Typiquement cela correspond par exemple à une différence de potentiel impulsionnelle appliquée entre les bornes BP et BN au travers d'un circuit équivalent R-L-C, dont le pic de tension se produit au bout de 10 nanosecondes avec une intensité de 1 à 4 kVolts HBM, par exemple 4 kVolts HBM pour 2,5 ampères. On rappelle ici que les lettres HBM sont l'abréviation de l'acronyme anglo saxon « Human Body Model » bien connu de l'homme du métier dans le domaine de la protection contre les décharges électrostatiques et désignent notamment un circuit électrique visant à modéliser une décharge électrostatique délivré par un être humain et habituellement utilisé pour tester la sensibilité des dispositifs aux décharges électrostatiques. Ce circuit électrique HBM, qui est le circuit R-L-C équivalent mentionné ci-avant et auquel on applique une forte tension, comporte notamment un condensateur de 100 pF qui se décharge à travers une résistance de 1,5 kilo-ohms dans le dispositif à tester. Ainsi, dans le cas présent, une décharge électrostatique de 4 kilovolts HBM signifie que l'on applique au circuit électrique HBM une différence de potentiel de 4 kilovolts. Il convient alors que cette impulsion de courant circule à travers le dispositif DIS et non à travers le composant CMP à protéger. Le dispositif DIS vise par conséquent à absorber cette impulsion de courant et à éviter les surtensions aux bornes du composant CMP. A cet égard, l'anode 3 du dispositif DIS est connectée à la première borne BP tandis que la cathode 4 du dispositif est connectée à la deuxième borne BN. Le composant CMP est alors protégé contre des impulsions ESD IMP se propageant depuis la borne BP vers la borne BN. De façon à permettre une protection bidirectionnelle, il est prévu par exemple, comme illustré sur la figure 8, que le circuit de protection CPR comporte un premier dispositif DIS1, d'une structure analogue au dispositif DIS qui vient d'être décrit, dont l'anode est reliée à la borne BP et dont la cathode est reliée à la borne BN, ainsi qu'un deuxième dispositif DIS2, de structure analogue au premier dispositif DIS1, mais dont l'anode est cette fois-ci connectée à la borne BN et dont la cathode est cette fois-ci connectée à la borne BP. Le composant CMP peut être alors protégé contre les impulsions ESD IMP1 se propageant depuis la borne BP vers la borne BN ainsi que contre des impulsions ESD IMP2 se propageant de la borne BN vers la borne BP. Il est particulièrement intéressant d'incorporer des dispositifs de protection contre les décharges électrostatiques du type de ceux qui viennent d'être décrits dans une cellule d'entrée-sortie d'un circuit intégré. A titre d' exemple non limitatif, de telles cellules d'entrée/sortie IOCL peuvent être disposées, comme illustré sur la figure 9, au sein d'un anneau RNG à la périphérie du circuit intégré CI. Ces cellules IOCL peuvent par exemple faire transiter des tensions d'alimentation et/ou des signaux de données à destination et/ou en provenance de blocs fonctionnels BLG1-BLG3 du circuit intégré. Comme illustré sur la figure 10, la cellule d'entrée-sortie comprend par exemple un plot d'entrée-sortie PLT pour recevoir/transmettre un signal. Cette cellule comporte deux bornes d'alimentation Vdd et Gnd. On dispose alors un premier circuit de protection CPR1 du type de celui qui vient d'être décrit ci-avant, entre la borne d'alimentation Vdd et le plot d'entrée-sortie PLT. On dispose un deuxième circuit de protection CPR2 entre le plot d'entrée-sortie PLT et la deuxième borne d'alimentation Gnd. Enfin, on dispose un troisième circuit de protection CPR3 entre les deux bornes d'alimentation Vdd et Gnd. Ainsi, une telle cellule d'entrée-sortie est protégée, de façon extrêmement simplement contre une décharge électrostatique se produisant entre les deux bornes d'alimentation Vdd et Gnd, ainsi que contre une décharge électrostatique pouvant se produire soit entre la borne d'alimentation Vdd et le plot d'entrée-sortie ou entre le plot d'entrée-sortie et la borne d'alimentation Gnd. Les blocs fonctionnels connectés entre les deux bornes Vdd et Gnd sont donc également protégés contre une décharge électrostatique. REVENDICATIONS1. Dispositif électronique, comprenant un thyristor (TH) possédant une anode (3), une cathode (4), un premier transistor bipolaire (TBP1) situé côté anode, un deuxième transistor bipolaire (TBP2) situé côté cathode, ces deux transistors bipolaires étant imbriqués et connectés entre l'anode et la cathode, un transistor MOS (TM) couplé entre la région de collecteur et la région d'émetteur du deuxième transistor bipolaire (TBP2), possédant une région de grille (GR) connectée à la cathode (4) par l'intermédiaire d'une région semiconductrice résistive (R2) incorporant au moins une partie de la région de base (B2) du deuxième transistor bipolaire (TBP2). 2. Dispositif selon la revendication 1, réalisé dans une technologie du type substrat sur isolant et comprenant au sein d'un film semiconducteur (FLM) situé au dessus d'une couche isolante (BX) située au dessus d'un substrat porteur (SB), une première région semiconductrice (1) ayant un premier type de conductivité et incluant la région de base (B1) du premier transistor bipolaire (TBP1) ainsi que la région de collecteur (C2) du deuxième transistor bipolaire (TBP2), une deuxième région semiconductrice (2) ayant un deuxième type de conductivité opposé au premier, incorporant ladite région semiconductrice résistive (R2), la région de base (B2) du deuxième transistor bipolaire et la région de collecteur (Cl) du premier transistor bipolaire, une troisième région semiconductrice (3) ayant le deuxième type de conductivité incluant l'anode (3) et la région d'émetteur (El) du premier transistor bipolaire, une quatrième région semiconductrice(4) ayant le premier type de conductivité, incluant la cathode (4) et la région d'émetteur (E2) du deuxième transistor bipolaire, ladite région de grille (GR) s'étendant au moins au dessus de ladite région de base (B2) du deuxième transistor bipolaire,une première métallisation (MT1) reliant la région de grille (GR) à un premier endroit (20) de la deuxième région semiconductrice (2) et, une deuxième métallisation (MT2) reliant un deuxième endroit (21) de la deuxième région semiconductrice (2) à la quatrième région semiconductrice (4), la partie de ladite deuxième région semiconductrice (2) située entre les deux endroits (20, 21) formant ladite région semiconductrice résistive (R2). 3. Dispositif selon la revendication 2, dans lequel ladite deuxième région semiconductrice (2) et ladite région semiconductrice résistive (R2) débordent de la région de grille (GR). 4. Circuit de protection contre des décharges électrostatiques, comprenant une première borne (BP), une deuxième borne (BN) et au moins un dispositif électronique (DIS) selon l'une des revendications 1 à 3 ayant l'anode reliée à la première borne et la cathode reliée à la deuxième borne. 5. Circuit selon la revendication 4, comprenant en outre au moins un autre dispositif électronique (DIS2) selon l'une des revendications 1 à 3 ayant l'anode reliée à la deuxième borne et la cathode reliée à la première borne. 6. Cellule d'entrée/sortie d'un circuit intégré, comprenant un plot d'entrée/sortie (PLT), une première borne d'alimentation, une deuxième borne d'alimentation, un premier circuit (CRP1) selon la revendication 5 couplé entre la première borne d'alimentation et le plot d'entrée/sortie, un deuxième circuit (CRP2) selon la revendication 5 couplé entre le plot d'entrée/sortie et la deuxième borne d'alimentation, et un troisième circuit (CRP3) selon la revendication 5 couplé entre la première borne d'alimentation et la deuxième borne d' alimentation. 7. Circuit intégré comprenant au moins une cellule d'entrée/sortie (IOCL) selon la revendication 6. 8. Procédé de réglage de la tension de déclenchement d'un dispositif électronique selon l'une des revendications 1 à 3,comprenant un ajustement de la longueur (LY) de ladite région semiconductrice résistive.