FR 3019373 A1 20151002 FR 1452845 A 20140331 - 1- PROCEDE DE FABRICATION D'UNE PLAQUE DE SEMI-CONDUCTEUR ADAPTEE POUR LA FABRICATION D'UN SUBSTRAT SOI, ET PLAQUE DE SUBSTRAT SOI AINSI OBTENUE DOMAINE DE L'INVENTION L'invention concerne le domaine de l'électronique et plus précisément celui des substrats semi-conducteurs permettant la fabrication de circuits électroniques, notamment dédiés à des applications radio-fréquence . En particulier, la présente demande a trait à un procédé de réalisation d'une structure de type silicium sur isolant, également appelée structure « SOI » en anglais pour « Silicon On Insulator ». ETAT ANTERIEUR DE LA TECHNIQUE Les circuits intégrés radiofréquence (RF) performants sont généralement fabriqués sur des substrats semi-conducteurs dopés P de type dit « HR », c'est-à-dire de haute résistivité (typiquement > 1 kOhm.cm), de manière à limiter les pertes dans le substrat et la diaphonie (« cross-talk ») entre composants voisins, par conduction. Il est en outre courant de recourir à des substrats HR de type SOI (Silicon On Insulator). Les composants passifs ou actifs formés dans et sur la couche semiconductrice supérieure sont alors isolés du substrat massif par une couche d'oxyde enterrée (d'oxyde de silicium en général), couramment désignée sous le nom de BOX (d'après l'anglais Burried OXide). Cependant, il a été observé que recourir à de tels substrats réduit les pertes liées au substrat sans totalement les supprimer. En effet, des charges électriques fixes positives sont inévitablement présentes dans le BOX du fait du procédé de fabrication de cette couche d'oxyde. Elles sont responsables de l'accumulation dans le substrat, au voisinage du BOX, de charges électriques mobiles (électrons) pouvant former un canal conducteur. Ainsi, bien que l'on ait recours à des substrats de type HR, la conduction - 2- parasite de surface dans le substrat est la source de pertes Joule par courants de Foucault. L'empilement Silicium isolé / BOX / Substrat se comporte en outre comme une capacité MOS (Metal Oxide Semiconductor). En première approximation, on considère que l'épaisseur de la couche d'inversion associée à cette capacité MOS évolue inversement avec la racine carrée de la concentration en dopant du substrat. On conçoit donc que cette épaisseur est d'autant plus importante que le substrat est de type HR, c'est-à-dire à faible dopage. Cette capacité présente la caractéristique d'être modulée par le potentiel électrique appliqué aux composants formés dans ou sur le film de silicium isolé, en regard et au-dessus du BOX. Cette capacité parasite modulée est responsable de distorsions harmoniques et de diaphonie affectant les composants RF des circuits intégrés, de manière préjudiciable pour les performances de ces composants. Une telle distorsion peut en particulier être quantifiée par la méthode de détermination du point d'interception du troisième ordre, ou en anglais « Third order intercept point », abrégé en TOIP ou IP3. Afin de remédier à ce phénomène, il est connu d'utiliser des structures de substrat plus complexes, intégrant une région spécifique séparant le substrat et le BOX de manière à créer, à proximité du BOX, une densité élevée d'états de surface susceptibles de piéger les porteurs libres. Ce piégeage des porteurs libres par les états de surface réduit fortement le phénomène de conduction parasite de surface. Il provoque en outre un ancrage du niveau de Fermi dans le semi-conducteur, à l'interface substrat-BOX (« Fermi level pinning »), ce qui rend la valeur de la capacité MOS parasite largement indépendante du potentiel électrique appliqué aux composants formés en regard, au- dessus du BOX, limitant ainsi les distorsions harmoniques. De tels substrats sont qualifiés de « trap-rich ». Le document "SOI technology : An Opportunity for RF Designers, Journal of 30 Telecommunications and Information Technology, 04/2009" décrit une méthode particulièrement efficace pour former une couche riche en pièges (trap-rich) sous le BOX d'un substrat SOI, consistant à intercaler une couche de silicium polycristallin - 3- (couramment désigné par le terme « polysilicium ») entre le substrat monocristallin et le BOX. Les discontinuités de l'arrangement cristallin au niveau de joints de grains du polysilicium se comportent en effet comme des pièges à charges. Une telle couche peut être formée par le dépôt sur un substrat monocristallin, avant la formation du BOX, d'une couche de silicium polycristallin ou amorphe, par un dépôt chimique en phase vapeur basse pression (dit dépôt LPCVD, pour Low Pressure Chemical Vapor Deposition) ou assisté par plasma (dit dépôt PECVD, pour Plasma Enhanced Chemical Vapor Deposition), dépôt suivi d'un recuit de recristallisation et/ou de stabilisation. Afin de bien obtenir une couche polycristalline et non une simple épitaxie à partir du substrat monocristallin, il est nécessaire de former sur ce dernier, préalablement au dépôt de silicium, une couche d'interface bloquant la croissance épitaxiale. Une couche d'oxyde de silicium de moins d'un nanomètre d'épaisseur, obtenue par oxydation chimique ou thermique, est pour cela suffisante. Afin d'augmenter la densité de pièges, il est souhaitable d'augmenter la densité de joints de grains à l'interface polysilicium-BOX, c'est-à-dire de diminuer la largeur moyenne des grains à cet interface. Les inventeurs ont malheureusement constaté que la croissance du polysilicium obtenue par dépôt CVD est de type pseudo-colonnaire 'divergente', c'est-à-dire que les grains ont sensiblement la forme de cônes inversés, allant en s'évasant entre la base de la couche et son sommet. La largeur moyenne des grains est donc maximale au sommet de la couche de polysilicium, c'est-à-dire à l'interface polysilicium-BOX, et donc la densité surfacique de pièges à cette interface n'est pas optimale. Or, afin d'éloigner suffisamment le substrat monocristallin du BOX et des composants réalisés sur la couche fine située au-dessus du BOX, la couche de polysilicium doit présenter une épaisseur minimale de 1000nm à 5000nm et la largeur moyenne des grains de polysilicium à l'interface polysilicium-BOX qui en résulte est alors de l'ordre de 200nm à 1000nm. Pour des composants RF en technologie 90nm ou 65nm ou inférieure, cela signifie donc que la largeur moyenne des grains de polysilicium à l'interface avec le BOX est supérieure à la dimension latérale des transistors - 4- élémentaires au-dessus du BOX. Ainsi, en fonction de l'emplacement des composants au-dessus du BOX, par exemple des transistors, ces derniers peuvent se trouver soit à l'aplomb d'un grain unique, ou de plusieurs grains, et ce de façon aléatoire. Il s'ensuit une dispersion des paramètres électriques des transistors, la densité de pièges sous un transistor dépendant de sa position vis-à-vis des grains. Les inventeurs ont constaté que former la couche de silicium polycristallin par recristallisation contrôlée d'une couche de silicium amorphe ne permet pas de réduire sensiblement la taille moyenne des grains de polysilicium à l'interface polysilicium- BOX. En effet, un budget thermique minimum est nécessaire pour stabiliser suffisamment un substrat multicouche et le rendre thermo-mécaniquement stable et apte à servir de substrat de départ pour la fabrication de circuits intégrés. Ce budget thermique conduit à une couche de polysilicium dont la taille de grains est égale ou supérieure à celle obtenue en déposant directement une couche polycristalline sur le substrat massif. Il existe donc le besoin d'une méthode de fabrication de substrat SOI palliant tout ou partie des inconvénients ci-dessus. RESUME DE L'INVENTION Il existe donc un besoin pour un nouveau procédé de réalisation d'une plaque de semiconducteur comprenant un empilement de couches, composé d'une couche d'isolant électrique interposée entre une couche supérieure et une couche inférieure de semiconducteur, permettant notamment d'améliorer le piégeage de charges électriques au niveau de l'interface entre la couche d'isolant électrique et la couche inférieure de semi-conducteur. La présente demande propose pour résoudre le problème technique mentionné ci-dessus, un procédé de réalisation d'une plaque de semi-conducteur comprenant les étapes suivantes : réalisation, sur la face supérieure d'un support semi-conducteur, d'une première couche de matériau semi-conducteur polycristallin; puis - 5- - formation d'une zone d'interface sur la face supérieure de ladite première couche, ladite zone d'interface présentant une structure distincte de la structure cristalline de ladite première couche ; puis - réalisation sur ladite zone d'interface, d'une deuxième couche de matériau semi-conducteur polycristallin. Selon des modes de réalisation avantageux : - la zone d'interface est formée par une étape d'exposition de la face supérieure de la première couche à un environnement oxydant pour oxyder ladite face supérieure ; - la zone d'interface est formée par une étape d'amorphisation de la face supérieure de ladite première couche ; - on réalise un empilement de plusieurs couches d'un matériau semi-conducteur polycristallin, chacune desdites couches étant séparées par une zone d'interface présentant une structure distincte de la structure cristalline desdites couches de matériau semi-conducteur polycristallin ; - la dernière couche de matériau semi-conducteur polycristallin peut présenter une épaisseur inférieure à 20% de l'épaisseur totale des couches de matériau semi-conducteur polycristallin. Il est également proposé un substrat SOI comprenant : - un support semi-conducteur présentant une face supérieure ; - une première couche de matériau semi-conducteur polycristallin en contact avec la face supérieure du support semi-conducteur ; - une deuxième couche de matériau semi-conducteur polycristallin, ladite seconde couche étant séparée de la première couche par une zone d'interface présentant une structure distincte de la structure cristalline de ladite première couche. Selon des modes de réalisation avantageux : - le substrat peut comprendre un empilement de plusieurs couches de matériau semi-conducteur polycristallin séparées entre elles par des zones d'interface - 6- présentant une structure distincte de la structure cristallin desdites couches de matériau polycristallin ; - laquelle la dernière couche de l'empilement peut présenter une épaisseur inférieure à 20% de l'épaisseur totale de l'empilement ; - l'épaisseur de la deuxième couche (14) peut être comprise entre 100nm et 300nm. DESCRIPTION DES FIGURES Certains aspects de l'invention seront mieux compris à la lecture de la description qui suit, donnée uniquement à titre d'exemple, et réalisée en relation avec les figures annexées, dans lesquelles : - les figures 1 à 4 et 6 sont des schémas simplifiés d'une vue de côté partielle d'une plaque de semi-conducteur au fur et à mesure de sa fabrication; - la figure 5 est un schéma simplifié d'une vue de côté d'une variante de réalisation d'une plaque de semi-conducteur ; Bien entendu, pour faciliter la compréhension, les différents éléments représentés aux figures, et en particulier les couches composant les plaques de matériau semi- conducteur ont été représentés schématiquement, et les proportions de ces différents éléments peuvent s'écarter des proportions réelles. DESCRIPTION DETAILLEE La description ci-dessous expose un procédé de réalisation d'une plaque de semiconducteur, et certaines variantes de réalisation, et expose certains effets et avantages liés à la constitution d'une telle plaque. Pour ne pas gêner la compréhension, seules les étapes importantes pour la réalisation d'une telle structure seront détaillées, étant entendu que l'homme du métier mettra en oeuvre les techniques classiques liées aux opérations de préparation de lavage, de - 7- finition, ou autres, sans qu'il soit nécessaire de les décrire ici en détail. Le procédé objet de cette description débute par la préparation d'un support de base en matériau semi-conducteur, également appelé « wafer » en anglais, tel qu'illustré à la figure 1. Ce support 1 peut être réalisé à partir de tout matériau semi-conducteur, et en particulier à base de silicium. Ainsi, dans la suite de la description, le matériau de base semi-conducteur sera décrit comme étant du silicium, étant entendu qu'il pourrait être remplacé par n'importe quel autre matériau semi-conducteur connu, et en particulier du germanium ou de l'arséniure de gallium. Le mode de réalisation décrit ici présente un avantage particulier pour les supports semi-conducteur à haute résistivité, c'est-à-dire à relativement faible dopage, et qui présente typiquement une résistivité supérieure à 1 kOhm.cm. Ce type de substrat est en particulier apprécié pour la réalisation de composants radio-fréquence. Ainsi, dans une première étape, la face supérieure 2 du substrat 1 est préparée pour permettre un dépôt d'une couche de polysilicium. Puis, comme illustré à la figure 2, une première couche 4 de silicium est formée sur la face supérieure 2 du support semiconducteur 1. Plus précisément, cette première couche 4 est déposée sur la face supérieure 2 du support 1 par une technique de dépôt chimique en phase vapeur, de sorte à former une couche 4, dont l'épaisseur e4 est comprise typiquement entre 500 nanomètres et 5 000 nanomètres, de préférence entre 1000 nanomètres et 2000 nanomètres, (l'épaisseur e4 est définie selon une direction normale à l'interface entre deux couches). Eventuellement, après son dépôt, la première couche 4 peut subir un traitement thermique adapté à son épaisseur et à sa nature, de sorte à stabiliser sa structure en la cristallisant. Compte-tenu de l'état de surface de la couche de substrat 1 avant ce dépôt, les atomes de silicium s'organisent selon les arrangements cristallins locaux, donnant une structure pseudo-colonnaire divergente, avec des grains 5,6 de forme sensiblement pyramidale s'évasant vers le haut, comme illustré schématiquement à la figure 2. Des opérations de traitement thermique peuvent modifier les grains et le regroupement de certains grains en grains de taille plus importante. - 8- Bien entendu, d'autres techniques de dépôt peuvent être employées pour former cette première couche et par exemple des dépôts chimiques en phase vapeur à basse pression (LPCVD), ou plus généralement par tout type de technique de dépôt connue pour permettre la réalisation de couches de polysilicium. Selon une étape ultérieure illustrée à la figure 3, un traitement de surface peut être réalisé pour créer une zone d'interface 12 sur laquelle sera déposée une nouvelle couche de polysilicium. En effet, la face supérieure 7 de la première couche de polysilicium 4 se découpe en différentes régions 8, 9 appartenant chacune à un grain distinct, et qui présentent chacune une structure cristalline régulière. Un dépôt de silicium qui interviendrait directement sur cette face 7 se traduirait par une croissance épitaxiale qui prolongerait la croissance des grains de la couche sous-jacente. Or, un des objectifs évoqué est d'augmenter la densité des joints 11 entre grains, donc de conserver des grains de petite taille. Pour éviter une croissance épitaxiale, la deuxième étape consiste à former une zone d'interface à la surface 7 de la première couche 4 de polysilicium, ce qui permettra la croissance d'une nouvelle couche de polysilicium sans reprise epitaxiale et donc avec un maximum de grains distincts. Pour ce faire, différentes techniques peuvent être employées. Il est ainsi possible d'exposer la face supérieure 7 de la première couche 4 de polysilicium à un environnement comprenant des espèces oxydantes. Cette oxydation peut être obtenue simplement par exposition du wafer, encore suffisamment chaud suite au dépôt de la première couche de polysilicium 4, à l'atmosphère ambiante, ou à une atmosphère contrôlée, incluant une fraction d'oxygène. Les phénomènes d'oxydation naturelle créent à la surface 7 de la couche 4 de polysilicium, une couche 12 de très faible épaisseur e12 de l'ordre de grandeur du nanomètre, qui présente une structure distincte de la structure cristalline des grains de polysilicium (l'épaisseur e12 qui est représentée à la figure 3 est bien entendu exagérée pour en permettre sa visualisation). Cette oxydation peut aussi être réalisée par une oxydation thermique contrôlée de type RTO - 9- (de l'anglais Rapid Thermal Oxidation), c'est-à-dire une oxydation dont la cinétique est augmentée par chauffage de la plaque, typiquement entre 600 et 900°C, en présence d'une atmosphère oxydante. Il est également possible de réaliser cette oxydation en procédant à un traitement chimique oxydant selon des modes opératoires classiques. Parmi les autres possibilités de réalisation de la zone d'interface 12, on peut citer des opérations d'implantation ionique d'espèces non-dopantes, telles que l'argon, le germanium ou tout autre ion lourd convenant. Un tel bombardement ionique permet d'amorphiser, au moins partiellement, la surface 7 de la couche polycristalline 4, c'est-à-dire de rompre l'arrangement cristallin à la surface des grains, ce qui permet d'éviter une croissance épitaxiale lors du dépôt d'une nouvelle couche de polysilicium. Dans une étape ultérieure, illustrée à la figure 4, une deuxième couche 14 de silicium est déposée sur la zone d'interface 12. Cette deuxième couche 14 peut avantageusement être réalisée d'une manière identique à celle décrite pour la réalisation de la couche 10, et permet ainsi de former une deuxième couche 14 d'une épaisseur e14, typiquement de l'ordre de quelques dizaines à quelques centaines de nanomètres, de préférence entre de l'ordre de 100 à 300 nm. Du fait que la croissance de la couche 14 se réalise à partir d'une zone d'interface amorphe, ou déstructurée comme expliqué ci-avant, les cristaux de la deuxième couche de polysilicium ne se forment pas par épitaxie à partir des cristaux de la première couche 4. En d'autres termes, la face supérieure de la première couche 4 est déstructurée, de sorte que les cristaux de la première couche 4 ne se prolongent pas et ne grandissent pas dans la deuxième couche. On observe ainsi l'apparition de grains 15, 16 de polysilicium, qui sont de petite taille dans la région la plus proche de la zone d'interface 12. Il en résulte globalement l'augmentation de la concentration volumique de joints de grain, c'est-à-dire de frontières 17 entre les différents grains de polysilicium, dans toute la région située au-dessus de la couche de substrat monocristallin 1. Cette concentration volumique élevée en joints de grain permet - 10- d'augmenter nettement la densité de pièges de charge dans la région qui sera située en-dessous du BOX. On notera ici que l'interface 12 a une fonction similaire à l'interface 2, précédemment citée, A titre de variante, il est possible, comme illustré à la figure 5, de répéter l'opération de dépôt d'une couche de polysilicium supplémentaire 24, au-dessus d'une nouvelle zone d'interface 22 fonctionnellement analogue à la zone d'interface 12. Bien entendu, le nombre de couches de polysilicium superposées peut être multiplié si l'on souhaite augmenter encore la concentration volumique en joints de grains. On notera que plus l'épaisseur de chacune de ces zones de polysilicium est réduite, plus la densité en joints de grains de la couche est élevée, compte-tenu de la croissance pyramidale inversée du polysilicium. Il est également envisageable de sélectionner l'épaisseur individuelle de chacune des couches de polysilicium pour assurer une variation prédéterminée de la concentration volumique en joints de grains en fonction de la distance par rapport au BOX. Selon un mode préférentiel, l'épaisseur de la dernière couche de polysilicium formant l'empilement est inférieure à 20% de l'épaisseur totale dudit empilement de couches polysilicium. Par la suite, et comme illustré à la figure 6, le wafer ainsi obtenu peut être complété par des techniques connues en vue de réaliser un substrat de type SOI. Ainsi notamment, comme la rugosité des dépôts épais de polysilicium pouvant incompatible avec le procédé de collage moléculaire employer pour reporter le film de silicium isolé, l'empilement devra être planarisé, par exemple par CMP. On peut aussi citer à titre d'exemple la possibilité de réaliser au-dessus de la dernière couche de polysilicium 14 caractéristique une couche d'oxyde 36 sur laquelle sera ensuite rapporté par collage moléculaire un film monocristallin 40 qui constituera la couche fine du substrat SOI. Il est également possible que la couche d'isolant du substrat SOI soit réalisée sur un wafer distinct, puis rapporté par collage moléculaire avec la couche fine monocristalline sur une couche d'oxydes analogue réalisée au-dessus de la dernière couche de silicium pour le cristallin. D'autres techniques d'achèvement de la structure SOI peuvent être employées sur la structure de base décrite ci-avant, comportant un substrat monocristallin sur lequel sont empilées au moins deux couches de silicium polycristallin. Il ressort de ce qui précède qu'un substrat SOI réalisé comme décrit ci-avant permet de diminuer le phénomène de conduction parasite de surface dans le substrat monocristallin, dans la zone située en-dessous du BOX, y compris dans le cas où il s'agit d'un substrat de haute résistivité La forte concentration en joints de grains permet en effet d'augmenter la résistivité effective du semi-conducteur. Elle permet en outre de limiter la modulation potentielle de la capacité parasite créée par le BOX et le substrat sous-jacent, vis-à-vis de la polarisation appliquée aux composants électroniques formés sur le substrat SOI. Complémentairement, du fait de la réduction de la taille des grains de la région située sous le BOX, on augmente le nombre de grains présents sous les différents composants réalisés dans la couche fine du substrat SOI, et on limite le risque de dispersion d'un composant à l'autre. REVENDICATIONS1. Procédé de réalisation d'un substrat SOI, comprenant les étapes suivantes : - réalisation, sur la face supérieure (2) d'un support semi-conducteur (1), d'une première couche (4) de matériau semi-conducteur polycristallin; puis - formation d'une zone d'interface (12) sur la face supérieure (7) de ladite première couche (4), ladite zone d'interface (12) présentant une structure distincte de la structure cristalline de ladite première couche (4) ; puis - réalisation sur ladite zone d'interface (12), d'une deuxième couche (14) de matériau semi-conducteur polycristallin. 2. Procédé selon la revendication 1, dans lequel la zone d'interface (12) est formée par une étape d'exposition de la face supérieure (7) de la première couche (4) à un environnement oxydant pour oxyder ladite face supérieure. 3. Procédé selon la revendication 1, dans lequel la zone d'interface (12) est formée par une étape d'amorphisation de la face supérieure (7) de ladite première couche (4). 4. Procédé selon l'une des revendications 1 à 3, dans lequel on réalise un empilement de plusieurs couches d'un matériau semi-conducteur polycristallin (4, 14, 24), chacune desdites couches (4, 14, 24) étant séparées par une zone d'interface (12, 22) présentant une structure distincte de la structure cristalline desdites couches de matériau semiconducteur polycristallin. 5. Procédé selon l'une des revendications 1 à 4, dans lequel la dernière couche de matériau semi-conducteur polycristallin présente une épaisseur inférieure à 20% de l'épaisseur totale des couches de matériau semi-conducteur polycristallin. 6. Substrat SOI comprenant : - un support semi-conducteur (1) présentant une face supérieure (2) ; - une première couche (4) de matériau semi-conducteur polycristallin en contact avec la face supérieure (7) du support semi-conducteur (1) ;- 13- une deuxième couche (14) de matériau semi-conducteur polycristallin, ladite seconde couche étant séparée de la première couche (4) par une zone d'interface (12) présentant une structure distincte de la structure cristalline de ladite première couche (4). 7. Substrat SOI selon la revendication 6, comprenant un empilement de plusieurs couches (4, 14, 24) de matériau semi-conducteur polycristallin séparées entre elles par des zones d'interface (12, 22) présentant une structure distincte de la structure cristallin desdites couches (4, 14, 24) de matériau polycristallin. 8. Substrat SOI selon l'une des revendications 6 ou 7, dans laquelle la dernière couche de l'empilement présente une épaisseur inférieure à 20% de l'épaisseur totale de l'empilement. 15 9. Substrat SOI selon l'une des revendications 7 ou 8, dans laquelle l'épaisseur de la deuxième couche (14) est comprise entre 100nm et 300nm. 10