FR 3012666 A1 20150501 FR 1360674 A 20131031 B12579 - 13-GR3-0057 1 PROCEDE POUR FORMER UNE COUCHE SOI CONTRAINTE DOMAINE La présente description concerne le domaine des couches semiconductrices contraintes, et en, particulier un procédé pour former une couche semiconductrice contrainte. ARRIERE-PLAN Les performances de certains types de transistors comme les transistors MOS à canal P et à canal N peuvent être fortement améliorées par l'introduction de contraintes dans la région du canal. En particulier, pour les transistors PMOS, la présence d'une contrainte en compression dans la région de canal conduit en général à une augmentation de la mobilité des trous, et ainsi à une amélioration en termes de vitesse de commutation. Pour les transistors NMOS, la présence d'une 15 contrainte en tension dans la région de canal conduit généralement à une augmentation de la mobilité des électrons, et ainsi à une amélioration en termes de vitesse de commutation. Toutefois, les procédés de traitement de transistors existants conduisent généralement à des transistors ayant des 20 canaux qui sont contraints de façon non optimale, ce qui conduit à des performances non optimales des transistors. Il existe donc un besoin d'un procédé pour former une couche semiconductrice B12579 - 13-GR3-0057 2 contrainte conduisant à des performances améliorées des transistors. RESUME Un objet de modes de réalisation de la présente 5 invention est de résoudre au moins partiellement un ou plusieurs besoins de l'art antérieur. Selon un aspect, on prévoit un procédé pour former une couche semiconductrice ayant une contrainte uniaxiale, comprenant : former, dans une surface d'une structure semiconductrice 10 comportant une couche semiconductrice contrainte et une couche isolante, au moins deux premières tranchées dans une première direction délimitant une première dimension d'au moins un premier transistor à former dans la structure semiconductrice ; réaliser un premier recuit pour diminuer la viscosité de la 15 couche isolante ; et former, dans ladite surface après le premier recuit, au moins deux deuxièmes tranchées dans une deuxième direction délimitant une deuxième dimension dudit au moins un transistor. Selon un mode de réalisation, le procédé comprend en 20 outre : déposer un matériau isolant pour remplir au moins partiellement lesdites au moins deux deuxièmes tranchées pour former des deuxièmes tranchées d'isolement ; et réaliser un deuxième recuit pour diminuer la viscosité du matériau isolant. Selon un mode de réalisation, le premier recuit a une 25 température et/ou une durée qui sont supérieures à celles du deuxième recuit. Selon un mode de réalisation, le premier recuit est réalisé à une température comprise entre 1000°C et 1150°C ; et le deuxième recuit est réalisé à une température comprise entre 30 900 et 1000°C. Selon un mode de réalisation, le premier recuit est réalisé pendant une durée comprise entre 30 et 90 minutes ; et le deuxième recuit est réalisé pendant une durée comprise entre 15 et 30 minutes. B12579 - 13-GR3-0057 3 Selon un mode de réalisation, le dépôt du matériau isolant comprend en outre de remplir au moins partiellement lesdites au moins deux premières tranchées pour former des premières tranchées d'isolement. Selon un mode de réalisation, le procédé comprend en outre : avant le premier recuit, déposer un matériau isolant pour remplir au moins partiellement lesdites au moins deux premières tranchées pour former des premières tranchées d'isolement. Selon un mode de réalisation, chacun desdits au moins un premier transistor est un transistor MOS à canal P, la couche semiconductrice contrainte a une contrainte en compression, et la première dimension est la largeur desdits au moins un premier transistor ; ou chacun desdits au moins un premier transistor est un transistor MOS à canal N, la couche semiconductrice contrainte a une contrainte en tension, et la première dimension est la largeur desdits au moins un premier transistor. Selon un mode de réalisation, le procédé comprend en outre : avant le premier recuit, former, dans la surface de la structure semiconductrice, au moins deux troisièmes tranchées dans la deuxième direction délimitant la deuxième dimension d'au moins un deuxième transistor à former dans la structure semiconductrice, dans lequel : ledit au moins un premier transistor est un transistor MOS à canal P et la première dimension est la largeur dudit au moins un premier transistor ; et ledit au moins un deuxième transistor est un transistor MOS à canal N et la deuxième dimension est la largeur dudit au moins un deuxième transistor. Selon un mode de réalisation, la couche semiconduct30 rite contrainte a une épaisseur comprise entre 5 et 20 nm. Selon un mode de réalisation, la première dimension de chacun desdits au moins un premier transistor est comprise entre 50 et 100 nm. Selon un mode de réalisation, la structure semi35 conductrice est une structure SOI (semiconducteur sur isolant)._ B12579 - 13-GR3-0057 4 Selon un mode de réalisation, la couche semiconductrice comprend une pluralité d'ailettes semiconductrices. BREVE DESCRIPTION DES DESSINS Les caractéristiques et avantages susmentionnés, et d'autres, apparaîtront clairement avec la description détaillée suivante de modes de réalisation, donnée à titre d'illustration et non de limitation, en référence aux dessins joints dans lesquels : la figure lA est une vue en perspective d'une. portion 10 d'une structure du type silicium sur isolant (SOI) comprenant des transistors selon un exemple de réalisation de la présente description ; la figure 1B est une vue en perspective d'une portion d'une structure semiconductrice comprenant des transistors selon 15 un autre exemple de réalisation de la présente description ; les figures 2A et 2B sont des vues à plat de masques utilisés pour former des tranchées dans la structure semiconductrice de la figure lA ou 1B pendant un procédé de formation d'une couche semiconductrice contrainte selon un 20 exemple de réalisation de la présente description ; les figures 3A et 3B sont des vues à plat de masques utilisés pour former des tranchées dans la structure semiconductrice de la figure lA ou 1B pendant un procédé de formation d'une couche semiconductrice contrainte selon un autre 25 exemple de réalisation de la présente description ; les figures 4A à 4C sont des vues en coupe d'une structure SOI à divers stades pendant un procédé de formation d'une couche semiconductrice contrainte selon un exemple de réalisation de la présente description ; 30 les figures 5A à 5C sont des vues en coupe de la structure SOI à divers stades pendant un procédé de formation d'une couche semiconductrice contrainte selon un autre exemple de réalisation de la présente description ; les figures 6A à 6D sont des vues en coupe de la 35 structure SOI à divers stades pendant un procédé de formation B12579 - 13-GR3-0057 d'une couche semiconductrice contrainte selon un exemple de réalisation de la présente description ; la figure 7 est un organigramme illustrant des étapes dans un procédé de formation d'une couche semiconductrice 5 contrainte selon un exemple de réalisation de la présente description ; les figures 8A et 8B sont des vues en coupe de la structure SOI à divers stades pendant un procédé de formation d'une couche semiconductrice avec une contrainte uniaxiale selon 10 un exemple de réalisation de la présente description ; les figures 8C et 8D sont des vues en coupe de la structure SOI à divers stades pendant un procédé de formation d'une couche semiconductrice avec une contrainte uniaxiale selon un exemple de réalisation de la présente description ; 15 la figure 9 est un organigramme illustrant des étapes dans un procédé de formation d'une couche semiconductrice avec une contrainte uniaxiale selon un exemple de réalisation de la présente description ; les figures 10A à 10C sont des vues en coupe de la 20 structure SOI à divers stades pendant un procédé de formation d'une couche semiconductrice avec une contrainte uniaxiale selon un exemple de réalisation de la présente description ; et la figure 11 est un organigramme illustrant des étapes dans un procédé de formation d'une couche semiconductrice avec selon un exemple de réalisation de la 25 une contrainte uniaxiale présente description. DESCRIPTION DETAILLEE La figure LA est une vue en perspective d'une portion 100 d'une structure du type semiconducteur sur isolant (SOI). La 30 structure SOI comprend un réseau 102 de tranchées d'isolement, qui sont par exemple des isolements à tranchées peu profondes (STI), délimitant des transistors. En particulier, des tranchées verticales 104, parmi lesquelles deux sont illustrées dans la portion 100 de la figure 1A, délimitent une dimension de chaque 35 transistor, tandis que des tranchées horizontales 106, parmi B12579 - 13-GR3-0057 6 lesquelles une seule est illustrée en figure 1A, délimitent une autre dimension de chaque transistor. Dans la présente description, le terme "vertical" est utilisé pour désigner une direction des tranchées représentée comme s'étendant généra-5 lement du haut vers le bas de la page, alors que le terme "horizontal" est utilisé pour désigner une direction des tranchées représentée comme s'étendant généralement de la gauche vers la droite sur la page. Dans l'exemple de la figure 1A, la structure SOI 10 comprend un substrat 108, par exemple constitué de silicium massif, une couche d'isolant 110 formée sur le substrat 108, et une couche semiconductrice 112, formée sur la couche isolante 110 et en contact avec celle-ci. La couche isolante 110 a par exemple une épaisseur comprise entre 20 et 50 nm, et correspond 15 à une couche d'oxyde enterrée. La couche semiconductrice 112 a par exemple une épaisseur comprise entre 5 et 20 nm. La couche semiconductrice 112 est par exemple constituée de silicium ou de SiGe. Les tranchées d'isolement 104, 106 s'étendent par 20 exemple à travers les couches semiconductrices 112 et au moins partiellement dans la couche isolante 110. Dans l'exemple de la figure 1A, les tranches 104, 106 s'étendent aussi dans le substrat 108. Les tranchées d'isolement 104, 106 ont par exemple une profondeur comprise entre 7 et 300 nm. 25 La figure lA illustre un exemple d'une portion d'un transistor 113 formé dans la couche semiconductrice 112, et délimité par les tranchées d'isolement. 104 et 106. Le transistor 113 est par exemple un transistor MOS à canal P ou à canal N. Dans l'exemple de la figure 1A, le transistor 113 comprend, 30 entre les deux tranchées 104, une région de canal centrale 114, et des régions de source et de drain 116, 118 sur des côtés respectifs de la région de canal 114. Les régions de source et de drain 116, 118 sont par exemple des régions fortement dopées de la couche semiconductrice 112. B12579 - 13-GR3-0057 7 Comme cela est représenté interrompu en figure lA sur la région 113, un empilement de grille va comportant des espaceurs surplombant de source et de drain 116, 118. La transistor est définie comme étant la par des lignes en trait de canal 114 du transistor par exemple être formé, partiellement les régions longueur de grille Lg du longueur de la grille dans la direction perpendiculaire à la direction dans laquelle les tranchées d'isolement 104 sont formées. Dans la même direction que la longueur de grille Lg, une longueur de transistor LT est définie ici comme étant la longueur du transistor à partir du bord extérieur de la région de source 116 jusqu'au bord extérieur de la région de drain 118. Cette longueur de transistor LT correspond à la distance entre les bords intérieurs des tranchées d'isolement 104 qui délimitent le transistor, et est par exemple comprise entre 50 à 150 nm. Dans la direction perpendiculaire à la longueur de grille Lg, et dans la même direction que celle dans laquelle les tranchées d'isolement 104 sont formées, une-largeur de transistor WT est définie ici comme étant la largeur de la couche semiconductrice 112 entre les deux tranchées d'isolement 106 qui délimitent le transistor, et est par exemple comprise entre 50 à 100 nm. Dans l'exemple de la figure 1A, pour faciliter l'illustration, une seule des tranchées d'isolement 106 délimitant la largeur de transistor WT du transistor 113 est illustrée. Les tranchées d'isolement 104 et 106 ont par exemple des côtés inclinés, et les longueurs LT et les largeurs WT des transistors sont par exemple mesurées à partir de la section la plus large des tranchées, qui est par exemple au niveau de la surface de la couche semiconductrice 112. Bien que cela ne soit pas illustré en figure 1A, il peut y avoir des centaines ou dés milliers de transistors à canal P ou à canal N formés dans la structure SOI et délimités par le réseau 102 de tranchées d'isolement 104, 106. Chacun de ces transistors est par exemple orienté dans la même direction, B12579 - 13-GR3-0057 8 par exemple ayant une longueur de transistor LT dans la direction horizontale, et une largeur de transistor WT dans la direction verticale. Comme cela est représenté par des flèches biaxiales 120 positionnées sur la région de canal 114 de la couche semiconductrice 112 en figure 1A, la couche semiconductrice 112 est par exemple contrainte. Cette contrainte peut être une contrainte en compression, ou une contrainte en tension, et peut être biaxiale, en d'autres termes dans les deux directions de la longueur LT et de la largeur WT du transistor, ou uniaxiale, en d'autres termes soit dans la direction de la longueur LT du transistor soit dans la direction de la largeur WT du transistor. Toutefois, le terme "contrainte uniaxiale" va être aussi utilisé pour couvrir le cas dans lequel il y a une contrainte biaxiale, mais les niveaux de contrainte sont différents suivant la longueur et la largeur du transistor, la contrainte suivant l'une de ces directions étant par exemple relativement faible ou négligeable. La figure 1B est une vue en perspective d'une portion 20 140 d'une structure semiconductrice selon une variante de réalisation basée sur des transistors finFET. La structure semiconductrice 140 comprend un substrat 148, par exemple constitué de silicium massif, et une couche d'isolant 150 formée sur le substrat 148. Une couche semi- 25 conductrice 152 est formée sur la couche isolante 150 et en contact avec celle-ci, et comprend des ailettes semiconductrices définissant deux dispositifs de transistors 154, 156 disposés côte à côte. Le dispositif 154 comprend des ailettes 152A, 152B, 152C, chacune correspondant à un transistor séparé, ayant un 30 canal de type P ou de type N, et contrôlé par une grille commune 158 formée sensiblement perpendiculaire aux ailettes 152A à 152C, et couvrant une portion intermédiaire de chacune des ailettes. La couche isolante 150 a par exemple une épaisseur comprise entre 20 et 50 nm et correspond à une couche d'oxyde 35 enterrée. La couche semiconductrice 152, et en particulier B12579 - 13-GR3-0057 9 chacune des ailettes 152A à 152C, a par exemple une épaisseur comprise entre 20 et 50 nm. Les ailettes sont par exemple constituées de silicium ou de SiGe. Le dispositif 156 est par exemple identique au dispositif 154. La largeur WT de chaque transistor de la structure de la figure 1B correspond à la largeur de chaque ailette, alors que la longueur LT de chaque transistor correspond par exemple à la longueur de chaque ailette. Afin de former les ailettes des transistors, des tranchées sont par exemple formées dans une direction entre les ailettes pour délimiter la largeur WT de chaque ailette de transistor, et d'autres tranchées sont par exemple formées dans la direction perpendiculaire pour délimiter la longueur de chaque ailette de transistor. Les tranchées d'isolement 104, 106 de la figure lA ou les ailettes de la figure 1B sont par exemple formées pendant des première et deuxième phases, chacune impliquant une opération de photolithographie séparée, comme on va le décrire maintenant en référence aux figures 2A, 2B, 3A et 3B. La figure 2A représente, en vue à plat, un exemple de masque, appelé masque RX, utilisé pendant une première phase pour former les tranchées d'isolement horizontales 106 de la structure SOI de la figure lA ou pour délimiter les largeurs WT des ailettes de la figure 1B, selon un exemple de réalisation, trois tranchées 106 étant illustrées en figure 2A. Des zones rectangulaires hachurées en diagonale s'étendant de la gauche vers la droite en figure 2A représentent les zones, notées RX, de chaque côté des tranchées d'isolement 106. dans lesquelles le masque est présent. Les tranchées d'isolement 106 ont par exemple une largeur comprise entre 30 et 300 nm. La figure 2B représente, en vue à plat, un exemple d'un autre masque, appelé masque RC, utilisé pendant une deuxième phase pour former les tranchées d'isolement verticales 104 de la structure SOI de la figure 1A ou pour délimiter les longueurs LT des ailettes de la figure 1B, selon un exemple de réalisation, trois tranchées 104 étant illustrées en figure 2B. B12579 - 13-GR3-0057 10 Dans cet exemple, le masque RC est appliqué après que le masque RX de la figure 2A a déjà été utilisé pour former les tranchées d'isolement 106. Des zones vierges, notées RC, s'étendant du haut vers le bas en figure 2B représentent les zones dans lesquelles les tranchées d'isolement 104 sont formées. Les tranchées d'isolement 104 ont par exemple une largeur comprise entre 30 et 300 nm. Les figures 3A et 3B représentent des vues à plat similaires à celles des figures 2A et 2B respectivement, mais correspondant au cas dans lequel le masque RC est appliqué pendant la première phase comme cela est représenté en figure 3A, et le masque RX est appliqué pendant la deuxième phase comme cela est représenté en figure 3B. On va maintenant décrire des procédés pour appliquer une contrainte à la couche semiconductrice 112 de la figure 1A, en faisant référence aux vues en coupe des figures 4A à 4C, des figures 5A à 5C, et des figures 6A à 6D. De tels procédés sont par exemple utilisés pour appliquer une contrainte uniaxiale, mais dans certains modes de réalisation, ces procédés pourraient également être utilisés pour appliquer une contrainte biaxiale, si par exemple ils sont appliqués suivant à la fois les longueurs et les largeurs des transistors. En outre, dans certains modes de réalisation, la couche semiconductrice 112 peut être précontrainte à un certain niveau, et les procédés décrits dans la suite peuvent être utilisés pour renforcer la contrainte de façon uniaxiale, détendre la contrainte de façon uniaxiale et/ou modifier la contrainte de façon uniaxiale pour passer d'une contrainte en tension à une contrainte en compression, ou vice-versa. En outre, l'homme de l'art saura comment les enseignements -pourraient aussi être appliqués au mode de réalisation finFET de la figure 1B. Les figures 4A à 4C et 5A à 5C sont des vues en coupe correspondant à des coupes prises suivant la ligne en pointillés A-A' représentée en figure 2A, dans la direction verticale et 35 passant perpendiculairement aux zones de masque RX. Les coupes B12579 - 13-GR3-0057 11 des figures 4A à 4C et 5A à 5C correspondent aussi à des coupes prises suivant la ligne en pointillés A-A' représentée en figure 3A, dans la direction horizontale et passant perpendiculairement aux zones de masque RC. En d'autres termes, les tranchées horizontales et verticales 106, 104 étant formées dans les première et deuxième phases, ces procédés sont par exemple appliqués pendant la première phase correspondant aux figures 2A et 3A. En variante, il apparaîtra clairement à partir de la description suivante que ces procédés pourraient en plus ou à la place être appliqués pendant la deuxième phase correspondant aux figures 2B et 3B. En référence à la figure 4A, on supposera que la structure comprend initialement le substrat 108, la couche isolante 110, et la couche semiconductrice 112, et que les 15 couches suivantes ont aussi été formées sur la structure SOI : - une couche d'oxyde sacrificielle 402 recouvrant la couche semiconductrice 112, par exemple utilisée pendant une implantation de caisson ; - une couche 404 de SiN, par exemple d'une épaisseur 20 comprise entre 40 et 60 nm, formée sur la couche 402 ; - une couche de masque dur 406, par exemple comprise entre 40 et 60 nm, formée en TEOS ou un autre matériau approprié, et formée sur la couche 404 ; - une couche de carbone déposée à la tournette (SOC) 25 et/ou de revêtement anti-réfléchissant en silicium (SiARC) 408 formée sur la couche de masque dur 406, et ayant par exemple une épaisseur comprise entre 200 et 300 nm ; et - une couche de résine photosensible 410 formée sur la couche 408, et ayant par exemple une épaisseur comprise entre 30 100 et 200 nm. Il sera clair pour l'homme de l'art qu'une ou plusieurs des couches susmentionnées pourraient être omises dans certains modes de réalisation, comme l'une quelconque des couches 402, 404 et 406. B12579 - 13-GR3-0057 12 Comme cela est représenté en figure 4A, pendant une opération de photolithographie, la couche de résine photosensible 410 est attaquée, et des tranchées 412 sont formées. La couche de résine photosensible 410 est par exemple modelée par 5 le masque RX ou RC de la figure 2A ou 3A, les régions de masque dur 406 entre les tranchées 412 correspondant aux zones RX de la figure 2A, ou les tranchées elles-mêmes correspondant aux zones RC de la figure 3A. Les tranchées 412 sont par exemple moins profondes que les tranchées d'isolement 104, 106, et s'étendent 10 par exemple jusqu'à la couche d'oxyde sacrificielle 402, au-dessus de la couche semiconductrice 112, ou au niveau de la surface de la couche semiconductrice 112 dans le cas où il n'y a pas de couche d'oxyde 402. Comme cela est représenté en figure 4B, dans une 15 opération suivante, les couches 408 et 410 sont par exemple retirées par une étape de gravure appropriée, et une implantation 414 est réalisée par l'intermédiaire des tranchées 412, pour implanter des atomes dans Jes régions 416 de la couche semiconductrice 112. Par exemple, l'implantation est faite en 20 germanium, avec un niveau d'énergie d'environ 40 KeV, par exemple compris entre 30 KeV et 50 KeV, et avec une densité comprise entre 1014 et 5x1014 atomes/cm3. Cette implantation 414 par exemple rend amorphe les régions 416 de la couche semiconductrice 112 en dessous de 25 chaque tranchée 412. Par exemple, les régions 416 deviennent des régions SiGe amorphes dans le cas où la.couche semiconductrice 112 est en silicium ou en SiGe, et l'implantation est en germanium. Un recuit est ensuite réalisé pour diminuer tempo- 30 rairement la viscosité de la couche isolante 110, et aussi pour faire en sorte qu'une contrainte en tension soit exercée par les régions 416 dans les portions de la couche semiconductrice 112 de chaque côté de ces régions 416. Le phénomène de contrainte induit par l'amorphisation 35 et le recuit est par exemple décrit plus en détail dans la B12579 - 13-GR3-0057 13 publication intitulée "Molecular Dynamic Simulation Study of Stress Memorization in Si Dislocations", Tzer-Min Shen et at., Research and Development, Taïwan Semiconductor Manufacturing Company (TSMC), dont le contenu fait partie de la présente description dans les limites où cela est autorisé par la loi. Par exemple, la couche isolante 110 est formée en dioxyde de silicium, et la diminution de la viscosité de la couche isolante 110 est obtenue par un recuit entre 950°C et 1150°C, pendant 15 minutes ou plus. Par exemple, le recuit est réalisé à une température comprise entre 950°C et 1050°C pendant une durée comprise entre 30 et 60 minutes, ou entre 1050°C et 1150°C pendant une durée comprise entre 15 et 45 minutes. En variante, la couche isolante 110 pourrait être formée en un matériau qui a naturellement une viscosité inférieure à celle du dioxyde de silicium, par exemple en BPSG (verre de silicium bore phosphore), et le recuit est réalisé à une température comprise entre 900°C et 1100°C pendant 5 minutes ou plus. Par exemple, le recuit est réalisé entre 900°C et 1000°C pendant une durée comprise entre 15 et 30 minutes, ou entre 1000°C et 1100°C pendant une durée comprise entre 5 et 20 minutes. En diminuant temporairement la viscosité de la couche isolante 110, la couche isolante 110 se détend par exemple de telle sorte que, lorsqu'elle se refroidit et que la viscosité augmente, la contrainte dans la couche semiconductrice 112 est maintenue non seulement par les régions 116, mais aussi par la couche isolante sous-jacente 110. Comme cela. est représenté en figure 4C, dans une opération suivante, la profondeur des tranchées 412 est augmentée par une étape de gravure supplémentaire pour former des tranchées 412' correspondant aux tranchées d'isolement 104 ou 106. En faisant cela, la totalité ou la plupart des atomes implantés dans la couche semiconductrice 112 par l'intermédiaire des tranchées 412 sont retirés, et il se produit une certaine détente de la couche semiconductrice 112. Cependant, un certain B12579 - 13-GR3-0057 14 niveau de contrainte est maintenu mécaniquement dans la couche semiconductrice 112 par la couche isolante 110. Par exemple; dans le cas où le canal à former dans la couche semiconductrice contrainte résultante est un canal de type N, afin d'exercer une contrainte en tension sur la région de canal dans la direction de la longueur LT, l'implantation est par exemple appliquée aux tranchées 412 formées par le masque RC de la figure 3A. En variante, dans le cas où le canal à former dans la 10 couche semiconductrice contrainte résultante est un canal de type P, afin d'exercer une contrainte en tension sur la région de canal dans la direction de la largeur WT, l'implantation est par exemple appliquée aux tranchées 412 formées par le masque RX de la figure 2A. 15 Les figures 5A à 5C illustrent des opérations desti- nées à appliquer une contrainte dans la couche semiconductrice 112 en tant que variante de celles des figures 4A à 4C décrites précédemment. Comme cela est représenté en figure 5A, la structure 20 initiale est par exemple sensiblement identique à celle de la figure 4A, et ne va être décrite de nouveau en détail. Cependant, une différence est que, plutôt que les tranchées 412 soient formées en s'étendant jusqu'à la couche d'oxyde sacrificielle 402, des tranchées 502 plus profondes sont formées dans 25 les mêmes emplacements que les tranchées 412. Les tranchées plus profondes 502 s'étendent par exemple jusqu'à la surface supérieure de la couche isolante 110, ou partiellement dans celle-ci. Comme cela est représenté en figure 5B, dans une 30 opération suivante, les couches 408 et 410 sont par exemple retirées par une étape de gravure appropriée, et une couche 504 d'un matériau de contrainte est déposée, par exemple par procédé CVP (dépôt de vapeur chimique), remplissant les tranchées 502. Le matériau de contrainte est un matériau qui, lorsqu'il est 35 déposé dans les tranchées 502, exerce une contrainte en compres- B12579 - 13-GR3-0057 15 sion ou en tension, par l'intermédiaire des parois latérales des tranchées 502, sur la couche semiconductrice 112. Par exemple, le matériau de contrainte a un coefficient de dilatation thermique (CTE) supérieur ou inférieur à celui du matériau formant la couche semiconductrice 112, de sorte qu'une contrainte est exercée lorsque ce matériau est chauffé. Une fois que la couche 504 a été déposée, une opération de recuit est par exemple réalisée pour chauffer le matériau de contrainte et la couche semiconductrice 112, ce qui provoque la génération de la contrainte en tension ou en compression, et aussi pour diminuer temporairement la viscosité de la couche isolante 110. Par exemple, la couche isolante 110 est formée en dioxyde de silicium, et la diminution de la viscosité de la couche isolante 110 est obtenue par un recuit à une température comprise entre 950°C et 1150°C, pendant 15 minutes ou plus. Par exemple, le recuit est réalisé entre 950°C et 1050°C pendant une durée comprise entre 30 et 60 minutes, ou entre 1050°C et 1150°C pendant une durée comprise entre 15 et 45 minutes. En variante, la couche isolante 110 pourrait être formée en un matériau qui a naturellement une viscosité plus faible que celle du dioxyde de silicium, par exemple en BPSG, et le recuit est effectué entre 900°C et 1100°C pendant 5 minutes ou plus. Par exemple, le recuit est réalisé entre 900°C et 1000°C pendant une durée comprise entre 15 et 30 minutes, ou entre 1000°C et 1100°C pendant une durée comprise entre 5 et 20 minutes. En diminuant temporairement la viscosité de la couche isolante 110, la couche isolante 110 par exemple se détend de telle sorte que, lorsqu'elle se refroidit et que sa viscosité augmente, la contrainte dans la couche semiconductrice 112 est maintenue non seulement par les régions 116, mais aussi par la couche isolante sous-jacente 110. Par exemple, dans le cas où le canal à former dans la couche semiconductrice contrainte résultante 112 est un canal de type N, la couche 112 est par exemple en silicium, et le 35 matériau déposé par exemple a un CTE inférieur à celui du B12579 - 13-GR3-0057 16 silicium, afin d'exercer une contrainte en tension sur la région de canal dans la direction de la longueur LT lorsqu'il est chauffé. Dans un tel cas, les tranchées 502 correspondent par exemple à celles créées par le masque RC de la figure 3A. En variante, dans le cas où le canal à former dans la couche semiconductrice contrainte résultante est un canal de type P, la couche 112 est par exemple en SiGe, et le matériau déposé a par exemple un CTE supérieur à celui du SiGe, afin d'exercer une contrainte en compression sur la région de canal dans la direction de la longueur LT lorsqu'il est chauffé. Dans un tel cas, les tranchées 502 correspondent par exemple à celles créées par le masque RC de la figure 3A. Des exemples de matériaux de contrainte qui peuvent être utilisés comprennent le tungstate de zirconium ZrW208 ayant un CTE de -7,2x10-6 K-1 inférieur à celui du silicium, et l'oxyde d'hafnium Hf02 et le nitrure de titane TiN ayant chacun un CTE supérieur à celui du silicium germanium. Comme cela est représenté en figure 5C, dans une operation suivante, la profondeur des tranchées 502 est augmentée par une autre étape de gravure pour former des tranchées 502' correspondant aux tranchées d'isolement 104 ou 106. En réalisant cela, le matériau déposé dans les tranchées 502 est sensiblement ou complètement retiré, et une certaine détente de la couche semiconductrice 112 se produit. Toutefois, un certain niveau de contrainte est maintenu mécaniquement dans la couche semiconductrice 112 par la couche isolante 110. Les figures 6A à 6D sont des vues en coupe illustrant un exemple d'opérations suivantes réalisées, par exemple, après l'opération de la figure 4C ou 5C. Comme cela est représenté en figure 6A, les tranchées d'isolement 104 ou 106 sont par exemple formées en déposant sur les tranchées 412'/502' une couche d'oxyde 602, puiS une couche de SiN 604.. Les tranchées sont ensuite remplies d'une couche 606 d'un matériau isolant comme de l'oxyde pour former les tranchées B12579 - 13-GR3-0057 1'7 d'isolement 106 ou 104 pendant la première phase de la figure 2A ou 3A. La formation, pendant la deuxième phase de la figure 2B ou 3B, des autres tranchées 104 ou 106 pas encore formées, 5 peut être réalisée de manière standard, en utilisant une opération de photolithographie standard. En variante, pendant la deuxième phase, avant de former les autres tranchées d'isolement, la couche semiconductrice 112 peut être contrainte de nouveau, mais dans la 10 direction orthogonale, avec le même type de contrainte que celle introduite pendant la première phase, en utilisant le procédé des figures 4A à 4C. En tant qu'autre variante, pendant la deuxième phase, avant de former les autres tranchées d'isolement, la couche 15 semiconductrice 112 peut être contrainte de nouveau, mais dans la direction orthogonale, avec le même type de contrainte ou le type opposé à celui introduit pendant la première phase, en utilisant le procédé des figures 5A à 5C, comme on le va décrire maintenant en référence aux figures 6B à 6D. 20 Les figures 6B à 6D sont des vues en coupe corres- pondant à des coupes prises suivant la ligne en pointillés B-B' représentée en figure 2B, dans la direction horizontale et passant perpendiculairement aux zones de masque RC. Les coupes des figures 6B à 6D correspondent aussi à des coupes prises 25 suivant la ligne en pointillés B-B' représentée en figure 3B, dans la direction verticale et passant perpendiculairement aux zones de masque RX. Comme cela est représenté en figure 6B, une couche de carbone déposée à la tournette (SOC) et/ou de revêtement anti- 30 réfléchissant en silicium (SiARC) 608 est formée sur la couche de. masque dur 406, et a par exemple une épaisseur comprise entre 200 et 300 nm. En outre, une couche de résine photosensible 610 est formée sur la couche 608, et a par exemple une épaisseur comprise entre 100 et 200 nm. B12579 - 13-GR3-0057 18 Pendant une opération de photolithographie suivante, la résine photosensible 610 est attaquée, et des tranchées 612 sont formées. La résine photosensible est par exemple modelée selon les masques représentés en figures 2B ou 3B, soit les 5 tranchées 612 correspondant aux zones RC de la figure 2B, soit les régions de masque dur 406 entre les tranchées correspondant aux zones RX de la figure 3B. Toutefois, les tranchées 612 sont par exemple moins profondes que les tranchées d'isolement 104, 106, et par exemple s'étendent vers le bas jusqu'à la surface de 10 la couche isolante 110, ou partiellement dans celle-ci. Comme cela est représenté en figure 6C, dans une opération suivante, les couches 608 et 610 sont par exemple retirées par une gravure appropriée, et une couche 614 de matériau de contrainte est déposée, par exemple par dépôt CVP 15 (dépôt de vapeur chimique), remplissant les tranchées 612. Le matériau de contrainte est par exemple sélectionné pour avoir un CTE qui, lorsqu'il est chauffé, renforce la contrainte uniaxiale dans la couche semiconductrice 112. Par conséquent, si une contrainte en tension a été appliquée à la couche semiconduc- 20 trice 112 pendant la première phase, pendant la deuxième phase une contrainte en compression est par exemple appliquée, et vice-versa. Comme dans l'opération de la figure 5B, une opération de recuit est par exemple réalisée pour chauffer le matériau de 25 contrainte et la couche semiconductrice 112, provoquant la génération de la contrainte en tension ou en compression, et aussi pour diminuer temporairement la viscosité de la couche isolante 110. Par exemple, la couche isolante 110 est formée en dioxyde de silicium, et la diminution de la viscosité de la 30 couche isolante 110 est obtenue en effectuant un recuit à une température comprise entre 950°C et 1150°C, pendant 15 minutes ou plus. Par exemple, le recuit est réalisé entre 950°C et 1050°C pendant une durée comprise entre 30 et 60 minutes, ou entre 1050°C et 1150°C pendant une durée comprise entre 15 et 45 35 minutes. En variante, la couche isolante 110 pourrait être B12579 - 13-GR3-0057 19 formée en un matériau qui a naturellement une viscosité inférieure à celle du dioxyde de silicium, par exemple en BPSG, et le recuit est réalisé entre 900°C et 1100°C pendant 5 minutes ou plus. Par exemple, le recuit est réalisé entre 900°C et 1000°C pendant une durée comprise entre 15 et 30 minutes, ou entre 1000°C et 1100°C pendant une durée comprise entre 5 et 20 minutes. Comme cela est représenté en figure 6D, une opération suivante similaire à celle de la figure 5C est réalisée, dans laquelle la profondeur des tranchées 612 est augmentée par une étape de gravure supplémentaire pour former les tranchées d'isolement 104 ou 106, le matériau de contrainte étant partiellement ou entièrement retiré dans le processus. La figure 7 est un organigramme illustrant des opéra-15 tions dans un procédé pour former une couche semiconductrice contrainte. Dans une opération 702, des tranchées partielles dans une première direction sont formées dans une surface d'une structure semiconductrice ayant une couche semiconductrice en 20 contact avec une couche isolante. Les tranchées sont partielles en ce qu'elles sont par exemple moins profondes que les tranchées d'isolement à profondeur complète qui doivent être formées. Par exemple, les tranchées partielles s'arrêtent avant la couche semiconductrice 112 dans l'exemple de la figure 4A, ou 25 s'étendent jusqu'à la surface de la couche isolante 110 ou dans celle-ci dans l'exemple de la figure 5A. Dans une opération suivante 704, une contrainte, est introduite dans la couche semiconductrice par l'intermédiaire' des tranchées partielles, par exemple en introduisant un 30 matériau, comme des atomes implantés dans la couche semiconductrice, et en effectuant un recuit, comme cela a été décrit précédemment en référence à la figure 4B, ou en déposant un matériau de contrainte dans les tranchées au niveau de la couche semiconductrice, et en effectuant un recuit, comme cela a été 35 décrit précédemment en référence aux figures 5B et 6C. En outre, B12579 - 13-GR3-0057 20 la viscosité de la couche isolante est temporairement diminuée par le recuit, tout en maintenant la contrainte dans la couche semiconductrice. Dans une opération suivante 706, la profondeur des tranchées partielles est augmentée pour former des tranchées d'isolement dans la première direction délimitant une dimension, comme la largeur WT ou la longueur LT d'un transistor à former dans la structure semiconductrice. Les figures 8A à 8D sont des vues en coupe illustrant 10 des opérations dans un procédé de formation d'une couche semiconductrice avec une contrainte uniaxiale selon un autre exemple de réalisation de la présente description. Un tel procédé est par exemple utilisé pour transformer une, couche semiconductrice ayant une contrainte biaxiale en une couche 15 ayant une contrainte uniaxiale, et/ou pour conserver ou renforcer une contrainte uniaxiale déjà présente dans une couche semiconductrice. Par exemple, le procédé des figures 8A à 8D pourrait être appliqué à la structure de la figure 4C ou 5C décrite précédemment, ou bien les étapes des figures 6A à 6D 20 pourraient être adaptées pour intégrer le procédé des figures 8A à 8D. En variante, le procédé des figures 8A à 8D pourrait être réalisé indépendamment de tout procédé décrit précédemment, il apparaîtra aussi clairement à l'homme de l'art comment on pourrait appliquer le procédé des figures 8A à 8D à la structure 25 FinFET de la figure 1B. Les vues en coupe des figures 8A et 8B correspondent par exemple à des coupes prises suivant la ligne en pointillés A-A' des figures 2A ou 3A. Comme cela est représenté en figure 8A, la structure 30 initiale est par exemple la même que celle des figures 4C et 5C, et les couches ont été notées avec de mêmes références numériques et ne vont pas être décrites de nouveau en détail. Les tranchées sont toutefois notées 802 en figure 8A, et pourraient correspondre aux tranchées 412' ou 502' décrites 35 précédemment. En effet, ces tranchées 802 correspondent à des B12579 - 13-GR3-0057 21 tranchées d'isolement, qui ne sont pas encore remplies avec un matériau isolant, qui délimitent l'une des dimensions du transistor à former, par exemple la longueur LT ou la largeur WT du transistor, et par exemple s'étendent à travers la structure SOI au moins en descendant jusqu'à la couche isolante 110, et par exemple dans le substrat 108. La figure 8B illustre une opération suivante dans laquelle les tranchées 802 sont revêtues des couches d'oxyde et de SiN 602 et 604 décrites précédemment, et la couche 606 de matériau isolant, comme de l'oxyde, est déposée pour remplir les tranchées 802. Comme cela est représenté par des flèches doubles sur les figures 8A et 8B, avant et/ou après le remplissage des tranchées 802 avec de l'oxyde, une opération de recuit est réalisée pour détendre de façon uniaxiale la couche semiconductrice contrainte 112 en diminuant temporairement la viscosité de la couche isolante 110. Par exemple, la couche isolante 110 est formée en dioxyde de silicium, et la diminution de la viscosité de la couche isolante 110 est obtenue en réalisant un recuit à une température comprise entre 950°C et 1150°C, pendant 15 minutes ou plus. Par exemple, le recuit est réalisé entre 950°C et 1050°C pendant une durée comprise entre 30 et 60 minutes, ou entre 1050°C et 1150°C pendant une durée comprise entre 15 et 45 minutes. En variante, la couche isolante 110 pourrait être formée en un matériau qui a naturellement une viscosité inférieure à celle du dioxyde de silicium, par exemple en. BPSG, et le recuit est réalisé à une température comprise entre 90-0°C et 1100°C pendant 5 minutes ou plus. Par exemple, le recuit est réalisé entre 900°C et 1000°C pendant une durée comprise entre 15 et 30 minutes, ou entre 1000°C et 1100°C pendant une durée comprise entre 5 et 20 minutes. En référence aux figures 2A et 3A, on notera que la détente résultant de cette opération de recuit est sensiblement uniaxiale, puisque seules les tranchées 104 ou 106 ont été 35 formées, et ainsi la couche semiconductrice forme des bandes qui B12579 - 13-GR3-0057 22 maintiennent une contrainte suivant leur longueur. En effet, dans le cas de la figure 2A, seules les tranchées correspondant aux tranchées d'isolement 106 ont été formées, et ainsi il y aura une détente seulement dans la direction perpendiculaire, comme cela est représenté par des flèches doubles dans cette figure. Dans le cas de la figure 3A, seules les tranchées correspondant aux tranchées d'isolement 104 ont été formées, et ainsi une détente ne va se produire que dans la direction perpendiculaire représentée par des doubles flèches dans cette figure. La figure 8C représente une opération suivante, et illustre la coupe B-B' de la figure 2B ou 3B. Comme cela est illustré, des tranchées 804 sont formées, qui correspondent par exemple aux tranchées 612 de la figure 6D, ou résultent d'une opération de photolithographie standard. Comme cela est représenté en figure 8D, dans une opération suivante, les tranchées 804 sont revêtues des couches d'oxyde et de SiN 616 et 618 comme cela a été décrit précédemment, et la couche 620 de matériau isolant, comme de l'oxyde, est déposée pour remplir les tranchées 804. Un recuit des tranchées d'isolement est ensuite réalisé, par exemple avec la même température et la même durée que l'opération de recuit décrite précédemment en relation avec la figure 8B. Bien que le recuit des tranchées d'isolement puisse conduire à une autre détente de la couche semiconductrice contrainte 112, une telle détente sera biaxiale, et ainsi la nature uniaxiale de la contrainte va être au moins partiellement maintenue. En outre, le recuit des tranchées d'isolement peut être réalisé à température réduite, et/ou pendant une durée réduite, afin de limiter la diminution de la viscosité de la couche isolante 110,-et ainsi améliorer la conservation de la contrainte uniaxiale. La figure 9 est un organigramme illustrant des opérations dans un procédé de formation d'une couche semicondutrice ayant une contrainte uniaxiale. B12579 - 13-GR3-0057 23 Dans une première opération 902, au moins deux premières tranchées sont formées dans la surface de la couche semiconductrice dans une première direction délimitant une première dimension, comme la largeur WT ou la longueur LT, d'au 5 moins un premier transistor à former dans la structure semiconductrice. Comme cela a été mentionné précédemment en relation avec les figures 8A à 8D, la couche semiconductrice est par exemple pré-contrainte de façon uniaxiale ou biaxiale. La formation des premières tranchées peut inclure ou 10 pas le remplissage des tranchées avec une couche de matériau isolant. Dans une opération suivante 904, un premier recuit est réalisé pour diminuer la viscosité de la couche isolante de la structure semiconductrice. Par exemple, le premier recuit est 15 réalisé à une température comprise entre 1000°C et 1150°C, et pendant une durée d'au moins 30 minutes. Dans une opération suivante 906, au moins deux deuxièmes tranchées sont formées dans la structure semiconductrice dans une deuxième direction délimitant une deuxième 20 dimension dudit au moins un transistor. Dans le cas où la première dimension est la longueur LT des transistors, la deuxième dimension est par exemple la largeur WT des transistors, et vice-versa. Les deuxièmes tranchées sont ensuite par exemple 25 remplies d'un matériau isolant, comme une couche d'oxyde. Dans le cas où les premières tranchées n'ont pas aussi été remplieS d'un matériau isolant pendant l'opération 902, ces tranchées sont aussi par exemple remplies en même temps que les deuxièmes tranchées. 30 Optionnellement, le procédé comprend en outre une opération suivante 908 dans laquelle un deuxième recuit est réalisé, pour chauffer les tranchées d'isolement. Le deuxième recuit est par exemple réalisé à une température comprise entre 900 et 1000°C, et pendant une durée comprise entre 15 et 30 35 minutes. B12579 - 13-GR3-0057 24 Par exemple, dans le cas où le canal à former dans la couche semiconductrice contrainte résultante est un canal de type N, initialement, la couche semiconductrice 112 a par exemple une contrainte en tension biaxiale, et afin de détendre la région de canal dans la direction de largeur WT, les premières tranchées correspondent par exemple à celles formées en utilisant le masque RX de la figure 2A. En variante, dans le cas où le canal à former dans la couche semiconductrice contrainte résultante est un canal de type P, initialement, la couche semiconductrice 112 a par exemple une contrainte en compression biaxiale, et afin de détendre la région de canal dans la direction de la largeur WT, ici encore les premières tranchées correspondent par exemple à celles formées en utilisant le masque RX de la figure 2A. Les figures 10A à 10C sont des vues en coupe illustrant des. opérations dans un procédé de formation d'une couche semiconductrice avec une contrainte uniaxiale selon un exemple de réalisation de la présente description. En particulier, ce procédé est par exemple utilisé pour transformer une couche semiconductrice ayant une contrainte biaxiale en une couche ayant une contrainte uniaxiale, et/ou pour conserver ou renforcer une contrainte uniaxiale déjà présente dans une couche semiconductrice. Par exemple, le procédé des figures 10À à 10C pourrait 25 être appliqué à la structure de la figure 4C ou de la figure 5C, décrite précédemment, ou bien les étapes des figures 6A à 6D ou des figures 8A à 8D pourraient être adaptées pour intégrer un tel procédé. En variante, le procédé des figures 10A à 10C peut être réalisé indépendamment de tout procédé décrit précédemment. 30 En outre, plutôt que d'être appliqué à des tranchées d'isolement d'une structure SOI, le procédé des figures 10A à 10C pourrait également être appliqué à des tranchées d'isolement d'une structure en silicium massif, ou aux tranchées entre les ailettes dans la structure FinFET'de la figure 1B. B12579 - 13-GR3-0057 25 Les coupes des figures 10A à 10C correspondent par exemple à la coupe indiquée par la ligne en pointillés A-A' en figure 2A ou en figure 3A, ou à celle indiquée par la ligne en pointillés B-B' en figure 2B ou en figure 3B. Comme cela est représenté en figure 10A, la structure initiale est par exemple la même que celle des figures 4C et 5C, et les couches ont été référencées avec les mêmes références numériques et ne vont pas être décrites de nouveau en détail. Les tranchées sont toutefois notées 1002 en figure 10A, et par exemple correspondent aux tranchées 412' ou 502' des figures 4C et 5C, aux tranchées 612 de la figure 6D, aux tranchées 802 de la figure 8B ou aux tranchées 804 de la figure 8D. Ces tranchées 1002 correspondent à des tranchées d'isolement, remplies d'un matériau isolant comme de l'oxyde, qui délimitent l'une des dimensions du transistor à former, par exemple la longueur LT ou la largeur WT du transistor, et par exemple s'étendent à travers la structure SOI au moins dans la couche isolante 110, et par exemple dans le substrat 108. Une ligne 1003 en trait mixte en figure 10A représente un niveau abaissé auquel le dispositif doit par exemple être planarisé. Une telle planarisation conduit par exemple à une certaine détente de la couche semiconductrice contrainte 112, que le dispositif ait une structure SOI ou massive. Comme cela est représenté en figure 10B, dans une 25 étape suivante, une couche SOC (carbone déposé à la tournette) et/ou de revêtement antiréfléchissant en silicium (SiARC) 1004 est formée sur la structure semiconductrice, et une couche de résine photosensible 1006 est déposée sur la couche 1004. Une opération de photolithographie est ensuite utilisée pour former 30 des tranchées 1008, chacune étant par exemple-alignée sur l'une correspondante des tranchées 1002. Chacune des tranchées 1008 s'étend par exemple jusqu'à la surface de la couche 606 de matériau isolant. Les tranchées sont par exemple formées en utilisant un masque similaire aux masques RX ou RC des figures 35 2A, 2B, 3A et 3B. B12579 - 13-GR3-0057 26 Une implantation est ensuite par exemple réalisée, dans chacune des tranchées 1002, par l'intermédiaire des tranchées 1008 correspondantes. Par exemple, l'implantation .se fait en un matériau altérant la viscosité du matériau isolant remplissant chacune des tranchées 1002. Dans un exemple, le matériau est du bore ou du phosphore, implanté avec une concentration comprise entre 1012 et 1014 atomes/cm3, et avec une énergie comprise entre 70 et 150 keV pour le bore, ou avec une énergie comprise entre 200 et 300 keV pour le phosphore, en fonction des couches présentes au-dessus des tranchées. Comme cela est représenté en figure 10C, dans une opération suivante, le dispositif est planarisé, par exemple par une opération CMP (polissage chimico-mécanique), pour descendre jusqu'au niveau de la ligne en traits mixtes 1003. Comme cela est représenté par des doubles flèches en figure 10C, le retrait d'une ou plusieurs des couches recouvrant la couche semiconductrice 112 provoque une détente, qui est renforcée dans la direction de la coupe A-A' en raison de la viscosité réduite du matériau isolant remplissant les tranchées 1002. La figure 11 est un organigramme illustrant des opérations dans un procédé de formation d'une couche semiconductrice ayant une contrainte uniaxiale selon un exemple de réalisation. Dans une première opération 1102, une ou plusieurs premières tranchées d'isolement sont formées dans une première direction pour délimiter, une première dimension, comme la largeur WT ou la longueur LT de transistor, d'un ou plusieurs transistors à former. Dans une opération suivante 1104, une ou plusieurs deuxièmes tranchées d'isolement sont formées dans une deuxième direction pour délimiter une deuxième dimension, comme la longueur LT ou la largeur WT desdits un ou plusieurs transistors. Dans une opération suivante 1106, la viscosité du 35 matériau isolant remplissant les premières tranchées est B12579 - 13-GR3-0057 27 diminuée en implantant sélectivement des atomes d'un matériau dans les premières tranchées d'isolement et pas dans les deuxièmes tranchées d'isolement. Dans certains modes de réalisation, cette opération d'implantation peut être réalisée avant que les deuxièmes tranchées d'isolement soient formées dans l'opération 1104. Dans une opération suivante 1108, une opération de recuit est optionnellement réalisée, correspondant par exemple à un recuit des tranchées d'isolement après l'opération d'implan- tation 1106. Dans une opération suivante 1110, une ou plusieurs couches, par exemple comprenant une couche de masque dur, recouvrant la couche semiconductrice, sont retirées. Dans un certain mode de réalisation, ces dites une ou plusieurs couches comprennent une couche formée directement sur la couche semiconductrice. Par exemple, dans le cas où le canal à former dans la couche semiconductrice contrainte résultante est un canal de type N, afin de maintenir une contrainte en tension dans la région de canal dans la direction de la longueur LT des transistors, les premières tranchées correspondent par exemple à celles formées en utilisant le masque RC de la figure 3A. En variante, dans le cas où le canal à former dans la couche semiconductrice contrainte résultante est un canal de type P, afin de maintenir une contrainte en compression dans la-région de canal dans - la direction de la longueur -LT, les premières tranchées correspondent par exemple à celles formées en utilisant le masque RX de la figure 2A. Un avantage des divers modes de réalisation décrits 30 ici est qu'on peut introduire ou renforcer une contrainte uniaxiale dans une couche semiconductrice de façon simple et à faible coût. Une telle contrainte uniaxiale présente l'avantage d'assurer une mobilité améliorée des porteurs de charge dans la région de canal d'un transistor par rapport à une couche semi35 conductrice ayant un niveau de contrainte biaxiale similaire, En B12579 - 13-GR3-0057 28 particulier, les présents inventeurs ont découvert' qu'en renforçant une contrainte uniaxiale, par exemple en introduisant une contrainte dans une seule direction ou en détendant une couche semiconductrice contrainte de façon biaxiale dans une seule direction, on peut obtenir un gain en performance. Par exemple, dans un canal de type P, la mobilité des porteurs de charge peut être améliorée par la présence d'une contrainte en compression dans la direction de la longueur des transistors, et une détente ou une contrainte en tension dans la direction de la largeur des transistors. Dans un canal de type N, la mobilité des porteurs de charge peut être améliorée par la présence d'une contrainte en tension dans la direction de la longueur des transistors, et une détente ou une contrainte en compression dans la direction de la largeur des transistors. Avec la description ainsi faite d'au moins un mode de réalisation illustratif, diverses altérations, modifications et améliorations apparaîtront facilement à l'homme de l'art. Par exemple, bien qu'on ait décrit des exemples spécifiques de couches et de matériaux qui peuvent être utilisés pendant les diverses étapes de photolithographie, il sera clair pour l'homme de l'art qu'il existe une grande gamme de techniques équivalentes qui pourraient être utilisées, en utilisant des couches de matériaux différents. En outre, il sera clair pour l'homme de l'art que les diverses caractéristiques décrites en relation avec les divers modes de réalisation décrits ici peuvent être combinées, dans des variantes de réalisation, selon des combinaisons quelconques. REVENDICATIONS1. Procédé pour former une couche semiconductrice ayant une contrainte uniaxiale, comprenant : former, dans une surface d'une structure semiconductrice comportant une couche semiconductrice contrainte (112) et 5 une couche isolante (110), au moins deux premières tranchées (802) dans une première direction délimitant une première dimension (WT ou LT) d'au moins un premier transistor à former dans la structure semiconductrice ; réaliser un premier recuit pour diminuer la viscosité 10 de la couche isolante (110) ; et former, dans ladite surface après le premier recuit, au moins deux deuxièmes tranchées (804) dans une deuxième direction délimitant une deuxième dimension (LT ou WT) dudit au moins un transistor. 15 2. Procédé selon la revendication 1, comprenant en outre : déposer un matériau isolant pour remplir au moins partiellement lesdites au moins deux deuxièmes tranchées (804) pour former des deuxièmes tranchées d'isolement (104, 106) ; et 20 réaliser un deuxième recuit pour diminuer la viscosité du matériau isolant. 3. Procédé selon la revendication 2, dans lequel le premier recuit a une température et/ou une durée qui sont supérieures à' celles du deuxième recuit. 25 4. Procédé selon la revendication -2 ou 3, dans lequel : le premier recuit est réalisé à une température comprise entre 1000°C et 1150°C ; et le deuxième recuit est réalisé à une température 30 comprise entre 900 et 1000°C. 5. Procédé selon l'une quelconque des revendications 2 à 4, dans lequel 'le premier recuit est réalisé pendant une durée comprise entre 30 et 90 minutes ; ëtB12579 - 13-GR3-0057 30 le deuxième recuit est réalisé pendant une durée comprise entre 15 et 30 minutes. - 6. Procédé selon l'une quelconque des revendications 2 à 5, dans lequel le dépôt du matériau isolant comprend en outre de remplir au moins partiellement lesdites au moins deux premières tranchées (802) pour former des premières tranchées d'isolement (106, 104). 7. Procédé selon l'une quelconque des revendications 1 à 5, comprenant en outre, avant le premier recuit, le dépôt d'un matériau isolant pour remplir au moins partiellement lesdites au moins deux premières tranchées pour former des premières tranchées d'isolement (106, 104). 8. "Procédé selon l'une quelconque des revendications 1 à 7, dans lequel : chacun desdits au moins un premier transistor est un transistor MOS à canal P, la couche semiconductrice contrainte a une contrainte en compression, et la première dimension est la largeur (411) desdits au moins un premier transistor ; ou chacun desdits au moins un premier transistor est un 20 transistor MOS à canal N, la couche semiconductrice contrainte a une contrainte en tension, et la première dimension est la largeur (W1) desdits au moins un premier transistor. 9. Procédé selon l'une quelconque des revendications 1 à 7, comprenant en outre : 25 avant le premier recuit, former, dans la surface de la structure semiconductrice, au moins deux troisièmes tranchées dans la deuxième direction délimitant la deuxième dimension (LT ou WT) d'au moins un deuxième transistor à former dans la structure semiconductrice, dans lequel 30 ledit au moins un premier transistor est un transistor MOS à canal P et la première dimension est la largeur (WT) dudit au moins un premier transistor ; et ledit au moins un deuxième transistor est un transistor MOS à canal N et la deuxième dimension est la largeur 35 (WT) dudit au moins un deuxième transisto-r.B12579 - 13-GR3-0057 31 des revendications contrainte (112) a 10. Procédé selon l'une quelconque 1 à 9, dans lequel la couche semiconductrice une épaisseur comprise entre 5 et 20 nm. des revendications 11. Procédé selon l'une quelconque 1 à 10, dans lequel la première dimension de chacun desdits au moins un premier transistor est comprise entre 50 et 100 nm. 12. Procédé selon l'une quelconque des revendications 1 à 11, dans lequel la structure semiconductrice est une structure SOI (semiconducteur sur isolant). 13. Procédé selon l'une quelconque des revendications 1 à 12, dans lequel la couche semiconductrice (112, 312) comprend une pluralité d'ailettes semiconductrices (152A, 152B, 152C).