FR 3013920 A1 20150529 FR 1361560 A 20131125 Dispositif électronique de commutation avec réduction des courants de fuite et procédé de commande correspondant Des modes de mise en oeuvre et de réalisation de l'invention concernent la réduction des courants de fuite dans les dispositifs électroniques de commutation, en particulier mais non exclusivement pour des applications d'échantillonnage/blocage (sample and hold) de signaux analogiques. L'invention s' applique avantageusement mais non limitativement aux systèmes à très basse consommation, tels que des microcontrôleurs très basse consommation qui utilisent des références de tension devant être aussi stables que possible. De telles références de tension sont généralement obtenues par échantillonnage/blocage d'une tension d'entrée sur un condensateur. Plus précisément, dans une application d'échantillonnage/blocage, un commutateur reçoit en entrée une tension et, pendant une durée d'échantillonnage (« sample ») délivre cette tension à un condensateur connecté sur sa borne de sortie. Pendant la période de blocage (« hold ») le commutateur est ouvert (c'est-à-dire non passant), et, en raison de courants de fuite, le condensateur peut selon les cas, soit se décharger vers la masse, soit se charger vers la tension d'alimentation, ce qui crée donc une instabilité de la tension présente aux bornes du condensateur. Selon un mode de mise en oeuvre et de réalisation, il est proposé de réduire autant que possible les courants de fuite du commutateur pendant les périodes de blocage tout en chargeant plus vite le condensateur de sortie pendant les périodes d'échantillonnage. Selon un aspect, il est proposé un procédé de commande d'un dispositif électronique, ce dispositif comprenant une borne d'entrée, une borne de sortie et au moins un bloc de commutation comportant un transistor principal MOS, par exemple un transistor NMOS ou un transistor PMOS, possédant une première électrode de conduction et une deuxième électrode de conduction connectée à la borne de sortie ; le procédé comprend une commande du transistor principal de façon à lui conférer un état passant ou un état bloqué. Selon une caractéristique générale de cet aspect, le procédé comprend en outre, lorsque ledit transistor principal est dans son état passant, une connexion de son substrat et de sa première électrode de conduction à la borne d'entrée et lorsque ledit transistor est dans son état bloqué, -une isolation de sa première électrode de conduction de la borne d'entrée et une application sur cette première électrode de conduction d'une première tension de polarisation choisie pour réduire un courant de fuite entre les deux électrodes de conduction du transistor principal (cette première tension de polarisation pouvant être une tension nulle lorsque le transistor principal est un transistor PMOS, ou bien une tension d'alimentation lorsque le transistor principal est un transistor NMOS), et -une application sur le substrat du transistor principal d'une deuxième tension de polarisation choisie pour réduire un courant de fuite circulant dans le transistor principal vers ou provenant de la sortie (cette deuxième tension de polarisation étant par exemple la tension d'alimentation lorsque le transistor principal est un transistor PMOS ou bien la tension nulle lorsque le transistor principal est un transistor NMOS). Ce courant de fuite est celui qui circule entre le substrat du transistor principal et son électrode de conduction connectée à la borne de sortie. Ainsi, connecter le substrat et la première électrode de conduction du transistor principal à la borne d'entrée lorsque celui-ci est dans son état passant permet de diminuer la tension de seuil de ce transistor et par conséquent sa résistance à l'état passant (résistance RoN), ce qui permet de charger plus rapidement un condensateur de sortie relié à la borne de sortie du dispositif. Par ailleurs, la diminution de la résistance du transistor principal dans son état passant, permet de réduire la largeur du transistor MOS et donc la taille des jonctions en inverse connectées à la borne de sortie et à l'origine des courants de fuite circulant vers ou en provenance de la borne de sortie. En outre l'application de la deuxième tension de polarisation sur le substrat du transistor principal dans son état bloqué, permet également de réduire la taille de ces jonctions en inverse connectées à la borne de sortie et à l'origine des courants de fuite circulant vers ou en provenance de la borne de sortie. Selon un autre aspect, il est proposé un dispositif électronique comprenant une borne d'entrée, une borne de sortie et un bloc de commutation comportant un transistor principal MOS commandable par un signal de commande principal, possédant une première électrode de conduction et une deuxième électrode de conduction connectée à la borne de sortie, et des moyens de commande principaux configurés pour délivrer le signal de commande principal de façon à conférer audit transistor principal MOS un état passant ou un état bloqué. Selon une caractéristique générale de cet autre aspect, le bloc de commutation comprend en outre des premiers moyens de contrôle configurés pour, lorsque ledit transistor principal est dans son état passant, connecter son substrat et sa première électrode de conduction à la borne d'entrée, et lorsque ledit transistor principal est dans son état bloqué, isoler sa première électrode de conduction de la borne d'entrée et appliquer sur cette première électrode de conduction une première tension de polarisation choisie pour réduire un courant de fuite entre les deux électrodes de conduction du transistor principal, et appliquer sur le substrat du transistor principal une deuxième tension de polarisation choisie pour réduire la circulation d'un courant de fuite vers ou provenant de la borne de sortie. Selon un mode de réalisation, les premiers moyens de contrôle comprennent un premier transistor auxiliaire MOS, commandable par un premier signal de commande auxiliaire, connecté entre ladite première électrode de conduction du transistor principal et l'entrée, un deuxième transistor auxiliaire MOS, commandable par un deuxième signal de commande auxiliaire, ayant une première électrode de conduction connectée à la borne d'entrée et une deuxième électrode de conduction, un troisième transistor auxiliaire MOS, commandable par un troisième signal de commande auxiliaire, ayant une première électrode de conduction configurée pour recevoir ladite deuxième tension de polarisation et une deuxième électrode de conduction connectée à la deuxième électrode de conduction du deuxième transistor auxiliaire ainsi qu'aux substrats des premier et deuxième transistors auxiliaires, un quatrième transistor auxiliaire MOS, commandable par un quatrième signal de commande auxiliaire, connecté entre la première électrode de conduction du transistor principal et une borne d'alimentation destinée à recevoir la première tension de polarisation, des premiers moyens de commande auxiliaires configurés pour délivrer le premier signal de commande auxiliaire de façon à conférer au premier transistor auxiliaire un état passant lorsque le transistor principal est dans son état passant et un état bloqué lorsque le transistor principal est dans son état bloqué, des deuxièmes moyens de commande auxiliaires configurés pour délivrer le deuxième signal de commande auxiliaire de façon à conférer au deuxième transistor auxiliaire un état passant lorsque le transistor principal est dans son état passant et un état bloqué lorsque le transistor principal est dans son état bloqué, des troisièmes moyens de commande auxiliaires configurés pour délivrer le troisième signal de commande de façon à conférer au troisième transistor auxiliaire un état bloqué lorsque le transistor principal est dans son état passant et un état passant lorsque le transistor principal est dans son état bloqué, des quatrièmes moyens de commande auxiliaires configurés pour délivrer le quatrième signal de commande de façon à conférer au quatrième transistor auxiliaire un état bloqué lorsque le transistor principal est dans son état passant et un état passant lorsque le transistor principal est dans son état bloqué. Selon un mode de réalisation, le transistor principal et les premier, deuxième et troisième transistors auxiliaires sont des transistors MOS de même type de canal tandis que le transistor principal et le quatrième transistor auxiliaire sont des transistors MOS de types de canal différents, et les premier, deuxième et quatrième signaux de commande auxiliaires sont identiques et complémentaires par rapport au troisième signal de commande auxiliaire. Dans certaines applications, par exemple dans des applications de capacités commutées, la tension à la borne d'entrée peut elle-même être une tension présente aux bornes d'un condensateur d'entrée. Dans ce cas, il est préférable de limiter également les fuites vers ou provenant de la borne d'entrée pendant les périodes de blocage du dispositif de commutation. Aussi, selon un mode de réalisation, le bloc de commutation comprend en outre des deuxièmes moyens de contrôle configurés pour, lorsque le deuxième transistor auxiliaire est dans son état bloqué, isoler sa deuxième électrode de conduction de la deuxième électrode de conduction du troisième transistor auxiliaire et appliquer sur la deuxième électrode de conduction du deuxième transistor auxiliaire une troisième tension de polarisation choisie pour réduire un courant de fuite entre les deux électrodes de conduction du deuxième transistor auxiliaire. Selon un mode de réalisation, les deuxièmes moyens de contrôle comprennent un cinquième transistor auxiliaire, commandable par un cinquième signal de commande auxiliaire, possédant une première électrode de conduction et son substrat connectés à la deuxième électrode de conduction du troisième transistor auxiliaire, une deuxième électrode de conduction connectée à la deuxième électrode de conduction du deuxième transistor auxiliaire, un sixième transistor auxiliaire, commandable par un sixième signal de commande auxiliaire connecté entre la deuxième électrode de conduction du deuxième transistor auxiliaire et une borne d'alimentation destinée à recevoir la troisième tension de polarisation, des cinquièmes moyens de commande auxiliaires configurés pour délivrer le cinquième signal de commande auxiliaire de façon à conférer au cinquième transistor auxiliaire un état bloqué lorsque le deuxième transistor auxiliaire est dans son état bloqué et un état passant lorsque le deuxième transistor auxiliaire est dans son état passant, et des sixièmes moyens de commande auxiliaires configurés pour délivrer le sixième signal de commande auxiliaire de façon à conférer au sixième transistor auxiliaire un état bloqué lorsque le deuxième transistor auxiliaire est dans son état passant et un état passant lorsque le deuxième transistor auxiliaire est dans son état bloqué. Selon un mode de réalisation, le deuxième transistor auxiliaire et le cinquième transistor auxiliaire sont des transistors MOS de même type de canal, le deuxième transistor auxiliaire et le sixième transistor auxiliaire sont des transistors MOS de types de canal différents, et les deuxième, cinquième et sixième signaux de commande auxiliaires sont identiques. La première tension de polarisation et la troisième tension de polarisation sont avantageusement identiques. Par ailleurs, de façon à ne pas perturber les signaux en entrée et en sortie du dispositif, il est préférable que chaque moyen de commande auxiliaire soit configuré pour délivrer le signal de commande auxiliaire correspondant de façon temporellement retardée par rapport au signal de commande principal. Si la tension présente à la borne d'entrée reste toujours positive et inférieure à la tension d'alimentation diminuée de la tension de seuil d'un transistor NMOS, alors le transistor principal peut être un transistor NMOS, et dans un tel mode de réalisation, la première tension de polarisation est la tension d'alimentation et la deuxième tension de polarisation est la tension nulle, par exemple la masse. Si la tension d'entrée est toujours comprise entre la tension d'alimentation et la tension de seuil d'un transistor PMOS, alors le transistor principal peut être un transistor PMOS, et dans un tel mode de réalisation, la première tension de polarisation est la tension nulle (par exemple la masse), et la deuxième tension de polarisation est la tension d'alimentation. Si par contre la tension d'entrée peut être quelconque, et varier entre la tension nulle et la tension d'alimentation, on peut alors prévoir que le dispositif électronique comprenne un premier bloc de commutation contenant un transistor principal PMOS connecté en parallèle avec un deuxième bloc de commutation comportant un transistor principal NMOS, les moyens de commande principaux du premier bloc de commutation et les moyens de commande principaux du deuxième bloc de commutation délivrant alors respectivement deux signaux de commande principaux complémentaires. Selon un mode de réalisation, le dispositif peut former un échantillonneur bloqueur et comprendre un premier condensateur connecté à la borne de sortie et éventuellement un deuxième condensateur connecté à la borne d'entrée. Selon un autre aspect, il est proposé un circuit intégré comprenant un dispositif électronique tel que défini ci-avant. D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de mise en oeuvre et de réalisation, nullement limitatifs, et des dessins annexés sur lesquels : -les figures 1 à 10 illustrent schématiquement différents modes de mise en oeuvre et de réalisation de l'invention. Sur la figure 1, la référence DIS désigne un dispositif électronique formant dans cet exemple non limitatif, un échantillonneur bloqueur incorporé au sein d'un circuit intégré CI. Le dispositif comporte un bloc de commutation BLC possédant une borne d'entrée BE formant également la borne d'entrée du dispositif DIS, et destiné à recevoir une tension analogique VR, éventuellement délivrée par un condensateur CE connecté entre la borne d'entrée BE et la masse. Le bloc de commutation BLC comporte également une borne de sortie BS, formant également la borne de sortie du dispositif, délivrant une tension VRH aux bornes d'un condensateur CS connecté entre la borne de sortie BS et la masse. Le bloc de commutation comporte un élément de commutation TR, par exemple un transistor MOS commandable sur sa grille par un signal de commande principal SCP délivré par des moyens de commande principaux MCP. Le transistor est ainsi commandé de façon à lui conférer un état passant où un état bloqué. Le bloc de commutation BLC comporte également des premiers moyens de contrôle MCTL1 sur lesquels on reviendra plus en détail ci-après. La figure 2 illustre plus en détail un premier mode de réalisation d'un bloc de commutation BLC1P comportant, en tant qu'élément de commutation TR, un transistor principal PMOS Ti. On suppose donc ici que la tension d'entrée VR est comprise entre la tension d'alimentation Vdd et la tension de seuil d'un transistor PMOS. Ce transistor Ti comporte une grille G1 destinée à recevoir un signal A, délivré par les moyens de commande principaux MCP, en tant que signal de commande principal SCP. Le transistor Ti comporte une première électrode de conduction Ell et une deuxième électrode de conduction E21 connectée à la borne de sortie BS. L'homme du métier sait qu'une électrode de conduction d'un transistor peut être considérée comme la source ou le drain en fonction du type de transistor et de la polarisation appliquée à l'électrode de conduction. Ainsi, pour un transistor PMOS, l'électrode de conduction qui a le potentiel le plus bas est le drain tandis que pour un transistor NMOS, l'électrode de conduction qui a le potentiel le plus bas est la source. Le transistor Ti possède également un substrat Bl. En fonction de la valeur du signal A, le transistor principal Ti peut être dans un état bloqué (si A est égal à la tension d'alimentation Vdd par exemple) ou dans un état passant (si A est égal à la tension nulle, la masse par exemple). Le bloc de commutation BLC1P comprend alors les premiers moyens de contrôle MCTL1P qui sont configurés pour, lorsque le transistor principal Ti est dans son état passant, connecter son substrat B1 et sa première électrode de conduction Ell à la borne d'entrée BE, et, lorsque le transistor Ti est dans son état bloqué, isoler sa première électrode de conduction El 1 de la borne d'entrée BE et appliquer sur cette première électrode de conduction une première tension de polarisation choisie, ici la masse GND, pour réduire le courant de fuite entre ces deux électrodes de conduction Ell et E21, et appliquer sur le substrat B1 une deuxième tension de polarisation, ici la tension d'alimentation Vdd, pour réduire le courant de fuite vers la borne de sortie BS. Plus précisément, dans ce mode de réalisation, les premiers moyens de contrôle MCTL1P comprennent un premier transistor auxiliaire PMOS T3, commandable sur sa grille G3 par un premier signal de commande auxiliaire A' délivré par des premiers moyens de commande auxiliaires MCX1P. Ces premiers moyens de commande auxiliaires MCX1P sont configurés pour délivrer le premier signal de commande auxiliaire A' de façon à conférer au premier transistor auxiliaire T3 un état passant lorsque le transistor principal Ti est dans son état passant et un état bloqué lorsque le transistor principal Ti est dans son état bloqué. Le premier transistor auxiliaire T3 comporte une première électrode de conduction E13 connectée à la borne d'entrée BE et une deuxième électrode de conduction E23 connectée à la première électrode de conduction Ell du transistor principal Ti. Les premiers moyens de contrôle MCTL1P comportent également un deuxième transistor auxiliaire PMOS T7 commandable sur sa grille G7 par un deuxième signal de commande auxiliaire, qui est ici également le signal A', émis par des deuxièmes moyens de commande auxiliaires MCX2P. Là encore, ces deuxièmes moyens de commande auxiliaires sont configurés pour conférer au deuxième transistor auxiliaire T7 un état passant lorsque le transistor principal Ti est dans son état passant et un état bloqué lorsque le transistor principal Ti est dans son état bloqué. Le deuxième transistor auxiliaire T7 a une première électrode de conduction E17 connectée à la borne d'entrée BE et une deuxième électrode de conduction E27. Les premiers moyens de contrôle MCTL1P comportent également un troisième transistor auxiliaire PMOS T9, commandable sur sa grille G9 par un troisième signal de commande auxiliaire AN' délivré par des troisièmes moyens de commande auxiliaires MCX3P. Le signal de commande AN' est le signal complémentaire du signal A'. De ce fait, les troisièmes moyens de commande auxiliaires sont configurés de façon à conférer au troisième transistor auxiliaire T9 un état bloqué lorsque le transistor principal Ti est dans son état passant et un état passant lorsque le transistor principal Ti est dans son état bloqué. Le troisième transistor auxiliaire T9 possède une première électrode de conduction E19 connectée à la tension d'alimentation Vdd et une deuxième électrode de conduction E29 connectée aux substrats Bl, B3 et B7 des transistors Ti, T3 et T7 respectivement. Enfin, les premiers moyens de contrôle MCTL1P comportent un quatrième transistor auxiliaire NMOS T5 commandable sur sa grille G5 par un quatrième signal de commande auxiliaire A' délivré par des quatrièmes moyens de commande auxiliaires MCX4P. De ce fait, le quatrième transistor auxiliaire T5 est dans un état bloqué lorsque le transistor principal Ti est dans un état passant et dans un état passant lorsque le transistor principal Ti est dans son état bloqué. Le transistor auxiliaire T5 comporte une première électrode de conduction E15 connectée à la première électrode de conduction Ell du transistor Ti et à la deuxième électrode de conduction E23 du transistor T3, et une deuxième électrode de conduction E25 connectée à une borne d'alimentation, ici la masse GND. Bien que les différents moyens de commande MCP, MCX1P, MCX2P, MCX3P, MCX4P aient été représentés sur la figure 2 de façon distincte, ils peuvent en pratique être réalisés par un bloc de commande unique à base de circuits et de portes logiques délivrant les signaux de commande A, A' et AN'. Par ailleurs, comme illustré sur la figure 3, il est préférable, afin de ne pas perturber l'entrée et la sortie du bloc de commutation, que les signaux de commande auxiliaires A' et AN' soient temporellement décalés par rapport au signal de commande principal A. Ceci peut en pratique être réalisé par l'intermédiaire de modules de retard temporels, tels que des inverseurs par exemple. En fonctionnement, lorsque le transistor principal Ti est passant, les transistors T3 et T7 sont passants et les transistors T5 et T9 sont bloqués. De ce fait, de par le transistor T7, les substrats B1, B3 et B7 des transistors Ti, T3 et T7 sont reliés à la borne d'entrée BE et donc à la tension d' entrée VR. Ainsi, la différence de potentiel source/substrat des transistors T3 et Ti est nulle. Il en résulte donc une suppression de l'effet substrat, une diminution de la tension de seuil de ces transistors et par conséquent une diminution de leur résistance d'accès RoN à l'état passant. Le condensateur CS se charge donc plus rapidement. Lorsque le transistor principal Ti est dans son état bloqué, les transistors T3 et T7 sont également bloqués. Par contre, les transistors T5 et T9 sont passants. Puisque le transistor T3 est bloqué, la première électrode de conduction Ell du transistor Ti est isolée de la borne d'entrée BE. Et, puisque le transistor T5 est passant, cette première électrode de conduction Ell est tirée à la masse. Par ailleurs, puisque le transistor Ti est bloqué, la tension sur la grille Gl est égale à la tension d'alimentation Vdd. La première électrode de conduction El 1 du transistor Ti est par conséquent son drain et la différence de potentiel entre la grille et le drain de ce transistor Ti est alors égale à Vdd, ce qui place le transistor Ti dans un état « surbloqué », et minimise les fuites drain/source de ce transistor Ti, c'est-à-dire le courant de fuite circulant entre les deux électrodes de conduction Ell et E21. Par ailleurs, puisque le transistor T9 est passant, les substrats des transistors Ti, T3 et T7, et en particulier le substrat B1 du transistor Ti, sont portés à la tension d'alimentation Vdd. De ce fait, comme illustré sur la figure 4, la seule jonction PN en inverse connectée à la borne de sortie BS est la jonction entre la zone P+ de la deuxième électrode de conduction E21 et le substrat Bl. Et, comme on le voit sur la figure 4, lorsque le dispositif est réalisé dans une technologie substrat massif (« bulk »), le substrat du transistor Ti est un caisson semiconducteur WN avec sa prise de substrat B1 dopée N+, et cette jonction J1 en inverse est de taille réduite par rapport notamment à la jonction PN J2 entre le caisson semiconducteur WN et le substrat sous-jacent SB. Cette jonction J2, également polarisée en inverse, présente des fuites mais entre la tension d'alimentation Vdd et la masse GND. Mais, ces fuites ne sont pas de nature à charger le condensateur CS. Et l'on voit que la surface de la jonction PN J1 est bien plus petite que la surface de la jonction J2. Les fuites du courant Ti t vers la borne de sortie BS ont donc également été réduites. Lorsque la tension d'entrée VR est elle-même une tension résultant d'un échantillonnage/blocage d'un dispositif précédent, et présente aux bornes du condensateur d'entrée CE, il est préférable également de réduire le courant de fuite entre les deux électrodes de conduction E17 et E27 du deuxième transistor auxiliaire T7 lorsque celui-ci est dans son état bloqué. C'est le rôle des deuxièmes moyens de contrôle MCTL2P dont un mode de réalisation est illustré sur la figure 5. Plus précisément, ces moyens MCTL2P sont configurés pour, lorsque le deuxième transistor auxiliaire T7 est dans un état bloqué, isoler sa deuxième électrode de conduction E27 de la deuxième électrode de conduction E29 du troisième transistor auxiliaire T9 et appliquer sur la deuxième électrode de conduction E27 du deuxième transistor auxiliaire T7, une tension de polarisation choisie pour réduire le courant de fuite entre les deux électrodes E17 et E27 de ce deuxième transistor auxiliaire, cette tension de polarisation étant ici la masse. Et, à cet égard, les deuxièmes moyens de contrôle MCTL2P comprennent un cinquième transistor auxiliaire T11, commandable sur sa grille Gll par un cinquième signal de commande auxiliaire qui est ici le signal A' émis par des cinquièmes moyens de commande auxiliaires MCX5P. Le cinquième transistor auxiliaire T11 possède une première électrode de conduction E111 et un substrat B 1 1 connectés à la deuxième électrode de conduction E29 du troisième transistor auxiliaire T9. Le cinquième transistor auxiliaire T11 possède également une deuxième électrode de conduction E211 connectée à la deuxième électrode de conduction E27 du deuxième transistor auxiliaire T7. Les deuxièmes moyens de contrôle MCTL2P comportent également un sixième transistor auxiliaire NMOS T13, commandable sur sa grille G13 par un sixième signal de commande auxiliaire, qui est ici le signal A', délivré par des sixièmes moyens de commande auxiliaires MCX6P. Ces moyens MCX5P et MCX6P peuvent par conséquent faire partie du bloc de commande incorporant déjà les autres moyens auxiliaires MCX1P-MCX4P et les moyens de commande principaux MCP. Le sixième transistor auxiliaire T13 possède une première électrode de conduction E113 connectée à la deuxième électrode de conduction E27 du transistor T7 et à la deuxième électrode de conduction E211 du transistor T11 ainsi qu'une deuxième électrode de conduction E213 connectée à la masse GND. Lorsque le deuxième transistor auxiliaire T7 est dans son état bloqué, le transistor auxiliaire T11 est également bloqué et le transistor T9 passant. Le transistor T13 est également passant appliquant par conséquent la masse GND sur la deuxième électrode de conduction E27 du transistor T7. Cette deuxième électrode E27 est isolée de la deuxième électrode de conduction E29 du transistor T9 et par conséquent de la tension d'alimentation Vdd par le transistor T11 qui est bloqué. Puisque le transistor T7 est bloqué, la différence de tension entre la grille G7 du second transistor T7 et son drain (électrode E27) est égale à Vdd, ce qui, comme expliqué ci-avant pour le transistor Ti, conduit à « surbloquer » le transistor T7 et à par conséquent minimiser le courant de fuite entre ces deux électrodes de conduction E17 et E27. Lorsque la tension d'entrée VR est une tension qui ne varie qu'entre « 0 » et Vdd moins la tension de seuil d'un transistor NMOS, on peut alors utiliser, au lieu du bloc de commutation BLC2P, le bloc de commutation BLC2N illustré sur la figure 6, qui comprend comme transistor principal, le transistor NMOS T2. Comme on le voit sur la figure 6, la structure du bloc BLC1N est une structure duale par rapport à la structure du bloc BLC1P. Les transistors NMOS T2, T4, T8, T10 sont fonctionnellement analogues aux transistors PMOS Ti, T3, T7 et T9 du bloc BLC1P et le transistor PMOS T6 du bloc BLC1N est fonctionnellement analogue au transistor NMOS T5 du bloc BLC1P. Les moyens de commande principaux MCP et les moyens de commande auxiliaires MCX1N-MCX4N du bloc BLC1N délivrent des signaux de commande complémentaires par rapport à ceux respectivement délivrés par les moyens de commande MCP et MCX1PMCX4P associés au bloc de commutation BLC1P. Et, cette fois-ci, la première électrode de conduction E110 du transistor T10 du bloc BLC1N est reliée à la masse GND tandis que la deuxième électrode de conduction E26 du transistor T6 est reliée à la tension d'alimentation Vdd. Là encore, comme illustré sur la figure 7, il est préférable que les signaux complémentaires AN' et A' soient temporellement retardés par rapport au signal de commande principal AN. D'une façon analogue à ce qui a été décrit ci-avant pour le bloc de commutation BLC1P, lorsque le transistor principal T2 du bloc BLC1N est passant, son substrat B2 est relié à la borne d'entrée BE, ce qui permet de diminuer la tension de seuil et par conséquent la résistance d'accès et par conséquent de charger plus vite le condensateur CS. Par ailleurs, lorsque le transistor T2 est bloqué, d'une façon analogue à ce qui a été décrit ci-avant pour le bloc BLC1P, le transistor T6 tire la première électrode E12 du transistor T2 à la tension d'alimentation Vdd, ce qui conduit à « surbloquer » le transistor T2 et par conséquent à réduire au minimum les fuites de courant entre les deux électrodes de conduction E12 et E22 du transistor T2. De même, lorsque le transistor T2 est bloqué, son substrat B2 est porté à la masse par l'intermédiaire du transistor T10 passant, ce qui, comme illustré sur la figure 8, et par analogie avec ce qui a été décrit ci-avant pour le boc BLC2P, limite le courant de fuite provenant du condensateur CS à la fuite Tic de la jonction en inverse J2 entre le substrat et l'électrode de conduction E22 du transistor T2. Le substrat du transistor T2 est dans la technologie « substrat massif » le caisson WP avec sa prise de substrat B2 dopée P+. Ce caisson WP est isolé du substrat SB sous-jacent par une couche NISO polarisée à Vdd. Les fuites des jonctions J3 et J4 en inverse le sont entre Vdd et la masse mais ne concernent pas la borne de sortie B S. Par ailleurs, lorsque la borne d'entrée BE est connectée à un condensateur CE, il est également préférable, comme illustré sur la figure 9, de prévoir que le bloc de commutation BLC1N comporte des deuxièmes moyens de contrôle MCTL2N ayant une structure duale et un fonctionnement dual de ceux relatifs aux deuxièmes moyens de contrôle MCTL2P de façon à surbloquer le deuxième transistor auxiliaire T8 et réduire ainsi au maximum les fuites de courant entre les deux électrodes E18 et E28 de ce transistor T8. Là encore, les transistors T12 et T14 correspondent respectivement aux transistors T11 et T13 des deuxièmes moyens de contrôle MCTL2P et sont commandés de façon complémentaire par rapport aux transistors T11 et T13. Lorsque la tension d'entrée VR est quelconque, le dispositif DIS peut alors avoir une structure CMOS c'est-à-dire comporter un bloc de commutation du type BLC1P et un bloc de commutation du type BLC1N (figure 10) connectés en parallèle entre la borne d'entrée BE et la borne de sortie BS. Les transistors principaux PMOS et NMOS de ces blocs de commutation sont alors commandés de façon complémentaire par les moyens de commande principaux MCP. Avec une structure du type de celle de la figure 10, on peut obtenir une réduction des fuites globales du dispositif de commutation DIS dans un rapport 50 par rapport à une structure classique de commutateur comportant un transistor PMOS connecté en parallèle avec un transistor NMOS, le substrat du transistor PMOS étant connecté en permanence à la tension d'alimentation Vdd et le substrat du transistor NMOS connecté en permanence à la masse. REVENDICATIONS1. Dispositif électronique, comprenant une borne d'entrée, une borne de sortie et un bloc de commutation (BLC1P ; BLC1N) comportant un transistor principal MOS (T1 ; T2) commandable par un signal de commande principal, possédant une première électrode de conduction et une deuxième électrode de conduction connectée à la borne de sortie, et des moyens de commande principaux (MCP) configurés pour délivrer le signal de commande principal de façon à conférer audit transistor principal MOS un état passant ou un état bloqué, caractérisé en ce que le bloc de commutation comprend en outre des premiers moyens de contrôle (MCTL1P ; MCTL1N) configurés pour, lorsque ledit transistor principal (T1 ; T2) est dans son état passant, connecter son substrat et sa première électrode de conduction à la borne d'entrée (BE), et lorsque ledit transistor principal (T1 ; T2) est dans son état bloqué, isoler sa première électrode de conduction de la borne d'entrée et appliquer sur cette première électrode de conduction une première tension de polarisation (GND ; Vdd) choisie pour réduire un courant de fuite entre les deux électrodes de conduction du transistor principal, et appliquer sur le substrat du transistor principal une deuxième tension de polarisation (Vdd ; GND) choisie pour réduire un courant de fuite vers ou provenant de la borne de sortie. 2. Dispositif selon la revendication 1, dans lequel les premiers moyens de contrôle (MCTL1P ; MCTL1N) comprennent un premier transistor auxiliaire MOS (T3 ; T4), commandable par un premier signal de commande auxiliaire (A' ; AN'), connecté entre ladite première électrode de conduction du transistor principal (Ti ; T2) et l'entrée (BE), un deuxième transistor auxiliaire MOS (T7 ; T8), commandable par un deuxième signal de commande auxiliaire (A' ; AN'), ayant une première électrode de conduction connectée à l'entrée et une deuxième électrode de conduction,un troisième transistor auxiliaire MOS (T9 ; T10), commandable par un troisième signal de commande auxiliaire (AN' ; A'), ayant une première électrode de conduction configurée pour recevoir ladite deuxième tension de polarisation (Vdd ; GND) et une deuxième électrode de conduction connectée à la deuxième électrode de conduction du deuxième transistor auxiliaire (T7 ; T8) ainsi qu'aux substrats du premier transistor auxiliaire (T3 ; T4), du deuxième transistor auxiliaire (T7 ; T8) et du transistor principal (T1 ; T2), un quatrième transistor auxiliaire MOS (T5 ; T6), commandable par un quatrième signal de commande auxiliaire (A' ; AN'), connecté entre la première électrode de conduction du transistor principal (T1 ; T2) et une borne d'alimentation destinée à recevoir la première tension de polarisation (GND ; Vdd), des premiers moyens de commande auxiliaires (MCX1P ; MCX1N) configurés pour délivrer le premier signal de commande auxiliaire (A' ; AN') de façon à conférer au premier transistor auxiliaire (T3 ; T4) un état passant lorsque le transistor principal est dans son état passant et un état bloqué lorsque le transistor principal est dans son état bloqué des deuxièmes moyens de commande auxiliaires (MCX2P ; MCX2N) configurés pour délivrer le deuxième signal de commande auxiliaire (A' ; AN') de façon à conférer au deuxième transistor auxiliaire (T7 ; T8) un état passant lorsque le transistor principal est dans son état passant et un état bloqué lorsque le transistor principal est dans son état bloqué, des troisièmes moyens de commande auxiliaires (MCX3P ; MCX3N) configurés pour délivrer le troisième signal de commande (AN' ; A') de façon à conférer au troisième transistor auxiliaire (T9 ; T10) un état bloqué lorsque le transistor principal est dans son état passant et un état passant lorsque le transistor principal est dans son état bloqué, des quatrièmes moyens de commande auxiliaires (MCX4P ; MCX4N) configurés pour délivrer le quatrième signal de commande (A' ; AN') de façon à conférer au quatrième transistor auxiliaire (T5 ;T6) un état bloqué lorsque le transistor principal est dans son état passant et un état passant lorsque le transistor principal est dans son état bloqué. 3. Dispositif selon la revendication 2, dans lequel le transistor principal (Ti ; T2) et les premier (T3 ; T4), deuxième (T7 ; T8) et troisième (T9 ; T10) transistors auxiliaires sont des transistors MOS de même type de canal tandis que le quatrième transistor auxiliaire (T5 ; T6) est un transistor MOS de type de canal différent, et les premier, deuxième et quatrième signaux de commande auxiliaires sont identiques et complémentaires par rapport au troisième signal de commande auxiliaire. 4. Dispositif selon l'une des revendications 2 ou 3, dans lequel le bloc de commutation (BLC1P ; BLC1N) comprend en outre des deuxièmes moyens de contrôle (MCTL2P ; MCTL2N) configurés pour, lorsque le deuxième transistor auxiliaire (T7 ; T8) est dans son état bloqué, isoler sa deuxième électrode de conduction de la deuxième électrode de conduction du troisième transistor auxiliaire et appliquer sur la deuxième électrode de conduction du deuxième transistor auxiliaire (T7 ; T8) une troisième tension de polarisation (GND ; Vdd) choisie pour réduire un courant de fuite entre les deux électrodes de conduction du deuxième transistor auxiliaire (T7 ; T8). 5. Dispositif selon la revendication 4, dans lequel les deuxièmes moyens de contrôle (MCTL2P ; MCTL2N) comprennent un cinquième transistor auxiliaire (T11 ; T12), commandable par un cinquième signal de commande auxiliaire (A' ; AN'), possédant une première électrode de conduction et son substrat connectés à la deuxième électrode de conduction du troisième transistor auxiliaire (T9 ; T10), une deuxième électrode de conduction connectée à la deuxième électrode de conduction du deuxième transistor auxiliaire (T7 ; T8), un sixième transistor auxiliaire (T13 ; T14), commandable par un sixième signal de commande auxiliaire (A' ; AN') connecté entre la deuxième électrode de conduction du deuxième transistor auxiliaire(T7 ; T8) et une borne d'alimentation destinée à recevoir la troisième tension de polarisation (GND ; Vdd), des cinquièmes moyens de commande auxiliaires (MCX5P ; MCX5N) configurés pour délivrer le cinquième signal de commande auxiliaire (A' ; AN') de façon à conférer au cinquième transistor auxiliaire (T11 ; T12) un état bloqué lorsque le deuxième transistor auxiliaire (T7 ; T8) est dans son état bloqué et un état passant lorsque le deuxième transistor auxiliaire (T7 ; T8) est dans son état passant, et des sixièmes moyens de commande auxiliaires (MCX6P ; MCX6N) configurés pour délivrer le sixième signal de commande auxiliaire (A' ; AN') de façon à conférer au sixième transistor auxiliaire (T13 ; T14) un état bloqué lorsque le deuxième transistor auxiliaire (T7 ; T8) est dans son état passant et un état passant lorsque le deuxième transistor auxiliaire (T7 ; T8) est dans son état bloqué. 6. Dispositif selon la revendication 5, dans lequel le deuxième transistor auxiliaire (T7 ; T8) et le cinquième transistor auxiliaire (T11 ; T12) sont des transistors MOS de même type de canal, le deuxième transistor auxiliaire (T7 ; T8) et le sixième transistor auxiliaire (T13 ; T14) sont des transistors MOS de types de canal différents, et les deuxième, cinquième et sixième signaux de commande auxiliaires sont identiques. 7. Dispositif selon l'une des revendications 4 à 6, dans lequel les première et troisième tensions de polarisation sont identiques. 8. Dispositif selon l'une des revendications 2 à 7, dans lequel chaque moyen de commande auxiliaire est configuré pour délivrer le signal de commande auxiliaire correspondant (A' ; AN') de façon temporellement retardée par rapport au signal de commande principal (A' ; AN'). 9. Dispositif selon l'une des revendications précédentes, dans lequel le transistor principal (T1) est un transistor PMOS, la première tension de polarisation est une tension nulle (GND) et la deuxième tension de polarisation est la tension d'alimentation (Vdd). 10. Dispositif selon l'une des revendications 1 à 8, dans lequel le transistor principal (T2) est un transistor NMOS, la premièretension de polarisation est la tension d'alimentation (Vdd) et la deuxième tension de polarisation est une tension nulle (GND). 11. Dispositif électronique, comprenant une borne d'entrée (BE), une borne de sortie (BS), un premier bloc de commutation (BLC1P) selon la revendication 9 et un deuxième bloc de commutation (BLC1N) selon la revendication 10 connecté en parallèle avec le premier bloc de commutation entre la borne d'entrée et la borne de sortie, les moyens de commande principaux du premier bloc de commutation et les moyens de commande principaux du deuxième bloc de commutation délivrant respectivement deux signaux de commande principaux complémentaires (A' ; AN'). 12. Dispositif selon l'une des revendications précédentes, formant un échantillonneur bloqueur et comprenant un premier condensateur (CS) connecté la borne de sortie (BS). 13. Dispositif selon la revendication 12, comprenant en outre un deuxième condensateur (CE) connecté à la borne d'entrée (BE). 14. Circuit intégré comprenant un dispositif électronique selon l'une des revendications précédentes. 15. Procédé de commande d'un dispositif électronique, comprenant une borne d'entrée, une borne de sortie et un bloc de commutation comportant un transistor principal MOS (T1 ; T2) possédant une première électrode de conduction et une deuxième électrode de conduction connectée à la borne de sortie, le procédé comprenant une commande du transistor principal de façon à lui conférer un état passant ou un état bloqué, caractérisé en ce qu'il comprend en outre, lorsque ledit transistor principal (T1 ; T2) est dans son état passant, une connexion de son substrat et de sa première électrode de conduction à la borne d'entrée (BE), et lorsque ledit transistor principal (T1 ; T2) est dans son état bloqué, une isolation de sa première électrode de conduction de la borne d'entrée et une application sur cette première électrode de conduction d'une première tension de polarisation (GND ; Vdd) choisie pour réduire un courant de fuite entre les deux électrodes de conduction du transistor principal, et une application sur le substrat du transistor principald'une deuxième tension de polarisation (Vdd ; GND) choisie pour réduire un courant de fuite vers ou provenant de la borne de la sortie.