FR 3013148 A1 20150515 FR 1361068 A 20131113 PROCEDE DE POLARISATION DE TRANSISTORS MOS REALISES SELON LA TECHNOLOGIE FDSOI La présente invention concerne la gestion de l'alimentation électrique de circuits intégrés. La présente invention s'applique notamment aux systèmes intégrés sur puce SoC (System on Chip) réalisés selon la technologie dite "silicium sur isolant" SOI (Silicon On Insulator) et en particulier les technologies dites "totalement déplétée sur silicium sur isolant" FD-SOI (Fully Depleted SOI) ou "partiellement déplétée sur silicium sur isolant" PD-SOI. Récemment, notamment avec le développement des systèmes mobiles, la consommation électrique des circuits est devenue une contrainte incontournable dans la conception d'architectures de systèmes tels que les microprocesseurs. Traditionnellement, la priorité était donnée à la puissance de calcul. En conséquence, la tension d'alimentation était fixée à la valeur maximum possible. Cependant, de nombreuses applications exécutées par un microprocesseur ne requièrent pas en permanence une puissance de calcul maximum. Ainsi, une application conçue pour recevoir par exemple des commandes d'utilisateur ou des données provenant d'un réseau de télécommunication, peut se trouver fréquemment en attente de commande ou de données. Pendant ces périodes d'attente, l'application ne requiert pas une puissance de calcul maximum. Il a donc été proposé d'exploiter de telles périodes de faible activité d'un circuit pour réduire la tension d'alimentation, et ainsi réduire la consommation électrique du circuit. Par ailleurs, les systèmes intégrés sur puce rassemblent généralement sur une même puce plusieurs circuits intégrés. Pour réduire la consommation électrique d'un système sur puce, tous les circuits du système ne sont pas nécessairement tous alimentés en permanence. Ainsi, on a développé des modes d'alimentation, et en particulier de polarisation des caissons des transistors, notamment pour réduire les courants de fuite. Certains de ces modes, appelés RBB ("Reverse Body Biasing" ou "polarisation de caisson en inverse") consistent à polariser les caissons de transistors MOS à canal N d'un circuit à une tension de polarisation négative (inférieure à la masse du circuit), et les caissons de transistors MOS à canal P, à une tension supérieure à la tension d'alimentation du circuit. Les modes d'alimentation de type RBB permettent de réduire les fuites de courant, à tension d'alimentation constante, mais entrainent une augmentation de la tension de seuil des transistors et donc une réduction de la vitesse de traitement. D'autres modes d'alimentation appelés FBB ("Forward Body Biasing" ou "polarisation de caisson en direct") consistent à polariser les caissons des transistors MOS à canal N d'un circuit à une tension de polarisation supérieure à la masse du circuit, et les transistors MOS à canal P, à une tension de polarisation inférieure à la tension d'alimentation du circuit. Les modes d'alimentation de type FBB permettent de diminuer la tension de seuil des transistors et donc d'augmenter la vitesse de traitement d'un circuit, ou bien de diminuer la tension d'alimentation du circuit sans réduire la vitesse de traitement. La figure 1 représente schématiquement en coupe transversale des transistors MOS à canal N et P MN, MP, réalisés selon la technologie SOI sur un substrat SUB. Les transistors MN, MP sont formés respectivement sur des caissons PW, NW de type de conductivité P et N. Les caissons PW, NW sont isolés du substrat SUB par une couche enterrée NISO formée par un dopage de type N. Les caissons sont isolés latéralement entre eux par des tranchées d'isolation STI1. Les caissons sont également recouverts d'une couche isolante IL. Les transistors MN, MP sont formés sur une couche SLN, SLP en un matériau semi-conducteur déposée sur la couche IL, entre les tranchées d'isolation STI1. Le transistor MN comprend une grille GN comprenant un empilement de couches conductrices déposées sur la couche SLN. La grille GN comprend par exemple, en partant du substrat SUB, deux couches métalliques et une couche en silicium polycristallin. La grille GN est isolée latéralement par des espaceurs (spacers) SR. Des régions de source SN et de drain DN du transistor MN sont formées sur la couche SLN de part et d'autre de la grille GN par une couche semi-conductrice dopée N+. Le caisson PW comprend une région dopée P+ PS1 formant une prise de caisson. La prise de caisson PS1 est isolée latéralement du transistor MN par une tranchée électriquement isolante STI2. Le transistor MP comprend également une grille GP comprenant un empilement de couches conductrices. La grille GP comprend par exemple, 35 en partant du substrat SUB, deux couches métalliques et une couche en silicium polycristallin. La grille GP est isolée latéralement par des espaceurs (spacers) SR. Des régions de source SP et de drain DP du transistor MP sont formées sur la couche SLP de part et d'autre de la grille GP par une couche semi-conductrice dopée P+. Le caisson NW comprend une région dopée N+ NS1 formant une prise de caisson. La prise de caisson NS1 est isolée latéralement du transistor MP par une tranchée électriquement isolante STI2. En technologie PDSOI, l'épaisseur de la couche SLN, SLP est de l'ordre de 50 à 70 nm. En technologie FDSOI, l'épaisseur de la couche SLN, SLP est de l'ordre de 5 à 7 nm, et l'épaisseur de la couche IL est de l'ordre de 25 nm. Pour diminuer la tension de seuil Vt de tels transistors (à Vt pour les transistors NMOS et Vdd-Vt pour les transistors PMOS), la Demanderesse a mis au point une technologie consistant à inverser les caissons (Flip-Well) en formant les transistors MOS à canal N dans un caisson de type de conductivité N et les transistors MOS à canal P dans un caisson de type de conductivité P. Ainsi, la figure 2 représente schématiquement en coupe transversale des transistors MOS à canal N et P MN1, MP1, réalisés selon la technologie FDSOI Flip-Well sur le substrat SUB. Les transistors MN1 et MP1 diffèrent des transistors MN et MP uniquement en ce que le transistor MN1 est formé sur un caisson NW de type de conductivité N et le transistor MP1 est formé sur un caisson PW de type de conductivité P. La présente invention vise à adapter les modes d'alimentation et en particulier les modes de polarisation des caissons des transistors aux technologies SOI, et notamment à la technologie FDSOI. Pour ces technologies, le mode FBB n'est pas judicieux pour polariser les caissons des transistors classiques (Fig. 1), car cela induirait une polarisation en direct de la diode formée par la jonction entre les caissons PW et NW pour un gain en performance très limité. Pour la même raison, le mode RBB n'est pas judicieux pour polariser les caissons des transistors réalisés dans des caissons inversés (Fig.2). Par ailleurs, ces modes nécessitent de générer des tensions positives et négatives, sachant que les tensions négatives peuvent soumettre les transistors MOS à un stress qui peut être destructif. Pour réduire la consommation d'énergie, il peut également être souhaitable de ne pas générer de tension négative dans certains modes d'alimentation. Des modes de réalisation concernent un procédé d'alimentation d'un système intégré réalisé conformément à la technologie silicium sur isolant SOI, le procédé comprenant des étapes consistant à : générer une première tension supérieure à une tension d'alimentation du système intégré, une seconde tension inférieure à une tension de masse du système intégré, et une première tension de polarisation supérieure ou égale à la seconde tension et inférieure à la tension de masse, et sélectionner un mode d'alimentation d'une unité de traitement du système intégré parmi plusieurs modes d'alimentation, en fonction de l'activité de l'unité de traitement, les modes d'alimentation comprenant : un premier mode d'alimentation dans lequel des caissons de type de conductivité P de transistors de l'unité de traitement sont polarisés à la première tension de polarisation, et un second mode d'alimentation dans lequel la seconde tension est absente ou fixée à la tension de masse, et les caissons de type de conductivité P du système intégré sont polarisés à la tension de masse. Selon un mode de réalisation, le système intégré comprend plusieurs unités de traitement alimentées séparément, la sélection d'un mode d'alimentation étant effectuée séparément pour chaque unité de traitement en fonction de l'activité de l'unité de traitement, les modes d'alimentation comprenant un troisième mode d'alimentation dans lequel la seconde tension est présente et les caissons de type de conductivité P des transistors de l'unité de traitement sont polarisés à la tension de masse. Selon un mode de réalisation, les transistors du système intégré sont réalisés selon la technologie totalement déplétée sur silicium sur isolant FD25 SOI. Selon un mode de réalisation, des transistors MOS à canal P de l'unité de traitement sont formés dans les caissons de type de conductivité P, et des transistors MOS à canal N de l'unité de traitement sont formés dans des caissons de type de conductivité N, le procédé comprenant une étape de 30 transmission aux caissons de type de conductivité N des transistors MOS à canal N de l'unité de traitement d'une seconde tension de polarisation supérieure à la tension de masse et inférieure ou égale à la première tension dans le premier mode d'alimentation, et à la tension de masse dans le second et/ou le troisième mode d'alimentation. Selon un mode de réalisation, des transistors MOS à canal N de l'unité de traitement sont formés dans des caissons de type de conductivité P, et des transistors MOS à canal P de l'unité de traitement sont formés dans des caissons de type de conductivité N, le procédé comprenant une étape de transmission aux caissons de type de conductivité N des transistors MOS à canal P de l'unité de traitement d'une seconde tension de polarisation supérieure à la tension d'alimentation et inférieure ou égale à la première tension dans le premier mode d'alimentation, et à la tension d'alimentation dans le second et/ou le troisième mode d'alimentation. Selon un mode de réalisation, le procédé comprend des étapes consistant à : convertir un signal de sélection du mode d'alimentation ayant une tension égale à la tension de masse ou à la tension d'alimentation, en un signal de commande ayant une tension égale à la tension de masse ou à la seconde tension, détecter si la seconde tension est absente ou égale à la tension de masse, générer un signal corrigé ayant la première tension si la seconde tension est absente ou égale à la tension de masse, et ayant la tension du signal de commande dans le cas contraire, et fournir le signal corrigé en tant que signal de commande d'un circuit de sélection de la tension de polarisation à transmettre aux caissons de type de conductivité P de l'unité de traitement, parmi la première tension de polarisation et la tension de masse. Selon un mode de réalisation, le procédé comprend une étape de génération d'une seconde tension de polarisation supérieure à la tension d'alimentation et inférieure ou égale à la première tension, et de transmission aux caissons de type de conductivité N de l'unité de traitement, de la seconde tension de polarisation dans le premier mode d'alimentation, et de la tension de masse ou de la tension d'alimentation dans le second et/ou le troisième mode d'alimentation. Des modes de réalisation concernent également un système intégré réalisé selon la technologie silicium sur isolant SOI, et comprenant une unité de traitement et un circuit de commutation configuré pour : recevoir une première tension supérieure à une tension d'alimentation du système intégré, une seconde tension inférieure à une tension de masse du système intégré, et une première tension de polarisation supérieure ou égale à la seconde tension et inférieure à la tension de masse, et sélectionner un mode d'alimentation parmi plusieurs modes d'alimentation, en fonction de l'activité de l'unité de traitement, les modes d'alimentation comprenant : un premier mode d'alimentation dans lequel des caissons de type de conductivité P de transistors de l'unité de traitement sont polarisés à la première tension de polarisation, et un second mode d'alimentation dans lequel la seconde tension est absente ou fixée à la tension de masse, et les caissons de type de conductivité P du système intégré sont polarisés à la tension de masse. Selon un mode de réalisation, le système comprend plusieurs unités de traitement alimentées séparément, le circuit de commutation comprenant pour chaque unité de traitement un circuit de multiplexage configuré pour sélectionner un mode d'alimentation pour l'unité de traitement en fonction de l'activité de l'unité de traitement, les modes d'alimentation comprenant un troisième mode d'alimentation dans lequel la seconde tension est présente et les caissons de type de conductivité P des transistors de l'unité de traitement sont polarisés à la tension de masse. Selon un mode de réalisation, le système est réalisé selon la technologie totalement déplétée sur silicium sur isolant FD-SOI. Selon un mode de réalisation, des transistors MOS à canal P de l'unité de traitement sont formés dans des caissons de type de conductivité P, et des transistors MOS à canal N de l'unité de traitement sont formés dans des caissons de type de conductivité N, le circuit de commutation étant configuré pour polariser les caissons de type de conductivité N des transistors MOS à canal N de l'unité de traitement, à une seconde tension de polarisation supérieure à la tension de masse et inférieure ou égale à la première tension dans le premier mode d'alimentation, et à la tension de masse dans le second et/ou le troisième mode d'alimentation. Selon un mode de réalisation, des transistors MOS à canal N de l'unité de traitement sont formés dans des caissons de type de conductivité P, et des transistors MOS à canal P de l'unité de traitement sont formés dans des caissons de type de conductivité N du système intégré, le circuit de commutation étant configuré pour polariser les caissons de type de conductivité N des transistors MOS à canal P de l'unité de traitement, à une seconde tension de polarisation supérieure à la tension d'alimentation et inférieure ou égale à la première tension dans le premier mode d'alimentation, et à la tension d'alimentation dans le second et/ou le troisième mode d'alimentation. Selon un mode de réalisation, le circuit de commutation comprend pour chaque unité de traitement : un circuit de conversion pour convertir un signal de sélection du mode d'alimentation, ayant une tension égale à la tension de masse ou à la tension d'alimentation, en un signal de commande ayant une tension égale à la tension de masse ou à la seconde tension, un circuit de détection de la présence de la seconde tension inférieure à la tension de masse, et de génération d'un signal corrigé ayant la première tension si la seconde tension est absente ou égale à la tension de masse, et ayant la tension du signal de commande dans le cas contraire, et un circuit de sélection pour sélectionner la tension de polarisation à transmettre aux caissons de type de conductivité P de l'unité de traitement, parmi la première tension de polarisation et la tension de masse, le circuit de sélection étant commandé par le signal corrigé. Des exemples de réalisation de l'invention seront décrits dans ce qui suit, à titre non limitatif en relation avec les figures jointes parmi lesquelles : Les figures 1 et 2 décrites précédemment, représentent schématiquement en coupe transversale des transistors MOS à canal N et P réalisés selon la technologie FDSOI, la figure 3 représente schématiquement un système intégré connecté à un circuit d'alimentation, selon un mode de réalisation, les figures 4A à 4C sont des chronogrammes de l'activité et de signaux de polarisation de caisson d'une unité de traitement du système intégré, les figures 5 à 10 représentent des circuits du système intégré de la figure 3, selon divers modes de réalisation. La figure 3 représente un système intégré IS connecté à un circuit de génération BBGN de différentes tensions d'alimentation nécessaires à l'alimentation du système intégré IS. Le système IS comprend plusieurs unités de traitement PU1, PU2, PU3 susceptibles d'être alimentées séparément, et un circuit de commutation BBMX pour fournir à la demande les différentes tensions générées par le circuit BBGN aux différentes unités PU1-PU3. Le circuit BBGN fournit notamment une tension de polarisation Vbp de caisson de transistors MOS à canal P, une tension de polarisation Vbn de caisson de transistors MOS à canal N, une tension d'alimentation Vdd, une tension de masse Gnd, une tension d'alimentation positive V+ supérieure à la tension Vdd et une tension d'alimentation négative V-inférieure à la tension Gnd. Les tensions V+ et V- peuvent être générées classiquement par une pompe de charge interne ou externe au circuit BBGN, qui peut être interne au système IS. Le circuit BBMX comprend un circuit de commutation BMX1, BMX2, BMX3 pour chaque unité PU1-PU3 susceptible d'être alimentée séparément des autres circuits du système. Chaque circuit BMX1-BMX3 fournit à l'unité à laquelle il est connecté notamment des tensions de polarisation de caisson Vbp1-Vbp3, Vbn1-Vbn3 générées à partir des tensions Vbp et Vbn fournies par le circuit BBGN. Les circuits BBGN et BBMX peuvent être commandés à l'aide de signaux de commande Cmd émis par exemple par le système IS. Par ailleurs, chaque unité PU1-PU3 peut recevoir des tensions d'alimentation Vd1-Vd3 et de masse Gd1-Gd3 distinctes, par exemple du circuit BMX1-BMX3 auquel il est connecté. A noter que le circuit BBMX fait partie du système IS. Par ailleurs, le circuit BBGN peut être partiellement ou totalement à l'extérieur du système IS. Les figures 4A à 4C sont des chronogrammes illustrant le fonctionnement des circuits BBGN et BBMX en fonction de l'activité d'une unité PUi des unités PU1-PU3 du système IS. La figure 4A représente l'activité de l'unité PUi, qui comprend des périodes d'activité R espacées par des périodes d'attente W, où l'unité PUi est par exemple en attente d'un événement externe, tel que l'arrivée d'un flux de données par une interface de communication ou une commande d'une interface utilisateur. Les périodes d'activité R peuvent nécessiter toute la puissance de calcul susceptible d'être fournie par l'unité PUi. Les figures 4B et 4C représentent les variations des tensions de polarisation Vbpi, Vbni des caissons de type N et P, fournies par le circuit BMXi connecté à l'unité PUi, en fonction de l'activité de l'unité PUi. La figure 4B correspond au cas où les transistors MOS de l'unité PUi présentent la structure de la figure 1. Il peut être souhaitable que l'unité PUi puisse bénéficier d'une faible consommation d'énergie durant les périodes W, tout en maximisant les performances de l'unité PUi durant les périodes R. A cet effet, durant les périodes W, la tension Vbpi peut être fixée par le circuit BMXi à la tension Vbp fournie par le circuit BBGN, et la tension Vbni peut être fixée par le circuit BMXi à la tension Vbn fournie par le circuit BBGN (mode RBB). La tension Vbp est supérieure à la tension d'alimentation Vdd et inférieure ou égale à la tension V+. La tension Vbn est inférieure à la tension Gnd et supérieure ou égale à la tension V-. Durant les périodes R, la tension Vbpi peut être ramenée par le circuit BMXi à la tension Vdd et la tension Vbni peut être ramenée par le circuit BMXi à la tension Gnd (mode sans polarisation de caisson NBB). La figure 4C correspond au cas où les transistors MOS de l'unité PUi présentent la structure de la figure 2. Pour bénéficier d'une grande puissance de calcul pendant les périodes R, la tension Vbpi peut être fixée par le circuit BMXi à la tension Vbp qui dans le cas des transistors de la figure 2 est inférieure à la tension Gnd et supérieure ou égale à la tension V-. Durant les périodes R, tension Vbni peut être fixée par le circuit BMXi à une tension supérieure à la tension de masse Gnd et inférieure ou égale à la tension V+ (mode FBB). Pour limiter la consommation de l'unité PUi durant les périodes W, les tensions Vbpi et Vbni peut être ramenées à la tension Gnd (mode NBB). A titre d'exemple pour les figures 1 et 2, la tension Vdd peut être de l'ordre de 1 V, la tension V+ peut être choisie entre 1,5 et 2,5 V, par exemple 1,8 V, et la tension V- peut être choisie entre -1,5 V et -2,5 V, par exemple - 1,8 V. Un mode de réalisation du circuit BMXi (BMX1-BMX3) est représenté sur la figure 5. Le circuit de commutation BMXi comprend un circuit de multiplexage X1, X2 pour chaque tension de polarisation Vbni Vbpi à fournir à l'unité de traitement PUi. Le circuit de multiplexage X1 reçoit sur des entrées 1N11, 1N12 respectivement la tension de masse Gnd et la tension Vbn et fournit sur une sortie 01 la tension Vbni sélectionnée parmi les tensions aux entrées 1N11, 1N12, en fonction d'un signal de commande Cmd. Le circuit X1 reçoit également la tension V+. Le circuit de multiplexage X2 reçoit sur des entrées 1N21, 1N22 respectivement la tension de masse Gnd et la tension Vbp et fournit sur une sortie 02 la tension Vbpi sélectionnée parmi les tensions aux entrées 1N21, 1N22 en fonction du signal de commande Cmd. Le circuit X2 reçoit également les tensions V+, V- et la tension de masse Gnd. 3013 14 8 10 Le circuit de commutation BMXi représenté sur la figure 5 est adapté aux transistors de la figure 2. La figure 6 représente le circuit BMXi adapté aux transistors de la figure 1. Le circuit BMXi de la figure 6 diffère de celui de la figure 5 en que le circuit X1 reçoit sur ses entrées IN11, 1N12 les tensions 5 Vdd et Vbp, respectivement, et fournit sur sa sortie 01 la tension Vbpi, et en ce que le circuit X2 reçoit sur ses entrées 1N21, 1N22, respectivement les tensions Gnd et Vbn et fournit sur sa sortie 02 la tension Vbni. La figure 7 représente le circuit X1 selon un exemple de réalisation. Le circuit X1 comprend un circuit de conversion de niveau de tension LS et 10 des circuits de transfert comprenant chacun un transistor MOS à canal N N11, N12 et un transistor MOS à canal P P11, P12, montés tête-bêche. Le circuit LS reçoit le signal de commande Cmd et les tensions V+ et Gnd, et fournit des signaux complémentaires NEN+ et EN+ ayant respectivement les tensions V+ et Gnd ou Gnd et V+ selon la tension du signal Cmd, 15 respectivement à Vdd ou Gnd. Le signal NEN+ commande les grilles des transistors Pll et N12. Le signal EN+ commande les grilles des transistors N11 et P12. Les bornes de source des transistors N11, Pll sont connectées à l'entrée 1N12. Les bornes de source des transistors N12, P12 sont connectées à l'entrée IN11. Les drains des transistors N11, P11, N12 et P12 20 sont connectés à la sortie 01. Ainsi, dans le mode d'alimentation FBB appliqué aux transistors de la figure 2, le signal NEN+ est à la tension Gnd, et le signal EN+ est à la tension V+. Les transistors N11 et Pll sont donc passants et les transistors N12, P12 bloqués. Il en résulte que la tension Vbni fournie sur la sortie 01 25 est égale à la tension fournie sur l'entrée 1N12, soit la tension Vbn. Dans un mode NBB (sans polarisation de caisson), le signal NEN+ est à la tension V+ et le signal EN+ est à la tension Gnd. Il en résulte que les transistors N11 et Pll sont bloqués et les transistors N12, P12 sont passants. La tension Vbni fournie sur la sortie 01 est donc fixée à la tension fournie sur l'entrée 30 1N11, soit la tension Gnd. En mode RBB appliqué aux transistors de la figure 1, la tension Vbpi fournie sur la sortie 01 est égale à la tension fournie sur l'entrée 1N12, soit la tension Vbp. En mode NBB (sans polarisation de caisson), la tension Vbpi fournie sur la sortie 01 est fixée à la tension fournie à l'entrée IN11, soit la tension Vdd. 3013 14 8 11 La figure 8 représente le circuit X2 selon un mode de réalisation. Le circuit X2 comprend un circuit de conversion de niveau de tension LS1, et des circuits de transfert comprenant chacun un transistor MOS à canal N N15, N16 et un transistor MOS à canal P P15, P16, montés tête-bêche. Le 5 circuit LS1 reçoit le signal de commande Cmd et les tensions V+, V- et Gnd et fournit des signaux complémentaires NEN- et EN- ayant respectivement les tensions V- et Gnd ou Gnd et V- selon la tension du signal Cmd, respectivement à Vdd ou Gnd. Le signal NEN- est transmis aux grilles des transistors N15 et P16. Le signal EN- est transmis aux grilles des transistors 10 P15, N16. Les bornes de source des transistors N15, P15 sont connectées à l'entrée IN22. Les bornes de source des transistors N16, P16 sont connectées à l'entrée IN21. Les drains des transistors N15, P15, N16 et P16 sont connectés à la sortie 02. Ainsi, en mode FBB appliqué aux transistors de la figure 2, le signal 15 NEN- est égal à V-, et le signal EN- est à la tension de masse Gnd. Les transistors N15 et P15 sont donc passants et les transistors N16, P16 bloqués. Il en résulte que la tension Vbpi fournie sur la sortie 02 est fixée à la tension fournie sur l'entrée IN22, soit la tension Vbp. En mode basse consommation, le signal NEN- est à la tension Gnd et le signal EN- est à la 20 tension V-. Il en résulte que les transistors N15 et P15 sont bloqués et les transistors N16, P16 sont passants. La tension Vbpi fournie sur la sortie 02 est donc fixée à la tension fournie sur l'entrée IN21, soit la tension de masse Gnd. En mode RBB appliqué aux transistors de la figure 1, la tension Vbni 25 fournie sur la sortie 02 est égale à la tension fournie sur l'entrée IN22, soit la tension Vbn. En mode basse consommation, la tension Vbni fournie sur la sortie 02 est fixée à la tension fournie à l'entrée IN21, soit la tension Gnd. La figure 9 représente un exemple de réalisation du circuit LS1. Le circuit LS1 comprend un étage de conversion de tension LSST, un étage 30 d'inversion de tension et de mémorisation INST, un étage de verrouillage CLST et un étage tampon BFST. L'étage LSST permet de convertir le signal de commande Cmd soit à la tension Gnd, soit à la tension Vdd, en deux signaux complémentaires Pen, NPen soit à la tension Gnd, soit à la tension V+. A cet effet, l'étage LSST comprend des inverseurs 11, 12, des transistors 35 MOS à canal N N21 à N24 et des transistors MOS à canal P P21 à P23. L'inverseur 11 reçoit le signal de commande Cmd et fournit un signal NIN à l'inverseur 12. L'inverseur 12 fournit un signal IN à la grille du transistor N22 et au drain du transistor N21. Les inverseurs 11 et 12 sont alimentés entre la tension d'alimentation Vdd et la tension de masse Gnd. Les caissons dans lesquels sont réalisés les transistors formant les inverseurs 11, 12 sont polarisés à la tension de masse. La source des transistors N21, N22 est connectée à la borne de masse. Les drains des transistors N22, P21, P22 fournissent un signal Pen à la grille du transistor P23. Le signal NIN est fourni à la grille du transistor N24. La source du transistor N24 est connectée à la borne de masse Gnd. Les drains des transistors P23, N23 et N24 fournissent un signal NPen à la grille du transistor P21. Les grilles des transistors N21 et N23 reçoivent un signal Cff à la tension Gnd lorsque la tension Vdd est présente (supérieure à la tension Gnd) et à la tension V+ dans le cas contraire. La grille du transistor P22 reçoit un signal Cff- complémentaire du signal Cff, c'est-à-dire à la tension V+ lorsque la tension Vdd est présente et à la tension de masse Gnd dans le cas contraire. Les sources des transistors P21, P22 et P23 reçoivent la tension V+. L'étage INST permet de convertir les signaux complémentaires Pen et NPen en signaux complémentaires Men et NMen soit à la tension Gnd, soit à la tension V-, et de mémoriser ces signaux. A cet effet, l'étage INST comprend des transistors MOS à canal N N25 à N28, et des transistors MOS à canal P P25 à P28. La grille du transistor P25 reçoit le signal NPen généré par l'étage LSST. La grille du transistor P26 reçoit le signal Pen généré par l'étage LSST. Le drain du transistor P25 et la source du transistor P26 fournissent un signal NPenB. Le drain du transistor P27 et la source du transistor P28 fournissent un signal PenB. Les sources des transistors P25 et P27 reçoivent la tension V+. Le drain du transistor P26 est connecté au drain du transistor N25. Le drain du transistor P28 est connecté au drain du transistor N27. Les grilles des transistors P26, P28, N25 et N27 reçoivent la tension de masse Gnd. La source du transistor N25 et le drain du transistor N26 fournissent un signal NMen à la grille du transistor N28. La source du transistor N27 et le drain du transistor N28 fournissent un signal Men à la grille du transistor N26. L'étage CLST permet d'empêcher que les signaux Men et NMen générés par l'étage INST atteignent la tension V+, et d'empêcher que les signaux PenB et NPenb générés par l'étage INST atteignent la tension V-. A cet effet, l'étage CLST comprend des transistors N29, N30, P29, P30. Le drain du transistor N29 reçoit le signal PenB. Le drain du transistor N30 reçoit le signal NPenB. Le drain du transistor P29 reçoit le signal Men. Le drain du transistor P30 reçoit le signal NMen. Les grilles des transistors N29, N30, P29 et P30 sont connectées à la borne de masse. Les sources des transistors N29, N30 et les drains des transistors P29, P30 sont également connectés à la borne de masse Gnd. L'étage BFST comprend des inverseurs 19 à 114 alimentés entre la tension de masse Gnd et la tension V-. Les inverseurs 19, 110, 111 sont connectés en série, l'inverseur 19 recevant le signal NMen, et l'inverseur 111 fournissant le signal EN-. Les inverseurs 112, 113, 114 sont connectés en série, l'inverseur 112 recevant le signal Men, et l'inverseur 114 fournissant le signal NEN-. Les caissons de tous les transistors formant le circuit LS1 sont polarisés à la tension de masse. Il est à noter que le circuit LS peut être réalisé avec un étage tel que l'étage LSST, un étage tel que l'étage INST, réalisé non pas entre les tensions V+ et V-, mais entre les tensions V+ et Gnd, et un étage tel que l'étage BFST, alimenté non pas entre les tensions Gnd et V-, mais entre les tensions V+ et Gnd. Pour réduire la consommation d'énergie du circuit IS, il peut être souhaitable de stopper la génération de la tension V-, notamment lorsqu'aucune des unités PUi du système IS ne requiert une telle tension, c'est-à-dire lorsque toutes les unités PUi du système sont en mode basse consommation. Or selon que cette tension est coupée (mise en haute impédance HZ) ou forcée à la tension de masse, les signaux EN- et NENfournis par le circuit LS1 peuvent être en haute impédance ou à la tension Gnd. Par ailleurs, la tension Vbp (ou Vbn) lorsqu'elle présente une valeur négative en mode d'alimentation FBB ou RBB, peut être également en haute impédance ou égale à la tension Gnd, notamment lorsque cette tension est générée à partir de la tension V-. Dans ces conditions, la sortie 02 peut être dans un état indéterminé. Pour permettre un mode de fonctionnement dans lequel la tension V-ne serait pas générée en mode basse consommation, le circuit X2 comprend un circuit de correction SFC, selon un mode de réalisation. Le circuit SFC 3013 14 8 14 reçoit le signal NEN- et fournit un signal corrigé CEN- qui est transmis aux grilles des transistors P15 et N16 à la place du signal NEN-. Le circuit SFC reçoit par ailleurs les tensions V+, V- et Gnd. Le circuit SFC est configuré pour détecter la présence de la tension V- et pour que le signal CEN- soit 5 égal au signal EN- lorsque la tension V- est présente, et soit fixé à la tension V+ lorsque que la tension V- est absente ou égale à la tension de Gnd. De cette manière, les transistors P15, N15, P16, N16 peuvent transmettre en mode basse consommation, la tension Gnd reçue à l'entrée 1N21 vers la sortie 02. 10 La figure 10 représente le circuit de correction SFC, selon un mode de réalisation. Le circuit SFC comprend des résistances R1, R2, R3, des transistors MOS à canal P P1 à P7, des transistors MOS à canal N1 à N6, et une diode D1. Le transistor P1 reçoit la tension V- sur sa grille par l'intermédiaire de la résistance Rl. La source du transistor P1 est connectée 15 à la borne de masse. Le drain du transistor P1 est relié à la grille et au drain du transistor N1 par l'intermédiaire de la résistance R2. Le drain du transistor N2 reçoit la tension V+ par l'intermédiaire des résistances R2 et R3 montées en série. Les sources des transistors N1, N2 reçoivent la tension V-. Le noeud de jonction entre les résistances R3, R4 est connecté à l'anode de la 20 diode D1, et aux grilles des transistors P2 et N3. La cathode de la diode D1 et le drain du transistor P2 reçoivent la tension V+. Les drains des transistors P2 et N3 sont connectés aux grilles des transistors P3 et P6. La source du transistor N3 est connectée à la borne de masse. Les sources des transistors P3 et N6 reçoivent la tension V+. Le drain du transistor P6 est connecté à la 25 source du transistor P7. La grille du transistor P7 est connectée à la borne de masse. Le drain du transistor P7 est connecté au drain du transistor N6. Le drain du transistor P3 est connecté à la source du transistor P4. Les grilles des transistors P4 et N4 sont connectées à la borne de masse. Les drains des transistors P3 et N4 sont connectés aux grilles des transistors N6 et P5. 30 La source du transistor N4 reçoit la tension V-. Les sources des transistors P5 et N5 reçoivent le signal NEN-. La grille du transistor N5 est connectée à la borne de masse. Les sources des transistors N6, P5, N5 fournissent le signal corrigé CEN-. Lorsque la tension V- est suffisamment inférieure à la tension de 35 masse Gnd, les transistors P1, N1 et N2 sont passants. Le signal Vcm au noeud de jonction des résistances R3 et R4 formant un pont diviseur, présente donc une tension inférieure à la tension V+ et proche de la tension Gnd grâce au choix des résistances R3 et R4. Il en résulte que le transistor P2 est passant et que le transistor N3 est bloqué. Le signal Von fourni par les drains des transistors P2 et N3 est donc à la tension V+. Les transistors P3 et P6 sont donc bloqués, et le transistor N4 est passant. La tension sur les grilles des transistors N6 et P5 est donc inférieure à la tension de masse Gnd. Le transistor P5 est donc passant. Il en est de même du transistor N5. Par conséquent, le signal CEN- est égal au signal NEN-. Lorsque la tension V- est égale à la tension de masse Gnd, Le transistor P1 est bloqué et les transistors N1 et N2 sont également bloqués. Le signal Vcm présente donc la tension V+. Il en résulte que le transistor P2 est bloqué et le transistor N3 est passant. Le signal Von présente donc la tension Gnd. Par conséquent, les transistors P3, P4, P6 et P7 sont passants et le transistor N4 est bloqué. Le transistor P5 est également bloqué, et le transistor N6 est passant. Il en résulte que le signal CEN- est à la tension V+. Le tableau 1 ci-dessous résume les valeurs des tensions EN-, NEN-, CEN-, Vbpi, Vbni générées dans les différents modes d'alimentation, pour les caissons de type de conductivité P des transistors MOS à canal N de la figure 1 et les transistors MOS à canal P de la figure 2. Tableau 1 Mode EN- NEN- CEN- Vbpi / Vbni FBB / RBB Gnd V- V- Vbp / Vbn NBB* V- Gnd Gnd Gnd / Gnd NBB* et V- = HZ ou Gnd Gnd Gnd V+ Gnd / Gnd * sans polarisation de caisson Il apparaîtra clairement à l'homme de l'art que la présente invention est susceptible de diverses variantes de réalisation et diverses applications. En particulier, bien que la description qui précède ne porte que sur la technologie FDSOI, l'invention s'applique plus généralement à la technologie SOI. Il va également de soi que l'invention peut également s'appliquer à un circuit intégré comportant une seule unité de traitement. L'invention n'est pas non plus limitée aux circuits des figures 7 à 10. En effet, d'autres circuits peuvent être aisément conçus pour remplir les fonctions définies dans les revendications annexées. Par ailleurs, les transistors représentés sur les figures 1 et 2 peuvent être réalisés dans un même circuit intégré ou dans une même unité de traitement d'un système intégré. A noter également que les transistors formant les circuits BBMX peuvent être tels que ceux représentés sur les figures 1 et 2 et avoir leur caisson polarisé par l'un des circuits BMXi. REVENDICATIONS1. Procédé d'alimentation d'un système intégré (IS) réalisé conformément à la technologie silicium sur isolant SOI, le procédé comprenant des étapes consistant à : générer une première tension (V+) supérieure à une tension d'alimentation (Vdd) du système intégré, une seconde tension (V-) inférieure à une tension de masse (Gnd) du système intégré, et une première tension de polarisation (Vbp, Vbn) supérieure ou égale à la seconde tension et inférieure à la tension de masse, et sélectionner un mode d'alimentation d'une unité de traitement (PUi) du système intégré parmi plusieurs modes d'alimentation, en fonction de l'activité de l'unité de traitement, les modes d'alimentation comprenant : un premier mode d'alimentation dans lequel des caissons (PW) de type de conductivité P de transistors (MP1, MN) de l'unité de traitement sont polarisés à la première tension de polarisation, et un second mode d'alimentation dans lequel la seconde tension est absente ou fixée à la tension de masse, et les caissons de type de conductivité P du système intégré sont polarisés à la tension de masse. 2. Procédé selon la revendication 1, dans lequel le système intégré (IS) comprend plusieurs unités de traitement (PU1, PU2, PU3) alimentées séparément, la sélection d'un mode d'alimentation étant effectuée séparément pour chaque unité de traitement en fonction de l'activité de l'unité de traitement, les modes d'alimentation comprenant un troisième mode d'alimentation dans lequel la seconde tension (V-) est présente et les caissons (PW) de type de conductivité P des transistors de l'unité de traitement sont polarisés à la tension de masse (Gnd). 3. Procédé selon la revendication 1 ou 2, dans lequel les transistors (MN, MP, MN1, MP1) du système intégré (IS) sont réalisés selon la technologie totalement déplétée sur silicium sur isolant FD-SOI. 4. Procédé selon l'une des revendications 1 à 3, dans lequel des transistors MOS à canal P (MP1) de l'unité de traitement (PUi) sont formésdans les caissons (PW) de type de conductivité P, et des transistors MOS à canal N (MN1) de l'unité de traitement sont formés dans des caissons de type de conductivité N (NW), le procédé comprenant une étape de transmission aux caissons de type de conductivité N des transistors MOS à canal N de l'unité de traitement d'une seconde tension de polarisation (Vbn) supérieure à la tension de masse (Gnd) et inférieure ou égale à la première tension (V+) dans le premier mode d'alimentation, et à la tension de masse (Gnd) dans le second et/ou le troisième mode d'alimentation. 5. Procédé selon l'une des revendications 1 à 4, dans lequel des transistors MOS à canal N (MN) de l'unité de traitement (PUi) sont formés dans des caissons (PW) de type de conductivité P, et des transistors MOS à canal P (MP) de l'unité de traitement sont formés dans des caissons (NW) de type de conductivité N, le procédé comprenant une étape de transmission aux caissons (NW) de type de conductivité N des transistors MOS à canal P de l'unité de traitement d'une seconde tension de polarisation (Vbp) supérieure à la tension d'alimentation (Vdd) et inférieure ou égale à la première tension (V+) dans le premier mode d'alimentation, et à la tension d'alimentation (Vdd) dans le second et/ou le troisième mode d'alimentation. 6. Procédé selon l'une des revendications 1 à 5, comprenant des étapes consistant à : convertir un signal de sélection (Cmd) du mode d'alimentation ayant une tension égale à la tension de masse (Gnd) ou à la tension d'alimentation, 25 en un signal de commande (NEN-) ayant une tension égale à la tension de masse ou à la seconde tension (V-), détecter si la seconde tension est absente ou égale à la tension de masse, générer un signal corrigé (CEN-) ayant la première tension (V+) si la 30 seconde tension est absente ou égale à la tension de masse, et ayant la tension du signal de commande (NEN-) dans le cas contraire, et fournir le signal corrigé en tant que signal de commande d'un circuit de sélection (P15, N15, P16, N16) de la tension de polarisation à transmettre aux caissons (PW) de type de conductivité P de l'unité de traitement (PUi), 35 parmi la première tension de polarisation (Vbn, Vbp) et la tension de masse. 7. Procédé selon l'une des revendications 1 à 6, comprenant une étape de génération d'une seconde tension de polarisation (Vbp, Vbn) supérieure à la tension d'alimentation (Vdd) et inférieure ou égale à la première tension (V+), et de transmission aux caissons (NW) de type de conductivité N de l'unité de traitement (PUi), de la seconde tension de polarisation dans le premier mode d'alimentation, et de la tension de masse (Gnd) ou de la tension d'alimentation (Vdd) dans le second et/ou le troisième mode d'alimentation. 8. Système intégré réalisé selon la technologie silicium sur isolant SOI, et comprenant une unité de traitement (PUi) et un circuit de commutation (BBMX) configuré pour : recevoir une première tension (V+) supérieure à une tension d'alimentation du système intégré, une seconde tension (V-) inférieure à une tension de masse (Gnd) du système intégré, et une première tension de polarisation (Vbp, Vbn) supérieure ou égale à la seconde tension et inférieure à la tension de masse, et sélectionner un mode d'alimentation parmi plusieurs modes d'alimentation, en fonction de l'activité de l'unité de traitement, les modes d'alimentation comprenant : un premier mode d'alimentation dans lequel des caissons (PW) de type de conductivité P de transistors (MP1, MN) de l'unité de traitement sont polarisés à la première tension de polarisation, et un second mode d'alimentation dans lequel la seconde tension est absente ou fixée à la tension de masse, et les caissons de type de conductivité P du système intégré sont polarisés à la tension de masse. 9. Système intégré selon la revendication 8, comprenant plusieurs unités de traitement (PU1, PU2, PU3) alimentées séparément, le circuit de commutation (BBMX) comprenant pour chaque unité de traitement un circuit de multiplexage (BMX1, BMX2, BMX3) configuré pour sélectionner un mode d'alimentation pour l'unité de traitement en fonction de l'activité de l'unité de traitement, les modes d'alimentation comprenant un troisième mode d'alimentation dans lequel la seconde tension (V-) est présente et lescaissons (PW) de type de conductivité P des transistors de l'unité de traitement sont polarisés à la tension de masse (Gnd). 10. Système intégré selon la revendication 8 ou 9, réalisé selon la technologie totalement déplétée sur silicium sur isolant FD-SOI. 11. Système intégré selon l'une des revendications 8 à 10, dans lequel des transistors MOS à canal P (MP1) de l'unité de traitement (PUi) sont formés dans des caissons (PW) de type de conductivité P, et des transistors MOS à canal N (MN1) de l'unité de traitement sont formés dans des caissons (NW) de type de conductivité N, le circuit de commutation (BBMX) étant configuré pour polariser les caissons (NW) de type de conductivité N des transistors MOS à canal N de l'unité de traitement, à une seconde tension de polarisation (Vbn) supérieure à la tension de masse (Gnd) et inférieure ou égale à la première tension (V+) dans le premier mode d'alimentation, et à la tension de masse (Gnd) dans le second et/ou le troisième mode d'alimentation. 12. Système intégré selon l'une des revendications 8 à 11, dans lequel des transistors MOS à canal N (MN) de l'unité de traitement (PUi) sont formés dans des caissons (PW) de type de conductivité P, et des transistors MOS à canal P (MP) de l'unité de traitement sont formés dans des caissons (NW) de type de conductivité N du système intégré, le circuit de commutation (BBMX) étant configuré pour polariser les caissons de type de conductivité N des transistors MOS à canal P de l'unité de traitement, à une seconde tension de polarisation (Vbp) supérieure à la tension d'alimentation (Vdd) et inférieure ou égale à la première tension (V+) dans le premier mode d'alimentation, et à la tension d'alimentation dans le second et/ou le troisième mode d'alimentation. 13. Système intégré selon l'une des revendications 8 à 12, dans lequel le circuit de commutation (BBMX) comprend pour chaque unité de traitement (PUi) : un circuit de conversion (LS1) pour convertir un signal de sélection (Cmd) du mode d'alimentation, ayant une tension égale à la tension demasse (Gnd) ou à la tension d'alimentation (Vdd), en un signal de commande (NEN-) ayant une tension égale à la tension de masse ou à la seconde tension (V-), un circuit (SFC) de détection de la présence de la seconde tension inférieure à la tension de masse, et de génération d'un signal corrigé (CEN-) ayant la première tension (V+) si la seconde tension est absente ou égale à la tension de masse, et ayant la tension du signal de commande dans le cas contraire, et un circuit de sélection (P15, P16, N15, N16) pour sélectionner la tension de polarisation à transmettre aux caissons (PW) de type de conductivité P de l'unité de traitement, parmi la première tension de polarisation (Vbn, Vbp) et la tension de masse, le circuit de sélection étant commandé par le signal corrigé.