FR 3018137 A1 20150904 FR 1451684 A 20140303 MÉMOIRE NUMÉRIQUE NON VOLATILE Domaine La présente description concerne le domaine des mémoires numériques non volatiles, et en particulier une mémoire numérique non volatile basée sur des résistances en couche 5 mince. Arrière-plan On a déjà proposé d'utiliser des fusibles ou des antifusibles pour réaliser une mémoire numérique utilisée dans un ajustement de circuit. Un ajustement de circuit implique 10 d'ajuster un ou plusieurs paramètres de fonctionnement d'un circuit électronique après sa fabrication. L'état des fusibles ou des anti-fusibles contrôle par exemple un réseau de transistors MOS, qui règle la valeur d'un ou plusieurs composants du circuit, tels que des résistances ou des conden- 15 sateurs. Des fusibles ou des anti-fusibles assurent une mémorisation de données non volatile des informations d'ajustement, l'état des fusibles étant conservé de façon permanente indépendamment de la présence ou de l'absence d'une tension d'alimentation du circuit. 20 Un inconvénient d'une telle mémoire non volatile est que les fusibles ou les anti-fusibles nécessitent en général des tensions et/ou des courants relativemént élevés pour les faire 12773 2 fondre. De tels tensions/courants ne sont pas compatibles avec les tensions d'alimentation relativement faibles normales du circuit, ce qui pose problème dans le cas où l'ajustement doit être réalisé après la mise en boîtier sans utiliser de broche de test dédiée, et conduisent à des difficultés dans l'intégration d'une telle mémoire non volatile dans un circuit intégré. Résumé Un objet de modes de réalisation de la présente description est de résoudre au moins partiellement un ou 10 plusieurs inconvénients de l'art antérieur. Selon un aspect, on prévoit une mémoire numérique non volatile comprenant : une pluralité de résistances en couche mince ; et un circuit de commande adapté à : programmer, pendant une première phase de programmation, les résistances en couche 15 mince avec une pluralité de bits de données en faisant passer un courant dans au moins l'une des résistances en couche mince pour réduire sa résistance ; et lire, pendant une phase restauration, la pluralité de bits de données mémorisée par les résistances en couche mince en générant un signal électrique associé à chaque 20 résistance en couche mince et en comparant chaque signal électrique à un signal de référence. Selon un mode de réalisation, le circuit de commande comprend un dispositif mémoire adapté à mémoriser la pluralité de bits de données pour programmer chacune des résistances en 25 couche mince. Selon un mode de réalisation, le dispositif mémoire est en outre adapté à mémoriser la pluralité de bits de données lus dans chacune des résistances en couche mince. Selon un mode de réalisation, le circuit de commande 30 comprend en outre un bloc d'entrée couplé au dispositif mémoire, le bloc d'entrée étant adapté à mémoriser, pendant la première phase de programmation, la pluralité de bits de données dans le dispositif mémoire, et à mémoriser, pendant la phase de lecture, la pluralité de bits de données lue dans les résistances en 35 couche mince dans le dispositif mémoire. 12773 3 Selon un mode de réalisation, le circuit de commande comprend une pluralité de transistors, chacun des transistors étant couplé en série avec l'une correspondante des résistances en couche mince, et pendant la première phase de programmation au moins l'un des transistors est activé sur la base de la pluralité de bits de données. Selon un mode de réalisation, le circuit de commande comprend un comparateur pour comparer chaque signal électrique au signal de référence. Selon un mode de réalisation, ladite au moins une résistance en couche mince dans laquelle on fait passer un courant a une résistance initiale avant d'être programmée et une résistance réduite après le passage du courant dans celle-ci ; et le signal de référence est généré par un circuit de référence comprenant une résistance en couche mince de référence ayant une résistance comprise entre la résistance initiale et la résistance réduite. Selon un mode de réalisation, la résistance réduite est inférieure de 3 à 10% par rapport à la résistance initiale. Selon un mode de réalisation, le circuit de commande est en outre adapté, pendant une phase de programmation supplémentaire, à : programmer les résistances en couche mince avec une autre pluralité de bits de données en faisant passer un courant dans au moins l'une des résistances en couche mince pour réduire sa résistance à un niveau inférieur à celui de la résistance réduite ; et réduire la résistance de la résistance en couche mince de référence. Selon un mode de réalisation, le circuit de commande est adapté à programmer, pendant la première phase de programmation, au moins l'une des résistances en couche mince pour réduire sa résistance à un premier niveau et au moins une autre des résistances en couche mince pour réduire sa résistance à un deuxième niveau différent du premier niveau. Selon un autre aspect on prévoit un circuit d'ajus35 tement d'un dispositif électronique comprenant la mémoire ,4312773 4 numérique non volatile susmentionnée, dans lequel la pluralité de bits de données représente des données d'ajustement pour régler au moins un paramètre du dispositif électronique. Selon un autre aspect on prévoit un dispositif 5 électronique encapsulé comprenant le circuit d'ajustement susmentionné comportant une pluralité de plots agencés pour recevoir la pluralité de bits de données. Selon un autre aspect on prévoit un procédé de mémorisation de données non volatiles comprenant : programmer, 10 par un circuit de commande pendant une première phase de programmation, une pluralité de résistances en couche mince avec une pluralité de bits de données en faisant passer un courant dans au moins l'une des résistances en couche mince pour réduire sa résistance ; et lire, pendant une phase de restauration, la 15 pluralité de bits de données mémorisée par les résistances en couche mince en générant un signal électrique associé à chaque résistance en couche mince, et en comparant chaque signal électrique à un signal de référence. Selon un mode de réalisation, ladite au moins une 20 résistance en couche mince dans laquelle on fait passer un courant a une résistance initiale avant d'être programmée et une résistance réduite après le passage du courant dans celle-ci, le procédé comprenant en outre la génération du signal de référence par un circuit de référence comprenant une résistance en couche 25 mince de référence ayant une résistance comprise entre la résistance initiale et la résistance réduite. Selon un mode de réalisation, le procédé comprend en outre : programmer, pendant une phase de programmation supplémentaire, les résistances en couche mince avec une autre 30 pluralité de bits de données en faisant passer un courant dans au moins l'une des résistances en couche mince pour réduire sa résistance à un niveau inférieur à celui de la résistance réduite ; et réduire la résistance de la résistance en couche mince de référence. - B-I-2qq-3 avantages susmentionnés, et avec la description détaillé donnés à titre d'illustration référence aux dessins joints Brève description des dessins schématiquement un circuit réalisation de la présente Les caractéristiques et d'autres, apparaitront clairement suivante de modes de réalisation, schématiquement un circuit 5 et non de limitation, en faisant dans lesquels : la figure 1 illustre intégré selon un exemple de description ; la figure 2 illustre d'ajustement comprenant une mémoire numérique non volatile selon un exemple de réalisation de la présente description de la présente description ; la figure 3 est un organigramme illustrant des étapes 15 dans un procédé d'ajustement d'un circuit selon un exemple de réalisation de la présente description ; la figure 4 est un graphique illustrant des exemples de réduction de la résistance de résistances en couche mince pour une plage de courants de programmation appliqués aux 20 résistances ; et la figure 5 est un chronogramme illustrant un exemple de multiples phases de programmation d'une mémoire numérique non volatile selon un exemple de réalisation de la présente description. 25 Description détaillée Bien que dans la description suivante on décrive une mémoire non volatile numérique dans le contexte d'une application d'ajustement de circuit, il sera clair pour l'homme de l'art qu'une telle mémoire pourrait avoir diverses autres 30 applications. Par exemple, une telle mémoire est bien adaptée à des applications dans lesquelles on souhaite qu'une mémoire non volatile puisse être programmée une fois ou quelque fois en utilisant une tension d'alimentation relativement faible. La figure 1 illustre schématiquement un circuit 35 intégré 100 qui dans cet exemple comprend un amplificateur B12773 6 opérationnel 102. Le circuit intégré 100 comporte par exemple 8 plots d'entrées/sorties, parmi lesquels : une paire de plot IN-et IN+ pour recevoir des signaux d'entrée différentiels ; un plot VCC pour recevoir une tension d'alimentation ; un plot GND pour recevoir une tension de masse ; un plot OUT pour fournir un signal de sortie ; un plot REF pour fournir une tension de référence au circuit pendant un fonctionnement normal ; et des plots d'entrées RG1, RG2, qui fournissent des broches d'entrée de trois amplificateurs opérationnels d'instrumentation. Le circuit intégré 100 comprend en outre un circuit d'ajustement (TC) 104, qui est par exemple couplé aux plots d'entrées RG1 et RG2. Le circuit d'ajustement 104 comprend une mémoire non volatile numérique 106 mémorisant des bits dé données d'ajustement, qui sont fournis sur des lignes de sorties 108 à l'amplificateur opérationnel 102. Un ou plusieurs paramètres de fonctionnement de l'amplificateur opérationnel 102 sont ajustés sur en fonction des données d'ajustement à chaque fois que l'amplificateur opérationnel est mis sous tension. Bien sûr, l'amplificateur opérationnel de la figure 1 20 est simplement un exemple. Dans des variantes de réalisation le circuit d'ajustement pourrait être utilisé pour ajuster des circuits différents de diverses sortes. La figure 2 illustre plus en détail le circuit d'ajustement 104 de la figure 1 selon un exemple de réalisation. la mémoire non volatile réseau de résistances en résistances de la sorte, n ou supérieur à 1. Les 25 Comme cela est illustré, numérique 106 est constituée d'un couche mince TFR0 à TFRII. Il y a n+1 étant par exemple un entier égal résistances en couche mince sont chacune constituées par exemple 30 d'une couche de silicium polycristallin ayant une épaisseur comprise entre 30 et 50 nm. Comme cela va être décrit plus en détail ci-après, ces résistances ont une résistance qui est modifiée par le passage d'un courant qui les traverse. En particulier, chaque résistance a par exemple une résistance 35 initiale comprise entre 1 et 10 KS), et la résistance initiale B12773 7 est par exemple réduite d'une valeur comprise entre 3 et 10 % par l'application d'un courant compris entre 1 et 1,5 mA par pin. Par exemple, les résistances en couche mince correspondent à celles décrites dans la demande de brevet US publiée sous le numéro US2002/0008302, et sont par exemple formées en utilisant le processus décrit au paragraphe [0027] de ce document. Pour permettre une phase d'ajustement pendant le test du dispositif, chacune des résistances en couche mince TFRo à TFRn est par exemple couplée en série avec un transistor correspondant M0 à Mn entre la tension d'alimentation VCC et la masse. Dans l'exemple de la figure 2, les transistors M0 à Mn sont des transistors PMOS et ils sont contrôlés en fonction de données mémorisées dans un registre 201. En particulier, le registre 201 mémorise par exemple n+1 bits de données A0 à An, qui contrôlent respectivement les grilles des n+1 transistors M0 à Mn. Comme on va le décrire plus en détail ci-après, le registre 201 peut aussi mémoriser des données de commande supplémentaires, comme un bit B0. Les données mémorisées par le registre 201 sont fournies sur des lignes 106 à un circuit électronique 202 qui doit être ajusté, qui est par exemple l'amplificateur opérationnel 102 de la figure 1, ou un autre circuit. Les données du registre 201 sont fournies par un multiplexeur d'entrée 204 qui reçoit un signal de données externes DATA EXT et un signal de données internes DATA INT. Le multiplexeur d'entrée 204 reçoit aussi par exemple un signal d'horloge externe CLK EXT et un signal d'horloge interne CLK INT. Les données externes DATA EXT proviennent par exemple du plot d'entrée RG2 de la figure 1, alors que l'horloge externe EXT CLK provient par exemple du plot d'entrée RG1 de la figure 1, bien que dans des variantes de réalisation on puisse utiliser d'autres plots d'entrée. Le multiplexeur d'entrée 204 est par exemple contrôlé par un signal de programmation PROG, qui indique s'il faut mettre en oeuvre une phase de programmation ou une phase de lecture de la mémoire numérique. .B12773 8 Un noeud se trouvant entre chaque résistance TFR0 à TFRn et le transistor Mo à Mn correspondant est par exemple couplé à une entrée correspondante d'un multiplexeur 206, qui sélectionne l'une de ces entrées pour la fournir au niveau de sa 5 sortie. La sortie du multiplexeur 206 fournit un signal de tension Vsense à une entrée d'un comparateur 208 qui compare ce signal à une tension de référence Vref- Dans l'exemple de la figure 2, la tension de référence Vref est fournie par une cellule mémoire de référence 209 comprenant une résistance en 10 couche mince TFRref couplée en série avec un transistor Mref entre la tension d'alimentation VCC et la masse. Le transistor Mref et le multiplexeur 206 sont par exemple contrôlés par un circuit de commande (CTRL) 210. Le fonctionnement du circuit d'ajustement 104 de la 15 figure 2 va maintenant être décrit plus en détail en faisant référence à l'organigramme de la figure 3. Dans une première opération 300 de la figure 3, le dispositif est mis sous tension, ce qui signifie par exemple que la tension VCC est appliquée au circuit, par exemple par 20 l'intermédiaire du plot VCC de la figure 1. Dans une opération suivante 302, une phase de lecture a lieu, dans laquelle un élément est lu pour déterminer si la mémoire non volatile numérique a déjà été programmée ou pas. Cette information est par exemple déterminée en lisant la 25 résistance de l'une des résistances en couche mince de la mémoire non volatile numérique non volatile, comme la résistance TFR0, qui est par exemple réglée pour avoir une résistance réduite la première fois où la mémoire est programmée. Dans une opération suivante 304, on détermine si, sur 30 la base de l'opération de lecture, le dispositif mémoire a déjà été programmé. Dans la négative, l'opération suivante est l'opération 306. Dans l'opération 306, le signal de programmation PROG allant vers le multiplexeur 204 est activé, ce qui provoque la 35 fourniture au registre 201 du signal d'entrée de données .B12773, 9 externes DATA EXT. Des données d'ajustement sont ensuite chargées dans le registre en série. Par exemple, le registre 201 fonctionne dans un mode premier entré,_pe,remier sorti (FIFO). Le signal PROG provoque aussi par exemple la sélection du signal d'horloge externe CLK EXT et sa fourniture comme signal d'horloge CLK au registre 201 pour cadencer les données. Dans une opération suivante 308, une phase de programmation ou d'émulation a lieu. La sélection entre programmation et émulation est par exemple déterminée par un bit, comme le bit B0, mémorisé dans le registre 201. Si ce bit est à l'état bas, une phase d'émulation est par exemple démarrée, dans laquelle les valeurs de données d'ajustement A0 à An provenant du registre 201 sont fournies au circuit 202, mais ces valeurs ne sont pas encore programmées dans les résistances en couche mince TFR0 à TFRn. Cela permet d'ajuster les données d'ajustement jusqu'à ce qu'un comportement souhaité du circuit soit obtenu pour le circuit électronique 202. Dans l'autre cas, si le bit Bo est à l'état haut, un signal d'écriture W est par exemple activé au niveau de l'entrée du registre 201, et une phase de programmation est par exemple démarrée, dans laquelle les transistors Mo à Mn sont contrôlés sur la base des bits de données A0 à An correspondants mémorisés dans le registre 201. Par exemple, chaque bit ayant une valeur basse provoque l'activation du transistor correspondant, de sorte qu'un courant de programmation circule à partir de la tension d'alimentation VCC dans la résistance en couche mince correspondante. La tension d'alimentation VCC est par exemple appliquée sous la forme d'une impulsion ayant une durée comprise entre 2 et 10 ms. La tension d'alimentation VCC est par exemple réglée à un niveau supérieur à sa valeur standard, par exemple à une tension comprise entre 5,5 et 6 Volts. Dans un exemple, chaque résistance a une résistance initiale comprise entre 1 et 10 KQ, et le courant de programmation provoque une réduction de la résistance des résistances correspondantes d'une valeur comprise entre 3 et 10 % de la résistance initiale. Pendant - B12773 10 cette phase de programmation, toutes les résistances sont par exemple programmées en même temps. Comme cela a été mentionné précédemment, la résistance TFRo est par exemple utilisée pour indiquer si la mémoire numérique a ou pas déjà été programmée. L'opération 308 implique aussi par exemple, pendant la phase de programmation, de programmer la résistance TFRo en réduisant sa résistance. Si dans l'opération 304 de la figure 3 on détermine que la mémoire non volatile numérique a déjà été programmée, 10 l'opération suivante est l'opération 310. Dans l'opération 310 une phase de restauration a lieu, dans laquelle les données d'ajustement mémorisées dans la mémoire non volatile numérique 106 sont lues en détectant la résistance de chaque résistance en couche mince, excepté par 15 exemple la résistance TFRo, si celle-ci a déjà été lue pour détecter que le dispositif a déjà été programmé. Chacun des autres transistors M1 à Mn est ensuite par exemple activé tour à tour pour faire, passer un courant de lecture dans celui-ci, et générer une tension aux bornes de la résistance en couche mince 20 correspondante qui est proportionnelle à sa résistance. La sélection des transistors est par exemple réalisée en prévoyant un transistor de polarisation (non illustré en figure 3) couplé entre la grille de chaque transistor M0 à Mn et la masse, ces transistors de polarisation étant activés tour à tour afin que 25 les transistors M0 à Mn soit aussi activés tour à tour. Pour générer le courant de lecture, on applique par exemple un niveau de tension d'alimentation VCC inférieur à celui utilisé pour la programmation. Par exemple on utilise une valeur comprise entre 2 et 5,5 V, par exemple correspondant à la tension d'alimen 30 tation normale des circuits. Le multiplexeur 206 est ensuite utilisé pour fournir les signaux de tension générés au comparateur 208, qui compare chaque niveau de tension à une tension de référence Vref afin de de déterminer si la résistance a encore sa résistance initiale, ou a une résistance réduite. La B12773 sortie du comparateur 208 fournit le signal de données internes DATA INT. Par exemple, en supposant que la résistance initiale de chaque résistance TFR0 à TFRn est Ri Q, et que la réduction de résistance provoquée par l'étape de programmation est égale à 2E Q, la tension de référence Vref correspond par exemple à une valeur de résistance comprise entre Ri et Ri-2E, par exemple égal à Ri-E ou environ. Dans une étape suivante 312 de la figure 3, le 10 multiplexeur d'entrée 204 est contrôlé par le signal de programmation PROG pour sélectionner le signal de données internes DATA INT et par exemple le signal d'horloge interne CLK INT à fournir au registre 201. Les données lues dans la mémoire numérique sont ensuite chargées comme nouvelles valeurs 15 Al à An dans le registre 201 et sont fournies au circuit 102 à ajuster par l'intermédiaire des lignes 106. Bien que cela ne soit pas illustré en figure 3, dans certains modes de réalisation, une bascule peut être prévue entre le registre 201 et le circuit 202, la bascule étant 20 agencée pour mémoriser les données d'ajustement lorsqu'elles doivent être appliquées au circuit 202. La figure 4 est un graphique représentant des exemples de la réduction de résistance permanente d'une résistance en couche mince lorsqu'un courant compris entre 0,95 et 1,2 mA/gm 25 lui est appliqué. La courbe avec des points carrés représente un exemple dans lequel la résistance en couche mince correspond à 10 carrés, en d'autres termes a une longueur dix fois plus grande que sa largeur. La courbe avec des points triangulaires représente un exemple dans lequel la résistance en couche mince 30 correspond à 30 carrés, en d'autres termes a une résistance 3 fois plus grande que la résistance à 10 carrés. On peut voir que le phénomène de réduction de résistance est très similaire indépendamment de la forme et de la résistance de la résistance en couche mince pour un courant par gra donné. En particulier, 35 dans l'exemple de la figure 4, dans les deux types de B12773 12 résistances la réduction de résistance est d'environ 8% pour un courant de 1,2 mA/pm. La réduction de résistance va être déterminée dans une certaine mesure par des propriétés physiques de la résistance en couche mince, comme l'épaisseur de la couche mince, par exemple constituée de silicium polycristallin, et la résistance de la couche d'oxyde sous-jacente. L'organigramme de la figure 3 correspond à un exemple dans lequel une seule phase de programmation est réalisée. En d'autres termes, la mémoire non volatile numérique est program- mable une seule fois. Dans des variantes de réalisation, la mémoire peut être reprogrammée quelques fois en utilisant une opération de réinitialisation, comme on va le décrire maintenant en détail en faisant référence à la figure 5. La figure 5 est un chronogramme représentant un exemple d'une séquence d'opérations de programmation et de réinitialisation d'une mémoire non volatile numérique. Dans l'exemple de la figure 5, on suppose que chacune des résistances en couche mince a une résistance initiale d'environ 5 kÛ, et que la phase de programmation provoque une réduction de résistance de 2E pour les résistances qui ont un courant de programmation qui les traverse. Ainsi, pendant une première phase de programmation, une valeur logique binaire 0 correspond par exemple à la résistance initiale de 5 kQ, une valeur logique binaire 1 correspond à la résistance réduite de 5k-2E ), et une résistance de référence d'environ 5k-E Q est par exemple utilisée. La résistance de référence est par exemple créée à partir d'une résistance de référence ayant la même résistance initiale que les autres résistances de la mémoire, qui est ensuite programmée avec un courant de programmation réduit pour obtenir une plus petite réduction de résistance. Par exemple, en référence au graphique de la figure 4, dans un exemple on pourrait utiliser un courant de programmation de 1,2 mAffim pour les résistances en couche mince principales de la mémoire pour provoquer une réduction de résistance d'environ 8 %, et on pourrait utiliser un courant de programmation d'environ B12773 13 1,1 mA/pm pour la résistance de référence pour provoquer une réduction de résistance d'environ 4 %. Par exemple, pour obtenir le courant de programmation réduit, le transistor Mref associé à la résistance de référence et contrôlé au niveau de sa grille par un niveau de tension plus proche de sa tension de seuil que le niveau de tension appliqué aux transistors M1 à Mn associés aux autres résistances TFR0 à TFRn. Lorsque la mémoire doit être reprogrammée, une phase réinitialisation est réalisée, dans laquelle la résistance de la résistance de référence est réduite à une valeur 5k-3E Q, et une valeur logique binaire 0' est maintenant supposée être égale à une valeur comprise entre 5k et 5k-2E Q. Une valeur logique binaire l' est représentée par une résistance de 5k-4E Û, qui correspond à la résistance initiale réduite deux fois par le courant de programmation. Ainsi toute résistance en couche mince qui a déjà eu sa résistance réduite dans la première phase de programmation peut avoir sa résistance réduite de nouveau par une seule impulsion de programmation, tandis que toute résistance à couche mince qui n'a pas eu sa résistance réduite pendant la première phase de programmation peut avoir sa résistance réduite par deux impulsions de programmation pour la descendre à 5k-4E Q. En variante, le niveau de tension de VCC peut être augmenté pour assurer un courant supérieur dans la résistance et descendre directement sa résistance jusqu'à 5k- 4E Q en utilisant une seule impulsion de courant. Des phases de réinitialisation et de programmation supplémentaires peuvent être réalisées de façon similaire. Le nombre de fois que la mémoire peut être reprogrammée dépend seulement de la précision du comparateur utilisé pour distinguer le bit logique 0 du bit logique 1. En effet, la différence entre les signaux électriques générés par les résistances en couche mince de la mémoire et la résistance de référence va être réduite sur chaque opération de reprogrammation. Dans le cas d'une mémoire numérique reprogrammable 35 plusieurs fois, au lieu d'utiliser la résistance en couche mince B12773 14 TFRo pour indiquer si le dispositif a déjà été programmé, on peut utiliser une pluralité de résistances pour mémoriser cette information et empêcher que la mémoire soit reprogrammée plus qu'un certain nombre de fois. En outre, pour permettre à la 5 mémoire numérique d'être reprogrammée, un code spécifique peut être fourni sur le plot d'entrée utilisé pour les données d'ajustement, comme le plot RG2 de la figure 1, pour indiquer qu'on est entré dans une phase de programmation plutôt que dans une phase de lecture de l'état courant de la mémoire. 10 Bien qu'en figure 5 on utilise différents degrés de réduction de résistance pour permettre à la mémoire d'être reprogrammée plusieurs fois, il serait aussi possible de programmer chaque résistance en couche mince pendant une unique phase de programmation pour obtenir l'un de plusieurs niveau de 15 résistance, pour programmer plus qu'un seul bit de données en utilisant une seule résistance en couche mince. Par exemple, chaque résistance à couche minces pourrait être programmée pour avoir soit sa résistance initiale Ri pour programmer des bits "00", soit l'un de trois degrés de résistances réduites égaux à 20 Ri-2E pour programmer "01", Ri-4E pour programmer "10" ou Ri-6E pour programmer "11". Ces niveaux peuvent par exemple être obtenus en appliquant zéro, un, deux ou trois impulsions de programmation à chaque résistance en couche mince. On peut utiliser trois comparateurs pour détecter ces quatre états 25 programmés. Par exemple un premier comparateur est associé à une résistance de référence ayant une résistance comprise entre Ri-2E et Ri-4E, par exemple égale à Ri-3E. Si la résistance en couche mince a une résistance supérieure, un deuxième comparateur associé à une résistance de référence comprise entre 30 Ri et Ri-2E, par exemple de Ri-E, peut être utilisé pour distinguer entre les états de résistance Ri et Ri-2E. En variante, si le premier comparateur détermine que la résistance en couche mince a une résistance inférieure à Ri-3E, un troisième comparateur associé à une résistance de référence 35 comprise entre Ri-4E et Ri-6E, par exemple Ri-5E, peut être - B12773 15 utilisé pour distinguer entre les états résistifs de Ri-4E et Ri-6E. Dans des variantes de réalisation, plutôt que d'avoir quatre niveaux de résistance, chaque résistance en couche mince pourrait être programmée pour avoir l'un d'un nombre différent de niveaux de résistance, par exemple 3 ou plus, afin de programmer un nombre différent de bits utilisant chaque résistance. Un nombre différent de comparateurs pourrait ensuite être utilisé pendant la phase de lecture pour détecter le niveau de résistance programmé de chaque résistance en couche mince. Un avantage des modes de réalisation décrits ici est qu'on peut mettre en oeuvre une mémoire non volatile numérique ayant une surface relativement faible et bénéficiant de tensions de programmation relativement faibles qui sont compatibles avec la technologie CMOS standard. Avec la description ainsi faite d'au moins un mode de réalisation illustratif, diverses altérations, modifications et améliorations apparaitront facilement à l'homme de l'art. Par exemple, bien qu'on ait décrit un circuit spécifique mettant en oeuvre la mémoire numérique 106 en figure 20 2, il sera clair pour l'homme de l'art que des variantes de configuration de circuit seraient possibles. Dans certains modes de réalisation, pendant la phase de lecture de la mémoire numérique, plutôt que de générer un signal électrique sous la forme d'un signal de tension Vsense, on pourrait générer un 25 signal de courant et le comparer à l'aide d'un comparateur de courant à un courant passant dans une cellule de référence. En outre, il sera clair pour l'homme de l'art, que dans tous les modes de réalisation décrits ici, tous les transistors PMOS pourraient être remplacés par des transistors 30 NMOS et vice versa. En outre, bien qu'on ait décrit des transistors basés sur la technologie MOS, dans des variantes de réalisation on pourrait utiliser d'autres technologies de transistors, comme la technologie bipolaire. En outre, il sera clair pour l'homme de l'art que les 35 divers éléments décrits en relation avec les divers modes de - B12773 16 réalisation pourraient être combinés, dans des variantes de réalisation, selon des combinaisons quelconques. REVENDICATIONS1. Mémoire numérique non volatile comprenant : à : une pluralité de résistances en couche mince (TFRo à et un circuit de commande (M0 à Mn, 206, 208, 210) adapté programmer, pendant une première phase de programmation, les résistances en couche mince avec une pluralité de bits de données en faisant passer un courant dans au moins l'une des résistances en 10 résistance ; et lire, couche mince pour réduire sa pendant une phase restauration, la pluralité de bits de données mémorisée par les résistances en couche mince en générant un signal électrique (V sense) associé à chaque résistance en couche mince et en comparant chaque signal 15 électrique à un signal de référence. 2. Mémoire numérique non volatile selon la revendi- cation 1, dans laquelle le circuit de commande comprend un dispositif mémoire (201) adapté à mémoriser la pluralité de bits de données pour programmer chacune des résistances en couche 20 mince. 3. Mémoire numérique non volatile selon la revendi- cation 2, dans laquelle le dispositif mémoire (201) est en outre adapté à mémoriser la pluralité de bits de données lus dans chacune des résistances en couche mince. 4. Mémoire numérique non volatile selon la revendication 3, dans laquelle le circuit de commande comprend en outre un bloc d'entrée (204) couplé au dispositif mémoire, le bloc d'entrée étant adapté à mémoriser, pendant la première phase de programmation, la pluralité de bits de données dans le 30 dispositif mémoire, et à mémoriser, pendant la phase de lecture, la pluralité de bits de données lus dans les résistances en couche mince dans le dispositif mémoire. 5. Mémoire numérique non volatile selon l'une quelconque des revendications 1 à 4, dans laquelle le circuit de commande comprend une pluralité de transistors (M0 à Mn), chacun des transistors étant couplé en série avec l'une correspondante des. résistances en couche mince, dans laquelle pendant la première phase de programmation au moins l'un des transistors est activé sur la base de la pluralité de bits de données. 6. Mémoire numérique non volatile selon l'une quelconque des revendications 1 à 5, dans laquelle le circuit de commande comprend un comparateur (208) pour comparer chaque signal électrique (Vsense) au signal de référence (Vref). 7. Mémoire numérique non volatile selon l'une quelconque des revendications 1 à 6, dans laquelle ladite au moins une résistance en couche mince dans laquelle on fait passer un courant a une résistance initiale avant d'être programmée et une résistance réduite après le 15 passage du courant dans celle-ci ; et le signal de référence est généré par un circuit de référence (209) comprenant une résistance en couche mince de référence (TFRref) ayant une résistance comprise entre la résistance initiale et la résistance réduite. 8. Mémoire numérique non volatile selon la revendication 7, dans laquelle la résistance réduite est inférieure de 3 à 10 pourcent par rapport à la résistance initiale. 9. Mémoire numérique non volatile selon la 25 revendication 7 ou 8, dans laquelle le circuit de commande est en outre adapté, pendant une phase de programmation supplémentaire, à : programmer les résistances en couche mince avec une autre pluralité de bits de données en faisant passer un courant 30 dans au moins l'une des résistances en couche mince pour réduire sa résistance à un niveau inférieur à celui de la résistance réduite ; et réduire la résistance de la résistance en couche mince de référence. 10. Mémoire numérique non volatile selon l'une quelconque des revendications 1 à 9, dans laquelle le circuit de commande est adapté à programmer, pendant la première phase de programmation, au moins l'une des résistances en couche mince 5 pour réduire sa résistance à un premier niveau et au moins une autre des résistances en couche mince pour réduire sa résistance à un deuxième niveau différent du premier niveau. 11. Circuit d'ajustement d'un dispositif électronique comprenant la mémoire numérique non volatile de l'une quelconque des revendications 1 à 10, dans lequel la pluralité de bits de données représente des données d'ajustement pour régler au moins un paramètre du dispositif électronique. 12. Dispositif électronique encapsulé comprenant le circuit d'ajustement de la revendication 11 comportant une 15 pluralité de plots (RG1, RG2) agencés pour recevoir la pluralité de bits de données. 13. Procédé de mémorisation de données non volatiles comprenant programmer, par un circuit de commande (M0 à Mn, 206, 20 208, 210) pendant une première phase de programmation, une pluralité de résistances en couche mince (TFR0 à TFRn) avec une pluralité de bits de données en faisant passer un courant dans au moins l'une des résistances en couche mince pour réduire sa résistance ; et 25 lire, pendant une phase de restauration, la pluralité de bits de données mémorisée par les résistances en couche mince en générant un signal électrique (Vsense) associé à chaque résistance en couche mince et en comparant chaque signal électrique à un signal de référence. 30 14. Procédé selon la revendication 13, dans lequel ladite au moins une résistance en couche mince dans laquelle on fait passer un courant a une résistance initiale avant d'être programmée et une résistance réduite après le passage du courant dans celle-ci, le procédé comprenant en outre la génération du 35 signal de référence par un circuit de référence (209) comprenantB12773 20 une résistance en couche mince de référence (TFRref) ayant une résistance comprise entre la résistance initiale et la résistance réduite. 15. Procédé selon la revendication 14, comprenant en outre : programmer, pendant une phase de programmation supplémentaire, les résistances en couche mince avec une autre pluralité de bits de données en faisant passer un courant dans au moins l'une des résistances en couche mince pour réduire sa résistance à un niveau inférieur à celui de la résistance réduite ; et réduire la résistance de la résistance en couche mince de référence.