FR 3022688 A1 20151225 FR 1455785 A 20140623 1 Procédé de fabrication d'un transistor NMOS avec risque réduit de dislocation et circuit intégré correspondant L'invention concerne les circuits intégrés, et plus particulièrement la fabrication de transistors NMOS réduisant le risque d'apparition de dislocations dans les zones actives des transistors. Une dislocation est un défaut étendu dans le silicium, lorsqu'elle se situe entre le drain et la source du transistor. une telle dislocation nuit très fortement à la fonctionnalité du transistor MOS se traduisant notamment par un courant du transistor à l'état bloqué (courant OFF) très grand pouvant aller jusqu'à un comportement résistif du transistor. Typiquement, une dislocation se traduit par la présence dans le silicium d'un demi-plan cristallin supplémentaire terminé par une lacune. Les origines de l'apparition des dislocations sont multiples. Parmi les causes possibles, on peut citer l'implantation d'impuretés à forte dose qui va conduire à une amorphisation localisée qui, lorsqu'elle est suivie d'un recuit d'activation trop rapide, peut créer une dislocation. On peut également citer les contraintes induites dans la zone active du fait de la présence de la région isolante, par exemple du type tranchée peu profonde (STI : Shallow Trench Isolation) délimitant cette zone active. Le type d'impuretés peut également avoir une influence sur l'apparition des dislocations. A cet égard, il a été observé que les dislocations apparaissaient essentiellement dans les transistors NMOS et plus particulièrement dans les transistors NMOS ayant des zones actives de petite taille, en particulier lorsque l'arsenic est utilisé comme dopant. Des tentatives de modifications du type de dopant pour réduire le risque d'apparition de dislocations ont conduit cependant à des 3022688 2 transistors dont les performances sont réduites par rapport aux performances attendues, en particulier lorsqu'on utilise du phosphore. Selon un mode de mise en oeuvre, il est proposé un procédé de fabrication d'un transistor NMOS permettant de réduire, de façon 5 simple, le risque d'apparition de dislocation dans la zone active du transistor. Selon un aspect, il est proposé un procédé de fabrication d'au moins un transistor NMOS comprenant une réalisation, au sein d'un substrat semiconducteur, d'une région isolante, par exemple une 10 région isolante du type tranchée peu profonde, délimitant une zone active, une réalisation d'une région de grille isolée au-dessus de la zone active, une première implantation de dopants, par exemple celle connue par l'homme du métier sous l'acronyme anglo-saxon LDD (Lightly Doped Drain), dans la zone active de part et d'autre de la 15 région de grille isolée, une réalisation de régions latérales isolantes, généralement dénommées « espaceurs » par l'homme du métier, sur les flancs de la région de grille isolée et une deuxième implantation de dopant dans la zone active, plus profonde que la première implantation, à travers une fenêtre d'implantation débordant de part et 20 d'autre des régions latérales isolantes. Selon une caractéristique générale de cet aspect, la fenêtre d'implantation exclut de la zone active au moins une première zone d'exclusion située d'un côté de la région de grille isolée à distance de la région latérale isolante correspondante. 25 Ainsi, on réalise l'implantation profonde dans les parties de la zone active électriquement utiles pour le transistor NMOS et on exclut de cette implantation profonde, les parties de la zone active qui apportent une contribution électrique moindre voire qui sont inutiles quant aux performances électriques du transistor MOS, typiquement la 30 partie de la zone active située à distance de l'espaceur, par exemple au voisinage du bord de la région isolante (STI par exemple). Et, ceci peut ne concerner que la région de source ou la région de drain du transistor NMOS, ou bien à la fois la région de source et la 3022688 3 région de drain, selon l'environnement du transistor dans le schéma de placement (Layout). Ainsi, selon un mode de mise en oeuvre, la fenêtre d'implantation peut exclure également de la zone active une deuxième 5 zone d'exclusion située de l'autre côté de la région de grille isolée à distance de la région latérale isolante correspondante. Les zones de contacts peuvent être en partie voire totalement exclues de la deuxième implantation profonde de dopants. Ainsi, sur les zones actives de petite dimension, la fenêtre d'implantation peut 10 englober la région de grille isolée et déborder légèrement de celle-ci jusqu'au début du contact espacé du bord de la région de grille de la distance minimale imposée par des règles de conception (DRM : Design Rules Manual) compte tenu de la technologie utilisée. En d'autres termes, selon un mode de mise en oeuvre, le 15 procédé comprend en outre une réalisation d'un contact électriquement conducteur sur la zone active de chaque côté de la région de grille isolée et la distance minimale entre un flanc de la région de grille isolée et le bord de la zone d'exclusion correspondante est égale à la distance séparant le centre de la zone du contact dudit flanc de la 20 région de grille isolée lorsque le contact est positionné au plus près dudit flanc compte tenu des règles de conception (DRM) imposées par la technologie utilisée. La deuxième implantation de dopants peut comprendre une implantation d'arsenic. 25 Selon un autre aspect, il est proposé un circuit intégré comprenant au sein d'un substrat semiconducteur, une région isolante délimitant au moins une zone active, un transistor NMOS possédant une région de grille isolée au-dessus de ladite au moins une zone active, des régions latérales isolantes sur les flancs de la région de 30 grille isolée, une première région implantée située dans la zone active d'un côté de la région de grille isolée et une deuxième région implantée située dans la zone active de l'autre côté de la région de grille isolée. 3022688 4 Selon une caractéristique générale de cet autre aspect, au moins la première région implantée comporte une zone profonde située entre la région latérale isolante correspondante et le bord correspondant de la région isolante et une première et une deuxième zones moins 5 profondes encadrant ladite zone profonde, la première zone moins profonde s'étendant au moins en partie sous ladite région latérale isolante et la deuxième zone moins profonde s'étendant jusqu'audit bord correspondant de la région isolante. Selon un mode de réalisation, ledit au moins un transistor 10 NMOS comporte un premier contact sur la première région implantée situé en partie au-dessus de ladite zone profonde et en partie au-dessus de la deuxième zone moins profonde. Selon un autre mode de réalisation possible, lequel ledit au moins un transistor NMOS comporte un premier contact sur la 15 première région implantée situé intégralement au-dessus de la deuxième zone moins profonde. Selon un mode de réalisation, la deuxième région implantée comporte une zone profonde située entre la région latérale isolante correspondante et le bord correspondant de la région isolante et une 20 première et une deuxième zones moins profondes encadrant ladite zone profonde, la première zone moins profonde s'étendant au moins en partie sous ladite région latérale isolante et la deuxième zone moins profonde s'étendant jusqu'audit bord correspondant de la région isolante. 25 Selon un mode de réalisation, ledit au moins un transistor NMOS comporte un deuxième contact sur la deuxième région implantée situé en partie au-dessus de ladite zone profonde et en partie au-dessus de la deuxième zone moins profonde. Selon un autre mode de réalisation possible, ledit au moins un 30 transistor NMOS comporte un deuxième contact sur la deuxième région implantée situé intégralement au-dessus de la deuxième zone moins profonde. Chacune des première et deuxième régions implantées peut comporter de l'arsenic. 3022688 5 D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de mise en oeuvre et de réalisations nullement limitatifs et des dessins annexés sur lesquels : 5 les figures 1 à 11 illustrent différents modes de mise en oeuvre et de réalisation de l'invention. On se réfère maintenant plus particulièrement aux figures 1 à 6 qui illustrent schématiquement un mode de mise en oeuvre d'un procédé de fabrication d'un transistor NMOS selon l'invention. 10 Sur ces figures, à des fins de simplification, on n'a représenté volontairement que la partie gauche du transistor, la partie droite étant symétrique de la partie gauche. Par ailleurs, comme il peut être classique en la matière, tous les transistors des circuits intégrés d'une même plaquette (« wafer ») 15 subissent les mêmes traitements. Sur la figure 1, la référence 1 désigne une partie d'un substrat semiconducteur, qui peut être par exemple un caisson semiconducteur de type de conductivité P. La référence 2 désigne une région isolante délimitant une zone active la du substrat 1 dans et sur laquelle va être 20 réalisé le transistor NMOS. Cette région isolante 2 peut être du type tranchée peu profonde (STI) et est réalisée de façon classique et connue en soi. Sur la zone active la, on réalise de façon classique et connue en soi, une région de grille isolée 3 comportant un oxyde de grille 30, 25 par exemple du dioxyde de silicium, surmonté d'un bloc de grille 31, par exemple du polysilicium. Et, on procède, comme illustré sur la figure 2, à un dépôt d'une couche de dioxyde de silicium 4 sur la zone active la et sur la région de grille isolée 3 de façon à, comme illustré sur la figure 3, effectuer 30 une première implantation 5 de dopants dans la zone active la de part et d'autre de la région de grille isolée 3. Cette première implantation 5 de dopants est une implantation faible énergie conduisant à la réalisation d'une région implantée 50 s'étendant entre le flanc de la région de grille isolée et la région 3022688 6 isolante 2. Cette région implantée 50 est connue par l'homme du métier sous le vocable anglo-saxon LDD (Lightly Doped Drain). Cette région 50 et la région 50 située de l'autre côté de la grille permettent notamment de définir le canal du transistor NMOS. 5 A titre indicatif, on peut utiliser comme dopant de l'arsenic et l'implantation 5 peut être une implantation à une énergie de 12KeV avec une concentration de dopants de 8, 5 1014 atomes/cm2. Cette première implantation 5 est typiquement suivie d'un recuit, par exemple à une température de l'ordre de 900°C. 10 Puis, afin de réaliser des régions latérales isolantes ou « espaceurs » sur les flancs de la région de grille isolée 3, on dépose après cette implantation 5 une première couche isolante 6, par exemple en dioxyde de silicium, surmontée d'une deuxième couche isolante 7, par exemple en nitrure de silicium. 15 Puis, comme illustré sur la figure 4, on effectue une gravure anisotrope de la couche de nitrure 7 de façon à commencer à former les régions latérales isolantes (ou espaceurs) du transistor NMOS. Cette gravure anisotrope de la couche 7, qui conduit à un bloc de nitrure de silicium 70 est suivie d'une légère sur-gravure de la couche 20 isolante 6 à travers laquelle on va procéder à une deuxième implantation de dopant dans la zone active, plus profonde que la première implantation. Ceci est illustré sur la figure 5. Et, on voit sur cette figure 5 que la deuxième implantation de 25 dopants 10 est effectuée à travers une fenêtre d'implantation 100 qui déborde de part et d'autre des régions latérales isolantes 6, 70 en excluant de la zone active une zone d'exclusion 101 située à distance de la région latérale isolante 6,70. A cet égard, on forme au-dessus de la première couche isolante 6 un bloc de résine 9 définissant la 30 géométrie de la zone d'exclusion 101. Cette zone d'exclusion se situe à distance de l'espaceur 70 de façon à permettre la réalisation d'une zone implantée profonde 110 de façon à permettre une réduction des courants de fuite du transistor. 3022688 7 A titre indicatif, cette deuxième implantation profonde peut être une implantation d'arsenic effectuée à une énergie de 33KeV avec une concentration de dopants de 2 1015 at/cm2, suivie d'un recuit d'activation à une température de l'ordre de 1100°C. 5 Comme illustré sur la figure 5, après ce recuit d'activation qui a fait diffuser les différentes régions implantées, on obtient au sein de la zone active la, une région implantée 11 comportant une zone profonde 110 située entre la région latérale isolante 6, 70 et le bord de la région isolante 2. Cette zone profonde 110 est encadrée par une 10 première zone implantée 111, résultant de la première implantation 5 de dopants, et s'étendant au moins en partie sous la région latérale isolante 6, 70. La deuxième zone implantée moins profonde 112, résultant également de la première implantation 5, s'étend quant à elle jusqu'au 15 bord de la région isolante 2. La première zone moins profonde 111 permet notamment de définir le canal du transistor NMOS tandis que la zone profonde 110 permet de diminuer les fuites en courant. Par contre, la zone implantée située sous le bloc de résine, et comportant une partie de la zone 20 profonde 110 et une partie de la zone moins profonde 112 est en général électriquement inutile pour les performances du MOS. Cela étant elle demeure nécessaire pour éviter que le siliciure de métal qui sera formé ultérieurement ne soit en contact avec le caisson afin d'empêcher un passage direct du courant de la source au drain. Le fait 25 d'avoir exclu une partie de la zone active de la deuxième implantation profonde 10 permet de réduire le risque d'apparition de dislocation dans le canal du transistor. Ainsi en excluant une partie de la zone active de l'implantation profonde, on obtient une réduction du taux d'apparition de dislocations 30 sur un lot de plaquettes. En outre si les oxydations sont faites à hautes températures et les contraintes mécaniques environnant les zones actives sont réduites au maximum, il devient alors envisageable de supprimer totalement l'apparition des dislocations. 3022688 8 Comme illustré sur la figure 6, la suite du procédé de fabrication peut comporter, notamment, après retrait du bloc de résine 9, un dépôt d'une troisième couche isolante, par exemple en dioxyde de silicium, sur la structure de la figure 5 de façon, après nouvelle 5 gravure anisotrope, à former un espaceur 8 comportant un bloc de nitrure de silicium 70 disposé entre deux reliquats 60 et 80 de couches de dioxyde de silicium. On procède ensuite à une formation d'un siliciure de métal 13 sur la région implantée 11 de façon à permettre la prise ultérieure d'un 10 contact électriquement conducteur sur cette zone siliciurée. On obtient donc, comme illustré sur la figure 7, un transistor NMOS TR comportant au sein d'un substrat semiconducteur 1, par exemple, un caisson de type P, une zone active la délimitée par une région isolante 2, par exemple du type STI. 15 Le transistor TR possède une région de grille isolée 3 au- dessus de la zone active la et des régions latérales isolantes 8 sur les flancs de la région de grille isolée. Le transistor possède également une première région implantée 11 située dans la zone active la d'un côté de la région de grille isolée 20 et une deuxième région implantée 12 située dans la zone active la de l'autre côté de la région de grille isolée 3. Dans l'exemple décrit ici, chacune des régions implantées 11, 12 comporte une zone profonde 110, 120 située entre la région latérale isolante 8 correspondante et le bord correspondant de la région 25 isolante 2, et une première zone moins profonde 111, 121 ainsi qu'une deuxième zone moins profonde 112, 122, ces deux zones moins profondes encadrant la zone profonde 110, 120. Et, la première zone moins profonde 111, 121 s'étend au moins en partie sous la région latérale isolante 8 tandis que la deuxième zone 30 moins profonde 112, 122 s'étend jusqu'au bord correspondant de la région isolante 2. Des zones siliciurées 13 recouvrent les parties des régions implantées 11 et 12 situées entre l'espaceur isolant correspondant et le 3022688 9 bord correspondant de la zone isolante 2 et vont permettre une prise de contact sur les régions 11 et 12. Ces régions implantées 11 et 12 peuvent être les régions de source et de drain du transistor TR ou inversement. 5 Cela étant, bien que sur la figure 7, on ait représenté un transistor TR dont chaque région implantée de source et de drain comporte une zone profonde 110, 120 encadrée par deux zones moins profondes, résultant donc d'une zone d'exclusion de la fenêtre d'implantation comme décrit ci-avant, il serait possible dans certains 10 cas, compte tenu notamment de l'environnement du transistor TR, que l'une seulement des régions de source ou de drain comporte une telle zone profonde encadrée par deux zones moins profondes, l'autre région de source ou de drain étant alors une région implantée ayant un profil classique. 15 Ces différentes possibilités vont maintenant être décrites sur des exemples de schémas de placement (Layout) en référence aux figures 8 à 11. Sur la figure 8, le circuit intégré CI comporte plusieurs transistors NMOS dont un transistor TR1 et un transistor TR2. 20 La fenêtre d'implantation 100 utilisée pour la deuxième implantation profonde N+ 10 des régions de source et de drain des transistors NMOS comporte une zone d'exclusion 101 située au niveau de la région de source (par exemple) du transistor TR1. Par contre, il n'y a pas de zone d'exclusion pour l'implantation profonde des autres 25 transistors du circuit intégré, notamment le transistor TR2. Les régions de source et de drain de ces autres transistors auront donc un profil d'implantation classique. Par contre, la région de source du transistor TR1 aura un profil d'implantation analogue à celui représenté sur la figure 6. 30 Cette zone d'exclusion 101 est obtenue par formation d'un bloc de résine sur la zone correspondante. La région de drain du transistor TR1 comporte également une zone d'exclusion 101 pour l'implantation profonde obtenue là encore par formation d'un bloc de résine sur la zone correspondante. 3022688 10 Cela étant, les dimensions de ces deux zones d'exclusion ne sont pas les mêmes. Par ailleurs, on voit dans cet exemple, que le contact CTS destiné à venir contacter la région de source du transistor TR1 se situe 5 en partie au-dessus de la zone profonde d'implantation et en partie au- dessus de la deuxième zone implantée moins profonde qui s'étend jusqu'au bord de la région isolante 2. Par contre, le contact CTD destiné à venir contacter la région de drain du transistor TR1 ne se situe pas au-dessus de la zone 10 implantée profonde mais intégralement au-dessus de la deuxième zone implantée moins profonde qui s'étend jusqu'au bord correspondant de la région isolante 2. A cet égard, la distance minimale D entre un flanc de la région de grille isolée 31 et le bord de la zone d'exclusion correspondante 15 101 est égale à la distance séparant le centre de la zone de contact CTS dudit flanc de la région de grille isolée lorsque le contact est positionné au plus près de ce flanc compte tenu des règles de conception (DRM : Design Rules Manual) imposées par la technologie utilisée. 20 Ainsi, pour une technologie 180 nanomètres, cette distance D est égale à 0,171 microns. Sur la figure 9, c'est par exemple cette fois-ci la zone de contact de source CTS qui se situe intégralement dans la zone d'exclusion d'implantation profonde du transistor TR1 tandis que la 25 zone de contact de drain CTD chevauche cette zone d'exclusion d'implantation 101. Sur la figure 10, les zones de contacts de source et de drain de deux transistors NMOS TR1 et TR2 se situent à la limite mais à l'intérieur de la zone d'exclusion d'implantation profonde. 30 Enfin, sur la figure 11, les deux transistors NMOS TR1 et TR2 ont un contact commun, par exemple le contact de drain CTD situé sur une zone active ne comportant pas d'exclusion d'implantation profonde et par conséquent une implantation profonde ayant un profil classique. Par contre, les deux zones de contacts de source CTS de ces 3022688 11 deux transistors chevauchent la zone d'exclusion d'implantation profonde 101. Il convient de noter que la définition de ces zones d'exclusion d'implantation s'effectue avantageusement de façon automatisée lors 5 de la définition du masque d'implantation N+, en fonction de critères prédéfinis tenant compte de la géométrie du transistor, de son environnement dans le schéma de placement (layout) et plus généralement des règles de conception (DRM) imposées par la technologie utilisée, ces critères incluant notamment la distance 10 séparant le centre de la zone de contact du flanc de la région de grille isolée lorsque le contact est positionné au plus près de ce flanc compte tenu des règles de conception. REVENDICATIONS1. Procédé de fabrication d'au moins un transistor NMOS, comprenant une réalisation, au sein d'un substrat semiconducteur, d'une région isolante (2) délimitant une zone active (10), une réalisation d'une région de grille isolée (3) au-dessus de la zone active, une première implantation (5) de dopants dans la zone active de part et d'autre de la région de grille isolée, une réalisation de régions latérales isolantes (8) sur les flancs de la région de grille isolée (3) et une deuxième implantation (10) de dopants dans la zone active, plus profonde que la première implantation, à travers une fenêtre d'implantation (100) débordant de part et d'autre des régions latérales isolantes, caractérisé en ce que la fenêtre d'implantation exclut de la zone active au moins une première zone d'exclusion (101) située d'un côté de la région de grille isolée (3) à distance de la région latérale isolante correspondante (8). 2. Procédé selon la revendication 1, dans lequel la fenêtre d'implantation (100) exclut également de la zone active une deuxième zone d'exclusion (101) située de l'autre côté de la région de grille isolée (3) à distance de la région latérale isolante correspondante (8). 3. Procédé selon l'une des revendications précédentes, comprenant en outre une réalisation d'un contact électriquement conducteur sur la zone active de chaque côté de la région de grille isolée, et la distance minimale (D) entre un flanc de la région de grille isolée (3) et le bord de la zone d'exclusion correspondante (101) est égale à la distance séparant le centre de la zone de contact dudit flanc de la région de grille isolée lorsque le contact est positionné au plus près dudit flanc compte tenu des règles de conception imposées par la technologie utilisée. 4. Procédé selon l'une des revendications précédentes, dans lequel la deuxième implantation (10) de dopants comprend une implantation d'arsenic. 5. Circuit intégré comprenant au sein d'un substrat semiconducteur, une région isolante (2) délimitant au moins une zone 3022688 13 active (la), un transistor NMOS (TR) possédant une région de grille isolée (3) au-dessus de ladite au moins une zone active, des régions latérales isolantes (8) sur les flancs de la région de grille isolée, une première région implantée (11) située dans la zone active d'un côté de 5 la région de grille isolée et une deuxième région implantée (12) située dans la zone active de l'autre côté de la région de grille isolée, caractérisé en ce qu'au moins la première région implantée (11) comporte une zone profonde (110) située entre la région latérale isolante correspondante (8) et le bord correspondant de la région 10 isolante (2) et une première (111) et une deuxième (112) zones moins profondes encadrant ladite zone profonde (110), la première zone moins profonde (111) s'étendant au moins en partie sous ladite région latérale isolante (8) et la deuxième zone moins profonde (112) s'étendant jusqu'audit bord correspondant de la région isolante. 15 6. Circuit intégré selon la revendication 5, dans lequel ledit au moins un transistor NMOS (TR) comporte un premier contact (CTS) sur la première région implantée (11) situé en partie au-dessus de ladite zone profonde (110) et en partie au-dessus de la deuxième zone moins profonde (112). 20 7. Circuit intégré selon la revendication 5, dans lequel ledit au moins un transistor NMOS (TR) comporte un premier contact (CTS) sur la première région implantée (11) situé intégralement au-dessus de la deuxième zone moins profonde (112). 8. Circuit intégré selon la revendication 5, dans lequel la 25 deuxième région implantée (12) comporte une zone profonde (120) située entre la région latérale isolante (2) correspondante et le bord correspondant de la région isolante (8) et une première (121) et une deuxième (122) zones moins profondes encadrant ladite zone profonde, la première zone moins profonde (121) s'étendant au moins en partie 30 sous ladite région latérale isolante et la deuxième zone moins profonde (122) s'étendant jusqu'audit bord correspondant de la région isolante. 9. Circuit intégré selon la revendication 8, dans lequel ledit au moins un transistor NMOS comporte un deuxième contact (CTD) sur la deuxième région implantée situé en partie au-dessus de ladite 3022688 14 zone profonde (120) et en partie au-dessus de la deuxième zone moins profonde (122). 10. Circuit intégré selon la revendication 8, dans lequel ledit au moins un transistor NMOS comporte un deuxième contact (CTD) 5 sur la deuxième région implantée situé intégralement au-dessus de la deuxième zone moins profonde (122). 11. Circuit intégré selon l'une des revendications 5 à 10, dans lequel chacune des première et deuxième régions implantées (11, 12) comporte de l'arsenic.