FR 3011678 A1 20150410 FR 1359703 A 20131007 Procédé de relaxation des contraintes mécaniques transversales dans la région active d'un transistor MOS, et circuit intégré correspondant L'invention concerne les circuits intégrés, et plus particulièrement les contraintes mécaniques transversales dans la région active transistor MOS, c'est-à-dire les contraintes dans le sens de la largeur de la région active (la longueur de la grille d'un transistor étant la distance source-drain du transistor). Les régions actives des transistors qui incorporent les régions de source, de drain et de canal, peuvent être soumises à des contraintes mécaniques transversales qui nuisent au fonctionnement des transistors et réduisent leurs performances. Cette réduction des performances est notamment observée sur les transistors larges, de type PMOS, ou encore sur les transistors formés sur un substrat comprenant du silicium et du germanium. La largeur d'un transistor vise la dimension du transistor comptée dans une direction transverse à la direction dans laquelle les porteurs de charge se déplacent. On peut par exemple observer une chute de l'intensité du courant de plusieurs dizaines de pourcents pour des rapports de longueur sur largeur qui se rapprochent de 0,2. Selon un mode de mise en oeuvre et de réalisation, il est proposé de relaxer les contraintes mécaniques transversales dans la région active d'un transistor MOS de façon simple à réaliser. Selon un aspect, il est proposé un procédé de relaxation, c'est- à-dire de relâchement, des contraintes mécaniques transversales dans la région active d'un transistor MOS. Le procédé selon cet aspect comprend une réalisation d'au moins une incision isolante, par exemple en dioxyde de silicium, dans au moins la région de canal du transistor, s'étendant dans le sens de la longueur de la région de canal et séparant en deux parties au moins la région de canal dans le sens de sa largeur. La longueur de la région de canal est la distance drain-source. La largeur de la région de canal est la dimension perpendiculaire à la longueur. Les inventeurs ont observé qu'en formant au moins une incision isolante, par exemple en dioxyde de silicium, au moins dans la région de canal d'un transistor, par exemple une incision qui s'étend dans la même direction que la direction de déplacement des porteurs de charge à travers le transistor (la direction du canal), on obtient une augmentation de la mobilité des porteurs de charge pouvant aller jusqu'à +57% (en fonction de la largeur totale du transistor) par rapport à un transistor sans incision. Une telle incision isolante peut également être appelée incision « relaxante » car, même lorsqu'elle est réalisée uniquement dans la région de canal, elle permet une relaxation des contraintes dans la région active du transistor. On pourra également former une pluralité d'incisions pour obtenir une meilleure relaxation des contraintes transversales, par exemple en formant n incisions isolantes dans au moins la région de canal du transistor, s'étendant dans le sens de la longueur de la région de canal et séparant en n+1 parties au moins la région de canal dans le sens de sa largeur. Chaque incision peut séparer également partiellement chacune des régions de drain et de source du transistor dans le sens de leur largeur, en laissant ainsi subsister des portions continues de régions drain et de source. Ceci s'applique tout particulièrement dans le cas d'un substrat du type silicium sur isolant (SOI), pour lequel si la ou les incisions s'étendent jusqu'à la couche isolante enterrée (BOX), elles ne doivent pas s'étendre sur toute la longueur des régions de source et de drain. Si par contre elles s'étendent sur toute la longueur des régions de source et de drain, elles ne doivent pas s'étendre jusqu'à la couche isolante enterrée. Réaliser des incisions également dans les régions de source et de drain permet d'obtenir une meilleure relaxation puisque les contraintes mécaniques transversales sont relaxées dans une zone plus grande. On peut former des incisions ayant différentes largeurs. Toutefois, il est préférable de réduire la surface occupée par les transistors, tout en formant des incisions suffisamment larges pour obtenir une relaxation des contraintes. A titre indicatif, on peut réaliser chaque incision avec une largeur comprise entre 10 et 20 nanomètres. La largeur de chaque partie de chacune des régions de drain, de source et/ou de canal du transistor, peut être ajustée pour obtenir une bonne relaxation. En effet, si cette largeur est trop importante, on peut voir apparaître de nouveau des contraintes transversales. A titre indicatif, la largeur de chacune desdites parties peut être comprise entre 50 et 120 nanomètres. Cette largeur correspond à l'espace entre deux incisions. On peut former le transistor ayant une largeur totale élevée, par exemple supérieure à 120 nanomètres voire supérieure à 500 nanomètres. Il est en effet avantageux de relaxer les contraintes transversales au sein de tels transistors larges. Chaque incision peut comprendre une tranchée d'isolation peu profonde. Ainsi, la réalisation des incisions peut être mise en oeuvre simultanément à la réalisation des tranchées d'isolation peu profondes formées autour des régions actives des transistors pour assurer une isolation latérale. Le transistor peut être réalisé sur un substrat du type silicium sur isolant (« SOI : Silicon On Insulator » en langue anglaise), par exemple du type silicium sur isolant totalement déserté (« FDSOI : Fully Depleted Silicon On Insulator » en langue anglaise). Un tel substrat comprend un film de silicium séparé d'un substrat porteur par une couche isolante enterrée (communément désignée par l'homme du métier sous l'acronyme anglo-saxon « BOX »), et on peut réaliser chaque incision dans le film de silicium. Chaque incision peut s'étendre partiellement dans l'épaisseur du film de silicium sans atteindre la couche isolante enterrée. Selon un autre aspect, il est proposé un circuit intégré comprenant au moins un transistor MOS. Le circuit intégré selon cet aspect comporte au moins dans sa région de canal au moins une incision isolante s'étendant dans le sens de la longueur de la région de canal et séparant en deux parties, au moins la région de canal dans le sens de sa largeur. Le circuit intégré peut comprendre n incisions dans au moins la région de canal du transistor, s'étendant dans le sens de la largeur de la région de canal et séparant en n+1 parties au moins la région de canal dans le sens de sa largeur. Chaque incision peut séparer également partiellement chacune des régions de drain et de source du transistor en plusieurs parties dans le sens de leur largeur, en laissant subsister des régions continues de source et de drain. Chaque incision peut avoir une largeur comprise entre 10 et 20 nano mètres. La largeur de chacune desdites parties peut être comprise entre 50 et 120 nanomètres. Le transistor peut avoir une largeur totale supérieure à 120 nanomètres voire supérieure à 500 nanomètres. Chaque incision peut comprendre une tranchée d'isolation peu profonde. Le transistor peut être situé sur un substrat du type silicium sur isolant comprenant un film de silicium séparé d'un substrat porteur par une couche isolante enterrée, et chaque incision est avantageusement située dans le film de silicium. Chaque incision peut être située dans le film de silicium sans atteindre la couche isolante enterrée. La hauteur de chaque incision située dans le film de silicium peut être inférieure à l'épaisseur du film de silicium. D'autres avantages et caractéristiques de l'invention apparaîtront à l'étude de la description détaillée de modes de mise en oeuvre et de réalisation, pris à titre d'exemples non limitatifs et illustrés par les dessins annexés sur lesquels : - la figure 1 est une vue de dessus d'un transistor selon un mode de réalisation de l'invention, - la figure 2 est une vue en coupe d'un transistor selon un mode de réalisation de l'invention, - la figure 3 est une vue en coupe d'un transistor selon un autre mode de réalisation de l'invention, et - la figure 4 est une vue de dessus d'un transistor selon encore un autre mode de réalisation de l'invention. Sur la figure 1, on a représenté schématiquement un transistor MOS TR en vue de dessus, comprenant une région de grille RG qui s'étend dans la direction de la largeur W du transistor TR, une région de drain RD et une région de source RS. La largeur W du transistor est la largeur W de sa région de canal et la longueur L de la grille est la longueur du canal. Préalablement à la formation de la région de grille RG, pour relaxer les contraintes mécaniques transversales, on a formé plusieurs incisions IN01, IN02, IN03, IN04, IN05, IN06, IN07 dans une région du substrat destinée à devenir la région de canal du transistor TR. Ces incisions ont une largeur LIN choisie par exemple pour suffisamment relaxer les contraintes mécaniques transversales, et également choisie pour ne pas trop augmenter la surface occupée par le transistor TR. Les incisions INO1 à IN07 peuvent être des tranchées d'isolation peu profondes. En d'autres termes, elles peuvent être réalisées, de façon classique et connue en soi, simultanément à la réalisation des tranchées d'isolation peu profondes qui isolent latéralement les régions actives des transistors. Alternativement, on peut former des incisions lors d'étapes spécifiques qui ne sont pas communes à celles de fabrication des tranchées d'isolation peu profonde. On pourra ainsi former des tranchées ayant une profondeur plus faible. Dans le mode de réalisation de la figure 1 et de la figure 2, les incisions ne s'étendent qu'à travers la région de canal, on peut ainsi former des transistors selon des procédés bien connus de l'homme du métier sous l'expression anglo-saxonne « gate-last ». Sur la figure 2, on a représenté une vue en coupe du transistor TR selon la ligne II-II de la figure 1. Les incisions sont au nombre de sept, on obtient donc huit parties de régions de canal RC01, RCO2, RC03, RC04, RC05, RC06, RCO7 et RC08. Bien que ça ne soit pas obligatoire, il est possible de former le transistor TR sur un support de type silicium sur isolant comprenant un substrat porteur SUP, une couche isolante enterrée ISO, et un film de silicium dans lequel sont formées les incisions INO1 à IN07. En outre, des tranchées d'isolation profondes TIP sont disposées de part et d'autre du transistor TR. Ces tranchées traversent la couche isolante enterrée ISO et s'étendent dans le substrat porteur SUP. On peut noter que dans la variante illustrée sur la figure 2, les incisions INO1 à IN07 ne s'étendent qu'à travers la région de canal et dans le film de silicium sans atteindre la couche isolante enterrée ISO. On peut noter que l'on obtient un effet de relaxation des contraintes même avec des incisions très peu profondes. D'autres profondeurs d'incision sont possibles. En particulier, il est possible de former des incisions qui s'étendent jusqu'à la couche isolante enterrée ISO, comme illustré sur la variante de réalisation de la figure 3 qui est une vue en coupe passant par la région de grille RG du transistor TR. Enfin, comme illustré sur la figure 4, les incisions peuvent en variante s'étendre au delà de la région de canal du transistor TR. En s'étendant dans les régions de source et de drain, on obtient huit parties de drain RD01, RD02, RD03, RD04, RD05, RD06, RD07 et RD08, ainsi que huit parties de source RS01, RS02, RS03, RS04, RS05, RS06, R507 et RS08. Les incisions INO1 à IN07 ne séparent que partiellement les parties de drain RD01 à RD08, et elles ne séparent que partiellement les parties de source RS01 à RS08. En effet, les incisions INO1 à IN07 ne s'étendent pas sur la totalité de la longueur des régions de drain et de source. On obtient ainsi, en particulier dans une technologie SOI, des portions continues de régions de source et de drain pour un même transistor, quand bien même les incisions peuvent s'étendre jusqu'à la couche isolante enterrée. Pour des incisions qui ne s'étendent pas jusqu'à la couche isolante enterrée, il est possible de former des incisions qui s'étendent sur toute la longueur des régions de source et de drain, qui forment alors des portions continues de source et de drain sous les incisions. On peut constater que sans les incisions INO1 à IN07, on aurait une largeur totale du transistor plus élevée. A titre d'exemple, pour une largeur d'incision LIN d'environ 20 nanomètres, et pour une largeur de partie WP d'environ 80 nanomètres, on a une perte de largeur de l'ordre de 20%. Toutefois, il convient de noter que la mobilité des porteurs de charges est suffisamment améliorée par la relaxation des contraintes mécaniques pour compenser cette baisse de largeur. Selon un aspect de l'invention, on obtient une relaxation des contraintes mécaniques transversales. Cette relaxation permet d'obtenir une amélioration de la mobilité des porteurs de charges qui compense toute perte de largeur de transistor. En outre, selon un autre aspect de l'invention, l'invention peut être mise en oeuvre sans nécessiter d'étape supplémentaire de fabrication, notamment en utilisant des tranchées d'isolation peu profondes. L'invention s'applique à tout type de technologie (substrat massif (« bulk »), silicium sur isolant (SOI), silicium sur isolant totalement déserté (« FDSOI : Fully Depleted SOI ») ou partiellement déserté (« PDSOI : Partially Depleted SOI »)). REVENDICATIONS1. Procédé de relaxation des contraintes mécaniques transversales dans la région active d'un transistor MOS (TR), comprenant une réalisation d'au moins une incision isolante (IN01,...IN07) dans au moins la région de canal du transistor, s'étendant dans le sens de la longueur de la région de canal et séparant en deux parties au moins la région de canal dans le sens de sa largeur. 2. Procédé selon la revendication 1, comprenant une formation de n incisions isolantes (IN01,...IN07) dans au moins la région de canal du transistor, s'étendant dans le sens de la longueur de la région de canal et séparant en n+1 parties au moins la région de canal dans le sens de sa largeur. 3. Procédé selon la revendication 1 ou 2, dans lequel chaque incision sépare également partiellement chacune des régions de drain (RD01, RD08) et de source (RS01, ..., RS08) du transistor en plusieurs parties dans le sens de leur largeur. 4. Procédé selon l'une quelconque des revendications précédentes, dans lequel chaque incision a une largeur (LIN) comprise entre 10 et 20 nanomètres. 5. Procédé selon l'une quelconque des revendications précédentes, dans lequel la largeur (WP) de chacune desdites parties est comprise entre 50 et 120 nanomètres. 6. Procédé selon l'une quelconque des revendications précédentes, dans lequel on forme un transistor ayant une largeur totale supérieure à 120 nanomètres. 7. Procédé selon la revendication 6, dans lequel on forme un transistor ayant une largeur totale supérieure à 500 nanomètres. 8. Procédé selon l'une quelconque des revendications, dans lequel chaque incision (IN01,...IN07) comprend une tranchée d'isolation peu profonde. 9. Procédé selon l'une quelconque des revendications précédentes, dans lequel on réalise le transistor sur un substrat du type silicium sur isolant comprenant un film de silicium séparé d'unsubstrat porteur (SUP) par une couche isolante enterrée (ISO), et on réalise chaque incision dans le film de silicium. 10. Procédé selon la revendication 9, dans lequel chaque incision s'étend partiellement dans l'épaisseur du film de silicium sans atteindre la couche isolante enterrée. 11. Circuit intégré comprenant au moins un transistor MOS (TR) comportant au moins dans sa région de canal au moins une incision isolante (IN01,...IN07) s'étendant dans le sens de la longueur de la région de canal et séparant en deux parties au moins la région de canal dans le sens de sa largeur. 12. Circuit intégré selon la revendication 11, comprenant n incisions isolantes (IN01,...IN07) dans au moins la région de canal du transistor, s'étendant dans le sens de la largeur de la région de canal et séparant en n+1 parties au moins la région de canal dans le sens de sa largeur. 13. Circuit intégré selon la revendication 11 ou 12, dans lequel chaque incision sépare également partiellement chacune des régions de drain (RD01, RD08) et de source (RS01, ..., R508) du transistor en plusieurs parties dans le sens de leur largeur. 14. Circuit intégré selon l'une quelconque des revendications 11 à 13, dans lequel chaque incision a une largeur (LIN) comprise entre 10 et 20 nanomètres. 15. Circuit intégré selon l'une quelconque des revendications 11 à 14 dans lequel la largeur (WD) de chacune desdites parties est comprise entre 50 et 120 nanomètres. 16. Circuit intégré selon l'une quelconque des revendications 11 à 15 dans lequel le transistor a une largeur totale supérieure à 120 nanomètres. 17. Circuit intégré selon la revendication 16, dans lequel le transistor a une largeur totale supérieure à 500 nanomètres. 18. Circuit intégré selon l'une quelconque des revendications 11 à 17, dans lequel chaque incision (IN01,...IN07) comprend une tranchée d'isolation peu profonde. 19. Circuit intégré selon l'une quelconque des revendications 11 à 18, dans lequel le transistor est situé sur un substrat du type silicium sur isolant comprenant un film de silicium séparé d'un substrat porteur (SUP par une couche isolante enterrée (ISO), et chaque incision est située dans le film de silicium. 20. Circuit intégré selon la revendication 19, la hauteur de chaque incision située dans le film de silicium est inférieure à l'épaisseur du film de silicium.