FR 3017744 A1 20150821 FR 1451213 A 20140214 CIRCUIT INTEGRE COMPORTANT DES TRANSISTORS A TENSIONS DE SEUIL DISTINCTES L'invention concerne un circuit intégré, et en particulier un circuit intégré combinant des transistors à effets de champs présentant différents niveaux de 5 tension de seuil. La réduction de la consommation statique de portes logiques tout en augmentant leur vitesse de basculement fait l'objet de nombreuses recherches. Certains circuits intégrés en cours de développement intègrent à la fois des portes logiques à faible consommation et des portes logiques à vitesse de 10 basculement élevée. Pour générer ces deux types de portes logiques sur un même circuit intégré, on abaisse la tension de seuil de certains transistors pour former des portes logiques à vitesse de basculement élevée, et on augmente la tension seuil d'autres transistors pour former des portes logiques à faible consommation. En technologie « bulk », la modulation du niveau de tension de 15 seuil de transistors de même type est fréquemment effectuée en différenciant le niveau de dopage du canal des transistors. Cependant, en technologie semi-conducteur sur isolant à canal complètement déserté, plus connue sous l'acronyme FDSOI, le dopage du canal est faible, ce qui empêche de différencier les tensions de seuil par ce biais. Une 20 solution proposée dans certaines études, pour réaliser des transistors de même type à tensions de seuil distinctes, est d'utiliser un plan de masse électriquement polarisé disposé entre une couche d'oxyde isolante mince et le substrat de silicium. En jouant sur le dopage des plans de masse et sur leur polarisation électrique, il est possible de définir différentes gammes de tensions 25 de seuil pour ces transistors. On peut ainsi disposer de transistors à faible tension de seuil, dits LVT, de transistors à haute tension de seuil, dits HVT, et de transistors à tension de seuil intermédiaire, dits SVT, ou RVT. Typiquement, les transistors LVT présentent une tension de seuil inférieure ou égale à 350mV, les transistors HVT supérieure ou égale à 500mV et les transistors RVT 30 comprise entre 350mV et 500mV. Des procédés de fabrication ont été proposés, dans lesquels différents transistors sont formés avec différentes épaisseurs d'oxyde de grille dans les empilements de grille formés sur les canaux des transistors. Un tel procédé de fabrication est notamment décrit dans le document 'A 65nm-node CMOS 35 Technology with Highly Reliable Triple Gate Oxide Suitable for power- considered System-on-a-chip', écrit par Fukai et al. et publié dans '2003 Symposium on VLSI Technology Digest of Technical Papers'. Un oxyde de grille de simple épaisseur dit SGO est par exemple utilisé pour augmenter la capacité de la grille et améliorer les performances du transistor en abaissant sa tension 40 de seuil. Un oxyde de grille double épaisseur dit DGO ou parfois un oxyde de grille incluant trois oxydes de grille différents dit TGO sont utilisés afin de limiter les fuites de grille et la puissance dissipée en augmentant en outre la tension de seuil de ces transistors. Par différentes étapes de masquages et de gravure, trois épaisseurs d'oxyde de grille équivalentes EOT différentes sont obtenues. L'ajustement de la tension de seuil par de tels procédés de fabrication 5 étant imparfait, des étapes supplémentaires d'implantation de dopants dans le canal sont par exemple réalisées afin d'améliorer le contrôle de la tension de seuil. Cependant, de telles implantations de dopants sont incompatibles avec des transistors de type FDSOI. De plus, un tel procédé induit de grandes différences de valeurs d'EOT entre les différents types de transistors. On ne 10 peut pas ajuster finement la tension de seuil. Par ailleurs, les nombreuses étapes d'un tel procédé sont autant de facteurs de défaillances pouvant induire des fuites au niveau des grilles. Il existe donc un besoin pour un circuit intégré et un procédé de fabrication d'un tel circuit intégré résolvant un ou plusieurs de ces inconvénients. 15 L'invention porte ainsi sur un procédé de fabrication d'un circuit intégré comprenant au moins des premier et deuxième transistors à effet de champ FDSOI d'un même type incluant au moins un transistor pMOS, comprenant : -une formation de premier et deuxième empilements de grille comprenant des étapes de : 20 -formation de première et deuxième couches interfaciales isolantes électriquement, en contact respectivement avec des première et deuxième zones d'une couche active d'un substrat semi-conducteur, ladite couche active étant formée sur une couche isolante enterrée de type UTBOX, les première et deuxième couches interfaciales formées 25 présentant des concentrations en azote différentes; -formation d'une couche diélectrique sur les première et deuxième couches interfaciales, la couche diélectrique ayant une permittivité diélectrique au moins égale à 4 ; -formation de première et deuxième électrodes de grille au-dessus de la 30 couche de diélectrique et à l'aplomb des première et deuxième couches interfaciales respectivement, lesdites première et deuxième électrodes de grille étant formées dans un même matériau présentant un travail de sortie Phim vérifiant l'inéquation 4,54 -0.005*X Phim 4,59 -0.005*X, la structure et la composition des empilements de grille formés étant 35 identiques à l'exception de leur couche interfaciale respective ; -la formation des premier et deuxième transistors à effet de champs dont les canaux sont disposés à l'aplomb respectivement des premier et deuxième empilements de grille, ledit transistor pMOS présentant un canal en SiGe incluant le pourcentage X de Germanium. Selon une variante, la concentration en azote de la première couche interfaciale formée est inférieure à la moitié de la concentration en azote de la deuxième couche interfaciale formée. Selon une autre variante, la formation de la première couche interfaciale 5 comprend la croissance d'une couche par oxydation de type EISSG et comprend la nitruration de cette couche. Selon encore une variante, la formation de la deuxième couche interfaciale comprend la formation d'un oxyde chimique et la nitruration de cet oxyde chimique. 10 Selon encore une autre variante, la formation des première et deuxième couches interfaciales comprend une même étape de nitruration des première et deuxième couches interfaciales. Selon une variante, la formation de la première ou de la deuxième couche interfaciale comprend une nitruration de cette couche interfaciale par un 15 procédé de type RTN. Selon encore une variante, ladite étape de formation des premier et deuxième transistors comprend l'implantation d'un même type de dopant avec une même profondeur d'implantation pour former des premier et deuxième plans de masse sous la couche isolante enterrée à l'aplomb des première et 20 deuxième zones de la couche active du substrat. Selon une autre variante, le procédé comprend le couplage des premier et deuxième plans de masse à un circuit de polarisation configuré pour appliquer une même polarisation électrique sur les premier et deuxième plans de masse. 25 Selon encore une autre variante, lesdites première et deuxième couches interfaciales formées incluent de l'oxyde de silicium. L'invention porte également sur un circuit intégré, comprenant : -un premier transistor à effet de champ comprenant un premier empilement de grille incluant : 30 -une première couche interfaciale isolante en contact avec une couche active d'un substrat semi-conducteur ; -une couche diélectrique ayant une permittivité diélectrique au moins égale à 4 et étant disposée sur la première couche interfaciale ; -une première électrode de grille au-dessus de la couche de 35 diélectrique ; -un deuxième transistor à effet de champ du même type que le premier transistor, et comprenant un deuxième empilement de grille incluant : -une deuxième couche interfaciale isolante en contact avec la couche active du substrat semi-conducteur ; 40 -une couche diélectrique ayant une permittivité diélectrique au moins égale à 4 et étant disposée sur la deuxième couche interfaciale ; -une deuxième électrode de grille au-dessus de la couche de diélectrique dans lequel les concentrations en azote dans les première et deuxième couches interfaciales sont différentes. Selon une variante, les premier et deuxième transistors présentent une même structure et une même composition à l'exception des première et deuxième couches interfaciales, et le premier transistor présente une tension de seuil supérieure d'au moins 40 mV à la tension de seuil du deuxième transistor. Selon encore une variante, la concentration en azote de la première 10 couche interfaciale est inférieure à la moitié de la concentration en azote de la deuxième couche interfaciale. Selon une autre variante, le circuit intégré comprend en outre : -une couche isolante enterrée de type UTBOX disposée sous ladite couche active ; 15 -des premier et deuxième plans de masse disposés à l'aplomb respectivement des premier et deuxième empilements de grille, les premiers et deuxième transistors présentant un même type de dopage et une même concentration en dopants ; -le circuit intégré comprenant en outre un circuit de polarisation configuré 20 pour appliquer une même polarisation électrique sur lesdits premier et deuxième plans de masse. Selon encore une autre variante, lesdites première et deuxième couches interfaciales incluent des compositions en oxydes de silicium distinctes. 25 D'autres caractéristiques et avantages de l'invention ressortiront clairement de la description qui en est faite ci-après, à titre indicatif et nullement limitatif, en référence aux dessins annexés, dans lesquels : -les figures 1 à 13 illustrent différentes étapes d'un exemple de procédé de fabrication de transistors à effet de champ selon l'invention ; 30 -les figures 14 et 15 illustrent l'incidence de la température et du temps d'exécution d'un procédé de nitruration sur la concentration et l'épaisseur d'une couche nitrurée d'une couche interfaciale ; -la figure 16 illustre l'incidence du type de matériau d'une couche interfaciale soumise à un procédé de nitruration ; 35 -les figures 17 à 19 sont des vues en coupe de différents transistors d'un même circuit intégré selon un exemple de mise en oeuvre de l'invention ; -la figure 20 illustre l'évolution de la tension de seuil de transistors en fonction de dosages surfaciques d'azote d'une couche interfaciale réalisée par un procédé RTN ; -la figure 21 illustre l'évolution de la tension de seuil de transistors en fonction de dosages surfaciques d'azote d'une couche interfaciale réalisés par un procédé DPN. L'invention vise à permettre la cointégration de transistors à effet de champ avec une capacité d'adaptation optimisée pour les valeurs de tension de seuil obtenues, avec une variation des valeurs d'EOT, par exemple inférieure à 2Angstrom, et avec un minimum de fuites au niveau des grilles. L'invention vise également à rendre la solution technique compatible avec la technologie FDSOI. L'invention propose de réaliser au moins deux types de transistors à effet de champ, présentant des dosages surfaciques différents en azote dans leur couche interfaciale, l'ensemble des autres paramètres technologiques pour ces deux types de transistors étant par ailleurs identiques. La différence de dosage surfacique en azote entre les deux types de transistors à effet ce champ est suffisante pour garantir une différence de tension de seuil d'au moins 50mV entre les transistors. Le dosage surfacique d'azote est défini par la dose d'azote dans toute l'épaisseur de la couche interfaciale pour une unité de surface et est généralement désigné par le terme dose dans l'usage. Une couche interfaciale est usuellement utilisée pour garantir une bonne 20 interface entre une surface d'un substrat de silicium et un isolant électrique de grille, en particulier à haute permittivité, et pour supprimer l'altération de mobilité des porteurs de charge dans les transistors à effet de champ. Les figures 1 à 14 illustrent différentes étapes d'un exemple de procédé 25 de fabrication de transistors à effet de champ selon un mode de réalisation de l'invention. Dans cet exemple, on réalise trois types de transistors de même type (soit nMOS, soit pMOS) avec des valeurs différentes de tension de seuil. Cependant, l'invention s'applique bien entendu à des procédés de fabrication 30 avec seulement deux types de transistors similaires ou plus de trois types de transistors similaires, avec des tensions de seuil différentes. Les dimensions illustrées sont uniquement destinées à faciliter la compréhension et ne sont pas à l'échelle. 35 À la figure 1, on fournit un substrat semi-conducteur 91. Le substrat 91 est par exemple un substrat à base de silicium, typiquement un substrat de silicium à dopage de type p, avec une concentration de dopants inférieure ou égale à 1016 cm-3 ou à 3*1015 cm-3. Le procédé de fabrication vise des transistors de type FDSOI à contrôle 40 par plan de masse (aussi appelé grille arrière dans la littérature) polarisé et dopé. L'ensemble des transistors seront donc formés à l'aplomb d'une couche isolante enterrée 3, par exemple réalisée en oxyde de silicium. La possibilité d'influencer la tension de seuil des transistors par l'intermédiaire des couches interfaciales permet de ne pas utiliser de dopage des canaux et donc de conserver des canaux complètement désertés. Dans cet exemple, le canal des transistors formés est faiblement dopé (typiquement 1015cm-3), il est d'une épaisseur comprise entre 3 et 15nm, typiquement 5nm. Il est par exemple en silicium pour les nMOS et en SiGe pour certains pMOS. La couche isolante enterrée 3 est de type UTBOX (pour Ultra Thin Buried Oxide), et présente ainsi une épaisseur typiquement inférieure à 50nm, et par exemple comprise entre 10 et 30nm. La couche isolante enterrée 3 sépare ainsi le substrat 91 en une partie supérieure dans laquelle le canal des transistors sera formé et en une partie inférieure dans laquelle le plan de masse des transistors sera formé. Les étapes de dopage des plans de masse ne seront pas davantage détaillées. Avec une couche isolante enterrée 3 de type UTBOX, la tension de seuil des transistors formés sur cette couche 3 est de façon connue en soi influencée par le type de dopage et la polarisation de plans de masse disposés sous cette couche 3. Ces paramètres de plans de masse permettent en effet de contrôler les propriétés électrostatiques du canal des transistors. Dans cet exemple, le substrat 91 est avantageusement recouvert par une couche isolante mince Ox1, typiquement une couche d'oxyde de silicium ou une couche d'oxynitrure de silicium. La couche isolante mince Ox1 peut être générée par tout moyen connu en soi, par exemple par croissance thermique d'oxydation, de nitruration, d'oxynitruration. La couche isolante mince Ox1 peut également être formée par un processus de dépôt, par exemple de type CVD (pour Chemical Vapor Deposition), CVD assisté par plasma, MOCVD (pour metal organic chemical vapor deposition), ALD, évaporation, pulvérisation réactive, ou dépôt d'une solution chimique. La couche isolante Ox1 est isolante électriquement. La couche isolante Ox1 est par exemple en matériau isolant inorganique tel que du SiO2. Cette couche isolante Ox1 peut par exemple présenter une épaisseur comprise entre 3 et 6nm. La couche isolante Ox1 recouvre notamment trois zones Z1, Z2 et Z3 du substrat 91, zones au niveau desquelles différents types de transistors vont être formés, chaque type de transistor ayant un niveau de tension de seuil distinct. Les trois zones Z1, Z2 et Z3 peuvent être au préalable isolées les unes des autres par des tranchées d'isolation (le plus souvent désignées par l'acronyme STI pour Shallow Trench Isolation) s'étendant dans la profondeur du substrat. Les transistors formés dans la zone Z1 sont dits GO2 et leur oxyde de 40 grille doit supporter typiquement des tensions d'alimentation de l'ordre de 1.2 à 1.8V. À la figure 2, on a formé un masque M1 sur la couche isolante Ox1 en recouvrant la zone Z1. La couche isolante Ox1 est découverte au niveau des zones Z2 et Z3. Le masque M1 est par exemple réalisé par photolithographie d'une résine de façon connue en soi. Les étapes de mise en forme, de structuration ou de création de motifs (pour patterning en langue anglaise) par photolithographie décrites dans la présente demande pourront inclure l'application d'une photorésine, l'exposition de la photorésine à un motif souhaité, le développement de la photorésine, puis le transfert du motif de la photorésine dans la ou les couches inférieures par l'intermédiaire d'une ou plusieurs gravures, par exemple des gravures sèches ou des gravures humides. À la figure 3, on a réalisé un retrait de la couche isolante Ox1 au-dessus des zones Z2 et Z3 par gravure humide (par une attaque à l'acide fluorhydrique par exemple). On a ensuite retiré le masque M1 au-dessus de la zone Z1 pour découvrir la couche isolante Ox1 de cette zone. La gravure de l'oxyde Ox1 dans les zones Z2 et Z3 et le retrait de la résine M1 dans la zone Z1 pourront être effectués dans une même séquence humide. Le retrait du masque M1 est par exemple réalisé par un nettoyage SPM (pour Sulfuric Peroxide Mixture) qui forme un oxyde chimique Ox7 au-dessus des zones Z2 et Z3. À la figure 4, on a réalisé la formation d'une couche isolante mince Ox2, par exemple par croissance par oxydation de type EISSG pour obtenir une couche d'oxyde de silicium. Dans les zones Z2 et Z3, l'oxydation aboutit dans un premier temps à une transformation de l'oxyde chimique Ox7 puis à une croissance sur l'oxyde chimique transformé, de façon à former la couche Ox2. La couche isolante Ox2 est en contact avec le substrat dans les zones Z2 et Z3 et en contact avec la couche isolante Ox1 au-dessus de la zone Zl. À la figure 5, on a avantageusement mis en oeuvre une étape de nitruration, afin d'accroître le dosage surfacique en azote dans la couche isolante Ox2. La couche isolante Ox2 est ainsi transformée en une couche isolante Ox3, au moins sur une partie de son épaisseur. Des exemples de procédés de nitruration seront détaillés par la suite. À la figure 6, on a formé un masque M2 sur la couche isolante Ox3 en recouvrant les zones Z1 et Z2. La couche isolante Ox3 est découverte au niveau de la zone Z3. Le masque M2 est par exemple réalisé par photolithographie d'une résine.40 À la figure 7, on a réalisé un retrait de la couche isolante Ox3 au-dessus de la zone Z3 par gravure humide. On a ensuite retiré le masque M2 au-dessus des zones Z1 et Z2 pour découvrir la couche isolante Ox3 de cette zone. Le retrait de la résine est réalisé de façon à former un oxyde chimique Ox4 au- dessus de la zone Z3 (oxyde chimique incluant un oxyde de silicium), par exemple du fait d'une étape de nettoyage de type SPM. A la figure 8, on a avantageusement mis en oeuvre une étape de nitruration, afin d'accroître le dosage surfacique en azote dans les couches isolantes Ox4 et Ox3. La couche isolante Ox4 est (au moins en partie) ainsi transformée en une couche isolante Ox6. Au moins une couche superficielle de la couche isolante Ox3 est transformée en une couche isolante Ox5 avec un dosage surfacique en azote accrue. Des couches interfaciales IL2 et IL3 de compositions différentes sont ainsi formées respectivement sur les zones Z2 et Z3 du substrat 91. La couche IL1 est une couche isolante nettement plus épaisse qu'une couche interfaciale. La couche IL1 est ici une couche composite de la couche isolante Ox1, de la couche isolante Ox3 et de la couche isolante Ox5. Typiquement, les épaisseurs respectives des couches IL1, IL2 et IL3 sont de 4nm, 6Angstrom et 6Angstrom. Le transistor de la zone Z1 sera désigné par GO2 par la suite, celui de la zone Z2 sera désigné par eISSG/RTN et celui de la zone Z3 sera désigné par RTN, en référence aux procédés utilisés pour les former. La couche interfaciale IL2 est ici une couche composite de la couche isolante Ox3 et de la couche isolante Ox5. Les couches interfaciales IL2 et IL3 comportent ainsi des concentrations surfaciques en azote différentes. La différence de dosage surfacique en azote entre les couches IL1 et IL2 est notamment due à la présence de la couche isolante Ox1 ayant un faible dosage surfacique en azote dans la couche IL1. Des exemples de procédés de nitruration et de paramètres d'utilisation de ces paramètres de nitruration sont davantage détaillés par la suite en référence aux figures 15 et 16. Avec des paramètres appropriés des étapes précédentes du procédé, on peut réaliser des couches interfaciales IL2 et IL3 présentant une même valeur de EOT pour les transistors des zones Z2 et Z3, tout en bénéficiant de tensions de seuil différentes pour les transistors de la zone Z2 par rapport au transistor de la zone Z3. La couche IL1 présente une couche isolante disposée sous une ou plusieurs couches ayant fait l'objet d'une nitruration. La couche IL1 est 40 typiquement destinée pour des types de transistor présentant une tension de grille d'un niveau plus élevé. La couche IL1 présente ici le dosage surfacique en azote le plus bas et une épaisseur nettement plus élevée que les couches interfaciales IL2 et IL3. Du fait d'une nitruration d'une couche issue d'un processus EISSG et non d'un simple oxyde chimique, le dosage surfacique en azote dans la couche interfaciale IL2 est inférieur au dosage surfacique en azote dans la couche interfaciale IL3. Le transistor dans lequel la couche interfaciale IL2 est intégrée présentera ainsi une tension de seuil supérieure à la tension de seuil du transistor dans lequel la couche interfaciale IL3 est intégrée. A la figure 9, on a formé une couche de diélectrique Hk à forte permittivité diélectrique. Dans la présente demande de brevet, on désigne une permittivité diélectrique comme une permittivité diélectrique relative par rapport au vide. Cette couche Hk est notamment déposée sur la couche IL1 et sur les couches interfaciales IL2 et IL3. Cette couche de diélectrique Hk présente une permittivité diélectrique au moins égale à 4, et de préférence au moins égale à 6, et avantageusement au moins égale à 7. La couche Hk peut par exemple être une couche d'oxyde, un silicate de métal, ou un matériau choisi parmi les matériaux suivants (ou un mélange d'un ou plusieurs de ces matériaux) : Hf02, Zr02,A1203, TiO2, La203, STiO3, Y203, Ga203, GdGaO, silicate de hafnium ou oxynitrure de silicium et d'hafnium. Cette couche peut être déposée par tout procédé connu en soi. Cette couche présente avantageusement une épaisseur comprise entre 0,5 et 10nm, de préférence comprise entre 0,5 et 3nm. A la figure 10, on a formé une couche GI de matériau de grille sur la couche de diélectrique Hk. La couche GI peut être formée par tout moyen connu en soi, par exemple par un processus de dépôt, par exemple de type CVD, pulvérisation, ou évaporation. La couche de matériau de grille GI contient un polysilicium, un métal conducteur, un alliage métallique, un siliciure métallique, un nitrure de métal ou un mélange de ces matériaux. Cette couche GI peut par exemple présenter une épaisseur comprise entre 2 et 180nm. La couche GI peut être rendue conductrice par un procédé de dépôt, par une implantation ionique ou par un recuit. Le travail de sortie de la couche GI peut être décalé par l'implantation d'ions dopants tels que As, P, B, Sb, Bi, In, Al ou Ga. Bien que non détaillé, on peut également déposer une couche intermédiaire entre la couche GI et la couche de diélectrique Hk pour éviter une diffusion d'atomes entre la couche Hk et la couche GI. Bien que non illlustré, une couche de protection isolante électriquement peut être formée sur la couche GI, par tout moyen approprié et connu en soi.40 À la figure 11, on a procédé à la mise en forme par photolithographie et gravure de l'ensemble des couches disposées sur les zones Z1, Z2 et Z3 du substrat 91. On a ainsi formé des empilements de grille GS1, GS2 et GS3, de façon à découvrir le substrat 91 des zones Z1, Z2 et Z3 sur les côtés des empilements GS1, GS2 et GS3. A la figure 12, on a avantageusement procédé à la formation d'espaceurs latéraux Sp pour chacun des empilements de grille GS1, GS2 et GS3. Les espaceurs Sp sont en matériau isolant et sont par exemple réalisés en oxyde, en nitrure ou en oxynitrure. Les espaceurs sont par exemple formés par dépôt et gravure. Les espaceurs Sp d'un empilement de grille sont suffisamment larges de façon connue en soi pour éviter un contact entre la source et le drain formés par la suite dans le substrat 91. A la figure 13, des implantations de dopants (ou diffusion de dopants après dépôt/épitaxie sélective de matériaux SiGeB et SiCP par exemple) ont été réalisées dans les zones Z1, Z2 et Z3 du substrat 91, de part et d'autre des empilements de grille GS1, GS2 et GS3. Ainsi, une source et un drain sont formés dans le substrat 91 de part et d'autre de chacun des empilements de grille. Le dopage de ces source/drain est de type n ou p pour les nMOS et pMOS, respectivement. Un canal est défini dans le substrat 91 sous chacun de ces empilements de grille GS1, GS2 et GS3, entre une source et un drain. Des transistors à effet de champ Tr1, Tr2 et Tr3 sont ainsi formés. Les transistorsTr2 et Tr3 formés dans cet exemple présentent de mêmes paramètres technologiques (épaisseur de canal, matériau du canal et matériau de grille notamment), à l'exception de la constitution de leurs couches IL2 et IL3. Les couches IL2 et IL3 présentent notamment des dosages surfaciques d'azote différents. Ces transistors à effet de champTr2 et Tr3 présentent respectivement des tensions de seuilVt2 et Vt3. Par un choix approprié des dosages surfaciques en azote dans ces couches interfaciales, ces tensions de seuilVt2 et Vt3 respectent l'inégalité suivante, pour disposer de transistors avec des niveaux différents de tensions de seuil : Vt2 > Vt3+50mV Un tel procédé permet de réaliser les différents transistors avec des mêmes matériaux de grille tout en modulant les tensions de seuil. Par conséquent, le procédé de fabrication du circuit intégré incluant ces transistors peut être réalisé avec un minimum d'étapes technologiques susceptibles d'affecter les grilles et susceptibles de générer des courants de fuite au niveau de ces grilles. L'utilisation d'un même matériau de grille est encore facilitée par la possibilité de modulation des tensions de seuil par l'intermédiaire de polarisations et de dopages appropriés pour les plans de masse positionnés sous la couche isolante UTBOX 3. Parmi les procédés connus de formation d'une couche interfaciale, on 5 peut citer les procédés suivants qui peuvent être utilisés, seuls ou en combinaison : -la formation d'un oxyde chimique, généralement issu d'une étape d'attaque d'une photorésine par de l'acide fluorhydrique puis nettoyage SPM ; -la formation d'une fine couche d'oxyde par ISSG (pour In-Situ Steam 10 Generated Oxide en langue anglaise) ; -la formation d'une fine couche d'oxyde par EISSG (pour Enhanced In-Situ Steam Generated Oxide en langue anglaise) ; -la formation d'une couche d'oxyde par procédé RTO (pour Rapid Thermal Oxidation en langue anglaise). 15 Différents procédés de nitruration peuvent être utilisés en vue de modifier le dosage surfacique en azote dans une couche interfaciale. Un procédé de nitruration connu est le procédé RTN (pour Rapid Thermal Nitridation) en atmosphère NH3, le DPN (pour Decoupled Plasma Nitridation) souvent suivi 20 d'un recuit de stabilisation de l'azote PNA (pour Post Nitridation Anneal). Le procédé RTN est préférable pour éviter une croissance supplémentaire d'oxyde. Les figures 14 et 15 illustrent l'incidence de la température et du temps d'exécution d'un tel procédé RTN sur le dosage surfacique et l'épaisseur de la 25 couche de nitrure formée durant ce processus. L'échelle de temps est donnée en secondes et l'échelle de température est donnée en degrés Celsius. Ces résultats sont fournis pour une nitruration RTN réalisée dans une couche d'oxyde chimique, telle que la couche Ox4 décrite dans le procédé qui précède. Par exemple, pour obtenir une couche de nitrure d'une épaisseur de 7,8 30 Angstrom avec un dosage surfacique de 4,5 * 1015 atomes cm-2 dans la couche d'oxyde chimique, on a pu déterminer que l'application du procédé RTN à une température de 800° pendant une durée de 30 secondes s'avérait adéquate. Ainsi, différents paramètres du processus peuvent être extrapolés des figures 14 et 15, en vue d'obtenir des couches présentant une épaisseur Ep et un 35 dosage surfacique C en azote souhaités : -pour 20 secondes à 700°C, on obtient Ep=0,51nm etC=2,7*1 015at cm-2 ; -pour 50 secondes à 700 °C, on obtient Ep=0,57nm etC=3,1*1015 at cm-2 ; -pour 30 secondes à 800 °C, on obtient Ep=0,78nm etC=4,5*1 015 at cm-2 ; -pour 20 secondes à 900°C, on obtient Ep=1,16nm etC=7,61015at cm-2 ; 40 -pour 50 secondes à 900°C, on obtient Ep=1,37nm etC=9,21015at cm-2 ; Du fait de la très grande plage de paramétrage d'un tel procédé RTN en termes de température et de temps d'application, on peut aisément ajuster la tension de seuil d'un transistor à une valeur très précise, contrairement à d'autres méthodes d'adaptation de la tension de seuil qui aboutissent à des modifications discrètes du niveau de tension de seuil. Le procédé RTN peut également être mis en oeuvre sur une couche interfaciale obtenue par d'autres procédés, par exemple par un processus EISSG ou RTO. Le dosage surfacique en azote de la couche interfaciale pour un procédé RTN donné est fortement dépendante de la composition et de l'épaisseur initiale de cette couche interfaciale. On constate alors que pour de mêmes paramètres du procédé RTN utilisés avec un oxyde chimique, les tensions de seuil obtenues pour les transistors à effet de champ ayant des couches interfaciales déposées par un processus EISSG sont supérieures. Ceci s'explique par la plus faible concentration volumique en azote à l'interface entre le silicium et la couche interfaciale pour une couche interfaciale obtenue par EISSG par rapport à une couche interfaciale formée d'un oxyde chimique. Cette plus faible concentration volumique en azote s'explique par une différence d'épaisseur et de densité entre une couche interfaciale obtenue par EIISG et une couche interfaciale formée d'un oxyde chimique. On conserve la facilité d'ajustement des tensions de seuil en pouvant jouer sur la température, la pression, la durée d'application du procédé RTN et la nature de couche interfaciale, afin d'influer sur le dosage surfacique d'azote dans cette couche interfaciale. La figure 16 illustre des gammes de tensions de seuil respectives obtenues avec des couches interfaciales de type oxyde chimique et des couches interfaciales de type EISSG. Des mesures ont été effectuées d'une part avec un procédé RTN à une température de 700°C, et d'autre part avec un procédé RTN à une température de 800°C. Le canal des transistors est d'environ 6nm, en silicium pour les nMOS et en SiGe pour les pMOS avec une concentration en Ge de l'ordre de 20%. La grille est une grille avec un travail de sortie proche de 4.45eV et d'environ 5nm d'épaisseur de TiN recouvert de Si polycristallin. Le diélectrique à forte permittivité (HK) est du Hf02 d'environ 20A d'épaisseur. On constate que pour des paramètres identiques du procédé RTN : -la tension de seuil des transistors nMOS de type EISSG est supérieure de 60mV à la tension de seuil des transistors nMOS de type oxyde chimique ; -la tension de seuil des transistors pMOS de type EISSG est supérieure de 110mV à la tension de seuil des transistors pMOS de type oxyde chimique.40 Les figures 17 à 19 sont des vues en coupe de différents transistors inclus dans un exemple d'application à un circuit intégré mettant en oeuvre l'invention. Les différents transistors détaillés incluent soit une couche interfaciale référencée par ILa et présentant un dosage surfacique en azote 5 relativement élevé, soit une couche interfaciale référencée par ILb et présentant un dosage surfacique en azote relativement bas. Une couche interfaciale de type ILa est par exemple obtenue par un procédé RTN appliqué sur un oxyde chimique. Une couche interfaciale de type ILb est par exemple obtenue par un procédé RTN appliqué sur une couche générée par une croissance par 10 oxydation de type EISSG. La figure 17 est une vue en coupe transversale d'un couple 1 a de transistors Tra et Trb, respectivement de types nMOS et pMOS. Les transistors Tra et Trb comportent des empilements de grille incluant des couches 15 interfaciales de même type ILa. La couche active semi-conductrice des transistors Tra et Trb (incluant leur source, leur drain et leur canal) est ainsi formée sur la couche isolante enterrée 3. Des plans de masse semi-conducteurs 92 et 93 sont situés sous la couche 3 et placés à l'aplomb, respectivement, des transistors Tra et Trb. Les 20 plans de masse 92 et 93 présentent respectivement des dopages de type n et p. Des caissons semi-conducteurs s'étendent en profondeur dans la continuité respectivement des plans de masse 92 et 93 et sont ici représentés confondus avec leurs plans de masse respectifs. Les caissons forment une séparation entre les plans de masse 92 et 93 et la partie inférieure du substrat 91. 25 Le plan de masse 92 et le caisson disposé dans sa continuité sont polarisés par l'intermédiaire d'une zone implantée N+ 22. Le plan de masse 93 et le caisson disposé dans sa continuité sont polarisés par l'intermédiaire d'une zone implantée P+ 23. Le substrat 91 peut être polarisé par l'intermédiaire d'une zone implantée N+ 21. Un circuit de polarisation non illustré permet d'appliquer 30 les polarisations souhaitées sur les différentes zones implantées 21 à 23, de même que pour les autres transistors détaillés par la suite. Le couple 1 a est isolé à sa périphérie par des tranchées d'isolation 61a et 66a. Les zones implantées 21 et 22 sont séparées par une tranchée d'isolation 62a. La zone implantée 22 est séparée du transistor Tra par l'intermédiaire 35 d'une tranchée d'isolation 63a. Le transistor Trb est séparé du transistor Tra par une tranchée d'isolation 64a. Le transistor Trb est séparé de la zone implantée 23 par l'intermédiaire d'une tranchée d'isolation 65a. Les caissons s'étendent plus profondément que les tranchées d'isolation 63a et 65a, notamment afin de permettre une polarisation des plans de masse 92 et 93 par un contact latéral. 40 Ces transistors Tra et Trb présentent une tension de seuil très basse (en valeur absolue), dite SLVT, typiquement d'un niveau de l'ordre de 0,35V. De tels transistors Tra et Trb peuvent par exemple être intégrés dans des portes logiques pour lesquelles on souhaite une vitesse de commutation très élevée. Le niveau des fuites de courant est avantageusement réduit par l'utilisation d'un même matériau de grille pour l'ensemble des transistors du circuit intégré. Le dosage surfacique en azote relativement élevé des couches interfaciales ILa permet notamment d'obtenir une tension de seuil très faible SLVT. Ceci est approprié pour les transistors nMOS avec un matériau de grille dont le travail de sortie effectif (Phim) est de l'ordre de 4.5eV. Avantageusement, pour ajuster les tensions de seuil des pMOS SLVT, le canal des pMOS sera en SiGe avec un pourcentage X de Germanium de l'ordre de X=22. Il induira une augmentation de tension de seuil de 220mV par rapport à un canal en Silicium. De plus, le caisson du pMOS sera polarisé à Gnd (en polarisation statique et régime normal), de façon à augmenter encore la tension de seuil de ce pMOS d'environ 70mV. D'une manière générale, le travail de sortie de la grille et la concentration de Germanium du canal seront ajustés de sorte que l'on équilibre la tension de seuil des nMOS et des pMOS et donc que Phim+0.01*X+0.07-Emg=Emg-Phim avec Emg représentant le travail de sortie d'un matériau en milieu de bande interdite du silicium avec Emg=4.6V environ; soit de préférence : Phim=4.565-0.005*X (Eq 1). En pratique, on vérifiera l'inéquation suivante : 4,54 -0.005*X Phim 4,59 -0.005*X. Le dosage surfacique d'azote de la couche interfaciale ILa est par 25 exemple de 1015 at/cm2. La figure 18 est une vue en coupe transversale d'un couple 1 b de transistors Trc et Trd, respectivement de types nMOS et pMOS. Les transistors Trc et Trd comportent des empilements de grille incluant des couches interfaciales de types différents, respectivement ILa et ILb. La couche active 30 semi-conductrice des transistors Trc et Trd est formée sur la couche isolante enterrée 3. Des plans de masse semi-conducteurs 92 et 93 sont situés sous la couche 3 et placés à l'aplomb, respectivement, des transistors Trc et Trd. Les plans de masse 92 et 93 présentent respectivement des dopages de type p et n. 35 Des caissons semi-conducteurs s'étendent en profondeur dans la continuité respectivement des plans de masse 92 et 93 et sont ici représentés confondus avec leurs plans de masse respectifs. Les caissons forment une séparation entre les plans de masse 92 et 93 et le substrat 91. Le plan de masse 92 et le caisson disposé dans sa continuité sont 40 polarisés à Gnd (avec Gnd=OV en polarisation statique et régime normal) par l'intermédiaire d'une zone implantée P+ 22. Le plan de masse 93 et le caisson disposé dans sa continuité sont polarisés à Vdd (typiquement de l'ordre de +1V) par l'intermédiaire d'une zone implantée N+ 23. Le couple lb est isolé à sa périphérie par des tranchées d'isolation 61 b et 66b. Les zones implantées 21 et 22 sont séparées par une tranchée d'isolation 5 62b. La zone implantée 22 est séparée du transistor Trc par l'intermédiaire d'une tranchée d'isolation 63b. Le transistor Trd est séparé du transistor Trc par une tranchée d'isolation 64b. Le transistor Trd est séparé de la zone implantée 23 par l'intermédiaire d'une tranchée d'isolation 65b. Les caissons s'étendent plus profondément que les tranchées d'isolation 63b et 65b, notamment afin de 10 permettre une polarisation des plans de masse 92 et 93 par un contact latéral. Ces transistors Trc et Trd présentent une tension de seuil basse, dite LVT, typiquement d'un niveau de l'ordre de 0,40V. Le dosage surfacique en azote relativement bas de la couche interfaciale ILb permet notamment de relever le niveau de tension de seuil du transistor Trd. De tels transistors Trc et 15 Trd peuvent par exemple être intégrés dans des portes logiques pour lesquelles on souhaite une vitesse de commutation relativement élevée avec un courant de fuite moindre. Le dosage surfacique en azote relativement faible des couches interfaciales ILb permet notamment d'obtenir une tension de seuil élevée du 20 pMOS Trd. Avantageusement, la nitruration sera ajustée de façon à induire un décalage de tension de seuil du pMOS Trd (par rapport au transistor Trb ayant une couche interfaciale lia) de telle façon à compenser de moitié environ le changement de type de caisson/plan de masse et de polarisation (ce qui représente au total environ 0.140V) ; soit 25 0,045 5 IVTp(ILa)-VTp(ILb)I 5 0,095 (Eq2) Compte tenu de la sensibilité de la tension de seuil à la dose d'azote de 4*1 0-17V/(at/cm2) pour les pMOS (NB : la sensibilité est de 2*1 0-17V/(at/cm2) pour les nMOS), la différence de dose d'azote entre ILa et ILb sera donc de 1.75*1015 at/cm2 à . +/- 6.3*1014 at/cm2. Cette condition se rajoute à la condition 30 exprimée par l'inégalité (également valide pour les transistors trc et trd): 4,54 -0.005*X 5 Phim 5 4,59 -0.005*X . La figure 19 est une vue en coupe transversale d'un couple 1c de transistors Tre et Trf, respectivement de types nMOS et pMOS. Les transistors 35 Tre et Trf comportent des empilements de grille incluant des couches interfaciales d'un même type ILb. La couche active semi-conductrice des transistors Tre et Trf est formée sur la couche isolante enterrée 3. Un même plan de masse semi-conducteur 92 est situé sous la couche 3 et placé à l'aplomb des transistors Tre et Trf. Le plan de masse 92 présente un 40 dopage de type p. Un caisson semi-conducteur s'étend en profondeur dans la continuité du plan de masse 92 et est ici représenté confondu avec son plan de masse. Le caisson forme une séparation entre le plan de masse 92 et le substrat 91. Le plan de masse 92 et le caisson disposé dans sa continuité sont polarisés à Gnd (en régime statique et fonctionnement normal Gnd=OV) par l'intermédiaire de zones implantées P+ 22 et 23. Le couple 1 c est isolé à sa périphérie par des tranchées d'isolation 62c et 66c. La zone implantée 22 est séparée du transistor Tre par l'intermédiaire d'une tranchée d'isolation 63c. Le transistor Tre est séparé du transistor Trf par une tranchée d'isolation 64c. Le transistor Trf est séparé de la zone implantée 23 par l'intermédiaire d'une tranchée d'isolation 65c. Le caisson s'étend plus profondément que les tranchées d'isolation 63c et 65c, notamment afin de permettre une polarisation du plan de masse 92 par des contacts latéraux. Ces transistors Tre et Trf présentent une tension de seuil moyenne, dite RVT, typiquement d'un niveau de l'ordre de +/-0,47V. Le dosage surfacique en azote relativement bas de la couche interfaciale ILb permet notamment de relever le niveau de tension de seuil des transistors Tre et Trf. De tels transistors Tre et Trf peuvent par exemple être intégrés dans des cellules mémoire, telles que des cellules mémoires SRAM. On dispose alors d'une vitesse de commutation relativement élevée, en limitant le courant de fuite par rapport aux transistors des couples 1 a et 1 b, et en limitant en outre le courant de fuite de grille. On peut noter que les transistors de même type Trb et Trf d'une part, et les transistors de même type Trc et Tre d'autre part, ne diffèrent que par le type de leur couche interfaciale. Les transistors Trb et Trf comportent ainsi 25 respectivement des couches interfaciales de type ILa et ILb. Les transistors Trc et Tre comportent respectivement des couches interfaciales de type ILa et ILb. Par contre, les transistors Trb et Trf d'une part, et les transistors Trc et Tre d'autre part, présentent les mêmes paramètres technologiques susceptibles d'influer sur leur tension de seuil : 30 -hormis la couche interfaciale, mêmes compositions et dimensions des empilements de grille. Notamment, même matériau de grille et même niveau de tension de grille ; -et hormis le canal du transistor Trf. En effet, le pMOS du Trf a un canal en Si et non en SiGe ( X=0 pour ce transistor Trf). 35 - même longueur de grille (à +/- 1 Onm)-même épaisseur de couche isolante enterrée ; -même type de dopage et même concentration de dopage des plans de masse ; -même polarisation des plans de masse. 40 La seule différence de dosage surfacique en azote des couches interfaciales permet ici d'obtenir une différence de tension de seuil de : 60mV entre les transistors nMOS Trc et Tre.De facon générale, pour Tre et Trf, on vérifiera la relation (Eq2) 0.045V La figure 20 illustre l'évolution de la tension de seuil de transistors en fonction de dosages surfaciques d'azote d'une couche interfaciale réalisée par un procédé RTN. Les droites représentatives de cette évolution sont des approximations issues de simulations. La droite en trait plein correspond à un transistor nMOS. La droite en trait discontinu correspond à un transistor pMOS. La figure 21 illustre l'évolution de la tension de seuil de transistors pMOS en fonction de dosages surfaciques d'azote d'une couche interfaciale réalisés par un procédé DPN. REVENDICATIONS1. Procédé de fabrication d'un circuit intégré comprenant au moins des premier et deuxième transistors à effet de champ (Tr2, Tr3) FDSOI d'un même type incluant au moins un transistor pMOS, caractérisé en ce qu'il comprend -une formation de premier et deuxième empilements de grille (GS2, GS3) comprenant des étapes de : -formation de première et deuxième couches interfaciales isolantes (IL2, IL3) électriquement, en contact respectivement avec des première et deuxième zones (Z2, Z3) d'une couche active d'un substrat semi- conducteur (91), ladite couche active étant formée sur une couche isolante enterrée (3) de type UTBOX, les première et deuxième couches interfaciales formées présentant des concentrations en azote différentes ; -formation d'une couche diélectrique (HK) sur les première et deuxième couches interfaciales, la couche diélectrique ayant une permittivité diélectrique au moins égale à 4 ; -formation de première et deuxième électrodes de grille (GI) au-dessus de la couche de diélectrique et à l'aplomb des première et deuxième couches interfaciales (IL2, IL3) respectivement, lesdites première et deuxième électrodes de grille étant formées dans un même matériau présentant un travail de sortie Phim vérifiant l'inéquation 4,54 -0.005*X Phim 5 4,59 - 0.005*X, la structure et la composition des empilements de grille formés (GS2, GS3) étant identiques à l'exception de leur couche interfaciale respective ; -la formation des premier et deuxième transistors à effet de champs dont les canaux sont disposés à l'aplomb respectivement des premier et deuxième empilements de grille, ledit transistor pMOS présentant un canal en SiGe incluant le pourcentage X de Germanium. 2. Procédé de fabrication selon la revendication 1, dans lequel la concentration en azote de la première couche interfaciale (IL2) formée est inférieure à la moitié de la concentration en azote de la deuxième couche interfaciale (IL3) formée. 3. Procédé de fabrication selon la revendication 1 ou 2, dans lequel la formation de la première couche interfaciale (IL2) comprend la croissance d'une couche par oxydation de type EISSG et comprend la nitruration de cette couche. 4. Procédé de fabrication selon l'une quelconque des revendications précédentes, dans lequel la formation de la deuxième couche interfaciale(IL3) comprend la formation d'un oxyde chimique et la nitruration de cet oxyde chimique. 5. Procédé de fabrication selon les revendications 3 et 4, dans lequel la formation des première et deuxième couches interfaciales (IL2, IL3) comprend une même étape de nitruration des première et deuxième couches interfaciales. 6. Procédé de fabrication selon l'une quelconque des revendications précédentes, dans lequel la formation de la première ou de la deuxième couche interfaciale comprend une nitruration de cette couche interfaciale par un procédé de type RTN. 7. Procédé de fabrication selon l'une quelconque des revendications précédentes, dans lequel ladite étape de formation des premier et deuxième transistors comprend l'implantation d'un même type de dopant avec une même profondeur d'implantation pour former des premier et deuxième plans de masse sous la couche isolante enterrée à l'aplomb des première et deuxième zones de la couche active du substrat. 8. Procédé de fabrication selon la revendication 7, comprenant le couplage des premier et deuxième plans de masse à un circuit de polarisation configuré pour appliquer une même polarisation électrique sur les premier et deuxième plans de masse. 9. Procédé selon l'une quelconque des revendications précédentes, dans lequel lesdites première et deuxième couches interfaciales formées (IL2, IL3) incluent de l'oxyde de silicium. 10. Circuit intégré, caractérisé en ce qu'il comprend : -un premier transistor à effet de champ (Tr2) comprenant un premier empilement de grille (Gs2) incluant : -une première couche interfaciale isolante (IL2) en contact avec une couche active d'un substrat semi-conducteur ; -une couche diélectrique (HK) ayant une permittivité diélectrique au moins égale à 4 et étant disposée sur la première couche interfaciale (IL2) ; -une première électrode de grille (GI) au-dessus de la couche de diélectrique ; -un deuxième transistor à effet de champ (Tr3) du même type que le premier transistor, et comprenant un deuxième empilement de grille (Gs3) incluant : -une deuxième couche interfaciale isolante (IL3) en contact avec la couche active du substrat semi-conducteur ;-une couche diélectrique ayant une permittivité diélectrique au moins égale à 4 et étant disposée sur la deuxième couche interfaciale (IL3); -une deuxième électrode de grille (GI) au-dessus de la couche de diélectrique (HK); dans lequel les concentrations en azote dans les première et deuxième couches interfaciales sont différentes. 11. Circuit intégré selon la revendication 10, dans lequel les premier et deuxième transistors présentent une même structure et une même compôsition à l'exception des première et deuxième couches interfaciales, et dans lequel le premier transistor présente une tension de seuil supérieure d'au moins 40 mV à la tension de seuil du deuxième transistor. 12. Circuit intégré selon la revendication 10 ou 11, dans lequel la concentration en azote de la première couche interfaciale (IL2) est inférieure à la moitié de la concentration en azote de la deuxième couche interfaciale (IL3). 13. Circuit intégré selon l'une quelconque des revendications 10 à 12, comprenant en outre : -une couche isolante enterrée (3) de type UTBOX disposée sous ladite couche active ; -des premier et deuxième plans de masse disposés à l'aplomb respectivement des premier et deuxième empilements de grille, les premiers et deuxième transistors présentant un même type de dopage et une même concentration en dopants ; -le circuit intégré comprenant en outre un circuit de polarisation configuré pour appliquer une même polarisation électrique sur lesdits premier et deuxième plans de masse. 14. Circuit intégré selon l'une quelconque des revendications 10 à 13, dans lequel lesdites première et deuxième couches interfaciales incluent des compositions en oxydes de silicium distinctes.