FR 3016237 A1 20150710 FR 1450079 A 20140107 DISPOSITIF A NANOFILS DE SEMI-CONDUCTEUR PARTIELLEMENT ENTOURES PAR UNE GRILLE DESCRIPTION DOMAINE TECHNIQUE ET ART ANTÉRIEUR L'invention concerne un dispositif semi-conducteur comportant plusieurs nanofils de semi-conducteur superposés, espacés les uns des autres et qui sont partiellement entourés par une grille. L'invention s'applique avantageusement à la réalisation de dispositifs de type FET (Transistors à Effet de Champ), notamment pour des applications logiques à haute performance et basse consommation de la microélectronique. L'invention s'applique également à la réalisation de transistors MOSFET à nanofils superposés, par exemple pour la réalisation de circuits intégrés ayant des performances électriques améliorées par rapport aux circuits de l'art antérieur. Les nanofils de semi-conducteur sont des nanostructures à partir desquelles il est possible de réaliser des transistors de type FinFET (« Finshaped Field Effect Transistor », ou transistors 3D). Dans un tel transistor FinFET, au lieu d'avoir une zone active correspondant à une structure plane comme dans un transistor de type MOSFET classique, une « ailette », ou nanofil, de semi- conducteur est réalisée en relief sur le substrat pour former le canal du transistor. L'intérêt de cet ajout est d'augmenter, sans nuire à la densité avec laquelle les transistors sont réalisés sur le substrat, la surface de contact entre la grille et le canal au niveau d'une face supérieure et des flancs latéraux du canal (d'où le nom de « Tri-Gate transistor » également donné pour ce type de transistor). Cette augmentation de la surface de contact entre la grille et le canal permet de réduire les courants de fuite lorsque le transistor est à l'état bloqué (état OFF). Une telle structure FinFET permet ainsi de réaliser des transistors comportant des longueurs de grille plus petites que celles des transistors MOSFET d'architecture planaire sans dégrader les performances électriques des transistors. Un transistor FinFET peut être fabriqué sur un substrat de type bulk ou de type SOI. La tension de seuil obtenue avec de tels transistors FinFET est ajustée par le métal de la grille (fixé par son travail de sortie). La modulation de la tension de seuil rendue possible par un ajustement des dimensions géométriques du nanofil (largeur et hauteur) reste toutefois critique et peut s'avérer incompatible avec les contraintes liées à un bon contrôle électrostatique du transistor, c'est-à-dire avoir un transistor ayant un faible DIBL (« Drain-Induced Barrier Lowering ») et une faible pente sous le seuil S (« Subthreshold Slope »). Le courant de conduction obtenu est directement lié à la circonférence du nanofil défini, dans le cas d'un nanofil de section rectangulaire, par la valeur 2(H+W), avec H correspondant à la hauteur du nanofil et W correspondant à la largeur du nanofil. Avec ce type de transistor, il est possible d'augmenter la densité de nanofils, ou ailettes, sur le substrat, et donc la densité des transistors, pour créer des dispositifs plus performants. La technique permettant d'augmenter la densité des nanofils est dénommée « spacer patterning » ou « double patterning » (car elle permet de réduire le pas, ou « pitch », des nanofils par deux) et consiste à réaliser les nanofils via les étapes suivantes : - une première lithographie et une gravure sont réalisées afin de réaliser des motifs, dessinés par un premier masque, dans un film de résine, - un dépôt d'un matériau dit « espaceur » tel que de l'oxyde ou du nitrure de silicium est réalisé sur les motifs formés lors de l'étape précédente, - une troisième étape consiste à graver l'espaceur et à enlever la résine de manière à ce que le matériau espaceur restant définisse de nouveaux motifs de part et d'autre de chaque motif initial défini lors de la première étape. Les plots ainsi formés sont des plots d'espaceur dont le pas est deux fois plus petit que celui des plots formés lors de la première lithographie, - une quatrième étape du procédé consiste à transférer par gravure, dans la couche de silicium, tous les motifs formés dans le masque dur « espaceur », formant ainsi les nanofils de silicium, - une deuxième lithographie est souvent nécessaire pour couper les nanofils à leurs extrémités, - enfin, les espaceurs sont retirés puis l'empilement de grille est déposé et gravé. Un tel procédé est par exemple décrit dans les documents US 6 709 982 B1 et WO 2008/059440 A2. Toutefois, même avec un tel procédé, la circonférence des nanofils reste généralement importante et par conséquent, le contrôle électrostatique n'est pas optimal. Il existe également des transistors de type GAA-FETs, ou « GateAll-Around FET », dans lesquels la grille enrobe, ou entoure, complètement le ou les nanofils de silicium. Par rapport aux transistors FinFET, les nanofils semi- conducteurs possédant une grille totalement enrobante des transistors GAA-FET permettent d'obtenir un excellent contrôle électrostatique des transistors. Cela permet de réduire notablement le courant de fuite lorsque le transistor est à l'état OFF (bloqué). Ces dispositifs de type GAA sont ainsi envisagés pour les noeuds technologiques les plus avancés pour lesquels la longueur de grille est inférieure à 20 nm. Toutefois, un inconvénient de ce type de transistor est sa difficulté de fabrication. En effet, après le dépôt de la grille tout autour du ou des nanofils de semi-conducteur, il est nécessaire de graver l'empilement de grille pouvant être composé d'une couche isolante (diélectrique de grille), d'un métal de grille et de silicium polycristallin. Or, après la gravure de l'empilement de grille, il reste toujours du métal de grille à supprimer, notamment sous les nanofils dans les zones d'extensions source-drain. Ce retrait est difficile à réaliser mais indispensable pour éviter de mettre le transistor en court-circuit. Afin d'éviter ce problème, les grilles sont souvent surdimensionnées pour recouvrir partiellement les zones de source et de drain et il est alors difficile d'atteindre les dimensions visées pour les longueurs de grille de ce type de transistor, par exemple inférieures à 15 nm. EXPOSÉ DE L'INVENTION Un but de la présente invention est de proposer un dispositif semi-conducteur ne présentant pas les inconvénients liés à la réalisation des dispositifs de type GAA-FET tout en conservant les avantages apportés par les structures des dispositifs de type GAA-FET par rapport aux autres types de dispositif FET. Pour cela, la présente invention propose un dispositif semiconducteur comportant au moins : - deux nanofils de semi-conducteur superposés l'un au-dessus de l'autre, espacés l'un de l'autre et destinés à former des régions de canal du dispositif semi-conducteur, - une structure diélectrique remplissant complètement un espace s'étendant entre les deux nanofils de semi-conducteur et qui est en contact avec les deux nanofils de semi-conducteur, - un diélectrique de grille et une grille recouvrant au moins un premier des deux nanofils de semi-conducteur, des flancs latéraux des deux nanofils de semi-conducteur et des flancs latéraux de la structure diélectrique, et dans lequel la structure diélectrique comporte au moins une portion de matériau diélectrique de permittivité relative supérieure à 3,9. Par rapport à un dispositif de type GAA-FET qui comporte un diélectrique de grille et une grille entourant complètement le ou les nanofils du dispositif et qui nécessite donc la mise en oeuvre, lors de sa réalisation, d'une gravure d'une partie du matériau électriquement conducteur de la grille se trouvant sous les parties du ou des nanofils ne formant pas le canal, notamment au niveau des zones d'extensions de source et de drain, le dispositif semiconducteur selon l'invention comporte une structure diélectrique interposée entre les nanofils de semi-conducteur qui permet d'éviter la mise en oeuvre d'une telle gravure du fait que la grille n'entoure qu'une partie des nanofils et n'est pas localisée sous les nanofils. De plus, le dispositif semi-conducteur selon l'invention ne nécessite pas de réaliser un surdimensionnement des grilles. Ainsi, le diélectrique de grille et la grille du dispositif semi-conducteur selon l'invention peuvent ne pas recouvrir, même partiellement, des zones de source et de drain du dispositif semi-conducteur. Le dispositif semi-conducteur selon l'invention permet de former un transistor de type FET conservant une structure proche de celle d'un transistor de type FinFET, c'est-à-dire avec une région de canal, ici formée par au moins deux nanofils superposés, et une grille disposée sur deux ou trois côtés des nanofils, facilitant la gravure de la grille lors de sa réalisation tout en augmentant le courant de drain et en réduisant le courant de fuite du dispositif via un meilleur contrôle électrostatique. Le dispositif semi-conducteur selon l'invention permet de conserver la simplicité de fabrication d'un transistor FinFET avec la mise en oeuvre d'une gravure de grille standard tout en conservant les avantages (en terme de propriétés de transport de charges) des structures à grilles entourantes des dispositifs GAA-FET. Du fait que la portion de matériau diélectrique présente une permittivité relative, ou constante diélectrique, supérieure à celle du Si02, c'est-à-dire supérieure à 3,9, la pénétration des lignes de champ électrique (ce champ étant induit par la grille située sur les flancs des nanofils lors du fonctionnement du dispositif semi-conducteur) dans la portion de matériau diélectrique, et donc sous les nanofils de semi-conducteur, est donc favorisée. Cette configuration permet d'obtenir un contrôle électrostatique proche voir identique de celui des dispositifs Gate-All-Around (GAA). La pénétration des lignes de champ électrique sous les nanofils de semi-conducteur permet également d'augmenter la surface de conduction (par rapport à un dispositif FinFET standard) et donc les performances électriques du dispositif semiconducteur. Le terme « structure diélectrique » désigne ici une structure formée d'un ou plusieurs matériaux diélectriques et ne comportant pas de matériau électriquement conducteur ou semi-conducteur tel qu'un métal ou du silicium polycristallin. La structure diélectrique, et notamment la portion de matériau diélectrique, peut s'étendre entre les nanofils au moins au niveau de la région de canal formée par les nanofils, et par exemple également au niveau des zones d'extension de source et de drain (régions LDD « Light-Doped Drain » et LDS « Light-Doped Source »). Le dispositif semi-conducteur selon l'invention peut former un transistor à effet de champ dont la longueur de grille est inférieure ou égale à 20 nm, ou 15 nm, ou même 10 nm. Le dispositif semi-conducteur selon l'invention peut avantageusement être utilisé pour la réalisation de circuits intégrés servant pour des applications logiques à haute performance et faible consommation de la microélectronique telles que les smartphones, tablettes, portables, etc. La portion de matériau diélectrique peut comporter au moins un matériau diélectrique de permittivité relative supérieure ou égale à 20. Ainsi, on améliore la pénétration des lignes de champ électrique dans la structure diélectrique car plus la constante diélectrique, ou permittivité relative, de ce matériau diélectrique est élevée, meilleur est le couplage électrostatique. Les nanofils de semi-conducteur peuvent être parallèles l'un par rapport à l'autre, c'est-à-dire s'étendre selon une même direction. Dans ce cas, chaque nanofil de semi-conducteur peut comporter, dans un plan perpendiculaire à une direction selon laquelle les nanofils de semi-conducteur s'étendent, une section de forme rectangulaire. La direction selon laquelle les nanofils s'étendent correspond à l'orientation de la plus grande dimension des nanofils. Dans cette configuration, le diélectrique de grille et la grille peuvent recouvrir une face supérieure du premier des deux nanofils de semi-conducteur, ainsi que les faces latérales des deux nanofils de semi-conducteur et les faces latérales de la structure diélectrique. De plus, la portion de matériau diélectrique et la structure diélectrique peuvent comporter chacune, dans le plan perpendiculaire à la direction selon laquelle les nanofils de semi-conducteur s'étendent, une section de forme rectangulaire. En variante, il est possible que la section des nanofils de semi-conducteur, dans le plan perpendiculaire à la direction selon laquelle les nanofils de semi-conducteur s'étendent, soit circulaire. De plus, la portion de matériau diélectrique et la structure diélectrique peuvent comporter chacune, dans le plan perpendiculaire à la direction selon laquelle les nanofils de semi-conducteur s'étendent, une section de forme circulaire. Chaque nanofil de semi-conducteur peut être entouré d'une couche d'interface diélectrique, la structure diélectrique pouvant comporter en outre des parties des couches d'interfaces diélectriques disposées entre les nanofils de semi-conducteur et en contact avec la portion de matériau diélectrique. En l'absence de telles couches d'interfaces diélectriques, la portion de matériau diélectrique peut être directement en contact avec les nanofils de semi-conducteur. Dans la structure diélectrique, l'épaisseur de la portion de matériau diélectrique peut être supérieure ou égale à environ dix fois l'épaisseur d'une couche d'interface diélectrique. Le dispositif semi-conducteur peut comporter en outre, lorsque le dispositif semi-conducteur comporte plus de deux nanofils de semi-conducteur superposés les uns au-dessus des autres, plusieurs structures diélectriques telles que deux des nanofils de semi-conducteur adjacents peuvent être espacés l'un de l'autre par l'une des structures diélectriques s'étendant entre lesdits deux nanofils de semi-conducteur adjacents et qui est en contact avec lesdits deux nanofils de semi-conducteur adjacents, et le diélectrique de grille et la grille peuvent recouvrir en outre des flancs latéraux de chacun des nanofils de semiconducteur et des flancs latéraux de chacune des structures diélectriques. Le dispositif semi-conducteur peut comporter en outre des régions de source et de drain entre lesquelles s'étendent les nanofils de semi- conducteur, la structure diélectrique pouvant être en contact avec les régions de source et de drain et/ou juxtaposée aux régions de source et de drain. L'invention concerne également un procédé de réalisation d'un dispositif semi-conducteur, comportant au moins les étapes de : - réalisation d'au moins deux nanofils de semi-conducteur superposés l'un au-dessus de l'autre, espacés l'un de l'autre et destinés à former des régions de canal du dispositif semi-conducteur, - réalisation d'au moins une structure diélectrique remplissant complètement un espace s'étendant entre les deux nanofils de semi-conducteur et qui est en contact avec les deux nanofils de semi-conducteur, - réalisation d'un diélectrique de grille et d'une grille recouvrant au moins un premier des deux nanofils de semi-conducteur, des flancs latéraux des deux nanofils de semi-conducteur et des flancs latéraux de la structure diélectrique, et dans lequel la structure diélectrique comporte au moins une portion de matériau diélectrique de permittivité relative supérieure à 3,9. La réalisation des deux nanofils de semi-conducteur peut comporter au moins la mise en oeuvre des étapes de : - gravure d'un empilement d'au moins deux couches de semi- conducteur entre lesquelles est disposée au moins une couche sacrificielle, telle que des portions restantes des deux couches de semi-conducteur correspondent aux nanofils de semi-conducteur, une portion restante de la couche sacrificielle étant disposée entre les nanofils de semi-conducteur, - suppression de la portion restante de la couche sacrificielle disposée entre les nanofils de semi-conducteur, formant l'espace s'étendant entre les deux nanofils de semi-conducteur. Les deux couches de semi-conducteur peuvent comporter du silicium, et la couche sacrificielle peut comporter du SiGe. L'étape de réalisation de la structure diélectrique peut comporter au moins un dépôt de la portion de matériau diélectrique entre les nanofils de semi-conducteur. L'étape de réalisation de la structure diélectrique peut comporter en outre, entre l'étape de réalisation des deux nanofils de semi- conducteur et l'étape de dépôt de la portion de matériau diélectrique, une étape de réalisation d'une couche d'interface diélectrique autour de chaque nanofil de semi-conducteur, la portion de matériau diélectrique étant déposée ensuite contre des parties des couches d'interfaces diélectriques disposées entre les nanofils de semi-conducteur. Le procédé peut comporter en outre la réalisation de régions de source et de drain entre lesquelles s'étendent les nanofils de semi-conducteur, la structure diélectrique pouvant être réalisée en contact avec les régions de source et de drain et/ou juxtaposée aux régions de source et de drain. BRÈVE DESCRIPTION DES DESSINS La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés à titre purement indicatif et nullement limitatif en faisant référence aux dessins annexés sur lesquels : - la figure 1 représente une vue en coupe de face de plusieurs dispositifs semi-conducteurs, objets de la présente invention, selon un mode de réalisation particulier, - les figures 2 à 6B représentent les étapes d'un procédé de réalisation de plusieurs dispositifs semi-conducteurs, objets de la présente invention, selon un mode de réalisation particulier, - la figure 7 représente les valeurs du rapport des concentrations en électrons au niveau de faces supérieures et inférieures d'un nanofil de semi-conducteur d'un dispositif semi-conducteur, objet de la présente invention, en fonction de la permittivité relative d'une portion de matériau diélectrique du dispositif semi-conducteur et de la largeur du nanofil de semiconducteur. Des parties identiques, similaires ou équivalentes des différentes figures décrites ci-après portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre. Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles. Les différentes possibilités (variantes et modes de réalisation) doivent être comprises comme n'étant pas exclusives les unes des autres et peuvent se combiner entre elles. EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS On se réfère tout d'abord à la figure 1 qui représente une vue en coupe de face de plusieurs dispositifs semi-conducteurs 100 selon un mode de réalisation particulier. Dans ce mode de réalisation particulier, chacun des dispositifs semi-conducteurs 100 correspond à un transistor de type FET à nanofils superposés. Les dispositifs semi-conducteurs 100 sont réalisés sur une couche diélectrique 102 par exemple à base d'oxyde de semi-conducteur tel que du Si02. Cette couche diélectrique 102 peut être elle-même disposée sur un substrat bulk (non représenté) de semi-conducteur, par exemple à base de silicium, ou bien correspondre à une couche diélectrique enterrée d'un substrat de type semi-conducteur sur isolant, formant par exemple un BOX (oxyde enterré) d'un substrat SOI (silicium sur isolant). Dans le mode de réalisation particulier décrit ici, la couche diélectrique 102 est une couche diélectrique épaisse, son épaisseur (dimension selon l'axe Z représenté sur la figure 1) étant par exemple égale à environ 145 nm. Chacun des dispositifs semi-conducteurs 100 comporte plusieurs nanofils de semi-conducteurs 104 (au moins deux), par exemple à base de silicium et/ou de germanium et/ou de tout semi-conducteur III-V, superposés les uns au-dessus des autres et espacés les uns des autres par des structures diélectriques formées d'un ou plusieurs matériaux diélectriques. Sur l'exemple de réalisation représenté sur la figure 1, chacun des dispositifs semi-conducteurs 100 comporte trois nanofils de semi-conducteur 104. En variante, chacun des dispositifs semi-conducteurs 100 peut comporter deux nanofils, ou quatre nanofils, ou plus de quatre nanofils, superposés les uns au-dessus des autres. Les parties des nanofils de semi-conducteur 104 représentées sur la figure 1 forment des canaux des dispositifs semi-conducteurs 100 qui s'étendent entre des régions de source et de drain (non visibles sur la figure 1) des dispositifs semiconducteurs 100, parallèlement à l'axe Y. Dans l'exemple de réalisation décrit ici, les sections des nanofils de semi-conducteur 104 dans le plan (X,Z), c'est-à-dire dans un plan perpendiculaire à la direction (parallèle à l'axe Y) selon laquelle les nanofils de semi-conducteur 104 s'étendent, sont de forme carrée. Toutefois, ces sections pourraient être de forme différente, par exemple rectangulaire ou circulaire. Chacun des nanofils de semi-conducteur 104 a une hauteur HNW, ou épaisseur, correspondant à la dimension selon l'axe Z représenté sur la figure 1, par exemple égale à environ 10 nm ou 12 nm, ou plus généralement comprise entre environ 5 nm et 30 nm. Chacun des nanofils de semi-conducteur 104 a une largeur WNW, correspondant à la dimension selon l'axe X représenté sur la figure 1, par exemple égale à environ 10 nm ou 12 nm, ou plus généralement comprise entre environ 5 nm et 30 nm. Chacun des nanofils de semi-conducteur 104 peut également avoir une longueur LNW, correspondant à la dimension selon l'axe Y représenté sur la figure 1, par exemple comprise entre environ 5 nm et plusieurs centaines de nanomètres. Les centres de deux nanofils de semi-conducteur 104 voisins se trouvant dans un même plan parallèle à la surface de la couche diélectrique 102 sur laquelle sont réalisés les dispositifs semi-conducteurs 100 (parallèle au plan (X,Y)) et qui appartiennent à deux dispositifs 100 voisins sont espacés d'une distance PNW par exemple égale à environ 30 nm (l'espace séparant ces deux nanofils de semi-conducteur 104 étant par exemple égal à environ 20 nm), ou plus généralement comprise entre environ 15 nm et plusieurs centaines de nanomètres. Dans ce mode de réalisation particulier, chacun des nanofils de semi-conducteur 104 est entouré d'une couche d'interface diélectrique 106, par exemple à base de Si02 (de permittivité relative égale à 3,9) et d'épaisseur égale à environ 0,8 nm ou comprise entre environ 0,7 nm et 10 nm. Ces couches d'interfaces diélectriques sont ici en contact direct avec les nanofils de semiconducteur 104. Ces couches d'interface diélectrique 106 permettent de réduire les défauts d'interface et ainsi d'obtenir de meilleures propriétés de transport dans la structure semi-conductrice. Ces couches d'interface 106 sont par exemple réalisées les plus fines possible afin de conserver un excellent couplage électrostatique. Dans chacun des dispositifs semi-conducteurs 100, des portions de matériau diélectrique 108 sont disposées entre les nanofils de semi- conducteur 104, chacune des portions de matériau diélectrique 108 étant en contact avec les couches d'interfaces diélectriques 106 entourant les nanofils de semi-conducteur 104 entre lesquels se trouve la portion de matériau diélectrique 108. Ainsi, dans chacun des dispositifs semi-conducteurs 100, l'espace entre deux nanofils 104 superposés l'un au-dessus de l'autre est complètement rempli par une structure diélectrique formée des parties des couches d'interfaces diélectriques 106 entourant chacun de ces deux nanofils de semi-conducteur 104 et se trouvant entre ces deux nanofils de semi-conducteur 104 ainsi que par l'une des portions de matériau diélectrique 108 en contact avec ces parties des couches d'interfaces diélectriques 106. Dans l'exemple de réalisation décrit ici, les sections des portions de matériau diélectrique 108 dans le plan (X,Z), c'est-à-dire dans un plan perpendiculaire à la direction (parallèle à l'axe Y) selon laquelle les nanofils de semi-conducteur 104 s'étendent, sont de forme carrée ou rectangulaire. La forme de ces sections peut toutefois être différente car elle dépend notamment de celles des nanofils de semi-conducteur 104 (et donc également de celles des couches d'interfaces diélectriques 106) du fait que les portions de matériau diélectrique 108 sont réalisées en remplissant complètement l'espace se trouvant entre les nanofils de semi-conducteur 104 entourés par les couches d'interfaces diélectriques 106. Chacune des portions diélectriques 108 a une hauteur HHK, ou épaisseur, correspondant à la dimension selon l'axe Z représenté sur la figure 1, par exemple égale à environ 12 nm, ou plus généralement comprise entre environ 5 nm et plusieurs dizaines de nanomètres. Chacune des portions de matériau diélectrique 108 a ici une largeur, correspondant à la dimension selon l'axe X représenté sur la figure 1, égale à la somme de la largeur WNW d'un des nanofils de semi-conducteur 104 et de deux fois l'épaisseur d'une des couches d'interfaces diélectriques 106, et par exemple égale à environ 11,6 nm, ou comprise entre environ (WNW + 2(épaisseur d'une des couches 106)) et (WNW 6 nm). En variante, une ou plusieurs ou chacune des portions de matériau diélectrique 108 peut avoir une largeur inférieure à WNW de quelques nanomètres, en réalisant par exemple un léger « recess », ou renfoncement, des flancs latéraux des portions 108, ce qui permet d'améliorer encore le contrôle électrostatique du dispositif. Chacune des portions de matériau diélectrique 108 peut également avoir une longueur, correspondant à la dimension selon l'axe Y représenté sur la figure 1, par exemple comprise égale à LG ± 10 nm' avec LG correspondant à la longueur de grille du dispositif, ce qui permet de conserver ce matériau à forte permittivité sous la grille du dispositif, c'est-à-dire du transistor FET réalisé. Les centres de deux portions de matériau diélectrique 108 voisines se trouvant dans un même plan parallèle à la surface de la couche diélectrique 102 sur laquelle sont réalisés les dispositifs semi-conducteurs 100 (parallèle au plan (X,Y)) et qui appartiennent à deux dispositifs semi-conducteurs 100 voisins sont espacés de la distance PNW. Les portions de matériau diélectrique 108 sont à base d'un matériau diélectrique à forte permittivité relative, c'est-à-dire de permittivité relative supérieure à celle du Si02 qui est égale à 3,9, par exemple du TiO2 (ER = 80) et/ou du Hf02 (ER = 25) et/ou du Zr02 (ER = 25) et/ou du Ta205 (ER = 22) et/ou de l'Al203 (ER = 9) et/ou du Si3N4 (ER = 7) et/ou du HfSiON (ER = 20) et/ou du SrTiO3 (ER = 2000) et/ou de 1'1'203 (ER = 15). De manière avantageuse, le matériau diélectrique des portions 108 est choisi parmi ceux dont la permittivité relative est comprise entre environ 20 et 80. Ainsi, dans des conditions environnementales similaires, la permittivité relative du matériau diélectrique des portions 108 est supérieure à celle du Si02. D'autres matériaux de type piézoélectrique dont la permittivité diélectrique est élevée (par exemple du PZT dont la permittivité est comprise entre 200 et 4000, ou du BaTiO3 dont la permittivité est égale à environ 1700) peuvent être utilisés. Les nanofils de semi-conducteur 104, entourés des couches d'interfaces diélectriques 106, et les portions diélectriques 108 forment, pour chacun des dispositifs semi-conducteurs 100, un empilement alterné de nanofils de semi-conducteur et de structures diélectriques. Ces empilements sont recouverts par des diélectriques de grille 110. Dans chacun des dispositifs 100, le diélectrique de grille 110 recouvre les flancs latéraux de l'empilement, c'est-à- dire les flancs latéraux des portions de matériau diélectrique 108 ainsi que les parties des couches d'interfaces diélectriques 106 recouvrant les flancs latéraux des nanofils de semi-conducteur 104. Chaque diélectrique de grille 110 recouvre en outre un premier des nanofils de semi-conducteur 104 de chaque empilement, c'est-à-dire une face supérieure de l'empilement ici formée par la partie de la couche d'interface diélectrique 106 recouvrant la face supérieure du premier nanofil de semi-conducteur 104 (c'est-à-dire le nanofil de semi-conducteur 104 se trouvant au-dessus du ou des autres nanofils de semi-conducteur 104 du dispositif semi-conducteur 100). Les diélectriques de grille 110 correspondent à des couches de matériau diélectrique à forte permittivité relative (supérieure à 3,9), par exemple à base de Hf02 et d'épaisseur égale à environ 2,5 nm. Chacun des diélectriques de grille 110 est recouvert par une grille 112 électriquement conductrice, par exemple métallique, correspondant ici à une couche de TiN d'épaisseur par exemple égale à environ 5 nm. Chacun des dispositifs semi-conducteurs 100 forme donc un transistor FET dont le canal est formé par des nanofils de semi-conducteur 104 superposés et dont la grille 112 recouvre deux ou trois côtés de chacun des nanofils de semi-conducteur 104, les autres côtés des nanofils de semiconducteur 104 qui ne sont pas recouverts par la grille 112 et le diélectrique de grille 110 étant en contact avec les structures diélectriques qui comportent les portions de matériau diélectrique 108 à forte permittivité diélectrique. Cette forte permittivité diélectrique des portions de matériau diélectrique 108 favorise la pénétration des lignes de champ électrique (qui est induit, lors du fonctionnement du dispositif 100, par la grille 112 située sur les flancs des nanofils de semi-conducteur 104) dans les portions de matériau diélectrique 108, et donc entre les nanofils de semi-conducteur 104 formant les canaux, ce qui permet d'augmenter le courant de drain et de réduire le courant de fuite via un meilleur contrôle électrostatique des transistors formés par les dispositifs semiconducteurs 100 qui est proche ou identique à celui des transistors GAA-FET. Par rapport à un transistor de type FinFET, la pénétration des lignes de champ électrique entre les nanofils de semi-conducteur 104 permet également d'augmenter la surface de conduction, et donc les performances du transistor formé par le dispositif semi-conducteur 100. Cette structure apporte également d'autres avantages liés au procédé de réalisation du dispositif semi-conducteur 100 qui sont décrits plus loin. De plus, bien que non visibles sur la figure 1, les dispositifs semiconducteurs 100 comportent également des régions de source et de drain entre lesquelles s'étendent les nanofils de semi-conducteur 104. Des zones d'extension de source et de drain formées par les extrémités des nanofils de semi-conducteur 104 sont également en contact avec les portions de matériau diélectrique 108 et ne sont donc pas complètement entourées par la grille 112 et le diélectrique de grille 110. De plus, les portions de matériau diélectrique 108 sont juxtaposées aux régions de source et de drain. En variante, il est également possible que les portions de matériau diélectrique 108 soient disposées juste sous la grille et qu'elles ne s'étendent pas dans les régions de source et de drain. Selon une variante du mode de réalisation particulier précédemment décrit, il est possible qu'au moins une partie de chacun des nanofils de semi-conducteur 104 ou de certains des nanofils de semi-conducteur 104 ne soit pas entourée par les couches d'interfaces diélectriques 106. Dans une telle variante, l'une des portions de matériau diélectrique 108 est directement en contact avec les deux nanofils de semi-conducteur 104 entre lesquels cette portion de matériau diélectrique 108 est disposée. De plus, dans cette configuration, le diélectrique de grille 110 est également en contact direct avec les flancs latéraux des nanofils de semi-conducteur 104. Selon cette variante, la largeur d'au moins une ou de chacune des portions de matériau diélectrique 108 peut être égale à la largeur WNW de chacun des nanofils de semi-conducteur 104 entre lesquels se trouve la portion de matériau diélectrique 108. Selon une deuxième variante, il est possible que la largeur (dimension selon l'axe X) d'au moins une ou de chacune des portions de matériau diélectrique 108 soit inférieure à celle de chacun des nanofils de semi-conducteur 104 entre lesquels se trouvent la portion de matériau diélectrique 108 ou, lorsque les nanofils de semi-conducteur 104 sont entourés par les couches d'interfaces diélectriques 106, inférieure à la somme de la largeur d'un des nanofils de semi-conducteur 104 et de deux fois l'épaisseur d'une des couches d'interface diélectriques 106. Selon cette configuration, les flancs latéraux des empilements des nanofils de semi-conducteur 104, des couches d'interfaces diélectriques 106 et des portions de matériau diélectrique 108 comportent des creux au niveau des portions de matériau diélectrique 108. Cette différence de largeur est par exemple comprise entre 0 et 6 nm et permet de favoriser un peu plus le contrôle électrostatique dans un tel dispositif semi-conducteur 100. Cette différence de largeur est par exemple égale à environ 3 nm. Selon cette deuxième variante, la largeur WNW de chaque nanofil de semi-conducteur 104 est par exemple comprise entre environ 5 nm et 10 nm, et la hauteur HHK de chaque portion de matériau diélectrique 108 est par exemple comprise entre environ 10 nm et 20 nm. La hauteur HNW de chaque nanofil de semi-conducteur 104 est par exemple égale à 12 nm. Dans cette configuration, le diélectrique de grille 110 et la grille 112 peuvent se trouver dans une partie seulement de l'espace total se trouvant entre deux nanofils 104 superposés l'un au-dessus de l'autre, c'est-à-dire au niveau des creux formés par les portions de matériau diélectrique 108 au niveau des flancs latéraux des empilements des nanofils de semi-conducteur 104 et des structures diélectriques. Que les largeurs des portions de matériau diélectrique 108 soient égales ou inférieures à celles des nanofils de semi-conducteur 104, les nanofils de semi-conducteur 104 et les portions de matériau diélectrique 108 d'un dispositif semi-conducteur 100 peuvent être réalisés tels que les concentrations en électrons au niveau des faces supérieures et inférieures de chaque nanofil 104 (correspondant aux faces des nanofils 104 qui sont parallèles à la surface de la couche 102 sur laquelle sont réalisés les dispositifs semiconducteurs 100) soient égales ou proches l'une de l'autre, par exemple telles que leur rapport R soit au moins égal à environ 0,8. Ce rapport R, qui dépend de paramètres des nanofils 104 et des portions diélectriques 108 du dispositif semi- conducteur 100, peut être évalué selon l'équation suivante : R = 0,53933 + 0,030552.ER + 147,59613.B - 160,12808.WNw + 16,6.HHR - 1,3622.ER.B + 0,6426.ER.WNw + 0,15974.ER4HHR - 10868.B.WNw - 1229,455.B.HHK + 1748,2777.WNw.HHK - 5,6531.10-4.ER2+ 6744,84.WNw2 - 807,16.HHK2 + 167,3184.ER.B.WNw + 0,012275.ER2.WNw avec ER : permittivité relative du matériau diélectrique des portions 108, B : différence entre la largeur d'un des nanofils 104 et la largeur d'une des portions de matériau diélectrique 108. Les courbes représentées sur la figure 7 correspondent aux valeurs du rapport R en fonction de la valeur de ER (en abscisse), qui est ici comprise entre 3,9 et 80 E0, et de la valeur de WNw (en ordonnée), qui est ici comprise entre 0,005 iim et 0,01 iim, en choisissant B = 3 nm et HHK = 20 nm. La courbe portant la référence 50 correspond aux couples de valeurs (ER ; WNw) permettant d'avoir un rapport R de valeur égale à 0,8. De même, les courbes référencées 52, 54, 56 et 58 correspondent aux couples de valeurs (ER ; WNw) permettant d'avoir un rapport R de valeur respectivement égale à 0,2, 0,4, 0,6 et 1. Ainsi, pour réaliser un dispositif semi-conducteur 100 présentant un rapport R supérieur à 0,8, les valeurs de ER et de WNw peuvent être choisies dans la zone 60 se trouvant à droite de la courbe 50 et qui correspond aux couples de valeurs (ER ; WNw) permettant d'aboutir à un rapport R supérieur ou égal à 0,8. Cette figure 7 montre que plus la structure des nanofils de semiconducteur 104 est fine, c'est-à-dire plus la valeur de WNw est petite (par exemple égale à 5 nm), plus le matériau diélectrique servant à la réalisation des portions 108 peut être choisi avec une plus faible permittivité diélectrique (par exemple du Hf02 dont la permittivité relative est égale à environ 25 lorsque WNW = 5 nm). De même, plus la structure des nanofils de semi-conducteur 104 est importante, c'est-à-dire plus la valeur de WNW est grande (par exemple égale à 10 nm), plus le matériau diélectrique servant à la réalisation des portions 108 peut être choisi avec une plus grande permittivité diélectrique (par exemple du TiO2 dont la permittivité relative est égale à environ 80 lorsque WNW = 10 nm). Avec un tel rapport R proche de 1 ou compris entre environ 0,8 et 1, le potentiel électrique obtenu dans les nanofils de semi-conducteur 104 lors du fonctionnement du dispositif semi-conducteur 100 est relativement homogène, c'est-à-dire que le potentiel électrique au niveau des faces supérieures et inférieures des nanofils de semi-conducteur 104 est quasiment équivalent à celui au niveau des faces latérales des nanofils de semi-conducteur 104 qui sont recouvertes par le diélectrique de grille 110 et la grille 112 du dispositif semi-conducteur 100. Il est possible que plusieurs dispositifs semi-conducteurs 100 réalisés sur une même couche ou un même substrat forment un unique dispositif de type FET. Dans ce cas, les régions de source et de drain de ces dispositifs 100 sont communes, c'est-à-dire reliées électriquement entre elles par exemple en les unifiant telles qu'elles ne correspondent qu'à une seule région de source et à une seule région de drain, et les grilles de ces dispositifs 100 sont également communes telles que le dispositif obtenu ne comporte qu'une seule grille. On décrit maintenant, en liaison avec les figures 2 à 6B, les étapes d'un procédé de réalisation des dispositifs semi-conducteurs 100 précédemment décrits. Un empilement de plusieurs couches est tout d'abord réalisé afin de former les nanofils de semi-conducteur 104 (voir figure 2 correspondant à une vue en coupe de profil de cet empilement). Cet empilement de couches repose sur un support correspondant ici à la couche diélectrique 102. Plusieurs couches de semi-conducteur 114 destinées à la réalisation des nanofils de semiconducteur 104 sont disposées sur la couche diélectrique 102. Le matériau des couches de semi-conducteur 114 correspond à celui des nanofils de semiconducteur 104 destinés à être réalisés, c'est-à-dire par exemple du silicium et/ou du germanium et/ou tout semi-conducteur de type III-V. Le nombre de ces couches de semi-conducteur 114 empilées correspond au nombre de nanofils de semi-conducteur 104 superposés que chaque dispositif semi-conducteur 100 est destiné à comporter (trois dans l'exemple décrit ici). De plus, l'épaisseur de ces couches de semi-conducteur 114 (dimension selon l'axe Z) est ici égale à la hauteur, ou l'épaisseur, HNW souhaitée des nanofils de semi-conducteur 104. Du fait qu'au sein de chaque dispositif semi-conducteur 100 les nanofils de semiconducteur 104 superposés sont également espacés les uns des autres, les couches de semi-conducteur 114 sont espacées les unes des autres par des couches sacrificielles 116 qui sont à base d'au moins un matériau pouvant être gravé sélectivement vis-à-vis du matériau semi-conducteur des couches 114, l'épaisseur des couches sacrificielles 116 étant ici égale à la hauteur, ou l'épaisseur, HHK souhaitée des portions de matériau diélectrique 108. L'empilement de couches correspond donc ici à un empilement alterné de N couches de semi-conducteur 114 et de (N-1) couches sacrificielles 116, avec N nombre entier supérieur ou égal à 2. Dans l'exemple décrit ici, les couches de semi-conducteur 114 sont à base de silicium, et les couches sacrificielles 116 sont à base de SiGe. La concentration de germanium dans l'alliage SiGe des couches sacrificielles 116 est par exemple égale à environ 20 %, 30 % ou encore 45%. Plus cette concentration en germanium dans le SiGe des couches sacrificielles 116 est importante, plus la sélectivité de gravure vis-à-vis des couches de semi-conducteur 114 sera grande lors du retrait du SiGe pour former les nanofils de semi-conducteur 104. Cet empilement des couches de semi-conducteur 114 et des couches sacrificielles 116 peut être obtenu via la mise en oeuvre d'étapes d'épitaxie. Une étape de gravure, ici une gravure sèche anisotrope, de l'empilement de couches 114, 116 est ensuite mise en oeuvre afin que des portions restantes des couches de semi-conducteur forment les nanofils de semiconducteur 104. Les couches sacrificielles 116 et les couches de semi-conducteur 114 sont gravées selon un même motif. Ainsi, les nanofils 104 superposés les uns au-dessus des autres et destinés à faire partie d'un même dispositif semiconducteur 100 sont espacés les uns des autres par des portions restantes 118 des couches sacrificielles 116, chacune de ces portions restantes 118 étant en contact avec les deux nanofils de semi-conducteur 104 entre lesquels la portion restante 118 est disposée. Cette étape de gravure forme ainsi dans l'empilement des espaces vides 120 destinés à délimiter et à séparer les différents dispositifs semi-conducteurs 100 les uns des autres. Les figures 3A et 3B représentent respectivement une vue en coupe de profil et une vue en coupe de face (selon l'axe BB' représenté sur la figure 3A) de l'empilement après la mise en oeuvre de cette étape de gravure. Cette étape de gravure peut être précédée d'une étape de lithographie dans laquelle le motif à graver dans l'empilement de couches 114, 116 est défini par un masque formé sur cet empilement de couches 114, 116. De manière avantageuse et lorsque les dispositifs semi-conducteurs 100 sont destinés à être réalisés avec une forte densité sur le support, ce masque peut être réalisé via la mise en oeuvre d'un procédé « spacer patterning » ou « double patterning » tel que précédemment décrit dans la partie art antérieur. Comme représenté sur les figures 4A et 4B, les parties des portions restantes 118 de matériau sacrificiel se trouvant entre les nanofils de semi-conducteur 104 sont retirées via une gravure sélective par rapport au semi- conducteur des nanofils 104, par exemple de type plasma CF4 / N2 / Ar. Seul le matériau sacrificiel des portions restantes 118 se trouvant au niveau des canaux destinés à être formés par les nanofils 104 est gravé, afin que des parties restantes 122 des portions 118 de SiGe assurent le maintien des nanofils 104 au niveau de régions de source et de drain référencées 126 et 128. Cette étape de gravure forme, entre les nanofils 104 superposés les uns au-dessus des autres, des espaces libres 124 dont les dimensions et la forme correspondent à celles des portions de matériau sacrificiel gravées et correspondent à celles des structures diélectriques destinées à être réalisées entre les nanofils de semi-conducteur 104. Les couches d'interfaces diélectriques 106 sont ensuite réalisées, par exemple par dépôt, autour des nanofils de semi-conducteur 104 (voir figures 5A et 5B). Une partie des espaces libres 124 se retrouve remplie par une partie des structures diélectriques destinées à être interposées entre les nanofils de semi-conducteur 104, cette partie des structures diélectriques correspondant aux parties des couches diélectriques d'interfaces 106 disposées entre les nanofils de semi-conducteur 104 superposés. Lorsque ces couches d'interfaces diélectriques 106 sont à base d'oxyde de semi-conducteur, par exemple à base de Si02, ces couches d'interfaces diélectriques 106 peuvent être réalisées par oxydation (par exemple de type plasma, formant un dépôt) de la surface de semi-conducteur des nanofils de semi-conducteur 104. Un matériau diélectrique à forte permittivité diélectrique (permittivité relative supérieure à 3,9) est ensuite déposé dans l'ensemble des espaces vides précédemment formés dans l'empilement de couches, c'est-à-dire dans les espaces libres 124 se trouvant entre les nanofils de semi-conducteur 104 superposés ainsi que dans les espaces vides 120 séparant les nanofils de semiconducteur 104 des différents dispositifs semi-conducteurs 100. Le matériau diélectrique déposé est ensuite gravé afin de ne conserver que les parties de matériau diélectrique localisées entre les nanofils de semi-conducteur 104 superposés d'un même dispositif semi-conducteur 100, formant ainsi les portions de matériau diélectrique 108 (voir figures 6A et 6B). Au niveau de leurs extrémités, les portions de matériau diélectrique 108 sont juxtaposées aux régions de source et de drain 126, 128, et sont en contact avec des zones d'extension de source et de drain se trouvant entre les régions de canal formées par les nanofils de semi-conducteur 104 et les régions de source et de drain 126, 128. Les portions de matériau diélectrique 108 peuvent également être en contact avec les régions de source et de drain 126, 128. Le diélectrique de grille 110 et la grille 112 sont ensuite réalisés par dépôt sur l'ensemble de la structure précédemment obtenue, puis en gravant les parties des matériaux du diélectrique de grille 110 et de la grille 112 ne recouvrant pas les faces supérieures et les flancs latéraux des empilements des nanofils de semi-conducteur 104, des couches d'interfaces diélectriques 106 et des portions de matériau diélectrique 108. Les dispositifs semi-conducteurs 100 obtenus correspondent à ceux représentés sur la figure 1. Selon une variante de réalisation, lorsque les nanofils de semiconducteur 104 ne sont pas entourés par les couches d'interfaces diélectriques 106, l'étape précédemment décrite en liaison avec les figures 5A et 5B n'est pas mise en oeuvre, le matériau diélectrique déposé et gravé lors de l'étape décrite en liaison avec les figures 6A et 6B et destiné à former les portions 108 étant alors en contact direct avec les nanofils de semi-conducteur 104. La variante selon laquelle les portions de matériau diélectrique 108 sont moins larges que les nanofils 104 peut être obtenue via la mise en oeuvre d'une légère sur-gravure, par exemple de type humique, des portions diélectriques 108, cette sur-gravure étant réalisée avant le dépôt et la gravure de du diélectrique de grille 110 et de la grille 112.25 REVENDICATIONS1. Dispositif semi-conducteur (100) comportant au moins : - deux nanofils de semi-conducteur (104) superposés l'un au- dessus de l'autre, espacés l'un de l'autre et destinés à former des régions de canal du dispositif semi-conducteur (100), - une structure diélectrique (106, 108) remplissant complètement un espace (124) s'étendant entre les deux nanofils de semi-conducteur (104) et qui est en contact avec les deux nanofils de semi-conducteur (104), - un diélectrique de grille (110) et une grille (112) recouvrant au moins un premier des deux nanofils de semi-conducteur (104), des flancs latéraux des deux nanofils de semi-conducteur (104) et des flancs latéraux de la structure diélectrique (106, 108), et dans lequel la structure diélectrique (106, 108) comporte au moins une portion de matériau diélectrique (108) de permittivité relative supérieure à 3,9. 2. Dispositif semi-conducteur (100) selon la revendication 1, dans lequel la portion de matériau diélectrique (108) comporte au moins un matériau diélectrique de permittivité relative supérieure ou égale à 20. 3. Dispositif semi-conducteur (100) selon l'une des revendications précédentes, dans lequel les nanofils de semi-conducteur (104) sont parallèles l'un par rapport à l'autre. 4. Dispositif semi-conducteur (100) selon la revendication 3, dans lequel chaque nanofil de semi-conducteur (104) comporte, dans un plan perpendiculaire à une direction selon laquelle les nanofils de semi-conducteur (104) s'étendent, une section de forme rectangulaire. 5. Dispositif semi-conducteur (100) selon l'une des revendications précédentes, dans lequel chaque nanofil de semi-conducteur (104) est entouré d'une couche d'interface diélectrique (106), la structure diélectrique (106, 108) comportant en outre des parties des couches d'interfaces diélectriques (106) disposées entre les nanofils de semi-conducteur (104) et en contact avec la portion de matériau diélectrique (108). 6. Dispositif semi-conducteur (100) selon l'une des revendications précédentes, comportant en outre, lorsque le dispositif semi- conducteur (100) comporte plus de deux nanofils de semi-conducteur (104) superposés les uns au-dessus des autres, plusieurs structures diélectriques (106, 108) telles que deux des nanofils de semi-conducteur (104) adjacents sont espacés l'un de l'autre par l'une des structures diélectriques (106, 108) s'étendant entre lesdits deux nanofils de semi-conducteur (104) adjacents et qui est en contact avec lesdits deux nanofils de semi-conducteur (104) adjacents, dans lequel le diélectrique de grille (110) et la grille (112) recouvrent en outre des flancs latéraux de chacun des nanofils de semi-conducteur (104) et des flancs latéraux de chacune des structures diélectriques (106, 108). 7. Dispositif semi-conducteur (100) selon l'une des revendications précédentes, comportant en outre des régions de source et de drain (126, 128) entre lesquelles s'étendent les nanofils de semi-conducteur (104), la structure diélectrique (106, 108) étant en contact avec les régions de source et de drain (126, 128) et/ou juxtaposée aux régions de source et de drain (126, 128). 8. Procédé de réalisation d'un dispositif semi-conducteur (100), comportant au moins les étapes de : - réalisation d'au moins deux nanofils de semi-conducteur (104) superposés l'un au-dessus de l'autre, espacés l'un de l'autre et destinés à former des régions de canal du dispositif semi-conducteur (100), - réalisation d'au moins une structure diélectrique (106, 108) remplissant complètement un espace (124) s'étendant entre les deux nanofils de semi-conducteur (104) et qui est en contact avec les deux nanofils de semiconducteur (104), - réalisation d'un diélectrique de grille (110) et d'une grille (112) recouvrant au moins un premier des deux nanofils de semi-conducteur (104), des flancs latéraux des deux nanofils de semi-conducteur (104) et des flancs latéraux de la structure diélectrique (106, 108), et dans lequel la structure diélectrique (106, 108) comporte au moins une portion de matériau diélectrique (108) de permittivité relative supérieure à 3,9. 9. Procédé de réalisation d'un dispositif semi-conducteur (100) selon la revendication 8, dans lequel la réalisation des deux nanofils de semi-conducteur (104) comporte au moins la mise en oeuvre des étapes de : - gravure d'un empilement d'au moins deux couches de semiconducteur (114) entre lesquelles est disposée au moins une couche sacrificielle (116), telle que des portions restantes des deux couches de semi-conducteur (114) correspondent aux nanofils de semi-conducteur (104), une portion restante (118) de la couche sacrificielle (116) étant disposée entre les nanofils de semi- conducteur (104), - suppression de la portion restante (118) de la couche sacrificielle (116) disposée entre les nanofils de semi-conducteur (104), formant l'espace (124) s'étendant entre les deux nanofils de semi-conducteur (104). 10. Procédé de réalisation d'un dispositif semi-conducteur (100) selon la revendication 9, dans lequel les deux couches de semi-conducteur (114) comportent du silicium, et la couche sacrificielle (116) comporte du SiGe. 11. Procédé de réalisation d'un dispositif semi-conducteur (100) selon l'une des revendications 8 à 10, dans lequel l'étape de réalisation de la structure diélectrique (106, 108) comporte au moins un dépôt de la portion de matériau diélectrique (108) entre les nanofils de semi-conducteur (104). 12. Procédé de réalisation d'un dispositif semi-conducteur (100) selon la revendication 11, dans lequel l'étape de réalisation de la structure diélectrique (106, 108) comportant en outre, entre l'étape de réalisation des deux nanofils de semi-conducteur (104) et l'étape de dépôt de la portion de matériau diélectrique (108), une étape de réalisation d'une couche d'interface diélectrique (106) autour de chaque nanofil de semi-conducteur (104), la portion de matériau diélectrique (108) étant déposée ensuite contre des parties des couches d'interfaces diélectriques (106) disposées entre les nanofils de semi-conducteur (104). 13. Procédé de réalisation d'un dispositif semi-conducteur (100) selon l'une des revendications 8 à 12, comportant en outre la réalisation de régions de source et de drain (126, 128) entre lesquelles s'étendent les nanofils de semi-conducteur (104), la structure diélectrique (106, 108) étant réalisée en contact avec les régions de source et de drain (126, 128) et/ou juxtaposée aux régions de source et de drain (126, 128).