FR 3022071 A1 20151211 FR 1455085 A 20140605 Procédé de réalisation de contacts de tailles différentes dans un circuit intégré et circuit intégré correspondant L'invention concerne les circuits intégrés, et plus particulièrement la réalisation de contacts électriquement conducteurs de tailles différentes. L'invention s' applique avantageusement mais non limitativement aux technologies BiCMOS qui incluent la réalisation conjointe de transistors MOS complémentaires et de transistors bipolaires. On rappelle ici que, selon une dénomination habituellement utilisée par l'homme du métier, un contact électriquement conducteur, ou plus simplement « contact », est une liaison électrique, généralement métallique, entre une zone active d'un circuit intégré, par exemple une région de source, de drain, d'émetteur, de collecteur d'un transistor, et le premier niveau de métallisation du circuit intégré, niveau de métallisation qui fait partie de la région d'interconnexion du circuit intégré, plus communément désigné sous le vocable anglosaxon de « BEOL » (« Back End Of Lines »). Les noeuds technologiques CMOS avancés, typiquement inférieurs à 90 nanomètres, plus particulièrement inférieurs ou égaux à 65 nm, par exemple 55 nanomètres, requièrent la formation de contacts rapprochés et de très petite taille. A titre d'exemple, dans une technologie 55nm, les contacts CMOS pourront être larges de 80nm (largeur au sommet de l'ouverture) et espacés entre eux de 100nm, et ceux-ci sont réalisés avec une ou plusieurs étapes imposées par les contraintes de photolithographie. Par ailleurs, il est avantageux d'utiliser des contacts de plus grandes dimensions, par exemple en forme de ruban long et large, pour les dispositifs analogiques, en particulier pour les transistors bipolaires. En effet, l'utilisation de tels contacts de grandes dimensions permet à la fois de réduire les résistances de contacts et d'augmenter la capacité d'électromigration. Il est ainsi par exemple avantageux de prévoir des contacts larges en forme de ruban (dits contacts rubans, ou « bar contacts » en anglais) sur la région d'émetteur d'un transistor bipolaire vertical, afin de réduire la résistance d'accès à la région d'émetteur, notamment en raison de la densité de courant élevée nécessaire. A titre d'exemple, toujours pour une technologie 55nm, ces contacts rubans ont avantageusement une largeur de 180nm en leur base (au contact avec la région d'émetteur) et une longueur pouvant aller de 400nm à plusieurs micromètres, voire une dizaine de micromètres. Or, les différentes chimies de gravure utilisées pour la réalisation des contacts des noeuds technologiques CMOS avancés ne sont pas compatibles avec la réalisation de contacts larges et longs, par exemple en forme de ruban. En effet, les procédés de gravure connus capables de graver correctement des contacts CMOS (c'est à dire petits et rapprochés) comportent une chimie de gravure généralement polymérisante, ce qui conduit à une réduction de la taille du contact, entre le haut de son ouverture et son fond. Par exemple, toujours pour une technologie 55nm, les ouvertures dans la résine de photolithographie auront un diamètre de 100nm, le sommet des contacts un diamètre de 80nm et leur fond un diamètre de 70nm. Or, il se trouve que l'effet polymérisant de la chimie de gravure est fortement accentué par la largeur et la longueur de l'ouverture, au point de provoquer un très fort effet rétrécissant. Ainsi, les inventeurs ont observé que des contacts rubans de 400nm de large en leur sommet n'étaient larges que de 80nm en leur base, cette largeur tombant même à 50nm pour des contacts rubans de 800nm de large. Selon un mode de mise en oeuvre, il est proposé de réaliser sur un même circuit intégré des contacts de tailles différentes sur des zones actives différentes du circuit intégré, en particulier dans une technologie BiCMOS, par exemple une technologie inférieure ou égale à 65 nanomètres telle que la technologie BiCMOS 55 nanomètres. Selon un aspect il est proposé un procédé de réalisation de contacts électriquement conducteurs de tailles différentes sur des zones actives d'un circuit intégré, par exemple de contacts du type CMOS sur des régions de source, de drain et de grille de transistors MOS ou bien sur des régions de collecteurs extrinsèques et de bases extrinsèques de transistors bipolaires verticaux, et des contacts plus importants en taille sur les régions d'émetteurs des transistors bipolaires. Le procédé selon cet aspect comprend un recouvrement des zones actives par un empilement isolant comportant une première couche isolante, par exemple une couche de nitrure de silicium, et une deuxième couche isolante, par exemple du dioxyde de silicium, cette deuxième couche isolante pouvant être celle communément désignée par l'homme du métier sous l'acronyme anglosaxon PMD (« PreMetalDielectric »). Le procédé selon cet aspect comprend également Un traitement de gravure à effet rétrécissant de la deuxième couche isolante, par exemple du type de celle utilisée pour la réalisation des contacts CMOS, de façon à former au moins un premier orifice borgne débouchant sur la première couche isolante au-dessus d'au moins une première zone active, un recouvrement de la deuxième couche isolante et un remplissage au moins partiel dudit au moins un premier orifice borgne par une couche d'un matériau planarisant, par exemple une couche carbonée déposée par étalement telle que celle communément désignée sous l'acronyme anglosaxon de « SoC » (« Spin on Carbon »), un traitement de gravure à effet non rétrécissant de la couche du matériau planarisant et de la deuxième couche isolante de façon à former au moins un deuxième orifice borgne débouchant sur la première couche isolante au-dessus d'au moins une deuxième zone active, par exemple une région d'émetteur d'un transistor bipolaire, et ayant une section transversale plus grande que celle dudit au moins un premier orifice borgne, un retrait du matériau planarisant résiduel de façon à déboucher ledit au moins un premier orifice borgne, une gravure de la première couche isolante à travers tous les orifices borgnes de façon à faire déboucher les orifices sur les zones actives correspondantes, et un remplissage des orifices débouchants par un métal de remplissage, par exemple du tungstène, de façon à former au moins un premier contact sur ladite au moins une première zone active et au moins un deuxième contact sur ladite au moins une deuxième zone active, ce deuxième contact ayant par conséquent une taille plus importante que celle du premier contact. Ainsi, selon cet aspect, on sépare d'une part les étapes de photolithographie et de gravure relatives aux contacts classiques CMOS, c'est-à-dire les petits contacts, et celles d'autre part relatives aux contacts plus grands, par exemple en forme de ruban. Par ailleurs, les opérations dédiées à la définition des formes (« patterning ») des contacts de grande taille sont introduites de façon à n'avoir aucun impact sur la définition des formes des petits contacts. Plus précisément, la forme des petits contacts est définie en premier et la forme des contacts de taille plus importante est définie ensuite. Puis, la gravure des orifices borgnes de tous les contacts (petits et grands) est une gravure commune de même que le remplissage des orifices ainsi gravés par un métal de remplissage, et le polissage mécanochimique ultérieur. Un tel procédé permet notamment d'obtenir au sein d'un même circuit intégré réalisé dans un noeud technologique inférieur à 90 nanomètres, en particulier inférieur ou égal à 65 nm, par exemple réalisé dans une technologie BiCMOS 55 nanomètres, des deuxièmes contacts métalliques (c'est-à-dire les contacts les plus grands) ayant une section transversale au moins deux fois plus grande que celle des premiers contacts (c' est-à-dire les contacts de petite taille, typiquement les contacts CMOS). En d'autres termes, selon un mode de mise en oeuvre, la section transversale dudit au moins un deuxième orifice borgne est au moins deux fois plus grande que la section transversale dudit au moins un premier orifice borgne. Ledit au moins un deuxième orifice borgne peut avoir une section transversale en forme de ruban. Selon un mode de mise en oeuvre, la formation dudit au moins un premier orifice borgne comprend en outre une formation d'un premier masque dur, par exemple une couche de carbone amorphe, sur ledit empilement, ce premier masque dur comportant au moins une première ouverture au-dessus de ladite au moins une première zone active, et une gravure de la deuxième couche isolante effectuée à travers ladite au moins une première ouverture, et un retrait du premier masque dur, et la formation dudit au moins un deuxième orifice borgne comprend en outre une formation d'un deuxième masque dur, par exemple un matériau de type SiOC, sur la couche du matériau planarisant, ce deuxième masque dur comportant au moins une deuxième ouverture au-dessus de ladite au moins une deuxième région active, une gravure du matériau planarisant à travers ladite au moins une deuxième ouverture, une gravure de la deuxième couche isolante à travers le matériau planarisant gravé, et un retrait du deuxième masque dur. Selon un mode de mise en oeuvre, la formation du premier masque dur comprend une formation d'une première couche de masque dur et une gravure à effet rétrécissant de ladite couche de masque dur de façon à former ladite au moins une première ouverture, et la formation du deuxième masque dur comprend une formation d'une deuxième couche de masque dur et une gravure à effet non rétrécissant de ladite deuxième couche de masque dur de façon à former ladite au moins une deuxième ouverture. Selon un mode de mise en oeuvre dans lequel le circuit intégré comporte des transistors MOS réalisés selon une technologie CMOS et des transistors bipolaires verticaux, les premiers contacts comprennent des contacts réalisés dans la technologie CMOS sur les zones actives des transistors MOS et sur les régions de bases extrinsèques et de collecteurs extrinsèques des transistors bipolaires, et les deuxièmes contacts comprennent des contacts réalisés sur les régions d'émetteurs extrinsèques des transistors bipolaires. Selon un autre aspect, il est proposé un circuit intégré, avantageusement réalisé dans un noeud technologique inférieur à 90 nanomètres, en particulier inférieur ou égal à 65 nm, comprenant au moins une première zone active, une deuxième zone active, au moins un premier contact métallique sur ladite au moins une première zone active et au moins un deuxième contact métallique sur ladite au moins une deuxième zone active ayant une section transversale au moins deux fois plus grande que celle dudit au moins un premier contact. Ledit au moins un deuxième contact peut avoir une section transversale en forme de ruban. D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de mise en oeuvre et de réalisation, nullement limitatifs, et des dessins annexés sur lesquels : - les figures 1 à 8 illustrent des modes de mise en oeuvre et de réalisation de l'invention. Sur la figure 1, la référence IC désigne un circuit intégré réalisé par exemple dans une technologie BiCMOS 55 nanomètres. Plus précisément, ce circuit intégré comprend ici un substrat semiconducteur 1 qui peut être éventuellement un caisson, comportant des régions isolantes 10, par exemple du type tranchée peu profonde (STI : « Shallow Trench Isolation ») délimitant des régions actives au sein du substrat 1, ces régions actives incluant différentes zones actives. Plus particulièrement, dans l'exemple illustré ici, les zones actives 33 et 34 sont des régions de source et de drain d'un transistor MOS 3 possédant également une zone active de grille 30 électriquement isolée du substrat 1 par un oxyde de grille 31 et flanquée de régions latérales isolantes ou espaceurs 32. La zone active 22 est ici une zone de collecteur extrinsèque d'un transistor bipolaire vertical 2 dont le collecteur intrinsèque est référencé 23. Ce transistor bipolaire 2 comporte également des zones actives 21 de base extrinsèque ainsi qu'une zone active d'émetteur extrinsèque 20. Il convient de noter ici qu'à des fins de simplifications des figures, le transistor bipolaire vertical n'a été représenté que schématiquement. Ainsi seules les zones du transistor bipolaire vertical, c'est-à-dire les zones extrinsèques d'émetteur, de base et de collecteur, sur lesquelles des contacts électriquement conducteurs vont être réalisés sont correctement représentées. La réalisation de contacts électriquement conducteurs sur les zones actives 30, 33, 34, 22, 21 et 20 va maintenant être décrite en référence aux figures 2 et suivantes. Les zones actives s'entendent ici comme étant des zones actives « siliciurées » c'est-à-dire recouvertes d'un silicium de métal. Comme illustré sur la figure 2, on procède tout d'abord à un recouvrement de la face supérieure du substrat, et par conséquent des zones actives 20,21, 22, 33, 30 et 34, par un empilement isolant comportant une première couche isolante 4 et une deuxième couche isolante 5. La première couche isolante 4 peut être par exemple une couche de nitrure de silicium tandis que la deuxième couche isolante 5, communément désignée par l'homme du métier sous le vocable anglosaxon PMD (« PreMetalDielectric ») peut comporter du dioxyde de silicium. On forme ensuite sur la deuxième couche isolante 5 une couche 6 destinée après gravure à former un premier masque dur. Cette couche 6 peut comporter du carbone amorphe, notamment sous la forme de produits disponibles commercialement connus sous l'acronyme anglosaxon APF (« Advanced Patterning Film »). On recouvre la couche 6 d'une couche de résine 7 photosensible et, comme illustré sur la figure 3, on procède à une étape de photolithographie classique de façon, après insolation et développement de la résine 7, à effectuer une gravure G1 de la couche 6, sélective par rapport à l'oxyde 5, de façon à former un masque dur ayant des premières ouvertures 61 situées au-dessus des zones actives 21, 22, 33, 30 et 34. Puis, on procède, à travers les premières ouvertures 61, à une gravure G10 de la deuxième couche isolante 5 de façon à former des premiers orifices borgnes 8 débouchant sur la première couche isolante 4. La gravure G1 a un effet rétrécissant. En effet, la chimie de gravure qui est utilisée est une chimie polymérisante, c'est-à-dire qu'elle crée des polymères qui vont réduire la taille des ouvertures 61, et donc des orifices borgnes 8 et par conséquent la taille des futurs contacts métalliques CMOS. A titre indicatif, on peut utiliser une chimie à base de monoxyde de carbone CO, d'argon Ar, et d'oxygène 02. Et, dans ce cas, c'est le monoxyde de carbone qui produit le principal effet polymérisant. La chimie de gravure utilisée dans la gravure G10, sélective par rapport au nitrure de silicium, est classique et connue en soi. Elle est par exemple du type C4F6/02 A titre d'exemple, comme illustré schématiquement sur la figure 4, la section transversale des orifices borgnes 8 peut être globalement circulaire et avoir typiquement un diamètre D égal à 70 nm pour le noeud technologique 55 nanomètres. Après avoir retiré la couche de masque dur 6 et la résine 7, on recouvre, comme illustré sur la figure 5, la deuxième couche isolante 5 par une couche d'un matériau planarisant 9 qui remplit également, au moins partiellement, les premiers orifices borgnes 8. A titre d'exemple, le matériau planarisant peut être une couche carbonée déposée par étalement, connue par l'homme du métier sous l'acronyme anglosaxon SoC (« Spin on Carbon »). Puis, on forme sur la couche 9 une couche 90 destinée à former ultérieurement un deuxième masque dur. Cette couche 9 comprend par exemple un matériau du type SiOC. Puis, on recouvre cette couche 90 par une couche de résine 7, qui peut être identique à la couche 7 utilisée lors des étapes décrites en référence à la figure 3. On procède ensuite de nouveau à une étape classique de photolithographie de façon, après insolation et développement de la résine 7, à former dans la couche 90 par une gravure G2 une deuxième ouverture 900 située au-dessus de la zone active 20, en l'espèce la région d'émetteurs du transistor bipolaire 2. La gravure G2 utilise par exemple une chimie de gravure du type CF4. Puis, on procède à travers l'ouverture 900 du deuxième masque dur 90, à une gravure G20 de la couche de matériau planarisant 9 et on procède à travers le matériau planarisant gravé à une gravure G21 de la deuxième couche isolante 5 de façon à former un deuxième orifice borgne 91 débouchant sur la première couche isolante 4. A titre indicatif, la chimie de gravure G20 utilisée pour graver la couche 9 peut être une chimie à base de monoxyde de carbone CO et d'oxygène 02 tandis que la chimie de gravure G21 utilisée pour graver la deuxième couche isolante 5 peut être, comme précédemment, une chimie utilisant du C4F6/02. La section transversale de ce deuxième orifice borgne 91 est au moins deux fois plus grande que la section transversale du premier orifice borgne 8. Dans l'exemple décrit ici, cette section transversale peut être en forme de ruban comme illustré schématiquement sur la figure 6 et présenter une longueur L1 qui peut être comprise entre 400 nm et 10 micromètres et une largeur L2 égale à 190 nm pour un noeud technologique 55 nanomètres. Cela étant une longueur L1 de plusieurs dizaines de micromètres est tout à fait envisageable pour la réalisation de contacts. Puis, comme illustré sur la figure 7, on retire le masque dur et le matériau planarisant 9, le retrait de ce matériau planarisant s'effectuant à l'aide d'une chimie de gravure 02. Ce retrait a pour effet de déboucher les premiers orifices borgnes 8. Puis, on procède à une gravure G3 de la première couche isolante 4 à travers tous les orifices borgnes 8 et 91 de façon à obtenir des orifices 82 et 92 débouchant sur les zones actives correspondantes. A titre indicatif, lorsque la première couche isolante 4 est du nitrure de silicium, on peut utiliser une chimie de gravure à base de CH2F2/N2. On procède ensuite, par dépôt d'une couche métallique, par exemple du tungstène, à un remplissage des orifices débouchants 82 et 92 (figure 8). On procède ensuite de façon classique à un polissage mécanochimique de façon à obtenir la structure illustrée sur cette figure 8. On voit donc que le circuit intégré IC, réalisé dans un noeud technologique inférieur à 90 nanomètres, en particulier inférieur ou égal à 65 nanomètres, et par exemple égal à 55 nanomètres, comprend des premières zones actives 21, 22, 30, 33 et 34 et au moins une deuxième zone active 20, des premiers contacts métalliques 83 sur les premières zones actives et un deuxième contact métallique 93 sur la deuxième zone active 20. Le deuxième contact 93 a une section transversale au moins deux fois plus grande que celle des premiers contacts 83. Bien que l'invention ait été décrite en référence notamment à un transistor bipolaire vertical, elle est indépendante de l'architecture de transistor bipolaire utilisée et peut être utilisée pour tout autre composant actif ou passif nécessitant un contact de grande taille. REVENDICATIONS1. Procédé de réalisation de contacts électriquement conducteurs de tailles différentes sur des zones actives d'un circuit intégré, comprenant un recouvrement des zones actives (20, 21, 22, 30, 33, 34) par un empilement isolant comportant une première couche isolante (4) et une deuxième couche isolante (5), un traitement de gravure à effet rétrécissant (G1, G10) de la deuxième couche isolante de façon à former au moins un premier orifice borgne (8) débouchant sur la première couche isolante (4) au-dessus d'au moins une première zone active (21, 22, 30, 33, 34), un recouvrement de la deuxième couche isolante (5) et un remplissage au moins partiel dudit au moins un premier orifice borgne (8) par une couche d'un matériau planarisant (9), un traitement de gravure à effet non rétrécissant (G2, G20, G21) de la couche du matériau planarisant (9) et de la deuxième couche isolante (5) de façon à former au moins un deuxième orifice borgne (91) débouchant sur la première couche isolante (4) au-dessus d'au moins une deuxième zone active (20) et ayant une section transversale plus grande que celle dudit au moins un premier orifice borgne (8), un retrait du matériau planarisant résiduel (9) de façon à déboucher ledit au moins un premier orifice borgne (8), une gravure de la première couche isolante (4) à travers tous les orifices borgnes de façon à faire déboucher lesdits orifices sur les zones actives correspondantes, et un remplissage des orifices débouchants (82, 92) par un métal de remplissage de façon à former au moins un premier contact (83) sur ladite au moins une première zone active et au moins un deuxième contact (93) sur ladite au moins une deuxième zone active. 2. Procédé selon la revendication 1, dans lequel la section transversale dudit au moins un deuxième orifice borgne (91) est au moins deux fois plus grande que la section transversale dudit au moins un premier orifice borgne (8). 3. Procédé selon l'une des revendications précédentes, dans lequel ledit au moins un deuxième orifice borgne (91) a une section transversale en forme de ruban. 4. Procédé selon l'une des revendications précédentes, dans lequel le matériau planarisant (9) est une couche carbonée déposé par étalement. 5. Procédé selon l'une des revendications précédentes, dans lequel la formation dudit au moins un premier orifice borgne (80) comprend en outre une formation d'un premier masque dur (6) sur ledit empilement comportant au moins une première ouverture (61) au-dessus de ladite au moins une première zone active, une gravure (G10) de la deuxième couche isolante effectuée à travers ladite au moins une première ouverture (61) et un retrait du premier masque dur (6), et la formation dudit au moins un deuxième orifice borgne (91) comprend en outre une formation d'un deuxième masque dur (90) sur la couche dudit matériau planarisant comportant au moins une deuxième ouverture (900) au-dessus de ladite au moins une deuxième région active, une gravure (G20) du matériau planarisant à travers ladite au moins une deuxième ouverture (900), une gravure (G21) de la deuxième couche isolante à travers le matériau planarisant gravé et un retrait du deuxième masque dur. 6. Procédé selon la revendication 5, dans lequel la formation du premier masque dur comprend une formation d'une première couche de masque dur (6) et une gravure à effet rétrécissant (G1) de ladite couche de masque dur de façon à former ladite au moins une première ouverture (61), et la formation du deuxième masque dur comprend une formation d'une deuxième couche de masque dur (90) et une gravure à effet non rétrécissant (G2) de ladite deuxième couche de masque dur de façon à former ladite au moins une deuxième ouverture (900). 7. Procédé selon la revendication 5 ou 6, dans lequel le deuxième masque dur (90) comprend un matériau de type SiOC. 8. Procédé selon l'une des revendications précédentes, dans lequel le circuit intégré comporte des transistors MOS (3) réalisés dans selon une technologie CMOS et des transistors bipolaires verticaux (2), et les premiers contacts comprennent des contacts réalisés selon la technologie CMOS sur les zones actives des transistors MOS et sur les régions de bases extrinsèques et decollecteurs extrinsèques des transistors bipolaires, et les deuxièmes contacts comprennent des contacts réalisés sur les régions d'émetteurs extrinsèques des transistors bipolaires. 9. Procédé selon l'une des revendications précédentes, dans lequel le circuit intégré (IC) est réalisé dans une technologie BiCMOS inférieure à 90 nm. 10. Circuit intégré, comprenant au moins une première zone active (21, 22, 30, 33, 34), une deuxième zone active (20), au moins un premier contact métallique (83) sur ladite au moins une première zone active, au moins un deuxième contact métallique (93) sur ladite au moins une deuxième zone active ayant une section transversale au moins deux fois plus grande que celle dudit au moins un premier contact. 11. Circuit intégré selon la revendication 10, dans lequel ledit au moins un deuxième contact (93) a une section transversale en forme de ruban. 12. Circuit intégré selon la revendication 10 ou 11, comprenant des transistors MOS (3) réalisés dans selon une technologie CMOS et des transistors bipolaires verticaux (2), et les premiers contacts comprennent des contacts réalisés selon la technologie CMOS sur les zones actives des transistors MOS et sur les régions de bases extrinsèques et de collecteurs extrinsèques des transistors bipolaires, et les deuxièmes contacts comprennent des contacts réalisés sur les régions d' émetteurs extrinsèques des transistors bipolaires. 13. Circuit intégré selon l'une des revendications 10 à 12, réalisé dans un noeud technologique inférieur à 90 nm, 14. Circuit intégré selon la revendication 13, réalisé dans une technologie BiCMOS 55 nm.