FR 3011680 A1 20150410 FR 1359631 A 20131004 Procédé de contrôle de la variation du temps de propagation d'un circuit logique CMOS, en particulier un inverseur, en fonction de la température et dispositif correspondant L'invention concerne la microélectronique, et plus particulièrement le contrôle de la variation du temps de propagation d'un circuit logique CMOS, par exemple un inverseur CMOS, en fonction de la température. L'invention s' applique avantageusement mais non limitativement au contrôle de la fréquence d'un oscillateur en fonction de la température. Le temps de propagation d'un circuit logique, par exemple une porte logique ou un inverseur CMOS, est la durée séparant l'occurrence d'une transition en entrée du circuit logique et l'occurrence de la transition correspondante en sortie du circuit logique. Ce temps de propagation varie généralement avec la température. Il en résulte des conséquences sur certains paramètres de certains composants utilisant comme circuit logiques CMOS, des inverseurs CMOS, comme par exemple des oscillateurs en anneau. Un oscillateur en anneau comprend un nombre impair d'inverseurs CMOS rebouclés. Et, la variation du temps de propagation des inverseurs CMOS en fonction de la température induit une variation de la fréquence de l'oscillateur en fonction de la température. Généralement, on utilise des sources de courant délivrant un courant proportionnel à la température absolue (connu par l'homme du métier sous l'acronyme anglo saxon « PTAT » : Proportional To Absolute Temperature) ou bien un courant inversement proportionnel à la température absolue (connu par l'homme du métier sous l'acronyme anglosaxon « CTAT » : Complementary To Absolute Temperature) pour alimenter de tels composants. Cependant, il n'est alors pas possible avec une seule source de courant d'obtenir une compensation en température. Une solution connue pour effectuer une compensation en température de certains paramètres comme par exemple la fréquence d'un oscillateur, consiste à utiliser une combinaison de plusieurs sources de courant, par exemple une source du type PTAT et une source du type CTAT, de façon à obtenir un courant d'alimentation très peu sensible aux variations de température. Cependant, de telles solutions conduisent à des dispositifs présentant un encombrement important et une consommation conséquente. Selon un mode de mise en oeuvre et de réalisation, il est proposé de contrôler en température le temps de propagation d'un circuit logique CMOS, par exemple un inverseur, et plus particulièrement la fréquence d'un oscillateur, en n'utilisant qu'une seule source de courant et ce avec un encombrement réduit et une consommation faible. Selon un aspect, il est proposé un procédé de contrôle du temps de propagation d'un circuit logique CMOS, par exemple un inverseur, en fonction de la température, comprenant une génération d'un premier courant proportionnel à la température absolue, une élaboration d'un deuxième courant représentatif de la variation en température des tensions de seuil des transistors de l'inverseur et limité à une fraction du premier courant, ladite fraction étant inférieure à un, et une alimentation de l'inverseur avec un courant d'alimentation égal au premier courant duquel on a soustrait le deuxième courant. Ainsi, l'utilisation d'une seule source de courant générant le premier courant et l'élaboration du deuxième courant représentatif de la variation en température des tensions de seuil des transistors et limité à ladite fraction du premier courant permet d'obtenir un courant d'alimentation du circuit logique dont l'évolution avec la température reste contenue dans une variation choisie compte tenu de l'application. De ce fait, la courbe représentant l'évolution du temps de propagation du circuit logique en fonction de la température présente deux extrema locaux au niveau desquels ladite courbe s'infléchit, permettant ainsi de contenir la variation de ce temps de propagation dans une plage de valeurs désirée et pouvant être très faible. Selon un mode de mise en oeuvre, le deuxième courant est sensiblement proportionnel à la somme des tensions de seuil d'un transistor NMOS de référence et d'un transistor PMOS de référence alimentés par le deuxième courant. De façon à obtenir une bonne représentativité de la variation en température des tensions de seuil des transistors du circuit logique, par exemple de l'inverseur, sur tout un lot de transistors, il est préférable que le rapport dimensionnel entre les transistors de référence, c'est-à- dire le rapport entre le quotient W/L du transistor PMOS de référence et le quotient W/L du transistor NMOS de référence soit sensiblement identique au rapport dimensionnel entre les transistors du circuit logique. (W et L désignent ici respectivement la largeur et la longueur du canal du transistor). Selon un autre aspect, il est proposé un procédé de contrôle de la fréquence d'un oscillateur en fonction de la température, l'oscillateur comportant plusieurs inverseurs CMOS, le procédé comprenant alors une alimentation de chaque inverseur avec le courant d'alimentation obtenu par le procédé de contrôle défini ci-avant dans lequel chacun desdits inverseurs de l'oscillateur forme un circuit logique CMOS. Selon un autre aspect, il est proposé un dispositif électronique comprenant au moins un circuit logique CMOS, par exemple un inverseur CMOS, des premiers moyens configurés pour générer un premier courant proportionnel à la température absolue, et des deuxièmes moyens configurés pour élaborer un deuxième courant représentatif de la variation en température des tensions de seuil des transistors PMOS et NMOS dudit au moins un circuit logique et limité à une fraction inférieure à un du premier courant, soustraire du premier courant le deuxième courant de façon à obtenir un courant d'alimentation, et délivrer ledit courant d'alimentation sur une première borne dudit au moins un circuit logique. Selon un mode de réalisation, ledit au moins un circuit logique CMOS possède une deuxième borne connectée à une borne d'alimentation du dispositif destinée à recevoir une tension d'alimentation, par exemple la masse, et les deuxièmes moyens comprennent une borne d'entrée pour recevoir le premier courant et une circuiterie connectée entre la borne d'entrée et ladite borne d'alimentation et comportant un transistor PMOS de référence monté en diode et connecté en série avec un transistor NMOS de référence monté en diode et avec un limiteur de courant configuré pour limiter le courant circulant dans ladite circuiterie à ladite fraction du premier courant, la borne d'entrée étant elle-même connectée à la première borne dudit au moins un circuit logique. Selon un mode de réalisation, le rapport dimensionnel entre les transistors de référence est sensiblement identique au rapport dimensionnel entre les transistors PMOS et NMOS dudit au moins un circuit logique CMOS. Les premiers moyens peuvent comprendre par exemple une source de courant du type proportionnel à la température absolue. Selon un mode de réalisation, la source de courant est configurée pour délivrer un courant de base proportionnel à la température absolue et les premiers moyens comprennent en outre un miroir de courant et un premier module de recopie de courant configuré pour délivrer le premier courant proportionnel au courant de base et le limiteur de courant comprend ledit miroir de courant et un transistor supplémentaire connecté en série avec les deux transistors de référence, ledit transistor supplémentaire formant avec l'un des transistors du miroir de courant un deuxième module de recopie de courant, ledit limiteur de courant étant configuré pour limiter le courant dans ladite circuiterie à ladite fraction du premier courant. A titre indicatif, le premier module de recopie de courant est configuré pour délivrer le premier courant avec un niveau égal à un premier multiple (par exemple N) de celui du courant de base, et le limiteur de courant est configuré pour limiter le courant circulant dans ledit circuit à un niveau égal à un deuxième multiple (par exemple Q) de celui du courant de base, le deuxième multiple étant inférieur au premier multiple et prenant en compte les tailles respectives des transistors du miroir de courant et la taille dudit transistor supplémentaire. De façon à être moins sensible aux variations de tensions d'alimentation, il est préférable que le premier module de recopie de courant comprenne deux blocs de recopie de courant cascodés. Selon un mode de réalisation, le dispositif comporte plusieurs inverseurs CMOS formant un oscillateur, et les deuxièmes moyens sont configurés pour délivrer ledit courant d'alimentation sur la première borne de chaque inverseur CMOS. Selon un autre aspect, il est proposé un circuit intégré comprenant un dispositif tel que défini ci-avant. D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de mise en oeuvre et de réalisation, nullement limitatifs, et des dessins annexés sur lesquels : -les figures 1 à 7 illustrent différents aspects de l'invention. Sur la figure 1, la référence DIS désigne un dispositif électronique réalisé de façon intégrée au sein d'un circuit intégré CI. Dans l'exemple décrit, le dispositif DIS comporte un oscillateur en anneau OSC possédant ici trois inverseurs rebouclés INV1-INV3. Le dispositif DIS possède une borne d'alimentation BP destinée à recevoir une tension d'alimentation Vdd et une borne d'alimentation BN destinée à être connectée à une autre tension d'alimentation, par exemple la masse GND. Chaque inverseur, par exemple l'inverseur INV2, comporte un transistor PMOS TRP et un transistor NMOS TRN connectés en série entre une première borne BL1 et une deuxième borne BL2 de l'inverseur. Ces bornes BL1 et BL2 sont connectées aux sources des transistors TRP et TRN. La deuxième borne BL2 est connectée à la borne d'alimentation BN (la masse). Le dispositif DIS comporte des premiers moyens pour générer un premier courant Il proportionnel à la température absolue. Plus précisément, dans l'exemple décrit ici, les premiers moyens comportent une source de courant SC du type PTAT générant un courant de base IO proportionnel à la température absolue. Les premiers moyens comportent également, dans cet exemple, un miroir de courant Ml, M2 recopiant le courant de base IO et un premier module de recopie de courant MRC délivrant, à partir du courant de base IO, le premier courant Il dont l'intensité est égale à N fois l'intensité du courant de base IO. A cet égard, les deux transistors PMOS M1 et M2 présentent dans cet exemple un rapport de taille de 1 à 1, tandis que les deux transistors PMOS M3 et M4 du premier module de recopie de courant MRC présentent dans cet exemple un rapport de taille de 1 à N. Le dispositif DIS comprend également des deuxièmes moyens comportant une borne d'entrée, ici le noeud D, et une circuiterie CRT connectée entre la borne d'entrée D et la borne d'alimentation BN (la masse). La borne d'entrée D est par ailleurs connectée à la première borne BL1 de chacun des inverseurs INV1-INV3. Cette circuiterie CRT comporte un transistor PMOS de référence MP monté en diode, connecté en série avec un transistor NMOS de référence MN, également monté en diode, et avec un limiteur de courant configuré pour limiter le courant 12 circulant dans la circuiterie CRT à une fraction du premier courant Il. Le limiteur de courant comprend ici un premier transistor MOS supplémentaire MC connecté en série avec les transistors MP et MN, ainsi que les deux transistors Ml, M2 du miroir de courant. La grille du transistor MC est connectée à celles des transistors M1 et M2. Le rapport des tailles de transistors MC et M2 est de 1 à Q Les transistors M1 et MC forment un deuxième module de recopie de courant. Bien entendu si le rapport de taille des transistors M1 et M2 était de b à 1, avec b positif, ce paramètre b interviendrait au même titre que Q dans la valeur de limitation du courant 12, les paramètres b, Q et N étant alors choisis de façon à ce que le courant limité corresponde toujours à une fraction Ql/N inférieure à un du courant Il. Ainsi, les deuxièmes moyens sont configurés pour élaborer le deuxième courant 12 qui est représentatif de la variation en température des tensions de seuil des transistors TRP et TRN des inverseurs, ce deuxième courant étant limité à une fraction Ql/N du premier courant H, cette fraction étant inférieure à un et égale ici à Q/N (avec Q La courbe CV2 illustre en trait plein l'évolution du courant 12 avant que celui-ci n'atteigne son niveau maximum égal à Q fois IO tandis que la partie en tiretés de la courbe CV2 illustre l'évolution du courant 12 qui ne serait pas limité. La courbe CV3 illustre l'évolution (au premier ordre c'est-à- dire sans tenir compte de la présence des transistors MP et MN) du courant égal à Q fois IO. On voit donc que tant que le courant 12 reste inférieur à Q fois IO, l'évolution du courant 12 suit la partie pleine de la courbe CV2 puis se raccorde à la partie pleine de la courbe CV3 en raison de la limitation de courant par le limiteur MC. La partie de raccordement CV4 est due à la différence de tension drain-source du transistor MC. Les transistors de référence et les transistors des inverseurs ont été avantageusement réalisés avec le même procédé technologique. Les tensions de seuil des transistors de référence MP et MN sont par conséquent quasiment identiques aux tensions de seuil des transistors TRP et TRN des inverseurs. Par ailleurs, de façon à être moins sensible aux variations éventuelles de procédé de fabrication sur un lot complet de produits, on choisira de préférence un même rapport dimensionnel pour les transistors de référence et pour les transistors des inverseurs. En d'autres termes, si W désigne la largeur du canal d'un transistor et L sa longueur, l'homme du métier sait qu'il existe un rapport K différent de 1 entre le quotient W/L relatif à un transistor PMOS et le même quotient W/L relatif à un transistor NMOS. Aussi, on choisira ce même rapport K pour les transistors MP et MN. Lorsque la température augmente, la tension de seuil d'un transistor MOS diminue. Ainsi, à titre d'exemple non limitatif, si la tension de seuil d'un transistor MOS, que l'on suppose identique pour un transistor PMOS et pour un transistor NMOS, est égale à 1 volt à -40°C, elle peut valoir 0,5 volt à 125°C. La tension au noeud D va diminuer moins rapidement avec la température que la somme des tensions de seuil des transistors de référence MP et MN. Ainsi, si l'on choisit à titre d'exemple une tension résiduelle égale à 0,8 volt, on obtient une tension au noeud D égale à 1,8 volts à -40°C tandis que la somme des tensions de seuil est égale à 2 volts. Aussi, à -40°C, le courant 12 est nul. Par contre, à 125°C, la tension au noeud D est égale à 1,3 volts tandis que la somme des tensions de seuil est égale à 1 volt. Dans ces conditions, il y a bien un courant 12 qui circule à 125°C. Par ailleurs, la taille des transistors MP et MN, c'est-à-dire leur quotient W/L, va permettre d'ajuster la quantité de courant 12 que l'on souhaite soustraire au courant Il pour obtenir le courant 13. Comme illustré sur la figure 3, la soustraction du courant 12 limité au courant II permet d'obtenir l'évolution du courant d'alimentation 13 telle que représentée par la courbe CV5. Et, il est remarquable de constater que cette évolution, légèrement proportionnelle à la température absolue, présente deux extrema locaux PNF1 et PNF2 aux niveaux desquels la courbe CV5 s'infléchit. Le premier extremum local PNF1 est dû à la soustraction du courant 12 non limité tandis que le deuxième extremum local PNF2 est dû à la soustraction du courant 12 limité. Il est donc possible, en ajustant les tailles des transistors MP et MN ainsi que le paramètre Q, de contenir l'évolution du courant 13 en fonction de la température dans une certaine plage de valeurs de courant. Et, comme on le voit sur la figure 4, l'évolution de la fréquence d'oscillation de l'oscillateur OSC suit une courbe CV6 présentant également deux extrema locaux PNF3 et PNF4 aux niveaux desquels la courbe CV6 s'infléchit. On voit donc que l'évolution de la fréquence en fonction de la température est contenue dans une certaine plage de fréquences autour de la fréquence nominale FO. Et, le choix de la taille des transistors de référence MP et MN ainsi que le choix du paramètre Q permet d'ajuster les valeurs des écarts de fréquence fi et f2. Ceci est illustré de façon schématique sur la figure 5. Sur cette figure, la courbe CV50 illustre une évolution sinusoïdale idéale. Les courbes CV51 à CV54 illustrent des évolutions de la fréquence en fonction de la température en fonction de l'ajustement de différents paramètres, à savoir la largeur des transistors MP et MN ainsi que le paramètre Q. Ainsi, si l'on retranche beaucoup de courant (largeur des transistors de référence importante) et qu'on limite peu (paramètre Q élevé), on se situe alors sur la courbe CV51 c'est-à-dire que l'on a une très faible variation de la fréquence à basse température mais une variation en creux importante à haute température. Si l'on retranche beaucoup de courant (largeur des transistors de référence importante) et qu'on limite beaucoup le courant (Q faible), on se situe sur la courbe CV52 c'est-à-dire que l'on a une faible évolution de la fréquence en fonction de la température, une évolution en creux moins importante au niveau des températures moyennes mais par contre une forte variation à température élevée. Si par contre on retranche peu de courant (largeur des transistors MP et MN plus faible), et qu'on limite peu le courant (Q élevé), l'évolution de la fréquence suit la courbe CV53 c'est-à-dire que l'on a une forte excursion à basse température et une faible excursion à haute température. Si l'on retranche peu de courant et qu'on limite beaucoup le courant (Q faible) on a alors une forte excursion à basse température et une forte excursion à haute température (courbe CV54). L'homme du métier saura donc ajuster les tailles des transistors de référence et la valeur du paramètre Q pour obtenir une évolution proche de la courbe CV50 de façon à limiter la variation de fréquence à une valeur de ± x%, x étant choisi en fonction de l'application. On peut ainsi, dans certains cas, obtenir une évolution sinusoïdale de la fréquence de l'oscillateur en fonction de la température variant de ± 1% à ± 2% autour de la fréquence nominale. Le choix de la taille des transistors ainsi que du paramètre Q s'effectue par exemple par simulation. Alors que dans le mode de réalisation de la figure 1, le premier module de recopie de courant MRC ne comporte qu'un seul bloc de recopie de courant M3, M4, il est possible, comme illustré sur la figure 6, de prévoir deux blocs de recopie de courant cascodés BLCR1, BLCR2 délivrant le courant Il. Ceci permet d'être moins sensible aux variations de la tension d'alimentation Vdd. Bien entendu le mode de réalisation de la figure 6 n'est qu'un exemple possible de montage cascode. Alors que les modes de réalisation qui viennent d'être décrits se rapportaient à un oscillateur OSC, il est possible de généraliser l'invention au contrôle du temps de propagation d'un inverseur CMOS en fonction de la température. En effet, les moyens qui viennent d'être décrits peuvent être utilisés pour contrôler l'évolution du temps de propagation d'un inverseur, ou de tout autre circuit logique CMOS comportant au moins un transistor PMOS et au moins un transistor NMOS, en fonction de la température, cette variation étant également sinusoïdale. Une porte logique NON ET et une porte logique NON OU sont des exemples non limitatifs de circuits logiques CMOS. A cet égard même avec des portes logiques CMOS comportant plusieurs transistors PMOS et plusieurs transistors NMOS, il est suffisant d'avoir dans la circuiterie CRT les deux transistors MP et MN montés en diode qui permettent d'obtenir une « image » de la variation en température des tensions de seuils des transistors PMOS et NMOS de la porte logique. Et même avec des portes logiques CMOS comportant plusieurs transistors PMOS et plusieurs transistors NMOS, la tension au noeud D va diminuer moins rapidement avec la température que la somme des tensions de seuil des transistors de référence MP et MN. Il est également possible, comme illustré sur la figure 7, d'appliquer par exemple le procédé à plusieurs inverseurs chaînés formant une ligne de retard, ce qui permet de contrôler l'évolution de la valeur des retards en fonction de la température. Bien que les modes de mise en oeuvre et de réalisation qui viennent d'être décrits visent notamment la génération du courant Il via un transistor PMOS, il est bien entendu possible d'envisager un mode de réalisation dual. Plus précisément, le courant Il peut alors être généré via un transistor NMOS et le courant 12 limité par un transistor PMOS. La borne BL1 est alors connectée à la tension d'alimentation Vdd tandis que la borne BN est connectée au noeud D c'est-à-dire au transistor NMOS fournissant le courant Il et à la circuiterie CRT. REVENDICATIONS1. Procédé de contrôle de la variation en fonction de la température du temps de propagation d'un circuit logique CMOS comportant au moins un transistor PMOS et au moins un transistor NMOS, le procédé comprenant une génération d'un premier courant (I1) proportionnel à la température absolue, une élaboration d'un deuxième courant (I2) représentatif de la variation en température des tensions de seuil des transistors PMOS et NMOS du circuit logique et limité à une fraction (Q/N) du premier courant (I1), cette fraction étant inférieure à un, et une alimentation du circuit logique CMOS avec un courant d'alimentation (I3) égal au premier courant (I1) duquel on a soustrait le deuxième courant (I2). 2. Procédé selon la revendication 1, dans lequel le deuxième courant est sensiblement proportionnel à la somme des tensions de seuils d'un transistor NMOS de référence (MN) et d'un transistor PMOS de référence (MP) alimentés par le deuxième courant. 3. Procédé selon la revendication 2, dans lequel le rapport dimensionnel entre les transistors de référence (MP, MN) est sensiblement identique au rapport dimensionnel entre les transistors PMOS et NMOS (TRP, TRN) du circuit logique. 4. Procédé selon l'une des revendications précédentes, dans lequel le circuit logique comprend un inverseur CMOS. 5. Procédé de contrôle de la fréquence d'un oscillateur en fonction de la température, l'oscillateur comportant plusieurs inverseurs CMOS (INV1-INV3), le procédé comprenant une alimentation de chaque inverseur avec le courant d'alimentation (I3) obtenu par le procédé selon l'une des revendications 1 à 3 dans lequel chacun desdits inverseurs de l'oscillateur forme un circuit logique CMOS. 6. Dispositif électronique, comprenant au moins un circuit logique CMOS, des premiers moyens (SC, MRC) configurés pourgénérer un premier courant (I1) proportionnel à la température absolue, et des deuxièmes moyens (CRT) configurés pour élaborer un deuxième courant (I2) représentatif de la variation en température des tensions de seuil des transistors PMOS et NMOS du circuit logique et limité à une fraction inférieure à un (Q/N) du premier courant (I1), soustraire du premier courant (I1) le deuxième courant (I2) de façon à obtenir un courant d'alimentation (I3), et délivrer ledit courant d'alimentation (I3) sur une première borne (BL1) dudit au moins un circuit logique CMOS (INV2). 7. Dispositif selon la revendication 6, dans lequel ledit au moins un circuit logique CMOS (INV2) possède une deuxième borne (BL2) connectée à une borne d'alimentation (BN) du dispositif destinée à recevoir une tension d'alimentation (GND) et les deuxièmes moyens comprennent une borne d'entrée (D) pour recevoir le premier courant (I1) et une circuiterie (CRT) connectée entre la borne d'entrée et ladite borne d'alimentation et comportant un transistor PMOS de référence monté en diode (MP) et connecté en série avec un transistor NMOS de référence monté en diode (MN) et avec un limiteur de courant (M1, MC) configuré pour limiter le courant circulant dans ladite circuiterie à ladite fraction du premier courant, la borne d'entrée (D) étant elle-même connectée à la première borne (BL1) dudit au moins un circuit logique CMOS. 8. Dispositif selon la revendication 7, dans lequel le rapport dimensionnel entre les transistors de référence (MP, MN) est sensiblement identique au rapport dimensionnel entre les transistors PMOS et NMOS (TRP, TRN) dudit au moins un circuit logique CMOS. 9. Dispositif selon l'une des revendications 6 à 8, dans lequel les premiers moyens comprennent une source de courant (SC) du type proportionnel à la température absolue. 10. Dispositif selon la revendication 9 prise en combinaison avec la revendication 7 ou 8, dans lequel la source de courant (SC) est configurée pour délivrer un courant de base (IO) proportionnel à la température absolue et les premiers moyens comprennent en outre un miroir de courant (M1, M2) et un premier module de recopie decourant (MRC) configuré pour délivrer le premier courant proportionnel au courant de base et le limiteur de courant comprend le miroir de courant (M1, M2) et un transistor supplémentaire (MC), connecté en série avec les deux transistors de référence (MP, MN), ledit transistor supplémentaire (MC) formant avec l'un des transistors (M1) du miroir de courant un deuxième module de recopie de courant, ledit limiteur de courant (MC, Ml, M2) étant configuré pour limiter le courant dans ledit circuit à ladite fraction (Q/N) du premier courant. 11. Dispositif selon la revendication 10, dans lequel le premier module de recopie de courant (MRC) est configuré pour délivrer le premier courant avec un niveau égal à un premier multiple (N) de celui du courant de base, et le limiteur de courant (M1, M2, MC) est configuré pour limiter le courant circulant dans ledit circuit à un niveau égal à un deuxième multiple (Q) de celui du courant de base, le deuxième multiple (Q) étant inférieur au premier multiple (N) et prenant en compte les tailles respectives des transistors (M1, M2) du miroir de courant et la taille du transistor supplémentaire (MC). 12. Dispositif selon la revendication 10 ou 11, dans lequel le premier module de recopie de courant (MRC) comprend deux blocs de recopie de courant cascodés (BLC1, BLC2). 13. Dispositif selon l'une des revendications 6 à 12, dans lequel ledit au moins un circuit logique comprend un inverseur (INV2). 14. Dispositif selon la revendication 13, comportant plusieurs inverseurs CMOS (INV1-INV3) formant un oscillateur et dans lequel les deuxièmes moyens sont configurés pour délivrer ledit courant d'alimentation (I3) sur la première borne (BL1) de chaque inverseur CMOS. 15. Dispositif selon les revendications 7 et 14, dans lequel ladite borne d'entrée (D) est connectée à la première borne (BL1) de chaque inverseur CMOS. 16. Circuit intégré comprenant un dispositif selon l'une des revendications 6 à 15.