FR 3023408 A1 20160108 FR 1456537 A 20140707 PROCÉDÉ DE FABRICATION D'UNE CELLULE MÉMOIRE A DOUBLE GRILLE DOMAINE TECHNIQUE La présente invention concerne le domaine des mémoires électroniques non volatiles, et plus particulièrement celui des mémoires Flash à double grille (grille flottante de mémorisation et grille de sélection) trouvant une application particulièrement intéressante dans le domaine de l'électronique embarquée. ETAT DE LA TECHNIQUE Une mémoire Flash est classiquement formée d'une pluralité de cellules mémoire pouvant être programmées électriquement de manière individuelle, un grand nombre de cellules, appelé bloc, secteur ou page, pouvant être effacées simultanément et électriquement. Une cellule de mémoire Flash comporte une structure de type transistor MOS (grille, source, drain et canal). Ce transistor est muni d'un site de stockage de charges électriques, appelé grille flottante, formé par exemple d'une couche de polysilicium disposée entre deux couches d'oxyde, et situé entre le matériau électriquement conducteur de grille et le canal du transistor. Une mémorisation est réalisée en appliquant sur le matériau conducteur de grille une tension supérieure à la tension de seuil, par exemple comprise entre 15 V et 20 V, qui permet de stocker l'information sous forme de charges électriques piégées dans la grille flottante. Cependant, ce type de cellule mémoire présente des inconvénients limitant la réduction de ses dimensions. En effet, une réduction de l'épaisseur de l'oxyde tunnel (oxyde disposé entre le canal et la couche de polysilicium) entraîne une augmentation du SILC (« Stress Induced Leakage Current »). L'utilisation prolongée de la mémoire (répétition de cycles écriture - effacement) génère des défauts dans l'oxyde tunnel qui vont assister la conduction électrique et dégrader la rétention des charges dans la grille flottante. Dans la pratique, il est donc difficile de réduire l'épaisseur de l'oxyde tunnel de cette mémoire à moins de 8 nm sans que le SILC ne devienne un phénomène critique pour la mémorisation. De plus, en réduisant les dimensions des cellules, le couplage parasite entre les grilles flottantes de deux cellules adjacentes d'une même mémoire devient important et peut donc dégrader la fiabilité de la mémoire. Pour ces raisons, des mémoires Flash de type MONOS (Métal Oxyde Nitrure Oxyde Silicium), également appelées mémoires NROM, ont été proposées pour remplacer les mémoires à grille flottante en polysilicium. Le document US5768192 décrit de telles mémoires dans lesquelles les charges électriques sont stockées dans des pièges formés dans une grille flottante composée de nitrure et disposée entre deux couches d'oxyde. Dans une couche de nitrure, les pièges sont isolés les uns des autres. Ainsi, un électron stocké dans un des pièges reste localisé physiquement dans ce piège, ce qui rend ces mémoires beaucoup plus « résistantes » aux défauts dans l'oxyde tunnel, et donc moins impactées par une augmentation du SILC. En effet, en présence d'un défaut dans l'oxyde tunnel, la couche de mémorisation, c'est-à-dire la couche de nitrure, perd uniquement les électrons situés dans l'entourage proche du défaut, les autres électrons piégés n'étant pas affectés par ce défaut. Ces mémoires disposent donc d'une meilleure fiabilité. Il est ainsi possible d'avoir un oxyde tunnel d'épaisseur inférieure à 8 nm, et donc de réduire les tensions de programmation nécessaires. De plus, du fait de la faible épaisseur du nitrure pour former la couche de mémorisation, le couplage entre deux cellules mémoire adjacentes est fortement réduit par rapport à des cellules à grille flottante en polysilicium. Enfin, la structure d'une mémoire de type NROM est adaptée pour réaliser des mémoires embarquées en raison de la simplicité du procédé d'intégration de cette mémoire. L'article de S. Kianian et al., « A novel 3 volts-only, small sector erase, high density flash E2PROM » (Technical Digest of VLSI Technology, 1994, p.71) décrit un autre type de mémoire, appelée mémoire « split-gate », qui comporte au sein d'une même cellule mémoire un transistor de mémorisation et un transistor de sélection (ou transistor de commande) formés sur une unique zone active. Une telle cellule mémoire à double grille est généralement programmée par injection de porteurs par la source (« source side injection » en anglais), mécanisme qui requiert justement la présence d'un transistor de sélection accolé au transistor de mémorisation, et qui permet d'augmenter la vitesse de programmation tout en réduisant la consommation par rapport à une mémoire de type NROM. Afin de bénéficier des avantages de chaque structure, le document US2004/207025 propose un autre type de mémoire à double grille combinant la structure d'une mémoire de type NROM avec une architecture « split-gate ». Une des difficultés pour réaliser ces mémoires concerne le contrôle de la position des grilles (grille du transistor de sélection et grille du transistor de mémorisation) l'une par rapport à l'autre. En effet, ces grilles sont classiquement réalisées par deux photolithographies successives, le désalignement de la seconde grille par rapport à la première grille fixant la longueur de la seconde grille. Un mauvais contrôle des positions relatives des deux grilles se traduit par un mauvais contrôle des caractéristiques électriques du second transistor, et donc potentiellement de mauvaises performances de la mémoire. Par conséquent, un contrôle très précis de la position des grilles est nécessaire lors de la réalisation de ce type de mémoire. Afin de s'affranchir de cette contrainte d'alignement, le document US7130223 propose de réaliser une mémoire à double grille combinant la structure d'une mémoire de type NROM avec une architecture « split-gate » et dans laquelle la grille du transistor de mémorisation est réalisée sous la forme d'un espaceur latéral de la grille du transistor de sélection, disposé contre un des deux flancs de la grille du transistor de sélection. Une telle structure permet de contrôler précisément la position et la dimension de la grille du transistor de mémorisation par rapport à la grille du transistor de sélection car, du fait que la grille du transistor de mémorisation soit réalisée sous la forme d'un espaceur latéral, celle-ci est auto-alignée par rapport à la grille du transistor de sélection. La figure 1 représente schématiquement une cellule mémoire 1 à double grille selon le document US7130223. La mémoire 1 comporte une zone active de canal 2 réalisée dans un matériau semi-conducteur et comportant un canal 3 disposé entre une région d'extension de drain 4 et une région d'extension de source 5. La mémoire 1 comporte en outre une grille 6 de transistor de sélection surmontant une première partie 3a du canal 3 et un espaceur latéral disposé contre un flanc de la grille 6 du transistor de sélection. Cet espaceur latéral forme la grille 7 du transistor de mémorisation surmontant une seconde partie 3b du canal 3. Il comporte notamment : - un empilement de trois couches diélectriques 8-9-10, respectivement en oxyde, nitrure et oxyde de silicium (dit empilement ONO), la couche de nitrure 9 servant à stocker les charges électriques ; - une zone conductrice 11 de grille du transistor mémoire en polysilicium présentant un bord latéral 12 sensiblement arrondi ; - des couches d'espaceurs fins localisées sur la partie arrondie de la zone conductrice 11, par exemple en oxyde à haute température (« High Thermal Oxide » en anglais) HTO (couche 13) et en nitrure (couche 14) de silicium. On retrouve ces couches d'espaceurs fins sur la partie opposée du transistor de sélection. L'espaceur latéral permet à la fois d'isoler la grille du transistor de sélection 6 de la région d'extension de source 5 mais aussi de former la grille 7 du transistor de mémorisation via l'empilement ONO. Les couches d'espaceurs fins situées de l'autre côté du transistor de sélection 6 (à gauche sur la figure 1) permettent d'isoler la grille du transistor de sélection 6 de la région d'extension de drain 4. Toutefois, avec une telle structure, il est difficile de réaliser ensuite une reprise de contact électrique sur la grille 7 du transistor de mémorisation, compte tenu des faibles dimensions de cette grille en forme d'espaceur latéral. Cette reprise de contact est par exemple illustrée par la zone de siliciuration 15 située en haut du flanc latéral arrondi 12. On constate que la zone permettant la siliciuration est relativement réduite. Cette difficulté est encore accentuée par le fait que le flanc extérieur des espaceurs obtenus par les procédés standards est plutôt de forme triangulaire ; il est en effet très difficile d'obtenir par gravure directe une forme arrondie permettant d'obtenir une surface de siliciuration suffisante. Une telle architecture est illustrée en figure 2. La mémoire 20 est identique à la mémoire 1 mais présente une zone conductrice 21 de forme triangulaire sur laquelle la zone de siliciuration 22 est encore plus limitée que dans le cas de la figure 1. La demande de brevet FR2988896 vise à augmenter la surface de la zone de siliciuration, en aménageant la forme de l'espaceur qui constitue la grille 7 de transistor de mémorisation. Outre une première face latérale et une face inférieure en contact avec l'empilement ONO, cet espaceur comporte une face supérieure sensiblement plane et parallèle au plan du substrat, de dimensions supérieures à la face inférieure, et une seconde face latérale (opposée à la première) oblique reliant les faces supérieure et inférieure. La face supérieure offre une surface importante et idéale pour la siliciuration, du fait de sa planéité. Cependant, une telle forme d'espaceur est obtenue grâce à des étapes de dépôt, de photolithographie et de gravure supplémentaires. Il en résulte un procédé de fabrication de cellule mémoire plus long et donc plus couteux. RESUME DE L'INVENTION Il existe donc un besoin de prévoir un procédé de fabrication de cellule mémoire double grille ayant une surface de reprise de contact satisfaisante, qui soit rapide à mettre en oeuvre et peu onéreux. On tend à satisfaire ce besoin en prévoyant les étapes suivantes : - former une première structure de grille de transistor sur un substrat semi- conducteur ; - déposer sur le substrat et la première structure de grille un empilement de couches, dont au moins une est configurée pour stocker des charges électriques ; - former, contre un flanc de la première structure de grille et sur une partie du substrat recouverts de l'empilement de couches, un espaceur latéral en un premier matériau conducteur cristallin, ledit espaceur latéral et l'empilement de couches appartenant à une seconde structure de grille de transistor accolée à la première structure de grille ; - nettoyer l'espaceur latéral en surface et former, par dépôt sélectif, une couche d'un second matériau conducteur cristallin sur la surface de l'espaceur latéral ; et - former un contact électrique sur une partie supérieure de la couche en second matériau conducteur cristallin. De préférence, le premier matériau conducteur cristallin est du silicium polycristallin dopé et le second matériau conducteur cristallin est un alliage de silicium-germanium polycristallin dopé, présentant une concentration atomique de germanium supérieure à 0 % et inférieure ou égale à 50 %. Alternativement, les premier et second matériaux conducteurs cristallins sont identiques et constitués de silicium polycristallin dopé. Dans un mode de mise en oeuvre préférentiel, le procédé de fabrication comprend en outre, après l'étape de dépôt sélectif, une gravure de l'empilement de couches en dehors de la seconde structure de grille. Avantageusement, la couche en second matériau conducteur cristallin présente, après gravure de l'empilement de couches, une épaisseur comprise entre 2 nm et 20 nm. Le procédé selon l'invention peut également présenter une ou plusieurs des caractéristiques ci-dessous, considérées individuellement ou selon toutes les combinaisons techniquement possibles : - après l'étape de dépôt sélectif et avant l'étape de formation du contact électrique, une étape de formation d'espaceurs isolants de part et d'autre des première et seconde structures de grille et d'au-dessus d'une portion de l'empilement de couches située entre les première et second structures de grille ; - l'étape de nettoyage comporte successivement une étape de rinçage dans un bain comprenant de l'eau dé-ionisée, de l'ozone et de l'acide chlorhydrique, une étape de désoxydation dans un bain comprenant de l'acide fluorhydrique et de l'acide chlorhydrique, et une étape de rinçage à l'eau dé-ionisée ; - l'empilement de couches comprend successivement une première couche en oxyde de silicium, une deuxième couche en nitrure de silicium et une troisième couche en oxyde de silicium ; - la couche en second matériau conducteur cristallin formée par le dépôt sélectif possède une épaisseur comprise entre 5 nm et 30 nm. BREVES DESCRIPTION DES FIGURES D'autres caractéristiques et avantages de l'invention ressortiront clairement de la description qui en est donnée ci-dessous, à titre indicatif et nullement limitatif, en référence aux figures annexées, parmi lesquelles : - la figure 1, précédemment décrite, représente schématiquement un premier exemple de mémoire à double grille selon l'art antérieur, combinant la structure d'une mémoire de type NROM avec une architecture « split-gate » ; - la figure 2, précédemment décrite, représente schématiquement un second exemple de mémoire à double grille selon l'art antérieur, combinant la structure d'une mémoire de type NROM avec une architecture « split-gate » ; - les figures 3A à 3M représentent des étapes d'un procédé de fabrication d'une cellule mémoire à double grille, selon un mode de mise en oeuvre préférentiel de l'invention. Pour plus de clarté, les éléments identiques ou similaires sont repérés par des signes de références identiques sur l'ensemble des figures. DESCRIPTION DETAILLEE D'AU MOINS UN MODE DE REALISATION Pour faciliter la prise de contact sur la grille du transistor de mémorisation d'une cellule mémoire à double grille, on propose d'appliquer une étape de dépôt sélectif sur cette grille en forme d'espaceur afin d'en augmenter le volume. Le dépôt sélectif consiste à déposer un matériau cristallin sur un autre matériau cristallin, appelé support de croissance. Le dépôt est dit sélectif car, par un jeu de dépôts/gravures, le matériau n'est finalement déposé que dans une certaine zone, définie en fonction de la nature du matériau en surface. En d'autres termes, cette étape a pour rôle d'épaissir la grille du transistor de mémorisation, préalablement gravée en forme d'espaceur, et ainsi offrir une surface plus importante pour la reprise de contact. Du fait de son caractère sélectif, l'étape de dépôt forme du matériau cristallin additionnel uniquement sur la grille du transistor de mémorisation. On évite ainsi des étapes de photolithographie et de gravure du matériau additionnel en dehors de la zone souhaitée, par exemple sur la grille du transistor de sélection et sur les régions de drain et de source des transistors. Un procédé de fabrication de cellule mémoire à double grille, incorporant cette étape de dépôt sélectif, a donc été mis en oeuvre. Il comprend notamment : - la formation d'une première structure de grille, dite grille du transistor de sélection, sur un substrat semi-conducteur ; - le dépôt d'un empilement de couches, de préférence de type ONO, dont au moins une couche remplit la fonction de mémoire en stockant des charges électriques (électrons) ; - la formation d'une seconde structure de grille, dite grille du transistor de mémorisation, en un premier matériau conducteur cristallin, la grille du transistor de mémorisation se présentant sous la forme d'un espaceur situé contre un flanc de la grille du transistor de sélection, de sorte que la grille du transistor de mémorisation soit séparée du substrat et de la grille du transistor de sélection par l'empilement ONO ; - le nettoyage en surface de l'espaceur, afin de retirer l'oxyde natif s'étant formé en surface et d'éventuelles impuretés ; et - la formation, par dépôt sélectif, d'une couche en un second matériau cristallin sur la surface nettoyée de l'espaceur. Ce procédé de fabrication de cellule mémoire à double grille va maintenant être décrit en détail ci-dessous, à l'aide des figures 3A à 3M qui représentent en vue de coupe des étapes du procédé selon un mode de mise en oeuvre préférentiel. A l'étape F1 de la figure 3A, la grille 6 du transistor de sélection est formée sur un 5 substrat à base de matériau semi-conducteur, tel que le silicium, et plus particulièrement sur une zone active 2 de la cellule mémoire délimitée par des tranchées électriquement isolantes STI (« Shallow Trench Isolation »). La grille 6 comprend une électrode de grille 6a et un oxyde de grille 6b disposé entre 10 l'électrode de grille et le substrat. L'oxyde de grille 6b, par exemple en dioxyde de silicium (SiO2), peut être obtenu par oxydation thermique de la surface du substrat (par exemple sur 2-3 nm d'épaisseur). L'électrode de grille 6a est formée en déposant sur l'oxyde de grille 6b une couche d'un matériau conducteur (par exemple de 100 nm d'épaisseur), tel que du silicium polycristallin (ou polysilicium) dopé. La 15 grille 6 est ensuite délimitée par photolithographie et gravure de la couche de polysilicium. Dans la zone gravée, la couche d'oxyde de silicium sert avantageusement de couche d'arrêt de la gravure, puis celle-ci est retirée, par exemple dans un bain d'acide fluorhydrique (HF). 20 La grille 6 du transistor de sélection peut, à ce stade, comprendre en outre une couche sacrificielle 6c (par exemple en oxyde SiO2 ou nitrure Si3N4 de silicium) au-dessus de l'électrode de grille 6a, soit à l'opposé de l'oxyde de grille 6b par rapport à l'électrode de grille 6a. Cette couche sacrificielle 6c sera ultérieurement gravée afin de créer une différence de niveau entre la grille 6 du transistor de sélection et la grille 25 du transistor de mémorisation. L'isolation électrique entre les deux grilles pourra être renforcée grâce à cette différence de niveau, par formation d'un espaceur isolant, comme cela est décrit ci-après en relation avec les figures 3J et 3K. On réalise ensuite le dépôt d'un empilement multicouche destiné au piégeage des 30 charges électriques dans le transistor de mémorisation de la cellule mémoire. Cet empilement multicouche est de préférence un empilement tri-couche de type ONO, c'est-à-dire oxyde-nitrure-oxyde. Il comprend successivement une première couche diélectrique 8 (par exemple en oxyde de silicium SiO2) en contact avec le substrat, une deuxième couche 9 apte à stocker des charges électriques (par exemple en nitrure de silicium Si3N4) et une troisième couche diélectrique 10 (par exemple en SiO2). Dans ce mode de mise en oeuvre préférentiel, l'empilement ONO est réalisé par un dépôt conforme de manière à recouvrir entièrement la grille 6 du transistor de sélection, la zone active 2 et les tranchées STI, comme illustré sur la figure 3A. La première couche d'oxyde 8, obtenue par exemple par un dépôt chimique en phase vapeur basse pression (LPCVD, « Low Pressure Chemical Vapor Deposition »), mesure entre 3 nm et 8 nm d'épaisseur. La seconde couche de nitrure 9 est, de préférence, également obtenue par LPCVD sur la première couche 8 et mesure entre 4 nm et 10 nm. Enfin, la troisième couche d'oxyde 10 peut aussi être obtenue par LPCVD et a une épaisseur comprise entre 4 nm et 15 nm. A l'étape F2 de la figure 3B, une couche 30 en un premier matériau conducteur cristallin est déposée sur l'empilement ONO. Ce matériau conducteur cristallin, de préférence du polysilicium dopé, est destiné à former l'électrode de grille du transistor de mémorisation. Le dépôt de la couche 30 est, de préférence, réalisé de manière conforme par LPCVD. Cela se traduit par une épaisseur sensiblement constante sur toute la surface du substrat, et plus particulièrement sur les parois de la grille 6 (les dimensions « h » et « I » sur la figure 3B sont sensiblement les mêmes). L'épaisseur de la couche 30 est, par exemple, comprise entre 20 nm et 150 nm. Elle dépend de la hauteur et de la longueur de la grille du transistor de sélection. La figure 3C représente une étape F3 de gravure de la couche 30, afin de former des espaceurs latéraux 31 en matériau conducteur cristallin, de part et d'autre de la grille 6 du transistor de sélection. De préférence, la gravure de la couche 30 est une gravure ionique réactive (RIE pour « Reactive-lon Etching » en anglais) qui s'effectue en 2 étapes : - une première étape permettant de graver la couche 30 de façon la plus anisotrope possible. Cette première étape vise à réduire la hauteur h des parties horizontales 30a de la couche 30 sans modifier substantiellement la largeur I de ses parties verticales 30b, disposées contre les flancs de la grille 6 (Fig.3B). Avantageusement, la hauteur h dans les parties horizontales 30a vaut, après cette première étape de gravure, entre 5 nm et 10 nm. Autrement dit, une couche en matériau conducteur 30 de 5 nm à 10 nm d'épaisseur subsiste au-dessus de la zone active 2 et de la grille 6, en dehors des flancs de la grille 6. - une deuxième étape permettant d'obtenir une sélectivité élevée par rapport à la couche supérieure 10 de l'empilement ONO. Cette deuxième étape de gravure permet de supprimer complètement la couche 30 en matériau conducteur, sauf contre les flancs de la grille 6 où l'on cherche plutôt à arrondir le profil extérieur des parties verticales 30b. Toutefois, comme indiqué précédemment, un tel profil arrondi est difficile à obtenir en pratique. Les espaceurs latéraux en matériau conducteur 31 qui résultent de ces étapes de gravure peuvent être de forme triangulaire, comme cela est représenté sur la figure 3C, et ce quelle que soit l'épaisseur de la couche 30 initialement déposée (Fig.3B). Les étapes F4 et F5, représentées respectivement aux figures 3D et 3E, permettent de sélectionner l'un des deux espaceurs en polysicilium 31 situés de part et d'autre de la grille 6, afin de former la grille du transistor de mémorisation. Ainsi, l'étape de photolithographie F4 consiste à protéger l'espaceur 31 sélectionné (celui à droite de la grille 6 dans l'exemple de la figure 3D) d'une résine photosensible 32 et l'étape de gravure F5 (Fig.3E), par exemple par RIE, permet de supprimer l'espaceur non- protégé par le motif en résine 32, du côté opposé (ici à gauche). Cette gravure F5 est, de préférence, réalisée avec arrêt sur l'empilement ONO. Ainsi, après enlèvement de la résine 32 (étape de « stripping »), seul un espaceur 31 est adossé contre un flanc de la grille 6. L'espaceur 31 en polysilicium de la figure 3E appartient, avec l'empilement ONO, à la grille 7 du transistor de mémorisation accolée à la grille 6 du transistor de sélection. Il forme plus particulièrement l'électrode de grille de ce transistor de mémorisation. L'empilement ONO sur lequel repose l'électrode de grille 31 assure l'isolation électrique entre cette électrode de grille 31 et la zone active semi-conductrice 2, à l'instar de l'oxyde de grille 6b vis-à-vis de l'électrode de grille 6a. Disposé également contre un bord latéral de la grille 6, l'empilement ONO isole aussi la grille 7 de la grille 6. Enfin, outre ces fonctions d'isolation électrique, l'empilement ONO assure la fonction mémoire de la cellule, en piégeant des charges électriques dans sa couche intermédiaire 9 de nitrure (Si3N4), après application d'un potentiel approprié sur l'électrode de grille 31 du transistor mémoire et sur la région d'extension de source (« Source Side Injection ») (ici à droite du transistor de mémorisation). La figure 3F représente schématiquement l'étape de dépôt sélectif qui est réalisée immédiatement après le nettoyage de la surface de l'espaceur 31 en polysicilium (étape F6). Ce nettoyage permet de supprimer une couche d'oxyde de silicium s'étant formée naturellement sur une face libre 31' de l'espaceur en polysilicium 31 et qui pourrait retarder l'étape de dépôt sur cette surface et diminuer la fonctionnalité électrique du matériau espaceur. Avantageusement, le nettoyage permet également d'enlever des contaminants de surface, telles que des particules métalliques et organiques. Il comporte, de préférence, les trois étapes suivantes : - une première étape de rinçage dans un bain contenant de l'eau dé-ionisée, de l'ozone et de l'acide chlorhydrique HCI en présence de méga-sons, afin de supprimer la contamination particulaire ; - une deuxième étape dans un bain contenant une solution diluée d'acide fluorhydrique HF (à une concentration de 0,2 % environ) et une solution diluée d'acide chlorhydrique HCI (à une concentration de 1 % environ), afin de supprimer l'oxyde natif en surface ; et - une troisième étape de rinçage à l'eau dé-ionisée dont le rôle est de laisser en surface de l'espaceur 31 (face libre 31') des liaisons de type Si-H propices au dépôt de matériau cristallin. Après avoir nettoyé en surface l'espaceur 31, on procède au dépôt d'une couche 33 en un second matériau cristallin et d'épaisseur comprise entre 5 nm et 30°nm, à partir du premier matériau cristallin de l'espaceur 31. Il peut notamment s'agir du même matériau, en l'occurrence de silicium polycristallin (ou polysilicium) dopé. L'épaisseur maximale déposée peut dépendre de la hauteur de la grille du transistor de sélection. Par exemple, si la hauteur du transistor est de l'ordre de 50 nm, 20 nm de second matériau cristallin seront suffisants (car il ne faut pas créer de court-circuit entre la grille du transistor de sélection et la grille du transistor de mémorisation). Si en revanche la hauteur du transistor de sélection est plus importante (par exemple 100 nm), l'épaisseur de dépôt du second matériau pourra être légèrement plus élevée (par exemple 30 nm), sans toutefois que la couche 33 ne déborde sur la grille du transistor de sélection. De façon alternative, le second matériau cristallin peut être différent de celui du support de croissance. En particulier, une couche 33 en un alliage de silicium- germanium Sii,Gex polycristallin, ayant une concentration atomique x en germanium supérieur à 0 mais inférieure ou égale à 50 %, peut être formée sur le polysilicium de l'espaceur 31. Un tel alliage de silicium-germanium est plus avantageux que du polysicilium, car il est plus résistant aux chimies de gravure de l'empilement ONO. En effet, la sélectivité de gravure des couches de l'empilement ONO par rapport au SiGe polycristallin est supérieure à celle relative au Si polycristallin, comme il sera repris en détail en relation avec la figure 3G (étape de gravure de l'ONO). Une concentration d'atomes de germanium inférieure ou égale à 50 % permet d'obtenir un dépôt de la couche 33 sans trop de dislocations. Le dépôt de la couche 33 en silicium ou silicium-germanium polycristallin est sélectif dans le sens où ce second matériau polycristallin ne sera présent que sur les parties mises à nu de l'espaceur 31, soit la face oblique 31' dans la configuration triangulaire des figures 3C à 3F. En particulier, il ne sera pas présent sur la grille 6 du transistor de sélection, ni sur la zone active 2, car celles-ci sont recouvertes de l'empilement ONO. Même si l'empilement ONO peut avoir été affecté en surface lors de la gravure du matériau 31 et lors du nettoyage, en formant par exemple des trous dans la couche supérieure 10, les autres couches 8 et 9 de l'empilement ONO sont intactes et empêchent tout dépôt de matériau polycristallin sur les surfaces recouvertes par l'empilement lors de l'étape F6. On notera cependant que, dans les conditions de nettoyage susmentionnées, la couche 10 de l'ONO n'est que très peu impactée : seulement 0,5 à 3 nm (sur les 3-8 nm initiaux) de la couche 10 est attaquée lors du nettoyage. L'équipement permettant d'effectuer le dépôt sélectif est un bâti d'épitaxie utilisant, par exemple, une chimie à base de dichlorosilane et du germane (GeH4) ou de silane (SiH4) et germane. A titre d'exemple, une couche 30 en polysilicium de 65 nm d'épaisseur (h = I = 65 nm) est déposée par LPCVD (étape F2), puis gravée de façon anisotrope par RIE (étape F3). Le nettoyage est accompli de telle sorte qu'environ 24 Â d'oxyde thermique natif soit enlevé. Cela correspond, avec le bain chimique susmentionné, à une étape de désoxydation durant approximativement 1 minute et 40 secondes. Après dépôt sélectif, une couche 33 de silicium-germanium polycristallin d'environ 30 nm recouvre la face 31' de l'espaceur 31. La zone active 2 (et notamment les futures régions d'extension de drain et de source des transistors), ainsi que la grille du transistor 6 de sélection, ne sont pas recouvertes de silicium-germanium (car protégées par une couche 10 de SiO2 d'une épaisseur supérieure à l'épaisseur de l'oxyde natif). Selon l'étape F7 illustrée en figure 3G, on réalise le retrait des deux premières couches 9 et 10 de l'empilement multicouche, aux endroits non recouverts par la grille 7 du transistor de mémorisation. Dans le cas d'un empilement ONO, ce retrait peut être réalisé par gravure anisotrope plasma (gravure sèche), telle qu'une gravure RIE, avec arrêt sur la couche 8 en SiO2. Par exemple, la couche 10 en SiO2 est gravée au moyen d'un plasma CF4 à base de fluor et la couche 9 en Si3N4 est gravée au moyen d'un plasma CH2F2, également à base de fluor. Le plasma CF4 grave le polysilicium un peu moins rapidement que l'oxyde de silicium SiO2, et dans une moindre mesure le silicium-germanium polycristallin. Les sélectivités de gravure s'expriment ainsi V(sio2)/V(poly-si) ~ 1-2 et V(sio2)/V(Poly-SiGe) >1-2 (car le SiGe se grave un peu moins vite que le silicium - les composés volatiles issus du SiGe étant plus durs à former que les composés volatiles issus du Si). V(sio2), V(Poly-si) et V(poly-siGe) sont respectivement les vitesses de gravure de l'oxyde SiO2, du polysilicium et du silicium-germanium polycristallin. Le plasma CH2F2 grave le polysilicium bien plus lentement que le nitrure de silicium Si3N4, et plus lentement encore le silicium-germanium polycristallin. Les sélectivités de gravure s'expriment ainsi : V(si3N4)/V(poiy_si) ~ 4 et V(si3N4)/V(poly-siGe) >4 (car comme précédemment les composés volatiles issus du SiGe sont plus durs à former que les composés volatiles issus du Si). V(Si3N4), V(Poly-Si) et V(poly-siGe) sont respectivement les vitesses de gravure de nitrure Si3N4, du polysilicium et du silicium-germanium polycristallin. Ainsi, lors du retrait des couches 9 et 10, une couche 33 en poly-SiGe est sensiblement moins gravée qu'une couche 33 en polySi. L'étape F8 de la figure 3H est une étape de dopage de manière à former ce qu'on appelle communément les zones LDD (« Low Doped Drain), c'est-à-dire des « poches » ayant une concentration en dopants plutôt faible, par exemple entre 1020 et 1021 atomes/cm3, et qui s'étendent dans la zone active 2 à partir des électrodes de grille 6a et 31. Le dopage F8 est avantageusement réalisé par implantation ionique, les grilles 6 et 7 des transistors faisant office de masque d'implantation. Selon l'étape F9 illustrée à la figure 31, on réalise le retrait de la couche restante 8 (par exemple en SiO2) dans les zones exposées de l'empilement ONO. Ce retrait est, par exemple, réalisé par gravure humide isotrope avec une solution diluée d'acide fluorhydrique HF (concentration 1 %), de manière à obtenir une bonne sélectivité de gravure du SiO2 par rapport au substrat (ici en silicium). A ce stade du procédé, l'empilement ONO est réduit à une première portion verticale (i.e. perpendiculaire au plan du substrat) située entre les électrodes de grille 6a et 31 et à une deuxième portion horizontale disposée entre l'électrode de grille 31 et la zone active semi-conductrice 2. Ces deux portions assurent l'isolation électrique de l'électrode de grille 31 en forme d'espaceur, comme indiqué précédemment. La couche intermédiaire 9 (par exemple en Si3N4) est le lieu de stockage des charges électriques, lors de la programmation de la cellule mémoire. On peut également retirer à cette étape F9 la couche dite sacrificielle 6c en SiO2, située en haut de la grille 6 du transistor de sélection. On adapte alors le temps de gravure humide en fonction de l'épaisseur de SiO2 restante (car cette épaisseur a diminué au fil du procédé de fabrication, par exemple lorsqu'on a libéré la grille du transistor de sélection). Cette couche sacrificielle n'est pas indispensable, mais elle constitue une « sécurité » supplémentaire pour isoler les deux grilles (celle du transistor de sélection et celle du transistor de mémorisation). On notera que, dans le mode de mise en oeuvre préférentiel des figures 3H et 31, l'implantation LDD (étape F8) est réalisée à travers une partie de la couche 8 qui protège la surface de la zone active semi-conductrice 2 à doper. Toutefois, dans une variante de mise en oeuvre, l'implantation LDD peut être réalisée après le retrait de la couche 8 (étape F9). On peut d'ailleurs ré-oxyder une partie de la surface, réaliser l'implantation et enfin désoxyder. Connaissant la nature et l'épaisseur des couches 8, 9, 10 initialement déposées, ainsi que les sélectivités de gravure de ces couches vis-à-vis de la couche déposée 33 (qui dépendent des chimies utilisées), on est en mesure de calculer l'épaisseur de la couche 33 gravée lors du retrait de l'empilement ONO. Par conséquent, il est possible de prévoir l'épaisseur finale de la couche 33 (i.e. après retrait de l'empilement). Cette épaisseur finale doit être suffisante pour « épaissir » l'électrode de grille 31 et permettre la formation d'un contact électrique, par exemple par siliciuration. Elle est, de préférence, comprise entre 2 nm et 20 nm. L'épaisseur finale maximale est, en règle générale, inférieure à l'épaisseur de l'empilement ONO, pour éviter de créer un court-circuit entre la grille du transistor de sélection et la grille du transistor de mémorisation. Ainsi, grâce à ce procédé de fabrication, on peut maîtriser la longueur LMG de la grille 7 comprenant l'électrode de grille 31 en forme d'espaceur et sa couche superficielle 33. A titre d'exemple, dans le cas d'un empilement ONO comprenant une couche 10 en SiO2 de 8 nm d'épaisseur, une couche 9 en Si3N4 de 6 nm d'épaisseur et une couche 8 en SiO2 de 7 nm d'épaisseur, l'alliage SiGe de la couche 33 est gravé successivement d'environ 4-8 nm lors du retrait de la couche 10, environ 2 nm lors du retrait de la couche 9 et environ 3-4 nm lors du retrait de la couche 8, soit au total lo entre 9 et 14 nm environ sur les 30 nm initiaux de la couche 33. On notera que cette gravure n'est pas uniforme sur toute la surface de la couche 33, car la couche 33 n'est pas orientée perpendiculairement au bombardement ionique du plasma. De plus, elle dépend des procédés plasma utilisés (puissance, 15 chimies...). La consommation du SiGe qui figure ci-dessus n'est donc donnée qu'à titre indicatif. Les figures 3J et 3K illustrent les étapes F10 et F11 de la formation des différents espaceurs isolants de la cellule mémoire, à savoir : 20 - un premier espaceur latéral isolant 34a s'étendant sur le flanc non occupé de la grille 6 du transistor de sélection (à gauche dans l'exemple de la figure 3K) ; - un deuxième espaceur latéral isolant 34b s'étendant sur le flanc non occupé de la grille 7 du transistor de mémorisation, et plus particulièrement sur la face latérale 33' non recouverte de la couche 33 ; et 25 - un troisième espaceur latéral isolant 34c situé au-dessus de la portion verticale de l'empilement ONO, entre les grilles 6 et 7. Les espaceurs 34a à 34c sont formés de matériau(x) diélectrique(s). Ils comprennent, de préférence, un empilement bicouche oxyde/nitrure, par exemple 30 une couche d'oxyde de silicium SiO2 haute température, dite HTO (« High Thermal Oxide » en anglais) et une couche de nitrure de silicium Si3N4. Pour ce faire, on commence par déposer à l'étape F10 (Fig.3J) une première couche 35 d'oxyde SiO2 HTO sur toute la surface du substrat, par exemple par dépôt chimique en phase vapeur à basse pression LPCVD. Typiquement, une épaisseur de 10 nm est déposée. En tout état de cause, cette épaisseur doit être suffisante pour combler les vides résultant de la gravure isotrope de la couche d'oxyde 10 intervenue précédemment (étape F9). Cette couche 35 permet une bonne accroche de la couche de Si3N4 déposée par la suite, et remplit également le rôle de couche d'arrêt à la gravure du Si3N4. La deuxième couche 36 en Si3N4 est ensuite déposée sur la première couche 35 en SiO2 HTO. Ce dépôt peut être réalisé par la même technique que ci-dessus, c'est-à- dire par LPCVD. L'épaisseur de la couche 36 est typiquement comprise entre 20 nm et 40 nm. Cette couche 36, bien plus épaisse que la couche 35, va permettre de former les « espaceurs nitrure » dont le rôle est « d'espacer » les futures régions d'extension de source et de drain (car celles-ci pourraient se rejoindre lors du recuit qui suit le dopage du drain et de la source). Les espaceurs 34a à 34c sont finalisés par gravure, par exemple de type RIE, à l'étape F11 (Fig.3K). On grave ainsi de manière anisotrope les couches 36 et 35 de matériau isolant. La gravure doit être suffisante pour dégager la face supérieure 33a de la couche 33, la face supérieure de l'électrode de grille 6a, et les régions 37a et 37b de la zone active 2 disposées de part et d'autres des espaceurs isolants 34a et 34b. Les régions 37a et 37b serviront respectivement de zones de reprise de contact pour le drain et pour la source des transistors tandis que les faces supérieures des couches 6a et 33 serviront respectivement de zones de reprise de contact pour la grille 6 du transistor de sélection et pour la grille 7 du transistor de mémorisation. Après la formation des espaceurs isolants 34a à 34c, on réalise, en F12 (Fig.3L), le dopage des régions d'extension de source 38a et de drain 38b avec une plus forte concentration en dopants que le dopage LDD précédemment (cf. Fig.8). Ce dopage est, de préférence réalisé par implantation ionique dans l'alignement des espaceurs isolants 34a et 34b. Il se rajoute donc à l'implantation à plus faible dose LDD qui a été préalablement réalisée dans l'alignement des grilles 6 et 7. Afin d'activer électriquement les atomes dopants et de guérir les défauts dus à l'implantation, un recuit d'implantation (appelé également recuit d'activation) est ensuite réalisé. Selon que le transistor à double grille que l'on souhaite réaliser est de type PMOS ou NMOS, les dopants introduits dans la zone active 2 du substrat lors des étapes F8 et F12 sont des atomes accepteurs d'électrons (type p) ou donneurs d'électrons (type n). Enfin, selon l'étape F13 illustrée en figure 3M, une zone de contact électrique 39 est formée sur la face supérieure (33a) de la couche en SiGe 33. Cette zone de contact électrique est de préférence formée par siliciuration, qui correspond à la métallisation de la face supérieure par réaction chimique entre le silicium-germanium et un métal (par exemple du nickel) déposée sur cette surface. Cela permet de former une zone 39 de faible résistivité, prête à recevoir un via d'interconnexion métallique lors des étapes de « back-end » ultérieures. Avantageusement, l'étape de siliciuration F13 est également menée en face supérieure de l'électrode de grille 6a en polysilicium et dans les régions 37a et 37b de la zone active 2 en silicium monocristallin, afin de minimiser la résistance de contact dans ces régions (drain 38a, source 38b et grille 6 du transistor de sélection). La siliciuration correspond dans ce cas à la réaction chimique entre le silicium (mono- ou polycristallin) et un métal (par exemple du nickel). Le procédé de fabrication décrit ci-dessus présente l'avantage de ne comporter que des étapes technologiques classiques en microélectronique. Il est donc facile à mettre en oeuvre. En outre, il permet un contrôle fin de la longueur du canal du transistor de mémorisation - qui correspond sensiblement à la longueur LMG de la grille 7, en jouant sur l'épaisseur du second matériau cristallin déposé. Grâce à ce contrôle de la longueur du canal, les performances électriques de la cellule mémoire sont davantage maitrisées. Des cellules mémoires ayant une longueur de grille LMG aussi faible que 20 nm ont par exemple été obtenues avec ce procédé de fabrication. De nombreuses variantes et modifications du procédé de fabrication de cellule mémoire double grille décrit ici apparaitront à l'homme du métier. En particulier, d'autres techniques peuvent être envisagées pour graver la grille de transistor mémoire en forme d'espaceur. On peut notamment procéder par usinage ionique, qui est une technique de gravure très anisotrope et qui conservera davantage la forme et le volume du matériau de l'espaceur, par rapport à la technique RIE. L'usinage ionique génère par contre des reliquats (i.e. des re-dépôts) importants sur les épaisseurs gravées. Cependant, ces reliquats peuvent être éliminés par une gravure plasma classique, utilisant avantageusement le caractère sélectif d'une telle gravure (afin de ne pas entamer l'empilement ONO) et améliorant l'état de surface précédemment obtenu par l'usinage ionique. Bien que l'empilement ONO ait été plus spécifiquement décrit, le procédé de fabrication s'applique à tout type de mémoire « split-gate » comprenant une couche de piégeage discrète. Les électrons peuvent notamment être stockés dans une couche en nanocristaux de silicium ou de métal, plutôt que dans une couche de nitrure. De même, les modes de réalisation décrits ci-dessus concernaient des couches diélectriques de grille de type SiO2, mais il est entendu que d'autres types de diélectriques peuvent être utilisés, par exemple des diélectriques de type « high-k » tels que l'alumine A1203 en contact avec l'électrode de grille du transistor de sélection. On entend par matériau « high-k » ou matériau à forte constante diélectrique un matériau ayant une constante diélectrique k strictement supérieure à 3,9 (constante diélectrique du dioxyde de silicium). Dans le cas d'une utilisation d'un matériau diélectrique « high-k », il est également possible de remplacer le polysilicium dopé de l'électrode de grille du transistor de sélection par un autre matériau conducteur, et notamment par un métal, afin de diminuer le travail de sortie de l'électrode de grille. Enfin, plutôt que du polysilicium, on peut envisager du silicium-germanium polycristallin pour l'électrode de grille du transistor de sélection (6a) et/ou l'électrode de grille (31) du transistor de mémorisation. REVENDICATIONS1. Procédé de fabrication d'une cellule mémoire à double grille comprenant les étapes suivantes : - former (F1) une première structure de grille de transistor (6) sur un substrat semi-conducteur ; - déposer (F1) sur le substrat et la première structure de grille un empilement de couches (8, 9, 10), dont au moins une (9) est configurée pour stocker des charges électriques ; - former (F2, F3, F4, F5), contre un flanc de la première structure de grille (6) et sur une partie du substrat recouverts de l'empilement de couches, un espaceur latéral (31) en un premier matériau conducteur cristallin, ledit espaceur latéral et l'empilement de couches (8, 9, 10) appartenant à une seconde structure de grille de transistor (7) accolée à la première structure de grille (6) ; - nettoyer (F6) l'espaceur latéral (31) en surface et former, par dépôt sélectif, une couche d'un second matériau conducteur cristallin (33) sur la surface de l'espaceur latéral (31) ; et - former (F13) un contact électrique (39) sur une partie supérieure (33a) de la couche en second matériau conducteur cristallin (33). 2. Procédé selon la revendication 1, dans lequel le premier matériau conducteur cristallin (31) est du silicium polycristallin dopé et le second matériau conducteur cristallin (33) est un alliage de silicium-germanium polycristallin dopé, présentant une concentration atomique de germanium supérieure à 0 % et inférieure ou égale à 50 %. 3. Procédé selon la revendication 1, dans lequel les premier et second matériaux conducteurs cristallins (31, 33) sont identiques et constitués de silicium polycristallin 30 dopé. 4. Procédé selon l'une des revendications 1 à 3, comprenant en outre, après l'étape de dépôt sélectif (F6), une gravure (F7, F9) de l'empilement de couches (8, 9, 10) endehors de la seconde structure de grille (7). 5. Procédé selon la revendication 4, dans lequel la couche en second matériau conducteur cristallin (33) présente, après gravure (F7, F9) de l'empilement de couches (8, 9, 10), une épaisseur comprise entre 2 nm et 20 nm. 6. Procédé selon l'une quelconque des revendications 1 à 5, comprenant, après l'étape (F6) de dépôt sélectif et avant l'étape (F13) de formation du contact électrique (39), une étape (F10, F11) de formation d'espaceurs isolants (34a, 34b, 34c) de part et d'autre des première et seconde structures de grille (6, 7) et d'au-dessus d'une portion de l'empilement de couches (8, 9, 10) située entre les première et second structures de grille (6, 7). 7. Procédé selon l'une quelconque des revendications 1 à 6, dans lequel l'étape de nettoyage (F6) comporte successivement une étape de rinçage dans un bain comprenant de l'eau dé-ionisée, de l'ozone et de l'acide chlorhydrique, une étape de désoxydation dans un bain comprenant de l'acide fluorhydrique et de l'acide chlorhydrique, et une étape de rinçage à l'eau dé-ionisée. 8. Procédé selon l'une quelconque des revendications 1 à 7, dans lequel l'empilement de couches comprend successivement une première couche en oxyde de silicium (8), une deuxième couche en nitrure de silicium (9) et une troisième couche en oxyde de silicium (10). 9. Procédé selon la revendication 8, dans lequel la première couche (8) mesure entre 3 nm et 8 nm d'épaisseur, la deuxième couche (9) mesure entre 4 nm et 10 nm d'épaisseur et la troisième couche (10) mesure entre 4 nm et 15 nm d'épaisseur. 10. Procédé selon l'une quelconque des revendications 1 à 9, dans lequel la couche en second matériau conducteur cristallin (33) formée par le dépôt sélectif possède une épaisseur comprise entre 5 nm et 30 nm.