FR 3005787 A1 20141121 FR 1358322 A 20130830 B12782 - 13-GR1-0399FR02 1 MONTAGE CASCODE DE TRANSISTORS POUR L'AMPLIFICATION DE SIGNAUX HAUTES FRÉQUENCES Domaine La présente demande concerne un montage cascode de transistors, plus particulièrement adapté à constituer un étage de sortie haute fréquence. Exposé de l'art antérieur Dans la conception d'un circuit amplificateur de puissance, l'utilisation d'un transistor MOS à drain étendu permet de limiter les effets néfastes des porteurs chauds sur l'oxyde de grille du transistor. Cependant lorsque le signal à amplifier est un signal haute fréquence, le transistor MOS à drain étendu présente de fortes instabilités dues à l'effet Miller. En particulier sa bande passante est limitée. On a donc proposé d'insérer un tel transistor dans un montage cascode. La figure 1 représente schématiquement un montage cascode constitué d'un premier transistor MOS à drain étendu 1 comprenant une grille 2, une source 3 et un drain 4 et d'un second transistor MOS 5 comprenant une grille 6, une source 7 et un drain 8. La source 3 du transistor 1 est reliée au drain 8 du transistor 5. Le drain 4 du transistor 1 est connecté à une source de tension continue d'alimentation VCC, par exemple par B12782 - 13-GR1-0399FR02 2 l'intermédiaire d'une inductance 10. La source 7 du transistor 5 est connectée à une masse GND. Une tension continue VDC est appliquée à la grille 2 du transistor 1. Le signal haute fréquence à amplifier IN est appliqué 5 sur la grille 6 du transistor 5 et le signal amplifié OUT est disponible sur le drain 4 du transistor 1. Le montage cascode permet de garantir les performances du transistor à drain étendu 1. En particulier sa bande passante n'est plus dégradée par l'effet Miller. Cela permet d'obtenir 10 une grande bande passante pour l'amplification d'un signal forte tension (amplitude crête à crête allant jusqu'à 2,5 V pour le signal IN et jusqu'à 15 V pour le signal OUT) et haute fréquence (fréquences comprises entre environ 100 MHz et au moins 10 GHz). La figure 2 est une vue en coupe d'un exemple de 15 réalisation d'un ensemble d'un transistor MOS à drain étendu 1 et d'un transistor MOS 5 connectés pour former un montage cascode. Cet ensemble est réalisé sur un substrat de silicium massif 20, d'un premier type de conductivité, ici le type P. A droite de la figure, le transistor 1 comprend une 20 grille conductrice 21 séparée du substrat 20 par une couche d'isolant de grille 22. De part et d'autre de la grille 21 sont formées une région de source 24 et une région de drain étendu 25. La région de source 24 est fortement dopée de type N (Nt). La région de drain 25 comprend une région 27 dopée de type N 25 s'étendant sous une partie de l'isolant de grille 22 et une région 26 fortement dopée de type N (Nt) s'étendant au-delà de la région 27, sous la surface du substrat 20. A gauche de la figure, le transistor 5 comprend une grille conductrice 30 séparée du substrat 20 par une couche 30 d'isolant de grille 31. De part et d'autre de la grille conductrice 30, sont formées une région de source 33 et une région de drain 34 fortement dopées de type N (Nt). Une métallisation 39 associée à des vias 40 connecte la source 24 du transistor 1 au drain 34 du transistor 5. B12782 - 13-GR1-0399FR02 3 Un inconvénient de la structure décrite jusqu'ici est qu'il existe un transistor bipolaire parasite formé par la région de drain étendu 25 du transistor 1, le substrat 20 et la région de source 33 du transistor 5. Pour éviter la création de ce transistor parasite, on prévoit que le transistor 5 est formé dans un caisson 36 dopé de type P délimité par une couche enterrée 37 et des murs 38 fortement dopés de type N (Nt). La réalisation du caisson 36 entraîne une augmentation de la surface du dispositif. En pratique, le transistor MOS 5 comprend un grand nombre de transistors MOS connectés en parallèle. De même, le transistor MOS 1 à drain étendu comprend un grand nombre de transistors MOS à drain étendu connectés en parallèle. Chaque ensemble d'un transistor MOS en série avec un transistor MOS à drain étendu forme une cellule. Le nombre de métallisations 39 et de vias 40 augmente proportionnellement au nombre de cellules utilisées avec comme conséquence d'augmenter les capacités parasites de la structure décrite jusqu'ici. Résumé Ainsi, un mode de réalisation prévoit un circuit cascode comportant un premier transistor MOS à drain étendu en série avec un second transistor MOS, dans lequel la source du premier transistor et le drain du second transistor sont constitués d'une même région semiconductrice. Selon un mode de réalisation, le circuit cascode est réalisé sur une couche de silicium sur isolant. Selon un mode de réalisation, chacun des deux transistors est formé de nombreux transistors en parallèle. Selon un mode de réalisation, la source et la région 30 de canal de chacun des transistors sont connectées par une métallisation. Selon un mode de réalisation, la région de canal de chacun des deux transistors est prolongée par une région respective de même type de conductivité qui s'étend dans sa région de 35 source. B12782 - 13-GR1-0399FR02 4 Un mode de réalisation prévoit un procédé de fabrica- tion d'un circuit cascode sur une couche de silicium dopée de type P sur isolant comprenant les étapes suivantes : a) former dans la couche de silicium une première 5 région dopée de type N ; b) former une première grille au-dessus d'une partie de ladite couche et une seconde grille chevauchant des parties adjacentes de ladite couche et de la première région ; c) réaliser une étape d'implantation d'un dopant de 10 type N pour former dans la couche de silicium : - une deuxième région fortement dopée de type N s'étendant entre la première grille et la seconde grille, - une troisième région fortement dopée de type N s'étendant d'un côté de la première grille, opposé au côté où 15 s'étend la deuxième région, - une quatrième région fortement dopée de type N s'étendant au-delà de la première région du côté où la première région n'est pas chevauchée par la seconde grille ; d) former un masque recouvrant le dispositif en 20 laissant à des intervalles réguliers : - des ouvertures chevauchant une partie de la première grille et une partie adjacente de la troisième région, - des ouvertures chevauchant une partie de la seconde grille et une partie adjacente de la deuxième région ; et 25 e) former des cinquièmes régions fortement dopées de type P par implantation dans les régions exposées de la couche de silicium. Brève description des dessins Ces caractéristiques et avantages, ainsi que d'autres, 30 seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 est une vue schématique d'un montage cascode de deux transistors MOS ; B12782 - 13-GR1-0399FR02 la figure 2 est une vue en coupe d'un montage cascode sur un substrat massif en silicium; la figure 3 est une vue en coupe d'un montage cascode sur du silicium sur isolant; 5 la figure 4 est un schéma équivalent du circuit de la figure 3 ; la figure SA est une vue en coupe et en perspective d'un mode de réalisation d'un montage cascode; la figure 5B est une vue en coupe de la figure aA 10 selon un plan de coupe BB ; la figure 5C est une vue en coupe de la figure aA selon un plan de coupe CC ; et les figures 6A. à 6D illustrent des étapes successives d'un mode de fabrication de la structure de la figure aA. 15 Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références dans les différentes figures et, de plus, comme cela est habituel dans la représentation des circuits intégrés, les diverses figures ne sont pas tracées à l'échelle. 20 Description détaillée On pourrait, comme l'illustre la figure 3, envisager de réaliser le montage cascode décrit précédemment sur une couche mince 42 de silicium (SOI) reposant sur une couche isolante 43, l'ensemble reposant sur un substrat en silicium 44. 25 Le transistor MOS 1 à drain étendu comporte une grille 21 séparée de la couche 42 par un isolant de grille 22. Dans la couche 42, de part et d'autre de la grille 21, sont formées des régions de source 24 fortement dopée de type N (Nt) et de drain étendu 25. Le drain étendu 25 est formé de deux régions 30 s'étendant sous la surface de la couche 42 : une région 26 fortement dopée de type N (Nt) et une région 27 dopée de type N, la région 27 se prolongeant sous une partie de l'isolant de grille 22. Une région 48 dopée de type P est présente sous l'isolant de grille 22 et s'étend de la région de source 24 à la 35 région 27. Le transistor 5 comporte une grille 30 séparée de la B12782 - 13-GR1-0399FR02 6 couche 42 par un isolant 31. Dans la couche 42, de part et d'autre de la grille 31, sont formées des régions de source 33 et de drain 34 fortement dopées de type N (Nt). Une région 49 dopée de type P s'étend sous l'isolant de grille 31 entre la région de source 33 et la région de drain 34. Une tranchée 46 remplie d'un matériau isolant sépare la source 24 du transistor 1 et le drain 34 du transistor 5. La tranchée 46 traverse la couche 42. Les régions 24 et 34 sont reliées par une métallisation 39 et des vias 40. La formation d'un transistor bipolaire parasite entre les régions de source 33 et de drain étendu 25 n'est plus possible du fait de la présence de la couche isolante 43. La figure 4 représente sous forme de schéma de circuit le montage cascode illustré en figure 3. Dans ce schéma, de mêmes éléments qu'en figure 1 sont désignés par de mêmes références. La connexion 39-40 entre la source 24 du transistor 1 et le drain 34 du transistor 5 illustrée en figure 3 correspond en figure 4 à une résistance 60 entre la source 3 du transistor 1 et le drain 8 du transistor 5. Il apparaît diverses capacités parasites : une capacité 61 entre la grille 2 et la source 3 du transistor 1 ; une capacité 62 entre la source 3 et le drain 4 du transistor 1 ; une capacité 63 entre la grille 6 et le drain 8 du transistor 5 ; et une capacité parasite 64 entre le drain 8 et la source 7 du transistor 5. Si on considère que la résistance 60 a une valeur de l'ordre de 100 mS2 et qu'elle est traversée en fonctionnement par un courant de 1 A, la chute de tension aux bornes de la résistance 60 sera de 100 mV. La présence de la résistance 60 dégrade le gain du circuit cascode. Les capacités parasites 61, 62, 63 et 64 diminuent la fréquence maximale admissible par le circuit. Il serait souhaitable de supprimer la résistance 60 et les capacités parasites 61, 62, 63 et 64, ou du moins de diminuer leurs valeurs. B12782 - 13-GR1-0399FR02 7 Les figures 5A-5B et 5C, qui vont être décrites ensemble représentent respectivement une vue en coupe et en perspective d'un mode de réalisation d'un montage cascode, une vue en coupe de la figure 5A selon un plan de coupe BB et une vue en coupe de la figure 5A selon un plan de coupe CC. La structure des figures 5A-5B et 5C comporte, par rapport à la structure de la figure 3, les différences suivantes : les régions de drain 34 et de source 24 de la figure 3 sont confondues en une région unique 70 fortement dopée de type 10 N (Nt) ; dans le transistor 5, des régions 72 fortement dopées de type P (P+) sont disposées à intervalles réguliers (L) dans la région 33 ; chacune des régions 72 est en contact avec la région de canal 49 du transistor 5 ; les régions 72 servent de 15 prise de contact de canal pour connecter la région de source 33 du transistor 5 à son canal 49 ; et dans le transistor 1, des régions 74 fortement dopées de type P (P+) sont disposées à intervalles réguliers (L) dans la région 70 ; chacune des régions 74 est en contact avec la 20 région de canal 48 du transistor 1 ; les régions 74 servent de prise de contact de canal pour connecter la région de source 70 du transistor 1 à son canal 48. Le transistor MOS 5 et le transistor MOS 1 à drain étendu ayant une région 70 commune, les vias 39 et les métalli- 25 sations 40 représentées en figure 3 sont supprimées. Cela permet de fortement réduire la valeur de la résistance 60 et les valeurs des capacités parasites 61, 62, 63 et 64 représentées en figure 4. Le gain et la bande passante du montage cascode s'en trouvent améliorés. 30 L'ensemble des régions 21, 22, 48, 25, 74 et 70 forme pour chaque intervalle (L) du dispositif un transistor d'un ensemble de transistors MOS à drain étendu connectés en parallèle. De la même façon, l'ensemble des régions 30, 31, 33, 70, 49 et 72 forme pour chaque intervalle (L) du dispositif un B12782 - 13-GR1-0399FR02 8 transistor d'un ensemble de transistors MOS connectés en parallèle. Les figures 6A à 6C sont des vues en coupe et la figure 6D est une vue en coupe et en perspective. Les figures 6A 5 à 6D illustrent des étapes successives d'un mode de fabrication du dispositif des figures 5A. à 5C. A l'étape illustrée en figure 6A, un masque 80 a été formé sur une partie de la surface d'une couche mince 42 de silicium sur isolant (SOI) dopée de type P. Une région 27 dopée 10 de type N est formée par implantation dans la région exposée de la couche 42. A gauche de la région 27 subsiste une région 81 dopée de type P. A l'étape illustrée en figure 6B, le masque 80 a été retiré. Une grille 21 séparée de la couche 42 par un isolant 22 15 et une grille 30 séparée de la couche 42 par un isolant 31 ont été formées par des procédés classiques de dépôts successifs et de gravure. La grille 21 chevauche des parties adjacentes de la région 81 et de la région 27. La grille 30 est formée au-dessus d'une partie de la région 81. 20 A l'étape illustrée en figure 6C, un masque 84 recouvre des parties voisines de la grille 21 et de la région 27. Des régions de drain et de source 33, 70 et 26 fortement dopées de type N (Nt) ont été formées par implantation. La région 70 s'étend dans la couche 42 entre la grille 30 et la 25 grille 21. La région 33 s'étend dans la couche 42 à gauche de la grille 30. La région 26 s'étend dans la couche 42 à droite de la région 27. Une région 49 dopée de type P subsiste sous l'isolant 31 et une région 48 dopée de type P subsiste sous une partie de l'isolant 22. 30 La figure 6D est une vue en coupe et en perspective du montage cascode lors de l'étape de réalisation des régions 72 et 74 illustrées en figure 5C. Un masque 86 recouvre le dispositif et comprend des ouvertures 87 et 88 disposées à intervalles réguliers (L). Chacune des ouvertures 87 chevauche des parties 35 adjacentes de la région 33 et de la grille 30. Chacune des B12782 - 13-GR1-0399FR02 9 ouvertures 88 chevauche des parties adjacentes de la région 70 et de la grille 21. Des régions 72 et 74 fortement dopées de type P (P+) ont été formées par une étape d'implantation dans les régions exposées de la couche 42. Les régions 72 sont formées au-dessous des ouvertures 87 et sont en contact avec les régions 49 de formation de canal du transistor MOS 5. De la même façon, les régions 74 sont formées au-dessous des ouvertures 88 et sont en contact avec les régions 48 de formation de canal du transistor MOS à drain étendu 1. Le masque est retiré pour obtenir le dispositif illustré aux figures 5A-5B et 5C. Un mode de réalisation particulier a été décrit. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, bien que le montage cascode décrit précédemment soit réalisé sur une couche mince 42 de silicium sur isolant, cette couche 42 peut-être remplacée par une couche en un autre matériau semiconducteur, par exemple une couche mince de SiGe. Les épaisseurs et les niveaux de dopage des différents 20 matériaux seront choisis par l'homme de l'art en fonction des filières technologiques utilisées et des caractéristiques souhaitées pour le montage cascode. Le nombre de transistors MOS en parallèle et de transistors MOS à drain étendu en parallèle sera choisi par 25 l'homme de l'art en fonction des tailles du transistor MOS 5 et du transistor MOS 1 à drain étendu propre à fournir les caractéristiques souhaitées pour le montage cascode. REVENDICATIONS1. Circuit cascode comportant un premier transistor MOS (1) à drain étendu en série avec un second transistor MOS (5), dans lequel la source du premier transistor (1) et le drain du second transistor (2) sont constitués d'une même région semi- conductrice (70). 2. Circuit cascode selon la revendication 1, réalisé sur une couche de silicium (42) sur isolant. 3. Circuit cascode selon la revendication 1 ou 2, dans lequel chacun des deux transistors (1 ; 5) est formé de nombreux 10 transistors en parallèle. 4. Circuit cascode selon l'une quelconque des revendications 1 à 3, dans lequel la source (70 ; 33) et la région de canal (48 ; 49) de chacun des transistors (1 ; 5) sont connectées par une métallisation. 15 5. Circuit cascode selon la revendication 4, dans lequel la région de canal (48 ; 49) de chacun des deux transistors (1 ; 5) est prolongée par une région (74 ; 72) respective de même type de conductivité qui s'étend dans sa région de source (70 ; 33). 20 6. Procédé de fabrication d'un circuit cascode sur une couche de silicium (42) dopée de type P sur isolant comprenant les étapes suivantes : a) former dans la couche de silicium (42) une première région (27) dopée de type N ; 25 b) former une première grille (30) au-dessus d'une partie de ladite couche (42) et une seconde grille (21) chevauchant des parties adjacentes de ladite couche (42) et de la première région (27) ; c) réaliser une étape d'implantation d'un dopant de 30 type N pour former dans la couche de silicium (42) : - une deuxième région (70) fortement dopée de type N s'étendant entre la première grille (30) et la seconde grille (21),B12782 - 13-GR1-0399FR02 11 une troisième région (33) fortement dopée de type N s'étendant d'un côté de la première grille (30), opposé au côté où s'étend la deuxième région (70), une quatrième région (26) fortement dopée de type N 5 s'étendant au-delà de la première région (27) du côté où la première région (27) n'est pas chevauchée par la seconde grille (21) ; d) former un masque (86) recouvrant le laissant à des intervalles réguliers (L) : 10 - des ouvertures (87) chevauchant une première grille (30) et une partie adjacente de région (33), - des ouvertures (88) chevauchant une dispositif en partie de la la troisième partie de la seconde grille (21) et une partie adjacente de la deuxième 15 région (70) ; et e) former des cinquièmes régions (72 ; 74) fortement dopées de type P par implantation dans les régions exposées de la couche (42) de silicium.