FR 3000842 A1 20140711 FR 1350133 A 20130108 TRANSISTOR BIPOLAIRE VERTICAL La présente invention concerne un transistor bipolaire vertical et un procédé de fabrication de celui-5 ci. L'invention concerne également une cellule mémoire comprenant un tel transistor. La mémoire résistive (couramment abrégée RRAM ou ReRAM) est un type de mémoire non volatile dans laquelle les données sont représentées par la valeur de résistance 10 d'éléments de stockage résistifs, chacun comprenant un matériau résistif entre deux électrodes métalliques. Lorsqu'une tension est appliquée entre les électrodes, des chemins de conduction apparaissent dans le matériau résistif, causant une variation de sa valeur de 15 résistance entre au moins deux états. Un élément de sélection, tel qu'une diode ou un transistor, est habituellement associé à chaque élément de stockage afin d'assurer un accès sélectif à celui-ci. La figure 1 illustre une mémoire non volatile MEM 20 comprenant un plan MA de cellules mémoire résistives MC, M lignes de mots WL, (WL0 à WL1,4_1), N lignes de bits BLn (BL0 à BLN-1), un décodeur de ligne RDEC, et un décodeur de colonne CDEC. Le plan MA comprend MxN cellules mémoire MC agencées en lignes et en colonnes. Chaque cellule 25 mémoire MC est couplée au décodeur de ligne RDEC par une ligne de mots WL, et au décodeur de colonne CDEC par une ligne de bits EL. Chaque cellule mémoire MC comprend un élément de stockage de données SE et un transistor T. Le transistor T comprend une borne de commande B couplée à 30 une ligne de mots WL,, une première borne de conduction E reliée à la terre, et une seconde borne de conduction C couplée à une première électrode de l'élément de stockage SE correspondant. L'élément de stockage a une seconde électrode couplée à une ligne de bits BLn. 35 La figure 2 est une vue en coupe de la cellule mémoire ,M2. Le transistor T est formé dans un substrat semi-conducteur 1 d'un premier type de conductivité (N, P). Le substrat comprend un caisson dopé 2 d'un second type de conductivité (P, N), une région dopée 3 du premier type de conductivité formée dans le caisson, et des isolations par tranchée peu profonde 4 de chaque côté du caisson 2. Pour un transistor T du type de transistor à jonction bipolaire NPN, le substrat 1 et la région 3 sont dopés N et forment des bornes de conduction (E, C), et le caisson 2 est dopé P et forme la borne de commande (B) du transistor. Le substrat 1 est connecté à la masse et le caisson 2 forme en outre une ligne de mots WLm pour toutes les cellules mémoire formées dans le caisson. L'élément de stockage SE est formé au-dessus de la surface supérieure du substrat et comprend une électrode 15 inférieure 5-1, une électrode supérieure 5-2, et un matériau résistif 6 entre les électrodes. L'électrode inférieure 5-1 est couplée au moyen d'une plaque support inférieure 7-1 et d'un contact inférieur 8-1 à la région dopée 3, et l'électrode supérieure 5-2 est couplée au 20 moyen d'une plaque supérieure 7-2 et d'un contact supérieur 8-2 à une ligne conductrice 9, formant une ligne de bits BL,. Chacun des éléments 5-1, 5-2i 6, 7-1, 7-2, 8-1, 8-2, 9 est formé en une ou plusieurs couches diélectriques, non représentées par 5011Ci de clarté. 25 La figure 3 est une vue de dessus de quatre cellules mémoire conventionnelles formées aux intersections d'une ligne de mots WL, et de quatre lignes de bits adjacentes, BL' à BL,3. Par souci de clarté, seuls les transistors T sont illustrés pour chaque cellule mémoire. Un contact de 30 ligne de mots 2' est prévu pour coupler le caisson 2 au décodeur de ligne RDEC (non représenté). Généralement, il est possible de ne former qu'un petit nombre de cellules mémoire à l'intérieur d'un seul caisson, sinon la résistance série du caisson est trop 35 élevée. Afin de réduire la résistance, la surface supérieure du substrat peut être siliciurée. Cependant, un tel processus de siliciuration court-circuite le caisson 2 et les régions dopées 3, de types de conductivité opposés, à moins que des éléments d'espacement 10 ne soient préalablement formés au-dessus des jonctions du caisson 2 et des régions 3. Toutefois, la prévision de tels éléments d'espacement augmente la taille de chaque cellule mémoire, déterminée par la largeur dl et la séparation d2 des éléments d'espacement 10 dans une direction, et la largeur d3 et la séparation d4 des caissons 2 dans l'autre direction. Il peut donc être souhaitable de fournir un transistor de taille réduite. Des modes de réalisation de l'invention concernent un circuit intégré comprenant un transistor comprenant des première et seconde bornes de conduction et une borne de commande. Le circuit intégré comprend en outre une pile composée d'une première couche diélectrique, d'une couche conductrice et d'une seconde couche diélectrique, la première borne de conduction du transistor comprenant une première région de semi-conducteur d'un premier type de conductivité formée dans la première couche diélectrique, la borne de commande du transistor comprenant une seconde région de semi-conducteur d'un second type de conductivité formée dans la couche conductrice, et la seconde borne de conduction du transistor comprenant une troisième région de semiconducteur du premier type de conductivité formée dans la seconde couche diélectrique. Selon un mode de réalisation, la couche conductrice est un matériau semi-conducteur comprenant des dopants du second type de conductivité, et la seconde région comprend un profil de diffusion dans lequel les bords latéraux sont plus épais que le milieu. Selon un mode de réalisation, la pile de coüches est formée sur la surface d'un substrat semi-conducteur, le substrat Comprenant un caisson comprenant des dopants du premier type de conductivité s'étendant en-dessous d'au moins la première région. Selon un mode de réalisation, la première région comprend un profil de diffusion dans lequel le milieu est plus épais que les bords latéraux de la région. Des modes de réalisation de l'invention concernent 5 également une cellule mémoire comprenant un élément de stockage de données relié à un transistor selon un mode de réalisation de l'invention. Selon un mode de réalisation, l'élément de stockage de données est un élément de stockage résistif comprenant 10 une première électrode métallique, un matériau résistif et une seconde électrode métallique, une "des électrodes étant couplée à une borne de conduction du transistor. Des modes de réalisation de l'invention concernent également un plan de cellules mémoire selon un mode de 15 réalisation de l'invention, les cellules mémoire étant agencées en au moins une ligne, la couche conductrice étant couplée aux bornes de commande de toutes les cellules mémoire de la ligne. Des modes de réalisation de l'invention concernent 20 également un dispositif comprenant un circuit intégré selon un mode de réalisation de l'invention. Des modes de réalisation de l'invention 'concernent également un procédé de fabrication d'un circuit intégré comprenant un transistor comprenant des première et 25 seconde bornes de conduction et une borne de commande. Le procédé comprend les étapes consistant à : former une pile composée d'une première couche diélectrique, d'une couche conductrice et d'une seconde couche diélectrique ; former la première borne de conduction du transistor 30 comme une'première région de semi-conducteur d'un premier type de conductivité dans la première couche diélectrique ; former la borne de commande du transistor comme une seconde région de semi-conducteur d'un second type de conductivité dans la couche conductrice ; et 35 former la seconde borne de conduction du transistor comme une troisième région de semi-conducteur du premier type de conductivité dans la seconde couche diélectrique. Selon un mode de réalisation, le procédé comprend les étapes consistant à graver un trou à travers au moins l'une des couches et à déposer un matériau semiconducteur dans le trou. Selon un mode de réalisation, la couche conductrice est un matériau' semi-conducteur comprenant des dopants du second type de conductivité, et le procédé comprend une étape consistant à diffuser des dopants de la couche conductrice pour former la seconde région. Selon un mode de réalisation, le procédé comprend les étapes consistant à : former, dans un substrat semiconducteur, un caisson comprenant des dopants du premier type de conductivité, le caisson s'étendant en-dessous d'au moins la première région ; et diffuser des dopants du premier type de conductivité du caisson dopé dans le matériau semi-conducteur dans le trou pour former la première région. Selon un modè de réalisation, le procédé comprend les étapes consistant à implanter des dopants du premier type de conductivité dans la surface supérieure du matériau semi-conducteur, et diffuser les dopants dans le matériau semi-conducteur dans le trou pour former la troisième région. Des modes de réalisation de la présente invention 25 font maintenant l'objet d'une description faite à titre non limitatif en relation avec les dessins joints, parmi lesquels : - La figure 1, précédemment décrite, illustre une mémoire non volatile conventionnelle comprenant une pluralité de 30 cellules mémoire, - La figure 2, précédemment décrite, illustre une vue en coupe d'une cellule mémoire comprenant un transistor conventionnel, - La figure 3, précédemment décrite, illustre une vue de 35 dessus d'une pluralité de cellules mémoire telles qu'illustrées en figure 2, - La figure 4 illustre une vue en coupe de cellules mémoire comprenant un transistor selon un premier mode de réalisation de l'invention, - La figure 5 illustre une autre vue en coupe des cellules mémoire comprenant le transistor selon le premier mode de réalisation de l'invention, - Les figures 6A à 6F illustrent des étapes d'un procédé de fabrication d'un transistor selon un mode de réalisation de l'inventipn, 10 - Les figures 7A et 7B illustrent des étapes d'un procédé de fabrication d'un transistor selon un autre mode de réalisation de l'invention, - Les figures 8A à 80 illustrent des étapes d'un procédé de fabrication d'un transistor selon un autre mode de 15 réalisation de l'invention, - La figure 9 est une vue en coupe d'une cellule mémoire comprenant un transistor selon un autre mode de réalisation de l'invention, et - La figure 10 illustre un dispositif comprenant un 20 circuit intégré selon un mode de réalisation de l'invention. Les figures 4 et 5 sont des vues en coupe suivant des axes perpendiculaires de cellules mémoire MC1 comprenant un transistor selon un premier mode de 25 réalisation de l'invention. Les cellules mémoire MC1 font partie d'un plan de cellules mémoire MA1, similaire à celui illustré en figure 1. Les cellules mémoire MC1 illustrées à la figure 4 sont couplées à une même ligne de mots WL,' et à des lignes de bits adjacentes BLn, BL,i. 30 Les cellules mémoire MC1 illustrées à la figure 5 sont couplées à une même ligne de bits BLn et à des lignes de mots adjacentes WLm, WL,n1-1. Comme illustré aux figures 4 et 5, chaque cellule mémoire MC1 comprend un élément de stockage SE1 et un 35 transistor Ti formé. sur un substrat semi-conducteur 11 comprenant un caisson dopé 12 d'un premier type de conductivité (N, P). Une pile SK composée d'une première couche diélectrique 13, d'une couche conductrice 14 et d'une seconde couche diélectrique 15 s'étend au-dessus de la surface supérieure du substrat 11 et du caisson 12. La couche conductrice 14 forme une ligne de mots WLm commune à une pluralité de cellules mémoire. A la figure 5, on peut noter que la pile SK est formée dans un matériau diélectrique 21, comprenant une ou plusieurs couches diélectriques. Le transistor Ti comprend une première région R1 du 10 premier type de conductivité (N, P) formée dans la première couche diélectrique 13, une seconde région R2 d'un second type de conductivité (P, N) formée dans la couche conductrice 14, et une troisième région R3 du premier type de conductivité (N, P) formée dans la 15 seconde couche diélectrique 15. Les première et troisième régions R1, R3 forment les bornes de conduction (C, E) du transistor Ti, et la seconde région R2 forme la borne de commande (B) du transistor. Les régions R1, R2, R3 sont essentiellement alignées verticalement. 20 L'élément de stockage SE1 comprend une électrode inférieure 16-1, une électrode supérieure 16-2, et un matériau résistif 17 entre les électrodes. L'électrode inférieure 16-1 est couplée au moyen d'une plaque support inférieure 18-1 à la troisième région R3, et l'électrode 25 supérieure 16-2 est couplée au moyen d'une plaque supérieure 18-2 et d'un contact supérieur 19 à une ligne conductrice 20 (lignes de bits Bi,n, BL,1). Chacun des éléments 16-1, 17, 16-1, 18-1, 18-2, 19, 20 ést formé dans une ou plusieurs couches diélectriques, non 30 représentées par souci de clarté. La structure verticale du transistor Ti permet de réduire la taille de la cellule mémoire MC1 aux dimensions minimales de composants et aux séparations minimales conformes à la définition des règles de 35 conception topographique, en .particulier les règles de conception concernant la ligne conductrice 20 et la couche conductrice 14. En particulier, la distance entre des cellules mémoire adjacentes MC1 suivant la direction de la ligne de mots WL. est définie par la largeur dl' et la séparation d2' des lignes conductrice 20 (comme illustré à la figure 4), et la distance entre des 5 cellules mémoire adjacentes MC1 suivant la direction de la ligne de bits BLn est définie par la largeur d3' et la séparation d4' des couches conductrices 14 (comme illustré à la figure 5). On obtient ainsi une taille de cellule mémoire MC1 considérablement réduite par rapport -10 à la cellule mémoire conventionnelle MC. A titre d'exemple numérique, en référence à la figure 3, la cellule mémoire conventionnelle MC présente les valeurs suivantes pour une technologie de fabrication de semi-conducteur de 0,18 pm : d1=0,240 pin, d2=0,400 pm, 15 d3=0,200 pm et d4=0,200 pm, donnant lieu à une taille de cellule mémoire égale à 0,256 pm2. En comparaison, si l'on utilise le même procédé de fabrication, la cellule mémoire MC1 selon la présente invention présente les valeurs suivantes : dl'=0,240 pm, d2'=0,240 pm, 20 d3'=0,180 pm et d4'=0,200 pm, pour une taille totale de cellule mémoire de 0,182 pm2, soit près de 30% inférieure à la cellule mémoire conventionnelle MC. Les figures 6A à 6F illustrent des étapes d'un procédé de fabrication d'un transistor selon un mode de 25 réalisation de l'invention. On notera que, pour faciliter la description, les étapes 'sont décrites ci-après en relation avec la fabrication d'un transistor NPN, mais sont également applicables à la fabrication d'un transistor PNP. 30 La figure 6A illustre une étape Si au cours de laquelle le caisson dopé 12 avec des dopants de type de conductivité N est formé dans le substrat semi-conducteur 11. La première couche diélectrique 13, la couche conductrice. 14 et la seconde couche diélectrique 15 sont 35 ensuite déposées successivement au-dessus du caisson 12, formant la pile de couches. Dans ce mode de réalisation, la couche 14 est un matériau semi-conducteur, tel que du silicium polycristallin ou du « polysilicium », et comprend des dopants de type de conductivité P. La figure 6B illustre une étape S2 au cours de laquelle un trou 30 est gravé à travers la pile de 5 couches 13, 14, 15 jusqu'à atteindre la surface supérieure du substrat semi-conducteur 11. Cette étape est réalisée de manière conventionnelle, par exemple par dépôt et formation de motif d'un masque de gravure (non représenté), qui est ensuite retiré. Un matériau semi10 conducteur 31, tel que du polysilicium non dopé, est ensuite déposé sur la surface supérieure de la pile, remplissant le trou 30. La figure 6C illustre une étape S3 au cours de laquelle une diffusion thermique est réalisée Dans le 15 cas du polysilicium, le matériau semi-conducteur 31 commence à se cristalliser tandis que les dopants de type P dans la couche conductrice 14 se diffusent latéralement dans le matériau semi-conducteur 31, et les dopants de type N dans le caisson 12 se diffusent verticalement vers 20 le haut, également dans le matériau 31. Le processus de diffusion est conçu pour permettre aux dopants de type P de la couche 14 des deux côtés du trou 30 de se diffuser dans le matériau semi-conducteur 31 et de fusionner, formant une région continue de type P. 25 La figure 6D illustre une étape S4 au cours de laquelle des dopants de type N sont ensuite implantés dans la surface supérieure 31' du matériau semiconducteur. On peut noter à la figure 6D que la diffusion des dopants de type N du caisson 12 a formé la première 30 région R1 de type N dans la première couche diélectrique 13, et que la diffusion des dopants de type P de la couche conductrice 14 a formé la seconde région R2 de type P dans la couche conductrice 14. Les régions R1, R2 forment respectivement la première borne conductrice (E, 35 C) et la borne de commande (B) du transistor Ti. La figure 6E illustre une étape S5 au cours de laquelle une autre diffusion thermique est réalisée. Les dopants de type N implantés dans la surface supérieure 31' du matériau semi-conducteur 31 se diffusent verticalement vers le bas dans le trou 30. Comme illustré à la figure 6F, la diffusion des dopants de type N de la 5 couche 31' a formé la troisième région R3 de type N dans la seconde couche diélectrique 15. La région R3 forme la seconde borne conductrice (C, E) du transistor Ti. L'élément de stockage de données SE1 peut ensuite être formé au-dessus du transistor par des étapes de 10 traitement conventionnelles. Comme illustré à la figure 6F, la première région R1 présente, un premier profil de diffusion, la seconde région R2 présente un second profil de diffusion, et la troisième région R3 présente un troisième profil de 15 diffusion. Les premier et troisième profils de diffusion sont plus fins sur les bords latéraux et plus larges au milieu. Le second profil de diffusion est plus large sur les bords latéraux et plus fin au milieu, là où les deux parties fusionnent, avec des bords' supérieurs et 20 inférieurs incurvés, formant un type de forme de « papillon ». En outre, les concentrations des dopants à l'intérieur de chaque région sont généralement non constantes et varient de plusieurs degrés de grandeur. En particulier, la concentration des dopants est à son 25 maximum à proximité de la source de dopant, respectivement le caisson 12, la couche conductrice 14, et la surface supérieure 31' du matériau semi-conducteur 31. Il apparaîtra clairement à l'homme de l'art que ces profils de diffusion sont observables par des moyens de 30 microscopie/spectroscopie conventionnels, tels que la spectroscopie de perte d'énergie des électrons ou spectroscopie « EELS ». Les figures 7A et 7E illustrent des étapes d'un .procédé de fabrication d'un transistor selon un autre 35 mode de réalisation.- La figure 7A illustre une étape S7 au cours de laquelle la première couche diélectrique 13, la couche conductrice 14 et la seconde couche diélectrique 15 sont déposées au-dessus du caisson dopé N 12 dans le substrat 11. Le trou 30 est gravé à travers la pile de couches 13, 14, 15 jusqu'à atteindre la surface supérieure du caisson 12. Un matériau semi-conducteur dopé N 32 est ensuite déposé au-dessus des couches, remplissant le trou 30. Dans ce mode de réalisation, la couche 14 est un matériau semi-conducteur avec un dopage fort de dopants de type de conductivité P. La figure 7B illustre une étape S8 au cours de laquelle une diffusion thermique est réalisée. Les dopants de type P présents dans la couche fortement dopée 14 se diffusent dans le matériau dopé N 32, « contre-dopant » le type de conductivité de N à P dans la région entre les couches conductrices 14. Comme précédemment, le transistor comprend des première, seconde et troisième régions R1, R2, R3 respectivement formées dans les couches 13, 14, 15. Les figures 8A à 8C illustrent des étapes d'un 20 procédé de fabrication d'un transistor selon un autre mode de réalisation. La figure 8A illustre une étape S9 au cours de laquelle la première couche diélectrique 13 est déposée sur la surface du substrat 11 comprenant le caisson dopé 25 N 12. Un premier trou 30' est gravé dans la première couche 13 jusqu'à atteindre la surface supérieure du caisson 12. Un matériau semi-conducteur dopé N 33 est ensuite déposé sur la surface supérieure de la couche diélectrique 13, remplissant le trou 30' et formant la 30 première région Ri. Le matériau semi-conducteur en excès 33 s'étendant au-dessus du trou est ensuite retiré. La figure 83 illustre une étape S10 au cours de laquelle la couche conductrice 14 est déposée au-dessus de la première couche diélectrique 13 et de la première 35 région Ri. Dans ce mode de réalisation, la couche 14 est un matériau semi-conducteur dopé avec des dopants de type de conductivité P. La seconde région R2 est formée comme une portion de la couche conductrice 14. De cette manière, on notera que la région R2 n'est pas nécessairement distincte de la couche conductrice 14, mais peut être une portion continue de celle-ci. La figure 8C illustre une étape Sll au cours de laquelle la seconde couche diélectrique 15 est déposée au-dessus de la couche conductrice 14. Un second trou 30" est gravé dans la seconde couche 15 jusqu'à atteindre la couche conductrice 14. Un matériau semi-conducteur dopé N 10 34 est ensuite déposé sur la surface supérieure de la couche diélectrique 15, remplissant le trou 30" et formant la troisième région R3. Le matériau semiconducteur en excès 34 s'étendant au-dessus du trou peut ensuite être retiré ou utilisé pour d'autres étapes de 15 traitement. Il apparaîtra clairement à l'homme de l'art que le transistor n'est pas nécessairement formé directement sur la surface du substrat. En particulier, un élément de stockage peut être formé entre la surface du substrat et 20 le transistor. La figure 9 est une vue en coupe d'une cellule mémoire M02 comprenant un transistor selon un autre mode de réalisation de l'invention. La cellule mémoire MC2 comprend un élément de 25 'stockage SE2 et un transistor T2 formé sur un substrat semi-conducteur 41 comprenant un caisson dopé 42 d'un premier type de conductivité. Une ou plusieurs couches diélectriques 43 sont déposées sur la surface supérieure du substrat 41. L'élément de stockage SE2, comprenant les 30 électrodes 16-1 et 16-2 séparées par le matériau résistif 17, est formé dans la/les couche(s) diélectrique(s) 43. La pile SK composée de la première couche diélectrique 13, de la couche conductrice 14 et de la seconde couche diélectrique 15 est formée sur la surface 35 supérieure de la/des couche(s) diélectrique(s) 43. Les première, seconde et troisième régions R1, R2, R3 sont formées dans chaque couche respectivement, d'une manière similaire à celles précédemment décrites. Une ligne conductrice 44 est déposée au-dessus de la pile, et est couplé électriquement à la troisième région R3. La figure 10 illustre schématiquement un dispositif DV comprenant un circuit intégré IC. Le circuit intégré comprend un transistor Ti, T2 selon la présente invention. Le transistor Ti, T2 peut faire partie d'un plan de cellules mémoire formant une mémoire, qui peut être utilisée pour mémoriser aussi bien du code (en particulier des programmes-applications) que des données d'application. Le dispositif DV peut être une carte à puce sans contact, une étiquette, un téléphone mobile, un assistant personnel numérique, etc., et peut en outre comprendre un circuit d'interface de communication sans contact auquel la mémoire est connectée. Le circuit d'interface peut être un circuit d'interface NFC (Near Field Communication) connecté à une bobine d'antenne, configuré pour échanger des données par couplage inductif et modulation de charge. Le dispositif DV peut être configuré pour communiquer avec un dispositif externe, tel qu'une carte sans contact ou un lecteur d'étiquette, un point de vente, un autre téléphone mobile NFC, etc. Il apparaîtra clairement à l'homme de l'art que l'invention est susceptible de divers autres modes de réalisation et applications. Par exemple, la mémoire peut être une mémoire autre qu'une mémoire résistive (RRAM), telle qu'une mémoire à changement de phase (PCRAM), une mémoire magnétique (MRAM), une mémoire ferromagnétique (FRAM), une mémoire dynamique (DRAM), une mémoire statique (SRAM), e1 équivalents. En outre, bien que les transistors Ti, T2 aient été décrits en relation avec des éléments de stockage de données pour former des cellules mémoire, il apparaîtra clairement à l'homme de l'art que les transistors peuvent 35 être utilisés seuls pour d'autres applications, ou même empilés. Bien entendu, les dimensions de chaque couche 13, 14, 15, et des trous 30, 30', 30" peuvent être choisies selon les besoins, en fonction du procédé de fabrication, des propriétés du transistor et des procédés de diffusion et d'implantation mis en oeuvre. A titre d'exemple numérique, la première couche diélectrique 13 a une épaisseur comprise entre 100 et 500 angstrôms, la couche conductrice 14 a une épaisseur comprise entre 500 et 2500 angstrôms, et la seconde couche diélectrique 15 a une épaisseur comprise entre 500 et 1000 angstrôms. L'épaisseur de la couche conductrice 14 en particulier peut être choisie en fonction du processus de diffusion, de la quantité de courant à circuler, etc. En outre, la largeur du trou 30, 30', 30" peut être choisie en fonction du processus de diffusion, pour garantir en particulier que les dopants diffusés depuis la couche conductrice 14 de chaque côté du trou se mélangent, afin de former la seconde région R2. Il est dans les compétences de l'homme de l'art de sélectionner les concentrations de dopage, les profondeurs d'implantation, la température et le temps de diffusion, etc., pour obtenir les propriétés de transistor souhaitées. Pour le procédé illustré en relation avec les figures 6A à 6F, les concentrations de dopage du caisson 12, la couche conductrice 14 et le matériau semi-conducteur 31' peuvent être à peu près égaux, par exemple de l'ordre de 1020 à 1021 cm-3. Pour le procédé illustré en relation avec les figures 7A, 7B, la couche conductrice 14 peut être dopée de deux ou plusieurs ordres plus élevés que le matériau semiconducteur 32, par exemple 1022 cm-3 par rapport a lOn cm-3, de sorte que le matériau semi-conducteur 32 peut « contre-doper » le dopage dans la seconde région R2. En outre, les procédés de fabrication du transistor peuvent être réalisés de différentes manières, comme il apparaîtra clairement à l'homme de l'art. Par exemple, dans un mode de réalisation, plutôt que de déposer un matériau semi-conducteur dans le trou gravé, le matériau semi-conducteur peut être formé par croissance épitaxiale et dopé selon les besoins pendant la croissance. Dans un mode de réalisation, au lieu de former le caisson dopé 12 avant de déposer la première couche diélectrique 13, la zone du substrat 11 s'étendant en-dessous des régions R1, R2, R3 peut être implantée localement après gravure du trou 30. En outre, bien que la ligne conductrice 14 ait été décrite dans ce qui précède comme un matériau semiconducteur, il peut s'agir par exemple d'une ligne métallique gravée et remplie d'un matériau semiconducteur dopé formant la borne de commande du transistor. On peut noter que les bords extérieurs latéraux de la couche conductrice 14, comme illustré à la figure 5, peuvent être formés selon plusieurs procédés différents. En particulier, la pile SK de couches 13, 14, 15 peut être gravée par la même étape de gravure que celle du trou 30, ou sinon par une étape de gravure séparée, avant ou après celle de la gravure du trou 30. En variante, il est possible de ne graver que la couche conductrice 14, avant le dépôt de la seconde couche diélectrique 15. Le matériau diélectrique 21 est ensuite déposé au-dessus de la première couche diélectrique 13, remplissant l'espace entre les couches conductrices adjacentes 13, et peut même former la seconde couche diélectrique 15. Dans certains modes de réalisation de l'élément de stockage de données SE1, SE2, les plaques métalliques 18- , 1, 18-2, le contact 19, et même les électrodes 16-1, 16-2 ne sont pas présents. Par exemple, dans un mode de réalisation de cellule mémoire MCI, la plaque inférieure 18-1 n'est pas présente et l'électrode inférieure 16-1 est formée directement au-dessus de la troisième région R1. Dans un _autre mode de réalisation de cellule mémoire MC2, l'électrode inférieure 16-1 n'est pas présente, et le matériau résistif 17 est formé au-dessus du caisson 42. Enfin, l'homme de l'art peut choisir des matériaux appropriés pour la fabrication des cellules mémoire selon la présente invention. Par exemple, les électrodes supérieure et inférieure 16-1, 16-2 sont de préférence des couches métalliques résistantes à l'oxydation, telles que de l'iridium (Ir), du platine (Pt), de l'oxyde d'iridium (Ir0), du nitrure de titane (TiN), du nitrure de titane aluminium (TiAlN), du ruthénium (Ru), de l'oxyde de ruthénium (Ru0), etc. En variante, les électrodes peuvent être des couches de polysilicium. Le matériau résistif 17 peut être du type connu sous le nom d'OxRAM (mémoire résistive à base d'oxyde), 15 nickel, niobium, titane, zirconium, hafnium, cobalt, fer, cuivre, ou chrome. Le substrat 11 peut être composé de silicium, d'arséniure de gallium, de germanium, de silicium de germanium, de silicium sur isolant, ou d'autres matériaux similaires formant un support pour un 20 circuit intégré. Les couches diélectriques 13, 15 peuvent être composées de dioxyde de silicium (Si02), nitrure, oxyde-nitrure-oxyde (ONO), oxydes à base de tétra-éthylortho-silicate (TEOS), verre de borosilicate (BSG), verre de borophosphosilicate (BPSG), verre de phosphosilicate 25 (PSG), ou autres matériaux diélectriques similaires. Enfin, le matériau semi-conducteur 31 peut être un matériau semi-conducteur amorphe, un matériau semiconducteur polycristallin ou un matériau semi-conducteur cristallin (c.-à-d. monocristallin). Dans le cas d'un 30 matériau polycristallin ou amorphe, il peut être cristallisé par un processus de cristallisation après dépôt, en 'fonction des effets d'interface, par exemple avec le substrat semi-conducteur, et du profil de température et de temps. REVENDICATIONS1. Circuit intégré comprenant un transistor (Tl, T2) comprenant des première et seconde bornes de conduction (C, E) et une borne de commande (B), caractérisé en ce qu'il comprend en outre une pile (SK) composée d'une première couche diélectrique (13), d'une couche conductrice (14) et d'une seconde couche diélectrique (15), et en ce que : la première borne de conduction (C, E) du transistor comprend une première région de semi-conducteur (R1) d'un premier type de conductivité' (N, P) formée dans la première couche diélectrique (12), la borne de commande (B) du transistor comprend une 15 seconde région de semi-conducteur (R2) d'un second type de conductivité (P, N) formée dans la couche conductrice (14), et la seconde borne de conduction (E, C) du transistor comprend une troisième région de semi-conducteur (R3) du 20 premier type de conductivité (N, P) formée dans la seconde couche diélectrique (15). 2. Circuit intégré selon la revendication 1, dans laquelle la couche conductrice (14) est un matériau semi- 25 conducteur comprenant des dopants du second type de conductivité, et la seconde région (R2) comprend un profil de diffusion dans lequel les bords latéraux sont plus épais que le milieu. 30 3. Circuit intégré selon l'une des revendications 1 ou 2, dans lequel la pile de couches est formée sur la surface d'un substrat semi-conducteur (11), le substrat comprenant un caisson (12) comprenant des dopants du premier type de conductivité (N, P) s'étendant en-dessous 35 d'au moins la première région (R1). 4. Circuit intégré selon la revendication 3, dans laquelle la première région (R1) comprend un profil de diffusion dans lequel le milieu est plus épais que les bords latéraux de la région. 5. Cellule mémoire comprenant un élément de stockage de données (SE1, SE2) relié à un transistor (Ti, T2) selon l'une des revendications 1 à 4. 6. Cellule mémoire selon la revendication 5, dans laquelle l'élément de stockage de données est un élément de stockage résistif comprenant une première électrode métallique (16-1), un matériau résistif (17) et une seconde électrode métallique (16-2), une des électrodes (16-1, 16-2) étant couplée à une borne de conduction (C, E) du transistor. 7. Plan (MA1) de cellules mémoire (MC1, MC2) selon l'une des revendications 5 ou 6, les cellules mémoire étant agencées en au moins une ligne, la couche conductrice (14) étant couplée aux bornes de commande de toutes les cellules mémoire de la ligne. 8. Dispositif (DV) comprenant un circuit intégré 25 selon l'une des revendications 1 à 4. 9. Procédé de fabrication d'un circuit intégré comprenant un transistor (Ti, T2) comprenant des première et seconde bornes de conduction (C, E) et une borne de 30 commande (B), caractérisé en ce qu'il comprend les étapes consistant à : - former (Si, S7, S9, S10, S11) une pile (SK) composée d'une première couche diélectrique (13), d'une 35 couche conductrice (14) et d'une seconde couche diélectrique (15) ;- former (S3, S8, S9) la première borne de conduction (C, E) du transistor comme une première région de semi-conducteur (R1) d'un premier type de conductivité (N, P) dans la première couche diélectrique (13) ; - former (S3, S8, S10) la borne de commande (B) du transistor comme une seconde région de semi-conducteur (R2) d'un second type de conductivité (P, N) dans la couche conductrice (14) ; et - former (S5, S8, S11) la seconde borne de conduction (E, C) du transistor comme une troisième région de semi-conducteur (R3) du premier type de conductivité (N, P) dans la seconde couche diélectrique (15). 10. Procédé selon la revendication 9, comprenant les étapes consistant à : - graver (S2, S7, S9, S11) un trou (30, 30', 30") travers au moins l'une des couches (13, 14, 15) ; et - déposer (S2, S7) un matériau semi-conducteur (31, 32, 33, 34) dans le trou. 11. Procédé selon l'une des revendications 9 ou 10, dans lequel la couche conductrice (14) est un matériau semi-conducteur comprenant des dopants du second type de conductivité, et comprenant une étape consistant à diffuser (S3, S7) des dopants de la couche conductrice pour former la seconde région (R2). 12. Procédé selon l'une des revendications 10 ou 11, 30 comprenant les étapes consistant à : - former, dans un substrat semi-conducteur (11), un caisson (12) comprenant des dopants du premier type de conductivité, le caisson s'étendant en-dessous d'au moins la première région (R1) ; et 35 - diffuser (S3) des dopants du premier type de conductivité du caisson (12) dans le matériau semi-conducteur (31) dans le trou (30) pour former la première région (R1). 13. Procédé selon l'une des revendications 10 à 12, comprenant les étapes consistant à : - implanter (S4) des dopants du premier type de conductivité dans la surface supérieure du matériau semi- conducteur (31) ; et - diffuser (S5) les dopants dans le matériau semi10 conducteur dans le trou (30) pour former la troisième région (R3).