FR 3008232 A1 20150109 FR 1455873 A 20140625 Dispositifs métal-oxyde-semiconducteur (MOS) à plus grand pourtour de canaux et procédés de fabrication La présente invention concerne des dispositifs à commande par métal-oxyde-semiconducteur (MOS) tels que des dispositifs de puissance (MOSFET, IGBT, IBT, EST, etc.). La présente description vise à présenter au lecteur divers aspects de la technique susceptibles de concerner divers aspects de la présente invention, lesquels font l'objet de la description et/ou des revendications ci-après. Il est estimé que la présentation ci- après sera utile pour fournir au lecteur des informations contextuelles contribuant à une meilleure compréhension des divers aspects de la présente invention. De la sorte, c'est dans cette optique qu'il convient de lire l'énoncé qui suit, non comme des acquis de la technique antérieure. Des systèmes à composants électroniques de puissance sont très couramment utilisés dans tous les systèmes électriques modernes pour convertir de l'électricité d'une forme à une autre en vue de sa consommation par une charge. Beaucoup de systèmes à composants électroniques de puissance utilisent, pour cette opération de conversion de puissance, divers dispositifs et composants à semiconducteurs tels que des thyristors, des diodes et différents types de transistors (p.ex. des transistors à effet de champ à métal-oxyde-semiconducteur (MOSFET), des transistors à effet de champ à grille de jonction (JFET), des transistors bipolaires à grille isolée (IGBT) et autres transistors appropriés). En particulier pour des applications à haute tension et/ou forte intensité, des dispositifs utilisant des semi-conducteurs à large bande interdite, par exemple le carbure de silicium (SiC), le nitrure d'aluminium (A1N), le nitrure de gallium (GaN), etc., offrent un certain nombre d'avantages du point du vue du fonctionnement à haute température, d'une résistance réduite à l'état passant et de la miniaturisation des puces en comparaison des dispositifs à silicium (Si) correspondants. De la sorte, les dispositifs à semiconducteurs à large bande interdite offrent des avantages pour des applications de conversion de puissance dont, par exemple, des systèmes de distribution de courant (p.ex. dans des réseaux d'alimentation en électricité), des systèmes de production d'énergie (p.ex. dans des convertisseurs d'énergie solaire et éolienne), ainsi que des biens de consommation (p.ex. des véhicules électriques, des appareils, des sources de courant, etc.). Cependant, les différences entre systèmes à SiC et à Si peuvent aboutir, par exemple, à ce que certains moyens matériels de traitement et éléments de structure (p.ex. des conceptions et/ou des procédés de fabrication de dispositifs) qui fonctionnement bien dans le cas de dispositifs à Si ne conviennent pas pour des dispositifs à semiconducteurs à SiC correspondants, et vice versa. Ainsi, outre leurs avantages, les matériaux semiconducteurs à large bande interdite présentent aussi des difficultés à résoudre pendant la conception et la fabrication des dispositifs. Certaines formes de réalisation dont la portée concorde avec l'objet revendiqué à l'origine sont résumées ci-après. Ces formes de réalisation ne visent nullement à limiter la portée de l'invention revendiquée, mais au contraire ces formes de réalisation visent uniquement à fournir un aperçu de formes possibles de l'invention. En fait, la présente description peut couvrir toutes sortes de formes qui peuvent être semblables aux formes de réalisation présentées ci-après ou différentes de celles-ci. Dans une forme de réalisation, un dispositif à semiconducteur comporte une couche à gradient de concentration d'impuretés disposée sur un substrat. La couche à gradient de concentration d'impuretés a une surface non plane dotée d'une pluralité de reliefs répétitifs orientés parallèlement à une longueur d'un canal du dispositif à semiconducteur. En outre, chacun des reliefs répétitifs a une concentration de dopant supérieure à celle d'un reste de la couche à gradient de concentration d'impuretés. Dans une autre forme de réalisation, un procédé de fabrication de dispositif à semiconducteur comporte la formation d'une couche épitaxiale de semiconducteur à surface non plane, la surface non plane pouvant comprendre des reliefs répétitifs triangulaires, rectangulaires, ronds ou autres reliefs répétitifs appropriés, davantage dopés qu'un reste de la couche épitaxiale de semiconducteur. Le procédé comporte la formation d'une région de puits non plane dans au moins une partie de la surface non plane de la couche épitaxiale de semiconducteur et la formation d'une région non plane N+ ou P+ dans au moins une partie de la région de puits non plane. Dans une autre forme de réalisation, un dispositif à semiconducteur comporte une couche à gradient de concentration d'impuretés dotée d'une épaisseur, la couche à gradient de concentration d'impuretés ayant une surface non plane avec une pluralité de tranchées pénétrant sur une certaine profondeur dans la couche à gradient de concentration d'impuretés. La profondeur est inférieure ou égale à environ 10 % de l'épaisseur de la couche à gradient de concentration d'impuretés. Le dispositif comporte une région non plane de puits P disposée d'une manière ajustée dans au moins une partie de la surface non plane de la couche à gradient de concentration d'impuretés et une région non plane N+ disposée d'une manière ajustée dans au moins une partie de la région non plane de puits P. Le dispositif comporte également une couche non plane de diélectrique ajustée par-dessus au moins une partie de la couche à gradient de concentration d'impuretés, une partie de la région de puits P et une partie de la région N+. Le dispositif comporte en outre une grille non plane ajustée par-dessus au moins une partie de la couche non plane de diélectrique. L'invention sera mieux comprise à l'étude détaillée de quelques modes de réalisation pris à titre d'exemples non limitatifs et illustrés par les dessins annexés sur lesquels : -la Figure 1 est une vue schématique d'un dispositif MOSFET plan typique ; -la Figure 2 est une vue schématique illustrant des résistances pour diverses régions d'un dispositif MOSFET typique ; -la Figure 3 est une vue schématique d'un dispositif MOSFET vertical non plan ayant un profil de dispositif à ondes triangulaires selon une forme de réalisation de la présente invention ; -la Figure 4 est une vue schématique d'un dispositif MOSFET latéral non plan ayant un profil de dispositif en ondes triangulaires selon une forme de réalisation de la présente invention ; -la Figure 5 est une vue schématique d'un dispositif MOSFET non plan ayant un profil de dispositif en ondes carrées selon une forme de réalisation de la présente invention ; -la Figure 6 est une vue schématique d'un dispositif MOSFET non plan ayant un profil de dispositif en ondes sinusoïdales selon une forme de réalisation de la présente invention ; -la Figure 7 est un graphique illustrant des caractéristiques de drain pour un dispositif MOSFET plan à SiC et une forme de réalisation d'un dispositif MOSFET non plan à SiC ; -la Figure 8 est un graphique illustrant des caractéristiques intensité-tension (IV) inverses pour un dispositif MOSFET plan et une forme de réalisation d'un dispositif MOSFET non plan ; -la Figure 9 est une vue en coupe du dispositif MOSFET de la Figure 3 selon une forme de réalisation de la présente invention ; -la Figure 10 est une vue en coupe d'une forme de réalisation du dispositif MOSFET de la Figure 3 ayant des tranchées plus profondes et un dopage plus fort dans la couche à gradient de concentration d'impuretés entre les tranchées (p.ex. en comparaison du dopage de la couche à gradient de concentration d'impuretés sous le puits P/N) ; -la Figure 11 est une vue en coupe du dispositif MOSFET de la Figure 5 selon une forme de réalisation de la présente invention ; -la Figure 12 est une vue en coupe d'une forme de réalisation du dispositif MOSFET de la Figure 5 ayant des tranchées plus profondes et un dopage plus fort dans la couche à gradient de concentration d'impuretés entre les tranchées (p.ex. en comparaison du dopage de la couche à gradient de concentration d'impuretés sous le puits P/N) ; et -la Figure 13 est un diagramme illustrant un type de dispositif cellulaire alvéolaire selon une forme de réalisation de la présente invention. On va maintenant décrire une ou plusieurs formes de réalisation spécifiques. Dans le but de fournir une description concise de ces formes de réalisation, tous les détails d'une mise en oeuvre réelle ne sont pas décrits dans le fascicule. Il faut souligner que, dans la mise au point de n'importe laquelle d'une telle mise en oeuvre réelle, comme dans tout projet d'étude ou de conception, de nombreuses décisions spécifiques de la mise en oeuvre doivent être prises pour atteindre les objectifs spécifiques des concepteurs, notamment le respect de contraintes associées au système et à l'entreprise, lesquelles peuvent varier d'une mise en oeuvre à une autre. De plus, ce travail de mise au point pourrait être complexe et long mais constituerait néanmoins une tâche courante de conception, élaboration et fabrication pour les spécialistes ordinaires de la technique bénéficiant de la présente invention. Lors de l'évocation d'éléments de diverses formes de réalisation de la présente invention, il est entendu que les articles définis et indéfinis singuliers signifient qu'il y a un ou plusieurs des éléments. Il est entendu que les termes "comportant", "comprenant" et "ayant" sont inclusifs et signifient qu'il peut y avoir des éléments supplémentaires autres que les éléments énumérés. De plus, il faut souligner que les références à "une première forme de réalisation" ou "une forme de réalisation" de la présente invention ne sont pas destinées à être interprétées comme excluant l'existence de formes de réalisation supplémentaires qui possèdent elles aussi les éléments cités. L'un des blocs de construction essentiels des composants électroniques de puissance modernes est le dispositif de transistor à effet de champ (TEC). Par exemple, la Figure 1 représente une cellule active d'un transistor plan à effet de champ à canal N, en l'occurrence un transistor à effet de champ à métal-oxyde- semiconducteur à double diffusion (DMOSFET), ci-après appelé dispositif MOSFET 10. Pour illustrer plus clairement certains éléments constitutifs du dispositif MOSFET 10, ainsi que d'autres dispositifs abordés plus loin, certains éléments de conception bien connus (p.ex. la métallisation du dessus, la passivation, la terminaison de bordure, etc.) peuvent être omis. Le dispositif MOSFET 10 illustré sur la Figure 1 comporte un contact de drain 12 disposé dans le bas du dispositif, sous une couche de substrat 14 de type N. Par-dessus la couche de substrat 14 est disposée une couche 16 de type N à gradient de concentration d'impuretés. Près de la surface du dispositif MOSFET 10, un puits 18 de type P (p.ex. la région de puits 18) et une région 20 dopée N+ sont situés sous un contact de source 22. En outre, une couche de diélectrique 24 isole une grille 26 par rapport à la région 20 dopée N+ et au puits 18 de type P. Pendant le fonctionnement, une tension de grille appropriée (p. ex. égale ou supérieure à une tension de seuil du dispositif MOSFET 10) peut amener une couche d'inversion à se former dans la région de canal 28, ce qui peut permettre le passage d'un courant entre le contact de source 22 et le contact de drain 12. La région de canal 28 peut être globalement définie par l'interface entre la région de puits 18 et le diélectrique 24 de grille pour les dispositifs MOSFET. De la sorte, la largeur ou le pourtour de la région de canal 28 peut être proportionnel à la superficie du dispositif MOSFET, comme expliqué plus en détail plus loin. Comme illustré sur la Figure 2, à chacune des diverses régions du dispositif MOSFET 10 peut être associée une résistance, et une résistance totale (p.ex. une résistance à l'état passant, Rds(on)) du dispositif MOSFET 10 peut être représentée sous la forme d'une somme de chacune de ces résistances. Par exemple, comme illustré sur la Figure 2, une résistance à l'état passant, Rds(on), du dispositif MOSFET 10 peut être approchée sous la forme d'une somme de : une résistance Rs 30 (p.ex. une résistance de la région N+ 20 et une résistance du contact de source 22) ; une résistance Rch 32 (p.ex. une résistance de canal d'inversion des régions de puits 18) ; une résistance Ra' 34 (p.ex. une résistance d'une couche d'accumulation entre l'oxyde de grille 24 et une partie de la couche 16 à gradient de concentration d'impuretés située entre des régions de puits 18) ; une résistance RJFET 36 (p.ex. la résistance d'une région d'étranglement entre des régions de puits 18) ; une résistance Rdrift 38 (p.ex. la résistance autour de la couche 16 à gradient de concentration d'impuretés) ; et une résistance Rsub 40 (p.ex. la résistance autour de la couche de substrat 14). Afin de réduire les pertes par conduction du MOSFET, il peut être souhaitable de limiter le plus possible la résistance (p.ex. Rds(on)) d'un ou de plusieurs éléments constitutifs du MOSFET. Si la résistance de canal du MOSFET est une partie notable de la résistance totale du MOSFET et/ou si le MOSFET souffre d'une faible mobilité dans le canal, la résistance à l'état passant (p.ex. Rds(on)) d'un dispositif MOSFET (p.ex. le MOSFET 10 de la Fig. 1) risque de devenir forte et d'affecter les performances du dispositif. Il peut donc être souhaitable de concevoir des dispositifs MOSFET de façon que la résistance à l'état passant du dispositif soit réduite. Par ailleurs, certains dispositifs MOSFET (p.ex. des dispositifs MOSFET à SiC) ont généralement une mobilité des porteurs dans la couche d'inversion moindre (p.ex. une plus grande résistance Rat 32 de canal) que celle de dispositifs MOSFET similaires à silicium. Par conséquent, il peut être particulièrement souhaitable de concevoir des dispositifs MOSFET (p.ex. des dispositifs MOSFET à SiC) à moindre résistance à l'état passant en limitant le plus possible (p.ex. en réduisant, limitant ou atténuant) la résistance du canal faisant partie du MOSFET. En outre, comme indiqué plus haut, des substrats en SiC peuvent permettre des techniques de fabrication de dispositifs susceptibles d'être difficiles à mettre en oeuvre ou de ne pas convenir pour des substrats en Si. On va donc décrire ici un certain nombre de systèmes (p.ex. des structures de dispositifs) et de procédés pour réduire la résistance à l'état passant dans des dispositifs à semiconducteurs à déclenchement par MOS et/ou commande par MOS (p.ex. des transistors à effet de champ à métal-oxyde-semiconducteur (MOSFET), des transistors bipolaires à grille isolée (IGBT), des thyristors à base isolée à commande par MOS (IBMCT), des thyristors à résistance de base (BRT) à commande par MOS, etc.). Comme expliqué plus en détail plus loin, les présentes formes de réalisation permettent la fabrication de dispositifs non plans à semiconducteurs à superficie accrue et plus grande largeur de canal (p.ex. à plus grand pourtour de canal), ce qui permet la fabrication de dispositifs à moindre résistance. Par exemple, comme indiqué plus loin, les formes de réalisation récrites ici comprennent des exemples de dispositifs à semiconducteurs (p.ex. des dispositifs à SiC) qui comportent des creux répétitifs créant, par exemple, un profil de dispositif ressemblant à une onde sinusoïdale, une onde triangulaire, une onde carrée, une onde en dents de scie. Les formes de réalisation de dispositifs décrites assurent une plus grande superficie effective par dispositif (et par puce) qui, en plus de réduire la résistance du canal, fait baisser la résistance d'un ou de plusieurs contacts et peut aussi améliorer la dissipation de chaleur grâce à une plus grande surface de contact des dispositifs à semiconducteurs. En outre, comme expliqué en détail plus loin, la présente solution peut également être applicable à des dispositifs de type cellulaire (p.ex. des dispositifs de type cellulaire à SiC) tels que des structures carrées ou alvéolaires afin de réduire encore la résistance du canal et/ou de réduire la résistance totale à l'état passant (p.ex. Rds(on)) du dispositif. On notera que bien que les formes de réalisation de dispositifs évoquées plus loin soient présentées en tant que dispositifs à SiC, il ne s'agit là que d'exemples. Dans d'autres formes de réalisation, des dispositifs à semiconducteurs peuvent être réalisés à l'aide de silicium (Si), de germanium (Ge), de nitrure d'aluminium (A1N), de nitrure de gallium (GaN), d'arséniure de gallium (GaAs), de diamant (C) ou de tout autre matériau semiconducteur sans contrarier l'effet de la présente invention. Compte tenu de ce qui précède, la Figure 3 est une vue schématique d'une forme de réalisation d'un dispositif DMOSFET non plan 50 à canal N à SiC, ci-après appelé dispositif MOSFET 50. Comme le dispositif MOSFET 10 de la Figure 1, le dispositif MOSFET 50 de la Figure 3 comporte un contact de drain 12 disposé dans le bas du dispositif, sous une couche de substrat 14 de type N. Par-dessus la couche de substrat 14 est disposée une couche 16 de type N à gradient de concentration d'impuretés (p.ex. une couche épitaxiale de SiC). Près de la surface du dispositif MOSFET 50, une région de puits 18 de type P (p.ex. un puits P 18) et une région 20 dopée N+ sont situées sous le contact de source 22. En outre, une couche de diélectrique 24 isole la grille 26 par rapport à la région 20 dopée N+ et au puits 18 de type P. Bien que le dispositif MOSFET 50 illustré et d'autres dispositifs MOSFET présentés plus loin soit illustrés et décrits comme ayant un dopage particulier (p.ex. le puits P 18 et la région N+ 20), dans d'autres formes de réalisation, les diverses couches du dispositif MOSFET peuvent être dopées d'une façon opposée (p.ex. en utilisant un puits N et une région P +), comme pourront le comprendre les spécialistes de la technique. A la différence du dispositif MOSFET 10 de la Figure 1, sur laquelle le dispositif est fabriqué sur une surface plane, le profil 52 de la surface du dispositif MOSFET 50 illustré sur la Figure 3 a la forme d'une onde triangulaire, avec des crêtes 54 et des creux ou tranchées 56 répétitifs. De la sorte, la surface de la couche 16 à gradient de concentration d'impuretés, le puits P 18, la région N+ 20, le contact de source 22, le diélectrique de grille 24 et la grille 26 peuvent présenter chacun cette forme en onde triangulaire (p.ex. avec des crêtes 54 et des creux 56 répétitifs). De plus, la région de canal 28 du MOSFET 50 (p.ex. orientée parallèlement aux crêtes et creux répétitifs 54 et 56) peut, elle aussi, présenter cette forme en onde triangulaire, ce qui donne une région de canal 28 qui, en raison des crêtes 54 et creux 56 répétitifs, a une plus grande largeur de canal (p.ex. un plus grand pourtour de canal). Comme indiqué plus haut, cette largeur accrue de la région de canal 28 du dispositif MOSFET 50 peut réduire une ou plusieurs résistances individuelles (p.ex. la résistance de canal et/ou la résistance de contact entre les régions de source et N+ 18) du dispositif MOSFET 50 et, de ce fait, réduire la résistance à l'état passant (p.ex. Rds(on)) du dispositif MOSFET 50. De même, la Figure 4 est une vue schématique d'une autre forme de réalisation d'un dispositif MOSFET latéral non plan 60 à SiC, ci-après appelé dispositif LMOSFET 60. Comme le dispositif MOSFET 50 de la Figure 3, le dispositif LMOSFET 60 à canal N de la Figure 4 comporte une couche de substrat 14 de type N ou P pardessus laquelle est disposée une couche 16 de type P à gradient de concentration d'impuretés. Près de la surface du dispositif LMOSFET 60, un premier puits N 62A est situé sous le contact de source 22, tandis qu'un second puits N 62B est disposé sous le contact de drain 64. Par ailleurs, une couche de diélectrique 24 isole la grille 26 par rapport aux puits N 62A et 62B. Pendant le fonctionnement du dispositif LMOSFET 60 illustré, une tension de grille appliquée, supérieure à une tension de seuil du dispositif, doit provoquer la formation d'un canal conducteur (p.ex. une couche d'inversion) dans la région de canal 66 (p.ex. à l'interface entre la couche 16 à gradient de concentration d'impuretés et l'oxyde de grille 24) pour permettre une circulation latérale de porteurs de charges entre le contact de source 22 et le contact de drain 64. D'une manière similaire au dispositif MOSFET 50 de la Figure 3, le profil 52 de surface pour le dispositif LMOSFET 60 illustré sur la Figure 4 a la forme d'une onde triangulaire avec des crêtes 54 et des creux 56 répétitifs. De la sorte, la surface de la couche 16 à gradient de concentration d'impuretés, les puits N 62A et 62B, le contact de source 22, le diélectrique de grille 24, la grille 26 et le contact de drain 64 peuvent présenter chacun cette forme en onde triangulaire (p.ex. par des crêtes 54 et des creux 56 répétitifs). De plus, la région de canal 66 du LMOSFET 60 (p.ex. orientée parallèlement aux crêtes et creux répétitifs 54 et 56) peut, elle aussi, présenter cette forme en onde triangulaire, ce qui donne une région de canal 66 qui, en raison des crêtes 54 et de creux 56 répétitifs, a une plus grande largeur de canal (p.ex. un plus grand pourtour de canal). Comme indiqué plus haut, cette largeur accrue de la région de canal 66 du LMOSFET 60 peut réduire une ou plusieurs résistances individuelles (p.ex. la résistance de canal et/ou la résistance de contact entre les régions de source/drain et N+ 18) du dispositif LMOSFET 60 et, de ce fait, réduire la résistance à l'état passant du dispositif LMOSFET 60. Les figures 5 et 6 sont des vues schématiques de formes de réalisation de dispositifs MOSFET à géométrie non plane. En particulier, la Figure 5 représente un dispositif DMOSFET 70 à SiC, ci-après appelé dispositif MOSFET 70, à profil 72 de dispositif ressemblant à une onde carrée à crêtes rectangulaires 74 et creux rectangulaires 76 répétitifs. La Figure 6 représente un dispositif DMOSFET 80 à SiC à profil de dispositif ressemblant à une onde sinusoïdale à crêtes arrondies 84 et creux arrondis 86 répétitifs. Les profils de dispositifs décrits (p.ex. les profils 52, 72 et 82 de dispositifs) ne constituent que des exemples de profils non plans et ne sont pas destinés à limiter l'invention. Par ailleurs, on notera que les dispositifs MOSFET 70 et 80 respectivement illustrés sur les figures 5 et 6 peuvent comporter un certain nombre d'éléments de dispositifs correspondants (p.ex. le contact de drain 12, le substrat 14 de type N, la couche 16 de type N à gradient de concentration d'impuretés, le puits 18 de type P, la région 20 dopée N+, le contact de source 22, la couche de diélectrique 24 et la grille 26) mentionnés plus haut pour le dispositif MOSFET 10 de la Figure 1. Le profil en onde carrée 72 de la surface du dispositif MOSFET 70 représenté sur la Figure 5 donne une forme similaire en onde carrée (p.ex. avec les crêtes 74 et creux 72 répétitifs) à la surface de la couche 16 à gradient de concentration d'impuretés, au puits P 18, à la région N+ 20, au contact de source 22, au diélectrique 24 de grille et à la grille 26. De même, le profil en onde sinusoïdale 82 de la surface du dispositif MOSFET 80 représenté sur la Figure 6 donne une forme en onde sinusoïdale (p.ex. avec des crêtes 84 et des creux 86 répétitifs) à la surface de la couche 16 à gradient de concentration d'impuretés, au puits P 18, à la région N+ 20, au contact de source 22, au diélectrique 24 de grille et à la grille 26. De plus, les régions de canaux 28 des dispositifs MOSFET 70 et 80 (p.ex. orientées parallèlement aux crêtes répétitives 74 et 84 et aux creux 76 et 86 répétitifs respectifs) peuvent avoir une plus grande largeur de canaux (p.ex. un plus grand pourtour de canaux), en comparaison d'un dispositif plan, grâce aux crêtes répétitives (p.ex. les crêtes rectangulaires 74 ou les crêtes arrondies 84) et aux creux répétitifs (p.ex. les creux rectangulaires 76 ou les creux arrondis 86). Comme indiqué plus haut, la largeur accrue de la région de canal 28 des dispositifs MOSFET 70 et 80 peut réduire une ou plusieurs résistances individuelles (p.ex. la résistance de canal et/ou la résistance de contact entre les régions de source et N+ 18)) des dispositifs MOSFET 70 et 80 et, de ce fait, réduire la résistance à l'état passant des dispositifs respectifs. On notera que des techniques classiques de fabrication de semiconducteurs (p.ex. la photolithographie, l'implantation d'ions, le recuit, le dépôt en phase vapeur par voie chimique (DVC), le dépôt de diélectrique, le dépôt de métal de grille, la formation de contacts ohmiques, etc.) peuvent servir pour fabriquer un dispositif MOSFET non plan à SiC (p.ex. les dispositifs MOSFET 50, 60, 70 et 80 des figures 3 à 6). Par exemple, dans certaines formes de réalisation, une surface non plane en SiC (p. ex. ayant un profil en onde triangulaire 52 représenté sur les figures 3 et 4, ayant un profil en onde carrée 72 représenté sur la Figure 5 ou un profil en onde sinusoïdale 82 représenté sur la Figure 6) peut être formée par gravure par voie humide ou sèche à l'aide d'un masque lithographique. Ainsi, la forme des creux peut être déterminée, par exemple, par la chimie/les conditions d'attaque, la matière du masque (p.ex. un masque de réserve oblique destiné à un processus de gravure oblique ou un procédé de gravure de profil conique) et/ou des techniques lithographiques à échelle de gris. Les figures 7 et 8 illustrent un exemple de caractéristiques de dispositifs MOSFET fabriqués en utilisant différentes géométries ou orientations, obtenues par simulation numérique. Les paramètres de la simulation comprennent : un substrat en SiC, le dopage d'une couche à gradient de concentration d'impuretés de 8 x 1016 cm-3, une profondeur de creux de 1 iam, un écartement de creux de 2 iam, une longueur de canal de 0,7 iam, une mobilité de 15 cm2/Vs dans le canal d'inversion. La Figure 7 est un graphique 120 des caractéristiques de drain (p.ex. l'intensité du courant de drain (Id) par rapport à la tension source-drain (Vds) à une tension de grille d'environ 20 V) de différents dispositifs MOSFET, pour comparaison. Comme illustré sur le graphique 120, un dispositif MOSFET plan (p.ex. le dispositif MOSFET 10 de la Fig. 1) représenté par la courbe 122 a une pente inférieure à celle de la courbe 124, laquelle représente un dispositif MOSFET non plan (p.ex. le dispositif MOSFET 50 de la Figure 3). Par exemple, le dispositif MOSFET non plan 50 de la Figure 3 possède une superficie environ 1,4 fois plus grande que celle du dispositif MOSFET 10 de la Figure 1, ce qui réduit d'environ 14 % la résistance totale à l'état passant, Rds(on), du dispositif MOSFET non plat. De plus, la Figure 8 est un graphique 130 des caractéristiques intensité-tension (IV) inverses (p.ex. l'intensité (Id) du courant de drain par rapport à la tension source-drain (Vds)) de différents dispositifs MOSFET, pour comparaison. Comme illustré sur le graphique 130, la courbe 132, représentant un dispositif MOSFET plan (p. ex. le dispositif MOSFET 10 de la figure 1) possède, à certaines tensions (p.ex. lorsque Vds est supérieure à environ 1500 V), une intensité inférieure à celle de la courbe 134, représentant un dispositif MOSFET non plan (p.ex. le dispositif MOSFET 50 de la Figure 3). De la sorte, les caractéristiques IV inverses illustrées sur le graphique 130 indiquent globalement une légère réduction (p.ex. d'environ 3 %) de la capacité de blocage pour le dispositif MOSFET non plan (p. ex. le dispositif MOSFET 50 de la Figure 3) en comparaison du dispositif MOSFET plan (p.ex. le dispositif MOSFET 10 de la Figure 1). On notera que, dans certaines situations, cette réduction de la capacité de blocage observée pour certains dispositifs MOSFET non plans (p.ex. le dispositif MOSFET 50 de la Figure 3) peut empêcher l'utilisation de tels dispositifs non plans dans certaines applications. Cependant, on notera également que, dans certaines formes de réalisation, telles que les dispositifs 70 et 80 respectivement des figures 5 et 6, ayant un puits P 18 dépourvu des angles vifs, les crêtes 54 et les creux ou tranchées 56 représentés sur la Figure 3 peuvent permettre une capacité de blocage comparable à celle des dispositifs MOSFET plans (p.ex. le dispositif MOSFET 10 de la Figure 1). Compte tenu de ce qui précède, la Figure 9 est une vue en coupe de la forme de réalisation du dispositif 50 représentée sur la Figure 3, prise suivant la ligne 10-10. De la sorte, le dispositif MOSFET 50 représenté sur la Figure 9 comporte des éléments présentés plus haut (p.ex. le contact de drain 12, le substrat 14, la couche 16 à gradient de concentration d'impuretés, le puits P 18, la région N+ (non représentée), la couche de diélectrique 24 et la grille 26). En outre, la Figure 9 représente le profil en onde triangulaire 52 du dispositif, qui comprend les crêtes 54 et les creux 56. Pour faciliter la présentation de diverses dimensions du profil 52 du dispositif, la Figure 9 comprend des traits verticaux discontinus 142 et 144, globalement perpendiculaires à la face inférieure ou au contact de drain 12 du dispositif de MOSFET 50. Pour faciliter encore la présentation, la Figure 9 comprend aussi des traits discontinus 146 et 148 qui suivent et s'étendent respectivement depuis une partie de l'interface entre le puits P 18 et la couche 16 à gradient de concentration d'impuretés. Les traits discontinus 142 et 146 représentés sur la Figure 9 définissent une distance 150, laquelle peut être appelée longueur d'onde ou pas du profil en onde triangulaire 52 du dispositif. Ainsi, sur la distance 150, certains composants du dispositif MOSFET 50 (p.ex. la couche 16 à gradient de concentration d'impuretés, la région de puits P 18, la région N+ (non représentée), le diélectrique 24 de grille et la grille 26) peuvent passer par un cycle complet depuis une tranchée 56 (p.ex. un minimum local), via une crête 54 (p.ex. un maximum local), et retour à un autre creux 56. De plus, la Figure 9 représente une inclinaison 152 du profil en onde triangulaire 52 du dispositif, qui est représentée s'étendant du puits P 18 au trait vertical discontinu 142. La Figure 9 représente aussi deux distances 154 et 156 qui s'étendent respectivement depuis les traits discontinus 146 et 148 jusqu'à différents points à l'interface entre la couche 16 à gradient de concentration d'impuretés et le puits P 18, et indiquent globalement l'amplitude du profil en onde triangulaire 52 du dispositif. Bien que, dans certaines formes de réalisation, les distances 154 et 156 puissent être les mêmes, comme illustré sur la Figure 9, dans d'autres formes de réalisation les distances 154 et 156 peuvent être différentes. On notera que la forme particulière du profil en onde triangulaire 52 du dispositif peut dépendre, au moins en partie, de la distance 150, de l'inclinaison 152, de la distance 154 et/ou de la distance 156. On notera également que, comparé au dispositif MOSFET plan 10 représenté sur la Figure 1, le dispositif MOSFET 50 représenté sur la figure 9 assure globalement un agrandissement du pourtour du canal de conduction (p.ex. un élargissement de la région de canal 28) équivalent à environ le double de la distance 154 (ou 156) divisé par la distance 150 (p.ex. la longueur d'onde ou le pas du profil en onde triangulaire 52 du dispositif). De plus, dans certaines formes de réalisation, le dispositif MOSFET 50 représenté sur la Figure 9 peut avoir certaines dimensions. Par exemple, dans certaines formes de réalisation, la distance 150 (p.ex. la longueur d'onde ou le pas du profil en onde triangulaire 52 du dispositif) peut être supérieure ou égale à environ le double du total d'une profondeur 158 des creux. On notera que la profondeur 158 des tranchées 56 correspond globalement à une hauteur 158 des crêtes intermédiaires 54 et, de la sorte, la profondeur des creux et la hauteur des crêtes peuvent être utilisées ici d'une façon interchangeable. Dans certaines formes de réalisation, la profondeur 158 des creux peut être choisie pour assurer le meilleur compromis entre la résistance à l'état passant (p.ex. Rds(on)) et la capacité de blocage (p.ex. la tension de blocage (BV)). Ainsi, si la profondeur 158 des creux est suffisamment grande, les creux 56 peuvent occuper une très grande partie de l'épaisseur 160 de la couche 16 à gradient de concentration d'impuretés, ce qui risque de nuire à la capacité de blocage du dispositif MOSFET 50. D'autre part, si l'épaisseur 160 de la couche 16 à gradient de concentration d'impuretés est suffisamment grande pour loger des tranchées plus profondes 56 sans nuire à la capacité de blocage du dispositif MOSFET 50, la résistance à l'état passant, Rds(on), du dispositif MOSFET 50 peut être plus grande du fait de la résistance accrue de la couche à gradient de concentration d'impuretés plus épaisse 16. Ainsi, dans certaines formes de réalisation, la profondeur 158 des tranchées 56 peut être inférieure ou égale à environ 10 % de l'épaisseur 160 de la couche 16 à gradient de concentration d'impuretés, ce qui peut convenablement assurer la résistance à l'état passant (p.ex. Rds(on)) tout en préservant une capacité de blocage correcte. Soit dit en passant, bien que le MOSFET vertical 50 puisse être réalisé avec des dimensions et/ou des concentrations de dopant particulières, comme expliqué plus haut et ci-après, le LMOSFET 60 de la Figure 4 peut, dans certaines formes de réalisation, être réalisé avec une plus grande diversité de dimensions (p.ex. n'importe quelle profondeur de creux raisonnable 158) et/ou de plus fortes concentrations de dopant. Comme illustré sur la Figure 10, d'autres solutions peuvent servir pour permettre des tranchées plus profondes 56 (p. ex., des tranchées 56 d'une plus grande profondeur 158). Par exemple, la Figure 10 représente un dispositif MOSFET 170, qui est une forme de réalisation du dispositif MOSFET 50 représenté sur la figure 9 qui a des tranchées plus profondes 56 (p.ex. une plus grande valeur pour le rapport de la profondeur 158 des tranchées 56 à l'épaisseur 160 de la couche 16 à gradient de concentration d'impuretés). En outre, le dispositif MOSFET 170 réussit à posséder ces tranchées plus profondes 56 sans compromis entre la résistance à l'état passant Rds(on) et la capacité de blocage Pour la forme de réalisation illustrée, des tranchées plus profondes 56 sont obtenues en fabriquant une région dopée 172 (p.ex. par implantation de dopants ou par croissance épitaxiale) dans chaque crête 54 (p.ex. entre chaque creux 56) du dispositif MOSFET 170 avant la formation des creux. On notera que la protection contre les champs électriques assurée par la géométrie non plane (par exemple le profil en onde triangulaire 52 du dispositif MOSFET 170) peut permettre un plus fort dopage dans les régions 172 (p.ex. par rapport à la concentration dans la couche 16 à gradient de concentration d'impuretés) sans nuire aux performances de blocage du dispositif MOSFET 170. Par exemple, dans certaines formes de réalisation, la concentration de dopant (p.ex. exprimée en centimètres cubes inverses (1/cm3)) dans les régions 172 peut être déterminée d'après la charge critique, Qcr, qui peut être calculée à l'aide de la formule : Qcr = Ec*c, où E, est le champ électrique maximal que le semiconducteur peut supporter avant claquage, et où c est la permittivité absolue du matériau semiconducteur (p.ex. 1 x 1013 cm-2 pour le SiC). De la sorte, dans certaines formes de réalisation, la concentration de dopant peut être inférieure ou égale à environ le double de la charge critique (p.ex. 2 Q') divisé par la distance a 155 (p.ex. la largeur des crêtes 54, la distance entre des régions de puits situées sur les parois latérales des crêtes 54), comme illustré sur la Figure 10. Dans certaines formes de réalisation, puisque la distance 155 peut varier avec la profondeur 158 des tranchées, la concentration de dopant, N, entre les régions de puits peut donc varier suivant la relation : N Dans certaines formes de réalisation, la profondeur 194 des creux peut être choisie pour assurer le meilleur compromis entre la résistance à l'état passant, Rds(on) et la capacité de blocage. Ainsi, si la profondeur 194 des creux ou tranchées est suffisamment grande, les creux 76 peuvent occuper une très grande partie de l'épaisseur 198 de la couche 16 à gradient de concentration d'impuretés, ce qui risque de nuire à la capacité de blocage (p.ex. BV) du dispositif MOSFET 70. D'autre part, si l'épaisseur 198 de la couche 16 à gradient de concentration d'impuretés est suffisamment grande pour loger un puits P 18 plus profond sans nuire à la capacité de blocage du dispositif MOSFET 70, la résistance à l'état passant, Rds(on), du dispositif MOSFET 70 peut être plus grande du fait de la résistance accrue de la couche à gradient de concentration d'impuretés plus épaisse 16. Ainsi, dans certaines formes de réalisation, la profondeur 106 du puits P 18 peut être inférieure ou égale à environ 10 % de l'épaisseur 198 de la couche 16 à gradient de concentration d'impuretés, ce qui peut convenablement assurer la résistance à l'état passant tout en préservant une capacité de blocage correcte. Comme illustré sur la Figure 12, d'autres solutions peuvent servir pour permettre des creux rectangulaires plus profonds 76 (p. ex., des puits P 18 d'une plus grande profondeur 196). Par exemple, la Figure 12 représente un dispositif MOSFET 200, qui est une forme de réalisation du dispositif MOSFET 70 représenté sur la Figure 11 qui a des creux rectangulaires plus profonds 76 (p.ex. une plus grande valeur pour le rapport de la profondeur 196 du puits P à l'épaisseur 198 de la couche 16 à gradient de concentration d'impuretés). En outre, le dispositif MOSFET 200 réussit à posséder ces creux plus profonds 76 sans compromis entre la résistance à l'état passant et la capacité de blocage. Ainsi, pour la forme de réalisation illustrée, des creux plus profonds 76 (par exemple un puits P 18 qui s'étend plus profondément dans la couche 16 à gradient de concentration d'impuretés) sont réalisés en fabriquant une région dopée 202 dans chaque crête rectangulaire 74 (p.ex. entre chaque crête rectangulaire 76) du dispositif MOSFET 200 (p. ex. avant la formation des creux). On notera que la protection contre les champs électriques assurée par la géométrie non plane (par exemple le profil en onde carrée 72 du dispositif MOSFET 200) peut permettre un plus fort dopage dans les régions 202 (par rapport à la concentration de dopant dans la couche 16 à gradient de concentration d'impuretés) sans nuire aux performances du dispositif MOSFET 200. Par exemple, dans certaines formes de réalisation, la concentration de dopant (p.ex. en unités par centimètre cube (cm-3)) dans les régions 202 peut être déterminée d'après la charge critique, Qcr, qui peut être calculée à l'aide de la formule : Qcr = Ec*c, où E, est le champ électrique maximal que le semiconducteur peut supporter avant claquage, et où c est la permittivité absolue du matériau semiconducteur (p.ex. 2 x 1013 cm-2 pour le SiC). De la sorte, dans certaines formes de réalisation, la concentration de dopant peut être inférieure ou égale à environ le double de la charge critique (p.ex. 2 Q') divisé par la distance a 187 (p.ex. la largeur des crêtes 74, la distance entre des régions de puits situées sur les parois latérales des crêtes 74), comme illustré sur la Figure 11. On comprendra donc que, dans certaines formes de réalisation, en utilisant les dimensions particulières du dispositif MOSFET (p.ex. les distances 190, 194, 196, 198 et l'inclinaison 192) et le dopage (p.ex. dans la couche 16 à gradient de concentration d'impuretés et les régions dopées 202) pendant la fabrication, on peut obtenir des creux rectangulaires plus profonds 76, ce qui peut permettre une résistance réduite du dispositif (p.ex. une plus grande mobilité dans les canaux, une moindre résistance à l'état conducteur) sans préjudice pour la capacité de blocage du dispositif. On notera également que la solution décrite ci-dessus peut aussi s'appliquer à des structures cellulaires (p.ex. triangulaires, carrées, alvéolaires, etc.). Par exemple, la Figure 13 est une vue de haut en bas d'une conception cellulaire hexagonale 210, qui comprend un exemple de zones actives de MOSFET 212. Pendant la fabrication des dispositifs MOSFET illustrés 212, des creux identiques (indiqués par les traits 216) sont réalisés simultanément de façon que chaque creux soit orienté perpendiculairement au pourtour du canal. Le nombre de creux par côté d'une cellule dépend de la taille de la cellule et de l'écartement des creux. Les effets techniques de la présente solution comprennent une réduction de la résistance dans les dispositifs à semiconducteur 30 (p.ex. les MOSFET, les IGBT et autres dispositifs à semiconducteurs appropriés). Les présentes formes de réalisation comprennent des dispositifs non plans à semiconducteurs (p.ex. des dispositifs à SiC) qui créent une superficie accrue par dispositif et une plus grande largeur de canal (p. ex. un plus grand pourtour de canal), ce qui permet de fabriquer des dispositifs à SiC à moindre résistance. Les formes de réalisation de dispositifs décrites créent une plus grande superficie effective par surface de puce, ce qui, en plus de réduire la résistance dans le canal, peut réduire une ou plusieurs résistances de contacts par un agrandissement de la surface de contact à des interfaces dans la structure des dispositifs à SiC. En outre, cette solution peut aussi s'appliquer à des types cellulaires de dispositifs à Sic, notamment des structures alvéolaires, pour améliorer la conduction dans le canal et/ou réduire la résistance à l'état passant. REVENDICATIONS1. Dispositif (10, 50, 60, 70, 80, 170) à semiconducteur, comportant : une couche (16) à gradient de -concentration d'impuretés disposée sur un substrat (14), la couche (16) à gradient de concentration d'impuretés comprenant une surface non plane pourvue d'une pluralité de reliefs répétitifs (54, 74, 84 ; 56, 76, 86) orientés parallèlement à une longueur d'un canal (28) du dispositif (10, 50, 60, 70, 80, 170) à semiconducteur, chacun des reliefs répétitifs (54, 74, 84 ; 56, 76, 86) ayant une concentration de dopant supérieure à un reste de la couche (16) à gradient de concentration d'impuretés. 2. Dispositif (10, 50, 60, 70, 80, 170) selon la revendication 1, comportant en outre une région de puits non plane (18) ajustée sur une partie de la surface non plane de la couche (16) à gradient de concentration d'impuretés. 3. Dispositif (10, 50, 60, 70, 80, 170) selon la revendication 2, dans lequel une hauteur (158, 194) de chacun des différents reliefs répétitifs (54, 74, 84 ; 56, 76, 86) est inférieure ou égale à environ 10 % d'une épaisseur (160, 198) de la couche (16) à gradient de concentration d'impuretés. 4. Dispositif (10, 50, 60, 70, 80, 170) selon la revendication 2, comportant en outre un contact de source non plat (22) ajusté par-dessus au moins une partie de la région de puits non plane (18). 5. Dispositif (10, 50, 60, 70, 80, 170) selon la revendication 2, comportant en outre une seconde région de puits non plane (18) ajustée sur une seconde partie de la surface non plane de la couche (16) à gradient de concentration d'impuretés, et comportant uncontact de drain non plan (12) ajusté par-dessus au moins une partie de la seconde région de puits non plane (18). 6. Dispositif (10, 50, 60, 70, 80, 170) selon la revendication 2, comportant en outre une couche de diélectrique non plane (24) ajustée par-dessus au moins une partie de la couche (16) à gradient de concentration d'impuretés et une partie de la région de puits (18) et une grille non plane (26) ajustée par-dessus au moins une partie de la couche de diélectrique non plane (24). 7. Dispositif (10, 50, 60, 70, 80, 170) selon la revendication 1, dans lequel la couche (16) à gradient de concentration d'impuretés comprend une couche à gradient de concentration d'impuretés en carbure de silicium (SiC). 8. Dispositif (10, 50, 60, 70, 80, 170) selon la revendication 1, dans lequel les reliefs répétitifs (54, 74, 84 ; 56, 76, 86) comprennent des crêtes triangulaires répétitives (54, 74, 84). 9. Dispositif (10, 50, 60, 70, 80, 170) selon la revendication 8, dans lequel les crêtes triangulaires répétitives (54, 74, 84) créent un élargissement du canal (28) égal à environ 2a/b, a étant une longueur d'un côté des crêtes triangulaires répétitives (54, 74, 84), et !y étant une longueur d'une base des crêtes triangulaires répétitives (54, 74, 84) ou un écartement des crêtes triangulaires répétitives (54, 74, 84), 10. Dispositif (10, 50, 60, 70, 80, 170) selon la revendication 1, dans lequel les reliefs répétitifs (54, 74, 84 ; 56, 76, 86) comprennent des crêtes rectangulaires ou trapézoïdales répétitives (74). 11. Dispositif (10, 50, 60, 70, 80, 170) selon la revendication 10, dans lequel les crêtes rectangulaires répétitives (74) créent un élargissement de la région de canal (28) égale à environ (2a+b)/b, où a est une hauteur (158) des crêtesrectangulaires répétitives (74) et b est un écartement des crêtes rectangulaires répétitives (74). 12. Dispositif (10, 50, 60, 70, 80, 170) selon la revendication 1, dans lequel la concentration de dopant dans les reliefs répétitifs (54, 74, 84 ; 56, 76, 86) est inférieure ou égale à environ le double d'une charge critique de la couche (16) à gradient de concentration d'impuretés divisé par une largeur des reliefs répétitifs (54, 74, 84 ; 56, 76, 86). 13. Dispositif (10, 50, 60, 70, 80, 170) selon la 10 revendication 1, lequel étant un dispositif cellulaire à semiconducteur d'un type à cellules triangulaires, carrées ou alvéolaires. 14. Procédé de fabrication de dispositif à semiconducteur, comportant 15 la formation d'une couche épitaxiale de semiconducteur (16) à surface non plane, la surface non plane ayant une pluralité de reliefs répétitifs triangulaires, rectangulaires ou ronds à dopage supérieur à celui d'un reste de la couche épitaxiale de semiconducteur (16) ; 20 la formation d'une région de puits non plane (18) dans au moins une partie de la surface non plane de la couche épitaxiale de semiconducteur (16)-;-et la formation d'une région N+ ou P+ non plane (20) dans au moins une partie de la région de puits non plane (18). 25 15. Procédé selon la revendication 14, comportant : le dépôt d'une couche de diélectrique non plane (24) ajustée par-dessus au moins une partie de la couche épitaxiale de semiconducteur (16) ; et le dépôt d'une grille non plane (26) ajustée par-dessus au 30 moins une partie de la couche de diélectrique non plane (24). 16. Procédé selon la revendication 14, dans lequel la formation de la couche épitaxiale de semiconducteur (16) à surface non plane comprend l'utilisation de techniques à masque de réserve oblique, de techniques lithographiques à échelle de gris ou de combinaisons de celles-ci. 17. Procédé selon la revendication 14, dans lequel la formation de la couche épitaxiale de semiconducteur (16) comprend la formation des reliefs répétitifs triangulaires, rectangulaires ou ronds (54, 74, 84 ; 56, 76, 86) à concentration de dopant inférieure ou égale à environ le double d'une charge critique de la couche épitaxiale de semiconducteur (16) divisé par une largeur des reliefs répétitifs triangulaires, rectangulaires ou ronds (54, 74, 84 ; 56, 76, 86), 18. Procédé selon la revendication 14, dans lequel la formation de la couche épitaxiale de semiconducteur (16), la formation de la région de puits non plane (18) et la formation de la région N+ ou P+ non plane (20) comprennent chacune l'utilisation de l'implantation ionique afin de modifier une concentration de dopant dans une partie respective de la couche épitaxiale de semiconducteur.