FR 3001576 A1 20140801 FR 1350814 A 20130131 B12185 - 12-GR3-0670 1 PROCEDE POUR FORMER DES LIGNES D'INTERCONNEXION Domaine La présente description concerne un procédé pour former des lignes d'interconnexion sur un circuit intégré, et un circuit intégré comprenant des lignes d'interconnexion. Arrière-plan Les couches d'interconnexion d'un circuit intégré permettent de réaliser des connexions électriques avec divers dispositifs de silicium sous-jacents, couille des transistors ou d'autres composants. Afin d'obtenir une solution qui soit relativement économique en termes de surface et de coût, une couche d'interconnexion est en général basée sur une série de lignes d'interconnexion parallèles formées à travers le circuit intégré. Ces lignes parallèles sont modifiées pour s'adapter à une application donnée par des éléments tels que des connexions entre les lignes et des découpes dans les lignes. Pour des technologies d'interconnexion dans lesquelles on doit atteindre entre les lignes un pas inférieur ou égal à 90 nm, on a proposé d'utiliser des masques unidirectionnels, ce qui signifie que chaque masque comprend des lignes OU des portions de lignes s'étendant dans une seule direction. Cela signifie qu'il y a une contrainte supplémentaire en ce qu'il n'est plus possible de former, en même temps que les lignes 2185 - 12-GR3-0670 2 d'interconnexion parallèles, des connexions s'étendant perpendiculairement à ces lignes. Ces contraintes ajoutent de la complexité et du coût au processus de formation d'interconnexions. Par conséquent, il existe un besoin général d'un procédé amélioré pour former, sur un circuit intégré, des lignes d'interconnexion ayant un faible pas. Résumé Un objet de mode de réalisation de la présente 10 description est de répondre au moins partiellement à un ou plusieurs besoins de l'art antérieur. Selon un aspect, on prévoit un procédé comprenant les étapes suivantes : former une pluralité de lignes parallèles en un matériau sacrificiel sur une couche de matériau conducteur 15 d'un circuit intégré, les lignes parallèles étant séparées par des tranchées, au moins l'une des lignes étant interrompue dans sa longueur par une ouverture la divisant en une première et une deuxième portion de ligne séparées par un espace ; former des espaceurs dans les tranchées sur des côtés latéraux des portions 20 de ligne, et remplissant au moins une partie inférieure de l'ouverture entre les portions de ligne ; retirer le matériau sacrificiel par une gravure ; et former des lignes d'interconnexion en ledit matériau conducteur sur la base d'un motif défini par les espaceurs. 25 Selon un mode de réalisation, les espaceurs ont une largeur comprise entre 18 et 45 nm, et l'espace entre les première et deuxième portions de ligne est compris entre 1,25 et 1,75 fois la largeur des espaceurs. Selon un mode de réalisation, les tranchées séparant 30 les lignes parallèles ont une largeur comprise entre 54 et 135 nui. Selon un mode de réalisation, la formation de la pluralité de lignes parallèles en matériau sacrificiel comprend la réalisation d'une découpe pour former l'ouverture dans ladite 35 au moins une ligne. B12185 - 12-GR3-0670 3 Selon un mode de réalisation, l'espaceur remplissant l'ouverture définit, pendant la formation des lignes d'interconnexion, une connexion entre des première et deuxième lignes d'interconnexion parallèles adjacentes, le procédé comprenant en 5 outre : faire une première découpe interrompant la première ligne d'interconnexion dans sa longueur pour former une première et une deuxième portion de ligne d'interconnexion ; et faire une deuxième découpe interrompant la deuxième ligne d'interconnexion dans sa longueur pour former une troisième et une quatrième 10 portion de ligne d'interconnexion, les première et quatrième portions de lignes d'interconnexion étant connectées électriquement par ladite connexion. Selon un mode de réalisation, la distance entre les centres des première et deuxième découpes est inférieure à 15 80 nm, et les première et deuxième découpes sont formées par des première et deuxième opérations de photolithographie. Selon un mode de réalisation, la distance entre les centres des première et deuxième découpes est égale à au moins 80 nm, et les première et deuxième découpes sont formées par une 20 seule opération de photolithographie. Selon un mode de réalisation, le matériau conducteur est du silicium polycristallin. Selon un mode de réalisation, la pluralité de lignes parallèles en matériau sacrificiel est formée sur une couche de 25 masque dur formée sur la couche de matériau conducteur, la formation des lignes d'interconnexion comprenant la réalisation d'une gravure pour retirer la couche de masque dur là où elle n'est pas protégée par les espaceurs. Selon un mode de réalisation, la formation des espa30 ceurs comprend : déposer une couche d'oxyde de silicium ; et graver partiellement la couche d'oxyde de silicium pour exposer partiellement le fond des tranchées. Selon un autre aspect, on prévoit un circuit intégré comprenant : une pluralité de lignes d'interconnexion parai-35 lèles ; et une connexion connectant électriquement entre elles 2185 - 12-GR3-0670 4 des première et deuxième lignes adjacentes des lignes d'interconnexion parallèles, la distance séparant les deux lignes d'interconnexion adjacentes étant comprise entre 26 et 45 nm, et les deux lignes d'interconnexion adjacentes et ladite connexion étant dans une même couche du circuit intégré. Selon un mode de réalisation, la première ligne d'interconnexion est interrompue dans sa longueur par une première découpe la divisant en une première et une deuxième portion de ligne d'interconnexion ; et la deuxième ligne d'interconnexion est interrompue dans sa longueur par une deuxième découpe la divisant en une troisième et une quatrième portion de ligne d'interconnexion, les première et quatrième portions de ligne étant connectées électriquement par ladite connexion. Brève description des dessins Les caractéristiques et avantages susmentionnés, et d'autres, apparaîtront clairement avec la description détaillée suivante de modes de réalisation, faite à titre d'illustration et non de limitation, en faisant référence aux dessins joints, dans lesquels : la figure 1 illustre, en vue à plat, une portion d'un circuit intégré comprenant des lignes d'interconnexion parallèles ; la figure 2 est une vue en coupe de lignes d'inter-25 connexion parallèles du circuit intégré de la figure 1 ; la figure 3 illustre, en vue à plat, une portion d'un circuit intégré comprenant des lignes d'interconnexion parallèles selon un exemple de réalisation de la présente description ; 30 la figure 4 est une vue en coupe des lignes d'inter- connexion parallèles du circuit intégré de la figure 3 selon un exemple de réalisation de la présente description ; les figures 5A à 5F illustrent, en vue à plat, une portion d'un circuit intégré pendant des étapes d'un procédé de 2185 - 12-GR3-0670 formation de lignes d'interconnexion selon un exemple de réalisation de la présente description ; les figures EA à 6G sont des vues en coupe du circuit intégré des figures 5A à 5F selon un exemple de réalisation de 5 la présente description ; et la figure 7 illustre, en vue à plat, des lignes d'interconnexion selon un exemple de réalisation de la présente description. COREle cela est normal dans le cas de dessins de 10 structures à semiconducteurs, les diverses figures ne sont pas tracées à l'échelle. Description détaillée de modes de réalisation de Là présente description La figure 1 illustre, en vue à plat, une portion 100 d'un circuit intégré comprenant des lignes d'interconnexion 15 formées selon un procédé qui a été proposé. Quatre lignes d'interconnexion parallèles 102, 104, 106 et 108 sont illustrées, formées par exemple en silicium polycristallin. Une connexion 110 perpendiculaire aux lignes connecte électriquement les lignes 104 et 106. La ligne 104 est 20 interrompue dans sa longueur par une découpe 112 représentée sous forme d'un rectangle en pointillés en figure 1, représentant une ouverture dans un masque dur utilisé pour former cette découpe. Ainsi, la ligne 104 est divisée en deux portions de ligne 104A et 1043. La ligne 106 est aussi interrompue dans 25 sa longueur par une découpe 114 représentée par un rectangle en pointillés en figure 1, représentant une ouverture dans un masque dur utilisé pour former cette découpe. Ainsi, la ligne 106 est divisée en deux portions de ligne 106A et 106B. La connexion 110 connecte par exemple la portion de ligne 104A à la 30 portion de ligne 1063. Dans un exemple, des régions actives 116 et 118 sont présentes dans une couche semiconductrice sous-jacente, la région 116 étant par exemple en dessous des portions de ligne 104A et 106A, et la région 118 étant par exemple en dessous des 35 portions de ligne 104B et 1063. Un ou plusieurs contacts (non B12185 - 12-GR3-0670 6 représentés en figure 1) sont par exemple formés entre la portion de ligne 104A et/ou 106A et la région active 116 sous-jacente, et/ou entre la portion de ligne 104B et/ou 106B et la région active 118 sous-jacente. Le pas des lignes 102 à 108 en figure 1 est par exemple aussi faible que 64 nm dans le dispositif final. Le pas est défini comme étant la distance entre un bord d'une ligne donnée et le même bord d'une ligne adjacente, COMIle cela est représenté par les pas P1 et P2 en figure 1. A titre de variante, le pas peut être défini comme étant la distance entre le centre d'une ligne donnée et le centre d'une ligne adjacente. Cela correspond par exemple à une distance d d'environ 50 mm séparant une ligne de la suivante. Pour atteindre un pas aussi faible, le procédé pour former les lignes 102 à 108 implique la formation de lignes impaires et paires en utilisant des masques séparés. Par exemple les lignes 102 et 106 sont formées dans une première étape de photolithographie en utilisant un premier masque, et les lignes 104 et 108 sont formées dans une étape de photolithographie suivante en utilisant un autre masque. Tout défaut d'alignement entre ces masques pourrait conduire à des variations du pas entre des lignes alternées, conduisant par exemple à une différence entre les pas Pl et P2 en figure 1. Le pas P1 est le pas correspondant à l'intervalle entre les lignes 102 et 104, et entre les lignes 106 et 108. Le pas P2 est le pas correspondant à l'intervalle entre les lignes 104 et 106. La connexion 110 est formée pendant une étape de photolithographie séparée en utilisant un autre masque de photolithographie, et si d'autres connexions similaires doivent être formées relativement près les unes des autres, deux étapes de photolithographie peuvent être nécessaires pour former la totalité de ces connexions. En raison de leur proximité mutuelle, les découpes 112 et 114 sont par exemple formées pendant deux autres étapes de photolithographie, chacune utilisant un autre masque de 35 photolithographie. B12185 - 12-GR3-0670 7 Ainsi, un tel procédé de formation des interconnexions de la figure 1 implique par exemple l'utilisation d'au moins quatre à six masques. La figure 2 est une vue en coupe prise suivant une 5 ligne en pointillés A-A en figure 1, qui passe perpendiculairement aux lignes d'interconnexion 102 à 108, et passe à travers la connexion 110. Comme cela est illustré en figure 2, le dispositif comprend une couche de dispositif semiconducteur 200, sur 10 laquelle les lignes d'interconnexion en silicium polycristallin 102 à 108 sont formées. Ces lignes 102 à 108 sont formées dans une couche 202 à un niveau correspondant du circuit intégré. La connexion 110 connectant les portions de ligne 104A et 106B est formée dans une autre couche 204, à un autre niveau dans le 15 circuit intégré. En particulier, cette connexion 110 est introduite après la formation des lignes. Par conséquent, pour établir un contact avec les portions de ligne 104A et 106B, une surface supérieure de ces portions de ligne est exposée et un matériau formant la connexion est déposé. Les lignes 102 à 108 20 et la connexion 110 sont par exemple recouvertes d'une couche 206 d'un matériau isolant. La figure 3 illustre une vue à plat d'une portion 300 d'un circuit intégré comprenant des lignes d'interconnexion selon un exemple de réalisation de la présente description. 25 Quatre lignes d'interconnexion parallèles 302, 304, 306 et 308 sont illustrées. Les lignes d'interconnexion 304 et 306 sont connectées électriquement par une connexion 310, qui est par exemple sensiblement perpendiculaire aux lignes 304 et 306. Comme dans le mode de réalisation de la figure 1, la ligne 30 304 est interrompue dans sa longueur par une découpe 312, qui divise la ligne 304 en des portions de ligne séparées 304A et 304B. De façon similaire, la ligne 306 est interrompue dans sa longueur par une découpe 314, qui divise la ligne 306 en des portions de. ligne séparées 306A et 306B. La connexion 310 B12185 - 12-GR3-0670 8 connecte électriquement, dans cet exemple, les portions de ligne 304A et 306E. Les pas P1 entre les lignes 302 et 304 et P2 entre les lignes 304 et 306 sont par exemple les mêmes en raison d'un auto-alignement de ces lignes, comme cela sera décrit plus en détail ci-après. Ce pas est par exemple compris entre 36 et 90 nm. Cela correspond par exemple à une distance d comprise entre 26 et 45 nm séparant des lignes d'interconnexion parallèles adjacentes. Comme dans l'exemple de la figure 1, des régions actives, référencées 316 et 318 en figure 3, sont présentes dans une couche semiconductrice sous-jacente, la région 316 étant par exemple en dessous des portions de lignes 304A et 306A, et la région 318 étant par exemple en dessous des portions de lignes 304E et 306E. Bien que cela ne soit pas illustré en figure 3, un ou plusieurs contacts sont par exemple présents entre la portion de ligne 304A et/ou 306A et la région active sous-jacente 316 et/ou entre la portion de ligne 304E et/ou 306B et la région active sous-jacente 318. La figure 4 illustre une coupe de la portion de circuit intégré 300 prise suivant une ligne en pointillés A-A en figure 3, qui passe perpendiculairement aux lignes parallèles 302 et 308, et passe à travers la connexion 310. CORMLe cela est illustré en figure 4, les lignes d'interconnexion 302 à 308 sont formées sur une couche de dispositif semiconducteur 400, qui peut comprendre des régions actives formées dans un substrat semiconducteur, et une ou plusieurs autres couches formées par-dessus, qui par exemple comprennent des dispositifs tels que des portes à transistors. La connexion 310 est formée sur la couche de dispositif semiconducteur 400 dans la même couche du circuit intégré que les lignes d'interconnexion 302 à 308. Par exemple, COMELe cela apparaîtra clairement dans la suite, la connexion est formée à partir d'une même couche de matériau conducteur que les lignes 302 à 308. Ces lignes d'interconnexion 302 à 308 et la B12185 - 12-GR3-0670 9 connexion 310 sont par exemple formées au même niveau dans le circuit intégré, et directement sur la couche de dispositif semiconducteur 400, bien que dans des variantes de réalisation elles puissent toutes être séparées de la couche de dispositif semiconducteur 400 par une ou plusieurs autres couches. Les lignes d'interconnexion 302 à 310 sont par exemple encapsulées dans une couche de matériau isolant 402. Les figures 5A à 5F illustrent, en vue à plat, une portion 500 d'un circuit intégré pendant un processus destiné à former des lignes d'interconnexion selon un exemple de réalisation de la présente description. Dans la suite, lorsqu'une couche ou un élément est décrit comme étant formé ou positionné "sur" une autre couche ou un autre élément sous-jacent, cela couvre à la fois le cas dans lequel elle ou il est formé directement sur la couche ou l'élément sous-jacent et le cas dans lequel elle ou il est séparé de la couche ou l'élément sous-jacent par une ou plusieurs couches intermédiaires. En référence à la figure SA, initialement, pendant une opération de photolithographie, une résine photosensible est par exemple gravée avec un motif de lignes parallèles 502, 504 et 506. Ces lignes sont par exemple séparées entre elles d'une distance dr, qui est par exemple comprise entre 54 et 135 mm. La largeur de chaque ligne 502 à 506 est par exemple comprise entre 18 et 45 mn, et comme cela apparaîtra clairement dans la description suivante, cette largeur détermine la distance qui sépare les lignes d'interconnexion parallèles qui vont être formées. La figure 6A est une vue en coupe prise suivant une ligne A-A représentée en figure SA, qui traverse la portion de circuit intégré 500 perpendiculairement aux lignes 502, 504 et 506. La structure comprend par exemple une couche semiconductrice 508, qui pourrait correspondre à un substrat semiconducteur ou à une couche SOI (silicium sur isolant). Une couche conductrice 510, par exemple en silicium polycristallin, est formée sur la couche de silicium 508. La couche 510 a par B12185 - 12-GR3-0670 10 exemple une épaisseur comprise entre 30 et 100 nm. Un masque dur 512 est par exemple formé sur la couche conductrice 510. Le masque dur 512 est formé en un matériau sacrificiel, comme par exemple du nitrure de titane, bien qu'on puisse utiliser d'autres matériaux tels que le carbure de silicium. Une autre couche de masque dur 514 formée en un autre matériau sacrificiel, qui est par exemple capable d'être gravé sélectivement par rapport au masque dur 512, est formée sur le masque dur 512. Par exemple, l'autre couche de masque dur 514 est formée par SOC (dépôt de carbone à la tournette). Les lignes 502, 504 et 506 de la résine photosensible sont formées sur la couche 514. La figure 5B illustre la portion de circuit intégré 500 après une étape suivante dans laquelle une gravure est réalisée pour graver l'autre masque dur 514 sur la base du motif défini par la résine photosensible. Cela a pour résultat les lignes 502', 504' et 506', qui correspondent respectivement aux lignes 502, 504 et 506 de la résine photosensible, mais sont formées dans l'autre couche de masque dur 514. Les lignes 502', 504' et 506' sont séparées par des tranchées t. Comme cela est aussi illustré en figure 5B, une découpe 516 est par exemple formée dans la ligne 504', dans une direction perpendiculaire aux lignes 502' à 506'. La découpe 516 interrompt la ligne 504' dans sa longueur, divisant la ligne 504' en portions de ligne 504A et 504B séparées par un espace S. L'espace S est par exemple compris entre 1,25 et 1,75 fois la largeur des lignes d'interconnexion à former. Comme cela apparaîtra clairement dans la suite, l'espace S est par exemple choisi de telle sorte qu'un espaceur remplisse l'intervalle entre les portions de lignes. Par exemple, une expérimentation a démontré qu'un espace de 40 nm est rempli par un espaceur ayant une largeur de 32 nm, et dans un tel cas l'espace S a 1,25 fois la largeur de l'espaceur. Dans un exemple, l'espace S a une largeur comprise entre 40 et 56 nm. Comme cela est représenté par un rectangle en pointillés 518, la découpe 516 est par B12185 - 12-GR3-0670 11 exemple mise en oeuvre par une opération de photolithographie dans laquelle un masque dur est formé muni d'une ouverture correspondant au rectangle 518. Bien sûr, une ou plusieurs autres découpes pourraient être faites pendant la même opération de photolithographie à des emplacements différents le long de la ligne 504', et/ou le long des lignes 502' ou 506', ou d'autres lignes non représentées en figure 5B. La figure 6B est une vue en coupe correspondant à une ligne en pointillés B-B représentée en figure 5B traversant la 10 portion de circuit intégré 500 dans la direction des lignes 502' à 506', et passant par le centre de la ligne 504'. La figure 6B illustre les portions de lignes 504A et 504B avec l'ouverture créée par la découpe 516, ayant une largeur S. La figure 5C illustre la portion de circuit intégré 15 500 après une étape suivante, dans laquelle des espaceurs sont formés sur les côtés latéraux des lignes 502', 504' et 506' dans les tranchées séparant les lignes, et dans l'ouverture formée par la découpe 516. En particulier, des espaceurs 520 et 522 sont formés respectivement sur les côtés de gauche et de droite 20 de la ligne 502' en figure 5C, des espaceurs 524 et 526 sont formés respectivement sur les côtés de gauche et de droite de la ligne 504' en figure 5C, un espaceur 528 est formé dans l'ouverture entre les portions de ligne 504A et 504B, reliant ainsi les espaceurs 524 et 526, et des espaceurs 530 et 532 sont 25 formés respectivement sur les côtés de gauche et de droite de la ligne 506' en figure 5C. Comme cela est bien connu dans le domaine de la technologie des transistors MOS, les espaceurs sont en général des couches d'oxyde de silicium formées verticalement de chaque 30 côté d'un empilement de grille, et ils ont en général pour objet de séparer la source et les drains de l'empilement de grille du transistor MOS. Les espaceurs de la figure 5C sont par exemple formés en utilisant une technique identique à celle utilisée dans une technologie de transistors, mais plutôt que d'être 35 formés de chaque côté de l'empilement de grille, les espaceurs B12185 - 12-GR3-0670 12 sont formés de chaque côté des lignes 502' à 506' formées à partir de la couche de masque dur 514. Les espaceurs sont par exemple formés en déposant une couche d'oxyde de silicium sur le dispositif, puis en réalisant une gravure pendant une durée déterminée, de sorte qu'une couche d'oxyde de silicium reste au niveau des côtés latéraux de chacune des lignes 502' à 506', là où le taux de gravure est fortement réduit. Le fond de chacune des tranchées t est par exemple partiellement exposé dans une région centrale noté R. Par exemple, en faisant varier la durée de l'étape de gravure, les largeurs des espaceurs peuvent être contrôlées avec une précision relativement élevée. Par exemple, les espaceurs sont formés avec une largeur w comprise entre 18 et 45 nm. Dans certains modes de réalisation, les espaceurs pourraient être formés en des matériaux autres que de l'oxyde de silicium. La figure 60 est une vue en coupe correspondant à une ligne en pointillés B-B en figure 50 traversant le circuit intégré dans la direction des lignes 502' à 506', et passant par le centre de la ligne 504'. Comme cela est illustré, l'espaceur 528 par exemple remplit sensiblement l'ouverture entre les portions de ligne 504A et 504B, et par exemple remplit au moins une partie du fond de l'ouverture. La figure 6D est une vue en coupe correspondant à une ligne en pointillés C-C de la figure 5C traversant la portion de circuit intégré 500 dans une direction perpendiculaire aux lignes 502', 504' et 506', et traversant la portion de ligne 504A. Cette coupe illustre les espaceurs 522, 524, 526 et 530 formés dans les tranchées t sur les côtés latéraux des lignes 502', 504A et 506'. La figure 5D illustre la portion de circuit intégré 500 après une étape suivante dans laquelle une gravure est réalisée pour retirer le matériau sacrificiel des lignes 502', 504' et 506'. Une autre gravure est par exemple ensuite utilisée pour retirer des portions du masque dur 512 sur la base du motif défini par les espaceurs. Ainsi, la couche de masque dur 512 est B12185 - 12-GR3-0670 13 structurée de telle sorte qu'elle comprend des lignes parallèles 520', 522', 524', 526', 530' et 532' correspondant aux espaceurs 520, 522, 524, 526, 530 et 532 respectivement, et une ligne 528' correspondant à l'espaceur 528 s'étendant perpendiculairement 5 aux lignes 520' à 532', et connectant les lignes 524' et 526'. La figure 6E est une vue en coupe correspondant à une ligne en pointillés A-A représentée en figure 5D traversant la portion de circuit intégré 500 dans une direction perpendiculaire aux lignes 520' à 532' et passant par la connexion 10 528'. La figure 5E illustre la portion de circuit intégré 500 à la suite d'une autre étape dans laquelle une autre gravure est réalisée pour appliquer le motif de masque dur 512 à la couche conductrice 510 sous-jacente pour créer des lignes 15 d'interconnexion correspondantes 520", 522", 524", 526", 530" et 532", et une connexion 528" connectant électriquement les lignes 524" et 526". La figure 6F est une vue en coupe correspondant à une ligne en pointillés A-A représentée en figure 5E traversant la 20 portion de circuit intégré 500 dans une direction perpendiculaire aux lignes 520" à 532", et passant à travers la connexion 528". Ainsi, la structure résultante comprend des lignes d'interconnexion adjacentes 524" et 526" connectées électri- 25 quement par une connexion 528" formée dans la même couche. Avantageusement, en raison du processus consistant à utiliser des espaceurs pour former les lignes, les lignes peuvent avoir un pas faible d'environ la moitié du pas qui serait possible en utilisant une technique standard basée sur un seul masque de 30 photolithographie. En outre, alors qu'il y a un risque de défaut d'alignement entre les masques dans la technique décrite en référence aux figures 1 et 2, dans le procédé décrit en relation avec les figures 5A à 5E, un seul masque est utilisé pour former les lignes 502 à 506, et ainsi les lignes d'interconnexion 35 résultantes sont toutes auto-alignées entre elles. E12185 - 12-GR3-0670 14 Dans certains modes de réalisation, une opération supplémentaire est ensuite réalisée pour couper la ligne 524" et/ou 526", comme on va le décrire maintenant en référence aux figures 5F et 6G. La figure 5F illustre la portion de circuit intégré 500 après une étape suivante dans laquelle des découpes 534 et 536 sont faites dans les lignes 524" et 526" respectivement. La découpe 534 interrompt la ligne 524" dans sa longueur, divisant la ligne 524" en des portions de ligne 524A et 524B. De façon similaire, la découpe 536 interrompt la ligne 526" dans sa longueur, divisant la ligne 526" en des portions de ligne 526A et 526B. Les centres des découpes 534 et 536 sont séparés par une distance d', et ils sont positionnés sur des côtés différents de la connexion 528". La connexion 528" connecte la portion de ligne 524A à la portion de ligne 526E. Des rectangles en pointillés 538 et 540 représentent des ouvertures dans un ou deux masques utilisés pour faire les découpes 534 et 536. En fonction de la distance d' entre les centres des découpes 534, 536, les découpes sont par exemple formées en utilisant un même masque de photolithographie ou des masques de photolithographie séparés. Par exemple, si la distance d' est inférieure à 80 nm, des masques de photolithographie séparés sont par exemple utilisés pour mettre en oeuvre ces découpes 534 et 536, et la surface occupée par les découpes 534 et 536 et la connexion 528" va être relativement petite. En variante, si la distance d' est égale ou supérieure à 80 nm, les découpes 534 et 536 sont par exemple mises en oeuvre en utilisant un masque unique. La figure 6G est une vue en coupe correspondant à une 30 ligne en pointillés D-D en figure 5F traversant la portion de circuit intégré 500 dans la direction des lignes 520" à 532", et passant le long de la ligne 524". Comme cela est illustré, la découpe 534 a par exemple une largeur wc, qui est par exemple comprise entre 20 et 40 nm. B12185 - 12-GR3-0670 15 La figure 7 illustre un tracé de lignes d'interconnexion parallèles 701 à 710 s'étendant verticalement dans la figure, selon un exemple de réalisation dans lequel les lignes sont formées sur la base des techniques décrites précédemment. Parmi ces lignes, les lignes 701 et 702 sont par exemple connectées électriquement par une connexion 711 en utilisant les techniques décrites ici, sans qu'aucune découpe ne soit formée, de sorte que les lignes d'interconnexion ont la forme d'une lettre "H". Les lignes 703 et 704 sont par exemple connectées électriquement par une connexion 712 en utilisant les techniques décrites ici. Une découpe 714 est par exemple appliquée à la ligne 703 sur un côté de la connexion 712, et une découpe 716 est appliquée à la ligne 704 sur l'autre côté de la connexion 712. La distance séparant les découpes 714 et 716 dans cet exemple est par exemple sensiblement égale à l'épaisseur d'une ligne, par exemple entre 20 et 40 nia, et les découpes sont par exemple formées en utilisant des masques de photolithographie séparés. Les découpes par exemple chevauchent la connexion 712, réduisant par cela sa largeur. Les lignes 705 et 706 sont aussi par exemple connectées électriquement, en utilisant les techniques décrites ici, par une connexion 718. Une découpe 720 est par exemple appliquée à la ligne 705 sur un côté de la connexion 718, et une découpe 722 est appliquée à la ligne 706 sur l'autre côté de la connexion 718. La distance entre les centres des découpes 720, 722 est supérieure à 80 nia, par exemple environ 90 nia, ce qui est plus grand que la largeur de la connexion 718, qui est par exemple d'environ 50 nia dans cet exemple. Dans cet exemple, les découpes 720, 722 sont formées en utilisant un seul masque de photolithographie. Bien sûr, en pratique, la distance entre découpes des découpes 720 et 722, qui permet d'utiliser lin seul masque, ne serait en général pas utilisée dans le même circuit que la distance entre découpes des découpes 714 et 716, qui utilise deux masques séparés. B12185 - 12-GR3-0670 16 Les lignes 707 et 708 sont par exemple connectées électriquement par deux connexions 724, 726 et dans cet exemple, deux découpes sont faites dans chacune des lignes 707 et 708, de sorte que chaque ligne est divisée en trois portions de lignes, appelées dans la suite, en allant du haut vers le bas en figure 7, les portions de ligne supérieure, du milieu et inférieure. La portion de ligne du milieu de la ligne 707 est connectée par la connexion 726 à la portion de ligne inférieure de la ligne 708, et la portion de ligne du milieu de la ligne 708 est connectée par la connexion 724 à la portion de ligne supérieure de la ligne 707. Les lignes 709 et 710 sont par exemple connectées électriquement par une connexion 728 joignant les portions supérieures des lignes 709 et 710 avec la forme d'une lettre "U", et une découpe 730 est faite dans les deux lignes 709, 710, adjacente à la connexion 728. Ainsi, on a décrit un procédé pour former des lignes d'interconnexion auto-alignées et une connexion entre des lignes d'interconnexion adjacentes, en utilisant relativement peu d'opérations de photolithographie. En particulier, le procédé des figures 5A à 5E consistant à former les lignes d'interconnexion et une ou plusieurs connexions entre les lignes n'a utilisé que trois ou quatre masques de photolithographie, à comparer aux quatre à six masques utilisés dans la technique des figures 1 et 2. Avantageusement, la connexion entre des lignes adjacentes est mise en oeuvre par une découpe simple impliquant un seul masque de photolithographie, ce qui a pour résultat une connexion formée dans la même couche du circuit intégré que celles des lignes. Bien qu'on ait décrit un certain nombre de modes de réalisation de la présente description, il sera clair pour l'homme de l'art que de nombreuses autres modifications et variantes pourraient être appliquées. B12185 - 12-GR3-0670 17 Par exemple, il sera clair pour l'homme de l'art que le processus décrit ici pourrait être appliqué à des lignes d'interconnexion formées en silicium polycristallin, ou en un autre matériau conducteur, comme de l'aluminium, du TiN ou du tungstène. En outre, il sera clair pour l'homme de l'art que le processus décrit ici pourrait être étendu à la formation de multiples connexions entre des lignes adjacentes et de multiples découpes dans les lignes, en utilisant les mêmes étapes de photolithographie que celles décrites ici. REVENDICATIONS1. Procédé comprenant les étapes suivantes : former une pluralité de lignes parallèles (502, 504, 506) en un matériau sacrificiel sur une couche de matériau conducteur (510) d'un circuit intégré, les lignes parallèles 5 étant séparées par des tranchées, au moins l'une des lignes étant interrompue dans sa longueur par une ouverture (516) la divisant en une première et une deuxième portion de ligne (504A, 504B) séparées par un espace (S) ; former des espaceurs (522, 524, 526, 528, 530) dans 10 les tranchées sur des côtés latéraux des portions de ligne, et remplissant au moins une partie inférieure de l'ouverture entre les portions de ligne ; retirer le matériau sacrificiel par une gravure ; et former des lignes d'interconnexion (302, 304A, 304B, 15 306A, 306B, 308, 310) en ledit matériau conducteur sur la base d'un motif défini par les espaceurs. 2. Procédé selon la revendication 1, dans lequel les espaceurs ont une largeur comprise entre 18 et 45 nm, et dans lequel l'espace entre les première et deuxième portions de ligne 20 est compris entre 1,25 et 1,75 fois la largeur des espaceurs. 3. Procédé selon la revendication 1 ou 2, dans lequel les tranchées séparant les lignes parallèles ont une largeur comprise entre 54 et 135 nm. 4. Procédé selon l'une quelconque des revendications 1 25 à 3, dans lequel la formation de la pluralité de lignes parallèles en matériau sacrificiel comprend la réalisation d'une découpe pour former l'ouverture dans ladite au moins une ligne. 5. Procédé selon l'une quelconque des revendications 1 à 4, dans lequel l'espaceur remplissant l'ouverture définit, 30 pendant la folmation des lignes d'interconnexion, une connexion (310) entre des première et deuxième lignes d'interconnexion parallèles adjacentes, le procédé comprenant en outre : faire une première découpe interrompant la première ligne d'interconnexion dans sa longueur pour former une premièreB12185 - 12-GR3-0670 19 et une deuxième portion de ligne d'interconnexion (524A, 524B) ; et faire une deuxième découpe interrompant la deuxième ligne d'interconnexion dans sa longueur pour former une troisième et une quatrième portion de ligne d'interconnexion (526A, 526B), les première et quatrième portions de lignes d'interconnexion étant connectées électriquement par ladite connexion. 6. Procédé selon la revendication 5, dans lequel la 10 distance entre les centres des première et deuxième découpes est inférieure à 80 nm, et dans lequel les première et deuxième découpes sont formées par des première et deuxième opérations de photolithographie. 7. Procédé selon la revendication 5, dans lequel la 15 distance entre les centres des première et deuxième découpes est égale à au moins 80 nm, et dans lequel les première et deuxième découpes sont formées par une seule opération de photolithographie. 8. Procédé selon l'une quelconque des revendications 1 20 à 7, dans lequel le matériau conducteur est du silicium polycristallin. 9. Procédé selon l'une quelconque des revendications 1 à 8, dans lequel la pluralité de lignes parallèles en matériau sacrificiel est formée sur une couche de masque dur formée sur 25 la couche de matériau conducteur, dans lequel la formation des lignes d'interconnexion comprend la réalisation d'une gravure pour retirer la couche de masque dur là où elle n'est pas protégée par les espaceurs. 10. Procédé selon l'une quelconque des revendications 30 1 à 9, dans lequel la formation des espaceurs comprend : déposer une couche d'oxyde de silicium ; et graver partiellement la couche d'oxyde de silicium pour exposer partiellement le fond des tranchées. 11. Circuit - intégré comprenant des lignes 35 d'interconnexion issues du procédé de la revendication 1.B12185 - 12-GR3-0670 20 12. Circuit intégré selon la revendication 11, comprenant, parmi lesdites lignes d'interconnexion : une pluralité de lignes d'interconnexion parallèles (302, 304, 306, 308) ; et une connexion (310) connectant électriquement entre elles des première et deuxième lignes adjacentes des lignes d'interconnexion parallèles, la distance (d) séparant les deux lignes d'interconnexion adjacentes étant comprise entre 26 et 45 nm, et les deux lignes d'interconnexion adjacentes et ladite connexion étant dans une même couche (404) du circuit intégré. 13. Circuit intégré selon la revendication 12, dans lequel : la première ligne d'interconnexion est interrompue dans sa longueur par une première découpe la divisant en une 15 première et une deuxième portion de ligne d'interconnexion (524A, 524B) ; et la deuxième ligne d'interconnexion est interrompue dans sa longueur par une deuxième découpe la divisant en une troisième et une quatrième portion de ligne d'interconnexion 20 (526A, 5266), les première et quatrième portions de ligne étant connectées électriquement par ladite connexion.