FR 3009646 A1 20150213 FR 1357806 A 20130806 B12581 - 13-GR1-0067 1 PROCEDE POUR CONTRAINDRE LOCALEMENT UNE COUCHE SEMICONDUCTRICE Domaine La présente description concerne le domaine des couches semiconductrices contraintes, et en particulier un procédé pour former une couche semiconductrice contrainte. Arrière-plan Les performances de certains types de transistors comme les transistors NOS à canal P et à canal N peuvent être fortement améliorées par l'introduction de contraintes dans la région de canal. En particulier, pour les transistors PMOS, la présence d'une contrainte en compression dans la région de canal conduit en général à une augmentation de la mobilité des trous, et ainsi à une amélioration en termes de vitesse de commutation. Pour les transistors NMOS, la présence d'une 15 contrainte en tension dans la région de canal- conduit en général à une augmentation de la mobilité des électrons, et ainsi à une amélioration en termes de vitesse de colleutation. Cependant, les procédés de fabrication de transistors existants conduisent en général à des transistors ayant des 20 canaux qui sont contraints de manière non optimale, ce qui conduit à des performances non optimales des transistors. Il existe donc un besoin pour un procédé de formation d'une couche B12581 - 13-GR1-0067 2 semiconductrice contrainte conduisant à des performances de transistors améliorées. Résumé Un objet de modes de réalisation de la présente 5 invention est de résoudre au moins partiellement un ou plusieurs besoins de l'art antérieur. Selon un aspect, on prévoit un procédé pour contrain- dre une couche semiconductrice comprenant : déposer, sur une structure du type semiconducteur sur isolant comportant une 10 couche semiconductrice en contact avec une couche isolante, une couche de contrainte ; contraindre localement la couche semiconductrice en formant une ou plusieurs ouvertures dans la couche de contrainte, lesdites ouvertures étant alignées sur des premières régions de la couche semiconductrice dans lesquelles 15 des canaux de transistors doivent être formés ; et déformer des deuxièmes régions de la couche isolante adjacentes aux premières régions en diminuant temporairement, par un recuit, la viscosité de la couche isolante. Selon un mode de réalisation, le procédé comprend en 20 outre : retirer la couche de contrainte ; et former une grille de transistor au-dessus de chacune des premières régions. Selon un mode de réalisation, chacune des ouvertures a une largeur comprise entre 50 % et 300 % de la longueur de la grille de transistor. 25 Selon un mode de réalisation, les ouvertures compren- nent une paire d'ouvertures adjacentes dont les centres sont séparés d'une distance comprise entre 80 % et 120 % de la distance séparant les centres des grilles de transistors formées au-dessus des premières régions sur lesquelles les ouvertures 30 adjacentes sont alignées Selon un mode de réalisation, chacune des ouvertures a une longueur égale à au moins 80 % de la largeur de la grille de transistor. B12581 - 13-GR1-0067 3 Selon un mode de réalisation, la couche de contrainte a une épaisseur- égale à au moins 150 % de l'épaisseur de la couche semiconductrice. Selon un mode de réalisation, la diminution temporaire 5 de la viscosité de la couche isolante comprend un recuit à une température comprise entre 950°C et 1150°. Selon un mode de réalisation, la diminution temporaire de la viscosité de la couche isolante comprend un recuit à une température comprise entre 900°C et 1000°C. 10 Selon un mode de réalisation, la diminution temporaire de la viscosité de la couche isolante comprend un recuit pendant une durée de 30 minutes ou moins. Selon un mode de réalisation, la couche isolante comprend du bore, et la diminution temporaire de la viscosité de 15 la couche isolante comprend un recuit pendant une durée de 15 minutes ou moins. Selon un mode de réalisation, la diminution temporaire de la viscosité de la couche isolante comprend de provoquer une transformation viscoplastique dans les deuxièmes régions sans 20 provoquer de transformation viscoplastique dans au moins certaines régions de la couche isolante à l'extérieur des deuxièmes régions. Selon un mode de réalisation, la couche de contrainte est en SiN ou en SiGe. 25 Selon un mode de réalisation, le procédé comprend en outre la formation de tranchées s'étendant à travers la couche semiconductrice pour former des régions d'isolement délimitant un ou plusieurs transistors. Selon un mode de réalisation, les tranchées d'iso30 lement sont formées avant le recuit. Selon un mode de réalisation, la couche semiconductrice comprend une pluralité d'ailettes semiconductrices, chacune des ailettes comprenant l'une des deuxièmes régions. B12581 - 13-GR1-0067 4 Brève description des dessins Les caractéristiques et d'autres, apparaîtront clairement détaillée suivante de modes de illustratif et non limitatif, en dans lesquels : la figure d'une structure du avantages susmentionnés, et à la lecture de la description réalisation, donnée à titre référence aux dessins joints 1 est une vue en perspective d'une portion type semiconducteur sur isolant (SOI) comprenant un transistor selon un exemple de réalisation de la 10 présente description ; les figures 2A à 2C sont des vues en coupe illustrant des étapes d'un procédé pour contraindre localement une couche semiconductrice selon un exemple de réalisation de la présente description ; 15 la figure 3 est une vue en perspective d'une portion d'une structure du type semiconducteur sur isolant (SOI) comprenant un transistor selon un autre exemple de réalisation de la présente description ; la figure 4 est une vue à plat d'une portion d'une 20 structure SOI pendant des opérations dans un procédé pour contraindre localement une couche semiconductrice selon un exemple de réalisation de la présente description ; les figures 5A à 5D sont des vues en coupe de la structure SOI de la figure 4 selon un exemple de réalisation de 25 la présente description ; la figure 6 est une vue à plat de la portion de la structure SOI de la figure 4 pendant d'autres opérations dans un procédé pour contraindre localement une couche semiconductrice selon un exemple de réalisation de la présente description ; 30 les figures 7A et 7B sont des vues en coupe de la structure SOI de la figure 6 selon un exemple de réalisation de la présente description ; et la figure 8 est un organigramme illustrant des étapes dans un procédé pour contraindre localement une couche semi- 2581 - 13-GR1-0067 conductrice selon un exemple de réalisation de la présente description. Description détaillée La figure 1 est une vue en perspective d'une portion 5 100 d'une structure du type semiconducteur sur isolant (SOI). La structure SOI comprend un réseau 102 de tranchées d'isolement, qui sont par exemple des isolements à tranchées peu profondes (STI), délimitant des transistors. En particulier, des tranchées verticales 104, dont deux sont illustrées dans la portion 100 de la figure 1, délimitent une dimension de chaque transistor, tandis que des tranchées horizontales 106, dont une seule est illustrée en figure 1, délimitent une autre dimension de chaque transistor. Dans l'exemple de la figure 1, la structure SOI 15 comprend un substrat 108, par exemple constitué de silicium massif, une couche d'isolant 110 formée sur le substrat 108, et une couche semiconductrice 112, formée sur la couche isolante 110 et en contact avec celle-ci. La couche isolante 110 a par exemple une épaisseur comprise entre 20 et 50 nm et correspond à 20 une couche d'oxyde enterrée, souvent appelée dans la technique couche "BOX". La couche semiconductrice 112 a par exemple une épaisseur comprise entre 5 et 20 mn. La couche semiconductrice 112 est par exemple constituée de silicium ou de SiGe. Les tranchées d'isolement 104, 106 s'étendent par 25 exemple à travers la couche semiconductrice 112 et au moins partiellement dans la couche isolante 110. Dans l'exemple de la figure 1, les tranchées 104, 106 s'étendent aussi dans le substrat 108. La figure 1 illustre un exemple d'une portion d'un 30 transistor 113 formé dans la couche semiconductrice 112, et délimité par les tranchées d'isolement 104 et 106. Le transistor 113 est par exemple un transistor NOS à canal P ou à canal N. Dans l'exemple de la figure 1, le transistor 113 comprend, entre les deux tranchées 104, une région de canal centrale 114, et des 35 régions de source et de drain 116, 118 sur des côtés respectifs B12581 - 13-GR1-0067 6 de la région de canal 114. Les régions de source et de drain 116, 118 sont par exemple des régions fortement dopées de la couche semiconductrice 112. Comme cela est représenté par des lignes en pointillés 5 en figure 1 au-dessus de la région de canal 114 du transistor 113, un empilement de grille va par exemple être formé avec des espaceurs surplombant partiellement les régions de source et de drain 116, 118. La longueur de grille Lg du transistor est définie comme étant la longueur de la grille dans la direction 10 perpendiculaire à la direction dans laquelle sont formées les tranchées d'isolement 104. Bien que cela ne soit pas illustré en figure 1, il pourrait y avoir des centaines ou des milliers de transistors à canal P ou à canal N formés dans la structure SOI et délimités 15 par le réseau 102 de tranchées d'isolement 104, 106. Comme cela est représenté par des flèches biaxiales 120 disposées au-dessus de la région de canal 114 de la couche semiconductrice 112 en figure 1, la couche semiconductrice 112 est par exemple contrainte. Cette contrainte peut être une 20 contrainte de compression, ou une contrainte de tension, et peut être biaxiale, en d'autres termes, se faire à la fois dans la direction de la longueur LT et dans la direction de la largeur WT du transistor, ou être uniaxiale, en d'autres termes se faire soit dans la direction de la longueur LT du transistor, soit 25 dans la direction de la largeur WT du transistor. Cependant, le terme "contrainte uniaxiale" va aussi être utilisé pour couvrir le cas dans lequel il y a une contrainte biaxiale, mais Où les niveaux de contrainte sont différents suivant la longueur et la largeur du transistor. 30 Les figures 2A à 2C sont des vues en coupe illustrant des étapes d'un procédé pour introduire localement une contrainte uniaxiale ou biaxiale dans les régions de canal d'une couche semiconductrice d'une structure SOI similaire à celle illustrée en figure L. B12581 - 13-GR1-0067 7 Comme cela est représenté en figure 2A, initialement la structure SOI a été formée en comprenant le substrat 108, la couche isolante 110 et la couche semiconductrice 112. La couche semiconductrice 112 n'est par exemple pas contrainte initialement. Dans une variante, la couche semiconductrice 112 peut initialement être contrainte de façon uniaxiale ou biaxiale, et le procédé décrit ici peut être utilisé pour renforcer ou relâcher la contrainte dans un axe donné. Une couche de contrainte 202 est formée sur la couche 10 semiconductrice 112. Le terme "couche de contrainte" est utilisé ici pour désigner une couche de matériau capable de contraindre mécaniquement une ou plusieurs couches de la structure. Par exemple, la couche de contrainte est en un matériau contraint comme du nitrure de silicium, qui peut être déposé de façon à 15 avoir une contrainte en tension ou en compression. Un exemple de variante d'un matériau introduisant une contrainte de compression est une couche de SiGe épitaxiale. Par exemple, la contrainte dans la couche de contrainte 202 est de 1 GPa ou plus. 20 Par exemple, dans le cas où la région de canal est une région de type P, on utilise par exemple une couche de contrainte en compression 202 introduisant une contrainte de compression. Dans le cas où la région de canal est une région de type N, on utilise par exemple une couche de contrainte en 25 tension 202 introduisant une contrainte de tension. Dans certains modes de réalisation, une couche d'oxyde (non illustrée) peut être formée sur la couche semiconductrice 112, avant de déposer la couche de contrainte 202, pour améliorer l'adhérence. 30 COREle cela est représenté en figure 2A, on utilise par exemple une étape de photolithographie pour former une couche de masque dur 204 ayant des ouvertures 206A et 206B pour servir dans la gravure de la couche de contrainte 202. La figure 2E illustre une étape suivante dans laquelle 35 on utilise une gravure pour former des ouvertures 206A' et 206E' B12581 - 13-GR1-0067 8 dans la couche de contrainte 202, correspondant aux ouvertures 206A et 206B dans le masque dur 204. Les ouvertures 206A', 2068' sont par exemple formées en utilisant une étape de gravure appropriée, par exemple en utilisant du CH3F dans le cas où la couche de contrainte 202 est en SiN, ou du HC1 dans le cas où la couche de contrainte 202 est en SiGe. La couche de masque dur 204 est aussi par exemple retirée. Les ouvertures 206A' et 206B' sont par exemple alignées sur des régions dans la couche semiconductrice 112 sous-jacente dans lesquelles doivent être formés des canaux de transistors. Ainsi, la distance d entre les centres des ouvertures 206A' et 206E' est par exemple sensiblement égale à la distance d entre les centres des grilles de transistor actives à former dans la structure. Par exemple, la distance d est comprise entre 80 % et 120 % de la distance entre les centres des grilles actives à former dans la structure. Dans un exemple, la distance d est égale à au moins 40 un, et pourrait atteindre 100 nm ou plus. Comme cela est illustré par des cercles en pointillés 208A, 208B dans la figure 2B, après la formation des ouvertures 206A', 206E' dans la couche de contrainte 202, la contrainte appliquée par la couche de contrainte 202 dans la structure est par exemple localisée dans les régions de la couche semiconductrice 112 se trouvant en dessous des ouvertures 206A', 206B'. Une telle contrainte peut être un pourcentage élevé de la contrainte présente dans la couche de contrainte 202. En outre, cette contrainte s'étend avantageusement au moins partiellement dans la couche isolante sous-jacente 110. La profondeur dans la structure à laquelle une contrainte relativement élevée est appliquée par la couche de contrainte 202 est par exemple déterminée par l'épaisseur Ts de la couche de contrainte 202, et la largeur W des ouvertures 206A', 206B'. L'épaisseur Ts de la couche de contrainte 202 est par exemple choisie égale à au moins 150 %, et dans certains modes 35 de réalisation au moins 200 %, de l'épaisseur de la couche B12581 - 13-GR1-0067 9 semiconductrice 112. Par exemple, l'épaisseur de la couche de contrainte Ts est égale ou supérieure à 50 nm, et dans certains modes de réalisation est comprise entre 70 et 100 nm. Chacune des ouvertures 206A', 206B' a par exemple une 5 largeur W qui est sensiblement égale à la longueur de grille Lg des transistors à former. Par exemple, la largeur W de chaque ouverture 206A', 206E' est comprise entre 80 % et 300 % des longueurs de grille Lg des transistors à former. Dans un exemple, Ts est égal à environ 80 nm, W est égal à environ 40 nm 10 pour une longueur de grille Lg d'environ 20 nm, et l'épaisseur de la SOI est d'environ 30 nm. Chacune des ouvertures 206A', 206E' correspond par exemple à une tranchée s'étendant à travers la structure dans la direction dans laquelle les grilles des transistors doivent être 15 formées. La longueur de ces tranchées est par exemple égale à deux fois ou plus la largeur WT des transistors définie en figure 1, et de telles tranchées vont par exemple avoir pour résultat une contrainte sensiblement uniaxiale s'exerçant dans les régions de canal. En variante, les ouvertures 206A', 206B' 20 pourraient être des ouvertures rectangulaires ayant des longueurs égales ou inférieures à une largeur de transistor WT, ce qui conduit par exemple à une contrainte biaxiale dans les régions de canal. Pendant que la contrainte est maintenue dans la couche 25 semiconductrice 112, une opération de recuit est par exemple réalisée pour diminuer temporairement la viscosité de la couche isolante 110 dans les régions de contrainte 208A, 208B se trouvant en dessous des ouvertures 206A', 20613'. La couche isolante 110 est par exemple en oxyde, et le recuit est réalisé 30 à une température comprise entre 950°C et 1150°C, pendant 15 minutes ou plus. Par exemple, le recuit est réalisé à une température comprise entre 950°C et 1050°C pendant une durée comprise entre 30 et 60 minutes, ou à une température comprise' entre 1050°C et 1150°C pendant une durée comprise entre 15 et 45 35 minutes. En variante, la couche isolante 110 pourrait être B12581 - 13-GR1-0067 10 formée en un matériau qui a naturellement une viscosité inférieure à celle de l'oxyde, par exemple en BSG (verre de bore silicium), et le recuit pourrait être réalisé à une température comprise entre 900°C et 1100°C pendant 5 minutes ou plus. Par exemple, le recuit est réalisé à une température comprise entre 900°C et 1000°C pendant une durée comprise entre 15 et 30 minutes, ou à une température comprise entre 1000°C et 1100°C pendant une durée comprise entre 5 et 20 minutes. En diminuant temporairement la viscosité de la couche isolante 110 pendant le recuit, la couche isolante 110 se relâche par exemple de telle sorte que, lorsqu'elle se refroidit et que la viscosité est augmentée, la contrainte dans la couche semiconductrice 112 est maintenue non seulement par la couche de contrainte 202, mais aussi par les régions de la couche isolante sous-jacente 110. L'opération de recuit conduit par exemple à une transformation viscoplastique dans au moins une partie des régions 208A, 208B de la couche isolante 110, mais pas dans au moins certaines régions de la couche isolante 110 à l'extérieur des régions 208A, 208E. En particulier, bien que la viscosité dans la couche isolante 110 pendant le recuit reste sensiblement constante partout, la déformation de l'isolant va être au moins partiellement déterminée par le niveau de contrainte dans cette couche, et plus la contrainte est élevée, plus la déformation sera grande. Par conséquent, étant donné les niveaux de contrainte relativement élevés dans les régions 208A et 2083, une transformation viscoplastique peut se limiter à ces régions. Cela conduit avantageusement, lors du refroidissement de la couche isolante 110, à une contrainte qui est concentrée localement, et ainsi à des niveaux relativement élevés, dans la couche semiconductrice 112. En particulier, le taux de relaxation initial dans le temps daT/dt à t=0 suit la relation suivante : daT (0) YGO dt B12581 - 13-GR1-0067 11 où Y est le module de Young de l'isolant, ao est la contrainte initiale appliquée dans la couche isolante, et iT est la viscosité d'extension initiale à la température T. Pour une viscosité iT donnée, plus la contrainte ao est élevée, plus le taux de relaxation daT/dt est élevé. L'opération de recuit correspond par exemple au recuit des régions d'isolement STI, et va maintenant être décrite en référence à la figure 2C. Comme cela est représenté en figure 2C, la couche de contrainte 202 est ensuite par exemple retirée par une étape de gravure appropriée. Cependant, la contrainte introduite localement dans la couche semiconductrice 112 demeure au moins partiellement. Des tranchées d'isolement 104 sont ensuite par exemple formées pour délimiter les régions de canal associées aux régions contraintes 208A et 2088 respectivement. En outre, des empilements de grille 210A, 210B sont par exemple formés sur ces régions de canal, et des régions de source et de drain 116, 118 sont par exemple formées de chaque côté des régions de canal. La figure 3 est une vue en perspective d'une portion 300 d'une structure de type semiconducteur sur isolant (SOI) selon une variante de réalisation basée sur des transistors finFET. La structure SOI 300 comprend un substrat 308, par exemple constitué de silicium massif, une couche d'isolant 310 formée sur le substrat 308, et une couche semiconductrice 312, formée sur la couche isolante 310 et en contact avec celle-ci, et comprenant plusieurs ailettes 312A, 312B, 312C, dont chacune correspond à un transistor séparé, ayant un canal de type P ou de type N, et contrôlé par une grille collumne 314. La couche isolante 310 a par exemple une épaisseur comprise entre 20 et 50 nm et correspond à une couche d'oxyde enterrée. La couche semiconductrice 312, et en particulier chacune des ailettes 312A à 312C, a par exemple une épaisseur comprise entre 20 et 50 nm. B12581 - 13-GR1-0067 12 La couche semiconductrice 312 est par exemple formée en silicium ou en SiGe. La figure 4 est une vue à plat illustrant une structure SOI du type de la figure 3 pendant des étapes d'un procédé pour contrainte localement la couche semiconductrice 312, et en particulier les ailettes. Dans l'exemple de la figure 4, la structure comprend cinq ailettes 312A à 312E. La figure 5A est une vue en coupe prise suivant une ligne en pointillés A-A' représentée en figure 4, qui s'étend 10 suivant la longueur de l'ailette 312C. La figure 5B est une vue en coupe prise suivant une ligne en pointillés B-B' représentée en figure 4, qui s'étend perpendiculairement à la direction des ailettes 312A à 312E. Comme cela est représenté dans les figures 5A et 5B, 15 initialement, la structure SOI a été formée en comprenant le substrat 308, la couche isolante 310 et la couche semiconductrice 312. La couche semiconductrice 312, et en particulier les ailettes individuelles 312A à 312E, ne sont par exemple pas contraintes initialement. En variante, une ou 20 plusieurs de ces ailettes peuvent être initialement contraintes de façon uniaxiale ou biaxiale, et le procédé décrit ici peut être utilisé pour renforcer ou relâcher la contrainte dans un axe donné. Une couche de contrainte 502 est formée sur la couche 25 semiconductrice 312 et la couche isolante 310, et entre les ailettes 312A à 312E. La couche de contrainte 502 est par exemple similaire à la couche de contrainte 202 décrite précédemment, et ne va pas être décrite en détail de nouveau. La figure 5C illustre la coupe A-A' après une étape 30 suivante dans laquelle des ouvertures 506A et 506B sont formées dans la couche de contrainte 502, par exemple en utilisant une étape de photolithographie. La figure 5D illustre la coupe B-B' après la formation des ouvertures 506A, 506B. Comwe cela est représenté en figure 35 4, la coupe B-B' s'étend par exemple suivant la longueur de B12581 - 13-GR1-0067 13 l'ouverture 50615, la couche de contrainte 502 étant ainsi retirée dans cette vue. Les ouvertures 506A et 506B sont par exemple alignées sur des régions se trouvant dans les ailettes semiconductrices 5 sous-jacentes 312A à 312E dans lesquelles les canaux des transistors doivent être formés. Ainsi, la distance d entre le centre des ouvertures 506A et 506E est par exemple sensiblement égale à la distance d entre les centres des grilles des transistors à former dans la structure. Par exemple, la distance 10 d est comprise entre 80 % et 120 % de la distance entre les centres des grilles à former dans la structure. Dans un exemple, la distance d est égale à au moins 40 nm, et pourrait atteindre 1000 nm ou plus. Comme cela est illustré par des cercles en pointillés 15 508A, 508B en figure 5C, après la formation des ouvertures 506A, 506B dans la couche de contrainte 502, la contrainte appliquée par la couche de contrainte 502 dans la structure est par exemple localisée dans la région de chacune des ailettes semiconductrices 312A à 312E se trouvant en dessous des ouvertures 20 506A, 506B. Une telle contrainte peut être un pourcentage élevé de la contrainte présente dans la couche de contrainte 502. En outre, cette contrainte s'étend avantageusement au moins partiellement dans la couche isolante sous-jacente 310. La profondeur dans la structure à laquelle une 25 contrainte relativement élevée est appliquée par la couche de contrainte 502 est par exemple déterminée par l'épaisseur Ts de la couche de contrainte 502, et par la largeur W des ouvertures 506A, 506B. L'épaisseur Ts de la couche de contrainte 502 est par 30 exemple choisie égale à au moins 150 %, et dans certains modes de réalisation à au moins 200 %, de l'épaisseur de la couche semiconductrice 312. Par exemple, la couche de contrainte Ts a une épaisseur supérieure ou égale à 50 nm, et dans certains modes de réalisation comprise entre 70 et 100 nm. B12581 - 13-GR1-0067 14 Chacune des ouvertures 506A, 506B a par exemple une largeur W qui est sensiblement égale à la longueur de grille Lg des transistors à former. Par exemple, la largeur W de chaque ouverture 506A, 506E est comprise entre 80 % et 300 % de la longueur de grille Lg des transistors à former. Chacune des ouvertures 506A, 506B correspond par exemple à une tranchée s'étendant à travers la structure dans la direction dans laquelle les grilles des transistors doivent être formées. La longueur de ces tranchées est par exemple telle qu'elles s'étendent à travers une pluralité des ailettes 312A à 312E, et provoquent une contrainte sensiblement uniaxiale exercée dans les régions de canal. Pendant que la contrainte est maintenue dans les ailettes 312A à 312E de la couche semiconductrice 312, une opération de recuit est par exemple réalisée pour augmenter temporairement le taux de déformation de la couche isolante 310 dans les régions contraintes 508A, 508E se trouvant en dessous des ouvertures 506A, 506B. La couche isolante 310 est par exemple en oxyde, et le recuit est réalisé à une température comprise entre 950°C et 1150°C, pendant 15 minutes ou plus. Par exemple, le recuit est réalisé à une température comprise entre 950°C et 1050°C pendant une durée comprise entre 30 et 60 minutes, ou à une température comprise entre 1050° C et 1150°C pendant une durée comprise entre 15 et 45 minutes. En variante, la couche isolante 310 pourrait être formée en un matériau qui a naturellement une viscosité inférieure à celle d'un oxyde, par exemple en BSG (verre de bore silicium), et le recuit pourrait être réalisé à une température comr;rise entre 900 et 1100°C pendant 5 minutes ou plus. Par exemple, le recuit est réalisé à une température comprise entre 900°C et 1000°C pendant une durée comprise entre 15 et 30 minutes, ou à une température comprise entre 1000°C et 1100°C pendant une durée comprise entre 5 et 20 minutes. En diminuant temporairement la viscosité de la couche isolante 310, la couche isolante 310 se relâche par exemple de telle sorte que, lorsqu'elle se refroidit et que sa viscosité B12581 - 13-GR1-0067 15 augmente, la contrainte dans les ailettes 312A à 312E de la couche semiconductrice 312 est maintenue non seulement par la couche de contrainte 502, mais aussi par les régions de la couche isolante sous-jacente 310. L'opération de recuit conduit par exemple à une transformation viscoplastique dans au moins une partie des régions 508A, 508B de la couche isolante 310, mais pas dans au moins certaines régions de la couche isolante 310 à l'extérieur des régions 508A, 508B. En particulier, le taux de déformation dans la couche isolante 310 pendant le recuit va être au Moins partiellement déterminé par le niveau de contrainte dans cette couche, comme cela a été décrit précédemment. La figure 6 est une vue à plat illustrant la structure SOI pendant des étapes suivantes dans le procédé des figures 7A et 7B, dans lesquelles la couche de contrainte 502 a été retirée, et des grilles 510A et 5103 ont été formées, sensiblement alignées sur les régions dans lesquelles les tranchées 506A et 506B ont été formées. La figure 7A est une vue en coupe prise suivant une 20 ligne en pointillés A-A' représentée en figure 6, qui s'étend suivant la longueur de l'ailette 3120 et croise les grilles 510A, 510E. Comme cela est illustré en figure 7A, une région d'isolement 512, comme une STI, est par exemple formée dans la couche semiconductrice 312 et s'étend au moins dans la couche 25 isolante 310, et aussi dans le substrat 308 dans l'exemple de la figure 7A. En outre, des régions de source et de drain 516, 518 sont formées respectivement sur chaque côté des régions de canal. La figure 7B est une vue en coupe prise suivant une 30 ligne en pointillés B-B' représentée en figure 6, qui s'étend perpendiculairement à la direction des ailettes 312A à 312E, et suivant la longueur de la grille 510E. La figure 8 est un organigramme illustrant des étapes d'un procédé pour contraindre une couche semiconductrice selon 35 un exemple de réalisation de la présente description. B12581 - 13-GR1-0067 16 Dans une première étape 802, une couche de contrainte est déposée sur une couche semiconductrice d'une structure SOI, qui est par exemple la couche semiconductrice 112 des figures 2A à 2C, ou la couche semiconductrice 312 comprenant les ailettes 3A à 3E des figures 5A à 5D. Dans une étape suivante 804, la couche semiconductrice est contrainte localement en formant une ou plusieurs ouvertures, qui sont par exemple alignées sur des régions de la couche semiconductrice dans lesquelles des canaux de transistors doivent être formés. Dans une étape suivante 806, un recuit est réalisé pour diminuer temporairement la viscosité de la couche isolante et ainsi déformer des régions qui sont adjacentes à des régions de la couche semiconductrice dans lesquelles des canaux de transistors doivent être formés. Optionnellement, le procédé comprend en outre une étape 808, dans laquelle la couche de contrainte est retirée, et une ou plusieurs grilles, comme les grilles 210A ou 210B de la figure 2C ou les grilles 510A, 510B de la figure 6, sont formées au-dessus des régions de canal contraintes. Un avantage des divers modes de réalisation décrits ici est qu'on peut introduire ou renforcer une contrainte dans une couche semiconductrice de façon simple et à faible coût. Avantageusement, la contrainte est appliquée localement dans les régions de canal de la couche semiconductrice, ce qui conduit à une contrainte concentrée qui peut être maintenue de façon efficace par des régions adjacentes de la couche isolante. Dans certains modes de réalisation, la contrainte introduite localement est une contrainte uniaxiale. Cela a pour avantage d'assurer une mobilité améliorée des porteurs de charge dans la région de canal d'un transistor par rapport à une couche semiconductrice ayant un niveau similaire de contrainte biaxiale. En particulier, les présents inventeurs ont découvert qu'en renforçant une contrainte uniaxiale, par exemple en introduisant une contrainte dans une seule direction ou en B12581 - 13-GR1-0067 17 relâchant dans une seule direction une couche semiconductrice contrainte de façon biaxiale, on peut obtenir un gain de performance. Par exemple, dans un canal de type P, la mobilité des porteurs de charge peut être améliorée par la présence d'une contrainte en compression dans la direction de la longueur du transistor, et une relaxation ou une contrainte en tension dans la direction de la largeur du transistor. Dans un canal de type N, la mobilité des porteurs de charge peut être améliorée par la présence d'une contrainte en tension dans la direction de la largeur du transistor, et une relaxation ou une contrainte en compression dans la direction de la longueur du transistor. Avec la description ainsi faite d'au moins un mode de réalisation illustratif, diverses altérations, modifications et améliorations apparaîtront facilement à l'homme de l'art. Par exemple, bien qu'on ait décrit des exemples spéci- fiques de matériaux qui peuvent être utilisés pour former les couches de contraintes, il sera clair pour l'homme de l'art qu'il existe une large gamme de techniques équivalentes qui pourraient être utilisées, en employant des couches de matériaux 20 différents. En outre, il sera clair pour l'homme de l'art que les diverses fonctionnalités décrites en relation avec les divers modes de réalisation décrits ici peuvent être combinées, dans des variantes de réalisation, selon des combinaisons quel- 25 conques. REVENDICATIONS1. Procédé pour contraindre une couche semiconductrice (112) comprenant : déposer, sur une structure du type semiconducteur sur isolant (SOI) comportant une couche semiconductrice (112, 312) en contact avec une couche isolante (110, 310), une couche de contrainte (202, 502) ; contraindre localement la couche semiconductrice en formant une ou plusieurs ouvertures (206A', 206B', 506A, 506E) dans la couche de contrainte, lesdites ouvertures étant alignées 10 sur des premières régions de la couche semiconductrice dans lesquelles des canaux de transistors doivent être formés ; et déformer des deuxièmes régions de la couche isolante (110, 310) adjacentes aux premières régions en diminuant temporairement, par un recuit, la viscosité de la couche 15 isolante. 2. Procédé selon la revendication 1, comprenant en outre : retirer la couche de contrainte (202, 502) ; et former une grille de transistor (210A, 210B, 510A, 20 510E) au-dessus de chacune des premières régions. 3. Procédé selon la revendication 2, dans lequel chacune des ouvertures (206A', 206B', 506A, 506B) a une largeur (W) comprise entre 50 % et 300 % de la longueur (Lg) de la grille de transistor. 25 4. Procédé selon la revendication 2 ou 3, dans lequel les ouvertures comprennent une paire d'ouvertures adjacentes dont les centres sont séparés d'une distance (d) comprise entre 80 % et 120 % de la distance séparant les centres des grilles de transistors formées au-dessus des premières régions sur 30 lesquelles les ouvertures adjacentes sont alignées. 5. Procédé selon l'une quelconque des revendications 2 à 4, dans lequel chacune des ouvertures (206A', 206B', 506A, 506B) a une longueur (L) égale à au moins 80 % de la largeur (WT) de la grille de transistor.B12581 - 13-GR1-0067 19 6. Procédé selon l'une quelconque des revendications 1 à 5, dans lequel la couche de contrainte (202, 502) a une épaisseur égale à au moins 150 % de l'épaisseur de la couche semiconductrice (112, 312). 7. Procédé selon l'une quelconque des revendications 1 à 6, dans lequel la diminution temporaire de la viscosité de la couche isolante comprend un recuit à une température comprise entre 950°C et 1150°. 8. Procédé selon l'une quelconque des revendications 1 10 à 6, dans lequel la diminution temporaire de la viscosité de la couche isolante comprend un recuit à une température comprise entre 900°C et 1000°C. 9. Procédé selon l'une quelconque des revendications 1 à 8, dans lequel la diminution temporaire de la viscosité de la 15 couche isolante comprend un recuit pendant une durée de 30 minutes ou moins. 10. Procédé selon l'une quelconque des revendications 1 à 9, dans lequel la couche isolante comprend du bore, et dans lequel la diminution temporaire de la viscosité de la couche 20 isolante comprend un recuit pendant une durée de 15 minutes ou moins. 11. Procédé selon l'une quelconque des revendications 1 à 10, dans lequel la diminution temporaire de la viscosité de la couche isolante comprend de provoquer une transformation 25 viscoplastique dans les deuxièmes régions sans provoquer de transformation viscoplastique dans au moins certaines régions de la couche isolante à l'extérieur des deuxièmes régions. 12. Procédé selon l'une quelconque des revendications 1 à 11, dans lequel la couche de contrainte est en SiN ou en 30 SiGe. 13. Procédé selon l'une quelconque des revendications 1 à 12, comprenant en outre la formation de tranchées s'étendant à travers la couche semiconductrice (112, 312) pour former des régions d'isolement (104, 106) délimitant un ou plusieurs 35 transistors.B12581 - 13-GR1-0067 20 14. Procédé selon la revendication 13, dans lequel les tranchées d'isolement sont formées avant le recuit. 15. Procédé selon l'une quelconque des revendications 1 à 14, dans lequel la couche semiconductrice (112, 312) comprend une pluralité d'ailettes semiconductrices (312A à 312E), chacune des ailettes comprenant l'une des deuxièmes régions.