FR 3000838 A1 20140711 FR 1350097 A 20130107 PROCEDE DE FABRICATION D'UNE MEMOIRE NON VOLATILE La présente invention concerne les mémoires non volatiles en circuit intégré sur puce de semi-conducteur. La présente invention concerne plus particulièrement les mémoires comprenant des cellules mémoire à programmation et effacement par le canal, dites "UCP" (Uniform Channel Program). La présente invention concerne plus particulièrement les cellules mémoire UCP à deux transistors, comprenant un transistor de sélection et un transistor à accumulation de charges comme un transistor à grille flottante. La figure 1 est une vue en coupe schématique de deux cellules mémoire C11, C12 de type UCP, réalisées sur un substrat PW de type P. Le schéma électrique de ces deux cellules mémoire est représenté sur la figure 2. La cellule mémoire C11 comprend un transistor à grille flottante FGT11 et un transistor de sélection ST11. La cellule mémoire C12 comprend un transistor à grille flottante FGT12 et un transistor de sélection ST12. Chaque transistor à grille flottante FGT11, FGT12 comprend une région de drain n1 (D), une région de source n2 (S), une grille flottante FG, une grille de contrôle CG, et une région de canal CH1 s'étendant sous la grille flottante FG entre les régions de drain n1 et de source n2. Chaque transistor de sélection ST11, ST12 comprend une région de drain n2 (D) commune à la région de source n2 du transistor à grille flottante correspondant FGT11, FGT12, une région de source n3 (S), une grille SG, et une région de canal CH2 s'étendant sous la grille SG entre les régions de drain n2 et de source n3. Les deux transistors ST11, ST12 partagent la même région de source n3. Cette structure à deux cellules mémoire C11, C12 présente un axe de symétrie passant par la région de source n3. Les régions n1, n2, n3 sont généralement formées par dopage N du substrat PW. Le substrat PW est généralement un caisson de type P formé dans un substrat de base WF généralement appelé "wafer". Le caisson PW est isolé par rapport au reste du wafer WF par une couche d'isolation NISO dopée N qui entoure la totalité du caisson. Les grilles FG, SG sont généralement en polysilicium (silicium polycristallin) de niveau 1, ou "poly1", et sont formées sur le substrat PW par l'intermédiaire de couches d'oxyde D1, D2, la couche D1 étant une couche d'oxyde tunnel tandis que la couche D2 est une couche d'oxyde de grille. La grille de contrôle CG est généralement en silicium polycristallin de niveau 2, ou "poly2", et est formée sur la grille flottante FG par l'intermédiaire d'une couche d'oxyde D3. Ces diverses couches d'oxyde sont par exemple constituées d'oxyde de silicium Si02. Les deux cellules mémoire sont recouvertes par un matériau isolant diélectrique DO, qui peut également être de l'oxyde Si02. Les régions de drain n1 des transistors FGT11, FGT12 sont reliées à une même ligne de bit BL par l'intermédiaire d'un contact Cl traversant l'isolant DO pour atteindre un conducteur intermédiaire Ti réalisé dans un premier niveau de métal, ou "métall", et d'une traversée conductrice V1 ("via") traversant l'isolant DO pour relier le conducteur Ti à la ligne de bit BL. Celle-ci est par exemple réalisée dans un second niveau de métal, ou "métal2". La région de source n3 commune aux deux transistors ST11, ST12 est reliée à une ligne de source SL par l'intermédiaire d'un contact C2 traversant l'isolant DO, la ligne de source SL étant par exemple réalisé dans le premier niveau de métal. Pendant la lecture de la cellule C11, le transistor de sélection ST12 reçoit une tension de blocage Voff et n'est pas passant. Un courant circule uniquement dans la région de canal CH1 du transistor FGT11 et dans la région de canal CH2 du transistor ST11. Ce courant est représentatif de la tension de seuil du transistor FGT11 qui est elle-même représentative d'un état programmé ou effacé du transistor, lequel dépend d'une quantité de charges électriques stockées dans sa grille flottante. Ce courant est détecté ("sensed") par un amplificateur de lecture de type "sense amplifier" (non représenté) qui fournit une donnée binaire mémorisée par la cellule C11. Le transistor ST12 étant bloqué par la tension Voff, une valeur de tension dite de "non-lecture" Vnrd appliquée au transistor FGT12 est peu importante puisque ce transistor est isolé de la région de source n3 par le transistor ST12. La tension Vnrd est choisie égale à une tension VB1 de polarisation du substrat PW, qui peut être égale au potentiel de masse, à savoir le potentiel du wafer WF, généralement à OV. Les cellules C11, C12 présentent l'avantage de pouvoir être programmées ou effacées en appliquant un couple de tensions déterminées au substrat PW et à la grille de contrôle CG de leur transistor FGT11, 35 FGT12, ce mode de programmation et d'effacement étant appelé "programmation et effacement par le canal". Le transfert de charges du substrat PW vers la grille flottante FG (programmation) ou de la grille flottante vers le substrat (effacement) est effectué sans passer par le transistor de sélection ST11, ainsi que l'application de la différence de potentiel élevée (par exemple 15V) permettant ce transfert de charges. De ce fait, les étapes de programmation, effacement, et lecture sont conduites avec des tensions de faible valeur, en exploitant la différence de potentiel entre le substrat et la grille de contrôle des transistors à grille flottante. Ainsi, les transistors de sélection ST11, ST12 ne subissent pas des tensions élevées, ce qui permet de prévoir des cellules mémoire C11, C12 de conception simple et peu encombrante en terme de surface de semi-conducteur. Malgré les avantages qu'offrent de telles cellules mémoire UCP, il pourrait être souhaité de prévoir un moyen permettant de diminuer encore plus leur encombrement, afin de réduire l'encombrement d'un plan mémoire comprenant une pluralité de telles cellules mémoire. Il pourrait également être souhaité de prévoir une structure de mémoire de faible encombrement. Des modes de réalisation concernent un procédé de fabrication dans un substrat semi-conducteur d'un circuit intégré comprenant des transistors à grille verticale, le procédé comprenant les étapes consistant à : implanter dans la profondeur du substrat une couche d'isolation dopée, pour former une région de source des transistors, réaliser dans le substrat des premières tranchées d'isolation parallèles, réaliser dans le substrat des secondes tranchées perpendiculaires aux premières tranchées, atteignant la couche d'isolation, et isolées du substrat par une première couche d'isolation, chaque tranchée comportant une extrémité à distance des bords du substrat, déposer une première couche conductrice sur la surface du substrat et dans les secondes tranchées, graver la première couche conductrice pour former : des tranchées conductrices dans les secondes tranchées, pour former des grilles verticales de transistors, et des plages de connexion de grille s'étendant chacune entre l'extrémité d'une seconde tranchée et un bord du substrat, en conservant une zone de continuité dans la première couche conductrice entre les secondes tranchées et les plages de connexion, et implanter des régions dopées de chaque côté des secondes tranchées, pour former des régions de drain des transistors. Selon un mode de réalisation, le procédé comprend des étapes consistant à: déposer sur la première couche conductrice une seconde couche isolante et une seconde couche conductrice, la seconde couche isolante et la seconde couche conductrice étant gravées avec la première couche conductrice, pour former les tranchées conductrices et les plages de connexion, graver une partie des plages de contact en enlevant la seconde couche conductrice et la seconde couche isolante, et former un contact sur la première couche conductrice dans chaque partie gravée des plages de connexion. Selon un mode de réalisation, les gravures de la première couche conductrice, de la seconde couche isolante et de la seconde couche conductrice sont réalisées pour former à la surface du substrat parallèlement aux secondes tranchées : des grilles flottantes et des grilles de contrôle de transistors à accumulation de charges formant chacun une cellule mémoire avec l'un des transistors à grille verticale, et des lignes conductrices interconnectant les grilles de contrôle, l'implantation de régions dopées étant réalisée pour former également des régions de drain et de source des transistors à accumulation de charges. Selon un mode de réalisation, les grilles flottantes, les grilles de contrôle et les lignes conductrices s'étendent parallèlement aux secondes tranchées, à la surface du substrat PW, à raison de deux lignes conductrices par tranchée conductrice, l'une étant placée à gauche de la tranchée conductrice, l'autre étant placée à droite de la tranchée conductrice. Selon un mode de réalisation, les secondes tranchées sont réalisées par une gravure sélective de retrait du matériau isolant dans les premières tranchées, et par une gravure sélective de retrait du matériau semiconducteur du substrat entre et sous les premières tranchées, de manière à obtenir un fond de seconde tranchée formant des ondulations présentant des parties moins profondes entre les tranchées d'isolation, séparées par des parties atteignant la couche d'isolation sous les parties de tranchées d'isolation retirées. Selon un mode de réalisation, les plages de connexion présentent une largeur supérieure à la largeur des secondes tranchées. Des modes de réalisation concernent également un circuit intégré comprenant : des transistors à grille verticale dans un substrat semi- conducteur, une couche d'isolation dopée, implantée dans la profondeur du substrat, et formant une région de source des transistors, des tranchées d'isolation parallèles, des tranchées conductrices isolées du substrat par une couche isolante, formées perpendiculairement aux tranchées d'isolation, et atteignant la couche d'isolation, les tranchées conductrices formant des grilles verticales des transistors, des régions dopées implantées de chaque côté des tranchées d'isolation, entre les tranchées d'isolation, pour former des régions de drain des transistors, et des plages de connexion de grille s'étendant chacune entre une extrémité de tranchée conductrice et un bord du substrat, avec une zone de continuité électrique entre la plage de connexion et l'intérieur de la tranchée conductrice. Selon un mode de réalisation, le circuit intégré comprend : des transistors à accumulation de charges formant chacun une cellule mémoire avec un des transistors à grille verticale, des lignes conductrices formant des grilles de contrôle des transistors à accumulation de charge, et des lignes d'interconnexion des grilles de contrôle, et des régions dopées formant des régions de drain des transistors à accumulation de charges, les régions dopées formant les régions de drain des transistors à grille verticale, formant également les régions de source des transistors à accumulation de charges. Selon un mode de réalisation, chaque grille de contrôle des transistors à accumulation de charge est formée sur une grille flottante isolée du substrat par une première couche isolante et isolée de la grille de contrôle par une seconde couche isolante. Selon un mode de réalisation, le circuit intégré comprend des contacts 25 formés chacun sur l'une des plages de connexion, au travers d'une couche conductrice et d'une couche d'isolation. Selon un mode de réalisation, les tranchées conductrices comprennent un fond formant des ondulations présentant des parties moins profondes entre les tranchées d'isolation, séparées par des parties atteignant 30 la couche d'isolation. Selon un mode de réalisation, les plages de connexion présentent une largeur supérieure à la largeur des secondes tranchées. Des exemples de réalisation de l'invention seront décrits dans ce qui 35 suit, à titre non limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 précédemment décrite est une vue en coupe schématique de deux cellules mémoire classiques, la figure 2 précédemment décrite est le schéma électrique des deux cellules mémoire de la figure 1, la figure 3 est une vue en coupe schématique de deux cellules mémoire, selon un mode de réalisation, la figure 4 est le schéma électrique des cellules mémoire de la figure 3, les figures 5A à 5C sont des vues de dessus, et en coupe longitudinale et transversale d'un plan mémoire comportant les cellules mémoire de la figure 3, les figures 6A à 6E représentent chacune des vues en coupe longitudinale et transversales illustrant des étapes d'un procédé de fabrication de cellules mémoire, selon un mode de réalisation, les figures 7A à 7M représentent chacune des vues en coupe longitudinale et transversales illustrant des étapes d'un procédé de fabrication de cellules mémoire, selon un autre mode de réalisation, la figure 8 représente en coupe une tranchée conductrice formant la grille de transistors de sélection de cellules mémoire, les figures 9A à 9E sont des vues de dessus illustrant des étapes du procédé de fabrication de cellule mémoire, la figure 10 représente schématiquement un dispositif électronique comprenant une mémoire selon l'invention. La figure 3 représente une autre structure d'une paire de cellules mémoire C21, C22 selon l'invention. La cellule mémoire C21 comprend un transistor à grille flottante FGT21 et un transistor de sélection ST21. La cellule mémoire C22 comprend un transistor à grille flottante FGT32 et un transistor de sélection ST32. Les transistors FGT21, FGT22 peuvent être de même structure que les transistors FGT11, FGT12 et chacun présente une région de canal horizontale CH1 s'étendant sous sa grille flottante FG, entre les régions de drain n1 et de source n2. Les transistors de sélection ST21, ST22 se distinguent des transistors de sélection ST11, ST12 en ce qu'ils comportent une grille commune verticale SGC. Cette grille verticale SGC est enterrée dans le substrat PW par l'intermédiaire d'une couche isolante 10, par exemple en oxyde de silicium Si02, formant l'oxyde de grille des transistors de sélection ST21, ST22. Elle s'étend dans la profondeur du substrat PW et présente des bords inférieurs gauche et droit qui pénètrent dans la couche NISO. La couche NISO forme ainsi, dans sa partie entourant les bords inférieurs gauche et droit de la grille SGC, la région de source (S) des transistors 5T21, 5T22. La couche NISO forme également, comme précédemment, la ligne de source SL de ces transistors. Les régions de drain n2 (D) des transistors 5T21, 5T22 (qui forment également les régions de source des transistors à grille flottante) sont conservées, mais s'étendent ici respectivement le long d'un bord supérieur gauche et le long d'un bord supérieur droit de la grille SGC. Ainsi, le transistor 5T21 présente une région de canal verticale CH2 qui s'étend en face de la paroi verticale gauche de la grille SGC, entre une première des régions n2 et une région dopée n3 dans la couche NISO. De même, le transistor 5T22 présente une région de canal verticale CH2 qui s'étend en face de la paroi verticale droite de la grille SGC, entre une seconde des régions n2 et la région n3 dans la couche NISO. Par rapport à la structure de la paire de cellules mémoire C11, C12, la structure de la paire de cellules mémoire C21, C22 présente l'avantage d'occuper une surface de semi-conducteur très réduite, en raison de la suppression des transistors de sélection 5T21, 5T22 à la surface sur substrat, ceux-ci étant devenus des transistors enterrés. Comme cela sera vu plus loin à la lumière d'exemples de procédés de fabrication, la grille verticale SGC est réalisée à partir d'une tranchée conductrice qui relie plusieurs paires de cellules mémoire et qui est vue en coupe sur la figure 3. Selon le procédé de fabrication retenu, cette tranchée formant la grille SGC peut ne présenter aucune discontinuité électrique. Elle peut alors être utilisée directement comme ligne de mot WL, comme indiqué par la référence "WL" sur la figure 3. Dans d'autres modes de réalisation, cette tranchée peut être sectionnée en différents tronçons par des tranchées d'isolation STI ("Shallow Trench Isolation"). Dans ce cas, chaque grille verticale SGC de chaque paire de cellules mémoire est indépendante des autres et doit être connectée individuellement à une ligne de mot réalisée dans un niveau de métal. La figure 4 représente le schéma électrique des cellules mémoire C21, C22. La grille de contrôle du transistor FGT21 est connectée à une ligne de contrôle de grille CGLi par l'intermédiaire d'un contact C4. La grille de contrôle du transistor FGT22 est connectée à une ligne de contrôle de grille CG14,1 par l'intermédiaire d'un contact C4. Les régions de drain (D) des transistors FGT21, FGT22 sont connectées à une ligne de bit BL par l'intermédiaire de contacts Cl. La grille verticale SGC est connectée à une ligne de mot W14,i+1 commune aux deux cellules mémoire par l'intermédiaire d'un contact C3. Alternativement, elle peut elle-même former la ligne de mot W14,i+1, comme indiqué plus haut. Les régions de canal des transistors FGT21, FGT22, ST21, ST22 font partie du même caisson PW, comme représenté par des traits pointillés. Enfin, les régions de source (S) des transistors 5T21, 5T22 sont reliées électriquement à la couche NISO formant ligne de source. Celle-ci peut être connectée par l'intermédiaire d'un contact C5 à une ligne de source générale SL réalisée dans un niveau de métal. Les figures 5A à 5C représentent une partie de plan mémoire comprenant les cellules mémoire de la figure 3. La figure 5A est une vue de dessus du plan mémoire au voisinage d'un bord de ce dernier. Les figures 5B et 5C sont des vues en coupe respectivement suivant des lignes BB' et CC' indiquées sur la figure 5A. La ligne BB' passe dans une tranchée conductrice SGQ+2,;+3 et la ligne CC' passe dans une ligne conductrice CGi+3 parallèle à la tranchée conductrice. A noter que la figure 3 est une vue en coupe suivant une ligne AN indiquée sur la figure 5A et passant dans une bande de semiconducteur DSJ. perpendiculaire aux lignes BB' et CC.' La figure 5A montre des tranchées conductrices SGQ,i+i, SGCi+2,i+3 parallèles entre elles, formées dans le substrat PW et isolées de ce dernier par une couche isolante 10 (figure 3), des tranchées d'isolation peu profondes STI ("Shallow Trench Isolation") réalisées perpendiculairement aux tranchées conductrices SGQ,i+i, SGQ+2,i+3. Les tranchées STI délimitent les bandes de semi-conducteur DSJ, DSJ+1 perpendiculaires aux tranchées conductrices SGQ,i+i, SGCi+2,;+3, qui forment les régions de drain et de source des transistors à grille flottante FGT21, FGT22. La figure 5B montre que les tranchées STI sont sectionnées par les tranchées SGCi,i+i, SGQ+2,i+3, les tranchées SGQ,i+i, SGCi+2,;+3 s'étendant jusque dans la couche NISO. La figure 5A montre également des lignes conductrices CG, CGi+2, CGi+3 parallèles aux tranchées conductrices SGQ,i+i, SGCi+2,i+3, formées à la surface du substrat PW, à raison de deux lignes conductrices par tranchée conductrice, l'une étant placée à gauche de la tranchée conductrice, l'autre étant placée à droit de la tranchée conductrice. Des dopants de type N sont implantés dans les bandes de semi-conducteur DSJ, DSi+i, pour former des régions de drain n1 et de source n2 de transistors à grille flottante. Les régions de source n2, qui s'étendent à droite et à gauche des tranchées conductrices SGQ,i+i, SGCi+2,i+3, forment également des régions de drain de transistors de sélection, conformément à la structure de cellule mémoire représentée sur la figure 3. Une dernière tranchée d'isolation STI, plus large que les autres, s'étend jusqu'au bord du substrat. Les contacts C3, C4 sont formés au bord du substrat sur les tranchées conductrices SGQ,i+i, SGCi+2,i+3, (figure 5B) et sur les lignes conductrices CG, à CGi+3 (figure 5C). Les contacts C1 sont formés sur les bandes DSJ, DSJ+1 entre chaque paire de cellules mémoire, c'est-à-dire chaque groupe formé d'une tranchée conductrice SGC et des deux lignes conductrices CG adjacentes. La figure 5C montre également la ligne conductrice CGi+3 formée sur les grilles flottantes 13 de transistors à grille flottante. Les grilles 13 sont formées sur la couche d'oxyde 10 au dessus des bandes DSJ, DSJ,i, et sont recouvertes d'une couche d'oxyde 14. Chaque ligne CG forme ainsi des grilles de contrôle au dessus des grilles flottantes 13 et une ligne de contrôle interconnectant les grilles de contrôle d'une ligne de transistors à grille flottante. Des étapes d'un procédé de fabrication de cellules mémoire dans un circuit intégré sont illustrées sur les figures 6A à 6E par des vues en coupe d'une partie du substrat semiconducteur SW. Chaque figure 6A à 6D représente à gauche une vue en coupe suivant la droite CC' du bord du substrat SW, et à droite, une vue en coupe suivant la droite AN, du substrat WF (les droites AN et CC' sont présentées sur la figure 5A). La figure 6E représente à gauche une vue en coupe suivant la droite CC', et à droite une vue en coupe suivant la droite DD' indiquée sur la figure 5A. Aux étapes illustrées par la figure 6A, on implante une couche d'isolation NISO dopée N dans le substrat WF, pour délimiter un caisson PW de type P dans lequel le plan mémoire est formé. Les parois verticales de la couche d'isolation NISO ne sont pas représentées. Optionnellement, une couche dopée P est également implantée dans le caisson, au-dessus du la couche NISO. On réalise ensuite dans le caisson PW ainsi formé, des tranchées d'isolation STI. Les tranchées sont parallèles entre elles et sont réalisées par gravure du substrat SW et remplissage des tranchées obtenues avec un matériau isolant tel que l'oxyde de silicium. Ces tranchées font apparaître dans le caisson PW des bandes de semi-conducteur DS qui sont destinées à former ultérieurement les régions de drain et de source de transistors à grille flottante. On réalise ensuite des tranchées 11 perpendiculaires au tranchées STI. Les tranchées 11 sont ici suffisamment profondes pour atteindre la couche NISO. La gravure des tranchées 11 retire également le matériau isolant des tranchées STI dans des zones de croisement. Une couche d'oxyde tunnel 10 (oxyde de grille) est déposée à la surface du caisson PW et dans les tranchées 11. Dans un souci de simplification des dessins, seulement deux tranchées d'isolation STI et une tranchée 11 sont représentées, mais le procédé concerne la fabrication collective de cellules mémoire pour réaliser une mémoire comportant classiquement un grand nombre de cellules mémoire. Aux étapes illustrées par la figure 6B, une étape de gravure retire la couche 10 en dehors des bandes DS et des tranchées 11. Une première couche de polysilicium PO (silicium polycristallin) est ensuite déposée à la surface du substrat PW et dans les tranchées 11, au-dessus de la couche d'oxyde 10. La première couche de polysilicium PO est retirée de la surface du substrat PW, afin que la surface du substrat soit prête pour d'autres étapes de fabrication décrites plus loin. Il reste donc les tranchées conductrices 11 en polysilicium, isolées du substrat par la couche d'oxyde 10, destinées à former des grilles verticales SGC telles que celle représentée sur la figure 3. Au cours d'étapes illustrées par la figure 6C, une seconde couche de polysilicium P1 est ensuite déposée à la surface du substrat PW, au-dessus de la première couche PO. La couche P1 constitue ainsi la couche de polysilicium de niveau 1, ou "poly1". La couche P1 est gravée pour laisser des bandes 13 perpendiculaires aux tranchées 11, les bandes 13 étant destinées à former les grilles flottantes des transistors à grille flottante. Aux étapes illustrées par la figure 6D, des couches d'oxyde 14, par exemple de type ONO (Oxyde-Nitrure-Oxyde) et de polysilicium P2 sont déposées successivement à la surface du substrat PW. La couche P2 constitue ainsi la couche de polysilicium de niveau 2, ou "poly2". Les couches 14 et P2 sont gravées successivement avec un même masque pour former les lignes conductrices CG incluant les grilles de contrôle des transistors à grille flottante. Aux étapes illustrées par la figure 6E, l'ensemble du substrat y compris des lignes conductrices CG est recouvert d'une couche diélectrique, par exemple de l'oxyde (non représentée). Des orifices sont pratiqués dans cette couche diélectrique, et les orifices sont ensuite métallisés pour former des contacts Cl, C3, C4, respectivement sur les bandes DS (régions de drain n1), sur les grilles verticales SGC et sur les lignes conductrices CG. Ces contacts ont été précédemment décrits en relation avec la figure 4, et sont destinés à connecter les éléments qui viennent d'être réalisés à des pistes conductrices en métal qui seront ultérieurement réalisées au-dessus de cette couche diélectrique. Il peut arriver que de la gravure des couches P1 et 10 soit excessive et que le polysilicium soit retiré à l'entrée des tranchées 11 (figure 6D). Il en résulte un risque d'absence de continuité électrique entre un contact de grille de sélection C3 et le polysilicium dans la tranchée 11 située en dessous du contact (figure 6E). La gravure excessive de la couche d'isolation peut également former des courts circuits entre le polysilicium dans les tranchées ii et le caisson PW. Les figures 7A à 7M illustrent des étapes d'un procédé de fabrication de cellules mémoire dans un circuit intégré, selon un autre mode de réalisation. Chaque figure 7A à 7M représente à gauche une vue en coupe suivant la droite BB' du bord du substrat SW, et à droite, une vue en coupe suivant la droite AN (cf. figure 5C). Sur la figure 7A, on implante une couche d'isolation NISO dopée N en profondeur dans le substrat WF, pour délimiter un caisson PW de type P dans lequel le plan mémoire est formé. Les parois verticales de la couche d'isolation NISO ne sont pas représentées. Optionnellement, une couche dopée P est également implantée dans le caisson, au-dessus du la couche NISO. On réalise ensuite dans le caisson PW ainsi formé, des tranchées d'isolation STI. Les tranchées STI sont parallèles entre elles et sont réalisées par gravure du substrat SW et remplissage des tranchées obtenues avec un matériau isolant tel que l'oxyde de silicium. Les tranchées STI font apparaître dans le caisson PW des bandes de semi-conducteur DS qui sont destinées à former ultérieurement les régions de drain et de source de transistors à grille flottante. Sur la vue de gauche de la figure 7A, une tranchée STI plus large que les autres s'étend jusqu'à un bord du substrat A l'étape illustrée par la figure 7B, on dépose sur le substrat PW et les tranchées STI une couche de masque dur 15 et une couche anti-réflective 16. A l'étape suivante (figure 7C), on réalise par gravure des tranchées 11 perpendiculaires aux tranchées STI, successivement au travers des couches 15 et 16. Sur la vue de gauche de la figure 7C, les tranchées 11 présentent une extrémité à distance du bord du substrat PW. A l'étape suivante (figure 7D), on réalise une gravure sélective du matériau isolant (oxyde de silicium) formant les tranchées STI, au travers des couches 15, 16 comportant les tranchées 11. Le fond des tranchées 11 forme ainsi des ondulations avec des parties profondes G1 antérieurement creusées pour former les tranchées STI perpendiculaires aux tranchées 11, et des parties moins profondes G2 entre les parties Gl. L'écart de profondeur des tranchées 11 entre les parties G1 et G2 correspond à la profondeur des tranchées STI atteignant la face supérieure du substrat PW qui n'a pas été antérieurement gravée. A l'étape illustrée par la figure 7E, on réalise une gravure sélective du silicium au travers des couches 15, 16 comportant les tranchées 11, ce qui enlève également la couche 16. Le silicium au fond des tranchées 11 est ainsi gravé pour atteindre la couche NISO dans les parties G1. Au cours de cette gravure, l'écart de profondeur des tranchées 11 entre les parties G1 et G2 est conservé et correspond à la profondeur des tranchées STI. A l'étape suivante (figure 7F), des dopants 17 de type N sont implantés dans les tranchées 11, pour former des régions dopées n3 formant les régions de source des transistors de sélection. A l'étape suivante (figure 7G), on retire la couche de masque dur 15 et on procède au dépôt d'une couche d'oxyde tunnel 18 à la surface du substrat PW y compris dans les tranchées 11. A l'étape suivante (figure 7H), une couche de polysilicium 19 est déposée à la surface du substrat PW et dans les tranchées 11, au-dessus de la couche d'oxyde 18. La couche 19 constitue ainsi la couche de polysilicium de niveau 1, ou "poly1", destinée à former les grilles verticales des transistors de sélection et les grilles flottantes des transistors à grille flottante. A l'étape illustrée par la figure 71, la couche 19 est gravée pour y former des rainures 20 en particulier en dehors de la couche d'isolation STI et dans le substrat PW pour séparer les grilles flottantes des transistors à grille flottante. Aux étapes illustrées par la figure 7J, le substrat PW est recouvert d'une couche d'oxyde 21, par exemple de type ONO (OxydeNitrure-Oxyde), puis d'une nouvelle couche de polysilicium 22 formant la couche de polysilicium de niveau 2, ou "poly2". La couche 22 est destinée à former les grilles de contrôle des transistors à grille flottante. A l'étape illustrée par la figure 7K, les couches 22, 21 et 19 sont gravées successivement avec un même masque pour former les grilles de contrôle et les grilles flottantes des transistors à grille flottante, ainsi que les ligne conductrices CG interconnectant les grilles de contrôle. La gravure de la couche 19 est effectuée jusqu'au niveau de la couche 18 ou un peu en dessous. En outre, la gravure des couches 22, 21 et 19 est effectuée de manière à former des plages de connexion 23 dans la partie périphérique de ces couches, dans le prolongement des tranchées 11. Les plages de connexion présentent à partir du bord du substrat une largeur D1 qui est suffisante pour permettre de réaliser une connexion dans la plage 23, entre l'extrémité de la tranchée 11 et le bord du substrat, et ménager une zone de continuité électrique 25 dans la couche 19, entre la partie 23 au bord du substrat et l'intérieur des tranchées conductrices 11. Par ailleurs, cette gravure est réalisée de manière à retirer une couche mince de polysilicium dans les tranchées 11. A noter également que la profondeur de cette gravure est telle qu'elle n'atteint pas le fond des rainures 20 de sorte que ces rainures subsistent. Ainsi, si la largeur D1 est trop petite, la continuité électrique de la couche 19 au bord du substrat et l'intérieur des tranchées 11 est supprimée. La largeur de la zone de continuité 25, et donc la largeur D1 est donc choisie suffisante pour s'affranchir d'erreurs éventuelles d'alignement des masques de gravure. A l'étape illustrée par la figure 7L, des orifices 24 sont pratiqués par gravure des couches 22 et 21 dans les plages de connexion 23, pour la 30 formation de contacts. Les orifices 24 sont formés à une distance D2 de la marche réalisée à l'étape précédente, dans la couche 19 entre les tranchées 11 et la plage de contact 23. La distance D2 peut être choisie suffisante pour éviter que la gravure des orifices 24 creuse la couche 19 dans les tranchées 11 (au pied de la marche), compte tenu des erreurs éventuelles d'alignement 35 des masques de gravure. Un résidu 26 des couches 21, 22 ayant la largeur D2 subsiste donc sur les plages de connexion 23. Le résidu 26 qui est totalement inutile au fonctionnement des cellules mémoire, provient du fait que les couches 22, 21 et 19 sont gravées simultanément. Aux étapes suivantes (figure 7M), des dopants de type N sont implantés à la surface du substrat pour y former les régions de drain n1 des transistors à grille flottante, ainsi que les régions de source n2 de ces derniers, qui sont communes aux régions de drain des transistors de sélection. Ensuite, les contacts C1, C3 et C4 sont formés, les contacts C3 étant formés dans les orifices 24, et les contacts C1 étant formés sur les zones de drain n1 des transistors à grille flottante. Les contacts C4 sont formés de la manière illustrée par la figure 6E. Le procédé qui vient d'être décrit permet ainsi de former des cellules mémoire C31, C32 comportant chacune un transistor à grille flottante FGT31, FGT32, et un transistor de sélection ST31, ST32 à grille SGC et canal CH2 verticaux (figure 7M). Les grilles des transistors de sélection sont formées par des tranchées conductrices SGC comportant des parties profondes G1 atteignant la couche NISO sous les tranchées d'isolation STI et des parties moins profondes G2 n'atteignant pas cette couche dans les bandes de semiconducteur DS. Les grilles verticales des transistors de sélection ST31, ST32, qui sont formées par les parties G2, présentent ainsi un canal CH2 plus court par comparaison avec les transistors ST21, ST22 représentés sur la figure 3. La continuité électrique entre chaque canal CH2 de transistor de sélection ST31, ST32 et la couche NISO est assurée par la partie de la région dopée 17 s'étendant entre les parties G1 et G2. Ainsi, la figure 8 est une vue en coupe du plan mémoire suivant un plan parallèle à une tranchée conductrice SGC passant par des canaux CH2 de transistors de sélection ST31, ST32 dont la grille est formée par la tranchée conductrice SGC. La figure 8 montre un canal CH2 de transistor de sélection entre deux tranchées d'isolation STI. Des flèches montrent la distribution de courant entre la région de drain n2 et la région de source n3 dans la couche NISO. Les lignes de courant sont canalisées dans le canal CH2 le long d'une face sensiblement verticale de la tranchée conductrice SGC, entre deux tranchées d'isolation STI, entre la région de drain n2 et la région dopée 17 formant la région de source n3 du transistor de sélection. Les lignes de courant sont ensuite canalisées par la région 17 de part et d'autre de la partie G2 le long des parties G1 adjacentes jusqu'à atteindre la couche NISO. Selon un autre mode de réalisation du procédé de fabrication, les tranchées 11 sont gravées systématiquement jusqu'à la couche NISO sans former les ondulations Gl, G2. Ainsi, aux étapes illustrées par les figures 7D, 7E, la couche d'oxyde dans les tranchées isolantes STI et le substrat PW peuvent être gravés jusqu'à la couche NISO. Cette disposition n'empêche pas de former les zones de continuité électrique 25 entre les tranchées conductrices SGC et la couche 19 dans les plages de connexion 23. Les figures 9A à 9E illustrent en vue de dessus certaines des étapes qui viennent d'être décrites. Sur la figure 9A, on réalise dans le substrat PW les tranchées d'isolation STI peu profondes et parallèles entre elles. Deux tranchées seulement sont représentées dans un souci de simplification des dessins, mais le procédé concerne la fabrication collective de cellules mémoire, pour réaliser une mémoire. Les tranchées STI sont réalisées conformément au procédé de fabrication qui vient d'être décrit, par gravure du semi-conducteur et remplissage des tranchées obtenues avec le l'oxyde. Elles font apparaître dans le substrat des bandes de semi-conducteur DSJ, DSi+i qui sont destinées à former ultérieurement les régions de drain et de source de transistors à grille flottante. Au cours d'une étape illustrée par la figure 9B, on réalise dans le substrat PW des tranchées 11, perpendiculairement aux tranchées STI. Deux tranchées seulement sont représentées dans un souci de simplification des dessins. La gravure des tranchées 11 grave également les tranchées STI dans des zones de croisement. Les tranchées d'isolation STI sont moins profondes que les tranchées 11. Chacune des tranchées 11 est destinée à former une grille verticale SGC commune à deux rangées de transistors de sélection. Au cours d'étapes illustrées par la figure 9C, sont formées les grilles des transistors de sélection, les grilles flottantes et les grilles de contrôle des transistors à grille flottante et des lignes conductrices CG, CGi+2, CGi+3 superposées aux grilles flottantes. Ces étapes comprennent les dépôts successifs d'une première couche d'oxyde tunnel à la surface du substrat PW, et d'une première couche de polysilicium ou "poly1". La couche de "poly1" est ensuite gravée pour former les rainures 20. On procède ensuite au dépôt d'une seconde couche d'oxyde, par exemple de type ONO, puis d'une couche de polysilicium de second niveau ("poly2"). L'ensemble de ces trois couches est ensuite gravé en bandes pour former les tranchées conductrices SGQ,i+i, SGCi+2,i+3, dans les tranchées 11, ainsi que les grilles flottantes et les lignes conductrices CG, CGi+2, CGi+3 formant également les grilles de contrôle des transistors à grille flottante, qui sont superposées aux grilles flottantes. Les grilles flottantes et les lignes conductrices CG, CGi+2, CGi+3 s'étendent parallèlement aux tranchées conductrices SGQ,i+i, SGCi+2,i+3, à la surface du substrat PW, à raison de deux lignes conductrices par tranchée conductrice, l'une étant placée à gauche de la tranchée conductrice, l'autre étant placée à droit de la tranchée conductrice. La couche "poly1" une fois gravée forme à la fois les grilles des transistors de sélection dans les tranchées conductrices SGQ,i+i, SGCi+2,i+3, les grilles flottantes des transistors à grille flottante et les plages de connexion 23 de longueur Dl en bordure du substrat dans le prolongement des tranchées 11. La gravure des couches "poly2", d'oxyde et "poly1" est effectuée en conservant la zone de continuité 25 entre la couche de "poly1" déposée au bord du substrat PW et celle se trouvant dans les tranchées conductrices 11. La largeur des plages de connexion 23 peut être supérieure à la largeur des tranchées 11, ce qui permet par la suite de faciliter la formation des contacts C3. Bien entendu, une seule bande comprenant les grilles flottantes, les grilles de contrôle et les lignes conductrices CG, CGi+2, CGi+3, peut être formée pour chaque tranchée conductrice SGQ,i+i, SGCi+2,i+3,. Au cours d'une étape illustrée par la figure 9D, des dopants de type N sont implantés dans les bandes de semi-conducteur DSJ, DSJ+1, pour former des régions de drain n1 et de source n2 de transistors à grille flottante. Les régions de source n2, qui s'étendent à droite et à gauche des tranchées conductrices SGQ,i+i, SGCi+2+3, forment également des régions de drain de transistors de sélection de cellules mémoire. Au cours d'étapes illustrées par la figure 9E, les orifices 24 sont formés dans les plages de connexion 23 en bordure du substrat dans le prolongement des tranchées conductrices SGQ,i+i, SGQ+2,i+3. L'ensemble du substrat y compris des lignes conductrices CG, CGi+2, CGi+3 est ensuite recouvert d'une couche diélectrique, par exemple de l'oxyde. Cette couche diélectrique n'est pas représentée sur le schéma afin de montrer les éléments qu'elle recouvre. Des orifices sont pratiqués dans cette couche diélectrique, et les orifices sont ensuite métallisés pour former des contacts C1, C3, C4. Comme précédemment, les contacts C1 sont destinés à connecter les régions de drain n1 à des lignes de bits. Les contacts C4 sont destinés à connecter les lignes conductrices CG, CGi+2, CGi+3 à des organes de contrôle de grilles du circuit intégré. Les contacts C3 sont destinés à connecter les tranchées conductrices SGQ,i+i, SGQ+2,i+3 au reste du circuit intégré. Les étapes qui viennent d'être décrites sont suivies d'étapes de réalisation de lignes en métal évoquées ci-dessous, ou de lignes d'interconnexion permettant de relier les cellules mémoire à des organes de contrôle du circuit intégré. Ces étapes en soi classiques ne seront pas décrites. Par comparaison avec le procédé illustré par les figures 6A à 6E, le procédé qui vient d'être décrit (figures 7A à 7M et 9A à 9E) permet de s'affranchir des problèmes précités de connexion des tranchées conductrices SGQ+2,i+3 au reste du circuit intégré, ou d'avoir à déposer et graver une couche supplémentaire de polysilicium pour former les plages de 20 connexion 23. La figure 10 représente un exemple d'application d'une mémoire MEM selon l'invention. La mémoire MEM est agencée dans un circuit intégré IC équipé d'un processeur et d'un circuit d'interface de communication ICT, par exemple un circuit intégré pour carte à puce. Le circuit intégré est monté sur 25 un support CD, par exemple une carte plastique. La mémoire MEM permet, à capacité mémoire identique, de réduire la taille et le prix de revient du circuit intégré, ou, à surface de circuit intégré identique, d'augmenter la capacité de stockage de la mémoire. Il apparaîtra clairement à l'homme de l'art que l'invention s'applique 30 plus généralement à la formation de transistors à grille verticale dans d'autres circuits que des mémoires non volatiles. En effet, l'invention s'applique également à une tranchée conductrice quelconque, y compris à fond plat, dès lors qu'elle est isolée du substrat pour pouvoir former une grille de transistor. Si l'étape de gravure illustrée par la figure 7K concerne trois couches, cette étape peut ne concerner que la couche conductrice remplissant la tranchée conductrice. Il apparaitra également qu'une cellule mémoire selon l'invention et une mémoire selon l'invention sont susceptibles de diverses autres variantes de réalisation et applications. Notamment, bien que l'on ait décrit dans ce qui précède des modes de réalisation de cellules mémoire comportant un transistor à grille flottante, d'autres types de transistors à accumulation de charges pourraient être utilisés, par exemple des transistors pourvus de grains de silicium ("silicon dots") noyés dans un matériau diélectrique, qui permettent d'accumuler des charges électriques et peuvent remplacer une grille flottante. REVENDICATIONS1. Procédé de fabrication dans un substrat semi-conducteur (WF, PVV) d'un circuit intégré (IC) comprenant des transistors à grille verticale (5T31, 5T32), le procédé comprenant les étapes consistant à: implanter dans la profondeur du substrat une couche d'isolation dopée (NISO), pour former une région de source des transistors, réaliser dans le substrat des premières tranchées d'isolation (STI) parallèles, réaliser dans le substrat des secondes tranchées (11) perpendiculaires aux premières tranchées, atteignant la couche d'isolation (NISO), et isolées du substrat par une première couche d'isolation (18), chaque tranchée comportant une extrémité à distance des bords du substrat, déposer une première couche conductrice (19) sur la surface du substrat et dans les secondes tranchées, graver la première couche conductrice pour former : des tranchées conductrices (SGC) dans les secondes tranchées, pour former des grilles verticales de transistors, et des plages de connexion (23) de grille s'étendant chacune entre l'extrémité d'une seconde tranchée et un bord du substrat, en conservant une zone de continuité (25) dans la première couche conductrice entre les secondes tranchées et les plages de connexion, et implanter des régions dopées (n2) de chaque côté des secondes tranchées, pour former des régions de drain des transistors. 2. Procédé selon la revendication 1, comprenant des étapes consistant à : déposer sur la première couche conductrice (19) une seconde couche isolante (21) et une seconde couche conductrice (22), la seconde couche isolante et la seconde couche conductrice étant gravées avec la première couche conductrice, pour former les tranchées conductrices (SGC) et les plages de connexion (23), graver une partie (24) des plages de contact en enlevant la seconde couche conductrice et la seconde couche isolante, etformer un contact (C3) sur la première couche conductrice (19) dans chaque partie gravée des plages de connexion. 3. Procédé selon la revendication 2, dans lequel les gravures de la première couche conductrice, de la seconde couche isolante et de la seconde couche conductrice sont réalisées pour former à la surface du substrat (PW) parallèlement aux secondes tranchées : des grilles flottantes (FG) et des grilles de contrôle de transistors à accumulation de charges (FGT31, FGT32) formant chacun une cellule mémoire avec l'un des transistors à grille verticale (ST31, ST32), et des lignes conductrices (CG) interconnectant les grilles de contrôle, l'implantation de régions dopées étant réalisée pour former également des régions de drain et de source des transistors à accumulation de charges. 4. Procédé selon la revendication 3, dans lequel les grilles flottantes (FG), les grilles de contrôle et les lignes conductrices (CG) s'étendent parallèlement aux secondes tranchées (SGC), à la surface du substrat PW, à raison de deux lignes conductrices par tranchée conductrice, l'une étant placée à gauche de la tranchée conductrice, l'autre étant placée à droite de la tranchée conductrice. 5. Procédé selon l'une des revendications 1 à 4, dans lequel les secondes tranchées (11) sont réalisées par une gravure sélective de retrait du matériau isolant dans les premières tranchées (STI), et par une gravure sélective de retrait du matériau semiconducteur du substrat (PW) entre et sous les premières tranchées, de manière à obtenir un fond de seconde tranchée (11) formant des ondulations présentant des parties moins profondes (G2) entre les tranchées d'isolation, séparées par des parties (G1) atteignant la couche d'isolation (NISO) sous les parties de tranchées d'isolation retirées. 6. Procédé selon l'une des revendications 1 à 5, dans lequel les plages de connexion (23) présentent une largeur supérieure à la largeur des secondes tranchées (11).35 7. Circuit intégré (IC) comprenant : des transistors à grille verticale (ST31, ST32) dans un substrat semiconducteur (WF, PVV), une couche d'isolation (NISO) dopée, implantée dans la profondeur du substrat, et formant une région de source des transistors, des tranchées d'isolation (STI) parallèles, des tranchées conductrices (11) isolées du substrat par une couche isolante (18), formées perpendiculairement aux tranchées d'isolation, et atteignant la couche d'isolation (NISO), les tranchées conductrices formant des grilles verticales (SGC) des transistors, des régions dopées (n2) implantées de chaque côté des tranchées d'isolation, entre les tranchées d'isolation, pour former des régions de drain des transistors, et des plages de connexion (23) de grille s'étendant chacune entre une 15 extrémité de tranchée conductrice et un bord du substrat, avec une zone de continuité électrique (25) entre la plage de connexion et l'intérieur de la tranchée conductrice. 8. Circuit intégré selon la revendication 7, comprenant : 20 des transistors à accumulation de charges (FGT31, FGT32) formant chacun une cellule mémoire (C31, C32) avec un des transistors à grille verticale (ST31, ST32), des lignes conductrices (CG) formant des grilles de contrôle des transistors à accumulation de charge, et des lignes d'interconnexion des 25 grilles de contrôle, et des régions dopées (n1) formant des régions de drain des transistors à accumulation de charges, les régions dopées (n2) formant les régions de drain des transistors à grille verticale, formant également les régions de source des transistors à accumulation de charges. 30 9. Circuit intégré selon la revendication 7 ou 8, dans lequel chaque grille de contrôle (CG) des transistors à accumulation de charge (FGT31, FGT32) est formée sur une grille flottante (FG) isolée du substrat par une première couche isolante (17) et isolée de la grille de contrôle par une 35 seconde couche isolante (21). 10. Circuit intégré selon l'une des revendications 7 à 9, comprenant des contacts (C3) formés chacun sur l'une des plages de connexion (23), au travers d'une couche conductrice (22) et d'une couche d'isolation (21). 11. Circuit intégré selon l'une des revendications 7 à 10, dans lequel les tranchées conductrices (SGC) comprennent un fond formant des ondulations présentant des parties moins profondes (G2) entre les tranchées d'isolation (STI), séparées par des parties (G1) atteignant la couche d'isolation (NISO). 12. Circuit intégré selon l'une des revendications 7 à 11, dans lequel les plages de connexion (23) présentent une largeur supérieure à la largeur des secondes tranchées (11).15