FR 3011146 A1 20150327 FR 1359117 A 20130923 B12720 - DD14419 1 CIRCUIT DE POMPE DE CHARGE DE GÉNÉRATION D'UNE TENSION NÉGATIVE Domaine La présente invention concerne de façon générale les circuits électroniques et, plus particulièrement, un circuit de génération d'une tension négative à partir d'une tension 5 d'alimentation positive. Exposé de l'art antérieur On connaît de nombreux circuits de pompe de charge parmi lesquels des circuits destinés à générer une tension négative à partir d'une tension d'alimentation positive. En 10 particulier, on a déjà proposé d'utiliser un transistor à effet de champ pour alimenter, à partir d'une tension positive, un circuit de pompe de charge à capacités commutées. Un exemple de tel circuit est décrit dans l'article "Integrated Anti-ShortCircuit Safety Circuit in CMOS SOI for Normally-On JFET" de 15 Khalil El Falahi et al. (CIPS 2012, Mars, 6-8,2012, Nuremberg Germany). Un transistor JFET, utilisé pour récupérer l'énergie sur un bus d'alimentation positive a sa grille directement connectée à la masse de façon permanente. Ce circuit requiert l'utilisation d'un circuit de précharge en amont du circuit de 20 pompe de charge capacitif. B12720 - DD14419 2 Résumé Un mode de réalisation de la présente description vise à proposer un circuit de génération d'une tension négative à partir d'une tension positive qui pallie tout ou partie des 5 solutions usuelles. Un autre mode de réalisation de la présente description vise à proposer un circuit compatible avec diverses applications susceptibles d'exploiter une tension négative. Un autre mode de réalisation de la présente 10 description vise une solution particulièrement simple. Ainsi, un mode de réalisation de la présente description vise un circuit de génération d'une tension négative à partir d'une tension positive, comportant : au moins un premier transistor entre une première 15 borne d'application d'un potentiel supérieur à un potentiel de référence et un premier noeud ; un premier élément capacitif entre le premier noeud et un deuxième noeud, une borne de commande dudit premier transistor étant reliée au deuxième noeud ; 20 un premier commutateur entre le premier noeud et une deuxième borne d'application du potentiel de référence ; un deuxième commutateur entre le deuxième noeud et une troisième borne de fourniture de ladite tension négative ; un troisième commutateur entre le deuxième noeud et la 25 deuxième borne ; et un deuxième élément capacitif entre la troisième borne et la deuxième borne. Selon un mode de réalisation, le circuit comporte un premier élément résistif entre la première borne et le premier 30 transistor. Selon un mode de réalisation, le circuit comporte en outre : un quatrième commutateur entre la borne de commande du premier transistor et le deuxième noeud ; et B12720 - DD14419 3 un cinquième commutateur entre la borne de commande du premier transistor et une quatrième borne d'application d'un potentiel supérieur au potentiel de référence. Selon un mode de réalisation, le circuit comporte en outre : au moins un deuxième transistor entre ladite première borne et la borne de commande du premier transistor, la borne de commande du deuxième transistor étant reliée au deuxième noeud ; et un deuxième élément résistif, intercalé entre la borne de commande du premier transistor et le deuxième noeud. Selon un mode de réalisation, le circuit comporte en outre un troisième élément résistif entre le deuxième transistor et la première borne. Selon un mode de réalisation, le ou lesdits transistors sont des transistors à canal N. Selon un mode de réalisation, tous les commutateurs sont des transistors MOS à canal N. On prévoit également un procédé de commande d'un 20 circuit tel que ci-dessus, dans lequel : dans une première phase, les premier et deuxième commutateurs sont ouverts tandis que le troisième commutateur est fermé ; et dans une deuxième phase, les premier et deuxième 25 commutateurs sont fermés tandis que le troisième commutateur est ouvert. Selon un mode de réalisation, les première et deuxième phases se répètent. Selon un mode de réalisation, des intervalles de 30 durées inférieures à celles des première et deuxième phases, et dans lesquels tous les commutateurs sont ouverts, sont intercalés entre les phases successives. Selon un mode de réalisation : B12720 - DD14419 4 pendant la ou les premières phases, le quatrième commutateur est ouvert et le cinquième commutateur est fermé ; et pendant la ou les deuxièmes phases, le quatrième 5 commutateur (K4) est fermé et le cinquième commutateur est ouvert. On prévoit également un circuit électronique comportant au moins un circuit de génération d'une tension négative à partir d'une tension positive. 10 Brève description des dessins Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : 15 la figure 1 représente, de façon très schématique et sous forme de blocs, un premier exemple d'application d'un circuit fournissant une tension négative ; la figure 2 représente, de façon très schématique et sous forme de blocs, un deuxième exemple d'application d'un 20 circuit fournissant une tension négative ; la figure 3 représente un mode de réalisation d'un circuit de génération d'une tension négative à partir d'une tension positive , la figure 4 illustre, sous forme de chronogrammes, le 25 fonctionnement du circuit de la figure 3 ; la figure 5 représente, de façon très schématique et sous forme de blocs, un exemple de circuit de commande du circuit de la figure 3 la figure 6 représente une variante du circuit de la 30 figure 3 ; et la figure 7 représente une autre variante du circuit de la figure 3. Description détaillée De mêmes éléments ont été désignés par de mêmes 35 références aux différentes figures. Par souci de clarté, seuls B12720 - DD14419 les éléments utiles à la compréhension des modes de réalisation qui vont être décrits ont été représentés et seront détaillés. En particulier, la destination du circuit de pompe de charge décrit n'a pas été détaillée, les modes de réalisation décrits 5 étant compatibles avec les applications habituelles utilisant un circuit de pompe de charge de fourniture d'une tension négative à partir d'une tension positive. De plus, lorsque l'on fait référence au caractère positif ou négatif de la tension, on se réfère à un même potentiel intermédiaire entre la tension positive et la tension négative. Pour simplifier, on considère que ce potentiel de référence est la masse (potentiel nul) du circuit électronique, ce qui sera généralement le cas en pratique, de sorte que les tensions positive et négative correspondent aux potentiels des bornes correspondantes. Toutefois, tout ce qui sera décrit par la suite s'applique à des tensions positive et négative définies par des potentiels, respectivement supérieur et inférieur, à un potentiel de référence qui n'est pas nécessairement la masse (par exemple, des potentiels tous les deux négatifs par rapport à la masse, la masse constituant alors le potentiel supérieur de la tension positive et le potentiel de référence étant le potentiel le moins négatif). La figure 1 représente, de façon schématique et sous forme de blocs, un exemple d'application d'un circuit de pompe 25 de charge 1 (NEG POW) de génération d'une tension négative V- à partir d'une tension positive V+. Selon cet exemple, la tension négative V- est utilisée pour alimenter un circuit de commande 2 (DRIVER) d'un transistor 3 (typiquement un transistor MOS) en série avec une charge 4 (Q) entre des bornes 12 d'application 30 d'un potentiel positif V+ et 14, par exemple de masse ou correspondant au point haut de la charge. Dans une telle application, les tensions mises en jeu au niveau de la charge 4 et les seuils de commutation du transistor 3 font qu'on a besoin d'un potentiel négatif V- pour commander correctement le 35 transistor 3. B12720 - DD14419 6 La figure 2 représente, de façon schématique et sous forme de blocs, un autre exemple d'application d'un circuit de génération d'une tension négative V-. La tension V- est, là encore, fournie à un circuit 2 de commande d'un transistor de puissance 3, connecté en série avec une charge 4 (Q) alimentée par une tension positive. Le transistor 3 est ici connecté côté masse. Là encore, selon les tensions mise en jeu et les seuils de commutation du transistor 3, on peut avoir besoin d'un potentiel négatif pour le commander correctement. Par exemple, la tension négative peut servir à bloquer un interrupteur (transistor 3) ayant un état fermé au repos ("normally-on"). Un autre exemple est la commande d'un transistor de puissance ayant une tension seuil proche de zéro et qui requiert une polarisation de sa borne de commande avec 15 une tension négative pour s'éloigner de sa tension de seuil et éviter que des tensions parasites ne modifient l'état bloqué ou passant. Un autre exemple est la commande d'un transistor IGBT qui utilise parfois une tension négative pour assurer un blocage efficace. 20 La figure 3 représente un exemple de schéma électrique d'un mode de réalisation d'un circuit 1 de génération d'une tension négative, basé sur une pompe de charge capacitive. Un transistor Ml, typiquement un transistor MOS normalement fermé (normally on) est relié, directement ou par 25 l'intermédiaire d'un élément résistif R (illustré en pointillés), à une borne 12 d'application d'un potentiel V+ positif par rapport à la masse (borne 14). L'autre borne de puissance du transistor M1 est connectée à un noeud 16 par l'intermédiaire d'un premier élément capacitif Cl et, à la borne 30 14, par un premier commutateur Kl. La borne de commande (la grille) du transistor M1 est connectée (reliée directement) au noeud 16. Le noeud 16 est relié, par un deuxième commutateur K2, à une borne 18 de fourniture de la tension de sortie négative V-et, par un troisième commutateur K3, à la borne 14 d'application 35 du potentiel de référence. La borne 18 est par ailleurs B12720 - DD14419 7 connectée à la borne 14 par un deuxième élément capacitif C2. Les commutateurs Kl, K2 sont commandés en tout ou rien par un signal CT1. Le commutateur K3 est commandé en tout ou rien par un signal CT3. Ces commutateurs sont, de préférence, des transistors MOS à canal N. La figure 4 illustre, sous forme de chronogrammes, le fonctionnement du circuit 1 de la figure 3. Ces chronogrammes représentent respectivement des exemples d'allures du signal CT2, conditionnant l'état ouvert ou fermé de l'interrupteur K3, de la tension V15 du noeud 15 entre le transistor M1 et le condensateur Cl, du signal CT1, conditionnant l'état ouvert ou fermé des interrupteurs K1 et K2, de la tension V16 du noeud 16, et de la tension de sortie V-. En prenant l'exemple préféré de commutateurs Kl, K2, K3 constitués de transistors MOS à canal N, et aux tensions seuils près, ces transistors sont rendus passants quand leurs grilles sont connectées à un potentiel positif (états hauts des signaux CT1 et CT2) et sont bloqués quand leurs grilles sont connectées à la masse (états bas des signaux CT1 et CT2). Pour simplifier, on néglige par la suite les chutes de tension dans les commutateurs K1 à K3 à l'état passant (on considère les résistances drain-source à l'état passant RdsON négligeables). On suppose un état initialement déchargé des 25 condensateurs Cl et C2 et tous les commutateurs K1 à K3 sont ouverts. La tension V- est alors nulle. Un cycle de pompe de charge commence à un instant tO auquel l'interrupteur K3 est fermé (signal CT2 à l'état haut), les interrupteurs K1 et K2 étant ouverts (signal CT1 à l'état 30 bas). Le noeud 15 démarre en étant à la masse. Le transistor M1 étant normalement passant, le potentiel du noeud 15 croît jusqu'à un instant tl où la tension V15 atteint la tension seuil VT du transistor Ml. Cela revient à charger le condensateur Cl jusqu'à la tension de blocage (tension seuil VT) du transistor 35 Ml. B12720 - DD14419 8 Ensuite, on inverse les états des commutateurs pour transférer les charges du condensateur Cl au condensateur C2. En pratique, pour éviter une conduction simultanée des commutateurs, on commence, à un instant t2, postérieur à l'instant tl, par ouvrir l'interrupteur K3 (signal CT2 à l'état bas), puis à un instant t3, postérieur à l'instant t2, on ferme les interrupteurs K1 et K2 (signal CT1 à l'état haut). Le fait de porter le noeud 15 à la masse, par la fermeture du commutateur Kl, provoque la décharge du condensateur C2 et fait descendre le potentiel du noeud 16, donc de la borne 18 (le commutateur K2 étant fermé), générant la tension négative V-. A un instant t4, postérieur à l'instant t3, on entame une phase de commutation inverse, c'est-à-dire que l'on ouvre les commutateurs K1 et K2 (signal CT1 à l'état bas), puis à un instant postérieur, correspondant à l'instant tO de début d'un cycle suivant, on ferme l'interrupteur K3. Dans le montage de la figure 3, la valeur minimale (la plus négative) que peut prendre la tension V- est -VT. Selon l'énergie prélevée sur la borne 18, cette valeur -VT est atteinte en un ou plusieurs cycles. Dans l'exemple de la figure 4, on suppose que deux cycles sont nécessaires. La durée de la ou des phases Tl, entre les instants tO et t2, est choisie pour être supérieure à la durée nécessaire à la charge du condensateur Cl au niveau VT. Cette durée est fonction, notamment, de la capacité du condensateur Cl et de la résistance drain-source à l'état passant du transistor Ml. La durée de la ou des phases 12, entre les instants t3 et t4, est choisie pour être supérieure à la durée de recharge 30 du condensateur Cl au travers du transistor Ml. Les durées Tl et 12 ne sont pas nécessairement identiques. Par exemple, une durée 12 plus faible, notamment au démarrage, permet de limiter les appels de courant. B12720 - DD14419 9 Les intervalles Ta entre les instants t2 et t3, et Tb entre les instants t2 et t3, sont choisis pour garantir une absence de conduction simultanée des commutateurs K1 à K3. La polarisation du transistor M1 permet de le rendre 5 normalement fermé, ce qui évite un circuit de démarrage. L'élément résistif R optionnel sert à limiter les appels de courant. Un avantage du circuit décrit en relation avec les figures 3 et 4 est qu'il est compatible avec une réalisation 10 n'utilisant que des transistors MOS à canal N. Le fait de rendre commutable le transistor M1 d'alimentation du circuit à capacités commutées économise un circuit de démarrage. De plus, on tire profit d'un des commutateurs utilisés pour commuter les éléments capacitifs pour 15 commuter ce transistor d'alimentation. La figure 5 représente, de façon simplifiée et sous forme de blocs, un exemple de circuit de génération des signaux de commande CT1 et C12. Dans cet exemple, on utilise un oscillateur 22 (OSC) 20 commandé (activé) par un signal ACT fourni par un comparateur 24 (COMP) entre le niveau de la tension de sortie V- et un seuil TH. Pour le circuit de la figure 3, le seuil TH correspond à un niveau supérieur au niveau -VT pour assurer l'arrêt de l'oscillateur et diminuer ainsi la consommation. A titre 25 d'exemple particulier de réalisation, on pourra utiliser un oscillateur en anneau sont la période conditionne les durées Tl et 12, les signaux CT1 et C12 étant prélevés en sortie de deux inverseurs différents de l'oscillateur pour définir les intervalles Ta et Tb (alors identiques). L'oscillateur 22 et le 30 comparateur 24 sont alimentés, par exemple, par une tension positive Vdd, non nécessairement identique à la tension V+. Selon une variante de réalisation, on utilise un générateur mono-impulsion, déclenché lorsque la tension V- n'a pas atteint une consigne TH. B12720 - DD14419 10 Selon une autre variante de réalisation, on prévoit une régulation analogique qui surveille la tension aux bornes de l'élément capacitif Cl et sa décharge dans l'élément capacitif C2. Plus généralement, tout circuit adapté à générer des signaux de commande pour respecter les phases de commutation décrites ci-dessus peut être utilisé. La figure 6 représente un autre mode de réalisation destiné à fournir une tension de sortie V-, inférieure à -VT 10 (supérieure, en valeur absolue, à la valeur absolue de la tension seuil du transistor M1). Par rapport au circuit de la figure 3, la grille du transistor M1 est en outre reliée, par l'intermédiaire d'un commutateur K4 commandé par le signal CT1, au noeud 16 et, par 15 l'intermédiaire d'un commutateur K5 commandé par le signal CT2, à un potentiel de polarisation Vg supérieur au potentiel de référence (et inférieur au potentiel V+). Les interrupteurs K4 et K5 sont préférentiellement des transistors NMOS. Pendant la phase Tl (figure 4), l'interrupteur K4 est ouvert et 20 l'interrupteur K5 est fermé. Le potentiel Vg, appliqué à la grille du transistor Ml, engendre que l'élément capacitif Cl se charge à une tension VT+Vg. Lors de la phase 12 qui suit, l'inversion de la tension engendrée par la commutation capacitive entraîne que la tension V- peut atteindre -Vg-VT. La 25 génération du potentiel Vg à partir de la tension V+ ne pose pas de difficulté (par exemple un pont résistif, de préférence commutable pour éviter une consommation permanente, ou un régulateur de tension). La figure 7 représente un autre mode de réalisation 30 permettant d'atteindre une tension plus négative que -VT. Par rapport au circuit de la figure 3, un deuxième transistor MOS M2 relie, optionnellement en série avec un élément résistif R1, la borne 12 à la grille du transistor Ml, désormais reliée au noeud 16 par un élément résistif R2 (ou B12720 - DD14419 11 capacitif pour réduire la consommation en continu (dc)). La grille du transistor M2 est connectée au noeud 16. Ainsi, lors de la phase Tl (figure 4), l'élément Cl se charge à une valeur correspondant à la somme des deux tensions 5 seuil des transistors M1 et M2 et la tension négative générée présente en valeur absolue cette valeur. Le mode de réalisation de la figure 7 peut être étendu à des tensions négatives encore inférieures en ajoutant d'autres transistors sur la base du même montage (entre la grille du 10 transistor M2 et le noeud 16). Divers modes de réalisation ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, les intervalles temporels Ta et Tb entre les périodes Tl et 12 du circuit de pompe de charge pourront être 15 adaptés aux temps de commutation nécessaires des différents transistors. De plus, bien que l'on ait fait référence à des transistors MOS côté circuit applicatif, la tension négative générée pourra servir à commander tout type de transistor (IGBT, 20 JFET, etc.) et, plus généralement, à alimenter tout type de circuit requérant une tension négative. En outre, le dimensionnement des éléments capacitifs Cl et C2, réalisés le cas échéant sous la forme de plusieurs condensateurs en parallèle, dépend de l'application et notamment 25 de la consommation attendue du ou des éléments connectés à la borne 18. Enfin, la mise en oeuvre pratique des modes de réalisation qui ont été décrits est à la portée de l'homme du métier à partir des indications fonctionnelles données ci-dessus 30 en utilisant, pour le reste, des techniques usuelles de dimensionnement de circuits électroniques. REVENDICATIONS1. Circuit de génération d'une tension (V-) négative à partir d'une tension positive (V+), comportant : au moins un premier transistor (M1) entre une première borne (12) d'application d'un potentiel supérieur à un potentiel de référence et un premier noeud (15) ; un premier élément capacitif (Cl) entre le premier noeud (15) et un deuxième noeud (16), une borne de commande dudit premier transistor étant reliée au deuxième noeud (16) ; un premier commutateur (K1) entre le premier noeud (15) et une deuxième borne (14) d'application du potentiel de référence ; un deuxième commutateur (K2) entre le deuxième noeud (16) et une troisième borne (18) de fourniture de ladite tension négative ; un troisième commutateur (K3) entre le deuxième noeud (16) et la deuxième borne (14) ; et un deuxième élément capacitif (C2) entre la troisième borne (18) et la deuxième borne. 2. Circuit selon la revendication 1, comportant en 20 outre un premier élément résistif (R) entre la première borne (12) et le premier transistor (M1). 3. Circuit selon la revendication 1 ou 2, comportant en outre : un quatrième commutateur (K4) entre la borne de 25 commande du premier transistor (M1) et le deuxième noeud (16) ; et un cinquième commutateur (K5) entre la borne de commande du premier transistor (M1) et une quatrième borne (22) d'application d'un potentiel (Vg) supérieur au potentiel de 30 référence. 4. Circuit selon la revendication 1 ou 2, comportant en outre : au moins un deuxième transistor (M2) entre la première borne (12) et la borne de commande du premier transistor (M1),B12720 - DD14419 13 la borne de commande du deuxième transistor étant reliée au deuxième noeud (16) ; et un deuxième élément résistif (R2), intercalé entre la borne de commande du premier transistor et le deuxième noeud. 5. Circuit selon la revendication 4, comportant en outre un troisième élément résistif (R1) entre le deuxième transistor (M2) et la première borne (12). 6. Circuit selon l'une quelconque des revendications 1 à 5, dans lequel le ou lesdits transistors (M1, M2) sont des 10 transistors à canal N. 7. Circuit selon l'une quelconque des revendications 1 à 6, dans lequel tous les commutateurs (K1, K2, K3, K4, K5) sont des transistors MOS à canal N. 8. Procédé de commande d'un circuit selon l'une 15 quelconque des revendications 1 à 7, dans lequel : dans une première phase (Tl), les premier et deuxième commutateurs (K1, K2) sont ouverts tandis que le troisième commutateur (K3) est fermé ; et dans une deuxième phase (12), les premier et deuxième 20 commutateurs (K1, K2) sont fermés tandis que le troisième commutateur (K3) est ouvert. 9. Procédé selon la revendication 8, dans lequel les première et deuxième phases (Tl, 12) se répètent. 10. Procédé selon la revendication 8 ou 9, dans lequel 25 des intervalles (Ta, Tb) de durées inférieures à celles des première et deuxième phases (Tl, 12), et dans lesquels tous les commutateurs (K1, K2, K3, K4, K5) sont ouverts, sont intercalés entre les phases successives. 11. Procédé selon l'une quelconque des revendications 8 30 à 10, dans leur rattachement à la revendication 3, dans lequel : pendant la ou les premières phases (Tl), le quatrième commutateur (K4) est ouvert et le cinquième commutateur (K5) est fermé ; etB12720 - DD14419 14 pendant la ou les deuxièmes phases (12), le quatrième commutateur (K4) est fermé et le cinquième commutateur (K5) est ouvert. 12. Circuit électronique comportant au moins un circuit 5 conforme à l'une quelconque des revendications 1 à 7.