FR 3003691 A1 20140926 FR 1352466 A 20130319 FinFET avec grille arrière La présente invention se rapporte au domaine de la microélectronique. Plus particulièrement, elle se rapporte à un finFET qui a deux grilles agissant sur son canal. Récemment, la tendance de réduction des dimensions dans les composants microélectroniques, tels que les transistors intégrés, est devenue de plus en plus difficile. L'architecture CMOS standard a atteint des dimensions critiques auxquelles des effets qui étaient négligeables jusqu'à présent limitent maintenant les possibilités de réduire davantage les dimensions. Pour pallier à cet inconvénient, de nouvelles architectures de transistor ont été suggérées. L'une parmi celles-ci est connue sous le nom de finFET. Un finFET est un transistor comprenant une couche mince de semi-conducteur agissant en tant que canal, l'aileron, qui est entouré, dans au moins deux directions, par la grille. L'approche la plus courante consiste à réaliser un aileron vertical, la grille étant obtenue par deux parois verticales adjacentes à l'aileron. De cette manière, l'effet de la grille sur l'aileron peut être accru, permettant ainsi davantage de réduction dans les dimensions critiques. Cependant, en parallèle à la technologie CMOS standard à une seule grille, plusieurs applications utilisent avantageusement des transistors CMOS qui reposent sur deux grilles contrôlant le canal du transistor. Ceux-ci sont habituellement appelés transistors à double grille. Parmi les effets bénéfiques des transistors à double grille par rapport aux transistors à une seule grille, on compte plus de souplesse, une consommation d'énergie réduite et une vitesse accrue. Malheureusement, étant donné que le finFET a déjà une grille placée des deux côtés du canal, le placement d'une deuxième grille n'a pas été possible. En fait, le placement de la deuxième grille d'un des deux côtés du finFET exigerait la suppression de la première grille de ce côté, réduisant ainsi l'effet de la première grille sur le canal. La présente invention a été faite en vue du problème ci-dessus, et l'un de ses objectifs est de fournir un finFET avec une structure à double grille. La présente invention peut se rapporter à finFET à double grille comprenant : au moins deux ailerons réalisant un canal ; une grille arrière placée entre les ailerons ; et une grille avant placée à l'extérieur des ailerons. Ceci présente l'avantage bénéfique que le canal comprenant les deux ailerons peut être soumis à l'effet à la fois de la grille avant et de la grille arrière. De plus, la présence de la grille arrière entre les ailerons augmente la stabilité mécanique des ailerons. Dans certains modes de réalisation, la grille avant peut enfermer les ailerons et la grille arrière. Ceci présente l'avantage bénéfique que la fabrication de la grille avant est simplifiée, étant donné qu'elle peut être réalisée comme couvrant la structure comprenant déjà les ailerons et la grille arrière. De plus, de cette manière, une structure unique peut être réalisée pour la grille avant, simplifiant également la connexion à celle-ci. Dans certains modes de réalisation, la connexion à la grille arrière peut être faite dans une région ne chevauchant pas verticalement la grille avant. Ceci présente l'avantage bénéfique que la connexion de la grille arrière n'a pas besoin d'être propagée au travers de la grille avant, par exemple au moyen d'un via. Dans certains modes de réalisation, les ailerons peuvent résulter d'un procédé d'auto-alignement. Ceci présente l'avantage bénéfique que l'épaisseur des ailerons peut être contrôlée de manière précise sur l'ensemble de la plaquette, réduisant ainsi les changements, par exemple, de tension seuil en raison d'épaisseurs différentes. De plus, ceci permet aux ailerons d'avoir une épaisseur inférieure à la plus petite caractéristique qui peut être obtenue par photolithographie. Dans certains modes de réalisation, le finFET à double grille peut comporter au moins une région de masquage, de préférence placée au-dessus des ailerons, pour le procédé d'auto-alignement. Ceci présente l'avantage bénéfique que la zone de masquage peut être utilisée comme un masque dans le procédé d'auto-alignement, tout en réalisant les ailerons sous-jacents. Dans certains modes de réalisation, le finFET à double grille peut être réalisé sur une plaquette de semi-conducteur sur isolant, de préférence une plaquette de SOI (de l'anglais « silicon-on-insulator », soit silicium sur isolant), et la grille arrière est connectée à la couche de semi-conducteur massive de la plaquette, au-dessous de l'isolant. Ceci présente l'avantage bénéfique que la connexion à la grille arrière peut être commune à plusieurs finFETs à double grille sur la plaquette. Dans certains modes de réalisation, le finFET à double grille peut être réalisé sur une plaquette de semi-conducteur, et la grille arrière peut se prolonger, à l'extérieur au moins de la source ou du drain du finFET, jusqu'à un contact de grille arrière. Ceci présente l'avantage bénéfique qu'une seule connexion dédiée peut être faite à chaque grille arrière d'une pluralité de finFETs à double grille. Dans certains modes de réalisation, les ailerons peuvent être placés le long de la grille arrière, dans la source ou dans le drain du finFET où la grille arrière se prolonge. Ceci présente l'avantage bénéfique que la grille arrière fournit une stabilité mécanique pour les ailerons, tout en permettant aux ailerons d'atteindre la source ou le drain, et à la grille arrière d'atteindre le contact de grille arrière, qui peut être placé au-delà de la source ou du drain, dans la direction s'étendant dans le sens longitudinal de la grille arrière et des ailerons. Dans certains modes de réalisation, l'espace entre les ailerons, dans au moins l'un parmi le drain et la source du finFET à double grille, peut contenir le même matériau que les ailerons. Ceci présente l'avantage bénéfique que, s'il n'est pas nécessaire que la grille arrière se propage le long des ailerons, l'espace entre ceux-ci peut rester avec le même matériau semi-conducteur que celui utilisé pour les ailerons, de telle sorte que la stabilité mécanique est augmentée, et qu'une connexion à la source ou au drain est simplifiée. Dans certains modes de réalisation, du stress mécanique peut être induit dans les ailerons par le matériau de la grille avant et/ou le matériau de la grille arrière et/ou le matériau isolant entre les ailerons et la grille avant et/ou le matériau isolant entre les ailerons et la grille arrière. Ceci présente l'avantage bénéfique qu'un ingénieur stress peut avoir plus de paramètres à contrôler afin d'optimiser le stress des ailerons. De plus, la présente invention peut se rapporter à un procédé de fabrication pour un finFET à double grille, en particulier un finFET à double grille selon l'un quelconque des modes de réalisation précédents, comprenant les étapes de gravure d'au moins une ouverture dans une couche de semi-conducteur ; réalisation d'une grille arrière dans l'ouverture ; réalisation d'au moins deux régions de masquage sur la couche de semi- conducteur, sur les côtés de l'ouverture ; et gravure de la couche de semi-conducteur tout en utilisant les régions de masquage afin d'obtenir au moins deux ailerons du finFET. Ceci présente l'avantage bénéfique que les ailerons peuvent être obtenus des deux côtés de la grille arrière, par l'intermédiaire d'un procédé auto-aligné. Dans certains modes de réalisation, l'étape de gravure de la couche de semi- conducteur tout en utilisant les régions de masquage afin d'obtenir au moins deux ailerons du finFET peut être une étape auto-alignée. Ceci présente l'avantage bénéfique que l'épaisseur des ailerons peut être contrôlée de manière précise, et les ailerons peuvent être obtenus à une épaisseur plus petite que la plus petite caractéristique qui peut être obtenue par photolithographie. En particulier, avec ce procédé, la définition de l'épaisseur de l'aileron est indépendante de la lithographie, et donc l'épaisseur peut descendre jusqu'à quelques nanomètres. Dans certains modes de réalisation, le procédé de fabrication peut comporter en outre l'étape de réalisation d'une couche isolante au moins sur les parois de l'ouverture dans la couche de semi-conducteur, avant l'étape de réalisation de la grille arrière. Ceci présente l'avantage bénéfique que la grille arrière peut être isolée des ailerons, et que l'épaisseur des ailerons peut être contrôlée sur la base de l'épaisseur des régions de masquage et de la couche isolante. Dans certains modes de réalisation, l'étape de gravure de l'ouverture dans la couche de semi-conducteur peut ne pas être réalisée dans au moins l'une parmi les régions de source et de drain. Ceci présente l'avantage de bénéfique que, en laissant intact l'espace entre les ailerons, les ailerons parviennent à une plus grande stabilité mécanique, également dans la région où la gravure est réalisée. Dans certains modes de réalisation, le procédé de fabrication peut comporter en outre une étape de contrôle du stress des ailerons en sélectionnant le matériau de la grille arrière et/ou de la couche isolante. Ceci présente l'avantage bénéfique qu'un ingénieur stress peut avoir plus de paramètres à contrôler afin d'optimiser le stress des ailerons. L'invention sera décrite plus en détail ci-après de manière exemplaire en utilisant des modes de réalisation avantageux et en se référant aux dessins. Les modes de réalisation décrits ne sont que des configurations possibles dans lesquelles les caractéristiques individuelles peuvent cependant, comme décrit ci-dessus, être mises en oeuvre indépendamment les unes des autres ou peuvent être omises. Des éléments égaux illustrés dans les dessins sont fournis de signes de référence égaux. Des parties de la description se rapportant à des éléments égaux illustrés dans les différents dessins peuvent être omises. Dans les dessins : les Figures 1A et 1B illustrent schématiquement un finFET à double grille 1000, conformément à un mode de réalisation de la présente invention ; les Figures 2A et 2B illustrent schématiquement un finFET à double grille 1001, conformément à un autre mode de réalisation de la présente invention ; les Figures 3A à 3X illustrent schématiquement un procédé de fabrication possible ayant pour résultat le finFET à double grille 1001, conformément à un autre mode de réalisation de la présente invention ; les Figures 4A et 4B illustrent schématiquement un finFET à double grille 2001, conformément à un autre mode de réalisation de la présente invention ; les Figures 5A à 5W illustrent schématiquement un procédé de fabrication possible ayant pour résultat le finFET à double grille 2001, conformément à un autre mode de réalisation de la présente invention ; les Figures 6A et 6B illustrent schématiquement un finFET à double grille 3001, conformément à un autre mode de réalisation de la présente invention ; les Figures 7A à 7P illustrent schématiquement un procédé de fabrication possible ayant pour résultat le finFET à double grille 3001, conformément à un autre mode de réalisation de la présente invention ; et les Figures 8A et 8B illustrent schématiquement un finFET à double grille 4001, conformément à un autre mode de réalisation de la présente invention. Un premier finFET à double grille 1000 conformément à un mode de réalisation de la présente invention sera décrit à présent en se référant aux Figures 1 A et 1B. En particulier, la Figure 1A illustre schématiquement une vue du dessus du finFET à double grille 1000, tandis que la Figure 1B illustre schématiquement deux sections transversales du finFET à double grille 1000, dont l'une est prise le long de la ligne B-B', sur la partie gauche de la Figure 1B, et l'autre est prise le long d'une quelconque parmi les lignes A-A' et C-C', sur la partie droite de la Figure 1B. De plus, la Figure 1A a une ouverture CUTI, permettant à des couches en dessous de la grille avant FG d'être vues, afin de faciliter la compréhension. Il sera apprécié que dans les Figures 1A et 1B, ainsi que dans les autres figures décrites ci-dessous, seulement les couches les plus pertinentes sont illustrées. Il est bien compris par les personnes du métier que des connexions en métal supplémentaires et/ou un(des) via(s), par exemple, seront nécessaires afin de connecter le finFET à double grille 1000 à d'autres éléments. De même, il est clair que plusieurs couches, comme des résines photosensibles, seront nécessaires pour les différentes étapes de fabrication. Toujours de plus, il est évident que le circuit final peut comporter des couches inertes de remplissage entourant le finFET à double grille 1000. Toutes ces couches sont habituelles pour les personnes du métier, et leur représentation rendrait les figures moins claires et faciles à comprendre. Elles n'ont donc pas été représentées, alors qu'une attention particulière a été donnée aux couches et aux étapes de procédé les plus pertinentes. Comme il ressort des Figures 1A et 1B, le finFET à double grille 1000 comprend deux ailerons FIN et une grille avant FG placée sur le côté extérieur des ailerons. Les ailerons agissent, ensemble, en tant que canal du finFET à double grille 1000. Grâce à la présence des deux ailerons, il est possible d'insérer une grille arrière BG entre ceux-ci. Par conséquent, la présente invention permet d'obtenir un finFET avec une structure de double grille. Ici, les termes « côté extérieur des ailerons », « à l'extérieur des ailerons » et similaires sont entendus comme externe à ou à l'extérieur de la structure de canal définie par les deux ailerons, et non comme le côté extérieur de chaque aileron individuel, c'est-à-dire le périmètre de chaque aileron. De plus, alors que la grille avant FG est illustrée comme enfermant les ailerons et la place de la grille arrière entre ceux-ci, l'invention n'y est pas limitée. En alternative, la grille arrière pourrait être présente seulement avec ses parois verticales, et sans la partie supérieure horizontale de liaison. Dans le mode de réalisation spécifique des Fig. 1A et 1B, la grille avant FG est séparée de chacun des ailerons FIN par une couche isolante INS. Entre les deux ailerons FIN, la grille arrière BG est également séparée des deux ailerons FIN par une couche isolante INS, qui pourrait avoir les mêmes caractéristiques que la couche isolante INS entre la grille avant FG et les ailerons FIN ou par un oxyde de grille standard par un procédé d'oxydation. Grâce à cette construction, les ailerons sont soumis à l'effet de deux grilles, à savoir la grille avant FG et la grille arrière BG, en même temps. En ce qui concerne la connexion vers les deux grilles du finFET à double grille 1000, il sera clair aux personnes du métier que plusieurs approches peuvent être implémentées, incluant toute combinaison de vias, de connexions métalliques, etc. Dans le mode de réalisation spécifique présent, la grille avant FG est accessible depuis sa périphérie, à savoir au-dessus ou sur le côté de celle-ci. D'autre part, étant donné que la grille arrière BG est placée sous la grille avant FG, la connexion à la grille arrière est réalisée d'une manière différente. Dans le mode de réalisation spécifique des Figures 1A et 1B, la grille arrière BG est connectée à une couche de semi-conducteur massive BLK d'un substrat de semi-conducteur sur isolant comprenant une couche de semi-conducteur massive BLK, une couche isolante BOX et une autre couche de semi-conducteur réalisant les ailerons FIN. Grâce à cette approche, la connexion vers la grille arrière peut être faite au moyen de la couche de semi-conducteur massive BLK, en tout point de celle-ci qui n'est pas couvert par la grille avant FG. Autrement dit, la connexion à la grille arrière BG est faite dans une région qui ne chevauche pas verticalement la grille avant FG. En alternative, ou en outre, la grille avant FG pourrait avoir une ouverture, par exemple sur son côté supérieur, permettant un contact vers la grille arrière BG sous-jacente. Toujours en alternative, ou en outre, la grille avant pourrait être placée seulement sur les côtés des ailerons, c'est-à-dire, en référence à la Figure 1B, elle pourrait comprendre seulement deux parois verticales, sans la portion horizontale couvrant les ailerons FIN et la grille arrière BG, permettant ainsi un accès vertical à la grille arrière BG sous-jacente. En ce qui concerne la connexion à la source et au drain du finFET à double grille 1000 à la limite de la région de la grille avant FG, les deux ailerons FIN sont reliés l'un à l'autre pour former une région de drain ou de source D/S comme il ressort de la section transversale prise le long des lignes A-A' et C-C'. Ici, un contact métallique (non illustré) peut être réalisé pour une connexion à d'autres éléments. Grâce à cette approche, un finFET à double grille 1001 ayant, par exemple, une source le long de la ligne A-A' et un drain le long de la ligne C-C', peut être réalisé. Le drain et la source sont séparés par une grille le long de la ligne B-B' qui comprend une grille avant FG et une grille arrière BG, les deux grilles influençant l'ouverture ou la fermeture du canal du finFET à double grille 1001. Bien que dans le mode de réalisation présent, ainsi que dans d'autres modes de réalisation de la description, les deux ailerons FIN soient illustrés comme étant symétriques, la présente invention n'y est pas limitée, et les ailerons pourraient être réalisés avec des dimensions différentes. De plus, bien que dans le mode de réalisation présent, ainsi que dans d'autres modes de réalisation de la présente invention, la grille avant et la grille arrière soient éloignées des ailerons essentiellement par la même distance, la présente invention n'y est pas limitée. Par exemple, si la grille avant a une plus grande surface faisant face aux ailerons, et si la personne du métier voulait faire réagir les ailerons de manière semblable à la grille avant FG et à la grille arrière BG, la couche isolante séparant les ailerons FIN et la grille arrière BG pourraient être faites plus minces afin de compenser la surface réduite de la grille arrière BG faisant face aux ailerons. De plus, bien que le mode de réalisation présent, ainsi que d'autres modes de réalisation de l'invention, illustre la présence de deux ailerons FIN, la présente invention n'y est pas limitée. En alternative, ou en outre, plus de deux ailerons pourraient être réalisés dans une structure en peigne, dans laquelle une succession de FIN, BG, FIN, FG, FIN, BG, FIN, FG, etc., est répétée autant que nécessaire. Dans un tel cas, par exemple, la connexion vers les grilles avant FG pourrait être réalisée par le dessus de la structure, tandis que la connexion vers les grilles arrière BG pourrait être réalisée par le bas de la structure. Les Figures 2A et 2B illustrent schématiquement un finFET à double grille 1001 conformément à un autre mode de réalisation de la présente invention. En particulier, la Figure 2A illustre une vue du dessus du finFET à double grille 1001, tandis que la Figure 2B illustre deux vues en coupe du finFET à double grille 1001 prises le long des lignes B-B' et le long de l'une quelconque parmi les lignes A-A' et C-C', d'une manière semblable aux Figures 1A et 1B. Comme il ressort de la partie droite de la Figure 2B, la région de source et de drain du finFET à double grille 1001 correspond substantiellement à la région de source et de drain du finFET à double grille 1000, où la source/le drain S/D a été référencé(e) par le signe de référence 1034, et dans lequel les couches BOX et BLK ont été référencées, respectivement, par les signes de référence 1020 et 1010. D'autre part, la région de grille du finFET à double grille 1001 diffère de la région de grille du finFET à double grille 1000 en raison de la présence d'éléments supplémentaires. En particulier, les éléments supplémentaires illustrés réalisent un auto-alignement des ailerons 1033, au cours du procédé de fabrication du finFET à double grille 1001. Autrement dit, grâce à la couche isolante 1301 et à la couche d'auto- alignement 1601, la largeur W1 des ailerons peut être contrôlée de manière précise, comme il sera décrit ci-dessous en référence aux Figures 3A-3X. Les Figures 3A-3X illustrent un procédé de fabrication exemplaire du finFET à double grille 1001 des Figures 2A et 2B. À noter qu'il s'agit seulement d'un parmi plusieurs procédés'de fabrication possibles, et la personne du métier réalisera comment le procédé de fabrication peut être modifié dans le but de tenir compte des exigences de différentes conception dans le cadre de la pratique générale d'une personne du métier dans la technologie des semi-conducteurs. Les Figures 3A-3X comprennent une colonne de gauche, illustrant une vue en coupe du finFET à double grille 1001 le long de la ligne de coupe B-B', et une colonne de droite, illustrant le finFET à double grille 1001 le long d'une vue en coupe correspondant à la ligne A-A' ou à ligne C-C', d'une manière semblable à la Figure 2B. Chaque fois qu'une illustration est présente seulement dans l'une des colonnes de gauche ou de droite de l'une quelconque des Figures 3A-3X, il est entendu que la colonne manquante n'est pas traitée dans l'étape de fabrication correspondante. Il sera clair aux personnes du métier comment empêcher le traitement d'une région d'une plaquette par l'intermédiaire de technologies standards de semi-conducteurs telles que, par exemple, le masquage au moyen de photolithographie. La Figure 3A illustre un point de départ du procédé de fabrication dans lequel une plaquette de semi-conducteur sur isolant est fournie. Par exemple, le semi-conducteur sur isolant pourrait être une plaquette de SOI (de l'anglais « silicon-on-insulator », soit silicium sur isolant) comprenant une couche de semi-conducteur massive 1010, par exemple du silicium, une couche isolante 1020, par exemple un oxyde de silicium, et une couche de semi-conducteur 1030, par exemple du silicium. Dans une étape de dépôt illustrée à la Figure 3B, une couche de masquage 1100 est déposée sur le dessus de la plaquette comprenant les couches 1010-1030. La couche de masquage 1100 pourrait être, par exemple, du nitrure de silicium, mais toute couche appropriée pouvant être utilisée afin de réaliser un masque pour la réalisation ultérieure de la grille arrière 1401 peut être employée. Dans la Figure 3C, la couche de masquage 1100 est soumise à une étape de gravure qui résulte en la création de l'ouverture 1102, transformant ainsi la couche 1100 en couche de masquage traitée 1101. La réalisation de l'ouverture 1102 peut être obtenue par des techniques standards de photolithographie et de gravure. Dans une étape de déposition illustrée à la Figure 3D, une couche isolante 1200 est déposée. La couche isolante 1200 pourrait être, par exemple, un oxyde de silicium. Cependant, tout matériau fournissant une isolation électrique peut être employé. Dans l'étape illustrée à la Figure 3E, la couche isolante 1200 est amincie, par exemple, au moyen d'un polissage mécano-chimique (ci-après CMP) de sorte à laisser une région isolante 1201 au sein de l'ouverture 1102. Au cours d'une étape de dépôt ultérieure illustrée à la Figure 3F, une couche protectrice 1300 est déposée sur le dessus de la plaquette. La couche protectrice 1300 pourrait être, par exemple, du nitrure de silicium, niais toute couche pouvant protéger la région de source et de drain au cours de la poursuite du traitement de la région de grille peut être employée. Dans les étapes de fabrication ultérieures illustrées aux Figures 3G-30, seul la colonne de gauche sera présentée, illustrant la fabrication de la région de grille du finFET à double grille 1001. La colonne de droite n'est pas traitée au cours de ces étapes, ou les procédés sont tels que la structure d'au moins les couches 1010, 1020 et 1030 n'est pas changée par rapport à la Figure 3F en utilisant des étapes de photolithographie en tant que masques. Au cours d'une étape d'enlèvement de couche illustrée à la Figure 3G, la couche protectrice 1300 est enlevée d'au moins la région correspondant à la région de grille du finFET à double grille 1001. Dans une étape d'enlèvement de couche isolante illustrée à la Figure 3H, la couche isolante 1201 est enlevée de l'ouverture 1102. Grâce à l'ouverture, au cours d'une étape illustrée à la Figure 31, une autre gravure de la plaquette peut être réalisée afin de réaliser une ouverture 1032, transformant ainsi la couche 1030 en couche traitée 1031. Dans une étape de gravure ultérieure illustrée à la Figure 3J, l'ouverture 1032 est prolongée dans la couche 1020 de manière à réaliser une couche traitée 1021 et une ouverture 1022. Dans une étape d'oxydation illustrée à la Figure 3K, une couche d'oxydation 1300 est obtenue par croissance au sein de l'ouverture 1022. Ceci pourrait être réalisé, par exemple, au moyen d'une oxydation thermique. En alternative, ou en outre, tout procédé qui réalisera une couche isolante sur les parois latérales de l'ouverture de 1022 pourrait être employé à la place. Le matériau 1300 pourrait être, par exemple, un oxyde de silicium. Au cours d'une étape d'enlèvement illustrée à la Figure 3L, la partie inférieure de la couche isolante 1300 est enlevée de façon anisotrope de manière à résulter en une couche isolante traitée 1301. En alternative à la gravure anisotrope, ou en outre, tout traitement qui résultera en ce que l'ouverture 1022 fasse face à la couche 1011 peut être employé. En particulier, comme il ressort des Figures 3K et 3L, l'oxydation renfonce avantageusement l'ouverture 1022 dans la couche 1010, résultant ainsi en une couche traitée 1011, de telle sorte que lorsque la partie inférieure de la couche isolante 1300 est enlevée, la couche traitée 1011 est exposée à travers l'ouverture 1022. Grâce aux étapes ci-dessus, l'ouverture 1022 est réalisée de telle sorte qu'elle a des parois verticales pourvues d'une couche d'isolation traitée 1301 et accès à la couche traitée 1311. En d'autres termes, il est possible de réaliser une ouverture dans laquelle on puisse réaliser la grille arrière 1401 de telle sorte qu'elle soit isolée de la couche de 1031, mais en contact avec la couche 1011. Au cours d'une étape de dépôt de matériau de grille arrière illustrée à la Figure 3M, le matériau de grille arrière 1400 est déposé. Le matériau de grille arrière 1400 pourrait être, par exemple, du polysilicium dopé. En alternative, ou en outre, tout matériau suffisamment conducteur pour agir en tant que grille peut être employée à la place. Toujours en alternative, ou en outre, un matériau pourrait être utilisé qui, lorsqu'il est obtenu par croissance sur la couche 1011, résulte en un matériau soumis à un stress, de manière à contrôler les caractéristiques physiques et électriques de la grille arrière 1401. Dans une étape de gravure ultérieure illustrée à la Figure 3N, le matériau de grille arrière 1400 est gravé de manière à réaliser la grille arrière 1401. Dans une étape de dépôt ultérieure, le matériau isolant 1500 est déposé. Le matériau isolant 1500 pourrait être, par exemple, un oxyde de silicium. Au cours d'une étape de CMP illustrée à la Figure 3P, le matériau isolant 1500 est nivelé au niveau de la couche 1101, aboutissant ainsi à la région isolante 1501. De plus, à l'étape de procédé illustrée à la Fig. 3P, la couche protectrice 1300, par exemple une couche de nitrure, est toujours présente sur la région de drain/source, sur le côté droit de la Figure 3P. À partir de l'étape de CMP réalisée à la Figure 3P, à la fois le drain/la source et la région de grille du finFET à double grille 1000 sont à nouveau traités en même temps. Dans une étape de gravure illustrée à la Figure 3Q, la couche de masquage traitée 1101 et la couche protectrice 1300 sont enlevés, et dans une étape de dépôt ultérieure illustrée à la Figure 3R, une autre couche de masquage 1600 est déposée. En particulier, dans la Figure 3R, un dépôt correspondant est réalisé. Comme on peut le voir, en raison de la présence des régions 1501 et 1201, la couche de masquage 1600 est plus haute au- dessus de ces régions. La couche de masquage 1600 pourrait être, par exemple, du nitrure de silicium. En alternative, ou en outre, toute couche pouvant être structurée et pouvant aboutir à la réalisation ultérieure des ailerons 1033 peut être utilisé à la place. Dans un « procédé de gravure de séparateur » (soit « spacer etch process » en anglais) illustré à la Figure 3S, la couche de masquage 1600 est structurée afin de laisser une ou plusieurs régions de masquage 1601. Par exemple, dans une couche de gravure anisotrope 1600, la durée est optimisée de telle sorte qu'elle s'arrête qband le nitrure est éliminé par gravure sur des surfaces planes. Étant donné que la couche 1600 est plus épaisse, il reste un séparateur 1601 des deux côtés de la région de 1501. Les régions 1601 en combinaison avec la région 1501 dans la partie de grille avant du finFET à double grille 1001 vont agir comme un masque dur pour la gravure de la couche sous-jacente 1031 à l'étape de gravure ultérieure. De même, les régions de masquage 1601 en combinaison avec la région 1201 vont agir comme un masque de gravure pour la partie de source et de drain du finFET à double grille 1001, comme illustré dans la partie droite de la Figure 3S. À noter que la largeur des régions de masquage 1601 dans la région de source/drain n'est pas nécessairement la même que la largeur dans la région de grille. Au cours de l'étape de gravure illustrée à la Figure 3T, la couche traitée 1031 sur la partie gauche de la Figure 3T et la couche 1030 sur la partie droite de la Figure 3T sont gravées, aboutissant respectivement aux ailerons 1033 et à la source/au drain 1034. Ce procédé est particulièrement avantageux étant donné qu'il permet de contrôler l'épaisseur des ailerons 1033 et de la source/du drain 1034 de manière précise par la largeur des régions de masquage 1601. En particulier, l'épaisseur des ailerons 1033 peut être plus petite que la plus petite résolution de structuration du procédé de fabrication de semiconducteur employé. C'est-à-dire que, même si les régions de masquage 1501 sont structurées jusqu'à la résolution minimale du procédé de fabrication, les ailerons 1033 peuvent être encore plus petits que les régions 1501 en raison du « procédé de gravure de séparateur ». Si, par exemple, la couche isolante traitée 1301 était obtenue par croissance thermique, son épaisseur pourrait être contrôlée très précisément et, en particulier, elle pourrait être obtenue par croissance à travers une épaisseur inférieure à la largeur des régions de masquage 1601. Ainsi, l'aileron 1033 aura une largeur latérale correspondant à la différence entre la largeur des régions 1601 et l'épaisseur de la région isolante traitée 1301. Ceci est avantageux car cela de régler l'épaisseur de l'aileron à une valeur inférieure à la plus petite caractéristique pouvant être structurée. Il sera évident aux personnes du métier que, tandis que deux ailerons 1033 sont réalisés dans le procédé de fabrication illustré présentement, le procédé peut être modifié afin de réaliser un nombre quelconque d'ailerons, d'une manière correspondante. Au cours d'une étape de croissance d'isolant de grille illustrée à la Figure 3U, une couche d'isolation de grille 1700 est déposée. Alors que l'isolant 1700 est illustré comme couvrant l'ensemble de la structure, ceci n'est pas nécessaire, et il pourrait être déposé à la place de manière à couvrir seulement les parois latérales exposées des ailerons 1033. Ici, la couche d'isolation de grille 1700 peut être, par exemple, un oxyde de silicium, mais l'invention n'y est pas limitée, et toute couche isolante peut être utilisée à la place. Avantageusement, étant donné que la couche isolante 1700 qui sépare l'aileron 1033 de la grille avant 1801 est déposée dans une étape différente du dépôt de la couche isolante 1300, les deux couches isolantes 1300 et 1700 peuvent avoir des caractéristiques ou des ou matériaux différents. La Figure 3V illustre une étape de dépôt qui consiste à déposer un matériau de grille avant 1800. Au cours d'une étape de structuration finale illustrée à la Figure 3W, le matériau de grille avant 1800 est structuré de manière à aboutir à la grille avant 1801. Bien qu'ici la grille finale 1801 soit représentée comme ayant une forme de U, la présente invention n'y est pas limitée. Par exemple, dans au moins une partie de la région de grille du finFET à double grille 1001, la grille avant pourrait ne pas avoir la partie horizontale supérieure, ou au moins une partie de celle-ci, de manière à permettre à une connexion verticale d'atteindre la grille arrière 1401. La Figure 3X illustre le finFET à double grille final résultant 1001 après l'enlèvement de couches inutiles, comme la couche isolante 1201 et les régions 1601 dans les régions de source et de drain du finFET à double grille 1001, de manière à laisser le contact de source et de drain 1034 exposé pour une connexion ultérieure. Dans cette étape de procédé, on peut faire l'implantation de dopage élevé aux régions S/D à gauche et à droite de la FG (voir Fig. 1A et 2A). Il sera clair aux personnes du métier que le procédé ci-dessus peut être modifié en fonction de la technologie des semi-conducteurs disponible et des nouveaux développements. En particulier, tout procédé qui résultera en un finFET à double grille ayant une grille arrière centrale faisant face à deux ailerons, et une grille avant de l'autre côté des ailerons, peut être utilisé afin d'obtenir un finFET à double grille 1001 conformément à la présente invention. Bien que les couches 1601 et 1501 soient illustrées à la Figure 2A comme ayant une dimension latérale, dans la direction horizontale, correspondant à celle de la grille avant 1801, la présente invention n'y est pas limitée. En alternative, ou en outre, les couches 1601 et 1501 peuvent avoir une dimension latérale, dans la direction horizontale de la Figure 2A légèrement inférieure ou supérieure à la longueur de la grille avant 1801. Ceci peut être dû à la lithographie induisant un petit désalignement si deux étapes lithographiques sont utilisées. Par conséquent, la présente invention permet un procédé d'auto-alignement des ailerons de telle sorte que, si désiré, ils peuvent avoir la même épaisseur. En tout cas, elle assure que les ailerons correspondants de finFET à double grille différents auront une épaisseur correspondante, réduisant ainsi les variations de tension seuil. De plus, étant donné que la couche de semi-conducteur qui sert de base aux ailerons est une couche épaisse de semi-conducteur au début du procédé et est amincie au cours de la fabrication, les propriétés mécaniques des ailerons sont améliorées et la hauteur des ailerons peut être améliorée également. Ceci peut donner une capacité de courant plus élevée pour une empreinte donnée du finFET. Par exemple, un finFET standard avec une hauteur de plus de 50 nm, une épaisseur inférieure à 10 nm et une longueur de plus de 500 nm, peut être mécaniquement instable. En revanche, dans la présente invention, grâce au procédé de fabrication décrit ci-dessus, l'aileron est taillé à partir d'un plus gros morceau de semi-conducteur et avec le support mécanique d'autres couches, de telle sorte que la stabilité mécanique est accrue. De plus, grâce à la présence de la grille arrière, il est possible d'avoir une pluralité de tensions seuil pour le finFET à double grille. Ceci contraste avec les finFETs standards à une seule grille dans lesquels des matériaux ou des géométries complexes doivent être réalisés pour l'unique grille, afin d'obtenir différentes tensions seuil pour les transistors. Toujours en outre, un stress mécanique peut être induit dans l'aileron, en choisissant de manière appropriée le matériau de la grille arrière et/ou le diélectrique de la grille arrière et/ou le matériau de la grille avant. De manière semblable, du stress pourrait être induit du côté de la grille avant. Le stress induit pourrait servir, par exemple, afin d'augmenter le courant de commande du finFET. Cependant, contrairement au finFET standard, grâce à la présence de deux grilles, les variables affectant le stress sont augmentées, de telle sorte que plus de configurations peuvent être obtenues, résultant donc en plus de flexibilité. Un finFET à double grille 2001 conformément à un autre mode de réalisation de la présente invention sera décrira à présent en référence aux Figures 4A et 4B. En général, le finFET à double grille 2001 diffère du finFET à double grille 1001 en raison du fait qu'une plaquette de semi-conducteur standard est utilisée au lieu d'une plaquette de semi-conducteur sur isolant, comme dans le cas du finFET à double grille 1001, la connexion vers la grille arrière n'étant donc pas possible à travers le semiconducteur massif en dessous de la couche isolante de la plaquette. En particulier, les Figures 4A et 4B illustrent schématiquement une vue du dessus et deux vues en coupes transversales du finFET à double grille 2001 d'une manière semblable aux Figures 2A et 2B. En particulier, la Figure 4B illustre, du côté gauche, une vue en coupe prise le long de la ligne de coupe B-B', et du côté droit une vue en coupe prise le long de la ligne D-D'. Bien que non illustré, il sera clair aux personnes du métier que la vue en coupe le long des lignes A-A' ou C-C', correspondant à la source/au drain du finFET à double grille, correspond substantiellement à la vue en coupe le long de la ligne A-A' ou C-C' de la Figure 2B, où la grille arrière et les ailerons sont configurés comme dans la partie gauche de la Figure 4A. En d'autres termes, seule la configuration de la grille arrière et des ailerons change, dans les régions de source/drain du finFET 2001, par rapport aux régions de source/drain du finFET 1001. Étant donné que la structure de la grille arrière et des ailerons est déjà illustrée dans la partie gauche de la Figure 4A, ceci n'est pas été répété afin de simplifier les Figures et pour la facilité de compréhension. En alternative, ou en outre, la configuration des ailerons le long de la ligne de coupe A-A' pourrait être réalisée d'une manière fondée sur la vue en coupe de la ligne A-A' de la Figure 2A. En d'autres termes, au lieu d'avoir deux ailerons distincts 2013 dans cette région, étant donné que la grille arrière 1401 n'a pas besoin de se propager vers la gauche de la grille (étant donné que le contact 2903 à la grille arrière est sur le côté droit de la grille avant 1801), les ailerons 2013 pourraient être fusionnés en une structure de semi-conducteur plus épaisse, telle que la structure 1034 du finFET à double grille 1001. De plus, la Figure 4B illustre quatre lignes INT qui représentent l'interface entre deux régions dopées différemment. C'est-à-dire que le semi-conducteur au-dessus des lignes INT est dopé différemment du semi-conducteur en dessous. Par exemple, pour un NMOS, le semi-conducteur au-dessus des lignes INT peut être laissé non dopé, tandis que le semi-conducteur en dessous des lignes INT peut être dopé p. Ceci peut être semblable au procédé CMOS massif où des puits sont également utilisés. La réalisation de l'étape de dopage peut être réalisée dans la structure de semi-conducteur de la Figure 5A. Comme il ressort des Figures 4A et 4B, la connexion 2903 à la grille arrière 1401 est faite à côté de la région de source/drain présente le long de la ligne C-C'. En particulier, en allongeant la grille arrière 1401 sur au moins l'un des deux côtés de la grille avant 1801, une connexion à la grille arrière peut être faite au moyen du contact de grille arrière 2903. Bien que, dans le mode de réalisation illustrée à la Figure 4A, la connexion à la source et au drain est divulguée le long des lignes A-A' et C-C' de telle sorte que la source et le drain sont connectés juste à côté de la région de grille le long de la ligne B-B' et de telle sorte que la grille arrière est connectée le long de la ligne D-D, après l'un des contacts de source/drain le long de la région C-C', la présente invention n'y est pas limitée. En alternative, ou en outre, la grille arrière pourrait être connectée des deux côtés de la grille avant 1801. Toujours en alternative, ou en outre, la connexion à la grille arrière pourrait être faite entre la grille avant et l'une des régions de source/drain. Par exemple, la position des lignes C-C' et D-D' pourrait être inversée. Les Figures 5A à 5W illustrent schématiquement l'un des procédés de fabrication possibles pour obtenir le finFET à double grille 2001 des Figures 4A-4B, conformément à un autre mode de réalisation de la présente invention. Comme il ressort de la Figure 5A, le procédé de fabrication commence avec un substrat de semi-conducteur 2010. Le matériau semi-conducteur pourrait être, par exemple, du silicium. Cependant, n'importe quel substrat semi-conducteur, tel que le SiGe, pourrait être employé à la place. Au cours d'une étape de dépôt illustrée à la Figure 5B, une couche de masquage 1100 est déposée sur le substrat 2010. Dans la Figure 5C, la couche de masquage 1100 est soumise à une étape de gravure qui aboutit à la création de l'ouverture 1102, transformant ainsi la couche de masquage 1100 en couche de masquage traitée 1101. La réalisation de l'ouverture 1102 peut être obtenue par des techniques standards de photolithographie et de gravure. Grâce à l'ouverture, au cours d'une étape illustrée à la Figure 5D, une autre gravure de la plaquette peut être réalisée de manière à réaliser une ouverture 2012, transformant ainsi le substrat 2010 en substrat traité 2011. Dans une étape d'oxydation illustrée à la Figure 5E, une couche d'oxydation 2300 est obtenue par croissance au sein de l'ouverture 2012. Ceci pourrait être réalisé d'une manière semblable à l'étape illustrée à la Figure 3K, et le matériau 2300 pourrait être similaire au matériau 1300. Ici, contrairement au finFET à double grille 1011, la partie inférieure de la couche 2300 n'est pas enlevée, de manière à isoler la grille arrière 1401 du substrat traité sous-jacent 2011. Au cours d'une étape de dépôt de matériau de grille arrière illustrée à la Figure 5F, le matériau de grille arrière 1400 est déposé, et dans une étape de gravure ultérieure illustrée à la Figure 5G, le matériau de grille arrière 1400 est gravé de manière à réaliser la grille arrière 1401. Au cours d'une étape de dépôt ultérieure illustrée à la Figure 5H, le matériau isolant 1500 est déposé, tandis que dans une étape de CMP illustrée à la Figure 51, le matériau isolant 1500 est nivelé au niveau de la couche 1101, aboutissant ainsi à la région isolante 1501. Au cours d'une étape de gravure illustrée à la Figure 5J, la couche de masquage traitée 1101 est enlevée, et au cours d'une étape de dépôt ultérieure illustrée à la Figure 5K, une autre couche de masquage 1600 est déposée. Dans un « procédé de gravure de séparateur » (soit « spacer etch process » en anglais) illustrée à la Figure 5L, la couche de masquage 1600 est gravée afin de laisser les régions de masquage 1601. Les régions 1601 en combinaison avec la région 1501 vont agir comme un masque dur pour la gravure de la couche sous-jacente 2011 au cours de l'étape de gravure ultérieure. Pendant l'étape de gravure illustrée à la Figure 5M, la couche traitée 2011 est gravée, aboutissant aux ailerons 2013. Ce procédé apporte les mêmes avantages que le procédé correspondant décrit en référence à la Figure 3T. Au cours de deux étapes de croissance d'isolant illustrées à la Figure 5N, une couche isolante 2600 et une couche d'isolation de grille 2700 sont déposés. La couche isolante 2600 est déposée et ensuite gravée jusqu'à une profondeur illustrée à la Figure 5N. Cette couche isolante 2600 est semblable à la couche isolante dans un procédé ST1 connu du procédé CMOS massif. Dans certains modes de réalisation, l'épaisseur de cette couche pourrait être faite plus large si la hauteur des ailerons augmentait. La couche isolante 2600 évite un canal ou un courant de fuite de la grille avant, bien qu'il soit à la tension Vdd. Pour forcer ce comportement, dans certains modes de réalisation, il est possible d'implanter une couche d'arrêt de canal sous la couche 2600. Les caractéristiques du matériau et de la croissance de la couche isolante 2700 correspondent substantiellement à celles de la couche isolante 1700 et pourraient être, par exemple, un diélectrique à constante diélectrique k élevée. La Figure 50 illustre une étape de dépôt qui consiste à déposer un matériau de grille avant 1800, tandis que la Figure 5P illustre le matériau de grille avant 1800 en train d'être structuré afin d'aboutir à la grille avant 1801. À partir de cette étape, le traitement est réalisé seulement sur la région de contact de grille arrière, étant donné que la région de grille est maintenant complète. Dans une séquence d'étape de gravure illustrée aux Figures 5Q-5R, les couches 2700, 1601 et 1501 sont gravées. À cette étape de procédé, on peut implanter la région S/D à l'extérieur de la FG. La couche 2502 reste comme le résultat de la gravure partielle de la couche 1501. De cette manière, les ailerons 2013 sont exposés. À ce stade, un contact vers les ailerons peut être fait, dans les régions de source/drain le long des lignes de coupe A-A' et C-C', d'une manière conventionnelle. D'autre part, le traitement se poursuit dans la région de contact de grille arrière, le long de la ligne de coupe D-D'. En particulier, à l'étape de gravure illustrée à la Figure 5S, les ailerons 2013 sont gravés jusqu'à former les ailerons 2014. Dans une série d'étapes ultérieures, illustrées aux Figures 5T-5V, le contact de grille arrière 2903 est réalisé en déposant d'abord une couche isolante 2900, en structurant dans la couche isolante 2900 et 1502 une ouverture 2902, et en remplissant l'ouverture 2902 avec le matériau conducteur 2903. De cette façon, l'accès à la grille arrière 1401 est réalisé par l'intermédiaire du contact de grille arrière 2903, sans l'utilisation d'une plaquette de semi-conducteur sur isolant, telle qu'était le cas du finFET à double grille 1001. La Figure 5W illustre une implémentation possible du contact dans les régions de source et de drain. Comme il ressort de la Figure 5W, le contact 2904 (non illustré à la Figure 4A) pourrait être réalisé dans les régions le long des lignes A-A' et C-C' de la Figure 4A. La réalisation du contact 2904 est substantiellement semblable à celle du contact 2903, mis à part que les ailerons 2013 ne sont pas gravés, comme dans le cas du contact 2903, de telle sorte qu'ils peuvent être connectés au contact 2904. Un finFET à double grille 3001 conformément à un autre mode de réalisation de la présente invention sera décrit à présent en référence aux Figures 6A et 6B. En général, le finFET à double grille 3001 diffère du finFET à double grille 1001 en raison du fait qu'un contact vers la grille arrière 1401 est disponible aussi bien au-dessus de celle-ci, par l'intermédiaire du contact de grille arrière 3903, et au-dessous de celle-ci, par l'intermédiaire de la couche de semi-conducteur massive 1010. Par conséquent, étant donné que la grille arrière 1401 se prolonge à l'extérieur d'au moins l'une parmi la région de source ou de drain, où un contact de grille arrière 3903 est réalisé, les ailerons 1033 sont séparés au moins sur le côté le long duquel ce prolongement est réalisé, par opposition au finFET à double grille 1001, dans lequel les ailerons peuvent être réunis en une seule structure de source/drain 1034, des deux côtés de la grille avant 1801. En d'autres termes, le finFET à double grille 3001 est réalisé sur une plaquette de semi-conducteur sur isolant, d'une manière semblable au finFET à double grille 1001, mais il est également muni d'un contact supérieur 3903 vers la grille arrière 1401, d'une manière semblable au finFET à double grille 2001. Les Figures 7A à 7P illustrent schématiquement l'un parmi les procédés de fabrication possibles pour obtenir le finFET à double grille 3001 des Figures 6A-6B, conformément à un autre mode de réalisation de la présente invention. Comme il ressort de la Figure 7A, le procédé de fabrication commence avec un substrat de semi-conducteur sur isolant, comprenant la couche de semi-conducteur 1030, la couche isolante 1020 et la couche de semi-conducteur massive 1010. Les étapes illustrées aux Figures 7B-7D correspondent aux étapes déjà illustrées et décrites en référence aux Figures 3B, 3C et 31, mis à part que, tel qu'illustré, le procédé est réalisée à la fois dans la région de grille avant (illustrée sur la partie gauche des figures) et dans la région de contact de grille arrière (illustrée sur la partie droite des figures), ainsi qu'au moins dans la région de source/drain, à travers laquelle se prolonge la grille arrière 1401. Dans une étape d'oxydation illustrée à la Figure 7E, une couche d'oxydation 3300 est obtenue par croissance au sein de l'ouverture 1032. Ceci pourrait être réalisé d'une manière semblable à l'étape illustrée à la Figure 3K, et le matériau 3300 pourrait être similaire au matériau 1300. Ici, la partie inférieure de la couche 3300 est illustrée comme n'étant pas enlevée, cependant la présente invention n'y est pas limitée, et la partie inférieure de la couche 3300 pourrait être enlevée avec un procédé semblable à celui réalisé dans la Figure 3L. La Figure 7F illustre la structure résultante après la réalisation de la grille arrière 1401 et de la région isolante 1501 au-dessus de celle-ci. Ceci est obtenu par les étapes décrites en référence aux Figures 5F-51. De plus, comme décrit en référence aux Figures 5J-5L, la couche de masquage traitée 1101 est enlevée, et dans une étape de dépôt ultérieure, un « procédé de gravure de séparateur » est réalisé ensuite. La couche de masquage 1600 est gravée de manière à laisser les régions de masquage 1601. Les régions 1601 en combinaison avec la région 1501 vont agir en tant que masque dur pour la gravure de la couche sous-jacente 1030 dans l'étape de gravure ultérieure. Le résultat de ces procédés est illustré à la Figure 7G. Au cours de l'étape de gravure illustrée à la Figure 7H, la couche traitée 1030 est gravée, aboutissant aux ailerons 1033, au moins tous deux dans la région de grille avant, le long de la ligne de coupe B-B', ainsi que dans région de contact de grille arrière le long de la ligne de coupe D-D'. Le procédé de gravure apporte les mêmes avantages d'auto- alignement que le procédé correspondant décrit en référence à la Figure 3T. En référence à la Figure 6A, les ailerons sont également présents dans les régions de source/drain le long des lignes de coupe A-A' et C-C'. Cependant, l'invention n'y est pas limitée. En alternative, ou en outre, la région de source/drain le long de la ligne de coupe A-A' pourrait être réalisée d'une manière semblable à la région de source/drain le long de la ligne de coupe A-A' des Figures 2A et 2B. C'est-à-dire que, étant donné que dans cette région il n'est pas nécessaire de prolonger la grille arrière 1401, les ailerons pourraient être remplacés par une structure plus épaisse 1034, dans laquelle l'espace entre les ailerons est occupé par le même matériau que celui des ailerons. Au cours d'une étape de croissance d'isolant illustrée à la Figure 71, une couche d'isolation de grille 1700 est déposée. Alors que ceci a été illustré comme étant réalisé à la fois dans la région de grille avant et dans la région de contact de grille arrière, la présente invention n'y est pas limitée, et la couche d'isolation de grille pourrait être déposée seulement dans la région de grille avant. Ensuite, le traitement est continué seulement dans la région de grille avant afin de réaliser la grille avant 1801, d'une manière analogue à celle décrite en référence aux Figures 3V et 3W. La région de grille avant résultante est illustrée à la Figure 7J. Dans les Figures 7K-7M, la couche d'isolation de grille 1700 est gravée, ainsi que les régions de masquage 1601. Ceci laisse l'accès aux ailerons 1033, tandis que la grille arrière 1401 est entourée par des couches isolantes 1502, résultant de la gravure de la couche 1501, et 3300. Bien que non illustré, il sera clair aux personnes du métier que ceci permet la réalisation de contacts appropriés, dans les régions de source/drain le long des lignes de coupe A-A' et C-C'. À cette étape de procédé il est possible d'implanter la région S/D à l'extérieur de la FG. Dans la région de contact de grille arrière, le procédé continue encore afin de graver les ailerons 1300, comme illustré à la Figure 7M, et de déposer une couche isolante 3900, par exemple, un oxyde de silicium, comme illustré à la Figure 7N. Ensuite, une ouverture appropriée est gravée dans la couche isolante 3900 et 1021, et un contact 3903, par exemple en silicium polycristallin, y est déposé. Comme il ressort de la Figure 70, ceci permet au contact de grille arrière 3903 d'entrer en contact avec la grille arrière 1401 ainsi qu'avec le matériau semi-conducteur massif 1010, en coupant à travers la couche isolante 1021. La Figure 7P illustre une implémentation possible du contact dans les régions de source et de drain. Comme il ressort de la Figure 7P, le contact 3904 (non illustré à la Figure 6A) pourrait être réalisé dans les régions le long des lignes A-A' et C-C' de la Figure 6A. La réalisation du contact 3904 est substantiellement semblable à celle du contact 3903, mis à part que les ailerons 1033 ne sont pas gravés, comme dans le cas du contact 3903, de telle sorte qu'ils peuvent être connectés au contact 3904. Un finFET à double grille 4001 conformément à un autre mode de réalisation de la présente invention sera décrit à présent en référence aux Figures 8A et 8B. Comme on le voit, le finFET à double grille 4001 diffère du finFET à double grille 3001 en raison du fait que le contact 3903 vers la grille arrière est remplacé par un contact 2903, comme pour le finFET à double grille 2001. Dans les modes de réalisation ci-dessus, les termes « déposant », « faisant croître » et « réalisant » ont été utilisés de façon interchangeable. Il sera clair aux personnes du métier que différentes couches peuvent être obtenues de la manière la plus appropriée. Uniquement à titre d'exemple, alors qu'il peut être avantageux d'avoir une croissance thermique de la couche d'isolation de grille afin de contrôler son épaisseur de manière précise, un dépôt d'autres couches isolantes peut être avantageux afin d'obtenir une vitesse de traitement plus rapide. De même, le terme gravure n'a pas été spécifié, étant donné que des techniques de gravure différentes, telles qu'une gravure humide ou une gravure à sec, ainsi qu'une gravure isotrope ou anisotrope, peuvent être sélectionnées par la personne du métier, conformément aux exigences spécifiques de chaque étape de gravure. Toujours en outre, alors que plusieurs méthodes de fabrication ont été illustrées, il est clair aux personnes du métier que des méthodes de fabrication alternatives pourraient aboutir aux mêmes finFETs à double grille que ceux décrits précédemment ou à des équivalents. REVENDICATIONS1. FinFET à double grille (1000) comprenant : au moins deux ailerons (FIN) réalisant un canal ; une grille arrière (BG) placée entre les ailerons ; et une grille avant (FG), placée à l'extérieur des ailerons. FinFET à double grille selon la revendication 1, dans lequel la grille avant enferme les ailerons et la grille arrière. FinFET à double grille selon l'une quelconque des revendications précédentes, dans lequel la connexion à la grille arrière est faite dans une région ne chevauchant pas verticalement la grille avant. FinFET à double grille selon l'une quelconque des revendications précédentes, dans lequel les ailerons résultent d'un procédé d'auto-alignement. FinFET à double grille selon la revendication 4 comprenant en outre au moins une région de masquage (1601), de préférence placée au-dessus des ailerons, pour le procédé d'auto-alignement. FinFET à double grille selon l'une quelconque des revendications précédentes, dans lequel le FinFET à double grille (1001) est réalisé sur une plaquette de semiconducteur sur isolant, de préférence une plaquette de SOI, et la grille arrière est connectée à la couche de semi-conducteur massive (BLK) de la plaquette, au-dessous de l'isolant. FinFET à double grille selon l'une quelconque des revendications 1 à 5, dans lequel le FinFET à double grille (2001) est réalisé sur une plaquette de semiconducteur, et la grille arrière (1401) se prolonge, à l'extérieur au moins de la source ou du drain du FinFET, jusqu'à un contact de grille arrière (2903). FinFET à double grille selon la revendication 7, dans lequel les ailerons sont placés le long de la grille arrière, dans la source ou dans le drain du FinFET où la grille arrière se prolonge.2. 3. 4. 5. 6. 7. 8.9. FinFET à double grille (1001) selon l'une quelconque des revendications précédentes, dans lequel l'espace entre les ailerons (1034), dans au moins l'un parmi le drain ou la source du FinFET à double grille, contient le même matériau que les ailerons. 10. FinFET à double grille selon l'une quelconque des revendications précédentes, dans lequel du stress mécanique est induit dans les ailerons par le matériau (1800) de la grille avant et/ou le matériau (1400) de la grille arrière et/ou le matériau isolant (1700) entre les ailerons et la grille avant etiou le matériau isolant (1301, 2300, 3300) entre les ailerons et la grille arrière. 11. Procédé de fabrication pour un FinFET à double grille, en particulier d'un FinFET à double grille selon l'une quelconque des revendications précédentes, comprenant les étapes de gravure d'au moins une ouverture (1032) dans une couche de semi-conducteur (1030) ; réalisation d'une grille arrière (1401) dans l'ouverture ; réalisation d'au moins deux régions de masquage (1601) sur la couche de semiconducteur, sur les côtés de l'ouverture ; et gravure de la couche de semi-conducteur tout en utilisant les régions de masquage afin d'obtenir au moins deux ailerons (1033) du FinFET. 12. Procédé de fabrication selon la revendication 11, dans lequel l'étape de gravure de la couche de semi-conducteur tout en utilisant les régions de masquage afin d'obtenir au moins deux ailerons du FinFET est une étape auto-alignée. 13. Procédé de fabrication selon l'une quelconque des revendications 11 ou 12, comprenant en outre l'étape de réalisation d'une couche isolante (1301, 2300, 3300) au moins sur les parois de l'ouverture (1032) dans la couche de semi- conducteur, avant l'étape de réalisation de la grille arrière. 14. Procédé de fabrication selon l'une quelconque des revendications 11 à 13, dans lequel l'étape de gravure de l'ouverture dans la couche de semi-conducteur n'est pas réalisée dans au moins l'une parmi les régions de source et de drain.15. Procédé de fabrication selon l'une quelconque des revendications 12 à 14, comprenant en outre une étape de contrôle du stress mécanique des ailerons en sélectionnant le matériau de la grille arrière et/ou de la couche isolante.