FR 2998741 A1 20140530 FR 1203219 A 20121128 Circuit de verrouillage à un état bas d'un signal de sortie d'une horloge inactive La présente invention concerne un circuit de verrouillage à un état bas d'un signal d'horloge en cas d'inactivité de l'horloge. Dans un environnement sensible en terme de sécurité de fonctionnement, tel que celui de la défense, des communications tactiques et civiles ou bien d'un système de transport, il peut être demandé de pouvoir assurer la sûreté de l'information par le contrôle de certains signaux d'horloge des cartes numériques. En particulier, il peut être utile de pouvoir inhiber une horloge en plaçant sa sortie à un état logique bas lorsque l'horloge est inactive et figée à un état logique haut. Dans ce cas, l'horloge permet d'activer un circuit électrique de manière répétée. L'état haut permet d'amorcer le circuit en fermant le relais, l'état bas étant inactif. Si l'état bas est long alors le circuit est inactivé, le relais restant ouvert. Tel est le cas par exemple lorsque l'horloge pilote un circuit de type « pompe de charge » qui active un relais, ce dernier devant être relâché lorsqu'il n'y a plus d'activité de l'horloge. Les moyens connus actuellement pour détecter l'activité d'une horloge et assurer que sa sortie soit à un état bas en cas d'inactivité de l'horloge reposent, dans l'état de la technique, sur l'utilisation de fonctions logicielles assurant la supervision et le contrôle de l'horloge. Ces fonctions logicielles sont mises en oeuvre par un composant programmable et il existe donc des risques de bug, diminuant ainsi la sûreté de l'installation. On connaît également des montages électroniques assurant la détection d'activité et pouvant couper une horloge. Ces mécanismes sont prévus pour des faibles atténuations, plus particulièrement pour des horloges dites « sensibles ». Ils reposent sur des composants spécifiques, tels que des comparateurs faible bruit ou des amplificateurs opérationnels. Le recours à de tels mécanismes nécessitent l'usage de composants très spécifiques qui augmentent le nombre de composants différents sur la carte électronique et augmentent le coût de fabrication et de maintenance des cartes électroniques, par un allongement de la nomenclature des références de composants utilisés sur la carte. L'invention a pour but de proposer une solution sûre et peu coûteuse permettant d'assurer le maintien à l'état bas de la sortie d'une horloge inactive. A cet effet, l'invention a pour objet un circuit caractérisé en ce qu'il comporte : - une entrée de réception d'un signal issu d'une horloge, - une sortie de fourniture du signal d'horloge lorsque celle-ci est active et d'un état bas si l'horloge est inactive, - un premier circuit de charge dont une entrée est connectée à l'entrée de fourniture du signal d'horloge, lequel premier circuit de charge comporte un condensateur relié à l'entrée de fourniture du signal d'horloge au travers d'une branche de charge pour la charge du condensateur par le signal d'horloge et une branche de décharge pour la décharge du condensateur en l'absence de variation du signal d'horloge, les impédances des branches de charge et de décharge étant telles que la décharge du condensateur est plus lente que sa charge, et - une porte logique de sortie dont la sortie est reliée à la sortie et à l'entrée de réception du signal d'horloge et l'autre entrée est reliée au condensateur de charge pour recevoir une information représentative de la tension à ses bornes. Suivant des modes particuliers de réalisation, le circuit comporte une ou plusieurs des caractéristiques suivantes : - ledit circuit comporte un second circuit de charge dont une entrée est connectée à l'entrée de fourniture du signal d'horloge, lequel second circuit de charge comporte un condensateur relié à l'entrée de fourniture du signal d'horloge au travers d'une branche de charge pour la charge du condensateur par le signal d'horloge et une branche de décharge pour la décharge du condensateur en l'absence de variation du signal d'horloge, les impédances des branches de charge et de décharge étant telles que la décharge du condensateur est plus lente que sa charge, les premier et deuxième circuits de charge étant tels que l'un d'eux a son condensateur chargé lors des états hauts du signal d'horloge et l'autre a son condensateur chargé lors des états du signal d'horloge, et le condensateur du second circuit de charge étant relié à l'autre entrée de la porte logique de sortie pour fournir une information représentative de la tension à ses bornes ; - ledit circuit comporte une porte ET dont les entrées sont reliées aux condensateurs des premier et deuxième circuits de charge respectivement et dont la sortie est reliée à l'autre entrée de la porte logique de sortie ; - les premier et second circuits de charge sont reliés à l'entrée par un buffer à sortie inverseuse et à sortie non inverseuse ; - la ou chaque branche de charge et la ou chaque branche de décharge comportent une résistance ; - les branches de charge et de décharge sont montées en parallèle ; - la ou chaque branche de charge comporte une diode ; L'invention concerne en outre une installation électronique comportant une horloge et un circuit tel que défini ci-dessus dans lequel l'horloge a une fréquence inférieure à environ 10kHz. L'invention sera mieux comprise à la lecture de la description qui va suivre, donnée uniquement à titre d'exemple et faite en référence aux dessins sur lesquels : la figure 1 est une vue du schéma électrique du circuit selon l'invention associé à une horloge ; et la figure 2 est un chronogramme des signaux en différents points du circuit. L'installation 10 illustrée sur la figure 1 comporte une horloge 12 et un circuit 14 de verrouillage de la sortie de l'horloge 12 à un état bas en l'absence de signal d'horloge. Le circuit 14 a son entrée 16 reliée à la sortie de l'horloge 12. Il présente une sortie 18 pour le signal d'horloge de l'horloge 12 lorsque l'horloge est active et pour un signal de sortie à l'état logique bas lorsque l'horloge est inactive quel que soit le signal de sortie de l'horloge. L'horloge 12 est propre à fournir alternativement des états bas et des états hauts à une fréquence déterminée, comme illustré sur la figure 2 dans la première partie de la courbe 12A. Elle fournit ainsi un signal créneau. Les états bas correspondent à une tension de 0 volt alors que les états hauts correspondent à une tension de 3,3 volts par exemple. L'horloge présente une basse fréquence, c'est-à-dire une fréquence inférieure à 10kHz par exemple. Elle est non sensible, c'est-à-dire que sa fréquence ou la tension fournie en sortie de l'horloge est invariante quelque soit la charge placée en sortie de l'horloge. Le circuit 14 comporte une porte logique 20, constituée ici d'une porte ET et un circuit 22 de détection d'activité de l'horloge 12. La sortie de la porte ET 20 constitue la sortie 18 du circuit. L'une des entrées de la porte ET est reliée directement à la sortie de l'horloge 12 au travers de l'entrée 16. L'autre entrée, notée 24, de la porte ET 20 est reliée à la sortie du circuit de détection d'activité 22. L'entrée du circuit de détection d'activité 22 est reliée directement à l'entrée 16. Le circuit 22 comporte deux modules complémentaires 30 et 32 de détection respectivement des états hauts et des états bas de l'horloge 12. L'entrée des deux circuits est reliée directement à la sortie de l'horloge 12 au travers de l'entrée 16 du circuit. Leur sortie constitue chacune une entrée d'une porte logique ET 34 dont la sortie est reliée à l'entrée 24 de la porte ET 20. La porte ET 34 présente un hystérésis en entrée défini par un seuil haut et un seuil bas. Le seuil haut imposant en sortie un état logique haut minimum garanti est défini par une tension d'entrée notée V11-1 alors que l'état logique bas maximum garanti est défini par une tension d'entrée notée VIL avec V1L Chaque module de détection 30, 32 comporte en entrée un buffer respectivement 40,42 et un circuit de charge montée en sortie du buffer, noté respectivement 44, 46. Les buffers 40, 42 sont identiques, à l'exception de leur sortie, le buffer 42 présentant une sortie inverseuse de manière à fournir un signal à un état logique haut lors de l'introduction en entrée d'un signal à un état logique bas. Les buffers sont choisis pour fournir en sortie un courant suffisant pour la charge des circuits 44, 46. De même, ils sont tels qu'ils acceptent, depuis leur sortie, un courant entrant suffisant pour la décharge des circuits 44, 46. Chaque circuit de charge 44, 46 comporte un condensateur de stockage d'énergie 48,50 relié entre l'entrée correspondante de la porte ET 34 et une tension de référence telle que la masse. La borne du condensateur 48, 50 reliée à l'entrée de la borne ET est reliée à la sortie du buffer correspondant 40, 42 par une branche de charge 52, 54 et une branche de décharge 56,58. Les branches de charge et de décharge sont montées en parallèle entre la sortie du buffer 40, 42 correspondant et le condensateur 48, 50. Le circuit de charge comporte en série une diode 60, 62 et une résistance 64, 66. La diode est passante du buffer vers le condensateur 46, et bloquante en sens opposé. La branche de décharge 56, 58 comporte une unique résistance 68, 70. La valeur des résistances de charge 64, 66 est très inférieure à la valeur des résistances de décharge 68, 70. Par exemple, le rapport de la valeur d'une résistance de charge sur une résistance de décharge est supérieur à 100. L'installation 10 de la figure 1 fonctionne de la manière suivante. Sur la figure 2 est illustrée par la courbe 12A l'évolution de la tension à la sortie de l'horloge 12. Les courbes 44A, 46A illustrent la tension en sortie des circuits de charge 44 et 46. Les courbes 24A et 18A illustrent les tensions respectivement à l'entrée 24 de la porte 20 et à la sortie 18 du circuit de détection d'activité. Lors du fonctionnement normal de l'horloge 12, comme illustré entre les instants 0 ms et 30 ms, les condensateurs 48, 50 sont chargés à une tension égale à 3,3 volts, assurant ainsi un état haut à la sortie de la porte ET 34. Dans ces conditions, le signal d'horloge fourni par l'horloge 12 est transmis en sortie de la porte 20 à l'identique, comme illustré sur la première partie de la courbe 18A. La charge des condensateurs 48, 50 est assurée par te courant fourni par l'horloge aux buffers 40 et 42. Les états hauts du signal d'horloge assurent une charge du condensateur 48 au travers de la résistance de charge 64 de très faible valeur alors que les états bas du signal d'horloge, transformés en états hauts en sortie du buffer 42, assurent une charge du condensateur 50 au travers de la résistance 66. Les valeurs de résistances 64 et 66 étant très faibles, la charge de chaque condensateur est assurée en moins d'une demi-période d'horloge, comme illustré au début de la courbe 46A. On constate sur les courbes 44A, 46A une très légère décharge des condensateurs 48 et 46 lorsque ceux-ci ne sont pas alimentés depuis la sortie des buffers 40, 42 pendant une demi-période d'horloge. Cette décharge est très faible du fait des résistances 68-70 qui présentent des valeurs élevées. En revanche, la recharge du condensateur lors de la demi-période suivante de l'horloge est très rapide. Ainsi, pendant le fonctionnement de l'horloge, les condensateurs 48, 50 ont à leurs bornes une tension très supérieure au seuil bas noté VIL de la porte 34. Lorsque l'horloge est désactivée et sa sortie maintenue à un état logique haut, comme illustré sur la figure 2 à compter de l'instant 30 ms, le condensateur 50 n'est plus alimenté, le buffer 42 ayant sa sortie à l'état bas. Ainsi, le condensateur 50 se décharge progressivement au travers de la résistance 70, conduisant à une baisse de tension à ses bornes, comme illustré par la courbe 46A sur la figure 2. Cette décharge est lente et en particulier, la tension du condensateur 46 n'atteint une valeur inférieure au seuil d'état bas VIL seulement après un grand nombre de périodes d'horloge, et dans le cas présent après plus de vingt périodes d'horloge. Pendant cette durée, le signal en sortie de la porte ET reste à un état haut, de sorte que la sortie 18 du circuit de détection d'activité reste temporairement à un état haut, comme illustré sur la figure 2 entre les instants 30 ms et 42 ms. A l'instant 42 ms, la tension aux bornes du condensateur 50 est inférieure au seuil bas de tension VIL de sorte que la sortie de la porte ET 34 passe à l'état bas, conduisant à un basculement de la sortie de la porte ET 20, également à un état bas. Le condensateur 50 poursuit sa décharge, assurant ainsi un maintien de la sortie 18 à un état bas. Le module de détection 30 a le rôle inverse du module 32. Il permet d'assurer que la sortie reste à l'état bas même si la sortie de l'horloge 12 passe furtivement à l'état haut. Si l'horloge 12 est à l'état bas alors le condensateur 48 se décharge en dessous de la tension VH.La sortie de la porte ET 34 est donc positionnée à l'état bas. S'il y a un état haut furtif en sortie de l'horloge 12, notamment un pulse bien plus court qu'un cycle de l'horloge, alors celui-ci sera filtré par le circuit 44, puisque le condensateur n'a pas le temps de se charger suffisamment pour changer l'état à l'entrée de la porte ET 34 (état VH). Donc il y a maintien du signal 34 à l'état bas. Le module 30 est là pour palier des modes de fonctionnement dégradés de l'horloge 12 (parasitage du signal par exemple). En théorie, le module 30 n'est pas utile (et donc la porte ET 34) car si l'horloge 12 est à l'état bas alors la sortie 18 l'est également. Ainsi, en variante le module 30 est absent ainsi que la porte ET 34. Le condensateur 50 est alors relié directement en entrée 24 de la porte ET 20. Toutefois, la fiabilité du circuit est améliorée avec le module 30 et la porte ET 34. On conçoit qu'avec un tel montage, on peut assurer le maintien à un état bas de la sortie 18, sans recourir à des composants programmables ou des circuits complexes, dont la fiabilité est parfois incertaine et/ou le coût élevé.10 REVENDICATIONS1.- Circuit de verrouillage à un état bas d'un signal d'horloge en cas d'inactivité de l'horloge (12), comportant : - une entrée (16) de réception d'un signal issu d'une horloge (12), - une sortie (18) de fourniture du signal d'horloge lorsque celle-ci est active et d'un état bas si l'horloge est inactive, - un premier circuit de charge (44, 46) dont une entrée est connectée à l'entrée (16) de fourniture du signal d'horloge, lequel premier circuit de charge (44, 46) comporte un condensateur (48, 50) relié à l'entrée (16) de fourniture du signal d'horloge au travers d'une branche de charge (52, 54) pour la charge du condensateur par le signal d'horloge et une branche de décharge (56, 58) pour la décharge du condensateur en l'absence de variation du signal d'horloge, les impédances des branches de charge (52, 54) et de décharge (56, 58) étant telles que la décharge du condensateur (48, 50) est plus lente que sa charge, et - une porte logique de sortie (20) dont la sortie est reliée à la sortie (18) et à l'entrée (16) de réception du signal d'horloge (12) et l'autre entrée est reliée au condensateur de charge (48, 50) pour recevoir une information représentative de la tension à ses bornes. 2.- Circuit selon la revendication 1, caractérisé en ce qu'il comporte un second circuit de charge (44, 46) dont une entrée est connectée à l'entrée (16) de fourniture du signal d'horloge, lequel second circuit de charge (44, 46) comporte un condensateur (48, 50) relié à l'entrée de fourniture du signal d'horloge au travers d'une branche de charge (52, 54) pour la charge du condensateur par le signal d'horloge et une branche de décharge (56, 58) pour la décharge du condensateur en l'absence de variation du signal d'horloge, les impédances des branches de charge (52, 54) et de décharge (56, 58) étant telles que la décharge du condensateur est plus lente que sa charge, les premier et deuxième circuits de charge étant tels que l'un d'eux a son condensateur chargé lors des états hauts du signal d'horloge et l'autre a son condensateur chargé lors des états du signal d'horloge, et le condensateur (48, 50) du second circuit de charge (44, 46) étant relié à l'autre entrée de la porte logique de sortie (20) pour fournir une information représentative de la tension à ses bornes. 3.- Circuit selon la revendication 2, caractérisé en ce qu'il comporte une porte ET (34) dont les entrées sont reliées aux condensateurs (48, 50) des premier et deuxièmecircuits de charge respectivement et dont la sortie est reliée à l'autre entrée de la porte logique de sortie (20). 4.- Circuit selon la revendication 3, caractérisé en ce que les premier et second circuits de charge (44, 46) sont reliés à l'entrée (16) par un buffer à sortie inverseuse (42) et à sortie non inverseuse (40). 5.- Circuit selon l'une quelconque des revendications précédentes, caractérisé en ce que la ou chaque branche de charge (52, 54) et la ou chaque branche de décharge (56, 58) comportent une résistance (64, 66, 68, 70). 6.- Circuit selon l'une quelconque des revendications précédentes, caractérisé en ce que les branches de charge (52, 54) et de décharge (56, 58) sont montées en parallèle. 7.- Circuit selon l'une quelconque des revendications précédentes, caractérisé en ce que la ou chaque branche de charge (52, 54) comporte une diode (60, 62). 8.- Installation électronique (10) comportant une horloge (12) et un circuit selon l'une quelconque des revendications dans lequel l'horloge a une fréquence inférieure à environ 10kHz.20