FR 3007577 A1 20141226 FR 1355796 A 20130619 TRANSISTORS AVEC DIFFERENTS NIVEAUX DE TENSIONS DE SEUIL ET ABSENCE DE DISTORSIONS ENTRE NMOS ET PMOS L'invention concerne un circuit intégré, et en particulier un circuit intégré 5 réalisé sur un substrat de type silicium-sur-isolant (dit SOI, pour « Silicon On Insulator » en langue anglaise) et comportant des rangées de transistors nMOS et de transistors pM0S. La technologie SOI consiste à séparer une fine couche de silicium (quelques nanomètres) sur un substrat en silicium par une couche d'isolant 10 relativement épaisse (quelques dizaines de nanomètres en règle générale). Les circuits intégrés réalisés en technologie SOI présentent un certain nombre d'avantages. De tels circuits présentent généralement une plus faible consommation électrique pour des performances équivalentes. De tels circuits induisent également des capacités parasites plus faibles, qui permettent 15 d'améliorer la vitesse de commutation. De plus, le phénomène de déclenchement parasite (« latchup » en langue anglaise) rencontré par les transistors métal-oxyde-semi-conducteur (MOS) en technologie « bulk » peut être évité. De tels circuits s'avèrent donc particulièrement adaptés pour des applications de type SoC (« Systems on Chip » en langue anglaise) ou MEMS 20 (« Micro Electro-Mechanical Systems » en langue anglaise). On constate également que les circuits intégrés SOI sont moins sensibles aux effets des radiations ionisantes et s'avèrent ainsi plus fiables dans des applications où de telles radiations peuvent induire des problèmes de fonctionnement, notamment dans des applications spatiales. Les circuits intégrés SOI peuvent notamment 25 comprendre des mémoires vives de type SRAM (« Static Random Access Memory » en langue anglaise) ou des portes logiques. La réduction de la consommation statique de portes logiques tout en augmentant leur vitesse de basculement fait l'objet de nombreuses recherches. Certains circuits intégrés en cours de développement intègrent à la fois des 30 portes logiques à faible consommation et des portes logiques à vitesse de basculement élevée. Pour générer ces deux types de portes logiques sur un même circuit intégré, on abaisse la tension de seuil (« threshold voltage » en langue anglaise, et abrévié VT) de certains transistors pour former des portes logiques à vitesse de basculement élevée, et on augmente la tension seuil 35 d'autres transistors pour former des portes logiques à faible consommation. En technologie « bulk », la modulation du niveau de tension de seuil de transistors de même type est effectuée en différenciant le niveau de dopage de leur canal. Cependant, en technologie semi-conducteur sur isolant à canal complètement déserté, plus connue sous l'acronyme FDS01 (pour « Fully Depleted Silicon On 40 Insulator » en langue anglaise), le dopage du canal est quasiment nul (1015 cm-3). Ainsi, le niveau de dopage du canal des transistors ne peut donc pas présenter de variations importantes, ce qui empêche de différencier les tensions de seuil par ce biais. Afin de disposer de tensions de seuil distinctes pour différents transistors en technologie FDSOI, il est connu d'utiliser un plan de masse (« ground plane » ou « back-plane » en langue anglaise) électriquement polarisé disposé entre une couche d'oxyde isolante mince et le substrat de silicium. En jouant sur le dopage des plans de masse et sur leur polarisation électrique, il est possible d'améliorer le contrôle électrostatique de ces transistors, ce qui permet de définir différentes gammes de tensions de seuil pour ces transistors. On peut ainsi disposer de transistors à faible tension de seuil, dits LVT (pour « Low VT » en langue anglaise, tension de seuil typiquement de 400mV), de transistors à haute tension de seuil, dits HVT (pour « High VT » en langue anglaise, tension de seuil typiquement de 550mV), et de transistors à tension de seuil intermédiaire, dits RVT (pour «Regular VT » en langue anglaise, tension de seuil typiquement de 450mV). De façon connue, de tels transistors présentant des tensions de seuil différentes peuvent être intégrés au sein d'un même circuit intégré. Une telle cointégration permet notamment de bénéficier de plusieurs plages de tension de 20 seuil, ainsi que d'une meilleure flexibilité de fonctionnement du circuit. Les figures 1 et 2 illustrent un exemple de circuit intégré d'un type connu en technologie 28nm. Les figures 1 et 2 sont des vues en coupe schématiques d'un circuit intégré au niveau de couples nMos/pMos respectivement de type RVT et de type LVT. Le circuit intégré comporte un circuit de polarisation, pour 25 appliquer des polarisations électriques Vdd et Gnd. La figure 1 représente une première cellule de type RVT du circuit intégré. La première cellule comporte un substrat semi-conducteur 44. Ce substrat 44 présente ici un dopage de type p, avec une concentration de 30 dopants inférieure ou égale à 1016cm-3. La première cellule comprend : -une couche enterrée 43 d'un matériau électriquement isolant; -des transistors MOS à effet de champ, à savoir un transistor nMOS ns et un transistor pMOS ps. La source, le drain et le canal du transistor ns sont 35 formés dans une couche semi-conductrice lls disposée sur la couche enterrée 43. La source, le drain et le canal du transistor ps sont formés dans une couche semi-conductrice 21s disposée sur la couche enterrée 43 ; -des plans de masse semi-conducteurs 41s et 42s sont situés sous la couche 43 et placés à l'aplomb, respectivement, des transistors ns et ps. Les 40 plans de masse 41s et 42s présentent respectivement des dopages de type p et n; -des caissons semi-conducteurs s'étendent en profondeur dans la continuité respectivement des plans de masse 41s et 42s. Les caissons forment une séparation entre les plans de masse 41s et 42s et le substrat 44. Le plan de masse 41s et le caisson disposé dans sa continuité sont polarisés à Gnd par l'intermédiaire d'une zone implantée P+ 32s. Le plan de masse 42s et le caisson disposé dans sa continuité sont polarisés à Vdd par l'intermédiaire d'une zone implantée N+ 33s. Une même polarisation est appliquée sur les grilles des transistors ns et ps. La première cellule est isolée à sa périphérie par des tranchées d'isolation 61 et 66. Les zones implantées 31s et 32s sont séparées par une tranchée d'isolation 62. La zone implantée 32s est séparée du transistor ns par l'intermédiaire d'une tranchée d'isolation 63. Le transistor ns est séparé du transistor ps par une tranchée d'isolation 64. Le transistor ps est séparé de la zone implantée 33s par l'intermédiaire d'une tranchée d'isolation 65. La figure 2 représente une deuxième cellule de type LVT du circuit intégré. La deuxième cellule comprend : -une couche enterrée 43 d'un matériau électriquement isolant; -des transistors MOS à effet de champ, à savoir un transistor nMOS n1 et un transistor pMOS pl. La source, le drain et le canal du transistor ni sont formés dans une couche semi-conductrice 111 disposée sur la couche enterrée 43. La source, le drain et le canal du transistor pl sont formés dans une couche semiconductrice 211 disposée sur la couche enterrée 43 ; -des plans de masse semi-conducteurs 411 et 421 sont situés sous la 25 couche 43 et placés à l'aplomb, respectivement, des transistors n1 et pl. Les plans de masse 411 et 421 présentent respectivement des dopages de type n et p; -des caissons semi-conducteurs s'étendent en profondeur dans la continuité respectivement des plans de masse 411 et 421. Les caissons forment 30 une séparation entre les plans de masse 411 et 421 et le substrat 44. Le plan de masse 411 et le caisson disposé dans sa continuité sont polarisés à Gnd par l'intermédiaire d'une zone implantée N+ 321. Le plan de masse 421 et le caisson disposé dans sa continuité sont polarisés à Gnd par l'intermédiaire d'une zone implantée P+ 331. Une même polarisation est 35 appliquée sur les grilles des transistors n1 et pl. La deuxième cellule est isolée à sa périphérie par des tranchées d'isolation 61 et 66. Les zones implantées 311 et 321 sont séparées par une tranchée d'isolation 62. La zone implantée 321 est séparée du transistor n1 par l'intermédiaire d'une tranchée d'isolation 63. Le transistor n1 est séparé du 40 transistor pl par une tranchée d'isolation 64. Le transistor pl est séparé de la zone implantée 331 par l'intermédiaire d'une tranchée d'isolation 65. Les transistors ns, ps, n1 et pl sont réalisés selon la technologie FDSOI. Le transistor ns comprend une couche semi-conductrice 11 s, surmontée d'un empilement de grille 12s. Cette couche lls forme un canal 13s entre une source et un drain du transistor ns. Le transistor n1 comprend une couche semiconductrice 111, surmontée d'un empilement de grille 121. Cette couche 111 forme un canal 131 entre une source et un drain du transistor ni. Le transistor ps comprend une couche semi-conductrice 21s, surmontée d'un empilement de grille 22s. Cette couche 21s forme un canal 23s entre une source et un drain du transistor ps. Le transistor pl comprend une couche semi-conductrice 211, surmontée d'un empilement de grille 221. Cette couche 211 forme un canal 231 entre une source et un drain du transistor pl. De façon connue en technologie FDSOI, les canaux 13s, 131, 23s et 231 sont dans un état déserté (« depleted » en langue anglaise) et présentent un niveau de dopage très faible, inférieur ou égal à 1015 cm-3. La couche 43 présente une épaisseur de 25nm, les couches 11 s, 111, 21s et 21 présentent une épaisseur de 7nm et l'épaisseur électrique de l'oxyde de grille dans les empilements de grille 12s, 121, 22s et 221 est de 1,5nm. Les empilements de grille 12s et 12Icomportent un même métal de grille dont le travail de sortie est de 4,565 eV (milieu de la bande interdite du silicium dite midgap de 4.6eV -35meV). Les empilements de grille 22s et 221 comportent un même métal de grille dont le travail de sortie est de 4,635 eV (midgap de 4.6eV +35meV). Le diagramme de la figure 3 illustre les courants de fuite et les courants de conduction pour les transistors ns, ps, n1 et pl, lorsque la première cellule est optimisée pour que les transistors ns et ps présentent un même niveau de tension de seuil. On constate alors que, pour des mêmes niveaux de dopage des caissons et plans de masse des première et deuxième cellules, l'écart de tension de seuil entre les transistors ns et n1 est de 70mV alors que l'écart de tension de seuil entre les transistors ps et pl est de 140mV. L'optimisation du courant de fuite n'est donc pas la même pour les transistors n1 et pl et les niveaux de tension de seuil pour ces transistors ne sont pas identiques. Le diagramme de la figure 4 illustre les courants de fuite et les courants de conduction pour les transistors ns, ps, ni et pl, lorsque la deuxième cellule est optimisée pour que les transistors n1 et pl présentent un même niveau de tension de seuil. On constate alors que, pour des mêmes niveaux de dopage des caissons et plans de masse des première et deuxième cellules, l'écart de tension de seuil entre les transistors ns et n1 est de 70mV alors que l'écart de tension de seuil entre les transistors ps et pl est de 140mV. L'optimisation du courant de fuite n'est donc pas la même pour les transistors ns et ps et les niveaux de tension de seuil pour ces transistors ne sont pas identiques. Il existe donc un besoin pour un circuit intégré comportant des transistors MOS de technologie FDSOI présentant des niveaux de tensions de seuil différents, dans lequel les distorsions de tensions de seuil d'un nMOS et d'un pMOS d'un même niveau sont supprimées ou sensiblement réduites. L'invention porte ainsi sur un circuit intégré comprenant : -un substrat semi-conducteur ; -une première cellule, comportant: - des premier et second transistors à effet de champ de type FDSOI, respectivement de type nMOS dont la source, le drain et le canal sont formés dans une couche semi-conductrice de silicium, et de type pMOS dont la source, le drain et le canal sont formés dans une couche semiconductrice de silicium ou de silicium-germanium, incluant des premier et second empilements de grille incluant chacun un métal de grille ; - des premier et second plans de masse semi-conducteurs, respectivement placés sous les premier et second transistors, respectivement à dopages de types p et n, respectivement polarisés à un niveau bas et un niveau haut ; -une deuxième cellule, comportant: - des troisième et quatrième transistors à effet de champ de type FDSOI, respectivement de type nMOS dont la source, le drain et le canal sont formés dans une couche semi-conductrice de silicium, et de type pMOS dont la source, le drain et le canal sont formés dans une couche semiconductrice de silicium ou de silicium-germanium, incluant des troisième et quatrième empilements de grille incluant chacun un métal de grille ; - des troisième et quatrième plans de masse semi-conducteurs, polarisés au niveau bas, respectivement placés sous les troisième et quatrième transistors et respectivement à dopages de types n et p ; -une couche d'oxyde enterrée s'étendant entre les premier, second, troisième et quatrième transistors d'une part, et les premier, second, troisième et quatrième plans de masse d'autre part ; -lesdits métaux de grille des premier, troisième et quatrième empilements de grille présentant un premier travail de sortie, ledit métal de grille du second empilement de grille présentant un deuxième travail de sortie supérieur au premier travail de sortie, la différence entre les premier et deuxième travaux de sortie étant comprise entre 55 et 85meV et le premier travail de sortie Wf1 vérifiant la relation Wfmg -0.04 -0.005*Xge Le plan de masse 410s et le caisson disposé dans sa continuité sont polarisés à Gnd (avec Gnd=0V) par l'intermédiaire d'une zone implantée P+ 320s. Le plan de masse 420s et le caisson disposé dans sa continuité sont polarisés à Vdd (avec Vdd=1V) par l'intermédiaire d'une zone implantée N+ 330s. Une même polarisation peut être appliquée sur les grilles des transistors ns et ps.. La première cellule est isolée à sa périphérie par des tranchées d'isolation 610 et 660. Les zones implantées 310s et 320s sont séparées par une tranchée d'isolation 620. La zone implantée 320s est séparée du transistor ns par l'intermédiaire d'une tranchée d'isolation 630. Le transistor ns est séparé du transistor ps par une tranchée d'isolation 640. Le transistor ps est séparé de la zone implantée 330s par l'intermédiaire d'une tranchée d'isolation 650. Les caissons s'étendent plus profondément que les tranchées d'isolation, 630 et 650, notamment afin de permettre une polarisation des plans de masse par un contact latéral. De façon connue en soi, la combinaison : -d'une fine couche isolante enterrée 430 ; -d'une polarisation donnée sur les plans de masse 410s et 420s, -d'un type de dopage donné de ces plans de masse permet d'influer sur la tension de seuil des transistors ns et ps. Les plans de masse permettent en effet de contrôler les propriétés électrostatiques du canal des transistors. La figure 6 représente une vue en coupe transversale d'une deuxième 25 cellule de type LVT du circuit intégré. La deuxième cellule comprend : -une couche enterrée 430 d'un matériau électriquement isolant; -des transistors MOS à effet de champ, à savoir un transistor nMOS n1 et un transistor pMOS pl. La source, le drain et le canal du transistor ni sont formés dans une couche semi-conductrice 1101 disposée sur la couche enterrée 430. 30 La source, le drain et le canal du transistor pl sont formés dans une couche semi-conductrice 2101 disposée sur la couche enterrée 430 ; -des plans de masse semi-conducteurs 4101 et 4201 sont situés sous la couche 430 et placés à l'aplomb, respectivement, des transistors n1 et pl. Les plans de masse 4101 et 4201 présentent respectivement des dopages de type n 35 et p. Les dopages des plans des masse 4101 et 4201 sont donc opposés aux dopages des plans de masse 410s et 420s respectivement ; -des caissons semi-conducteurs s'étendent en profondeur dans la continuité respectivement des plans de masse 4101 et 4201. Les caissons forment une séparation entre les plans de masse 4101et 4201 et le substrat 440. La deuxième cellule sera typiquement disposée dans une rangée de cellules, dans laquelle les nMOS de différentes cellules sont alignés entre eux et dans laquelle les pMOS de différentes cellules sont alignés entre eux. Le plan de masse 4101 et le caisson disposé dans sa continuité sont polarisés à Gnd par l'intermédiaire d'une zone implantée N+ 3201. Le plan de masse 4201 et le caisson disposé dans sa continuité sont polarisés à Gnd par l'intermédiaire d'une zone implantée P+ 3301. Une même polarisation peut être appliquée sur les grilles des transistors ni et pl. La deuxième cellule est isolée à sa périphérie par des tranchées d'isolation 610 et 660. Les zones implantées 3101 et 3201 sont séparées par une tranchée d'isolation 620. La zone implantée 3201 est séparée du transistor ni par l'intermédiaire d'une tranchée d'isolation 630. Le transistor ni est séparé du transistor pl par une tranchée d'isolation 640. Le transistor pl est séparé de la zone implantée 3301 par l'intermédiaire d'une tranchée d'isolation 650. Les caissons s'étendent plus profondément que les tranchées d'isolation, 630 et 650, notamment afin de permettre une polarisation des plans de masse par un contact latéral. De façon connue en soi, la combinaison : -d'une fine couche isolante enterrée 430 ; -d'une polarisation donnée sur les plans de masse 4101 et 4201, -d'un type de dopage donné de ces plans de masse permet d'influer sur la tension de seuil des transistors ni et pl. Les plans de masse permettent en effet de contrôler les propriétés électrostatiques du canal des transistors. Des premières et deuxièmes cellules peuvent être cointégrées dans des même rangées ou dans des rangées distinctes partageant une même couche d'isolant enterré. Les transistors ns, ps, ni et pl sont réalisés selon la technologie FDSOI. Le transistor ns comprend une couche semi-conductrice 110s, surmontée d'un empilement de grille 120s. Cette couche 110s forme un canal 130s entre une source et un drain du transistor ns. Le transistor ni comprend une couche semi-conductrice 1101, surmontée d'un empilement de grille 1201. Cette couche 1101 forme un canal 1301 entre une source et un drain du transistor ni. Le transistor ps comprend une couche semi-conductrice 210s, surmontée d'un empilement de grille 220s. Cette couche 210s forme un canal 230s entre une source et un drain du transistor ps. Le transistor pl comprend une couche semi-conductrice 2101, surmontée d'un empilement de grille 2201. Cette couche 2101 forme un canal 2301 entre une source et un drain du transistor pl. De façon connue en technologie FDSOI, les canaux 130s, 1301, 230s et 2301 sont dans un état déserté et présentent un niveau de dopage très faible, typiquement inférieur ou égal à 1015 cm-3. Le niveau de dopage des plans de masse 4101, 4201, 410s et 420s est avantageusement au moins égal à 1018 cm-3, par exemple compris entre 1018 cm-3 et 1020 cm-3. Ce niveau de dopage est par exemple formé sur une épaisseur de plan de masse d'au moins lOnm sous la couche d'isolant enterrée 430. Le niveau de dopage des caissons est par exemple au moins égal à 1016, et par exemple compris entre 1016 et 1018 cm-3. La différence entre les travaux de sortie des métaux de grille des empilements de grille 220s et 2201 est comprise entre 55 et 85meV, préférentiellement comprise entre 60 et 80meV, avantageusement comprise entre 65 et 75meV et de préférence égale à 70meV. Les canaux 130s, 1301, 230s et 2301 contiennent une quantité négligeable de Germanium. Les empilements de grille 120s, 1201 et 2201 comportent un même métal de grille dont le travail de sortie est compris entre 4,555 et 4,575 eV, et de préférence égal à 4,565 eV. L'empilement de grille 220s comporte un métal de grille dont le travail de sortie est compris entre 4,625 et 4,645eV, et de préférence égal à 4,635eV. Les matériaux suivants peuvent par exemple être utilisés pour les métaux de grille des transistors : nitrure de titane (TiN), nitrure de tantale (TaN) avec ou sans présence d'aluminium dans la composition (TiAIN ou TaAIN), ou encore une couche d'aluminium prise en intercalée entre deux couches de TiN : TiN/Al/TiN. En combinaison avec d'autres paramètres détaillés par la suite, l'écart entre les tensions de seuil ns et ni est sensiblement de 70mV. De même, l'écart entre les tensions de seuil ps et pl est sensiblement de 70mV. Les tensions de seuil sont donc équilibrées pour les transistors nMOS et pMOS d'un même niveau de tension de seuil (LVT ou RVT) du circuit intégré. Un tel écart de l'ordre de 70mV entre les transistors de type LVT et les transistors RVT s'avère souhaitable. De même, pour un même niveau de tension de seuil, les transistors nMOS et pMOS présentent des courants de fuite et des courants de conduction homogènes. Ces résultats sont obtenus sans nécessiter de polariser les plans de masse avec des niveaux de tension différents des niveaux des tensions d'alimentation des transistors ns, ps, ni et pl. Un tel résultat est en outre obtenu en utilisant un matériau de grille pour le transistor pl déjà utilisé pour les transistors ns et ni, n'induisant donc pas de complexification du processus de fabrication du circuit intégré. Par ailleurs, la différence entre les travaux de sortie des transistors pl et ps est relativement réduite, ce qui rend le procédé de fabrication plus facile à mettre en oeuvre. Pour un noeud technologique à 28nm : -la couche 430 est de type UTBOX et présente une épaisseur comprise entre 20 et 30nm, et avantageusement de 25nm ; -les couches 110s, 1101, 210s et 201 présentent une épaisseur comprise entre 6 et 8nm, et avantageusement de 7nm ; -l'oxyde de grille dans les empilements de grille 120s, 1201, 220s et 2201 présente une épaisseur électrique comprise entre 1,3 et 1,7nm, et avantageusement de 1,5nm. Des simulations pour ce noeud technologique avec les paramètres mentionnés précédemment ont permis de déterminer des tensions de seuil d'un 10 niveau de 0,48V pour les transistors ns et ps, et des tensions de seuil d'un niveau de 0,41V pour les transistors n1 et pl. Pour un noeud technologique à 14nm : -la couche 430 est de type UTBOX et présente une épaisseur comprise 15 entre 15 et 25nm, et avantageusement de 20nm ; -les couches 110s, 1101, 210s et 201 présentent une épaisseur comprise entre 5 et 7nm, et avantageusement de 6nm ; -l'oxyde de grille dans les empilements de grille 120s, 1201, 220s et 2201 présente une épaisseur électrique comprise entre 1,1 et 1,5nm, et 20 avantageusement de 1,3nm. Pour un noeud technologique à lOnm : -la couche 430 est de type UTBOX et présente une épaisseur comprise entre 10 et 20nm, et avantageusement de 15nm ; -les couches 110s, 1101, 210s et 201 présentent une épaisseur comprise 25 entre 4 et 6nm, et avantageusement de 5nm ; -l'oxyde de grille dans les empilements de grille 120s, 1201, 220s et 2201 présente une épaisseur électrique comprise entre 1 et 1,2nm, et avantageusement de 1,1nm. 30 Dans l'exemple détaillé précédemment, le canal des transistors comporte une quantité négligeable de Germanium et le milieu de la bande interdite du silicium (dite valeur midgap) correspond à la valeur moyenne entre la valeur de travail de sortie du métal de grille de l'empilement de grille 220s et la valeur de travail de sortie du métal de grille de l'empilement de grille 2201. 35 Pour disposer d'une plus grande flexibilité sur la valeur des travaux de sortie respectifs des métaux de grille des empilements 220s et 2201, il est possible d'inclure du Germanium dans le canal des transistors pMOS ps et pl. La concentration en atomes de Germanium dans les canaux des transistors ps et pl est par exemple comprise entre 0 et 40%. En désignant par 40 Xge le pourcentage de Germanium dans ces canaux, des simulations ont permis de déduire des paramètres pour le travail de sortie des métaux des empilements de grille pour conserver un équilibre des tensions de seuil pour les transistors nMOS et pMOS d'un même niveau de tension de seuil (LVT ou RVT) du circuit intégré. En conservant une différence entre les travaux de sortie des métaux de grille des empilements de grille 220s et 2201 comprise entre 60 et 80meV (ou comprise entre 65 et 75 meV), le travail de sortie Wf1 du métal de grille des empilements de grille 120s, 1201 et 2201 doit respecter la condition suivante : Wfmg -0.04 -0.005*Xge REVENDICATIONS1. Circuit intégré comprenant : -un substrat (440) semi-conducteur ; -une première cellule, comportant: - des premier (ns) et second (ps) transistors à effet de champ de type FDSOI, respectivement de type nMOS dont la source, le drain et le canal sont formés dans une couche semi-conductrice de silicium, et de type pMOS dont la source, le drain et le canal sont formés dans une couche semi-conductrice de silicium ou de silicium-germanium, incluant des premier et second empilements de grille incluant chacun un métal de grille - des premier (410s) et second (420s) plans de masse semi-conducteurs, respectivement placés sous les premier et second transistors, respectivement à dopages de types p et n, respectivement polarisés à un niveau bas et un niveau haut ; -une deuxième cellule, comportant: - des troisième et quatrième transistors à effet de champ de type FDSOI, respectivement de type nMOS dont la source, le drain et le canal sont formés dans une couche semi-conductrice de silicium, et de type pMOS dont la source, le drain et le canal sont formés dans une couche semi- conductrice de silicium ou de silicium-germanium, incluant des troisième et quatrième empilements de grille incluant chacun un métal de grille ; - des troisième et quatrième plans de masse semi-conducteurs, polarisés au niveau bas, respectivement placés sous les troisième et quatrième transistors et respectivement à dopages de types n et p ; -une couche d'oxyde enterrée (430) s'étendant entre les premier, second, troisième et quatrième transistors d'une part, et les premier, second, troisième et quatrième plans de masse d'autre part ; -lesdits métaux de grille des premier, troisième et quatrième empilements de grille présentant un premier travail de sortie, ledit métal de grille du second empilement de grille présentant un deuxième travail de sortie supérieur au premier travail de sortie, la différence entre les premier et deuxième travaux de sortie étant comprise entre 55 et 85meV et le premier travail de sortie Wf1 vérifiant la relation Wfmg -0.04 -0.005*Xge 2. Circuit selon la revendication 1, dans lequel le pourcentage de Germanium dans le canal (230s, 2301) des transistors pMOS (ps, pl) est nul. 3. Circuit selon la revendication 1 ou 2, comprenant un circuit de polarisation configuré pour générer un niveau haut de polarisation compris entre 0,8 et 1,2V et un niveau bas de polarisation compris entre -0,2 et 0,2V. 4. Circuit selon la revendication 3, dans lequel lesdits plans de masse (41s, 42s, 4101, 4201) sont polarisés par le circuit de polarisation par l'intermédiaire de contacts (320s, 330s, 3201, 3301) ménagés latéralement et par l'intermédiaire de caissons formant une liaison semi-conductrice entre lesdits contacts et lesdits plans de masse. 5. Circuit selon l'une quelconque des revendications précédentes, dans lequel la différence entre les premier et deuxième travaux de sortie est comprise entre 65 et 75meV. 6. Circuit selon l'une quelconque des revendications précédentes, dans lequel Xge est inférieur à 40.