FR 2985358 A1 20130705 FR 1262798 A 20121226 CHAINE DE BALAYAGE EN PERIPHERIE POUR MEMOIRE EN PILE Domaine technique de l'invention Les modes de réalisation de la présente invention se rapportent, de manière générale, au domaine des dispositifs électroniques et plus particulièrement, à une chaîne de balayage en périphérie pour une mémoire en pile. Arrière-plan de l'invention Pour obtenir une mémoire plus dense pour les opérations de calcul, on a développé des concepts s'articulant autour de périphériques mémoire (que l'on peut appeler mémoire en pile 3D, ou encore mémoire en pile) dotés d'une pluralité d'éléments de mémoire étroitement couplés. Une mémoire en pile 3D peut comprendre des couches ou ensembles couplés d'éléments de mémoire DRAM (mémoire dynamique à accès direct), que l'on peut appeler pile mémoire. Une mémoire en pile peut être utilisée pour fournir un volume considérable de mémoire informatique dans un seul dispositif ou ensemble, le dispositif ou l'ensemble pouvant également comprendre certains composants système, notamment un contrôleur mémoire et une UC (unité centrale). Il est particulièrement important de tester une mémoire en pile du fait que le coût de fabrication de chaque périphérique mémoire est comparable à celui des dispositifs de mémoire classiques à une seule couche. Toutefois, les tests effectués sur un tel périphérique mémoire peuvent représenter un coût important. Par exemple, les tests des connexions d'entrée-sortie peuvent nécessiter la présence de certains composants matériels dans le périphérique mémoire en pile, mais ces composants matériels occupent une grande partie de l'espace limité d'un périphérique mémoire complexe, ce qui a pour effet de réduire l'espace mémoire et d'augmenter les coûts de fabrication. Brève description des dessins Certains modes de réalisation de l'invention sont représentés à titre d'exemple, et non de manière limitative, 5 sur les dessins d'accompagnement sur lesquels les mêmes repères numériques désignent les mêmes éléments. La figure 1 représente un mode de réalisation d'une mémoire en pile 3D ; la figure 2 représente un mode de réalisation d'une chaîne 10 de balayage en périphérie d'un périphérique mémoire ; la figure 3 représente un mode de réalisation du routage d'une chaîne de balayage dans un mode de réalisation d'une chaîne de balayage en périphérie ; la figure 4 est la représentation du codage des commandes 15 dans un mode de réalisation d'un appareil ou système comprenant une chaîne de balayage en périphérie ; la figure 5 est la représentation d'un diagramme de temps d'un mode de réalisation d'un appareil ou système comprenant une chaîne de balayage en périphérie ; 20 la figure 6A est un organigramme illustrant un procédé de balayage en périphérie d'un périphérique mémoire en pile comprenant un procédé de test entrée sériE/Sortie série ; la figure 6B est un organigramme illustrant un procédé de balayage en périphérie d'un périphérique mémoire en pile 25 comprenant un procédé de test entrée sériE/Sortie parallèle ; la figure 7 est un schéma de principe illustrant un mode de réalisation d'un appareil ou système comprenant un périphérique mémoire en pile ; et la figure 8 représente un mode de réalisation d'un système 30 informatique comprenant une chaîne de balayage en périphérie permettant de tester une mémoire en pile. Description détaillée de l'invention Les modes de réalisation de l'invention concernent, de manière générale, une chaîne de balayage en périphérie d'une 5 mémoire en pile. Tels qu'ils sont utilisés dans le présent document : le terme « mémoire en pile 3D » (3D signifiant tridimensionnel) ou « mémoire en pile » désigne une mémoire d'ordinateur comprenant une ou plusieurs couches de mémoire 10 couplées, des ensembles de mémoire, ou d'autres éléments de mémoire. Ladite mémoire peut être empilée verticalement ou horizontalement (comme par juxtaposition), ou autrement contenir des éléments de mémoire qui sont couplés les uns aux autres. En particulier, un périphérique ou système de mémoire 15 en pile DRAM peut comprendre un périphérique mémoire ayant une pluralité de couches de puce DRAM. Un périphérique mémoire en pile peut également comprendre des éléments système présents dans le dispositif et qui peuvent être appelés ici couche ou élément système, la couche système pouvant comporter des 20 éléments tels qu'une UC (unité centrale), un contrôleur mémoire, ou d'autres éléments système associés. La couche système peut comprendre une puce logique ou un système sur puce (SoC). Un périphérique mémoire en pile peut comprendre des trous d'interconnexion traversant le silicium (TSV) qui assurent 25 l'interconnexion entre les couches de puce. Dans certains modes de réalisation, la puce logique peut être un processeur d'application ou un processeur graphique (GPU). Le terme « chaîne de balayage en périphérie » désigne un ensemble d'éléments de test reliés entre eux dans un dispositif 30 électronique, permettant de tester les interconnexions. Dans certains modes de réalisation, un appareil, un système ou un procédé procurent un accès électrique aux entrées-sorties d'une DRAM en pile comprenant des TSV. Dans certains modes de réalisation, une chaîne de balayage en périphérie est prévue pour tester les éléments d'une mémoire en pile. Dans certains modes de réalisation, la chaîne de balayage en périphérie permet des entrées et sorties série et parallèles de cellules d'entrée-sortie, ce qui permet de vérifier que les connexions de puce à puce sont correctes dans une pile connectée par TSV. L'utilisation de trous d'interconnexion dans le silicium (TSV) dans les dispositifs électroniques est une technique naissante. L'une des difficultés de conception et de 10 fabrication de ces dispositifs est l'accès physique aux cellules E/S. Les dispositifs classiques peuvent chercher à résoudre ce problème d'accès avec des chaînes de balayage qui ne permettent que la sortie série, ou qui requièrent des modes complexes de mise en oeuvre. Il existe certaines normes 15 industrielles pour les tests d'interconnexion (par exemple IEEE 1149.1 et IEEE 1500), mais ces normes sont généralement compliquées, et destinées principalement au test d'interconnexion de puce à puce sur carte. Dans des dispositifs et des modes de fonctionnement classiques, une chaîne de 20 balayage type comprend un décodeur de commandes, plusieurs registres et une chaîne nécessitant deux verrous (éléments de bascule) par cellule E/S. Or, cela représente une quantité importante de matériel pour les connexions E/S d'un périphérique mémoire en pile. 25 Dans certains modes de réalisation, un appareil, un système ou un procédé permet de mettre en oeuvre une chaîne « nue » ou allégée de balayage en périphérie dans une mémoire en pile. Dans certains modes de réalisation, une chaîne de balayage comprend un seul verrou par cellule E/S. Dans certains 30 modes de réalisation, la chaîne de balayage utilise en outre une logique réduite de décodage des commandes. Un mode de réalisation de la chaîne de balayage est parfaitement adapté à une mise en oeuvre dans une architecture de type DRAM, où les portes logiques nécessitent une importante surface de silicium. Dans certains modes de réalisation, une chaîne de balayage prend en charge la sortie parallèle, au lieu de se limiter à la sortie série. Dans certains modes de réalisation, la sortie parallèle permet d'effectuer un test d'interconnexion de puce à puce dans une mémoire en pile, et de la mémoire en pile au SoC ou au contrôleur mémoire. Dans certains modes de réalisation, une chaîne de balayage prend en charge l'entrée parallèle, au lieu de se limiter à l'entrée série. Dans certains modes de réalisation, l'entrée parallèle permet d'effectuer un test d'interconnexion de puce à puce dans une mémoire en pile, et de la mémoire en pile au SoC ou au contrôleur mémoire. Dans certains modes de réalisation, une chaîne de balayage en périphérie peut être utilisée dans de nombreux cas pour tester la mémoire en pile chez le fabricant et en fonctionnement, notamment pour des tests de démarrage. Dans certains modes de réalisation, une chaîne de balayage en périphérie permet de tester et de corriger les défauts des connexions TSV chez un fournisseur de mémoire avant de raccorder le SoC ou tout autre élément logique. Dans certains modes de réalisation, un élément de chaîne de balayage périphérique peut également être utilisé après raccordement du SOC, pour vérifier que les connexions sont correctes et pour isoler et diagnostiquer les défauts de connexion. La figure 1 représente un mode de réalisation d'une mémoire en pile 3D. Sur cette illustration, un périphérique mémoire en pile 3D 100 comprend un élément système 110 (pouvant être appelé puce logique ou puce contrôleur) couplé avec une ou plusieurs couches de puce mémoire DRAM 120, également appelées ici pile mémoire. Dans certains modes de réalisation, l'élément système peut être un système sur puce (SoC) ou autre élément similaire. Les éléments de cette figure et des figures suivantes sont présentés à titre illustratif et ne sont pas dessinés à l'échelle. Bien que la figure 1 représente un mode de mise en oeuvre dans lequel l'élément système est couplé en dessous de la pile mémoire d'une ou plusieurs des couches de puce mémoire 120, les modes de réalisation ne se limitent pas à cet agencement. Par exemple, dans certains modes de réalisation, un élément système 110 peut être situé de manière adjacente à la pile mémoire 120, et peut donc être couplé de manière à être disposé côte à côte avec la pile mémoire 120. Chaque couche de puce peut comprendre une ou plusieurs tranches ou parties, et peut avoir un ou plusieurs canaux différents. Chaque couche de puce peut comprendre un circuit à rafraîchissement automatique et à compensation de température (TCSR) chargé de régler les problèmes thermiques, où le TCSR et un registre de mode (MR) peuvent faire partie d'une logique de gestion du dispositif, et où le MC peut comprendre un ou plusieurs bits de décalage thermique permettant le réglage de la cadence de rafraîchissement par le TCSR. Les couches de puce et l'élément système peuvent être couplés entre eux par voie thermique. Sur ce dessin, les couches de puce mémoire DRAM comprennent quatre couches de puce mémoire, ces couches étant une première couche de puce mémoire 130, une deuxième couche de puce mémoire 140, une troisième couche de puce mémoire 150 et une quatrième couche de puce mémoire 160. Toutefois, les modes de réalisation ne se limitent pas à un nombre particulier de couches de puce mémoire dans la pile mémoire 120, et peuvent comprendre un nombre de couches de puce mémoire plus ou moins important. Parmi les autres éléments, l'élément système 110 peut comprendre un contrôleur mémoire 112 pour la pile mémoire 120. Dans certains modes de réalisation, chaque couche de puce mémoire (à l'exception, peut-être, de la couche de puce mémoire supérieure, ou la plus à l'extérieur, comme la quatrième couche de puce mémoire 160 de cette illustration) comprend une pluralité de trous d'interconnexion traversant le silicium (TSV) destinés à créer des chemins à travers le substrat de silicium des couches de puce mémoire. Dans certains modes de réalisation, chaque couche de puce mémoire comprend une interface lui permettant de se connecter à une autre couche de puce ou à l'élément système 110. La première couche de puce mémoire 130 comprend alors une première interface 125 pour le couplage entre la première couche de puce mémoire 130 et l'élément système 110 ; la deuxième couche de puce mémoire 140 comprend une deuxième interface 135 pour le couplage entre la deuxième couche de puce mémoire 140 et la première couche de puce mémoire 130 ; la troisième couche de puce mémoire 150 comprend une troisième interface 145 pour le couplage entre la troisième couche de puce mémoire 150 et la deuxième couche de puce mémoire 140 ; et la quatrième couche de puce mémoire 160 comprend une quatrième interface 155 pour le couplage entre la quatrième couche de puce mémoire 160 et la troisième couche de puce mémoire 150. Dans certains modes de réalisation, le périphérique mémoire en pile 100 comprend une chaîne de balayage en périphérie 175 de chaque couche de puce mémoire qui permet de tester les cellules E/S du périphérique mémoire 100. Dans certains modes de réalisation, la chaîne de balayage en périphérie 175 peut comprendre les éléments représentés sur la figure 2, où la chaîne de balayage nécessite un seul verrou et un ou deux multiplexeurs pour chaque cellule E/S. La figure 2 représente un mode de réalisation d'une chaîne de balayage en périphérie d'un périphérique mémoire. Dans certains modes de réalisation, une chaîne de balayage en périphérie 200 d'une puce mémoire permet de tester une pluralité de cellules E/S 205. Sur cette représentation, les éléments de circuit représentés sont soit des éléments de logique mémoire (éléments non grisés) destinés au fonctionnement normal de la mémoire, soit des éléments de logique de balayage (éléments grisés) permettant de tester les cellules E/S. Dans certains modes de réalisation, chaque cellule E/S comprend une partie de chaîne de balayage, ladite partie de chaîne de balayage comprenant un élément de verrouillage supplémentaire (appelé verrou de logique de balayage) et (pour les broches CA (bus d'adresses de commande)) ou deux (pour les broches DQ (données)) multiplexeurs à 2 entrées (appelés premier et deuxième multiplexeurs de logique de balayage). Dans certains modes de réalisation, une sortie d'un premier multiplexeur de logique de balayage d'une partie de chaîne de balayage est couplée à une entrée d'un verrou de logique de balayage de la partie de chaîne de balayage. Dans certains modes de réalisation, une première entrée vers le premier multiplexeur de logique de balayage de la partie de chaîne de balayage est couplée à un signal de l'E/S piloté par un premier pilote d'entrée de logique mémoire et un verrou de logique mémoire d'entrée, et une deuxième entrée est une sortie d'un verrou de logique de balayage d'une partie de chaîne de balayage précédente ou bien (dans le cas de la première partie de chaîne de balayage) une entrée de données série (SDI). Une sortie d'une dernière partie de chaîne de balayage est couplée à une sortie de données série (SDO). La sortie de chaque verrou de logique de balayage de la partie CA est couplée en outre avec un pilote de sortie de logique de balayage pour diriger un signal de sortie vers la cellule E/S CA. La sortie de chaque verrou de logique de balayage de la partie DQ est couplée en outre à une première entrée d'un deuxième multiplexeur de balayage de la partie DQ. Dans certains modes de réalisation, le deuxième multiplexeur de logique de balayage de chaque partie de chaîne de balayage DQ possède une deuxième entrée couplée avec un verrou de sortie de logique mémoire pour la cellule DQ et une sortie couplée à un pilote de sortie de logique mémoire pour diriger un signal de sortie vers la cellule DQ. Dans certains modes de réalisation, les éléments de logique de balayage sont couplés en outre avec un élément de décodage de logique de balayage. Dans certains modes de réalisation, ledit décodeur de logique de balayage peut fournir un signal à chaque E/S émise, un signal d'activation à chaque premier multiplexeur de logique de balayage, un signal d'activation à chaque deuxième multiplexeur de logique de balayage, et un signal d'horloge à chaque verrou de logique de balayage. Dans certains modes de réalisation, les premier et deuxième multiplexeurs de logique de balayage peuvent comprendre des données en série ou des données en parallèle en entrée, et la sélection des données normales ou des données de balayage en sortie. Par exemple, une première partie de chaîne de balayage 210 pour une cellule E/S CAn comprend un premier circuit de balayage 212 comprenant un premier multiplexeur de logique de balayage 214 et un verrou de logique de balayage 216. La première partie de chaîne de balayage 210 comprend en outre un pilote de sortie de logique de balayage 217 destiné à diriger les signaux dans chaque cellule E/S CA pour tester le balayage, comme CAn dans cet exemple. Chaque cellule E/S CA est également couplée avec un pilote d'entrée de logique mémoire 221, tandis que chaque cellule DQ est couplée avec un pilote de sortie de logique mémoire 237 et un pilote d'entrée de logique mémoire 241. La sortie du verrou de logique de balayage 216 est couplée avec l'entrée du pilote de logique de balayage 217 et avec une partie de logique de balayage suivante, ce qui est représenté comme la partie de chaîne de balayage 230 avec le circuit de balayage 232 et le deuxième multiplexeur de logique de balayage 235 pour DQn. Comme le montre l'illustration, un décodeur de logique de balayage 250 est couplé à chaque pilote de sortie de logique de balayage (tel que 217) et à chaque pilote de sortie de logique mémoire (tel que 237), avec une broche d'activation de chaque premier multiplexeur de logique de balayage (tel que 214), avec une broche d'activation de chaque deuxième multiplexeur de logique de balayage (tel que 235), et une broche d'horloge de chaque verrou de logique de balayage (tel que 216 et 232). Les entrées du décodeur sont SSEN (signal de détection), CS n (sélection de puce), SCK (horloge de balayage), SSH n (décalage de balayage), et SOE n (activation de sortie de balayage). Dans certains modes de réalisation, une chaîne de balayage en périphérie n'a qu'un impact limité en service. Dans certains modes de réalisation, le seul impact direct sur le fonctionnement normal du signal est un retard de multiplexeur (via le deuxième multiplexeur de logique de balayage, tel que 235) dans le trajet de lecture de DQ. Dans certains modes de réalisation, les broches CA sont normalement en entrée seulement, mais pour une opération de balayage, un petit pilote (pilote de sortie de logique de balayage, tel que 217) est 15 prévu pour la sortie de données en parallèle. Dans certains modes de réalisation, la chaîne de balayage en périphérie est mise en oeuvre dans une DRAM E/S large, qui possède 4 canaux indépendants par puce et jusqu'à 4 puces dans une pile. Dans un tel mode de mise en oeuvre, le signal SSEN est 20 commun à tous les canaux et puces. Chaque canal possède une copie de SCK, SSH et SOE (activation de sortie de balayage). Chaque canal comporte également un signal CS par puce (jusqu'à 4 CS par canal ou 16 par pile). CS est le seul signal qui soit lié de manière unique à un canal et à une puce. Dans certains 25 modes de réalisation, la commande indépendante de CS est utilisée pendant les opérations de lecture/écriture parallèles. Dans certains modes de réalisation, les signaux sont fournis au décodage de logique de balayage pour commander le fonctionnement de la logique de balayage et de la logique 30 mémoire. la figure 3 représente un mode de réalisation du routage d'une chaîne de balayage dans un mode de réalisation d'une chaîne de balayage en périphérie d'une puce mémoire. Dans certains modes de réalisation, la chaîne de balayage en périphérie est prévue d'une broche d'entrée de données série (SDI 300) à une broche de sortie de données série (SDO 350). Dans cet exemple, la chaîne est routée de sorte que la première cellule à quitter la chaîne dans un fonctionnement 5 série est AO et la dernière est DQ112. Dans ce mode de mise en oeuvre, les connexions TSV d'alimentation, de NC (aucune connexion), DA (accès direct), DA(o), TEST, CS n, SSEN (), SSH n, SDI, SCK, SDO, SOE n, RST n et VPIN sont exclues de la chaîne de balayage. Dans certains modes de réalisation, une ou 10 plusieurs broches d'adressage inutilisées (qui peuvent être utilisées pour une plus mémoire à plus forte densité, comme la future DRAM à plus haute densité) sont incluses dans le routage de la chaîne de balayage. La figure 4 est une représentation du codage des commandes 15 dans un mode de réalisation d'un appareil ou d'un système comprenant une chaîne de balayage en périphérie. Dans certains modes de réalisation, le codage représenté sur la figure 4 est fourni à un décodeur ou élément similaire, par exemple le décodeur de logique de balayage 250 représenté sur la figure 2. 20 Dans certains modes de réalisation, un balayage série en entrée 405 ou un balayage en entrée/sortie 410 peut être utilisé pour initialiser la chaîne de balayage à des valeurs connues ; un balayage en sortie 415 peut être utilisé pour lire l'état de chaque noeud de la chaîne ; et une entrée parallèle 420 peut 25 être utilisée pour capturer l'état de toutes les broches en même temps, un pilote parallèle servant à faire sortir toutes les informations chargées dans la chaîne de balayage. Le dessin représente également un codage de commande de désactivation de balayage 425 (SEN='0'). Un balayage est généralement une 30 capacité basse vitesse utilisée pour tester les connexions en CC. Toutefois, dans certains modes de réalisation, les opérations parallèles sur une mémoire en pile dirigent les données sur une puce et capturent les données sur une autre puce avec des retards relativement précis, ce qui permet d'effectuer des tests d'AC et de vitesse. La figure 5 est une représentation d'un diagramme de temps d'un mode de réalisation d'un appareil ou système comprenant une chaîne de balayage en périphérie. Dans cette représentation, la signalisation de SSEN 505, SSH n 510, SOE n 515, SCK 520, CS 0 525, CS 1 530 et DQ ou CA 535 est représentée pour des périodes de sortie de données en parallèle et d'entrée de données en parallèle. Dès l'activation de SSEN 505 commence une période de détection t -SES, ladite période étant de 20 ns (nanosecondes) jusqu'à la fin d'une période de détection de sortie parallèle. Dès l'activation (1) de SOE n (510) et de SSH n (515) et le passage à 0 de la sélection de puce CS 0 commence la période de sortie parallèle. La période d'entrée parallèle commence ensuite lorsque SCK = 1 et se termine lorsque SSH n repasse à 0. La figure 6A est un organigramme illustrant un procédé de balayage en périphérie d'un périphérique mémoire en pile comprenant un procédé de test d'entrée série et de sortie série. Dans certains modes de réalisation, dans un périphérique mémoire comprenant une pile mémoire comportant une pluralité de périphériques mémoire (renvoyant à une quelconque couche de puce mémoire ou autre élément de mémoire), le fonctionnement 600 d'une chaîne de balayage d'entrée série et de sortie série consiste à charger les données souhaitées dans la chaîne de balayage d'un premier périphérique (périphérique A) au moyen d'une fonction d'entrée de données série 605, et à sélectionner l'un des autres périphériques de la pile mémoire (périphérique B) 610. Dans certains modes de réalisation, le périphérique A est placé en mode sortie série et le périphérique B est placé en mode entrée série 615. Dans certains modes de réalisation, la chaîne de balayage est synchronisée au moyen du mode entrée/sortie de données série pour connecter les données de balayage en sortie du périphérique A et en entrée du périphérique B 620. Cette opération transfère les données du périphérique A au périphérique B. Dans certains modes de réalisation, les données provenant de la broche de sortie de données série du périphérique B sont 5 observées 625. Le motif de test provenant de la broche de sortie de données série du périphérique B doit être identique au motif de synchronisation du périphérique A. Dans certains modes de réalisation, si le motif de test en sortie du périphérique B correspond au motif de test en entrée du 10 périphérique A 630, le test de balayage réussit 635, et sinon, il y a une erreur et le test de balayage échoue 640. La figure 6B est un organigramme illustrant un procédé de balayage en périphérie d'un périphérique mémoire en pile comprenant un procédé de test d'entrée série et de sortie 15 parallèle. Dans certains modes de réalisation, dans un périphérique mémoire comprenant une pile mémoire comportant une pluralité de périphériques mémoire, le fonctionnement 650 d'une chaîne de balayage d'entrée série et de sortie parallèle consiste à charger les données souhaitées dans la chaîne de 20 balayage d'un premier périphérique (périphérique A) au moyen d'une fonction d'entrée de données série 655, et à sélectionner l'un des autres périphériques de la pile mémoire (périphérique B) 660. Dans certains modes de réalisation, le périphérique A est placé en mode sortie parallèle et le périphérique B est 25 placé en mode entrée parallèle, où lors d'un front montant (ou d'un front descendant, dans d'autres modes de mise en oeuvre) de l'horloge de balayage, les données sont copiées du périphérique A dans le périphérique B 665. Dans certains modes de réalisation, la chaîne de balayage 30 du périphérique B est synchronisée en mode entrée/sortie de données série 670, ce qui permet d'avoir une sortie série des données reçues en mode parallèle du périphérique A. Dans certains modes de réalisation, les données provenant de la broche de sortie de données série du périphérique B sont observées 675. Dans certains modes de réalisation, si le motif de test en sortie du périphérique B correspond au motif de test en entrée du périphérique A 680, le test réussit 685, sinon, il y a une erreur 690. Une mémoire en pile peut être utilisée dans de nombreux environnements informatiques différents, en fonction du nombre de couches de puce mémoire d'un périphérique mémoire. La figure 7 est un schéma de principe représentant un mode de réalisation d'un appareil ou système comprenant un périphérique mémoire en pile. Le périphérique informatique 700 représente un périphérique informatique comprenant un périphérique informatique mobile, par exemple un ordinateur portable, bloc-notes ou ultra-portable, une tablette informatique (y compris un périphérique doté d'un pavé tactile sans clavier séparé ; un périphérique doté à la fois d'un pavé tactile et d'un clavier ; un périphérique à démarrage rapide, dit « instantané » ; et un périphérique généralement connecté à un réseau en service, dit « connecté en permanence »), un téléphone mobile ou smartphone, une liseuse électronique pouvant fonctionner sans fil, ou tout autre périphérique mobile sans fil. Il faut bien voir que certains des composants sont représentés de manière globale, et que tous les composants d'un tel périphérique ne sont pas représentés sur le périphérique 600. Lesdits composants peuvent être reliés par un ou plusieurs bus ou par d'autres connexions 705. Le périphérique 700 comprend un processeur 710 qui effectue les principales opérations de traitement du périphérique 700. Le processeur 710 peut comprendre un ou plusieurs dispositifs physiques, tels que microprocesseurs, processeurs d'application, microcontrôleurs, dispositifs de logique programmable, ou autres moyens de traitement. Les opérations de traitement effectuées par le processeur 710 comprennent l'exécution d'une plateforme d'exploitation ou d'un système d'exploitation sur lequel s'exécutent des applications, des fonctions de périphériques, ou les deux. Lesdites opérations de traitement comprennent des opérations liées aux E/S (entrées/sorties) avec un utilisateur humain ou avec d'autres périphériques, des opérations liées à la gestion de l'alimentation, à l'exploitation ou aux deux, et liées au raccordement du périphérique 700 à un autre périphérique. Lesdites opérations de traitement peuvent également comprendre des opérations liées aux E/S audio, aux E/S d'affichage, ou aux deux. Dans un mode de réalisation, le périphérique 700 comprend un sous-système audio 720, qui représente des composants matériels (par exemple du matériel audio et des circuits audio) et logiciels (par exemple des pilotes et codecs) associés à la fourniture de fonctions audio au périphérique informatique. Les fonctions audio peuvent comprendre une sortie audio pour un haut-parleur, des écouteurs ou les deux, ainsi qu'une entrée pour un micro. Les dispositifs assurant ces fonctions peuvent être intégrés au périphérique 700 ou connectés à ce dernier. Dans un mode de réalisation, un utilisateur interagit avec le périphérique 700 en fournissant des commandes audio qui sont reçues et traitées par le processeur 710. Le sous-système d'affichage 730 représente des composants matériels (par exemple des dispositifs d'affichage) et logiciels (par exemple des pilotes) qui fournissent un affichage ayant des éléments visuels, tactiles ou les deux, permettant à un utilisateur d'interagir avec le périphérique informatique. Le sous-système d'affichage 730 comprend une interface d'affichage 732, qui comprend l'écran ou le périphérique matériel particulier utilisé pour fournir un affichage à l'utilisateur. Dans un mode de réalisation, l'interface d'affichage 732 comprend une logique indépendante du processeur 710, qui permet d'effectuer au moins une partie des traitements liés à l'affichage. Dans un mode de réalisation, le sous-système d'affichage 730 comprend un dispositif de pavé tactile qui fournit à la fois une entrée et une sortie à l'utilisateur. Le contrôleur d'E/S 740 représente des périphériques matériels et des composants logiciels liés à l'interaction avec un utilisateur. Le contrôleur d'E/S 740 peut servir à gérer un matériel qui fait partie du sous-système audio 720, d'un sous-système d'affichage 730, ou de ces deux sous-systèmes. En outre, le contrôleur d'E/S 740 représente un point de connexion pour d'autres périphériques qui se connectent au périphérique 700 et au travers desquels un utilisateur est susceptible d'interagir avec le système. Par exemple, les périphériques pouvant être raccordés au périphérique 700 peuvent comprendre des micros, des systèmes de haut-parleurs ou de stéréo, des systèmes vidéo ou autres dispositifs d'affichage, des claviers ou pavés numériques, ou d'autres périphériques d'E/S destinés à être utilisés avec des applications spécifiques, par exemple des lecteurs de cartes ou autres périphériques. Comme indiqué précédemment, le contrôleur d'E/S 740 peut interagir avec le sous-système audio 720, le sous-système d'affichage 730 ou ces deux sous-systèmes. Par exemple, une entrée par microphone ou autre périphérique audio peut fournir une entrée ou des commandes pour une ou plusieurs applications ou fonctions du périphérique 700. En outre, une sortie audio peut être prévue à la place ou en complément de la sortie d'affichage. Dans un autre exemple, si le sous-système d'affichage comprend un écran tactile, le périphérique d'affichage sert également de périphérique d'entrée, lequel peut être géré au moins en partie par le contrôleur d'E/S 740. Il peut également y avoir des d'autres boutons ou interrupteurs sur le périphérique 700 pour fournir des fonctions d'E/S gérées par le contrôleur d'E/S 740. Dans un mode de réalisation, le contrôleur d'E/S 740 gère des périphériques tels qu'accéléromètres, appareils photo, détecteurs de lumière ou autres capteurs d'ambiance, ou d'autres matériels pouvant être inclus dans le périphérique 700. L'entrée peut faire partie d'une interaction directe de l'utilisateur, ainsi que fournir des données environnementales d'entrée au système pour influer sur son fonctionnement (filtrage du bruit, réglage des affichages pour détection de la luminosité, application d'un flash pour un appareil photo, ou autres fonctions). Dans un mode de réalisation, le périphérique 700 comprend une gestion de l'alimentation 750 qui permet de gérer la 10 consommation de la batterie, le rechargement de la batterie, et des fonctions liées aux économies de consommation électrique. Dans certains modes de réalisation, le sous-système de mémoire 760 comprend des périphériques mémoire permettant de stocker des informations dans le périphérique 700. Le 15 processeur 710 peut lire et écrire des données dans les éléments du sous-système de mémoire 760. La mémoire peut comprendre des périphériques à mémoire non volatile (ayant un état qui ne change pas en cas d'interruption d'alimentation du périphérique mémoire), volatile (ayant un état qui est 20 indéterminé en cas d'interruption d'alimentation du périphérique mémoire), ou ces deux types de mémoire. La mémoire 760 peut stocker des données applicatives, des données d'utilisateur, de la musique, des photos, des documents ou autres données, ainsi que des données système (de longue durée 25 ou provisoires) liés à l'exécution des applications et fonctions du système 700. Dans certains modes de réalisation, le sous-système de mémoire 760 peut comprendre un périphérique mémoire en pile 762, où le périphérique mémoire en pile comprend une ou plusieurs 30 couches de puce mémoire et un élément système. Dans certains modes de réalisation, chaque couche de puce mémoire ou autre élément de mémoire du périphérique mémoire en pile 762 comprend une chaîne de balayage en périphérie 764, telle que représentée sur la figure 2, qui permet de tester les cellules E/S de la mémoire. La connectique 770 comprend des périphériques matériels (par exemple, des connecteurs et matériels de communication permettant des communications sans fil, des communications filaires ou les deux) et des composants logiciels (par exemple des pilotes, des piles de protocoles) qui permettent au périphérique 700 de communiquer avec des périphériques externes. Le périphérique peut être constitué de périphériques indépendants, par exemple autres périphériques informatiques, points d'accès sans fil ou stations de base, ainsi que de périphériques de type écouteurs, imprimantes ou autres dispositifs. La connectique 770 peut comprendre plusieurs types 15 différents de connectique. Pour généraliser, le périphérique 700 est représenté avec une connectique cellulaire 772 et une connectique sans fil 774. La connectique cellulaire 772 désigne globalement une connectique réseau cellulaire fournie par des porteuses sans fil, comme celle fournie par le LTE de quatrième 20 génération (Long Term Evolution), le GSM (système global de communications mobiles) ou ses variantes ou dérivés, le CDMA (accès multiple en répartition de code) ou ses variantes ou dérivés, le TDM (multiplexage temporel), ou autres normes de services cellulaires. La connectique sans fil 774 représente 25 une connectique sans fil qui n'est pas cellulaire et qui peut comprendre des réseaux personnels (comme le Bluetooth), des réseaux locaux (comme le Wifi), des réseaux étendus (comme le WiMax) et autres communications sans fil. La connectique peut comprendre une ou plusieurs antennes omnidirectionnelles ou 30 directionnelles 776. Les connexions périphériques 780 comprennent des interfaces et connecteurs matériels ainsi que des composants logiciels (pilotes, piles de protocole) permettant d'établir des connexions périphériques. Il faut voir que le périphérique 700 peut être à la fois un périphérique (« à destination de » 782) de liaison vers d'autres périphériques informatiques, et avoir des périphériques (« au départ de » 784) qui lui sont rattachés. Le périphérique 700 comporte fréquemment un connecteur « d'accueil » qui permet de le connecter à d'autres périphériques informatiques à des fins telles que la gestion (téléchargement, modification ou synchronisation) de contenus sur le périphérique 700. En outre, un connecteur d'accueil peut permettre au périphérique 700 de se connecter à certains périphériques qui vont permettre au périphérique 700 de contrôler la sortie de contenus destinés, par exemple, à des systèmes audiovisuels ou autres. En complément d'un connecteur d'accueil propriétaire ou autre matériel de connexion propriétaire, le périphérique 700 peut créer des connexions périphériques 780 par l'intermédiaire de connecteurs classiques ou normalisés. Les types classiques peuvent comprendre le connecteur à bus série universel (USB) (lequel peut comprendre un nombre quelconque d'interfaces matérielles différentes), le DisplayPort y compris le MiniDisplayPort (MDP), une interface multimédia haute définition (HDMI), un pare-feu, ou tout autre type. La figure 8 représente un mode de réalisation d'un système informatique comprenant une chaîne de balayage en périphérie permettant de tester une mémoire en pile. Le système informatique peut comprendre un ordinateur, un serveur, une console de jeu, ou tout autre appareil informatique. Sur cette illustration, certains composants normalisés et bien connus qui sont sans rapport avec la présente description ne sont pas représentés. Dans certains modes de réalisation, le système informatique 800 comprend une interconnexion ou dispositif à barres croisées 805 ou autres moyens de communication destinés à la transmission de données. Le système informatique 800 peut comprendre des moyens de traitement tels qu'un ou plusieurs processeurs 810 couplés à l'interconnexion 805 pour le traitement des informations. Les processeurs 810 peuvent comprendre un ou plusieurs processeurs physiques et un ou plusieurs processeurs logiques. L'interconnexion 805 est représentée, pour simplifier, comme interconnexion unique, mais 5 elle peut représenter plusieurs interconnexions ou bus différents, et les connexions de composants à interconnexion peuvent varier. L'interconnexion 805 illustrée sur la figure 8 est un élément abstrait qui représente l'un quelconque d'un ou plusieurs bus physiques indépendants, connexions de point à 10 point, ou les deux, connectés par des passerelles, des adaptateurs ou des contrôleurs appropriés. Dans certains modes de réalisation, le système informatique 800 comprend en outre une mémoire vive (RAM) ou autre dispositif ou élément de stockage dynamique constituant 15 une mémoire principale 812 destinée à stocker les informations et instructions devant être exécutées par les processeurs 810. La mémoire RAM comprend une mémoire dynamique à accès direct (DRAM), qui nécessite un rafraîchissement du contenu de la mémoire, et une mémoire statique à accès direct (SRAM) qui ne 20 nécessite pas le rafraîchissement du contenu de la mémoire, mais moyennant un coût plus élevé. Dans certains modes de réalisation, la mémoire principale peut comprendre un stockage actif des applications, y compris d'une application de navigation utilisée dans les activités de navigation dans le 25 réseau effectuées par un utilisateur du système informatique. La mémoire DRAM peut comprendre une mémoire dynamique à accès direct synchrone (SDRAM), qui comprend un signal d'horloge pour commander les signaux, et une mémoire dynamique à accès direct à sortie de données étendue (EDO DRAM). Dans certains modes de 30 réalisation, la mémoire du système peut comprendre certains registres ou autre mémoire spécialisée. Dans certains modes de réalisation, la mémoire principale 812 comprend une mémoire en pile 814, dans laquelle chaque couche de puce mémoire ou autre élément de mémoire du périphérique mémoire en pile comprend une chaîne de balayage en périphérie 815, comme le montre la figure 2, qui permet de tester les cellules E/S de la mémoire. Le système informatique 800 peut également comprendre une 5 mémoire morte (ROM) 816 ou autre périphérique de stockage statique permettant de stocker des informations et instructions statiques destinées aux processeurs 810. Le système informatique 800 peut comprendre un ou plusieurs éléments de mémoire non volatile 818 destinés au stockage de certains 10 éléments. Dans certains modes de réalisation, le système informatique 800 comprend un ou plusieurs périphériques d'entrée 830, lesdits périphériques d'entrée comprenant un ou plusieurs éléments parmi un clavier, une souris, un pavé 15 tactile, un système de reconnaissance vocale, un système de reconnaissance gestuelle, ou tout autre dispositif permettant de fournir une entrée à un système informatique. Le système informatique 800 peut également être couplé, via l'interconnexion 805, à un dispositif d'affichage de sortie 20 840. Dans certains modes de réalisation, le dispositif d'affichage 840 peut comprendre un écran à cristaux liquides (LCD) ou toute autre technologie d'affichage permettant d'afficher des informations ou un contenu pour un utilisateur. Dans certains environnements, le dispositif d'affichage 840 25 peut comprendre un écran tactile qui est également utilisé comme faisant au moins partie d'un périphérique d'entrée. Dans certains environnements, le dispositif d'affichage 840 peut être ou peut comprendre un périphérique audio, par exemple des haut-parleurs, pour fournir des informations audio. 30 Un ou plusieurs émetteurs ou récepteurs 845 peuvent également être couplés à l'interconnexion 805. Dans certains modes de réalisation, le système informatique 800 peut comprendre un ou plusieurs ports 850 pour la réception ou l'émission de données. Le système informatique 800 peut comprendre en outre une ou plusieurs antennes omnidirectionnelles ou directionnelles 855 pour la réception de données au travers de signaux radio. Le système informatique 800 peut également comprendre un 5 dispositif ou système d'alimentation 860, qui peut comprendre une alimentation, une batterie, une cellule solaire, une pile à combustible, ou tout autre système ou dispositif de fourniture ou de production d'énergie. L'énergie fournie par le dispositif ou système d'alimentation 860 peut être répartie selon les 10 besoins, entre les différents éléments du système informatique 800. Dans la description qui précède, aux fins d'explication, de nombreux détails spécifiques ont été fournis afin de permettre une compréhension complète de la présente invention. 15 L'homme du métier aura compris, cependant, qu'il peut mettre en oeuvre la présente invention sans avoir la totalité de ces détails spécifiques. Dans d'autres cas, des structures et dispositifs bien connus sont représentés sous forme de schéma de principe. Il peut y avoir une structure intermédiaire entre 20 les différents composants représentés. Les composants décrits ou représentés ici peuvent comporter d'autres entrées ou sorties qui ne sont ni illustrées ni décrites. Les différents modes de réalisation peuvent comprendre différents procédés. Ces procédés peuvent être effectués par 25 des composants matériels ou peuvent être intégrés dans un programme informatique ou des instructions exécutables par machine, qui peuvent être utilisées pour qu'un processeur universel ou spécialisé ou que des circuits logiques programmés avec les instructions effectuent lesdits procédés. En variante, 30 les procédés peuvent être effectués par une combinaison de matériels et de logiciels. Des parties de différents modes de réalisation peuvent être prévues sous forme de produit-programme informatique, lequel peut comprendre un support lisible par ordinateur sur lequel sont stockées des instructions de programme informatique qui peuvent être utilisées pour programmer un ordinateur (ou autre dispositif électronique) pour leur exécution par un ou plusieurs processeurs, pour effectuer un procédé selon certains modes de réalisation. Le support lisible par ordinateur peut comprendre, sans toutefois s'y limiter, des disquettes souples, des disques optiques, une mémoire à lecture seule de disque compact (CD-ROM), ainsi que des disques magnéto-optiques, une mémoire morte (ROM), une mémoire vive (RAM), une mémoire à lecture seule programmable et effaçable (EPROM), une mémoire à lecture seule programmable et effaçable électriquement (EEPROM), des cartes magnétiques ou optiques, une mémoire flash, ou tout autre type de support lisible par ordinateur apte à stocker des instructions électroniques. En outre, des modes de réalisation peuvent également être téléchargés sous forme de produit- programme informatique, ledit programme pouvant être transféré d'un ordinateur distant à un ordinateur demandeur. Une majorité des procédés sont décrits dans leur forme la plus élémentaire, mais il est possible d'ajouter ou de supprimer des processus de l'un quelconque des procédés, et d'ajouter ou de supprimer des informations de l'un quelconque des messages décrits, sans pour autant sortir du cadre élémentaire de la présente invention. L'homme du métier verra que de nombreuses modifications et adaptation sont possibles. Les modes de réalisation particuliers ne sont pas fournis dans le but de limiter l'invention, mais bien de l'illustrer. La portée des modes de réalisation de la présente invention ne doit pas être déterminée par les exemples spécifiques fournis ci-dessus, mais seulement pas les revendications ci-après. S'il est dit qu'un élément « A » est couplé à un élément « B », l'élément A peut être couplé directement à l'élément B ou lui être couplé de façon indirecte, par exemple au travers d'un élément C. Lorsque le fascicule ou les revendications indiquent qu'un composant, un attribut, une structure, un procédé ou une caractéristique A est la « cause » d'un composant, d'un attribut, d'une structure, d'un procédé ou d'une caractéristique B, cela signifie que « A » est au moins en partie la cause de « B » mais qu'il peut y avoir également au moins un composant, un attribut, une structure, un procédé ou une caractéristique qui participe à la cause de « B ». Si le fascicule indique qu'un composant, un attribut, une structure, un procédé ou une caractéristique « peut » ou « pourrait » être inclus, il n'est pas obligatoire que le composant, l'attribut, la structure, le procédé ou la caractéristique en question soient inclus. Si le fascicule ou les revendications indiquent « un » élément, cela ne signifie pas pour autant que seul un des éléments décrits est présent. Un mode de réalisation est un mode ou un exemple de mise en oeuvre de la présente invention. Lorsque le fascicule fait référence à « un mode de réalisation », à « certains modes de réalisation » ou à « d'autres modes de réalisation », cela signifie qu'une structure, une caractéristique ou un attribut particuliers décrits à propos des modes de réalisation sont compris dans au moins une partie des modes de réalisation, mais pas nécessairement dans tous. Les différentes occurrences des termes « un mode de réalisation » ou « certains modes de réalisation » ne renvoient pas toutes nécessairement aux mêmes modes de réalisation. Il convient de noter que dans la description qui précède des modes de réalisation représentatifs de la présente invention, différents attributs sont parfois regroupés en un seul mode de réalisation, une seule figure ou une seule description de ces derniers dans le but d'alléger la description et de faciliter la compréhension d'un ou plusieurs des différents aspects de l'invention. Cette méthode de description ne doit cependant pas être interprétée comme indiquant la volonté de montrer que l'invention revendiquée nécessite des attributs plus nombreux que ceux explicitement énoncés dans chaque revendication. Au contraire, comme l'indiquent les revendications ci-après, les aspects de l'invention résident dans un moins grand nombre d'attributs que tous ceux énoncés pour un seul des modes de réalisation précités. Ainsi, les revendications sont donc explicitement intégrées à la présente description, chaque revendication constituant en elle-même un mode de réalisation à part entière de la présente invention. REVENDICATIONS1. Périphérique mémoire comprenant : un élément système ; et une pile mémoire comprenant une ou plusieurs couches de puce mémoire, chaque couche de puce mémoire comprenant une 5 pluralité de cellules entrée-sortie (E/S) et une chaîne de balayage en périphérie pour les cellules E/S ; dans lequel une chaîne de balayage en périphérie d'une couche de puce mémoire comprend : une partie de chaîne de balayage pour chacune des cellules 10 E/S, la partie de chaîne de balayage pour une cellule E/S comprenant : un premier multiplexeur de logique de balayage ; et un verrou de logique de balayage, une entrée du verrou de logique de balayage étant couplée à une sortie du premier 15 multiplexeur de logique de balayage, et un décodeur pour fournir des signaux de commande à la chaîne de balayage. 2. Périphérique mémoire selon la revendication 1, dans lequel 20 le premier multiplexeur de logique de balayage comprend une première entrée de la cellule E/S et une deuxième entrée d'une partie de chaîne de balayage précédente dans la chaîne de balayage ou une entrée de données série. 25 3. Périphérique mémoire selon la revendication 1, dans lequel le verrou de logique de balayage comprend une sortie vers une partie de chaîne de balayage suivante dans la chaîne de balayage ou une sortie de données série. 30 4. Périphérique mémoire selon la revendication 1, dans lequel les signaux de commande fournis par le décodeur comprennent un signal d'activation fourni à chacun des premiers multiplexeursde logique de balayage et un signal d'horloge fourni à chacun des verrous de logique de balayage. 5. Périphérique mémoire selon la revendication 4, dans lequel 5 la partie de chaîne de balayage de chaque cellule E/S qui est une cellule E/S de données comprend en outre un deuxième multiplexeur de logique de balayage, le deuxième multiplexeur de logique de balayage comprenant une première entrée d'un verrou de sortie de mémoire et une seconde entrée couplée à la 10 sortie du verrou de logique de balayage de la partie de balayage. 6. Périphérique mémoire selon la revendication 5, dans lequel les signaux de commande fournis par le décodeur comprennent en 15 outre un signal d'activation fourni à chacun des deuxièmes multiplexeurs de logique de balayage des parties de balayage des cellules E/S de données. 7. Périphérique mémoire selon la revendication 1, dans lequel 20 la partie de chaîne de balayage de chaque cellule E/S qui est une cellule de bus d'adresses de commande comprend en outre un pilote de sortie pour diriger les signaux de balayage vers la cellule de bus d'adresses de commande. 25 8. Périphérique mémoire selon la revendication 1, dans lequel la pile mémoire comprend une pluralité de trous d'interconnexion traversant le silicium (TSV) pour transporter les signaux à travers le périphérique mémoire, les TSV incluant des connexions pour le test par balayage utilisant la chaîne de 30 balayage en périphérie de chaque couche de puce mémoire. 9. Périphérique mémoire selon la revendication 1, dans lequel la chaîne de balayage assure le test série et parallèle de chaque couche de puce mémoire de la pile mémoire. 10. Périphérique mémoire selon la revendication 9, dans lequel le test série et parallèle comprend une entrée série et parallèle vers les cellules ES, et une sortie série et 5 parallèle provenant des cellules ES. 11. Périphérique mémoire selon la revendication 1, dans lequel un routage d'une chaîne de balayage en périphérie d'une couche de puce mémoire comprend une ou plusieurs broches d'adressage 10 non utilisées. 12. Périphérique mémoire selon la revendication 11, dans lequel la ou les broches non utilisées sont réservées à des puces mémoire de plus haute densité. 15 13. Procédé comprenant : l'entrée d'un ensemble de données de balayage dans un premier élément de mémoire d'une pluralité d'éléments de mémoire d'une pile mémoire, chaque élément de mémoire 20 comprenant une chaîne de balayage en périphérie ; le transfert des données de balayage vers un second élément de mémoire de la pluralité d'éléments de mémoire ; l'obtention d'une sortie de données de balayage provenant du deuxième élément de mémoire ; et 25 la détermination de la correspondance de l'entrée de données de balayage dans le premier élément de mémoire avec la sortie de données de balayage du deuxième élément de mémoire, un test par balayage étant réussi si l'entrée de données de balayage et la sortie de données de balayage correspondent. 30 14. Procédé selon la revendication 13, dans lequel les données de balayage sont entrées via une entrée de données série du premier élément de mémoire et sont produites en sortie à partir d'une sortie de données série du deuxième élément de mémoire. 15. Procédé selon la revendication 14, dans lequel le transfert des données de balayage du premier élément de mémoire vers le deuxième élément de mémoire comprend le placement du premier élément de mémoire en mode sortie série et du deuxième élément de mémoire en mode entrée série. 16. Procédé selon la revendication 14, dans lequel le transfert des données de balayage du premier élément de mémoire vers le deuxième élément de mémoire comprend le placement du premier élément de mémoire en mode sortie parallèle et du deuxième élément de mémoire en mode entrée parallèle. 17. Procédé selon la revendication 13, dans lequel la chaîne de balayage en périphérie comprend une partie de chaîne de balayage pour chacune d'une pluralité de cellules E/S des éléments de mémoire, la partie de chaîne de balayage pour une cellule E/S comprenant un multiplexeur de logique de balayage et un verrou de logique de balayage, dans lequel une entrée du verrou de logique de balayage est couplée à une sortie du multiplexeur de logique de balayage. 18. Système comprenant : un processeur pour traiter des données pour le système ; un émetteur pour émettre des données, un récepteur pour recevoir des données, ou les deux via une antenne omnidirectionnelle ; une mémoire pour stocker des données pour le système, la mémoire comprenant une mémoire en pile, la mémoire en pile comprenant une pile mémoire d'un ou plusieurs éléments de mémoire, chaque élément de mémoire ayant une chaîne de balayage en périphérie pour une pluralité de cellules E/S de l'élément de mémoire ;dans lequel une chaîne de balayage en périphérie d'un élément de mémoire comprend : une partie de chaîne de balayage pour chacune des cellules E/S, la partie de chaîne de balayage pour une cellule E/S comprenant un premier multiplexeur de logique de balayage et un verrou de logique de balayage, une entrée du verrou de logique de balayage étant couplée à une sortie du premier multiplexeur de logique de balayage ; et un décodeur pour fournir des signaux de commande à la 10 chaîne de balayage. 19. Système selon la revendication 18, dans lequel le premier multiplexeur de logique de balayage comprend une première entrée provenant de la cellule E/S et une deuxième entrée 15 provenant d'une partie de chaîne de balayage précédente dans la chaîne de balayage ou une entrée de données série. 20. Système selon la revendication 18, dans lequel le verrou de logique de balayage comprend une sortie vers une partie de 20 chaîne de balayage suivante dans la chaîne de balayage ou une sortie de données série. 21. Système selon la revendication 18, dans lequel la partie de chaîne de balayage de chaque cellule E/S qui est une cellule 25 E/S de données comprend en outre un deuxième multiplexeur de logique de balayage, le deuxième multiplexeur de logique de balayage comprenant une première entrée provenant d'un verrou de sortie de mémoire et une deuxième entrée couplée à la sortie du verrou de logique de balayage de la partie balayage. 30 22. Système selon la revendication 18, dans lequel la partie de chaîne de balayage de chaque cellule E/S qui est une cellule de bus d'adresses de commande comprend en outre un pilote desortie pour diriger les signaux de balayage vers la cellule de bus d'adresses de commande. 23. Système selon la revendication 18, dans lequel la chaîne 5 de balayage assure le test série et parallèle de chaque couche de puce mémoire de la pile mémoire. 24. Système selon la revendication 18, dans lequel le test série et parallèle comprend l'entrée série et parallèle vers 10 les cellules E/S, et la sortie série et parallèle provenant des cellules E/S. 25. Support de stockage lisible par ordinateur non transitoire sur lequel sont stockées des données représentant des séquences 15 d'instructions qui, lorsqu'elles sont exécutées par un processeur, amènent le processeur à effectuer les opérations comprenant : l'entrée d'un ensemble de données de balayage dans un premier élément de mémoire d'une pluralité d'éléments de 20 mémoire d'une pile mémoire, chaque élément de mémoire comprenant une chaîne de balayage en périphérie ; le transfert des données de balayage vers un deuxième élément de mémoire de la pluralité d'éléments de mémoire ; l'obtention d'une sortie de données de balayage provenant 25 du deuxième élément de mémoire ; et la détermination de la correspondance de l'entrée de données de balayage dans le premier élément de mémoire avec la sortie de données de balayage du deuxième élément de mémoire, un test par balayage étant réussi si l'entrée des données de 30 balayage et la sortie des données de balayage correspondent. 26. Support selon la revendication 25, dans lequel les données de balayage sont entrées via une entrée de données série dupremier élément de mémoire et sont produites en sortie à partir d'une sortie de données série du deuxième élément de mémoire. 27. Support selon la revendication 25, dans lequel le transfert des données série du premier élément de mémoire vers le deuxième élément de mémoire comprend le placement du premier élément de mémoire en mode sortie série et du deuxième élément de mémoire en mode entrée série. 28. Support selon la revendication 25, dans lequel le transfert des données de balayage du premier élément de mémoire vers le deuxième élément de mémoire comprend le placement du premier élément de mémoire en mode sortie parallèle et du deuxième élément de mémoire en mode entrée parallèle. 29. Dispositif à semi-conducteurs comprenant : une puce contrôleur ; et une puce mémoire couplée à la puce contrôleur, la puce mémoire comprenant une pluralité de cellules entrée-sortie (E/S), chaque cellule E/S comprenant une logique normale et une logique de balayage, la logique de balayage comprenant : un premier multiplexeur de logique de balayage, le premier multiplexeur de logique de balayage comprenant une première entrée provenant d'une cellule E/S et une deuxième entrée provenant de l'une d'une autre cellule E/S ou d'une entrée de données série, et un verrou de logique de balayage, une entrée du verrou de logique de balayage étant couplée avec une sortie du premier multiplexeur de logique de balayage, le verrou de logique de balayage ayant une sortie vers l'une d'une troisième cellule E/S ou d'une sortie de données série ; et un décodeur situé sur la puce mémoire, le décodeur étant destiné à fournir des signaux de commande à la chaîne de balayage. 30. Dispositif semi-conducteur selon la revendication 29, dans lequel la puce contrôleur comprend un processeur d'application. 31. Dispositif semi-conducteur selon la revendication 29, comprenant en outre un écran tactile couplé à la puce contrôleur.