FR 2984608 A1 20130621 FR 1161869 A 20111219 PROCEDE DE CAPTURE D'IMAGE AU MOYEN D'UN CAPTEUR D'IMAGE La présente invention concerne un procédé de capture d'image au moyen d'un capteur d'image. Les capteurs d'images classiques comprennent un plan de pixels. Chaque pixel présente un noeud capacitif afin de collecter des charges électriques générées sur un noeud d'accumulation lorsqu'il est exposé à la lumière incidente, et sa sensibilité aux variations de lumière d'une image à l'autre dépend de la capacité de ce noeud capacitif. La figure 1 illustre la structure de deux pixels adjacents PLi, Pi+i,i d'un plan de pixels APO classique. Le pixel PLi appartient à une rangée de rang i, le pixel Pj.'1,i appartient à une rangée de rang i+1, et les deux pixels appartiennent à une colonne Cj. Chaque pixel comprend un photodétecteur PS enchâssé dans un substrat semi-conducteur, un noeud d'accumulation NO formé par la cathode du photodétecteur, et un noeud capacitif N1 présentant une capacité IC illustrée en pointillés, par exemple un condensateur. Le noeud capacitif Nl est couplé au noeud d'accumulation NO par l'intermédiaire d'un transistor de transfert TT, à une tension VS par l'intermédiaire d'un transistor de réinitialisation RT, et à une ligne de sortie CLj par l'intermédiaire d'un transistor à source suiveuse FT et d'un transistor de sortie OT. Le transistor à source suiveuse FT a une grille connectée au noeud capacitif Nl, un drain recevant la tension VS, et une source connectée à un drain du transistor de sortie OT, dont la source est connectée à la ligne de sortie CLj. Dans un mode de réalisation commun d'un procédé de capture d'image avec un tel plan de pixels, les pixels sont lus rangée par rangée avec des cycles de lecture de rangée se chevauchant. Tous les pixels d'une rangée sélectionnée ("rangée actuelle") sont lus simultanément lors d'un cycle de lecture de rangée comprenant des 1 cycles de lecture de pixel individuels. Les pixels de la rangée à lire suivante ("rangée suivante") sont soumis à des cycles de lecture qui chevauchent les cycles de lecture des pixels de la rangée actuelle avec un décalage temporel déterminé. La figure 2 est un chronogramme de trois signaux de contrôle logiques TS, RS, OS impliqués dans un cycle de lecture de pixel. Le signal TS est un signal de transfert appliqué à une grille du transistor de transfert TT. Le signal RS est un signal de réinitialisation appliqué à une grille du transistor de réinitialisation RT. Le signal OS est un signal de lecture appliqué à une grille du transistor de sortie OT. Chaque signal de contrôle est par exemple mis à 1 lorsque le transistor correspondant doit être mis dans l'état passant (état conducteur), et il est mis à 0 lorsque le transistor doit être bloqué (état bloqué). Le cycle de lecture est effectué entre l'instant tO et l'instant t9, et comprend des instants intermédiaires tl, t2... t8 correspondant à des fronts montants ou descendants de certains signaux de contrôle. Le signal TS est mis à 1 de t2 à t3 et de t7 à t8. Le signal RS est mis à 1 de l'instant t9 du cycle de lecture du pixel précédent à tl, de t4 à t6, et de l'instant t9 à l'instant ti du cycle de lecture du pixel suivant. Le signal OS est mis à 1 de t5 à t10. Le cycle de lecture comprend par conséquent les étapes suivantes : - S1 : Première réinitialisation du noeud capacitif N1 (de l'instant t9 du cycle de lecture précédent à l'instant ti du cycle de lecture actuel). Le transistor de réinitialisation RT est conducteur et le noeud N1 est lié à la tension VS. - Ti : Premier transfert de charges (de t2 à t3). Le transistor de transfert TT est conducteur et le transistor de réinitialisation RT est bloqué. Les charges électriques accumulées par le photodétecteur sur le noeud NO sont transférées vers le noeud Ni. 2 - Al : Accumulation de charges (de t3 à t7). Le transistor de transfert TS est bloqué et des charges électriques se sont accumulées sur le noeud NO. - S2 : Seconde réinitialisation du noeud capacitif N1 (de 5 t4 à t6). Le transistor de réinitialisation RT est conducteur et le noeud N1 est lié à la tension VS. - Cl : Connexion du noeud N1 à la ligne de sortie CLj (de t5 à t10). Le transistor de sortie OT est conducteur et le noeud capacitif N1 est couplé à la ligne de sortie par 10 l'intermédiaire des transistors FT, OT. - R1 : Première lecture du noeud N1 (de t6 à t7). Les transistors RT et TT sont bloqués et le transistor OT est conducteur. La tension sur le noeud N1 est transférée sur la ligne CLj par l'intermédiaire des transistors FT et 15 OT, et elle est lue (i.e. détectée) par des moyens périphériques connectés à cette ligne (non illustrée). - T2 : Second transfert de charges (de t7 à t8). Le transistor de transfert TT est conducteur et le transistor de réinitialisation RT est bloqué. Les charges 20 électriques accumulées sur le noeud NO à l'étape Al sont transférées vers le noeud Ni. - R2 : Seconde lecture du noeud N1 (de t8 à t9). La tension sur le noeud N1 est transférée vers la ligne CLj par l'intermédiaire des transistors FT et OT. 25 La tension sur le noeud capacitif N1 est ainsi lue deux fois, une fois après la réinitialisation R1 et une fois après le transfert de charges T2, et elle est fournie à un système de traitement d'image pour la détermination de données de pixel. 30 Il se peut que les conditions lumineuses présentent des variations entre des conditions lumineuses extrêmes (entre un éclairage très clair et un éclairage très sombre) qui sont telles que la capacité du noeud capacitif N1 est inappropriée pour la capture d'image dans l'une 35 des conductions lumineuses extrêmes. S'il présente une capacité faible, le noeud capacitif N1 peut ne pas être 3 capable de recevoir toutes les charges électriques accumulées par le noeud NO dans des conditions très lumineuses. Au contraire, s'il présente une capacité élevée, il peut ne pas être capable de différentier de légères variations lumineuses en cas d'obscurité puisque la tension sur le noeud N1 varie trop peu d'une étape de transfert à l'autre pour être détectée correctement. Il peut par conséquent être souhaité de prévoir un capteur d'image dont la sensibilité est réglable, pour un 10 fonctionnement optimal à la fois dans des conditions lumineuses sombres et claires La demande de brevet américain N° 2008/0231727 décrit un procédé de réglage de la plage dynamique d'un capteur d'image pixel par pixel, comprenant les étapes 15 consistant à intégrer des charges dans un photodétecteur, le photodétecteur présentant une première capacité ; lire le niveau de signal résultant à un premier instant, le photodétecteur présentant la première capacité ; remplacer la capacité du photodétecteur par 20 une seconde capacité ; et lire le niveau de signal associé au photodétecteur présentant la seconde capacité. Pour changer la capacité du noeud capacitif, le noeud d'un pixel actuel (pixel en cours de lecture) est connecté à la fois au noeud capacitif d'un pixel précédent (pixel 25 précédemment lu) et au noeud capacitif d'un pixel suivant (pixel à lire lors d'un cycle de lecture de pixel suivant). Ce procédé est incompatible avec le chevauchement des cycles de lecture puisque la connexion du noeud 30 capacitif du pixel actuel (pixel en cours de lecture) et du noeud capacitif du pixel suivant (pixel à lire) empêche le pixel suivant d'effectuer correctement l'étape d'accumulation en raison de l'intermodulation entre les photodétecteurs. Même si son transistor de transfert est 35 bloqué, l'intermodulation affecte le processus 4 d'accumulation de charges du pixel suivant lorsque son noeud capacitif est connecté au noeud capacitif du pixel actuel. D'autre part, le but de ce procédé est d'étendre la 5 plage dynamique de chaque pixel pour une image donnée, par une comparaison en temps réel de deux valeurs de tension correspondant à deux valeurs de capacité du noeud capacitif, ce qui équivaut à étendre la plage dynamique globale du capteur d'image pour s'adapter aux variations 10 lumineuses importantes dans une seule image. Cela implique de stocker de nombreuses valeurs de tension pour chaque pixel, deux par valeur de capacité du pixel, et de post-traiter les valeurs de tension afin de décider laquelle doit être retenue, ce qui nécessite des moyens 15 de traitement puissants. Il peut être souhaité de prévoir un procédé de capture d'image simple à mettre en oeuvre tout en permettant le réglage de la sensibilité des pixels pour une image donnée. 20 Il peut également être souhaité de prévoir un capteur d'image présentant une sensibilité variable qui peut être réglée d'une image à l'autre, pour adapter la sensibilité du plan de pixels ou de certaines de ses parties à la luminosité globale de l'image capturée. 25 Des modes de réalisation de l'invention concernent un procédé de capture d'au moins une image présentant un plan de pixels, chaque pixel comprenant un noeud d'accumulation photosensible et un noeud capacitif, le procédé comprenant : un cycle de lecture d'un pixel 30 actuel comprenant des étapes consistant à connecter le noeud capacitif du pixel à au moins un noeud capacitif d'un pixel précédent déjà lu, lire une première tension du noeud capacitif du pixel, transférer des charges depuis le noeud d'accumulation vers le noeud capacitif du pixel, lire 35 une seconde tension du noeud capacitif du pixel, déconnecter le noeud capacitif du noeud capacitif d'un pixel précédent, et un cycle de lecture d'un pixel5 suivant, chevauchant le cycle de lecture d'un pixel actuel et comprenant des étapes consistant à accumuler des charges dans le noeud d'accumulation du pixel suivant alors que le noeud capacitif du pixel actuel est connecté à au moins un noeud capacitif d'un pixel précédent. Selon un mode de réalisation, le procédé comprend une étape consistant à réinitialiser le noeud capacitif du pixel suivant alors que le noeud capacitif du pixel actuel est connecté à au moins un noeud capacitif d'un pixel précédent. Selon un mode de réalisation, le procédé comprend des étapes consistant à : capturer une première image sans connecter le noeud capacitif de chaque pixel actuel à un noeud capacitif d'un pixel précédent, analyser l'image, et, selon le résultat de l'analyse, capturer une seconde image en connectant le noeud capacitif d'au moins un pixel actuel à au moins un noeud capacitif d'un pixel précédent ou capturer la seconde image sans connecter le noeud capacitif de chaque pixel actuel à un noeud capacitif d'un pixel précédent. Selon un mode de réalisation, le procédé comprend, avant d'accumuler des charges dans le noeud d'accumulation du pixel actuel, les étapes consistant à réinitialiser le noeud capacitif du pixel actuel, et transférer les charges depuis le noeud d'accumulation vers le noeud capacitif du pixel actuel, afin de réinitialiser le noeud d'accumulation. Selon un mode de réalisation, la lecture de la première tension et de la seconde tension du noeud capacitif comprend une étape consistant à coupler le noeud capacitif du pixel actuel à une ligne de sortie, et à lire la première tension et la seconde tension par l'intermédiaire de la ligne de sortie. Selon un mode de réalisation, la lecture de la 35 première tension et de la seconde tension du noeud capacitif comprend également une étape consistant à coupler à la ligne de sortie au moins un noeud capacitif 6 d'un pixel précédent connecté au noeud capacitif du pixel actuel. Selon un mode de réalisation, chaque noeud capacitif est couplé à la ligne de sortie par l'intermédiaire d'un 5 transistor de sortie, et le couplage d'un noeud capacitif à la ligne de sortie comprend une étape consistant à régler le transistor de sortie dans un état conducteur. Selon un mode de réalisation, le procédé comprend des étapes consistant à réinitialiser au moins un noeud 10 capacitif d'un pixel précédent alors que le transistor de sortie est mis dans un état conducteur, et réinitialiser le noeud capacitif du pixel précédent alors que le transistor de sortie est ensuite mis dans un état non conducteur. 15 Selon un mode de réalisation, la réinitialisation d'un noeud capacitif comprend une étape consistant à appliquer une tension déterminée au noeud capacitif. Selon un mode de réalisation, les pixels sont agencés en rangées et en colonnes, et comprenant les étapes 20 consistant à capturer l'image rangée par rangée avec des cycles de lecture de rangée se chevauchant comprenant chacun une pluralité de cycles de lecture de pixel, et sélectionner le pixel précédent dans une rangée précédemment lue et dans la même colonne que le pixel 25 actuel. Des modes de réalisation de l'invention concernent également un imageur comprenant un plan de pixels, et des moyens de contrôle permettant de sélectionner et de lire des pixels du plan de pixels, chaque pixel comprenant un 30 noeud d'accumulation photosensible et un noeud capacitif, dans lequel les moyens de contrôle sont configurés pour effectuer les étapes suivantes : un cycle de lecture d'un pixel actuel comprenant des étapes consistant à connecter le noeud capacitif du pixel à au moins un noeud capacitif 35 d'un pixel précédent déjà lu, lire une première tension du noeud capacitif du pixel, transférer des charges depuis le noeud d'accumulation vers le noeud capacitif du pixel, 7 lire une seconde tension du noeud capacitif du pixel, déconnecter le noeud capacitif du noeud capacitif d'un pixel précédent, et un cycle de lecture d'un pixel suivant, chevauchant le cycle de lecture d'un pixel actuel et comprenant des étapes consistant à accumuler des charges dans le noeud d'accumulation du pixel suivant alors que le noeud capacitif du pixel actuel est connecté au noeud capacitif d'un pixel précédent. Selon un mode de réalisation, les moyens de 10 contrôle sont configurés pour réinitialiser le noeud capacitif du pixel suivant alors que le noeud capacitif du pixel actuel est connecté à au moins un noeud capacitif d'un pixel précédent. Selon un mode de réalisation, les moyens de 15 contrôle sont configurés pour capturer une première image sans connecter le noeud capacitif de chaque pixel actuel à un noeud capacitif d'un pixel précédent, analyser l'image, et, selon le résultat de l'analyse capturer une seconde image en connectant le noeud capacitif d'au moins un pixel 20 actuel à au moins un noeud capacitif d'un pixel précédent ou capturer la seconde image sans connecter le noeud capacitif de chaque pixel actuel à un noeud capacitif d'un pixel précédent. Selon un mode de réalisation, les pixels sont 25 agencés en rangées et en colonnes, et dans lequel les moyens de contrôle sont configurés pour capturer l'image rangée par rangée avec des cycles de lecture de rangée se chevauchant comprenant chacun une pluralité de cycles de lecture de pixel, et sélectionner le pixel précédent dans 30 une rangée précédemment lue et dans la même colonne que le pixel actuel. Selon un mode de réalisation, les moyens de contrôle sont configurés pour coupler le noeud capacitif du pixel actuel et du noeud capacitif d'un pixel précédent 35 à une ligne de sortie lors de la lecture de la première tension et de la seconde tension du noeud capacitif, et 8 lire la première tension et la seconde tension par l'intermédiaire de la ligne de sortie. Des modes de réalisations de la présente invention vont maintenant être décrits à titre non limitatif, en 5 relation avec les figures jointes parmi lesquelles : - la figure 1 précédemment décrite, représente une structure classique de pixels dans un plan de pixels, - la figure 2, précédemment décrite, est un chronogramme d'un cycle de lecture de pixel classique, 10 - la figure 3 illustre sous forme de blocks la structure d'un capteur d'image selon un mode de réalisation de l'invention, comprenant un plan de pixels, - la figure 4 illustre partiellement un mode de réalisation du plan de pixels de la figure 3, 15 - la figure 5 est un chronogramme d'un mode de réalisation d'un procédé de capture d'image selon l'invention comprenant des cycles de lecture de pixel se chevauchant, - la figure 6 est un chronogramme d'un autre mode de 20 réalisation d'un procédé de capture d'image selon l'invention comprenant des cycles de lecture de pixel se chevauchant, - la figure 7 illustre partiellement un autre mode de réalisation du plan de pixels de la figure 3, et 25 - la figure 8 illustre partiellement un autre mode de réalisation du plan de pixels de la figure 3. La figure 3 illustre un capteur d'image IS selon un mode de réalisation de l'invention. Le capteur d'image IS comprend un plan de pixels AP1, un décodeur de rangée 30 RDEC, un décodeur de colonne CDEC, une circuiterie de lecture RC, et un circuit de contrôle CCT. Le circuit de contrôle CCT et la circuiterie de lecture RC sont couplés à une unité de traitement externe EPU. Des modes de réalisation AP11, AP12, AP13 du plan de pixels AP1 seront 35 décrits ci-après en relation avec les figures 4, 7, et 8. Il est à noter que le décodeur de colonne CDEC est 9 optionnel et n'est utilisé qu'en relation avec le plan de pixels AP13 de la figure 8. Tel qu'illustré sur la figure 4, le plan de pixels API comprend des pixels PLj agencés en rangées RI de rang I et en colonnes Cj de rang J. Seuls quatre pixels Pij, Pi+3,i appartenant à des rangées Ri, R1+1, R1+2, Ri+3 et à une colonne Cj sont illustrés, ainsi que la ligne de sortie CLi attribuée à la colonne C3. Chaque pixel P comprend un photodétecteur PS, 10 illustré comme une photodiode, enchâssé dans un substrat semi-conducteur, un noeud d'accumulation NO formé par la cathode du photodétecteur PS, et un noeud capacitif Ni. Le noeud capacitif N1 est couplé au noeud d'accumulation NO par l'intermédiaire d'un transistor de transfert TT, à 15 une tension VS par l'intermédiaire d'un transistor de réinitialisation RT, et à une ligne de sortie CLj par l'intermédiaire d'un transistor à source suiveuse FT et d'un transistor de sortie OT. Le transistor à source suiveuse FT a une grille connectée au noeud capacitif N1, 20 un drain recevant la tension VS, et une source connectée à un drain du transistor de sortie OT, dont une source est connectée à la ligne de sortie CLj. La circuiterie de lecture RC est connectée aux lignes de sortie CLj et fournit les tensions V(N1)I,j lues sur les noeuds 25 capacitifs N1 des différents pixels de la colonne Ci. Le noeud capacitif N1 présente une capacité illustrée en pointillés par exemple le condensateur IC, qui peut être une capacité intrinsèque du noeud N1, par exemple si le noeud N1 est une diffusion flottante (région dopée de 30 semi-conducteur). En général, le noeud NO, le transistor TT, et le noeud N1 forment ensemble des moyens de conversion charge-tension. Le transistor TT peut être une simple grille de transfert entre une première région de semi-conducteur formant le noeud NO et une seconde région 35 de semi-conducteur formant le noeud N1, au lieu d'un transistor complet présentant des régions de source et de drain.10 Chaque pixel comprend également un transistor de connexion CT qui couple son noeud capacitif N1 au noeud capacitif N1 d'un pixel précédent. Par "précédent", on entend ici un pixel lu avant le pixel considéré lors 5 d'une capture d'image, et qui appartient à une autre rangée. Par convention, les rangées sont lues ici par ordre croissant de rang, et un pixel "précédent" est un pixel dans une rangée présentant un rang I inférieur à celui de la rangée considérée. Dans un mode de 10 réalisation préféré, le pixel précédent se situe dans la même colonne que le pixel considéré. Dans le mode de réalisation illustré sur la figure 4, le pixel présente un transistor de connexion CT qui couple son noeud N1 au noeud N1 du pixel Pi4.2,i ; le pixel 15 présente un transistor de connexion CT qui couple son noeud N1 au noeud N1 du pixel Pi+i,j ; le pixel présente un transistor de connexion CT qui couple son noeud N1 au noeud N1 du pixel PLi, et ainsi de suite. Sur le bord supérieur du plan de pixels (non 20 illustré), les noeuds N1 de la première rangée de pixels ne peuvent en principe pas être couplés aux noeuds des pixels d'une rangée précédente puisqu'il n'y a pas de rangée précédente. Cependant, dans certains modes de réalisation, le plan peut comprendre une ou plusieurs 25 rangées factices, c'est-à-dire des rangées de pixels qui ne sont pas contrôlées par le décodeur de rangée. Dans ce cas, les noeuds des pixels de la première rangée peuvent être couplés aux noeuds N1 des pixels présents dans de telles rangées factices. 30 Encore en référence à la figure 3, le plan de pixels AP11 est couplé au décodeur de rangée RDEC et à la circuiterie de lecture RC, qui sont tous deux couplés au circuit CCT. Le circuit CCT est configuré pour sélectionner et lire les pixels rangée par rangée avec 35 des cycles de lecture de rangée se chevauchant, au moyen du décodeur de rangée et de la circuiterie de lecture. Dans un mode de réalisation préféré, tous les pixels 11 d'une rangée sélectionnée ("rangée actuelle") sont sélectionnés et lus simultanément lors d'un cycle de lecture de rangée comprenant des cycles de lecture de pixel simultanés. La lecture des pixels d'une rangée est effectuée au moyen de la circuiterie de lecture RC, par l'intermédiaire de différentes lignes de sortie CLj. Une fois qu'une image a été capturée, l'unité de traitement externe EPU analyse les différentes tensions V(N1)1,J lues sur les noeuds capacitifs N1 des différents pixels PLJ, et décide si les noeuds capacitifs N1 doivent être connectés à un ou plusieurs noeuds capacitifs N1 d'un ou plusieurs pixels précédemment lus, afin d'augmenter leur capacité. La décision de connecter ou non des noeuds capacitifs supplémentaires est communiquée au circuit de contrôle CCT et exécutée par celui-ci lors du cycle de lecture suivant. Par exemple, si les différentes tensions V(N1)1,.1 sont élevées et proches d'une valeur de saturation, l'unité de traitement externe EPU peut décider de connecter le noeud capacitif de chaque pixel au noeud capacitif d'un pixel précédent, pour étendre sa capacité. Si les différentes tensions V(N1)Lj restent élevées et proches de la valeur de saturation lorsque l'image suivante est capturée, ou après plusieurs captures d'image, l'unité de traitement externe EPU peut décider de connecter le noeud capacitif N1 de chaque pixel à un noeud capacitif supplémentaire d'un autre pixel précédent. Dans certains modes de réalisation, les tensions V(N1)1,J peuvent être comparées à différentes tensions de seuil et l'unité de traitement externe EPU peut décider de connecter un noeud capacitif N1 supplémentaire au noeud capacitif N1 de chaque pixel si les tensions V(N1)1,0- sont supérieures à un premier seuil, deux noeuds capacitifs N1 supplémentaires au noeud capacitif N1 de chaque pixel si les tensions V(N1)1,a- sont supérieures à un second seuil, et ainsi de suite. 12 La figure 5 est un chronogramme illustrant un mode de réalisation des cycles de lecture de pixel RCI (RCi, RCi.a) effectués sur les pixels PLi, Pi-aj illustrés sur la figure 4, respectivement. 5 Pour chaque pixel, la figure 5 illustre quatre signaux logiques de contrôle TS, RS, OS, CS impliqués dans le cycle de lecture de chaque pixel et fournis par le décodeur de rangée RDEC. Les signaux de contrôle appliqués aux différents pixels sont différentiés les uns 10 des autres par leur rang "I" (de TSi, RSi, OSi, CSi pour le pixel PLi à TSi+3, CSi.,3 pour le pixel Pi-F3j) - TS est un signal de transfert appliqué à une grille du transistor de transfert TT, 15 - RS est un signal de réinitialisation appliqué à une grille du transistor de réinitialisation RT, - OS est un signal de lecture appliqué à une grille du transistor de sortie OT, - CS est un signal de connexion appliqué à une grille 20 du transistor de connexion CT, pour connecter le noeud capacitif N1 du pixel considéré au noeud capacitif d'un pixel précédent. Chaque signal de contrôle est mis à 1 lorsque le transistor correspondant doit être mis dans l'état 25 conducteur (état passant), et il est mis à 0 lorsque le transistor doit être bloqué (état bloqué). Chaque cycle de lecture est effectué entre les instants tO et t13, et comprend des instants intermédiaires tl, t2,....t12 correspondant à des fronts montants ou descendants de 30 certains signaux de contrôle : - TS est mis à 1 de t2 à t3 et de t7 à t8, - RS est mis à 1 de l'instant t13 du cycle de lecture précédent à t1, de t4 à t6, et de t13 à l'instant tl du cycle de lecture suivant, 35 - OS est mis à 1 de t5 à t10, - CS est mis à 1 de t5 à t10 et de t11 à t12. 13 Les cycles de lecture illustrés sur la figure 5 correspondent au cas où l'unité de traitement externe EPU a décidé de connecter le noeud capacitif N1 de chaque pixel P à deux noeuds N1 des pixels précédents. Les cycles de lecture comprennent par conséquent, pour chaque pixel actuel, les étapes suivantes : - S1 : Première réinitialisation du noeud capacitif N1 (de l'instant t13 du cycle de lecture précédent à tl). Le transistor de réinitialisation RT est conducteur et le 10 noeud N1 est lié à la tension VS. - T1 : Premier transfert de charges (de t2 à t3). Le transistor de transfert TT est conducteur et le transistor de réinitialisation RT est bloqué. Les charges électriques accumulées précédemment par le photodétecteur 15 sur le noeud NO sont transférées vers le noeud Nl. Cette étape équivaut à réinitialiser le noeud NO en transférant sa charge électrique vers le noeud N1 après sa réinitialisation. - Al : Accumulation de charges (de t3 à t7). Le 20 transistor de transfert TS est bloqué et des charges électriques se sont accumulées sur le noeud NO, quel que soit l'état du transistor de réinitialisation RT. - S2 : Seconde réinitialisation du noeud capacitif N1 (de t4 à t6). Le transistor de réinitialisation RT est 25 conducteur et le noeud N1 est lié à la tension VS. - Il : Connexion du noeud N1 à au moins un noeud capacitif N1 d'un pixel précédent (de t5 à t10). Le transistor CT est conducteur et le noeud capacitif N1 est connecté au noeud capacitif N1 d'un pixel précédent, ici deux pixels 30 précédents, de telle sorte que sa capacité est augmentée. - Cl : Connexion du noeud N1 à la ligne de sortie CLj (de t5 à t10). Le transistor de sortie OT est conducteur et le noeud capacitif N1 est couplé à la ligne de sortie par l'intermédiaire des transistors FT, OT (Cf. figure 4), 35 - R1 : Première lecture du noeud N1 (de t6 à t7). Les transistors RT et TT sont bloqués et le transistor OT est conducteur. La tension sur le noeud N1, qui vient juste 14 d'être réinitialisée, est transférée sur la ligne CLj par l'intermédiaire des transistors FT et OT et est lue par la circuiterie de lecture RC (par souci de simplification, les tensions de seuil des transistors FT, OT sont considérées comme nulles), - T2 : Second transfert de charges (de t7 à t8). Le transistor de transfert TT est conducteur et le transistor de réinitialisation RT est bloqué. Les charges électriques accumulées par le photodétecteur sur le noeud NO à l'étape Al sont transférées vers le noeud Ni. - R2 : Seconde lecture du noeud N1 (de t8 à t9). Les transistors RT et TT sont bloqués et le transistor OT est conducteur. La tension sur le noeud N1 est transférée sur la ligne CLj par l'intermédiaire des transistors FT et 15 OT, et elle est lue par la circuiterie de lecture RC. - 12 : Connexion du noeud N1 à au moins un noeud capacitif N1 d'un pixel précédent (de tll à t12). Le transistor CT est conducteur et le noeud capacitif N1 est connecté au noeud capacitif N1 d'un pixel précédent. 20 Il apparaît sur la figure 5 que chaque cycle de lecture suivant chevauche le cycle de lecture précédent de telle sorte que l'étape II est effectuée en même temps que l'étape 12 du cycle précédent. Par conséquent, en référence par exemple au cycle de lecture RCi,2 du pixel 25 Pi_F2j, les étapes R1, T2, R2 du cycle RCi.,2 sont effectuées lorsque le noeud N1 du pixel actuel Pi«,2,i est connecté au noeud N1 du pixel précédent Pi'Li (CSi+2=1) qui est lui-même connecté au noeud N1 du pixel précédent PLi (CSi+1=1) . 30 Bien que l'étape 12 soit présentée comme une étape du cycle de lecture d'un pixel donné par commodité, l'étape 12 au sens strict appartient au cycle de lecture du pixel suivant dont le noeud N1 est connecté au noeud N1 du pixel donné, puisque la lecture du pixel donné se 35 termine lorsque l'étape 12 est terminée. L'étape 12 permet au noeud du pixel suivant, lorsque c'est le pixel actuel, d'être connecté au noeud N1 d'un pixel qui est le15 pixel précédent par rapport au pixel donné, lorsque le pixel suivant est soumis aux étapes R1, T2, R2. En effet, si l'unité de traitement externe EPU a décidé de connecter un pixel actuel à seulement un noeud N1 d'un pixel précédent au lieu de deux, l'étape 12 n'est pas effectuée. En ce qui concerne le chevauchement des différents cycles de lecture de pixel, il peut être noté que l'instant t5i (i.e. t5 du cycle RCI) est égal à ttli«,1 (i.e. l'instant t4 du cycle RCi.,1) et que tl11=t5i_n. Egalement, tl3i = t9i.'2, ce qui signifie que le noeud N1 du pixel PLi n'est pas réinitialisé (début de l'étape Si) avant la fin de l'étape R2 du pixel P1A-2j. Il est également clair que le noeud N1 d'un pixel 15 soumis à un cycle de lecture n'est jamais connecté au noeud N1 d'un pixel suivant, qui démarre un cycle de lecture. Plus particulièrement, lorsque l'étape de lecture R1, l'étape de transfert T2, puis l'étape de lecture R2 sont appliquées à un pixel, le noeud NO du 20 pixel suivant est soumis à l'étape d'accumulation Al et son noeud N1 est soumis à l'étape de réinitialisation S2. Par exemple, alors que les étapes R1, T2, R2 sont effectuées sur le pixel Pj.'1,j (cycle de lecture RC1,1), le noeud NO du pixel (cycle de lecture RCi.f2) est soumis 25 à l'étape d'accumulation Al, et le noeud N1 de ce pixel est soumis à l'étape de réinitialisation S2. Dans d'autres modes de réalisation, l'étape de réinitialisation S2 du pixel suivant peut être repoussée, par exemple jusqu'à la fin des étapes R1, T2, R2 du pixel 30 actuel. Dans ce cas, le signal RS est mis à 1 à l'instant t10 du cycle de lecture du pixel précédent, au lieu d'être mis à 1 à l'instant t4 du cycle de lecture du pixel considéré. Dans certains modes de réalisation, l'unité de 35 traitement externe EPU peut être configurée pour étendre la capacité des pixels rangée par rangée, au lieu de mettre tout le plan de pixels à une capacité donnée. Dans 16 ce cas, l'image capturée précédemment est analysée rangée par rangée, pour déterminer quelles rangées doivent accroître les capacités de leurs pixels. La figure 6 est un chronogramme illustrant un autre 5 mode de réalisation de cycles de lecture de pixel RCI (RC'i, RC'i+1, RCIi+2, RCIi+3) effectués sur les pixels Pj,j, Pi+3,i illustrés sur la figure 4. Pour chaque pixel, le circuit de contrôle CCT fournit les quatre signaux de contrôle logiques TS, RS, OS, CS précédemment 10 décrits avec un minutage différent de celui de la figure 5, qui comprend les instants tO à t22 : - TS est mis à 1 de t2 à t3 et de t7 à t8, - RS est mis à 1 de l'instant t21 (du cycle de lecture précédent) à tl, de t4 à t6, et de t9 à t11, de t12 à 15 t14, de t15 à t17, de t18 à t20, et de t21 à tl du cycle de lecture suivant, - OS est mis à 1 de t5 à t10, de t13 à t16, et de t19 à t22, et - CS est mis à 1 de t5 à t10 et de t13 à t16. 20 On suppose encore dans cet exemple que l'unité de traitement externe EPU a décidé de connecter le noeud capacitif N1 de chaque pixel à deux noeuds N1 des pixels précédents. Le cycle de lecture comprend par conséquent, pour chaque pixel actuel, les étapes suivantes : 25 - Etape S1 : Première réinitialisation du noeud N1 (de l'instant t21 du cycle de précédent à tl), - T1 : Premier transfert de charges (de t2 à t3), - Al : Accumulation de charges (de t3 à t7), - S2 : Seconde réinitialisation du noeud N1 (de t4 à t6), 30 - Il : Connexion du noeud N1 sur au moins un noeud capacitif d'un pixel précédent (de t5 à t10), - Cl : Connexion du noeud N1 sur la ligne de sortie CLj (de t5 à t10), - R1 : Première lecture du noeud N1 (de t6 à t7), 35 - T2 : Second transfert de charges (de t7 à t8), - R2 : Seconde lecture du noeud N1 (de t8 à t9), 17 - S3 : Troisième réinitialisation du noeud N1 (de t9 à t11), - S4 : Quatrième réinitialisation du noeud N1 (de t12 à t14), - 12 : Connexion du noeud N1 à au moins un noeud capacitif N1 d'un pixel précédent (de t13 à t16), - C2 : Connexion du noeud N1 à la ligne de sortie CLj (de t13 à t16), - S5 : Cinquième réinitialisation du noeud N1 (de t15 à t17), - S6 : Sixième réinitialisation du noeud N1 (de t18 à t20), - C3 : Connexion du noeud N1 à la ligne de sortie CLj (de t19 à t22), On voit que les cycles de lecture RC'I diffèrent des cycles de lecture RCI en ce que le transistor de sortie OT d'un pixel précédemment lu est également mis dans l'état conducteur lors des étapes C2, C3, lorsque le transistor de sortie OT du pixel actuel est mis dans l'état conducteur et lorsque le noeud N1 du pixel précédent est connecté au noeud Ni du pixel actuel. Il s'en suit que tous les noeuds Ni interconnectés sont simultanément couplés à la ligne de sortie CLi. Cela permet une lecture plus rapide de la tension V(N1) du noeud N1 du pixel actuel par l'intermédiaire du transistor de sortie du pixel actuel et par l'intermédiaire des transistors de sortie des pixels précédents auquel il est connecté. Cela permet également de diminuer le bruit de lecture car l'interconnexion des noeuds forme un transistor de sortie équivalent présentant une zone plus importante, et permet de mieux accorder les capacités entre les noeuds Ni. Par exemple, lors de l'étape Cl du cycle de lecture RC'i.,2 du pixel Pi_F2j, le pixel Ptfij est soumis à l'étape C2 et le pixel PLi est soumis à l'étape C3. Bien entendu, si le noeud N1 du pixel PLi n'était pas connecté au noeud Ni du pixel Pi_nj (décidé par l'unité de traitement 18 externe EPU), l'étape C3 ne serait pas effectuée sur ce pixel. Selon un aspect de ce mode de réalisation, chaque noeud N1 est soumis à l'étape de réinitialisation S4, S6 5 chaque fois que le transistor de sortie OT correspondant passe de l'état bloqué à l'état conducteur (le signal OS passe de 0 à 1) et est soumis à l'étape de réinitialisation S3, S5 chaque fois que le transistor de sortie OT correspondant passe de l'état conducteur à 10 l'état bloqué (le signal OS passe de 1 à 0). La figure 7 illustre un autre mode de réalisation AP12 du plan de pixels APi. Seuls quatre pixels PLi, Pi-aj appartenant à des rangées Ri, Ri+1, Ri+2, Ri.,3 et à une colonne Cj sont illustrés. Le plan AP12 15 diffère du plan AP11 en ce que le noeud N1 de chaque pixel, au lieu d'être couplé au noeud N1 d'un pixel situé dans une rangée précédente adjacente, est couplé au noeud N1 d'un pixel situé dans une rangée avant la rangée précédente adjacente. Par exemple, le pixel Pi«,3,i 20 présente un transistor de connexion CT qui couple son noeud N1 au noeud N1 du pixel Pi_nj au lieu du noeud N1 du pixel ; le pixel Pi+2J présente un transistor de connexion CT qui couple son noeud N1 au noeud N1 du pixel Pid au lieu du noeud N1 du pixel Pi«n,j, et ainsi de suite. 25 Ainsi, selon certains modes de réalisation de l'invention, un pixel "précédent" ne se situe pas nécessairement dans une rangée adjacente. La figure 8 illustre encore un autre mode de réalisation AP13 du plan de pixels AP1. Seuls deux pixels 30 Pi,j, Pi«,1,i sont illustrés. Chaque pixel P diffère d'un pixel de la figure 4 en ce qu'il comprend un transistor de sélection ST dont la source fournit le signal de connexion CS de rang I,J (CSij, CSJ.,4,j) à la grille du transistor de connexion CT. Le transistor de sélection ST 35 reçoit sur sa grille un premier signal de connexion XCS de rang I (XCSJ., XCSI__,I) fourni par le décodeur de rangée RDEC, et sur son drain un second signal de connexion YCS 19 de rang J (YCSi, YCSi.,i) fourni par le décodeur de colonne CDEC (Cf. figure 3). Lorsque les deux signaux XCS, YCS sont mis à 1, le signal de connexion CS résultant est à 1 et le noeud N1 du pixel est connecté au noeud N1 du pixel précédent. Grâce à ces signaux de contrôle doubles, l'unité de traitement externe EPU peut être configurée pour diviser le plan de pixels AP1 en différents secteurs et décider de connecter le noeud N1 de chaque pixel à un ou plusieurs noeuds N1 de pixels précédents secteur par secteur. Dans ce cas, un secteur est défini comme l'intersection d'une ou plusieurs rangées de pixels et d'une ou plusieurs colonnes de pixels et peut comprendre un seul pixel. En résumé, un capteur d'image IS selon l'invention 15 présente une sensibilité de pixel variable grâce à la capacité réglable des noeuds capacitifs N1 de ses pixels. Dans des conditions lumineuses sombres, la capacité des noeuds capacitifs N1 est aussi basse que possible et ainsi le noeud N1 d'un pixel n'est pas connecté aux noeuds 20 capacitifs de pixels précédents, la capacité intrinsèque IC de chaque noeud N1 étant suffisante pour recevoir les charges accumulées par le noeud d'accumulation NO correspondant. Dans ce cas, l'unité de traitement externe EPU capture une image de manière classique. Si la 25 luminosité des images suivantes augmente jusqu'à atteindre un seuil de saturation, l'unité de traitement externe EPU augmente alors la capacité des noeuds N1 en les connectant à un ou plusieurs noeuds N1 de pixels précédents, pour permettre de collecter plus de charges 30 électriques. Il apparaîtra clairement à l'homme de l'art que l'invention est susceptible de nombreux autres modes de réalisation et applications. En particulier, l'invention peut s'appliquer à une architecture de pixel connue sous 35 le nom de '2T5' qui comprend deux photodétecteurs couplés à un même noeud capacitif par deux transistors de transfert. Des filtres de couleur peuvent être agencés 20 sur le plan de pixels pour permettre le filtrage de la lumière incidente en fonction de la couleur, par exemple selon la mosaïque de Bayer, qui comprend des filtres de couleur verte, rouge et bleue. Des moyens de prévention du courant d'obscurité peuvent être prévus, par exemple en appliquant une tension négative sur la grille G du transistor de transfert TT lors de la phase d'accumulation de charges. 21 REVENDICATIONS1. Procédé de capture d'au moins une image présentant un plan (AP1, AP11, AP12, AP13) de pixels (PLi), chaque pixel comprenant un noeud d'accumulation photosensible (NO) et un noeud capacitif (N1), le procédé comprenant : - un cycle (RCI) de lecture d'un pixel actuel (Pi,j) comprenant des étapes consistant à : - connecter (I1, 12) le noeud capacitif du pixel à au moins un noeud capacitif d'un pixel précédent déjà lu, - lire (R1) une première tension du noeud capacitif du pixel, - transférer (T2) des charges depuis le noeud 15 d'accumulation vers le noeud capacitif du pixel, - lire (R2) une seconde tension du noeud capacitif du pixel, - déconnecter (t10) le noeud capacitif du noeud capacitif d'un pixel précédent, et 20 - un cycle (RCi4.1) de lecture d'un pixel suivant (Pi+1,j), chevauchant le cycle de lecture d'un pixel actuel et comprenant des étapes consistant à : - accumuler des charges (A1) dans le noeud d'accumulation (NO) du pixel suivant alors que le noeud 25 capacitif du pixel actuel est connecté à au moins un noeud capacitif d'un pixel précédent. 2. Procédé selon la revendication 1, comprenant une étape consistant à réinitialiser (S2) le noeud capacitif 30 (N1) du pixel suivant alors que le noeud capacitif du pixel actuel est connecté à au moins un noeud capacitif d'un pixel précédent. 3. Procédé selon l'une des revendications 1 ou 2, 35 comprenant des étapes consistant à : 22- capturer une première image sans connecter le noeud capacitif de chaque pixel actuel à un noeud capacitif d'un pixel précédent, - analyser l'image, et, selon le résultat de 5 l'analyse : - capturer une seconde image en connectant le noeud capacitif d'au moins un pixel actuel à au moins un noeud capacitif d'un pixel précédent ou capturer la seconde image sans connecter le noeud capacitif de chaque pixel 10 actuel à un noeud capacitif d'un pixel précédent. 4. Procédé selon l'une des revendications 1 à 3, comprenant, avant d'accumuler des charges (Al) dans le noeud d'accumulation (NO) du pixel actuel, les étapes 15 consistant à : - réinitialiser (S1) le noeud capacitif du pixel actuel, et - transférer les charges (Ti) depuis le noeud d'accumulation vers le noeud capacitif du pixel actuel, 20 afin de réinitialiser le noeud d'accumulation. 5. Procédé selon l'une des revendications 1 à 4, dans lequel la lecture (R1, R2) de la première tension et de la seconde tension du noeud capacitif comprend une 25 étape consistant à coupler (Cl) le noeud capacitif (N1) du pixel actuel à une ligne de sortie (CLi), et à lire la première tension et la seconde tension par l'intermédiaire de la ligne de sortie. 30 6. Procédé selon la revendication 5, dans lequel la lecture (R1, R2) de la première tension et de la seconde tension du noeud capacitif comprend également une étape consistant à coupler (C2, C3) à la ligne de sortie au moins un noeud capacitif (N1) d'un pixel précédent 35 connecté au noeud capacitif du pixel actuel. 23 7. Procédé selon l'une des revendications 5 et 6, dans lequel chaque noeud capacitif est couplé à la ligne de sortie par l'intermédiaire d'un transistor de sortie (0T), et le couplage (C1, C2, C3) d'un noeud capacitif à 5 la ligne de sortie (CLi) comprend une étape consistant à régler le transistor de sortie dans un état conducteur. 8. Procédé selon l'une des revendications 6 ou 7, comprenant des étapes consistant à : 10 - réinitialiser (S4, S6) au moins un noeud capacitif d'un pixel précédent alors que le transistor de sortie est mis dans un état conducteur, et - réinitialiser (S5, S1) le noeud capacitif du pixel précédent alors que le transistor de sortie est ensuite 15 mis dans un état non conducteur. 9. Procédé selon la revendication 8, dans lequel la réinitialisation d'un noeud capacitif (N1) comprend une étape consistant à appliquer une tension déterminée (VS) 20 au noeud capacitif. 10. Procédé selon l'une des revendications 1 à 9, dans lequel les pixels sont agencés en rangées (Ri-R1,3) et en colonnes (Ci), et comprenant les étapes consistant 25 à : - capturer l'image rangée par rangée avec des cycles de lecture de rangée se chevauchant comprenant chacun une pluralité de cycles de lecture de pixel, et - sélectionner le pixel précédent dans une rangée 30 précédemment lue et dans la même colonne que le pixel actuel. 11. Imageur (IS) comprenant un plan de pixels, et des moyens de contrôle (CCT, RDEC, CDEC, SAS) permettant 35 de sélectionner et de lire des pixels du plan (AP1, AP11, AP12, AP13) de pixels (PLi), chaque pixel comprenant un noeud d'accumulation photosensible (NO) et un noeud 24capacitif (N1), dans lequel les moyens de contrôle sont configurés pour effectuer les étapes suivantes : - un cycle (RCi) de lecture d'un pixel actuel (PLi) comprenant des étapes consistant à : - connecter (I1, 12) le noeud capacitif du pixel à au moins un noeud capacitif d'un pixel précédent déjà lu, - lire (R1) une première tension du noeud capacitif du pixel, - transférer (T2) des charges depuis le noeud 10 d'accumulation vers le noeud capacitif du pixel, - lire (R2) une seconde tension du noeud capacitif du pixel, - déconnecter (t10) le noeud capacitif du noeud capacitif d'un pixel précédent, et 15 - un cycle (RCi.n) de lecture d'un pixel suivant (Pi+1,j), chevauchant le cycle de lecture d'un pixel actuel et comprenant des étapes consistant à : - accumuler des charges (Al) dans le noeud d'accumulation (NO) du pixel suivant alors que le noeud 20 capacitif du pixel actuel est connecté au noeud capacitif d'un pixel précédent. 12. Imageur selon la revendication il, dans lequel les moyens de contrôle sont configurés pour réinitialiser 25 le noeud capacitif (N1) du pixel suivant alors que le noeud capacitif du pixel actuel est connecté à au moins un noeud capacitif d'un pixel précédent. 13. Imageur selon l'une des revendications 11 ou 12, 30 dans lequel les moyens de contrôle sont configurés pour : - capturer une première image sans connecter le noeud capacitif de chaque pixel actuel à un noeud capacitif d'un pixel précédent, - analyser l'image, et, selon le résultat de 35 l'analyse : - capturer une seconde image en connectant le noeud capacitif d'au moins un pixel actuel à au moins un noeud 25capacitif d'un pixel précédent ou capturer la seconde image sans connecter le noeud capacitif de chaque pixel actuel à un noeud capacitif d'un pixel précédent. 14. Imageur selon l'une des revendications 11 à 13, dans lequel les pixels sont agencés en rangées (Ri-Ri,3) et en colonnes (Cj), et dans lequel les moyens de contrôle sont configurés pour : - capturer l'image rangée par rangée avec des cycles 10 de lecture de rangée se chevauchant comprenant chacun une pluralité de cycles de lecture de pixel, et - sélectionner le pixel précédent dans une rangée précédemment lue et dans la même colonne que le pixel actuel. 15 15. Imageur selon l'une des revendications 11 à 14, dans lequel les moyens de contrôle sont configurés pour : - coupler (01, C2, C3) le noeud capacitif (N1) du pixel actuel et du noeud capacitif (N1) d'un pixel 20 précédent à une ligne de sortie (CI,j) lors de la lecture (R1, R2) de la première tension et de la seconde tension du noeud capacitif, et - lire la première tension et la seconde tension par l'intermédiaire de la ligne de sortie. 25 30 26