FR 2986653 A1 20130809 FR 1251036 A 20120203 B11410 - 11-GR1C0-0814 1 MÉMOIRE VOLATILE À CONSOMMATION RÉDUITE Domaine de l'invention La présente invention concerne les circuits intégrés comportant des éléments de mémoire volatile. Exposé de l'art antérieur Une mémoire de circuit intégré peut être composée d'un ensemble d'éléments de mémoire, ou cellules mémoires, éventuellement disposés selon une matrice. L'écriture et la lecture de données dans les cellules mémoire sont réalisées au moyen de circuits logiques dédiés. Une alimentation fournit généralement l'énergie nécessaire au bon fonctionnement des composants des cellules mémoire et des circuits logiques. L'alimentation de la mémoire est généralement obtenue par un ou plusieurs rails connectés à l'ensemble des cellules mémoires et transportant une tension d'alimentation. Une mémoire est dite volatile dans le cas où les données stockées dans les cellules mémoire risquent d'être perdues lorsque la tension d'alimentation de la mémoire passe en dessous d'un seuil minimal. La figure 1 représente un exemple de réalisation d'une cellule mémoire volatile 5 d'une mémoire volatile du type mémoire statique à accès aléatoire, également appelée mémoire SRAM (acronyme anglais pour Static Random Access Memory). La cellule mémoire 5 comprend six transistors à effet de champ à B11410 - 11-GR1C0-0814 2 grille métal-oxyde, également appelés transistors MOS. La cellule mémoire 5 appartient à un plan mémoire dans lequel les cellules mémoire sont réparties en rangées et en colonnes. La cellule mémoire 5 comprend des inverseurs INVL, INVR connectés en antiparallèle. Les inverseurs INVL, INVR sont connectés entre une source d'une tension haute VDD et une source d'une tension basse, généralement la masse GND. Dans la suite de la description, le potentiel de la masse est choisi égal à 0 V. L'inverseur INVL comprend un transistor PUL MOS de type P dont la source est reliée à la source de la tension VDD et dont le drain est relié à un noeud IL correspondant à l'entrée de l'inverseur INVR. L'inverseur INVL comprend un transistor PDL MOS de type N dont la source est reliée à la masse GND et dont le drain est relié au noeud IL. L'inverseur INVR comprend un transistor PUR MOS de type P dont la source est reliée à la source de la tension VDD et dont le drain est relié à un noeud IR correspondant à l'entrée de l'inverseur INVL. L'inverseur INVR comprend un transistor PDR MOS de type N dont la source est reliée à la masse GND et dont le drain est relié au noeud IR. Les grilles des transistors PUL et PDL sont connectées au noeud IR et les grilles des transistors PUR et PDR sont connectées au noeud IL. Les noeuds IL et IR sont reliés à des lignes de bits BLT et BLF par l'intermédiaire d'interrupteurs PGL et PGR commandés par un signal de sélection de rangée transporté par une ligne de mots WL. L'interrupteur PGL peut être un transistor MOS de type N dont la grille est connectée à la ligne de mots WL et dont les bornes de conduction sont respectivement connectées à la ligne de bits BLT et au noeud IL. De façon analogue, l'interrupteur PGR peut être un transistor MOS de type N dont la grille est connectée à la ligne de mots WL et dont les bornes de conduction sont connectées respectivement au noeud IR et à la ligne de bits BLF. La ligne de mots WL s'étend sur la rangée de la mémoire à laquelle appartient la cellule mémoire 5 et est connectée à chaque cellule mémoire de la rangée. Les lignes de B11410 - 11-GR1C0-0814 3 bits BLT et BLF s'étendent sur la colonne de la mémoire à laquelle appartient la cellule mémoire 5 et sont connectées à chaque cellule mémoire de la colonne. Dans la suite de la description, une ligne de bits ou 5 de mots est dite à l'état bas lorsque la tension sur cette ligne est à un niveau bas, par exemple au potentiel de la masse GND et une ligne de bits ou de mots est dite à l'état haut lorsque la tension sur cette ligne est à un niveau haut, par exemple environ égale à la tension d'alimentation VDD. Toutefois, les 10 niveaux haut et bas peuvent être différents pour chaque ligne de mots et de bits. La cellule mémoire 5 permet le stockage d'une donnée binaire ou bit "0" ou "1". A titre d'exemple, le stockage de la donnée "1" correspond au cas où le potentiel au noeud IL est à 15 l'état haut et le potentiel au noeud IR est à l'état bas et le stockage de la donnée "0" correspond au cas où le potentiel au noeud IL est à l'état bas et le potentiel au noeud IR est à l'état haut. Pour certaines applications, la consommation du 20 circuit intégré comprenant une mémoire volatile est un facteur critique. Il peut s'agir d'applications médicales ou d'applications sans fil qui exigent une consommation très faible. A titre d'exemple, le circuit intégré peut être prévu sur des implants médicaux, des éléments électroniques portables ou un 25 réseau de capteurs. Il s'agit, par exemple, d'un circuit intégré équipant un téléphone cellulaire, le circuit intégré étant alimenté par la batterie du téléphone. Une réduction de la consommation de la mémoire peut être obtenue en réduisant la tension d'alimentation de la 30 mémoire. Toutefois, la réduction de la tension d'alimentation peut entraîner des erreurs de lecture lors d'une opération de lecture de la donnée stockée dans la cellule mémoire 5. En effet, lors d'une opération de lecture de la donnée stockée dans une cellule mémoire, la ligne de mots WL associée à 35 la cellule mémoire sélectionnée est mise à l'état haut et les B11410 - 11-GR1C0-0814 4 lignes de mots de toutes les autres rangées de la mémoire sont mises à l'état bas. Les interrupteurs PGL et PGR de la cellule mémoire 5 sélectionnée sont donc ouverts. Les lignes de bits BLT et BLF sont laissées flottantes. En fonction de la donnée stockée dans la cellule mémoire, la tension de l'une des lignes de bits BLT, BLF s'élève et la tension de l'autre ligne de bits BLT, BLF diminue. Toutefois, même si les interrupteurs PGL et PGR de toutes les autres cellules mémoire de la colonne sont fermés, des courants de fuite peuvent circuler pour ces cellules mémoire au travers de certains interrupteurs PGL et PGR. Avec la diminution de la tension d'alimentation VDD, le courant de fuite total correspondant à la somme des courants de fuite des cellules mémoire non sélectionnées de la colonne peut entraîner des variations incorrectes des tensions des lignes de bits BLT et BLF et donc des erreurs de lecture. Il est alors nécessaire de réduire le nombre de cellules mémoire par colonne. La figure 2 représente un exemple de réalisation d'une cellule mémoire 10 telle que décrite dans la publication intitulée "A large OVTH/VDD tolérante Zigzag 8T SRAM with Area- Efficient decoupled differential sensing and fast write-back scheme" de Jui-Jen Wu, Yen-Huei Chen, Meng-Fan Chang, Po-Wei Chou, Chien-Yuan Chen, Hung-Jen Liao, Ming-Bin Chen, Yuan-Hua Chu, Wen-Chin Wu, et Hiroyuki Yamauchi (IEEE Journal of SolidState Circuits, Vol. 46, N°4, April 2011). Par rapport à la cellule 5 représentée en figure 1, la cellule mémoire 10 comprend, en outre, deux lignes de bits de lecture RBLT et RBLF, une ligne de mots de lecture RWL et deux transistors MOS de type N, RPDL et RPDR, dédiés aux opérations de lecture. La grille du transistor RPDL est connectée au noeud IL. L'une des bornes de conduction du transistor RPDL est connectée à la ligne de bits de lecture RBLT et l'autre borne de conduction du transistor RPDL est connectée à la ligne de mots de lecture RWL. La grille du transistor RPDR est connectée au noeud IR. L'une des bornes de conduction du transistor RPDR est connectée à la ligne de bits de lecture RBLT et l'autre borne de B11410 - 11-GR1C0-0814 conduction du transistor RPDR est connectée à la ligne de mots de lecture RWL. La ligne de mots WL et les lignes de bits BLT et BLF sont dédiées à des opérations d'écriture. Lors d'une opération de lecture ou d'une opération de 5 rétention (entre des opérations de lecture et/ou d'écriture), les lignes de bits de lecture RBLT et RBLF sont mises à VDD. Lors d'une opération de lecture, les lignes de bits de lecture RBLT et RBLF sont laissées flottantes et la ligne de mots de lecture RWL de la cellule mémoire 10 sélectionnée est mise à l'état bas aux autres rangées Lorsque la donnée seul le transistor bits RBLF diminue. bits RBLT reste à tandis que les lignes de mots RWL associées de la mémoire sont maintenues à l'état haut. '1' est stockée dans la cellule mémoire 5, RPDR est passant. La tension de la ligne de Le transistor RPDL est bloqué et la ligne de l'état haut. La différence Vdiff de tension entre les lignes de bits RBLT et RBLF peut alors être détectée. La durée pendant laquelle la ligne de mots de lecture RWL est mise à l'état bas est suffisamment courte pour que la tension Vdiff reste inférieure à la tension de seuil des transistors RPDL et RPDR. Pour les autres cellules mémoire de la colonne, la tension grille-source des transistors RPDL et RPDR est au plus égale à Vdiff. Ces transistors restent donc bloqués. En outre, la tension drain-source des transistors RPDL et RPDR des cellules mémoire non sélectionnées de la colonne est au plus égale à Vdiff de sorte que les courants de fuite restent faibles par rapport à ceux obtenues pour la cellule mémoire 5. Les erreurs de lecture sont donc réduites même si le nombre de cellules mémoire par colonne est important. Toutefois, la cellule mémoire 10 représentée en figure 30 2 présente plusieurs inconvénients. La figure 3 illustre des inconvénients d'une mémoire 15 comprenant des cellules mémoire 10, deux cellules mémoire Cell' et Ce112 étant représentées. La consommation de la mémoire 15 est augmentée par 35 l'apparition de courants parasites lors d'opérations d'écriture. B11410 - 11-GR1C0-0814 6 A titre d'exemple, on considère une opération d'écriture d'une donnée dans la cellule mémoire Cell' alors qu'aucune donnée n'est à écrire dans la cellule mémoire Ce112. Dans ce but, la ligne de mots WL est mise à l'état haut. L'une des lignes de bits BLT ou BLF de la cellule mémoire Cell' est mise à l'état haut et l'autre ligne de bits BLT ou BLF est mise à l'état bas selon la donnée à écrire dans la cellule mémoire Cell'. Les lignes de bits BLT et BLF associées à la cellule mémoire Ce112 sont toutes les deux laissées flottantes à l'état haut. Comme les interrupteurs PGL et PGR de la cellule mémoire Ce112 sont fermés et que l'un des transistors PDL ou PDR est passant, un courant parasite circule de l'une des lignes de bits BLT ou BLF associées à la cellule mémoire Ce112 vers la masse GND. La consommation de la mémoire 15 est, en outre, augmentée par l'apparition de courants parasites lors d'opérations de lecture. A titre d'exemple, on considère une opération de lecture de la donnée stockée dans la cellule mémoire Cell' alors qu'aucune donnée n'est à lire dans la cellule mémoire Ce112. Lors d'une opération de lecture, la ligne de mots RWL est mise à l'état bas. Les lignes de bits RBLT et RBLF associées à la cellule mémoire Cell' sont laissées flottantes à l'état haut. En fonction de la donnée stockée dans la cellule mémoire Cell', la tension de l'une des deux lignes de bits RBLT ou RBLF diminue. Les lignes de bits RBLT et RBLF associées à la cellule mémoire Ce112 peuvent être laissées flottantes à l'état haut. Comme l'un des transistors RPDL ou RPDR de la cellule mémoire Ce112 peuvent est passant, un courant parasite circule donc entre l'une des lignes de bits RBLT et RBLF associées à la cellule mémoire Ce112 et la ligne de lecture RWL. Un besoin existe donc d'une cellule mémoire qui pallie tout ou partie des inconvénients décrits précédemment. B11410 - 11-GR1C0-0814 7 Résumé La présente invention vise une mémoire volatile à faible tension d'alimentation qui présente des courants parasites réduits lors des opérations de lecture et d'écriture. Dans ce but, un exemple de réalisation prévoit une mémoire volatile comprenant des cellules mémoire volatiles adaptées pour que des opérations d'écriture et de lecture de données se réalisent. Les cellules mémoire sont disposées en rangées et en colonnes, et, en outre, sont réparties en groupes distincts de cellules mémoire pour chaque rangée. La mémoire comprend un premier circuit de sélection de cellules mémoire configuré pour effectuer des opérations d'écriture et un deuxième circuit, différent du premier circuit, de sélection de cellules mémoire configuré pour effectuer des opérations de lecture. Le premier circuit est adapté à sélectionner, pour chaque rangée, des cellules mémoire de l'un des groupes de cellules mémoire pour une opération d'écriture. Le deuxième circuit est adapté à sélectionner, pour chaque rangée, des cellules mémoire de l'un des groupes de cellules mémoire pour une opération de lecture. Selon un exemple de réalisation de l'invention, le deuxième circuit de sélection comprend des lignes de mots de lecture pour chaque rangée, chaque ligne de mots de lecture étant connectée à toutes les cellules mémoire de l'un des groupes de cellules mémoire. Selon un exemple de réalisation de l'invention, chaque cellule mémoire comprend : des premier et deuxième inverseurs, la sortie du premier inverseur étant connectée à l'entrée du deuxième 30 inverseur et la sortie du deuxième inverseur étant connectée à l'entrée du premier inverseur ; un premier interrupteur connecté à la sortie du premier inverseur ; un second interrupteur connecté à la sortie du 35 deuxième inverseur ; B11410 - 11-GR1C0-0814 8 un premier transistor MOS ayant deux premières bornes de conduction et une première grille, la première grille étant connectée à la sortie du premier inverseur ; un second transistor MOS ayant deux secondes bornes de 5 conduction et une seconde grille, la seconde grille étant connectée à la sortie du deuxième inverseur, chaque ligne de mots de lecture étant connectée à l'une des premières bornes de conduction et à l'une des secondes bornes de conduction, 10 le premier circuit de sélection comprenant un circuit adapté à fermer les premier et second interrupteurs de l'un des groupes de cellules mémoire. Selon un exemple de réalisation de l'invention, la mémoire comprend des première et seconde lignes de bits de 15 lecture pour chaque colonne, et, pour au moins certaines cellules mémoire de chaque colonne, l'autre des premières bornes de conduction du premier transistor MOS est connectée à la première lige de bits de lecture et l'autre des secondes bornes de conduction du second transistor MOS est connectée à la 20 seconde ligne de bits de lecture. Selon un exemple de réalisation de l'invention, le premier interrupteur comprend un troisième transistor MOS reliant la sortie du premier inverseur à une première ligne de bits d'écriture et le second interrupteur comprend un quatrième 25 transistor MOS reliant la sortie du deuxième inverseur à une seconde ligne de bits d'écriture. Selon un exemple de réalisation de l'invention, le premier circuit de sélection comprend des lignes de mots d'écriture pour chaque rangée, chaque ligne de mot d'écriture 30 étant connectée aux grilles des troisième et quatrième transistors MOS des cellules mémoires de l'un des groupes de cellules mémoire. Selon un exemple de réalisation de l'invention, le premier circuit de sélection comprend un troisième inverseur, la 35 sortie du troisième inverseur étant connectée aux grilles des B11410 - 11-GR1C0-0814 9 troisième et quatrième transistors et l'entrée du troisième inverseur étant connectée à une ligne de mots d'écriture. Selon un exemple de réalisation de l'invention, le premier circuit de sélection comprend un cinquième transistor MOS interposé entre le troisième transistor MOS et la première ligne de bits d'écriture et un sixième transistor MOS interposé entre le quatrième transistor MOS et la seconde ligne de bits d'écriture. Un exemple de réalisation prévoit un appareil 10 électronique comprenant une batterie et une mémoire telle que définie précédemment alimentée par la batterie. Un exemple de réalisation prévoit un procédé de lecture de données stockées dans la mémoire telle que définie précédemment, comprenant, pour une rangée de la mémoire, la mise 15 à un premier niveau de l'une des lignes de mots de lecture associées à la rangée, tandis que les autres lignes de mots de lecture associées à la rangée sont maintenues à un second niveau supérieur au premier niveau. Brève description des dessins 20 Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : les figures 1 et 2 représentent, de façon schématique, 25 des exemples connus de cellules mémoire volatiles à tension d'alimentation réduite ; la figure 3 représente, de façon schématique, une rangée d'une mémoire volatile comprenant des cellules mémoire telles que représentées en figure 2 ; 30 la figure 4 représente un exemple de réalisation d'une cellule mémoire volatile à tension d'alimentation réduite ; la figure 5 représente, de façon schématique, une rangée d'une mémoire volatile comprenant des cellules mémoire telles que représentées en figure 4 ; B11410 - 11-GR1C0-0814 10 les figures 6 et 7 représentent d'autres exemples de réalisation de cellules mémoire volatiles à tension d'alimentation réduite ; et la figure 8 représente, de façon schématique, une 5 rangée d'une mémoire volatile comprenant des cellules mémoire telles que représentées en figure 7. Description détaillée Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références aux différentes figures. Dans 10 la suite de la description, l'expression "borne de conduction" d'un transistor MOS désigne indifféremment la source ou le drain du transistor MOS. Les cellules mémoire selon les exemples de réalisation décrits par la suite peuvent être alimentées à une tension 15 d'alimentation VDD réduite. A titre d'exemple, la tension VDD peut être de l'ordre de 400 mV, notamment lorsque les cellules mémoire sont réalisées selon une technologie pour laquelle la longueur de canal des transistors MOS est de 32 nm. En particulier, les cellules mémoire selon les exemples de 20 réalisation décrits par la suite sont adaptées à fonctionner sous la tension de seuil des transistors MOS. La figure 4 représente un exemple de réalisation d'une cellule mémoire volatile 20. Par rapport à la cellule mémoire 10 représentée en figure 2, la cellule mémoire 20 comprend deux 25 transistors MOS supplémentaires. Le transistor PGL de la cellule mémoire 10 est remplacé par deux transistors MOS de type N, PGOL et PG1L. La grille du transistor PGOL est reliée à la ligne de mots WL. La grille du transistor PG1L est reliée à une ligne de commande CWL. L'une des bornes de conduction du transistor PGOL 30 est connectée à la ligne de bits BLT et l'autre borne de conduction du transistor PGOL est connectée à l'une des bornes de conduction du transistor PG1L. L'autre borne de conduction du transistor PG1L est connectée au noeud IL. De façon analogue, le transistor PGR est remplacé par deux transistors MOS de type N 35 PGOR et PG1R. La grille du transistor PGOR est reliée à la ligne B11410 - 11-GR1C0-0814 11 de mots WL. La grille du transistor PG1R est reliée à la ligne de commande CWL. L'une des bornes de conduction du transistor PGOR est connectée à la ligne de bits BLF et l'autre borne de conduction du transistor PGOR est connectée à l'une des bornes 5 de conduction du transistor PG1R. L'autre borne de conduction du transistor PG1R est connectée au noeud IR. La ligne de mots WL est connectée à chaque cellule mémoire de la rangée à laquelle appartient la cellule mémoire 20. La ligne de commande CWL est connectée à chaque cellule mémoire de la colonne à laquelle 10 appartient la cellule mémoire 20. En outre, la ligne de mots RWL de la cellule mémoire 10 est remplacée par une ligne de mots RWL MUX qui est connectée seulement à certaines cellules mémoire de la rangée à laquelle appartient la cellule mémoire 20. De ce fait, la mémoire 15 comprend pour chaque rangée plusieurs lignes de mots RWL MUX, chaque ligne de mots RWL MUX étant connectée à une partie différente des cellules mémoire de la rangée. A titre d'exemple, une rangée de la mémoire peut comprendre environ de 16 à 256 cellules mémoire 20 par rangée et 20 environ de 2 à 8 lignes de mots de lecture RWL MUX par rangée. Chaque ligne de mots de lecture RWL MUX peut être connectée à environ 8 à 32 cellules mémoire par rangée. Le fonctionnement de la cellule mémoire 20 est le suivant. 25 En l'absence d'opération de lecture ou d'écriture dans la rangée contenant la cellule mémoire 20, les états des lignes de mots, de bits et de commande sont les suivants : la ligne de mots d'écriture WL est à l'état bas ; la ligne de commande CWL est à l'état bas ; 30 la ligne de bits d'écriture BLT est à l'état bas ; la ligne de bits d'écriture BLF est à l'état bas ; la ligne de bits de lecture RBLT est à l'état haut ; la ligne de bits de lecture RBLF est à l'état haut ; et les lignes de mots de lecture RWL MUX associées à la 35 rangée contenant la cellule mémoire 20 sont à l'état haut. B11410 - 11-GR1C0-0814 12 Les courants de fuite au travers des transistors ouverts PGOL, PG1L, PGOR, PG1R sont réduits dans la mesure où les transistors PGOL, PG1L étant en série et les transistors PGOR, PG1R étant série, la résistance au courant de fuite est plus importante que pour la cellule mémoire 10. Lors d'une opération d'écriture d'une donnée "0" (respectivement d'une donnée "1") dans la cellule mémoire 20, les états des lignes de mots, de bits et de commande sont les suivants : la ligne de mots d'écriture WL est à l'état haut ; la ligne de commande CWL est à l'état haut ; la ligne de bits d'écriture BLT est à l'état bas (respectivement à l'état haut) ; la ligne de bits d'écriture BLF est à l'état haut (respectivement à l'état bas) ; la ligne de bits de lecture RBLT est à l'état haut ; la ligne de bits de lecture RBLF est à l'état haut ; et la ligne de mots de lecture RWL MUX associée à la rangée contenant la cellule mémoire est à l'état haut. La structure de la cellule mémoire 20 permet de réaliser une sélection individuelle de cellules mémoire parmi les cellules mémoire d'une même rangée lors d'opérations d'écriture. Pour les cellules mémoire non sélectionnées de la même rangée, la ligne de mots d'écriture WL est à l'état haut et les lignes de commande CWL associées sont à l'état bas. Les interrupteurs PG1L et PG1R de ces cellules sont donc ouverts. Les courants de fuite des cellules mémoire 20 non sélectionnées sont inférieurs aux courants parasites apparaissant pour les cellules mémoire 10 non sélectionnées pour lesquelles les interrupteurs PGL et PGR restent ouverts lors d'une opération d'écriture. La consommation de la mémoire est donc réduite lors d'une opération d'écriture. Lors d'une opération de lecture de la donnée stockée dans la cellule mémoire 20, les états des lignes de mots, de 35 bits et de commande sont les suivants : B11410 - 11-GR1C0-0814 13 la ligne de mots d'écriture WL est à l'état bas ; la ligne de commande CWL est à l'état bas ; la ligne de bits d'écriture BLT est à l'état bas ; la ligne de bits d'écriture BLF est à l'état bas ; les lignes de bits de lecture RBLT et RBLF sont initialement flottantes à l'état haut ; et la ligne de mots de lecture RWL MUX associée à la cellule mémoire 20 est à l'état bas tandis que les lignes de mots de lecture associées aux cellules mémoire non sélectionnées 10 de la rangée sont à l'état haut. Les courants de fuite au travers des transistors ouverts PGOL, PG1L, PGOR, PG1R sont réduits dans la mesure où les transistors PGOL, PG1L étant en série et les transistors PGOR, PG1R étant série, la résistance au courant de fuite est 15 plus importante que pour la cellule mémoire 10. Comme les lignes de mots de lecture RWL MUX des cellules mémoire non sélectionnées sont maintenues à l'état haut et que les lignes de bits de lecture RBLT et RBLF associées sont à l'état haut, il n'y a pas de courant de fuite pour ces 20 cellules mémoire. La consommation de la mémoire lors d'une opération de lecture est donc réduite. Lorsque la tension d'alimentation VDD des cellules mémoires diminue, la mémoire devient plus sensible aux perturbations dues aux rayonnements ionisants. Un rayon ionisant 25 tend généralement à perturber des cellules mémoire adjacentes. Les bits sont généralement stockés dans la mémoire sous la forme de groupes de bits, appelés mots. Il peut être avantageux de disposer les bits dans la mémoire de sorte que les bits stockés dans des cellules mémoires adjacentes appartiennent 30 à des mots distincts. Ce procédé de stockage s'appelle entrelacement de bits (en anglais bit interleaving). La cellule mémoire 20 facilite la mise en oeuvre d'un procédé d'entrelacement de bits en écriture et en lecture. La figure 5 représente, de façon schématique, des 35 cellules mémoires 22A, 22B, 22c, 24A, 24B, 24C et 26A, 26B, 26C B11410 - 11-GR1C0-0814 14 d'une rangée d'une mémoire volatile 25. La mémoire 25 comprend, en outre, trois lignes de mots de lecture RWL MUXA, RWL MUXB et RWL MUXc associées à la rangée. Les lignes de mots de lecture RWL MURA, RWL MUXB et RWL MUXc sont connectées à un module de multiplexage 28. A titre d'exemple, la ligne de mots de lecture RWL MURA est connectée seulement aux cellules mémoires 22A, 24A et 26A. La ligne de mots de lecture RWL MUXB est connectée seulement aux cellules mémoires 22B, 24B et 26B et la ligne de mots de lecture RWL MUXc est connectée seulement aux cellules mémoires 22e, 24c et 26e. Le nombre de lignes de mots de lecture dépend du nombre de groupes de cellules mémoire à sélectionner séparément des autres cellules mémoire de la rangée. En écriture, le procédé d'entrelacement de bits peut être mis en oeuvre en sélectionnant seulement les cellules mémoire 20 souhaitées par la ligne de mots d'écriture WL et la ligne de commande CWL. En lecture, le procédé d'entrelacement peut être mis en oeuvre par les lignes de mots de lecture RWL MURA, RWL MUXB, RWL MUXc. A titre d'exemple, lorsqu'une opération de lecture doit être réalisée dans les cellules mémoires 22A, 24A et 26A, la ligne de lecture RWL MURA est mise à l'état bas tandis que les autres lignes de lecture RWL MUXB et RWL MUXc sont maintenues à l'état haut. La figure 6 représente un autre exemple de réalisation d'une cellule mémoire 30. Par rapport à la cellule mémoire 10 représentée en figure 2, la cellule mémoire 30 comprend deux transistors MOS supplémentaires montés en inverseur. En outre, le transistor PGL est remplacé par un transistor MOS de type N, PG2L, et le transistor PGR est remplacé par un transistor MOS de type N, PG2R. Plus précisément, la cellule mémoire 30 comprend un transistor MOS de type P, PU, dont la grille est connectée à la ligne de mots WL, dont la source est connectée à une ligne de commande CS et dont le drain est connecté aux grilles des transistors PG2L et PG2R. La cellule mémoire 30 comprend en outre un transistor MOS de type N, PD, dont la grille est connectée à la ligne de mots WL, dont la source est connectée à B11410 - 11-GR1C0-0814 15 la masse GND et dont le drain est connecté aux grilles des transistors PG2L et PG2R. La ligne de commande CS est connectée à chaque cellule mémoire de la colonne à laquelle appartient la cellule mémoire 30. En outre, la ligne de mots RWL de la cellule mémoire est remplacée par une ligne de mots RWL MUX qui est connectée seulement à certaines cellules mémoire de la rangée, comme cela a été décrit précédemment en relation avec la cellule mémoire 20. 10 Le fonctionnement de la cellule mémoire 30 est le suivant. En l'absence d'opération de lecture ou d'écriture dans la rangée contenant la cellule mémoire 30, les états des lignes de mots, de bits et de commande sont les suivants : la ligne de mots d'écriture WL est à l'état haut ; la ligne de commande CS est à l'état bas ; la ligne de bits d'écriture BLT est à l'état bas ; la ligne de bits d'écriture BLF est à l'état bas ; la ligne de bits de lecture RBLT est à l'état haut ; la ligne de bits de lecture RBLF est à l'état haut ; et les lignes de mots de lecture RWL MUX associées à la rangée contenant la cellule mémoire 30 sont à l'état haut. A titre de variante, la ligne de commande CS peut être amenée à une tension négative, par exemple de l'ordre de -0,3 V. 25 Ceci permet de réduire les courants de fuite au travers des interrupteurs PG2L et PG2R. Lors d'une opération d'écriture d'une donnée "0" (respectivement d'une donnée "1") dans la cellule mémoire 30, les états des lignes de mots, de bits et de commande sont les 30 suivants : la ligne de mots d'écriture WL est à l'état bas ; la ligne de commande CS est à l'état haut ; la ligne de bits d'écriture BLT est à l'état bas (respectivement à l'état haut) ; B11410 - 11-GR1C0-0814 16 la ligne de bits d'écriture BLF est à l'état haut (respectivement à l'état bas) ; la ligne de bits de lecture RBLT est à l'état haut ; la ligne de bits de lecture RBLF est à l'état haut ; et les lignes de mots de lecture RWL MUX associées à la rangée contenant la cellule mémoire 30 est à l'état haut. La structure de la cellule mémoire 30 permet de réaliser une sélection individuelle de cellules mémoire parmi les cellules mémoire d'une même rangée lors d'opérations d'écriture. Pour les cellules mémoire non sélectionnées de la même rangée, la ligne de mots d'écriture WL est à l'état bas et les lignes de commande CS associées sont à l'état haut. Les interrupteurs PG2L et PG2R de ces cellules sont donc ouverts. Les courants de fuite des cellules mémoire 30 non sélectionnées sont inférieurs aux courants parasites apparaissant pour les cellules mémoire 10 non sélectionnées pour lesquelles les interrupteurs PGL et PGR restent ouverts lors d'une opération d'écriture. La consommation de la mémoire est donc réduite lors d'une opération d'écriture. Lors d'une opération de lecture de la donnée stockée dans la cellule mémoire 30, les états des lignes de mots, de bits et de commande sont les suivants : la ligne de mots d'écriture WL est à l'état haut ; la ligne de commande CWL est à l'état bas ; la ligne de bits d'écriture BLT est à l'état bas ; la ligne de bits d'écriture BLF est à l'état bas ; les lignes de bits de lecture RBLT et RBLF sont initialement flottantes à l'état haut ; et la ligne de mots de lecture RWL MUX associée à la 30 cellule mémoire 30 est à l'état bas tandis que les lignes de mots de lecture associées aux cellules mémoire non sélectionnées de la rangée sont à l'état haut. A titre de variante, la ligne de commande CS peut être amenée à une tension négative, par exemple de l'ordre de -0,3 V. B11410 - 11-GR1C0-0814 17 Ceci permet de réduire les courants de fuite au travers des interrupteurs PG2L et PG2R. Comme les lignes de mots de lecture RWL MUX des cellules mémoire non sélectionnées sont maintenues à l'état haut et que les lignes de bits de lecture RBLT et RBLF associées sont à l'état haut, il n'y a pas de courant de fuite pour ces cellules mémoire. La consommation de la mémoire lors d'une opération de lecture est donc réduite. La cellule mémoire 30 facilite la mise en oeuvre d'un 10 procédé d'entrelacement de bits en écriture et en lecture comme cela a été décrit précédemment en relation avec la cellule mémoire 20. La figure 7 représente un autre exemple de réalisation d'une cellule mémoire volatile 40. Par rapport à la cellule 15 mémoire 10 représentée en figure 2, la ligne de mots de lecture RWL de la cellule mémoire 10 est remplacée par une ligne de mots RWL MUX qui est connectée seulement à certaines cellules mémoire de la rangée à laquelle appartient la cellule mémoire 40 comme cela a été décrit précédemment en relation avec la cellule 20 mémoire 20. De ce fait, la mémoire comprend pour chaque rangée plusieurs lignes de mots RWL MUX, chaque ligne de mots RWL MUX étant connectée à un groupe différent de cellules mémoire de la rangée. En outre, la ligne de mots d'écriture WL de la cellule 25 mémoire 10 est remplacée par une ligne de mots d'écriture WL MUX qui est connectée seulement à certaines cellules mémoire de la rangée à laquelle appartient la cellule mémoire 40. De ce fait, la mémoire comprend pour chaque rangée plusieurs lignes de mots d'écriture WL MUX, chaque ligne de mots d'écriture WL MUX étant 30 connectée à un groupe différent de cellules mémoire de la rangée. Les cellules mémoire d'un même groupe sont connectées à la même ligne de mots d'écriture WL MUX et à la même ligne de mots de lecture RWL MUX. Le fonctionnement de la cellule mémoire 40 est le 35 suivant. B11410 - 11-GR1C0-0814 18 En l'absence d'opération de lecture ou d'écriture dans la rangée contenant la cellule mémoire 40, les états des lignes de mots, de bits et de commande sont les suivants : les lignes de mots d'écriture WL MUX associées à la rangée contenant la cellule mémoire 40 sont à l'état bas ; la ligne de bits d'écriture BLT est à l'état bas ; la ligne de bits d'écriture BLF est à l'état bas ; la ligne de bits de lecture RBLT est à l'état haut ; la ligne de bits de lecture RBLF est à l'état haut ; et les lignes de mots de lecture RWL MUX associées à la rangée contenant la cellule mémoire 40 sont à l'état haut. Lors d'une opération d'écriture d'une donnée "0" (respectivement d'une donnée "1") dans la cellule mémoire 40, les états des lignes de mots, de bits et de commande sont les suivants : la ligne de mots d'écriture WL MUX associée à la rangée contenant la cellule mémoire est à l'état haut tandis que les lignes de mots d'écriture associées aux cellules mémoire non sélectionnées de la rangée sont à l'état bas ; la ligne de bits d'écriture BLT est à l'état bas (respectivement à l'état haut) ; la ligne de bits d'écriture BLF est à l'état haut (respectivement à l'état bas) ; la ligne de bits de lecture RBLT est à l'état haut ; la ligne de bits de lecture RBLF est à l'état haut ; et les lignes de mots de lecture RWL MUX associées à la rangée contenant la cellule mémoire sont à l'état haut. La structure de la cellule mémoire 40 permet de réaliser une sélection de groupes de cellules mémoire parmi les cellules mémoire d'une même rangée lors d'opérations d'écriture. Pour les cellules mémoire non sélectionnées de la même rangée, la ligne de mots d'écriture WL MUX est à l'état bas. Les interrupteurs PGL et PGR de ces cellules sont donc ouverts. Les courants de fuite des cellules mémoire 40 non sélectionnées sont inférieurs aux courants parasites apparaissant pour les cellules B11410 - 11-GR1C0-0814 19 mémoire 10 non sélectionnées pour lesquelles les interrupteurs PGL et PGR restent ouverts lors d'une opération d'écriture. La consommation de la mémoire est donc réduite lors d'une opération d'écriture. Lors d'une opération de lecture de la donnée stockée dans la cellule mémoire 40, les états des lignes de mots, de bits et de commande sont les suivants : les lignes de mots d'écriture WL MUX associées à la rangée contenant la cellule mémoire 40 sont à l'état bas ; la ligne de bits d'écriture BLT est à l'état bas ; la ligne de bits d'écriture BLF est à l'état bas ; les lignes de bits de lecture RBLT et RBLF sont initialement flottantes à l'état haut ; et la ligne de mots de lecture RWL MUX associée à la 15 cellule mémoire 40 est à l'état bas tandis que les lignes de mots de lecture associées aux cellules mémoire non sélectionnées de la rangée sont à l'état haut. Comme les lignes de mots de lecture RWL MUX des cellules mémoire non sélectionnées sont maintenues à l'état haut 20 et que les lignes de bits de lecture RBLT et RBLF associées sont à l'état haut, il n'y a pas de courant de fuite pour ces cellules mémoire. La consommation de la mémoire lors d'une opération de lecture est donc réduite. La cellule mémoire 40 facilite la mise en oeuvre d'un 25 procédé d'entrelacement de bits en écriture et en lecture. La figure 8 représente, de façon schématique, des cellules mémoires 42A, 42B, 42c, 44A, 44B, 44C et 46A, 46B, 46C d'une rangée d'une mémoire volatile 45. La mémoire 45 comprend, en outre, trois lignes de mots de lecture RWL MUXA, RWL MUXB et 30 RWL MUXC associées à la rangée et trois lignes de mots d'écriture WL MUXA, WL MUXB et WL MUXc associées à la rangée. Les lignes de mots de lecture RWL MUXA, RWL MUXB et RWL MUXc sont connectées à un module de multiplexage 28. Les lignes de mots d'écriture WL MUXA, WL MUXB et WL MUXc sont connectées à un 35 module de multiplexage 48. A titre d'exemple, la ligne de mots B11410 - 11-GR1C0-0814 20 de lecture RWL MUXA et la ligne de mots d'écriture WL MUXA sont connectées seulement aux cellules mémoires 42A, 44A et 46A. La ligne de mots de lecture RWL MUXB et la ligne de mots d'écriture WL MUXB sont connectées seulement aux cellules mémoires 42B, 44B 5 et 46B et la ligne de mots de lecture RWL MUXc et la ligne de mots d'écriture WL MUXc sont connectées seulement aux cellules mémoires 42e, 44c et 46e. Le nombre de lignes de mots de lecture et de lignes de mots d'écriture dépend du nombre de groupes de cellules mémoire à sélectionner séparément des autres cellules 10 mémoire de la rangée. En écriture, le procédé d'entrelacement de bits peut être mis en oeuvre par les lignes de mots d'écriture WL MUXA, WL MUXB, WL MUXc. A titre d'exemple, lorsqu'une opération de lecture doit être réalisée dans les cellules mémoires 42A, 44A 15 et 46A, la ligne d'écriture WL MUXA est mise à l'état haut tandis que les autres lignes d'écriture WL MUXB et WL MUXc sont maintenues à l'état bas. En lecture, le procédé d'entrelacement peut être mis en oeuvre par les lignes de mots de lecture RWL MUXA, RWL MUXB, RWL MUXc. A titre d'exemple, lorsqu'une 20 opération de lecture doit être réalisée dans les cellules mémoires 22A, 24A et 26A, la ligne de lecture RWL MUXA est mise à l'état bas tandis que les autres lignes de lecture RWL MUXB et RWL MUXc sont maintenues à l'état haut. Des modes de réalisation particuliers de la présente 25 invention ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, le type N ou P d'au moins certains transistors MOS décrits dans les exemples de réalisation précédent peut être inversé. En outre, on notera que l'homme de l'art pourra combiner divers éléments de ces divers 30 modes de réalisation et variantes sans faire preuve d'activité inventive. En particulier, une mémoire peut comprendre des cellules mémoire de structures différentes selon l'un des exemples de réalisation décrits précédemment en relation avec les figures 4, 6, et 7. En outre, lors d'une opération de 35 rétention, la tension d'alimentation VDD des cellules mémoire B11410 - 11-GR1C0-0814 21 peut être réduite par rapport à une opération de lecture ou d'écriture. A titre d'exemple, pendant une opération de rétention, la tension VDD peut être de l'ordre de 300 mV, notamment lorsque les cellules mémoire sont réalisées selon une technologie pour laquelle la longueur de canal des transistors MOS est de 32 nm. REVENDICATIONS1. Mémoire volatile (25 ; 45) comprenant des cellules mémoire volatiles (20 ; 30 ; 40) adaptées pour que des opérations d'écriture et de lecture de données se réalisent, les cellules mémoire étant disposées en rangées et en colonnes, et, en outre, étant réparties en groupes distincts de cellules mémoire pour chaque rangée, la mémoire comprenant un premier circuit (PGOL, PGOR, PG1L, PG1R ; PU, PD, PG2L, PG2R ; WL MUX, PGL, PGR) de sélection de cellules mémoire configuré pour effectuer des opérations d'écriture et un deuxième circuit (RPDL, RPDR), différent du premier circuit, de sélection de cellules mémoire configuré pour effectuer des opérations de lecture, dans laquelle le premier circuit est adapté à sélectionner, pour chaque rangée, des cellules mémoire de l'un des groupes de cellules mémoire pour une opération d'écriture, le deuxième circuit étant adapté à sélectionner, pour chaque rangée, des cellules mémoire de l'un des groupes de cellules mémoire pour une opération de lecture. 2. Mémoire volatile selon la revendication 1, dans laquelle le deuxième circuit de sélection comprend des lignes de 20 mots de lecture (RWL MUX) pour chaque rangée, chaque ligne de mots de lecture étant connectée à toutes les cellules mémoire (20 ; 30 ; 40) de l'un des groupes de cellules mémoire. 3. Mémoire volatile selon la revendication 2, dans laquelle chaque cellule mémoire (20 ; 30 ; 40) comprend : 25 - des premier et deuxième inverseurs, la sortie du premier inverseur (INVL) étant connectée à l'entrée (IL) du deuxième inverseur (INVR) et la sortie du deuxième inverseur étant connectée à l'entrée (IR) du premier inverseur ; - un premier interrupteur (PG1L ; PG2L ; PGL) connecté 30 à la sortie du premier inverseur ; - un second interrupteur (PG1R ; PG2R ; PGR) connecté à la sortie du deuxième inverseur ; - un premier transistor MOS (RPDL) ayant deux premières bornes de conduction et une première grille, laB11410 - 11-GR1C0-0814 23 première grille étant connectée à la sortie du premier inverseur ; - un second transistor MOS (RPDR) ayant deux secondes bornes de conduction et une seconde grille, la seconde grille 5 étant connectée à la sortie du deuxième inverseur, et dans laquelle chaque ligne de mots de lecture (RWL MUX) est connectée à l'une des premières bornes de conduction et à l'une des secondes bornes de conduction, et dans laquelle le premier circuit de sélection 10 (PGOL, PGOR, PG1L, PG1R ; PU, PD, PG2L, PG2R ; WL MUX, PGL, PGR) comprend un circuit adapté à fermer les premier et second interrupteurs de l'un des groupes de cellules mémoire. 4. Mémoire volatile selon la revendication 3, comprenant des première et seconde lignes de bits de lecture 15 (RBLT, RBLF) pour chaque colonne, et dans laquelle, pour au moins certaines cellules mémoire de chaque colonne, l'autre des premières bornes de conduction du premier transistor MOS (RPDL) est connectée à la première lige de bits de lecture et l'autre des secondes bornes de conduction du second transistor MOS 20 (RPDR) est connectée à la seconde ligne de bits de lecture. 5. Mémoire volatile selon la revendication 3 ou 4, dans laquelle le premier interrupteur comprend un troisième transistor MOS (PG1L ; PG2L ; PGL) reliant la sortie (IL) du premier inverseur (INVL) à une première ligne de bits d'écriture 25 (BLT) et dans laquelle le second interrupteur comprend un quatrième transistor MOS (PG1R ; PG2R ; PGR) reliant la sortie (IR) du deuxième inverseur (INVR) à une seconde ligne de bits d'écriture (BLF). 6. Mémoire volatile selon la revendication 5, dans 30 laquelle le premier circuit de sélection comprend des lignes de mots d'écriture (WL MUX) pour chaque rangée, chaque ligne de mot d'écriture étant connectée aux grilles des troisième et quatrième transistors MOS (PGL, PGR) des cellules mémoires de l'un des groupes de cellules mémoire.B11410 - 11-GR1C0-0814 24 7. Mémoire volatile selon la revendication 5, dans laquelle le premier circuit de sélection comprend un troisième inverseur (PU, PD), la sortie du troisième inverseur étant connectée aux grilles des troisième et quatrième transistors (PG2L, PG2R) et l'entrée du troisième inverseur étant connectée à une ligne de mots d'écriture (WL). 8. Mémoire volatile selon la revendication 5, dans laquelle le premier circuit de sélection comprend un cinquième transistor MOS (PGOL) interposé entre le troisième transistor MOS (PG1L) et la première ligne de bits d'écriture (BLT) et un sixième transistor MOS (PGOR) interposé entre le quatrième transistor MOS (PG1R) et la seconde ligne de bits d'écriture (BLF). 9. Appareil électronique comprenant une batterie et 15 une mémoire (25 ; 45) selon l'une quelconque des revendications 1 à 8 alimentée par la batterie. 10. Procédé de lecture de données stockées dans la mémoire (25 ; 45) selon l'une quelconque des revendications 2 à 8, comprenant, pour une rangée de la mémoire, la mise à un 20 premier niveau (GND) de l'une des lignes de mots de lecture (RWL MUX) associées à la rangée, tandis que les autres lignes de mots de lecture associées à la rangée sont maintenues à un second niveau (VDD) supérieur au premier niveau.