FR 2989220 A1 20131011 FR 1253236 A 20120406 B12-0569FR 1 Circuit intégré comprenant un transistor MOS ayant une réponse sigmoïdale et procédé de réalisation correspondant L'invention concerne les circuits intégrés et plus particulièrement les transistors à effet de champ à grille isolée de type MOS. Les transistors MOS comprennent généralement une région de grille, des espaceurs situés de part et d'autre de la grille et des régions de source et de drains. Les régions de source et de drain comprennent de manière classique, une zone dopée s'étendant dans le substrat à côté de la grille, et également une zone dopée faiblement (« LDD : Lightly doped drain » en langue anglaise) et peu profonde s'étendant sous les espaceurs pour rejoindre une région du substrat située sous la grille. Cette région de substrat située sous la grille correspond au canal dans lequel les porteurs de charge se déplacent. Elle est toujours en contact avec les régions de source ou de drain. Afin de réaliser les régions de source et de drain, on met en oeuvre une pluralité d'étapes d'implantation d'atomes dopants. Une application intéressante de ces transistors est la réalisation de circuits qui forment des réseaux de neurones artificiels. Il est connu que les neurones humains ont une réponse sigmoïdale. Cette réponse peut être reproduite par des circuits connus de l'homme du métier comprenant une pluralité de transistors MOS classiques. A cet effet, on peut se référer à l'article de K M Hynna et K Boahen intitulé « Neuronal Ion-Channel Dynamics in Silicon », IEEE International Symposium on Circuits and Systems, pp 3614-3617, IEEE Press, 2006, ou à l'article de Mukhlis et Yulisdin intitulé « Design Of Neural Network Circuit Inside High Speed Camera Using Analog CMOS 0.35 1/4m Technology », Industrial Electronic Seminar, 2009, qui décrivent des circuits complexes formant des neurones artificiels, dans lesquels chaque neurone est formé par plusieurs transistors. Selon un mode de réalisation et de mise en oeuvre, il est proposé une nouvelle structure de transistor MOS ayant une caractéristique courant-tension s'approchant d'une courbe sigmoïdale voire formant une courbe sigmoïdale, ce qui permet alors de former un neurone artificiel avec un unique transistor et donc de simplifier la structure de circuits formant des réseaux de neurones artificiels. Une courbe sigmoïdale est par exemple une courbe en forme de « S » ou bien du type « arc tangente », ou encore « tangente hyperbolique. Selon un autre mode de réalisation et de mise en oeuvre, il est proposé de réaliser un tel transistor de manière plus simple, nécessitant moins d'étapes de fabrication que celles utilisées pour la fabrication d'un transistor classique. Selon encore un autre mode de réalisation et de mise en oeuvre, il est proposé de former un transistor plus robuste et ayant une consommation réduite. Selon un aspect, il est proposé un circuit intégré comprenant au moins un transistor MOS ayant un substrat, une région de source, une région de drain, une région de grille, des régions isolantes d'espacement de part et d'autre de la région de grille (communément désignées par l'homme du métier sous le vocable « espaceurs »), le substrat comportant une première région située sous la région de grille entre les régions isolantes d'espacement. Selon une caractéristique générale de cet aspect, une au moins des régions de source et de drain est séparée de la première région du substrat par une deuxième région du substrat située sous une région isolante d'espacement et de même type de conductivité que la première région du substrat. Ainsi dans une telle structure de transistor MOS, au moins l'une des régions de source et de drain, et préférentiellement les deux, n'est pas en contact direct avec la première région de substrat située sous la grille, comme c'est le cas dans un transistor classique par le biais d'une zone LDD sous l'espaceur, mais est séparée de cette première région par une deuxième région de substrat de même type de conductivité (et qui contacte donc à la fois la première région de substrat et ladite région de source ou de drain). Il est donc tout à fait possible de ne pas mettre en oeuvre d'implantation d'atomes dopants pour la réalisation de cette région de source ou de drain et on obtient une simplification de la réalisation du transistor. Lors de l'application d'une tension sur la région de grille d'une telle structure de transistor, une barrière d'énergie peut apparaître au sein de la deuxième région qui n'est pas sous la région de grille. Cette barrière d'énergie n'apparaît pas dans les transistors MOS classiques dans lesquels les régions de source ou de drain sont en contact direct avec la région du substrat située sous la grille. Lors de l'application d'une différence de potentiel suffisamment élevée entre la source et le drain, cette barrière d'énergie peut être franchie par des porteurs de charge par effet tunnel et permettre le passage d'un courant. Cette nouvelle structure de transistor MOS est cependant à cet égard très différente d'un transistor dit « Tunnel FET » dans lequel l'effet tunnel concerne un passage de bande à bande, alors qu'ici la barrière d'énergie à franchir est uniquement au sein de la bande de conduction. Le transistor MOS ayant une telle structure est un transistor dans lequel la conduction, pour une valeur de tension source-drain trop faible, est empêchée par des barrières d'énergies formées par l'application d'une tension sur la région de grille. Ainsi, contrairement à un transistor MOS selon l'art antérieur, il n'y a pas de zone dite linéaire quand on applique une tension drain-source de faible valeur. Un transistor ayant une telle structure présente une réponse courant-tension qui se rapproche de, voire correspond, à une réponse sigmoïdale, c'est-à-dire par exemple en forme de « S ». Une telle structure de transistor peut à elle seule émuler un neurone artificiel et il devient alors particulièrement avantageux d'utiliser dans un circuit intégré plusieurs de ces transistors interconnectés pour former un réseau de neurones artificiels. On obtient en effet une simplification du circuit, et un gain de surface sur le silicium. En outre, les valeurs de courant traversant un tel transistor sont faibles, ce qui réduit la puissance consommée par le transistor. Par ailleurs, un tel transistor, notamment sans implantations, est plus robuste qu'un transistor classique. Il est par ailleurs préférable, pour se rapprocher davantage d'une réponse sigmoïdale, que chacune des régions de source et de drain soit séparée de la première région de substrat, de la façon indiquée ci-avant. Ladite une au moins des régions de source et de drain peut comprendre à la surface du substrat un matériau semi-conducteur dopé de type de conductivité opposé à celui de la première région du substrat, et être par exemple une fine couche de matériau dopé formée lors d'une étape d'épitaxie. En variante, lorsque la région de substrat sous la région de grille est de type de conductivité P, ladite une au moins des régions de source et de drain peut comprendre à la surface du substrat un matériau métallique. Ce matériau métallique peut par exemple être une couche de siliciure de métal permettant de faire un contact avec la surface du substrat. On peut noter que contrairement à un transistor MOS classique, ce siliciure de métal peut être est formé directement sur un substrat de même type de conductivité que la région du substrat située sous la région de grille. Ainsi, une diode dite « Schottky » est formée entre la région de source ou de drain et la deuxième région du substrat (qui s'étend sous l'espaceur) qui est également de type de conductivité P. Dans l'art antérieur, la région située sous un espaceur est du type de conductivité opposé de celui de la région de canal, il n'est pas possible d'y former une diode. On peut également noter que dans une telle variante de réalisation, le transistor est de type NMOS, les porteurs de charge étant les électrons de la couche de matériau métallique et non des électrons obtenus par un excès d'électrons dû à un dopage de silicium. Il convient de noter qu'en formant préférentiellement à la fois un drain et une source avec un matériau métallique directement sur le substrat, on obtient une réponse ayant quasiment la forme d'une sigmoïde. La dimension de la région de grille comptée selon la direction source-drain est par exemple inférieure ou égale à vingt-huit nanomètres. En formant une région de grille ayant une longueur de vingt-huit nanomètres ou moins, on forme également des espaceurs de petite dimension, et on peut donc contrôler plus facilement la formation des barrières d'énergie sous ces espaceurs en appliquant une tension sur la région de grille. Des barrières d'énergie moins longues peuvent être traversées plus facilement. Tout type de largeur d'espaceur (ou de largeur de deuxième région du substrat) peut être utilisée. Il convient en effet d'élever suffisamment les valeurs des tensions appliquées pour assurer un franchissement des barrières d'énergie par les porteurs de charge. Cela étant, pour des largeurs dépassant la centaine de nanomètres, l'élévation des valeurs de tension peut provoquer des cassures et il est avantageux de limiter cette largeur à une centaine de nanomètres. A titre d'exemple non limitatif, on peut, pour des transistors ayant une largeur de région de grille de 28 nanomètre, former des espaceurs ayant une largeur de l'ordre de 4 nanomètres. Selon un autre aspect, il est proposé un procédé de réalisation d'un transistor MOS comprenant une réalisation sur un substrat d'une région de source, d'une région de drain, d'une région de grille et de régions isolantes d'espacement de part et d'autre de la région de grille, le substrat comportant une première région située sous la région de grille entre les régions isolantes d' espacement. Selon une caractéristique générale de cet aspect, l'une au moins des régions de source et de drain est réalisée de façon à être séparée de la première région du substrat par une deuxième région du substrat située sous une région isolante d'espacement et de même type de conductivité que la première région du substrat. La réalisation de ladite une au moins des régions de source et de drain peut comprendre une épitaxie à la surface du substrat d'un matériau semi-conducteur dopé de type de conductivité opposé à celui de la première région du substrat. La réalisation est dans ce cas particulièrement simple, puisqu'on peut mettre en oeuvre cette étape d' épitaxie directement sur un substrat dans lequel aucune étape d'implantation d'atomes dopants n'a été mise en oeuvre. En variante, lorsque la région de substrat sous la région de grille est de type de conductivité P, la réalisation de ladite une au moins des régions de source et de drain peut comprendre à la surface du substrat une formation d'un matériau métallique. La formation du matériau métallique peut par exemple comprendre un dépôt d'une couche de métal et une siliciuration de cette couche de métal. La formation d'un siliciure de métal est particulièrement avantageuse car contrairement à une couche semi-conductrice dopée, aucun atome dopant ne risque de diffuser vers la région située sous la région de grille du transistor et réduire de ce fait la distance séparant la région de source ou de drain de la région du substrat située sous cette région de grille. Comme indiqué ci-avant, il est préférable que l'autre des régions de source et de drain soit aussi réalisée de façon à être séparée de la première région du substrat par une troisième région du substrat située sous une région isolante d'espacement et de même type de conductivité que la première région du substrat. D'autres avantages et caractéristiques de l'invention apparaîtront à l'étude de la description détaillée de modes de mise en oeuvre et de réalisation, pris à titre d'exemples non limitatifs et illustrés par les dessins annexés sur lesquels : - la figure 1 illustre un exemple de transistor MOS selon l'art antérieur, - la figure 2 illustre un transistor MOS selon un mode de réalisation de l'invention, - les figures 3a, 3b, 3c et 4 à 6 représentent diverses courbes relatives au fonctionnement d'un transistor selon un mode de réalisation de l'invention, et - la figure 7 représente schématiquement un circuit intégré comprenant un réseau de neurones artificiels selon un mode de réalisation de l'invention. Sur la figure 1, on a représenté un transistor TR de type MOS formé selon l'art antérieur. Ce transistor comprend une région de grille G, une région de drain D et une région de source S réalisées sur et dans un substrat SUB par exemple en silicium. Le substrat SUB peut être disposé au dessus d'une région isolante BX, par exemple une région isolante d'une plaque de type SOI « Silicon On Insulator » selon un acronyme anglo-saxon bien connu de l'homme du métier. Chacune des régions de source et de drain comporte une région dopée principale RDO, obtenue par une étape d'implantation, une région faiblement dopée RFD de type « LDD : Lightly Doped Drain » et un siliciure de métal SU. La région de grille G comprend une couche isolante OX, par exemple en dioxyde de silicium ou préférentiellement en matériau à constante diélectrique k élevée (« high-k dielectric » en langue anglaise), recouverte d'une région RG par exemple en silicium polycristallin, elle-même recouverte d'un siliciure de métal SU. De manière classique, des régions isolantes d'espacement ESP sont formées de part et d'autre de la région de grille G et sont situées au dessus de régions du substrat faiblement dopées RFD. En outre, sous la région de grille et entre les espaceurs, on a une région de canal RC qui a un type de conductivité opposé à celui des régions RFD et RDO. On peut noter que d'autres régions dopées peuvent être formées dans le substrat SUB, par exemple les régions RDP, couramment désignées par l'homme du métier sous le vocable anglo-saxon de « pocket », qui permettent notamment d'éviter l'extension des zones de désertion entre les régions RDO et le substrat SUB. Une autre région dopée RDV sous la région de grille peut permettre d'ajuster la tension de seuil du transistor MOS. Des contacts électriques CT ont également été formés sur les zones siliciurées SU des régions de grille G, de source S et de drain D. Sur la figure 2, on a représenté schématiquement un exemple de transistor TR selon l'invention. Ce transistor TR a une région de grille G, une région de drain D, une région de source S et des espaceurs ESP au dessus d'un substrat SUB, par exemple en silicium, par exemple lui-même situé au dessus d'une couche isolante BX. La région de grille peut avoir une longueur inférieure ou égale à vingt-huit nanomètres. Les régions de source et de drain comprennent ici uniquement des couches de siliciure de métal SU directement en contact avec la surface du substrat SUB qui est ici de type de conductivité P. La région dite de canal RC du substrat SUB, située sous la région de grille G et entre les espaceurs ESP, n'est pas en contact avec les régions de drain D et de source S mais est séparée de ces régions de source et de drain par des régions séparatrices RSEP. Les régions séparatrices RSEP sont dans cet exemple de type de conductivité P, tout comme la région RC et l'ensemble du substrat SUB. Il est par ailleurs tout à fait possible mais non indispensable, comme illustré sur la figure 2, de former une zone dopée RDV apte à ajuster la tension de seuil du transistor. On peut noter que, contrairement à un transistor classique, les régions dopées RDO, RFD et RDP n'ont pas été formées. La réalisation du transistor selon l'invention est donc simplifiée, et nécessite moins d'étapes de fabrication. Par ailleurs, les régions de source et de drain sont réalisées (étape 20 figure 2) sans implantation de dopants, par exemple par dépôt de métal puis siliciuration (étape 200) ou bien par épitaxie de matériau dopé (étape 201). On peut donc former des transistors NMOS ou PMOS en adaptant le type de substrat et en supprimant des étapes d'implantation d'atomes dopants. On va maintenant, en se référant plus particulièrement aux figures 3a à 6, décrire des exemples de fonctionnement de ce transistor, notamment au moyen de courbes obtenues par des mesures effectuées sur ce transistor. Plus précisément, la longueur de grille est de vingt-huit nanomètres, les régions de source et de drain sont des régions métalliques en siliciure de cobalt (CoSi2) ou en siliciure de nickel (NiSi2), les espaceurs sont en dioxyde de silicium (SiO2) de permittivité diélectrique 3,9 et ont une largeur de quatre nanomètres, et le diélectrique de grille est en dioxyde de hafnium (Hf02) de permittivité diélectrique 18. Sur la figure 3a, on a représenté de manière schématique et d'une façon différente un transistor TR, similaire à celui illustré sur la figure 2. Aux interfaces entre les siliciures de métal SU des régions de source et de drain et les régions séparatrices, des diodes métal/semiconducteur DD sont formées. La région de grille est représentée ici par une électrode. Le diagramme de la bande de conduction EC à travers la structure de transistor TR est représenté sur la figure 3a. Ce diagramme montre l'apparition de deux barrières d'énergie BAR lors de l'application d'une tension grille source (notée VGS après) de l'ordre par exemple de 1 Volt. Les barrières BAR ont une longueur (selon la direction source-drain) notée ST de l'ordre de la longueur de la région séparatrice RSEP, correspondant à la longueur des espaceurs ESP. Par ailleurs, ici, la tension drain-source, notée VDS, est nulle. Sur la figure 3b, on a représenté le diagramme de la bande de conduction EC à travers la structure de transistor TR lorsque la tension source-drain VDS est non nulle. On a notamment représenté sur cette figure 3b en trait plein la bande de conduction EC pour une valeur VDS égale à 0,1 Volt et une valeur VGS faible, comprise entre 0 et 1 Volt. Les barrières d'énergies BAR peuvent ici être traversées par effet tunnel, VDS étant suffisamment fort et VGS suffisamment faible. Sur la figure 3b, on a également représenté, en trait discontinu, la bande de conduction EC pour une valeur VDS égale à 0,1 Volt et une valeur VGS élevée, par exemple égale à 1 Volt. Les barrières d'énergies BAR ne peuvent pas être traversées par effet tunnel, VGS étant trop élevé. Bien entendu, une application d'une tension VDS ayant une valeur plus élevée, par exemple 1 Volt permettra aux porteurs de charges de traverser les barrières d'énergie BAR. La figure 3c représente l'évolution du courant traversant le transistor (noté IDS) en fonction de VGS. Ici, le cas correspondant à VDS égal à 0,1 Volt et à VGS faible (bande de conduction en trait plein sur la figure 3b) est illustré dans la première partie P1 de la courbe de la figure 3c. La deuxième partie P2 de la figure 3c correspond au non franchissement des barrières d'énergie (bande de conduction en trait discontinu sur la figure 3b). Sur la figure 4, on a représenté les variations du courant IDS traversant le transistor TR en fonction de la tension VDS, pour une tension VGS de valeur constante égale à 1 Volt. Dans une première partie P'1 de la courbe, la tension VDS n'est pas suffisamment élevée pour permettre aux électrons de traverser les barrières BAR, et la valeur du courant reste faible. Dans une deuxième partie P'2 correspondant à une première inflexion de la courbe, le passage des électrons est possible à travers les barrières d'énergie BAR et la région situé sous la région de grille. Il y a alors une injection d'électrons et un passage du courant. Enfin, dans une troisième partie P'3 de la courbe, après une deuxième inflexion, un phénomène de saturation apparaît et la valeur du courant IDS n'augmente plus avec la tension VDS. La courbe représentée de la figure 4 présente une forme sigmoïdale, c'est-à-dire en forme de « S ». Ce type de transistor est donc tout à fait adapté pour être utilisé dans un réseau de neurones artificiels. Il est important de noter que le transistor testé ici, par exemple pour la valeur de tension VGS égale à 1 Volt, présente une valeur de courant IDS de l'ordre de 35 nano ampères. Un transistor classique de mêmes dimensions mais équipé de régions de source et de drain implantées, peut, dans les mêmes conditions, fournir un courant de l'ordre de 700 micro ampères. Outre le fait de présenter une réponse sigmoïdale et d'avoir une construction simplifiée, le transistor décrit ici a une consommation particulièrement faible. Ce transistor est donc particulièrement adapté aux applications faible puissance, par exemple certaines applications portables ou médicales. Sur la figure 5, on a représenté trois courbes Cl, C2 et C3 d'évolution du courant IDS en fonction de la tension VDS, et ce pour trois valeurs de tension VGS, respectivement 1 Volt, 0,8 Volt et 0,5 Volt. On peut noter que l'on peut contrôler la courbe sigmoïdale en modifiant la tension appliquée sur la grille, et par conséquent contrôler la valeur du courant traversant le transistor. Sur la figure 6, on a représenté l'évolution du courant IDS en fonction de la tension VDS, pour une valeur de tension VGS nulle, de manière à déterminer la robustesse d'un transistor (par exemple le transistor TR décrit en se référant à la figure 2). On a notamment représenté cette évolution du courant IDS en fonction de la tension VDS pour des valeurs allant de 0 à 8 Volts, illustré pour une échelle linéaire et pour une échelle logarithmique. On peut noter que le point de cassure PCA correspond à une valeur de tension VDS de 5,8 Volts. Cette valeur est particulièrement élevée. Un transistor classique ayant les mêmes dimensions (c'est-à-dire en technologie 28 nanomètres) et ayant des régions de source et de drain obtenues par implantation d'atomes dopants a généralement un point de cassure correspondant à 3 Volts. On a donc réalisé un transistor plus robuste qu'un transistor classique. Sur la figure 7, on a représenté de manière schématique un circuit intégré CI, comprenant un réseau de neurones artificiels RN. Ce réseau de neurones artificiels RN comprend une pluralité de transistors Ti (seuls trois transistors Ti, T2 et T3, sont représentés ici à des fins de simplification). Chacun des transistors T1-T3 a une structure similaire à celle du transistor TR (préférentiellement avec deux électrodes en siliciure de métal sur un substrat de conductivité P) décrit en se référant à la figure 2, et peut donc ce comporter comme un neurone artificiel. REVENDICATIONS1. Circuit intégré comprenant au moins un transistor MOS ayant un substrat (SUB), une région de source (S), une région de drain (D), une région de grille (G), des régions isolantes d'espacement (ESP) de part et d'autre de la région de grille, le substrat comportant une première région (RC) située sous la région de grille entre les régions isolantes d'espacement, caractérisé en ce que l'une au moins des régions de source et de drain est séparée de la première région du substrat par une deuxième région du substrat (RSEP) située sous une région isolante d'espacement et de même type de conductivité que la première région du substrat. 2. Circuit intégré selon la revendication 1, dans lequel ladite une au moins des régions de source et de drain comprend à la surface du substrat un matériau semi-conducteur dopé de type de conductivité opposé à celui de la première région du substrat. 3. Circuit intégré selon la revendication 1, dans lequel la région de substrat sous la région de grille est de type de conductivité P et ladite une au moins des régions de source et de drain comprend à la surface du substrat un matériau métallique (SU). 4. Circuit intégré selon l'une quelconque des revendications précédentes, dans lequel l'autre des régions de source et de drain est séparée de la première région du substrat par une troisième région du substrat (SEP) située sous une région isolante d'espacement et de même type de conductivité que la première région du substrat. 5. Circuit intégré selon l'une quelconque des revendications 1 à 4, dans lequel la dimension de la région de grille (G) comptée selon la direction source-drain est inférieure ou égale à vingt-huit nanomètres. 6. Circuit intégré selon l'une quelconque des revendications précédentes, comprenant plusieurs transistors MOS interconnectés formant un réseau de neurones artificiels. 7. Procédé de réalisation d'un transistor MOS comprenant une réalisation sur un substrat (SUB) d'une région de source (S), d'une région de drain (D), d'une région de grille (G) et de régions isolantes d'espacement (ESP) de part et d'autre de la région de grille, le substrat comportant une première région (RC) située sous la région de grille entre les régions isolantes d'espacement, caractérisé en ce que l'une au moins des régions de source et de drain est réalisée de façon à être séparée de la première région du substrat par une deuxième région du substrat (RSEP) située sous une région isolante d'espacement et de même type de conductivité que la première région du substrat. 8. Procédé selon la revendication 7, dans lequel la réalisation de ladite une au moins des régions de source et de drain comprend une épitaxie à la surface du substrat d'un matériau semi-conducteur dopé de type de conductivité opposé à celui de la première région du sub strat. 9. Procédé selon la revendication 7, dans lequel la région de substrat sous la région de grille est de type de conductivité P et la réalisation de ladite une au moins des régions de source et de drain comprend à la surface du substrat une formation d'un matériau métallique (SU). 10. Procédé selon la revendication 9, dans lequel la formation du matériau métallique comprend un dépôt d'une couche de métal et une siliciuration de cette couche de métal. 11. Procédé selon l'une quelconque des revendications 7 à 10, dans lequel l'autre des régions de source et de drain est réalisée de façon à être séparée de la première région du substrat par une troisième région du substrat (RSEP) située sous une région isolante d'espacement et de même type de conductivité que la première région du substrat.