FR 2987496 A1 20130830 FR 1251853 A 20120229 CIRCUIT DE PROTECTION CONTRE LES DÉCHARGES ÉLECTROSTATIQUES La présente invention concerne un circuit de 5 protection contre les décharges électrostatiques pour un circuit intégré, et un circuit intégré comprenant un tel circuit de protection. Un circuit intégré (IC) comprenant des circuits internes sensibles peut être soumis à un événement de 10 décharge électrostatique 'DES' ('Electrostatic Discharge' ou 'ESD') qui consiste en une très haute tension appliquée à des broches ou des plages du circuit. Un tel événement peut endommager les circuits et se produire pendant la fabrication, le montage, les essais ou dans le 15 cadre d'une manipulation et d'un fonctionnement normaux du circuit intégré ou d'un produit dans lequel le circuit intégré est incorporé. Des circuits de shuntage ou "shunts", tel qu'un transistor MOSFET de grande taille, sont par conséquent couramment prévus dans un circuit de 20 protection DES pour coupler les rails d'alimentation électrique et de la terre du IC en réponse à une détection d'un événement de décharge électrostatique. La haute tension reçue est ainsi dissipée en traversant le shunt et les circuits sensibles sont protégés de tout 25 endommagement. La figure 1 illustre un circuit intégré IC conventionnel comprenant un circuit de protection contre les décharges électrostatiques EC du même type que le circuit décrit par le brevet US 5,946,177. Le circuit 30 intégré comprend une plage de tension PV couplée à un rail d'alimentation électrique PSR, une plage de terre PG couplée à un rail de terre GSR, et une plage d'entrée/sortie P0. Le circuit intégré IC comprend en outre des circuits internes CT et un circuit de 35 protection contre les décharges électrostatiques EC, tous deux reliés aux rails PSR, GSR. Le circuit de protection EC comprend une entrée 1, un déclencheur 2, un noeud de sortie de déclencheur N3, un circuit de temporisation 3 et un transistor shunt TN1 configuré pour coupler les rails PSR, GSR du circuit 5 intégré IC. L'entrée 1 comprend un noeud d'entrée N1 et des diodes Dl, D2. Le noeud d'entrée N1 est couplé à la plage PO et aux rails PSR, GSR via les diodes Dl, D2 respectivement. Etant donné que les diodes Dl, D2 sont sur le chemin de décharge électrostatique, elles doivent 10 être de dimensions relativement importantes. Le déclencheur 2 comprend une résistance R1 et une capacité Cl en série formant un filtre de transitoires RC, un noeud de détection N2 et un transistor PMOS TP1. La résistance R1 a une borne couplée 15 au rail d'alimentation électrique PSR et une borne couplée au noeud N2. La capacité Cl a une borne couplée au noeud N2 et une borne couplée au rail de terre GSR. Le transistor TP1 a une borne de grille G pilotée par le noeud N2, une borne de source S couplée au rail 20 d'alimentation électrique PSR et une borne de drain D couplée au noeud de sortie de déclencheur N3. Le circuit de temporisation 3 comprend une résistance R2 et une capacité C2. La résistance R2 et la capacité C2 ont chacune une borne couplée au noeud N3 et 25 une borne couplée au rail de terre GSR. La capacité C2 peut être une capacité parasite grille/substrat du transistor TN1 ou une capacité physique. Enfin, le transistor shunt TN1 a une borne de commande (borne de grille G) pilotée par le noeud N3, une borne de drain D 30 couplée au rail d'alimentation électrique PSR et une borne de source S couplée au rail de terre GSR. Le circuit EC assure une protection contre les événements de décharge électrostatique positifs appliqués entre la plage PV et la plage PG à la terre, les 35 événements de décharge électrostatique négatifs appliqués entre la plage GP et la plage PV à la terre, ainsi que les événements de décharge électrostatique entre la plage PO et l'une ou l'autre des plages PV, PG. La figure 2 illustre des tensions V par rapport au temps t en divers points du circuit de protection EC 5 pendant un événement DES. Cinq tensions VP, VG, V1, V2 et V3 sont illustrées aux figures 1 et 2. La tension VP est la tension présente sur le rail d'alimentation électrique PSR, la tension VG est la tension présente sur le rail de terre GSR, et les tensions V1, V2, V3 sont les 10 tensions présentes aux noeuds N1, N2, N3 respectivement. A un instant tl, un événement DES se produit, par exemple en appliquant des sondes entre la plage PO et la plage de terre GP. La tension V1 présente sur la plage PO augmente rapidement. La tension VP présente sur le rail 15 d'alimentation électrique augmente également, mais jusqu'à une valeur de tension de crête bien inférieure à celle de la tension V1 en raison de la chute de tension traversant la diode Dl et de résistances parasites (non représentées) présentes sur les rails. La tension VG sur 20 le rail de terre augmente légèrement, mais est maintenue à un niveau relativement bas par la plage de terre GP, qui est reliée à la terre. La tension V2 sur le noeud N2 est initialement maintenue à un niveau bas, à une valeur de tension 25 inférieure à celle du rail d'alimentation électrique. Par conséquent, le transistor TP1 est à l'état conducteur. Le noeud N3 est ainsi couplé au rail d'alimentation électrique PSR et la tension V3 augmente vers la tension VP, mettant le transistor shunt TN1 dans un état 30 de couplage. Les rails GSR, PSR sont couplés et la tension VP sur le rail d'alimentation électrique diminue. La tension V2 augmente avec un temps de retard fixé par la constante de temps RC déterminée par la résistance R1 et la capacité Cl. Enfin, la tension V2 35 franchit la tension de seuil du transistor TP1, et le transistor TP1 est mis à l'état bloqué, isolant le noeud N3. Le circuit de temporisation 3 maintient le transistor TN1 dans un état conducteur pour toute la durée de l'événement DES, qui peut être de 500 nS ou plus. La tension V3 sur le noeud N3 diminue avec une valeur déterminée par la résistance R2 et la capacité C2. En fonctionnement normal du circuit intégré IC, la tension V2 sur le noeud N2 est à une valeur de tension élevée, maintenant le transistor TP1 à l'état bloqué. Une tension relativement constante appliquée sur le rail d'alimentation électrique PSR et ses légères fluctuations 10 ne sont pas détectées par le déclencheur 2 et, ainsi, ne déclenchent pas le fonctionnement du circuit de protection EC. En outre, la résistance R2 maintient la tension V3 sur le noeud N3 à zéro, de sorte que le transistor shunt TN1 est maintenu à l'état bloqué. Par 15 conséquent, le circuit de protection EC n'interfère pas avec le fonctionnement du circuit intégré IC et des circuits internes CT. Quoi qu'il en soit, la performance du circuit de protection EC dépend en grande partie de la topographie 20 du circuit intégré IC. Par exemple, les plages P0, PV, PG et les entrées 1 sont généralement regroupées dans une région du circuit intégré, par exemple sur la périphérie. Ainsi, bien qu'illustrés comme étant adjacents en figure 1, l'entrée 1, le déclencheur 2 et le shunt TN1 25 peuvent être éloignés les uns des autres, de sorte que la résistance parasite entre l'entrée 1 et le déclencheur 2, et entre le noeud de sortie N3 du déclencheur 2 et la borne de commande (grille G) du shunt TN1, sont très importantes. De ce fait, le courant de verrouillage entre 30 le rail d'alimentation électrique PSR et le rail de terre GSR est réduit. Il peut donc être souhaitable de fournir un circuit de protection contre les décharges électrostatiques avec un courant de verrouillage supérieur qui ne dépende pas 35 de la topographie. Des modes de réalisation de l'invention concernent un circuit de protection contre les décharges électrostatiques configuré pour être couplé à un rail d'alimentation électrique et à un rail de terre d'un circuit intégré et comprenant au moins un shunt configuré pour coupler les rails, et un déclencheur configuré pour 5 fournir sur une sortie une tension de commande de shunt à une borne de commande du shunt pour mettre le shunt dans un état de couplage lorsqu'un événement de décharge électrostatique est détecté sur l'un des rails. Le circuit comprend en outre un moyen survolteur agencé 10 entre la sortie du déclencheur et la borne de commande du shunt pour élever la tension de commande de shunt. Selon un mode de réalisation, le moyen survolteur est un circuit de décalage de niveau recevant une haute tension de décharge électrostatique sur au moins une 15 entrée d'alimentation. Selon un mode de réalisation, le moyen survolteur est configuré pour recevoir au moins deux hautes tensions de décharge électrostatique sur les entrées d'alimentation, et le circuit comprend une diode agencée 20 entre chaque entrée d'alimentation du moyen survolteur et un point d'application de la haute tension. Selon un mode de réalisation, le circuit comprend en outre une première diode agencée entre la sortie du moyen survolteur et la borne de commande du shunt. 25 Selon un mode de réalisation, le circuit comprend en outre une seconde diode agencée entre la sortie du déclencheur et une entrée du moyen survolteur. Selon un mode de réalisation, le circuit comprend en outre une résistance avec une borne couplée au rail de 30 terre et une borne couplée à une borne de commande du shunt. Des modes de réalisation de l'invention concernent également un circuit intégré comprenant des circuits internes devant être protégés des décharges 35 électrostatiques, des rails d'alimentation électrique et de terre, au moins une plage, et un circuit de protection contre les décharges électrostatiques selon un mode de réalisation de l'invention. Selon un mode de réalisation, au moins une plage est couplée au moyen survolteur de sorte qu'une haute 5 tension de décharge électrostatique reçue sur la plage alimente de manière électrique le moyen survolteur. Des modes de réalisation de l'invention concernent également une puce de semi-conducteur comprenant un circuit intégré selon un mode de réalisation de 10 l'invention. Des modes de réalisation de l'invention concernent également un dispositif comprenant une puce de semiconducteur selon un mode de réalisation de l'invention. Des modes de réalisation de l'invention concernent 15 également un procédé de protection d'un circuit intégré comprenant un circuit de protection contre les décharges électrostatiques d'un événement de décharge électrostatique, comprenant les étapes consistant à : recevoir une haute tension à un certain point du circuit 20 de protection, détecter que la haute tension est une tension d'événement de décharge électrostatique, et déclencher un dispositif de shunt pour coupler un rail d'alimentation électrique et un rail de terre du circuit intégré pour décharger la haute tension. Le procédé 25 comprend en outre une étape d'élévation d'une tension de commande de shunt déclenchant le dispositif de shunt à une tension supérieure au moyen d'un moyen survolteur. Selon un mode de réalisation, le procédé comprend en outre les étapes consistant à alimenter le moyen 30 survolteur avec la tension d'événement de décharge électrostatique, et décaler le niveau de la tension de déclenchement à un niveau de tension supérieur. Des modes de réalisation de la présente invention font maintenant l'objet d'une description faite à titre 35 non limitatif en relation avec les dessins joints, parmi lesquels : - la figure 1, précédemment décrite, illustre un circuit intégré comprenant un circuit de protection contre les décharges électrostatiques conventionnel, - la figure 2, précédemment décrite, illustre des 5 tensions en fonction du temps en divers points du circuit de protection de la figure 1, - la figure 3 illustre un circuit intégré comprenant un circuit de protection contre les décharges électrostatiques selon un mode de réalisation de la 10 présente invention, - la figure 4 illustre un circuit intégré comprenant un circuit de protection contre les décharges électrostatiques selon un autre mode de réalisation de la présente invention, 15 - la figure 5 illustre des tensions en fonction du temps en divers points du circuit de protection de la figure 4, - la figure 6, est un schéma de principe d'une partie du circuit de protection de la figure 4, - la figure 7 illustre une partie d'un circuit de 20 protection contre les décharges électrostatiques selon un autre mode de réalisation, - la figure 8 illustre une puce de semi-conducteur comprenant un circuit intégré avec un circuit de protection contre les décharges électrostatiques selon la 25 présente invention, et - la figure 9 illustre un dispositif comprenant une puce de semi-conducteur selon la figure 8. La figure 3 illustre un circuit intégré IC1 comprenant un circuit de protection contre les décharges 30 électrostatiques EC1 selon un mode de réalisation de la présente invention. Le circuit intégré IC1 comprend une plage de tension PV couplée à un rail d'alimentation électrique PSR, une plage de terre GP couplée à un rail de terre GSR, et une plage d'entrée/sortie Pl. Le circuit 35 intégré IC comprend en outre des circuits internes (non représentés en figure 3) et le circuit de protection EC1, tous deux reliés aux rails PSR, GSR. Les circuits internes peuvent être n'importe quel type de circuits conventionnels pour lesquels on souhaite assurer une protection contre les événements DES, tels un plan mémoire, un microprocesseur, etc. Ils ne feront pas l'objet d'une discussion plus approfondie. Le circuit de protection EC1 comprend une entrée 11, un déclencheur 12, un noeud de sortie de déclencheur N13, un circuit de temporisation 13 et un transistor shunt TN1 couplant les rails. En outre, un survolteur VB est agencé entre la sortie (N13) du déclencheur 12 et la borne de commande (borne de grille G) du transistor shunt TN1. L'entrée 11 comprend un noeud d'entrée N11, une diode Dl et une diode D2. Le noeud d'entrée Nll est couplé à la plage Pl, à la cathode de la diode D1 (dont l'anode est couplée au rail d'alimentation électrique PSR) et à l'anode de la diode D2 (dont la cathode est couplée au rail de terre GSR). Le déclencheur 12 comprend une résistance R1 et une capacité Cl en série formant un filtre de transitoires RC, un noeud de détection N12 et un transistor PMOS TP1. La résistance R1 a une borne couplée au rail d'alimentation électrique PSR et une borne couplée au noeud N12. La capacité Cl a une borne couplée au noeud N12 et une borne couplée au rail de terre GSR. Le transistor TP1 a une borne de grille G pilotée par le noeud N12, une borne de source S couplée au rail d'alimentation électrique PSR et une borne de drain D couplée au noeud de sortie de déclencheur N13. Le circuit de temporisation 13 comprend une résistance R2 et une capacité C2. La résistance R2 et la capacité C2 ont chacune une borne couplée au noeud N13 et une borne couplée au rail de terre GSR. La capacité C2 peut être une capacité parasite grille/substrat du transistor TN1 ou une capacité physique. Le survolteur VB a une entrée I couplée au noeud N13 et une sortie O couplée à la borne de commande (borne de grille G) du transistor TN1. Le transistor TN1 a en outre une borne de drain D couplée au rail d'alimentation électrique PSR et une borne de source S couplée au rail de terre GSR. La tension VP est la tension présente sur le rail d'alimentation électrique PSR, la tension VG est la tension présente sur le rail de terre GSR, et les tensions V11, V12, V13 sont les tensions présentes sur les noeuds N11, N12, N13 respectivement. Le survolteur VB fournit une tension de commande de shunt V14, élevée par rapport à la tension de sortie du déclencheur V13, pour piloter le transistor shunt TN1. La figure 4 illustre un circuit intégré 102 comprenant un circuit de protection contre les décharges électrostatiques EC2 selon un autre mode de réalisation de la présente invention. Le circuit intégré 102 comprend une plage de tension PV couplée à un rail d'alimentation électrique PSR, une plage de terre GP couplée à un rail de terre GSR, une plage d'entrée/sortie P2, des circuits internes (non représentés) et le circuit de protection EC2, tous deux reliés aux rails PSR, GSR. Comme précédemment, le circuit de protection EC2 comprend l'entrée 11, le déclencheur 12, le noeud de sortie de déclencheur N13 et le circuit de temporisation 13, qui sont les mêmes que ceux décrits plus haut en relation avec la figure 3, et ne feront pas l'objet d'une nouvelle description. Le circuit de protection EC2 comprend en outre deux transistors shunts TN1, TN2, un survolteur VB' et un rail de déclenchement TR. Chaque transistor TN1, TN2 a une borne de drain D couplée au rail d'alimentation électrique PSR, une borne de source S couplée au rail de terre GSR, et une borne de commande (borne de grille G) couplée au rail de déclenchement TR. Le rail de déclenchement TR est couplé au noeud N13 et à l'entrée I et à la sortie O du survolteur VB'. Le survolteur VB' est un circuit de décalage de niveau alimenté par la tension appliquée à la plage Pl. L'homme de l'art comprendra que le nombre et l'agencement des transistors shunts, ici les transistors TN1, TN2, peut varier en fonction de l'application, de la topographie du circuit intégré, des spécifications de taille du transistor MOSFET, etc. Le circuit de protection EC2 comprend facultativement des diodes D3, D4 et une résistance R3. La diode D3 est agencée sur la sortie O du survolteur VB', de sorte que sa cathode est couplée à la sortie O et que son anode est reliée au rail de déclenchement TR. La diode D4 est agencée de sorte que sa cathode est couplée au noeud N13 et que son anode est couplée au rail de déclenchement TR. La résistance R3 a une borne couplée au rail de terre GSR et une borne couplée au rail de déclenchement TR. La diode D3 empêche la tension sur le rail de déclenchement TR d'influencer le survolteur VB'. La diode D4 empêche la tension sur le rail de déclenchement TR de polariser à l'inverse le transistor TP1 du déclencheur 12. Etant donné qu'elles ne sont pas sur le chemin de décharge électrostatique, les diodes D3, D4 peuvent être de petites dimensions. Par conséquent, les diodes D3, D4 n'affectent pas beaucoup la taille du circuit de protection contre les décharges électrostatiques. Enfin, la résistance R3 maintient la tension sur le rail de déclenchement TR à la terre pendant le fonctionnement normal du circuit intégré IC. La tension sur le rail de déclenchement TR serait sinon dans un état flottant, qui pourrait entraîner des fuites de tension via les transistors shunts TN1, TN2. Comme précédemment, la tension VP est la tension présente sur le rail d'alimentation électrique PSR, la tension VG est la tension présente sur le rail de terre GSR et les tensions V11, V12, V13 sont les tensions présentes sur les noeuds N11, N12, N13 respectivement. La tension V14 est une tension de commande de shunt présente sur le rail de déclenchement TR et une tension V15 est une tension fournie sur la sortie O du survolteur VB'. La figure 5 illustre des tensions V (VP, VG, V11, 5 V12, V13, V14, V15) par rapport au temps t en divers points du circuit de protection EC2 selon la figure 5 pendant un événement DES. A un instant tl, un événement DES se produit, par exemple en appliquant des sondes entre la plage P2 et la plage de terre GP. La 10 tension V11 présente sur la plage P2 augmente rapidement. La tension VP présente sur le rail d'alimentation électrique augmente également, mais jusqu'à une valeur de tension de crête bien inférieure à celle de la tension V11 en raison de la chute de tension traversant 15 la diode D1 et des résistances parasites (non représentées) présentes dans les rails métalliques. La tension VG sur le rail de terre augmente légèrement, mais est maintenue à un faible niveau par la plage de terre GP, qui est reliée à la terre. 20 La tension V12 sur le noeud N12 est initialement maintenue à un niveau bas, à une valeur de tension inférieure à celle du rail d'alimentation électrique. Par conséquent, le transistor TP1 est à l'état conducteur. Le noeud N13 est ainsi couplé au rail d'alimentation 25 électrique PSR, et la tension V13 augmente vers la tension VP. La tension V14 sur le rail de déclenchement TR est appliquée à l'entrée du survolteur VB', et est élevée jusqu'à la valeur de la tension alimentant le 30 survolteur VB', ici la tension V11. La tension V15 fournie sur la sortie du survolteur VB' égale la tension V11 après un certain retard, en fonction de la topographie et des éléments du circuit de protection. La tension V15 est appliquée à travers la diode D3 au rail 35 de déclenchement TR et augmente la tension V14. La tension V14 est par conséquent maintenue à une tension supérieure à celle indiquée comme tension V3 en figure 2. La tension V14 est appliquée aux bornes de commande des transistors shunts TN1, TN2. Les transistors TN1, TN2 sont mis dans un état de couplage, couplant les rails GSR, PSR. La haute tension due à l'événement DES est ainsi dissipée. En résumé, la tension de commande de shunt V14 élevée assure une meilleure protection contre les décharges électrostatiques grâce à l'augmentation du courant de verrouillage, et peut être exploitée en améliorant les marges de performance cibles et/ou en réduisant la taille des transistors shunts TN1, TN2. En figure 5, on peut remarquer qu'il y a une baisse ou un "rebond" dans les tensions VP, V11, V12, V13, et V15 peu après le début de l'événement DES, par exemple 15 nS après l'instant t1. Ce rebond est dû à l'augmentation du courant de verrouillage des transistors TN1, TN2 causant une augmentation de tension dans l'inductance de décharge électrostatique. En outre, la crête de la rampe de tension de la tension V11 se produit légèrement après la crête de la rampe de tension de la tension Vl. Enfin, l'élévation de tension prévue par l'invention diminue la quantité de contrainte de tension présente sur la plage d'entrée/sortie P2 par rapport à la terre du circuit intégré, par exemple de plusieurs volts. La figure 6 est un schéma de principe du survolteur VB', qui est un dispositif de décalage de niveau dans le mode de réalisation décrit en relation avec la figure 4. Le survolteur VB' comprend l'entrée I, la sortie O, deux transistors PMOS TP3, TP4, deux transistors NMOS TN3, TN4, un inverseur INV et une entrée d'alimentation électrique PI. L'entrée I est couplée à la borne de grille G du transistor TN3 et à l'entrée de l'inverseur INV. La sortie de l'inverseur INV est couplée à la borne de grille G du transistor TN4. Les transistors TN3, TN4 ont chacun une borne de source S couplée à la terre. Le transistor TN3 a une borne de drain D couplée à la borne de drain D du transistor TP3 et à la borne de grille G du transistor TP4. Le transistor TN4 a une borne de drain D couplée à la borne de drain D du 5 transistor TP4, à la borne de grille G du transistor TP3, et à la sortie O. Enfin, les transistors TP3, TP4 ont chacun une borne de source S couplée à l'entrée d'alimentation PI. L'entrée d'alimentation PI reçoit la tension V11, de sorte que le survolteur VB' est alimenté 10 de manière électrique par la tension V11, qui est la tension appliquée à la plage P2. Lorsque l'entrée I est au 0 logique, le transistor TN3 est à l'état bloqué, et le transistor TN4 est à l'état conducteur, reliant la sortie O à la terre. Le 15 transistor TP3 reçoit le 0 logique sur sa borne de grille, et est mis à l'état conducteur, couplant la tension présente sur l'entrée d'alimentation à la borne de grille du transistor TP4, qui est mis à l'état bloqué, de sorte que la sortie O reste à zéro. 20 Si toutefois un 1 logique est appliqué à l'entrée I, le transistor TN3 est mis à l'état conducteur, reliant la borne de grille du transistor TP4 à la terre, le mettant à l'état conducteur. La sortie O est ensuite mise à la tension V11 (sans tenir compte des 25 tensions de seuil). Au contraire, la borne de grille du transistor TN4 reçoit le 0 logique, le mettant à l'état bloqué, et le transistor TP3 est également à l'état bloqué. Il est à noter qu'en fonctionnement normal du 30 circuit intégré IC2, une valeur de tension fournie sur la plage P2 sera également fournie à l'entrée d'alimentation PI du survolteur VB'. Il est possible de prévoir à cet effet un moyen de désactivation du survolteur VB' en fonctionnement normal, tel qu'un moyen pour garder la 35 borne de grille du transistor TN4 reliée à une haute tension, maintenant le transistor TN4 à l'état conducteur et la sortie O du survolteur à la terre. La figure 7 illustre une partie d'un circuit de protection contre les décharges électrostatiques EC3 d'un circuit intégré 103 selon un autre mode de réalisation. Le circuit EC3 comprend des plages P3, P4, un survolteur VB" et des diodes D5, D6. Les plages P3, P4 sont chacune couplées aux cathodes des diodes D5, D6 respectivement, et les tensions d'alimentation V31, V41 aux entrées d'alimentation du survolteur VB". La figure 8 illustre une puce de semi-conducteur CH 10 comprenant un circuit intégré IC' (IC1, 102, IC3) avec un circuit de protection contre les décharges électrostatiques EC' (EC1, EC2, EC3) selon un mode de réalisation de la présente invention. Le circuit intégré IC' comprend en outre des circuits internes CT et une 15 pluralité de plages P. Les rails d'alimentation électrique et de terre ne sont pas représentés en figure 8. La figure 9 illustre un dispositif DV, tel qu'une carte à puce, comprenant la puce de semi-conducteur CH et 20 des plages de contact CP pour établir un contact avec des plages (non représentées en figure 9) de la puce. L'homme de l'art comprendra que le circuit de protection contre les décharges électrostatiques selon la présente invention est susceptible de différentes 25 configurations, particulièrement de l'entrée 11, du déclencheur 12 et du circuit de temporisation 13. Par exemple, il est possible d'intervertir la résistance R1 et la capacité Cl de sorte que la capacité Cl ait une borne couplée au rail d'alimentation électrique et que la 30 résistance R1 ait une borne couplée au rail de terre GSR, de remplacer le transistor TP1 par un ou plusieurs inverseurs, de supprimer le circuit de temporisation 13, etc. En outre, les divers éléments du circuit de 35 protection contre les décharges électrostatiques, tels que l'entrée, le déclencheur et le circuit de temporisation, peuvent être éloignés les uns des autres, en intercalant d'autres éléments, tels que des plages et les circuits internes. Enfin, les entrées 11, bien que décrites comme faisant partie des circuits de protection, peuvent en variante être considérées comme faisant partie des circuits des plages Pl, P2, P3, P4, PV, GP. Enfin, l'homme de l'art comprendra en outre qu'un survolteur sous la forme d'un circuit de décalage de niveau peut être mis en oeuvre différemment, par exemple au moyen de différentes configurations des transistors NMOS et PMOS. En conséquence, la mise en oeuvre d'un circuit de décalage de niveau comme survolteur dans un circuit de protection contre les décharges électrostatiques n'est pas limitée au mode de réalisation illustré en figure 6. REVENDICATIONS1. Circuit de protection contre les décharges électrostatiques (EC', EC1, EC2, EC3) configuré pour être couplé à un rail d'alimentation électrique (PSR) et à un rail de terre (GSR) d'un circuit intégré (IC', IC1, IC2, IC3) et comprenant : - au moins un shunt (TN1, TN2) configuré pour coupler les rails, et - un déclencheur (12) configuré pour fournir sur une sortie (N13) une tension de commande de shunt (V14) à une borne de commande (G) du shunt pour mettre le shunt dans un état de couplage lorsqu'un événement de décharge électrostatique est détecté sur l'un des rails, caractérisé en ce que le circuit comprend en outre un moyen survolteur (VB, VB', VB") agencé entre la sortie (N13) du déclencheur (12) et la borne de commande du shunt (TN1, TN2) pour élever la tension de commande de shunt (V14). 2. Circuit selon la revendication 1, dans lequel le moyen survolteur est un circuit de décalage de niveau (VB', VB") recevant une haute tension de décharge électrostatique (V11, V31, V41) sur au moins une entrée d'alimentation (PI). 3. Circuit selon la revendication 2, dans lequel le moyen survolteur (VB") est configuré pour recevoir au moins deux hautes tensions de décharge électrostatique (V31, V41) sur les entrées d'alimentation, et le circuit comprend une diode (D5, D6) agencée entre chaque entrée d'alimentation du moyen survolteur et un point d'application (P3, P4) de la haute tension. 4. Circuit selon l'une des revendications 1 à 3, comprenant en outre une première diode (D3) agencée entrela sortie du moyen survolteur (VB', VB") et la borne de commande (G, TR) du shunt (TN1, TN2). 5. Circuit selon l'une des revendications 1 à 4, 5 comprenant en outre une seconde diode (D4) agencée entre la sortie (N13) du déclencheur (12) et une entrée (I) du moyen survolteur (VB', VB"). 6. Circuit selon l'une des revendications 1 à 5, 10 comprenant en outre une résistance (R3) avec une borne couplée au rail de terre (GSR) et une borne couplée à une borne de commande (G, TR) du shunt (TN1, TN2). 7. Circuit intégré (IC', IC1, IC2, IC3) comprenant des 15 circuits internes (CT) devant être protégés des décharges électrostatiques, des rails d'alimentation électrique et de terre (PSR, GSR), au moins une plage (Pl, P2, P3, P4, PV, PG), et un circuit de protection contre les décharges électrostatiques (ES1, ES2, ES3) selon l'une des 20 revendications 1 à 6. 8. Circuit intégré selon la revendication 7, dans lequel au moins une plage (P2, P3, P4) est couplée au moyen survolteur (VB', VB") de sorte qu'une haute tension de 25 décharge électrostatique reçue sur la plage alimente de manière électrique le moyen survolteur. 9. Puce de semi-conducteur (CH) comprenant un circuit intégré selon l'une des revendications 7 ou 8. 30 10. Dispositif (SC) comprenant une puce de semiconducteur (CH) selon la revendication 9. 11. Procédé de protection d'un circuit intégré (IC', IC1, 35 IC2, IC3) comprenant un circuit de protection contre les décharges électrostatiques (EC', EC1, EC2, EC3) d'unévénement de décharge électrostatique, comprenant les étapes consistant à : - recevoir une haute tension à un certain point (N11, PSR, GSR) du circuit de protection, - détecter (12) que la haute tension est une tension d'événement de décharge électrostatique, et - déclencher un dispositif de shunt (TN1, TN2) pour coupler un rail d'alimentation électrique (PSR) et un rail de terre (GSR) du circuit intégré pour décharger la 10 haute tension, caractérisé en ce qu'il comprend une étape d'élévation d'une tension de commande de shunt (V14) déclenchant le dispositif de shunt à une tension supérieure au moyen d'un moyen survolteur (VB, VB', VB"). 15 12. Procédé selon la revendication 11, comprenant en outre les étapes consistant à : - alimenter le moyen survolteur (VB', VB") avec la tension d'événement de décharge électrostatique, et 20 - décaler le niveau de la tension de déclenchement (V14) à un niveau de tension supérieur.