FR 2997791 A1 20140509 FR 1260574 A 20121108 Le présent document concerne une cellule mémoire programmable électriquement pour un composant semi-conducteur. Il concerne aussi un composant en tant que tel comprenant plusieurs cellules mémoires, comme une mémoire programmable électriquement par exemple. Enfin, il porte aussi sur un procédé de fabrication d'une telle cellule mémoire et d'une telle mémoire programmable électriquement. Selon une architecture répandue de l'état de la technique, une mémoire effaçable et programmable électriquement de type EEPROM ou FLASH, dont une partie est schématiquement représentée par les figures 1 et 2 à titre d'exemple, comprend des cellules mémoires Cij organisées dans un plan mémoire selon une matrice de n X m cellules disposées en n rangées (ou lignes) et m colonnes, chacune se trouvant à l'intersection d'une ligne de mots et d'une ligne de bit. Dans une telle mémoire, chaque cellule Cij, plus particulièrement visible sur la figure 2, peut contenir une information. Pour cela, chaque cellule comprend un transistor de mémorisation TM qui comprend une zone spécifique prévue pour piéger ou libérer une charge électrique, représentative de l'information binaire, qui peut être modifiée électriquement par l'intermédiaire d'électrodes de la cellule lors par exemple d'une opération d'écriture ou d'une opération d'effacement. Une telle cellule Cij comprend de plus un second transistor, appelé transistor d'accès ou de sélection TS, qui participe aux opérations de commande de la cellule mémoire. Plus précisément, la partie de mémoire EEPROM représentée par la figure 1 à titre d'exemple comprend deux colonnes et quatre rangées, auxquelles sont associées quatre lignes de mot de 8 bits WL; à W14+3. Sur chacune de ces rangées, la partie de mémoire comprend en fait huit lignes de bit (respectivement BLO à BL7 et BL8 à BL15) reliées à huit cellules mémoires. Dans cet exemple représenté, ces huit cellules disposées à chaque intersection d'une colonne et d'une rangée forment ainsi un octet ou mot de mémoire. La figure 2 représente plus précisément un tel octet de mémoire. Chaque cellule mémoire de cet octet, telle que la cellule CR) mise en évidence, comprend un transistor de mémorisation TM et un transistor de sélection TS comme rappelé ci-dessus. Le transistor de sélection a sa grille G connectée à la ligne de mot W14, son drain D connecté à une ligne de bit BLo et sa source S connectée au drain D du transistor de mémorisation TM. Ce transistor de mémorisation a sa source commune LS connectée à une ligne de source LS et sa grille de contrôle G connectée à une ligne de contrôle de grille CGLo. On note donc que chaque cellule mémoire Cij comprend donc quatre électrodes reliées au reste de l'architecture mémoire. La réalisation d'un composant semi-conducteur comme une mémoire non volatile telle que décrite ci-dessus nécessite la fabrication des différentes cellules, considérées individuellement, le plus simplement possible. Ensuite, il faut aussi permettre la réalisation des connexions électriques des quatre électrodes de chaque cellule pour former un composant électrique comprenant plusieurs cellules, comme dans le cas de la mémoire EEPROM. Dans les mémoires embarquées fabriquées par un procédé de type CMOS, permettant d'intégrer ces mémoires dans des circuits intégrés, le procédé naturel de fabrication repose sur différentes étapes classique dont une gravure isotropique spéciale permettant d'enlever une partie des espaceurs en silicium polycristallin utilisés. Une cellule de l'état de la technique, représentée sur la figure 3, comprend un premier transistor de sélection accessible par notamment une grille de sélection 3 formées par un film de polysilicium. Cette grille de sélection 3 est séparée du substrat 1, de type plaque de silicium, par une couche isolante 2 diélectrique, un film d'oxyde. La cellule comprend de plus un transistor de mémorisation, comprenant une zone de piégeage de charge 4. Cette zone de piégeage de charge 4 est disposée en partie latéralement, entre la grille de sélection 3 et une grille de contrôle 5. Elle est aussi séparée de ces deux grilles par des zones isolantes. Enfin, la cellule comprend latéralement une zone de source 6 et une zone de drain 7. Des espaceurs latéraux 8 recouvrent latéralement la zone centrale superposée au substrat et disposée entre les zones de source et drain. Les figures 4 à 12 illustrent schématiquement des vues en coupe transverse d'une cellule selon plusieurs étapes d'un procédé de fabrication d'une telle cellule. La figure 4 représente une situation de début de procédé dans laquelle une première couche en matériau diélectrique 2 a été disposée sur un substrat 1, puis une seconde couche 3 en polysilicium. La figure 5 représente le résultat obtenu après une étape de gravure latérale de la structure de la figure 4. Ensuite, une couche 4 est disposée sur le contour supérieur de toute cette structure, pour atteindre le résultat représenté en figure 6. Cette couche 4 peut se présenter sous la forme d'un ensemble de couches permettant le piégeage de charges électriques. Ensuite, un dépôt de polysilicium, suivi d'une étape de gravure, permet de réaliser des zones de type espaceurs 5, 5' sur les deux flancs de la grille précédemment réalisée, pour obtenir le résultat de la figure 7. La zone de droite ou espaceur sur cette figure 7 est destinée à former la grille de contrôle 5 de la cellule mémoire. Le procédé comprend alors une étape supplémentaire qui consiste à enlever la zone 5' formée sur la gauche de la figure 7, symétriquement à la partie droite de la structure, ainsi que la couche diélectrique 4 sur cette partie gauche au-dessus du substrat 1, pour obtenir le résultat de la figure 8. Pour cela, une étape de photomasquage permet de graver de manière isotrope la zone 5' à éliminer. En complément, la couche diélectrique 4 qui repose horizontalement sur le substrat 1 et qui dépasse de la grille de contrôle 5 est de même supprimée, pour permettre la future siliciuration des grilles et des zones actives. Finalement, le résultat obtenu est représenté en figure 9. Ensuite, des espaceurs latéraux 8 sont formés, selon une procédure classique en technologie CMOS, pour obtenir le résultat représenté par la figure 10, puis la surface supérieure de cet ensemble est traitée pour former des couches conductrices de siliciure 9 au niveau des futures électrodes de la cellule mémoire, comme représenté sur la figure 11, sur lesquelles sont finalement ajoutés des contacts 10, pour atteindre la forme finale de la structure représentée par la figure 12. En remarque, ce procédé inclut aussi la formation des zones de source 6 et drain 7 par différentes méthodes de dopage connues et non décrites ici. Le résultat obtenu représenté par la figure 12 consiste donc en une cellule comprenant deux transistors et quatre électrodes 10 respectivement reliées aux zones de source 6, de drain 7, de grille de sélection 3 et de grille de contrôle 5. Ce procédé de fabrication présente l'inconvénient d'être complexe, difficile à intégrer dans la logique CMOS, sans ajouter de nombreuses étapes, et de rendre difficile la réalisation des liaisons électriques entre les électrodes des différentes cellules dans un composant semi-conducteur de type mémoire non volatile. Ainsi, il existe un besoin d'améliorer la structure de tels composants semi- conducteurs, notamment de simplifier leur procédé de fabrication pour réduire leur coût, tout en atteignant des composants fiables, performants, et peu encombrants. A cet effet, l'invention repose sur un procédé de fabrication d'au moins une cellule d'un composant semiconducteur comprenant une étape de positionnement d'une première couche conductrice de type polysilicium sur un substrat, au-dessus d'une couche isolante de type oxyde, caractérisé en ce qu'il comprend une étape comprenant la réalisation d'au moins une tranchée au sein de la première couche conductrice pour former deux parties conductrices distinctes non reliées électriquement destinées à former deux grilles de transistor de respectivement deux cellules jumelles distinctes. La tranchée peut séparer la première couche conductrice en deux parties conductrices symétriquement réparties autour de la tranchée, dont la largeur représente l'espace suffisant pour le positionnement d'un contact électrique. Le procédé peut comprendre une étape de dépôt d'une couche comprenant un matériau de piégeage de charges au-dessus de la couche conductrice avant la réalisation de la tranchée. Le procédé de fabrication d'au moins une cellule peut comprendre une étape d'ajout d'une seconde couche conductrice de type polysilicium au-dessus de la couche comprenant un matériau de piégeage de charges, puis une étape de gravure pour obtenir des parties conductrices latérales à la manière d'espaceurs. Le procédé de fabrication d'au moins une cellule peut comprendre une étape de formation d'espaceurs de part et d'autre des parois latérales verticales de respectivement les deux structures gauche et droite formées autour de la tranchée centrale. Le procédé de fabrication d'au moins une cellule peut comprendre une étape de dépôt de siliciure et/ou d'électrodes, au niveau d'une partie conductrice obtenue par le dépôt de la première couche conductrice et au niveau d'une partie conductrice latérale obtenue par la dépôt de la seconde couche conductrice, et de part et d'autre de ces parties conductrices au niveau de zones de source et drain. Le procédé de fabrication d'au moins une cellule peut former deux cellules jumelles partageant une électrode commune de source ou de drain dans la partie centrale entre ses deux cellules jumelles. L'invention porte aussi sur un procédé de fabrication d'un composant semiconducteur de type mémoire non volatile programmable électriquement, caractérisé en ce qu'il comprend la réalisation de plusieurs cellules mémoire par un procédé de fabrication tel que décrit précédemment. Le procédé de fabrication d'un composant semi-conducteur peut comprendre une étape de dépôt d'une première couche conductrice sur un substrat, au-dessus d'une couche isolante, cette couche conductrice présentant une forme en U définissant une encoche orientée dans une direction longitudinale pour former une première zone de gestion des cellules mémoire et une seconde zone pour la formation des cellules mémoire, le substrat intégrant des zones d'isolation orientées dans une direction transversale pour isoler électriquement les futures cellules mémoire. Le procédé de fabrication d'un composant semi-conducteur peut comprendre les étapes supplémentaires suivantes : a. Dépôt d'une couche comprenant un matériau de piégeage de charges sur la structure précédemment formée ; b. Dépôt d'une seconde couche conductrice au-dessus de cette couche comprenant un matériau de piégeage de charges; c. Réalisation d'une ou plusieurs tranchées centrale ; d. Gravure de la seconde couche conductrice au niveau de la seconde zone pour former des parties conductrices latérales en forme d'espaceurs séparées de la première couche conductrice par une partie isolante sensiblement verticale de la couche comprenant un matériau de piégeage de charges ; e. les parties conductrices latérales restant en contact avec la seconde couche conductrice au niveau de la première zone pour former au moins une électrode de contrôle de grille des cellules mémoire de la seconde zone ; f. la première couche conductrice restant accessible au niveau de la première zone pour former au moins une électrode de sélection des cellules mémoire de la seconde zone. Le procédé de fabrication d'un composant semi-conducteur tel que décrit ci-dessus peut être appliqué pour fabriquer une mémoire non volatile programmable électriquement de type EEPROM. Ces objets, caractéristiques et avantages de la présente invention seront exposés en détail dans la description suivante d'un mode d'exécution particulier fait à titre non-limitatif en relation avec les figures jointes parmi lesquelles : La figure 1 représente schématiquement la structure d'une partie de mémoire programmable électriquement selon un état de la technique. La figure 2 représente schématiquement un octet de la mémoire 30 programmable électriquement de la figure 1 selon l'état de la technique. 25 2 99 7791 8 La figure 3 représente schématiquement une vue en coupe d'une cellule mémoire selon un état de la technique. Les figures 4 à 12 représentent des vues en coupe de la cellule mémoire 5 selon l'état de la technique représenté à la figure 3 selon différentes étapes d'un procédé de fabrication. Les figures 13 à 20 représentent des vues en coupe d'une cellule mémoire selon un mode de réalisation de l'invention pour différentes étapes d'un 10 procédé de fabrication selon un mode de réalisation de l'invention. La figure 21 représente une vue en perspective d'une partie de mémoire programmable électriquement comprenant des cellules mémoire selon un mode de réalisation de l'invention lors d'une étape d'un procédé de 15 fabrication selon un mode de réalisation de l'invention. Les figures 21a et 21b représentent des vues en coupe respectivement selon des plans transversaux A-A et B-B de la partie de mémoire programmable électriquement comprenant des cellules mémoire selon un 20 mode de réalisation de l'invention lors de l'étape de fabrication représentée par la figure 21. La figure 21c représente une vue de dessus de la partie de mémoire programmable électriquement comprenant des cellules mémoire selon un mode de réalisation de l'invention lors de l'étape de fabrication représentée par la figure 21. Les figures 22a à 26a et 22b à 26b représentent des vues en coupe respectivement selon des plans transversaux A-A' et B-B' de la partie de 30 mémoire programmable électriquement comprenant des cellules mémoire selon un mode de réalisation de l'invention lors de différentes étapes d'un procédé de fabrication selon un mode de réalisation de l'invention. La figure 26c représente une vue de dessus de la partie de mémoire programmable électriquement comprenant des cellules mémoire selon un mode de réalisation de l'invention. Les figures 13 à 20 représentent donc schématiquement différentes étapes d'un procédé de fabrication d'une cellule mémoire selon un mode de réalisation. Les figures 13 à 15 représentent des étapes similaires à celles illustrées par les figures 4 à 6 de la solution de l'état de la technique. Ces étapes permettent d'obtenir la structure représentée par la figure 15, sur laquelle une couche conductrice 13 de polysilicium est déposée sur un substrat 11, et gravée pour former un îlot central de section rectangulaire. Elle est séparée du substrat 11 par une première couche isolante 12, par exemple de type diélectrique. L'ensemble est recouvert d'une couche 14 comprenant un matériau servant au piégeage des charges, entouré d'un matériau isolant. La figure 16 consiste en l'ajout d'une seconde couche conductrice de polysilicium au-dessus de la structure obtenue précédemment, puis en une étape de gravure pour obtenir des parties conductrices 15a, 15b à la manière d'espaceurs, respectivement disposées à droite et à gauche de l'îlot central, séparées de la première couche conductrice 13 par des parois sensiblement verticales 14a, 14b de la couche comprenant un matériau pour le piégeage de charges précédemment disposée. La figure 17 représente une étape selon une approche particulière du mode de réalisation, qui comprend une étape de gravure d'une tranchée 23 dans la partie centrale de l'îlot central. Cette tranchée 23 présente une section sensiblement rectangulaire, qui présente une largeur nécessaire à la mise en place d'un contact de source commun à deux cellules, comme cela sera illustré par la suite. De plus, cette tranchée 23 présente une profondeur venant jusqu'à la couche isolante 12 directement à la surface du substrat 11, suffisante pour isoler les deux structures en matériau conducteur (polysilicium). Le résultat obtenu est une structure symétriquement répartie autour de cette tranchée 23, comprenant au-dessus du substrat 11 et de sa couche isolante 12 diélectrique des zones en polysilicium 13a, 13b respectivement à droite et à gauche, et recouvertes d'une couche 14a, 14b comprenant un matériau de piégeage de charges. Ensuite, la figure 18 représente le résultat obtenu par la formation d'espaceurs 18a, 18b de part et d'autre des parois latérales verticales de respectivement les deux structures gauche et droite autour de la tranchée centrale 23. Ces espaceurs 18a, 18b protègent de manière classique la structure obtenue précédemment pour la mise en oeuvre d'étapes d'implantation et de dopage du substrat 11 pour former des futures zones de drain et source. Ensuite, une étape de saliciure permet de réaliser des zones de siliciure 19a, 19b au niveau de futures électrodes des cellules, comme représenté par la figure 19. Ces électrodes 20 sont ensuite ajoutées, pour obtenir le résultat final de la figure 20. En parallèle des étapes du procédé décrit ci-dessus, des étapes d'implantation et de dopage sont mises en oeuvre de manière connue pour former des zones de source 16 et drain 17a, 17b, les espaceurs 18a, 18b protégeant la structure lors de ces implantations et dopage dans le substrat 11. 2 99 7791 11 Le résultat obtenu se présente donc sous la forme de deux cellules jumelles, partageant une électrode centrale commune. Cette approche peut être exploitée pour la réalisation d'un composant semi- 5 conducteur comprenant n'importe quel transistor à double grille conductrice, notamment une double structure de polysilicium. Notamment, cette approche est avantageuse pour toute mémoire non volatile programmable électriquement comme une mémoire de type 10 EEPROM, d'architecture telle que représentée par les figures 1 et 2. Les figures 21 et 21a à 21c illustrent une structure formée au début d'un procédé de fabrication d'une mémoire de type EEPROM selon un mode de réalisation de l'invention, qui comprend une première couche de polysilicium 15 13 déposée sur un substrat 11 et gravée pour présenter une encoche 25 aux places où se situent des reprises de contact de grille, comme cela sera détaillé par la suite. Cette structure en forme de U de la première couche 13 est orientée selon une direction longitudinale x et délimite une première zone 40 comprenant les branches du U autour de l'encoche 25 et une 20 seconde zone 41 comprenant la base du U, comme représenté sur la figure 21c. La structure de la première zone 40 est particulièrement visible sur la figure 21b en coupe transversale. 25 La structure de la seconde zone 41 comprend de plus des zones d'isolation 26, par exemple par tranchées peu profondes, aussi connues par sa dénomination anglo-saxonne de STI pour « Shallow Trench Isolation », réalisées au sein du substrat 11 dans une direction transverse y pour isoler 30 entre elles les futures cellules qui vont être créées et alignées dans la direction x dans des zones dites « actives » 27 disposées entre ces zones d'isolation 26, comme cela est plus particulièrement illustré sur la vue de dessus de la figure 21c. De plus, une couche isolante 12 comme un oxyde de grille par exemple aura été créée sur les zones actives, avant le dépôt et la gravure du silicium polycristallin 13, et sépare ce substrat 11 de la première couche de polysilicium 13. La structure ainsi obtenue sur une section transverse au niveau d'une zone active 27 entre des zones d'isolation 26 de la seconde zone 41, visible sur la coupe de la figure 21a, correspond ainsi à celle représentée par la figure 14 précédemment décrite. Les figures 22a et 22b représentent le résultat obtenu après dépôt d'une couche diélectrique 14 contenant la couche de piégeage de charge sur toute la surface de cet ensemble. L'ensemble est ensuite recouvert par une seconde couche conductrice 21 de polysilicium, comme représenté sur les figures 23a et 23b. Ensuite, une première étape de gravure génère une première tranchée 22 centrale qui s'étend sur toute la longueur de la structure, dans la direction x, en retirant la seconde couche conductrice 21 de polysilicium et la couche d'ONO 14, dont le résultat est illustré par les figures 24a et 24b. Cette tranchée 22 va définir l'espace où seront disposés les contacts de drain. Une seconde étape de gravure de la seconde couche conductrice 21, notamment au niveau de la seconde zone 41 de la structure, permet de réaliser une seconde tranchée 23 centrale sur toute la longueur de la structure, ainsi que la formation des deux parties latérales conductrices 15a, 15b sous forme d'espaceurs, pour atteindre une structure, représentée sur la figure 25a, similaire à celle représentée par la figure 17 et décrite précédemment. Cette seconde étape de gravure conserve une partie importante de la seconde couche conductrice 21 au niveau de la première zone 40, notamment au niveau de la coupe B-B' visible sur la figure 25b, pour former des futures électrodes de gestion des cellules mémoire, comme cela sera explicité par la suite. Ensuite, une étape de réalisation d'espaceurs 18a, 18b, de saliciure puis de réalisation des contacts 20 permet d'obtenir la partie de mémoire finalisée, représentée sur la figure 26a, similaire à la structure de la figure 20. Trois séries de deux cellules jumelles, orientées vers l'avant de la structure sur la seconde zone 41 et alignées dans la direction x, sont représentées sur la figure 26c à titre d'exemple. Les cellules jumelles partagent une électrode de drain dans la partie centrale et possèdent des électrodes de source sur leurs côtés opposés. En variante, ces électrodes de source et drain pourraient être inversées. Naturellement, ce procédé permet de fabriquer une multitude de cellules mémoires, la totalité des cellules mémoires de la mémoire électroniquement programmable. La structure obtenue dans la seconde zone 41 correspond bien au procédé et aux cellules décrites en référence avec les figures 13 à 20. En effet, une section transversale donne un résultat similaire à celui représenté par la figure 20, les cellules mémoire sont donc bien fabriquées selon le concept explicité précédemment. Au niveau de la première zone 40, des électrodes de contrôle de grille 30 sont agencées sur la seconde couche de polysilicium 21, au niveau de la section B-B'. Cette couche est électriquement reliée avec les parties latérales 15a, 15b en forme d'espaceurs de la seconde zone 41, et donc avec des transistors de sélection des cellules d'une même ligne, ou octet, comme représenté sur la figure 2. D'autre part, des électrodes de sélection 31 relient électriquement les différentes zones en polysilicium 13a, 13b des différents transistors de mémorisation. Cette approche permet ainsi facilement de réaliser les différentes liaisons électriques entre les cellules de la mémoire EEPROM. La première zone 40 de la structure est donc dédiée à la gestion des cellules mémoire qui sont formées dans la seconde zone 41. Les matériaux cités précédemment l'ont été à titre d'exemples, et il est possible de reproduire le concept décrit précédemment avec d'autres matériaux, et en adaptant les étapes de fabrication à ces autres matériaux. De plus, le procédé qui a été décrit ci-dessus a été appliqué à une mémoire EEPROM mais il pourrait être utilisé pour toute autre mémoire non volatile programmable électriquement, ou pour tout composant semiconducteur comprenant des transistors, notamment à double grille. REVENDICATIONS: 1. Procédé de fabrication d'au moins une cellule d'un composant semiconducteur comprenant une étape de positionnement d'une première couche conductrice (13) de type polysilicium sur un substrat (11), au-dessus d'une couche isolante (12) de type oxyde, caractérisé en ce qu'il comprend une étape comprenant la réalisation d'au moins une tranchée (23) au sein de la première couche conductrice (13) pour former deux parties conductrices (13a, 13b) distinctes non reliées électriquement destinées à former deux grilles de transistor de respectivement deux cellules jumelles distinctes. 2. Procédé de fabrication d'au moins une cellule selon la revendication précédente, caractérisé en ce que la tranchée (23) sépare la première couche conductrice (13) en deux parties conductrices (13a, 13b) symétriquement réparties autour de la tranchée (23), dont la largeur représente l'espace suffisant pour le positionnement d'un contact électrique (20). 3. Procédé de fabrication d'au moins une cellule selon l'une des revendications précédentes, caractérisé en ce qu'il comprend une étape de dépôt d'une couche (14) comprenant un matériau de piégeage de charges au-dessus de la couche conductrice (13) avant la réalisation de la tranchée (23). 4. Procédé de fabrication d'au moins une cellule selon la revendication précédente, caractérisé en ce qu'il comprend une étape d'ajout d'une seconde couche conductrice (21) de type polysilicium au-dessus de la couche (14) comprenant un matériau de piégeage de charges, puis une étape de gravure pour obtenir des parties conductrices latérales (15a, 15b) à la manière d'espaceurs. 5. Procédé de fabrication d'au moins une cellule selon la revendication précédente, caractérisé en ce qu'il comprend une étape de formation d'espaceurs (18a, 18b) de part et d'autre des parois latérales verticales de respectivement les deux structures gauche et droite formées autour de la tranchée centrale (23). 6. Procédé de fabrication d'au moins une cellule selon l'une des revendications précédentes, caractérisé en ce qu'il comprend une étape de dépôt de siliciure et/ou d'électrodes (20), au niveau d'une partie conductrice (13a; 13b) obtenue par le dépôt de la première couche conductrice (13) et au niveau d'une partie conductrice latérale (15a ; 15b) obtenue par la dépôt de la seconde couche conductrice, et de part et d'autre de ces parties conductrices au niveau de zones de source (16) et drain (17a ; 17b). 7. Procédé de fabrication d'au moins une cellule selon l'une des revendications précédentes, caractérisé en ce qu'il forme deux cellules jumelles (13a, 14a, 15a; 13b, 14b, 15b) partageant une électrode (20) commune de source (16) ou de drain (17) dans la partie centrale entre ses deux cellules jumelles. 8. Procédé de fabrication d'un composant semi-conducteur de type mémoire non volatile programmable électriquement, caractérisé en ce qu'il comprend la réalisation de plusieurs cellules mémoire par un procédé de fabrication selon l'une des revendications précédentes. 9. Procédé de fabrication d'un composant semi-conducteur selon la revendication précédente, caractérisé en ce qu'il comprend une étape de dépôt d'une première couche conductrice (13) sur un substrat (11), au-dessus d'une couche isolante (12), cette couche conductrice (13) présentant une forme en U définissant une encoche (25) orientéedans une direction longitudinale (x) pour former une première zone (40) de gestion des cellules mémoire et une seconde zone (41) pour la formation des cellules mémoire, le substrat (11) intégrant des zones d'isolation (26) orientées dans une direction transversale (y) pour isoler électriquement les futures cellules mémoire. 10.Procédé de fabrication d'un composant semi-conducteur selon la revendication précédente, caractérisé en ce qu'il comprend les étapes supplémentaires suivantes : - Dépôt d'une couche (14) comprenant un matériau de piégeage de charges sur la structure précédemment formée ; - Dépôt d'une seconde couche conductrice (21) au-dessus de cette couche (14) comprenant un matériau de piégeage de charges; - Réalisation d'une ou plusieurs tranchées (22, 23) centrale ; - Gravure de la seconde couche conductrice (21) au niveau de la seconde zone (41) pour former des parties conductrices latérales (15a ; 15b) en forme d'espaceurs séparées de la première couche conductrice (13a ; 13b) par une partie isolante (14a; 14b) sensiblement verticale de la couche (14) comprenant un matériau de piégeage de charges ; - les parties conductrices latérales (15a ; 15b) restant en contact avec la seconde couche conductrice (21) au niveau de la première zone (40) pour former au moins une électrode (30) de contrôle de grille des cellules mémoire de la seconde zone (41) ; - la première couche conductrice (13a, 13b) restant accessible au niveau de la première zone (40) pour former au moins une électrode (31) de sélection des cellules mémoire de la seconde zone (41).11 Procédé de fabrication d'un composant semi-conducteur selon l'une des revendications 9 ou 10, caractérisé en ce qu'il est une mémoire non volatile programmable électriquement de type EEPROM.5