FR 2986370 A1 20130802 FR 1250950 A 20120201 B11439 - 11-GR4-1051FR01 - DD13299VR 1 CIRCUIT INTÉGRÉ 3D Domaine de l'invention La présente invention concerne des circuits intégrés comportant des transistors répartis sur plusieurs niveaux. De tels circuits intégrés comprennent un empilement d'au moins deux couches semiconductrices séparées par une couche isolante. On parle d'intégration en trois dimensions (3D), et de circuits intégrés 3D. Exposé de l'art antérieur De façon générale, dans des circuits intégrés, on cherche continuellement à augmenter la densité de composants. Une solution consiste à fabriquer des circuits intégrés comportant des composants répartis sur plusieurs niveaux de couches semiconductrices. La figure 1 est une vue en coupe représentant de façon schématique un exemple de circuit intégré 3D comportant des transistors répartis sur deux niveaux, le circuit intégré étant formé sur une plaquette 1 de type SOI ("Silicon-On-Insulator" silicium-sur-isolant). La plaquette 1 comprend un substrat semiconducteur 3 20 recouvert d'une couche isolante 5, couramment désignée par l'acronyme BOX ("Buried OXide" - "oxyde enterré"), elle-même revêtue d'une couche semiconductrice 7. Une couche conductrice B11439 - 11-GR4-1051FR01 - DD13299VR 2 4, dite électrode arrière, est éventuellement présente dans la plaquette 1, sous la couche isolante 5. Un transistor MOS Tl formé dans la couche semiconductrice 7 est illustré. Le transistor Tl comprend une grille 5 conductrice 9 isolée de la surface supérieure de la couche semiconductrice 7 par un isolant de grille 11. Des espaceurs 13 entourent la grille 9. Des zones de source et de drain 15 s'étendent dans la couche 7 de part et d'autre de la grille 9. Dans la suite de la description, le transistor Tl est appelé 10 transistor inférieur. Une couche isolante 29 sépare la couche semiconductrice 7 comportant le transistor Tl d'une autre couche semiconductrice, 17, comportant d'autres transistors MOS tels que le transistor T2. Le transistor T2 comprend une grille 19 reposant 15 sur un isolant de grille 21, des espaceurs 23 et des régions de source et de drain 25. Une couche isolante 33 recouvre la couche semiconductrice 17 et le transistor T2. Dans la suite de la description, le transistor T2 est appelé transistor supérieur. Des contacts 35 traversant la couche isolante 33 20 permettent d'accéder aux régions de source et de drain 25 et à la grille 19 du transistor T2. Des contacts traversant la couche isolante 33 et la couche isolante 29, non représentés, permettent d'accéder aux régions de source et de drain 15 et à la grille 9 du transistor Tl. 25 Un exemple de procédé permettant d'obtenir un circuit intégré tel que celui illustré en figure 1 est le suivant. Des transistors MOS tels que le transistor Tl sont formés sur une plaquette 1 en mettant en oeuvre des étapes de fabrication couramment utilisées pour la fabrication de transis- 30 tors MOS. Une fois les transistors Tl formés, une couche isolante 30 est déposée au-dessus de la surface supérieure de la couche semiconductrice 7 de la plaquette 1 et au-dessus des transistors Tl, puis la couche isolante 30 est aplanie. On applique ensuite une des faces d'une autre 35 plaquette semiconductrice, recouverte d'une couche d'isolant 31, B11439 - 11-GR4-1051FR01 - DD13299VR 3 sur la couche isolante 30, de façon à obtenir un collage entre la plaquette 1 comportant les transistors Tl et recouverte de la couche 30 et l'autre plaquette. Après collage, l'autre plaquette est amincie de façon à obtenir l'épaisseur voulue pour la couche semiconductrice 17. A ce stade du procédé, on a obtenu, au-dessus de la couche semiconductrice 7 comprenant des transistors Tl, un empilement d'une couche isolante 29, constituée des couches isolantes 30 et 31, et d'une couche semiconductrice 17. Des étapes de fabrication couramment utilisées pour la fabrication de transistors MOS sont ensuite mises en oeuvre pour fabriquer des transistors MOS tels que le transistor T2 dans la couche semiconductrice 17. Dans certaines applications, il est souhaitable de 15 pouvoir ajuster de façon dynamique et indépendante la tension de seuil du transistor inférieur et la tension de seuil du transistor supérieur. La tension de seuil du transistor inférieur Tl peut être ajustée en appliquant un potentiel variable sur l'électrode 20 arrière 4. L'électrode arrière 4 est généralement formée par implantation à forte énergie d'éléments dopants dans la plaquette 1 avant la formation du transistor Tl. Après cette étape d'implantation, on procède à un recuit d'activation des 25 éléments dopants, généralement réalisé à une température élevée, par exemple à une température supérieure à 900°C. La couche semiconductrice 17 portant le transistor supérieur T2 étant séparée de la couche semiconductrice 7 portant le transistor inférieur Tl par une couche isolante 29, 30 il n'est pas possible d'implanter des éléments dopants dans la couche isolante 29 pour former une électrode arrière également sous le transistor supérieur T2 pour ajuster sa tension de seuil. B11439 - 11-GR4-1051FRO1 - DD13299VR 4 Résumé Ainsi, un objet d'un mode de réalisation de la présente invention est de prévoir un circuit intégré comportant des transistors répartis sur plusieurs niveaux, et permettant d'ajuster de façon dynamique la tension de seuil de transistors situés sur un niveau supérieur. Un autre objet d'un mode de réalisation de la présente invention est de prévoir un procédé de fabrication d'un circuit intégré comportant des transistors répartis sur plusieurs niveaux, et permettant d'ajuster de façon dynamique la tension de seuil de transistors situés sur un niveau supérieur. Ainsi, un mode de réalisation de la présente invention prévoit un procédé de fabrication d'un circuit intégré, comprenant les étapes consistant à former des premiers transistors sur une première couche semiconductrice ; déposer une première couche isolante au-dessus de la première couche semiconductrice et des premiers transistors, et aplanir la première couche isolante ; déposer une couche conductrice au-dessus de la première couche isolante, et recouvrir la couche conductrice d'une deuxième couche isolante ; coller une plaquette semiconductrice sur la deuxième couche isolante ; amincir la plaquette semiconductrice de façon à obtenir une seconde couche semiconductrice ; et former des seconds transistors sur la seconde couche semiconductrice. Selon un mode de réalisation de la présente invention, le procédé comprend en outre, après l'étape de formation des seconds transistors sur la seconde couche semiconductrice, une étape de dépôt d'une troisième couche isolante sur la seconde couche semiconductrice et les seconds transistors, et une étape de formation d'un contact traversant la troisième couche isolante et la deuxième couche isolante jusqu'à la couche conductrice. Selon un mode de réalisation de la présente invention, la première couche isolante est en oxyde de silicium et a une 35 épaisseur comprise entre 20 et 100 nm entre les grilles des B11439 - 11-GR4-1051FRO1 - DD13299VR premiers transistors et la couche conductrice, et dans lequel la deuxième couche isolante est en oxyde de silicium et a une épaisseur comprise entre 10 et 25 nm. Selon un mode de réalisation de la présente invention, 5 la couche conductrice est en un matériau métallique choisi dans le groupe comprenant le titane, le tantale et le tungstène. Selon un mode de réalisation de la présente invention, la couche conductrice est en silicium polycristallin dopé. Selon un mode de réalisation de la présente invention, le procédé comprend en outre, avant l'étape consistant à coller la plaquette semiconductrice sur la deuxième couche isolante, une étape de formation d'une quatrième couche isolante sur la plaquette semiconductrice. la première couche semiconductrice est la partie supé15 rieure d'une autre plaquette semiconductrice. Un mode de réalisation de la présente invention prévoit un circuit intégré comprenant, de façon superposée : une première couche semiconductrice comportant au moins un premier transistor ; une première couche isolante ; une couche conduc- 20 trice ; une seconde couche isolante ; et une seconde couche semiconductrice comportant au moins un second transistor. Selon un mode de réalisation de la présente invention, la couche conductrice est reliée à un plot adapté à recevoir un potentiel de polarisation. 25 Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : 30 la figure 1, décrite précédemment, est une vue en coupe représentant de façon schématique un exemple de circuit intégré 3D ; la figure 2 est une vue en coupe représentant de façon schématique un circuit intégré 3D comportant deux couches semi35 conductrices superposées, dans lequel la tension de seuil des B11439 - 11-GR4-1051FR01 - DD13299VR 6 transistors situés sur la couche semiconductrice du niveau supérieur est ajustable ; et les figures 3A à 3E sont des vues en coupe représentant de façon schématique des étapes successives d'un procédé de 5 fabrication d'un circuit intégré 3D du type de celui illustré en figure 2. Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références dans les différentes figures et, de plus, comme cela est habituel dans la représentation des 10 circuits intégrés, les diverses figures ne sont pas tracées à l'échelle. Description détaillée La figure 2 est une vue en coupe représentant de façon schématique un circuit intégré 3D formé sur une plaquette 41. 15 La plaquette 41 est par exemple une plaquette de type SOI, comprenant un substrat semiconducteur 43, par exemple en silicium, recouvert d'une couche isolante 45, par exemple en oxyde de silicium, elle-même revêtue d'une couche semiconductrice 47, par exemple en silicium. La plaquette 41 peut 20 également être un substrat semiconducteur dit massif, par exemple une plaquette de silicium. Une couche conductrice 44, dite électrode arrière, généralement obtenue par implantation profonde, est éventuellement présente dans la plaquette 41, entre la couche isolante 45 et le substrat 43. 25 A titre d'exemple d'ordre de grandeur, dans le cas d'une plaquette SOI, l'épaisseur de la couche isolante 45 est comprise entre 10 et 145 nm, par exemple de l'ordre de 25 nm, et l'épaisseur de la couche semiconductrice 47 est par exemple comprise entre 3 et 100 nm. 30 La couche semiconductrice 47 comprend des transistors MOS tels que le transistor T3. Le transistor T3 comprend une grille 49 reposant sur un isolant de grille 51, des espaceurs 53 et des régions de source et de drain 55. Dans le cas où l'épaisseur de la couche 47 est faible, 35 par exemple comprise entre 3 et 15 nm, par exemple de l'ordre de B11439 - 11-GR4-1051FR01 - DD13299VR 7 6 nm, une reprise d'épitaxie est généralement effectuée au-dessus de la couche 47, après la formation de la grille 49 et des espaceurs 53, de façon à obtenir une couche semiconductrice 57 au-dessus des régions de source et de drain 55. La couche 5 semiconductrice 57 permet de former une couche de siliciure de prise de contact sur les régions de source et de drain 55 tout en conservant une épaisseur suffisante pour les régions de source et de drain. L'épaisseur totale des couches 55 et 57 est par exemple comprise entre 20 et 30 nm, par exemple de l'ordre 10 de 25 nm. Une couche isolante 59 recouvre la surface supérieure de la couche semiconductrice 47 (ou 57) et le transistor Tl. Une couche conductrice 61 recouvre la couche isolante 59. La couche conductrice 61 est en un matériau métallique, par exemple en 15 titane (Ti), en tantale (Ta) ou en tungstène (W), ou en silicium polycristallin dopé. Une couche isolante 63 recouvre la couche conductrice 61. A titre d'exemple, la couche isolante 59 est en oxyde de silicium et l'épaisseur de la portion de la couche isolante 20 59 comprise entre la grille 49 du transistor T3 et la couche conductrice 61 est comprise entre 20 et 100 nm, par exemple de l'ordre de 25 nm. La couche isolante 63 est par exemple en oxyde de silicium et a une épaisseur comprise par exemple entre 10 et 25 nm, par exemple de l'ordre de 15 nm. 25 Une couche semiconductrice 67 est située au-dessus de la couche isolante 63 et comporte d'autres transistors MOS tels que le transistor T4. Le transistor T4 comprend une grille 69 reposant sur un isolant de grille 71, des espaceurs 73 et des régions de source et de drain 75. Sous la grille 69 et entre les 30 régions de source et de drain 75 est définie une région de canal 76. Comme pour le transistor T3, une reprise d'épitaxie peut éventuellement avoir été effectuée de façon à former une couche semiconductrice 77 au-dessus des régions de source et de drain 75. B11439 - 11-GR4-1051FR01 - DD13299VR 8 L'épaisseur de la couche semiconductrice 67 est par exemple comprise entre 3 et 15 nm, par exemple de l'ordre de 6 nm. L'épaisseur de la couche 77 est par exemple comprise entre 10 et 20 nm, par exemple de l'ordre de 15 nm. Une couche isolante 83 recouvre la surface supérieure de la structure. Des contacts 85 traversant la couche isolante 83 permettent d'accéder aux régions de source et de drain 75 et à la grille 69 du transistor T4. La couche conductrice 61 s'étend au moins sous la région de canal 76 du transistor T4, de façon à obtenir un bon couplage électrostatique entre la couche conductrice 61 et la région de canal 76 pour pouvoir ajuster la tension de seuil du transistor T4. La couche conductrice 61 est interrompue là où des contacts permettant d'accéder à la source et au drain 55 du transistor inférieur T3 sont formés. Un contact 89 traversant les couches isolantes 83 et 63 permet d'accéder à la couche conductrice 61. Le contact 89 est relié à un plot adapté à recevoir un potentiel de polarisation. Ainsi, on peut appliquer un potentiel variable sur la couche conductrice 61. La nature du ou des matériaux isolants de la couche 63 ainsi que son épaisseur sont choisies de façon à assurer un bon couplage électrostatique entre la couche conductrice 61 et la région de canal 76 du transistor supérieur T4. Ainsi, une modification du potentiel appliqué sur la couche conductrice 61 permet d'ajuster la tension de seuil du transistor supérieur T4. En outre, la couche conductrice 61 joue un rôle d'écran électrostatique entre le transistor inférieur T3 et le transistor supérieur T4. Les figures 3A à 3E sont des vues en coupe représen- tant de façon schématique des étapes successives d'un procédé de fabrication d'un circuit intégré 3D du type de celui illustré en figure 2. La figure 3A représente une plaquette 41 de type SOI 35 sur laquelle ont été formés des transistors MOS tels que le B11439 - 11-GR4-1051FR01 - DD13299VR 9 transistor T3. Une électrode arrière 44 a été formée par implantation d'éléments dopants dans la plaquette 41 avant la formation du transistor T3. Après cette étape d'implantation, un recuit d'activation des éléments dopants a été effectué, par exemple à une température comprise entre 900 et 1100°C, par exemple de l'ordre de 900°C. Des étapes couramment utilisées pour la fabrication de transistors MOS ont ensuite été mises en oeuvre pour fabriquer le transistor MOS T3. La figure 3B illustre une étape de dépôt d'une couche isolante 59 au-dessus de la couche semiconductrice 47 (ou 57) et au-dessus du transistor T3. Le dépôt de la couche isolante 59 est par exemple effectué par dépôt par plasma à haute densité (HDP, "High-Density Plasma) à partir d'un précurseur en tétraéthoxysilane (Si(0C2H5)4), communément désigné par l'acronyme TEOS. Après avoir été déposée, la couche 59 a été aplanie, par exemple par polissage mécano-chimique. La figure 3C illustre la structure après dépôt d'une couche conductrice 61, par exemple par dépôt chimique en phase vapeur (CVD, "Chemical Vapor Deposition"), au-dessus de la surface supérieure de la couche isolante 59. Une couche isolante 62, par exemple en oxyde de silicium, a ensuite été formée au-dessus de la couche conductrice 61. La figure 3D illustre une étape de collage d'une des faces d'une autre plaquette 42, par exemple un substrat de silicium, de préférence préalablement recouverte d'une couche isolante 64, sur la surface supérieure de la structure dans l'état illustré en figure 3C. La figure 3E illustre la structure après amincissement de la plaquette 42, ce qui a permis d'obtenir une couche 30 semiconductrice 67 d'épaisseur voulue. L'épaisseur de la couche semiconductrice 67 est par exemple comprise entre 3 et 15 nm, par exemple de l'ordre de 6 nm. Des étapes couramment utilisées pour la fabrication de transistors MOS ont ensuite été mises en oeuvre pour former des transistors MOS tel que le transistor T4 35 sur la couche semiconductrice 67. B11439 - 11-GR4-1051FR01 - DD13299VR 10 Après le dépôt d'une couche isolante 83 au-dessus de la couche 67 (ou 77) et du transistor T4, la formation de contacts permettant d'accéder aux sources, drains et grilles des transistors T3 et T4, et la formation d'un contact 89 permettant d'accéder à la couche conductrice 61, une structure du type de celle illustrée en figure 2 est obtenue. Un avantage d'un circuit intégré du type de celui illustré en figure 2 réside dans le fait que la couche conductrice 61 entre le transistor du niveau supérieur et le transistor du niveau inférieur crée une isolation électrostatique entre les deux transistors. Un avantage d'un procédé du type de celui décrit en relation avec les figures 3A à 3E réside dans le fait que la structure du niveau supérieur est réalisée sans impliquer de 15 traitement à haute température. Des modes de réalisation particuliers de la présente invention ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, bien que l'on ait décrit un circuit intégré 3D fabriqué sur une plaquette de 20 type SOI, un substrat semiconducteur dit massif, par exemple en silicium, peut être utilisé. En outre, bien que l'on ait décrit un circuit intégré 3D comprenant des transistors MOS répartis sur deux niveaux de couches semiconductrices, l'invention s'applique bien entendu au cas d'un empilement de plus de deux 25 niveaux de couches semiconductrices. REVENDICATIONS1. Procédé de fabrication d'un circuit intégré, comprenant les étapes suivantes : former des premiers transistors (T3) sur une première couche semiconductrice (47) ; déposer une première couche isolante (59) au-dessus de la première couche semiconductrice et des premiers transistors, et aplanir la première couche isolante ; déposer une couche conductrice (61) au-dessus de la première couche isolante, et recouvrir la couche conductrice d'une deuxième couche isolante (62 ; 63) ; coller une plaquette semiconductrice (42) sur la deuxième couche isolante ; amincir la plaquette semiconductrice de façon à obtenir une seconde couche semiconductrice (67) ; et former des seconds transistors (T4) sur la seconde couche semiconductrice. 2. Procédé selon la revendication 1, comprenant en outre, après l'étape de formation des seconds transistors (T4) sur la seconde couche semiconductrice (67), une étape de dépôt d'une troisième couche isolante (83) sur la seconde couche semiconductrice et les seconds transistors (T4), et une étape de (89) traversant la troisième couche couche isolante (62 ; 63) jusqu'à la formation d'un contact isolante et la deuxième couche conductrice (61). 3. Procédé selon la revendication 1 ou 2, dans lequel la première couche isolante (59) est en oxyde de silicium et a une épaisseur comprise entre 20 et 100 nm entre les grilles des premiers transistors (T3) et la couche conductrice (61), et dans lequel la deuxième couche isolante (62 ; 63) est en oxyde de silicium et a une épaisseur comprise entre 10 et 25 nm. 4. Procédé selon l'une quelconque des revendications 1 à 3, dans lequel la couche conductrice (61) est en un matériau métallique choisi dans le groupe comprenant le titane, le tantale et le tungstène.B11439 - 11-GR4-1051FRO1 - DD13299VR 12 5. Procédé selon l'une quelconque des revendications 1 à 3, dans lequel la couche conductrice (61) est en silicium polycristallin dopé. 6. Procédé selon l'une quelconque des revendications 1 à 5, comprenant en outre, avant l'étape consistant à coller la plaquette semiconductrice (42) sur la deuxième couche isolante (62), une étape de formation d'une quatrième couche isolante (64) sur la plaquette semiconductrice. 7. Procédé selon l'une quelconque des revendications 1 10 à 6, dans lequel la première couche semiconductrice (47) est la partie supérieure d'une autre plaquette semiconductrice (41). 8. Circuit intégré comprenant, de façon superposée : une première couche semiconductrice (47) comportant au moins un premier transistor (T3) ; 15 une première couche isolante (59) ; une couche conductrice (61) ; une seconde couche isolante (63) ; et une seconde couche semiconductrice (67) comportant au moins un second transistor (T4). 20 9. Circuit intégré selon la revendication 8, dans lequel la couche conductrice (61) est reliée à un plot adapté à recevoir un potentiel de polarisation.