FR 2982701 A1 20130517 FR 1160411 A 20111116 B11378 - 11-GR3C0-0712FR01 1 DISPOSITIF MÉMOIRE Domaine de l'invention La présente description concerne un dispositif mémoire et plus particulièrement un dispositif mémoire durci à l'encontre 5 des rayonnements. Arrière-plan La figure 1 représente une bascule de données typique 100 constituée de deux inverseurs 102 et 104 intercouplés entre des noeuds 106 et 108. Le noeud 106 est couplé à une entrée de 10 données 110 par un inverseur 112 tandis que le noeud 108 est couplé à une sortie de données 114 par un inverseur 116. Les inverseurs 104 et 112 sont respectivement soumis à un signal d'horloge CP et à son inverse CP. Un exemple des transistors formant les inverseurs 102 15 et 104 est illustré en figure 1. L'inverseur 102 comprend un transistor MOS à canal P (PMOS) 118 et un transistor MOS à canal N (NMOS) 120 couplés en série entre une tension d'alimentation VDD et la masse, leurs grilles étant couplées au noeud 106 et leurs drains au noeud 108. De façon similaire, l'inverseur 104 20 comprend un transistor PMOS 122 et un transistor NMOS 124 qui ont leurs grilles couplées au noeud 108 et leurs drains couplés au noeud 106. La source du transistor 122 est couplée à la B11378 - 11-GR3C0-0712FR01 2 tension d'alimentation VDD par l'intermédiaire d'un autre transistor PMOS 126 qui reçoit sur sa grille l'inverse CP du signal d'horloge CP. La source du transistor 124 est couplée à la masse par un autre transistor NMOS 128 qui reçoit sur sa grille le signal d'horloge CP. En fonctionnement, quand le signal d'horloge CP est bas, la bascule 100 est dans un mode d'écriture dans lequel le signal de données est couplé au noeud 106 et l'inverseur 104 est isolé par la désactivation des transistors 126 et 128 de sorte que la valeur haute ou basse des données est mémorisée sur le noeud 106 et l'inverse de cette valeur de données est mémorisé sur le noeud 108. Quand le signal d'horloge CP est haut, la bascule 100 est dans un mode de maintien de données dans lequel l'inverseur 112 est désactivé et les transistors 126 et 128 de l'inverseur 104 sont activés pour maintenir l'état programmé sur le noeud 106. Dans le mode de maintien, la bascule 100 doit conserver son état programmé. Toutefois, certains types de rayonnement peuvent induire un courant parasite dans l'un des inverseurs 102, 104 ce qui peut amener l'état binaire de la bascule à s'inverser. Par exemple, des rayons a frappant l'un des transistors de l'inverseur 102 ou 104 peuvent induire un tel courant. Les rayons a proviennent habituellement d'impuretés contenues dans le boîtier du circuit intégré et une solution pour protéger les bascules consiste à modifier le boîtier pour supprimer les impuretés. Toutefois, cette solution est relativement coûteuse. D'autres solutions ont été proposées qui impliquent de dupliquer les inverseurs de la bascule mais ces solutions augmentent généralement le nombre de transistors de la bascule et en particulier le nombre de transistors dans le trajet de données. Ceci conduit à une consommation relativement élevée et à une vitesse de fonctionnement réduite. Il existe donc un besoin d'un dispositif mémoire amélioré durci contre les rayonnements ne présentant pas les 35 inconvénients de l'art antérieur. B11378 - 11-GR300-0712FR01 3 Résumé Un objet de la présente invention est de traiter au moins partiellement un ou plusieurs des besoins de l'art antérieur. Selon un aspect de la présente invention, il est prévu un dispositif mémoire comprenant des premier et second inverseurs intercouplés entre des premier et second noeuds, le premier inverseur étant adapté à être alimenté par une première tension d'alimentation par l'intermédiaire d'un premier transis- tor et le second inverseur étant adapté à être alimenté par la première tension d'alimentation par l'intermédiaire d'un second transistor ; un premier circuit de commande adapté à commander la grille du premier transistor en fonction de la tension sur le second noeud et sur la grille du second transistor ; et un second circuit de commande adapté à commander la grille du second transistor en fonction de la tension sur le premier noeud et sur la grille du premier transistor. Selon un mode de réalisation de la présente invention, le premier circuit de commande comprend un troisième transistor 20 couplé entre la grille du premier transistor et la seconde tension d'alimentation et ayant sa grille couplée à la grille du second transistor ; et un quatrième transistor couplé entre la grille du premier transistor et la première tension d'alimentation et ayant sa grille couplée au second noeud, et le second 25 circuit de commande comprend un cinquième transistor couplé entre la grille du second transistor et la seconde tension d'alimentation et ayant sa grille couplée à la grille du premier transistor ; et un sixième transistor couplé entre la grille du second transistor et la première tension d'alimentation et ayant 30 sa grille couplée au premier noeud. Selon un mode de réalisation de la présente invention, les troisième et cinquième transistors sont des transistors NMOS et les quatrième et sixième transistors sont des transistors PMOS. B11378 - 11-GR3C0-0712FR01 4 Selon un mode de réalisation de la présente invention, le second circuit de commande comprend en outre un septième transistor couplé entre la grille du second transistor et la seconde tension d'alimentation et ayant sa grille couplée au second noeud. Selon un mode de réalisation de la présente invention, les premier et second transistors sont des transistors PMOS. Selon un mode de réalisation de la présente invention, le premier inverseur comprend deux transistors complémentaires couplés en série entre la seconde tension d'alimentation et une borne de courant principale du premier transistor, leurs grilles étant couplées au premier noeud ; et le second inverseur comprend deux transistors complémentaires couplés en série entre la seconde tension d'alimentation et une borne de courant prin- cipale du second transistor, leurs grilles étant couplées au second noeud. Selon un mode de réalisation de la présente invention, le second inverseur comprend en outre un autre transistor commandé par un signal d'horloge pour activer le second inverseur. Selon un mode de réalisation de la présente invention, le premier circuit de commande comprend au moins un transistor commandé par un signal d'horloge. Selon un autre aspect, il est prévu une bascule de données comprenant le dispositif mémoire ci-dessus, et un tampon 25 d'entrée couplé au premier noeud et activé par un signal d'horloge. Selon un autre aspect, il est prévu une cellule mémoire comprenant le dispositif mémoire ci-dessus, dans lequel le premier noeud est couplé à une première ligne de bit par un 30 premier transistor d'accès et le second noeud est couplé à une seconde ligne de bit par un second transistor d'accès. Selon un autre aspect, il est prévu une mémoire comprenant un réseau de cellules mémoire, chaque cellule mémoire comprenant le dispositif mémoire ci-dessus. B11378 - 11-GR3C0-0712FR01 Brève description des dessins Ces caractéristiques et avantages de modes de réalisation particuliers apparaîtront à la lecture de la description détaillée ci-après données à titre d'exemple mais non de limita-5 tion en faisant référence aux figures jointes parmi lesquelles : la figure 1, décrite ci-dessus, représente schématiquement un exemple de bascule de données ; la figure 2 représente schématiquement une bascule de données selon un mode de réalisation de la présente invention ; la figure 3 est un chronogramme illustrant un exemple de signaux présents dans la bascule de données de la figure 2 selon un mode de réalisation de la présente invention ; la figure 4 représente schématiquement une cellule mémoire selon un autre mode de réalisation de la présente 15 invention ; et la figure 5 représente très schématiquement un dispositif électronique selon un exemple de réalisation de la présente invention. DESCRIPTION DETAILLEE 20 La figure 2 représente schématiquement une bascule de données 200 selon un mode de réalisation de la présente invention. La bascule 200 comprend les mêmes inverseurs 102, 104, 112 et 116 que ceux de la figure 1 décrite précédemment et ces 25 éléments ne seront donc pas décrits à nouveau en détail. La bascule 200 comprend en outre un transistor PMOS 202 couplé entre le transistor PMOS 118 de l'inverseur 102 et la tension d'alimentation VDD, et un transistor PMOS 204 couplé entre le transistor PMOS 126 de l'inverseur 104 et la tension 30 d'alimentation VDD. La grille du transistor 202 est commandée par un circuit de commande 206 et la grille du transistor 204 est commandée par un circuit de commande 208. Le circuit de commande 206 comprend un noeud 210 couplé à la grille du transistor 202 et également à la masse par 35 des transistors NMOS 212 et 214 en parallèle. Le noeud 210 est B11378 - 11-GR300-0712FR01 6 en outre couplé à la tension d'alimentation VDD par des transistors PMOS 216 et 218 en série. Les grilles des transistors 212 et 218 sont commandées par le signal d'horloge inverse CP. La grille du transistor 214 est commandée par un signal S provenant du circuit de commande 208. La grille du transistor 216 est commandée par un signal M qui est la tension sur le noeud 108 à la sortie de l'inverseur 102. Le circuit de commande 208 comprend un noeud 220 couplé à la grille du transistor 204 et également couplé à la masse par des transistors NMOS 222 et 224 en parallèle. Le noeud 220 est en outre couplé à la tension d'alimentation VDD par un transistor PMOS 226. Les transistors 224 et 226 sont commandés sur leur grille par un signal MN qui est la tension sur le noeud 106 à la sortie des inverseurs 104 et 112. Le transistor 222 est commandé sur sa grille par un signal SN qui provient du circuit de commande 206 et en particulier du noeud 210 du circuit 206. Le noeud 220 du circuit 208 fournit le signal S au transistor 214 du circuit de commande 206. Les transistors 202 et 204 protègent la bascule 200 d'un rayonnement frappant l'un ou l'autre des transistors NMOS 120 et 124 des inverseurs 102, 104. En effet, les présents inventeurs ont trouvé que, dans certains types de technologie, des rayonnements tels que des rayons cc, des neutrons, des protons ou des ions lourds posent un plus grand problème pour les dispositifs NMOS que pour les transistors PMOS. Ainsi en protégeant les dispositifs NMOS, le risque d'une erreur provoquée par un tel rayonnement peut être plus que divisé par deux. Un exemple du fonctionnement de la bascule 200 va maintenant être décrit en faisant référence au chronogramme de la figure 3 qui représente le signal de données DIN, le signal d'horloge CP, les signaux MN et M sur les noeuds 106 et 108 et les signaux SN et S sur les noeuds 210 et 220 des circuits de commande 206, 208. B11378 - 11-GR3C0-0712R01 7 En figure 3, on suppose que le signal de données présent sur le noeud 110 de la bascule 200 est à niveau haut pendant une durée 302 puis à niveau bas pendant une durée 304. Le signal d'horloge CP est par exemple initialement haut, ce qui signifie que la bascule 200 est dans son mode de maintien. Alors, un front descendant 306 du signal d'horloge CP pendant la durée 302 déclenche une opération d'écriture de la bascule 200. En particulier, l'inverseur 112 est activé et l'inverseur 104 et désactivé et ainsi l'inverse du signal de données DIN est fixé par l'inverseur 112 sur le noeud 106 comme cela est représenté par le signal MN en figure 3. Le transistor 212 force le signal SN à l'état bas, ce qui active le transistor 202. L'inverseur 102 fixe à son tour le signal de données DIN sur le noeud 108 comme cela est représenté par le signal M en figure 3. Le signal MN à l'état bas désactive le transistor 224 et active le transistor 226 du circuit de commande 208, amenant ainsi le signal S à l'état haut. Le signal d'horloge CP passe alors à niveau haut lors d'un front montant 308, déclenchant à nouveau le mode de maintien dans lequel l'inverseur 112 est désactivé et les transistors 126 et 128 de l'inverseur 104 sont activés. On suppose maintenant que le rayonnement frappe le transistor NMOS 120 de l'inverseur 102 induisant un courant et amenant le signal M à chuter, comme est illustré par un front descendant 310 en figure 3. Toutefois, comme le transistor 204 est désactivé par le signal haut S, l'inverseur 104 ne peut pas propager l'état bas de la tension M sur le noeud 108 sur le noeud 106. Le front descendant du signal M provoque par exemple une courte montée du signal SN sur le noeud 210 du circuit de commande 206 mais, comme le transistor 214 reste activé, la tension SN revient rapidement à zéro. En outre, comme le transistor 202 est activé par le signal SN bas, la tension M sur le noeud 108 revient au niveau haut. Ainsi, l'état de la bascule 200 est maintenu. Le signal d'horloge CP passe alors par exemple à 35 niveau bas lors d'un front descendant 314 déclenchant à nouveau B11378 - 11-GR300-0712FR01 8 le mode d'écriture mais, cette fois-ci, pendant la durée 304 pendant laquelle le signal de données DIN est bas. Le signal MN passe alors à niveau haut et le signal M passe à niveau bas. Ceci active le transistor 224 et désactive le transistor 226 du circuit de commande 208, amenant ainsi le signal S à l'état bas et activant le transistor 204. L'état bas du signal M active le transistor 216 et le circuit de commande 206. Toutefois, pendant le mode d'écriture, le transistor 218 est désactivé par le signal haut du signal d'horloge inverse CP et le transistor 202 reste activé pour valider les deux côtés de la bascule à écrire. Ainsi, c'est seulement lors du front montant suivant 316 du signal d'horloge CP que le signal SN passe à niveau haut. On suppose alors que, pendant le mode de maintien, un rayonnement frappe le transistor NMOS 124 de l'inverseur 104 induisant un courant qui amène la tension MN sur le noeud 106 à chuter, comme cela est illustré par un front descendant 318 en figure 3. Toutefois, comme le transistor 202 est désactivé par le signal haut SN, l'inverseur 102 ne peut propager l'état bas de la tension MN sur le noeud 106 vers le noeud 108. Le front descendant du signal MN amène par exemple une courte montée du signal S due à l'activation du transistor 226 du circuit de commande 208, comme cela est indiqué par la référence 320. Toutefois, le transistor 222 reste activé et donc le signal S rechute rapidement à zéro. En outre, comme le transistor 204 est activé, la tension MN sur le noeud 106 se rétablit rapidement. Ainsi, l'état de la bascule 200 est maintenu. La figure 4 représente schématiquement une cellule mémoire 400 selon un autre mode de réalisation. La cellule mémoire 400 est similaire à la bascule 200 30 de la figure 2 et de mêmes éléments ont été désignés par de mêmes références et ne seront pas décrits à nouveau en détail. Dans la cellule mémoire 400, l'inverseur 104 de la figure 2 est remplacé par un inverseur 404 comprenant seulement le transistor NMOS 124 et le transistor PMOS 126. En outre, le 35 bloc de commande 206 de la figure 2 est remplacé par un bloc de B11378 - 11-GR3C0-0712FR01 9 commande 406 comprenant seulement le transistor NMOS 214 et le transistor PMOS 216. De façon similaire, le bloc de commande 208 de la figure 2 est remplacé par un bloc de commande 408 comprenant seulement le transistor NMOS 222 et le transistor PMOS 226. 5 Au lieu des inverseurs d'entrée et de sortie 112, 116, la cellule mémoire 400 comprend des transistors d'accès 408 et 410. Le transistor 408 est un transistor PMOS couplant le noeud 106 à une ligne de bit BL. Le transistor 410 est un transistor PMOS couplant le noeud 108 à une ligne de bit BL. Les transistors 10 408 et 410 sont commandés par le signal d'horloge CP. Le fonctionnement de la cellule mémoire 400 est similaire à celui de la bascule 200 sauf que, pour programmer les noeuds 106 et 108, les deux transistors d'accès 408, 410 sont activés par le signal d'horloge CP à niveau bas, et le 15 signal de données DIN est appliqué à la ligne de bit BL et son inverse est appliqué à la ligne de bit BL. Les circuits de commande 406 et 408 fonctionnent de façon similaire au circuit de commande 206 et 208 de la figure 2, l'un ou l'autre des transistors PMOS 202, 204 étant désactivé selon l'état des 20 signaux MN et M sur les noeuds 106 et 108. Ainsi, le circuit est protégé de rayonnements frappant les transistors NMOS 120 et 124 de façon similaire à la bascule 200. Il sera clair pour l'homme de l'art que les circuits des figures 2 et 4 peuvent être adaptés à être protégés contre 25 des rayonnements frappant les transistors PMOS 118 et 126 plutôt que les transistors NMOS. Par exemple, ceci pourrait simplement impliquer de remplacer les transistors PMOS 202, 204 par des transistors NMOS couplés entre les transistors 120 et 124 respectivement et la masse, ces transistors étant commandés par 30 l'inverse des signaux produits par les circuits de commande correspondants 206, 406 et 208, 408. La figure 5 représente schématiquement un dispositif électronique 500 comprenant un bloc mémoire 502 comprenant un ou plusieurs des dispositifs mémoire des figures 2 ou 4, décrites 35 précédemment. En particulier, le bloc mémoire 502 comprend par B11378 - 11-GR3C0-0712bR01 10 exemple une ou plusieurs bascules 200 ou un réseau des cellules mémoire 400 formant par exemple une mémoire SRAM (mémoire statique à accès aléatoire). Un circuit de commande 504 est couplé au bloc mémoire et produit par exemple le signal d'horloge CP et/ou le signal de données DIN, et reçoit des données lues à partir des bascules/cellules mémoire. Un avantage des modes de réalisation décrits ici est qu'un dispositif mémoire est durci à l'encontre de rayonnements par l'addition d'un relativement petit nombre de transistors et en particulier de très peu de transistors dans le trajet de données. Ceci conduit à des pénalités minimales en matière de retard par rapport à une bascule classique. On a décrit précédemment au moins un mode de réalisation de la présente invention à titre d'exemple. Toutefois, 15 diverses modifications, variantes et améliorations apparaîtront à l'homme de l'art. Par exemple, bien que certains exemples de circuits d'inverseurs aient été donnés, il sera clair pour l'hoiuiue de l'art que d'autres circuits pourraient être utilisés, par 20 exemple avec d'autres transistors en parallèle ou en série pour assurer des fonctions supplémentaires. En outre, il sera clair pour l'homme de l'art que les circuits de ccumande 206, 208 et 406, 408 sont indiqués à titre d'exemple seulement et que d'autres agencements de transistors et de signaux de commande M, 25 MN, S, SN, CP et CP seraient possibles. A titre d'autre exemple, bien que l'opération d'écriture de la bascule 200 de la figure 2 soit activée par une valeur basse du signal d'horloge CP, elle pourrait au lieu de cela être activée par une valeur haute du signal d'horloge CP en 30 échangeant dans tout le circuit de la bascule 200 le signal d'horloge CP par le signal d'horloge inverse CP. Par exemple, dans l'inverseur 104, le transistor PMOS 126 pourrait être commandé par le signal d'horloge CP et le transistor NMOS 128 pourrait être commandé par le signal d'horloge inverse CP. B11378 - 11-GR300-0712FR01 11 Les modes de réalisation décrits ici comprennent des transistors PMOS et NMOS et il sera clair pour l'homme de l'art que les circuits pourraient être adaptés en remplaçant les transistors PMOS par des transistors NMOS et inversement. En outre, d'autres technologies de transistors pourraient être utilisées, par exemple des transistors bipolaires. Ainsi, la description précédente a été donnée uniquement à titre d'exemple et ne doit pas être considérée comme limitative. L'invention est limitée seulement par les revendica10 tions ci-après. REVENDICATIONS1. Dispositif mémoire comprenant : des premier et second inverseurs (102, 104, 404) intercouplés entre des premier et second noeuds (106, 108), le premier inverseur étant adapté à être alimenté par une première tension d'alimentation (VDD, GND) par l'intermédiaire d'un premier transistor (202) et le second inverseur étant adapté à être alimenté par la première tension d'alimentation par l'intermédiaire d'un second transistor (204) ; un premier circuit de commande (206, 406) adapté à 10 commander la grille (210) du premier transistor en fonction de la tension sur le second noeud (108) et sur la grille (220) du second transistor ; et un second circuit de commande (208, 408) adapté à commander la grille (220) du second transistor en fonction de la 15 tension sur le premier noeud (106) et sur la grille du premier transistor. 2. Dispositif mémoire selon la revendication 1, dans lequel le premier circuit de commande comprend : un troisième transistor (214) couplé entre la grille 20 du premier transistor et la seconde tension d'alimentation et ayant sa grille couplée à la grille du second transistor ; et un quatrième transistor (216) couplé entre la grille du premier transistor et la première tension d'alimentation et ayant sa grille couplée au second noeud (108), et dans lequel le 25 second circuit de commande comprend : un cinquième transistor (222) couplé entre la grille du second transistor et la seconde tension d'alimentation et ayant sa grille couplée à la grille du premier transistor ; et un sixième transistor (226) couplé entre la grille du 30 second transistor et la première tension d'alimentation et ayant sa grille couplée au premier noeud (106). 3. Dispositif mémoire selon la revendication 2, dans lequel les troisième et cinquième transistors sont des tran-B11378 - 11-GR300-0712bR01 13 sistors NMOS et les quatrième et sixième transistors sont des transistors PMOS. 4. Dispositif mémoire selon la revendication 2 ou 3, dans lequel le second circuit de commande comprend en outre un septième transistor (224) couplé entre la grille du second transistor et la seconde tension d'alimentation et ayant sa grille couplée au second noeud (108). 5. Dispositif mémoire selon l'une quelconque des revendications 1 à 4, dans lequel les premier et second transis-10 tors sont des transistors PMOS. 6. Dispositif mémoire selon l'une quelconque des revendications 1 à 5, dans lequel : le premier inverseur (102) comprend deux transistors complémentaires (118, 120) couplés en série entre la seconde 15 tension d'alimentation et une borne de courant principale du premier transistor, leurs grilles étant couplées au premier noeud (106) ; et le second inverseur (104, 404) comprend deux transistors complémentaires (122, 124) couplés en série entre la 20 seconde tension d'alimentation et une borne de courant principale du second transistor, leurs grilles étant couplées au second noeud (108). 7. Dispositif mémoire selon la revendication 6, dans lequel le second inverseur comprend en outre un autre transistor 25 (126, 128) commandé par un signal d'horloge (CP) pour activer le second inverseur. 8. Dispositif mémoire selon l'une quelconque des revendications 1 à 7, dans lequel le premier circuit de commande (206) comprend au moins un transistor commandé par un signal 30 d'horloge (CP). 9. Bascule de données comprenant : le dispositif mémoire de l'une quelconque des revendications 1 à 8 ; et un tampon d'entrée (112) couplé au premier noeud et 35 activé par un signal d'horloge (CP).B11378 - 11-GR3C0-0712FR01 14 10. Cellule mémoire comprenant le dispositif mémoire de l'une quelconque des revendications 1 à 8, dans lequel le premier noeud (106) est couplé à une première ligne de bit (BL) par un premier transistor d'accès (408) et le second noeud (108) est couplé à une seconde ligne de bit (BL) par un second transistor d'accès (410). 11. Mémoire comprenant un réseau de cellules mémoire, chaque cellule mémoire comprenant le dispositif mémoire de l'une quelconque des revendications 1 à 8.