FR 2984596 A1 20130621 FR 1161807 A 20111216 B11376 - 11-GR3-0737FR01 1 PROCÉDÉ DE FABRICATION D'UN TRANSISTOR MOS À CANAL P À DRAIN ÉTENDU Domaine de l'invention La présente invention concerne un procédé de fabrication d'un transistor MOS à canal P à drain étendu dans une filière technologique CMOS, c'est-à-dire dans une filière adaptée à la fabrication de transistors MOS à canal N et de transistors MOS à canal P dans un même substrat semiconducteur. Exposé de l'art antérieur Dans certains appareils électroniques, comme par exemple des téléphones portables, on est parfois amené à prévoir des dispositifs de régulation de la tension d'alimentation de divers composants de ces appareils. Ces tensions d'alimentation sont par exemple de l'ordre de 5 V. Les dispositifs de régulation de tension comprennent généralement des transistors MOS, et sont intégrés soit dans des puces spécifiquement dédiées aux fonctions de régulation de tension, soit dans des puces réalisant également d'autres fonctions de l'appareil. Les puces réalisant des fonctions autres que les fonctions de régulation de tension sont généralement fabriquées dans des technologies CMOS dans lesquelles les transistors ne peuvent supporter que des tensions d'alimentation nettement inférieures aux tensions d'alimentation des autres composants de B11376 - 11-GR3-0737FR01 2 l'appareil électronique. A titre d'exemple, la tension d'alimentation des transistors MOS est de l'ordre de 1,1 V pour des transistors dont la dimension minimale (longueur de grille) est inférieure à 65 nm. Pour supporter une tension plus élevée que celle que supportent des transistors MOS classiques, on a proposé d'utiliser des transistors MOS à drain étendu. Dans de tels transistors, le drain comporte une région de contact de drain séparée du bord de la région de canal par une zone d'extension de drain du même type de conductivité que la région de contact de drain mais moins fortement dopée. Un inconvénient des transistors MOS à drain étendu connus réside dans le fait que la formation de la zone d'extension de drain requiert au moins une étape d'implantation spécifique supplémentaire par rapport aux étapes de fabrication des transistors MOS classiques de la filière technologique considérée. Il en résulte une augmentation du coût de fabrication. En outre, lorsque le drain d'un transistor MOS à drain étendu connu est polarisé à une tension qui est par exemple de l'ordre de 5 V, le fort champ électrique présent dans la région du canal la plus proche du drain est responsable de l'injection de porteurs chauds dans l'isolant de grille. Ces porteurs chauds entraînent des dégradations et réduisent la durée de vie du transistor. Un autre inconvénient des transistors MOS à drain étendu connus réside dans l'augmentation de la résistance à l'état passant du transistor MOS due à l'augmentation de la résistance d'accès au drain. Pour pallier cet inconvénient, on prévoit généralement une augmentation de la largeur du transistor et donc de sa surface, ce qui n'est pas souhaitable. Dans des transistors à drain étendu connus, il existe un compromis difficile à satisfaire pour optimiser la durée de vie, la résistance à l'état passant et la surface des 35 transistors. B11376 - 11-GR3-0737FR01 3 Résumé Ainsi, un objet d'un mode de réalisation de la présente invention est de prévoir un procédé de fabrication d'un transistor MOS à drain étendu palliant au moins en partie 5 certains des inconvénients des procédés connus. Un objet d'un mode de réalisation de la présente invention est de prévoir un procédé de fabrication d'un transistor MOS à drain étendu ne nécessitant pas d'étape de fabrication supplémentaire par rapport aux étapes utilisées pour 10 la fabrication de transistors MOS classiques, c'est-à-dire sans extension de drain, dans des technologies CMOS. Un autre objet d'un mode de réalisation de la présente invention est de prévoir un transistor MOS à drain étendu présentant une résistance à l'état passant réduite par rapport 15 aux transistors MOS à drain étendu connus. Un autre objet d'un mode de réalisation de la présente invention est de prévoir un transistor MOS à drain étendu présentant une durée de vie améliorée par rapport aux transistors MOS à drain étendu connus. 20 Ainsi, un mode de réalisation de la présente invention prévoit un procédé de fabrication d'un transistor MOS à canal P à drain étendu, dans une filière technologique adaptée à la fabrication de transistors MOS à canal N et de transistors MOS à canal P dans un substrat semiconducteur, ce procédé utilisant 25 essentiellement les étapes de fabrication de transistors à canal P avec les modifications suivantes : former un premier caisson de type P juxtaposé à un second caisson de corps de type N du transistor à drain étendu, le premier caisson étant formé en même temps que des caissons de corps de type P de transistors à 30 canal N ; et former une région de contact de drain dans le premier caisson à distance de la jonction entre les premier et second caissons. Selon un mode de réalisation de la présente invention, le procédé comprend en outre une étape de formation d'une grille B11376 - 11-GR3-0737FR01 4 s'étendant au-dessus d'une partie du second caisson et d'une partie du premier caisson. Selon un mode de réalisation de la présente invention, la région de contact de drain du transistor à drain étendu est 5 formée à distance de la grille. Selon un mode de réalisation de la présente invention, le procédé comprend en outre une étape de dépôt d'une couche d'un matériau isolant au-dessus du substrat, entre la grille et la région de contact de drain, cette étape précédant une étape 10 de siliciuration. Selon un mode de réalisation de la présente invention, ladite filière est adaptée à la fabrication de transistors MOS d'une première épaisseur de grille et de transistors MOS d'une seconde épaisseur de grille inférieure à la première épaisseur. 15 Selon un mode de réalisation de la présente invention, le procédé comprend en outre une étape de formation d'une région de source dans le second caisson, la région de source comportant une portion moins fortement dopée à proximité de la grille, et une étape de formation d'une poche de type N, plus fortement 20 dopée que le second caisson, s'étendant autour de la région de source et de la portion moins fortement dopée, la portion moins fortement dopée et la poche de type N étant formées en même temps que des portions moins fortement dopées et des poches de type N dans des régions de source et de drain de transistors à 25 canal P de la seconde épaisseur. Selon un mode de réalisation de la présente invention, le procédé comprend en outre une étape de formation d'une couche enterrée de type N au-dessous du premier caisson. Un mode de réalisation de la présente invention 30 prévoit en outre un transistor MOS à canal P à drain étendu, comprenant : un premier caisson de type P juxtaposé à un second caisson de corps de type N ; et une région de contact de drain s'étendant dans le premier caisson à distance de la jonction entre le premier et le second caisson. B11376 - 11-GR3-0737FR01 Selon un mode de réalisation de la présente invention, le transistor MOS comprend en outre une grille s'étendant au-dessus d'une partie du second caisson et d'une partie du premier caisson. 5 Selon un mode de réalisation de la présente invention, la région de contact de drain est formée à distance de la grille. Un mode de réalisation de la présente invention prévoit en outre un dispositif de régulation de tension 10 comportant un transistor MOS à canal P à drain étendu tel que celui décrit ci-dessus. Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante 15 de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 est une vue en coupe représentant de façon schématique divers types de transistors MOS d'une filière technologique CMOS ; et 20 les figures 2A à 2D sont des vues en coupe représentant de façon schématique des étapes successives de fabrication d'un transistor MOS à canal P à drain étendu. Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références dans les différentes figures 25 et, de plus, comme cela est habituel dans la représentation des circuits intégrés, les diverses figures ne sont pas tracées à l'échelle. Description détaillée Dans des filières technologiques CMOS, deux types de 30 transistors MOS sont couramment fabriqués dans une même puce de circuit intégré : des transistors MOS présentant un isolant de grille relativement épais, et des transistors MOS présentant un isolant de grille plus mince. La figure 1 est une vue en coupe représentant de façon 35 schématique ces deux types de transistors MOS, pour des B11376 - 11-GR3-0737FR01 6 transistors à canal N et à canal P. Les divers transistors sont formés dans un même substrat semiconducteur 1 faiblement dopé de type P. Dans la partie droite de la figure 1 sont représentés 5 un transistor MOS à canal N à isolant de grille épais (NMOSGO2) et un transistor MOS à canal P à isolant de grille épais (PMOSGO2). Le transistor à canal N est formé dans un caisson de type P 3 (PwellGO2), de niveau de dopage supérieur à celui du substrat 1, tandis que le transistor à canal P est formé dans un 10 caisson de type N 5 (NwellGO2). Une couche enterrée de type N 7 (DNwellG02), est généralement formée sous le caisson PwellGO2 des transistors à canal N pour isoler le caisson du substrat. Pour la même raison, les caissons PwellGO2 sont généralement complètement entourés par des caissons de type N. 15 Le transistor NMOSGO2 comprend des régions de source et de drain 15 fortement dopées de type N, situées de part et d'autre d'une grille 11 isolée du substrat par un isolant de grille 9 d'épaisseur e2. Des espaceurs 13 s'étendent de part et d'autre de la grille 11. Les régions de source et de drain 20 peuvent comprendre en outre des portions de type N moins fortement dopées 16 à proximité de la grille 11. Les portions 16 s'étendent dans la partie supérieure du caisson sous les espaceurs 13. Pour le transistor PMOSGO2, les régions de source et de drain 15 sont fortement dopées de type P, et peuvent 25 comprendre en outre des portions 17 de type P moins fortement dopées. Dans la partie gauche de la figure 1 sont représentés un transistor MOS à canal N à isolant de grille mince (NMOSG01) et un transistor MOS à canal P à isolant de grille mince 30 (PMOSGO1). Le transistor NMOSGO1 est formé dans un caisson 4 PwellGOl de niveau de dopage généralement différent de celui du caisson 3 PwellGO2 du transistor NMOSGO2. Le transistor PMOSGO1 est formé dans un caisson 6 NwellGOl de niveau de dopage généralement différent de celui du caisson 5 NwellGO2 du 35 transistor PMOSGO2. Une couche enterrée de type N 8 (DNwellG01) B11376 - 11-GR3-0737FR01 7 s'étend généralement sous le caisson 4 de type P, et le caisson 4 est généralement complètement entouré de caissons de type N. Les transistors NMOSGO1 et PMOSGO1 comprennent une grille 11 isolée par un isolant de grille 10 d'épaisseur effective el inférieure à l'épaisseur effective e2, et des espaceurs 13 entourant la grille. Le transistor NMOSGO1 comprend des régions de source et de drain 15 fortement dopées de type N situées de part et d'autre de la grille 11. Les régions de source et de drain peuvent comprendre en outre des portions de type N moins fortement dopées 18 à proximité de la grille 11, s'étendant sous les espaceurs 13. Le transistor NMOSGO1 peut comprendre en outre des poches 19 de type P, plus fortement dopées que le caisson PwellGOl, s'étendant autour des régions de source et de drain 15 et des portions 18. Le transistor PMOSGO1 comprend des régions de source et de drain 15 fortement dopées de type P, pouvant comprendre des portions 20 de type P moins fortement dopées, et des poches 21 de type N, plus fortement dopées que le caisson NwellGOl. Les inventeurs proposent un procédé de fabrication permettant de former, dans un même substrat, des transistors MOS à canal P à drain étendu, en même temps que des transistors MOS classiques (c'est-à-dire sans extension de drain) du type décrit en relation avec la figure 1. Les figures 2A à 2D sont des vues en coupe représentant de façon schématique des étapes successives d'un tel procédé de fabrication d'un transistor MOS à canal P à drain étendu. La figure 2A représente un substrat semiconducteur 1, faiblement dopé de type P, dans lequel a été formée une couche enterrée 27 de type N, cette couche étant formée en même temps que la couche 7 de la figure 1 (DNwellG02). Un caisson de type P PwellGO2 23 et un caisson de type N NwellGO2 25 ont été formés dans la partie supérieure du substrat, les caissons 23 et 25 étant juxtaposés. Les caissons 23 et 25 s'étendent à partir de B11376 - 11-GR3-0737FR01 8 la surface supérieure du substrat jusqu'à la couche enterrée 27 de type N. La profondeur des caissons est par exemple comprise entre 1,5 et 2 gm. Le niveau de dopage du caisson 23 de type P est par exemple compris entre 1017 et 1018 atomes/cm3, et celui du caisson 25 de type N est par exemple compris entre 1017 et 1018 atomes/cm3. Le caisson 23 de type P est formé en même temps que les caissons de type P PwellGO2 des transistors NMOSG02, et le caisson 25 de type N est formé en même temps que les caissons de type N NwellGO2 des transistors PMOSGO2. Alternativement, le caisson 23 de type P peut être formé en même temps que les caissons de type P PwellGOl des transistors NMOSGO1. Dans cet exemple, la couche 27 s'étend sous toute la surface inférieure du caisson 23 et sous une partie de la surface inférieure du caisson 25. Les faces du caisson 23 qui ne sont pas en contact avec le caisson 25 sont isolées du substrat 1 par un caisson de type N 26. Le caisson 26 est par exemple formé en même temps que les caissons NwellGO2 des transistors PMOSGO2 ou en même temps que les caissons NwellGOl des transistors PMOSGO1. Dans cet exemple, des tranchées isolantes peu profondes 30, par exemple remplies d'oxyde de silicium, couramment désignées dans la technique par l'acronyme STI ("Shallow Trench Isolation" - tranchée d'isolement peu profonde), ont été formées dans la partie supérieure du substrat, et sont destinées à assurer les isolements nécessaires. La figure 2B illustre une étape de formation d'une grille 31 au-dessus de la surface supérieure du substrat, isolée du substrat par un isolant de grille 29, d'épaisseur e2 dans cet exemple. La grille 31 est par exemple en silicium polycristallin. La grille 31 s'étend principalement au-dessus du caisson 25 de type N, mais s'étend aussi au-delà de la jonction entre le caisson 25 de type N et le caisson 23 de type P du côté du caisson 23 de type P. Ainsi, la jonction P-N entre les caissons 23 et 25 se trouve sous la grille 31, et ne coïncide avec aucun des bords de la grille. B11376 - 11-GR3-0737FR01 9 La figure 2C illustre une étape de formation des régions de source 35 et de contact de drain 37 du transistor à drain étendu. Préalablement à la formation des régions de source et de contact de drain, des régions de contact 33 fortement dopées de type N peuvent être formées à la surface des caissons 25 et 26 de type N pour assurer la polarisation des caissons 25, 26 et de la couche enterrée 27 de type N. Pendant l'implantation des régions de source et de contact de drain, les régions dans lesquelles on ne veut pas implanter d'élément dopant de type P sont recouvertes d'une couche de protection, par exemple en résine, 34. La région de source 35, fortement dopée de type P, est formée dans le caisson 25 de type N, tandis que la région de contact de drain 37, fortement dopée de type P, est formée dans le caisson 23 de type P. La région de contact de drain 37 est formée à distance de la jonction P-N entre le caisson 23 et le caisson 25, et, dans l'exemple représenté, à distance du bord de la grille 31 situé au-dessus du caisson 23 (côté drain). Le niveau de dopage des régions de source 35 et de contact de drain 37 est par exemple compris entre 1020 et 1021 atomes/cm3. Pendant l'étape de formation des régions de source 35 et de contact de drain 37, des éléments dopants de type P sont aussi implantés dans la grille 31. Afin de garantir que des éléments dopants de type P ne soient pas implantés dans le caisson 23 entre le bord de la grille et la région de contact de drain 37, la résine 34 a été formée de sorte qu'elle déborde sur le bord de la grille 31 du côté du drain. Il en résulte, comme cela apparaît sur la figure 2C, qu'une portion 32 de la grille 31 (vers le bord de la grille, côté drain) n'est pas dopée. Les régions de source et de contact de drain du transistor à drain étendu sont formées en même temps que les régions de source et de drain des transistors PMOSGO2. Le caisson 25 de type N constitue le caisson de corps du transistor à canal P à drain étendu, dans la partie supérieure duquel se forme le canal du transistor. Le canal s'étend sous la grille du bord de la région de source 35 jusqu'à la jonction entre le caisson 25 et le B11376 - 11-GR3-0737FR01 10 caisson 23. Le caisson 23 constitue la zone d'extension de drain du transistor à drain étendu. La figure 2D illustre une étape de dépôt d'une couche d'un matériau isolant 39, par exemple en oxyde de silicium, au- dessus de la zone d'extension de drain, c'est-à-dire à la surface supérieure du substrat, entre la grille et la région de contact de drain 37. La couche 39 sert à protéger la zone d'extension de drain pendant une étape ultérieure de siliciuration. Au cours de l'étape de siliciuration, une couche de siliciure 41 est formée au-dessus des régions de source 35 et de contact de drain 37, et au-dessus des régions de contact 33. Afin de garantir que la partie de la zone d'extension de drain proche du bord de la grille 31 du côté du drain ne soit pas siliciurée, la couche 39 est formée de sorte qu'elle déborde sur le bord de la grille 31 du côté du drain. De même, afin de garantir que la partie de la zone d'extension de drain proche de la région de contact de drain 37 ne soit pas siliciurée, la couche 39 est formée de sorte qu'elle déborde sur la région de contact de drain 37. La couche 39 est formée en même temps qu'une couche isolante destinée à protéger d'autres régions du substrat vis-à-vis de l'étape de siliciuration. Un avantage du procédé de fabrication d'un transistor MOS à drain étendu décrit en relation avec les figures 2A à 2D réside dans le fait qu'il ne nécessite pas d'étape de fabrication supplémentaire par rapport aux étapes de fabrication de transistors MOS classiques (c'est-à-dire sans extension de drain) dans des technologies CMOS. Un transistor MOS à canal P à drain étendu du type illustré en figure 2D présente plusieurs avantages par rapport 30 aux transistors MOS à drain étendu connus. Un premier avantage est lié au fait que la zone d'extension de drain, constituée par le caisson PwellGO2 23, présente une profondeur élevée, par exemple de l'ordre de 1,5 à 2 pin, par rapport à la profondeur de la zone d'extension de 35 drain des transistors à extension de drain connus, par exemple B11376 - 11-GR3-0737FR01 11 de l'ordre de 0,15 pin. Il en résulte que la résistance d'accès au drain, et donc la résistance du transistor à l'état passant, est inférieure à celle des transistors MOS à drain étendu connus. En outre, si des porteurs chauds sont piégés à l'interface entre le caisson 23 et la couche 39, ceci induira une augmentation de la résistance d'accès au drain nettement inférieure à celle qui est observée dans le cas de transistors MOS à drain étendu connus. Un second avantage est lié au fait que la jonction P-N entre le caisson 25 et la zone d'extension de drain 23 n'est pas située sous le bord de la grille (côté drain). Il en résulte que le champ électrique à l'extrémité du canal, au niveau de la jonction P-N, est moins fort que si la jonction P-N était située sous le bord de la grille. L'injection de porteurs chauds dans l'isolant de grille 29 et dans la couche isolante 39 est ainsi réduite, et la durée de vie du transistor est améliorée. Des modes de réalisation particuliers de la présente invention ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, une variante du procédé de fabrication d'un transistor MOS à canal P à drain étendu décrit ci-dessus consiste à former, à l'étape illustrée en figure 2C, une région de source 35 plus complexe que celle illustrée en figure 2C, afin d'ajuster la tension de seuil du transistor. Pour cela, on forme, par exemple en même temps que dans les transistors PMOSGO1, une portion moins fortement dopée de type P à proximité de la grille dans la région de source, correspondant à la portion 20 illustrée en figure 1, et une poche de type N, plus fortement dopée que le caisson 25 NwellGO2, correspondant à la poche 21 illustrée en figure 1. On a décrit ci-dessus un procédé de fabrication d'un transistor MOS à canal P à drain étendu utilisant principalement les étapes de fabrication de transistors MOS à canal P classiques (sans extension de drain) de type PMOSGO2, avec les modifications suivantes : B11376 - 11-GR3-0737FR01 12 former un caisson de type P (PwellGO2) juxtaposé à un caisson de corps de type N (NwellGO2) du transistor à drain étendu, le caisson de type P étant formé en même temps que des caissons de corps de type P de transistors NMOSGO2 ; et former une région de contact de drain dans le caisson de type P à distance de la jonction entre le caisson de type P et le caisson de type N. L'homme de l'art saura adapter le procédé décrit pour fabriquer un transistor MOS à canal P à drain étendu en utilisant principalement les étapes de fabrication de transistors MOS à canal P classiques (sans extension de drain) de type PMOSGO1, le caisson de corps de type N étant dans ce cas un caisson de type NwellGOl, et le caisson de type P étant par exemple un caisson de type PwellGOl. REVENDICATIONS1. Procédé de fabrication d'un transistor MOS à canal P à drain étendu, dans une filière technologique adaptée à la fabrication de transistors MOS à canal N (NMOSGO2 ; NMOSG01) et de transistors MOS à canal P (PMOSGO2 ; PMOSG01) dans un substrat semiconducteur, ce procédé utilisant essentiellement les étapes de fabrication de transistors à canal P avec les modifications suivantes : former un premier caisson (23) de type P juxtaposé à un second caisson (25) de corps de type N du transistor à drain 10 étendu, le premier caisson étant formé en même temps que des caissons de corps de type P de transistors à canal N ; et former une région de contact de drain (37) dans le premier caisson à distance de la jonction entre les premier et second caissons. 15 2. Procédé selon la revendication 1, comprenant en outre une étape de formation d'une grille (31) s'étendant au-dessus d'une partie du second caisson (25) et d'une partie du premier caisson (23). 3. Procédé selon la revendication 2, dans lequel la 20 région de contact de drain (37) du transistor à drain étendu est formée à distance de la grille (31). 4. Procédé selon la revendication 3, comprenant en outre une étape de dépôt d'une couche d'un matériau isolant (39) au-dessus du substrat, entre la grille (31) et la région de 25 contact de drain (37), cette étape précédant une étape de siliciuration. 5. Procédé selon l'une quelconque des revendications 1 à 4, dans lequel ladite filière est adaptée à la fabrication de transistors MOS d'une première épaisseur de grille (e2) et de 30 transistors MOS d'une seconde épaisseur de grille (el) inférieure à la première épaisseur. 6. Procédé selon la revendication 5, comprenant en outre une étape de formation d'une région de source (35) dans le second caisson (25), la région de source comportant une portionB11376 - 11-GR3-0737FR01 14 moins fortement dopée à proximité de la grille, et une étape de formation d'une poche de type N, plus fortement dopée que le second caisson, s'étendant autour de la région de source et de la portion moins fortement dopée, la portion moins fortement dopée et la poche de type N étant formées en même temps que des portions moins fortement dopées et des poches de type N dans des régions de source et de drain de transistors à canal P de la seconde épaisseur. 7. Procédé selon l'une quelconque des revendications 1 10 à 6, comprenant en outre une étape de formation d'une couche enterrée (27) de type N au-dessous du premier caisson. 8. Transistor MOS à canal P à drain étendu, comprenant : un premier caisson (23) de type P juxtaposé à un 15 second caisson de corps (25) de type N ; et une région de contact de drain (37) s'étendant dans le premier caisson à distance de la jonction entre le premier et le second caisson. 9. Transistor MOS selon la revendication 8, comprenant 20 en outre une grille (31) s'étendant au-dessus d'une partie du second caisson (25) et d'une partie du premier caisson (23). 10. Transistor MOS selon la revendication 9, dans lequel la région de contact de drain (37) est formée à distance de la grille (31). 25 11. Dispositif de régulation de tension comportant un transistor MOS à canal P à drain étendu selon l'une quelconque des revendications 8 à 10.