FR 2982075 A1 20130503 FR 1159727 A 20111026 CAPTEUR D'IMAGES COMPRENANT DES ELEMENTS D'IMAGE SELECTIONNABLES INDIVIDUELLEMENT La présente invention concerne un élément d'image, et un capteur d'images comprenant une pluralité d'éléments d'image. La présente invention concerne également un procédé permettant de contrôler un élément d'image. Un capteur d'images comprend en général un substrat semi-conducteur et un plan d'éléments d'image agencés en rangées horizontales et en colonnes verticales. La figure 1 représente un seul élément d'image U comprenant un pixel P. Le pixel comprend un photodétecteur PS, un transistor de transfert TT, un transistor de réinitialisation RT, un transistor à source suiveuse FT, et un transistor de sortie OT. Le photodétecteur PS a une anode connectée à la masse et une cathode reliée à un noeud de charge N1 par l'intermédiaire d'un transistor de transfert TT. Le transistor de transfert TT a une source S connectée au photodétecteur PS, un drain D connecté au noeud N1, et une grille G pilotée par un signal d'activation SL. Le transistor de réinitialisation RT a un drain D recevant une tension d'alimentation VS, une source connectée au noeud N1, et une grille G pilotée par un signal de réinitialisation de pixel PR. Le transistor à source suiveuse FT a une grille G pilotée par le noeud N1, un drain D recevant une tension d'alimentation VS, et une source connectée au drain D du transistor de sortie OT. Le transistor de sortie OT a une grille G pilotée par un signal de lecture de rangée RR, et une source S connectée à une sortie OUT du pixel. Pour chaque pixel, un cycle de capture d'image comprend une phase de réinitialisation, une phase 35 d'accumulation de charges, une phase de transfert de charges, et une phase de lecture de signal. Lors de la phase de réinitialisation, le transistor de transfert TT est mis dans un état conducteur, et relie le photodétecteur PS au noeud Ni. Toutes les charges accumulées dans le photodétecteur depuis le dernier cycle de capture d'image sont transférées vers le noeud Ni. Lors de la phase d'accumulation de charges, le transistor de transfert TT est mis dans un état bloqué pour isoler le photodétecteur PS. Le pixel est exposé à une lumière incidente, et des charges électriques sont générées dans le photodétecteur PS. Pendant ce temps, une tension V1 sur le noeud N1 est d'abord chargée à la tension d'alimentation via le transistor de réinitialisation RT, puis le noeud est isolé en réglant le transistor RT dans l'état bloqué. La tension V1 chute à une tension de réinitialisation, qui est détectée par un transistor à source suiveuse FT et fournie via le transistor de sortie OT à un système de traitement d'images (non représenté), qui la stocke. Lors de la phase de transfert de charges, le transistor de transfert TT est à nouveau mis dans l'état conducteur, et les charges accumulées dans le photodétecteur PS sont transférées vers le noeud Ni. La tension V1 passe à une tension de lecture de signal dépendant de la quantité de charges accumulées. Lors de la phase de lecture de signal, le transistor à source suiveuse FT détecte la tension de lecture de signal et la fournit au système de traitement d'images via le transistor de sortie OT. Dans un procédé connu sous le nom de double échantillonnage corrélé, la différence entre la tension de réinitialisation et la tension de lecture de signal est la valeur de tension de l'élément d'image, correspondant à la quantité de lumière incidente détectée. Avantageusement, ce procédé permet d'éliminer le bruit connu sous le nom de bruit 'kTC'. En général, le signal de réinitialisation de pixel PR, le signal d'activation SL, et le signal de lecture de rangée RR sont fournis à tous les pixels appartenant à la même rangée. Cependant, une image peut présenter un contraste important entre ses zones sombres et lumineuses. Pour une reconstruction d'image optimale, les pixels ou le groupe de pixels correspondants aux zones sombres de l'image devraient avoir des temps d'accumulation de charges plus longs, et les pixels ou groupes de pixels correspondants aux zones lumineuses devraient avoir des temps d'accumulation de charges plus courts. Dans ce but, le brevet américain 7,969,490 décrit une étape consistant à prévoir, dans chaque élément d'image U, un transistor de sélection ST associé à un pixel P tel qu'illustré sur la figure 1. Le transistor de sélection ST a un drain D recevant un signal de sélection de colonne Sy, une grille G pilotée par un signal de sélection de rangée Sx, et une source S fournissant le signal d'activation SL à la grille G du transistor de transfert TT. Lorsque le signal de sélection de rangée Sx et le signal de sélection de colonne Sy sont tous deux à la valeur logique 1, correspondant à des tensions positives, le signal d'activation SL est piloté à une valeur de tension positive. Le transistor TT est mis dans l'état conducteur. Sinon, si les signaux de sélection de colonne et/ou de rangée Sx, Sy sont à la valeur logique 0, le transistor de transfert TT reste dans l'état bloqué. Lors d'un cycle de capture d'image, tous les pixels d'une rangée commencent la période d'accumulation de charges au même moment. Certains pixels de la rangée sont ensuite réinitialisés individuellement plus tard pour recommencer leurs périodes d'accumulation de charges pour des durées plus courtes. Le contraste de l'image peut par conséquent être ajusté sur la base d'un pixel individuel. La phase d'accumulation de charges se termine ensuite au même moment pour tous les pixels de la rangée. Un autre phénomène qui peut affecter la qualité de l'image est connu sous le nom de "courant d'obscurité". Le courant d'obscurité est un courant généré dans le photodétecteur même lorsqu'aucune lumière incidente n'est reçue. On sait que le courant d'obscurité peut être réduit en appliquant une tension négative sur la grille du transistor de transfert TT lors de la phase d'accumulation de charges. Ainsi, les électrons qui contribueraient normalement au courant d'obscurité se recombinent avec les trous et sont neutralisés. Néanmoins, l'élément d'image de la figure 1 ne permet pas l'application d'une tension négative sur la grille du transistor de transfert TT. Le brevet américain 7,518,168 décrit une manière d'appliquer une tension négative aux grilles de tous les transistors de transfert TT de tous les éléments d'image d'une rangée. Cependant, ce brevet ne décrit pas une sélection individuelle des éléments d'image, alors que le brevet US 7,969,490 ne prévoit pas la prévention du courant d'obscurité. Il peut par conséquent être souhaité de prévoir un élément d'image qui soit à la fois sélectionnable 25 individuellement et dont le courant d'obscurité est réduit. Des modes de réalisation de l'invention se rapportent à un élément d'image comprenant un photodétecteur et un transistor de transfert pour 30 transférer des charges électriques depuis le photodétecteur afin de charger un noeud d'accumulation de charges ; des moyens de sélection configurés pour recevoir au moins deux signaux de sélection logiques et pour fournir un signal d'activation, qui est fonction des 35 signaux de sélection, à une borne de contrôle du transistor de transfert ; et dans lequel les moyens de sélection sont configurés pour recevoir au moins deux signaux de sélection, chacun présentant une tension positive lorsqu'il est à la valeur logique "1" et une tension négative lorsqu'il est à la valeur logique "0", et pour fournir le signal d'activation présentant une 5 tension négative lorsque l'élément d'image n'est pas sélectionné. Selon un mode de réalisation, les moyens de sélection ne comprennent que quatre transistors MOS de type P et sont configurés pour recevoir un premier signal 10 de sélection et un second signal de sélection présentant des valeurs de tension positive et de tension négative selon leurs valeurs logiques, et un premier signal de sélection inversé et un second signal de sélection inversé présentant des valeurs de tension positive et de 15 tension négative selon leurs valeurs logiques. Selon un mode de réalisation, les moyens de sélection ne comprennent que trois transistors MOS de type P et sont configurés pour recevoir un premier signal de sélection et un second signal de sélection présentant 20 des valeurs de tension positive et de tension négative selon leurs valeurs logiques, et un premier signal de sélection inversé présentant une valeur de tension basse et une valeur tension élevée selon sa valeur logique. Selon un mode de réalisation, les moyens de 25 sélection ne comprennent que deux transistors MOS de type P et deux transistors MOS de type N et sont configurés pour recevoir un premier signal de sélection inversé et un second signal de sélection inversé présentant des valeurs de tension positive et de tension négative selon 30 leurs valeurs logiques. Selon un mode de réalisation, les moyens de sélection ne comprennent que deux transistors MOS de type P et un transistor MOS de type N, et sont configurés pour recevoir un premier signal de sélection et un second 35 signal de sélection présentant des valeurs de tension positive et de tension négative selon leurs valeurs logiques. Des modes de réalisation de l'invention se rapportent également à un capteur d'images comprenant : une pluralité d'éléments d'image agencés en rangées horizontales et en colonnes verticales, chaque élément d'image comprenant un photodétecteur et un transistor de transfert pour transférer des charges électriques depuis le photodétecteur vers un noeud d'accumulation de charges, et des moyens de sélection configurés pour fournir un signal d'activation, qui est fonction des signaux de sélection, à une borne de contrôle du transistor de transfert ; un décodeur de rangée relié à chaque rangée horizontale d'éléments d'image et configuré pour fournir au moins un signal de sélection logique aux moyens de sélection ; un décodeur de colonne relié à chaque colonne verticale d'éléments d'image et configuré pour fournir au moins un signal de sélection logique aux moyens de sélection, et dans lequel les décodeurs de rangée et de colonne sont chacun configurés pour fournir aux moyens de sélection au moins un signal de sélection logique, présentant une tension positive lorsqu'il est à la valeur logique "1" et une tension négative lorsqu'il est à la valeur logique "0", et les moyens de sélection sont configurés pour fournir le signal d'activation présentant une tension négative lorsque les éléments d'image ne sont pas sélectionnés. Selon un mode de réalisation, les moyens de sélection ne comprennent que quatre transistors MOS de type P, et les décodeurs de rangée et de colonne sont configurés pour fournir un premier signal de sélection et un second signal de sélection présentant des valeurs de tension positive et de tension négative selon leurs valeurs logiques, et un premier signal de sélection inversé et un second signal de sélection inversé présentant des valeurs de tension positive et de tension négative selon leurs valeurs logiques. Selon un mode de réalisation, les moyens de sélection ne comprennent que trois transistors MOS de type P, et les décodeurs de rangée et de colonne sont configurés pour fournir un premier signal de sélection et un second signal de sélection présentant des valeurs de tension positive et de tension négative selon leurs valeurs logiques, et un premier signal de sélection inversé présentant une valeur de tension basse et une valeur tension élevée selon sa valeur logique. Selon un mode de réalisation, les moyens de sélection ne comprennent que deux transistors MOS de type P et deux transistors MOS de type N, et les décodeurs de rangée et de colonne sont configurés pour fournir un premier signal de sélection inversé et un second signal de sélection inversé présentant des valeurs de tension positive et de tension négative selon leurs valeurs logiques. Selon un mode de réalisation, les moyens de sélection ne comprennent que deux transistors MOS de type P et un transistor MOS de type N, et les décodeurs de rangée et de colonne sont configurés pour fournir un premier signal de sélection et un second signal de sélection présentant des valeurs de tension positive et de tension négative selon leurs valeurs logiques. Des modes de réalisation de l'invention se rapportent également à un procédé de contrôle d'un élément d'image, l'élément d'image comprenant un photodétecteur et un transistor de transfert pour transférer des charges électriques depuis le photodétecteur afin de charger un noeud d'accumulation de charges, et des moyens de sélection pour fournir à une borne de contrôle du transistor de transfert un signal d'activation qui est fonction d'au moins deux signaux de sélection logiques, dans lequel le procédé comprend des étapes consistant à appliquer aux moyens de sélection au moins deux signaux de sélection, présentant une tension positive lorsqu'ils sont à la valeur logique "1" et une tension négative lorsqu'ils sont à la valeur logique "0", fournir à la borne de contrôle du transistor de transfert, par l'intermédiaire des moyens de sélection, un signal d'activation présentant une tension négative lorsque l'élément d'image n'est pas sélectionné. Selon un mode de réalisation, les moyens de sélection ne 5 comprennent que quatre transistors MOS de type P, et le procédé comprenant les étapes consistant à appliquer aux moyens de sélection un premier signal de sélection et un second signal de sélection présentant des valeurs de tension positive et de tension négative selon leurs 10 valeurs logiques, et un premier signal de sélection inversé et un second signal de sélection inversé présentant des valeurs de tension positive et de tension négative selon leurs valeurs logiques. Selon un mode de réalisation les moyens de 15 sélection ne comprennent que trois transistors MOS de type P, et le procédé comprenant les étapes consistant à appliquer aux moyens de sélection un premier signal de sélection et un second signal de sélection présentant des valeurs de tension positive et de tension négative selon 20 leurs valeurs logiques, et un premier signal de sélection inversé présentant une valeur de tension basse et une valeur tension élevée selon sa valeur logique. Selon un mode de réalisation, les moyens de sélection ne comprennent que deux transistors MOS de type 25 P et deux transistors MOS de type N, et le procédé comprenant une étape consistant à appliquer aux moyens de sélection un premier signal de sélection inversé et un second signal de sélection inversé présentant des valeurs de tension positive et de tension négative selon leurs 30 valeurs logiques. Selon un mode de réalisation, les moyens de sélection ne comprennent que deux transistors MOS de type P et un transistor MOS de type N, et le procédé comprenant une étape consistant à appliquer aux moyens de 35 sélection un premier signal de sélection et un second signal de sélection présentant des valeurs de tension positive et de tension négative selon leurs valeurs logiques. Des modes de réalisations de la présente invention vont maintenant être décrits à titre non limitatif, en 5 relation avec les figures jointes parmi lesquelles : - la figure 1 précédemment décrite illustre un élément d'image classique, - la figure 2 illustre un élément d'image selon un mode de réalisation de l'invention, 10 la figure 3 illustre des chronogrammes de signaux appliqués à l'élément d'image de la figure 2 et des tensions apparaissant dans l'élément d'image de la figure 2 lors d'un cycle de capture d'image, - la figure 4 illustre une topographie de semi15 conducteur de l'élément d'image de la figure 2, - la figure 5 illustre un capteur d'image comprenant des éléments d'image selon l'invention, - la figure 6 illustre un élément d'image selon un autre mode de réalisation de l'invention, 20 la figure 7 illustre un élément d'image selon un autre mode de réalisation de l'invention, - la figure 8 illustre un élément d'image selon un autre mode de réalisation de l'invention, et - la figure 9 illustre un dispositif comprenant un 25 capteur d'images selon l'invention. La figure 2 illustre un élément d'image Ul selon un mode de réalisation de l'invention. L'élément d'image U1 comprend un pixel P et un circuit de sélection S1 fournissant un signal d'activation de pixel SL au pixel. 30 Le pixel P comprend un photodétecteur PS, un transistor de transfert TT, un transistor de réinitialisation RT, un transistor à source suiveuse FT, et un transistor de sortie OT. Le photodétecteur PS a une anode connectée à la masse et une cathode reliée à un 35 noeud de charge N1 par l'intermédiaire d'un transistor de transfert TT. Le transistor de transfert TT a une source S connectée au photodétecteur PS, un drain D connecté au noeud N1, et une grille G pilotée par un signal d'activation SL fourni sur un noeud de contrôle N2 du circuit de sélection Si. Le transistor de réinitialisation RT a un drain D recevant une tension d'alimentation VS, une source connectée au noeud N1, et une grille G pilotée par un signal de réinitialisation de pixel PR. Le transistor à source suiveuse FT a une grille G pilotée par le noeud N1, un drain D recevant une tension d'alimentation VS, et une source S connectée au drain D du transistor de sortie OT. Le transistor de sortie OT a une grille G pilotée par un signal de lecture de rangée RR, et une source S connectée à une sortie OUT du pixel. Le circuit de sélection S1 comprend quatre transistors MOS de type P (PMOS) Ti, T2, T3, T4. Les transistors Tl, T2 sont connectés en série et les transistors T3, T4 sont connectés en parallèle. Le transistor Tl a une source S recevant une tension positive VP1, une grille G pilotée par un signal de sélection de rangée inversé /Sx, et un drain D connecté à une source S du transistor T2. Le transistor T2 a une grille G pilotée par un signal de sélection de colonne inversé /Sy, et un drain D connecté au noeud de contrôle N2. Le noeud N2 est par conséquent connecté à la grille du transistor de transfert TT et forme la sortie du circuit de sélection Si. Les transistors T3, T4 ont chacun un drain D recevant une tension négative VN1, une source S connectée au noeud N2, et une grille pilotée par un signal de sélection de rangée Sx, un signal de sélection de colonne Sy, respectivement. Le tableau lA ci-dessous représente des valeurs de tension d'exemple correspondant aux valeurs logiques 0 et 1 des signaux Sx, Sy, /Sx, /Sy, SL et les valeurs de tension du signal d'activation SL. Le tableau 1B représente la table de vérité des combinaisons logiques possibles des signaux de sélection de rangée et de colonne. Tableau lA Sx Sy /Sx /Sy SL 0 VN2 VN2 VN2 VN2 VN1 1 VP1 VP1 VP1 VP1 VP1 Tableau 1B Sx Sy /Sx /Sy SL SL (Tension) 0 0 1 1 0 VN1 0 1 1 0 0 VN1 1 0 0 1 0 VN1 1 1 0 0 1 VP1 Comme on peut le voir sur les tableaux ci-dessus, les signaux de sélection Sx, Sy, /Sx, /Sy varient entre une valeur de tension négative VN2 et une valeur de tension positive VP1. A titre d'exemple, la tension négative VN1 est égale à -0,8V, la tension négative VN2 est égale à -1,6V, et la tension positive VP1 est égale à +3,3V. Ainsi, lorsque le signal de sélection de rangée Sx et/ou le signal de sélection de colonne Sy sont tous deux à la valeur logique 0, le signal d'activation SL est à la valeur logique 0. La tension négative VN1 est fournie par le circuit de sélection Si, l'élément d'image est mis dans l'état non sélectionné. Le transistor de transfert TT qui reçoit la tension négative VN1 sur sa grille G, est mis dans un état bloqué, et le courant d'obscurité est évité. Lorsque le signal de sélection de rangée Sx et le signal de sélection de colonne Sy sont tous les deux à la valeur logique 1, les transistors Ti, T2 relient le noeud de contrôle N2 à la tension positive VP1, alors que les transistors T3, T4 empêchent le noeud de contrôle N2 d'être relié à la tension négative VN1. Le signal d'activation SL est à la valeur logique 1, et l'élément d'image est mis dans l'état sélectionné. La tension positive VP1 est fournie par le circuit de sélection Si. Le transistor de transfert TT reçoit la tension positive VP1 sur sa grille G et il est mis dans un état conducteur. La figure 3 illustre des chronogrammes des signaux et des tensions de l'élément d'image Ul de la figure 2 lors d'un cycle de capture d'image. Il est supposé que l'élément d'image Ul appartient à une rangée et une colonne d'un plan d'éléments d'image, qui permettent ensemble de capturer une image. Le cycle de capture d'image comprend une phase de réinitialisation Pl, une phase d'accumulation de charges P2, une phase de transfert de charges P3, et une phase de lecture de signal P4. Avant que le cycle de capture d'image ne débute, l'élément d'image Ul n'est pas sélectionné. Le signal de sélection de rangée Sx et le signal de sélection de colonne Sy sont mis à 0, de telle sorte que le signal d'activation SL est mis à 0, la tension négative VN1. Le transistor de transfert TT est ainsi mis dans un état bloqué, et le courant d'obscurité est évité ou réduit. Le signal de réinitialisation de pixel PR est mis 25 à 1, et le transistor de réinitialisation RT est mis dans un état conducteur, reliant le noeud de charge N1 à la tension d'alimentation VS. La tension V1 sur le noeud N1 est environ égale à la tension d'alimentation, par exemple +2,5V. Le signal de lecture de rangée RR est mis 30 à 0, et le transistor de sortie OT est mis dans un état bloqué. La tension de sortie VO est à zéro ou à une valeur de tension basse VL, par exemple comprise entre 0 et +0,2V. Phase de réinitialisation (P1) 35 A un instant tO, le signal de réinitialisation de pixel PR est mis à 0, et le transistor de réinitialisation RT est mis dans l'état bloqué. Le noeud N1 n'est plus relié à la tension d'alimentation VS, et la tension V1 sur le noeud N1 commence à diminuer depuis la tension d'alimentation VS vers une tension de réinitialisation VR, par exemple +2,4 V. A un instant tl, le signal de sélection de rangée Sx et le signal de sélection de colonne Sy sont mis à 1, et les signaux de sélection de rangée et de colonne inversés /Sx, /Sy (non représentés sur la figure 3) sont mis à 0. Le signal d'activation SL est piloté à 1, c'est-à-dire la tension positive VP1. Le transistor de transfert TT est mis dans un état conducteur, et les depuis le charges accumulées sont transférées photodétecteur PS vers le noeud Ni. Phase d'accumulation de charges (P2) A un instant t2, les signaux Sx, Sy sont mis à 0, et le signal d'activation SL est mis à 0, i.e. la tension négative VN1. Le transistor de transfert TT est mis dans l'état bloqué. La phase commence. A un instant t3, le pixel PR est mis à réinitialisation RT est d'accumulation de charges P2 signal de réinitialisation de 1, et le transistor de mis dans l'état conducteur, reliant le noeud N1 à la tension d'alimentation VS pour précharger la tension V1 sur le noeud Ni. Pendant ce temps, le signal de lecture de rangée RR est maintenu à 0, et le transistor de sortie OT reste dans un état bloqué. La tension de sortie VO reste à zéro ou à une valeur de tension basse VL. Les signaux Sx, Sy, SL, restent à 0 pendant la période d'accumulation de charges, et les transistors Ti, T2, TT sont maintenus dans l'état bloqué. A un instant t4, la rangée horizontale comprenant l'élément d'image Ul est sélectionnée en lecture, et le signal de lecture de rangée RR est mis à 1. Le transistor de sortie OT est mis dans un état conducteur et relie la tension V1 sur le noeud N1 à la sortie OUT de l'élément d'image. La tension de sortie VO augmente rapidement à une tension VS'=VS-Vgs, Vgs étant la tension grille-àsource du transistor FT. A un instant t5, le signal de réinitialisation de pixel PR est mis à 0, et le transistor de réinitialisation RT est mis dans l'état bloqué. La tension V1 sur le noeud N1 commence à chuter comme au préalable à la tension de réinitialisation VR. La tension VR est détectée par un transistor à source suiveuse FT, et elle est fournie via le transistor de sortie OT à un système de traitement d'images (non représenté), qui stocke cette valeur. Phase de transfert de charges (P3) A un instant t6, les signaux de sélection de rangée et de colonne Sx et Sy sont mis à 1, et les transistors Ti, T2 du circuit de sélection S1 sont mis dans l'état conducteur. Le signal d'activation SL sur le noeud de contrôle N2 est mis à 1. Le transistor de transfert TT est mis dans l'état conducteur, ce qui termine la phase d'accumulation de charges. Les charges accumulées dans le photodétecteur PS lors de la phase d'accumulation de charges P2 sont transférées vers le noeud Ni. La tension V1 sur le noeud N1 passe à une tension de charge VC en raison de la liaison avec le transistor TT. Deux cas sont maintenant illustrés sur la figure 3. Si l'élément d'image Ul ne reçoit pas une quantité importante de lumière (pixel sombre), la charge sur le noeud N1 chute lentement, tel qu'illustré par une courbe Cl. Cependant, si l'élément d'image Ul reçoit une quantité importante de lumière (pixel lumineux), la charge sur le noeud N1 chute rapidement, tel qu'illustré par une courbe C2. La tension de sortie VO suit la tension V1 sur le noeud N1, avec une courbe C1' correspondant à la courbe Cl, et une courbe C2' correspondant à la courbe C2. Phase de lecture de signal (P4) A un instant t7, le transfert de charges depuis le photodétecteur PS vers le noeud N1 est terminé. Les signaux Sx, Sy sont mis à 0, et les transistors Ti, T2 du circuit de sélection S1 sont mis dans l'état bloqué. Les transistors T3, T4 sont mis dans l'état conducteur, la tension sur le noeud N2 est portée à la valeur de tension négative VN1, qui est appliquée à la grille du transistor de transfert TT. Le transistor TT est mis dans l'état bloqué, et le courant d'obscurité est évité ou réduit. La tension V1 sur le noeud N1 est stabilisée à une tension de lecture de signal VD1 ou VD2, correspondant à la courbe Cl ou C2, et la tension de sortie VO est également stabilisée. Le transistor à source suiveuse FT détecte la tension de lecture de signal et la fournit au système de traitement d'image via le transistor de sortie OT. La différence entre la tension de réinitialisation VR et la tension de lecture de signal VD1 ou VD2 est la valeur de tension de l'élément d'image, correspondant à la quantité de lumière incidente détectée. A un instant t8, la phase de lecture est terminée, et le signal de réinitialisation de pixel PR est mis à 1. Le transistor de réinitialisation RT est mis dans l'état conducteur, et relie le noeud N1 à la tension d'alimentation VS. La tension V1 sur le noeud N1 est préchargée à la tension VS. La tension VO sur la sortie OUT est de nouveau portée à la tension VS', puisque la sortie est reliée au noeud N1 via le transistor OT dans l'état conducteur. A un instant t9, le signal de lecture de rangée RR est mis à 0, et le transistor de sortie OT est mis dans l'état bloqué. La tension de sortie VO chute à zéro ou à une tension basse. Une nouvelle phase de capture d'image peut commencer. Il est à noter que la période d'accumulation de charges P2 peut être ajustée selon le besoin à l'aide de l'élément d'image Ul. Par exemple, à un instant t0', le signal de réinitialisation de pixel PR est mis à 0, puis les signaux de sélection Sx, Sy sont pulsés à 1. Une nouvelle période d'accumulation de charges P2' débute à l'instant t3', lorsque les signaux de sélection Sx, Sy retournent à 0. Bien que seules deux périodes d'intégration P2, P2' soient illustrées sur la figure 3, un nombre plus important de périodes d'intégration de durées différentes peuvent être effectuées en pulsant les signaux de sélection et le signal de réinitialisation. Généralement, la durée de la période d'intégration requise pour chaque pixel est calculée au préalable. De préférence, huit durées d'intégration différentes ou davantage sont prévues, ce qui augmente la dynamique du capteur d'images et son rapport signal/bruit. L'homme de l'art notera que l'un des signaux Sx ou Sy peut être maintenu à la valeur logique 1 pendant toute la durée du processus de capture d'image, alors que l'autre signal Sy ou Sx est mis à 1 uniquement lorsque l'on souhaite ajuster la période d'intégration du pixel. De façon similaire, le signal de réinitialisation peut être mis à 0 à intervalles réguliers pour qu'il coïncide avec des impulsions des signaux de sélection lors de la phase d'accumulation de charges. La figure 4 illustre une topographie de semiconducteur Ll de l'élément d'image Ul de la figure 2, selon un mode de réalisation. La topographie Ll comprend une zone photosensible 10, un caisson dopé N 11, des caissons dopés P 12, 13, une isolation par tranchée profonde 14, des polygones en siliciure polycristallin 20 à 27, des polygones en métal 30 à 37, des pistes en métal 40 à 43, et une pluralité de polygones d'interconnexion 50. La zone photosensible 10 est en forme de grand carré. Le caisson dopé N 11 est formé à la droite de la zone photosensible 10, et les caissons dopés P 12, 13 sont formés en-dessous de la zone photosensible 10. L'isolation par tranchée profonde 14 entoure la zone photosensible 10, le caisson dopé N 11, et les caissons dopés P 12, 13. Le caisson dopé N 11 forme les drains et les sources des transistors PMOS T1 à T4. Le caisson dopé P 12 forme les drains et les sources des transistors FT, OT et le caisson dopé P 13 forme les drains et la source du transistor de réinitialisation RT et du noeud de charge Ni. Le polygone en siliciure polycristallin 20 forme la grille du transistor de transfert TT, et s'étend le long de la partie inférieure de la zone photosensible 10. Les polygones en siliciure polycristallin 21 à 24 sont formés sur le caisson dopé N 11 et forment les grilles des transistors T1 à T4 respectivement. Les polygones en siliciure polycristallin 25 à 27 sont formés sur les caissons dopés P 12, 13 et forment les grilles des transistors OT, FT, RT respectivement. Un polygone en métal 30 est relié aux drains D des transistors T2, T3, T4 formés dans le caisson dopé N 11, et à une extrémité du polygone en siliciure polycristallin 20, formant le noeud N2. Les polygones en métal 31 à 34 fournissent des signaux /Sx, /Sy, Sx, Sy aux transistors T1 à T4 respectivement. Les polygones en métal 35, 37 fournissent les signaux RR, PR aux transistors OT, RT. Le polygone en métal 36 est relié par une extrémité à la grille du transistor FT formé par le polygone en siliciure polycristallin 26, et par une autre extrémité au caisson dopé P 13, formant le noeud Ni. Chaque polygone en métal 31 à 37 est relié aux polygones en siliciure polycristallin 21 à 27 correspondants. Les pistes en métal 40 à 43 s'étendent le long du côté droit de la zone photosensible 10. La piste en métal 40 fournit la tension d'alimentation VS aux drains D des transistors FT, RT formés dans les caissons dopés P 12, 13. La piste en métal 41 fournit la tension positive VP1 au drain du transistor T1 formé dans le caisson dopé N 11, et la piste en métal 42 fournit la tension négative VN1 aux sources des transistors T3, T4 formés dans le caisson dopé N 11. La piste en métal 43 est reliée à la source du transistor OT et fournit la tension de sortie VO. Enfin, les polygones d'interconnexion 50 forment les interconnexions et les vias entre les caissons, les polygones en siliciure polycristallin, et les polygones en métal. La diffusion du caisson dopé N 11 est contenue par une isolation par tranchée profonde 14. Ainsi, la zone requise pour le caisson dopé N 11 se limite à la taille des transistors T1 à T4. La surface occupée par le circuit de sélection S1 est par conséquent relativement petite par rapport à la zone photosensible 10. L'isolation par tranchée profonde 14 s'étend généralement sur environ 4 microns ou davantage dans le substrat, plus en profondeur que les dopages des caissons N et P. La figure 5 illustre un capteur d'image IS selon un second mode de réalisation de l'invention. Le capteur d'image IS comprend un plan comprenant : X*Y éléments d'image U1',y (U10,0 à Ulx-i,y-i) agencés en X rangées horizontales et Y colonnes verticales, X bus de rangée RBx (RB° à RBx_1), Y bus de colonne CBx (CB0 à CBy_].), et Y lignes de lecture de colonne CLy (CL0 à CLy_1). Chaque élément d'image est connecté en entrée à un bus de rangée RBx et à un bus de colonne CBy, et en sortie à une ligne de colonne CLy. Pour simplifier, les connexions vers la tension d'alimentation VS, la tension positive VP1, et la tension négative VN1 ne sont pas représentées. Le capteur d'image IS comprend en outre un circuit de contrôle CCT, un décodeur de rangée RDEC, un décodeur de colonne CDEC, et Y circuits de lecture de colonne CTy. Tous les éléments d'image d'une rangée horizontale sont connectés à un bus de rangée RBx, qui fournit le signal de réinitialisation de pixel PR, le signal de lecture de rangée RR, le signal de sélection de rangée Sx, et le signal de sélection de rangée inversé /Sx pour la rangée. Le décodeur de rangée RDEC est connecté à chaque bus de rangée RBx, et comprend des moyens pour inverser le signal de sélection de rangée Sx pour obtenir le signal de sélection de rangée inversé /Sx. Tous les éléments d'image d'une même colonne verticale sont connectés au même bus de colonne CBy et à la même ligne de lecture de colonne CLy. Le bus de colonne CBy fournit le signal de sélection de colonne Sy et le signal de sélection de colonne inversé /Sy. Le décodeur de colonne CDEC est connecté à chaque bus de colonne CBy, et comprend des moyens pour inverser le signal de signal /Sy. un circuit circuit de rangée RDEC sélection de colonne Sy pour obtenir le Chaque ligne de colonne CLy est connectée à de lecture de colonne CTy correspondant. contrôle CCT est relié au décodeur et au décodeur de colonne CDEC. Le de Le circuit de contrôle CCT est relié au décodeur de rangée RDEC et au décodeur de colonne CDEC. Selon les commandes envoyées par le circuit de contrôle, les décodeurs RDEC, CDEC fournissent des signaux de sélection de rangée et de colonne sur les bus de rangée et de colonne pour contrôler individuellement les éléments d'image Ulx,y lors d'un cycle de capture d'image. La figure 6 illustre un élément d'image U2 selon un mode de réalisation de l'invention. L'élément d'image U2 comprend un pixel P, tel que décrit précédemment en référence à la figure 2, et un circuit de sélection S2. Le circuit de sélection S2 a un noeud de contrôle N3 connecté à la grille G du transistor de transfert TT du pixel. Le circuit de sélection S2 comprend trois transistors MOS de type P (PMOS) T5, T6, T7. Le transistor T5 a une source S recevant les tensions positives VP1, VP2, une grille G pilotée par un signal de sélection de colonne inversé /Sy, et un drain D connecté à un noeud de contrôle N3. Les transistors T6, T7 sont connectés en parallèle, et leurs sources S reçoivent une tension négative VN1, leurs drains D sont connectés au noeud N3, et leurs grilles G sont pilotées par un signal de sélection de colonne Sy et un signal de sélection de rangée Sx, respectivement. Le noeud de contrôle N3 est connecté à la grille G du transistor de transfert TT du pixel P. Le signal d'activation SL est appliqué à la grille du transistor de transfert TT, et peut présenter des valeurs de tension positive VP1 ou de tension négative VN1. Le tableau 2A ci-dessous représente des valeurs de tension d'exemple des signaux Sx, Sy, /Sy, SL correspondant aux valeurs logiques 0 et 1. Le tableau 2B représente la table de vérité des combinaisons logiques possibles des signaux de sélection de rangée et de colonne. Tableau 2A Sx Sy /Sy SL 0 VN2 VN2 VP2 VN1 1 VP1 VP1 VP1 VP1 Tableau 2B Sx Sy /Sy SL SL (Tension) 0 0 1 0 VN1 0 1 0 0 VN1 1 0 1 0 VN1 1 1 0 1 VP1 Il est à noter que dans le tableau 2A, les tensions des signaux Sy, /Sy ne sont pas les mêmes. Le signal /Sy présente deux valeurs de tension positive, par exemple une valeur de tension plus basse VP2=+1,0V et une valeur de tension plus élevée VP1=+3,3V. De plus, la tension appliquée sur la source S du transistor T5 varie en fonction de la valeur du signal Sx. Cela veut dire que lorsque Sx=0, la tension VP2 est appliquée, et lorsque Sx=1, la tension VP1 est appliquée. Lorsque le signal de sélection de colonne Sy est mis à la valeur logique 0, quelle que soit la valeur du signal de sélection de rangée Sx, le noeud de contrôle N3 est relié à la tension négative VN1. Le signal d'activation SL est par conséquent mis à la valeur logique 0, et l'élément d'image U2 est mis dans l'état non sélectionné. Le transistor de transfert TT reçoit la tension négative VN1 sur sa grille G et est mis dans l'état bloqué. Lorsque le signal de sélection de rangée Sx est mis à 0 et le signal de sélection de colonne Sy est mis à 1, le signal inversé /Sy est mis à O. Le transistor T5 reçoit la tension VP2 sur ses bornes de source et de grille. Comme les tensions de source et de grille aux bornes du transistor T sont égales, le transistor T5 est dans la zone de coupure. Par conséquent, aucun courant ne passe par le transistor T5. Le transistor T7 relie le noeud de contrôle N3 à la tension négative VN1. Le signal d'activation SL est mis sur 0, la tension VN1, et le transistor de transfert TT sont mis dans l'état bloqué. Lorsque les signaux de sélection de rangée Sx et de colonne Sy sont mis à 1, le signal inversé /Sy est mis à O. Le transistor T5 est mis dans l'état conducteur, et les transistors T6, T7 sont mis dans l'état bloqué. Le transistor T5 relie le noeud de contrôle N3 à la tension positive VP1, alors que les transistors T6, T7 empêchent la tension négative VN1 d'être fournie sur le noeud de contrôle N3. Le signal d'activation SL est mis à la valeur logique 1, et l'élément d'image U2 est mis dans l'état sélectionné. Le transistor de transfert TT reçoit la tension positive VP1 sur sa grille G et il est mis dans l'état conducteur. Comme auparavant, la tension positive VP1 n'est appliquée à la grille du transistor de transfert TT que lorsque le signal de sélection de rangée Sx et le signal de sélection de colonne Sy sont à 1. Sinon, la tension négative VN1 est fournie à la grille du transistor de transfert TT, ce qui le maintient dans un état bloqué et évite le courant d'obscurité. Par conséquent, l'élément d'image n'est sélectionné, i.e. le transistor de transfert TT est mis dans l'état conducteur, que lorsque sa rangée et sa colonne correspondantes sont sélectionnées. La figure 7 illustre un élément d'image U3 selon un mode de réalisation de l'invention. L'élément U3 comprend un pixel P, tel que décrit précédemment en référence à la figure 2, et un circuit de sélection S3. Le circuit de sélection S3 a un noeud de contrôle N4 connecté à la grille G du transistor de transfert TT du pixel. Le circuit de sélection S3 comprend deux transistors MOS de type P (PMOS) Ti, T2, et deux transistors MOS de type N (NMOS) T8, T9. Les transistors Tl, T2 sont connectés en série et les transistors T8, T9 sont connectés en parallèle. Le transistor Tl a une source S recevant une tension positive VP1, une grille G pilotée par un signal de sélection de rangé inversé /Sx, et un drain D connecté à une source S du transistor T2. Le transistor T2 a une grille G pilotée par un signal de sélection de colonne inversé /Sy, et un drain D connecté à un noeud N4. Les transistors T8, T9 ont chacun une source S connectée à une tension négative VN1, un drain D connecté au noeud N4, et une grille pilotée par un signal de sélection de rangée inversé /Sx et un signal de sélection de colonne inversé /Sy, respectivement. Les tableaux 3A, 3B ci-dessous représentent des valeurs de tension d'exemple des signaux /Sx, /Sy, SL correspondant aux valeurs logiques 0 et 1, et la table de vérité pour les combinaisons logiques possibles des signaux de sélection de rangée et de colonne inversés. Tableau 3A /Sx /Sy SL 0 VN2 VN2 VN1 1 VP1 VP1 VP1 Tableau 3B /Sx /Sy SL SL (Tension) 1 1 0 VN1 1 0 0 VN1 0 1 0 VN1 0 0 1 VP1 Comme auparavant, la tension positive VP1 n'est 5 appliquée à la grille du transistor de transfert TT que lorsque le signal de sélection de rangée Sx et le signal de sélection de colonne Sy sont à la valeur logique 1, correspondant au signal de sélection de rangée inversé /Sx et au signal de sélection de colonne 10 inversé /Sy à la valeur logique 0. Sinon, la tension négative VN1 est fournie à la grille du transistor de transfert TT, ce qui le maintient dans un état bloqué et évite le courant d'obscurité. La figure 8 illustre un élément d'image U4 selon un 15 mode de réalisation de l'invention. L'élément d'image U4 comprend un pixel P, tel que décrit précédemment, et un circuit de sélection de pixel S4. Le circuit de sélection S4 a un noeud de contrôle N5 fournissant le signal d'activation SL à la grille G du transistor de 20 transfert TT du pixel. Le circuit de sélection S4 comprend deux transistors MOS de type P (PMOS) T6, T7, et un seul transistor MOS de type N (NMOS) T10. Les transistors T6, T7 sont connectés en parallèle, et leurs sources S 25 reçoivent une tension négative VN1, leurs drains D sont connectés au noeud de contrôle N5, et leurs grilles G sont pilotées par le signal de sélection de rangée Sx et le signal de sélection de colonne Sy, respectivement. Le transistor T10 comprend un drain D recevant un signal de 30 sélection de colonne Sy, une source S connectée au noeud N5, et une grille G pilotée par un signal de sélection de rangée Sx. Avantageusement, ce mode de réalisation prévoit que le transistor de transfert TT n'est pas dans un état flottant lorsque le transistor T10 est dans l'état bloqué. Les tableaux 4A, 4B ci-dessous représentent des valeurs de tension d'exemple correspondant aux valeurs logiques 0 et 1 des signaux Sx, Sy, SL, et la table de vérité pour les combinaisons logiques possibles des signaux de sélection de rangée et de colonne inversés. Tableau 4A Sx Sy SL 0 VN2 VN2 VN1 1 VP1 VP1 VP1 Tableau 4B Sx Sy SL SL (Tension) 0 0 0 VN1 0 1 0 VN1 1 0 0 VN1 1 1 1 VP1 Comme auparavant, le signal d'activation SL a la valeur de tension positive VP1 et n'est appliqué à la grille du transistor de transfert TT que lorsque le signal de sélection de rangée Sx et le signal de sélection de colonne Sy sont à 1. Sinon, le signal d'activation SL a la valeur de tension négative VN1 et est appliqué à la grille G du transistor de transfert TT, ce qui le maintient dans un état bloqué et évite ou réduit le courant d'obscurité. La figure 9 illustre un dispositif électronique DV selon un mode de réalisation. Le dispositif DV comprend un capteur d'images IS et un élément de traitement d'images IPU. L'élément de traitement d'images IPU est capable de traiter des images fournies par le capteur d'images IS. En se basant sur une ou plusieurs images, l'élément de traitement d'images IPU peut ajuster les périodes d'intégration des éléments d'image du capteur d'images. Par exemple, après la capture d'une première image, l'élément de traitement d'images IPU peut analyser l'image pour déterminer s'il y a un contraste important entre les zones lumineuses et sombres de l'image. En se basant sur cette analyse, l'élément de traitement d'images IPU peut envoyer des signaux de contrôle au capteur d'images IS. Le capteur d'images IS applique ensuite les signaux de sélection de rangée et de colonne en conséquence, pour ajuster la période d'intégration d'un ou de plusieurs pixels pour une image optimale. Le dispositif DV peut comprendre en outre une mémoire pour stocker les informations relatives à la période d'intégration d'un ou plusieurs pixels, afin de traiter les informations concernant la lumière fournies par les éléments après modification de leurs périodes d'intégration. L'homme de l'art comprendra que les pixels de la présente invention ne se limitent pas à la structure de quatre transistors 4T illustrée sur les figures 2, 6, 7, 8. Diverses architectures de pixel sont connues, et comprennent toutes en général une zone photosensible et un noeud de stockage de charges. Par exemple, la structure de cinq transistors 5T, la structure de six transistors 6T, etc. peuvent être utilisées. De plus, les transistors utilisés comme transistors de réinitialisation, à source suiveuse, et de sortie peuvent être des transistors MOS de type P PMOS au lieu de transistors NMOS. Par exemple, un transistor à source suiveuse PMOS FT offre une meilleure réduction du bruit, et un transistor de réinitialisation PMOS RT offre une meilleure dynamique du capteur d'images. Dans ce cas, les signaux, la topographie, etc. sont adaptés en conséquence. De plus, les moyens permettant d'inverser les signaux de sélection de rangée et/ou de colonne /Sx, /Sy peuvent être fournis dans chaque élément d'image, ou peuvent être fournis pour une rangée ou une colonne entière, par exemple dans le décodeur de rangée RDEC ou le décodeur de colonne CDEC.5 REVENDICATIONS1. Elément d'image (U1, U2, U3, U4) comprenant : - un photodétecteur (PS) et un transistor de 5 transfert (TT) pour transférer des charges électriques depuis le photodétecteur (PS) afin de charger un noeud d'accumulation de charges (N1), et - des moyens de sélection (S1, S2, S3, S4) configurés pour recevoir au moins deux signaux de 10 sélection logiques (Sx, Sy, /Sx, /Sy) et pour fournir un signal d'activation (SL), qui est fonction des signaux de sélection, à une borne de contrôle (G) du transistor de transfert, caractérisé en ce que les moyens de sélection sont 15 configurés pour recevoir au moins deux signaux de sélection (Sx, Sy, /Sx, /Sy), chacun présentant une tension positive (VP1) lorsqu'il est à la valeur logique "1" et une tension négative (VN2) lorsqu'il est à la valeur logique "0", et pour fournir le signal 20 d'activation (SL) présentant une tension négative (VN1) lorsque l'élément d'image n'est pas sélectionné. 2. Elément d'image (U1) selon la revendication 1, dans lequel les moyens de sélection (S1) ne comprennent 25 que quatre transistors MOS de type P (Ti, T2, T3, T4) et sont configurés pour recevoir : - un premier signal de sélection (Sx) et un second signal de sélection (Sy) présentant des valeurs de tension positive (VP1) et de tension négative (VN2) selon leurs 30 valeurs logiques, et - un premier signal de sélection inversé (/Sx) et un second signal de sélection inversé (/Sy) présentant des valeurs de tension positive (VP1) et de tension négative (VN2) selon leurs valeurs logiques. 35 3. Elément d'image (U2) selon la revendication 1, dans lequel les moyens de sélection (S2) ne comprennentque trois transistors MOS de type P (T5, T6, T7) et sont configurés pour recevoir : - un premier signal de sélection (Sx) et un second signal de sélection (Sy) présentant des valeurs de tension positive (VP1) et de tension négative (VN2) selon leurs valeurs logiques, et - un premier signal de sélection inversé (/Sy') présentant une valeur de tension basse (VP2) et une valeur tension élevée (VP1) selon sa valeur logique. 4. Elément d'image (U3) selon la revendication 1, dans lequel les moyens de sélection (S3) ne comprennent que deux transistors MOS de type P et deux transistors MOS de type N (T1, T2, T8, T9) et sont configurés pour recevoir un premier signal de sélection inversé (/Sx) et un second signal de sélection inversé (/Sy) présentant des valeurs de tension positive (VP1) et de tension négative (VN2) selon leurs valeurs logiques. 5. Elément d'image (U4) selon la revendication 1, dans lequel les moyens de sélection (S4) ne comprennent que deux transistors MOS de type P et un transistor MOS de type N (T6, T7, T10), et sont configurés pour recevoir un premier signal de sélection (Sx) et un second signal de sélection (Sy) présentant des valeurs de tension positive (VP1) et de tension négative (VN2) selon leurs valeurs logiques. 6. Capteur d'images (IS) comprenant : - une pluralité d'éléments d'image (U1, U2, U3, U4) agencés en rangées horizontales et en colonnes verticales, chaque élément d'image comprenant : - un photodétecteur (PS) et un transistor de transfert (TT) pour transférer des charges électriques depuis le photodétecteur (PS) vers un noeud d'accumulation de charges (N1), et- des moyens de sélection (S1, S2, S3, S4) configurés pour fournir un signal d'activation (SL), qui est fonction des signaux de sélection, à une borne de contrôle (G) du transistor de transfert, - un décodeur de rangée (RDEC) relié à chaque rangée horizontale d'éléments d'image et configuré pour fournir au moins un signal de sélection logique (Sx, /Sx) aux moyens de sélection, - un décodeur de colonne (CDEC) relié à chaque colonne verticale d'éléments d'image et configuré pour fournir au moins un signal de sélection logique (Sy, /Sy) aux moyens de sélection, caractérisé en ce que : - les décodeurs de rangée et de colonne (RDEC, CDEC) sont chacun configurés pour fournir aux moyens de sélection au moins un signal de sélection logique (Sx, Sy, /Sx, /Sy), présentant une tension positive (VP1) lorsqu'il est à la valeur logique "1" et une tension négative (VN2) lorsqu'il est à la valeur logique "0", et - les moyens de sélection sont configurés pour fournir le signal d'activation (SL) présentant une tension négative (VN1) lorsque les éléments d'image ne sont pas sélectionnés. 7. Capteur d'images (U1) selon la revendication 6, dans lequel : - les moyens de sélection (S1) ne comprennent que quatre transistors MOS de type P (Tl, T2, T3, T4), et - les décodeurs de rangée et de colonne sont configurés 30 pour fournir : - un premier signal de sélection (Sx) et un second signal de sélection (Sy) présentant des valeurs de tension positive (VP1) et de tension négative (VN2) selon leurs valeurs logiques, et 35 - un premier signal de sélection inversé (/Sx) et un second signal de sélection inversé (/Sy) présentantdes valeurs de tension positive (VP1) et de tension négative (VN2) selon leurs valeurs logiques. 8. Capteur d'images (U2) selon la revendication 6, 5 dans lequel : - les moyens de sélection (S2) ne comprennent que trois transistors MOS de type P (T5, T6, T7), et - les décodeurs de rangée et de colonne sont configurés pour fournir : 10 - un premier signal de sélection (Sx) et un second signal de sélection (Sy) présentant des valeurs de tension positive (VP1) et de tension négative (VN2) selon leurs valeurs logiques, et - un premier signal de sélection inversé (/Sy') 15 présentant une valeur de tension basse (VP2) et une valeur tension élevée (VP1) selon sa valeur logique. 9. Capteur d'images (U3) selon la revendication 6, dans lequel : 20 - les moyens de sélection (S3) ne comprennent que deux transistors MOS de type P et deux transistors MOS de type N (Tl, T2, T8, T9), et - les décodeurs de rangée et de colonne sont configurés pour fournir un premier signal de sélection inversé (/Sx) 25 et un second signal de sélection inversé (/Sy) présentant des valeurs de tension positive (VP1) et de tension négative (VN2) selon leurs valeurs logiques. 10. Capteur d'images (U4) selon la revendication 6, 30 dans lequel les moyens de sélection (S4) ne comprennent que deux transistors MOS de type P et un transistor MOS de type N (T6, T7, T10), et les décodeurs de rangée et de colonne sont configurés pour fournir un premier signal de sélection (Sx) et un second signal de sélection (Sy) 35 présentant des valeurs de tension positive (VP1) et de tension négative (VN2) selon leurs valeurs logiques. 11. Procédé de contrôle d'un élément d'image (U1, U2, U3, U4), l'élément d'image comprenant : - un photodétecteur (PS) et un transistor de transfert (TT) pour transférer des charges électriques 5 depuis le photodétecteur (PS) afin de charger un noeud d'accumulation de charges (N1), et - des moyens de sélection (S1, S2, S3, S4) pour fournir à une borne de contrôle (G) du transistor de transfert un signal d'activation (Sx,y) qui est fonction 10 d'au moins deux signaux de sélection logiques (Sx, Sy, /Sx, /Sy), caractérisé en ce qu'il comprend des étapes consistant à : - appliquer aux moyens de sélection au moins deux signaux 15 de sélection (Sx, Sy, /Sx, /Sy), présentant une tension positive (VP1) lorsqu'ils sont à la valeur logique "1" et une tension négative (VN2) lorsqu'ils sont à la valeur logique "0", - fournir à la borne de contrôle (G) du transistor de 20 transfert, par l'intermédiaire des moyens de sélection (Si, S2, S3, S4), un signal d'activation (Sx,y) présentant une tension négative (VN1) lorsque l'élément d'image n'est pas sélectionné. 25 12. Procédé selon la revendication 11, dans lequel les moyens de sélection (S1) ne comprennent que quatre transistors MOS de type P (T1, T2, T3, T4), le procédé comprenant les étapes consistant à : - appliquer aux moyens de sélection : 30 - un premier signal de sélection (Sx) et un second signal de sélection (Sy) présentant des valeurs de tension positive (VP1) et de tension négative (VN2) selon leurs valeurs logiques, et - un premier signal de sélection inversé (/Sx) et un 35 second signal de sélection inversé (/Sy) présentant des valeurs de tension positive (VP1) et de tension négative (VN2) selon leurs valeurs logiques. 13. Procédé selon la revendication 11, dans lequel les moyens de sélection (S2) ne comprennent que trois transistors MOS de type P (T5, T6, T7), le procédé 5 comprenant les étapes consistant à : - appliquer aux moyens de sélection : - un premier signal de sélection (Sx) et un second signal de sélection (Sy) présentant des valeurs de tension positive (VP1) et de tension négative (VN2) 10 selon leurs valeurs logiques, et - un premier signal de sélection inversé (/Sy') présentant une valeur de tension basse (VP2) et une valeur tension élevée (VP1) selon sa valeur logique. 15 14. Procédé selon la revendication 11, dans lequel les moyens de sélection (S3) ne comprennent que deux transistors MOS de type P et deux transistors MOS de type N (T1, T2, T8, T9), le procédé comprenant une étape consistant à appliquer aux moyens de sélection un premier 20 signal de sélection inversé (/Sx) et un second signal de sélection inversé (/Sy) présentant des valeurs de tension positive (VP1) et de tension négative (VN2) selon leurs valeurs logiques. 25 15. Procédé selon la revendication 11, dans lequel les moyens de sélection (S4) ne comprennent que deux transistors MOS de type P et un transistor MOS de type N (T6, T7, T10), le procédé comprenant une étape consistant à appliquer aux moyens de sélection un premier signal de 30 sélection (Sx) et un second signal de sélection (Sy) présentant des valeurs de tension positive (VP1) et de tension négative (VN2) selon leurs valeurs logiques.