FR 2980026 A1 20130315 FR 1158095 A 20110912 PROCÉDÉ DE DÉVERMINAGE DE MÉMOIRES EEPROM OU FLASH La présente invention concerne les tests de déverminage de circuits intégrés comme les mémoires EEPROM, en fin de fabrication. Ces tests consistent notamment à soumettre, pendant un certain temps, un circuit intégré à des contraintes de fonctionnement défavorables, de manière à provoquer une défaillance du circuit si celui-ci présente certains défauts de fabrication. De cette manière, les circuits intégrés ayant subi avec succès de tels tests présentent un taux de défaillance qui peut atteindre de faibles valeurs. Une des principales causes de défaillance d'une mémoire EEPROM réside dans le claquage d'oxyde de grille de transistors ayant à subir une relativement haute tension. Ce taux a tendance à augmenter en même temps que la miniaturisation des mémoires. Dans une mémoire EEPROM, de tels transistors haute tension sont présents dans des verrous de ligne de bit, des verrous de contrôle de grille et des verrous de sélection de ligne de mot, ainsi que dans chaque cellule de la mémoire et dans des interrupteurs de contrôle de grille d'un groupe de cellules mémoire. La figure 1 représente schématiquement une mémoire EEPROM classique. Sur la figure 1 la mémoire MEM1 comprend un plan mémoire CELM comprenant des cellules mémoire réparties en lignes et en colonnes transversales aux lignes. Des décodeurs de ligne YDC1 et de colonne XDC1 permettent de sélectionner un ou plusieurs mots comportant plusieurs cellules mémoires appartenant à une même ligne. Les décodeurs XDC1, YDC1 sont commandés par un registre d'adresse AREG permettant de sélectionner un mot à l'intersection d'une ligne et d'un groupe de colonnes. Le plan mémoire CELM comporte une ligne de bit BL pour chaque colonne de cellules mémoire, une ligne de mot WL pour chaque ligne de cellules mémoire et une ligne de contrôle de grille CGL pour chaque colonne de mot regroupant chacune plusieurs lignes de bit. Les décodeurs XDC1, YDC1 sont alimentés par une tension VPP, VPE, VPW par un circuit de génération de haute tension HVG1, et commandent les cellules mémoire en lecture, programmation ou effacement en fournissant des tensions adaptées aux lignes de bits BL, aux lignes de contrôle de grille CGL pour le décodeur XDC1 et aux lignes de mot WL pour le décodeur YDC1. En lecture, la tension VPP est égale à la tension d'alimentation de la mémoire, et en programmation et effacement, la tension Vpp est égale à une haute tension, de l'ordre de 15 V. Certaines mémoires présentent un mode de test de déverminage. A cet effet, elles comportent un circuit de contrôle de mode TMC1 pour mettre la mémoire soit en mode de test de déverminage, soit en mode de fonctionnement normal en fonction d'un signal de test TST fourni à la mémoire. Le circuit TMC1 commande le circuit HVG1 et le décodeur YDC1, notamment pour ajuster la valeur de la haute tension VPP en fonction du mode de fonctionnement. La figure 2 représente une cellule mémoire MC du plan mémoire CELM. Sur la figure 2, chaque cellule MC comprend un transistor d'accès AT et un transistor à grille flottante FGT connectés en série, le drain du transistor AT étant connecté à une ligne de bit BL, et la source du transistor FGT étant connectée à la masse. La grille du transistor AT est connectée à une ligne de mot WL et à la grille d'un transistor de contrôle de grille CGT dont le drain est connecté à une ligne de contrôle de grille CGL, et dont la source est connectée à la grille du transistor FGT. Pour programmer et effacer la cellule MC, les transistors AT et CGT doivent pouvoir supporter la haute tension générée par le circuit HVG1. Les figures 3A, 3B représentent un verrou de ligne de bit du décodeur XDC1. Le verrou de ligne de bit comprend deux inverseurs montés tête-bêche formés chacun d'un transistor MOS à canal p haute tension, référencé P1, P2, et d'un transistor MOS à canal n haute tension, référencé N1, N2. Les transistors P1, P2 reçoivent la tension VPP sur leur source et sur leur borne de polarisation de caisson. Les sources des transistors N1, N2 sont connectées à une ligne de basse tension SWG. Les drains des transistors P1, N1 et les grilles des transistors P2, N2 sont reliées à la ligne de basse tension SWG par l'intermédiaire d'un transistor MOS à canal n référencé N3, dont la grille est commandée par un signal d'initialisation RST. Les drains des transistors P1, N1 et les grilles des transistors P2, N2 sont également connectés à la grille d'un transistor MOS à canal n, référencé N6 recevant sur son drain une tension de commande d'écriture VPW et dont la source est connectée à une ligne de bit BL. Les grilles des transistors P1, N1 et les drains des transistors P2, N2 sont reliés à la ligne de basse tension SWG par l'intermédiaire de deux transistors MOS à canal n référencés N4, N5 connectés en série. La grille du transistor N4 est commandée par un signal de sélection de colonne de mot COL et la grille du transistor N5 est commandée par un signal de donnée DT fournissant la valeur d'un bit à écrire dans une cellule mémoire MC sélectionnée. Une ligne de bit BL ne peut donc être soumise à la haute tension que si le verrou de ligne de bit correspondant est à l'état actif, si la donnée à programmer DT est à 1, et si la colonne correspondante est sélectionnée (signal COL à 1). Dans certaines mémoires, les sources des transistors N3 et N5 peuvent être reliées à la masse GND. La figure 3A représente le verrou en fonctionnement normal, à l'état réinitialisé pendant un cycle de programmation. Cet état est atteint préalablement par le passage temporaire du transistor N3 à l'état passant, à la suite d'une impulsion du signal RST, en maintenant les transistors N4 et N5 à l'état bloqué (signaux COL et DT à 0). Pendant l'impulsion du signal RST, les drains des transistors P1, N1 et les grilles des transistors P2, N2 reçoivent la tension SWG. Les transistors P1 et N2 passent donc à l'état bloqué, tandis que les transistors P2, N1 passent à l'état passant. La tension SWG peut être choisie non nulle, par exemple égale à 3 V, afin de limiter les tensions drain-caisson et drain-source des transistors Pl, P2 et drain/source des transistors N1, N2. En pratique, la tension SWG ne peut être guère plus élevée pour éviter de programmer des cellules mémoire non adressées. Lorsque la tension VPP est mise à la valeur de programmation (par exemple 15 V), les transistors P2 et N1 subissent une tension de stress d'oxyde de grille maximum de 15-3 = 12 V. La figure 3B représente le verrou en fonctionnement normal, à l'état actif pendant un cycle de programmation. Cet état est atteint préalablement par le passage temporaire et simultané des transistors N4 et N5 à l'état passant, à la suite d'une impulsion des signaux COL et DT, en maintenant le transistor N3 à l'état bloqué. Pendant l'impulsion des signaux COL et DT, les grilles des transistors P1 et N1 et les drains des transistors P2, N2 reçoivent la tension SWG. Les transistors P1 et N2 passent à l'état passant, tandis que les transistors P2, N1 passent à l'état bloqué. Lorsque la tension VPP est mise à la valeur de programmation, les transistors P1 et N2 subissent une tension maximum de stress d'oxyde de grille de 15-3 = 12 V. Les verrous de ligne de contrôle de grille CGL du décodeur XDC1 et les verrous de ligne de mot WL du décodeur YDC1 présentent des architectures analogues à celle du verrou de ligne de bit décrit précédemment. Pour réduire le taux de défaillance de circuits dus au claquage d'oxyde de grille des transistors haute tension, il est connu de faire subir à ces circuits, en fin de fabrication, des tests de déverminage consistant à soumettre les oxydes de grille des transistors devant supporter des hautes tensions à des tensions de test suffisamment élevées en dessous de la tension de claquage intrinsèque de ces oxydes de grille. Le but de ces tests est de faire claquer prématurément les structures microélectroniques faibles, afin d'éliminer les circuits défectueux ou insuffisamment robustes, et ainsi éviter qu'ils soient prématurément défaillants lors de leur utilisation. Un test de déverminage sera d'autant plus efficace à éliminer les circuits présentant des défauts de fabrication que les tensions de test seront bien supérieures aux tensions appliquées en fonctionnement normal, voire proches de la tension de claquage intrinsèque des oxydes de grille de transistors haute tension. Toutefois, les tensions de test ne doivent être choisies trop proches de cette tension de claquage intrinsèque pour éviter d'éliminer des circuits présentant des défauts acceptables. Les figures 4A, 4B représentent le verrou de ligne de bit précédemment décrit, respectivement à l'état réinitialisé et à l'état actif, en indiquant des tensions de test de déverminage. En test de déverminage, les tensions VPP et SWG sont fixées à des valeurs permettant de soumettre les transistors P1, P2, N1, N2 à une tension maximum de stress d'oxyde de grille sans excéder une tension de seuil de claquage des transistors Pl, P2. Dans l'exemple des figures 4A, 4B, la tension VPP est fixée à 14 V et la tension SWG à 0 V. Le point faible des transistors MOS à canal p formés dans un caisson, réside dans leur jonction drain-caisson qui ne peut guère supporter à l'état bloqué plus de 14 V. A des tensions supérieures ou égales à cette valeur, des fuites peuvent également apparaître entre le drain et la source de ces transistors. Il n'est donc pas possible de soumettre ces transistors à des tensions notablement plus élevées que les tensions de fonctionnement normales (VPP-SWG = 12 V). En revanche, le point faible des transistors MOS à canal n est situé entre le drain et la source, dont la tension ne peut guère excéder à l'état bloqué 17 V. Lorsque le verrou est à l'état réinitialisé illustré par la figure 4A, les transistors P1 et N2 sont bloqués, tandis que les transistors P2, N1 sont passants. Les transistors dont les oxydes de grille sont soumis à un stress de tension de 14 V sont donc les transistors passants P2, N1 (entourés par un trait en pointillés). Lorsque le verrou est à l'état actif illustré par la figure 4B, les transistors P1 et N2 sont passants, tandis que les transistors P2, N1 sont bloqués. Les transistors dont les oxydes de grille sont soumis à un stress de tension de 14 V sont donc les transistors passants P1, N2 (entourés par un trait en pointillés). Le transistor N6 qui est soumis à la tension VPP, est également passant. Si la tension VPW est égale à 0, ce transistor subit également une tension de stress d'oxyde de grille à 14 V. Bien que les oxydes de grille des transistors réputés de qualité suffisante puissent supporter 17 V, il n'est pas possible d'aller au delà de 14 V à cause de la présence de transistors à canal p à l'état bloqué quel que soit l'état du circuit. Pour compenser le faible écart entre les tensions de test et les tensions de fonctionnement normal, il est connu d'augmenter le temps pendant lequel chaque transistor à tester subit une tension de test. Cette solution présente également une limitation car il n'est pas non plus envisageable de pénaliser les cadences de production en augmentant la durée des tests de déverminage au delà d'une limite acceptable. Il est donc souhaitable de réduire le taux de défaillance prématuré de circuits intégrés comportant des transistors MOS soumis à de hautes tensions, sans avoir à augmenter la durée des tests de déverminage. A cet effet, il est souhaitable d'augmenter la tension de test de déverminage pour tous les transistors haute tension de tels circuits intégrés, tout en maintenant cette tension en dessous de la tension de claquage des oxydes de grille de ces transistors. Des modes de réalisation concernent un procédé de test d'un circuit intégré, le procédé comprenant dans un mode de test de déverminage, deux étapes durant lesquelles des oxydes de grille de transistors MOS haute tension à l'état passant du circuit intégré sont soumis à une première tension de test, et des transistors MOS haute tension à l'état bloqué du circuit intégré sont soumis à une seconde tension de test, la première tension de test étant fixée à une valeur supérieure à une haute tension d'alimentation fournie aux transistors MOS haute tension du circuit intégré dans un mode de fonctionnement normal, pour faire claquer les oxydes de grille de transistors haute tension considérés insuffisamment robustes, la seconde tension de test étant fixée à une valeur inférieure à la première tension de test, supportable par les transistors haute tension à l'état bloqué, et suffisante pour assurer un fonctionnement normal du circuit, les transistors haute tension étant changés d'état entre les deux étapes. Selon un mode de réalisation, la première tension de test est soumise en fournissant une première tension à des bornes de source de transistors MOS à canal p haute tension à l'état passant, et la seconde tension de test est soumise en fournissant une seconde tension à des bornes de source de transistors MOS à canal p haute tension à l'état bloqué, une même haute tension étant fournie en fonctionnement normal aux bornes de source des transistors MOS à canal p haute tension à l'état passant ou bloqué. Selon un mode de réalisation, la première tension de test est soumise en fournissant une troisième tension à des bornes de source de transistors MOS à canal n haute tension à l'état passant, et la seconde tension de test est soumise en fournissant une quatrième tension supérieure à la troisième tension de test, à des bornes de source de transistors MOS à canal n haute tension à l'état bloqué, une même haute tension étant fournie en fonctionnement normal aux bornes de source des transistors MOS à canal n haute tension à l'état passant ou bloqué. Selon un mode de réalisation, le circuit intégré est une mémoire non volatile comprenant des verrous de ligne de bit, des verrous de contrôle de grille, des verrous de ligne de mot, et un plan mémoire comportant des cellules mémoires, chacun des verrous et du plan mémoire comprenant des transistors haute tension qui sont soumis aux première et seconde tension de test en mode de test de déverminage, tous les verrous étant dans un état réinitialisé durant la première étape du test de déverminage, et dans un état actif durant la seconde étape du test de déverminage, les transistors haute tension du plan mémoire étant à l'état passant durant la seconde étape du test de déverminage et soumis à la première tension de test. Selon un mode de réalisation, chacune des première et seconde étapes du mode de test de déverminage présente une durée correspondant à plusieurs cycles standards d'effacement et d'écriture de la mémoire en fonctionnement normal. Selon un mode de réalisation, des signaux de commande d'écriture et d'effacement sont forcés à zéro durant la seconde étape de test de déverminage, ces signaux étant à la haute tension respectivement durant des opérations d'écriture et d'effacement de la mémoire en fonctionnement normal. Des modes de réalisation concernent également un circuit intégré comprenant des transistors MOS devant supporter une haute tension supérieure à une tension d'alimentation du circuit intégré, le circuit intégré étant configuré pour fonctionner soit dans un mode de test, soit dans un mode normal. Selon un mode de réalisation, le circuit intégré est configuré pour mettre en oeuvre le procédé défini précédemment. Selon un mode de réalisation, le circuit intégré comprend un circuit de génération d'une haute tension à partir d'une tension d'alimentation du circuit intégré, un circuit de contrôle pour commander le circuit de génération pour qu'il génère dans le mode de test de déverminage une première haute tension supérieure à une haute tension générée dans le mode de fonctionnement normal, et un circuit de commutation commandé par le circuit de contrôle pour générer à partir de la haute tension fournie par le circuit de génération, une seconde haute tension inférieure à la première haute tension, et les transmettre aux bornes de source de transistors MOS à canal p, haute tension en fonction de l'état passant ou bloqué des transistors MOS à canal p. Selon un mode de réalisation, le circuit intégré comprend deux lignes d'alimentation en haute tension, connectées chacune par des bornes de source aux transistors MOS à canal p haute tension dans un même état passant ou bloqué à un instant donné. Selon un mode de réalisation, le circuit intégré comprend deux lignes 30 d'alimentation en basse tension, connectées par des bornes de source aux transistors MOS à canal n haute tension dans un même état passant ou bloqué à un instant donné. Selon un mode de réalisation, le circuit intégré comprend une mémoire comportant des verrous de ligne de bit, des verrous de contrôle de 35 grille et des verrous de ligne de mots et un plan mémoire, les verrous et le plan mémoire comportant des transistors MOS haute tension à tester durant le test de déverminage. Selon un mode de réalisation, chaque verrou comporte deux lignes d'alimentation en haute tension connectées chacune par des bornes de source aux transistors MOS à canal p haute tension dans un même état passant ou bloqué à un instant donné. Selon un mode de réalisation, chaque verrou comporte deux lignes d'alimentation en basse tension connectées chacune par des bornes de source aux transistors MOS à canal n haute tension dans un même état passant ou bloqué à un instant donné. Selon un mode de réalisation, des circuits de sélection de cellules mémoire sont configurés pour réinitialiser tous les verrous de sélection de cellules mémoire durant la première étape de test de déverminage, et pour sélectionner toutes les cellules de la mémoire durant la seconde étape de test de déverminage. Des exemples de réalisation de l'invention seront décrits dans ce qui suit, à titre non limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 décrite précédemment représente schématiquement une mémoire EEPROM classique, la figure 2 décrite précédemment représente une cellule mémoire de la mémoire de la figure 1, les figures 3A, 3B décrites précédemment, représentent un verrou de ligne de bit de la mémoire de la figure 1, en fonctionnement normal, les figures 4A, 4B décrites précédemment, représentent le verrou de ligne de bit, en test de déverminage, la figure 5 représente schématiquement une mémoire EEPROM, selon un mode de réalisation, les figures 6A, 6B représentent un verrou de ligne de bit selon un mode de réalisation, les figures 7A, 7B représentent un verrou de ligne de contrôle de grille, selon un mode de réalisation, les figures 8A, 8B représentent un verrou de ligne de mot, selon un mode de réalisation, la figure 9 représente schématiquement un circuit de la mémoire de la figure 8, les figures 10A, 10B représentent schématiquement un verrou de ligne de bit, selon un autre mode de réalisation. La figure 5 représente une mémoire EEPROM référencée MEM, selon un mode de réalisation. La mémoire MEM comprend un plan mémoire CELM comprenant des cellules mémoire réparties en lignes et en colonnes transversales aux lignes. Des décodeurs de ligne YDEC et de colonne XDEC permettent de sélectionner un ou plusieurs mots comportant plusieurs cellules mémoires d'une même ligne. Les décodeurs XDEC, YDEC sont commandés par un registre d'adresse AREG permettant de sélectionner un mot à l'intersection d'une ligne et d'un groupe de colonnes. Un circuit de génération de haute tension VPGN fournit une haute tension VPP et des tensions VPE, VPW au décodeur XDEC. Les décodeurs XDEC, YDEC commandent les cellules mémoire en lecture, programmation ou effacement en fournissant des tensions adaptées, à des lignes de bits BL, et des lignes de contrôle de grille CGL pour le décodeur XDEC, et à des lignes de mots WL pour le décodeur YDEC. Un circuit de contrôle de mode TMCL transmet un signal de commande CMD au circuit HVGN pour activer un mode de test de déverminage ou un mode de fonctionnement normal de la mémoire. Selon un mode de réalisation, la mémoire MEM est modifiée par rapport à celle représentée sur la figure 1, pour générer différentes hautes tensions VP1 et VP2. A cet effet, un circuit de commutation VCOM fournit les hautes tensions VP1, VP2 qui peuvent être différentes aux décodeurs XDEC, YDEC, à partir de la tension VPP fournie par le générateur HVGN. Le circuit TMCL transmet des signaux de commande 1N1, 1N2 au circuit VCOM permettant à ce dernier de déterminer les valeurs des tensions VP1 et VP2 à fournir aux décodeurs XDEC, YDEC. Dans un mode de test de déverminage, les transistors à canal p haute tension des circuits de la mémoire MEM reçoivent l'une ou l'autre des hautes tensions VP1, VP2 selon qu'ils sont passants ou bloqués. Les figures 6A, 6B représentent un verrou de ligne de bit BLT du décodeur XDEC, selon un mode de réalisation. Le verrou de ligne de bit comprend deux inverseurs montés tête-bêche formés chacun d'un transistor MOS à canal p haute tension, référencé P1, P2, et d'un transistor MOS à canal n haute tension, référencé N1, N2. Le transistor P1 comprend une source et une borne de polarisation de caisson recevant la tension VP1. Le transistor P2 comprend une source et une borne de polarisation de caisson recevant la tension VP2. Les sources des transistors N1, N2 sont reliées à une ligne de basse tension SWG. Les drains des transistors P1, N1 et les grilles des transistors P2, N2 sont reliés à la ligne de basse tension SWG ou à la masse GND par l'intermédiaire d'un transistor MOS à canal n référencé N3 dont la grille est commandée par un signal de réinitialisation RST. Les drains des transistors P1, N1 et les grilles des transistors P2, N2 sont également connectés à la grille d'un transistor MOS à canal n haute tension, référencé N6. Le transistor N6 comprend un drain recevant une tension de commande d'écriture VPW et une source connectée à une ligne de bit BL du plan mémoire. Les grilles des transistors P1, N1 et les drains des transistors P2, N2 sont reliés à la ligne de basse tension SWG ou à la masse GND par l'intermédiaire de deux transistors MOS à canal n référencés N4, N5 montés en série. La grille du transistor N4 est commandée par un signal de sélection de colonne de mot COL et la grille du transistor N5 est commandée par un signal de donnée DT fournissant la valeur d'un bit à écrire dans une cellule mémoire sélectionnée. Les figures 6A, 6B illustrent deux étapes du test de déverminage du verrou de ligne de bit. En test de déverminage, chacune des tensions VP1 et VP2 est fixée à une valeur maximum que peuvent supporter les transistors bloqués recevant la tension. Sur la figure 6A, le verrou est à l'état réinitialisé. Cet état est atteint préalablement par le passage temporaire du transistor N3 à l'état passant, à la suite d'une impulsion du signal RST, en maintenant les transistors N4 et N5 à l'état bloqué (signaux COL et DT à 0). Les transistors P2 et N1 sont à l'état passant, tandis que les transistors P1, N2 et N6 sont à l'état bloqué. La tension VP1 est fixée à une valeur VTL supportable par les transistors P1, P2 à l'état bloqué, et la tension VP2 est fixée à une valeur maximum VTH que peuvent supporter les transistors N1, N2, N3 à l'état bloqué. La tension VTH peut également correspondre à une valeur inférieure à la tension moyenne de claquage de l'oxyde de grille des transistors à l'état passant de la mémoire MEM. La tension VTH peut également correspondre à une tension que doivent supporter les oxydes de grille des transistors haute tension à l'état passant pour être considérés comme acceptables. La tension SWG est fixée à une tension VG correspondant à la masse du circuit ou une tension proche de la masse. Les transistors testés N1, P2 (entourés par un trait en pointillés) sont soumis à une tension de stress d'oxyde de grille égale à VP2-SWG = VTH-VG. Sur la figure 6B, le verrou est à l'état actif. Cet état est atteint préalablement par le passage temporaire et simultané des transistors N4 et N5 à l'état passant, à la suite d'une impulsion des signaux COL et DT, en maintenant le transistor N3 à l'état bloqué (signal RST à 0). Les transistors P1, N2 et N6 sont à l'état passant, tandis que les transistors P2, N1 sont à l'état bloqué. La tension VP1 est fixée à la tension VTH, la tension VP2 est fixée à la tension VTL. Les transistors Pl, N2 testés (entourés par un trait en pointillés) sont soumis à une tension de stress d'oxyde de grille égal à VP1SWG = VTH-VG. Il en est de même du transistor N6 si le signal VPW est fixée à la tension VG. En fonctionnement normal, les tensions VP1 et VP2 (VTL et VTH) sont égales par exemple à 15 V et la tension VG est fixée par exemple à 3 V pendant un cycle de programmation. En test de déverminage, les tensions VTL et VTH peuvent être choisies égales à respectivement à 14 V et 17 V, et la tension VG peut être fixée à 0, compte tenue d'une tension moyenne de claquage des oxydes de grille des transistors haute tension de l'ordre de 20 V. Dans cet exemple, chacun des transistors haute tension P1, P2, N1, N2, N6 du circuit des figures 6A, 6B peut donc être testé à une tension de stress d'oxyde de grille égale à VTH-VG = 17 V, ce qui représente un gain de 3 V par rapport à au circuit des figures 4A, 4B. Il en résulte également que l'oxyde de grille de chacun des transistors P1, P2, N1, N2, N6 peut être testé à une même valeur VTH-VG choisie en fonction d'un niveau de robustesse souhaité, pour éliminer les circuits considérés insuffisamment robustes. Un tel résultat peut également être obtenu pour des verrous de contrôle de grille et des verrous de ligne de mot de la mémoire MEM. Ainsi, les figures 7A, 7B représentent un verrou de ligne de contrôle de grille CLT du décodeur XDEC, selon un mode de réalisation. Le verrou de ligne de contrôle de grille comprend deux inverseurs montés tête-bêche, formés chacun d'un transistor MOS à canal p haute tension, référencé P7, P8, et d'un transistor MOS à canal n haute tension, référencé N7, N8. Le transistor P7 comprend une source et une borne de polarisation de caisson recevant la tension VP1. Le transistor P8 comprend une source et une borne de polarisation de caisson recevant la haute VP2. Les sources des transistors N7, N8 sont reliées à la ligne de basse tension SWG. Les drains des transistors P7, N7 et les grilles des transistors P8, N8 sont reliés à la ligne de basse tension SWG ou à la masse GND par l'intermédiaire d'un transistor MOS à canal n référencé N9 dont la grille est commandée par un signal de réinitialisation RST. Les drains des transistors P7, N7 et les grilles des transistors P8, N8 sont également connectés à la grille d'un transistor MOS à canal n haute tension, référencé N11, recevant sur son drain une tension de commande d'effacement VPE et dont la source est connectée à une ligne de contrôle de grille CGL du plan mémoire. Les grilles des transistors P7, N7 et les drains des transistors P8, N8 sont reliés à la ligne de basse tension SWG ou à la masse GND par l'intermédiaire d'un transistor MOS à canal n référencé N10. La grille du transistor N10 est commandée par le signal de sélection de colonne de mot COL. Les figures 7A, 7B illustrent deux étapes du test de déverminage du verrou de contrôle de grille. En test de déverminage, chacune des tensions VP1 et VP2 est fixée à une valeur maximum que peuvent supporter les transistors bloqués recevant la tension. Sur la figure 7A, le verrou est à l'état réinitialisé. Cet état est atteint préalablement par le passage temporaire du transistor N9 à l'état passant, à la suite d'une impulsion du signal RST, en maintenant le transistor N10 à l'état bloqué (signal COL à 0). Les transistors P8 et N7 sont à l'état passant, tandis que les transistors P7, N8 et N11 sont à l'état bloqué. La tension VP1 est fixée à la tension VTL que peut supporter le transistor P7 à l'état bloqué, la tension VP2 est fixée à la tension VTH, et la tension SWG est fixée à la tension VG. Les transistors N7, P8 testés (entourés par un trait en pointillés) sont soumis à une tension de stress d'oxyde de grille égale à VP2-SWG = VTH-VG (soit 17 V dans l'exemple précédent). Sur la figure 7B, le verrou est à l'état actif. Cet état est atteint préalablement par le passage temporaire du transistor N10 à l'état passant, à la suite d'une impulsion du signal COL, en maintenant le transistor N9 à l'état bloqué (signal RST à 0). Les transistors P7, N8 et N11 sont passants. La tension VP1 est fixée à la tension VTH, la tension VP2 est fixée à la tension VTL, et la tension SWG est fixée à la tension VG. Les transistors P7 et N8 testés (entourés par un trait en pointillés) sont soumis à une tension de stress d'oxyde de grille égale à VP1-SWG = VTH-VG (soit 17 V dans l'exemple précédent). Il en est de même du transistor N11 si la tension VPE est fixée à VG. Il en résulte que l'oxyde de grille de chacun des transistors P7, P8, N7, N8, N11 peut également être testé à la tension VTH-VG. Les figures 8A, 8B représentent un verrou de ligne de mot WLT du décodeur YDEC, selon un mode de réalisation. Le verrou de ligne de mot comprend trois inverseurs dont deux montés tête-bêche, chacun des inverseurs étant formé d'un transistor MOS à canal p haute tension, référencé P12, P13, P14 et d'un transistor MOS à canal n haute tension, référencé N12, N13, N14. Le transistor P12 comprend une source et une borne de polarisation de caisson recevant la tension VP2. Les transistors P13, P14 comprennent chacun une source et une borne de polarisation de caisson recevant la tension VP1. Les sources des transistors N12, N13, N14 sont reliées à la ligne de basse tension SWG. Les drains des transistors P12, N12 et les grilles des transistors P13, N13, P14, N14 sont reliés à la ligne de basse tension SWG ou à la masse GND par l'intermédiaire d'un transistor MOS à canal n référencé N15, en série avec plusieurs transistors MOS à canal n référencés N16 également connectés en série. La grille du transistor N15 est commandée par un signal de décodage DEC, et les grilles des transistors N16 reçoivent les bits d'un mot d'adresse ADR. Les drains des transistors P14, N14 sont connectés à une ligne de mot WL. Les grilles des transistors P12, N12 et les drains des transistors P13, N13 sont reliés à la ligne de basse tension SWG ou à la masse GND par l'intermédiaire d'un transistor MOS à canal n référencé N17. La grille du transistor N17 est commandée par le signal de réinitialisation de verrou RST. Les figures 8A, 8B illustrent deux étapes de test de déverminage du verrou de ligne de mot. En test de déverminage, chacune des tensions VP1 et VP2 est fixée à une valeur maximum que peuvent supporter les transistors bloqués recevant la tension. Sur la figure 8A, le verrou est à l'état réinitialisé. Cet état est atteint préalablement par le passage temporaire du transistor N17 à l'état passant, à la suite d'une impulsion du signal RST, en maintenant au moins l'un des transistors N15, N16 à l'état bloqué (signaux DEC ou ADR à 0). Les transistors P12, N13 et N14 sont à l'état passant, tandis que les transistors N12, P13 et P14 sont à l'état bloqué. La tension VP2 est fixée à la tension VTH, que peut supporter le transistor N12 à l'état bloqué, et la tension VP1 est fixée à la tension VTL, que peuvent supporter les transistors P13, P14 à l'état bloqué. La tension SWG est fixée à la tension VG. Les transistors testés P12, N13, N14 (entourés par un trait en pointillés) sont soumis à une tension de stress d'oxyde de grille égale à VP2-SWG = VTH-VG, soit 17 V dans l'exemple précédent. Sur la figure 8B, le verrou est à l'état actif. Cet état est atteint préalablement par le passage temporaire et simultané de tous les transistors N15 et N16 à l'état passant, à la suite d'une impulsion des signaux DEC et ADR, en maintenant le transistor N17 à l'état bloqué (signal RST à 0). Les transistors N12, P13 et P14 sont à l'état passant, tandis que les transistors P12, N13 et N14 sont à l'état bloqué. La tension VP2 est fixée à la tension VTL que peut supporter le transistor P12 à l'état bloqué, la tension VP1 est fixée à la tension VTH que peuvent supporter les transistors N13, N14 et N17 à l'état bloqué. Les transistors N12, P13, P14 testés (entourés par un trait en pointillés) sont soumis à une tension de stress d'oxyde de grille égale à VP1-SWG = VTH-VG, soit 17 V dans l'exemple précédent. Il en résulte que chacun des transistors P12-P14, N12-N14 peut être testé à une même valeur souhaitée de tension de stress d'oxyde de grille. Pour le cas de la figure 8B (lorsque le verrou est actif), un circuit logique peut être prévu pour forcer tous les transistors N16 à l'état passant en mode de test. Alternativement, un transistor supplémentaire (non représenté) peut être prévu en parallèle des transistors N16, ce transistor étant commandé à l'état passant lorsque le verrou est actif en mode de test. La figure 9 représente un exemple de réalisation du circuit VCOM. Le circuit VCOM comprend deux circuits convertisseur de tension (level shifter) LS1, LS2 commandés respectivement par les signaux 1N1, 1N2, deux 25 transistors MOS à canal p référencés P21, P22 et deux transistors MOS à canal n référencés N21, N22. Les circuits LS1, LS2 sont alimentés entre les tensions VPP et SWG. La sortie du circuit LS1 est connectée à la grille du transistor P21 dont la source et le caisson reçoivent la tension VPP. La sortie du circuit LS2 est connectée à la grille du transistor P22 dont la 30 source et le caisson reçoivent la tension VPP. Les transistors N21 et N22 sont montés en diode et reçoivent la tension VPP sur leur grille et leur drain. Le drain du transistor P21 et la source du transistor N21 fournissent la tension VP1. Le drain du transistor P22 et la source du transistor N22 fournissent la tension VP2. Différents modes de fonctionnement du circuit VCOM sont présentés dans le tableau 1 suivant : Tableau 1 Mode IN1 1N2 01 02 VP1 VP2 Normal 0 0 SWG SWG VPP VPP Test 1 1 0 VPP SWG VPP-VtN VPP Test 2 0 1 SWG VPP VPP VPP-VtN Dans le tableau 1, VtN représente la tension de seuil des transistors s N21, N22, qui est par exemple égal à 3 V. La tension VPP correspond à la tension VTH et la tension VPP-VtN correspond à la tension VTL. En mode de fonctionnement normal et durant les cycles de programmation, la tension VPP fournie par le circuit HVGN est par exemple égale à 15 V et la tension SWG est par exemple égale à 3 V. En dehors des 10 cycles de programmation et d'effacement, la tension VPP est fixée à la tension d'alimentation du circuit et la tension SWG est fixée à 0 V. En mode de test de déverminage, durant les tests 1 et 2, les tensions VPP et SWG sont par exemple fixées à 17 V et 0 V. Dans cet exemple, les valeurs du tableau 1 sont résumées dans le tableau 2 suivant : 15 Tableau 2 Mode IN1 1N2 01 02 VP1 VP2 Normal 0 0 3 3 15 15 Test 1 1 0 17 0 14 17 Test 2 0 1 3 17 17 14 Selon un mode de realisation, tous les verrous de ligne de bit, de contrôle de grille et de ligne de mot sont à l'état réinitialisé durant le test 1. Il en résulte que les transistors N1, P2 (figure 6A), N7, P8 (figure 7A), P12, N13 et N14 (figure 8A) des verrous des décodeurs XDEC, YDEC sont 20 soumis à une tension de stress d'oxyde grille égale à VP2-SWG = VTH-VG. Dans le test 2, tous ces verrous sont à l'état actif. Durant ce test, la donnée à écrire est égale à FF (tous les signaux DT fournis aux verrous de ligne de bit sont à 1), et tous les signaux COL fournis aux verrous de ligne de bit et de contrôle de grille sont à 1. Les transistors N16 des verrous de 25 ligne de mot sont forcés à l'état passant (signaux AD forcés à 1) ou bien le transistor prévu en parallèle des transistors N16 de chaque verrou de ligne de mot est commandé à l'état passant. Les tensions VPE et VPW sont également fixées à O. Il en résulte que les transistors P1, N2, N6 (figure 6B), P7, N8, N11 (figure 7B), N12, P13 et P14 (figure 8B) sont soumis à une tension de stress d'oxyde grille égale à VP1-SWG = VTH-VG. Il en est de même de tous les transistors AT et CGT du plan mémoire CELM qui dans ces conditions sont passants. Il est à noter que contrairement à une programmation de cellules mémoire en fonctionnement normal, le signal VPW est fixé à 0 dans le test 2 pour soumettre les transistors AT à la tension de stress d'oxyde de grille. Les cellules mémoire du plan mémoire CELM ne passent donc pas à l'état programmé. Tous les transistors haute tension d'une mémoire EEPROM peuvent ainsi être testés à une même valeur souhaitée de tension de stress d'oxyde de grille. La durée des tests 1 et 2 peut être fixée à la durée de plusieurs cycles standards d'effacement et d'écriture (en fonctionnement normal), par exemple à quelques centaines de millisecondes. A cet effet, il peut être prévu en sus de la temporisation interne classique d'une mémoire EEPROM, une temporisation supplémentaire contrôlant la durée des tests 1 et 2. Dans certains circuits, les transistors MOS à canal n peuvent ne pas supporter à l'état bloqué la haute tension VP1 ou VP2 qui est appliquée en mode de test aux transistors MOS à canal p à l'état passant. Dans ce cas, la source et la borne de polarisation de caisson des transistors MOS à canal n devant supporter une haute tension peuvent recevoir une tension différente selon que le transistor est passant ou bloqué. A cet effet, les caissons dans lesquels sont formés les transistors MOS à canal n concernés peuvent être isolés du substrat dans lequel est formé le circuit, par exemple par la technique de triple caisson. Les figures 10A, 10B représentent un circuit de verrou de ligne de bit modifié à cet effet. Sur les figures 10A, 10B, le verrou de ligne de bit BLT1 diffère de celui représenté sur les figures 6A, 6B en ce que les sources et les bornes de polarisation de caisson des transistors N1, N3 reçoivent une tension SG1, et en ce que les sources et les bornes de polarisation de caisson des transistors N2, N4, N5 reçoivent une tension SG2 qui peut être différente de la tension SG1. En fonctionnement normal les tensions SG1 et SG2 sont identiques. En mode de test, les tensions SG1 et SG2 sont respectivement égales à des tensions VG1 et VG2 durant le test 1, et aux tensions VG2 et VG1 durant le test 2. Les transistors P1, P2 sont soumis aux mêmes tensions que dans les figures 6A, 6B. Durant le test 1 (figure 10A), les transistors N2 et N4 qui sont à l'état bloqué, sont soumis à une tension égale à VP2-SG2 = VTH-VG2, tandis que l'oxydes de grille du transistor N1 à l'état passant, est soumis à une tension égale à VP2-SG1 = VTH-VG1. Durant le test 2 (figure 10B), les transistors N1, N3 qui sont à l'état bloqué, sont soumis à une tension égale à VP1-SG1 = VTH-VG2, tandis que l'oxyde de grille du transistor N2 à l'état passant est soumis à une tension égale à VP1-SG2 = VTH-VG1. Dans l'exemple précédent, les tensions VG1 et VG2 peuvent être choisies respectivement égales à 0 et 3 V. Il en résulte que les transistors MOS à canal n à l'état bloqué sont soumis à une tension de VTH-VG2 = 14 V, tandis que les oxydes de grille des transistors MOS à canal n à l'état passant sont soumis à une tension de VTH-VG1 = 17 V. Bien que dans cet exemple la tension VTL soit égale à VTH-VG2, cette condition n'est pas nécessaire et dépend de la structure des transistors MOS à canal n et p à tester. Les verrous de contrôle de grille CLT et les verrous de ligne de mot WLT peuvent être modifiés d'une manière analogue pour pouvoir soumettre la source des transistors MOS à canal n devant subir une haute tension en mode de test, aux tensions VG1, VG2 selon qu'ils sont passants ou bloqués. Bien entendu, si dans le circuit BLT1, les transistors MOS à canal p peuvent supporter à l'état bloqué la haute tension VTH qui est appliquée en mode de test aux transistors MOS à canal p à l'état passant, il n'est pas nécessaire de prévoir la fourniture de deux hautes tensions VP1, VP2 différentes en mode de test de déverminage. Il apparaîtra clairement à l'homme de l'art que la présente invention est susceptible de diverses variantes de réalisation et diverses applications. En particulier, l'invention ne s'applique pas seulement aux mémoires EEPROM, mais également aux mémoires Flash, et plus généralement à tout autre circuit intégré comportant des transistors MOS devant subir des tensions plus élevées que la tension d'alimentation fournie au circuit intégré. Ainsi, les circuits HVGN, TMCL et VCOM peuvent être mis en oeuvre dans tout autre circuit intégré utilisant une haute tension supérieure à la tension d'alimentation du circuit intégré. REVENDICATIONS1. Procédé de test d'un circuit intégré, le procédé comprenant dans un mode de test de déverminage, deux étapes durant lesquelles des oxydes de grille de transistors MOS haute tension (N1, N2, N6-N8, N11-N14, P1, P2, P7, P8, P12-P14, CGT, AT) à l'état passant du circuit intégré sont soumis à une première tension de test (VTH-VG, VTH-VG1), et des transistors MOS haute tension à l'état bloqué du circuit intégré sont soumis à une seconde tension de test (VTL-VG, VTH-VG2), la première tension de test étant fixée à une valeur supérieure à une haute tension d'alimentation (VPP) fournie aux transistors MOS haute tension du circuit intégré dans un mode de fonctionnement normal, pour faire claquer les oxydes de grille de transistors haute tension considérés insuffisamment robustes, la seconde tension de test étant fixée à une valeur inférieure à la première tension de test, supportable par les transistors haute tension à l'état bloqué, et suffisante pour assurer un fonctionnement normal du circuit, les transistors haute tension étant changés d'état entre les deux étapes. 2. Procédé selon la revendication 1, dans lequel la première tension de test (VTH-VG) est soumise en fournissant une première tension (VTH) à des bornes de source (VP1, VP2) de transistors MOS à canal p haute tension à l'état passant, et la seconde tension de test (VTL-VG) est soumise en fournissant une seconde tension (VTL) à des bornes de source de transistors MOS à canal p haute tension à l'état bloqué, une même haute tension étant fournie en fonctionnement normal aux bornes de source des transistors MOS à canal p haute tension à l'état passant ou bloqué. 3. Procédé selon la revendication 1 ou 2, dans lequel la première tension de test (VTH-VG1) est soumise en fournissant une troisième tension (VG1) à des bornes de source de transistors MOS à canal n haute tension à l'état passant, et la seconde tension de test (VTH-VG2) est soumise en fournissant une quatrième tension (VG2) supérieure à la troisième tension de test, à des bornes de source de transistors MOS à canal n haute tension à l'état bloqué, une même haute tension étant fournie en fonctionnementnormal aux bornes de source des transistors MOS à canal n haute tension à l'état passant ou bloqué. 4. Procédé selon l'une des revendications 1 à 3, dans lequel le circuit intégré est une mémoire non volatile (MEM) comprenant des verrous de ligne de bit (BLT, BLT1), des verrous de contrôle de grille (CLT), des verrous de ligne de mot (WLT), et un plan mémoire (CELM) comportant des cellules mémoires (MC), chacun des verrous et du plan mémoire comprenant des transistors haute tension (N1, N2, N6-N8, N11-N14, Pl, P2, P7, P8, P12-P14, CGT, AT) qui sont soumis aux première et seconde tension de test en mode de test de déverminage, tous les verrous étant dans un état réinitialisé durant la première étape du test de déverminage, et dans un état actif durant la seconde étape du test de déverminage, les transistors haute tension (CGT, AT) du plan mémoire (CELM) étant à l'état passant durant la seconde étape du test de déverminage et soumis à la première tension de test. 5. Procédé selon la revendication 4, dans lequel chacune des première et seconde étapes du mode de test de déverminage présente une durée correspondant à plusieurs cycles standards d'effacement et d'écriture de la mémoire (MEM) en fonctionnement normal. 6. Procédé selon la revendication 4 ou 5, dans lequel des signaux de commande d'écriture et d'effacement (VPW, VPE) sont forcés à zéro durant la seconde étape de test de déverminage, ces signaux étant à la haute tension (VPP) respectivement durant des opérations d'écriture et d'effacement de la mémoire (MEM) en fonctionnement normal. 7. Circuit intégré comprenant des transistors MOS devant supporter une haute tension supérieure à une tension d'alimentation du circuit intégré, le circuit intégré étant configuré pour fonctionner soit dans un mode de test, soit dans un mode normal, caractérisé en ce qu'il est configuré pour mettre en oeuvre le procédé selon l'une des revendications 1 à 6.35 8. Circuit intégré selon la revendication 7, comprenant un circuit de génération (HVGN) d'une haute tension (VPP) à partir d'une tension d'alimentation du circuit intégré, un circuit de contrôle (TMCL) pour commander le circuit de génération pour qu'il génère dans le mode de test de déverminage une première haute tension (VTH) supérieure à une haute tension générée dans le mode de fonctionnement normal, et un circuit de commutation (VCOM) commandé par le circuit de contrôle pour générer à partir de la haute tension fournie par le circuit de génération, une seconde haute tension inférieure à la première haute tension, et les transmettre aux bornes de source de transistors MOS à canal p, haute tension en fonction de l'état passant ou bloqué des transistors MOS à canal p. 9. Circuit intégré selon la revendication 7 ou 8, comprenant deux lignes d'alimentation en haute tension (VP1, VP2), connectées chacune par 15 des bornes de source aux transistors MOS à canal p haute tension dans un même état passant ou bloqué à un instant donné. 10. Circuit intégré selon l'une des revendications 7 à 9, comprenant deux lignes d'alimentation en basse tension (VG1, VG2), connectées par 20 des bornes de source aux transistors MOS à canal n haute tension dans un même état passant ou bloqué à un instant donné. 11. Circuit intégré selon l'une des revendications 7 à 10, comprenant une mémoire comportant des verrous de ligne de bit (BLT), des verrous de 25 contrôle de grille (CLT) et des verrous de ligne de mots (WLT) et un plan mémoire (CELM), les verrous et le plan mémoire comportant des transistors MOS haute tension à tester durant le test de déverminage. 12. Circuit intégré selon la revendication 11, dans lequel chaque 30 verrou comporte deux lignes d'alimentation en haute tension (VP1, VP2) connectées chacune par des bornes de source aux transistors MOS à canal p haute tension dans un même état passant ou bloqué à un instant donné. 13. Circuit intégré selon l'une des revendications 11 et 12, dans 35 lequel chaque verrou comporte deux lignes d'alimentation en basse tensionconnectées chacune par des bornes de source aux transistors MOS à canal n haute tension dans un même état passant ou bloqué à un instant donné. 14. Circuit intégré selon l'une des revendications 11 à 13, dans lequel des circuits de sélection (XDEC, YDEC) de cellules mémoire sont configurés pour réinitialiser tous les verrous de sélection de cellules mémoire (BLT, CLT, WLT) durant la première étape de test de déverminage, et pour sélectionner toutes les cellules (MC) de la mémoire durant la seconde étape de test de déverminage.10