FR 2980025 A1 20130315 FR 1158094 A 20110912 MEMOIRE EEPROM PROTEGEE CONTRE LE CLAQUAGE DE TRANSISTORS DE CONTROLE DE GRILLE La présente invention concerne une mémoire 5 effaçable et programmable électriquement (EEPROM) et un procédé de programmation et d'effacement de la mémoire. Dans les mémoires EEPROM classiques, les cellules mémoire sont regroupées en mots de longueur fixe, par exemple de 8, 16, ou 32 bits. Chaque mot comprend un 10 nombre correspondant de cellules mémoire, qui sont collectivement effaçables et individuellement programmables. La figure 1 représente la structure d'un mot Wi,k dans un plan mémoire EEPROM classique MAO. Le mot Wi,k 15 comprend J cellules mémoire MC et un transistor de contrôle de grille CTj,k. Chaque cellule mémoire comprend un transistor de sélection ST et un transistor à grille flottante FGT. Le transistor de sélection ST a un drain D connecté à une ligne de bit BLi, une grille G connectée à 20 une première ligne de mots WL1i, et une source S connectée à un drain D du transistor à grille flottante. Le transistor à grille flottante FGT présente une grille G connectée à une ligne de contrôle de grille GL±,k, et une source S connectée à une ligne de source 25 SLi. Le transistor de contrôle de grille CTj,k présente un drain D connecté à une ligne de sélection de colonne CLk, et une source S connectée à la ligne de contrôle de grille GI,Lk. L'effacement ou la programmation de cellules 30 mémoire est effectué en injectant ou en extrayant des charges électriques de la grille flottante des transistors à grille flottante FGT par effet tunnel, également connu sous le nom d'effet Fowler Nordheim. Dans ce but, une tension élevée Vpp est appliquée à la grille 35 des transistors FGT par l'intermédiaire du transistor de contrôle de grille CTj,k ou au drain des transistors FGT par l'intermédiaire du transistor de sélection ST. Grâce au brevet américain 6,934,192, on sait que le transistor de sélection ST d'une cellule mémoire peut subir un claquage d'oxyde de grille en raison de défaillances du procédé de fabrication et/ou des contraintes d'effacement/de programmation. Il a été démontré qu'un tel claquage peut non seulement empêcher les opérations d'effacement, de programmation et de lecture d'être effectuées sur la cellule mémoire défectueuse, mais peut également empêcher les autres cellules mémoire d'être effacées ou programmées correctement. Le brevet mentionné ci-dessus met en lumière ce problème et y répond en prévoyant une seconde ligne de mots WL2i à laquelle la grille du transistor de contrôle de grille CTi_k est connectée. Cela permet à la tension appliquée sur les grilles des transistors de sélection ST par l'intermédiaire de la première ligne de mots WL1i d'être différente de la tension appliquée au transistor de contrôle de grille CTj,k par l'intermédiaire de la seconde ligne de mots WL2i, Le brevet mentionné ci-dessus propose également de limiter le courant passant par une ligne de bit BLi connectée à un transistor de sélection ST ayant un claquage d'oxyde de grille. La présente invention permet d'observer que les transistors de contrôle de grille CT±,k peuvent également subir, mais moins souvent, un claquage d'oxyde de grille. Un tel claquage peut provoquer un court-circuit entre la grille et le canal (formé entre la source et le drain), entre la grille et la source, ou entre la grille et le drain du transistor, et a un effet nocif sur l'effacement ou la programmation des cellules mémoire. A titre d'illustration, il est supposé que le transistor de contrôle de grille CTj,k représenté sur la figure 1 subit un claquage d'oxyde de grille. Deux cas peuvent se présenter, respectivement lors d'une opération d'effacement et lors d'une opération de programmation. D'abord, il est supposé qu'un mot (non représenté) connecté aux lignes de mots WL1i, WL2i est en cours d'effacement, alors que le mot Wi,k ne doit pas être effacé. La seconde ligne de mots WL2i est réglée sur la tension élevée Vpp. La première ligne de mots WL1i est réglée sur zéro ou sur une tension très basse. La ligne de source SLi est mise à la masse. La ligne de sélection de colonne CLk est mise à la masse ou réglée sur l'état flottant. Si la ligne de sélection de colonne est réglée sur l'état flottant, et en supposant que le transistor de contrôle de grille CTj,k subisse un court-circuit grille-source, la source S du transistor CT±,k monte indésirablement à la tension Vpp et la tension Vpp est appliquée aux grilles G des transistors à grille flottante FGT du mot Wj,k. Par conséquent, les cellules mémoire du mot WLic peuvent être effacées involontairement puisque la ligne de source SLi est mise à la masse. Si la ligne de sélection de colonne est mise à la masse, et en supposant que le transistor de contrôle de grille CTj,k subisse un court-circuit grille-drain, un court-circuit apparaît entre la tension Vpp sur la grille du transistor CTj,k et la masse appliquée au drain D du transistor CTj,k. La tension Vpp est généralement générée par un circuit survolteur de tension, par exemple une pompe de charge, à partir d'une tension d'alimentation Vcc de la mémoire. Un tel circuit survolteur n'est généralement pas conçu pour supporter un court-circuit lors d'une opération d'effacement ou de programmation. Par conséquent, la tension Vpp s'effondre et l'opération d'effacement ne peut être effectuée sur les cellules mémoire. De plus, il est supposé qu'une ou plusieurs cellules mémoire MC du mot Wi_k est en cours de programmation. La tension Vpp est appliquée à la première ligne de mots WL1i et aux lignes de bits BLi connectées aux cellules mémoire à programmer. La ligne de sélection de colonne CLk est mise à la masse. Une tension Von est appliquée à la seconde ligne de mots WL2i pour régler le transistor de contrôle de grille CTj,k dans l'état conducteur, pour l'application du potentiel de masse aux grilles des transistors à grille flottante. Le claquage d'oxyde de grille du transistor CTLk crée un court- circuit entre la tension Von sur la ligne de mots WL2i et la masse sur la ligne de sélection de colonne CLI' Par conséquent, la tension Von s'effondre et les cellules mémoire MC ne peuvent pas être programmées. Il peut par conséquent être souhaité de prévoir une mémoire EEPROM protégée contre les effets d'un claquage d'oxyde de grille d'un transistor de contrôle de grille. Des modes de réalisation de l'invention concernent une mémoire effaçable et programmable électriquement comprenant au moins un mot de cellules mémoire, chacune comprenant un transistor à grille flottante, un premier transistor de contrôle de grille pour appliquer une tension de contrôle de grille aux transistors à grille flottante des cellules mémoires. La mémoire comprend en outre un second transistor de contrôle de grille en parallèle avec le premier transistor de contrôle de grille, pour appliquer la tension de contrôle de grille au transistor à grille flottante, des premiers moyens de contrôle configurés pour fournir une première tension de contrôle à une borne de contrôle du premier transistor de contrôle de grille par l'intermédiaire de premiers moyens de limitation de courant, et des seconds moyens de contrôle configurés pour fournir une seconde tension de contrôle à une borne de contrôle du second transistor de contrôle de grille par l'intermédiaire de seconds moyens de limitation de courant. Selon un mode de réalisation, les premier et second transistors de contrôle de grille sont agencés en parallèle entre une sortie d'un décodeur de rangée et les transistors à grille flottante, le premier transistor de contrôle de grille présente une borne de contrôle pilotée par une première sortie d'un verrou de colonne, et le second transistor de contrôle de grille présente une borne de contrôle pilotée par une seconde sortie du verrou de colonne. Selon un mode de réalisation, les premiers et les seconds moyens de limitation de courant sont agencés dans 5 le verrou de colonne et configurés pour limiter un courant passant par la première sortie en cas de claquage du premier transistor de contrôle de grille, et pour limiter un courant passant par la seconde sortie en cas de claquage du second transistor de contrôle de grille. 10 Selon un mode de réalisation, les premier et second transistors de contrôle de grille sont agencés en parallèle entre une sortie d'un verrou de colonne et les transistors à grille flottante, le premier transistor de contrôle de grille présente une borne de contrôle pilotée 15 par une première sortie d'un décodeur de rangée, et le second transistor de contrôle de grille présente une borne de contrôle pilotée par une seconde sortie du décodeur de rangée. Selon un mode de réalisation, les premiers et les 20 seconds moyens de limitation de courant sont agencés dans le décodeur de rangée et configurés pour limiter un courant passant par la première sortie en cas de claquage du premier transistor de contrôle de grille, et pour limiter un courant passant par la seconde sortie en cas 25 de claquage du second transistor de contrôle de grille. Selon un mode de réalisation, chaque cellule mémoire comprend également un transistor de sélection présentant une borne de contrôle non reliée aux bornes de contrôle des transistors de contrôle de grille du mot. 30 Selon un mode de réalisation, la mémoire comprend en outre des verrous de programmation comprenant des moyens de limitation de courant pour appliquer individuellement une tension de programmation aux transistors à grille flottante des cellules mémoire du 35 mot. Des modes de réalisation de l'invention concernent également un dispositif électronique comprenant une mémoire effaçable électriquement selon l'invention. Des modes de réalisation de l'invention concernent également un procédé d'effacement et de programmation de cellules mémoire dans au moins un mot d'une mémoire effaçable et programmable électriquement, chaque cellule mémoire comprenant un transistor à grille flottante, la mémoire comprenant en outre un premier transistor de contrôle de grille pour appliquer une tension de contrôle de grille aux transistors à grille flottante des cellules mémoire du mot. Le procédé comprend les étapes consistant à fournir un second transistor de contrôle de grille en parallèle avec le premier transistor de contrôle de grille, appliquer la tension de contrôle de grille au transistor à grille flottante par l'intermédiaire des premier et second transistors de contrôle de grille, fournir une première tension de contrôle à une borne de contrôle du premier transistor de contrôle de grille, fournir une seconde tension de contrôle à une borne de contrôle du second transistor de contrôle de grille, limiter un courant passant par la borne de contrôle du premier transistor de contrôle de grille en cas de claquage du premier transistor de contrôle de grille, et limiter un courant passant par la borne de contrôle du second transistor de contrôle de grille en cas de claquage du second transistor de contrôle de grille. Selon un mode de réalisation, le procédé comprend également les étapes consistant à agencer les premier et second transistors de contrôle de grille en parallèle entre une sortie d'un décodeur de rangée et les transistors à grille flottante, et fournir les première et seconde tensions de contrôle par l'intermédiaire des première et seconde sorties d'un verrou de colonne. Selon un mode de réalisation, le procédé comprend une étape consistant à fournir des premiers et des seconds moyens de limitation de courant dans le verrou de colonne, pour limiter le premier ou le second courant en cas de claquage du premier ou du second transistor de contrôle de grille. Selon un mode de réalisation, le procédé comprend 5 également les étapes consistant à agencer les premier et second transistors de contrôle de grille en parallèle entre une sortie d'un verrou de colonne et les transistors à grille flottante, et fournir la première et la seconde tensions de contrôle par l'intermédiaire de la 10 première et de la seconde sorties d'un décodeur de rangée. Selon un mode de réalisation, le procédé comprend une étape consistant à prévoir des premiers et des seconds moyens de limitation de courant dans le décodeur 15 de rangée, pour limiter le premier ou le second courant en cas de claquage du premier ou du second transistor de contrôle de grille. Selon un mode de réalisation, le procédé comprend en outre des étapes consistant à prévoir un transistor de 20 sélection dans chaque cellule mémoire, et ne pas relier une borne de contrôle du transistor de sélection aux bornes de contrôle des transistors de contrôle de grille du mot. Des modes de réalisations de la présente invention 25 vont maintenant être décrits à titre non limitatif, en relation avec les figures jointes parmi lesquelles : - la figure 1 précédemment décrite, représente une structure classique de mot dans un plan mémoire EEPROM, - la figure 2 illustre une mémoire EEPROM selon un mode 30 de réalisation de l'invention, - la figure 3 illustre un verrou de colonne selon un mode de réalisation de l'invention, - la figure 4 illustre une mémoire EEPROM selon un autre mode de réalisation de l'invention, 35 - la figure 5 illustre une mémoire EEPROM selon un autre mode de réalisation de l'invention, - la figure 6 illustre certains éléments d'une mémoire EEPROM selon l'invention qui ne sont pas illustrés sur les figures 2, 4, 5, et - la figure 7 illustre un dispositif comprenant une mémoire selon l'invention. La figure 2 illustre une mémoire MEM1 selon un mode de réalisation de l'invention. La mémoire MEM1 comprend un plan mémoire MA1 qui comprend : I x K mots (WO, 0 - - - WO , K-1 - - - WI -1, 0 - - - WI -1, K-1 ) chacun comprenant J cellules mémoire MC ; un premier transistor de contrôle de grille CTiLk et un second transistor de contrôle de grille CT2Lk ; K groupes de J lignes de bits BLi (B1-10 à BLJ_I), chaque groupe formant une colonne Ck (Co à ; I premières lignes de mots WL1i (WL10 à WL1I-1) I secondes lignes de mots WL2i (WL20 à WL2I_1) ; I lignes de source SLi (SL0 à SLI-1) I x K lignes de grille de contrôle GLj,k (GL0,0 à GLI...1,0 à GLI-1,K-1), i.e. une par mot ; I x K premiers transistors de contrôle de grille CTli,k, i.e. un par mot 14Lk ; I x K seconds 20 transistors de contrôle de grille CT2i,k, i.e. un par mot Wi,k ; K premières lignes de sélection de colonne CL1k, i.e. une par colonne Ck ; et K secondes lignes de sélection de colonne CL2k, i.e. une par colonne Ck. 25 Un mot iAlLk est connecté aux lignes de bit BLi (BLo à BLJ_I) d'une colonne Ck, une première et une seconde lignes de mots WL13., WL2L une première et une seconde lignes de sélection de colonne CL1k, CL2k, et une ligne de source SLi. Chaque cellule mémoire MC d'un mot Wi,k 30 comprend un transistor de sélection ST et un transistor à grille flottante FGT. Le transistor de sélection ST a un drain D connecté à une ligne de bit BLi, une grille G connectée à la première ligne de mots WL1i, et une source S connectée à un drain D du transistor à grille 35 flottante FGT. Le transistor à grille flottante FGT a une grille G connectée à une ligne de contrôle de grille GLj,k, et une source S connectée à la ligne de source SLi. Le premier transistor de contrôle de grille CT1Lk a une source connectée à la ligne de contrôle de 5 grille GLi,k, un drain connecté à la seconde ligne de mots WL2i, et une grille connectée à la première ligne de sélection de colonne CL1k. Le second transistor de contrôle de grille CT2Lk a une source connectée à la ligne de contrôle de grille GLi,k, un drain connecté à la 10 seconde ligne de mots WL2i, et une grille connectée à la seconde ligne de sélection de colonne CL2k. Ainsi, les transistors de contrôle de grille CT1I.,k, CT2Lk sont agencés en parallèle entre la seconde ligne de mots WL2i et la ligne de contrôle de grille GLLk. 15 En résumé, un mot Wi,k d'un plan mémoire MA1 diffère d'un mot d'une mémoire classique en ce qu'il comprend deux transistors de contrôle de grille CT1Lk, CT2Lk en parallèle, dont les grilles sont contrôlées par l'intermédiaire de deux lignes de sélection de 20 colonne CL1k, CL2k différentes. La mémoire MEM1 comprend également un décodeur de rangée RDEC, K verrous de colonne CLTk (CLT0 à CLTK-1), c'est-à-dire un par colonne Ck, K groupes de J verrous de programmation PLTi (PLT0 à PLT,j_1), c'est-à-dire un groupe 25 par colonne Ck, et un verrou de programmation PLTi par ligne de bit BLi. Le décodeur de rangée RDEC présente I premières sorties pour piloter les premières lignes de mots WL1i et I secondes sorties pour piloter les secondes lignes de mots WL2i, Chaque verrou de programmation PLTi a 30 une sortie connectée à une ligne de bit BLi, et les différentes lignes de source SLi peuvent être reliées à la masse par l'intermédiaire de transistors de sélection de source (non représentés). Chaque verrou de colonne CLTk a une première sortie 35 connectée à une première ligne de sélection de colonne CL1k, et une seconde sortie connectée à une seconde ligne de sélection de colonne CL2k. Ces sorties fournissent des tensions de contrôle CV1, CV2 aux grilles des transistors de contrôle de grille CT1Lk, CT2Lk par l'intermédiaire de la première et de la seconde lignes de sélection de colonne CL1k, CL2k. Les tensions CV1, CV2 peuvent être égales à une tension d'effacement ou de programmation élevée Vpp ou à une tension Von, comme décrit ci-après plus en détails. Selon un aspect de ce mode de réalisation de l'invention, chaque verrou de colonne comprend deux limiteurs de courant Ll, L2 afin de limiter un courant fourni par leurs sorties sur les lignes de sélection de colonne CL1k, CL2k. Par conséquent, si une des tensions de contrôle CV1 ou CV2 fournie par le verrou de colonne est court-circuitée à la masse en raison d'un claquage d'oxyde de grille d'un transistor de contrôle de grille connecté aux lignes de sélection de colonne CL1k, CL2k correspondantes, le courant de court-circuit est limité par le limiteur de courant Ll ou L2 à un niveau bien en dessous de la capacité de courant de la source de tension générant la tension Vpp ou Von (de préférence au moins un ordre de grandeur de moins). Par conséquent, la source de tension fournissant la tension Vpp ou Von ne s'effondre pas, et la tension de contrôle CV2 ou CV1 continue d'être fournie par la sortie qui n'est pas court-circuitée du verrou de colonne. Par conséquent, grâce aux transistors de contrôle de grille et aux limiteurs de courant prévus dans le circuit qui applique les tensions de contrôle aux grilles de ces transistors, ici un verrou de colonne, un court- circuit grille-drain dans l'un de ces transistors n'empêche pas l'autre transistor de recevoir la tension de contrôle. L'homme de l'art notera que l'expression "ne s'effondre pas" ne signifie pas forcément que la tension Vpp ou Von n'est pas affectée dans une certaine mesure par le court-circuit. En pratique, prévoir une limitation de courant ne garantit pas forcément que le niveau initial Vpp ou Von soit maintenu. La condition à respecter lors de la mise en oeuvre de l'invention est que le niveau restant Vpp ou Von soit suffisant pour effectuer l'opération en cours. Ces avantages vont maintenant être décrits plus en détails en analysant différents cas dans lesquels les effets d'une panne d'un transistor de contrôle de grille sont neutralisés par la présente invention. Le tableau 1 ci-dessous décrit les tensions appliquées aux lignes de mots, aux lignes de sélection de colonne, et aux lignes de bit, et leurs valeurs lors d'opérations d'effacement et de programmation. De telles tensions dépendent du mot considéré IAILk : s'il est sélectionné ou non. Dans le tableau 1, VWL désigne une tension appliquée à des premières lignes de mots WL1L VSL désigne une tension appliquée à des lignes de source SLL VBL désigne une tension appliquée à des lignes de bit BLj. VCG1 désigne une tension de contrôle de grille appliquée aux drains de transistors de contrôle de grille par l'intermédiaire de secondes lignes de mots WL2L VCG2 désigne une tension de contrôle de grille appliquée aux grilles de transistors à grille flottante par l'intermédiaire des transistors de contrôle de grille CTiLk, CT2i,k. Vpp est une tension élevée pour une opération de programmation ou d'effacement, par exemple entre 14 et 17 V. Von est une tension fournie à la grille d'un transistor de contrôle de grille pour régler le transistor dans un état conducteur. Von peut être égal à la tension Vpp ou à une tension d'alimentation Vcc de la mémoire, et en général à toute valeur de tension qui règle le transistor dans l'état conducteur. Le symbole "#" représente un état flottant et "0" est le potentiel de masse. Pour simplifier, il est supposé que tous les 35 transistors sont des "interrupteurs parfaits" sans valeur seuil et que la tension sur une première borne de conduction d'un transistor est égale à la tension sur sa seconde borne de conduction. En particulier, il est supposé que la tension de contrôle de grille CGV1 appliquée au drain d'un transistor de contrôle de grille est égale à la tension de contrôle de grille CGV2 fournie par la source du transistor de contrôle de grille lorsque le transistor est dans l'état conducteur. En pratique, il est à la portée de l'homme de l'art de prévoir des tensions légèrement accrues sur les drains des transistors si des transistors NMOS sont utilisés, ou réciproquement sur les sources des transistors si des transistors PMOS sont utilisés, pour obtenir la valeur souhaitée sur l'autre borne de conduction, source ou drain, des transistors. Tableau 1 EFFACEMENT PROGRAMMATION Ligne Tension Sélectionn Non sél. Sélectionné Non sél. é Ligne de bit BL; VBL # # Vpp # Ligne de source SL, VSL 0 # # # Ligne de mots WL1, VWL 0 0 Vpp 0 Ligne de mots WL2i CGV1 Vpp 0 0 0 Ligne de sélection de CV1 Vpp 0 Von 0 colonne CL1 k Ligne de sélection de CV2 Vpp 0 Von 0 colonne CL2k Ligne de contrôle de CGV2 Vpp # 0 # grille GLi,k Dans les cas suivants, il est supposé que le transistor de contrôle de grille CT20,0 du mot W0,0 a un claquage d'oxyde de grille et que le transistor de contrôle de grille CT10,0 n'est pas défectueux. Cas 1 : effacement d'un mot W0,0 Les grilles et les drains des transistors CT10,0, CT20,0 reçoivent une tension Vpp (CV1=CV2=Vpp, CGV1=Vpp). 20 Le transistor CT10,0 est dans l'état conducteur et fournit une tension Vpp aux grilles de contrôle des transistors à grille flottante. Le claquage d'oxyde de grille du transistor CT20,0, que le transistor soit toujours 5 conducteur ou non, ne provoque pas un court-circuit Vpp-masse et n'empêche pas la tension Vpp d'être appliquée aux grilles de contrôle des transistors à grille flottante par l'intermédiaire du transistor CT1m. Par conséquent, les transistors à grille flottante FGT du 10 mot W0,0 sont correctement effacés. Cas 2 : programmation d'un mot W0,0 Les grilles des transistors CT10,0, CT20,0 reçoivent 15 initialement une tension Von (CV1=CV2=Von). Les drains des transistors CT10,0, CT20,0 sont mis à la masse (CGV1=0). Von est court-circuitée à la masse aux bornes du transistor CT20,0 (CV2=0 au lieu de CV2=Von) mais continue d'être fournie à la grille du transistor CT10,0 20 (CV1=Von) grâce à la limitation de courant de court- circuit et pour les raisons expliquées ci-dessus. Par conséquent, le transistor CT20,0 est OFF (non conducteur) mais le transistor CT20,0 est ON (conducteur), et la tension CGV1 (ici le potentiel de masse) est appliquée 25 aux grilles de contrôle des transistors à grille flottante. Ceux qui reçoivent la tension Vpp sur leur drain sont ainsi correctement programmés. Cas 3 : effacement d'un mot Wo,k connecté à la même 30 ligne de mots que le mot W0,0, alors que le mot W0,0 n'est pas effacé (i.e. non sélectionné) Les grilles des transistors CT10,0, CT20,0 sont mis à la masse (CV1=CV2=0) puisque la colonne Co n'est pas 35 sélectionnée. Les drains des transistors CT10,0, CT20,0 reçoivent la tension Vpp (CGV1=Vpp) puisque le mot Wo,k connecté aux lignes de mots WL10, WL20 doit être effacé. Même si CT20,0 fait un claquage d'oxyde de grille, aucun canal n'est créé dans le transistor puisque sa grille est mise à la masse. Par conséquent, aucun court-circuit grille-source n'est créé et le claquage d'oxyde de grille n'empêche pas l'autre mot d'être effacé. Cas 4 : programmation d'un mot Wo,k connecté à la même ligne de mots que le mot W0,0, alors que le mot W0,0 n'est pas programmé (i.e. non sélectionné) Les grilles des transistors CT10,0, CT20,0 sont mis à la masse (CV1=CV2=0) puisque la colonne Co n'est pas sélectionnée. Les drains des transistors CT10,0, CT20,0 sont mis à masse (CGV1=0) puisque le mot Wo,k connecté aux lignes de mots WL10, WL20 doit être programmé. Même si le transistor CT20,0 fait un claquage d'oxyde de grille, aucun court-circuit grille-source n'est créé dans le transistor puisque sa grille et son drain sont mis à la masse. Les cellules mémoire du mot Wo,k sont par conséquent correctement programmées. Cas 5 : effacement d'un mot W1,0 de la même colonne que le mot W0,0, alors que le mot W0,0 n'est pas effacé Les grilles des transistors CT10,0, CT20,0 reçoivent la tension Vpp (CV1=CV2=Vpp) puisque la colonne Co est sélectionnée pour l'effacement du mot W1,0 (par exemple mot Ww). Les drains des transistors CT10,0, CT20,0 sont mis à la masse (CGV1=0) puisque la ligne de mots WL20,0 n'est pas sélectionnée. La tension Vpp est court-circuitée à la masse aux bornes du transistor CT20,0 et la tension s'effondre sur la ligne de sélection de colonne CL20. Cependant, la tension Vpp continue d'être fournie sur la ligne de sélection de colonne CLIO par le verrou de colonne CLTO grâce à la limitation de courant de court-circuit et pour les raisons expliquées ci-dessus. Par conséquent, le premier transistor de contrôle de grille CTL0 du mot WL0 continue de recevoir la tension Vpp sur sa grille par l'intermédiaire de la ligne de sélection de colonne CL10, et la fournit aux transistors à grille flottante du mot, qui sont correctement effacés. Cas 6 : programmation d'un mot Wi,0 de la même colonne que le mot W0,0, alors que le mot W0,0 n'est pas programmé Les grilles des transistors CT10,0, CT20,0 reçoivent la tension Von (CV1=CV2=Von) puisque la colonne Co est sélectionnée pour la programmation de l'autre mot Wi,o (par exemple mot W1..1,0). Les drains des transistors CT10,o, CT20,0 sont mis à la masse (CGV1=0) puisque la ligne de mots WL20,0 n'est pas sélectionnée. La tension Von est court-circuitée à la masse à travers le transistor CT20,0 et s'effondre sur la ligne de sélection de colonne CL20. Cependant, la tension Von continue d'être fournie sur la ligne de sélection de colonne CU() par le verrou de colonne CLT0 grâce à la limitation de courant de court-circuit et pour les raisons expliquées ci-dessus. Par conséquent, le premier transistor de contrôle de grille CTi3O de l'autre mot WL0 continue de recevoir la tension Von sur sa grille par l'intermédiaire de la ligne de sélection de colonne CL10, et la fournit au transistor à grille flottante du mot. Les transistors à grille flottante qui reçoivent la tension Vpp sur leur drain sont ainsi correctement effacés. La figure 3 illustre un exemple de réalisation d'un verrou de colonne CLTk. Le verrou de colonne CLTk comprend un élément de verrouillage LE et deux interrupteurs SW1, SW2 contrôlés par l'élément de verrouillage. Chaque interrupteur SW1, SW2 comprend des moyens de limitation de courant. L'élément de verrouillage LE comprend deux portes inverseuses IG1, IG2 connectées tête-bêche. L'entrée de la porte inverseuse IG1 est reliée à la masse par l'intermédiaire d'un transistor NMOS T1 dont la grille reçoit un signal de réinitialisation de colonne RSTk. L'entrée de la porte inverseuse IG2 est reliée à la masse par l'intermédiaire d'un transistor NMOS T2 dont la grille reçoit un signal de sélection de colonne SELk. L'interrupteur SW1 comprend trois transistors T3, T4, T5 en série. Les transistors T3, T4 sont des transistors PMOS et le transistor T5 est un transistor NMOS. Le transistor T3 a sa source connectée à une ligne de tension VL et son drain connecté à la source du transistor T4. Le transistor T4 a son drain connecté au drain du transistor T5 dont la source est connectée à la masse. De la même façon, l'interrupteur SW2 comprend trois transistors T6, T7, T8 en série, les transistors T6, T7 étant des transistors PMOS et le transistor T8 étant un transistor NMOS. Le transistor T6 a sa source connectée à une ligne de tension VL et son drain connecté à la source du transistor T7. Le transistor T7 a son drain connecté au drain du transistor T8 dont la source est connectée à la masse. Les grilles des transistors T4, T5, T7, T8 sont connectées à la sortie de la porte inverseuse IG1. Les drains des transistors T4, T5 forment une première sortie du verrou CLTk et sont connectés à une ligne de sélection de colonne CL1k. Les drains des transistors T7, T8 forment une seconde sortie du verrou CLTk et sont connectés à une ligne de sélection de colonne CL2k. Les grilles des transistors T3, T6 reçoivent une tension de référence VREF qui est fournie par exemple par un miroir de courant (non représenté). Lorsque le verrou CLTk a été réinitialisé par le signal de réinitialisation RSTk, la sortie de la porte inverseuse IG1 est haute. Les transistors T5, T8 sont conducteurs et relient les lignes de sélection de colonne CLlk, CL2k à la masse. Lorsque le verrou CLTk a été activé par le signal de sélection SELk, la sortie de la porte inverseuse IG1 est mise à la masse. Les transistors T5, T8 sont OFF, les transistors T4, T7 sont ON et les lignes de sélection de colonne CL1k, CL2k sont reliées à la ligne de tension VL par l'intermédiaire des transistors T3, T4 et des transistors T6, T7, respectivement. Les sorties du verrou CLTk fournissent la tension Vpp ou la tension Von en fonction de la tension appliquée à la ligne de tension VL. Si un court-circuit apparaît sur l'une des lignes de sélection de colonne CL1k, CL2k, les transistors T3 ou T6 limitent le courant dans la ligne de sélection de colonne défectueuse, empêchant ainsi un effondrement d'une source d'alimentation reliée à la ligne VL. Par conséquent, et comme indiqué ci-dessus, l'autre sortie du verrou CLTk continue de fournir la tension Vpp ou Von à la ligne de sélection de colonne non défectueuse. La figure 4 illustre un mode de réalisation d'une mémoire MEM2 selon l'invention qui est fonctionnellement identique à la mémoire MEM1 précédemment décrite en ce qu'elle comprend les mêmes transistors et les mêmes éléments (décodeur, verrous) que la mémoire MEM1, qui ne sera pas décrite à nouveau. La mémoire MEM2 présente un plan mémoire MA2 qui diffère du plan mémoire MA1 uniquement en ce que des paires de colonnes de cellules mémoire et des paires de rangées de cellules mémoire présentent un axe de symétrie vertical ou respectivement horizontal. Par exemple, les lignes de sélection de colonne CL10, CL20 et CL11, CL21 des colonnes Co, C1 sont agencées à proximité les unes des autres et les deux colonnes présentent un axe de symétrie vertical. Les transistors de sélection ST des cellules mémoire connectées à la ligne de mots WL1,0 et les transistors de sélection ST des cellules mémoire connectées à la ligne de mots WL1,1 sont agencés à proximité les uns des autres et les deux rangées de cellules mémoire présentent un axe de symétrie horizontal. Une telle structure est généralement connue sous le nom de structure de plan mémoire "à architecture repliée". La figure 5 illustre un autre mode de réalisation d'une mémoire MEM3 selon l'invention dans laquelle la structure des mots TAILk est identique à celle de la mémoire MEM1. Pour simplifier, seul un mot est illustré. La mémoire MEM3 diffère de la mémoire MEM1 en ce que les tensions de contrôle CV1, CV2 appliquées à la grille des transistors de contrôle de grille CT1Lk, CT2Lk des mots Wi,k sont fournies par un décodeur de rangée RDEC', alors que la tension de contrôle de grille CGV1 est fournie par un verrou de sélection de colonne CLT'k. Le décodeur de rangée RDEC' comprend par conséquent trois sorties par rangée de cellules mémoire. Pour chaque rangée, la première sortie pilote les grilles des transistors de sélection de la rangée par l'intermédiaire de la ligne de mots WL1i et fournit la tension VWL. La seconde sortie pilote les grilles des premiers transistors de contrôle de grille CT1Lk des mots de la rangée par l'intermédiaire d'une ligne de mots WL3i et fournit la tension CV1. La troisième sortie pilote les grilles des seconds transistors de contrôle de grille CT2Lk des mots de la rangée par l'intermédiaire d'une ligne de mots WL4i et fournit la tension CV2. La seconde et la troisième sorties du décodeur de rangée comprennent les limiteurs de courant Ll, L2 qui étaient déjà présents dans le verrou de colonne CLTk de la mémoire MEM1. Les combinaisons de tensions précédemment décrites, intervenant dans les opérations d'effacement ou de programmation, restent inchangées mis à part le fait que les tensions CV1, CV2, CGV1 sont fournies par des éléments différents de ceux de la mémoire MEM1. la figure 6 illustre des éléments d'une mémoire selon l'invention qui ne sont pas illustrés sur les figures 2, 4, 5. La mémoire illustrée sur cette figure peut être l'une quelconque des mémoires MEM1 à MEM3 et présente un plan mémoire MA représenté sous forme de blocs qui peut être l'un quelconque des plans mémoire des mémoires MEM1 à MEM3. Il peut être observé que la mémoire comprend également un décodeur de colonne CDEC, J x K transistors de sélection de colonne CST, c'est-à-dire un par ligne de bit, un bus de multiplexage MB avec J lignes de multiplexage MLF (ML() à MLJ-1), c'est-à-dire une par bit d'un mot, et J amplificateurs de lecture SAS (SA0 à SAJ-1) - Chaque ligne de bit BLi de chaque colonne Ck est reliée à une ligne de multiplexage MLF de même rang par l'intermédiaire d'un transistor de sélection de colonne CST. Chaque ligne de multiplexage MLF est connectée à une entrée d'un amplificateur de lecture SAS de même rang. Chaque amplificateur de lecture SAS a une sortie connectée à un fil de connexion d'un bus de données BS, et fournit un bit lu dans une cellule mémoire lors de la lecture d'un mot. Le décodeur de colonne CDEC fournit K signaux de sélection de colonne SELk (SEL() à SELK). Chaque signal de sélection de colonne est appliqué aux grilles des transistors de sélection de colonne CST reliées aux lignes de bit d'une colonne Ck de même rang, ainsi qu'au verrou de sélection de colonne CLTk de même rang et aux verrous de programmation PLTi appartenant à la colonne de même rang. Les verrous de programmation PLTi sont également reliés au bus de données BS pour recevoir des bits de données à programmer dans la mémoire. Le décodeur de rangée RDEC ou REDC' reçoit les bits de poids fort MSB d'une adresse ADD d'un mot à effacer, programmer ou lire, et le décodeur de colonne CDEC reçoit les bits de poids faible LSB de l'adresse ADD. La figure 7 illustre un dispositif électronique DV comprenant une mémoire MEM1, MEM2, ou MEM3 selon l'invention. Le dispositif comprend également, par 35 exemple, un microprocesseur MP relié à la mémoire. Il est clair pour l'homme de l'art que diverses autres mises en oeuvre de l'invention peuvent être prévues. Par exemple, au lieu de relier deux lignes de sélection de colonne CL1k, CL2k au même verrou de colonne CLTk, elles peuvent être reliées à des verrous séparés, chaque verrou étant contrôlé par les mêmes signaux de sélection et de réinitialisation. Dans un mode de réalisation alternatif du plan mémoire MA1 illustré sur la figure 2, les transistors de contrôle de grille CT1Lk, CT2Lk peuvent être connectés à différentes lignes de mots au lieu d'être connectés à la même ligne de mots WL2L De plus, les verrous de programmation PLTi peuvent également comprendre des moyens de limitation de courant afin de prévoir une protection contre le claquage d'oxyde de grille des transistors de sélection ST, tel que décrit dans le brevet américain 6,934,192. D'autres moyens de limitation de courant peuvent également être prévus dans le décodeur de rangée RDEC, pour piloter les lignes de mots WL1L Enfin, il est clair pour l'homme de l'art que la structure de ligne de sélection/de mot telle que décrite dans le brevet américain 6,934,192 peut ne pas être essentielle pour certains modes de réalisation de l'invention. En particulier, les grilles des transistors de sélection ST d'une rangée horizontale de cellules mémoire et les drains des transistors de contrôle de grille CT1Lk, CT2Lk de la même rangée peuvent être reliés à la même ligne de mot. Dans ce cas, des moyens supplémentaires peuvent être prévus pour relier la ligne de contrôle de grille GLj,k à la masse lorsque le mot doit être programmé. Dans ce but, un transistor supplémentaire contrôlé par le verrou de colonne CLTk peut être prévu dans chaque mot pour relier la ligne de contrôle de grille GLj,k à la masse lors d'opérations de programmation. REVENDICATIONS1. Mémoire effaçable et programmable électriquement (MEM1, MEM2, MEM3) comprenant : - au moins un mot (W) de cellules mémoire (MC), chacune comprenant un transistor à grille flottante (FGT), - un premier transistor de contrôle de grille (CT1) pour appliquer une tension de contrôle de grille (CGV2) aux transistors à grille flottante des cellules mémoires, caractérisée en ce qu'elle comprend en outre : - un second transistor de contrôle de grille (CT2) en parallèle avec le premier transistor de contrôle de grille, pour appliquer la tension de contrôle de grille (CGV2) au transistor à grille flottante, - des premiers moyens de contrôle (CLT, RDEC') configurés pour fournir une première tension de contrôle (CV1) à une borne de contrôle (G) du premier transistor de contrôle de grille par l'intermédiaire de premiers moyens de limitation de courant (L1), et - des seconds moyens de contrôle (CLT, RDEC') configurés pour fournir une seconde tension de contrôle (CV2) à une borne de contrôle (G) du second transistor de contrôle de grille par l'intermédiaire de seconds moyens de limitation de courant (L2). 2. Mémoire (MEM1, MEM2) selon la revendication 1, dans laquelle : - les premier et second transistors de contrôle de grille (CT1, CT2) sont agencés en parallèle entre une sortie 30 d'un décodeur de rangée (RDEC) et les transistors à grille flottante (FGT), - le premier transistor de contrôle de grille (CT1) présente une borne de contrôle (G) pilotée par une première sortie d'un verrou de colonne (CLT), et 35 - le second transistor de contrôle de grille (CT2) présente une borne de contrôle (G) pilotée par une seconde sortie du verrou de colonne. 3. Mémoire (MEM1, MEM2) selon la revendication 2, dans laquelle les premiers et les seconds moyens de limitation de courant (L1, L2) sont agencés dans le 5 verrou de colonne (CLT) et configurés pour limiter un courant passant par la première sortie en cas de claquage du premier transistor de contrôle de grille (CT1), et pour limiter un courant passant par la seconde sortie en cas de claquage du second transistor de contrôle de 10 grille (CT2). 4. Mémoire (MEM3) selon la revendication 1, dans laquelle : - les premier et second transistors de contrôle de grille 15 (CT1, CT2) sont agencés en parallèle entre une sortie d'un verrou de colonne (CLT') et les transistors à grille flottante (FGT), - le premier transistor de contrôle de grille (CT1) présente une borne de contrôle (G) pilotée par une 20 première sortie d'un décodeur de rangée (RDEC'), et - le second transistor de contrôle de grille (CT2) présente une borne de contrôle (G) pilotée par une seconde sortie du décodeur de rangée (RDEC'). 25 5. Mémoire (MEM3) selon la revendication 4, dans laquelle les premiers et les seconds moyens de limitation de courant (L1, L2) sont agencés dans le décodeur de rangée (RDEC') et configurés pour limiter un courant passant par la première sortie en cas de claquage du 30 premier transistor de contrôle de grille (CT1), et pour limiter un courant passant par la seconde sortie en cas de claquage du second transistor de contrôle de grille (CT2). 35 6. Mémoire (MEM1, MEM2, MEM3) selon l'une des revendications 1 à 5, dans laquelle chaque cellule mémoire comprend également un transistor de sélection(ST) présentant une borne de contrôle (G) non reliée aux bornes de contrôle (G) des transistors de contrôle de grille (CT1, CT2) du mot. 7. Mémoire (MEM1, MEM2, MEM3) selon l'une des revendications 1 à 6, comprenant en outre des verrous de programmation (PLT) comprenant des moyens de limitation de courant pour appliquer individuellement une tension de programmation aux transistors à grille flottante (FGT) des cellules mémoire (MC) du mot. 8. Dispositif électronique (DV) comprenant une mémoire effaçable électriquement (MEM1, MEM2, MEM3) selon l'une des revendications 1 à 7. 9. Procédé d'effacement et de programmation de cellules mémoire (MC) dans au moins un mot (W) d'une mémoire effaçable et programmable électriquement (MEM1, MEM2, MEM3), chaque cellule mémoire comprenant un transistor à grille flottante (FGT), la mémoire comprenant en outre un premier transistor de contrôle de grille (CT1) pour appliquer une tension de contrôle de grille (CGV2) aux transistors à grille flottante des cellules mémoire du mot, caractérisée en ce qu'il comprend les étapes consistant à : - fournir un second transistor de contrôle de grille (CT2) en parallèle avec le premier transistor de contrôle de grille, - appliquer la tension de contrôle de grille (CGV2) au transistor à grille flottante par l'intermédiaire des premier et second transistors de contrôle de grille (CT1, CT2), - fournir une première tension de contrôle (CV1) à une 35 borne de contrôle (G) du premier transistor de contrôle de grille (CT1),- fournir une seconde tension de contrôle (CV2) à une borne de contrôle (G) du second transistor de contrôle de grille (CT2), - limiter (L1) un courant passant par la borne de 5 contrôle (G) du premier transistor de contrôle de grille (CT1) en cas de claquage du premier transistor de contrôle de grille (CT1), et - limiter (L2) un courant passant par la borne de contrôle (G) du second transistor de contrôle de grille 10 (CT2) en cas de claquage du second transistor de contrôle de grille (CT2). 10. Procédé selon la revendication 9, comprenant également les étapes consistant à : 15 - agencer les premier et second transistors de contrôle de grille (CT1, CT2) en parallèle entre une sortie d'un décodeur de rangée (RDEC) et les transistors à grille flottante (FGT), et - fournir les première et seconde tensions de contrôle 20 (CV1, CV2) par l'intermédiaire des première et seconde sorties d'un verrou de colonne (CLT). 11. Procédé selon la revendication 10, comprenant une étape consistant à fournir des premiers et des 25 seconds moyens de limitation de courant (Li, L2) dans le verrou de colonne (CLT), pour limiter le premier ou le second courant en cas de claquage du premier ou du second transistor de contrôle de grille (CT1, CT2). 30 12. Procédé selon la revendication 9, comprenant également les étapes consistant à : - agencer les premier et second transistors de contrôle de grille (CT1, CT2) en parallèle entre une sortie d'un verrou de colonne (CLT') et les transistors à grille 35 flottante (FGT), et- fournir la première et la seconde tensions de contrôle (CV1, CV2) par l'intermédiaire de la première et de la seconde sorties d'un décodeur de rangée (RDEC'). 13. Procédé selon la revendication 12, comprenant une étape consistant à prévoir des premiers et des seconds moyens de limitation de courant (Li, L2) dans le décodeur de rangée (RDEC'), pour limiter le premier ou le second courant en cas de claquage du premier ou du second transistor de contrôle de grille (CT1, CT2). 14. Procédé selon l'une des revendications 9 à 13, comprenant en outre des étapes consistant à : - prévoir un transistor de sélection (ST) dans chaque 15 cellule mémoire, et - ne pas relier une borne de contrôle (G) du transistor de sélection aux bornes de contrôle (G) des transistors de contrôle de grille (CT1, CT2) du mot.