FR 2986906 A1 20130816 FR 1251387 A 20120215 DOMAINE TECHNIQUE GENERAL ET CONTEXTE DE L'INVENTION L'invention concerne la technologie d'intégration CMOS (Complementary Metal Oxyde Semiconductor, selon la terminologie anglo-saxonne), qui met en oeuvre une famille de composants électroniques à faible consommation électrique. L'invention concerne en particulier des structures de pixels CMOS et les capteurs matriciels d'images les incorporant. La technologie d'intégration CMOS permet de réaliser des puces pour caméras monolithiques de bonne résolution et de qualité d'image raisonnable. La mise en oeuvre de ces techniques permet par ailleurs d'obtenir des capteurs présentant une faible consommation énergétique. De tels capteurs offrent également une vitesse de lecture rapide grâce à la très bonne dynamique de fonctionnement des pixels CMOS, de par la rapidité de commutation des transistors CMOS. En outre, ces technologies offrent la possibilité d'intégrer les fonctions de conditionnement, de traitement, de codage et de communication. La figure 1 montre la structure d'un pixel d'un capteur à pixel actif (ou APS pour Active Pixel Sensor selon la terminologie anglo-saxonne) à trois transistors. Un tel pixel comprend - un substrat 1 semi-conducteur de type P; - une zone de conversion photoélectrique NPD définie par un dopage de type N dans le substrat 1 et accumulant une quantité de charges pendant une exposition à la lumière, la jonction PN constituée par la zone de conversion photoélectrique NPD et le substrat 1 constituant une photodiode; - une couche d'isolation 2 en dioxyde de silicium à la surface du substrat 1; - un circuit de lecture pour lire une variation de tension induite par l'accumulation de charges, ledit circuit de lecture comprenant : - un transistor d'initialisation T1 commandé par un signal d'initialisation RST sur sa grille pour initialiser la tension de la photodiode en pré-charge, ledit transistor d'initialisation T1 ayant une électrode reliée à la zone de conversion photoélectrique NPD et une autre électrode reliée à la tension d'alimentation VDD; - un transistor de lecture T2 dont la grille est reliée à la zone de conversion photoélectrique NPD, tandis qu'une de ses électrodes est reliée à la tension d'alimentation VDD, - un transistor de sélection T3 commandé par un signal de sélection SEL applicable à sa grille, une de ses électrodes étant commune avec l'autre électrode du transistor de lecture T2, et l'autre étant reliée à une ligne de lecture COL. Ainsi, la charge photoélectrique s'auto-intègre sur la capacité de jonction de la photodiode après l'action de pré-charge du transistor de d'initialisation T1, puis est lue au moyen de la commutation du transistor de sélection T3. La séquence de lecture est illustrée par la figure 2, qui présente un chronogramme de fonctionnement du pixel actif CMOS à trois transistors présenté sur la figure 1. Sur ce chronogramme sont schématiquement représentées, en valeur arbitraire en fonction du temps, l'évolution 21 du signal d'initialisation RST, l'évolution 22 du signal de sélection SEL, l'évolution 23 de la tension VNPD au niveau de la zone de conversion photoélectrique NPD et l'évolution 24 de la tension VCOL sur la ligne de lecture COL. Au temps t1, la photodiode est initialisée, avant une prise de vue, à une tension initiale, à l'aide d'un signal RST activant le transistor d'initialisation T1. Au temps t2, le transistor d'initialisation T1 est désactivé au moyen du signal RST et une lecture initiale permet alors de déterminer ladite tension initiale pour supprimer ensuite un décalage d'un suiveur de tension du circuit de lecture. Au temps t3 le transistor de sélection T3 est désactivé au moyen du signal de sélection SEL, afin de laisser la photodiode évoluer sous une illumination pendant l'exposition. Enfin, au temps t4, on effectue la lecture finale à la fin de l'exposition à l'aide d'un signal de sélection SEL, afin de récupérer la tension représentative de l'illumination. Le signal de sortie final sera la différence entre la lecture finale et la lecture initiale. Cependant, le facteur de conversion charge-tension est faible en raison de la forte valeur de la capacité de la jonction constituant la photodiode. En outre, lors de la lecture d'initialisation après le temps t3, un bruit de commutation KTC apparaît, perturbant la bonne lecture de la tension initiale, et qui ne peut être compensé. Cette structure présente en outre un fort courant d'obscurité dans la photodiode à cause du contact avec la surface entre le silicium du substrat 1 et la couche dioxyde de silicium 2. Une solution à ces problèmes consiste à transférer la charge photoélectrique accumulée dans la photodiode sur un petit condensateur pour la conversion charge-tension. Dans ce cas, une large photodiode permet de collecter plus de charge photoélectrique et une petite capacité de conversion permet un signal plus ample en tension. Par un exemple, un électron génère une tension de 16pV sur une capacité de 10fF mais sur une capacité 1fF, il va générer 160pV. Un fort facteur de conversion permet de s'affranchir plus facilement du bruit du système et améliore la limite de détection pour un pixel. Cette solution est implantée dans une structure dite pixel actif à quatre transistors comme la montre la figure 3. Le circuit de lecture est similaire à celui du pixel actif à trois transistors présenté précédemment, à la différence qu'il est ici relié à un noeud dit de diffusion flottant FD. Ce noeud de diffusion flottant FD est défini par un dopage de type N dans le substrat 1. Ce noeud de diffusion flottant FD est ainsi un petit condensateur constitué d'une jonction PN de petite taille. La faible valeur de la capacité du noeud de diffusion flottant FD provoque une plus grande variation de tension quand une charge électrique y est transférée. Le pixel comprend aussi une zone de conversion photoélectrique NPD définie par un dopage de type N dans le substrat 1 et accumulant une charge photoélectrique pendant une exposition à la lumière. Il comprend ici une zone surfacique PIN de dopage de type P, afin d'isoler la zone de conversion photoélectrique NPD de la couche d'isolation 2 en dioxyde de silicium. Cette zone surfacique PIN fortement dopée P sur la surface supérieure de la zone de conversion photoélectrique NPD, connectée au substrat 1 (jouant ici le rôle de masse), supprime le fort courant d'obscurité généré en surface du substrat 1 de silicium. Cette structure de photodiode est dite "pinned photodiode" (PPD) du fait que le potentiel de surface est fixé à un potentiel fixe. Un transistor de transfert TX transfère la charge photoélectrique de la zone de conversion photoélectrique NPD vers le noeud de diffusion flottant FD. A cet effet, le dopage de type N dudit noeud de diffusion flottant FD est supérieur au dopage de type N de la zone de conversion photoélectrique NPD. Généralement, le transistor de transfert TX est réalisé par un transistor MOS à canal de surface où la zone surfacique PIN fortement dopée P et la zone de conversion photoélectrique NPD sont alignées avec l'un des bords de la grille TX. Quand la grille du transistor de transfert TX est polarisée avec un potentiel bas, une barrière électrique est formée entre le noeud de diffusion flottant FD et la zone de conversion photoélectrique NPD. La zone de conversion photoélectrique NPD est alors dans un état d'intégration. Le potentiel électrique de la zone de conversion photoélectrique NPD de la photodiode PPD doit en outre dépléter complètement celle-ci des électrons libres, afin qu'il ne reste que des charges positives fixes dans la zone de conversion photoélectrique NPD au début de l'exposition. Quand la grille du transistor de transfert TX est polarisée avec un potentiel haut, cette barrière électrique est abaissée, laissant alors passer la charge photoélectrique de la zone de conversion photoélectrique NPD vers le noeud de diffusion flottant FD. La variation de tension sur le noeud de diffusion flottant FD génère un signal en tension, proportionnel à la quantité de charges reçue. La variation de tension sera mesurée par les circuits de lecture composés d'un suiveur de tension au sein du pixel et des amplificateurs différentiel dans la périphérie de la matrice de pixels. La mesure de la variation est basée sur deux lectures corrélées donc permettant une suppression du bruit d'initialisation. La figure 4 montre le chronogramme du pixel actif à quatre transistors. Sur ce chronogramme est schématiquement représentées, en valeur arbitraire en fonction du temps, l'évolution 41 du signal d'initialisation RST, l'évolution 42 du signal appliqué à la grille du transistor de transfert TX, l'évolution 43 du signal de sélection SEL, l'évolution 44 de la tension VFD au niveau du noeud de diffusion flottant FD et l'évolution 45 de la tension VCOL sur la ligne de lecture COL. Au temps t1, le noeud de diffusion flottant FD est initialisé, avant une prise de vue, à une tension initiale, à l'aide du signal RST activant le transistor d'initialisation T1, et le transistor de sélection T3 est rendu passant au moyen du signal de sélection SEL. Au temps t2, le transistor d'initialisation T1 est désactivé et une lecture initiale permet de déterminer ladite tension initiale. Au temps t3, le transistor de transfert TX est rendu passant afin de transférer les charges depuis la zone de conversion photoélectrique NPD vers le noeud de diffusion flottant FD. Au temps t4, le transistor de transfert TX est désactivé, tandis qu'une seconde lecture a lieu sur la ligne de lecture. Au temps t5, le transistor de sélection T3 est désactivé. Le signal de sortie est la différence entre la lecture initiale et la seconde lecture, et est constitué de la variation de tension provoquée par la charge photoélectrique accumulée dans la zone de conversion photoélectrique NPD qui a été transférée au noeud de diffusion flottant FD. Le bruit d'initialisation du noeud flottant FD est donc compensé naturellement par le circuit de lecture différentielle. Dans une réalisation concrète, l'alignement entre la zone surfacique PIN fortement dopée P, la zone de conversion photoélectrique NPD et le bord de la grille du transistor de transfert TX est primordial. D'abord la zone surfacique PIN fortement dopée P doit isoler la zone de conversion photoélectrique NPD de la surface 2 du silicium. En effet, le moindre contact entre la zone de conversion photoélectrique NPD et la surface 2 du silicium engendrerait un courant d'obscurité intolérable. Ensuite cet alignement ne doit former ni barrière ni poche énergétique pour le transfert de charge. Une barrière parasite empêche un transfert complet des charges de la zone de conversion photoélectrique NPD vers le noeud de diffusion flottant FD. Un transfert de charges incomplet crée du bruit de lecture et une rémanence du pixel. Une poche énergétique peut retenir une partie des charges pendant le transfert et créera les mêmes problèmes de bruit et de rémanence dans le pixel. Les figures 5a, 5b et 5c montre un exemple des conséquences d'un désalignement dans la photodiode PPD et de la grille du transistor de transfert TX, dans lequel la zone de conversion photoélectrique NPD ne s'étend pas jusqu'à la grille du transistor de transfert TX. La figure 5a présente la coupe de la structure de pixel de la figure 3, et les figures 5b et 5c montrent schématiquement les niveaux énergétiques des électrons des zones correspondantes, respectivement lorsque la grille du transistor de transfert TX est polarisée avec un potentiel bas et un potentiel haut. Lorsque la grille du transistor de transfert TX est polarisée avec un potentiel bas (figure 5b), le niveau d'énergie des électrons correspondant 51 est haut, contenant la charge dans la zone de conversion photoélectrique NPD. Lorsque la grille du transistor de transfert TX est polarisée avec un potentiel haut (figure 5c), on constate dès lors qu'en raison du fait que la zone de conversion photoélectrique ne s'étend pas jusqu'à la grille du transistor de transfert TX, une barrière électrique 53 au niveau de la partie 54 de manque de la zone de conversion photoélectrique NPD empêche le transfert des charges 55 depuis la zone de conversion photoélectrique NPD vers le niveau d'énergie bas 52 crée par l'application d'un potentiel haut au transistor de transfert TX, et donc vers le noeud de diffusion flottant FD. Les figures 6a, 6b et 6c montre un exemple des conséquences d'un désalignement dans la photodiode PPD et de la grille du transistor de transfert TX, dans lequel la zone surfacique PIN fortement dopée P ne s'étend pas jusqu'à la grille du transistor de transfert TX, et par conséquent, laisse une partie 64 de la zone de conversion photoélectrique en contact avec la couche d'isolation 2, créant un courant d'obscurité important. La figure 6a présente la coupe de la structure de pixel de la figure 3, et les figures 6b et 6c montrent schématiquement les niveaux d'énergie des électrons des zones correspondantes, respectivement lorsque la grille du transistor de transfert TX est polarisée avec un potentiel bas et un potentiel haut. Lorsque la grille du transistor de transfert TX est polarisée avec un potentiel bas (figure 6b), le niveau d'énergie des électrons correspondant 61 est haut, contenant la charge dans la zone de conversion photoélectrique NPD. Lorsque la grille du transistor de transfert TX est polarisée avec un potentiel haut (figure 6c), on constate dès lors que la partie 64 de la zone de conversion photoélectrique en contact avec la couche d'isolation 2 a pour conséquence l'apparition d'une poche énergétique 63, où le niveau d'énergie des électrons est inférieur au niveau d'énergie 62 correspondant à l'application d'un potentiel haut sur la grille du transistor TX. Le transfert des charges 65 accumulées dans la zone de conversion photoélectrique NPD n'est alors que partiel. En effet, si une partie 66 de la charge est bien transférée vers le noeud de diffusion flottant FD, une autre partie 67 de la charge reste piégée au niveau du puits d'énergie 67. Dans cette structure d'un pixel à quatre transistors, le couplage entre la zone de conversion photoélectrique NPD et la grille du transistor de transfert TX constitue une autre difficulté. Une photodiode PPD est un dispositif enterré où la charge est stockée dans le volume du silicium. La grille du transistor de transfert TX est un dispositif de surface où le canal de transfert de charge 80 des charges de la zone d'accumulation 81 de la zone de conversion photoélectrique NPD, depuis celle-ci vers le noeud de diffusion flottant FD, se trouve en surface du silicium, ainsi qu'illustré sur la figure 7. La flèche de la figure 7 montre le chemin de transfert de charge sous la grille du transistor de transfert TX. Beaucoup d'efforts d'ingénierie sont nécessaires pour assurer la transition entre la zone d'accumulation enterrée 81 dans la zone de conversion photoélectrique NPD et le canal de transfert de surface 80 sous la grille TX. Le fait que le transistor de transfert TX fonctionne comme un dispositif de surface pose un éventuel problème de courant d'obscurité pour la photodiode PPD. La génération des électrons-trous sous la grille du transistor de transfert TX peut se propager dans la photodiode PPD et la contaminer. Un grand soin doit être porté à tous les étapes des fabrications. Cette structure à photodiode PPD et transistor à transfert de charges TX est similaire à la structure de dispositif à couplage de charge (ou CCD pour Charge-Coupled Device selon la terminologie anglo-saxonne) à phase virtuelle exposée dans le brevet US 4,779,124. Ces problèmes sont analysés dans le brevet US 5,077,592, et une structure d'amélioration dite OPP (Open Pinned Phase) a été proposée. Le brevet US 6,221,686 propose une réalisation de la structure de base d'un pixel actif à quatre transistors dans une structure CMOS standard. Le brevet US 6,979,587 apporte un perfectionnement dans le positionnement de la zone de conversion photoélectrique NPD par rapport aux ilots d'isolation STI. Les brevets U55,880,495 et U55,903,021 perfectionnent la transition entre la zone de conversion photoélectrique PPD et la grille du transistor de transfert TX en ajoutant une diffusion de type N autour des frontières entre la zone de conversion photoélectrique PPD et la grille du transistor de transfert TX. Le brevet US 6,100,551 propose une diffusion sous la grille du transistor de transfert TX. Cette diffusion permet de former un canal enterré. Mais la structure reste toujours vulnérable à un désalignement des masques lors de la fabrication de la structure de pixel. Les brevets US 6,900,484, US 7,378,696, US 7,388,241, US 7,432,543 et US 7,618,839 proposent de créer un profil de dopage très sophistiqué dans le volume du silicium du substrat pour la zone de conversion photoélectrique NPD afin de mieux transférer les charges depuis celle-ci vers le noeud de diffusion FD. Le brevet US 7,898,101 propose de remplacer la couche surfacique fortement dopée PIN par une électrode transparente polarisée afin de contourner la contrainte d'alignement entre couche surfacique fortement dopée PIN, la zone de conversion photoélectrique NPD et la grille du transistor de transfert TX. Par conséquence, la réalisation d'un pixel actif CMOS à quatre transistors reste très complexe et onéreuse malgré sa simplicité conceptuelle. Peu de fonderies CMOS maîtrisent ces techniques. PRESENTATION DE L'INVENTION Afin de pallier les inconvénients mentionnés ci-dessus, on propose une structure d'un pixel actif de type CMOS comprenant : - un substrat semi-conducteur de type P, - au moins une zone de conversion photoélectrique définie par un dopage de type N dans le substrat et accumulant une quantité de charges pendant une exposition à la lumière et comprenant une zone surfacique de dopage de type P, - au moins un noeud de diffusion flottant défini par un dopage de type N dans le substrat, le dopage de type N dudit noeud de diffusion flottant étant supérieur au dopage de type N de la zone de conversion photoélectrique, - au moins un transistor de transfert de type MOS disposé entre le noeud de diffusion flottant et la zone de conversion photoélectrique, la grille dudit transistor de transfert étant électriquement isolée du substrat et étant commandable pour transférer lesdites charges depuis la zone de conversion photoélectrique vers le noeud de diffusion flottant, - au moins un circuit de lecture pour lire une variation de tension sur le noeud induite par les charges transférées, la structure comprenant en outre un caisson défini par un dopage du type N dans le substrat, le caisson étant en contact avec le noeud de diffusion flottant et avec la zone de conversion photoélectrique, et couvrant au moins une partie de l'étendue de ladite zone de conversion photoélectrique, pour assurer un transfert de la charge photoélectrique dans le volume du caisson. La structure de pixel est avantageusement complétée par les caractéristiques suivantes, prises seules ou en une quelconque de leurs combinaisons techniquement possible : - le dopage de type N du caisson est inférieur au dopage de type N du noeud de diffusion flottant; - le dopage de type N du caisson est inférieur au dopage de type N de la zone de conversion photoélectrique; - les profils de potentiel électrique de la zone de conversion photoélectrique NPD et du caisson NBC au niveau du transistor de transfert TX présentent des pics de potentiel électrique préférentiellement à la même profondeur du substrat; - le caisson couvre toute l'étendue de ladite zone de conversion photoélectrique; - la structure comprend en outre au moins une zone de mémorisation dans le caisson entre la zone de conversion photoélectrique et le noeud diffusion flottant; - un cache optique masque ladite au moins une zone de mémorisation; - au moins une zone de mémorisation est définie par un dopage de type N dans le caisson avec une zone surfacique dopée P entre deux transistors de transfert; - le dopage de type N de la zone de mémorisation est supérieur au dopage de type N de la zone de conversion photoélectrique NPD et inférieur au dopage de type N du noeud de diffusion flottant; - au moins une zone de mémorisation est commandée par une grille d'un transistor MOS. On propose également un procédé de fabrication d'une structure de pixel actif de type CMOS précédemment présentée, comprenant les étapes suivantes: - formation d'îlots d'isolation dans un substrat de type P, - implantation de caissons d'isolement de type P et de type N dans le 25 substrat, - implantation d'un caisson NBC défini par un dopage de type N dans le substrat, - formation de grilles de transistors MOS, - formation d'une zone de conversion photoélectrique NPD définie par un 30 dopage de type N dans le substrat au moins partiellement dans le caisson NBC, - formation des drains et des sources de transistors MOS dans le substrat, - formation d'une zone surfacique de dopage de type P au niveau de la zone de conversion photoélectrique, - interconnexion par métallisation, - formation de plots de connexion, - passivation. PRESENTATION DES FIGURES D'autres aspects, buts et avantages de la présente invention apparaîtront mieux à la lecture de la description détaillée qui suit. L'invention sera aussi mieux comprise en référence à cette description considérée conjointement avec les dessins annexés, donnés à titre d'exemples non limitatifs et sur lesquels : - la figure 1, déjà commentée, est un schéma illustrant la structure d'un pixel actif à trois transistors de l'état de la technique ; - la figure 2, déjà commentée, est un chronogramme illustrant les signaux intervenant lors du fonctionnement du pixel de la figure 1; - la figure 3, déjà commentée, est un schéma illustrant la structure d'un pixel actif à quatre transistors de l'état de la technique ; - la figure 4, déjà commentée, est un chronogramme illustrant les signaux intervenant lors du fonctionnement du pixel de la figure 3 ; - les figures 5a, 5b, 5c, 6a, 6b, et 6c, déjà commentées, sont des schémas illustrant les profils de niveau d'énergie des électrons dans la structure de la figure 3 lors du transfert de charges dans le cas d'un mauvais alignement de composants du pixel; -la figure 7, déjà commentée, est un schéma illustrant le caractère surfacique du transfert de charge dans le cas de la structure de la figure 3; - la figure 8 est un schéma illustrant une structure de pixel actif selon un mode de réalisation de l'invention; -la figure 9 est un chronogramme illustrant les signaux intervenant lors du fonctionnement du pixel de la figure 8; - la figure 10 est un graphique présentant des courbes de potentiel électrique de coupes de la structure de la figure 8 en fonction de la profondeur du substrat; - les figures 11 à 13 sont des schémas illustrant des modes de réalisation possibles de l'invention; - les figures 14a à 14i illustrent différentes étapes d'un procédé de fabrication d'une structure de pixel actif selon l'invention. DESCRIPTION DETAILLEE En référence à la figure 8, une structure de pixel actif selon un mode de réalisation de la présente invention comprend un substrat semi-conducteur 1 de type P, dans lequel au moins une zone de conversion photoélectrique NPD est définie par un dopage de type N pour accumuler une quantité de charges pendant une exposition à la lumière. Une zone surfacique PIN fortement dopée P et peu profonde, forme une couche dite - pinning » pour fixer le potentiel superficiel de la zone de conversion photoélectrique NPD à la masse. Un noeud de diffusion flottant FD défini par un dopage de type N dans le substrat 1 est disposé à distance de la zone de conversion photoélectrique NPD. Le dopage de type N du noeud de diffusion flottant FD est supérieur au dopage de type N de la zone de conversion photoélectrique NPD. Très souvent le noeud de diffusion flottant FD peut être fusionné avec la source du transistor d'initialisation T1. Une couche d'isolation 2 en dioxyde de silicium est disposée à la surface du substrat 1, et notamment isole la grille du transistor de transfert TX du substrat 1. La structure comporte en outre un transistor de transfert TX de type MOS disposé entre le noeud de diffusion flottant FD et la zone de conversion photoélectrique NPD, la grille dudit transistor de transfert TX étant électriquement isolée du substrat 1 et étant cornrnandable pour transférer la charge depuis la zone de conversion photoélectrique NPD vers le noeud de diffusion flottant FD. La structure comporte également un circuit de lecture pour lire une variation de tension sur le noeud de diffusion flottant FD induite par les charges transférées, ledit circuit étant composé de trois transistors et comportant: - un transistor d'initialisation T1 commandé par un signal d'initialisation RST sur sa grille pour initialiser la tension du noeud de diffusion flottant FD par pré-charge, ledit transistor d'initialisation T1 ayant une électrode reliée au noeud de diffusion flottant FD et une autre électrode reliée à la tension d'alimentation VDD; - un transistor de lecture T2 dont la grille est reliée au noeud de diffusion flottant FD, tandis qu'une de ses électrodes est reliée à la tension d'alimentation VDD, - un transistor de sélection T3 commandé par un signal de sélection SEL applicable à sa grille, une de ses électrodes étant commune avec l'autre électrode du transistor de lecture T2, et l'autre étant reliée à une ligne de lecture COL. La structure du pixel actif comprend enfin un caisson NBC défini par un dopage du type N dans le substrat 1, le dopage de type N du caisson NBC étant inférieur au dopage de type N de la zone de conversion photoélectrique NPD et inférieur au dopage de type N du noeud de diffusion flottant FD, le caisson NBC étant en contact avec le noeud de diffusion flottant FD et avec la zone de conversion photoélectrique NPD et couvrant au moins en partie l'étendue de la zone de conversion photoélectrique NPD, pour assurer un transfert de charges dans le volume du caisson NBC. De préférence, le caisson NBC couvre toute l'étendue de la zone de conversion photoélectrique NPD. En effet, d'une part l'environnement de la zone de conversion photoélectrique NPD est alors plus homogène et d'autre part le transfert de la charge photoélectrique s'en trouve facilité. Ainsi, dans le mode de réalisation préférentiel illustré figure 8, le caisson NBC s'étend de façon à englober la zone de conversion photoélectrique NPD au moins dans sa section perpendiculaire à son exposition, et de préférence englobe complètement la zone de conversion photoélectrique NPD. Le caisson NBC s'étend jusqu'au noeud de diffusion flottant FD et est en contact avec celui-ci, mais ne l'englobe pas nécessairement. Le caisson NBC constitue donc un canal enterré au moyen duquel la charge de la zone conversion photoélectrique NPD peut être transférée vers le noeud de diffusion flottant FD dans le volume du silicium, et non pas en surface de celui-ci. La figure 9 est un chronogramme montrant l'évolution 91 des signaux d'initialisation RST, l'évolution 92 de la tension au niveau du noeud de diffusion flottant FD et l'évolution 93 la tension de polarisation de la grille du transistor de transfert TX. Au temps t1, le noeud de diffusion flottant FD est pré-chargé à un potentiel haut par l'activation du transistor d'initialisation T1 au moyen du signal d'initialisation RST. Au temps t2, le transistor d'initialisation T1 est désactivé et une première lecture 94 de la tension VFD du noeud de diffusion flottant FD est menée. Au temps t3, le transistor de transfert TX est rendu passant afin de transférer la charge depuis la zone de conversion photoélectrique vers le noeud de diffusion flottant FD. La zone de conversion photoélectrique NPD et le caisson NBC sont complètement déplétés par la polarisation imposée pendant l'activation de la grille du transistor de transfert TX. Au temps t4, le transistor de transfert TX est rendu bloquant et une seconde lecture 95 de la tension VFD du noeud de diffusion flottant FD est menée. Le signal de sortie final sera la différence entre la seconde lecture et la première lecture. La figure 10 présente des courbes de potentiel électrique de coupes de la structure de la figure 8 en fonction de la profondeur Z du substrat. La courbe 101 représente le profil du potentiel de la zone de conversion photoélectrique NPD selon le plan de coupe AA' de la figure 8. Les courbes 102 et 103 représentent le profil de potentiel au niveau du transistor de transfert TX selon le plan de coupe BB' de la figure 8, dans le cas d'une tension de polarisation respectivement haute et basse appliquée à la grille du transistor de transfert TX. Il est préférable que les profils de potentiel électrique de la zone de conversion photoélectrique NPD et du caisson NBC au niveau du transistor de transfert TX présentent des pics de potentiel électrique à la même profondeur du substrat. Ainsi, il n'y a pas de décalage entre la zone d'accumulation des électrons dans la zone de conversion photoélectrique NPD et le canal de transfert sous la grille du transistor de transfert TX. Par ce principe, le volume de stockage de charge n'entre pas en contact avec la couche d'isolation 2, même en présence d'éventuels désalignements entre la zone de conversion photoélectrique NPD, la zone surfacique PIN et la grille du transistor de transfert TX. Le transfert de charge se fait ainsi toujours dans le volume du silicium du substrat 1, sans contact avec la surface du silicium. Ce mode de transfert relaxe énormément les contraintes quant à la qualité de l'interface silicium-dioxyde de silicium et réduit le bruit de transfert, surtout le bruit en basse fréquence, très difficile à filtrer. Il est parfois utile d'avoir plusieurs transistors de transfert TXi, chacun associé à un noeud de diffusion flottant FD. Ainsi on peut mettre en oeuvre notamment des fonctions anti-éblouissement et d'obturateur électronique. La figure 11 montre une configuration avec deux noeuds de diffusion flottants FD1 et FD2 et deux transistors de transfert TX1 et TX2. Le premier noeud de diffusion flottant FD1, représenté à gauche sur la figure 11, est connecté directement à une source de polarisation à une tension de référence Vref et le second noeud de diffusion flottant FD2, représenté à droite sur la figure 11, est connecté à une autre tension de référence à travers un transistor d'initialisation, comme précédemment. La variation de tension du second noeud de diffusion flottant FD2 donne le signal d'image avec l'action du second transistor de transfert TX2. L'action du premier transistor de transfert TX1 transfère la charge photoélectrique vers le premier noeud de diffusion flottant FD1 et la charge est absorbée par la source de polarisation. Cette action vide la charge accumulée au niveau de la zone de conversion photoélectrique et réduit la durée d'exposition effective, remplissant ainsi une fonction d'obturation. On peut également polariser le premier transistor de transfert TX1 avec un potentiel qui se trouve au milieu entre le potentiel haut et le potentiel bas du second transistor de transfert TX2. Dans ce cas, le canal de transfert sous le premier transistor de transfert TX1 permet de vider la charge en excès de la zone de conversion photoélectrique NPD. Cette configuration évite que la charge en excès aille dans les pixels voisins, évitant ainsi la survenue du phénomène d'éblouissement. La structure de la présente invention donne aussi la possibilité de réaliser une fonction de mémorisation locale au sein d'un pixel. Cette fonction est très utile soit pour créer un mode de capture où tous les pixels s'exposent à la lumière simultanément, soit pour créer une capture d'image à très grande vitesse quand plusieurs zones de mémorisation sont installées dans un pixel. La figure 12a montre une première structure possible pour la réalisation d'une zone de mémorisation pour la charge photoélectrique. Par rapport à la structure de la figure 8, celle-ci comporte en outre une zone de mémorisation NMEM définie par un dopage de type N dans le caisson NBC avec une zone surfacique PIN dopée P, entre deux transistors de transfert TX1 et TX2. La grille du premier transistor de transfert TX1 est électriquement isolée du caisson NBC au-dessus duquel elle est disposée, entre la zone de conversion photoélectrique NPD et la zone de mémorisation NMEM. La grille du second transistor de transfert TX2 est électriquement isolée du caisson NBC au-dessus duquel elle est disposée, entre la zone de mémorisation NMEM et le noeud de diffusion flottant NBC. Le dopage de type N de la zone de mémorisation est supérieur au dopage de type N de la zone de conversion photoélectrique NPD et inférieur au dopage de type N du noeud de diffusion flottant FD. Les figures 12b, 12c et 12d montrent schématiquement en valeur arbitraire les niveaux d'énergie des électrons le long de la structure de la figure 12a, dans différentes configurations subséquentes de polarisation des grilles du premier et du second transistor de transfert TX1 et TX2 dans un mode de fonctionnement de la structure. La figure 12b correspond à un potentiel bas appliqué à la grille du premier transistor de transfert TX1 et à la grille du second transistor de transfert TX2. On constate alors que les premiers et second transistors de transfert TX1 et TX2 engendrent chacun une barrière électrique 121, 122, de sorte que la charge 120 reste confinée au niveau de la zone de conversion photoélectrique NPD. La figure 12c correspond à la situation suivante, dans laquelle un potentiel haut est appliqué à la grille du premier transistor de transfert TX1, tandis qu'un potentiel bas est toujours appliqué à la grille du second transistor de transfert TX2. Le niveau d'énergie 123 des électrons du canal de conduction correspondant au premier transistor TX1 est devenu suffisamment bas pour permettre à la charge 120 d'être transférée depuis la zone de conversion photoélectrique NPD vers la zone de mémorisation NMEM, grâce notamment au dopage de type N plus élevé de la zone de mémorisation NMEM par rapport au dopage de type N de la zone de conversion photoélectrique NPD. Cependant, la barrière 122 correspondant au second transistor de transfert TX2 bloqué, demeure, de sorte que la charge reste confinée dans la zone de mémorisation NMEM. La figure 12d correspond à la situation suivante, dans laquelle un potentiel bas est de nouveau appliqué à la grille du premier transistor de transfert TX1, tandis qu'un potentiel haut est désormais appliqué à la grille du second transistor de transfert TX2. Le niveau d'énergie 124 des électrons du canal de conduction correspondant au second transistor TX2 est alors devenu suffisamment bas pour permettre à la charge 120 d'être transférée depuis la zone de mémorisation NMEM vers le noeud flottant FD, grâce notamment au dopage de type N plus élevé du noeud de diffusion flottant FD par rapport au dopage de type N de la zone de mémorisation NMEM. Cependant, la barrière 121 correspondant au premier transistor de transfert TX1 bloque de nouveau la charge 125 dans la zone de conversion photoélectrique. On obtient ainsi une fonction de mémorisation locale au sein d'un pixel. Un cache optique MO masque ladite au moins une zone de mémorisation, ainsi que les grilles des transistors de transfert TX1 et TX2. Il est possible de créer plusieurs zones de mémorisation en cascade, mais l'incrémentation successive des doses d'implantation ioniques rend cette structure peu viable. Par conséquent, cette structure est surtout utile pour réaliser un pixel en mode - snapshot ». Il est cependant possible de réaliser de multiples zones de mémorisation en utilisant plusieurs grilles sur le caisson NBC. En effet la couche PIN fixe le potentiel de la surface de la zone de conversion photoélectrique NPD au potentiel zéro. Donc le seul moyen de créer des profils de potentiel est la modulation du dopage, car une grille ne peut polariser le potentiel superficiel en dessous de zéro à cause de l'inversion en surface de la zone dopée N. La figure 13 montre un mode de réalisation d'une structure d'un pixel à multiples zones de mémorisation, dans laquelle les zones de mémorisation sont commandées par une grille d'un transistor MOS de transfert TXi, avec les niveaux d'énergie correspondants. Des grilles de transistors de transfert TXi sont disposées en série entre la zone de conversion photoélectrique NPD et le noeud de diffusion flottant FD, et sont électriquement isolée du caisson NBC défini dans le substrat 1. La commande séquentielle de ces grilles de transistors de transfert TXi permet ainsi de transférer pas-à-pas les différentes charges photoélectriques 132, 133, 134 correspondant chacune à la charge accumulée par la zone de conversion photoélectrique pendant des expositions séquentielles, de façon similaire à l'opération illustrée par les figures 12b à 12d. On insert ainsi une structure de transfert à multiple grilles au sein d'un pixel avec un couplage avec une zone de transistors CMOS conventionnels. Cette structure de pixel permet de réaliser un capteur d'image à très forte cadence vidéo en stockant les images au sein de chaque pixel avant de sortir ces images. Une cadence de plus d'un million d'image par seconde est possible, très utile dans l'observation des phénomènes rapides. La lecture d'image sur la diffusion flottante est la même que pour un pixel à quatre transistors classique. Un homme de l'art peut concevoir une circuiterie adéquate à partir des connaissances techniques disponibles publiquement. Un rapport de recherche par R Gao et al., intitulé "CMOS Pixels with Storage of Multiple Charges: ISIS" a été présenté à la réunion du Deutsches Elektronen-Synchrotron (DESY) Physics Research Committee (PRC) de novembre 2009. Ce document décrit une structure classique CCD à trois phases réalisée en CMOS, et donne tous détails nécessaires à la réalisation d'une telle circuiterie de contrôle. Les figures 14a à 14i illustrent différentes étapes d'un procédé de fabrication d'une structure de pixel actif selon l'invention. A partir d'une situation initiale, correspondant à la figure 14a, dans lequel une tranche WF (ou wafer selon la terminologie anglo-saxonne) de silicium de type P, supporte une couche épitaxiée EPI type P, ladite couche épitaxiée EPI présentant par exemple d'une épaisseur comprise entre 3 et 10 [Inn en fonction de la taille de pixel et de la réponse spectrale souhaitée. La résistivité électrique de la tranche WF est plus faible que celle de la couche épitaxiée EPI. Par exemple, la résistivité électrique de la tranche WF est de 0,01 0.cnn, tandis que celle de la couche épitaxiée EPI est comprise entre 10 et 20 0.cnn. On forme ensuite des ilots d'isolation sous la forme de structures d'isolement latéral par tranchées peu profondes STI (pour l'anglais shallow trench isolation), conformément à un procédé CMOS standard, ainsi qu'illustré par la figure 14b. Cette isolation sert également à isoler électriquement du substrat les composants disposés à la surface de celui-ci, et notamment la ou les grilles de transistors de transfert TX. Les caissons d'isolement de type P, désigné par PW pour P-Well sur la figure 14c, et de type N habituellement appelé N-Well (non visible sur la figure 14c) pour les transistors conventionnels, sont réalisés conformément à un procédé CMOS standard, par exemple par implantation et masquage à l'aide d'un masque PR, comme représenté sur la figure 14c. L'étape suivante est l'implantation du caisson NBC par un dopage de type N dans le substrat, comme représenté sur la figure 14d. Par exemple, il peut s'agir d'une implantation en As à 70 keV avec une dose de 2x1012xcni2. Les grilles de transistors MOS sont ensuite formées en polysilicium sur la surface électriquement isolée du substrat, comme représenté sur la figure 14e. La zone de conversion photoélectrique NPD est ensuite formée par un dopage de type N dans le substrat, de sorte que le caisson NBC couvre l'étendue de la zone de conversion photoélectrique NPD. Le dopage de type N de la zone de conversion photoélectrique NPD étant supérieur au dopage de type N du caisson. Par exemple, il peut s'agir d'une implantation en As à 70 Key avec une dose de 4.5x1012xcni2. Cette étape correspond à la figure 14f. Les drains et les sources de transistors MOS dans le substrat sont ensuite formés, comme représenté sur la figure 14g, et le ou les noeuds de diffusion flottant FD sont ensuite formés. La zone surfacique PIN fortement dopée P est ensuite formée au niveau de la zone de conversion photoélectrique NPD, comme représenté sur la figure 14h. Les zones de mémorisation éventuelles comme dans la figure 12a sont aussi recouvertes d'une zone surfacique PIN fortement dopée P. La zone surfacique PIN est formée en fin de procédé afin de limiter sa diffusion par traitement thermique, pour obtenir une zone fine. L'implantation de la zone surfacique PIN doit être très en surface et de forte dose. On peut par exemple utiliser des ions BF2 à 10 keV avec une dose de 2x1013xcni2. Enfin, les étapes connues de fabrication d'une telle structure, c'est-à-dire notamment l'interconnexion par métallisation, la formation de plots de connexion, et la passivation, aboutissent à la structure de pixel actif de la figure 14i. Ce procédé de fabrication est indicatif et peut être adapté par l'homme de l'art. Les doses de dopage peuvent être calculées en fonction de chaque conception, en fonction de la taille de pixel et en fonction des tensions de polarisation. Certaines étapes sont connues en ce sens qu'elles appartiennent à tout procédé de fabrication CMOS, tandis que d'autres étapes sont spécifiquement mises en oeuvre dans le cadre de l'invention. Notamment, l'implantation du caisson NBC, de la zone surfacique PIN et de la zone de conversion photoélectrique NPD sont spécifiques à l'invention, et nécessitent un masque pour l'implantation du caisson NBC et un autre pour l'implantation de la zone surfacique PIN et de la zone de conversion photoélectrique NPD. Par la mise en oeuvre des valeurs données en exemple, on obtient une structure offrant un potentiel maximal de 1 V dans la zone de conversion photoélectrique NPD à la déplétion complète et un potentiel minimal de 0.5V sous la grille du transistor de transfert TX. La tension de polarisation de la grille du transistor de transfert TX est entre -0.5V (potentiel bas pour l'intégration) et 4V (potentiel haut pour le transfert). Ces valeurs sont purement indicatives. Le document - Estimates for Scaling of Pinned Photodiodes » présenté par Alex Krymski et Konstantin Feklistov dans - 2005 IEEE Workshop on Charge-Coupled Devices and Advanced Image Sensors » donne une méthode pratique pour évaluer les doses et énergies pour les implantations du caisson NBC, de la zone de conversion photoélectrique NPD et de la zone surfacique PIN. Le transistor d'initialisation T1 peut être un transistor NMOS conventionnel. Il est préférable de choisir un transistor d'initialisation T1 à tension de seuil faible afin de conserver la tension sur le noeud de diffusion flottant FD après la désactivation de ce transistor. REVENDICATIONS1. Structure d'un pixel actif de type CMOS comprenant : - un substrat semi-conducteur de type P, - au moins une zone de conversion photoélectrique (NPD) définie par un dopage de type N dans le substrat accumulant une quantité de charges pendant une exposition à la lumière et comprenant une zone surfacique de dopage de type P (PIN), - au moins un noeud de diffusion flottant (FD) défini par un dopage de type N dans le substrat, le dopage de type N dudit noeud de diffusion flottant (FD) étant supérieur au dopage de type N de la zone de conversion photoélectrique (NPD), - au moins un transistor de transfert (TX) de type MOS disposé entre le noeud de diffusion flottant (FD) et la zone de conversion photoélectrique (NPD), la grille dudit transistor de transfert (TX) étant électriquement isolée du substrat et étant commandable pour transférer lesdites charges depuis la zone de conversion photoélectrique (NPD) vers le noeud de diffusion flottant (FD), - au moins un circuit de lecture pour lire une variation de tension sur le noeud (FD) induite par les charges transférées, caractérisé en ce que la structure comprend un caisson (NBC) défini par un dopage du type N dans le substrat, le caisson (NBC) étant en contact avec le noeud de diffusion flottant (FD) et avec la zone de conversion photoélectrique (NPD), et couvrant au moins une partie de l'étendue de ladite zone de conversion photoélectrique (NPD), pour assurer un transfert de charges dans le volume du caisson (NBC). 2. Structure selon la revendication 1, dans laquelle le dopage de type N du caisson (NBC) est inférieur au dopage de type N du noeud de diffusion flottant (FD). 3. Structure selon l'une des revendications 1 ou 2, dans laquelle le dopage de type N du caisson (NBC) est inférieur au dopage de type N de la zone de conversion photoélectrique (NPD). 4. Structure selon l'une des revendications précédentes, dans laquelle les profils de potentiel électrique de la zone de conversion photoélectrique (NPD) et du caisson (NBC) au niveau du transistor de transfert (TX) présentent des pics de potentiel électrique à la même profondeur du substrat. 5. Structure selon l'une des revendications précédentes, dans lequel le caisson (NBC) couvre toute l'étendue de ladite zone de conversion photoélectrique (NPD). 6. Structure selon l'une des revendications précédentes, comprenant en outre au moins une zone de mémorisation dans le caisson (NBC) entre la zone de conversion photoélectrique (NPD) et le noeud diffusion flottant (FD). 7. Structure selon la revendication précédente, dans laquelle un cache optique (MO) masque ladite au moins une zone de mémorisation. 8. Structure selon l'une quelconque des revendications 6 ou 7, dans laquelle au moins une zone de mémorisation est définie par un dopage de type N (NMEM) dans le caisson (NBC) avec une zone surfacique dopée P entre deux transistors de transfert (TX1, TX2). 9. Structure selon la revendication précédente, dans laquelle le dopage de type N de la zone de mémorisation est supérieur au dopage de type N de la zone de conversion photoélectrique (NPD) et inférieur au dopage de type N du noeud de diffusion flottant (FD). 10. Structure selon la revendication 6, dans laquelle au moins une zone de mémorisation est commandée par une grille d'un transistor MOS. 11. Capteur d'images comprenant un ensemble organisé de structures de pixel 30 actif de type CMOS selon l'une des revendications précédentes. 12. Procédé de fabrication d'une structure de pixel actif de type CMOS selon l'une des revendications 1 à 10, comprenant les étapes suivantes: - formation d'îlots d'isolation (STI) dans un substrat de type P, 20 25- implantation de caissons d'isolement de type P et de type N (PW) dans le substrat, - implantation d'un caisson (NBC) défini par un dopage de type N dans le substrat, - formation de grilles de transistors MOS, - formation d'une zone de conversion photoélectrique (NPD) définie par un dopage de type N dans le substrat et au moins partiellement dans le caisson (NBC), le dopage de type N pour former la zone de conversion photoélectrique (NPD) étant supérieur au dopage de type N formant le caisson (NBC), - formation des drains et des sources de transistors MOS dans le substrat, - formation d'une zone surfacique de dopage de type P au niveau de la zone de conversion photoélectrique (NPD), - interconnexion par métallisation, - formation de plots de connexion, - passivation.