FR 2978294 A1 20130125 FR 1156606 A 20110721 La présente invention concerne un transistor, notamment de type MOS à injection de porteurs chauds, comprenant des régions de source et de drain implantées dans un substrat semi-conducteur, au moins une grille, comprenant des nanoparticules électriquement conductrices agencée entre la grille et le substrat pour accumuler des charges électriques. Elle concerne aussi une mémoire programmable électriquement, comprenant au moins un tel transistor, ainsi qu'un dispositif électronique intégrant une telle mémoire. Elle porte aussi sur un procédé de fabrication d'un tel transistor et d'une telle mémoire. Certaines utilisations des mémoires programmables électriquement imposent des fortes contraintes en terme d'espace disponible, comme dans le cas d'une implémentation sur une carte à microprocesseur, aussi dénommée carte à puce, voire sur tout dispositif à circuit intégré sur plaquette de semi-conducteur. De plus, pour des implémentations sur une carte à puce sans contact par exemple, l'énergie disponible est très faible puisqu'une telle carte à puce ne dispose généralement pas de source d'alimentation interne et est simplement télé-alimentée par un lecteur externe. Dans ce genre d'implémentations, il existe ainsi une seconde contrainte de faible consommation d'énergie. Dans ces utilisations exigeantes, il est courant d'utiliser des mémoires FLASH, qui présentent l'avantage d'une structure très simple et d'une grande compacité, permettant d'atteindre une capacité de stockage importante sur une surface réduite. Toutefois, ces mémoires FLASH nécessitent l'application de tensions importantes pour leur programmation, ce qui induit des courants de fuite importants et une consommation énergétique globalement élevée. Ainsi, ces mémoires restent insuffisantes pour répondre à tous les besoins. Les mémoires FLASH existantes sont réalisées au moyen de transistors MOS (Métal Oxyde Semi-conducteur). La programmation de tels transistors s'effectue en présence d'un courant drain-source élevé et fait appel à un mécanisme d'injection de charges électriques dans la grille flottante appelé "injection de porteurs chauds". L'effacement s'effectue par contre de manière statique, par effet tunnel (ou effet Fowler-Nordheim), en appliquant aux transistors des tensions de polarisation qui extraient les charges piégées dans la grille flottante vers le substrat, avec une circulation de courant négligeable entre le drain et la source. Il est connu que les transistors à injection de porteurs chauds présentent un faible rendement d'injection nécessitant un courant de programmation élevé. Cette propriété limite le nombre de transistors pouvant être simultanément programmés dans une mémoire, ce nombre étant généralement de 8, 16 ou 32 transistors. Dans les produits semi-conducteur basse consommation, le nombre de transistors pouvant être simultanément programmés est en outre limité par des contraintes à respecter en termes de courant consommé. Les solutions existantes répondent de manière insuffisante à ces exigences. La figure 1 est une vue en coupe d'une structure classique d'un transistor MOS 10 à nanocristaux à injection d'électrons chauds. Ce transistor 10 comprend un substrat 1 de type P, des régions 2, 3 de source (S) et de drain (D) de type N, une grille flottante 8 réalisée à partir d'un matériau diélectrique 11 dans lequel sont intégrées des nanoparticules électriquement conductrices 12, par exemple des nanocristaux en silicium ou en germanium, et une grille de contrôle 4. Chaque nanoparticule se comporte en réalité comme une grille flottante indépendante, est apte à piéger des électrons. Par la suite, nous emploierons donc le terme de grille flottante de manière abusive pour désigner la couche comprenant l'ensemble des nanocristaux d'un tel transistor. La grille de contrôle 4 est généralement en polysilicium (silicium polycristallin). La grille de contrôle 4 et les régions de source 2 et de drain 3 sont pourvues de contacts électriques représentés schématiquement. La grille flottante 8 est isolée électriquement du substrat 1 et de la grille de contrôle 4 par le matériau diélectrique 11. Les particules conductrices 12 de la grille flottante 8 peuvent accumuler des charges électriques qui modifient la tension de seuil du transistor. La programmation du transistor 10 est réalisée en appliquant une tension positive Vp à la région de drain 3, une tension positive VcG à la grille de contrôle 4, une tension VS nulle (masse ou GND) à la région de source 2, et une tension nulle ou négative du substrat, ces tensions étant choisies de manière à placer le transistor dans un mode de fonctionnement saturé. La tension de grille VCG fait apparaître un champ électrique vertical EV. Le champ électrique EV fait apparaître dans le substrat 1 une zone d'inversion 5 formant un canal conducteur de type N dans lequel des électrons peuvent circuler, et qui présente une zone de pincement 6 au voisinage de la région de drain 3. La différence de potentiel drain-source fait apparaître un courant IDS entre la région de drain 3 et la région de source 2, correspondant à un flux d'électrons circulant en sens inverse entre la région de source 2 et la région de drain 3. A la zone de pincement 6, les électrons possèdent une énergie cinétique importante, ce qui génère des porteurs chauds, dont une partie d'entre eux franchit la barrière de potentiel du matériau diélectrique 11 et pénètre dans les zones en nanocristaux 12 de la grille flottante 8, où elle reste localement piégée. La région du substrat 1 s'étendant entre la zone de pincement 6 et la région de drain 3 est ainsi appelée zone d'injection 7. Les charges électriques piégées dans les nanocristaux de la grille flottante 8 modifient la tension de seuil du transistor. Cette tension de seuil peut ensuite être mesurée par un amplificateur de lecture dont la sortie fournit une valeur logique, 0 ou 1, selon que le transistor est dans l'état programmé, c'est-à-dire que des électrons sont présents dans la grille flottante, ou non (l'état non programmé étant appelé état effacé). Comme indiqué plus haut, une telle structure de transistor 10 présente un faible rendement d'injection, un faible rapport entre le courant IDS pendant la programmation et le courant injecté dans les nanocristaux (la quantité de charges électriques piégées étant égale au courant injecté multiplié par le temps d'injection). Ce faible rendement s'explique par une forte atténuation du champ électrique vertical EV au voisinage de la zone d'injection 7. Ce champ est important au voisinage de la région de source 2 mais s'atténue au fur et à mesure que l'on se rapproche de la région de drain 3, car il est neutralisé par la tension de drain Vp, ce qui provoque également le pincement 6 du canal. La réalisation d'un tel transistor comprend généralement d'abord la réalisation d'une couche isolante généralement en oxyde de silicium, puis le dépôt de nanoparticules conductrices, généralement des nanocristaux de silicium, puis le dépôt d'une couche de diélectrique sur les nanocristaux, qui peut être un oxyde ou un tricouche Oxyde Nitrure Oxyde. Ensuite, une étape de dépôt et gravure d'un silicium polycristallin permet de former la grille de contrôle 4 du transistor. Ensuite, cette grille sert de masque pour former les régions de drain et de source du transistor. Finalement, il existe donc un besoin d'un transistor de faible encombrement et de faible consommation électrique. A cet effet, l'invention repose sur un procédé de fabrication d'un transistor, comprenant la formation de régions de source et de drain dans un substrat, et d'une grille flottante comprenant des nanoparticules électriquement conductrices aptes à accumuler des charges électriques, caractérisé en ce qu'il comprend les étapes suivantes : - désoxydation d'une partie de la grille flottante située du côté de la source ; - oxydation de l'espace résultant de la désoxydation précédente pour former une couche isolante du côté de la source. L'étape de désoxydation peut comprendre une méthode de gravure humide de type BOE. Le procédé de fabrication d'une mémoire programmable peut comprendre la 5 mise en oeuvre du procédé de fabrication d'un transistor tel que décrit précédemment pour fabriquer plusieurs cellules de la mémoire. La mémoire peut être une mémoire FLASH et le procédé peut comprendre une étape de formation d'une source auto-alignée par gravure à l'aide d'un masque, ce masque étant de même utilisé pour l'étape de désoxydation du côté de la source entre plusieurs grilles de plusieurs transistors et le substrat. L'invention porte aussi sur un transistor comprenant des régions de source et de drain dans un substrat, au moins une grille flottante comprenant des nanoparticules électriquement conductrices aptes à accumuler des charges électriques et une grille de contrôle, caractérisé en ce que l'espace entre la grille de contrôle et le substrat comprend une première zone du côté du drain comprenant des nanoparticules électriquement conductrices aptes à accumuler des charges électriques et une seconde zone juxtaposée du côté de la région de source comprenant une seule couche isolante. La seconde zone du côté de la région de source peut ne pas comprendre de nanoparticule. La première zone peut présenter une plus faible épaisseur que celle de la seconde zone. La source peut comprendre une partie située sous la grille flottante, peut 30 former une jonction avec une région canal située entre la région de drain et la région de source, et la seconde zone peut s'étendre au-delà de cette jonction.25 La seconde zone peut présenter une longueur comprise entre 25 et 750/0 de la longueur totale de la grille. Les régions de drain et de source peuvent être des régions dopées N ou P et le substrat peut être un caisson de type P ou N. Le transistor peut être un transistor MOS à injection de porteurs chauds. L'invention porte aussi sur une mémoire non volatile programmable électriquement, caractérisée en ce qu'elle comprend des cellules mémoires (Cij) connectées à des lignes de mot (WL;) et à des lignes de bits (BLi), et en ce qu'elle comprend plusieurs cellules consistant en au moins un transistor tel que décrit précédemment. La mémoire peut être de type FLASH ou EEPROM. L'invention porte aussi sur un dispositif électronique caractérisé en ce qu'il comprend au moins une mémoire non volatile programmable électriquement telle que décrite ci-dessus. Le dispositif électronique peut être une carte à puce avec ou sans contact. Ces objets, caractéristiques et avantages de la présente invention seront exposés en détail dans la description suivante d'un mode d'exécution particulier fait à titre non-limitatif en relation avec les figures jointes parmi lesquelles : La figure 1 représente schématiquement la structure d'un transistor en coupe selon un état de la technique. Les figures 2 à 4 représentent schématiquement quelques étapes d'un procédé de fabrication d'un transistor selon un mode de réalisation de l'invention. La figure 5 représente schématiquement la structure d'un transistor en coupe selon le mode de réalisation de l'invention. La figure 6 représente schématiquement une vue agrandie d'une partie de la structure du transistor selon le mode de réalisation de l'invention. La figure 7 représente des courbes illustrant le fonctionnement d'un transistor selon le mode de réalisation de l'invention en comparaison avec un transistor selon l'état de la technique. 15 La figure 8 représente schématiquement la structure d'une mémoire FLASH comprenant un transistor selon le mode de réalisation de l'invention. La figure 9 illustre la représentation électrique d'un transistor selon le mode de réalisation de l'invention. Les figures 2 à 4 illustrent des étapes d'un procédé de fabrication d'un transistor vu en coupe selon un mode de réalisation, qui vont maintenant être détaillées. 25 La figure 2 représente un substrat 21 semi-conducteur sur lequel sont fabriqués plusieurs transistors, répartis en lignes et colonnes pour former une mémoire FLASH, selon une architecture rappelée plus loin en référence avec la figure 8. Chaque transistor est donc avantageusement réalisé sur un circuit intégré sur microplaquette de semi-conducteur (IC). Naturellement, le 30 procédé qui va être décrit s'applique pour tout nombre de transistors, même un seul, et toute répartition ou organisation sur une plaquette de circuit 20 intégré. Il peut aussi s'appliquer pour tout autre type de transistors à nanocristaux. Selon le procédé mis en oeuvre, des régions de source 22, de drain 23, une grille flottante 25 comprenant des nanoparticules 32 électriquement conductrices, et une grille de contrôle 24 de chaque transistor ont été fabriqués selon une méthode conventionnelle. La grille flottante 25 à nanoparticules 32 (par exemple des nanocristaux) disposée entre la grille de contrôle 24 et le substrat 21 est alors modifiée, en fin de procédé de fabrication. Pour cela, la figure 2 représente une étape optionnelle d'implantation dans la région de source. Cette implantation, qui est optionnelle, est faite avec un angle pour surdoper le canal localement. Ensuite, une seconde étape de désoxydation d'une partie de la couche comprenant la grille flottante 25 aux abords de la source 22 est mise en oeuvre, qui induit le retrait d'une partie de cette couche. Cette étape se fait par une méthode de gravure humide, par exemple sur la base d'une méthode connue par sa dénomination anglaise de BOE pour « Buffered Oxyde Etch », et en ayant au préalable disposé un masque 30, qui peut être formé par une résine de protection, pour protéger les autres zones du transistor, en particulier le drain.. Le résultat de cette étape de désoxydation est schématiquement représenté sur la figure 3, sur laquelle une zone 28 vide se trouve disposée entre la grille de contrôle 24 et le substrat 21 et/ou la région de source 22, du côté de la source 22, s'étendant jusqu'au-delà de la jonction 29 entre la source 22 et le canal 26 intermédiaire entre la source 22 et le drain 23. En remarque, cette étape nécessite donc l'utilisation d'un masque 30. Toutefois, dans le cadre d'un procédé de fabrication d'une mémoire flash comprenant une étape de formation d'une source auto-alignée, connue par sa dénomination anglo-saxonne de SAS pour « Self Aligned Source », le masque utilisé pour la gravure des lignes de source peut être utilisé pour cette étape de désoxydation : il n'y a alors pas besoin d'ajouter un masque supplémentaire pour l'implémentation de la solution selon le mode de réalisation. Ensuite, la résine formant le masque 30 est supprimée, et une étape d'oxydation est mise en oeuvre (de type poly-oxydation), qui permet de réoxyder l'espace 28 en formant une seule couche isolante 31, qui vient dans la continuité de la grille flottante 25 à nanocristaux. Toutefois, cette couche isolante 31 ajoutée ne comprend plus de nanocristaux. Cette figure représente le résultat final obtenu par ces étapes du procédé de fabrication. Ce procédé de fabrication permet d'obtenir une répartition des nanocristaux 32 destinés à piéger les charges électriques à proximité du drain 23 et de manière éloignée de la source 22, ce qui est une configuration favorable qui augmente la performance du transistor. En effet, il permet d'enlever les nanocristaux ne participant pas au fonctionnement du transistor dans sa fonction de programmation électrique. De plus, le procédé utilisé permet aussi d'obtenir la forme souhaitée de la couche 31 séparant la grille de contrôle 24 du substrat 21, de manière très précise, avec une précision supérieure à 2 nanomètres. Il permet ainsi de fabriquer un transistor de longueur totale L2 réduite, qui dépend de la technologie choisie, et avec une longueur L1 de la grille de contrôle 24 qui peut être inférieure ou égale à 40 nanomètres. Il permet ainsi de fabriquer un transistor de longueur totale fortement réduite tout en conservant une consommation équivalente à celle d'un transistor de l'état de la technique, ou d'obtenir un transistor de dimension équivalente mais de consommation fortement réduite. L'utilisateur choisira donc son compromis avantageux entre la consommation et l'encombrement du transistor en fonction de l'implémentation particulière envisagée. La figure 5 représente schématiquement le transistor MOS 20 à injection d'électrons chauds obtenu par le procédé de fabrication décrit précédemment. Ce transistor comprend un substrat 21 de type P, des régions de source S 22 et de drain D 23 de type N, et une grille de contrôle 24. L'espace s'étendant entre cette grille de contrôle 24 et le substrat 21 comprend finalement une première zone z1 du côté du drain 23 formant une grille flottante 25 comprenant des nanoparticules conductrices, non représentées, et une seconde zone z2 du côté de la source 22 formant une couche isolante 31, sans nanoparticule. En remarque, ce procédé permet d'obtenir le remplissage de tout l'espace s'étendant de la surface supérieure du substrat 21 à la surface inférieure de la grille de contrôle 24 par une seule couche 31 de matériau isolant du côté de la source. La grille de contrôle 24 est isolée électriquement du substrat 21 par les matériaux isolants compris dans les couches intermédiaires 25, 31 des deux zones z1, z2 juxtaposées. Ces deux zones peuvent comprendre sensiblement la même longueur, c'est-à-dire environ L1/2. En variante, la longueur de la zone z2 représente entre 25 et 75 °/O de la longueur totale L1 de la grille, soit la longueur totale des zones z1, z2, z3. Le drain et la source sont séparés par un espace formant un canal 26 dans lequel circulent des électrons en phase de programmation du transistor, selon le principe explicité précédemment. Les nanoparticules peuvent être intégrées dans le matériau électrique emplissant l'espace entre la grille de contrôle et le substrat ou être intégrées dans un matériau diélectrique différent. En variante, le transistor pourrait avoir un substrat de type N et des régions de source et drain de type P. Comme cela apparaît sur la figure 6, l'espace disposé entre le substrat 21 et la grille de contrôle 24 présente une épaisseur variable selon ce mode de réalisation. Plus précisément, il comprend une épaisseur e2 plus importante dans la seconde zone z2 du côté de la source 22, où se trouve le matériau isolant 31 ajouté par l'étape d'oxydation, et une épaisseur e1 dans la première zone z1 du côté du drain 23 plus faible, où se trouvent les nanoparticules dans le matériau diélectrique. En variante, ces deux épaisseurs pourraient être les mêmes ou e2 pourrait être inférieur à e1. A titre d'exemple, les nanoparticules peuvent s'inscrire dans une couche diélectrique d'épaisseur e1 comprise entre 8 et 60 nanomètres, voire entre 10 et 25 nanomètres de manière avantageuse. La géométrie représentée par la figure 6 a pour effet d'obtenir un champ électrique vertical variable au niveau du canal 26 lors d'une opération de programmation du transistor, qui augmente notamment vers le drain puisqu'un tel champ électrique est inversement proportionnel à la distance entre la grille de contrôle 24 et le substrat 21. Ainsi, cet effet augmente finalement le facteur de couplage du transistor et diminue sa consommation. De plus, l'absence de nanoparticules du côté de la source favorise le piègeage des électrons dans la zone la plus favorable. La figure 7 montre deux courbes 35, 36 (program window) illustrant la performance d'un transistor MOS de respectivement l'état de la technique et selon un mode de réalisation de l'invention, et deux courbes 33, 34 illustrant la consommation en courant Id des mêmes transistors en fonction de la tension de drain Vd appliquée. Ces courbes montrent que pour une même performance de programmation, la consommation du transistor selon le mode de réalisation est nettement inférieure à celle du transistor selon l'état de la technique, de l'ordre de plus de 20 °/O inférieure, même proche de 50°/O. Naturellement, le procédé décrit ci-dessus peut être utilisé pour fabriquer tout type de transistor, comprenant une couche isolante, une grille à nanocristaux, et des zones de source et drain. Le transistor décrit précédemment, ainsi que le procédé de fabrication décrit ci-dessus, permettent d'obtenir une mémoire programmable électriquement avantageuse puisqu'elle présente un faible encombrement et est peu consommatrice de courant pour sa programmation. Notamment, la figure 8 représente schématiquement un secteur d'une mémoire FLASH de type NOR selon un mode d'implémentation. Il se compose de n X m cellules Cg organisées en lignes et colonnes, chacune se trouvant à l'intersection d'une ligne de mots WL; et d'une ligne de bit BLi. Chaque cellule Cg comprend un transistor à grille flottante à nanocristaux tel que décrit précédemment, ayant sa grille G connectée à la ligne de mot WL;, son drain D connecté à la ligne de bit BLi. Toutes les cellules ont leur source S connectée à la même ligne de source SL. L'architecture décrite ci-dessus permet la mise en oeuvre d'un procédé avantageux de programmation du secteur mémoire. En effet, si on souhaite programmer ses cellules, il est proposé de fixer le potentiel Vp de son drain D relié à une ligne de bit à la valeur de 3,8 V, ou plus généralement entre 3,5 et 4,5 V, le potentiel de sa source VS à 0 V, et le potentiel Vs de son caisson (ou substrat) à une valeur négative ou nulle, par exemple -0.5 V, ou plus largement entre 0 et -1,5 V, puis la tension de la grille de contrôle VG entre 8 et 9 V inclus. La figure 9 représente schématiquement un transistor et ces différentes bornes et potentiels. Naturellement, les valeurs numériques mentionnées ci-dessus le sont à titre d'exemple. L'effet technique de réduction de consommation d'énergie serait obtenu pour toute autre valeur, en comparaison avec un transistor existant. Le fait d'atteindre une réduction de consommation tout en conservant une compacité de mémoire très élevée, dans une mémoire FLASH telle que décrite ci-dessus, permet son implémentation très avantageuse au sein de tout circuit intégré sur microplaquette de semi-conducteur, et sur tout dispositif portatif comme une carte à puce, et notamment au sein d'un dispositif sans contact comme une carte à puce sans contact. D'autre part, le transistor décrit précédemment peut aussi être utilisé pour former d'autres types de mémoires programmables électriquement, en circuit intégré sur microplaquette de semi-conducteur, comme une mémoire EEPROM.10 REVENDICATIONS: 1. Procédé de fabrication d'un transistor, comprenant la formation de régions de source (22) et de drain (23) dans un substrat (21), et d'une grille flottante (25) comprenant des nanoparticules (32) électriquement conductrices aptes à accumuler des charges électriques, caractérisé en ce qu'il comprend les étapes suivantes : - désoxydation d'une partie de la grille flottante (25) située du côté de la source (22) ; - oxydation de l'espace (28) résultant de la désoxydation précédente pour former une couche isolante (31) du côté de la source (22). 2. Procédé de fabrication d'un transistor selon la revendication précédente, caractérisé en ce que l'étape de désoxydation comprend une méthode de gravure humide de type BOE. 3. Procédé de fabrication d'une mémoire programmable électriquement caractérisé en ce qu'il comprend la mise en oeuvre du procédé de fabrication d'un transistor selon l'une des revendications précédentes pour fabriquer plusieurs cellules de la mémoire. 4. Procédé de fabrication d'une mémoire selon la revendication précédente, caractérisé en ce que la mémoire est une mémoire FLASH et en ce qu'il comprend une étape de formation d'une source auto-alignée par gravure à l'aide d'un masque (30), ce masque étant de même utilisé pour l'étape de désoxydation du côté de la source (22) entre plusieurs grilles de plusieurs transistors et le substrat (21). 5. Transistor comprenant des régions de source (22) et de drain (23) dans un substrat (21), au moins une grille flottante (25) comprenant desnanoparticules (32) électriquement conductrices aptes à accumuler des charges électriques et une grille de contrôle (24), caractérisé en ce que l'espace entre la grille de contrôle (24) et le substrat (21) comprend une première zone (z1) du côté du drain (23) comprenant des nanoparticules (32) électriquement conductrices aptes à accumuler des charges électriques et une seconde zone (z2) juxtaposée du côté de la région de source (22) comprenant une seule couche isolante (31). 6. Transistor selon la revendication précédente, caractérisé en ce que la seconde zone (z2) du côté de la région de source (22) ne comprend pas de nanoparticule. 7. Transistor selon l'une des revendications 5 ou 6, caractérisé en ce que la première zone (z1) présente une plus faible épaisseur (e1) que celle (e2) de la seconde zone (z2). 8. Transistor selon l'une des revendications 5 à 7, caractérisé en ce que la source (22) comprend une partie située sous la grille flottante (24), forme une jonction (29) avec une région canal (26) située entre la région de drain (23) et la région de source (22), et en ce que la seconde zone (z2) s'étend au-delà de cette jonction (29). 9. Transistor selon la revendication précédente, caractérisé en ce que la seconde zone (z2) présente une longueur comprise entre 25 et 750/0 de la longueur totale de la grille (z1, z3, z2). 10. Transistor selon l'une des revendications 5 à 9, caractérisé en ce que les régions de drain (23) et de source (22) sont des régions dopées N ou P et en ce que le substrat (21) est un caisson de type P ou N. 11. Transistor selon l'une des revendications 5 à 10, caractérisé en ce qu'il est un transistor MOS à injection de porteurs chauds.30 12. Mémoire non volatile programmable électriquement, caractérisée en ce qu'elle comprend des cellules mémoires (Cij) connectées à des lignes de mot (WL;) et à des lignes de bits (BLi), et en ce qu'elle comprend plusieurs cellules consistant en au moins un transistor selon l'une des revendications 5 à 11. 13. Mémoire selon la revendication précédente, caractérisée en ce qu'elle est de type FLASH ou EEPROM. 14. Dispositif électronique caractérisé en ce qu'il comprend au moins une mémoire non volatile programmable électriquement selon l'une des revendications 12 ou 13. 15 15. Dispositif électronique selon la revendication précédente, caractérisé en ce qu'il est une carte à puce avec ou sans contact.10