FR 2986373 A1 20130802 FR 1250896 A 20120131 B11355 - 10-GR1-1211FRO1 1 CIRCUIT ÉLECTRONIQUE COMPRENANT UN INTERRUPTEUR D'ALIMENTATION D'UN CIRCUIT LOGIQUE Domaine de l'invention La présente invention concerne un circuit électronique comprenant un bloc logique dont l'alimentation est activée à l'aide d'un transistor MOS. Plus particulièrement, la présente invention concerne un tel circuit comprenant un transistor MOS dont la résistance équivalente est faible à l'état passant et est élevée à l'état bloqué. Exposé de l'art antérieur Dans des puces intégrant des circuits électroniques logiques, il est courant de prévoir, entre l'alimentation et le bloc logique, un interrupteur. Cet interrupteur permet, lors de phases de non-utilisation du bloc logique, de déconnecter l'alimentation de celui-ci et donc de réduire la consommation de la puce lors de ces phases. Les figures LA et 1B illustrent, de façon schématique, deux variantes de réalisation d'une telle structure. Dans ces deux figures est représenté un bloc logique 10. Le bloc logique 10 comprend un grand nombre de portes logiques ou de blocs numériques (IP, mémoire...). Dans notre 20 exemple, il est représenté par un inverseur, une porte ET et une B11355 - 10-GR1-1211FRO1 2 porte OU. Le bloc logique 10 comprend deux bornes 12 et 14 d'application d'une tension d'alimentation. Dans l'exemple de la figure lA, un interrupteur commandable 16 est placé entre la borne 12 et une borne 5 d'application d'une tension continue Vdd. La borne 14 est reliée directement à la masse (GND). Dans l'exemple de la figure lB, un interrupteur commandable 16 est placé entre la borne 14 du bloc logique 10 et la masse, tandis que la borne 12 du bloc logique 10 est directement connectée à la tension d'alimentation Vdd. 10 Les interrupteurs 16 sont commandés par un signal G. Les deux variantes illustrées en figure lA et lB sont équivalentes en fonctionnement. Le signal G est prévu pour commander l'interrupteur 16 à l'ouverture lors de phases de non-utilisation du circuit logique 10 et est prévu pour commander 15 l'interrupteur 16 en fermeture lors de phases d'utilisation du bloc logique 10. Il est courant d'utiliser, pour la réalisation de l'interrupteur 16, un transistor MOS. Le signal G est alors appliqué sur la grille de ce transistor. 20 Comme cela est illustré en figure 2, un transistor NMOS bloqué (signal à "0" sur sa grille) est équivalent à une résistance Roff dont la valeur est élevée. Un transistor NMOS passant (signal à "1" sur sa grille) est équivalent à une résistance Ron dont la valeur est faible. Dans le cas de 25 transistors d'alimentation tels que les transistors formant les interrupteurs 16 des figures lA et AB, on cherche à obtenir une résistance à l'état bloqué du transistor, Roff, la plus grande possible pour limiter le courant de fuite dans le dispositif et une résistance à l'état passant, Ron, la plus faible possible 30 pour limiter la chute de tension aux bornes du transistor. En outre, on cherche généralement à former le transistor de puissance 16 sur la même plaquette que les éléments formant le circuit logique 10, pour des raisons de coût. B11355 - IO-GPI-1211FR°' 3 Sur des substrats massifs, il a été proposé de connecter la grille du transistor de puissance à la face arrière du substrat. Ceci permet de réduire la résistance équivalente du transistor à l'état passant et d'augmenter la résistance équivalente du transistor à l'état bloqué, mais pose de nombreux problèmes de jonctions parasites au sein du substrat et induit un fort courant de fuite de diode. La figure 3 illustre une autre structure connue, formée cette fois-ci non pas sur un substrat massif mais sur une structure de type semiconducteur sur isolant (plus connu sous l'acronyme SOI, de l'anglais Silicon On Insulator). Plus particulièrement, la structure est de type entièrement déplétée, plus connue sous l'acronyme FD-SOI (de l'anglais Fully Depleted SOI). En figure 3, un film semiconducteur 20 s'étend sur un substrat semiconducteur 22 très fin avec interposition d'une couche isolante 24 (structure SOI) très fine (structure FD-SOI de type UTBB, de l'anglais "Ultra Thin Body and Box"). Des caissons sont définis dans le film semiconducteur 20 par des tranchées isolantes 26 qui s'étendent de la surface du film semiconducteur 20 jusqu'à la couche isolante 24. Des composants électroniques sont formés dans les différents caissons semiconducteurs délimités par les parois 26 et par la couche isolante 24. En surface d'un des caissons est formé un transistor MOS d'alimentation 28. Une ouverture est formée dans la couche isolante 24, en regard d'un caisson distinct du caisson dans lequel est formé le transistor 28, pour permettre un accès à la face inférieure de la couche 24. Une région 30, dopée de type N, est définie depuis la surface du dispositif jusqu'à la face inférieure de la couche 24, par l'intermédiaire de l'ouverture formée dans la couche 24. La région 30 s'étend sous la couche 24 en regard du transistor 28, mais peut également s'étendre en regard de plusieurs caissons définis dans le film 20, sous la couche 24. Un contact formé en surface de la région 30 permet de polariser B11355 - 10-GR1-1211FRO1 4 la région 30, et donc la face inférieure de la couche 24 en regard du transistor 28, à une tension de polarisation Vp. En fonction de la tension de polarisation Vp appliquée sur la zone 30, les caractéristiques du transistor 28 à l'état passant et à l'état bloqué varient. Par exemple, dans le cas d'un transistor MOS 28 de type P, l'application sur la zone 30 d'une tension de polarisation élevée permet d'augmenter sensiblement la résistance équivalente du transistor à l'état bloqué. L'application d'une tension de polarisation sur la région 30 de l'ordre de la moitié de la tension d'alimentation du circuit permet quant à elle de réduire la résistance équivalente du transistor à l'état passant. Dans le cas d'un transistor MOS 28 de type N, l'application d'une tension négative sur la région 30 permet d'augmenter la résistance à l'état bloqué du transistor 28, tandis que l'application d'une tension présentant une valeur de l'ordre de la moitié de la tension d'alimentation du circuit sur la région 30 permet de réduire la résistance équivalente du transistor 28 à l'état passant. La modulation de la tension de seuil par une polarisation de la face arrière de la couche isolante 24 est ainsi possible : une polarisation positive du caisson dans lequel est formé un transistor MOS de type N implique un abaissement de la tension de seuil Vth et donc un abaissement de la résistance équivalente en mode passant. L'isolement et l'absence de dopage du caisson permettent également de former un transistor MOS de type N dans un caisson de type N, et inversement un transistor MOS de type P dans un caisson de type P. Cependant, la polarisation du caisson 30 à une tension de polarisation optimisant les propriétés du transistor d'un état donné dégradent les propriétés du transistor dans un autre état. En outre, des jonctions parasites peuvent apparaître dans le dispositif, entre la région 30 et le substrat 22, et dégrader le fonctionnement du transistor. B11355 - 10-GR1-1211FRO1 Ainsi, un besoin existe d'un interrupteur pour l'alimentation d'un circuit logique présentant une résistance à l'état passant faible et une résistance à l'état bloqué particulièrement forte. 5 Résumé Un objet d'un mode de réalisation de la présente invention est de prévoir un transistor d'alimentation d'un circuit logique palliant tout ou partie des inconvénients des dispositifs connus. Plus particulièrement, un objet d'un mode de réalisation de la présente invention est de prévoir un transistor d'alimentation présentant une résistance équivalente à l'état passant faible et une résistance équivalente à l'état ouvert élevée, tout en évitant la formation de jonctions parasites dans le substrat semiconducteur sur lequel il est formé. Ainsi, un mode de réalisation de la présente invention prévoit un circuit électronique comprenant, en série entre deux bornes d'application d'une tension d'alimentation, un transistor MOS et un ensemble de composants logiques, le transistor et l'ensemble de composants étant formés dans des caissons isolés définis dans un film semiconducteur qui s'étend sur un substrat semiconducteur dopé d'un premier type de conductivité avec interposition d'une couche isolante, comprenant en outre une première région dopée du premier type de conductivité qui s'étend sous la couche isolante et en contact avec celle-ci, en regard du caisson associé au transistor, la première région étant séparée du substrat semiconducteur par une deuxième région dopée d'un second type de conductivité, comprenant en outre un générateur d'un premier signal appliqué sur la grille du transistor, d'un deuxième signal appliqué sur la première région et d'un troisième signal appliqué sur la deuxième région, les premier et deuxième signaux variant chacun entre deux valeurs et changeant de valeur simultanément, le deuxième signal présentant une tension supérieure, en valeur absolue, à 1,8 V, le troisième B11355 - IO-GPI-1211FR°' 6 signal étant tel que la jonction constituée des première et deuxième régions soit bloquée. Selon un mode de réalisation de la présente invention, les premier et deuxième signaux sont chacun à leurs valeurs 5 minimales simultanément et à leurs valeurs maximales simultanément. Selon un mode de réalisation de la présente invention, les premier et deuxième signaux sont égaux. Selon un mode de réalisation de la présente invention, 10 le premier type de conductivité est le type P, le troisième signal étant fixé à une tension supérieure à 2,1 V. Selon un mode de réalisation de la présente invention, le premier type de conductivité est le type N, le troisième signal étant fixé à une tension inférieure à -1,5 V. 15 Selon un mode de réalisation de la présente invention, le deuxième signal est appliqué sur la première région par l'intermédiaire d'un premier puits d'accès défini entre la surface du film semiconducteur et la première région, une première ouverture étant formée dans la couche isolante pour le 20 passage du premier puits. Selon un mode de réalisation de la présente invention, le troisième signal est appliqué sur la deuxième région par l'intermédiaire d'un deuxième puits d'accès défini entre la surface du film semiconducteur et la deuxième région, une 25 deuxième ouverture étant formée dans la couche isolante pour le passage du deuxième puits. Selon un mode de réalisation de la présente invention, la couche isolante a une épaisseur inférieure à 25 nm. Selon un mode de réalisation de la présente invention, 30 le film semiconducteur a une épaisseur inférieure à 20 nm. Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif 35 en relation avec les figures jointes parmi lesquelles : B11355 - 10-GR1-1211FRO1 7 les figures LA et 1B, précédemment décrites, illustrent deux variantes de réalisation d'un interrupteur d'alimentation pour un circuit logique ; la figure 2, précédemment décrite, illustre le circuit 5 équivalent d'un transistor MOS ouvert ou fermé ; la figure 3, précédemment décrite, illustre un dispositif connu permettant d'améliorer la résistance équivalente d'un transistor MOS dans un de ses états ; la figure 4 illustre un dispositif selon un mode de 10 réalisation de la présente invention ; et la figure 5 illustre un exemple de réalisation d'un dispositif tel que proposé en figure 4. Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références aux différentes figures et, de 15 plus, comme cela est habituel dans la représentation des circuits intégrés, les diverses figures ne sont pas tracées à l'échelle. Description détaillée Pour limiter la résistance à l'état passant d'un tran- 20 sistor d'alimentation d'un circuit logique et augmenter la résistance à l'état bloqué de celui-ci, on prévoit de former un tel transistor dans un caisson isolé (structure FD-SOI), et de polariser une région qui s'étend sous la face inférieure de la couche isolante délimitant le caisson dans lequel est formé le 25 transistor à une tension qui évolue en fonction de l'état du transistor. La figure 4 illustre, de façon schématique, un tel dispositif. Entre deux bornes d'application d'une tension d'ali- 30 mentation, par exemple une borne à une tension Vdd et une borne à la masse, GND, sont placés en série un transistor de puissance 34 et un bloc logique 36. L'ordre des éléments 34 et 36 entre les bornes d'application de la tension d'alimentation pourra être différent de celui illustré en figure 4. B11355 - 10-GR1-1211FRO1 8 Le transistor MOS de puissance 34 est formé dans un film semiconducteur 40 qui s'étend sur un substrat semiconducteur 42 avec interposition d'une couche isolante 44. A titre d'exemple, le substrat 42 peut être dopé de type P. Le film semiconducteur supérieur 40 et la couche isolante 44 sont de très faible épaisseur. Une telle structure, connue sous l'acronyme FD-SOI "UTBB", comprend un film semiconducteur supérieur 40 d'une épaisseur inférieure à 25 nm, et une couche isolante 44 d'une épaisseur inférieure à 20 nm. Des caissons, délimités par des tranchées isolantes, sont définis dans le film 40. Dans un des caissons est défini le transistor de puissance. Du fait des dimensions des structures FD-SOI, les régions de source et de drain du transistor s'étendent dans le film 40 jusqu'en surface de la couche isolante 44. Une région 50 dopée de type P est prévue dans le substrat 42 sous le caisson dans lequel est formé le transistor de puissance, au contact avec la couche isolante 44. Une région 52 dopée de type N entoure la région 50 et sépare la région 50 du substrat 42. Des moyens de commande 38 (CONTROL) permettent la génération d'une tension de commande de grille Vg qui est appliquée à la grille du transistor MOS 34, d'une première tension de polarisation Vp appliquée à la région 50, en regard du transistor, et d'une deuxième tension de polarisation V1 appliquée à la région 52 formée dans le substrat semiconducteur de la structure SOI, autour de la région 50. La région 50 est d'un premier type de conductivité, identique à celui du substrat 42, et la région 52 est d'un second type de conductivité. Dans l'exemple représenté, la région 50 est de type P et la région 52 est de type N. La tension de grille Vg varie entre deux états, en fonction de l'état passant ou bloqué du transistor MOS. La tension de polarisation Vp de la région 50 varie également entre deux états, en même temps que la tension de grille Vg. Plus particulièrement, la tension Vp est prévue à une première valeur B11355 - 10-W1-1211FR°' 9 assurant une résistance équivalente du transistor MOS faible lorsque la tension Vg commande le transistor MOS à un état passant, et la tension Vp est à une deuxième valeur assurant une résistance équivalente du transistor MOS élevée lorsque la tension Vg commande le transistor MOS à un état bloqué. Il en ressort que les tensions Vp et Vg sont à leurs valeurs les plus importantes simultanément, et à leurs valeurs les plus faibles simultanément. Pour optimiser les valeurs des résistances équiva10 lentes du transistor MOS, on prévoit d'appliquer une tension Vp sur la région 50 dont la valeur absolue est suffisante pour influer sur cette résistance. Pour éviter la formation de jonctions parasites dans le substrat, la tension Vi est prévue de façon que la jonction formée par les régions 50 et 52 soit 15 bloquée en permanence, comme nous le verrons ci-après. Si le transistor 34 est un transistor MOS de type N, la tension de grille Vg qui lui est appliquée varie entre une tension positive (transistor passant) et une tension nulle (transistor bloqué). Pour améliorer la résistance équivalente du 20 transistor dans ces deux états, la tension Vp peut par exemple être supérieure à 1,8 V, voir supérieure à 2,5 V, lorsque le transistor est passant et inférieure à 1,8 V, voire inférieure à 2,5 V, lorsque le transistor est bloqué. La valeur absolue de la tension Vp est donc en permanence supérieure à 1,8 V. 25 Si le transistor 34 est un transistor MOS de type P, la tension de grille Vg qui lui est appliquée varie entre une tension négative (transistor passant) et une tension nulle (transistor bloqué). Pour améliorer la résistance équivalente du transistor dans ces deux états, la tension Vp peut par exemple 30 être inférieure à -1,8 V, voir inférieure à -2,5 V, lorsque le transistor est passant et supérieure à 1,8 V, voire supérieure à 2,5 V, lorsque le transistor est bloqué. La valeur absolue de la tension Vp est donc en permanence supérieure à 1,8 V. Dans tous les cas, la tension Vi est prévue pour que, 35 quelque soit le type de conductivité des régions 50, 52 et 42, B11355 - 10-GR1-1211FRO1 10 la jonction entre la région 50 et la région 52 soit bloquée, c'est-à-dire que la polarisation de la région 52 soit telle que la tension appliquée à la jonction entre la région 50 et la région 52 soit comprise entre la tension d'avalanche de cette diode et la tension de seuil de celle-ci (qui est en pratique comprise entre 0,3 et 0,6 V). La figure 5 illustre plus en détail un exemple de structure de transistor d'alimentation tel que celui de la figure 4, dans un cas particulier de cette structure où les tensions de grille Vg et la tension de polarisation Vp sont égales. La structure générale du circuit de la figure 5 est identique à la structure générale du circuit de la figure 4, en ce que le dispositif comprend un film semiconducteur supérieur 40 qui s'étend sur un substrat semiconducteur 42 avec interposition d'une couche isolante 44. Des caissons sont définis dans le film semiconducteur 40 par des tranchées isolantes 46 qui s'étendent de la surface du dispositif jusqu'à atteindre la couche isolante 44. Les caissons formés dans le film semiconducteur 40 sont donc complètement isolés les uns des autres. Un ou plusieurs caissons 48 sont prévus pour contenir les éléments formant le circuit logique 36. Ces caissons ne sont pas décrits plus en détail ici. En outre, un caisson est prévu pour contenir le transistor MOS 34 de la figure 4. Ce transistor comprend une grille isolée et des régions de drain et de source formés dans le film semiconducteur 40. La connexion entre le transistor 34 et les éléments logiques formés dans le ou les caissons 48 est illustrée en figure 5 de façon schématique, une tension Vdd étant appliquée sur une des bornes principales (drain ou source) du transistor 34, l'autre borne principale du transistor étant connectée à au moins un caisson 48 pour alimenter les composants formés dans ce ou ces caissons 48. Une connexion à la masse (GND) est en outre prévue sur le ou les caissons 48. B11355 - 10-GR1-1211FRO1 11 La tension Vg fournie par les moyens de commande 38 (CONTROL) est appliquée sur la grille du transistor 34. Dans l'exemple de la figure 5, elle est également appliquée sur une région semiconductrice 50 (Vg = Vp), dopée de type N, qui s'étend sous la couche isolante 44, en contact avec celle-ci, en regard du caisson comportant le transistor 34. Dans l'exemple de la figure 5, la tension Vg = Vp est appliquée sur la région 50 par l'intermédiaire d'un contact, formé en surface du film 40 au niveau d'un puits d'accès au 10 substrat 42. Ce puits peut être constitué d'un caisson formé dans le film semiconducteur 40 au niveau duquel la couche isolante 44 est éliminée et remplacée par un matériau semiconducteur. La région 50, dopée de type P, s'étend dans le puits jusqu'à atteindre la surface du film semiconducteur 40. 15 La tension de commande Vg de grille du transistor 34 est ainsi également appliquée sur la face inférieure de la couche isolante 44, en regard du transistor 34, par l'intermédiaire d'un puits d'accès formé en surface du film semiconducteur 40. 20 En outre, la tension V1 fournie par les moyens de commande 38 (CONTROL) est appliquée, par l'intermédiaire d'un contact formé en surface du film 40 et d'un puits formé de la même façon que le puits d'accès à la région 50, à une région 52 qui s'étend, dans le substrat 42, autour de la région 50 ; la 25 région 50 est ainsi complètement séparée du substrat 42 par la région 52. La région 52 est en un matériau semiconducteur dopé de type N. On prévoit dans l'exemple de la figure 5 que les tensions Vg et Vp sont égales. Ceci implique que la tension de 30 polarisation Vp permettant d'optimiser les résistances équivalentes du transistor MOS soit compatible avec la tension appliquée sur la grille du transistor MOS. Avantageusement, l'application d'une tension sur la grille du transistor de valeur absolue plus importante que les tensions classiques pour 35 rendre passant le transistor ne pose pas de problème au B11355 - 10-GR1-1211FRO1 12 fonctionnement du transistor. De plus, l'application d'une tension négative sur la grille d'un transistor MOS de type N, ou positive sur la grille d'un transistor MOS de type P, pour rendre ces transistors bloqués, ne pose pas de problème non plus pour le fonctionnement de ces transistors. Ainsi, on prévoit, en fonctionnement, lorsque le transistor 34 est commandé en fermeture (transistor passant), une tension Vg = Vp appliquée en commande de grille du transistor 34, et donc en polarisation de la région 50, supérieure, en valeur absolue, à 1,8 V, voir supérieure à 2,5 V. Si le transistor 34 est un transistor de type N, la tension Vg pour commander le transistor 34 à l'état passant peut être supérieure à 1,8 V, voir supérieure à 2,5 V, et si le transistor 34 est un transistor MOS de type P, la tension Vg pour commander le transistor 34 à l'état passant peut être inférieure à -1,8 V, voir inférieure à -2,5 V. Lorsque le transistor 34 est commandé à l'ouverture (transistor bloqué), la tension Vg appliquée en commande de grille du transistor 34, et donc en polarisation de la région 20 50, peut également être supérieure, en valeur absolue, à 1,8 V, voir supérieure à 2,5 V. Si le transistor 34 est un transistor de type N, la tension Vg pour commander le transistor 34 à l'état bloqué peut être inférieure à -1,8 V, voir inférieure à 2,5 V et, si le transistor 34 est un transistor MOS de type P, 25 la tension Vg pour commander le transistor 34 à l'état bloqué peut être supérieure à 1,8 V, voir supérieure à 2,5 V. La tension appliquée à la grille du transistor 34, et donc à la région 50, est donc en permanence supérieure, en valeur absolue, à 1,8 V, voir supérieure à 2,5 V. 30 La tension Vi appliquée à la région 52 est, quant à elle, prévue de façon que la jonction PN constituée des régions 50 et 52 soit en permanence bloquée, quelque soit l'état du transistor MOS, et donc de la tension appliquée sur la région 50, dans la limite de la tension d'avalanche de la jonction qui 35 est de l'ordre de -7 V. B11355 - 10-GR1-1211FRO1 13 Pour cela, plusieurs solutions sont possibles : on peut prévoir une tension Vi dont la valeur varie avec la tension Vg, en fonction de l'état du transistor 34, ou prévoir une tension Vi fixe qui convient pour les deux états du transistor MOS 34. Dans ce dernier cas, quelque soit le type de conductivité du transistor MOS 34, et dans le cas où la région 50 est de type P et la région 52 de type N, on prévoit une tension Vi supérieure ou égale à la tension Vg maximale à laquelle on retire 0,3 V (tension de seuil de la jonction) pour éviter la formation de jonctions parasites dans le dispositif, dans la limite de la tension d'avalanche de la jonction. Si par exemple la tension Vg maximale est égale à 1,8 V, et que la région 52 est de type N et la région 50 est de type P, la tension Vi doit être comprise entre 2,1 V et 5,2 V avec les applications numériques ci-dessus. On notera que les types de conductivité des régions 42, 50 et 52 pourront également être inverses de ceux proposés ci-dessus en relation avec la figure 5. Dans ce cas, la tension Vi appliquée à la région 52 est prévue pour que la jonction avec la région 50 soit en permanence bloquée, c'est-à-dire inférieure à -1,5 V et supérieure à -5, V si celle-ci est fixe et si la tension Vg appliquée sur la grille varie entre -1,8 V et 1,8 V pour les deux états du transistor. A titre d'exemple, la tension Vi peut être comprise entre -4,5 V et -2,2 V si la tension Vg appliquée sur la grille varie entre -2,5 V et 2,5 V (valeur supérieure à la tension Vg minimale à laquelle on ajoute 0,3 V). L'association d'une polarisation dynamique de la région 50, permettant d'optimiser les caractéristiques du transistor 34, et de la région 52 polarisée à une tension Vi adaptée permet avantageusement d'optimiser les caractéristiques du transistor 34 tout en évitant des jonctions parasites dans le dispositif qui perturbent le fonctionnement du circuit. Des modes de réalisation particuliers de la présente 35 invention ont été décrits. Diverses variantes et modifications B11355 - 10-GR1-1211FRO1 14 apparaîtront à l'homme de l'art. En particulier, on pourra choisir des tensions Vg et Vi différentes de celles proposées ici tant que la jonction entre les régions 50 et 52 est bloquée en permanence, quelque soit l'état du transistor 34. REVENDICATIONS1. Circuit électronique comprenant, en série entre deux bornes d'application d'une tension d'alimentation (Vdd, GND), un transistor MOS (34) et un ensemble de composants logiques (36), ledit transistor et ledit ensemble étant formés dans des caissons isolés définis dans un film semiconducteur (40) qui s'étend sur un substrat semiconducteur (42) dopé d'un premier type de conductivité avec interposition d'une couche isolante (44), comprenant en outre une première région dopée du premier type de conductivité (50) qui s'étend sous la couche isolante (44) et en contact avec celle-ci, en regard du caisson associé audit transistor (34), ladite première région (50) étant séparée du substrat semiconducteur (42) par une deuxième région dopée d'un second type de conductivité (52), comprenant en outre un générateur d'un premier signal (Vg) appliqué sur la grille dudit transistor, d'un deuxième signal (Vp) appliqué sur ladite première région (50) et d'un troisième signal (V1) appliqué sur ladite deuxième région (52), les premier et deuxième signaux variant chacun entre deux valeurs et changeant de valeur simultanément, le deuxième signal (Vp) présentant une tension supérieure, en valeur absolue, à 1,8 V, le troisième signal étant tel que la jonction constituée des première et deuxième régions (50, 52) soit bloquée. 2. Circuit selon la revendication 1, dans lequel les premier et deuxième signaux (Vg, Vp) sont chacun à leurs valeurs 25 minimales simultanément et à leurs valeurs maximales simultanément. 3. Circuit selon la revendication 1 ou 2, dans lequel les premier et deuxième signaux (Vg, Vp) sont égaux. 4. Circuit selon l'une quelconque des revendications 1 30 à 3, dans lequel le premier type de conductivité est le type P, le troisième signal (VI) étant fixé à une tension supérieure à 2,1 V. 5. Circuit selon l'une quelconque des revendications 1 à 3, dans lequel le premier type de conductivité est le type N,B11355 - 10-GR1-1211FRO1 16 le troisième signal (V1) étant fixé à une tension inférieure à -1,5 V. 6. Circuit selon l'une quelconque des revendications 1 à 5, dans lequel le deuxième signal (Vp) est appliqué sur la première région (50) par l'intermédiaire d'un premier puits d'accès défini entre la surface du film semiconducteur (40) et la première région (50), une première ouverture étant formée dans la couche isolante (44) pour le passage dudit premier puits. 7. Circuit selon l'une quelconque des revendications 1 à 6, dans lequel le troisième signal (V1) est appliqué sur la deuxième région (52) par l'intermédiaire d'un deuxième puits d'accès défini entre la surface du film semiconducteur (40) et la deuxième région, une deuxième ouverture étant formée dans la couche isolante (44) pour le passage dudit deuxième puits. 8. Circuit selon l'une quelconque des revendications 1 à 7, dans lequel la couche isolante (44) a une épaisseur inférieure à 25 nm. 9. Circuit selon l'une quelconque des revendications 1 20 à 8, dans lequel le film semiconducteur (40) a une épaisseur inférieure à 20 nm.