FR 2980915 A1 20130405 FR 1158779 A 20110930 B11219 - 11-GR3-0552FR01 1 PROCÉDÉ DE FABRICATION DE CAPACITÉS DANS UN CIRCUIT INTÉGRÉ Domaine de l'invention La présente invention concerne un procédé de fabrication de capacités dans des circuits intégrés comprenant des transistors MOS. Exposé de l'art antérieur Dans un circuit intégré, on cherche à réaliser des composants actifs et des composants passifs tels que des condensateurs. On réalise par exemple des capacités désignées par l'acronyme MIM (Métal Isolant Métal). Les capacités MIM sont généralement fabriquées au-dessus des transistors MOS, dans des niveaux d'interconnexion. La figure 1 est une vue en coupe et en perspective de capacités MIM formées dans des niveaux d'interconnexion, au-dessus d'une puce de circuit intégré 1. On désigne globalement l'ensemble d'un certain nombre de niveaux d'interconnexion inférieurs par la référence 3. Ces niveaux d'interconnexion 3 sont recouverts d'un niveau d'interconnexion particulier 5, constitué d'une couche métallique, par exemple en cuivre. De façon classique, la couche métallique 5 est recouverte d'une couche barrière 7, par exemple en nitrure de silicium, et d'une couche isolante 9, par exemple de l'oxyde de silicium. Dans l'ensemble des couches 7 et 9 sont formées des ouvertures dans B11219 - 11-GR3-0552FR01 2 lesquelles sont déposées successivement, de façon conforme, une première couche conductrice 11, par exemple en nitrure de titane (TiN), une couche ou un ensemble de couches isolantes 13 et une deuxième couche conductrice 15, par exemple également en TiN. Il est classique de remplir les ouvertures d'un matériau conducteur 17, par exemple du cuivre. En figure 1, on a représenté la structure après planarisation, c'est-à-dire que toutes les portions des matériaux 11, 13, 15 et 17 qui s'étaient déposées sur la surface supérieure de la couche 9 ont été éliminées. On a ainsi formé des condensateurs constitués d'une première électrode correspondant à la couche conductrice 11, d'une deuxième électrode correspondant à la couche conductrice 15, et d'un diélectrique correspondant à la couche ou à l'ensemble de couches isolantes 13. Pour chaque condensateur, on prend par exemple un contact sur la partie inférieure de la couche conductrice 11, là où elle repose sur la couche métallique 5. L'autre contact peut être pris par un via vers le matériau conducteur 17 ou bien par tout autre moyen. Si les ouvertures sont en forme de rainures, comme cela est représenté, et qu'elles se rejoignent à une certaine distance, on pourra prendre un contact commun sur un plot plus large correspondant à une intersection de toutes ces rainures. De telles capacités MIM présentent une grande densité. En effet, chaque capacité est une capacité en trois dimensions (3D) comprenant d'une part une partie horizontale et d'autre part deux parties verticales, avec un facteur de forme pouvant être relativement élevé. Toutefois, bien entendu, la réalisation de telles capacités nécessite un certain nombre d'étapes spécifiques par rapport aux étapes couramment utilisées pour la fabrication des niveaux d'interconnexion d'un circuit intégré. Il existe donc un besoin d'un procédé de fabrication de capacités compatible avec la fabrication de circuits intégrés CMOS, et ne nécessitant qu'un nombre réduit d'étapes supplé- B11219 - 11-GR3-0552FR01 3 mentaires par rapport aux étapes couramment utilisées pour la fabrication d'un circuit intégré. Résumé Ainsi, on cherche à fabriquer un circuit intégré 5 comprenant d'une part des transistors MOS et d'autre part des capacités, par un procédé ne nécessitant qu'un nombre réduit d'étapes de fabrication supplémentaires par rapport aux étapes couramment utilisées pour la fabrication de transistors MOS, et surtout, ne nécessitant pas de prévoir de masque critique 10 supplémentaire. Ainsi un mode de réalisation de la présente invention prévoit un procédé de fabrication de capacités et de transistors MOS dans des premières et secondes zones d'un même substrat semiconducteur, comprenant les étapes suivantes : a) former des 15 grilles sacrificielles à la surface du substrat, les grilles sacrificielles étant entourées d'une couche d'encapsulation ; b) éliminer les grilles sacrificielles des premières zones de façon à former des premières ouvertures ; c) déposer de façon conforme une couche d'un premier matériau conducteur et l'éliminer 20 ailleurs que dans les premières ouvertures et autour de celles-ci ; d) éliminer les grilles sacrificielles des secondes zones de façon à former des secondes ouvertures ; et e) déposer successivement et de façon conforme une couche d'au moins un matériau isolant et une couche d'au moins un deuxième matériau 25 conducteur, et remplir les premières et les secondes ouvertures d'un troisième matériau conducteur. Selon un mode de réalisation de la présente invention, ce procédé comprend en outre, à l'étape a), une étape d'implantation de régions de source et de drain. 30 Selon un mode de réalisation de la présente invention, ce procédé comprend en outre, à l'étape c), les étapes suivantes : déposer de façon conforme une couche d'un premier matériau isolant sur la couche du premier matériau conducteur (51) ; et éliminer la couche du premier matériau B11219 - 11-GR3-0552FR01 4 isolant ailleurs que dans les premières ouvertures et autour de celles-ci. Selon un mode de réalisation de la présente invention, les grilles sacrificielles sont des grilles isolées par un isolant de grille. Selon un mode de réalisation de la présente invention, à l'étape b), l'isolant de grille des grilles sacrificielles des premières zones est éliminé, et à l'étape d), l'isolant de grille des grilles sacrificielles des secondes zones est éliminé. Selon un mode de réalisation de la présente invention, à l'étape d), l'isolant de grille des grilles sacrificielles des secondes zones est conservé. Selon un mode de réalisation de la présente invention, 15 les grilles sacrificielles sont en silicium polycristallin et l'isolant de grille des grilles sacrificielles est en oxyde de silicium. Selon un mode de réalisation de la présente invention, la couche du premier matériau conducteur déposée à l'étape c) 20 est en nitrure de titane et la couche du matériau isolant déposée à l'étape e) comprend un matériau à forte permittivité diélectrique. Selon un mode de réalisation de la présente invention, l'épaisseur de la couche du premier matériau conducteur déposée 25 à l'étape c) est comprise entre 0,5 et 2 nm. Selon un mode de réalisation de la présente invention, le troisième matériau conducteur est de l'aluminium. Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que 30 d'autres seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : la figure 1, décrite précédemment, est une vue en coupe et en perspective illustrant une réalisation classique de 35 capacités MIM ; B11219 - 11-GR3-0552FR01 la figure 2 est une vue en coupe illustrant divers types de transistors MOS couramment utilisés dans un circuit intégré CMOS ; et les figures 3A à 3G sont des vues en coupe illustrant 5 des étapes successives de fabrication d'un transistor MOS et d'une capacité. Comme cela est habituel dans la représentation des circuits intégrés, les diverses figures ne sont pas tracées à l'échelle. Description détaillée La figure 2 est une vue en coupe illustrant un ensemble de transistors MOS formés sur un substrat semiconducteur 21. Dans l'exemple représenté, chacun des transistors MOS à canal N est formé dans un caisson P 23 et chacun des transistors MOS à canal P est formé dans un caisson N 24. En pratique, il pourra exister un seul type de caisson, les autres transistors MOS étant formés dans le substrat. Les caissons sont généralement jointifs, comme cela a été représenté. On pourra également prévoir des implantations spécifiques des régions de canal avant de former les grilles des transistors. Un premier ensemble CMOS comprend des transistors MOS 26 et 27, respectivement à canal N et à canal P, et un deuxième ensemble CMOS comprend des transistors MOS 28 et 29, respectivement à canal N et à canal P. Les transistors sont séparés les uns des autres par des régions isolées 30 pénétrant dans la surface du semiconducteur. Chacun des transistors comprend un isolant de grille 32 et un conducteur de grille 34. On a indiqué pour les transistors 26 et 27 un isolant de grille 32 constitué d'un empilement de deux régions isolantes 31 et 33, et pour les transistors 28 et 29 un isolant de grille 32 constitué d'une seule région isolante. Ceci permet de différencier des ensembles CMOS pouvant supporter des tensions d'alimentation plus ou moins élevées. Dans le cas où l'isolant de grille est constitué d'un empilement de deux régions B11219 - 11-GR3-0552FR01 6 isolantes, il est classique qu'une des régions isolantes soit en un matériau à forte permittivité diélectrique. Par ailleurs, chacune des grilles est entourée d'espaceurs 36. En outre, on a représenté des régions de source 5 et de drain 37 formées dans les caissons après réalisation des grilles et des espaceurs. Ceci ne constitue qu'un exemple de réalisation. Des régions de source et de drain de structure un peu plus complexe sont généralement prévues, une première partie des régions de source et de drain étant formée avant la 10 formation des espaceurs et une deuxième partie après la formation des espaceurs. Les figures 3A à 3G représentent des étapes successives de formation simultanée d'un transistor MOS et d'une capacité. Dans la partie gauche de chacune des figures sont 15 illustrées des étapes successives de formation d'un transistor MOS et dans la partie droite des étapes successives de formation d'une capacité. Le transistor MOS décrit en relation avec ces figures correspond à un transistor choisi parmi les transistors illustrés en figure 2, étant entendu que les autres transistors 20 pourront être formés parallèlement, de façon classique. La figure 3A est une vue en coupe illustrant un substrat semiconducteur 41, par exemple un substrat de silicium, dans la surface supérieure duquel ont été formés des caissons 42, identiques ou différents. 25 Une structure de grille sacrificielle a été formée au- dessus de chacun des caissons. Les zones du substrat dans lesquelles sont formées les grilles sacrificielles sont séparées les unes des autres par des régions isolées 43. Chaque structure de grille sacrificielle comprend un isolant de grille 44, par 30 exemple en oxyde de silicium, et un conducteur de grille 45, par exemple en silicium polycristallin. Chaque structure de grille est entourée de deux espaceurs 46. Des régions de source et de drain 47 sont formées dans les caissons 42 après réalisation des grilles sacrificielles et des espaceurs. Une couche d'encap- 35 sulation 48 entoure les grilles sacrificielles et les espaceurs. B11219 - 11-GR3-0552FR01 7 La couche d'encapsulation 48 a par exemple été formée par dépôt d'une couche d'un matériau isolant, par exemple de l'oxyde de silicium, d'une épaisseur au moins égale à celle des grilles sacrificielles, puis planarisation de cette couche au niveau de la partie supérieure des conducteurs de grille 45. A l'étape illustrée en figure 3B, la grille sacrificielle a été éliminée dans la partie droite de la figure. Pour cela, on a utilisé un masque, non représenté, dont le positionnement n'est pas critique. En effet, le masque doit seulement déborder par rapport à la grille sacrificielle que l'on souhaite éliminer et s'arrêter à un endroit quelconque au niveau de la couche d'encapsulation 48 séparant cette grille des grilles adjacentes. A l'étape illustrée en figure 3C, on a déposé de façon conforme une fine couche d'un matériau conducteur 51, par exemple un métal ou un composé conducteur tel que du TiN. Comme on le verra ci-après, ce matériau conducteur est destiné à former une première électrode d'un condensateur. A l'étape illustrée en figure 3D, on a éliminé la couche 51 et la grille sacrificielle dans la partie gauche de la figure, en utilisant par exemple un masque complémentaire du masque précédemment utilisé pour éliminer la grille sacrificielle de droite. On pourra aussi utiliser le même masque que le masque précédemment utilisé pour éliminer la grille sacrificielle de droite, mais on utilisera alors une résine photosensible de polarité différente. A l'étape illustrée en figure 3E, on a déposé successivement, de façon conforme, une couche ou un ensemble de couches isolantes 52 et une couche ou un ensemble de couches conductrices 53. La couche isolante 52 correspond au diélectrique du condensateur formé dans la partie droite de la figure et la couche conductrice 53 à la deuxième électrode du condensateur. La couche isolante 52 constitue aussi l'isolant de grille du transistor MOS en cours de formation dans la partie B11219 - 11-GR3-0552FR01 8 gauche de la figure, et la couche conductrice 53 un conducteur de grille du transistor MOS. On aura choisi un type de transistor MOS particulier parmi les différents types de transistors MOS disponibles tels 5 que ceux illustrés en figure 2, afin que l'isolant de grille de ce transistor MOS soit satisfaisant pour constituer le diélectrique d'un condensateur de caractéristique souhaitée. Ainsi, ce condensateur est formé sans impliquer d'étape supplémentaire par rapport aux étapes nécessaires à la 10 fabrication du transistor MOS, si ce n'est les étapes de masquage non critiques décrites en relation avec les figures 3B et 3D. De plus, pour obtenir un facteur de forme élevé de la capacité, on peut partir d'un transistor MOS ayant la longueur 15 de grille minimum autorisée pour le noeud technologique considéré. On obtient ainsi des capacités de grande densité. Les figures 3F et 3G illustrent des étapes ultérieures classiquement utilisées dans la fabrication des transistors MOS. Comme cela est illustré en figure 3F, les ouvertures restantes 20 après l'étape illustrée en figure 3E ont été remplies d'un matériau conducteur 55, par exemple de l'aluminium. On a également représenté la structure après planarisation, c'est-à-dire que toutes les portions des matériaux 51, 52, 53 et 55 qui s'étaient déposées sur la surface supérieure de la couche 25 d'encapsulation 48 ont été éliminées. En figure 3G, on a représenté des vias 56, 57 réalisés pour prendre contact sur les deux électrodes du condensateur formé dans la partie droite de la figure. Le contact vers la première électrode interne est assuré par la région de source ou 30 de drain 47 et le caisson 42 qui, dans ce cas, sont de même type de conductivité. Le contact vers la deuxième électrode est assuré par le matériau conducteur 55. Ces vias 56 et 57 sont réalisés dans une structure d'interconnexion non représentée, en même temps que des vias d'accès à la grille et au drain et/ou à B11219 - 11-GR3-0552FR01 9 la source du transistor MOS formé dans la partie gauche de la figure. Bien entendu, comme cela a été décrit en relation avec la figure 1, à la place des nias d'accès 56 et 57, on pourra prendre des contacts vers des plots plus larges reliant des prolongements de rainures dans lesquelles sont formées les capacités. La présente invention est susceptible de nombreuses variantes, optimisations et modifications. Tout d'abord, pour optimiser la fabrication, on regroupera de préférence toutes les capacités dans une même zone de la structure de circuit intégré de façon à simplifier le masque dont l'utilisation a été décrite en relation avec les figures 3B et 3D. De plus, on pourra prévoir, à l'étape illustrée en figure 3C, de déposer une première couche isolante au-dessus de la couche conductrice 51, avant le dépôt de la couche isolante 52 à l'étape illustrée en figure 3E. Le matériau de cette première couche isolante ainsi que son épaisseur seront choisis de façon à optimiser les caractéristiques de la capacité. On pourra aussi éventuellement supprimer la couche isolante 52 du côté de la capacité en réutilisant, à l'étape illustrée en figure 3E et avant le dépôt de la couche conductrice 53, le masque utilisé à l'étape illustrée en figure 3B. Ainsi, on pourra obtenir pour la capacité un diélectrique de nature et d'épaisseur différentes de celles de l'isolant de grille du transistor MOS, par exemple du ZrO2 pour la capacité et du Hf02 pour le transistor MOS. Dans le cas où la couche isolante 52 est conservée du côté de la capacité, on obtient pour la capacité un diélectrique constitué d'une région de ZrO2 recouverte de Hf02. A l'étape illustrée en figure 3D, on a éliminé le conducteur de grille 45 et l'isolant de grille 44 du côté où on veut former un transistor MOS. Une variante consiste à éliminer seulement le conducteur de grille 45 et conserver l'isolant de grille 44. L'isolant de grille 44 servira alors de première B11219 - 11-GR3-0552FR01 10 région d'isolant de grille, une deuxième couche isolante 52 étant déposée ensuite à l'étape illustrée en figure 3E pour constituer une deuxième région d'isolant de grille du transistor MOS et le diélectrique de la capacité. On a décrit une réalisation dans laquelle on effectue en parallèle des opérations dans une région dans laquelle on veut former une capacité et dans une région dans laquelle on veut former un transistor MOS particulier. On pourra bien entendu combiner, là où on réalise la capacité, des étapes de fabrication de divers types de transistors MOS, c'est-à-dire choisir une couche ou un ensemble de couches isolantes 52 et une couche ou un ensemble de couches conductrices 53 correspondant à des types de transistors MOS différents. Enfin, on a décrit une réalisation sur substrat 15 massif. La présente invention pourra être adaptée à des structures réalisées sur une couche mince de silicium formée sur un isolant. A titre d'exemple d'ordres de grandeur, on pourra prévoir : 20 - une longueur de grille des transistors MOS de 20 nm ; - une épaisseur des structures de grille sacrificielle de 50 nm ; - une épaisseur de la couche 51 comprise entre 0,5 et 25 2 nm, par exemple de l'ordre de 1 nm ; - pour les transistors 28 et 29, une épaisseur de la région unique d'isolant de grille 32 de l'ordre de 3 nm ; et - pour les transistors 26 et 27, une épaisseur de la région d'isolant de grille 31 de l'ordre de 3 nm et une 30 épaisseur de la région d'isolant de grille 33 de l'ordre de 3 nm. On pourra également prévoir, à titre d'exemple pour les divers éléments de la structure, les matériaux suivants : B11219 - 11-GR3-0552FR01 11 - pour la couche conductrice 53, du nitrure de titane ou un ensemble de couches comprenant une couche de lantane et une couche de nitrure de titane ; - pour la couche isolante 52, un matériau à forte 5 permittivité diélectrique à base d'hafnium comme du Hf02 ou du HfSiO2 ; - pour la région unique d'isolant de grille 32 des transistors 28 et 29, un matériau à forte permittivité diélectrique, reposant généralement sur une couche très mince 10 d'oxyde de silicium servant de couche d'interface entre le substrat, généralement en silicium, et le matériau à forte permittivité diélectrique ; - pour la région d'isolant de grille 31 des transistors 26 et 27, de l'oxyde de silicium ; et 15 - pour la région d'isolant de grille 33 des transistors 26 et 27, un matériau à forte permittivité diélectrique. Divers modes de réalisation avec diverses variantes ont été décrits ci-dessus. On notera que l'homme de l'art pourra 20 combiner divers éléments de ces divers modes de réalisation et variantes sans faire preuve d'activité inventive. REVENDICATIONS1. Procédé de fabrication de capacités et de transistors MOS dans des premières et secondes zones d'un même substrat semiconducteur (41), comprenant les étapes suivantes : a) former des grilles sacrificielles (45) à la surface 5 du substrat, les grilles sacrificielles étant entourées d'une couche d'encapsulation (48) ; b) éliminer les grilles sacrificielles des premières zones de façon à former des premières ouvertures ; c) déposer de façon conforme une couche d'un premier 10 matériau conducteur (51) et l'éliminer ailleurs que dans les premières ouvertures et autour de celles-ci ; d) éliminer les grilles sacrificielles des secondes zones de façon à former des secondes ouvertures ; et e) déposer successivement et de façon conforme une 15 couche d'au moins un matériau isolant (52) et une couche d'au moins un deuxième matériau conducteur (53), et remplir les premières et les secondes ouvertures d'un troisième matériau conducteur (55). 2. Procédé selon la revendication 1, comprenant en 20 outre, à l'étape a), une étape d'implantation de régions de source et de drain (47). 3. Procédé selon la revendication 1 ou 2, comprenant en outre, à l'étape c), les étapes suivantes : déposer de façon conforme une couche d'un premier 25 matériau isolant sur la couche du premier matériau conducteur (51) ; et éliminer la couche du premier matériau isolant ailleurs que dans les premières ouvertures et autour de celles- ci. 30 4. Procédé selon l'une quelconque des revendications 1 à 3, dans lequel les grilles sacrificielles (45) sont des grilles isolées par un isolant de grille (44). 5. Procédé selon la revendication 4, dans lequel, à l'étape b), l'isolant de grille (44) des grilles sacrificiellesB11219 - 11-GR3-0552FR01 13 (45) des premières zones est éliminé, et dans lequel, à l'étape d), l'isolant de grille (44) des grilles sacrificielles (45) des secondes zones est éliminé. 6. Procédé selon la revendication 4, dans lequel, à l'étape d), l'isolant de grille (44) des grilles sacrificielles (45) des secondes zones est conservé. 7. Procédé selon l'une quelconque des revendications 4 à 6, dans lequel les grilles sacrificielles (45) sont en silicium polycristallin, et dans lequel l'isolant de grille (44) 10 des grilles sacrificielles (45) est en oxyde de silicium. 8. Procédé selon l'une quelconque des revendications 1 à 7, dans lequel la couche du premier matériau conducteur (51) déposée à l'étape c) est en nitrure de titane, et dans lequel la couche du matériau isolant (52) déposée à l'étape e) comprend un 15 matériau à forte permittivité diélectrique. 9. Procédé selon l'une quelconque des revendications 1 à 8, dans lequel l'épaisseur de la couche du premier matériau conducteur (51) déposée à l'étape c) est comprise entre 0,5 et 2 nm. 20 10. Procédé selon l'une quelconque des revendications 1 à 9, dans lequel le troisième matériau conducteur (55) est de l'aluminium.