FR 2980638 A1 20130329 FR 1158536 A 20110926 Le présent document concerne un transistor, notamment un transistor MOS à injection de porteurs chauds comprenant des régions de source et de drain implantées dans un substrat semi-conducteur, une grille de contrôle, et une grille flottante agencée entre la grille de contrôle et le substrat pour accumuler des charges électriques. Il concerne aussi une mémoire programmable électriquement, comprenant au moins un tel transistor, ainsi qu'un dispositif électronique intégrant un tel transistor. Enfin, il porte aussi sur un procédé de fabrication d'un tel transistor et d'une telle mémoire. Certaines utilisations des mémoires programmables électriquement imposent des fortes contraintes en terme d'espace disponible, comme dans le cas d'une implémentation sur une carte à microprocesseur, aussi dénommée carte à puce, voire sur tout dispositif à circuit intégré sur plaquette de semi-conducteur. Dans ces utilisations exigeantes, il est courant d'utiliser des mémoires FLASH, qui présentent l'avantage d'une structure très simple et d'une grande compacité, permettant d'atteindre une capacité de stockage importante sur une surface réduite. Les figures 1 à 4 représentent ainsi un exemple d'architecture classique d'une mémoire flash de l'état de la technique. Une telle mémoire comprend une multitude de transistors MOS à grille flottante, répartis en lignes et colonnes dans un plan x-y, selon une structure de circuits intégrés sur un substrat en général en silicium. La figure 1 représente ainsi en vue de dessus une partie d'une telle mémoire. La coupe Y-Y', représentée sur la figure 2, montre l'architecture d'une colonne comprenant plusieurs transistors alignés dans une direction y. On distingue une succession de contacts 2, reliés électriquement à des zones dopées 3 dans le substrat 1 de type silicium, formant successivement des drains et sources de transistors. Entre ces contacts 2 sont disposés deux éléments plans en matériau conducteur, isolés l'un de l'autre et du substrat 1, qui forment respectivement une grille flottante 4 et une grille de contrôle 5 des transistors. La mémoire flash comprend une succession de colonnes identiques, telles que celle décrite ci-dessus. Entre chacune de ces colonnes, elle comprend des colonnes isolantes, telles que représentées par la figure 3 en coupe Z-Z'. Une couche isolante 6 est disposée en partie supérieure du substrat 1. Les couches conductrices 7 déposées pour former la grille de contrôle 5 des transistors, qui s'étendent de manière continue dans la direction x, apparaissent en relief sur cette vue en coupe Z-Z'. La figure 4 représente l'architecture d'une ligne de la mémoire, s'étendant dans la direction x, en coupe X-X' au niveau d'une couche conductrice 7. On distingue les différents éléments isolants 6 qui séparent les colonnes comprenant les transistors, ainsi que la couche conductrice continue 7 qui s'étend sur toute la ligne. Cette couche forme les grilles de contrôle 5 des transistors, au-dessus d"une première couche conductrice 4 qui forme la grille flottante des transistors. En remarque, ces couches conductrices 4, 5 sont séparées par des couches isolantes non représentées sur cette figure. La figure 5 représente plus précisément un transistor 10 MOS à grille flottante d'une telle mémoire de l'état de la technique, dans une coupe moins schématique par un plan xz correspondant à la vue de la figure 4. Ce transistor 10 comprend un substrat 1 de type P, des régions de source (S) et de drain (D) de type N non visibles, une grille flottante 4 et une grille de contrôle 5. La grille flottante 4 et la grille de contrôle 5 sont généralement en polysilicium (silicium polycristallin). La grille de contrôle 5 et les régions de source et de drain sont pourvues de contacts électriques s'étendant verticalement, non représentés. La grille flottante 4 est isolée électriquement du substrat 1 et de la grille de contrôle 5 par un matériau diélectrique isolant 8. La programmation de tels transistors s'effectue en présence d'un courant drain-source élevé et fait appel à un mécanisme d'injection de charges électriques dans la grille flottante 4 appelé "injection de porteurs chauds". La différence de potentiel drain-source fait apparaître un courant entre la région de drain et la région de source, correspondant à un flux d'électrons circulant en sens inverse entre la région de source et la région de drain. Les électrons acquièrent une énergie cinétique importante, ce qui génère des porteurs chauds, dont une partie d'entre eux franchit la barrière de potentiel du matériau diélectrique 8 et pénètre dans la grille flottante 4, où elle reste piégée. L'effacement s'effectue par contre de manière statique, par effet tunnel (ou effet Fowler-Nordheim), en appliquant aux transistors des tensions de polarisation qui extraient les charges piégées dans la grille flottante, avec une circulation de courant négligeable entre le drain et la source. Les charges électriques piégées dans la grille flottante 4 modifient la tension de seuil du transistor. Cette tension de seuil peut ensuite être mesurée par un amplificateur de lecture dont la sortie fournit une valeur logique, 0 ou 1, selon que le transistor est dans l'état programmé, c'est-à-dire que des électrons sont présents dans la grille flottante, ou non (l'état non programmé étant appelé état effacé). La performance d'une telle structure de transistor dépend notamment d'un facteur de couplage entre les deux zones conductrices formant la grille flottante 4 et la grille de contrôle 5. Dans la pratique, une longueur L1 minimale de grille flottante est utilisée, pour atteindre une performance recherchée. Une mémoire telle que représentée comprend une multitude de transistors juxtaposés selon un pas constant de longueur L2, comme représenté sur la figure 5. L'encombrement global de la mémoire dépend donc naturellement de cette longueur minimale L1. Une mémoire Flash se compose de n X m cellules organisées en lignes et colonnes, chacune se trouvant à l'intersection d'une ligne de mots et d'une ligne de bit. Chaque cellule comprend un transistor à grille flottante tel que décrit précédemment, ayant sa grille de contrôle connectée à une ligne de mot, son drain D connecté à une ligne de bit. Il existe un besoin permanent de réduire l'encombrement d'un transistor tel que décrit pour atteindre une réduction de l'encombrement d'une mémoire et de tout dispositif électronique de type circuit intégré comprenant un tel transistor. Ainsi, l'objet de l'invention est de proposer un transistor à encombrement réduit, conservant toutefois une performance électrique sensiblement équivalente aux solutions de l'état de la technique. A cet effet, l'invention repose sur un transistor comprenant des régions de source et de drain dans un substrat, et au moins une grille en matériau conducteur située de manière isolée au-dessus du substrat, caractérisé en ce que la grille présente une surface non plane avec au moins une partie à composante non nulle dans une direction perpendiculaire au substrat. Le transistor peut être un transistor MOS à injection de porteurs chauds comprenant une grille de contrôle et une grille flottante et la grille flottante peut présenter une surface non plane avec une composante dans une direction perpendiculaire au substrat. Le transistor peut comprendre une grille comprenant au moins une branche orientée dans une direction sensiblement perpendiculaire au substrat. Cette grille peut présenter une section en forme de U. Elle peut être recouverte sur toute sa surface supérieure d'une couche isolante de type ONO. Elle peut présenter une largeur inférieure ou égale à 0,1 pm. L'invention porte aussi sur une mémoire non volatile programmable électriquement, caractérisée en ce qu'elle comprend des cellules mémoires connectées à des lignes de mot et à des lignes de bits, et en ce qu'elle comprend plusieurs cellules consistant en au moins un transistor tel que décrit précédemment. La mémoire peut être de type FLASH ou EEPROM. L'invention porte aussi sur un dispositif électronique caractérisé en ce qu'il comprend au moins un circuit intégré comprenant au moins un transistor tel 15 que décrit précédemment. Le dispositif électronique peut être une carte à puce avec ou sans contact. L'invention porte aussi sur un procédé de fabrication d'un transistor, 20 comprenant la formation de régions de source et de drain dans un substrat, caractérisé en ce qu'il comprend les étapes suivantes : - Formation d'une couche intermédiaire au-dessus du substrat présentant au moins un relief ; - Dépôt d'une couche conductrice non plane sur la couche 25 intermédiaire, une partie de cette couche conductrice formant une grille du transistor avec une surface non plane présentant une composante non nulle dans une direction dans une direction perpendiculaire au substrat. Le procédé de fabrication d'un transistor peut comprendre la formation de reliefs isolants de section rectangulaire sensiblement superposés à des zones d'isolation s'étendant dans le substrat. Le procédé de fabrication d'un transistor peut comprendre une étape de dépôt d'une couche d'oxyde au-dessus de la couche conductrice non plane puis une étape de désoxydation partielle pour former des espaceurs ou une étape de polissage mécanochimique pour retirer au moins partiellement l'oxyde, puis peut comprendre une étape de gravure ciblée de la couche conductrice pour obtenir la suppression de la partie de la couche conductrice non plane positionnée au sommet d'au moins un relief, puis une étape de désoxydation induisant le retrait d'au moins une partie du matériau formant le(s) relief(s), de sorte à maintenir au moins une branche de la couche conductrice esseulée présentant une composante non nulle dans une direction perpendiculaire au substrat. Le procédé de fabrication d'un transistor peut comprendre une étape ultérieure consistant à recouvrir la couche conductrice non plane d'une couche d'isolation de type ONO puis consistant à recouvrir l'ensemble d'une seconde couche en matériau conducteur pour former une grille de contrôle du transistor, isolée de la couche conductrice formant la grille flottante du transistor. L'invention porte aussi sur un procédé de fabrication d'une mémoire programmable électriquement caractérisé en ce qu'il comprend la mise en oeuvre du procédé de fabrication d'un transistor tel que décrit précédemment, pour fabriquer plusieurs cellules de la mémoire, et en ce qu'il comprend le dépôt d'une couche conductrice non plane au-dessus d'au moins une couche isolante intermédiaire sur toute la largeur d'une partie de la mémoire. Ces objets, caractéristiques et avantages de la présente invention seront exposés en détail dans la description suivante d'un mode d'exécution particulier fait à titre non-limitatif en relation avec les figures jointes parmi lesquelles : La figure 1 représente schématiquement une vue de dessus d'une partie de mémoire flash selon un état de la technique. Les figures 2 à 4 représentent respectivement les coupes Y-Y', Z-Z' et X-X' de la partie de mémoire flash selon l'état de la technique. La figure 5 représente schématiquement une vue en coupe d'un ensemble de transistors d'une telle mémoire flash selon l'état de la technique. La figure 6 représente schématiquement une vue en coupe d'un ensemble de transistors selon un mode de réalisation de l'invention. Les figures 7 à 16 représentent différentes étapes d'un procédé de fabrication d'un transistor selon le mode de réalisation de l'invention. Les figures 17 et 18 illustrent une variante du procédé de fabrication d'un transistor selon le mode de réalisation de l'invention. La figure 6 représente schématiquement un transistor 20 selon un mode de réalisation de l'invention. Il est agencé sur un substrat 21 entre deux zones d'isolation 26. Il comprend une grille flottante 24, séparée du substrat 1 par un élément isolant appelé tunnel 27, et séparé d'une grille de contrôle 25 par une couche isolante 29. Les deux grilles flottante 24 et de contrôle 25 peuvent être en silicium polycristallin, comme dans l'état de la technique. Selon un élément essentiel de l'invention, la grille flottante 24 n'est pas plane mais comprend des branches qui s'étendent dans la direction sensiblement verticale z. Elle présente une forme en U dans cette section dans un plan xz. Cette géométrie lui permet de présenter une surface active, coopérant avec la grille de contrôle 25, suffisamment importante, sans trop s'étendre dans un plan horizontal xy, ce qui permet finalement d'obtenir un facteur de couplage important avec un encombrement réduit. En effet, la largeur L3 occupée par cette grille de transistor est inférieure à celle des solutions de l'état de la technique pour une même performance, ou permet d'obtenir une performance accrue pour une même largeur. En remarque, il est possible de choisir une largeur L3 inférieure ou égale à 0,1 pm. Cette longueur L3 étant réduite, le pas L4 de répartition des différents transistors dans la direction x est aussi réduit, comme représenté sur la figure 6. En remarque, les mêmes dimensions peuvent être conservées dans la direction horizontale perpendiculaire y. On note que la tension résultante sur la grille flottante du transistor est en première approximation proportionnelle au rapport des capacités en regard du transistor, et devient maximale si la capacité formée autour de la couche isolante 29 est la plus grande possible. Comme cette capacité est liée à la surface de la grille et donc à sa longueur, il est avantageux d'augmenter au mieux cette longueur. La solution retenue présente donc l'avantage d'augmenter cette longueur, et finalement d'améliorer la performance électrique du transistor et/ou de réduire son encombrement. Naturellement, d'autres variantes de réalisations sont envisageables sans sortir du concept précédent. En effet, la grille flottante 24 peut présenter toute autre forme, dès lors qu'elle n'est pas complètement plane, horizontale, mais présente au moins une partie orientée dans une direction avec une composante verticale non nulle, pour atteindre un effet similaire. Notamment, il est avantageux que cette forme présente une ou plusieurs 2 98063 8 9 branches verticale(s) ou sensiblement verticale(s) pour réduire au mieux son encombrement horizontal. Les figures 7 à 16 représentent les étapes d'un procédé de fabrication d'un 5 circuit intégré, par exemple pour fabriquer une mémoire Flash, sur la base de transistors tels que celui représenté sur la figure 6. Le procédé comprend comme point de départ un substrat 21 de type plaque de silicium, représenté sur la figure 7. 10 Ensuite, le procédé comprend une étape de fabrication de zones d'isolation 26, par exemple par tranchées peu profondes, aussi connues par sa dénomination anglo-saxonne de STI pour « Shallow Trench Isolation ». Cette étape consiste à déposer un oxyde d'isolation dans des tranchées 15 préalablement gravées dans le substrat 21, pour finalement obtenir les zones d'isolation 26. Ensuite, le procédé comprend l'ajout d'une couche 31 d'oxyde isolante sur la surface du substrat 21, incorporant des zones de nitride 32, pour atteindre le résultat représenté par la figure 8. 20 Une étape de polissage mécanochimique, simplement appelée CMP, permet le retrait de la partie d'oxyde au-dessus des zones de nitride 32, pour atteindre le résultat représenté sur la figure 9. Enfin, ces zones de nitride 32 sont supprimées, par une méthode classique, et la couche 31 isolante restante, qui présente des reliefs 30 de section sensiblement 25 rectangulaire au-dessus des zones d'isolation 26, est recouverte d'une fine couche conductrice 33, par exemple en silicium polycristallin, pour atteindre le résultat représenté sur la figure 10. Cette couche conductrice 33 s'étend ainsi sur toute la largeur de la partie de mémoire, et présente une surface non plane, formant des créneaux à espacement régulier. 30 2 98063 8 10 Les figures 11 à 16 représentent une première variante de ce procédé de fabrication. Seule une partie réduite entre deux zones d'isolation 26 est représentée, pour une raison de clarté des figures. Toutefois, le procédé qui va être décrit est naturellement appliqué à toute la partie de mémoire, à tous 5 ses transistors. La figure 11 correspond au résultat atteint et explicité ci- dessus en référence à la figure 10. Ensuite, la partie supérieure du transistor est recouverte d'une couche d'oxyde 34, comme illustré par la figure 12, qui est ensuite gravée pour 10 atteindre la forme restreinte de la figure 13, sur laquelle des espaceurs 35 ont été formés pour permettre des implantations et dopage dans le substrat 21 sans nuire au reste de la structure, protégé par les espaceurs 35. Une gravure ciblée du polycristallin permet le retrait de la partie de la couche 15 conductrice 33 positionnée au sommet des reliefs isolants 30, comme représenté sur la figure 14. Ensuite, un retrait d'oxyde permet de supprimer les espaceurs 35 et l'oxyde dans les reliefs 30 qui se trouvait sous la couche de polycristallin qui a été 20 retirée, pour atteindre le résultat représenté sur la figure 15. Les fines branches de la couche conductrice 33, destinées à former la grille flottante 24 du transistor, sont ensuite recouvertes d'un matériau isolant, par exemple de l'Oxyde Nitrure Oxyde (ONO), pour former la couche isolante 25 29, comme représenté par la figure 16, avant l'ajout d'une seconde zone conductrice formant la grille de contrôle 25, par exemple de même en polysilicium, pour atteindre la forme finale représentée par la figure 6. Les figures 17 et 18 représentent une variante de réalisation, de manière 30 alternative aux figures 13 et 14 décrites précédemment. La couche d'oxyde 34 ajoutée pour former les espaceurs 35 peut en effet être partiellement retirée par une gravure particulière, pour obtenir le résultat représenté sur la figure 17, qui ne comprend plus que de l'oxyde dans une zone 35 située entre les branches verticales de la couche conductrice 33. Ensuite, une gravure ciblée du polycristallin permet le retrait de la partie de la couche conductrice 33 positionnée au sommet des reliefs 30 isolants, comme représenté sur la figure 18, de manière similaire à l'étape liée à la figure 14. Il est ensuite possible de passer du résultat de la figure 18 à celui de la figure 15 par retrait d'oxyde, pour finalement atteindre le même transistor. Les matériaux cités précédemment l'ont été à titre d'exemples, et il est possible de reproduire le concept décrit précédemment avec d'autres matériaux, et en adaptant les étapes de fabrication à ces autres matériaux. De plus, le procédé qui a été décrit ci-dessus est appliqué à un transistor MOS à grille flottante d'une structure de mémoire Flash. Toutefois, il est envisageable d'utiliser ce concept pour former d'autres types de transistors et d'autres types de mémoires, comme par exemple des mémoires utilisant le principe de l'effet Fowler-Nordheim pour les opérations de programmation et d'écriture.20 REVENDICATIONS: 1. Transistor comprenant des régions de source et de drain dans un substrat (21), et au moins une grille (24) en matériau conducteur située de manière isolée au-dessus du substrat (21), caractérisé en ce que la grille présente une surface non plane avec au moins une partie à composante non nulle dans une direction perpendiculaire au substrat (21). Transistor selon la revendication précédente, caractérisé en ce qu'il est un transistor MOS à injection de porteurs chauds comprenant une grille de contrôle (25) et une grille flottante (24) et en ce que la grille flottante (24) présente une surface non plane avec une composante dans une direction perpendiculaire au substrat (21). Transistor selon l'une des revendications précédentes, caractérisé en ce qu'il comprend une grille comprenant au moins une branche orientée dans une direction sensiblement perpendiculaire au substrat (21). Transistor selon la revendication précédente, caractérisé en ce qu'il comprend une grille présentant une section en forme de U. Transistor selon l'une des revendications précédentes, caractérisé en ce que sa grille (25) non plane est recouverte sur toute sa surface supérieure d'une couche isolante (29) de type ONO. Transistor selon l'une des revendications précédentes, caractérisé en ce que sa grille (25) non plane présente une largeur (L3) inférieure ou égale à 0,1 pm. 10 2. 15 3. 204. 5. 25 6. 307. Mémoire non volatile programmable électriquement, caractérisée en ce qu'elle comprend des cellules mémoires connectées à des lignes de mot et à des lignes de bits, et en ce qu'elle comprend plusieurs cellules consistant en au moins un transistor selon l'une des revendications précédentes. 8. Mémoire selon la revendication précédente, caractérisée en ce qu'elle est de type FLASH ou EEPROM. 9. Dispositif électronique caractérisé en ce qu'il comprend au moins un circuit intégré comprenant au moins un transistor selon l'une des revendications 1 à 6. 10. Dispositif électronique selon la revendication précédente, caractérisé en ce qu'il est une carte à puce avec ou sans contact. 11. Procédé de fabrication d'un transistor, comprenant la formation de régions de source et de drain dans un substrat (21), caractérisé en ce qu'il comprend les étapes suivantes : - Formation d'une couche (31) intermédiaire au-dessus du substrat (21) présentant au moins un relief (30) ; - Dépôt d'une couche conductrice (33) non plane sur la couche intermédiaire (31), une partie de cette couche conductrice (33) formant une grille (25) du transistor avec une surface non plane présentant une composante non nulle dans une direction dans une direction perpendiculaire au substrat (21). 12. Procédé de fabrication d'un transistor selon la revendication précédente, caractérisé en ce qu'il comprend la formation de reliefs (30) isolants de section rectangulaire sensiblement superposés à des zones d'isolation (26) s'étendant dans le substrat (21).13. Procédé de fabrication d'un transistor selon la revendication 11 ou 12, caractérisé en ce qu'il comprend une étape de dépôt d'une couche d'oxyde (34) au-dessus de la couche conductrice (33) non plane puis une étape de désoxydation partielle pour former des espaceurs (35) ou une étape de polissage mécanochimique pour retirer au moins partiellement l'oxyde, puis en ce qu'il comprend une étape de gravure ciblée de la couche conductrice (33) pour obtenir la suppression de la partie de la couche conductrice (33) non plane positionnée au sommet d'au moins un relief (30), puis une étape de désoxydation induisant le retrait d'au moins une partie du matériau formant le(s) relief(s) (30), de sorte à maintenir au moins une branche de la couche conductrice (33) esseulée présentant une composante non nulle dans une direction perpendiculaire au substrat (21). 14. Procédé de fabrication d'un transistor selon la revendication précédente, caractérisé en ce qu'il comprend une étape ultérieure consistant à recouvrir la couche conductrice (33) non plane d'une couche d'isolation (29) de type ONO puis consistant à recouvrir l'ensemble d'une seconde couche en matériau conducteur pour former une grille de contrôle (25) du transistor, isolée de la couche conductrice (33) formant la grille flottante (25) du transistor. 15. Procédé de fabrication d'une mémoire programmable électriquement caractérisé en ce qu'il comprend la mise en oeuvre du procédé de fabrication d'un transistor selon l'une des revendications 11 à 14, pour fabriquer plusieurs cellules de la mémoire, et en ce qu'il comprend le dépôt d'une couche conductrice (33) non plane au-dessus d'au moins une couche isolante intermédiaire (31) sur toute la largeur d'une partie de la mémoire.