FR 2985854 A1 20130719 FR 1250506 A 20120118 B11-5681FR 1 Procédé de fabrication d'un circuit intégré dans une technologie réduite par rapport à une technologie native, et circuit intégré correspondant L'invention concerne les circuits intégrés, et plus particulièrement leur fabrication dans une technologie réduite par rapport à une technologie native. Une réduction technologique est un moyen de réduire les coûts liés à une plateforme technologique en minimisant la charge de travail des concepteurs. Ainsi, une réduction technologique de 10% permet un gain d'environ 20% sur l'encombrement surfacique total de la puce sur laquelle sont réalisés les circuits intégrés. A titre d'exemple, la version réduite de la technologie CMOS 120 nanomètres est une technologie CMOS 110 nanomètres. Une solution classiquement utilisée pour réaliser, dans une technologie réduite, un circuit intégré conçu dans une technologie native, consiste à appliquer une réduction homothétique homogène vers la version technologique réduite sur l'ensemble du circuit intégré. Cependant, une telle technique conduit in fine à des transistors réalisés ayant des performances différentes par rapport aux transistors correspondants conçus dans la technologie native. Selon un mode de mise en oeuvre et de réalisation, il est proposé d'appliquer une réduction technologique permettant d'obtenir des transistors réalisés ayant des performances électriques comparables à celles des transistors correspondants conçus dans la technologie native. Il est notamment proposé de réaliser des transistors de taille minimale, capables d'offrir des performances semblables en termes de vitesse et de courant, par rapport aux transistors correspondants dont ils sont issus dans la technologie native, et ce tout en ne modifiant pas la plateforme technologique de conception. Selon un aspect, il est proposé un procédé de fabrication d'un circuit intégré comportant une conception du circuit intégré et une réalisation technologique du circuit intégré dans et/ou sur un substrat. Selon une caractéristique générale de cet aspect, ladite conception du circuit intégré est effectuée à partir d'une bibliothèque de composants définis dans une technologie native ayant une version technologique réduite associée ; ladite réalisation technologique comprend une réalisation du circuit intégré dans ladite version technologique réduite, cette réalisation incluant au moins une première compensation dimensionnelle appliquée à la longueur réduite de canal et à la largeur réduite de canal de chaque transistor issu d'un transistor, dit minimum, conçu dans la technologie native, et ayant dans cette technologie native une longueur initiale de canal égale à une longueur minimale pour la technologie native, et une largeur initiale de canal égale à une largeur minimale pour ladite technologie native, de façon à obtenir in fine un transistor réalisé ayant une longueur de canal égale à une précision près à ladite longueur initiale de canal et une largeur de canal égale à une précision près à ladite largeur initiale de canal. Dans la technologie native, un transistor minimum présente en général une longueur de canal, c'est-à-dire une distance source-drain sous la grille, égale à la finesse de gravure de la technologie. Ainsi, pour une technologie native de 180 nanomètres, la longueur minimale de canal d'un transistor est égale à 180 nanomètres. Par ailleurs, outre une longueur de canal minimale, un transistor minimum présente également une largeur de canal minimale. Ainsi, dans la technologie 180 nanomètres, cette largeur minimale de canal est égale à 260 nanomètres. Ainsi, la compensation dimensionnelle, en longueur et en largeur, appliquée sur le canal d'un transistor minimum, permet d'obtenir les mêmes performances en termes de vitesse et de courant que celles du transistor minimum correspondant dont est issu le transistor réalisé et dimensionnellement compensé. Chaque transistor comprend une région de substrat électriquement active située dans le substrat et, au dessus du substrat, une région de grille incluant une zone de grille électriquement active située au dessus de la région active de substrat. Et, selon un mode de mise en oeuvre, la première compensation dimensionnelle appliquée à la longueur réduite de canal comprend un élargissement de ladite zone réduite de grille électriquement active et ladite première compensation dimensionnelle appliquée à la largeur réduite de canal comprend un élargissement de portion réduite de région électriquement active de substrat située sous ladite zone de grille électriquement active. Outre la compensation dimensionnelle appliquée à un transistor minimum, il est avantageusement prévu que ladite réalisation technologique comprenne en outre une deuxième compensation dimensionnelle appliquée à la longueur réduite de canal et à la largeur réduite de canal de chaque transistor issu d'un transistor différent d'un transistor minimum dans la technologie native, conduisant in fine pour chaque transistor réalisé issu d'un transistor différent d'un transistor minimum dans la technologie native, à une longueur de canal supérieure à sa longueur réduite, et à une largeur de canal supérieure à sa largeur réduite. Bien qu'il soit possible, pour un transistor issu d'un transistor différent d'un transistor minimum, d'appliquer une compensation dimensionnelle sur la largeur réduite de canal et sur la longueur réduite de canal, de façon à obtenir in fine une longueur de canal et une largeur de canal identiques à celles du transistor correspondant dans la technologie native, il est préférable, pour des raisons de simplification notamment, d'appliquer à chaque transistor différent d'un transistor minimum, la même compensation dimensionnelle que celle qui est appliquée au transistor minimum. Cela évite notamment de calculer une compensation dimensionnelle pour chaque type de transistor. En d'autres termes, selon un mode de mise en oeuvre dans lequel ladite première compensation dimensionnelle (appliquée au transistor minimum) comprend une détermination d'une première correction de longueur de canal et une première correction de largeur de canal, la deuxième compensation dimensionnelle (appliquée à un transistor différent d'un transistor minimum) comprend, pour chaque transistor issu d'un transistor différent d'un transistor minimum dans la technologie native, une augmentation de la longueur réduite de canal de ladite première correction de longueur de canal, et une augmentation de la largeur réduite de canal de ladite première correction de largeur de canal. Bien qu'une compensation dimensionnelle appliquée uniquement à la longueur et à la largeur de canal soit suffisante pour améliorer les performances des transistors dans la technologie réduite, il est possible, notamment pour des raisons de simplification de masque, d'appliquer également une compensation dimensionnelle sur la partie restante de la région de grille. En d'autres termes, selon un mode de mise en oeuvre, dans lequel chaque transistor comprend une région de substrat électriquement active située dans le substrat et, au dessus du substrat, une région de grille incluant une zone de grille électriquement active située au dessus de ladite région électriquement active de substrat, et une zone restante, ladite réalisation technologique comprend en outre une troisième compensation dimensionnelle comportant une augmentation des dimensions de ladite zone restante de la région de grille. Par ailleurs, afin de prendre en compte les désalignements éventuels de masques, il est préférable que ladite réalisation technologique comprenne en outre un élargissement de la région de substrat électriquement active à l'extérieur de la région de canal. De façon à respecter plus aisément les distances requises pour l'espacement entre les zones de prise de contact et les bords de zones actives par exemple, il est prévu que ladite réalisation technologique comprenne en outre, selon un mode de mise en oeuvre, une quatrième compensation dimensionnelle appliquée aux zones de prise de contact sur des régions électriquement actives, cette quatrième compensation dimensionnelle comportant une réduction dimensionnelle de ces zones de prise de contact, plus importante que la réduction homothétique correspondant au passage de la technologie native à la technologie réduite. Selon un autre aspect, il est proposé un circuit intégré, réalisé dans et/ou sur un substrat dans une version technologique réduite d'une technologie native et comportant des transistors ayant tous une longueur de canal au moins égale à une précision près à une longueur minimale pour ladite technologie native et une largeur de canal au moins égale à une précision près à une largeur minimale pour ladite technologie native. Selon un mode de réalisation, chaque transistor comprend une région de substrat électriquement active située dans le substrat et, au dessus du substrat, une région de grille incluant une zone de grille électriquement active située au dessus de ladite région électriquement active de substrat, et certains au moins des transistors comprennent une zone de grille ayant dans le sens de la longueur du canal une dimension plus importante que celle de la portion de région de grille adjacente à ladite zone de grille, et une région de substrat électriquement active ayant sous ladite zone de grille et dans le sens de la largeur de canal, une dimension plus importante que celle d'une portion de cette région de substrat située à l'extérieur de la zone de grille. Selon un mode de réalisation, certains au moins des transistors comprennent une région de grille ayant dans la zone de grille et dans une portion de région de grille adjacente à ladite zone de grille, une même dimension comptée dans le sens de la longueur du canal. Selon un mode de réalisation, chaque transistor comporte un élargissement de la région de substrat électriquement active à l'extérieur de la région de canal. Selon un mode de réalisation, le circuit comprend des zones de prise de contact sur des régions électriquement actives ayant une surface plus petite que celle obtenue par la réduction homothétique correspondant au passage de la technologie native à la technologie réduite. D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de mise en oeuvre et de réalisation, nullement limitatifs, et des dessins annexés sur lesquels : les figures 1 à 8 illustrent schématiquement différents modes de mise en oeuvre et de réalisation de l'invention. Sur la figure 1, la référence CIN désigne un circuit intégré conçu et réalisé dans une technologie native, par exemple une technologie 120 nanomètres. La référence CIR désigne le même circuit intégré conçu avec des composants issus de la technologie native, mais réalisé dans une technologie réduite de la technologie native, par exemple la technologie 110 nanomètres. A cet égard, on voit que si Xn et Yn désignent les dimensions dans le plan du circuit CIN, les dimensions Xr et Yr du circuit CIR sont obtenues en appliquant une réduction homothétique de 10%, ce qui conduit in fine à une surface occupée par le circuit CIR réduite d'environ 20% par rapport à la surface occupée par le circuit intégré CIN. Cela étant, comme illustré sur la figure 2, outre cette réduction homothétique, il est prévu d' effectuer une compensation dimensionnelle d'au moins la région de canal d'au moins certains transistors du circuit intégré. Plus précisément, la conception 21 du circuit intégré est effectuée à partir d'une bibliothèque 22 de composants définis dans la technologie native, cette technologie native ayant une version technologique réduite associée. Et, la réalisation technologique 23 du circuit intégré dans la technologie réduite comprend au moins une première compensation dimensionnelle 230 appliquée sur la région de canal de chaque transistor TMR issu d'un transistor, dit « minimum », TMN dans la technologie native. Un transistor minimum dans la technologie native est un transistor dont la largeur W de canal et la longueur L de canal correspondent à des valeurs minimales, ou critiques, dans la technologie native. De façon classique et connue, la longueur minimale de canal d'un transistor minimum est égale à la finesse de gravure dans la technologie correspondante. Et, de par cette compensation dimensionnelle 230 appliquée sur un transistor TMR, on obtient in fine dans le circuit intégré CIR réalisé dans la technologie réduite, un transistor réalisé TMRS ayant une région de canal agrandie. Plus précisément, la longueur de canal du transistor TMRS ainsi réalisée est égale à une précision près, liée notamment aux étapes de réalisation technologiques, à la longueur initiale de canal du transistor minimum TMN et ayant une largeur de canal égale à une précision près à ladite largeur initiale de canal du transistor TMN. Sur la figure 3, on a représenté très schématiquement un transistor minimum TMN dans la technologie native. De façon classique, ce transistor TMN est réalisé dans et sur un substrat semiconducteur SB. Ce transistor TMN possède, au sein du substrat SB, une région électriquement active de substrat RZB, entourée par une région isolante RIS, par exemple du type tranchée peu profonde (STI : « Shallow Trench Insolation »). La région électriquement active de substrat RZB comporte les régions de source et de drain du transistor. Le transistor TMN comporte également, de façon classique, une région de grille RG, par exemple en polysilicium, comportant au dessus de la région RZB de substrat une zone de grille électriquement active ZG. Le reste de la région de grille RG est ici appelée plus simplement « zone restante de grille » ZRG. Cette zone restante de grille permet notamment la prise de contact sur la région de grille. La région de canal du transistor TMN se situe sous la zone de grille ZG, et cette région de canal du transistor TMN a une largeur initiale Wi, qui est une largeur minimale dans la technologie native, et une longueur initiale Li qui est une longueur minimale dans la technologie native. En appliquant une réduction homothétique de façon à passer à la technologie réduite, on obtient alors un transistor réduit TMRD dont la région de canal a une largeur Wr et une longueur Lr. Ces valeurs Wr et Lr sont respectivement égales à 90% de Wi et Li. L'écart AW sur la largeur de canal est égal à Wi-Wr et l'écart de longueur AL est égal à Li-Lr. La figure 4 illustre en trait mixte le transistor TMN et en trait plein le transistor TMRS finalement réalisé (avec compensation dimensionnelle) dans la technologie réduite. Comme expliqué ci-avant, le transistor TMRS, se distingue du transistor TMRD de la figure 3 par le fait que la région de canal RCN est dimensionnellement agrandie. Plus précisément, comme illustré sur la figure 4, on ajuste les différents masques permettant la réalisation du transistor TMRS de façon à ce que la largeur Wc de la région de canal RCN soit égale à Wr+AW, et à ce que la longueur Lc de la région de canal RCN soit égale à Lr+AL. On retrouve donc bien à une précision près la longueur initiale et la largeur initiale de la région de canal du transistor minimum TMN dont est issu le transistor TMRS. Les performances du transistor TMRS, en termes notamment de vitesse et de courant, sont ainsi sensiblement égales à celles du transistor correspondant dans la technologie native. Sur la figure 4, on remarque que la compensation dimensionnelle a été uniquement appliquée sur la région de canal RCN. Cette compensation dimensionnelle s'est traduite par un élargissement local de la région RZB, et par un élargissement local de la zone de grille ZG. Cependant, le reste de la région de substrat RZB n'a pas été compensé dimensionnellement, et conserve les dimensions du transistor TMRD. Il en est de même pour la zone restante de grille ZRG. En variante, comme illustré sur la figure 5, il est possible d'appliquer également une compensation dimensionnelle sur la zone restante de grille ZRG de façon à augmenter ses dimensions. Plus précisément, les dimensions de cette zone restante de grille ZRG sont augmentées de AL et de AW de façon à retrouver les dimensions de la zone restante de grille du transistor TMN. Bien entendu, la longueur de canal Lc et la largeur de canal Wc sont inchangées par rapport aux valeurs de la figure 4. Un tel mode de réalisation simplifie, en particulier, la réalisation des masques. Le transistor TMRS illustré dans le mode de réalisation de la figure 6 diffère du transistor TMRS de la figure 5 par le fait que la région électriquement active de substrat RZB présente un élargissement ELZ à l'extérieur de la région de canal RCN. Cet élargissement ELZ s'étend sur une longueur AL2 et permet de prendre en compte des désalignements éventuels de masques. L'homme du métier saura ajuster la valeur de AL2 en fonction notamment de la technologie utilisée. Aussi, à titre indicatif, pour une largeur de grille compensée de 180 nanomètres, on choisira AL2 par exemple de l'ordre de 60 nanomètres Même si la compensation dimensionnelle s'applique en priorité aux transistors minimums, car ce sont eux dont le rapport W/L est le plus critique vis-à-vis des performances du transistor, on peut également appliquer une compensation dimensionnelle à tout autre transistor différent d'un transistor minimum de façon à se rapprocher des performances de ces mêmes transistors dans la technologie native. Ceci est illustré sur la figure 7. Sur cette figure, la référence TN désigne un transistor conçu dans la technologie native, la référence TRD le transistor réduit après application du facteur homothétique de réduction, et le transistor TRS désigne le transistor ayant subi une compensation dimensionnelle par rapport au transistor TRD. On voit, sur cette figure 7, que la compensation dimensionnelle a été appliquée dans cet exemple non seulement à la région de canal RCN mais également à la zone restante de grille ZRG avec en outre un élargissement ELZ de la région active de substrat RZB à l'extérieur de la région de canal. Bien qu'il soit possible de calculer une compensation dimensionnelle spécifique pour ce transistor de façon à retrouver des dimensions de région de canal correspondant à celles de la région de canal du transistor dans la technologie native, il est plus simple d'appliquer pour tous les transistors différents d'un transistor minimum, la correction de largeur de canal AW et la correction de longueur de canal AL calculées pour un transistor minimum. Ainsi, pour ce transistor TRS réalisé in fine, la largeur Wc de canal est égale à la largeur réduite Wr augmentée de la correction AW. De même, la longueur Lc de canal est égale à la longueur réduite Lr augmentée de la correction de longueur AL. De ce fait, les valeurs Wc et Lc sont respectivement plus faibles que les valeurs initiales Wi et Li du canal du transistor TN. Ainsi, le circuit intégré réalisé dans et/ou sur le substrat SB dans la version technologique réduite, comporte des transistors ayant tous une longueur de canal au moins égale à une précision près à une longueur minimale pour ladite technologie native et une largeur de canal au moins égale à une précision près à une largeur minimale pour ladite technologie native. Il est également possible, notamment pour maintenir des distances suffisantes entre les zones de prise de contact et les bords de zones actives par exemple, que le circuit intégré comprenne des zones de prise de contact sur des régions électriquement actives ayant une surface plus petite que celle obtenue par la réduction homothétique correspondant au passage de la technologie native à la technologie réduite. Ceci est illustré schématiquement sur la figure 8. Sur cette figure, la référence TN désigne un transistor dans la technologie native, la référence TRD le transistor réduit après application du facteur de réduction homothétique et le référence TRS désigne le transistor réalisé in fine dans la technologie réduite. La référence ZN désigne une zone de prise de contact, par exemple une zone siliciurée, dans la technologie native, la référence ZRD désigne cette même zone de prise de contact après application du facteur de réduction homothétique et la référence ZRS désigne la zone de contact réalisée in fine pour le transistor TRS. On voit donc que cette zone ZRS a une surface plus faible que la zone ZRD. Ainsi, par exemple, dans une technologie native CMOS 0,18 micron, la zone ZN présente un côté de 160 nanomètres. Après application d'un facteur de réduction homothétique de 10% de façon à passer dans la technologie réduite, la zone de contact ZRD aurait un côté de longueur 144 nanomètres. Cependant, le côté de la zone ZRS finalement réalisée est de 120 nanomètres. L'obtention des fichiers de masques pour chaque niveau de circuit intégré est réalisée de façon classique et connue en soi. Plus précisément, lors de la conception, le circuit intégré est, comme on l'a indiqué ci-avant, élaboré à partir d'une bibliothèque de composants définis dans la technologie native. On élabore ainsi, de façon classique et connue en soi, un fichier initial, par exemple un fichier au format GDSII, représentatif de la structure électronique du circuit intégré. Ce fichier initial est par exemple obtenu avec des outils classiques de conception tels que ceux commercialisés par la société américaine CADENCE. On élabore ensuite à partir du fichier initial un deuxième fichier, par exemple également dans un format GDSII, représentatif du contenu de tous les niveaux du circuit intégré, et ce dans la technologie réduite avec les différentes compensations dimensionnelles évoquées ci avant. Les données de ce deuxième fichier représentent des données de masques avant correction dimensionnelle, linéaire ou de type OPC, et sont obtenues de façon classique à partir du fichier initial par un outil de conversion classique et connu, par exemple un outil commercialisé par la société MENTOR GRAPHICS sous la dénomination « calibre ». A cet égard, on paramètre l'outil calibre de façon à appliquer lors de cette opération un facteur homothétique de réduction de 0,9 pour passer de la technologie native à la technologie réduite et de façon à appliquer également les différentes compensations dimensionnelles mentionnées ci avant. Puis, on applique sur ce deuxième fichier, des post-traitements classiques comportant notamment des corrections optiques de proximité (OPC). On obtient finalement des fichiers masques finaux pour chaque niveau de circuit intégré. Le circuit intégré est ensuite fabriqué de façon classique à partir des masques physiques écrits par le fournisseur de masques avec les fichiers masques finaux. REVENDICATIONS1. Procédé de fabrication d'un circuit intégré comportant une conception (21) du circuit intégré, et une réalisation technologique (23) du circuit intégré dans et/ou sur un substrat, caractérisé en ce que ladite conception (21) du circuit intégré est effectuée à partir d'une bibliothèque de composants (22) définis dans une technologie native ayant une version technologique réduite associée, et ladite réalisation technologique (23) comprend une réalisation du circuit intégré dans ladite version technologique réduite incluant au moins une première compensation dimensionnelle (230) appliquée à la longueur réduite de canal et à la largeur réduite de canal de chaque transistor (TMR) issu d'un transistor, dit « minimum » (TMN), conçu dans la technologie native et ayant dans cette technologie native une longueur initiale de canal égale à une longueur minimale pour ladite technologie native et une largeur initiale de canal égale à une largeur minimale pour ladite technologie native, de façon à obtenir in fine un transistor réalisé (TMRS) ayant une longueur de canal égale à une précision près à ladite longueur initiale de canal et une largeur de canal égale à une précision près à ladite largeur initiale de canal. 2. Procédé selon la revendication 1, dans lequel chaque transistor comprend une région de substrat électriquement active (RZB) située dans le substrat (SB) et, au dessus du substrat, une région de grille (RG) incluant une zone de grille électriquement active (ZG) située au dessus de ladite région électriquement active de substrat, et ladite première compensation dimensionnelle (230) appliquée à la longueur réduite de canal comprend un élargissement de ladite zone réduite de grille électriquement active et ladite première compensation dimensionnelle (230) appliquée à la largeur réduite de canal comprend un élargissement de la portion réduite de région électriquement active de substrat située sous ladite zone de grille électriquement active. 3. Procédé selon la revendication 1 ou 2, dans lequel ladite réalisation technologique comprend en outre une deuxièmecompensation dimensionnelle appliquée à la longueur réduite de canal et à la largeur réduite de canal de chaque transistor (TRD) issu d'un transistor (TN) différent d'un transistor minimum dans la technologie native, conduisant in fine pour chaque transistor réalisé (TRS) issu d'un transistor différent d'un transistor minimum dans la technologie native à une longueur de canal supérieure à sa longueur réduite et à une largeur de canal supérieure à sa largeur réduite. 4. Procédé selon la revendication 3, dans lequel ladite première compensation dimensionnelle comprend une détermination d'une première correction de longueur de canal (AL) et d'une première correction de largeur de canal (AW), et ladite deuxième compensation dimensionnelle comprend pour chaque transistor issu d'un transistor différent d'un transistor minimum dans la technologie native, une augmentation de la longueur réduite de canal de ladite première correction de longueur de canal et une augmentation de la largeur réduite de canal de ladite première correction de largeur de canal. 5. Procédé selon l'une des revendications précédentes, dans lequel chaque transistor comprend une région de substrat électriquement active située dans le substrat et, au dessus du substrat, une région de grille incluant une zone de grille électriquement active située au dessus de ladite région électriquement active de substrat et une zone restante, et ladite réalisation technologique comprend en outre une troisième compensation dimensionnelle comportant une augmentation des dimensions de ladite zone restante (ZRG) de la région de grille. 6. Procédé selon l'une des revendications précédentes, dans lequel chaque transistor comprend une région de substrat électriquement active située dans le substrat et, au dessus du substrat, une région de grille incluant une zone de grille électriquement active située au dessus de ladite région électriquement active de substrat, et ladite réalisation technologique comprend un élargissement (ELZ) de la région de substrat électriquement active à l'extérieur de la région de canal. 7. Procédé selon l'une des revendications précédentes, dans lequel ladite réalisation technologique comprend en outre une quatrième compensation dimensionnelle appliquée aux zones de prise de contact sur des régions électriquement actives et comportant une réduction dimensionnelle de ces zones de prises de contact (ZRS) plus importante que la réduction homothétique correspondant au passage de la technologie native à la technologie réduite. 8. Circuit intégré, réalisé dans et/ou sur un substrat dans une version technologique réduite d'une technologie native et comportant des transistors (TRS) ayant tous une longueur de canal au moins égale à une précision près à une longueur minimale pour ladite technologie native et une largeur de canal au moins égale à une précision près à une largeur minimale pour ladite technologie native. 9. Circuit selon la revendication 8, dans lequel chaque transistor comprend une région de substrat électriquement active (RZB) située dans le substrat et, au dessus du substrat, une région de grille (RG) incluant une zone de grille électriquement active (ZG) située au dessus de ladite région électriquement active de substrat, et certains au moins des transistors comprennent une zone de grille (ZG) ayant dans le sens de la longueur du canal une dimension plus importante que celle de la portion de région de grille adjacente à ladite zone de grille, et une région de substrat électriquement active (RZB) ayant sous ladite zone de grille et dans le sens de la largeur de canal, une dimension plus importante que celle d'une portion de cette région de substrat située à l'extérieur de la zone de grille. 10. Circuit selon la revendication la revendication 8, dans lequel chaque transistor comprend une région de substrat électriquement active située dans le substrat et, au dessus du substrat, une région de grille incluant une zone de grille électriquement active située au dessus de ladite région électriquement active de substrat, et certains au moins des transistors comprennent une région de grille ayant dans la zone de grille (ZG) et dans une portion de région de grille (RG) adjacente à ladite zone de grille, une même dimension comptée dans le sens de la longueur du canal. 11. Circuit selon l'une des revendications 9 ou 10, dans lequel chaque transistor comporte un élargissement (ELZ) de la région de substrat électriquement active à l'extérieur de la région de canal. 12. Circuit selon l'une des revendications 8 à 11, comprenant des zones de prise de contact (ZRS) sur des régions électriquement actives ayant une surface plus petite que celle obtenue par la réduction homothétique correspondant au passage de la technologie native à la technologie réduite.