FR 2980035 A1 20130315 FR 1157997 A 20110908 CIRCUIT INTEGRE REALISE EN SOI COMPRENANT DES CELLULES ADJACENTES DE DIFFERENTS TYPES L'invention concerne les circuits intégrés, et en particulier les circuits intégrés réalisés sur un substrat de type silicium sur isolant (SOI). La technologie SOI consiste à séparer une fine couche de silicium (quelques nanomètres) sur un substrat en silicium par une couche d'isolant relativement épaisse (quelques dizaines de nanomètres en règle générale). Dans la plupart des circuits intégrés avancés, les blocs mémoire embarqués représentent plus de la moitié de la surface totale du circuit. Dans le futur, il est attendu que les blocs mémoire dépassent plus de 70% de la surface totale du circuit. La surface de la cellule mémoire joue donc un rôle primordial dans la course à la miniaturisation. Pendant de nombreuses années, le gain en densité d'intégration a été obtenu en réduisant les différentes dimensions des transistors (dits Front End en langue anglaise), des contacts (dits Middle End en langue anglaise) et des métaux (dits Back End en langue anglaise), ce qui a permis d'intégrer de plus en plus de cellules mémoires sur une surface donnée de substrat. La diminution de certaines dimensions au niveau des transistors a entraîné l'apparition d'effets physiques parasites qui deviennent non négligeables (variation de dopants, effets canaux cours...) et affectent la miniaturisation. De nouveaux matériaux ont donc fait leur apparition ainsi que de nouvelles architectures de transistors afin de compenser ces effets parasites. Cependant, l'utilisation de nouveaux matériaux et/ou de nouvelles architectures se traduit généralement par des difficultés de réalisation et/ou des problèmes de fiabilité du circuit intégré. De la même manière, l'utilisation d'un nouveau type de transistor entraîne des problèmes en termes de portabilité et de compatibilité des circuits déjà existants ainsi que des techniques circuits utilisées pour améliorer les performances. Les circuits intégrés réalisés en technologie SOI présentent un certain nombre d'avantages. De tels circuits présentent généralement une plus faible consommation électrique en statique et en dynamique pour des performances équivalentes, grâce à un meilleur contrôle électrostatique du canal par la grille. Du fait d'un canal non dopé, les dispersions des caractéristiques électriques sont également plus faibles. De tels circuits induisent également des capacités parasites plus faibles, qui permettent d'améliorer la vitesse de commutation. De plus, le phénomène de déclenchement parasite (latchup en langue anglaise) rencontré par les transistors CMOS en technologie Bulk peut être évité au profit de la robustesse de fonctionnement, du fait de la présence de la couche d'oxyde isolante. De tels circuits s'avèrent donc particulièrement adaptés pour des applications de type SOC. On constate également que les circuits intégrés SOI sont moins sensibles aux effets des radiations ionisantes et s'avèrent ainsi plus fiables dans des applications où de telles radiations peuvent induire des problèmes de fonctionnement, notamment dans des applications spatiales. Les circuits intégrés SOI peuvent notamment comprendre des mémoires vives de type SRAM ou des portes logiques. La réalisation des circuits intégrés SOI reste en outre relativement semblable à celle de la technologie Bulk. La réduction de la consommation statique de portes logiques tout en augmentant leur vitesse de basculement fait l'objet de nombreuses recherches. Certains circuits intégrés en cours de développement intègrent à la fois des portes logiques à faible consommation et des portes logiques à vitesse de basculement élevée. Pour générer ces deux types de portes logiques sur un même circuit intégré, on choisit des portes logiques à accès rapide ou des portes logiques à faible consommation dans des bibliothèques de portes logiques. En technologie Bulk, la modulation du niveau de tension de seuil de transistors de même type est effectuée en différenciant le niveau de dopage de leur canal. Cependant, en technologie FDSOI (pour Fully Depleted Silicium On Insulator en langue anglaise, désignant du silicium sur isolant totalement déplété), le dopage du canal est quasiment nul. Ainsi, le niveau de dopage du canal des transistors ne peut donc pas présenter de variations importantes sans perdre les avantages associés, ce qui empêche de différencier les tensions de seuil en jouant sur ce dopage. Les tensions de seuils en technologie FDSOI à canal non dopé sont ainsi déterminées essentiellement par le travail de sortie de la grille. Un travail de sortie légèrement en dessous du milieu de la bande interdite (midgap), dit de type N, pour les nMOS, est généralement souhaité pour obtenir des tensions de seuil entre 0.2 et 0.5V. De manière symétrique, un travail de sortie légèrement au dessus du milieu de la bande interdite (midgap), dit de type P, pour les pMOS, est généralement souhaité pour obtenir des tensions de seuil entre -0.2 et -0.5V. Afin de disposer de tensions de seuil distinctes pour différents transistors en technologie FDSOI, il est également connu d'utiliser un plan de masse polarisé disposé entre une couche d'oxyde isolante mince et le substrat de silicium. En jouant sur le dopage des plans de masse et sur leur polarisation, on peut définir une gamme de tensions de seuil pour les différents transistors. On pourra ainsi disposer de transistors à faible tension de seuil dits LVT, de transistors à haute tension de seuil dits HVT et de transistors à tension de seuil moyenne dits SVT. Pour certaines fonctions du circuit, il est possible de réunir dans une même zone des transistors d'un même type, par exemple des transistors LVT ou des transistors HVT. Cependant, certaines fonctions du circuit nécessitent d'accoler des transistors de types différents, avec des plans de masse présentant des polarisations différentes. La conception de telles fonctions du circuit s'avère alors relativement délicate, car des contraintes de conception supplémentaires doivent être prises en compte. Les figures 1 a à 1c fournissent un exemple de couples de transistors nMOS et pMOS de différents types, respectivement HVT, SVT et LVT. La figure la représente un exemple d'un couple de transistors nMOS 1nH et pMOS 1pH de type HVT. Les transistors 1nH et 1pH sont réalisés en technologie SOI. Les transistors 1nH et 1pH sont réalisés sur une couche de substrat de silicium 101H. Les transistors 1nH et 1 pH comprennent des couches isolantes enterrées respectives 103nH et 103pH, séparées de la couche de substrat 101H par l'intermédiaire de plans de masse respectifs 102nH et 102pH et de caissons 112nH et 112pH. Les couches isolantes 103nH et 103pH sont surmontées par une couche active de silicium. La couche active de silicium du transistor 1nH comporte une source, un canal 104nH et un drain. La couche active de silicium du transistor 1 pH comporte une source, un canal 104pH et un drain. Les plans de masse 102nH et 102pH permettent d'améliorer le contrôle électrostatique du transistor en limitant la pénétration des champs électriques générés par le drain et la source sous le canal 104nH ou 104pH. La réduction du couplage électrostatique latéral réduit les effets canaux courts et limite l'effet de déplétion par le drain DIBL. Les canaux 104nH et 104pH sont recouverts respectivement par des couches d'oxyde de grille 105nH et 105pH. Les oxydes de grille 105nH et 105pH sont surmontés par des empilements de grille respectifs comprenant des couches métalliques 108nH et 108pH et des couches de polysilicium 111nH et 111pH. Les empilements sont délimités latéralement par des espaceurs 110nH et 110pH. Des tranchées d'isolation 106H, 107H et 109H sont placées autour des transistors 1nH et 1 pH. Pour obtenir des transistors de type HVT, le plan de masse 102nH présente un dopage de type P et une polarisation à la masse, et le plan de masse 102pH présente un dopage de type N et une polarisation à Vdd et on utilise des couches isolantes BOX 103nH et 103pH fines (d'une épaisseur typiquement comprise entre 10 et 50nm). Le plan de masse 102nH pourra également être polarisé à une tension comprise entre Gnds (avec Gnds une tension inférieure à la tension de masse Gnd) et Vdd/2. Le plan de masse 102pH pourra également être polarisé à une tension comprise entre Vdd/2 (avec Vdd une tension de niveau haut) et VddH (avec VddH>Vdd). Les caissons 112nH et 112pH présentent des dopages respectifs de type P et de type N. La polarisation des plans de masse 102nH et 102pH se fait par l'intermédiaire des caissons 112nH et 112pH respectivement. La figure lb représente un exemple d'un couple de transistors nMOS 1nS et pMOS 1 pS de type SVT. Les transistors 1nS et 1 pS présentent sensiblement la même structure que les transistors 1nH et 1pH : ils sont réalisés sur une couche de substrat de silicium 101S, comprennent des couches isolantes enterrées respectives 103nS et 103pS, séparées de la couche de substrat 101 H par l'intermédiaire de plans de masse respectifs 102nS et 102pS et de caissons 112nS et 112pS. Les couches isolantes 103nS et 103pS sont surmontées par une couche active de silicium. La couche active de silicium du transistor 1nS comporte une source, un canal 104nS et un drain. La couche active de silicium du transistor 1 pS comporte une source, un canal 104pS et un drain. Les canaux 104nS et 104pS sont recouverts respectivement par des couches d'oxyde de grille 105nS et 105pS. Les oxydes de grille 105nS et 105pS sont surmontés par des empilements de grille respectifs comprenant des couches métalliques 108nS et 108pS et des couches de polysilicium 111nS et 111pS. Les empilements sont délimités latéralement par des espaceurs 110nS et 110pS. Des tranchées d'isolation 106S, 107S et 109S sont placées autour des transistors 1nS et 1 pS. Pour obtenir des transistors de type SVT, le plan de masse 102nS présente un dopage de type N et une polarisation à la masse, et le plan de masse 102pS présente un dopage de type P et une polarisation à Vdd, et on utilise des couches isolantes BOX 103nS et 103pS fines. Le plan de masse 102nH pourra également être polarisé à une tension comprise entre Gnds (avec Gnds La figure 1 c représente un exemple d'un couple de transistors nMOS 1 nL et pMOS 1pL de type LVT. Les transistors 1 nL et 1pL présentent sensiblement la même structure que les transistors 1nH et 1pH : ils sont réalisés sur une couche de substrat de silicium 101L, comprennent des couches isolantes enterrées respectives 103nL et 103pL, séparées de la couche de substrat 101H par l'intermédiaire de plans de masse respectifs 102nL et 102pL et de caissons 112nL et 112pL. Les couches isolantes 103nL et 103pL sont surmontées par une couche active de silicium. La couche active de silicium du transistor 1nL comporte une source, un canal 104nL et un drain. La couche active de silicium du transistor 1pL comporte une source, un canal 104pL et un drain. Les canaux 104nL et 104pL sont recouverts respectivement par des couches d'oxyde de grille 105nL et 105pL. Les oxydes de grille 105nL et 105pL sont surmontés par des empilements de grille respectifs comprenant des couches métalliques 108nL et 108pL et des couches de polysilicium 111nL et 111pL. Les empilements sont délimités latéralement par des espaceurs 110nL et 110pL. Des tranchées d'isolation 106L, 107L et 109L sont placées autour des transistors 1 nL et 1pL. Pour obtenir des transistors de type LVT, le plan de masse 102nL présente un dopage de type N et une polarisation à Vdd, et le plan de masse 102pL présente un dopage de type P et une polarisation à la masse, et on utilise des couches isolantes BOX 103nL et 103pL fines. Le plan de masse 102nH pourra également être polarisé à une tension comprise entre Vdd/2 et VddH. Le plan de masse 102pH pourra également être polarisé à une tension comprise entre Gnds et Vdd/2. Les caissons 112nL et 112pL présentent des dopages respectifs de type N et de type P. La polarisation des plans de masse 102nL et 102pL se fait par l'intermédiaire des caissons 112nL et 112pL respectivement. On peut également intégrer différents matériaux de grille pour ces transistors pour moduler les tensions de seuil des différents transistors. On peut pour cela utiliser différents types de dopage dans les couches de polysilicium, réaliser différents types de couches de polysilicium ou utiliser différents matériaux dans les couches métalliques de façon à obtenir des grilles avec des travaux de sortie distincts. Ces solutions techniques permettent de réaliser une spécialisation des transistors dans les portes logiques et les cellules mémoire du circuit intégré. Les caractéristiques des circuits intégrés conçus peuvent ainsi être plus 25 spécifiquement définies. Le processus d'implantation des dopants dans le substrat aboutit à des variations indésirables de concentration en bordure d'implantations, induisant un dopage indésirable du canal des transistors. Aux échelles des circuits intégrés utilisés, ces variations se manifestent par des effets dits WPE (well proximity 30 effect) non négligeables qui affectent la fiabilité et le rendement de fabrication de tels circuits. L'utilisation de différents matériaux de grille a par ailleurs des conséquences non négligeables sur la complexité du processus de fabrication et sur son rendement, et ce d'autant plus que le circuit intégré présente une densité importante. 35 L'invention vise à résoudre un ou plusieurs de ces inconvénients. L'invention porte ainsi sur un circuit intégré comprenant un substrat semiconducteur, et comprenant : -des portes logiques comportant des transistors de type FDSOI ménagés 40 sur ledit substrat dont au moins un premier transistor comportant une grille comportant un premier travail de sortie et dont au moins un deuxième transistor comporte une grille comportant un deuxième travail de sortie distinct du premier ; -une mémoire incluant des cellules mémoires, chaque cellule mémoire comportant des transistors de type FDSOI dont : -au moins un troisième transistor est de type nMOS et comporte une grille présentant un troisième travail de sortie, le troisième transistor comportant une couche isolante enterrée et un plan de masse séparant la couche isolante enterrée dudit substrat, et -au moins un quatrième transistor est de type pMOS et comporte une grille présentant ledit troisième travail de sortie, le quatrième transistor comportant une couche isolante enterrée et un plan de masse séparant la couche isolante enterrée dudit substrat, les plans de masse des troisième et quatrième transistors présentant un même dopage et les plans de masse des troisième et quatrième transistors étant ménagés dans un même caisson séparant ces plans de masse dudit substrat, les plan de masse des troisième et quatrième transistors étant adaptés à être polarisés de la même manière. Selon une variante, ledit caisson est un caisson à dopage de type P, ledit caisson étant séparé du substrat par l'intermédiaire d'un caisson enterré profond à dopage de type N. Selon encore une variante, les premier et deuxième transistors comportent une couche isolante enterrée et un plan de masse respectif séparant la couche isolante enterrée dudit substrat, le type de dopage des plans de masse des premier et deuxième transistors étant distinct. Selon une autre variante, les premier et deuxième transistors comportent 25 une couche isolante enterrée et un plan de masse respectif séparant la couche isolante enterrée dudit substrat, la polarisation des plans de masse des premier et deuxième transistors étant distincte. Selon encore une autre variante, la couche isolante enterrée des troisième et quatrième transistors présente une épaisseur inférieur à 50nm. 30 Selon une variante, le troisième travail de sortie est sensiblement identique au premier ou au deuxième travail de sortie. Selon une variante, les grilles respectives des premier à quatrième transistors incluent une couche de polysilicium, la grille présentant le premier travail de sortie ayant un dopage d'un premier type, la grille présentant le 35 deuxième travail de sortie ayant un dopage d'un deuxième type opposé au premier type, et la grille présentant le troisième travail de sortie ayant un dopage du premier ou du deuxième type. Selon encore une variante, chaque cellule mémoire comporte en outre des cinquième et sixième transistors FDSOI : 40 -le cinquième transistor étant de type nMOS et comportant une grille présentant le troisième travail de sortie, le cinquième transistor comportant une couche isolante enterrée et un plan de masse séparant la couche isolante enterrée dudit substrat ; -le sixième transistor étant de type pMOS et comportant une grille présentant le troisième travail de sortie, le sixième transistor comportant une 5 couche isolante enterrée et un plan de masse séparant la couche isolante enterrée dudit substrat. Selon une variante, la mémoire est de type SRAM. Selon encore une variante, le circuit intégré comprend un circuit de polarisation des plans de masse des troisième et quatrième transistors, ledit 10 circuit de polarisation étant configuré pour modifier dynamiquement la polarisation appliquée sur les plans de masse des troisième et quatrième transistors. Selon encore une autre variante, les plans de masse de l'ensemble des transistors des cellules mémoire sont réalisés dans un même caisson. 15 D'autres caractéristiques et avantages de l'invention ressortiront clairement de la description qui en est faite ci-après, à titre indicatif et nullement limitatif, en référence aux dessins annexés, dans lesquels : -les figures 1 a à 1c sont des vues en coupe de couples de transistors 20 FDSOI de différents types selon l'art antérieur ; -la figure 2 est une représentation schématique d'une cellule mémoire ; -la figure 3 est un schéma électrique d'un premier exemple de cellule mémoire de type 6T ; -la figure 4 est une vue en coupe d'un transistor nMOS et d'un transistor 25 pMOS accolés dans une première variante de mémoire 6T ; -la figure 5 est une vue en coupe d'un transistor nMOS et d'un transistor pMOS accolés dans une deuxième variante de mémoire 6T ; -la figure 6 est une vue en coupe d'un transistor nMOS et d'un transistor pMOS accolés dans une troisième variante de mémoire 6T ; 30 -la figure 7 est une vue en coupe d'un transistor nMOS et d'un transistor pMOS accolés dans une quatrième variante de mémoire 6T ; -la figure 8 est une vue en coupe d'un transistor nMOS et d'un transistor pMOS accolés dans une cinquième variante de mémoire 6T ; -les figures 9 à 11 illustrent un exemple de disposition de transistors de 35 portes logiques présentant différentes tensions de seuil, en jouant sur les travaux de sortie de leur grille ; -les figures 12 à 14 sont des diagrammes illustrant les performances d'une cellule mémoire en fonction de la polarisation du plan de masse ; -la figure 15 est un diagramme illustrant les possibilités de contrôle d'une 40 cellule mémoire en mode lecture/écriture ; -la figure 16 est un diagramme illustrant l'accroissement des courants de lecture par ajustement des tensions de seuil par polarisation des plans de masse, dans un cas particulier ; -la figure 17 est un schéma électrique d'un exemple de cellule mémoire 5 de type 8T. Comme illustré à la figure 2, une cellule mémoire SRAM se compose de deux inverseurs Inv1 et Inv2 connectés en configuration bascule bistable et de deux transistors d'accès MAT et MAF connectés à des lignes de bits BLT et 10 BLF. Les transistors d'accès MAT et MAF sont commandés par une ligne de mot WL. Les exigences auxquelles doit répondre la cellule mémoire sont : une stabilité suffisante garantissant le fonctionnement de la cellule lors des opérations de lecture, écriture ou rétention ; un courant de conduction maximal pour accroître la rapidité d'accès à la 15 cellule; une taille de cellule minimale pour accroître la densité d'intégration ; et un courant de rétention minimal pour réduire la consommation électrique en statique. 20 La figure 3 est un schéma électrique d'un exemple de cellule mémoire 4 de type 6T d'un circuit intégré selon l'invention. La cellule mémoire 4 de la figure 3 est destinée à optimiser la consommation électrique, avec un rendement et des fonctionnalités améliorés en diminuant les sources de dispersions, en permettant un contrôle dynamique simplifié des tensions de polarisation, sur une 25 large plage. De façon connue en soi, la cellule mémoire 4 comprend deux transistors d'accès MAL et MAR de type nMOS, deux transistors de conduction MDL et MDR de type nMOS et deux transistors de charge MLL et MLR de type pMOS. Les transistors de conduction MDL et MDR et les transistors de charge MLL et MLR sont connectés de façon connue en soi pour former une bascule 30 bistable présentant des noeuds de stockage L et R. Les noeuds de stockage L et R sont sélectivement raccordés à la tension Vdd respectivement par l'intermédiaire des transistors de charge MLL et MLR. Les noeuds de stockage L et R sont sélectivement raccordés à la masse respectivement par l'intermédiaire des transistors de conduction MDL et MDR. Les noeuds de stockage L et R sont 35 sélectivement raccordés aux lignes de bit BLL et BLR respectivement par l'intermédiaire des transistors d'accès MAL et MAR. La grille des transistors d'accès MAL et MAR est connectée à une ligne de mot WL. La grille du transistor de charge MLL et la grille du transistor de conduction MDL sont connectées au noeud de stockage R. La grille du transistor de charge MLR et la grille du 40 transistor de conduction MDR sont connectées au noeud de stockage L. L'utilisation des transistors d'accès MAL et MAR de type nMOS permet théoriquement un accès rapide aux noeuds de stockage de la cellule mémoire 4 par comparaison à des transistors pMOS de surface identique. Les transistors nMOS MAL et MDL sont réalisés sur une couche isolante BOX et surplombent un plan de masse. Les transistors nMOS MAR et MDR sont 5 réalisés sur une couche isolante BOX fine surplombant un autre plan de masse. Les transistors de charge MLF et MLR de type pMOS sont réalisés sur la couche isolante BOX et surplombent un plan de masse. Le dopage des plans de masse des transistors de la cellule mémoire 4 est identique. La polarisation de ces plans de masse est également identique. Dans cet exemple, les plans de masse 10 des transistors sont tous connectés au potentiel de masse. Dans les différentes variantes illustrées par la suite, différents dopages et différentes polarisations de ces plans de masse vont être détaillés. La figure 4 représente un exemple d'un transistor nMOS 1 n et d'un 15 transistor pMOS 1 p accolés dans la cellule mémoire 4 de la figure 3. Les transistors 1 n et lp sont réalisés en technologie FDSOI. Les transistors 1 n et lp sont réalisés sur une couche de substrat de silicium 101. Les transistors 1 n et 1 p comprennent des couches isolantes enterrées respectives 103n et 103p, séparées de la couche de substrat 101 par l'intermédiaire de plans de masse 20 respectifs 102n et 102p dopés P et d'un caisson 112 dopé P. Les couches isolantes enterrées 103n et 103p sont en pratique formées dans une même couche isolante s'étendant à l'aplomb du substrat 101. Les couches isolantes 103n et 103p sont surmontées par une couche active de silicium. La couche active de silicium du transistor 1 n comporte une source dopée N, un canal 104n 25 et un drain dopé N. La couche active de silicium du transistor lp comporte une source dopée P, un canal 104p et un drain dopé P. Les plans de masse 102n et 102p permettent d'améliorer le contrôle électrostatique du transistor en limitant la pénétration des champs électriques générés par le drain et la source sous le canal 104n ou 104p. La réduction du couplage électrostatique latéral réduit les 30 effets canaux courts et limite l'effet de déplétion par le drain DIBL. Les canaux 104n et 104p sont recouverts respectivement par des couches d'oxyde de grille 105n et 105p. Les oxydes de grille 105n et 105p sont surmontés par des empilements de grille respectifs comprenant des couches métalliques 108n et 108p et des couches de polysilicium 111n et 111p. Les empilements sont 35 délimités latéralement par des espaceurs 110n et 110p. Des tranchées d'isolation 106a à 106e sont placées autour des transistors ln et lp. Les couches isolantes enterrées 103n et 103p présentent une épaisseur dite ultra-fine, typiquement comprise entre 10 et 50nm. Les plans de masse 102n et 102p présentent un même dopage de type P. Les plans de masse 102n 40 et 102p sont polarisés à la masse par l'intermédiaire du caisson 112. Bien que tous les transistors de la cellule 4 ne soient pas illustrés, tous ces transistors comportent des plans de masse à dopage de type P, et à polarisation à la masse (cette polarisation pouvant cependant être ajustée sur une très large plage par exemple entre -vdd et vdd). De plus, tous les transistors de la cellule 4 sont ménagés à l'aplomb du même caisson 112. Par ailleurs, tous les transistors de la cellule 4 comportent une même composition de grille. En l'occurrence, la composition des couches métalliques, des couches de polysilicium et des couches d'oxydes de grille des transistors de la cellule 4 est identique. Pour des grilles configurées pour présenter un travail de sortie de type N 10 (c'est-à-dire un travail de sortie plus bas que le travail de sortie du silicium, par exemple 4,45eV) : -les transistors nMOS sont de type VTL (c'est-à-dire que leur tension de seuil est plus faible par rapport à un même transistor pourvu d'une grille midgap) ; 15 -les transistors pMOS sont de type VTH (c'est-à-dire que leur tension de seuil est plus élevée par rapport à un même transistor pourvu d'une grille midgap), Du fait de l'utilisation d'une même composition de grille et d'un même 20 dopage de plan de masse des transistors de la cellule mémoire 4, le rendement de fabrication de telles cellules avec une très grande densité peut être très élevé, les effets de proximité (WPE) et le facteur de défaillance du aux processus doubles grilles étant éliminés dans ces cellules (suppression des coins croisés : nMOS lent / pMOS rapide ou nMOS rapide / pMOS lent). 25 Par ailleurs, du fait d'une polarisation unique des plans de masse de ces transistors, le contrôle de la tension de seuil par la variation de cette polarisation s'avère particulièrement simple. La cellule 4 présente en outre : -une grande stabilité en rétention car les tensions de seuil des transistors 30 sont ajustables par la polarisation des plans de masse, ce qui permet d'équilibrer les tensions de seuil ; -un meilleur compromis SNM-WM (pour Static Noise Margin et Write Margin en langue anglaise) car les tensions de seuil des transistors sont ajustables par la polarisation des plans de masse ; 35 -une plage de fonctionnement augmentée grâce à l'ajustement des tensions de seuil par les plans de masse. Sur le même substrat de silicium 101, un bloc logique comporte des portes logiques ménagées dans le circuit intégré selon l'invention. Ces portes 40 logiques sont avantageusement conçues pour satisfaire aux exigences de conception de pouvoir disposer de différentes caractéristiques électriques (vitesse de consommation ou faible consommation électrique par exemple). Les transistors de ces portes logiques sont également de type FDSOI et comportent différents travaux de sortie pour permettre de disposer de tensions de seuil à des niveaux souhaités. Certains transistors des portes logiques pourront ainsi comporter des grilles présentant un travail de sortie de type midgap en langue anglaise (dont le travail de sortie se situe au milieu du travail de sortie du silicium, soit environ 4,65 eV), des grilles présentant un travail de sortie de type P (travail de sortie supérieur au travail de sortie du silicium, soit par exemple de 4,85 eV) et/ou des grilles présentant un travail de sortie de type N (travail de sortie inférieur au travail de sortie du silicium, soit par exemple de 4,45 eV). Une porte logique comportera généralement des transistors présentant des tensions de seuil similaires, par exemple pour favoriser une faible consommation ou favoriser une commutation rapide. Différentes portes logiques pourront présenter des transistors à tensions de seuil distinctes en fonction des propriétés électriques souhaitées. Pour un nMOS : -l'utilisation d'une grille présentant un travail de sortie de type P permet 20 d'augmenter la valeur minimale et la valeur maximale de la plage de tension de seuil en fonction de la polarisation, par rapport à un même transistor à grille de type midgap ; -l'utilisation d'une grille présentant un travail de sortie de type N permet de réduire la valeur minimale et la valeur maximale de la plage de tension de 25 seuil en fonction de la polarisation du plan de masse, par rapport à un même transistor à grille de type midgap. Pour un pMOS : -l'utilisation d'une grille présentant un travail de sortie de type N permet 30 d'augmenter la valeur minimale et la valeur maximale de la plage de tension de seuil en fonction de la polarisation, par rapport à un même transistor à grille de type midgap ; -l'utilisation d'une grille présentant un travail de sortie de type P permet de réduire la valeur minimale et la valeur maximale de la plage de tension de 35 seuil en fonction de la polarisation du plan de masse, par rapport à un même transistor à grille de type midgap. De tels transistors sont avantageusement combinés pour former des circuits intégrant des portes logiques avec une très grande densité. La formation 40 de portes logiques implique l'association de nMOS et de pMOS accolés. Lorsque l'on souhaite accoler des portes logiques munies de transistors à tensions de seuil distinctes, on dispose les nMOS et les pMOS selon des rangées alternées. Pour accoler un couple nMOS/pMOS à tension de seuil VTH à un couple nMOS/pMOS à tension de seuil VTL avec des couches isolantes ultra-minces et des plans de masse polarisés, on peut réaliser des caissons n et p selon un motif en damier pour appliquer une polarisation appropriée sur chaque plan de masse. La figure 9 illustre schématiquement une partie de circuit intégré comprenant des transistors à différentes tensions de seuil pour la formation de portes logiques. A titre d'exemple, si l'on considère que le matériau de grille a plus d'incidence que le dopage du plan de masse sur la tension de seuil, dans cette structure, les transistors nMOS sont disposés selon une rangée, et les transistors pMOS sont disposés selon une rangée accolée. Les transistors nMOS correspondent aux références 203 (HVT), 207 (VTS), 219 (VTL) et 223 (SHVT pour tension de seuil fortement relevée), illustrés en coupe à la figure 10. Les transistors pMOS correspondent aux références 205 (HVT), 213 (VTS), 221 (VTL) et 224 (SHVT), illustrés en coupe à la figure 11. Une telle structure permet de réaliser un même caisson dopé P (P-w) sous forme de bande sous une rangée de nMOS et de lui appliquer une polarisation commune, par exemple à la masse. Une telle structure permet également de réaliser un même caisson dopé N (N-w) sous forme de bande sous une rangée de pMOS et de lui appliquer une polarisation commune, par exemple à Vdd. La densité d'intégration des transistors peut ainsi être optimisée en limitant l'utilisation des tranchées d'isolation. Gp-p désigne un plan de masse à dopage de type P. Gp-n désigne un plan de masse à dopage de type N. Ga-n désigne une grille à travail de sortie de type N. Ga-p désigne une grille à travail de sortie de type P. La contrainte de densité d'intégration étant généralement moindre sur les portes logiques, l'utilisation d'un plus grand nombre de paramètres technologiques, tels que la composition de grille ou le dopage des plans de masse, induit des effets WPE relativement réduits et les portes logiques sont donc plus robustes et donc moins sensibles. Ainsi, l'invention permet étonnamment de réaliser les choix de performances souhaités pour les portes logiques et d'obtenir en outre des cellules mémoires à la fois fiables et performantes malgré l'abandon de certains facteurs de modulation de la tension de seuil, sans altérer le rendement de production du circuit intégré. Pour simplifier le processus de fabrication, la composition des grilles de transistors des cellules mémoire 4 sera avantageusement identique à la composition de la grille de certains transistors des portes logiques.40 La figure 5 représente une deuxième variante des transistors de la cellule mémoire 4. Un transistor nMOS 1 n et un transistor pMOS lp sont accolés dans la cellule mémoire 4. Les transistors 1 n et 1 p sont réalisés en technologie FDSOI. Les transistors 1 n et lp présentent sensiblement la même structure que les transistors de la cellule mémoire de la figure 4. Dans cette variante, le caisson dopé P 112 est séparé du substrat 101 par l'intermédiaire d'un caisson enterré profond 121 de type N (désigné par le terme deep N-well en langue anglaise). Le caisson 121 est polarisé à Vdd. Des tranchées de séparation 106a et 106f délimitent latéralement ce caisson 121. Le caisson 121 et sa polarisation permettent d'assurer une isolation du caisson 112 par rapport à d'autres caissons dopés P. Ainsi, une polarisation spécifique peut être appliqué au caisson 112 de la cellule mémoire 4, indépendamment de la polarisation d'autres caissons dopés P adjacents. Le caisson 112 pourra par exemple être polarisé à une tension souhaitée comprise entre -Vdd et la tension du caisson 121 (+Vdd en l'occurrence). Du fait de l'utilisation d'une même composition de grille et d'un même dopage de plan de masse des transistors de la cellule mémoire 4, le rendement de fabrication de telles cellules avec une très grande densité peut être très élevé, le facteur de défaillance du aux processus doubles grilles étant éliminé dans ces cellules ainsi que la suppression des effets de proximité des caissons (WPE). Par ailleurs, du fait d'une polarisation unique des plans de masse de ces 25 transistors, le contrôle de la tension de seuil par la variation de cette polarisation s'avère particulièrement simple. La cellule 4 présente en outre : -une grande stabilité en rétention car les tensions de seuil des transistors sont ajustables par la polarisation des plans de masse, ce qui permet 30 d'équilibrer les tensions de seuil ; -un meilleur compromis SNM-WM car les tensions de seuil des transistors sont ajustables par la polarisation des plans de masse ; -une plage de fonctionnement augmentée grâce à l'ajustement des tensions de seuil par les plans de masse. 35 La figure 6 représente une troisième variante des transistors de la cellule mémoire 4. Un transistor nMOS 1 n et un transistor pMOS lp sont accolés dans la cellule mémoire 4. Les transistors 1 n et 1 p sont réalisés en technologie FDSOI. Les transistors 1 n et lp comprennent des couches isolantes enterrées 40 respectives 103n et 103p, séparées de la couche de substrat 101 par l'intermédiaire de plans de masse respectifs 102n et 102p dopés P et d'un caisson 112 dopé N. Les couches isolantes 103n et 103p sont surmontées par une couche active de silicium, de structure identique à celle des première et deuxième variantes. Les couches isolantes enterrées 103n et 103p présentent une épaisseur 5 dite ultra-fine, typiquement comprise entre 10 et 50nm. Les plans de masse 102n et 102p présentent un même dopage de type P. Les plans de masse 102n et 102p sont polarisés par l'intermédiaire du caisson 112. Bien que tous les transistors de la cellule 4 ne soient pas illustrés, tous ces transistors comportent des plans de masse à dopage de type P, présentant une même polarisation. De 10 plus, tous les transistors de la cellule 4 sont ménagés à l'aplomb du même caisson 112. Par ailleurs, tous les transistors de la cellule 4 comportent une même composition de grille. En l'occurrence, la composition des couches métalliques, des couches de polysilicium et des couches d'oxydes de grille des transistors de la cellule 4 est identique. 15 Le caisson 112 dopé N étant naturellement isolé du substrat 101, une tension comprise entre la tension du substrat 101 et la tension Vdd peut être appliquée sur ce caisson 112 afin de polariser les plans de masse 102n et 102p. 20 La figure 7 représente une quatrième variante des transistors de la cellule mémoire 4. Un transistor nMOS 1 n et un transistor pMOS lp sont accolés dans la cellule mémoire 4. Les transistors 1 n et 1 p sont réalisés en technologie FDSOI. Les transistors 1 n et lp comprennent des couches isolantes enterrées respectives 103n et 103p ménagées sur des plans de masse respectifs 102n et 25 102p. Les plans de masse 102n et 102p sont dopés N et ménagés dans un caisson 112 dopé P. Le caisson 112 est séparé du substrat 101 par l'intermédiaire d'un caisson profondément enterré 121 dopé N. Les couches isolantes 103n et 103p sont surmontées par une couche active de silicium, de structure identique à celle des première à troisième variantes. Le caisson 121 30 est polarisé à Vdd. Des tranchées de séparation 106a et 106f délimitent latéralement ce caisson 121. Cette quatrième variante diffère de la deuxième variante uniquement par un dopage de type N des plans de masse de la cellule mémoire 4. Une telle cellule mémoire 4 est destinée à optimiser le temps de 35 commutation de ses transistors et la marge en écriture de la cellule, au détriment de sa stabilité. En effet, par rapport aux transistors de la deuxième variante, les nMOS de cette quatrième variante présentent une tension de seuil plus basse et les pMOS de cette quatrième variante présentent une tension de seuil plus élevée. 40 La figure 8 représente une cinquième variante des transistors de la cellule mémoire 4. Un transistor nMOS 1 n et un transistor pMOS 1 p sont accolés dans la cellule mémoire 4. Les transistors 1 n et 1 p sont réalisés en technologie FDSOI. Cette cinquième variante diffère de la troisième variante uniquement par un dopage de type N des plans de masse de la cellule mémoire 4. Comparativement à cette troisième variante, les transistors nMOS présentent une tension de seuil plus basse et les pMOS présentent une tension de seuil plus élevée. Pour les première à cinquième variantes illustrées aux figures 4 à 8, les transistors 1 n et 1 p dont les grilles présentent un travail de sortie de type N. Bien entendu, on peut plutôt former des transistors 1 n et 1 p dont les grilles présentent un travail de sortie de type P pour pouvoir moduler les tensions de seuil Dans les première à cinquième variantes, un bloc de cellules mémoires inclut une multitude de cellules mémoires comportant un caisson commun et pour lesquelles les grilles de transistor présentent un même travail de sortie. Ce bloc s'étend sur une zone présentant un caisson commun. Ce caisson commun est isolé du bloc logique. Pour les deuxième et quatrième variantes, une matrice de cellules mémoire peut être entourée d'un caisson enterré profond polarisé à Vdd, afin d'assurer une séparation adéquate des transistors des portes logiques adjacentes. Cela permet d'accroître la plage d'ajustement de tension et d'isoler les transistors des bruits de substrat. Les diagrammes des figures 12 à 14 permettent d'illustrer l'influence de la tension de polarisation des plans de masse sur une cellule mémoire 4 de type 6T, réalisés selon les quatrième ou cinquième variantes, avec une grille à travail de sortie de type P. Le diagramme de la figure 12 illustre la variation de HSNM (Hold Static Noise Margin en langue anglaise, valeurs normalisées par rapport à une cellule à VB=O) de la cellule en fonction de la tension de polarisation Vb des plans de masse. Le diagramme de la figure 13 illustre la distribution de HSNM en fonction de la tension de polarisation Vb. On constate que la variation de HSNM présente un optimum pour une valeur de Vb de 0,5V correspondant à une valeur de dispersion HSNM minimale et valeur moyenne maximale. On peut donc trouver une valeur de Vb pour laquelle la cellule mémoire présente une plus grande stabilité en rétention, ce qui permet d'adapter son alimentation pour réduire sa consommation électrique. L'invention s'avère donc particulièrement avantageuse puisqu'elle permet d'adapter aisément la valeur de Vb. Le diagramme de la figure 14 illustre le courant de fuite (valeurs normalisées par rapport à une cellule à VB=0) d'une cellule 4 en veille. On constate que ce courant de fuite présente un minimum pour une valeur de Vb de 0,5V. On peut donc trouver une valeur de Vb pour laquelle la cellule mémoire 5 présente une consommation électrique réduite en veille. L'invention s'avère donc particulièrement avantageuse puisqu'elle permet d'adapter aisément la valeur de Vb. Une telle baisse du courant de fuite en veille s'explique par une bonne répartition des courants de fuite entre les nMOS et les pMOS pour une telle valeur de Vb, ce qui réduit l'influence des dispersions de fabrication sur le 10 courant de fuite. Le diagramme de la figure 15 illustre l'influence du contrôle de la tension des plans de masse sur la stabilité en lecture (RSNM) et sur la marge en écriture (WM), pour différentes tensions d'alimentation (comprises entre 0,4V et 15 1V sur le diagramme). On constate que la tension VB permet d'ajuster la valeur de RSNM et WM sur grande plage pour obtenir le meilleur compromis en fonction de la tension d'alimentation appliquée. On dispose ainsi d'un paramètre supplémentaire pour configurer la cellule 4 avec une grande gamme de compromis entre stabilité en lecture et stabilité en écriture. 20 La figure 16 est un diagramme illustrant l'accroissement potentiel des courants de lecture lcell (valeurs normalisées par rapport à une cellule mémoire en technologie Bulk équivalente) d'une cellule mémoire 4 de type 6T par ajustement des tensions de seuil en polarisant ses plans de masse de façon 25 appropriée. Cet exemple correspond à un cas où les transistors de la cellule mémoire 4 présentent un travail de sortie de type N, avec un plan de masse à dopage de type P. On constate que par rapport à une polarisation de plan de masse nulle (en trait plein), une polarisation de plan de masse avec un Vb choisi de façon 30 (en trait discontinu) appropriée permet d'augmenter sensiblement le courant de lecture. Par un contrôle dynamique de la tension de polarisation de plan de masse Vb, on peut basculer le fonctionnement d'un transistor entre une recherche de moindre consommation et une recherche de plus grande vitesse 35 de commutation. Bien qu'on ait illustré uniquement l'application de l'invention à des cellules mémoires de type 6T selon la figure 3, l'invention s'applique également toute autre cellule mémoire, telle qu'une cellule de type 4T ou une cellule mémoire de 40 type 8T. La figure 17 illustre un exemple d'une telle cellule mémoire 4 de type 8T. La cellule mémoire 4 comprend deux transistors d'accès MAL et MAR de type nMOS, deux transistors de conduction MDL et MDR de type nMOS et deux transistors de charge MLL et MLR de type pMOS. Les transistors de conduction MDL et MDR et les transistors de charge MLL et MLR sont connectés de façon connue en soi pour former une bascule bistable présentant des noeuds de stockage L et R. Les noeuds de stockage L et R sont sélectivement raccordés à la tension Vdd respectivement par l'intermédiaire des transistors de charge MLL et MLR. Les noeuds de stockage L et R sont sélectivement raccordés à la masse respectivement par l'intermédiaire des transistors de conduction MDL et MDR. Les noeuds de stockage L et R sont sélectivement raccordés aux lignes de bit d'écriture WBLL et WBLR respectivement par l'intermédiaire des transistors d'accès MAL et MAR. La grille des transistors d'accès MAL et MAR est connectée à une ligne d'écriture de mot WWL. La grille du transistor de charge MLL et la grille du transistor de conduction MDL sont connectées au noeud de stockage R. La grille du transistor de charge MLR et la grille du transistor de conduction MDR sont connectées au noeud de stockage L. La cellule mémoire 4 comporte en outre des transistors nMOS Ms et Mt connectés en série entre la masse et une ligne de bit de lecture RBL. La grille du transistor Mt est connectée à la grille du transistor MII. La grille du transistor Ms est connectée à la ligne de lecture de mot RWL. Les transistors nMOS sont réalisés sur une couche isolante BOX fine et surplombent un plan de masse. Les transistors pMOS sont réalisés sur la couche isolante BOX et surplombent un plan de masse. Les grilles des transistors de la cellule mémoire 4 présentent toutes un même travail de sortie. Le dopage des plans de masse des transistors de la cellule mémoire 4 est identique. La polarisation de ces plans de masse est également identique. Dans cet exemple, les plans de masse des transistors sont tous connectés au potentiel de masse. Les plans de masse de ces transistors sont tous ménagés sur un même caisson. Quel que soit le nombre de transistors de la cellule mémoire 4, les grilles de ses transistors présenteront un même travail de sortie. Ses transistors disposeront avantageusement d'un même dopage de ses plans de masse, d'une même polarisation de ses plans de masse et d'un même caisson dans lequel ces plans de masse sont ménagés. REVENDICATIONS1. Circuit intégré (2) comprenant un substrat semiconducteur (101), et caractérisé en ce qu'il comprend : -des portes logiques comportant des transistors de type FDSOI ménagés sur ledit substrat (101) dont au moins un premier transistor comportant une grille comportant un premier travail de sortie et dont au moins un deuxième transistor comporte une grille comportant un deuxième travail de sortie distinct du premier ; -une mémoire incluant des cellules mémoires, chaque cellule mémoire (4) comportant des transistors de type FDSOI dont : -au moins un troisième transistor est de type nMOS et comporte une grille présentant un troisième travail de sortie, le troisième transistor comportant une couche isolante enterrée (103n) et un plan de masse (102n) séparant la couche isolante enterrée dudit substrat, et -au moins un quatrième transistor est de type pMOS et comporte une grille présentant ledit troisième travail de sortie, le quatrième transistor comportant une couche isolante enterrée (103p) et un plan de masse (102p) séparant la couche isolante enterrée dudit substrat, les plans de masse des troisième et quatrième transistors présentant un même dopage et les plans de masse des troisième et quatrième transistors étant ménagés dans un même caisson séparant ces plans de masse dudit substrat, les plan de masse des troisième et quatrième transistors étant adaptés à être polarisés de la même manière. 2. Circuit selon la revendication 1, dans lequel ledit caisson (112) est un caisson à dopage de type P, et dans lequel ledit caisson (112) est séparé du substrat (101) par l'intermédiaire d'un caisson enterré profond (121) à dopage de type N. 3. Circuit intégré selon l'une quelconque des revendications précédentes, dans lequel les premier et deuxième transistors comportent une couche isolante enterrée et un plan de masse respectif séparant la couche isolante enterrée dudit substrat (101), le type de dopage des plans de masse des premier et deuxième transistors étant distinct. 4. Circuit intégré selon l'une quelconque des revendications précédentes, dans lequel les premier et deuxième transistors comportent une couche isolante enterrée et un plan de masse respectif séparant la couche isolante enterréedudit substrat (101), la polarisation des plans de masse des premier et deuxième transistors étant distincte. 5. Circuit intégré selon l'une quelconque des revendications précédentes, dans lequel la couche isolante enterrée des troisième et quatrième transistors présente une épaisseur inférieur à 50nm. 6. Circuit intégré selon l'une quelconque des revendications précédentes, dans lequel le troisième travail de sortie est sensiblement identique au premier ou au deuxième travail de sortie. 7. Circuit intégré dans lequel les grilles respectives des premier à quatrième transistors incluent une couche de polysilicium, la grille présentant le premier travail de sortie ayant un dopage d'un premier type, la grille présentant le deuxième travail de sortie ayant un dopage d'un deuxième type opposé au premier type, et la grille présentant le troisième travail de sortie ayant un dopage du premier ou du deuxième type. 8. Circuit intégré (2) selon l'une quelconque des revendications précédentes, dans lequel chaque cellule mémoire (4) comporte en outre des cinquième et sixième transistors FDSOI : -le cinquième transistor étant de type nMOS et comportant une grille présentant le troisième travail de sortie, le cinquième transistor comportant une couche isolante enterrée et un plan de masse séparant la couche isolante enterrée dudit substrat ; -le sixième transistor étant de type pMOS et comportant une grille présentant le troisième travail de sortie, le sixième transistor comportant une couche isolante enterrée et un plan de masse séparant la couche isolante enterrée dudit substrat. 9. Circuit intégré selon la revendication 8, dans lequel la mémoire (4) est de type SRAM. 10. Circuit intégré selon l'une quelconque des revendications précédentes, comprenant un circuit de polarisation des plans de masse des troisième et quatrième transistors, ledit circuit de polarisation étant configuré pour modifier dynamiquement la polarisation appliquée sur les plans de masse des troisième et quatrième transistors. 11. Circuit intégré selon l'une quelconque des revendications précédentes, dans lequel les plans de masse de l'ensemble des transistors des cellules mémoire sont réalisés dans un même caisson.