FR 2990553 A1 20131115 FR 1254236 A 20120509 INJECTION FET COMPLÉMENTAIRE POUR UNE CELLULE À CORPS FLOUANT La présente invention se rapporte à un dispositif semi-conducteur pour stocker des données. Plus spécifiquement, elle se rapporte à une cellule de mémoire à base de corps flottant. Les dispositifs de mémoire sont utilisés à différentes fins dans virtuellement tout circuit intégré, par exemple pour retenir la variable et/ou des résultats d'un calcul ou pour stocker des données saisies en entrée. Selon l'application, le nombre de cellules de mémoire utilisées peut varier de quelques bits à plusieurs gigaoctets. Par conséquent, dans le but de réduire les coûts, il est important de fournir des architectures de mémoire pouvant être réalisées en utilisant la quantité la plus faible possible de surface de silicium. À cet égard, une approche connue consiste en l'implémentation de cellules de mémoire reposant sur l'effet de corps flottant. En particulier, des dispositifs de mémoire à base de corps flottant utilisent l'effet de corps flottant d'un transistor à corps flottant dans le but de stocker des données au sein du transistor lui-même. Plus spécifiquement, en changeant la quantité de charges stockées au sein du corps isolé électriquement d'un transistor, connu aussi en tant que transistor à corps flottant, il est possible de changer la tension seuil de ce même transistor. En appliquant une tension de grille fixe, le courant à travers le transistor change, qu'il y ait des charges dans le corps ou non. Étant donné que la tension seuil est une fonction des charges stockées dans le corps, la valeur stockée en changeant la quantité de charges dans le corps flottant du dispositif peut être récupérée en lisant le courant de sortie de ce même dispositif. Les mémoires à base de corps flottant sont connues, par exemple, du document non-brevet « A Novel Low-Voltage Biasing Scheme for Double Gate FBC; Z.Lu et col. ; Electron Devices Meeting (IEDM), 2010 IEEE International ». L'approche conventionnelle a le désavantage que des charges stockés au sein du transistor à corps flottant doivent d'habitude être crées au moyen d'un procédé de génération complexe tel que la fuite de drain induit par grille (ou GIDL, de l'anglais « Gate lnduced Drain Leakage »), au moyen d'un thyristor, au moyen d'une approche de porteurs chauds, ou d'un procédé d'ionisation par impact. De tels procédés de génération complexes nécessitent d'habitude des architectures complexes et ne sont pas particulièrement efficaces pour la génération de charges. De plus, ces procédés de génération peuvent dégrader le transistor par production d'états d'interface. Par conséquent, un objectif de l'invention est de fournir une cellule de mémoire à base de corps flottant avec une architecture simple. D'autres objectifs de l'invention sont de pourvoir la cellule de mémoire d'un design assurant la fiabilité et/ou de petites surfaces de silicium et/ou d'un design pouvant fonctionner avec des sources d'alimentations à basse tension. En particulier, un mode de réalisation de la présente invention peut se rapporter à une cellule de mémoire à corps flottant comprenant : un premier transistor MOS et un 10 second transistor MOS, dans laquelle au moins le second transistor MOS a un corps flottant ; caractérisée en ce que les premier et second transistors MOS sont configurés de telle sorte que des charges peuvent être déplacées vers/depuis le corps flottant du second transistor MOS au travers du premier transistor MOS. Ceci fournit l'avantage bénéfique qu'une structure compacte et une architecture 15 simple sont réalisées pour la cellule de mémoire à corps flottant. De plus, la cellule de mémoire à corps flottant peut fonctionner avec des sources d'alimentation à basse tension, assurant par là sa fiabilité. Dans d'autres modes de réalisation avantageux, le corps flottant du second transistor MOS peut être relié au drain ou à la source du premier transistor MOS. 20 Ceci fournit l'avantage bénéfique que l'architecture est réduite et simplifiée davantage, et que le contrôle des charges au sein du corps flottant du second transistor MOS est plus efficace. Dans d'autres modes de réalisation avantageux, des charges peuvent être déplacées vers/depuis le corps flottant du second transistor MOS par attraction 25 électrostatique par des tensions appliquées au drain et/ou à la source et/ou à la grille du premier et/ou du second transistor MOS. Ceci fournit l'avantage bénéfique que des procédés complexes de génération de charges ne sont pas nécessaires et que des charges peuvent être déplacées rapidement et/ou de manière fiable vers/depuis le corps flottant du second transistor MOS. 30 Dans d'autres modes de réalisation avantageux, le second transistor peut être réglé en mode d'inversion pendant l'opération d'écriture. Le réglage du second transistor en mode d'inversion, relativement aux charges stockées, celles-ci étarrt des électrons ou des trous, fournit l'avantage bénéfique que le nombre de charges dans le corps flottant du second transistor MOS est augmenté. Dans d'autres modes de réalisation avantageux, au moins le second transistor MOS peut être un transistor à grilles multiples avec au moins une première et une deuxième grille ; et la deuxième grille peut être utilisée pour attirer des charges vers le fond du corps flottant du second transistor MOS. Ceci fournit l'avantage bénéfique que le nombre de charges dans le corps flottant du second transistor MOS est augmenté. De plus, ceci augment la fiabilité en déplaçant les charges vers la couche isolante séparant le corps flottant de la deuxième grille. Dans d'autres modes de réalisation avantageux, l'un parmi le premier ou le second transistor MOS peut être un transistor pMOS et l'autre parmi le premier ou le second transistor MOS peut être un transistor nMOS. Ceci fournit l'avantage bénéfique que la cellule de mémoire à corps flottant peut 15 être réalisée avec une technologie CMOS standard. Dans d'autres modes de réalisation avantageux, pendant l'écriture de la cellule mémoire à corps flottant, un courant d'écriture peut circuler à travers les premier et second transistors, alors que pendant la lecture de la cellule de mémoire à corps flottant, un courant de lecture peut circuler seulement à travers le second transistor. 20 Ceci fournit l'avantage bénéfique que le courant de lecture n'a pas besoin de circuler à travers le premier transistor, réduisant ainsi le temps de lecture et augmentant la précision de la valeur du courant lue, et simplifiant de même l'opération de contrôle de la cellule de mémoire à corps flottant. De plus, étant donné que les opérations de lecture et d'écriture sont séparées, vu que l'écriture de 1 ou de 0 est principalement faite par le 25 premier transistor alors que la lecture est faite seulement par le second transistor, une plus grande fiabilité peut être obtenue. De plus, un mode de réalisation de la présente invention peut se rapporter à un circuit intégré comprenant une pluralité de cellules de mémoire à corps flottant conformément à l'un quelconque des modes de réalisation précédents. 30 Ceci fournit l'avantage bénéfique qu'il est possible de réaliser un circuit intégré ayant une petite surface dédiée à la mémoire. L'invention sera décrite plus en détail au moyen des exemples ci-après utilisant des modes de réalisation avantageux et en référence aux dessins. Les modes de réalisation décrits sont seulement des configurations possibles dans lesquelles, comme décrit plus haut, les caractéristiques individuelles peuvent toutefois être implémentées chacune indépendamment l'une de l'autre ou peuvent être omises. Les éléments égaux illustrés dans les dessins sont pourvus des mêmes signes de référence. Les parties de la description se rapportant à des éléments égaux illustrés dans les différents dessins peuvent être omises. Dans les dessins : la Figure 1 illustre schématiquement une cellule de mémoire à corps flottant 1000 conformément à un mode de réalisation de la présente invention ; les Figures 2 à 6 illustrent schématiquement certaines des étapes de fabrication utilisées pour la réalisation de la cellule de mémoire à corps flottant de la Figure 1, conformément à un mode de réalisation de la présente invention ; les Figures 7 à 10 illustrent schématiquement le fonctionnement de la cellule de mémoire à corps flottant de la Figure 1 ; et les Figures 11 et 12 illustrent schématiquement une cellule de mémoire à corps flottant 2000 conformément à un autre mode de réalisation de la présente invention. Une cellule de mémoire à corps flottant conformément à un mode de réalisation de la présente invention sera décrite maintenant en référence à la Figure 1. Comme on peut le voir à la Figure 1, la cellule de mémoire à corps flottant 1000 comprend un transistor pMOS 1100 et un transistor nMOS 1200. Le transistor pMOS comprend une source 1101, une grille 1102 et un drain 1103. De manière similaire, le transistor nMOS comprend une source 1201, une grille 1202 et un drain 1203. La grille 1102 du transistor pMOS 1100 et la grille 1202 du transistor nMOS 1200 chevauchent toutes les deux le corps respectif de chaque transistor, à savoir le corps 1104 du transistor pMOS 1100 et le corps 1204 du transistor nMOS 1200. Les deux transistors 1100 et 1200 pourraient être réalisés par une technologie de silicium sur isolant ou par une technologie FinFET ou par toute autre technologie permettant la réalisation de transistors ayant un corps flottant. Plus spécifiquement, le corps 1204 du transistor nMOS 1200 est utilisé dans le but de stocker une charge et agi en tant que dispositif de mémoire à corps flottant. En même temps, le transistor pMOS 1100 est utilisé dans le but d'injecter et/ou d'enlever des charges positives et/ou négatives au corps 1204 du transistor nMOS 1200. En particulier, comme on peut le voir à la Figure 1, le drain 1203 du transistor pMOS 1100 est relié au corps 1204 du transistor nMOS 1200. De cette manière, en exploitant le transistor pMOS 1100, des charges peuvent être déplacées vers et depuis le corps 1204 du transistor nMOS 1200. Par conséquent, la quantité de charges électriques au sein du corps 1204 peut être contrôlée au travers du transistor 1100. Dans ce qui suit, un procédé schématique de fabrication de la cellule de mémoire à corps flottant 1000 de la Figure 1 va être décrit en référence aux Figures 2 à 6, conformément à un mode de réalisation de la présente invention. La Figure 2 illustre schématiquement la zone active 2300 de la cellule de mémoire à corps flottant 1000. En particulier, cette couche représente la couche d'un matériau semi-conducteur réalisant le corps, la source et le drain du transistor. Le matériau semiconducteur pourrait être, par exemple, du silicium, du SiGe, etc. Dans le cas de la technologie silicium sur isolant (ou SOI, de l'anglais « Silicon On Insulator »), la couche 2300 représente la couche de silicium qui est comprise entre la grille supérieure et la grille inférieure des transistors, qui sont aussi connes en tant que couche supérieure d'oxyde de silicium et couche enterrée d'oxyde de silicium. En particulier, la zone active 2300 comprend une région pMOS 2301 dans laquelle est réalisé le transistor pMOS 1100 et une région nMOS 2302 dans laquelle est réalisé le transistor nMOS 1200. Dans des modes de réalisation préférés, la zone active peut être dopée par des impuretés, par exemple avec une concentration de dopage inférieure à 1e17 cm-3. Bien que la zone active 2300 soit illustrée comme ayant une forme spécifique, toute forme permettant la construction d'une cellule de mémoire à corps flottant dans laquelle le contrôle de charges au sein du corps de l'un des transistors est réalisé au moyen du transistor restant peut être employée. La Figure 3 illustre schématiquement une étape de fabrication ultérieure consistant à réaliser des régions dopées p+ et n+. En particulier, des régions dopées p+ 3401 et 3402 sont réalisées au sein de la région pMOS 2301. De manière similaire, des régions dopées n+ 3501 et 3502 sont réalisées au sein de la région nMOS 2302. Spécifiquement, la région dopée p+ 3401 agi en tant que source 1101 du transistor pMOS 1100, alors que la région dopée p+ 3402 agi en tant que drain 1103 du transistor pMOS 1100. De manière similaire, la région dopée n+ 3501 agi en tant que source 1201 du transistor nMOS 1200, alors que la région dopée n+ 3502 agi en tant que drain 1203 du transistor nMOS 1200. En même temps, pour chacun des transistors 1100 et 1200, la région de la zone active 2300 entre les régions dopées respectives agissant en tant que drain et source agi en tant que corps du transistor respectif. Par conséquent, la région 3601 de la zone active 2300 agi en tant que corps 1104 du transistor pMOS 1100. En même temps, la région 3602 de la zone active 2300 agi en tant que corps 1204 du transistor nMOS 1200. Il doit être noté que les tailles des différentes régions sont représentées seulement de manière schématique. En particulier, il est avantageux que la taille du transistor pMOS 1100 soit inférieure à la taille du transistor nMOS 1200 ou, plus spécifiquement, que la taille du transistor pMOS 1100 soit inférieure à la taille du corps 1204 du transistor nMOS, étant donné que ceci permet au transistor pMOS contrôleur d'occuper une petite zone et au transistor nMOS de mémoire de contenir une quantité suffisante de charges. La présente invention n'est cependant pas limitée à ce cas, et les dimensions relatives des deux transistors pourraient être de n'importe quelle valeur. De manière similaire, les tailles des régions 3401, 3501 et 3502 sont illustrées comme étant différentes chacune par rapport à l'autre. La présente invention n'est cependant pas limitée à ce cas. Par exemple, la taille de la région dopée p+ 3401 pourrait correspondre à la taille de la région dopée n+ 3501 et/ou à la taille de la région dopée n+ 3502. En particulier, chacune de ces régions a seulement besoin d'être aussi grande que nécessaire pour permettre la réalisation d'une connexion. En plus de ceci, toute autre forme avantageuse, telle que celle illustrée à la Figure 3, peut aussi être implémentée. La Figure 4 illustre schématiquement une autre étape de fabrication de la cellule de mémoire à corps flottant 1000. En particulier, la Figure 4 illustre la réalisation des contacts 4701, 4702 et 4703. Spécifiquement, le contact 4701 donne accès à la région dopée p+ 3401, le contact 4702 donne accès à la région dopée n+ 3501, et le contact 4703 donne accès la région dopée n+ 3502. En même temps, la région dopée p+ 3402 n'a pas besoin d'un contact, étant donné que cette région est utilisée pour relier le transistor pMOS 1100 au corps 1204 du transistor nMOS 1200. Par conséquent, une connexion au reste du circuit peut être évitée. En particulier, ceci peut être avantageux étant donné que cela peut permettre à la taille de la région dopée p+ 3402 d'être inférieure, par exemple, à la taille de la région dopée p+ 3401. Les contacts 4701-4703 sont illustrés de la même manière. Ceci n'implique cependant pas qu'ils sont utilisés pour une connexion aux mêmes niveaux de métallisation. En particulier, chacun des contacts 4701-4703 pourrait relier la région dopée respective à n'importe quel niveau de métallisation de la cellule de mémoire à corps flottant 1000. La Figure 5 illustre schématiquement une autre étape de fabrication de la cellule de mémoire à corps flottant 1000. En particulier, des connexions verticales 5901 et 5902 sont réalisées à la Figure 5. La connexion 5901 agi en tant que borne de grille pour le transistor pMOS 1100. De manière similaire, la connexion 5902 agi en tant que borne de grille pour le transistor nMOS 1200. Les connexions pourraient être chacune sur n'importe quel niveau de métallisation de la cellule de mémoire à corps flottant 1000. Pour faciliter la description, elles seront considérées comme étant sur le même niveau de métallisation. La présente invention n'est cependant pas limitée à ce cas. Comme on peut le voir, la connexion 5901 chevauche aussi la région dopée n+ 3501. Dans cette configuration, le dopage de la région dopée n+ 3501 peut être choisi de telle sorte que l'opération de la connexion 5901 n'ait pas d'impact sur l'opération du transistor nMOS 1200. En alternative, la connexion 5901 peut être façonnée de telle sorte qu'elle ne chevauche pas la région dopée n+ 3501, et/ou la forme de la région dopée n+ 3501 peut être faite plus petite, comme celle de la région 3402, de manière à ne pas chevaucher la connexion 5901. L'avantage d'utiliser une région dopée n+ 3501 de forme substantiellement comme une combinaison des régions 3401, 3402 et 3601 consiste dans le fait que le pas de la cellule de mémoire à corps flottant 1000 n'est pas augmenté, étant donné que le pas est dicté par la longueur combinée des régions 3401, 3402 et 3601, alors que le pas est en même temps maintenu à un minimum, étant donné que la région 3402, n'ayant pas de contact, peut être minimisée, et que le contact 4702 peut être placé à gauche de la connexion 5901 dans l'espace qui est déjà requis par le contact 4701. Dans des termes logiques, la connexion 5901 peut être utilisée en tant que connexion d'écriture de ligne de mots dans le but de régler la cellule de mémoire à corps flottant 1000 dans un mode chargé, alors que la connexion 5902 peut être utilisée en tant que connexion de lecture de ligne de mots dans le but de régler la cellule de mémoire à corps flottant 1000 dans un mode de lecture. Comme on peut le voir, grâce au placement respectif des connexions, les connexions 5901-5902 peuvent être réalisées d'une manière substantiellement parallèle et par conséquent sur le même niveau de métallisation. De plus, ceci fournit la possibilité de réaliser plusieurs cellules de mémoire à corps flottant 1000 côte-à-côte simplement en allongeant les connexions 5901-5902. La Figure 6 illustre schématiquement une autre étape de fabrication de la cellule de mémoire à corps flottant 1000. Spécifiquement, trois connexions horizontales 6801- 6803 sont réalisées à la Figure 6. Les connexions pourraient être chacune sur n'importe quel niveau de métallisation de la cellule de mémoire à corps flottant 1000. Pour faciliter la description, elles seront considérées comme étant sur le même niveau de métallisation. La présente invention n'est cependant pas limitée à ce cas. En particulier, la connexion 6801 est utilisée pour fournir une connexion au contact 4701 et par conséquent à la source 1101 du transistor pMOS 1100. De manière similaire, la connexion 6802 est utilisée pour fournir une connexion au contact 4702 et par conséquent à la source 1201 du transistor nMOS 1200. Finalement, la connexion 6803 est utilisée dans le but de fournir une connexion au contact 4703 et par conséquent au drain 1203 du transistor nMOS 1200. Comme on peut le voir, grâce au placement respectif des trois contacts et des trois connexions respectives, les trois connexions 68016803 peuvent être réalisées d'une manière substantiellement parallèle et par conséquent sur le même niveau de métallisation. De plus, ceci fournit la possibilité de réaliser plusieurs cellules de mémoire à corps flottant 1000 côte-à-côte simplement en allongeant les connexions 6801-6803. Dans des termes logiques, la connexion 6801 peut être utilisée en tant que connexion d'écriture de ligne de bits de manière à régler la valeur écrite dans la cellule de mémoire à corps flottant 1000. La connexion 6802 peut être utilisée en tant que ligne source pour la cellule de mémoire à corps flottant 1000, fournissant un trajet de courant pendant le mode de lecture. Finalement, la connexion 6803 peut être utilisée en tant que connexion de lecture de ligne de bits utilisée pour lire la valeur stockée dans la cellule de mémoire à corps flottant 1000. Bien que l'étape de la Figure 3 consistant à réaliser les régions dopées soit décrite plus haut comme étant réalisée avant la réalisation des grilles des transistors, décrite en référence à la Figure 5, la présente invention n'est pas limitée à ce cas, et cette étape pourrait être réalisée après la réalisation des grilles. Encore plus généralement, l'ordre de n'importe laquelle des étapes décrites ci-dessus peut être changé de manière à s'adapter à différents procédés de fabrication. La Figure 7 illustre schématiquement les couches verticales 7003-7006 réalisant la cellule de mémoire à corps flottant 1000. En particulier, la Figure 7 est une vue en coupe suivant la ligne pointillée A-A' de la Figure 6. La cellule de mémoire à corps flottant 1000 comprend une première couche semi- conductrice 7003, une première couche d'isolation 7006, une seconde couche semi- conductrice 7005 et une seconde couche d'isolation 7004. Comme on peut le voir à la Figure 7, la première couche semi-conductrice 7003 est placée entre les première et seconde couches d'isolation, alors que la seconde couche semi-conductrice 7005 est placée en dessous de la seconde couche d'isolation 7004. Grâce à cette approche, la première couche semi-conductrice 7003 peut être utilisée dans le but de réaliser la zone active 2300 de la Figure 2. De plus, la seconde couche semi-conductrice 7005 peut être utilisée en tant que grille arrière pour les transistors 1100 et 1200, comme il sera expliqué par la suite. Bien que ce mode de réalisation se rapporte spécifiquement à une architecture SOI, l'invention peut aussi être réalisée avec une technologie FinFET ou toute autre technologie permettant qu'au moins le corps du transistor 1200 soit flottant. L'opération de la cellule de mémoire à corps flottant 1000 va maintenant être décrite en référence aux Figures 7 à 10. En référence aux lignes de coupe A-A' et B-B' de la Figure 6, les Figures 7 et 8 sont des vues suivant la ligne A-A', alors que les Figures 9 et 10 sont des vues suivant la ligne B-B'. La Figure 7 illustre schématiquement l'opération de la cellule de mémoire à corps flottant 1000 pendant l'écriture d'une valeur logique de 1. En particulier, en appliquant une tension négative à la grille 1102 du transistor pMOS 1100, c'est-à-dire à la connexion 6901, le transistor pMOS 1100 est activé. En même temps, en appliquant une tension négative au contact 4701, des charges positives du corps 1204 du transistor nMOS 1200 sont éloignées du corps 1202 du transistor nMOS 1200, comme illustré par la flèche 7001. De cette manière le corps 1204 ne contient pas de charges, stockant ainsi une valeur de 1. De plus, la grille 1202 du transistor nMOS 1200, c'est-à-dire la connexion 6902, peut aussi être réglée à une valeur négative de manière à mettre le transistor 1200 en mode d'inversion pour un transistor p-MOS. De plus, les connexions 4703 peuvent être réglées à une valeur fondamentale ou à toute autre valeur absolue plus grande que la tension au contact 4701. Ici, les termes négatif et positif doivent être entendus comme « assez négatif » et « assez positif » pour réaliser les effets décrits plus haut. Par exemple, le contact 4701 pourrait être réglé à une tension dans la plage de -0.5V à -3V, de préférence -1V. De plus, la connexion 6901 pourrait être réglée à une tension dans la plage de -1V à -4V, de préférence -1V. De plus, la connexion 6902 pourrait être réglée à une tension dans la plage de OV à -3V, de préférence -1V. De plus, le contact 4703 pourrait 6etre réglé à une tension dans la plage de OV à -3V, de préférence OV. Par l'application d'une tension négative, auquel cas le noeud 4703 est en polarisation inverse, les charges positives vont circuler vers 4703. L'avantage d'utiliser le même jeu de niveaux de tension pour les connexions 4701, et/ou 6901, et/ou 6902, et/ou 4703 consiste dans le fait que le circuit de commande ainsi que le circuit respectif d'E/S peuvent être simplifiés. La Figure 8 illustre schématiquement l'opération de la cellule de mémoire à corps flottant 1000 pendant l'écriture d'une valeur logique de 0. En particulier, la Figure est prise selon la même ligne A-A' que pour la Figure 7. Certaines des nombreuses tensions appliquées à la pluralité de connexions sont cependant différentes. En particulier, la connexion 4701 peut être réglée à une tension de masse. De cette manière, les charges positives circulent à travers le transistor pMOS 1100 vers le corps 1204 du transistor nMOS 1200, comme indiqué par la flèche 8001. Dans ce cas, les connexions 6901 et 6902 peuvent être réglées à une tension négative. De plus, le mouvement des charges pourrait être amélioré, par exemple en réglant la tension de la grille du transistor nMOS 1200 à une tension plus négative que la tension de la grille du transistor pMOS 1100. Ceci pourrait être réalisé en réglant la connexion 6902 à une tension inférieure à la tension négative de la connexion 6901. En alternative, ou en complément, ceci pourrait aussi être réalisé en réglant la valeur de la connexion 4703 à une valeur inférieure par rapport à la valeur de la tension de la connexion 4701. De cette manière, une valeur de 0 est enregistrée au sein du corps 1204 du transistor nMOS 1200 ; c'est-à-dire que le corps flottant du transistor 1200 sera chargé. La Figure 9 illustre schématiquement l'opération de lecture de la cellule de mémoire à corps flottant 1000 lorsque la cellule de mémoire à corps flottant 1000 stocke une valeur de 0, suivant l'opération décrite en référence à la Figure 7. En particulier, la Figure 9 est prise suivant la ligne B-B' de la Figure 6. Lorsque la tension de grille de la grille 1202 du transistor nMOS 1200 est réglée à une tension positive, le nMOS dirige, c'est-à-dire qu'il est ACTIVÉ, et un courant peut circuler au travers de celui-ci. En réglant la tension du contact 4703 à un niveau plus élevé que la tension du contact 4702, un courant est conduit au travers du transistor nMOS 1200, comme illustré par la flèche 9001. La valeur du courant dépend de la tension seuil du transistor nMOS 1200, qui à son tour dépend des charges stockées dans le corps 1204. Par conséquent, les charges positives 9002 stockées dans le corps 1204 vont augmenter la barrière source/corps et provoquer donc une augmentation de la tension seuil et une diminution du courant 9001. Réciproquement, comme illustré à la Figure 10, étant donné qu'il n'y a pas de charges positives, le courant 10001 sera plus élevé que le courant 9001. De cette manière, il est possible de lire la valeur stockée au sein de la cellule de mémoire à corps flottant 1000. De plus, la grille arrière du transistor 1200, réalisée au moyen de la couche 7005, peut aussi être reliée électriquement. En particulier, elle peut être réglée à une valeur négative dans la plage de -2V à -6V, en fonction de l'épaisseur de la boîte 7004, en particulier -2V, pendant l'opération de lecture et/ou d'écriture , dans le but d'augmenter la quantité de charges positives dans le corps 1204 du transistor nMOS 1200. De plus, ceci fournit l'avantage supplémentaire que les charges positives sont attirées vers le fond du corps 1204, ce qui augmente le nombre total de charges dans le corps 1204. De plus, la tension négative de la grille arrière forme un minimum dans le potentiel électrique pour les trous, de sorte que des charges positives peuvent s'accumuler dans la vallée ainsi formée. De plus, en alternative ou en complément, il est aussi possible de décharger le corps 1204 du transistor nMOS 1200 en appliquant une tension nulle à la grille arrière et une tension négative à la connexion 6901 pour écrire une valeur logique de 1. La Figure 11 illustre une cellule de mémoire à corps flottant 2000 conformément à un autre mode de réalisation de la présente invention. En particulier, elle diffère de la cellule de mémoire à corps flottant 1000 de la Figure 1 en raison d'un positionnement différent de la source 1201B du transistor nMOS 1200B. Plus spécifiquement, la source 1201B est agencée entre les connexions verticales 5901 et 5902. Ceci implique aussi que la zone active 2300B de la cellule de mémoire à corps flottant 2000 est de forme différente de la zone active 2300 de la cellule de mémoire à corps flottant 1000, en particulier en référence à la région nMOS 2302B dans laquelle le transistor nMOS 1200B est réalisé. Le placement respectif de la région dopée n+ 3501 et du contact 4702 suit les changements de la zone active 2300B. Ceci fournit l'avantage bénéfique que la connexion verticale 5901 ne doit pas chevaucher la région dopée n+ 3501, ce qui élargi les exigences de dopage pour la région dopée n+ 3501, étant donné que son comportement est moins influencé par la connexion 5901. Par conséquent, le flux du processus pourrait être plus simple. La cellule de mémoire à corps flottant 100 est réalisée avec une forme telle qu'une pluralité de telles cellules peut être placée dans agencement linéaire et/ou matriciel. Par exemple, deux cellules de mémoire à corps flottant pourraient être placées dans une ligne horizontale, de telle sorte que la région 3502 soit intercalée entre les régions 3501 et le transistor pMOS 1100. De cette manière, le pas horizontal des deux cellules est minimisé. En alternative, ou en complément, les deux cellules pourraient être placées verticalement l'une au-dessus l'autre. Encore en alternative, ou en complément, les combinaisons horizontale et verticale pourraient être combinées pour réaliser un agencement matriciel. Bien que les transistors pMOS et nMOS aient été décrits comme ayant une orientation spécifique pour le drain et les sources dans les modes de réalisation précédents, la présente invention n'est pas limitée à un tel cas. En alternative, ou en complément, le drain/la source de n'importe lequel parmi le transistor pMOS 1100 et le transistor nMOS 1200 pourrait être orienté différemment. Par exemple, la région 3401 pourrait agir en tant que drain 1103 du transistor pMOS 1100 alors que la région 3402 pourrait agir en tant que source 1101 du transistor pMOS 1100. De plus, bien qu'un transistor nMOS ait été utilisé dans le but de stocker des charges dans les modes de réalisation précédents, il ne s'agit que d'un exemple et la présente invention pourrait être réalisée en utilisant un nMOS pour le transistor 1100 et un pMOS pour le transistor 1200. De plus, bien que les charges déplacées soient décrites comme étant des charges positives dans les modes de réalisation précédents, la présente invention n'est pas limitée à ce cas, et il sera claire à l'homme du métier comment un effet similaire peut être réalisé en déplaçant des charges négatives, ou bien à la fois des charges négatives et positives en même temps. REVENDICATIONS1. Cellule de mémoire à corps flottant (1000) comprenant : un premier transistor MOS (1100) et un second transistor MOS (1200), dans laquelle au moins le second transistor MOS a un corps flottant (1204) ; caractérisée en ce que les premier et second transistors MOS sont configurés de telle sorte que des charges peuvent être déplacées vers/depuis le corps flottant du second transistor MOS au travers du premier transistor MOS. 2. Cellule de mémoire à corps flottant selon la revendication 1, dans laquelle le corps flottant du second transistor MOS est relié au drain ou à la source du premier transistor MOS. 3. Cellule de mémoire à corps flottant selon la revendication 1 ou 2, dans laquelle des charges sont déplacées vers/depuis le corps flottant du second transistor MOS par attraction électrostatique par des tensions appliquées au drain et/ou à la source et/ou à la grille du premier et/ou du second transistor MOS. 4. Cellule de mémoire à corps flottant selon l'une quelconque des revendications précédentes, dans laquelle le second transistor est réglé en mode d'inversion pendant l'opération d'écriture. 5. Cellule de mémoire à corps flottant selon l'une quelconque des revendications précédentes, dans laquelle au moins le second transistor MOS est un transistor à grilles multiples avec au moins une première et une deuxième grilles ; et la deuxième grille est utilisée pour attirer des charges vers le fond du corps flottant du second transistor MOS. 6. Cellule de mémoire à corps flottant selon l'une quelconque des revendications précédentes, dans laquellel'un parmi le premier ou le second transistor MOS est un transistor pMOS et l'autre parmi le premier ou le second transistor MOS est un transistor nMOS. 7. Cellule de mémoire à corps flottant selon l'une quelconque des revendications précédentes, dans laquelle pendant l'écriture de la cellule de mémoire à corps flottant, un courant d'écriture circule à travers le premier et le second transistor, alors que pendant la lecture de la cellule de mémoire à corps flottant, un courant de lecture circule seulement à travers le second transistor. 8. Circuit intégré comprenant une pluralité de cellules de mémoire à corps flottant conformément à l'une quelconque des revendications précédentes.