FR 2990294 A1 20131108 FR 1254125 A 20120504 B11535 - 11-GR4-0891FR01 - DD13305VR 1 PROCÉDÉ DE FABRICATION D'UNE PUCE DE CIRCUIT INTÉGRÉ Domaine de l'invention La présente invention concerne un procédé de fabrication d'une puce de circuit intégré comportant un niveau de métal supérieur en aluminium. La présente invention concerne plus particulièrement la réparation des défauts au niveau des interfaces silicium/oxyde de silicium de tout type de circuit intégré. La présente invention s'applique notamment à des dispositifs de formation d'image en technologie CMOS. Exposé de l'art antérieur La figure 1 est une vue en coupe représentant de façon schématique une portion d'une tranche de circuits intégrés comprenant un dispositif de formation d'image. La partie supérieure d'un substrat de silicium 1 contient des photodiodes 3, dont seulement quatre sont représentées. Les photodiodes 3 de chaque puce de circuit intégré sont disposées en matrice dans une zone centrale de la puce. La partie supérieure du substrat 1 contient en outre des composants assurant des fonctions logiques, notamment des transistors MOS. Pour chaque puce, les composants logiques sont disposés autour de la matrice de photodiodes, dans une zone périphérique de la puce. On a représenté dans la partie gauche B11535 - 11-GR4-0891FR01 - DD13305VR 2 de la figure 1, correspondant à une zone périphérique d'une puce de circuit intégré, un transistor MOS 5. Le transistor MOS 5 comprend une grille 7 isolée du substrat 1 par un isolant de grille 9, et des zones de source et de drain 11 s'étendant dans le substrat 1 de part et d'autre de la grille 7. Les composants logiques sont isolés les uns des autres par des tranchées d'isolement 13 peu profondes remplies d'oxyde de silicium, couramment désignées par l'acronyme d'origine anglo-saxonne STI ("Shallow Trench Isolation"). Ces tranchées peu profondes ont une profondeur légèrement supérieure à celle des zones de source et de drain 11. Les photodiodes 3 sont isolées les unes des autres par des tranchées d'isolement 15 étroites et profondes remplies d'oxyde de silicium, couramment désignées par l'acronyme d'origine anglo-saxonne DTI ("Deep Trench Isolation"). La profondeur des tranchées d'isolement 15 est au moins trois fois supérieure à celle des tranchées d'isolement 13. La surface supérieure du substrat 1 est revêtue d'une couche isolante 17, elle-même recouverte de niveaux d'interconnexion 19. Les niveaux d'interconnexion 19 comprennent des métallisations en cuivre (non représentées) séparées par des couches d'oxyde de silicium et des couches de nitrure de silicium. Des métallisations de niveaux différents sont reliées par des vias (non représentés). Dans la zone périphérique de chaque puce de circuit intégré, le dernier niveau d'interconnexion est recouvert d'une couche barrière 21 contre la diffusion et/ou l'électromigration du cuivre sous-jacent, cette couche 21 étant elle-même revêtue d'une couche isolante 23 en oxyde de silicium. Au-dessus de ces niveaux d'interconnexion, on trouve un dernier niveau en aluminium dans lequel sont formés des plots 25 destinés à recevoir des billes. Une couche isolante 27 en nitrure de silicium recouvre la couche isolante 23 et délimite la surface de contact de chaque plot 25. Dans la zone centrale de chaque puce de circuit 35 intégré, au niveau du dispositif de formation d'image, les B11535 - 11-GR4-0891FR01 - DD13305VR 3 niveaux d'interconnexion 19 sont traversés par des cavités contenant des filtres colorés 29 s'étendant jusque dans la couche isolante 17, au-dessus des photodiodes 3. Des microlentilles 33 à base de polymère, séparées des filtres colorés 29 par une couche intermédiaire 31, sont disposées au-dessus de chaque photodiode 3. Dans les dispositifs de formation d'image, le courant d'obscurité est lié aux états d'interface, c'est-à-dire aux liaisons pendantes au niveau des interfaces Si/Si02 de la puce de circuit intégré. Ces interfaces Si/Si02 se trouvent notamment au niveau des tranchées d'isolement 13 et 15. Pour réparer les défauts aux interfaces Si/Si02, un recuit en présence d'hydrogène est généralement effectué à la fin d'un procédé de fabrication d'une tranche de circuits intégrés du type de celle illustrée en figure 1. L'élévation de la température lors du recuit permet de libérer des atomes d'hydrogène présents dans les couches isolantes des niveaux d'interconnexion, et ces atomes d'hydrogène diffusent vers le substrat 1. Dans certains dispositifs de formation d'image, on observe que le courant d'obscurité est plus élevé au niveau des pixels situés sur les bords de la matrice de pixels qu'au niveau des pixels situés au centre de la matrice de pixels. La différence de courant d'obscurité entre les bords et le centre du dispositif de formation d'image est accentuée lorsque le dispositif de formation d'image s'échauffe. Ceci entraîne une dégradation de la qualité des images, qui est d'autant plus critique que la température de fonctionnement du dispositif de formation d'image est élevée. Il existe donc un besoin d'un procédé permettant 30 d'éviter cette dégradation de qualité de l'image. Plus généralement, il existe un besoin pour améliorer les performances des éléments d'un circuit intégré, en améliorant et en rendant homogène la mobilité des porteurs en surface, d'où il résulte notamment une augmentation du courant à 35 l'état passant de transistors MOS, une réduction du rapport B11535 - 11-GR4-0891FR01 - DD13305VR 4 signal sur bruit de transistors MOS et bipolaires, et une homogénéisation des performances de transistors conçus pour être identiques. Résumé Pour satisfaire ces besoins, un mode de réalisation de la présente invention prévoit un procédé de fabrication d'une puce de circuit intégré comportant des niveaux d'interconnexion séparés par des couches isolantes contenant de l'hydrogène, comprenant les étapes consistant à a) revêtir le dernier niveau d'interconnexion d'au moins une couche isolante supérieure ; b) réaliser un niveau supérieur d'aluminium au-dessus du dernier niveau d'interconnexion ; le procédé comprenant, entre les étapes a) et b), une étape de recuit en présence d'hydrogène. Selon un mode de réalisation de la présente invention, 15 la puce de circuit intégré comprend des transistors MOS et une matrice de photodiodes de formation d'image. Selon un mode de réalisation de la présente invention, le procédé comprend en outre, après l'étape b), les étapes consistant à c) former des cavités dans les niveaux 20 d'interconnexion, au-dessus des photodiodes, et remplir ces cavités de filtres colorés ; et d) former des microlentilles au-dessus des filtres colorés. Selon un mode de réalisation de la présente invention, ladite au moins une couche isolante supérieure comprend une 25 couche isolante en un matériau riche en hydrogène. Selon un mode de réalisation de la présente invention, le matériau riche en hydrogène est un matériau comprenant au moins 20 % d'hydrogène. Selon un mode de réalisation de la présente invention, 30 le matériau riche en hydrogène est à base de nitrure de silicium ou de carbure de silicium. Selon un mode de réalisation de la présente invention, l'épaisseur de la couche isolante du matériau riche en hydrogène est supérieure ou égale à 40 nm. B11535 - 11-GR4-0891FR01 - DD13305VR Selon un mode de réalisation de la présente invention, ladite au moins une couche isolante supérieure comprend en outre une autre couche isolante d'un matériau à base d'oxyde de silicium sous la couche isolante du matériau riche en hydrogène. 5 Selon un mode de réalisation de la présente invention, l'épaisseur de la couche isolante du matériau à base d'oxyde de silicium est comprise entre 50 et 150 nia. Selon un mode de réalisation de la présente invention, entre les étapes a) et b), le recuit est effectué en présence de 10 deutérium. Un mode de réalisation de la présente invention prévoit en outre une puce de circuit intégré comportant des niveaux d'interconnexion séparés par des couches isolantes contenant de l'hydrogène, comprenant au moins une couche isolante supérieure 15 au-dessus du dernier niveau d'interconnexion, ladite au moins une couche isolante supérieure étant traversée par des ouvertures remplies d'aluminium s'étendant jusqu'au dernier niveau d'interconnexion, et ladite au moins une couche isolante supérieure comportant une couche isolante en un matériau riche 20 en hydrogène. Selon un mode de réalisation de la présente invention, la puce de circuit intégré comprend en outre des transistors MOS et une matrice de photodiodes de formation d'image. Brève description des dessins 25 Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la figure 1, décrite précédemment, est une vue en 30 coupe représentant de façon schématique une portion d'une tranche de circuits intégrés comprenant un dispositif de formation d'image ; et les figures 2A et 2B sont des vues en coupe représentant de façon schématique des étapes successives d'un B11535 - 11-GR4-0891FR01 - DD13305VR 6 procédé de fabrication d'une tranche de circuits intégrés comprenant un dispositif de formation d'image. Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références dans les différentes figures et, de plus, comme cela est habituel dans la représentation des circuits intégrés, les diverses figures ne sont pas tracées à l'échelle. Description détaillée Les inventeurs ont étudié l'origine de la mauvaise uniformité de la réparation des défauts au niveau des interfaces Si/Si02 par un procédé du type de celui décrit en relation avec la figure 1. Ils attribuent ce phénomène à une diffusion non uniforme de l'hydrogène pendant le recuit final et plus particulièrement au fait que, pendant ce recuit, l'aluminium du dernier niveau a tendance à piéger les atomes d'hydrogène des couches isolantes se trouvant sous cet aluminium. Ainsi, il reste moins d'hydrogène à la périphérie de la matrice de pixels pour réparer les défauts vers cette périphérie. Les figures 2A et 2B sont des vues en coupe illustrant 20 de façon schématique des étapes successives d'un procédé de fabrication d'une tranche de circuits intégrés comprenant un dispositif de formation d'image. La figure 2A représente un substrat semiconducteur 1 comprenant les mêmes éléments que ceux décrits en relation avec 25 la figure 1. La surface supérieure du substrat 1 a été recouverte d'une couche isolante 17, par exemple en oxyde de silicium. Des niveaux d'interconnexion 19 ont été formés au-dessus de la couche isolante 17. Chaque niveau d'interconnexion comprend des métallisations, par exemple en cuivre, séparées par 30 des couches isolantes, par exemple en oxyde de silicium, en nitrure de silicium ou autre. On a également représenté les couches isolantes 21, 23 formées au-dessus du dernier niveau d'interconnexion. La couche 21 est une couche barrière contre la diffusion et/ou l'électromigration des métaux sous-jacents. La 35 couche 23, par exemple en oxyde de silicium ou en SiOC ou en B11535 - 11-GR4-0891FR01 - DD13305VR 7 oxyde de silicium dopé au fluor ou au phosphore, a une épaisseur par exemple comprise entre 50 et 150 nia, par exemple de l'ordre de 100 nia. L'ensemble est de préférence revêtu d'au moins une couche isolante 40 en un matériau riche en hydrogène, c'est-à5 dire en un matériau comprenant par exemple au moins 20 % d'hydrogène. La couche isolante 40 est par exemple en nitrure de silicium ou en carbure de silicium ou en SiCN. L'épaisseur de la couche isolante 40 est par exemple supérieure ou égale à 40 nia, par exemple de l'ordre de 45 nia. Eventuellement, la couche 10 isolante 40 peut se substituer à la couche isolante 23. Pour réparer les défauts au niveau des interfaces Si/Si02 de façon uniforme, les inventeurs proposent d'effectuer un recuit en présence d'hydrogène juste après la formation de la couche isolante 23, 40, avant de réaliser le dernier niveau en 15 aluminium. Le recuit est par exemple effectué en présence d'un mélange gazeux d'azote et d'hydrogène, par exemple à une température de 350 à 450°C, par exemple à une température d'environ 400°C. Pendant ce recuit, des atomes d'hydrogène 20 présents dans les diverses couches isolantes revêtant le substrat 1, et notamment dans la couche 40, si elle est prévue, diffusent de façon homogène vers le substrat 1. La figure 2B illustre la tranche après une étape de formation, dans la zone périphérique de chaque puce, d'un 25 dernier niveau en aluminium au-dessus des niveaux d'interconnexion 19. Des plots 45, destinés par exemple à recevoir des billes ou autres éléments de connexion vers l'extérieur, ont été formés dans le dernier niveau en aluminium. Une couche isolante 47, par exemple en nitrure de silicium, a 30 ensuite été formée au-dessus de la couche isolante 40 et de chaque plot en aluminium 45. Après gravure, cette couche 47 délimite la surface de contact de chaque plot 45. Dans la zone centrale de chaque puce, au niveau du dispositif de formation d'image, des cavités ont été formées 35 dans les niveaux d'interconnexion 19, jusqu'à atteindre la B11535 - 11-GR4-0891FR01 - DD13305VR 8 couche isolante 17, au-dessus des photodiodes 3. Ces cavités ont été remplies de filtres colorés 49. Des microlentilles 53 à base de polymère ont été formées au-dessus des filtres colorés 49, une couche intermédiaire 51 séparant les microlentilles des filtres colorés. Un avantage d'effectuer le recuit en présence d'hydrogène avant de réaliser le dernier niveau en aluminium réside dans le fait qu'on évite que l'hydrogène soit piégé dans l'aluminium. On obtient ainsi une meilleure uniformité de la diffusion de l'hydrogène vers les interfaces Si/Si02, et donc une meilleure uniformité de la réparation des défauts d'interface sur l'ensemble de la tranche de circuits intégrés. Un avantage d'un procédé du type de celui décrit en relation avec les figures 2A et 2B réside dans le fait qu'il permet d'améliorer la mobilité des porteurs dans les transistors MOS et donc d'augmenter le courant à l'état passant des transistors MOS. En outre, pour chaque puce de circuit intégré, il permet d'uniformiser les performances de transistors MOS conçus pour être identiques sur l'ensemble de la puce de circuit intégré. Un autre avantage d'un procédé du type de celui décrit en relation avec les figures 2A et 2B réside dans le fait qu'il permet d'améliorer le rapport signal sur bruit des circuits intégrés analogiques. Les demandeurs ont effectué des mesures de courant d'obscurité dans des dispositifs de formation d'image obtenus par un procédé du type de celui décrit en relation avec les figures 2A et 2B et dans des dispositifs de formation d'image obtenus par un procédé du type de celui décrit en relation avec la figure 1. Le tableau ci-dessous récapitule les mesures du courant d'obscurité pour des pixels situés au centre de la matrice de pixels et pour des pixels situés dans les coins de la matrice de pixels. On note 'ce le courant d'obscurité pour des pixels situés au centre de la matrice de pixels et 'co le B11535 - 11-GR4-0891FR01 - DD13305VR 9 courant d'obscurité pour des pixels situés dans les coins de la matrice de pixels. Les mesures ont été effectuées à une température d'environ 60°C. Les courants sont exprimés en attoampères (aA, 1 aA = 10-18 P). Les demandeurs ont calculé les différences absolues Ica- Ice et relatives (I co-Ice )/Ice de courant d'obscurité entre les coins et le centre de la matrice de pixels pour un dispositif de formation d'image obtenu par un procédé du type de celui décrit en relation avec la figure 1 et pour un procédé du type de celui décrit en relation avec les figures 2A et 2B. Procédé décrit en Procédé décrit en relation avec la relation avec les figure 1 figures 2A et 2B 'ce (aA) 5 5 'co (aA) 8 5,2 Ico-Ice (aA) 3 0,2 (Ico-Ice)/Ice (%) 60 4 On observe une réduction significative de la différence de courant d'obscurité entre les coins et le centre de la matrice de pixels dans un dispositif de formation d'image obtenu par un procédé du type de celui décrit en relation avec les figures 2A et 2B par rapport à un dispositif de formation d'image obtenu par un procédé du type de celui décrit en relation avec la figure 1. Des modes de réalisation particuliers de la présente invention ont été décrits. Diverses variantes et modifications 20 apparaîtront à l'homme de l'art. En particulier, bien que l'on ait décrit une structure particulière de dispositif de formation d'image, on comprendra que l'invention s'applique à toutes variantes de cette structure. 25 En outre, on soulignera à nouveau que le procédé décrit ne se limite pas à la fabrication de puces de circuit intégré comprenant des dispositifs de formation d'image, mais B11535 - 11-GR4-0891FR01 - DD13305VR 10 s'applique plus généralement à la fabrication de toute puce de circuit intégré comportant des niveaux d'interconnexion séparés par des couches isolantes et un niveau supérieur en aluminium. En outre, en ce qui concerne le recuit en présence 5 d'hydrogène permettant de réparer les défauts d'interface, on entend par hydrogène tous les isotopes de l'hydrogène. Par exemple, le recuit pourra éventuellement être effectué en présence de deutérium. REVENDICATIONS1. Procédé de fabrication d'une puce de circuit intégré comportant des niveaux d'interconnexion (19) séparés par des couches isolantes contenant de l'hydrogène, comprenant les étapes suivantes : a) revêtir le dernier niveau d'interconnexion d'au moins une couche isolante supérieure (23, 40) ; b) réaliser un niveau supérieur d'aluminium (45) au-dessus du dernier niveau d'interconnexion ; le procédé comprenant, entre les étapes a) et b), une 10 étape de recuit en présence d'hydrogène. 2. Procédé selon la revendication 1, dans lequel la puce de circuit intégré comprend des transistors MOS (5) et une matrice de photodiodes (3) de formation d'image. 3. Procédé selon la revendication 2, comprenant en 15 outre, après l'étape b), les étapes suivantes : c) former des cavités dans les niveaux d'interconnexion (19), au-dessus des photodiodes (3), et remplir ces cavités de filtres colorés (49) ; et d) former des microlentilles (53) au-dessus des 20 filtres colorés. 4. Procédé selon l'une quelconque des revendications 1 à 3, dans lequel ladite au moins une couche isolante supérieure comprend une couche isolante (40) en un matériau riche en hydrogène. 25 5. Procédé selon la revendication 4, dans lequel le matériau riche en hydrogène est un matériau comprenant au moins 20 % d'hydrogène. 6. Procédé selon la revendication 4 ou 5, dans lequel le matériau riche en hydrogène est à base de nitrure de silicium 30 ou de carbure de silicium. 7. Procédé selon l'une quelconque des revendications 4 à 6, dans lequel l'épaisseur de la couche isolante (40) du matériau riche en hydrogène est supérieure ou égale à 40 nia.B11535 - 11-GR4-0891FR01 - DD13305VR 12 8. Procédé selon l'une quelconque des revendications 4 à 7, dans lequel ladite au moins une couche isolante supérieure comprend en outre une autre couche isolante (23) d'un matériau à base d'oxyde de silicium sous la couche isolante (40) du matériau riche en hydrogène. 9. Procédé selon la revendication 8, dans lequel l'épaisseur de la couche isolante (23) du matériau à base d'oxyde de silicium est comprise entre 50 et 150 rua. 10. Procédé selon l'une quelconque des revendications 1 10 à 9, dans lequel, entre les étapes a) et b), le recuit est effectué en présence de deutérium. 11. Puce de circuit intégré comportant des niveaux d'interconnexion (19) séparés par des couches isolantes contenant de l'hydrogène, comprenant au moins une couche 15 isolante supérieure (23, 40) au-dessus du dernier niveau d'interconnexion, ladite au moins une couche isolante supérieure étant traversée par des ouvertures remplies d'aluminium (45) s'étendant jusqu'au dernier niveau d'interconnexion, et ladite au moins une couche isolante supérieure comportant une couche 20 isolante (40) en un matériau riche en hydrogène. 12. Puce de circuit intégré selon la revendication 11, comprenant en outre des transistors MOS (5) et une matrice de photodiodes (3) de formation d'image.