FR 2977064 A1 20121228 FR 1101903 A 20110621 La présente invention concerne une mémoire DRAM dont l'organisation et la disposition des décodeurs a été modifiée. De telle manière que la puissance des calculs est augmentée et que le nombre d'interconnexions est lui aussi augmenté. Cette disposition a pour forme de base un cercle dont l'empilement des plaques conduit à une structure volumique. Les mémoires DRAM sont traditionnellement conçus avec un décodeur de rangés et un décodeur de colonnes dont les données sont envoyés par un multiplexeur d'adresses. Une horloge est associée aux décodeurs. Pour calculer la puissance on prend le nombre de fils en rangés multipliés par le nombre de fils en colonnes. Ce qui implique que pour augmenter la puissance d'une mémoire DRAM il faut augmenter le nombre de fils et de décodeur. Le problème posé est le besoin d'augmentation de puissance. La mémoire DRAM selon l'invention que l'on nommera « 7rkZ » est une structure en volume qui résulte de l'empilement de plusieurs plaques de mémoires DRAM. Une plaque de mémoire DRAM interne est une plaque de structure générale traditionnelle mais dont le nombre de décodeurs, de multiplexeurs et de transistors est augmenté. A partir d'une mémoire DRAM traditionnel de 256 fils la présente invention résulte de la combinaison de deux mémoires DRAM. Un multiplexeur envoi les données a deux premiers décodeurs puis le second multiplexeur envoi d'autre série de donnés aux deux second décodeurs. L'enchevêtrement des lignes issues des décodeurs créent un point de liaison dont le nombre de transistors augmentent car ce n'est plus l'intersection de deux fils comme existant dans une mémoire DRAM traditionnel mais l'intersection d'un nombre supérieur à 2 de fils. Ceci résulte que la disposition des décodeurs est de forme polygonale alors de ce fait les fils de données issues des décodeurs s'entrecroisent avec tous les décodeurs inclus dans la structure. Par conséquent plus la plaque possèdent de décodeurs, plus le nombre de multiplexeurs augmente, le nombre de transistors augmentent aussi ce qui augmente la puissance de la mémoire DRAM et par conséquent le polygone représentant la disposition des décodeurs augmentent en nombre de faces. La disposition des décodeurs vient de l'idée d'une disposition en cercle, cependant plus le nombre de décodeurs augmentent plus une distance de non-interconnexion augmente au niveau des fils et la longueur des fils sera plus grande. Pour que la puissance obtenue soit optimal il faut que les nombres de fils issu de chaque décodeur soient égaux. Pour une structure en volume il faut que l'empilement des plaques soit fait à partir de plaques identique et de même forme ainsi l'envoi des données pourra se faire de manière égale et l'horloge pourra être identique et ensuite placé en extérieur de la structure volumique. De plus une autre plaque de mémoire DRAM est essentiel pour continuer à augmenter la puissance de la mémoire. C'est une mémoire DRAM traditionnel sauf que le nombre décodeurs soit supérieur à 2 cependant ces décodeurs envoi la même donnée. On nommera cette plaque mémoire le circuit « K ». Pour que la structure volumique soit optimal il faut que le circuit « K » soit disposé de telle manière que les décodeurs de ce circuit soit disposés orthogonalement aux autres plaques. Ainsi les fils issus du circuit « K » passeront orthogonalement aux liaisons de type 4 ou plus formé par les interconnexions entre 4 fils ou plus des autres plaques. De plus le circuit « K » sera composé en deux parties disposé de part et d'autre des plaques empilés. Cette configuration permet d'augmenter considérablement le nombre d'interconnexions et augmente la puissance de calcul d'une interconnexion ce qui a pour conséquences d'augmenter considérablement la puissance de la mémoire DRAM en comparaison avec une deux mémoires traditionnels DRAM avec le même nombre de décodeur et le même nombre de fil. Le tableau ci-dessous est un tableau de comparaison et de 50 calcul de puissance pour une plaque et une plaque associé au circuit « K ». Il est associé aux figures 5 a), b), c) et d) qui représente les transistors et les puissances associées et aux figures 6 a), b), c) et d représentant les interconnexions des fils, ce qui aide à la compréhension du tableau. Nombre de fils Circuit Plaque Plaque avec Comparaison traditionnelle circuit « K » fois 2 2 fils 4 bits x 2= 8 28bits 56 bits 7x plus bits puissant 4 fils 16 bits x2 112 bits 224 bits 7x plus =32bits puissant 8 fils 64bits x2= 523 bits 943 bits 7.36x plus 128 bits puissant 256 fils 65536bits 535552bits 965 632bits 7.36x plus x2= 131kbits puissant n fils n2 bits x2= n2x14,72/1.80 n2x14,72 bits 2(n»bits bits 55 Les dessins annexés illustrent l'invention : -Les figures 1 a) et b) représentent l'organisation des décodeurs sur une plaque puis sur une 60 structure en volume. -La figure 2 représente la structure générale d'une plaque. -La figure 3 représente la structure générale du circuit K. -La figure 4 représente l'empilement des plaques et du circuit K. -Les figures 5 a), b), c) et d) représentent les structures internes des cellules mémoires. 65 -Les figures 6 a), b), c) et d) représentent les organisations des interconnexions. La figure 1 a) représente l'organisation et la disposition des décodeurs sur un polygone inscrit dans un cercle sur une plaque. Les décodeurs sont représenté pars des rectangles et nommé par une lettre représentant leur places : décodeur de rangé ( r), décodeur de colonne 70 (c), décodeur de diagonale gauche (g) et décodeur de diagonale droit (d). La disposition des décodeurs en diagonal gauche (8) et droite ( » doit être telle que l'angle formé entre le décodeur en diagonal gauche (8) et le décodeur de colonne (6) doit être de 45° pour assurer la régularité du polygone inscrit dans le cercle. La figure 1 b) représente l'organisation des plaques avec le circuit « K », chaque 75 plaque est désigné par la lettre (p) et le circuit « K » est désigné par la lettre (K).Cette figure permet de montrer que les plaques sont empilés en parallèle et que le circuit « K » est bien disposé de part et d'autre des plaques (p). La figure 2 représente l'organisation structurelle d'une plaque (p). Chaque plaque de circuits standards est constitué d'un multiplexeur d'adresse A et buffers d'entrée (4) pour les 80 décodeur de colonne (6) et décodeur de rangé (5), et d'un autre multiplexeur d'adresse B et buffers d'entrée (7) associé au décodeur en diagonale gauche (8) et décodeur en diagonale droite (9), d'une matrice mémoire (10), d'un amplificateur de lecture (Il), l'horloge d'écriture (12) externe a la plaque est relié au sélecteur de bus de donnée ( 13) qui est lui-même relié aux buffer d'entré (14) et de sortie (15).Etant donné la grande quantité de donné extraite par la 85 matrice mémoire (11) il faut que les données de sortie soit relié à un système adapté pour les récupérés et les traités. La figure 3 représente l'organisation structurelle du circuit « K ». Pour la conception du circuit K il faut certains composants similaires à ceux des plaques tel que le générateur d'horloge 1 (1) qui associé à l'horloge d'écriture (13) au sélecteur de bus de données (14) et 90 aux buffers d'entrée (15) permet l'écriture des données issue de multiplexeur d'adresses C et buffers d'entrée (17) sur les deux séries de deux décodeurs colonnes (18) pour satisfaire au besoin attendu. Les deux séries de deux décodeurs de colonnes (18) doivent être proportionnel aux nombres de fils issu d'un décodeur d'une plaque car pour passer parfaitement orthogonalement au quadrillage des matrices mémoire (11) de chaque plaque il 95 faut que les décodeurs soient disposés parallèlement les uns aux autres. La figure 4 représente l'organisation structurelle en volume de l'empilement des plaques (p) avec le passage en travers du circuit (K). Cette figure est une forme détaillée de la figure 1 b) démontré précédemment. Par ailleurs comme expliqué dans les descriptions le 100 générateur d'horloge 1 (1), la porte ET/AND (2), le générateur d'horloge 2 (3) et l'horloge d'écriture (12) se situent en extérieurs des plaques (p) et du circuit (K) mais en sont reliés de manière égales pour assurer que la totalité du système fonctionne au même rythme. Les figures 5 a), b), c) et d) représentent les structures internes des cellules mémoires. 105 Dû au fait que les interconnexions ne sont plus 2 fils mais de 3 et 4 alors pour la récupération d'information au niveau des cellules mémoire un nouvelle agencement des transistors a été mis en place. Ce qui a pour conséquence d'augmenter le nombre de transistors au niveau d'une interconnexion et de là on peut parler d'un champ de positionnement des transistors. La figure 5 a) décrit la disposition d'un transistor par rapport à l'interconnexion entre 110 deux fils. Cette description est celle d'une organisation interne d'une mémoire DRAM traditionnel. Cette disposition sera dite de type2. La figure 5 b) montre la disposition de plusieurs transistors lors d'une interconnexion entre trois fils et la quantité de bits que représente cette interconnexion sachant que chaque transistors correspond à 1 bit et réalise une fonction mathématique. Donc étant donné qu'il y a 115 quatre transistors ce qu'il signifie qu'il y a 4 bits au niveau de cette interconnexion. Avec l'interconnexion entre les fils issu des décodeurs (g), (d) et (c) les transistors réalisent chacune de ces fonctions suivantes : f=g.d, f=g.c, f=c.d et f=g.d.c . Cette disposition sera dite de type3 car c'est l'interconnexion entre 3 fils. La figure 5 c) montre la disposition de plusieurs transistors lors d'une interconnexion 120 entre quatre fils. La quantité de bits que représente cette interconnexion étant donné qu'il y a onze transistors ce qui signifie que cette interconnexion à 11 bits. Avec l'interconnexion entre les fils issu des décodeurs (g), (d), (c) et (r) les transistors réalisent chacune de ces fonctions suivantes : f=g .d, f=g.c, f=g.r, f=d.c, f=d.r, f=c.r, f=d.g.r, f=d.g.c, f=d.r.c, f=g.r.c, f=d.g.r.c . Cette disposition sera dite de type4 car c'est l'interconnexion entre 4 fils. 125 La figure 5 d) montre la disposition de plusieurs transistors lors d'une interconnexion entre cinq fils. La quantité de bits que représente cette interconnexion étant donné qu'il y a vingt-six transistors ce qui signifie que cette interconnexion à 25 bits. Avec l'interconnexion entre les fils issu des décodeurs (g), (d), (c), (r) et ceux du circuit (k) les transistors réalisent chacune de ces fonctions suivantes : f=g.d, f=g.c, f=g.r, f=g.k, f=d.c, f=d.r, f=d.k, f=c.r, f=c.k, 130 f=r.k, f=d.g.r, f=d.g.c, f=d.g.k, f=d.r .c, f=d.r.k, f=d.c.k, f=g.r.c, f=g.r.k, f=g.c.k, f=r.c.k, f=d.g.r.c, f=d.g.r.k, f=d.g.c.k, f=d.r.c.k, f-g.r.c.k et f=d.g.r.c.k . Cette disposition sera dite de types car c'est l'interconnexion entre 5 fils. La figure 6 a) représente les intersections des fils des décodeurs pour des décodeurs à 135 2 fils. Ce qui permet de voir qu'il y a 12 interconnexions de type2 et 4 interconnexions de type3. La figure 6 b) représente les intersections des fils des décodeurs pour des décodeurs à 4 fils. Ce qui permet de voir qu'il y a 48 interconnexions de type2 et 16 interconnexions de type3. 140 La figure 6 c) représente les intersections simples des fils des décodeurs pour des décodeurs à 8 fils. Ce qui permet de voir qu'il y a 192 interconnexions de type2 et 64 interconnexions de type3. La figure 6 d) représente les intersections complexes des fils des décodeurs pour des décodeurs à 8 fils. En comparaison avec la figure 6 c) cette figure ci permet de voir des 145 interconnexions de type4. Donc il y a 83 interconnexions de type2, 33 interconnexions de type3 et 28 interconnexions de type4. La mémoire DRAM selon l'invention est destinée à l'amélioration des mémoires DRAM traditionnel des ordinateurs. REVENDICATIONS1) Mémoire RAM dont la disposition et le nombre de décodeur soit supérieur à la mémoire RAM traditionnel caractérisé en ce qu'il comporte une ou plusieurs paires de décodeurs en plus, disposé dans un polygone inscrit dans un cercle dont chaque facette représente une place de décodeur ce qui a pour conséquence d'augmenter le nombre d'interconnexions et la puissance des calcul au sein d'une interconnexion. Et qu'il y est un circuit X composé lui aussi de décodeur ayant pour but d'augmenter la puissance des interconnexions. 2) Mémoire RAM selon l'une des revendications caractérisé en ce que le nombre de décodeur au sein d'une plaque soit supérieur à 2. 3) Mémoire RAM selon l'une des revendications caractérisées en ce que la disposition des décodeurs est la forme d'un polygone inscrit dans un cercle. 4) Mémoire RAM selon l'une des revendications caractérisé en ce qu'il y est un circuit K composé de 2 ou plusieurs décodeur en colonne dont les lignes de donné passent orthogonalement au quadrillage de la matrice mémoire (11). 5) Mémoire RAM selon la revendication 4 caractérisé en ce le nombre de fils issus des décodeurs de la plaque soient égaux au nombre de fils issus des décodeurs du circuit K, 20 permettant ainsi l'orthogonalité avec le quadrillage de la matrice mémoire (11). 6) Mémoire RAM selon l'une des revendications caractérise en ce que le nombre et l'agencement des transistors au sein d'une interconnexion soient différemment organisé telle que l'enchevêtrement de l'organisation des transistors soir propre au nombre d'interconnexions auquel il est associés. 25 7) Mémoire RAM selon l'une des revendications caractérisé en ce que l'horloge soit commune à toute la plaques et au circuit K et que les dispositifs de retard s'applique à toute les plaques mais pas au circuit K