FR 2976115 A1 20121207 FR 1154718 A 20110530 MEMOIRE NON VOLATILE A COMPENSATION DE COUPLAGE CAPACITIF ENTRE LIGNES DE BIT La présente invention concerne une mémoire non volatile, comprenant au moins une ligne de bit et au moins une cellule mémoire reliée à la ligne de bit, et des moyens pour appliquer une tension de programmation à la ligne de bit ou mettre la ligne de bit dans un état flottant. La présente invention concerne également un procédé de programmation de cellules mémoire dans une mémoire non volatile comprenant au moins deux lignes de bit à laquelle des cellules mémoire sont reliées, comprenant une étape consistant à appliquer une tension de programmation à une première ligne de bit et à mettre une seconde ligne de bit dans un état flottant. La figure 1 représente schématiquement, en coupe, une structure de mémoire non volatile classique M1 intégrée sur une microplaquette de semi-conducteur. La mémoire comprend un substrat semi-conducteur 10 dans lequel sont implantées des cellules mémoire 12. Les cellules mémoire 12 sont reliées par des contacts 21 à des lignes de bit BL (BLi_i, BLi, BLi+l) électriquement conductrices. Les lignes de bit BL sont noyées dans un matériau diélectrique 20 qui recouvre le substrat 10. Les cellules mémoire 12 reliées à une même ligne de bit BLi sont isolées des cellules mémoire reliées à des lignes de bit adjacentes BLi-1, BLi+l par des tranchées électriquement isolantes 11. L'écriture de données dans un groupe de cellules mémoire 30 comprend généralement une étape d'effacement du groupe de cellules mémoire, suivie d'une étape sélective de programmation de cellules mémoire. Pendant l'étape de programmation, les lignes de bit BL reliées à des cellules mémoire devant être programmées reçoivent une tension de programmation Vhv, tandis que les lignes de bit reliées à des cellules mémoire devant rester dans l'état effacé sont mises dans un état flottant FLT, c'est-à-dire sont déconnectées du reste du circuit. En raison des exigences de miniaturisation des circuits intégrés de plus en plus sévères, la distance séparant deux lignes de bit tend à se réduire. Une distance typique entre deux lignes de bit est par exemple 0,24 micromètre. Cette distance réduite fait apparaître un couplage capacitif entre lignes de bit adjacentes, se traduisant par l'apparition de lignes de champ électrique 22 entre les lignes de bit recevant la tension Vhv et les lignes de bit flottantes. Une ligne de bit BLi flottante voisine d'une ligne de bit BLi_1 recevant la tension Vhv se trouve donc portée à un potentiel parasite Vfl qui tend à augmenter sous l'effet du couplage capacitif. L'effet du couplage capacitif est encore plus marqué lorsque la ligne de bit flottante BLi est entourée de deux lignes BLi_1 et BLi+1 recevant la tension Vhv. Le schéma électrique équivalent représenté sur la figure 2 montre que dans un tel cas le potentiel Vfl de la ligne de bit BLi peut être estimé au moyen de la relation suivante : Vfl = 2Vhv*C2/(C1+2C2) (relation 1) dans laquelle Cl est la capacité de couplage entre la ligne de bit BLi et la masse du circuit, C2 est la capacité de couplage parasite entre la ligne de bit BLi et chacune des lignes de bit adjacentes BLi_1 et BLi+1 . En pratique, le potentiel parasite Vfl peut atteindre 8 à 9 V pour une tension Vhv de l'ordre de 15 V. Or, ce potentiel parasite Vfl peut entraîner l'injection involontaire de charges électriques dans des cellules mémoire effacées, conduisant à une programmation parasite de ces cellules mémoire. Pour résoudre ce problème, il pourrait être envisagé de relier à la masse les lignes de bit ne devant pas recevoir la tension Vhv. Cette solution n'est toutefois pas souhaitable en raison de l'existence de courants de fuite il circulant entre les cellules mémoire 12 et la masse (notamment entre les régions de drain des cellules mémoire et la masse) et de courants de fuite i2 circulant entre les cellules mémoire recevant la tension Vhv et les cellules mémoire reliées à des lignes de bit flottantes (courants passant sous les tranchées isolantes 11). Les courants de fuite i2 sont faibles, de l'ordre du nanoampère, et sont limités par le potentiel Vfl. Une connexion à la masse des lignes de bit ne devant pas recevoir la tension Vhv entraînerait une augmentation notable des courants de fuite i2, qui pourraient atteindre le microampère. Une telle augmentation des courants de fuite pourrait causer l'effondrement de la source de tension fournissant la tension Vhv, telle une pompe de charges. Il pourrait donc être souhaité de prévoir un autre moyen 30 pour réduire l'augmentation du potentiel électrique des lignes de bit flottantes par couplage capacitif. Des modes de réalisation de l'invention concernent une mémoire non volatile, comprenant au moins une ligne de 35 bit et au moins une cellule mémoire reliée à la ligne de bit, des premiers moyens pour appliquer une tension de programmation à la ligne de bit ou mettre la ligne de bit dans un état flottant, une ligne conductrice écran s'étendant au-dessus de la ligne de bit, couplée capacitivement à la ligne de bit, et des seconds moyens pour appliquer une tension de compensation à la ligne conductrice écran quand la ligne de bit est mise dans l'état flottant, et mettre la ligne conductrice écran dans l'état flottant lorsque la tension de programmation est appliquée à la ligne de bit. Selon un mode de réalisation, les premiers moyens comprennent un premier interrupteur de contrôle de la tension de ligne de bit, et un premier verrou fournissant un signal de commande du premier interrupteur de contrôle en fonction de la valeur d'un bit de donnée mémorisé par le verrou, et les seconds moyens comprennent un second interrupteur de contrôle de la tension de la ligne conductrice écran, et un second verrou fournissant un signal de commande du second interrupteur de contrôle en fonction de la valeur d'un bit de donnée mémorisé par le verrou. Selon un mode de réalisation, les premiers moyens comprennent un premier interrupteur de contrôle de la tension de ligne de bit, et un premier verrou fournissant un signal de commande du premier interrupteur de contrôle en fonction de la valeur d'un bit de donnée mémorisé par le verrou, et les seconds moyens comprennent un second interrupteur de contrôle de la tension de la ligne conductrice écran, et des moyens de commande du second interrupteur fournissant un signal de commande du second interrupteur de contrôle en fonction de la valeur du signal de commande du premier interrupteur.35 Selon un mode de réalisation, les moyens de commande du second interrupteur comprennent une porte inverseuse recevant le signal de commande du premier interrupteur. Selon un mode de réalisation, la tension de compensation est un potentiel de masse de la mémoire. Selon un mode de réalisation, la mémoire comprend des rangées de cellules mémoire, une pluralité de lignes de bit, chaque ligne de bit étant couplée capacitivement à au moins une ligne de bit adjacente, une pluralité de lignes conductrices écran agencées au-dessus des lignes de bit, et des moyens pour appliquer la tension de programmation à des premières lignes de bit, mettre des secondes lignes de bit dans l'état flottant, mettre dans l'état flottant les lignes conductrices écran s'étendant au-dessus des premières lignes de bit, et appliquer la tension de compensation aux lignes conductrices écran s'étendant au-dessus des secondes lignes de bit. Selon un mode de réalisation, une cellule mémoire comprend un transistor d'accès et un transistor à grille flottante. Selon un mode de réalisation, une cellule mémoire comprend un transistor à grille flottante sans transistor d'accès. Des modes de réalisation de l'invention concernent également un dispositif portatif électronique comprenant un circuit intégré IC comportant une mémoire non volatile selon l'invention. Des modes de réalisation de l'invention concernent 35 également un procédé de programmation de cellules mémoire dans une mémoire non volatile comprenant au moins deux lignes de bit auxquelles des cellules mémoire sont reliées, comprenant une étape consistant à appliquer une tension de programmation à une première ligne de bit et à mettre une seconde ligne de bit dans un état flottant, une étape consistant à prévoir au-dessus de chaque ligne de bit une ligne conductrice écran couplée capacitivement à la ligne de bit, et une étape consistant à appliquer une tension de compensation à la ligne conductrice écran couplée à la ligne de bit mise dans l'état flottant, et mettre dans l'état flottant la ligne conductrice écran couplée à la ligne de bit recevant la tension de programmation. Selon un mode de réalisation, la tension de compensation est un potentiel de masse. Selon un mode de réalisation, le procédé comprend des étapes consistant à prévoir des premiers moyens comprenant un premier interrupteur de contrôle de la tension de ligne de bit, et un premier verrou fournissant un signal de commande du premier interrupteur de contrôle en fonction de la valeur d'un bit de donnée mémorisé par le verrou, et des seconds moyens comprenant un second interrupteur de contrôle de la tension de la ligne conductrice écran, et un second verrou fournissant un signal de commande du second interrupteur de contrôle en fonction de la valeur d'un bit de donnée mémorisé par le verrou. Selon un mode de réalisation, le procédé comprend des étapes consistant à prévoir des premiers moyens comprenant un premier interrupteur de contrôle de la tension de ligne de bit, et un premier verrou fournissant un signal de commande du premier interrupteur de contrôle en fonction de la valeur d'un bit de donnée mémorisé par le verrou, et des seconds moyens comprenant un second interrupteur de contrôle de la tension de la ligne conductrice écran, et des moyens de commande du second interrupteur fournissant un signal de commande du second interrupteur de contrôle en fonction de la valeur du signal de commande du premier interrupteur. Ces caractéristiques ainsi que d'autres de la présente invention seront exposées plus en détail dans la description suivante, faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : - la figure 1 précédemment décrite est une vue en coupe schématique d'une mémoire non volatile classique, - la figure 2 précédemment décrite est un schéma électrique illustrant un couplage capacitif de lignes de bit dans la mémoire de la figure 1, - la figure 3 est une vue en coupe schématique d'une mémoire non volatile selon l'invention, - la figure 4 est un schéma électrique illustrant un couplage capacitif de lignes de bit dans la mémoire de la figure 3, - les figures 5 et 6 représentent des modes de réalisation de verrous de programmation selon l'invention, - la figure 7 représente un premier exemple de réalisation d'une mémoire non volatile selon l'invention, - la figure 8 représente la structure de cellules mémoire représentées sous forme de blocs sur la figure 7, - la figure 9 représente un second exemple de réalisation d'une mémoire non volatile selon l'invention, - la figure 10 représente un troisième exemple de réalisation d'une mémoire non volatile selon l'invention, et - la figure 11 représente un dispositif équipé d'une mémoire non volatile selon l'invention. La figure 3 représente schématiquement, en coupe, un mode de réalisation d'une mémoire M2 selon l'invention, intégrée sur une microplaquette de semi-conducteur. La mémoire M2 comprend un substrat semi-conducteur 10, par exemple de type P, ou un caisson de type P, dans lequel sont implantées des cellules mémoire 12. La région des cellules mémoire 12 que montre la vue en coupe de la figure 3 est une région de drain de transistor, vue dans le sens de sa largeur. Les cellules mémoire 12 sont reliées par des contacts 21 à des lignes de bit BL (BLi_l, BLi, BLi+l) , chaque ligne de bit BL étant reliée à une pluralité cellules mémoire (non visible sur la vue en coupe). Les lignes de bit BL sont noyées ("embedded") dans un matériau diélectrique 20 qui recouvre le substrat 10, généralement déposé en plusieurs couches. Les cellules mémoire 12 reliées à une même ligne de bit BLi sont isolées des cellules mémoire reliées à des lignes de bit adjacentes BLi-1, BLi+l par des tranchées isolantes 11, par exemple des tranchées STI ("Shallow Trench Isolation") en dioxyde de silicium (Si02). Comme précédemment indiqué, l'écriture de données dans un groupe de cellules mémoire comprend généralement une étape collective d'effacement du groupe de cellules mémoire suivie d'une étape de programmation de certaines cellules mémoire. Pendant l'étape de programmation, les lignes de bit reliées à des cellules mémoire devant être programmées reçoivent une haute tension de programmation Vhv, par exemple 15 V, tandis que des lignes de bit reliées à des cellules mémoire devant rester dans l'état effacé sont mises dans l'état flottant. Il a été vu plus haut que, dans une mémoire classique, les lignes de bit flottantes peuvent être soumises à un potentiel électrique parasite Vfl généré par couplage capacitif, qui peut entraîner la programmation parasite de cellules mémoire. Pour réduire ce potentiel parasite, la mémoire M2 comporte des lignes conductrices écran CL (CLi_l, CLi, CLi+l) agencées au-dessus des lignes de bit BL (BLi_l, BLi, BLi+l) et elles-mêmes noyées dans le diélectrique 20. De préférence, à chaque ligne de bit BL est associée une ligne conductrice écran correspondante CL qui surplombe la ligne de bit. Des exceptions pourraient être prévues, par exemple pour des lignes de bit se trouvant en bord de plan mémoire et ne pouvant donc jamais se trouver entre deux lignes de bit recevant la tension Vhv. Les lignes conductrices écran CL sont agencées à une distance des lignes de bit BL telle qu'il existe un couplage capacitif entre chaque ligne de bit et la ligne conductrice écran qui la surplombe. Dans un mode de réalisation, la distance entre les lignes conductrices écran et les lignes de bit est identique à la distance entre les lignes de bit, par exemple 0,4 micromètre. Les lignes de bit et les lignes conductrices présentent la même épaisseur, par exemple 0,4 micromètre, et la même largeur, par exemple 0,24 micromètre. Dans un mode de réalisation, les lignes de bit sont réalisées par gravure d'une couche de métal, par exemple la couche appelée "métal 1" en microélectronique, et les lignes conductrices écran sont réalisées par gravure d'une couche de métal de rang supérieur, par exemple la couche "métal 2". La distance entre les lignes conductrices écran et les lignes de bit est dans ce cas déterminée par l'épaisseur d'une couche diélectrique qui sépare les différents niveaux de métal. Cette distance pourrait par ailleurs être réduite par gravure locale de la couche diélectrique, pour augmenter le couplage capacitif entre les lignes conductrices écran et les lignes de bit. Les lignes conductrices écran CL ne sont pas reliées électriquement aux lignes de bit et aux cellules mémoire. Elles sont portées à une tension de compensation Vc qui est choisie de manière à réduire sinon limiter un potentiel électrique pouvant apparaître dans les lignes de bit par couplage capacitif, lorsque celles-ci sont flottantes. Plus particulièrement, et comme illustré sur la figure 3 . une ligne conductrice écran CLi reçoit la tension de compensation Vc lorsque la ligne de bit BLi à laquelle elle est couplée est mise dans l'état flottant FLT, - une ligne conductrice écran CLi_1, CLi+1 est mise dans l'état flottant FLT lorsque la ligne de bit BLi_1, BLi+1 à laquelle elle est couplée reçoit la tension de programmation Vhv. La figure 4 est un schéma électrique équivalent de la figure 3. Une capacité Cl représente le couplage capacitif classique entre la ligne de bit BLi et la masse du circuit. Une capacité C2 représente le couplage classique entre la ligne de bit BLi et chacun des lignes de bit adjacentes BLi_1 et BLi+1. Une capacité C3 représente le couplage capacitif entre la ligne de bit flottante BLi et la ligne conductrice écran CLi recevant la tension de compensation Vc. Lorsque les lignes de bit adjacentes BLi_1 et BLi+1 reçoivent la tension Vhv et que 10 la ligne de bit BLi est flottante, la ligne de bit BLi est portée à un potentiel Vf2 qui peut être estimé au moyen de la relation suivante, en supposant que Vc=O : Vf2 = 2Vhv*C2/(C1+2C2+C3) (relation 2) En comparant la relation 2 avec la relation 1, qui détermine le potentiel parasite Vfl d'une ligne de bit présente dans une mémoire classique, il vient que : Vf2/Vfl = 2Vhv*C2/(C1+2C2+C3)/2Vhv*C2/(C1+2C2) soit : 15 Vf2/Vfl = (C1+2C2) / (C1+2C2)+C3 On constante donc que le potentiel Vf2 est inférieur au potentiel Vfl. A titre d'exemple numérique, si C1=C2=C3 : 20 Vf2 = 3/4 Vfl Une telle réduction du potentiel parasite Vf2 permet de réduire notablement le risque de programmation involontaire de cellules mémoire. Si par exemple Vfl = 25 8,7 V, alors Vf2 = 6,5 V. La programmation de cellules mémoire étant due à l'injection de charge par effet tunnel, le risque de programmation involontaire peut être important à 8,7 V et pratiquement inexistant à 6,5 V, si la tension de 6,5 V se trouve en dessous d'un seuil 30 d'injection par effet tunnel. Il sera noté que le seuil d'injection est un paramètre qui est, dans une certaine mesure, technologiquement contrôlable, par exemple en contrôlant une épaisseur d'oxyde tunnel. La tension Vhv est généralement appliquée aux lignes de bit par des verrous de programmation qui reçoivent chacun la valeur d'un bit à écrire dans une cellule mémoire. Si cette valeur est par exemple 1, un verrou de programmation fournit la tension Vhv, et si cette valeur est 0 le verrou met la ligne de bit dans l'état flottant. La figure 5 représente un verrou d'écran et de programmation SPLTi assurant à la fois le contrôle de la tension d'une ligne de bit BLi et le contrôle de la tension de la ligne conductrice écran CLi associée à la ligne de bit BLi. Le verrou d'écran et de programmation SPLTi comporte un verrou de programmation conventionnel PLTi et un circuit de contrôle d'écran SCTi commandé par le verrou de programmation PLTi. Le verrou de programmation PLTi comprend un transistor interrupteur SW1 contrôlé par un verrou binaire LTli. Le transistor SW1 relie la ligne de bit BLi à une ligne de programmation PL recevant la tension Vhv. Le verrou binaire LTli est alimenté électriquement par la ligne de programmation PL. Il reçoit un bit de données Bi et un signal de sélection SEL, et fournit un signal de contrôle CS au transistor SW1. Le signal CS passe par exemple à 1 lorsque le bit Bi et le signal SEL sont égaux à 1. Lorsque le signal CS est égal à 1, le transistor SW1 devient passant et la ligne de bit BLi reçoit la tension Vhv. Plus précisément, la ligne de bit BLi reçoit une tension égale à Vhv-Vtn, Vtn étant la tension de seuil du transistor interrupteur SW1. Cette tension de seuil sera considérée ici comme nulle, dans un souci de simplicité. Lorsque le signal CS est égal à 0, la ligne de bit BLi est flottante. Le circuit de contrôle d'écran SCTi comprend une porte inverseuse IG et un transistor interrupteur SW2 qui relie la ligne conductrice écran CLi à un noeud de circuit fournissant la tension de compensation Vc (par exemple la masse). La porte inverseuse IG reçoit le signal CS et fournit un signal inversé /CS au transistor SW2. Le transistor SW2 est passant lorsque le signal /CS est à 1. Le tableau ci-après résume le fonctionnement du verrou d'écran et de programmation SPLTi. Bit SEL CS Ligne de bit BLi Ligne conductrice écran CLi 0 0 0 Flottante Vc 1 0 0 Flottante Vc 0 1 0 Flottante Vc 1 1 1 Vhv Flottante Alternativement, comme illustré sur la figure 6, un verrou d'écran SLTi distinct du verrou de programmation PLTi peut être prévu pour assurer le contrôle de la tension de la ligne conductrice écran CLi. Le verrou d'écran SLTi comprend un verrou binaire LT2i, la porte inverseuse IG et le transistor SW2. Le verrou binaire LT2i reçoit le bit de données Bi et le signal de sélection SEL et sa sortie fournit à la porte inverseuse IG le même signal de contrôle CS que le verrou binaire LTli. Le tableau 1 ci-dessus résume également le fonctionnement du combiné verrou d'écran SLTi et verrou programmation PLTi, qui est identique au fonctionnement du verrou d'écran et de programmation SPLTi. Dans un mode de réalisation des verrous représentés sur les figures 5, 6, la ligne de programmation PL comporte deux pistes conductrices PLI, PL2 (non représentées sur les figures 5, 6). La piste PLI alimente électriquement le verrou binaire LTli et la piste PL2 est reliée à la ligne de bit BLi par l'intermédiaire de l'interrupteur SW1. Ce mode de réalisation permet par exemple d'appliquer au verrou binaire LTli une tension d'alimentation Vdd via la piste PLI pour le chargement du bit Bi avant une phase d'effacement, et de maintenir le verrou binaire actif pendant la phase d'effacement, tandis que la ligne PL2 est reliée à la masse. Lors de la phase de programmation proprement dite, les deux pistes PLI, PL2 reçoivent la tension Vhv. La figure 7 représente un exemple de réalisation d'une mémoire non volatile M3 selon l'invention, de type EEPROM. La mémoire comprend des rangées horizontales et des rangées verticales de cellules mémoire MC, des lignes de mot WL, des lignes de bit BL et des lignes de source SL. La structure des cellules mémoire MC est représentée sur la figure 8. Chaque cellule mémoire comprend un transistor d'accès AT en série avec un transistor à grille flottante FGT1 du type programmable et effaçable par effet tunnel. Le transistor AT a son drain D relié à une ligne de bit BL, sa source S reliée au drain du transistor FGT1 et sa grille G reliée à une ligne de mot WL. Le transistor FGT1 a sa grille G reliée à une ligne de contrôle de grille CGL et sa source reliée à une ligne de source SL. En référence à la figure 7, les lignes de bit BL sont regroupées en colonnes de mot COLT comprenant N lignes de bit BLi,o, BLi,1...BLirN_1. Une seule colonne COLT est représentée sur la figure 7 dans un souci de lisibilité de la figure. Les grilles G des transistors à grille flottante FGT1 des cellules mémoire MCO3 MC1r...MCN_1 d'une même rangée horizontale et d'une même colonne COLT sont reliées à un verrou de colonne CLTT par l'intermédiaire d'un transistor de contrôle de grille CGT et d'une ligne de contrôle de grille CGL. Les grilles G des transistors d'accès AT des cellules mémoire MCO3 MC1,...MCN_1 d'une même rangée horizontale sont connectées à une même ligne de mot WL (WL0...WLK), ainsi que les grilles des transistors de contrôle de grille CGT. Les lignes de mot WL sont contrôlées par un décodeur de ligne RDEC1 qui leur applique des tensions de sélection ou de non sélection en fonction de la valeur d'une adresse ADD reçue sur son entrée. Les bornes de drain D des transistors d'accès AT des cellules mémoire MCO3 MC1, ...MCN_1 d'une même rangée verticale sont connectées à une même ligne de bit BL (BLT,o, BLT,1...BL1rN_1). Chaque ligne de bit BL est surplombée d'une ligne conductrice écran CL (CLT,o, CLT,1...CL1rN_1). Chaque paire de lignes comprenant une ligne de bit BL et la ligne conductrice écran CL correspondante est contrôlée par un verrou d'écran et de programmation SPLT (SPLTT,o, SPLTT,1... SPLIi,N_1) du type décrit plus haut. Les lignes de bit de chaque colonne sont également reliées à des amplificateurs de lecture SA (SA0, SA1,...SAN_1) par l'intermédiaire de transistors de sélection de colonne CST et d'un bus de multiplexage MB1. Les transistors de sélection de colonne CST sont commandés par des signaux de sélection de colonne SELT fournis par un décodeur de colonne CDEC1 recevant l'adresse ADD. Chaque signal SELT de sélection d'une colonne COLT est également appliqué aux verrous d'écran et de programmation SPLTT,o, SPLTT,1... SPLT1rN_1 reliés aux lignes de bit de cette colonne, ainsi qu'au verrou de colonne CLTi correspondant. Pendant des phases de lecture de la mémoire, les amplificateurs de lecture SA fournissent des bits Bo, B1...BN_1 lus dans les cellules mémoire appartenant à une rangée horizontale sélectionnée par le décodeur RDEC1 et à une colonne COLT sélectionnée par le décodeur CDEC1. On décrira à titre d'exemple une séquence d'effacement et de programmation d'un mot binaire de N bits mémorisé par les cellules mémoire reliées à la ligne de mot WL0 et appartenant à la colonne COLT. Préparation du cycle d'effacement programmation Les verrous d'écran et de programmation SPLT (SPLTT,o, SPLTi,1... SPLT1rN_1) reçoivent la tension Vc précédemment décrite ainsi que des bits Bo, B1... BN_1 à écrire dans les cellules mémoire. On utilise ici une ligne de programmation PL à deux pistes conductrices PLI, PL2 du type mentionné plus haut. La piste PLI qui alimente les verrous binaires LT1 des verrous d'écran et de programmation SPLT reçoit la tension Vdd d'alimentation du circuit (généralement comprise entre 1,8V et 5V), tandis que la piste PL2 reliée aux lignes de bit BL est mise à la masse. Le décodeur CDEC1 active le verrou de colonne CLTT et les verrous SPLT au moyen du signal de sélection SELT. Effacement : selon la valeur du bit qu'ils ont reçu, les verrous SPLTT,o, SPLTi,1... SPLT ,N_l mettent les lignes de bit BLT, o, BLT,1... BLT, N_1 de la colonne COLT dans l'état flottant ou leur applique la tension nulle présente sur la piste PL2 de la ligne de programmation PL, ce point étant indifférent pour le processus d'effacement. Le verrou de colonne CLTi applique une tension d'effacement Ver à la ligne de contrôle de grille CGL par l'intermédiaire du transistor CGT. Le décodeur RDEC1 applique une tension de sélection Vsel à la ligne de mot WLo, choisie de manière que le transistor CGT laisse passer la tension Ver (à la tension de seuil près des transistors). La ligne de source SL est connectée à la masse. Les transistors FGT1 reçoivent donc la tension Ver sur leur grille G tandis que leur source S est reliée à la masse. Des charges électriques sont extraites par effet tunnel des grilles flottantes des transistors FGT1. Programmation : la tension Vhv est appliquée aux deux pistes PLI, PL2 de la ligne de programmation PL. Les verrous d'écran et de programmation SPLTi,o, SPLTi,1 SPLTirN_1 reçoivent donc maintenant la tension Vhv. Le décodeur RDEC1 applique une tension de sélection Vsel à la ligne de mot WL0 pour que le transistor de contrôle de grille CGT soit passant. Le verrou de colonne CLTi relie la ligne de contrôle de grille CGL à la masse, par l'intermédiaire du transistor de contrôle de grille CGT. La ligne de source SL est mise dans l'état flottant. Les verrous d'écran et de programmation SPLT qui ont reçu un bit égal à 1 appliquent la haute tension Vhv aux lignes de bit qu'ils contrôlent, et mettent les lignes conductrices écran correspondantes dans l'état flottant. Les verrous d'écran et de programmation SPLT qui ont reçu un bit égal à 0 mettent dans l'état flottant les lignes de bit qu'ils contrôlent, et appliquent la tension de compensation Vc aux lignes conductrices écran correspondantes. Des charges électriques sont injectées dans les grilles flottantes des transistors FGT1 recevant la tension Vhv, par effet tunnel. La figure 9 représente un exemple de réalisation d'une mémoire non volatile M4 selon l'invention, de type FLASH, réalisée à partir de transistors à grille flottante FGT2 formant chacun une cellule mémoire dépourvue de transistor d'accès. La mémoire comporte des lignes de mot WLk (WL0 à WLK_1) et des lignes de bit BLn,m (BLo,o- BLo,M 1, - - -BLN l,o-BLN 1,M 1) . Les lignes de bit BLn,m sont regroupées en colonnes CL, (CLo,...CLN_1) . Chaque colonne CLn comporte M lignes de bit BLf,o-BLf,M 1- Contrairement à la mémoire M3, dont les colonnes reçoivent des bits de rangs différents formant un mot binaire, les colonnes de la mémoire M4 reçoivent des bits de même rang de mots différents. Les transistors FGT2 sont agencés en rangées horizontales et en rangées verticales. Les grilles G des transistors FGT2 d'une même rangée horizontale sont connectées à une même ligne de mot WLk et les sources de ces transistors sont connectées à une ligne de source SL. Les drains des transistors FGT2 d'une rangée verticale sont connectés à la même ligne de bit BLn,m. Les lignes de bit sont reliées à des amplificateurs de lecture SAo-SAN_1.par l'intermédiaire de transistors d'isolement TI, de transistors de sélection CST et d'un bus de multiplexage MB2. Les transistors d'isolement TI sont commandés par un signal de lecture RD et sont bloqués pendant des phases d'effacement ou de programmation de la mémoire. Lorsque la mémoire est en phase de lecture, la sortie de chaque amplificateur de lecture SA, fournit la valeur d'un bit Bn (Bo-BN_1) d'un mot lu dans la mémoire. La mémoire M4 comprend également des lignes conductrices 35 écran CLn,m (CLo, o-CLo,M-1, . . . CLN-1, o-CLN-1, M-1) surplombant chacune une ligne de bit, et des verrous d'écran et de programmation SPLTn,m (SPLT0,0-SPLT0,M_l, ... SPLTN_l,o- SPLTN-1, M-1) Un décodeur de ligne RDEC2 et un décodeur de colonne CDEC2 reçoivent une adresse ADD de mot binaire. Le décodeur de ligne RDEC2 applique à chaque ligne de mot WLk une tension de contrôle de grille dont la valeur dépend de l'état sélectionné ou non sélectionné de la ligne de mot, qui est fonction de l'adresse ADD. Le décodeur de colonne CDEC2 fournit des signaux de sélection SEL (SEL0...SELM_1) qui sont également fonction de la valeur de l'adresse ADD. Un signal de sélection SEL de rang déterminé est appliqué aux verrous d'écran et de programmation de même rang dans chaque colonne, ainsi qu'aux transistors de sélection CST des lignes de bit de rang correspondant. Par exemple, le signal SEL0 est appliqué aux premiers verrous SPLTO,0-SPLTN_1,0 de chaque colonne et aux transistors CST de sélection des lignes de bit correspondantes. Le signal SELM_1 est appliqué aux verrous SPLT0,M_1-SPLTN_1,M_1 de chaque colonne et aux transistors CST de sélection des lignes de bit correspondantes. On décrira à titre d'exemple une étape d'effacement de toutes les cellules mémoire connectées à la ligne de mot WL0 (effacement de page) et une étape de programmation d'un mot binaire dans des cellules mémoire connectées à cette ligne de mot WL0 et à la première ligne de bit BLn,o de chaque colonne COLo-COLN_1. Effacement : Le décodeur de ligne RDEC2 applique une tension d'effacement Ver à la ligne de mot WL0. La ligne 35 de source SL est connectée à la masse. Des charges électriques sont extraites des grilles flottantes de tous les transistors FGT2 connectés à la ligne de mot WL0, par effet tunnel. Programmation : les verrous d'écran et de programmation SPLTn,m reçoivent les tensions Vhv, Vc précédemment décrites, et des bits Bo, B1. .. BN_1 à écrire dans les cellules mémoire. Le décodeur de colonne CDEC2 active les verrous d'écran et de programmation SPLTn,o contrôlant la première ligne de bit BLn,o de chaque colonne. Le décodeur de ligne RDEC2 applique une tension de sélection en programmation Vprg à la ligne de mot WL0. Les verrous d'écran et de programmation SPLT qui ont reçu un bit égal à 1 appliquent la tension de programmation Vhv aux lignes de bit qu'ils contrôlent, et placent les lignes conductrices écran correspondantes dans l'état flottant. Les verrous d'écran et de programmation SPLT qui ont reçu un bit égal à 0 mettent dans l'état flottant les lignes de bit qu'ils contrôlent, et appliquent la tension de compensation Vc aux lignes conductrices écran correspondantes. Des charges électriques sont injectées dans les grilles flottantes des transistors FGT2 recevant la tension Vhv. La figure 10 représente une mémoire M5 qui diffère de la mémoire M4 en ce que les verrous d'écran et de programmation SPLTn,m sont remplacés par des verrous d'écran SLTn,m et des verrous de programmation PLT0-PLTN_l séparés, tels que précédemment décrits en relation avec la figure 6. Les verrous d'écran SLTn,m sont agencés en lieu et place des verrous d'écran et de programmation SPLTn,m de la mémoire M4, et sont connectés aux lignes conductrices écran. Les verrous de programmation PLT0- PLTN_1 sont agencés en bas du plan mémoire et reliés aux lignes de bit BL par l'intermédiaire du bus de multiplexage MB2 et des transistors de sélection CST. Les transistors d'isolement TI commandés par le signal de lecture RD sont agencés entre les entrées des amplificateurs de lecture SA0_SAN_1 et le bus de multiplexage MB2. La figure 11 montre schématiquement un dispositif portatif HD comprenant un circuit intégré IC selon l'invention. Le circuit intégré IC comprend une mémoire selon l'invention, par exemple M3, M4 ou M5, une unité centrale UC et un circuit d'interface de communication ICT. Le circuit d'interface de communication ICT peut être à contact, par exemple un circuit d'interface ISO 7816, ou sans contact, par exemple un circuit d'interface ISO14443 ou ISO15693 fonctionnant par couplage inductif. Le dispositif portatif HD est par exemple une carte à puce ou une étiquette électronique. Le dispositif HD peut de façon générale être tout type de dispositif équipé d'une mémoire non volatile.20 REVENDICATIONS1. Mémoire non volatile (M2, M3, M4, M5), comprenant : - au moins une ligne de bit (BL) et au moins une cellule mémoire (12, MC, AT, FGT1, FGT2) reliée à la ligne de bit, - des premiers moyens (LT1, SW1) pour appliquer une tension de programmation (Vhv) à la ligne de bit ou mettre la ligne de bit dans un état flottant (FLT), caractérisé en ce qu'il comprend : une ligne conductrice écran (CL) s'étendant au-dessus de la ligne de bit (BL), couplée capacitivement à la ligne de bit, et des seconds moyens (LT1, LT2, IG, SW2) pour : - appliquer une tension de compensation (Vc) à la ligne conductrice écran (CL) quand la ligne de bit (BL) est mise dans l'état flottant, et - mettre la ligne conductrice écran (CL) dans l'état flottant (FLT) lorsque la tension de programmation (Vhv) est appliquée à la ligne de bit (BL). 2. Mémoire selon la revendication 1, dans laquelle : - les premiers moyens comprennent un premier interrupteur (SW1) de contrôle de la tension de ligne de bit, et un premier verrou (LT1) fournissant un signal de commande (CS) du premier interrupteur de contrôle en fonction de la valeur d'un bit de donnée (Bi) mémorisé par le verrou, et - les seconds moyens comprennent un second interrupteur (SW2) de contrôle de la tension de la ligne conductrice écran, et un second verrou (LT2) fournissant un signal (/CS) de commande du second interrupteur de contrôle en 22 fonction de la valeur d'un bit de donnée mémorisé par le verrou. 3. Mémoire selon la revendication 1, dans laquelle : - les premiers moyens comprennent un premier interrupteur (SW1) de contrôle de la tension de ligne de bit, et un premier verrou (LT1) fournissant un signal de commande (CS) du premier interrupteur de contrôle en fonction de la valeur d'un bit de donnée (Bi) mémorisé par le verrou, et - les seconds moyens comprennent un second interrupteur (SW2) de contrôle de la tension de la ligne conductrice écran, et des moyens (IG) de commande du second interrupteur fournissant un signal (/CS) de commande du second interrupteur de contrôle en fonction de la valeur du signal de commande (CS) du premier interrupteur. 4. Mémoire selon la revendication 3, dans laquelle 20 les moyens de commande du second interrupteur (SW2) comprennent une porte inverseuse (IG) recevant le signal (CS) de commande du premier interrupteur. 5. Mémoire selon l'une des revendications 1 à 4, 25 dans laquelle la tension de compensation (Vc) est un potentiel de masse de la mémoire. 6. Mémoire selon l'une des revendications 1 à 5, comprenant : 30 - des rangées de cellules mémoire, - une pluralité de lignes de bit (BLi), chaque ligne de bit étant couplée capacitivement à au moins une ligne de bit adjacente, une pluralité de lignes conductrices écran (CLi) 35 agencées au-dessus des lignes de bit, et20des moyens (SPLT, SLT) pour : - appliquer la tension de programmation (Vhv) à des premières lignes de bit, - mettre des secondes lignes de bit dans l'état 5 flottant, - mettre dans l'état flottant les lignes conductrices écran s'étendant au-dessus des premières lignes de bit, et - appliquer la tension de compensation (Vc) aux 10 lignes conductrices écran s'étendant au-dessus des secondes lignes de bit. 7. Mémoire selon l'une des revendications 1 à 6, dans laquelle une cellule mémoire comprend un transistor 15 d'accès (AT) et un transistor à grille flottante (FGT1). 8. Mémoire selon l'une des revendications 1 à 6, dans laquelle une cellule mémoire comprend un transistor à grille flottante (FGT2) sans transistor d'accès. 9. Dispositif portatif électronique (HD) comprenant un circuit intégré IC comportant une mémoire non volatile (M3 M4, M5) selon l'une des revendications 1 à 8. 25 10. Procédé de programmation de cellules mémoire dans une mémoire non volatile (M2, M3, M4, M5) comprenant au moins deux lignes de bit (BL) auxquelles des cellules mémoire (12, MC, AT, FGT1, FGT2) sont reliées, comprenant une étape consistant à appliquer une tension de 30 programmation (Vhv) à une première ligne de bit et à mettre une seconde ligne de bit dans un état flottant (FLT), procédé caractérisé en ce qu'il comprend : une étape consistant à prévoir au-dessus de chaque ligne de bit (BL) une ligne conductrice écran (CL) couplée capacitivement à la ligne de bit, et une étape consistant à appliquer une tension de compensation (Vc) à la ligne conductrice écran (CL) couplée à la ligne de bit (BL) mise dans l'état flottant, et mettre dans l'état flottant la ligne conductrice écran (CL) couplée à la ligne de bit (BL) recevant la tension de programmation (Vhv). 11 Procédé selon la revendication 10, dans lequel la tension de compensation (Vc) est un potentiel de masse. 12. Procédé selon l'une des revendications 10 et 11, comprenant les étapes consistant à prévoir : - des premiers moyens comprenant un premier interrupteur (SW1) de contrôle de la tension de ligne de bit, et un premier verrou (LT1) fournissant un signal de commande (CS) du premier interrupteur de contrôle en fonction de la valeur d'un bit de donnée (Bi) mémorisé par le verrou, et - des seconds moyens comprenant un second interrupteur (SW2) de contrôle de la tension de la ligne conductrice écran, et un second verrou (LT2) fournissant un signal (/CS) de commande du second interrupteur de contrôle en fonction de la valeur d'un bit de donnée mémorisé par le verrou. 13. Procédé selon l'une des revendications 10 et 11, comprenant les étapes consistant à prévoir : - des premiers moyens comprenant un premier interrupteur (SW1) de contrôle de la tension de ligne de bit, et un premier verrou (LT1) fournissant un signal de commande (CS) du premier interrupteur de contrôle en fonction de la valeur d'un bit de donnée (Bi) mémorisé par le verrou, et - des seconds moyens comprenant un second interrupteur (SW2) de contrôle de la tension de la ligne conductrice écran, et des moyens (IG) de commande du second interrupteur fournissant un signal (/CS) de commande du second interrupteur de contrôle en fonction de la valeur du signal de commande (CS) du premier interrupteur.