FR 2975803 A1 20121130 FR 1154520 A 20110524 CIRCUIT INTEGRE REALISE EN SOI COMPRENANT DES CELLULES ADJACENTES DE DIFFERENTS TYPES L'invention concerne les circuits intégrés, et en particulier les circuits intégrés réalisés sur un substrat de type silicium sur isolant (SOI). La technologie SOI consiste à séparer une fine couche de silicium (quelques nanomètres) sur un substrat en silicium par une couche d'isolant relativement épaisse (quelques dizaines de nanomètres en règle générale). Les circuits intégrés réalisés en technologie SOI présentent un certain nombre d'avantages. De tels circuits présentent généralement une plus faible consommation électrique pour des performances équivalentes. De tels circuits induisent également des capacités parasites plus faibles, qui permettent d'améliorer la vitesse de commutation. De plus, le phénomène de déclenchement parasite (latchup en langue anglaise) rencontré par les transistors CMOS en technologie Bulk peut être évité. De tels circuits s'avèrent donc particulièrement adaptés pour des applications de type SOC ou MEMS. On constate également que les circuits intégrés SOI sont moins sensibles aux effets des radiations ionisantes et s'avèrent ainsi plus fiables dans des applications où de telles radiations peuvent induire des problèmes de fonctionnement, notamment dans des applications spatiales. Les circuits intégrés SOI peuvent notamment comprendre des mémoires vives de type SRAM ou des portes logiques. La réduction de la consommation statique de portes logiques tout en augmentant leur vitesse de basculement fait l'objet de nombreuses recherches. Certains circuits intégrés en cours de développement intègrent à la fois des portes logiques à faible consommation et des portes logiques à vitesse de basculement élevée. Pour générer ces deux types de portes logiques sur un même circuit intégré, on rabaisse la tension de seuil de certains transistors des portes logiques à accès rapide, et on augmente la tension seuil d'autres transistors des portes logiques à faible consommation. En technologie Bulk, la modulation du niveau de tension de seuil de transistors de même type est effectuée en différenciant le niveau de dopage de leur canal. Cependant, en technologie FDSOI (pour Fully Depleted Silicium On Insulator en langue anglaise, désignant du silicium sur isolant totalement déplété), le dopage du canal est quasiment nul (1015 cm-3). Ainsi, le niveau de dopage du canal des transistors ne peut donc pas présenter de variations importantes, ce qui empêche de différencier les tensions de seuil par ce biais. Une solution proposée dans certaines études pour réaliser des transistors de même type à tensions de seuil distinctes est d'intégrer différents matériaux de grille pour ces transistors. Cependant, la réalisation pratique d'un tel circuit intégré s'avère techniquement délicate et économiquement prohibitive. Afin de disposer de tensions de seuil distinctes pour différents transistors en technologie FDSOI, il est également connu d'utiliser un plan de masse polarisé disposé entre une couche d'oxyde isolante mince et le substrat de silicium. En jouant sur le dopage des plans de masse et sur leur polarisation, on peut définir une gamme de tensions de seuil pour les différents transistors. On pourra ainsi disposer de transistors à faible tension de seuil dits LVT, de transistors à haute tension de seuil dits HVT et de transistors à tension de seuil moyenne dits SVT. Pour certaines fonctions du circuit, il est possible de réunir dans une même zone des transistors d'un même type, par exemple des transistors LVT ou des transistors HVT. Cependant, certaines fonctions du circuit nécessitent d'accoler des transistors de types différents, avec des plans de masse présentant des polarisations différentes. La conception de telles fonctions du circuit s'avère alors relativement délicate, car des contraintes de conception supplémentaires doivent être prises en compte. Les figures 1 a à 1c fournissent un exemple de couples de transistors de différents types, respectivement HVT, SVT et LVT. La figure 1 a représente un exemple d'un couple de transistors nMOS 1 nH et pMOS 1 pH de type HVT. Les transistors 1 nH et 1 pH sont réalisés en technologie SOI. Les transistors 1 nH et 1 pH sont réalisés sur une couche de substrat de silicium 101H. Les transistors 1 nH et 1 pH comprennent des couches isolantes enterrées respectives 103nH et 103pH, séparées de la couche de substrat 101H par l'intermédiaire de plans de masse respectifs 102nH et 102pH et de caissons 112nH et 112pH. Les couches isolantes 103nH et 103pH sont surmontées par une couche active de silicium. La couche active de silicium du transistor 1 nH comporte une source, un canal 104nH et un drain. La couche active de silicium du transistor 1 pH comporte une source, un canal 104pH et un drain. Les plans de masse 102nH et 102pH permettent d'améliorer le contrôle électrostatique du transistor en limitant la pénétration des champs électriques générés par le drain et la source sous le canal 104nH ou 104pH. La réduction du couplage électrostatique latéral réduit les effets canaux courts et limite l'effet de déplétion par le drain DIBL. Les canaux 104nH et 104pH sont recouverts respectivement par des couches d'oxyde de grille 105nH et 105pH. Les oxydes de grille 105nH et 105pH sont surmontés par des empilements de grille respectifs comprenant des couches métalliques 108nH et 108pH et des couches de polysilicium 111 nH et 111 pH. Les empilements sont délimités latéralement par des espaceurs 110nH et 110pH. Des tranchées d'isolation 106H, 107H et 109H sont placées autour des transistors 1 nH et 1 pH. Pour obtenir des transistors de type HVT, les plans de masse présentent une épaisseur dite ultra-fine, typiquement comprise entre 10 et 100nm. Le plan de masse 102nH présente un dopage de type P et une polarisation à la masse, et le plan de masse 102pH présente un dopage de type N et une polarisation à Vdd. Les caissons 112nH et 112pH présentent des dopages respectifs de type P et de type N. La polarisation des plans de masse 102nH et 102pH se fait par l'intermédiaire des caissons 112nH et 112pH respectivement. La figure 1 b représente un exemple d'un couple de transistors nMOS 1 nS et pMOS 1 pS de type SVT. Les transistors 1 nS et 1 pS présentent sensiblement la même structure que les transistors 1 nH et 1 pH : ils sont réalisés sur une couche de substrat de silicium 101S, comprennent des couches isolantes enterrées respectives 103nS et 103pS, séparées de la couche de substrat 101H par l'intermédiaire de plans de masse respectifs 102nS et 102pS et de caissons 112nS et 112pS. Les couches isolantes 103nS et 103pS sont surmontées par une couche active de silicium. La couche active de silicium du transistor 1 nS comporte une source, un canal 104nS et un drain. La couche active de silicium du transistor 1 pS comporte une source, un canal 104pS et un drain. Les canaux 104nS et 104pS sont recouverts respectivement par des couches d'oxyde de grille 105nS et 105pS. Les oxydes de grille 105nS et 105pS sont surmontés par des empilements de grille respectifs comprenant des couches métalliques 108nS et 108pS et des couches de polysilicium 111 nS et 111 pS. Les empilements sont délimités latéralement par des espaceurs 110nS et 110pS. Des tranchées d'isolation 106S, 107S et 109S sont placées autour des transistors 1 nS et 1 pS. Pour obtenir des transistors de type SVT, les plans de masse présentent une épaisseur ultra-fine. Le plan de masse 102nS présente un dopage de type N et une polarisation à la masse, et le plan de masse 102pS présente un dopage de type P et une polarisation à Vdd. Les caissons 112nS et 112pS présentent des dopages respectifs de type P et de type N. La polarisation des plans de masse 102nS et 102pS se fait par l'intermédiaire des caissons 112nS et 112pS respectivement. La figure l c représente un exemple d'un couple de transistors nMOS 1 nL et pMOS 1 pL de type LVT. Les transistors 1 nL et 1 pL présentent sensiblement la même structure que les transistors 1 nH et 1 pH : ils sont réalisés sur une couche de substrat de silicium 101L, comprennent des couches isolantes enterrées respectives 103nL et 103pL, séparées de la couche de substrat 101H par l'intermédiaire de plans de masse respectifs 102nL et 102pL et de caissons 112nL et 112pL. Les couches isolantes 103nL et 103pL sont surmontées par une couche active de silicium. La couche active de silicium du transistor 1 nL comporte une source, un canal 104nL et un drain. La couche active de silicium du transistor 1 pL comporte une source, un canal 104pL et un drain. Les canaux 104nL et 104pL sont recouverts respectivement par des couches d'oxyde de grille 105nL et 105pL. Les oxydes de grille 105nL et 105pL sont surmontés par des empilements de grille respectifs comprenant des couches métalliques 108nL et 108pL et des couches de polysilicium 111 nL et 111 pL. Les empilements sont délimités latéralement par des espaceurs 110nL et 110pL. Des tranchées d'isolation 106L, 107L et 109L sont placées autour des transistors 1 nL et 1 pL. Pour obtenir des transistors de type LVT, les plans de masse présentent une épaisseur ultra-fine. Le plan de masse 102nL présente un dopage de type N et une polarisation à Vdd, et le plan de masse 102pL présente un dopage de type P et une polarisation à la masse. Les caissons 112nL et 112pL présentent des dopages respectifs de type N et de type P. La polarisation des plans de masse 102nL et 102pL se fait par l'intermédiaire des caissons 112nL et 112pL respectivement. Si des couples de transistors HVT et SVT peuvent être accolés sur une même rangée ou sur des rangées adjacentes, un couple de transistors LVT ne peut par contre pas être adjacent à un couple de transistors HVT ou SVT. En effet, il peut être nécessaire de modifier les polarisations des plans de masse par rapport à la masse ou à Vdd. Du fait de ces polarisations et du dopage des plans de masse, des courts-circuits entre des caissons ou des jonctions P-N polarisées en direct peuvent être générées. Il existe donc un besoin pour des conceptions de circuits intégrés de type 20 FDSOI dans lesquels des cellules adjacentes présentent des caissons de même dopage à polarisations distinctes pour obtenir des seuils de tension distincts. Certaines publications ont proposé des évolutions de structures des circuits intégrés FDSOI. Un problème pratique qui se pose avec toute évolution 25 technologique portant sur de tels circuits est que les outils de conception existant peuvent s'avérer incompatibles ou nécessiter d'importants développements informatiques. Ainsi, dans l'industrie, les concepteurs de circuits électroniques des fabricants de semi-conducteurs utilisent la conception assistée par ordinateur 30 (CAO). Les grands circuits sont en effet trop complexes pour être conçus à la main et nécessitent des outils informatiques adéquats, notamment pour éviter les risques d'erreurs de conception. La CAO utilise une spécification fonctionnelle en entrée. Cette spécification fonctionnelle décrit le fonctionnement voulu du circuit, ainsi que 35 des contraintes non fonctionnelles (surface, coût, consommation...). La CAO fournit une représentation sous forme d'un fichier informatique en sortie (généralement au format GDSII ou, plus récemment, OASIS). Ce fichier informatique définit les dessins des masques du circuit intégré à réaliser, de sorte que ces masques puissent être fabriqués. Les masques réalisés servent 40 alors à la fabrication du circuit dans les unités de fabrication de semi- conducteurs pendant des étapes de photolithographie. La CAO est divisée en plusieurs étapes. En partant de la spécification fonctionnelle du circuit, on définit le concept et l'architecture globale du circuit intégré lors d'une première étape. On modélise ainsi à très haut niveau le système complet (matériel et logiciel) afin de valider en termes de performance l'architecture choisie par rapport aux besoins de l'application. L'architecture du circuit intégré est généralement conçue en langage Verilog, VHDL, SPICE ou autres. On réalise ensuite une étape d'optimisation (appelée floorplanning en langue anglaise). Durant cette étape, on crée une carte des emplacements des portes logiques sur la puce, les sources et les mises à la masse, les entrées/sorties, et les circuits macros (composants complexes comme les processeurs, DSP, mémoires, etc.). On réalise ensuite une synthèse logique du circuit. Dans cette étape, on modélise le circuit au niveau transfert de registre (pour Register Transfer Level (RTL) en langue anglaise). Cette modélisation revient à décrire l'implémentation du circuit intégré sous forme d'éléments séquentiels et de combinaisons logiques entre les différentes entrées/sorties des éléments séquentiels et des entrées/sorties primaires du circuit intégré. La modélisation fournit un réseau composé de portes logiques et d'éléments rudimentaires. Cette modélisation est généralement codée avec un langage dédié tel que le Verilog ou le VHDL. La modélisation RTL est automatiquement synthétisable en portes logiques combinatoires (portes ET, OU, multiplexeur, etc.) et séquentielles (bascules D synchrones, etc.) issues d'une bibliothèque de cellules standard (standard cell library en langue anglaise). L'emplacement des éléments n'est pas encore spécifié à ce stade et se présente sous forme de liste d'éléments nécessaires pour réaliser les fonctions désirées. On réalise ensuite une synthèse de comportement du circuit, également appelé synthèse de haut niveau ou synthèse algorithmique. On simule alors le comportement temporel du modèle RTL généré. On détermine chaque signal d'interconnexion en fonction de stimuli d'entrée décrits (généralement dans le même langage que le modèle RTL). Si le circuit à simuler contient un processeur, on définit un programme exécutable correspondant sous forme d'un contenu binaire de mémoire. La mémoire contenant le code programme et les données (FLASH ou SRAM par exemple) peut aussi être modélisée avec un même langage, mais à un niveau d'abstraction plus élevé que le RTL. La synthèse algorithmique n'est pas forcément suffisante pour garantir l'absence d'erreur de conception pour les raisons suivantes car : -la génération des stimuli est faite par le concepteur et ne permet pas de 40 réaliser des tests fonctionnels exhaustifs pour des questions de temps ; - les simulateurs logiques sont relativement lents. Pour un circuit complexe, plusieurs jours de simulation peuvent être nécessaires, ce qui limite le nombre de simulations réalisables. Lors d'une étape de synthèse logique, on transforme le modèle RTL du circuit en une description au niveau des portes logiques (génération de la gate netlist en langue anglaise). On dispose à cet effet d'une bibliothèque de portes logiques disponibles. Cette bibliothèque rassemble généralement plusieurs centaines d'éléments logiques (comme des portes ET, OU, bascules, etc.). Cette bibliothèque dépend de la finesse de gravure du circuit (par exemple 32 nm ou 22 nm) et des règles de dessin des cellules en fonction du procédé de fabrication du fabriquant. L'utilisateur doit également fournir des contraintes de synthèse logique, telles que la fréquence de fonctionnement du circuit, ses conditions (gamme de tension d'alimentation, gamme de température, dispersion des délais de traversée des portes liées au procédé de fabrication), les contraintes de temps de départ et d'arrivée sur les entrées primaires et secondaires du circuit, le modèle de charge lié aux fils d'interconnexion qui relieront les portes ou la taille maximale du circuit sur le substrat en silicium. Les outils de synthèse travaillent généralement sur des circuits intégrés numériques synchrones dont les éléments séquentiels sont cadencés par une seule horloge. Éventuellement, il peut y avoir plusieurs domaines d'horloge, regroupant un ensemble d'éléments séquentiels et combinatoires. L'outil de synthèse logique d'un circuit synchrone procède généralement en plusieurs étapes : - transformation du modèle RTL en éléments logiques combinatoires et séquentiels génériques (indépendamment de la bibliothèque cible) suivant des algorithmes mathématiques ; - remplacement des éléments logiques génériques par ceux issus de la bibliothèque cible. Pour cela, il choisit les éléments logiques respectant les contraintes de temps et d'espace données par l'utilisateur. Des calculs d'analyse de délais sont alors réalisés sur tous les chemins logiques du circuit afin de s'assurer qu'ils respectent les contraintes de temps (fréquence de fonctionnement du circuit). Si les résultats ne sont pas concluants, l'outil essaye d'utiliser d'autres portes disponibles dans la bibliothèque pour arriver au résultat souhaité. Il est ainsi courant dans une bibliothèque d'avoir de nombreuses portes réalisant la même fonction logique mais avec des tailles et des sortances différentes ; - lorsque les contraintes de temps sont remplies, l'outil de synthèse 40 dispose de certaines marges de temps sur certains chemins. Il peut alors optimiser la conception du circuit en remplaçant certaines portes par d'autres moins gourmandes en consommation et en taille de silicium tout en continuant à respecter les contraintes de temps. La synthèse logique fournit un fichier informatique représentant l'instanciation des portes de la bibliothèque cible et leur interconnexion et 5 représentant le circuit intégré (gate netlist). Il existe différents formats de ce type de représentation, notamment le format Verilog, le format VHDL ou le format EDIF. La synthèse logique est suivie d'une étape de placement/routage (place and route en langue anglaise). Durant cette étape, les différents composants du 10 circuit intégré définis dans la gate netlist sont automatiquement placées et connectées en fonction du problème à résoudre. Le placement/routage est un problème d'optimisation difficile qui nécessite des techniques métaheuristiques. La synthèse logique peut nécessiter une longue et fastidieuse redéfinition des nouveaux composants. Le placement/routage peut s'avérer particulièrement 15 sensible à la redéfinition de nouveaux composants. L'invention vise à résoudre un ou plusieurs de ces inconvénients. L'invention porte ainsi sur un circuit intégré comprenant un substrat semi-conducteur, et comprenant : 20 -une première cellule comprenant un premier transistor nMOS et un premier transistor pMOS de type FDSOI et présentant chacun : - une couche isolante enterrée de type UTBOX, un plan de masse et un caisson, la couche isolante enterrée étant formée sur le plan de masse et le plan de masse étant formé sur le caisson de façon à séparer ce plan 25 de masse du substrat semi-conducteur ; - une deuxième cellule adjacente à la première cellule et comprenant un deuxième transistor nMOS et un deuxième transistor pMOS de type FDSOI et présentant chacun : - une couche isolante enterrée de type UTBOX, un plan de masse et un 30 caisson, la couche isolante enterrée étant formée sur le plan de masse et le plan de masse étant formé sur le caisson de façon à séparer ce plan de masse du substrat semi-conducteur ; lesdits plans de masse des transistors d'une même cellule présentant des dopages respectifs P et N, lesdits caissons des transistors d'une même cellule 35 présentant des dopages respectifs P et N. Le circuit intégré comprend un circuit de polarisation configuré pour appliquer des tensions distinctes aux caissons dopés P ; - le caisson dopé P d'un desdits transistors de la deuxième cellule étant séparé de la première cellule et du substrat semi-conducteur par un caisson de 40 séparation dopé N. Selon une variante, ledit caisson de séparation dopé N est un caisson profondément enterré. Selon encore une variante, le transistor à caisson dopé P de la deuxième cellule est adjacent au transistor à caisson dopé N de la première cellule, ce caisson dopé N étant séparé dudit caisson de séparation dopé N par l'intermédiaire d'une bande dopée P. Selon une autre variante, le caisson de séparation dopé N est formé dans la continuité du caisson dopé N d'un desdits transistors de la deuxième cellule. Selon encore une autre variante, lesdits premier et deuxième transistors pMOS sont adjacents et ledit caisson de séparation dopé N est formé dans la continuité du caisson du deuxième transistor nMOS. Selon une variante, lesdits premier et deuxième transistors nMOS sont adjacents et ledit caisson de séparation dopé N est formé dans la continuité du caisson du deuxième transistor pMOS. Selon encore une variante, lesdites première et deuxième cellules sont disposées dans une même rangée du circuit. Selon une autre variante, lesdites première et deuxième cellules sont séparées par une cellule de transition incluant : - une première bande s'étendant selon la direction transversale de la 20 rangée et formant une partie dudit caisson de séparation dopé N ; - une deuxième bande dopée P s'étendant selon la direction transversale de la rangée et accolée à la première bande. Selon encore une autre variante, lesdites première et deuxième cellules sont disposées dans des rangées adjacentes du circuit. 25 Selon une variante, ledit caisson de séparation dopé N est en saillie latéralement par rapport au caisson dopé P d'un transistor de la deuxième cellule, la saillie s'étendant sur au moins 10% de la largeur d'une rangée. Selon une autre variante, la couche isolante enterrée présente une épaisseur inférieure à 50nm et la largeur de la grille desdits transistors est 30 inférieure à 50nm. Selon encore une variante, ledit caisson de séparation dopé N est implanté au moins jusqu'à 200nm sous la couche isolante. L'invention porte également sur un procédé de génération d'une topologie de circuit intégré, comprenant les étapes de : 35 -sélection automatique de cellules standard dans une base de données et placement automatique de cellules standard sélectionnées dans des rangées de la topologie du circuit intégré, lesdites cellules standard placées comprenant au moins : - une première cellule comprenant un premier transistor nMOS et un 40 premier transistor pMOS de type FDSOI et présentant chacun : - une couche isolante enterrée de type UTBOX, un plan de masse et un caisson, la couche isolante enterrée étant formée sur le plan de masse et le plan de masse étant formé sur le caisson de façon à séparer ce plan de masse du substrat semi-conducteur ; -une deuxième cellule adjacente à la première cellule et comprenant un deuxième transistor nMOS et un deuxième transistor pMOS de type FDSOI et présentant chacun : - une couche isolante enterrée de type UTBOX, un plan de masse et un caisson, la couche isolante enterrée étant formée sur le plan de masse et le plan de masse étant formé sur le caisson de façon à séparer ce plan de masse du substrat semi-conducteur ; - lesdits plans de masse des transistors d'une même cellule présentant des dopages respectifs P et N, lesdits caissons des transistors d'une même cellule présentant des dopages respectifs P et N ; -le caisson dopé P d'un desdits transistors de la deuxième cellule étant séparé du substrat semi-conducteur par un caisson de séparation dopé N - séparation automatique du caisson dopé P d'un desdits transistors de la deuxième cellule par rapport à la première cellule par l'intermédiaire dudit 20 caisson de séparation dopé N. - placement d'un circuit de polarisation configuré pour appliquer des tensions distinctes auxdits caissons dopés P. Selon une variante, ladite base de données inclut au moins une cellule de transition comportant une partie de caisson de séparation dopé N s'étendant sur 25 la largeur d'une rangée, ladite étape de séparation automatique incluant le placement de ladite cellule de transition entre les première et deuxième cellules disposées adjacentes sur une même rangée, de sorte que le caisson de séparation dopé N de la cellule de transition sépare la première cellule par rapport au caisson dopé P d'un transistor de la deuxième cellule. 30 Selon encore une variante, les première et deuxième cellules sont placées dans des rangées adjacentes, et la cellule standard placée pour la deuxième cellule inclut une partie dudit caisson de séparation dopé N de sorte que le placement des première et deuxième cellules induise la séparation du caisson dopé P d'un transistor de la deuxième cellule par ledit caisson de 35 séparation dopé N par rapport à la première cellule. Selon une autre variante, les première et deuxième cellules sont placées dans des rangées adjacentes, ladite séparation automatique incluant le placement d'une bande dopée N entre lesdites rangées après l'étape de placement automatique desdites première et deuxième cellules, cette bande 40 formant une partie dudit caisson de séparation dopé N. D'autres caractéristiques et avantages de l'invention ressortiront clairement de la description qui en est faite ci-après, à titre indicatif et nullement limitatif, en référence aux dessins annexés, dans lesquels : - les figures 1 a à 1c sont des vues en coupe de couples de transistors 5 FDSOI de différents types selon l'art antérieur ; - la figure 2 est une vue en coupe d'un circuit intégré selon un premier mode de réalisation de l'invention - la figure 3 est une vue en coupe d'un circuit intégré selon un deuxième mode de réalisation de l'invention 10 -les figures 4a, 4b, 5a, 5b, 6a, 6b, 7a et 7b sont des représentations schématiques de cellules standards selon le premier mode de réalisation pour une bibliothèque d'un logiciel de placement/routage pour une conception du circuit intégré assistée par ordinateur ; - la figure 8 est un exemple d'une portion d'un circuit selon l'invention 15 conçu avec les cellules standards - la figure 9 est un autre exemple d'une portion d'un circuit selon l'invention conçu avec d'autres types de cellules standards ; - la figure 10 est un autre exemple d'une portion d'un circuit conçu selon l'invention avec des cellules standards ; 20 -la figure 11 est un diagramme illustrant la largeur de déplétion dans un caisson en fonction de sa profondeur et de sa tension de polarisation. L'invention propose un circuit intégré présentant deux cellules adjacentes. La première cellule comprend un transistor nMOS et un transistor 25 pMOS de type FDSOI. La deuxième cellule comprend un transistor nMOS et un transistor pMOS de type FDSOI. Ces transistors présentent des plans de masses et des caissons respectifs séparant une couche isolante enterrée ultra-mince (appelée Ultra-Thin Burried OXide (UTBOX) en langue anglaise) du substrat semi-conducteur. 30 Les plans de masse des transistors d'une même cellule présentant des dopages respectifs P et N. Les caissons des transistors d'une même cellule présentent des dopages respectifs P et N. Un circuit de polarisation est configuré pour appliquer des tensions distinctes auxdits caissons dopés P. Le caisson dopé P d'un desdits transistors de la deuxième cellule est 35 séparé de la première cellule et du substrat semi-conducteur par un caisson de séparation profondément enterré dopé N. Avec une structure simple et des règles de conception nécessitant un minimum d'adaptation des outils de conception assistée par ordinateur existants, l'invention permet d'accoler des transistors de types très différents, 40 ces transistors présentant des polarisations et des dopages distincts de leur plan de masse pour obtenir des seuils de tension distincts afin de répondre à différentes contraintes de conception. La figure 2 est une vue en coupe transversale de deux cellules disposées dans des rangées adjacentes r; et r;+1 d'un circuit intégré 2 selon un premier mode de réalisation de l'invention. La direction longitudinale définira par la suite la direction d'extension des rangées et la direction transversale définira la direction dans le plan du substrat perpendiculaire à la direction longitudinale. Le circuit intégré comprend des première et deuxième cellules à transistors FDSOI. La première cellule 2H comprend un transistor nMOS 2nH accolé à un transistor pMOS 2pH. Les transistors de la première cellule sont d'un premier type, typiquement de type HVT c'est-à-dire à haute tension de seuil. La deuxième cellule 2L comprend un transistor nMOS 2nL accolé à un transistor pMOS 2pL. Les transistors de la deuxième cellule sont d'un second type, typiquement de type LVT c'est-à-dire à basse tension de seuil. Les transistors nMOS des différentes cellules d'une même rangée sont alignés. Les transistors pMOS de différentes cellules d'une même rangée sont également alignés. Les transistors des première et deuxième cellules comprennent de façon connue en soi une couche d'isolant enterrée 203 réalisée à l'aplomb d'un substrat de silicium 201 de type P et surmontée par une couche active de silicium. La couche active des transistors présente une structure connue en soi qui n'est représentée que de façon schématique dans un but de simplification. Les structures de couches actives détaillées en référence aux figures 1 a, 1 b et 1c pourront par exemple être utilisées. La couche active de silicium de chaque transistor comporte une source, un canal et un drain. Les transistors sont réalisés en technologie FDSOI et le dopage du canal est donc quasiment nul et sensiblement égal au dopage du substrat 201. Le substrat 201 présente par exemple un dopage de 3*1015cm-3. Le canal d'un transistor est recouvert par une couche d'oxyde de grille. L'oxyde de grille est surmonté par un empilement de grille comprenant une couche métallique (présentant typiquement une largeur inférieure à 50nm) et une couche de polysilicium. L'empilement est délimité latéralement par des espaceurs. Les transistors sont séparés par des tranchées d'isolation 206, 207 et 209. Les transistors 2nH et 2pL comportent des plans de masse 202nH et 202pL et des caissons 212nH et 212pL à dopage de type P disposés à l'aplomb de la couche d'isolant enterrée 203. Les transistors 2pH et 2nL comportent des plans de masse 202pH et 202nL et des caissons 212pH et 212nL à dopage de type N disposés à l'aplomb de la couche d'isolant enterrée 203. Les plans de masse 202nH, 202pH, 202pL et 202nL sont ménagés respectivement sur les caissons 212nH, 212pH, 212pL et 212nL. Les plans de masse 202nH, 202pH, 202pL et 202nL s'étendent en profondeur jusqu'à un niveau intermédiaire des tranchées d'isolation 206, 207 et 209. Les caissons 212nH, 212pH, 212pL et 212nL s'étendent depuis les plans de masse 202nH, 202pH, 202pL et 202nL jusqu'en dessous des tranchées d'isolation 206, 207 et 209. Les plans de masse et les caissons peuvent présenter un dopage de 10'$cm-3. Les caissons 212pL et 212pH sont adjacents. Les caissons sont polarisés par des connexions non illustrées. Chaque plan de masse permet d'améliorer le contrôle électrostatique de son transistor en limitant la pénétration des champs électriques générés par le drain et la source sous le canal. La réduction du couplage électrostatique latéral réduit les effets canaux courts et limite l'effet de déplétion par le drain DIBL. Un circuit de polarisation non illustré est configuré pour pouvoir appliquer une tension de masse sur les plans de masse 202nH, 202pL par l'intermédiaire des caissons 212nH et 212pL respectivement. Le circuit de polarisation est également configuré pour pouvoir appliquer une tension Vdd sur les plans de masse 202pH, 202nL, par l'intermédiaire des caissons 212pH et 212nL respectivement. Afin de permettre une modulation de la tension de seuil des transistors en jouant sur les polarisations et le dopage des plans de masse, la couche d'isolant 203 enterrée est du type UTBOX, ce type de couche présentant typiquement une épaisseur inférieure à 50 nm. La couche d'isolant 203 peut, par exemple, être réalisée en oxyde de silicium. Avec une couche d'isolant enterrée de type UTBOX, les polarisations et les dopages des plans de masse mentionnés, les transistors 2nH et 2pH présentent des tensions de seuil relevées et les transistors 2nL et 2pL présentent des tensions de seuil rabaissées. Dans l'exemple illustré à la figure 2, les plans de masse des cellules sont soumis à une polarisation FBB (pour Forward Back Biasing en langue anglaise). Le circuit de polarisation des plans de masse est ainsi configuré pour moduler les tensions appliquées aux plans de masse par rapport à la tension de masse ou la tension Vdd. Dans l'exemple, la polarisation des plans de masse 202nH et 202nL est ainsi augmentée d'une tension AV et la polarisation des plans de masse 202pH et 202pL est réduite d'une tension AV. Les polarisations suivantes sont ainsi appliquées : 202nH : 0+AV 202pH : Vdd-AV 202pL : 0-AV 202nL : Vdd+AV Ainsi, les caissons dopés P des deux cellules sont polarisés avec des tensions distinctes. En fonction de la valeur de AV, les caissons 212nH et 212pL risqueraient de se retrouver en court-circuit par l'intermédiaire du substrat 201. Afin d'éviter un tel court-circuit, un des transistors à caisson dopé P est séparé du substrat 201 par l'intermédiaire d'un caisson profondément enterré (pour deep Weil en langue anglaise) à dopage de type N. Dans l'exemple illustré figure 2, le caisson profondément enterré à dopage de type N 222L est disposé à l'aplomb du caisson 212pL. Le caisson profondément enterré à dopage de type N 222L sépare également le caisson 212pL de la cellule adjacente 2H, pour ainsi éliminer les risques de court-circuit ou de jonction P-N en direct avec la cellule 2H. Le caisson profondément enterré à dopage de type N 222L comporte une partie 213L formant une bande saillante transversalement en direction de la cellule adjacente par rapport au caisson 212pL. Aux extrémités longitudinales de la cellule 2L, la bande 213L s'étend transversalement (par exemple dans une cellule de transition), de sorte que le caisson 212pL est entouré par le caisson 212nL et le caisson 222Ldopé N. Un exemple de dimensionnement de la largeur de cette partie 213L sera détaillé par la suite. Le caisson profondément enterré 222L peut par exemple être implanté jusqu'à une profondeur supérieure à 200nm, typiquement de l'ordre de 500nm, sous la couche 203. L'utilisation d'un caisson profondément enterré 222L permet de réaliser une isolation du plan de masse 202pL par rapport à la cellule adjacente jusqu'à une très grande profondeur. Le caisson 212pH est en outre séparé du caisson 212pL par l'intermédiaire d'une bande 213H à dopage de type P (formée par un caisson enterré dopé P) s'étendant longitudinalement. Cette bande 213H est en saillie transversalement par rapport au caisson 212pH et est accolée à la bande 213L. Aux extrémités longitudinales de la cellule 2H, la bande 213H s'étend transversalement (par exemple dans une cellule de transition), de sorte que le caisson 212 pH est entouré d'un caisson dopé P. Le circuit de polarisation peut également être configuré pour appliquer les polarisations suivantes aux plans de masse (FBB sur la cellule 2H et la cellule 2L) : 202nH : 0+AV 202pH : Vdd-AV 202pL : 0+AV 202nL : Vdd-AV Pour éviter de réaliser des jonctions P-N polarisées en direct entre les caissons, on utilise une valeur de AV maximale de Vdd/2. Ainsi, avec une telle polarisation, la différence de potentiel d'une jonction P-N est au maximum de - 2*Vdd. La largeur minimale Wmin des bandes 213L et 213H permettant d'éviter une polarisation en direct d'une jonction P-N sera définie par le grade du masque utilisé pour l'implantation des caissons. Ce grade de masque est généralement défini par un compromis entre la finesse de gravure et le coût. Pour le noeud technologique 32nm, la largeur minimale autorisée par le manuel de règles de dessin (pour Design Rule Manuel (DRM) en langue anglaise) est de 270nm. Néanmoins, cette valeur peut être inférieure avec un procédé d'implantation optimisé pour la technologie FDSOI. Avec une valeur de Vdd de 0,9V, pour une taille de noeud technologique de 22 nm et un dopage du caisson enterré de 10'$cm-3, des simulations numériques montrent que des bandes 213H et 213L d'une largeur de 2 pas de piste (track pitch en langue anglaise), soit 80nm, s'avèrent suffisantes. Pour des rangées présentant initialement une largeur de 12 pas de piste, les rangées réalisées avec des cellules selon l'invention présentent une augmentation de surface du substrat limitée à environ 14%. Une largeur des bandes 213H et 213L supérieure à 10% de la largeur de la rangée pourra s'avérer satisfaisante dans la plupart des cas pour éviter que les bandes 213H et 213L soient complètement déplétées. Des simulations montrent que l'implantation du caisson enterré avec un dopage de 1018cm-3 peut être aisément être réalisé jusqu'à 700nm pour cette taille de noeud technologique. La figure 11 représente la largeur de déplétion Wdep en fonction de la profondeur DnWd du caisson enterré pour différentes valeurs de la tension Vdd. Ce graphique montre qu'une largeur des bandes 213H et 213L de 2 pas de piste s'avère suffisante pour une implantation du caisson enterré jusqu'à 650 nm sous la couche d'oxyde, pour ces différentes valeurs de polarisation, et pour éviter que ces bandes 213H et 213L soient complètement déplétées. Même si la largeur des bandes 213H et 213L est inférieure à ces préconisations, cela est sans impact sur le fonctionnement : en effet, si ces bandes sont complètement déplétées, elles se comportent comme un prolongement en profondeur des tranchées d'isolation. Les plans de masse, les caissons et les caissons profondément enterrés pourront être réalisés lors d'étapes différentes du procédé de fabrication. L'implantation des caissons favorisera une homogénéité des charges. L'implantation des plans de masse favorisera le dopage à l'interface avec la couche d'isolant enterrée. La figure 3 est une vue en coupe transversale de deux cellules disposées dans des rangées adjacentes r; et r;+1 d'un circuit intégré 3 selon un deuxième mode de réalisation de l'invention. Le circuit intégré 3 comprend des première et deuxième cellules à transistors FDSOI. La première cellule 3H comprend un transistor nMOS 3nH accolé à un transistor pMOS 3pH. Les transistors de la première cellule sont d'un premier type, typiquement de type HVT c'est-à-dire à haute tension de seuil. La deuxième cellule 3L comprend un transistor nMOS 3nL accolé à un transistor pMOS 3pL. Les transistors de la deuxième cellule sont d'un second type, typiquement de type LVT c'est-à-dire à basse tension de seuil. Les transistors des première et deuxième cellules comprennent de façon connue en soi une couche d'isolant enterrée 303 réalisée à l'aplomb d'un substrat de silicium 301 de type P et surmontée par une couche active de silicium. La couche active des transistors présente une structure connue en soi qui n'est représentée que de façon schématique dans un but de simplification. La couche active de silicium de chaque transistor comporte une source, un canal et un drain. Les transistors 3nH et 3pL comportent des plans de masse 302nH et 302pL et des caissons 312nH et 312pL à dopage de type P disposés à l'aplomb de la couche d'isolant enterrée 303. Les transistors 3pH et 3nL comportent des plans de masse 302pH et 302nL et des caissons 312pH et 312nL à dopage de type N disposés à l'aplomb de la couche d'isolant enterrée 303. Les plans de masse 302nH, 302pH, 302pL et 302nL sont ménagés respectivement sur les caissons 312nH, 312pH, 312pL et 312nL. Les plans de masse 302nH, 302pH, 302pL et 302nL s'étendent en profondeur jusqu'à un niveau intermédiaire des tranchées d'isolation 306, 307 et 309. Les caissons 312nH, 312pH, 312pL et 312nL s'étendent depuis les plans de masse 302nH, 302pH, 302pL et 302nL jusqu'en dessous des tranchées d'isolation 306, 307 et 309. Les plans de masse sont polarisés par des connexions non illustrées. Un circuit de polarisation non illustré est configuré pour pouvoir appliquer une tension de masse sur les plans de masse 302nH et 302pL par l'intermédiaire des caissons 312nH et 312pL respectivement, et pouvoir appliquer une tension Vdd sur les plans de masse 302pH et 302nL, par l'intermédiaire des caissons 312pH et 312nL respectivement. La couche d'isolant enterrée 303 est du type UTBOX. Avec une couche d'isolant enterrée de type UTBOX, les polarisations et les dopages des plans de masse mentionnés, les transistors 3nH et 3pH présentent des tensions de seuil relevées et les transistors 3nL et 3pL présentent des tensions de seuil rabaissées. Dans l'exemple illustré à la figure 3, les plans de masse des cellules sont soumis à une polarisation RBB (pour Reverse Back Biasing en langue anglaise). Ainsi, la polarisation des plans de masse 302nH et 302nL est réduite d'une tension AV et la polarisation des plans de masse 302pH et 302pL est augmentée d'une tension AV. Les polarisations suivantes sont ainsi appliquées : 302nH : 0-AV 302pH : Vdd+AV 302pL : O+AV 302nL : Vdd-AV Ainsi, les plans de masse dopés P des deux cellules sont polarisés avec des tensions distinctes. En fonction de la valeur de AV, les caissons 312nH et 312pL risqueraient de se retrouver en court-circuit par l'intermédiaire du substrat 301. Dans l'exemple illustré figure 3, un caisson à dopage de type N 322H est disposé à l'aplomb du caisson 312nH. Le caisson profondément enterré 322H sépare également le caisson 312nH de la cellule adjacente 3L, pour ainsi éliminer les risques de court-circuit ou de jonction P-N en direct avec cette cellule 3L. Le caisson profondément enterré 322H comporte une partie 313H formant une bande saillante transversalement en direction de la cellule 3L par rapport au caisson 312nH. Aux extrémités longitudinales de la cellule 3H, la bande 313H s'étend transversalement. Le caisson 312nL est en outre séparé du caisson 312nH par l'intermédiaire d'une bande 313L à dopage de type P (formée par un caisson enterré dopé P) s'étendant longitudinalement. Cette bande 313L est en saillie transversalement par rapport au caisson 312nL et est accolée à la bande 313H. Aux extrémités longitudinales de la cellule 3L, la bande 313L s'étend transversalement. En fonction de la configuration du circuit intégré, le circuit de polarisation peut mettre en oeuvre des polarisations de type FBB ou RBB soit dynamiquement pour modifier les tensions de seuil en fonction du contexte de fonctionnement du circuit, soit statiquement suite à une étape de configuration initiale du circuit intégré réalisée durant son processus de fabrication. Les figures 4a, 4b, 5a, 5b, 6a, 6b, 7a et 7b sont des représentations schématiques de cellules standards destinées à générer la topologie d'un circuit intégré selon l'invention par une application de placement/routage d'un système de conception assistée par ordinateur. Ces cellules standards peuvent être incluses dans la librairie de l'application pour générer une topologie du circuit intégré avec des cellules selon le premier mode de réalisation. Dans un souci de lisibilité, les cellules standards sont illustrées par leurs vues en coupe schématique au niveau des caissons. La cellule standard A (Figure 4a) correspond à la cellule 2H illustrée à la figure 2. La cellule standard FA (Figure 4b) correspond à une cellule de transition destinée à être placée à une extrémité longitudinale d'une cellule standard A pour la séparer d'une cellule standard B adjacente de la même rangée. La cellule standard A' (Figure 5a) est une version symétrique de la cellule standard A. Les cellules standards A et A' sont disposées dans des rangées adjacentes afin de pouvoir partager des connectiques d'alimentation. La cellule standard FA' (Figure 5b) correspond à une cellule de transition destinée à être placée à une extrémité longitudinale d'une cellule standard A' pour la séparer d'une cellule standard B' adjacente de la même rangée. Les cellules de transition comportent des connexions de polarisation des plans de masse des transistors des cellules standard. La cellule standard B (Figure 6a) correspond à une cellule du type 2L décrite précédemment. La cellule standard FB (Figure 6b) correspond à une cellule de transition destinée à être placée à une extrémité longitudinale d'une cellule standard B pour la séparer d'une cellule standard A adjacente de la même rangée. La cellule standard B' (Figure 7a) est une version symétrique de la cellule standard B et correspond à la cellule 2L illustrée à la figure 2. Les cellules standards B et B' sont disposées dans des rangées adjacentes afin de pouvoir partager des connectiques d'alimentation. La cellule standard FB' (Figure 7b) correspond à une cellule de transition destinée à être placée à une extrémité longitudinale d'une cellule standard B' pour la séparer d'une cellule standard A' adjacente de la même rangée. Une bibliothèque comprenant de telles cellules standards conformes à l'invention peut aisément être mise en oeuvre par une application de placement/routage afin de définir la topologie du circuit intégré. L'application de placement/routage pourra ainsi utiliser ces cellules standards en faisant varier leur longueur (direction longitudinale de la rangée) lors de leur insertion dans la topologie du circuit intégré, ces cellules standards présentant une même largeur. Une application de placement/routage existante peut aisément être modifiée pour prendre en compte les règles de positionnement de ces nouvelles cellules standards. La figure 8 fournit un exemple de topologie d'un circuit intégré établie avec de telles cellules standards. Pour générer cette topologie, l'application de placement/routage va typiquement utiliser la largeur de ces cellules standards pour définir la largeur des rangées dans lesquelles ces cellules standards vont être disposées. Du fait des isolations obtenues par les caissons profondément enterrés de type N de ces cellules, des courants de court-circuit entre plans de masse sont évités à la fois entre des rangées adjacentes et entre des cellules adjacentes d'une même rangée. Ainsi, comme illustré à la figure 8, les cellules des différentes rangées ne sont pas nécessairement alignées en colonnes. La figure 9 fournit un autre exemple de typologie d'un circuit intégré avec d'autres types de cellules standards. Les cellules standards présentent la même largeur que des cellules standards selon l'état de la technique. Les cellules standards A et B (ainsi que A' et B') incluent des transistors. Ces cellules standards sont isolées les unes des autres uniquement au niveau de leurs extrémités longitudinales, par l'intermédiaire de cellules de transition FAB et FBA (ou FAB' et FBA'). Une cellule standard A ou A' n'est ainsi pas séparée par un caisson enterré d'une cellule standard B ou B' d'une rangée adjacente. À cet effet, les cellules B et B' sont alignées en colonnes. De même, les cellules A et A' sont alignées en colonnes. Les cellules standards d'une même colonne présentent ainsi une même longueur. Ainsi, on évite un court-circuit entre plans de masse dopés P en utilisant simplement les cellules de transition FAB, FBA, FAB' et FBA'. Une telle topologie permet de réaliser un circuit intégré selon l'invention avec une surface de silicium sensiblement équivalente à celle d'un circuit intégré selon l'état de la technique. La figure 10 illustre de façon schématique la disposition de cellules standards dans une topologie de circuit intégré. Des cellules de répétition Wt (pour Weil Tap en langue anglaise) sont disposées à intervalles réguliers dans les rangées par l'application de placement/routage de façon connue en soi. L'application de placement/routage dispose des cellules standards A, A', B et B' entre ces cellules de répétitions Wt et intercale des cellules de transition FAB, FAB', FBA et FBA' entre des cellules standards A et B ou entre des cellules standards A' et B'. Différents procédés de génération d'une topologie de circuits intégrés selon l'invention peuvent être envisagés, afin de définir la géométrie des masques utilisés durant le processus de fabrication. Les étapes préalables au placement/ routage sont connues en soi et ne seront pas davantage détaillées. Selon une première variante, l'application de placement/routage peut de façon connue en soi définir un plan d'implantation (floorplan en langue anglaise), puis ajouter les rails d'alimentation. L'application de placement/routage peut alors positionner des cellules standards intégrant des bandes saillantes transversalement 213L ou 213H, telles qu'illustrées aux figures 4a, 5a, 6a et 7a. L'application de placement/routage peut ensuite positionner des cellules de transition telles qu'illustrées aux figures 4b, 5b, 6b et 7b entre les cellules standard. L'application de placement/routage peut ensuite disposer les cellules de répétition à intervalles réguliers. L'arbre d'horloge peut ensuite être réalisé, avant de définir le routage, puis un remplissage d'interstices entre cellules standards par des cellules de remplissage. Cette variante permet avantageusement à l'application de placement/routage de générer la topologie en utilisant des règles usuelles de positionnement de cellules standard. Selon une deuxième variante, l'application de placement/routage peut définir un plan d'implantation, puis ajouter les rails d'alimentation. L'application de placement/routage peut alors positionner des cellules standards dépourvues de bandes 213L ou 213H (ou 313L, 313H) saillantes transversalement, telles que des cellules standards illustrées à la figure 9. L'application de placement/routage peut ensuite positionner des cellules de transition correspondantes entre les cellules standard. L'application de placement/routage peut ensuite disposer les cellules de répétition à intervalles réguliers. L'arbre d'horloge peut ensuite être réalisé. Le routage peut ensuite être défini, suivi d'un remplissage d'interstices entre cellules standards par des cellules de remplissage. L'application de placement/routage intercale ensuite deux bandes de séparation transversale dopées respectivement N et P entre certaines rangées adjacentes. Cette variante permet avantageusement à l'application de placement/routage de placer au préalable des cellules standard selon l'invention présentant une même largeur que des cellules standard selon l'état de la technique, avant de disposer des bandes de séparation transversale seulement lorsque cela est nécessaire. Dans la plupart des cas, la zone du circuit intégré incluant des cellules de différents types (c'est-à-dire présentant des caissons dopés P polarisés de façon distincte) présentera une proportion de cellules d'un premier type très majoritaire par rapport à la proportion de cellules d'un deuxième type. Dans ce cas, l'application de placement/routage pourra par exemple placer au préalable les cellules du deuxième type (minoritaires), puis placer l'ensemble des cellules du premier type (majoritaires). Le processus de placement pourra ainsi être accéléré, la plupart des cellules du premier type n'étant pas adjacentes à des cellules du deuxième type et ayant ainsi moins de contraintes de placement. Bien entendu, l'application de placement/routage pourra également placer au préalable les cellules du premier type, puis modifier le placement de ces cellules pour introduire les cellules minoritaires du deuxième type. Dans la conception du circuit intégré, les cellules minoritaires pourront par exemple être sélectionnées lorsque des contraintes de temps localisées apparaissent durant la synthèse logique du circuit intégré. Bien que l'invention ait été décrite dans un exemple avec des cellules où le type de dopage pour les plans de masse et les caissons sur lesquels ils sont formés sont identiques, l'invention s'applique également avec des cellules où le type de dopage pour les plans de masse et les caissons sur lesquelles ils sont formés sont différents. Bien que l'invention ait été décrite avec des transistors à métaux de grille présentant des travaux de sortie identiques, les tensions de seuil de ces transistors peuvent également être modifiées en formant des grilles avec des métaux présentant des travaux de sortie distincts. Bien que l'invention ait été illustrée avec des cellules comportant seulement un couple de transistors nMOS et pMOS, l'invention s'applique bien entendu à des cellules définissant des portes logiques combinatoires ou séquentielles.5 REVENDICATIONS1. Circuit intégré (2) comprenant un substrat semi-conducteur (201), et comprenant : -une première cellule (2H) comprenant un premier transistor nMOS (2nH) et un premier transistor pMOS (2pH) de type FDSOI et présentant chacun: - une couche isolante enterrée (203) de type UTBOX, un plan de masse et un caisson, la couche isolante enterrée étant formée sur le plan de masse et le plan de masse étant formé sur le caisson de façon à séparer ce plan de masse du substrat semi-conducteur (201 ) - une deuxième cellule (2L) adjacente à la première cellule et comprenant un deuxième transistor nMOS (2nL) et un deuxième transistor pMOS 15 (2pL) de type FDSOI et présentant chacun : - une couche isolante enterrée (203) de type UTBOX, un plan de masse et un caisson, la couche isolante enterrée étant formée sur le plan de masse et le plan de masse étant formé sur le caisson de façon à séparer ce plan de masse du substrat semi-conducteur 20 (201) ; lesdits plans de masse des transistors d'une même cellule présentant des dopages respectifs P et N, lesdits caissons des transistors d'une même cellule présentant des dopages respectifs P et N ; Caractérisé en ce que : 25 -le circuit intégré comprend un circuit de polarisation configuré pour appliquer des tensions distinctes aux caissons dopés P ; - le caisson dopé P (212pL) d'un desdits transistors de la deuxième cellule (2L) étant séparé de la première cellule (2H) et du substrat semi-conducteur (201) par un caisson de séparation dopé N (213L, 222L). 30 2. Circuit intégré selon la revendication 1, dans lequel ledit caisson de séparation dopé N (222L) est un caisson profondément enterré. 3. Circuit intégré selon la revendication 1 ou 2, dans lequel le transistor (2pL) à 35 caisson dopé P de la deuxième cellule (2L) est adjacent au transistor (2pH) à caisson dopé N (212pH) de la première cellule, ce caisson dopé N (212pH) étant séparé dudit caisson de séparation dopé N (222L) par l'intermédiaire d'une bande dopée P (213H). 40 4. Circuit intégré selon l'une quelconque des revendications précédentes, dans lequel le caisson de séparation dopé N (222L) est formé dans la continuité du caisson dopé N (212nL) d'un desdits transistors (2nL) de la deuxième cellule. 5. Circuit intégré selon la revendication 4, dans lequel lesdits premier (2pH) et deuxième (2pL) transistors pMOS sont adjacents et dans lequel ledit caisson de séparation dopé N est formé dans la continuité du caisson (212nL) du deuxième transistor nMOS (2nL). 6. Circuit intégré (3) selon la revendication 4, dans lequel lesdits premier (3nL) et deuxième (3nH) transistors nMOS sont adjacents et dans lequel ledit caisson de séparation dopé N (322H) est formé dans la continuité du caisson (312pH) du deuxième transistor pMOS. 7. Circuit intégré selon l'une quelconque des revendications précédentes, dans lequel lesdites première et deuxième cellules sont disposées dans une même rangée du circuit. 8. Circuit intégré selon la revendication 7, dans lequel lesdites première et deuxième cellules sont séparées par une cellule de transition incluant : -une première bande s'étendant selon la direction transversale de la rangée et formant une partie dudit caisson de séparation dopé N ; -une deuxième bande dopée P s'étendant selon la direction transversale de la rangée et accolée à la première bande. 9. Circuit intégré selon l'une quelconque des revendications 1 à 6, dans lequel lesdites première et deuxième cellules sont disposées dans des rangées adjacentes du circuit. 10. Circuit intégré selon l'une quelconque des revendications 7 à 9, dans lequel ledit caisson de séparation dopé N est en saillie latéralement par rapport au caisson dopé P d'un transistor de la deuxième cellule, la saillie s'étendant sur au moins 10% de la largeur d'une rangée. 11. Circuit intégré selon l'une quelconque des revendications précédentes, dans lequel la couche isolante enterrée (203) présente une épaisseur inférieure à 50nm et dans lequel la largeur de la grille desdits transistors est inférieure à 50nm. 12. Circuit intégré selon l'une quelconque des revendications précédentes, dans lequel ledit caisson de séparation dopé N est implanté au moins jusqu'à 200nm sous la couche isolante (203). 13. Procédé de génération d'une topologie de circuit intégré, comprenant les étapes de :40- sélection automatique de cellules standard dans une base de données et placement automatique de cellules standard sélectionnées dans des rangées de la topologie du circuit intégré, lesdites cellules standard placées comprenant au moins : -une première cellule (2H) comprenant un premier transistor nMOS (2nH) et un premier transistor pMOS (2pH) de type FDSOI et présentant chacun: - une couche isolante enterrée (203) de type UTBOX, un plan de masse et un caisson, la couche isolante enterrée étant formée sur le plan de masse et le plan de masse étant formé sur le caisson de façon à séparer ce plan de masse du substrat semi-conducteur (201 ) - une deuxième cellule (2L) adjacente à la première cellule et comprenant un deuxième transistor nMOS (2nL) et un deuxième transistor pMOS 15 (2pL) de type FDSOI et présentant chacun : - une couche isolante enterrée (203) de type UTBOX, un plan de masse et un caisson, la couche isolante enterrée étant formée sur le plan de masse et le plan de masse étant formé sur le caisson de façon à séparer ce plan de masse du substrat semi-conducteur 20 (201) ; - lesdits plans de masse des transistors d'une même cellule présentant des dopages respectifs P et N, lesdits caissons des transistors d'une même cellule présentant des dopages respectifs P et N ; - le caisson dopé P (212pL) d'un desdits transistors de la deuxième cellule 25 (2L) étant séparé du substrat semi-conducteur (201) par un caisson de séparation dopé N (222L) ; - séparation automatique du caisson dopé P (212pL) d'un desdits transistors de la deuxième cellule (2L) par rapport à la première cellule (2H) par l'intermédiaire dudit caisson de séparation dopé N. 30 -placement d'un circuit de polarisation configuré pour appliquer des tensions distinctes auxdits caissons dopés P. 14. Procédé de génération d'une topologie selon la revendication 13, dans lequel ladite base de données inclut au moins une cellule de transition comportant 35 une partie de caisson de séparation dopé N s'étendant sur la largeur d'une rangée, ladite étape de séparation automatique incluant le placement de ladite cellule de transition entre les première et deuxième cellules disposées adjacentes sur une même rangée, de sorte que le caisson de séparation dopé N de la cellule de transition sépare la première cellule par rapport au 40 caisson dopé P d'un transistor de la deuxième cellule. 15. Procédé de génération d'une topologie selon la revendication 13, dans lequel les première et deuxième cellules sont placées dans des rangées adjacentes, et dans lequel la cellule standard placée pour la deuxième cellule inclut une partie dudit caisson de séparation dopé N de sorte que le placement des première et deuxième cellules induise la séparation du caisson dopé P d'un transistor de la deuxième cellule par ledit caisson de séparation dopé N par rapport à la première cellule. 16. Procédé de génération d'une topologie selon la revendication 13, dans lequel les première et deuxième cellules sont placées dans des rangées adjacentes, ladite séparation automatique incluant le placement d'une bande dopée N entre lesdites rangées après l'étape de placement automatique desdites première et deuxième cellules, cette bande formant une partie dudit caisson de séparation dopé N.15