FR 2977749 A1 20130111 FR 1156019 A 20110704 B10735 - 10-GR3-323 1 CELLULE ÉLÉMENTAIRE D'UN CIRCUIT INTÉGRÉ PEU SENSIBLE AUX PERTURBATIONS EXTÉRIEURES Domaine de l'invention La présente invention concerne une cellule logique élémentaire d'un circuit intégré. Plus particulièrement, la présente invention concerne une telle cellule peu sensible aux perturbations extérieures. Exposé de l'art antérieur De nombreuses cellules logiques élémentaires de circuits intégrés, par exemple pour former des réseaux de mémoires, sont connues. Ces cellules élémentaires intégrées subissent de nombreuses perturbations extérieures, et peuvent notamment être particulièrement sensibles aux impacts d'ions lourds. De tels impacts génèrent des courants parasites qui, en fonction du lieu d'impact sur le circuit, sont susceptibles de modifier l'état de jonctions dans le matériau semiconducteur du circuit intégré, et donc de modifier l'état de la cellule. La figure LA illustre un circuit inverseur synchrone classique susceptible d'être utilisé dans une cellule élémentaire d'une mémoire. Ce circuit comprend une association série, entre une borne d'application d'une tension continue Vdd et la masse, d'un premier et d'un deuxième transistor à canal P, pl et p2, et d'un B10735 - 10-GR3-323 2 premier et d'un deuxième transistor à canal N, n3 et n4. La borne d'entrée IN du circuit est connectée aux grilles des transistors pl et n4 et la borne de sortie OUT du circuit est connectée au point milieu entre les transistors p2 et n3. Les grilles des transistors n3 et p2 reçoivent, respectivement, un signal d'horloge CLK et son inverse CLK. Un inconvénient d'une cellule simple telle que celle de la figure LA est que, si un ion lourd atteint un noeud du circuit et fait basculer ce noeud, ou encore fait basculer l'état d'un transistor, le niveau en sortie du circuit peut en être directement affecté. Pour assurer que l'information contenue dans une mémoire, ou dans des cellules logiques élémentaires, ne soit pas modifiée par des apports d'énergie extérieurs, il est connu de former des cellules mémoire améliorées dans lesquelles on prévoit par exemple une redondance de l'information stockée. Le brevet EP 0 708 447 décrit une cellule mémoire comprenant deux boucles entrelacées de stockage de l'information : l'information est stockée en deux endroits de la cellule, au niveau de noeuds appartenant à chacune des deux boucles. Si une perturbation intervient sur l'un des noeuds, la redondance de la structure de la cellule mémoire assure le rétablissement de l'information sur l'ensemble de la structure. Cependant, un tel circuit nécessite un grand nombre de transistors, ce qui implique une consommation d'énergie élevée. De plus, il n'est pas exclu que plusieurs impacts d'ions lourds aient lieu en même temps sur le circuit en deux endroits proches des deux zones de stockage de l'information. L'état de la mémoire peut ainsi être modifié. Le brevet américain US 7 719 887 propose de former un registre de stockage d'une donnée associant deux portes logiques tête bêche. Une structure capacitive est prévue en parallèle des deux portes logiques. On augmente ainsi le courant à mettre en jeu pour faire basculer l'état de noeuds de cette structure. L'inconvénient de cette structure est que l'énergie nécessaire B10735 - 10-GR3-323 3 pour réaliser une écriture volontaire dans la structure doit également être élevée. La figure 1B illustre un circuit connu de type trigger de Schmitt. Ce circuit comprend une association série de quatre transistors, pl et p2 de type P et n3 et n4 de type N, entre une borne d'application d'une tension continue Vdd et la masse. L'entrée du circuit, IN, est connectée aux grilles des transistors pl, p2, n3 et n4, et la sortie du circuit, OUT, est connectée au point milieu entre les transistors p2 et n3. Un transistor de type p, p5, est placé entre le point milieu entre les transistors pl et p2 et la masse. La grille du transistor p5 est connectée à la sortie OUT du circuit. Un transistor de type n, n6, est placé entre le point milieu entre les transistors n3 et n4 et la borne Vdd. La grille du transistor n6 est connectée à la sortie OUT du circuit. Les transistors p5 et n6 évitent qu'un changement temporaire de l'état d'un transistor, provoqué par exemple par un impact d'ion lourd, ne modifie l'état de la sortie du circuit. En effet, ces transistors créent une boucle qui s'oppose aux changements d'état du circuit. Cependant, cette solution présente l'inconvénient qu'une énergie et un temps d'écriture plus importants doivent également être mis en oeuvre lorsque l'on veut modifier volontairement l'état du circuit. De telles augmentations de la consommation et des délais ne sont généralement pas souhaités. Un besoin existe donc d'une cellule élémentaire présentant une robustesse importante aux perturbations extérieures, tout en ne nécessitant pas une énergie d'écriture élevée. Résumé Un objet d'un mode de réalisation de la présente invention est de prévoir une cellule élémentaire de circuit intégré présentant une robustesse améliorée aux perturbations extérieures. B10735 - 10-GR3-323 4 Un objet d'un mode de réalisation de la présente invention est de prévoir une telle cellule présentant une consommation réduite lors d'un changement d'état volontaire. Un autre objet d'un mode de réalisation de la présente invention est de prévoir des cellules logiques et des systèmes de stockage de données mettant en oeuvre une ou plusieurs cellules élémentaires robustes. Ainsi, un mode de réalisation de la présente invention prévoit un circuit électronique intégré comprenant des éléments assurant la réalisation d'une fonction logique et des moyens d'atténuation de la sensibilité des éléments vis-à-vis de perturbations extérieures, les moyens d'atténuation étant déconnectables lors de phases de modifications volontaires de l'état des éléments. Selon un mode de réalisation de la présente invention, les éléments assurant la réalisation d'une fonction logique comprennent une association série, entre une première et une deuxième bornes d'application d'une tension continue, d'un premier et d'un deuxième transistors MOS d'un premier type de conductivité et d'un troisième et d'un quatrième transistors MOS d'un deuxième type de conductivité, une première borne d'entrée étant connectée sur la grille des premier et quatrième transistors MOS, une borne de sortie étant connectée au point milieu entre les deuxième et troisième transistors, les grilles des deuxième et troisième transistors étant connectées à une deuxième borne d'entrée. Selon un mode de réalisation de la présente invention, les moyens d'atténuation comprennent un cinquième transistor MOS du premier type de conductivité connecté entre une troisième borne d'entrée et le point milieu entre les premier et deuxième transistors MOS, et d'un sixième transistor MOS du deuxième type de conductivité connecté entre une quatrième borne d'entrée recevant un signal inverse de celui sur la troisième borne d'entrée, les grilles des cinquième et sixième transistors MOS étant connectées à la borne de sortie du circuit. B10735 - 10-GR3-323 Selon un mode de réalisation de la présente invention, les première et deuxième bornes d'entrée sont reliées. Selon un mode de réalisation de la présente invention, la grille du deuxième transistor MOS et la grille du troisième 5 transistor MOS reçoivent, respectivement, un signal d'horloge et un signal inverse du signal d'horloge. Selon un mode de réalisation de la présente invention, le signal sur la troisième borne d'entrée dépend du signal d'horloge. Selon un mode de réalisation de la présente invention, les moyens d'atténuation de la sensibilité du circuit forcent le signal sur la troisième borne d'entrée à un état bas et les moyens permettant d'inhiber le fonctionnement des moyens d'atténuation forcent le signal sur la troisième borne d'entrée à un état haut. Selon un mode de réalisation de la présente invention, le circuit comprend en outre une cinquième borne d'entrée de remise à zéro de l'état de la sortie du circuit. Un mode de réalisation de la présente invention prévoit en outre une porte logique NON OU comprenant un circuit tel que ci-dessus, comprenant en outre une sixième borne d'entrée connectée à la grille d'un septième et d'un huitième transistors MOS d'un premier type de conductivité, le septième transistor MOS étant connecté entre la première borne d'application d'une tension continue et le premier transistor MOS, le huitième transistor MOS étant connecté entre la troisième borne d'entrée et le cinquième transistor MOS, comprenant en outre un neuvième transistor MOS d'un deuxième type de conductivité placé entre la sortie du circuit et la deuxième borne d'application d'une tension continue, la grille du neuvième transistor étant connectée à la sixième borne d'entrée. Un mode de réalisation de la présente invention prévoit en outre un registre à verrouillage comprenant une B10735 - 10-GR3-323 6 association d'au moins un premier et un deuxième circuits tels que ci-dessus. Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : les figures LA et 1B, précédemment décrites, illustrent, respectivement, un circuit inverseur classique synchrone et un circuit trigger de Schmitt ; la figure 2 illustre, sous forme de blocs, un dispositif selon un mode de réalisation de la présente invention ; la figure 3 illustre un circuit inverseur formant une 15 cellule logique élémentaire selon un mode de réalisation de la présente invention ; la figure 4 illustre une variante d'un circuit inverseur synchrone selon un mode de réalisation de la présente invention ; 20 la figure 5 illustre un circuit logique NON OU selon une variante de réalisation ; la figure 6 illustre un registre mettant en oeuvre un ou plusieurs circuits selon un mode de réalisation de la présente invention ; 25 la figure 7 illustre une variante du registre de la figure 6 ; et la figure 8 illustre un circuit inverseur synchrone comprenant une entrée de remise à zéro selon un autre mode de réalisation de la présente invention et susceptible d'être 30 utilisé dans le registre des figures 6 et 7. Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références aux différentes figures et, de plus, comme cela est habituel dans la représentation des circuits intégrés, les diverses figures ne sont pas tracées à 35 l'échelle. B10735 - 10-GR3-323 7 Description détaillée La figure 2 illustre, sous forme de blocs, le fonctionnement d'un circuit selon un mode de réalisation de la présente invention. Le circuit comprend des éléments intégrés 10 (LOGIC CIRCUIT) assurant la réalisation d'une fonction logique. Des moyens 12 (LOOK) permettant de réduire la sensibilité des éléments 10 aux perturbations extérieures, sont prévus. Avantageusement, les moyens 12 permettant d'augmenter la robustesse du circuit aux perturbations extérieures peuvent être débrayés lors de phases de modification volontaires de l'état du circuit, par exemple lors de phases d'écriture dans le circuit. Pour cela, les moyens 12 reçoivent, sur une entrée, un signal d'activation de l'écriture ACT dont l'état varie en fonction de l'état du circuit : le signal ACT est à un premier état (bas) lorsqu'on est dans des phases de rétention de l'information du circuit où la robustesse est améliorée et à un deuxième état (haut) lorsqu'on est dans des phases de modifications volontaires, c'est-à-dire non provoquées par des perturbations extérieures, de l'état du circuit. A titre d'exemple, le signal ACT peut être lié à un signal d'horloge si le circuit électronique assurant la réalisation d'une fonction logique est un circuit dont les changements d'état sont synchronisés sur un tel signal d'horloge. Par exemple, si le circuit de la figure 2 est intégré dans un circuit bistable de type flip flop, le signal ACT pourra correspondre au signal d'horloge où à son inverse. La figure 3 illustre un circuit inverseur formant une cellule de base d'un dispositif selon l'invention. Ce circuit comprend, entre deux bornes d'application d'une tension continue, Vdd et Vss (Vss étant par exemple une ligne de masse), une association série d'un premier transistor MOS à canal P, Pl, d'un deuxième transistor MOS à canal P, P2, d'un troisième transistor MOS à canal N, N3 et d'un quatrième transistor MOS à canal N, N4. Une borne d'entrée IN est B10735 - 10-GR3-323 8 connectée aux grilles des transistors Pl, P2, N3 et N4. Une borne de sortie du circuit, OUT, est connectée au point milieu des transistors P2 et N3. Les éléments ci-dessus forment un circuit assurant la 5 réalisation d'une fonction logique inverse (bloc 10). Un cinquième transistor MOS à canal P, P5, et un sixième transistor MOS à canal N, N6, sont également prévus, et constituent, en association avec une borne d'entrée d'un signal d'activation de l'écriture ACT, les moyens de verrouillage de 10 l'information qui assurent la robustesse du circuit lorsque le signal d'activation de l'écriture ACT est à l'état bas. Le cinquième transistor MOS, P5, est placé entre une borne d'application du signal d'activation de l'écriture ACT et le point milieu entre les transistors Pl et P2. Le sixième 15 transistor MOS, N6, est placé entre une borne d'application de l'inverse du signal d'activation de l'écriture ACT et le point milieu entre les transistors N3 et N4. Les grilles des transistors P5 et N6 sont connectées à la sortie du circuit OUT. Lorsque le signal d'activation de l'écriture est à un 20 état bas, le circuit de la figure 3 est verrouillé et peu sensible aux perturbations extérieures, et notamment aux impacts d'ions lourds. Dans ce cas, si l'entrée du circuit IN est à l'état haut, les transistors N3 et N4 sont passants et les transistors 25 Pl et P2 sont bloqués, ce qui force la sortie OUT à un état bas. Le transistor P5 du système de verrouillage de l'état du circuit est également passant, ce qui amène une polarisation du point milieu entre les transistors Pl et P2 à l'état bas. Ainsi, si un impact d'ion lourd venait à modifier l'état d'un noeud du 30 circuit, par exemple temporairement l'état du signal d'entrée, ce qui reviendrait à rendre les transistors Pl et P2 passants, il y aurait un conflit entre le signal à zéro provenant de l'entrée d'activation de l'écriture ACT (par l'intermédiaire du transistor P5) et le signal provenant de la borne Vdd (par 35 l'intermédiaire du transistor Pl). Ce conflit évite que l'état B10735 - 10-GR3-323 9 de la sortie varie si l'impact de l'ion lourd provoque une modification temporaire de l'état de l'entrée puisque l'injection de porteurs par le transistor P5 s'oppose au changement de l'état de la sortie. Inversement, si l'entrée du circuit IN est à l'état bas, les transistors Pl et P2 sont passants et les transistors N3 et N4 bloqués, ce qui force la tension de sortie OUT à l'état haut. Le transistor N6, rendu passant par l'état de la sortie OUT, ramène ainsi un potentiel élevé au point milieu entre les transistors N3 et N4. Un changement d'état dû à une perturbation extérieure est ainsi rendu plus difficile lorsque le signal ACT est à l'état bas. En effet, dans cette configuration, le dispositif réagit aux perturbations ou changements d'états de la même façon que le trigger de Schmitt de la figure 1B. En dimensionnant les transistors P5 et N6 de façon adéquate par rapport aux autres transistors MOS, on peut prévoir un fonctionnement dans lequel une perturbation temporaire de l'état du circuit n'influe pas sur la sortie du circuit, un changement d'état du circuit volontaire étant cependant possible en imposant un signal d'entrée IN suffisamment long pour que l'état des transistors Pl, P2, N3 et N4 varie et modifie l'état de la sortie OUT au détriment de l'injection de courant provoquée par les transistors P5 et N6. Ainsi, une modification volontaire de l'état du circuit peut toujours être réalisée. Cependant, une telle modification implique un temps de réponse important du circuit et une consommation d'énergie importante puisque le signal d'entrée doit varier suffisamment longtemps pour que l'injection de courant par les transistors Pl et P2 ou N3 et N4 contre le courant injecté par le transistor P5 ou N6. Pour éviter une surconsommation d'énergie et un temps de réponse important lors de phases de modifications volontaires de l'état du circuit, on prévoit, pendant de telles phases, un signal ACT à l'état haut. B10735 - 10-GR3-323 10 Lorsque le signal d'activation de l'écriture ACT est à un état haut, en fonction de l'état de l'entrée IN, le transistor P5, respectivement N6, applique un signal à l'état haut, respectivement à l'état bas, sur le point milieu entre les transistors Pl et P2, respectivement N3 et N4. Ce potentiel imposé entre les transistors Pl et P2 ou N3 et N4 va dans le même sens que celui imposé sur la sortie OUT. Ainsi, les transistors P5 et N6 n'influent pas sur le fonctionnement du circuit dans ce cas. Ainsi, le circuit est rendu plus robuste à des impacts d'ions lourds lors de phase de rétention de l'information (signal ACT à un état bas) mais reste réactif et peu consommateur d'énergie lors de phases de changement de l'état du circuit (signal ACT à un état haut). La figure 4 illustre une variante d'un circuit inverseur synchrone selon un mode de réalisation de la présente invention. Le circuit de la figure 4 est identique au circuit de la figure 3 excepté en ce que les grilles des transistors P2 et N3 ne sont pas connectées à la borne d'entrée IN mais à un signal d'horloge CLK. Plus précisément, la grille du transistor N3 est connecté à une borne d'application d'un signal d'horloge CLK et la grille du transistor P2 est connectée à une borne d'application d'un signal inverse du signal d'horloge, CLK. Cette structure permet de synchroniser la modification de l'état du circuit sur un état haut du signal d'horloge. On notera qu'une structure inversée des entrées d'horloge sur les grilles des transistors P2 et N3 pourra également être prévue si désiré. Le fonctionnement du circuit, lorsque le signal d'horloge CLK est à l'état haut, est le même que celui ci-dessus. Lorsque le signal d'horloge CLK est à l'état bas, l'état de la sortie du circuit est bloqué (la sortie est flottante, ou en haute impédance). Avantageusement, si des changements de l'état du 35 circuit (écriture) sont autorisés sur un état haut du signal B10735 - 10-GR3-323 11 d'horloge, on pourra prévoir que le signal ACT soit identique au signal d'horloge CLK. En effet, dans ce cas, lorsque le signal CLK, et donc ACT, est à l'état haut, une écriture efficace peut être réalisée dans le circuit. Lorsque le signal CLK, et donc ACT, est à l'état bas, l'écriture est interdite et le circuit est en parallèle modifié de façon à présenter une robustesse plus importante aux impacts d'ions lourds. De la même façon, si des changements sont autorisés sur un état bas du signal d'horloge, on pourra prévoir que le signal ACT soit identique au signal d'horloge inverse CLK. A partir des circuits de base, synchrones ou non, des figures 3 et 4, on peut former de nombreuses portes logiques présentant une robustesse aux perturbations extérieures améliorée. La figure 5 illustre un circuit selon une variante de réalisation formant un circuit logique NON OU synchrone entre deux entrées IN et IN2. Une difficulté dans la réalisation d'un tel circuit réside dans la combinaison des avantages de robustesse des circuits ci-dessus à une porte réalisant une fonction logique NON OU. Le circuit de la figure 5 reprend l'ensemble des éléments du circuit inverseur synchrone de la figure 4. Il comprend également une seconde entrée IN2 formant la seconde entrée du circuit NON OU. Le circuit de la figure 5 comprend en outre deux transistors MOS à canal P, P11 et P12, et un transistor MOS à canal N, N13, recevant chacun le signal IN2 sur leurs grilles respectives. Le transistor P11 est placé entre la borne Vdd et le transistor Pl, le transistor P12 est placé entre le transistor P5 et une borne d'application du signal d'activation de l'écriture ACT, et le transistor N13 est placé entre la borne de sortie du circuit OUT et la borne Vss. Ce circuit assure la réalisation d'une fonction NON OU entre les entrées IN et IN2, synchronisée sur un état haut du signal d'horloge CLK, lorsque le signal d'activation de B10735 - 10-GR3-323 12 l'écriture ACT est à l'état haut. Lorsque le signal ACT est à l'état bas, ce circuit présente une robustesse aux perturbations extérieures améliorée. Comme on l'a vu précédemment, dans le circuit synchrone de la figure 5, le signal ACT pourra être associé au signal d'horloge CLK (signaux identiques ou inverses l'un de l'autre). Le circuit de la figure 5 peut également constituer un circuit inverseur présentant une entrée de remise à zéro si l'entrée IN2 reçoit un signal de remise à zéro. Ainsi, à partir des circuits des figures 3 et 4, on peut former un ensemble des portes logiques, asynchrones ou synchrones, mais également des registres ou bascules, par exemple pour former des structures élémentaires de mémoires. La figure 6 illustre un registre susceptible de mettre en oeuvre un ou plusieurs circuits selon un mode de réalisation de la présente invention. Le registre 20 de la figure 6 comprend une borne d'entrée I et une borne de sortie O. Entre ces deux bornes est prévue une association d'un premier, d'un deuxième et d'un troisième inverseurs, appelés respectivement 22, 24 et 26. Un quatrième inverseur 28 est prévu en parallèle du deuxième inverseur 24, l'entrée de l'inverseur 28 étant connectée à la sortie de l'inverseur 24 et inversement. Dans l'exemple représenté, l'inverseur 26 peut être de tout type connu. L'inverseur 22 est synchrone, par exemple comme décrit en relation avec la figure LA. Les inverseurs 24 et 28 sont du type décrit en relation avec l'une quelconque des figures 2 à 5, et reçoivent un signal d'activation de l'écriture ACT. Les inverseurs 24 et 28 peuvent être synchrone (signal d'horloge CLK illustré en pointillés) ou asynchrones. Ils peuvent également avoir une borne d'entrée de remise à zéro, RESET, comme cela est représenté en pointillés pour l'inverseur 24. Pour cela, l'inverseur 24 pourra être remplacé par un circuit NON OU tel que le circuit de la figure 5, la seconde B10735 - 10-GR3-323 13 entrée de la porte NON OU étant alors une entrée de remise à zéro. Le registre 20 présenté en figure 6, du fait de l'utilisation de circuits inverseurs tels que ceux des figures 3 à 5, présente avantageusement une robustesse aux perturbations extérieures améliorée, tout en assurant un temps d'écriture faible (lorsque le signal ACT est à l'état haut). On peut ainsi former des mémoires présentant des temps d'écriture raisonnables tout en assurant, lors de phases de maintien de l'information stockée, une sensibilité réduite aux perturbations extérieures. La figure 7 illustre un registre synchrone similaire au registre de la figure 6 dans lequel l'inverseur 24 est asynchrone (par exemple du type décrit en relation avec la figure 2) et l'inverseur 28 est synchrone (par exemple du type décrit en relation avec la figure 3). Le circuit bistable de la figure 7 comprend en outre deux couples de transistors MOS, P14/P15 et N16/N17, permettant de réaliser une étape de remise à zéro du dispositif si nécessaire. Pour cela, un premier couple de transistors MOS formés en série, P14 et P15, est placé entre une borne d'application d'une tension continue Vdd et la sortie de l'inverseur 28. Le transistor P14 reçoit sur sa grille un signal inverse d'un signal de remise à zéro RESET et le transistor P15 reçoit sur sa grille un signal d'horloge CLK. Un second couple de transistors MOS formés en série, N16 et N17, est placé entre une borne d'application d'une tension continue Vss, par exemple la masse, et la sortie de l'inverseur 24. Le transistor N16 reçoit sur sa grille le signal RESET et le transistor N17 reçoit sur sa grille un signal d'horloge CLK. Ce circuit permet d'assurer la remise à zéro de la sortie du circuit en évitant des problèmes de court-circuit dans le registre. En effet, l'utilisation des transistors commandés par les signaux d'horloge P15 et N17 permet d'éviter que des forçages à des états contraires n'interviennent sur les sorties des inverseurs 22 et 28. On notera que l'on considère, dans cet B10735 - 10-GR3-323 14 exemple de registre synchrone, un cas où le signal ACT correspond au signal d'horloge CLK. Lorsque le signal d'horloge CLK est à un état bas, l'inverseur 22 est passant, le transistor P15 est bloqué et le signal de remise à zéro éventuel n'agit pas en sortie des inverseurs 22 et 28, ce qui évite le conflit avec l'inverseur 22. Lorsque le signal d'horloge CLK est à un état haut, l'inverseur 28 est passant tandis que l'inverseur 22 a un état flottant, et le signal de remise à zéro éventuel agit en sortie des inverseurs 28 et 24. D'autres variantes de réalisation permettant d'utiliser un signal de remise à zéro pourront être prévues. La figure 8 illustre une variante d'un circuit inverseur synchrone susceptible d'utiliser un signal de remise à zéro, par exemple pour être utilisé en remplacement de l'inverseur 28 de la figure 6. Le circuit de la figure 8 reprend l'ensemble des éléments du circuit de la figure 4. Il comprend en outre, entre la borne Vdd et la jonction entre les transistors Pl et P2, un transistor P18 à canal P dont la grille est commandée par un signal de remise à zéro, RESET. Il comprend en outre, en série entre les transistors N3 et N4, un transistor N19 à canal N dont la grille est commandée par le signal RESET. Le transistor N6 est connecté entre une borne d'application du signal ACT et le point milieu entre les transistors N3 et N19. Avantageusement, un circuit tel que celui de la figure 8 peut remplacer l'inverseur 28 du registre de la figure 6 pour obtenir un circuit dans lequel une remise à zéro du circuit est possible. Dans ce cas, le transistor P18 joue le même rôle que le transistor P14 du registre de la figure 6 et le transistor P2 joue le même rôle que le transistor P15 du registre de la figure 6. Un registre tel que celui de la figure 5, dans lequel l'inverseur 28 est du type de celui représenté en figure 8, assure donc un fonctionnement identique au registre de la figure 7. Avantageusement, l'intégration de la fonction de remise à B10735 - 10-GR3-323 15 zéro directement dans la structure de l'inverseur 28 permet de réduire la complexité du registre. Des modes de réalisation particuliers de la présente invention ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, on notera que les circuits présentés ici peuvent également fonctionner en utilisant des transistors MOS dont les types de conductivité sont inverses de ceux présentés ici. L'homme de l'art adaptera aisément les états des signaux à prévoir en entrée du circuit pour obtenir un fonctionnement identique à celui présenté ici. Divers modes de réalisation avec diverses variantes ont été décrits ci-dessus. On notera que l'homme de l'art pourra combiner divers éléments de ces divers modes de réalisation et variantes sans faire preuve d'activité inventive. Notamment, on a présenté ici des exemples de circuits synchrones ou asynchrones. On notera que les diverses variantes asynchrones présentées ici pourront également être modifiées pour être synchronisés sur un signal d'horloge et, inversement, des circuits synchrones pourront être rendus asynchrones. Dans le cas de circuits synchrones, le signal d'activation de l'écriture pourra être associé au signal d'horloge. On pourra également prévoir de former tout type de porte logique, bascule, registre à partir des circuits de base inverseurs des figures 3 et 4. En particulier, des bascules synchrones avec remise à zéro, forçage à un, ou les deux, peuvent être réalisées. REVENDICATIONS1. Circuit électronique intégré comprenant des éléments (10) assurant 1a réalisation d'une fonction logique et des moyens d'atténuation (12) de la sensibilité desdits éléments vis-à-vis de perturbations extérieures, lesdits moyens d'atténuation étant déconnectables lors de phases de modifications volontaires de l'état desdits éléments (10). 2. Circuit selon la revendication 1, dans lequel les éléments assurant 1a réalisation d'une fonction logique comprennent une association série, entre une première et une deuxième bornes d'application d'une tension continue (Vdd, Vss), d'un premier (P1) et d'un deuxième (P2) transistors MOS d'un premier type de conductivité et d'un troisième (N3) et d'un quatrième (N4) transistors MOS d'un deuxième type de conductivité, une première borne d'entrée (IN) étant connectée sur la grille des premier (Pl) et quatrième (N4) transistors MOS, une borne de sortie (OUT) étant connectée au point milieu entre les deuxième (P2) et troisième (N3) transistors, les grilles des deuxième et troisième transistors étant connectées à une deuxième borne d'entrée (CLK, IN). 3. Circuit selon la revendication 2, dans lequel les moyens d'atténuation comprennent un cinquième transistor MOS (P5) du premier type de conductivité connecté entre une troisième borne d'entrée (ACT) et le point milieu entre les premier (PI) et deuxième (P2) transistors MOS, et d'un sixième transistor MOS (N6) du deuxième type de conductivité connecté entre une quatrième borne d'entrée recevant un signal inverse (ACT) de celui sur la troisième borne d'entrée, les grilles des cinquième et sixième transistors MOS étant connectées à la borne de sortie (OUT) du circuit. 4. Circuit selon la revendication 2 ou 3, dans lequel les première et deuxième bornes d'entrée (IN) sont reliées. 5. Circuit selon 1a revendication 2 ou 3, dans lequel la grille du deuxième transistor MOS (P2) et la grille du troisième transistor MOS (N3) reçoivent, respectivement, unB10735 - 10-GR3-323 17 signal d'horloge (CLK) et un signal inverse dudit signal d'horloge (CLK). 6. Circuit selon la revendication 5, dans lequel le signal sur la troisième borne d'entrée (ACT) dépend dudit signal 5 d'horloge. 7. Circuit selon l'une quelconque des revendications 3 à 6, dans lequel les moyens d'atténuation de la sensibilité du circuit forcent le signal (ACT) sur la troisième borne d'entrée à un état bas et les moyens permettant d'inhiber le 10 fonctionnement desdits moyens d'atténuation forcent le signal sur la troisième borne d'entrée à un état haut. 8. Circuit selon l'une quelconque des revendications 2 à 7, comprenant en outre une cinquième borne d'entrée de remise à zéro de l'état de la sortie (OUT) du circuit. 15 9. Porte logique NON OU comprenant un circuit selon l'une quelconque des revendications 3 à 8, comprenant en outre une sixième borne d'entrée (IN2) connectée à la grille d'un septième (P11) et d'un huitième (P12) transistors MOS d'un premier type de conductivité, le septième transistor MOS (P11) 20 étant connecté entre la première borne d'application d'une tension continue (Vdd) et le premier transistor MOS (Pl), le huitième transistor MOS (P12) étant connecté entre la troisième borne d'entrée (ACT) et le cinquième transistor MOS (P5), comprenant en outre un neuvième transistor MOS (N13) d'un 25 deuxième type de conductivité placé entre la sortie du circuit (OUT) et la deuxième borne d'application d'une tension continue (Vss), 1a grille du neuvième transistor (N13) étant connectée à 1a sixième borne d'entrée (IN2). 10. Registre à verrouillage comprenant une association 30 d'au moins un premier et un deuxième circuits selon l'une quelconque des revendications 1 à 8.