FR 2885726 A1 20061117 FR 0504737 A 20050511 2885726 1 CIRCUIT AMPLIFICATEUR DE DÉTECTION POUR LA DÉTECTION PARALLÈLE DE QUATRE NIVEAUX DE COURANT La présente invention concerne des circuits amplificateurs de détection pour une utilisation dans des circuits intégrés de mémoires multi-binaires non volatiles. Dans les circuits intégrés de mémoires, les amplificateurs de détection sont utilisés pour détecter et déterminer le contenu de données d'une cellule de mémoire sélectionnée. Dans les mémoires EEPROM (mémoire morte programmable effaçable électroniquement) et flash, l'amplificateur de détection a deux fonctions. Premièrement, l'amplificateur de détection précharge la ligne binaire à une valeur fixée, et deuxièmement il détecte le courant s'écoulant dans la ligne binaire, qui dépend de l'état de la cellule de mémoire. La fiabilité en termes d'endurance et de rétention, et la performance dépendent grandement de la conception de l'amplificateur de détection. Une majorité de structures d'amplificateurs de détection intégrés sont basées sur un amplificateur différentiel qui est utilisé pour comparer le courant provenant de la cellule de mémoire sélectionnée au courant d'une cellule de référence. Les cellules de référence peuvent être mises en oeuvre de différentes manières, et elles sont de types différents. Les cellules de référence sont programmées une seule fois pendant le test de la mémoire, ce qui augmente le temps de test. Pour assurer une bonne fonctionnalité de l'amplificateur de détection, le rapport ICei, /Iref doit être maintenu suffisamment haut pour tenir compte de toute fluctuation 30 de processus sur la mémoire et sur les cellules de 2885726 2 référence, et de tout impact du cycle de mémoire sur les cellules de mémoire. En outre, il a été montré que la performance de vitesse et la fiabilité des amplificateurs de détection d'amplificateur différentiel standard sont fortement réduites pour des valeurs de tension d'alimentation inférieures à 2 V. Par exemple, le brevet américain N 6 639 837 de Takano et al. décrit un circuit miroir de courant et un circuit amplificateur différentiel pour détecter des niveaux de courant multiples stockés dans une cellule de mémoire. D'autres types de structures d'amplificateurs de détection sont des types non différentiels qui ont des circuits non symétriques qui détectent et amplifient des signaux qui sont générés par une cellule de mémoire accédée sur un noeud d'entrée d'amplificateur unique. Il est souvent fait référence à ces types d'amplificateur de détection en tant que amplificateurs à extrémité unique . Parmi les amplificateurs de détection à extrémité unique de l'art antérieur, le brevet américain N 5 666 310 de Yu et al. décrit un amplificateur de détection à extrémité unique qui détecte le courant tiré par un réseau de mémoire et change un état d'une sortie une fois qu'un certain courant est atteint. Le brevet américain N 5 013 943 de Hirose décrit un amplificateur de détection à extrémité unique ayant un circuit de précharge pour réduire un effet du changement de la capacité de ligne binaire. Une tendance au cours de ces dernières années est à la conception de circuits de mémoires qui consomment moins de puissance en réduisant les tensions d'alimentation électrique du dispositif de mémoire. Avec la réduction des tensions d'alimentation électrique et l'augmentation du nombre de bits stockés dans une cellule 2885726 3 de mémoire, il devient de plus en plus important que l'amplificateur de détection soit capable de détecter avec précision de très faibles niveaux de courant. La présente invention propose un amplificateur de détection à extrémité unique ayant une amplification de courant continu pour détecter avec précision de très faibles courants dans une cellule de mémoire stockant une pluralité de bits, par exemple en utilisant des dispositifs de mémoire non volatile CMOS de faible tension. L'amplificateur de détection comprend également un circuit de filtrage de dépassement pour filtrer les parasites sur une ligne binaire et pour contrôler un déchargement de la ligne binaire. La structure à extrémité unique présente l'avantage d'éliminer le besoin d'avoir une cellule de référence et des circuits de comparateur qui sont couramment utilisés dans les structures d'amplificateur de détection différentielle. Cette structure permet de gagner du temps de test et de faire des économies de surface de matrice utilisée par le circuit d'amplificateur de détection. De plus, la structure à extrémité unique présente d'autres avantages par rapport aux structures différentielles standard, comme une sensibilité moindre aux écarts de correspondance et aux variations de processus et un meilleur temps d'accès à de faibles tensions d'alimentation. En fournissant une amplification de courant continu immédiatement après la détection de courant, l'amplificateur de détection de la présente invention est plus rapide et il peut détecter de très faibles courants par rapport à d'autres amplificateurs de détection à extrémité unique. Un mode de réalisation exemplaire de la présente invention a également un circuit de précharge pour 2885726 4 maintenir une tension stable sur une ligne binaire, et un circuit de détection couplé à la ligne binaire pour détecter une quantité de courant s'écoulant dans la ligne binaire. Une pluralité de circuits sont couplés au circuit de détection, y compris une pluralité de circuits d'amplification de courant continu pour amplifier le courant détecté sur la ligne binaire, une pluralité de circuits de conversion de courant en tension pour convertir le courant détecté en une tension, et une pluralité de circuits d'amplification de tension pour amplifier la tension à la sortie d'amplificateur de détection. Les sorties de chacun de la pluralité de circuits d'amplification de courant continu, de conversion de courant en tension, et d'amplification de tension sont couplées à un circuit de décodeur logique pour convertir chaque niveau de courant possible à l'intérieur d'une cellule de mémoire donnée en une pluralité de bits. La présente invention concerne, au sens large, un amplificateur de détection de courant comprenant: un circuit de détection couplé électriquement à une ligne binaire, le circuit de détection étant configuré pour détecter une quantité de courant s'écoulant dans la ligne binaire; une pluralité de circuits d'amplification de courant couplés électriquement au circuit de détection et configurés pour amplifier le courant détecté dans la ligne binaire; une pluralité de circuits de conversion de courant en tension couplés de manière correspondante aux circuits d'amplification de courant et configurés pour convertir le courant détecté amplifié en une tension; 2885726 5 une pluralité de circuits d'amplification de tension couplés de manière correspondante aux circuits de conversion de courant en tension, chaque circuit d'amplification de tension étant configuré pour commuter à une valeur de courant détecté prédéterminée; et un circuit de décodeur logique couplé aux circuits d'amplification de tension et configuré pour délivrer l'un d'une pluralité de bits correspondant à un état commuté de chacun de la pluralité de circuits d'amplification de tension. Selon un mode de réalisation, chaque circuit d'amplification de courant est un transistor configuré en tant que miroir de courant. En particulier, chacun de la pluralité de circuits 15 d'amplification de courant a un facteur d'amplification unique. Dans un mode de réalisation, chacun de la pluralité de circuits de conversion de courant en tension a un taux de conversion unique. En particulier, chacun de la pluralité de circuits d'amplification de tension comprend une paire de transistors inverseurs. Dans un autre mode de réalisation, l'état commuté de chacun de la pluralité de circuits d'amplification de tension correspond à la quantité de courant s'écoulant dans la ligne binaire. Dans un mode de réalisation particulier, l'amplificateur de détection comprend en outre un circuit de précharge couplé électriquement à la ligne binaire, le circuit de précharge étant configuré pour produire une tension de précharge sur la ligne binaire. En particulier, l'amplificateur de détection comprend en outre un circuit de filtre de dépassement 2885726 6 couplé électriquement à la ligne binaire, le filtre de dépassement étant configuré pour filtrer tout dépassement de tension sur la ligne binaire. Éventuellement, l'amplificateur de détection comprend en outre un circuit d'activation couplé électriquement à la ligne binaire, le circuit d'activation étant configuré pour désactiver le circuit de détection. L'invention concerne également un dispositif de 10 mémoire non volatile comprenant: au moins une cellule de mémoire non volatile programmable couplée électriquement à une ligne binaire; un moyen de détection pour détecter une quantité de courant s'écoulant dans la ligne binaire, le moyen de détection étant couplé électriquement à la ligne binaire; une pluralité de moyens d'amplification de courant pour amplifier tout courant détecté sur la ligne binaire, le moyen d'amplification de courant étant couplé électriquement au moyen de détection; une pluralité de moyens de conversion de courant en tension pour convertir le courant détecté en une pluralité de tensions, le moyen de conversion de courant en tension étant couplé de manière correspondante au moyen d'amplification de courant; une pluralité de moyens d'amplification de tension pour commuter à des valeurs de courant détecté prédéterminées, le moyen d'amplification de tension étant couplé de manière correspondante au moyen d'amplification de tension; et un moyen de décodeur logique pour fournir une pluralité de bits correspondant aux états commutés des moyens d'amplification de tension, le moyen de décodeur 2885726 7 logique étant couplé aux moyens d'amplification de tension. Dans un mode de réalisation, chacun de la pluralité de moyens d'amplification de courant se compose d'un transistor configuré en tant que miroir de courant. En particulier, chacun de la pluralité de moyens d'amplification de courant a un facteur d'amplification unique. Dans un autre mode de réalisation, chacun de la 10 pluralité de moyens de conversion de courant en tension a un taux de conversion unique. Dans un mode de réalisation particulier, les états commutés des moyens d'amplification de tension correspondent à la quantité de courant s'écoulant dans la ligne binaire. Éventuellement, l'amplificateur de détection comprend en outre un circuit de précharge couplé électriquement à la ligne binaire, le circuit de précharge étant configuré pour produire une tension de précharge sur la ligne binaire. Dans un mode de réalisation particulier, l'amplificateur de détection comprend en outre un circuit de filtre de dépassement couplé électriquement à la ligne binaire, le filtre de dépassement étant configuré pour filtrer les parasites sur la ligne binaire. En particulier, l'amplificateur de détection comprend en outre un circuit d'activation couplé électriquement à la ligne binaire, le circuit d'activation étant configuré pour désactiver le circuit de détection. L'invention concerne également un amplificateur de détection de courant comprenant: 2885726 8 un transistor de détection couplé électriquement à une ligne binaire de cellule de mémoire programmable non volatile et configuré pour détecter une quantité de courant s'écoulant dans la ligne binaire; une pluralité de transistors de miroir de courant couplés électriquement au transistor de détection, la pluralité de transistors de miroir de courant étant configurée pour amplifier tout courant détecté dans la ligne binaire; une pluralité de transistors de conversion de courant en tension couplés de manière correspondante à la pluralité de transistors de miroir de courant, la pluralité de transistors de conversion de courant en tension étant configurés pour convertir le courant détecté amplifié en une tension; une pluralité de paires de transistors inverseurs couplés de manière correspondante à la pluralité de transistors de conversion de courant en tension, chacune de la pluralité de paires de transistors inverseurs étant configurée pour commuter à une valeur prédéterminée du courant détecté ; et un circuit de décodeur logique couplé à la pluralité de paires de transistors inverseurs, le circuit de décodeur logique étant configuré pour délivrer une pluralité de bits correspondant aux états commutés de la pluralité de paires de transistors inverseurs. Dans un mode de réalisation, chacun de la pluralité de transistors de miroir de courant a un facteur d'amplification unique. Dans un autre mode de réalisation, chacun de la pluralité de transistors de conversion de courant en tension a un taux de conversion unique. 2885726 9 Dans un mode de réalisation particulier, chacune de la pluralité de paires de transistors inverseurs fonctionne en mode de saturation et en mode linéaire. En particulier, les états commutés de la pluralité de paires de transistors inverseurs correspondent à la quantité de courant s'écoulant dans la ligne binaire. L'invention concerne également un procédé de détection de courant dans une cellule de mémoire non volatile, le procédé comprenant: la détection d'une quantité de courant s'écoulant dans une ligne binaire; l'amplification du courant détecté en utilisant une pluralité de circuits d'amplification de courant; la détermination d'un facteur d'amplification unique pour chacun de la pluralité de circuits d'amplification de courant; la fourniture d'une pluralité de courants de sortie provenant de chacun de la pluralité de circuits d'amplification de courant; la conversion de la pluralité de courants de sortie en une pluralité correspondante de tensions; l'amplification de la pluralité de tensions pour déclencher, à des quantités prédéterminées de courant détecté, chacun d'une pluralité d'inverseurs; et le décodage d'une pluralité de sorties d'inverseurs, en déterminant une pluralité de bits correspondants à une pluralité de quantités prédéterminées de courant détecté. Selon un mode de réalisation, le procédé comprend en outre une étape consistant à précharger la ligne binaire. Dans un autre mode de réalisation, le procédé comprend en outre une étape consistant à filtrer un dépassement électrique sur la ligne binaire. Dans un mode de réalisation particulier, le procédé comprend en outre une étape consistant à activer la détection de courant dans la ligne binaire. Les figures lA et 1B sont des graphiques de deux ou quatre niveaux de courant par cellule de mémoire non volatile et des points de déclenchement de courant correspondants pour détecter la ou les valeurs logiques stockées. La figure 2 est un schéma de principe exemplaire de 10 la structure du circuit d'amplificateur de détection de la présente invention. La figure 3 est un schéma électrique exemplaire du circuit d'amplificateur de détection de la figure 2. La figure 4 est un tableau des niveaux de courant de cellule de mémoire exemplaires, des niveaux de détection de seuil de courant, et des valeurs logiques décodées. La présente invention étend l'approche de détection actuelle du brevet américain N 6 608 787 à des mémoires ayant la capacité de stocker au moins quatre niveaux de courant dans une seule cellule de mémoire. Les niveaux de courant sont détectés en même temps, ce qui permet le stockage d'une pluralité de bits de données dans une seule cellule de mémoire. Par référence à la figure 1A, pour une seule cellule de mémoire binaire, il y a deux niveaux de courant par cellule et deux distributions de courant, Icenl et L,10, qui correspondent à deux états différents de données de programmation. Pour distinguer les deux états différents de mémoire, un point de déclenchement I,p est établi entre les deux distributions de courant Par exemple, une cellule de mémoire ayant une courant supérieure au point de déclenchement ajusté ou I celll et Reno valeur de 1stocke une valeur de courant qui représente une valeur logique de zéro (0). De manière correspondante, une cellule de mémoire ayant une valeur de courant inférieure au point de déclenchement 4 stocke une valeur de courant qui représente une valeur logique de un (1). Dans un mode de réalisation, le circuit de détection de courant et de conversion de tension a une capacité de distinction entre quatre niveaux différents de courant. Par référence à la figure 1B, pour une cellule de mémoire multi-binaire exemplaire, il y a quatre niveaux de courant par cellule de mémoire et quatre distributions de courant Icelui, Icelllo, Icellol et Icenoo, qui correspondent à quatre conditions différentes de programmation. Trois points différents de déclenchement 41, 1,0 et 1,0 sont nécessaires entre les quatre distributions de courant Icellll / Icelllo, Icellol et Icenoo É Pour effectuer la distinction entre les quatre états de mémoire différents, les trois points de déclenchement différents 41, 42 et 1,0 sont ajustés de telle sorte que: I,p1 Par référence à la figure 2, un amplificateur de détection exemplaire 200 comprend un circuit de précharge 20, qui fonctionne pour précharger et maintenir une tension stable sur la ligne binaire. Le circuit de précharge 20 reçoit une tension d'alimentation électrique Vdd 18 au niveau d'une borne d'entrée électrique 18 et un signal d'activation/désactivation de détection au niveau d'une borne d'entrée de signal 16 pour activer le circuit d'amplificateur de détection. Un circuit de détection 30 est couplé à une ligne binaire et est utilisé pour détecter le courant s'écoulant dans la ligne binaire. Un circuit de filtrage de dépassement 70 est couplé au circuit de détection 30 pour filtrer les parasites sur la ligne binaire. Une sortie du circuit de détection 30 est couplée à une pluralité de circuits d'amplification de 2885726 13 courant continu 40, 41, 42 qui amplifient le courant détecté par le circuit de détection 30. Les courants amplifiés sont convertis en tension par des circuits de conversion de courant en tension 50, 51, 52. Les tensions résultantes sont ensuite amplifiées par des phases d'amplification de sortie 60, 61, 62 qui sont couplées à un circuit de décodeur logique 80. Le circuit de décodeur logique 80 dérive une pluralité de bits de données en fonction des valeurs présentées par les sorties 70, 71, 72, à partir des phases d'amplification de sortie 60, 61, 62. Par référence à la figure 3, le circuit de précharge exemplaire 20 se compose des transistors 101, 102, 103, 202, 203 et de la résistance 300. Les transistors 101, 102 et 103 sont des transistors de type PMOS alors que les transistors 202 et 203 sont des transistors de type NMOS. Le transistor 101 a une entrée de porte couplée à la borne d'entrée de signal d'activation/désactivation d'amplificateur de détection 16, une borne de source couplée à la borne d'entrée électrique de tension d'alimentation électrique Vdd 18 et une borne de drain couplée à la borne de source du transistor PMOS 102. Le transistor 102 a une borne de drain couplée à la première extrémité de la résistance 300, et une borne de porte couplée à la porte du transistor 202. Le transistor 202 a une borne de drain couplée à la seconde extrémité de la résistance 300 et une borne de source couplée au potentiel de masse 99. Le transistor 103 a une borne de porte couplée à la borne de porte du transistor 202, une borne de source couplée à la borne de drain du transistor 101, et une borne de drain couplée au drain du transistor 203. Le transistor 203 a une borne de source couplée à la porte du transistor 202 et une borne de porte couplée 2885726 14 entre la borne de drain du transistor 202 et la seconde extrémité de la résistance 300. Le circuit d'amplificateur de détection est contrôlé par une borne d'entrée de signal d'activation 16. Le transistor 201 est utilisé pour désactiver l'amplificateur de détection en mode de veille, ou dans un mode dans lequel il n'y a pas de courant continu (CC). Lorsque la borne d'entrée de signal d'activation 16 est à un potentiel élevé (dans un état logique haut ou à Vdd), il n'y a pas de courant continu (CC) qui s'écoule dans l'amplificateur de détection, et le circuit de détection est désactivé. Lorsque la borne d'entrée de signal d'activation de détection 16 est à un potentiel bas (dans un état logique bas ou à l'arrêt), l'amplificateur de détection est activé. Le signal bas active le transistor 101 et désactive le transistor 201. Cela permet au courant de s'écouler à travers les transistors 103, 203, et 210, ce qui démarre le circuit de précharge 20. Le circuit de précharge 20 fonctionne pour précharger et maintenir une tension stable sur une ligne binaire 19. Le circuit de précharge fixe également la ligne binaire 19 sur une valeur inférieure à Vdd pour limiter les perturbations de lecture et pour réduire la consommation de puissance. La ligne binaire 19 est couplée à la borne de source du transistor 203. La branche se composant des transistors 101, 103 et 203 doit entraîner suffisamment de courant pour régler la ligne binaire 19 sur sa tension fixe dans une quantité de temps limitée. La tension de précharge fixe est déterminée par le dimensionnement des transistors 102 et 202 et par la taille de la résistance couplée 300. Lorsque la ligne binaire 19 atteint le point de déclenchement des transistors 102, 202 et la phase de la résistance 300, 2885726 15 une ligne basse de polarisation 25 devient basse, ce qui désactive le transistor 203 et ce qui désactive le circuit de précharge 20. L'amplificateur de détection comprend également un circuit de filtrage de dépassement 70 se composant du transistor PMOS 104 et des transistors NMOS 204, 205, et 212. Les transistors 104 et 204 sont couplés sous la forme d'un inverseur avec la source du transistor 104 couplée à une alimentation électrique Vdd, le drain de 204 étant couplé au drain du transistor 204, la source du transistor 204 étant couplée au potentiel de masse 993, et les portes des transistors 104 et 204 étant couplées ensemble et étant fournies avec un signal haut de polarisation au niveau de la borne de porte 75. La sortie de l'inverseur 104, 204 est couplée à la porte du transistor 205. Le transistor 205 a une borne de source couplée au potentiel de masse 993 et une borne de drain couplée à la borne de source du transistor 212. Le transistor 212 a une borne de drain et une porte couplées à la ligne binaire 19. En raison de l'environnement de détection, des dépassements peuvent se produire sur la ligne binaire 19 qui peuvent affecter un fonctionnement de détection normal. Le circuit de filtrage de dépassement 70 sert à filtrer les parasites sur la ligne binaire 19. Par exemple, dans le cas d'un parasite positif sur la ligne binaire, le signal haut de polarisation devient bas, ce qui produit un signal haut à la sortie de l'inverseur 104, 204. Ce signal haut active le transistor 205 qui décharge le parasite. Le transistor 212 fonctionne comme une diode pour limiter la décharge de la ligne binaire 19 lorsque le transistor 205 est activé. Par rapport à d'autres structures qui utilisent un transistor comme diode, ce circuit présente l'avantage 2885726 16 d'entraîner le courant dans le transistor 205 uniquement s'il y a un dépassement sur la ligne binaire 19. Par référence à la figure 3, dans un mode de réalisation exemplaire, un circuit de détection 30 se compose du transistor NMOS 210 et du transistor PMOS 105. Le transistor 210 sert à isoler des tensions de ligne binaire à partir du niveau de porte du transistor 105, ce qui permet au circuit de précharge 20 d'imposer un potentiel de tension à la ligne binaire 19. Le transistor 201 a une borne de drain couplée à la borne de porte du transistor 210 et à la borne de source du transistor 102 et à la première extrémité de la résistance 300. Le transistor 201 a également une borne de source couplée au potentiel de masse 99, et une borne de porte couplée à la borne d'entrée de signal d'activation 16 pour détecter un signal activation/désactivation de détection. Le transistor 210 a une borne de porte couplée à la borne de drain du transistor 201, une borne de drain couplée à la borne de drain et à la borne de porte du transistor 105 et aux bornes de porte des transistors 106, 108, 110, et une borne de source couplée à la ligne binaire 19. Le circuit de détection est couplé à la pluralité de circuits de miroir d'amplificateur de courant continu 40, 41, 42 se composant de transistors PMOS 106, 108 et 110. Les transistors 105, 106, 108 et 110 ont des bornes de source couplées à la tension d'alimentation électrique Vdd. Les bornes de drain des transistors 106, 108 et 110 sont couplées de manière correspondante à la borne de drain des transistors NMOS 206, 208 et 210 qui comprennent des circuits de conversion de courant en tension 50, 51, 52. Optionnellement, le transistor 206 a une borne de porte 28 couplée à un signal d'activation de 2885726 17 mode de détection. Les transistors 206, 208 et 210 ont des bornes de source couplées au potentiel de masse 99. Par référence à la figure 1B et à la figure 3, la structure de base de conversion de courant en tension et d'amplification de tension pour détecter un premier point de déclenchement de courant Irpl est composée de transistors PMOS 106 et 107, et de transistors NMOS 206 et 207. Le transistor 106 reflète en miroir le courant de cellule dans le transistor 105 multiplié par un facteur de multiplication de N. Le premier point de déclenchement Ispi de courant dans le transistor 105 peut être ajusté en faisant varier le facteur de multiplication N et/ou la taille du transistor 106 pour obtenir le point de déclenchement de courant souhaité . Par exemple, le premier point de déclenchement de courant Itp, peut être ajusté en faisant varier un rapport de largeur entre le transistor 105 et le transistor 106 lorsqu'ils ont une longueur égale. Le courant de cellule s'écoulant dans le transistor 105 est directement amplifié et est fourniau drain du transistor d'entraînement bas (basse valeur W/L) 206, ce qui donne une conversion de courant en tension engendrant la tension V, au n ud 58. Le transistor 206 peut être ajusté par rapport au transistor 105 ou au transistor 106, pour faire varier un rapport de conversion de courant en tension et pour ajuster le point de déclenchement de courant I. La tension V1 est amplifiée par un circuit d'amplification de tension (inverseur) se composant d'un transistor PMOS 107 et d'un transistor NMOS 207. Le transistor 107 a une borne de source couplée à la tension d'alimentation électrique Vdd et une borne de drain couplée à la borne de drain du transistor 207. Les transistors 107 et 207 ont des bornes de porte couplées au noeud 58 pour recevoir la tension V1, et le transistor 207 a une borne de source couplée au potentiel de masse 99. Les transistors 107 et 207 amplifient la tension V1 pour produire une tension amplifiée VZ à une première sortie de détection OUT1 70. Pour que V1 atteigne le point de déclenchement d'inverseur, il faut que suffisamment de courant s'écoule dans le drain du transistor 206 et que le courant s'écoulant à travers la ligne binaire 19 soit supérieur à une valeur donnée qui correspond au premier point de déclenchement 41. La tension VZ passe à la masse lorsque la tension V1 atteint la tension du point de déclenchement d'inverseur 15 (transistors 107 et 207). La structure de base de conversion de courant en tension des transistors 106, 206, 107 et 207 passe de 1 à 0 lorsque la tension V, atteint le point de déclenchement d'inverseur Vf,. Lorsque V1 varie d'un potentiel de masse à Vp, le transistor 206 fonctionnant en mode linéaire présente une résistance et passe en mode de saturation lorsque la tension du drain à la source ( Vas 206) est supérieure à une différence entre une tension de polarisation Vb;a, appliquée à la porte du transistor 206 au noeud 28 et la tension de seuil Vh (où V, est la tension de seuil du transistor 206; V 206 > Vb,as - V,,, ) . Lorsque le transistor 206 fonctionne en mode de saturation, le dispositif peut être modélisé sous la forme d'une source de courant en parallèle avec une résistance équivalente très élevée. En supposant que des conditions dans lesquelles Vbias > Vp - Vih, le transistor 206 fonctionne dans un mode linéaire pendant l'opération de commutation, ce qui donne l'expression suivante pour le point de déclenchement de courant Itp, où u représente la mobilité des électrons, Cox représente la capacité d'oxyde par surface unitaire, et W et L représentent la largeur et la longueur du transistor 206: Itp = N Coi (.!-') (nias Vin)Vtp Le point de déclenchement de courant Iip est ajusté en faisant varier le facteur N du miroir de courant et/ou la taille du transistor 206. Le point de déclenchement de tension Vp présentant une variation linéaire par rapport à la tension d'alimentation Vdd le point de déclenchement de courant Iip présente une variation linéaire par rapport à la tension d'alimentation Vdd. Lorsque le potentiel de ligne binaire augmente avec la tension d'alimentation Vdd, le courant de cellule ICe est censé augmenter avec la tension d'alimentation Vdd, et une augmentation correspondante du point de déclenchement de courant Itp du même ordre de grandeur est également prévue. Dans un mode de réalisation exemplaire, la réduction ou l'annulation de la sensibilité aux changements de la tension d'alimentation Vdd est obtenue en contrôlant le niveau de tension Vbias appliqué à la porte du transistor 206 au noeud 28 (comme cela est représenté sur la figure 3), pour faire fonctionner le transistor 206 dans un mode de saturation pendant un fonctionnement de détection. Au fur et à mesure que le point de déclenchement de tension Vp augmente avec la tension d'alimentation Vdd, le transistor 206 fonctionne de plus en plus dans un mode de saturation. Une limite inférieure pour la tension d'alimentation Vdd peut être déterminée par le fonctionnement du transistor de miroir de courant 106 et du transistor 105 dans un mode de saturation. Par référence à la figure 1B et à la figure 3, la structure de base des transistors 106, 206, 107 et 207 est répétée, chaque structure successive ayant un point de déclenchement de courant I,p différent. Les transistors 108, 208, 109 et 209 détectent un deuxième point de déclenchement de courant 4,2, et les transistors 110, 210, 111 et 211 détectent un troisième point de déclenchement de courant 1,0. Dans des modes de réalisation alternatifs, des structures supplémentaires (successives) ayant différents points de déclenchement de courant peuvent être ajoutées pour augmenter le nombre de bits stockés dans une cellule de mémoire. Pendant une opération de détection, les structures de base des transistors (une première structure comprenant 106, 206, 107, 207, une deuxième structure comprenant 108, 208, 109, 209, et une troisième structure comprenant 110, 210, 111 et 211) fonctionnent en même temps en parallèle, en ayant différents points de déclenchement de courant Itpl, 4, 2 et I,p3. Une pluralité de structures de base de transistors fonctionnant en parallèle, une amélioration de la vitesse de fonctionnement est obtenue. Les points de déclenchement de courant, I,p2 et p3 sont ajustés, en utilisant un facteur de multiplication N pour chaque circuit. Le facteur de multiplication N peut être ajusté en changeant les taux de taille ou de dimension d'un transistor ajusté par rapport à la taille et aux caractéristiques du transistor 206 pour chacune des structures de base décrites ci- dessus. Pour 42, les transistors 108 et 208 sont ajustés; pour 43, les transistors 110 et 210 sont ajustés; chaque ajustement fournit des points de déclenchement opérationnels comme cela est décrit ci-dessus en référence à la figure 1B exemplaire. Par exemple, le dimensionnement du transistor 106 est égal à un multiplicateur N, multiplié par le dimensionnement du transistor 105; le dimensionnement du transistor 108 est égal à un multiplicateur N2 multiplié par le dimensionnement du transistor 105; et le dimensionnement du transistor 110 est égal à un multiplicateur N3 multiplié par le dimensionnement du transistor 105 de 20 telle sorte que N, > N2 > N3. Chacune des structures de base ayant été ajustée pour les différents points de déclenchement, elles fournissent les sorties de point de déclenchement OUT1 70, OUT2 71, et OUT3 73. Par référence à la figure 3, le décodeur logique 80 est couplé aux sorties de circuit d'amplification de tension OUT1 70, OUT2 72, et OUT3 73 des circuits d'amplification de tension 60, 61, 62. Les états commutés des sorties de circuit d'amplification de tension OUT1 70, OUT2 71, et OUT3 72 correspondent à la quantité de courant s'écoulant dans une ligne binaire. Chaque sortie est liée de manière correspondante aux points de déclenchement de courant I,pl, I,p2 et 1,1,3, comme cela est représenté sur la figure 1B. Le circuit de décodeur logique 80 dérive une pluralité de bits de données BITO, BIT1, sur les lignes de sorties de décodeur logique 81, 82, en fonction du courant détecté à partir d'une cellule de mémoire et de la sortie de chacune de la première structure, de la deuxième structure et de la troisième structure des transistors décrits ci-dessus. Par référence à la figure 1B et à la figure 4, dans un mode de réalisation exemplaire, pour un courant de cellule de mémoire 1,e,I qui est inférieur au premier point de déclenchement de courant, aucun des points de déclenchement 1,p, , I,p2 et 1,0 ne se déclenche, et les sorties OUT1 70, OUT2 71, et OUT3 72 sont égales à 1 ou à un état logique haut. Au fur et à mesure que le courant de cellule de mémoire détecté ICen augmente, la structure de base des transistors ayant chacun différents points de déclenchement de courant Itpi, Itp2 et.1-p3 se déclenche en fonction de la valeur du courant de cellule ICen. Par exemple, lorsque le courant de cellule de mémoire ICen se trouve entre le premier point de déclenchement Itpl et le deuxième point de déclenchement 1,p2, le noeud 58 monte audessus du point de déclenchement de tension V, de l'inverseur 60 et la sortie OUT1 70 des transistors 106 et 206 passe dans un état logique bas. Lorsque le courant de cellule de mémoire Icell dépasse le point de déclenchement le plus élevé Itp3, toutes les sorties OUT1 70, OUT2 71 et OUT3 72 sont dans un état logique bas. Par référence à la figure 4, le décodeur logique 30 fournit deux bits BITO, BIT1, en fonction d'un état de chaque sortie OUT1 70, OUT2 71, OUT3 72, qui correspondent aux trois points de déclenchement de courant différents Irpl, Itp2 et Itp3, assurant la distinction entre quatre niveaux différents de courant de cellule de mémoire. Lorsque les sorties OUT1 70, OUT2 71, OUT3 72 sont hautes, les deux bits stockés dans une cellule de mémoire sont 11. Une cellule de mémoire ayant une valeur de courant Ieee inférieure au point de déclenchement Itpl représente une valeur logique de 11; 10 une cellule de mémoire ayant une valeur de courant I,eu comprise entre les points de déclenchement Itpl et Itp2 représente une valeur logique de 10; une cellule de mémoire ayant une valeur de courant Ieee comprise entre les points de déclenchement 42 et 43 représente une valeur logique de 01; et une cellule de mémoire ayant une valeur de courant ICef, supérieure au point de déclenchement Lp3 représente une valeur logique de 00. Des modes de réalisation alternatifs peuvent décoder de manière logique les sorties du circuit de détection pour fournir d'autres combinaisons de bits. D'autres modes de réalisation d'une cellule de mémoire multibinaire peuvent comprendre un nombre supérieur de distributions de courant lCerr et un circuit de détection ayant un nombre supérieur d'éléments de circuit et de points de déclenchement de courant qui représentent un nombre supérieur de valeurs logiques stockées. Par exemple, une cellule de mémoire peut stocker huit valeurs de courant et un circuit de détection peut supporter sept points de déclenchement représentant trois bits possibles de stockage par cellule de mémoire. 2885726 24 L'amplificateur de détection décrit ci-dessus présente de nombreux avantages, parmi lesquels une grande robustesse aux variations de processus, un temps d'accès amélioré à de faibles tensions d'alimentation électrique, et une mise en uvre complète et facile en utilisant des dispositifs CMOS à basse tension. L'homme du métier reconnaîtra que l'invention peut être mise en pratique avec des modifications et des altérations conformes à l'esprit et au champ d'application des revendications annexées et de nombreux autres modes de réalisation seront apparents à l'homme du métier qui lira et comprendra la description ci-dessus. Par exemple, les dispositifs de circuit sont décrits en termes de transistors NMOS et PMOS. Néanmoins, l'homme du métier reconnaîtra que d'autres types de transistors peuvent être utilisés en obtenant toujours le même effet global. La description doit donc être considérée comme étant à titre illustratif et non pas limitatif. REVENDICATIONS 1. Amplificateur de détection de courant comprenant: un circuit de détection couplé électriquement à une ligne binaire, le circuit de détection étant configuré pour détecter une quantité de courant s'écoulant dans la ligne binaire; une pluralité de circuits d'amplification de courant couplés électriquement au circuit de détection et configurés pour amplifier le courant détecté dans la ligne binaire; une pluralité de circuits de conversion de courant en tension couplés de manière correspondante aux circuits d'amplification de courant et configurés pour convertir le courant détecté amplifié en une tension; une pluralité de circuits d'amplification de tension couplés de manière correspondante aux circuits de conversion de courant en tension, chaque circuit d'amplification de tension étant configuré pour commuter à une valeur de courant détecté prédéterminée; et un circuit de décodeur logique couplé aux circuits d'amplification de tension et configuré pour délivrer l'un d'une pluralité de bits correspondant à un état commuté de chacun de la pluralité de circuits d'amplification de tension. 2. Amplificateur de détection selon la revendication 1 dans lequel chaque circuit d'amplification de courant est un transistor configuré en tant que miroir de courant. 3. Amplificateur de détection selon la revendication 1 30 dans lequel chacun de la pluralité de circuits 2885726 26 d'amplification de courant a un facteur d'amplification unique. 4. Amplificateur de détection selon la revendication 1 dans lequel chacun de la pluralité de circuits de conversion de courant en tension a un taux de conversion unique. 5. Amplificateur de détection selon la revendication 1 dans lequel chacun de la pluralité de circuits d'amplification de tension a une paire de transistors inverseurs. 6. Amplificateur de détection selon la revendication 1 dans lequel l'état commuté de chacun de la pluralité de circuits d'amplification de tension correspond à la quantité de courant s'écoulant dans la ligne binaire. 7. Amplificateur de détection selon la revendication 1 comprenant en outre un circuit de précharge couplé électriquement à la ligne binaire, le circuit de précharge étant configuré pour produire une tension de précharge sur la ligne binaire. 8. Amplificateur de détection selon la revendication 1 comprenant en outre un circuit de filtre de dépassement couplé électriquement à la ligne binaire, le filtre de dépassement étant configuré pour filtrer tout dépassement de tension sur la ligne binaire. 9. Amplificateur de détection selon la revendication 1 comprenant en outre un circuit d'activation couplé électriquement à la ligne binaire, le circuit 2885726 27 d'activation étant configuré pour désactiver le circuit de détection. 10. Dispositif de mémoire non volatile comprenant: au moins une cellule de mémoire non volatile programmable couplée électriquement à une ligne binaire; un moyen de détection pour détecter une quantité de courant s'écoulant dans la ligne binaire, le moyen de détection étant couplé électriquement à la ligne binaire; une pluralité de moyens d'amplification de courant pour amplifier tout courant détecté sur la ligne binaire, le moyen d'amplification de courant étant couplé électriquement au moyen de détection; une pluralité de moyens de conversion de courant en tension pour convertir le courant détecté en une pluralité de tensions, le moyen de conversion de courant en tension étant couplé de manière correspondante au moyen d'amplification de courant; une pluralité de moyens d'amplification de tension pour commuter à des valeurs de courant détecté prédéterminées, le moyen d'amplification de tension étant couplé de manière correspondante au moyen d'amplification de tension; et un moyen de décodeur logique pour fournir une pluralité de bits correspondant aux états commutés des moyens d'amplification de tension, le moyen de décodeur logique étant couplé aux moyens d'amplification de tension. 11. Dispositif de mémoire non volatile selon la revendication 10 dans lequel chacun de la pluralité de moyens d'amplification de courant se compose d'un transistor configuré en tant que miroir de courant. 2885726 28 12. Dispositif de mémoire non volatile selon la revendication 10 dans lequel chacun de la pluralité de moyens d'amplification de courant a un facteur d'amplification unique. 13. Dispositif de mémoire non volatile selon la revendication 10 dans lequel chacun de la pluralité de moyens de conversion de courant en tension a un taux de conversion unique. 14. Dispositif de mémoire non volatile selon la revendication 10 dans lequel les états commutés des moyens d'amplification de tension correspondent à la quantité de courant s'écoulant dans la ligne binaire. 15. Amplificateur de détection selon la revendication 10 comprenant en outre un circuit de précharge couplé électriquement à la ligne binaire, le circuit de précharge étant configuré pour produire une tension de précharge sur la ligne binaire. 16. Amplificateur de détection selon la revendication 10 comprenant en outre un circuit de filtre de dépassement couplé électriquement à la ligne binaire, le filtre de dépassement étant configuré pour filtrer les parasites sur la ligne binaire. 17. Amplificateur de détection selon la revendication 10 comprenant en outre un circuit d'activation couplé électriquement à la ligne binaire, le circuit d'activation étant configuré pour désactiver le circuit de détection. 2885726 29 18. Amplificateur de détection de courant comprenant: un transistor de détection couplé électriquement à une ligne binaire de cellule de mémoire programmable non volatile et configuré pour détecter une quantité de courant s'écoulant dans la ligne binaire; une pluralité de transistors de miroir de courant couplés électriquement au transistor de détection, la pluralité de transistors de miroir de courant étant configurée pour amplifier tout courant détecté dans la ligne binaire; une pluralité de transistors de conversion de courant en tension couplés de manière correspondante à la pluralité de transistors de miroir de courant, la pluralité de transistors de conversion de courant en tension étant configurés pour convertir le courant détecté amplifié en une tension; une pluralité de paires de transistors inverseurs couplés de manière correspondante à la pluralité de transistors de conversion de courant en tension, chacune de la pluralité de paires de transistors inverseurs étant configurée pour commuter à une valeur prédéterminée du courant détecté ; et un circuit de décodeur logique couplé à la pluralité de paires de transistors inverseurs, le circuit de décodeur logique étant configuré pour délivrer une pluralité de bits correspondant aux états commutés de la pluralité de paires de transistors inverseurs. 19. Amplificateur de détection de courant selon la revendication 18 dans lequel chacun de la pluralité de transistors de miroir de courant a un facteur d'amplification unique. 2885726 30 20. Amplificateur de détection de courant selon la revendication 18 dans lequel chacun de la pluralité de transistors de conversion de courant en tension a un taux de conversion unique. 21. Amplificateur de détection de courant selon la revendication 18 dans lequel chacune de la pluralité de paires de transistors inverseurs fonctionne en mode de saturation et en mode linéaire. 22. Amplificateur de détection de courant selon la revendication 18 dans lequel les états commutés de la pluralité de paires de transistors inverseurs correspondent à la quantité de courant s'écoulant dans la ligne binaire 23. Procédé de détection de courant dans une cellule de mémoire non volatile, le procédé comprenant: la détection d'une quantité de courant s'écoulant dans une ligne binaire; l'amplification du courant détecté en utilisant une pluralité de circuits d'amplification de courant; la détermination d'un facteur d'amplification unique pour chacun de la pluralité de circuits d'amplification de courant; la fourniture d'une pluralité de courants de sortie provenant de chacun de la pluralité de circuits d'amplification de courant; la conversion de la pluralité de courants de sortie en une pluralité correspondante de tensions; 2885726 31 l'amplification de la pluralité de tensions pour déclencher, à des quantités prédéterminées de courant détecté, chacun d'une pluralité d'inverseurs; et le décodage d'une pluralité de sorties d'inverseurs, en déterminant une pluralité de bits correspondants à une pluralité de quantités prédéterminées de courant détecté. 24. Procédé selon la revendication 23 comprenant en outre une étape consistant à précharger la ligne binaire. 25. Procédé selon la revendication 23 comprenant en outre une étape consistant à filtrer un dépassement électrique sur la ligne binaire. 26. Procédé selon la revendication 23 comprenant en outre une étape consistant à activer la détection de courant sur la ligne binaire.