FR 2886783 A1 20061208 FR 0505652 A 20050603 CIRCUIT DE POMPE DE CHARGE BIDIRECTIONNELLE DE HAUT RENDEMENT La présente invention concerne les circuits intégrés. Plus spécifiquement, la présente invention est un appareil et un procédé destinés à un circuit de pompe de charge de tension. Les circuits de pompe de charge sont communément utilisés pour fournir des hautes tensions positives et négatives dans des applications telles qu'une programmation de mémoires flash. L'approche classique consiste à employer des circuits de pompe de charge de tension séparés, l'un pour la génération d'une tension positive et l'autre pour la génération d'une tension négative. Les circuits de pompe de charge typiques comprennent une partie significative de la surface du silicium occupée par un circuit de mémoire flash. Si de hautes tensions positives et négatives ne sont pas simultanément requises, une pompe de charge bidirectionnelle réversible capable de générer des tensions tant positives que négatives devient une opportunité attractive pour faire des économies de place et de coût. Une approche populaire à la création d'une pompe de charge de tension dans l'art antérieur est réalisée dans une architecture connue comme la pompe de charge de Dickson. La figure 1 est un circuit schématique d'un circuit de pompe de charge de tension positive comme proposé par Dickson dans un article technique intitulé On-chip high-voltage generation in NMOS integrated circuits using an improved voltage multiplier technique . La pompe de charge comporte de multiples étages, chaque étage consistant en un condensateur et un transistor NMOS agissant comme une diode. Les transistors à étage NMOS ont leurs bornes de substrat connectées à la masse du circuit, leurs bornes de drain et de grille connectées au condensateur à étage, et leurs bornes de source connectées au condensateur de l'étage suivant. Deux horloges à phase inversée sont employées pour entraîner la pompe. Le gain maximal par étage est Vpp - Vt, où Vpp est le potentiel du système et Vt est la tension seuil des dispositifs NMOS. Comme le potentiel du système Vpp diminue avec les technologies de fabrication avancées, le rendement de la pompe de charge diminue. De plus, l'effet de corps bien connu augmente la tension seuil efficace des dispositifs NMOS à mesure que le potentiel entre les bornes de source et de substrat augmente, limitant ainsi le nombre d'étages qui peut être efficacement mis en cascade. Un autre inconvénient de la pompe de charge de l'art antérieur est que des transistors en oxyde épais (haute tension) sont requis pour supporter les grandes différences de potentiel développées entre les bornes de grille et de substrat. Sans l'utilisation de dispositifs en oxyde épais, la fiabilité serait compromise. La nécessité des transistors en oxyde épais rend impossible la conception avec des transistors en oxyde mince (basse tension) standard, s'ajoutant à la complexité et au coût du procédé. Des améliorations ont été faites sur l'architecture de Dickson pour améliorer certains des inconvénients soulignés ci-dessus. À titre d'exemple, la dégradation de gain due à la dépendance à la tension seuil est atténuée par l'utilisation d'une approche d'horloge à quatre phases, comme présenté dans un article technique intitulé New four-phase generation circuits for low-voltage charge pumps par Hongchin Lin et Nai-Hsien Chen. Lin et Chen ont atteint une sortie de 9 V à partir d'une pompe de charge à dix étages pourvue d'une entrée de 1 V. Dans un article technique intitulé A New 4-Phase Charge Pump Without Body Effects for Low Supply Voltages par Hongchin Lin, JainHao Lu et Yen-Tai Lin, une pompe de charge emploie des transistors PMOS fabriqués dans une structure à triple puits sur un substrat de type n. L'homme du métier appréciera que cette combinaison dispositif/substrat n'est pas communément employée du fait que des substrats de type p sont largement préférés pour une application commerciale en raison d'une résistance de déclenchement parasite, d'un coût, d'une fiabilité et d'autres attributs De plus, le circuit de Lin, Lu et Lin requiert une cinquième horloge (cpo) pour précharger les puits n afin d'empêcher une polarisation dans le sens direct de la diode à puits n. Enfin, tant l'article de Chen et Lin que l'article de Lin, Lu et Lin enseignent l'application de transistors PMOS pour la fabrication de pompes de charge d'intensification de tension négative, et l'utilisation de transistors NMOS pour la fabrication de pompes de charge d'intensification de tension positive. Dans le brevet US n 6 677 805 de Shor et al., ( le brevet' 805 ) une configuration de pompe de charge est décrite qui vise à limiter la perte de rendement en vertu de l'effet de corps-polarisation. Toutefois, un transistor de transfert et un transistor auxiliaire dans le brevet' 805 sont configurés avec leurs bornes de substrat découplées de leurs bornes de source. Ainsi, les potentiels source à substrat de ces dispositifs peuvent varier, nécessitant l'utilisation de transistors de haute tension (oxyde épais) si la différence de potentiel devient suffisamment grande. Le brevet' 805 décrit en outre que les transistors NMOS sont préférentiellement employés pour fabriquer des pompes de charge de tension positive et des transistors PMOS sont préférentiellement employés pour fabriquer des pompes de charge de tension négative. Il existe un besoin en un circuit de pompe de charge qui est sensiblement exempt de dépendance à la tension seuil et de dégradation du gain de corps-polarisation. De plus, une seule conception de circuit utilisable pour des pompes de charge de tensions tant positive que négative est souhaitable. Enfin, Le circuit ne devrait pas requérir de configurations de dispositif spéciales (oxyde épais ou triple puits PMOS) qui nécessitent une complexité de fabrication supplémentaire et un coût accrû. La présente invention est un appareil et un procédé destinés à une pompe de charge de tension qui résout les problèmes inhérents à l'art antérieur. Une pompe de charge, fabriquée dans un procédé CMOS standard sur un substrat de type p utilisant une structure de transistor NMOS à triple puits, avec un haut rendement et une capacité d'intensifier des potentiels tant positifs que négatifs est introduite dans la présente invention. La pompe de charge ne requiert que des transistors en oxyde mince (basse tension), simplifiant la mise en oeuvre et ouvrant les opportunités d'application à une grande variété de technologies de procédé. La présente invention réduit l'exigence en matière de superficie du silicium dans une mémoire flash en dotant une source de tensions élevées tant positives que négatives d'un seul circuit. De plus, la présente invention peut être appliquée à d'autres applications et circuits où des tensions élevées sont requises. La présente invention concerne, dans un sens large, un circuit de pompe de charge comprenant: un premier noeud de tension, le premier noeud de tension agissant comme une entrée lorsque le circuit de pompe de charge intensifie des tensions négatives, et agissant comme sortie lorsque le circuit de pompe de charge intensifie des tensions positives; un second noeud de tension, le second noeud de tension agissant comme une entrée lorsque le circuit de pompe de charge intensifie des tensions positives, et agissant comme sortie lorsque le circuit de pompe de charge intensifie des tensions négatives; un premier condensateur de pompage ayant une première borne et une seconde borne, la première borne étant couplée à un premier n ud de pompe et la seconde borne étant couplée à un premier n ud d'entrée d'horloge de pompe; un second condensateur de pompage ayant une première borne et une seconde borne, la première borne étant couplée à un second n ud de pompe et la seconde borne étant couplée à un second n ud d'entrée d'horloge de pompe; un premier condensateur auxiliaire ayant une première borne et une seconde borne, la première borne étant couplée à un premier n ud de signal auxiliaire et la seconde borne étant couplée à un premier n ud d'entrée d'horloge auxiliaire; un second condensateur auxiliaire ayant une première borne et une seconde borne, la première borne étant couplée à un second n ud de signal auxiliaire et la seconde borne étant couplée à un second n ud d'entrée d'horloge auxiliaire; 2886783 6 un premier transistor NMOS, le premier transistor NMOS ayant des bornes de source, de grille, de drain et de substrat, la borne de drain étant couplée au premier noeud de tension, la borne de source et la borne de substrat étant couplées au premier noeud de pompe; un deuxième transistor NMOS, le deuxième transistor NMOS ayant des bornes de source, de grille, de drain et de substrat, la borne de source et la borne de substrat étant couplées au second noeud de tension, la borne de drain étant couplée au premier noeud de pompe et la borne de grille étant couplée au second noeud de pompe; un troisième transistor NMOS, le troisième transistor NMOS ayant des bornes de source, de grille, de drain et de substrat, la borne de grille étant couplée au premier noeud de tension, la borne de drain étant couplée à la borne de grille du premier transistor NMOS et au premier noeud de signal auxiliaire, et la borne de source et la borne de substrat étant couplées au premier noeud de pompe; un quatrième transistor NMOS, le quatrième transistor NMOS ayant des bornes de source, de grille, de drain et de substrat, la borne de drain étant couplée au premier noeud de tension, la borne de source et la borne de substrat étant couplées au second noeud de pompe; un cinquième transistor NMOS, le cinquième transistor NMOS ayant des bornes de source, de grille, de drain et de substrat, la borne de source et la borne de substrat étant couplées au second noeud de tension, la borne de drain étant couplée au second noeud de pompe et la borne de grille étant couplée au premier noeud de pompe; et un sixième transistor NMOS, le sixième transistor NMOS ayant des bornes de source, de grille, de drain et de substrat, la borne de grille étant couplée au premier noeud de tension, la borne de drain étant couplée à la borne de grille du quatrième transistor NMOS et au second n ud de signal auxiliaire, et la borne de source et la borne de substrat étant couplées au second n ud de pompe. Dans mode de réalisation, les premier, deuxième, troisième, quatrième, cinquième et sixième transistors NMOS sont fabriqués en un triple puits. Dans un mode de réalisation particulier, les premier, deuxième, troisième, quatrième, cinquième et sixième transistors NMOS sont des transistors de basse tension. L'invention concerne également un circuit de pompe de charge comprenant: un premier noeud de tension, le premier noeud de tension agissant comme une sortie pour un potentiel de sortie lorsque le circuit de pompe de charge intensifie les tensions positives; un second noeud de tension, le second noeud de tension agissant comme une entrée pour un potentiel d'entrée lorsque le circuit de pompe de charge intensifie les tensions positives; un premier transistor NMOS, le premier transistor NMOS fabriqué en un triple puits et configuré pour coupler le premier noeud de tension et le premier condensateur de pompage, le premier transistor NMOS comportant en outre une borne de source et une borne de substrat couplées l'une à l'autre; un second transistor NMOS, le second transistor NMOS fabriqué en un triple puits et configuré pour coupler le premier noeud de tension et un second condensateur de pompage, le second transistor NMOS comprenant en outre une borne de source et une borne de substrat couplées l'une à l'autre; un premier condensateur auxiliaire couplé à une borne de grille du premier transistor NMOS, le premier condensateur auxiliaire étant configuré pour produire un potentiel de commande sur la borne de grille du premier transistor NMOS lorsque le circuit de pompe de charge intensifie des tensions positives, le potentiel de commande étant plus positif que le potentiel de sortie pendant une première demi-période de pompage; et un second condensateur auxiliaire couplé à une borne de grille du second transistor NMOS, le second condensateur auxiliaire étant configuré pour produire un potentiel de commande sur la borne de grille du second transistor NMOS lorsque le circuit de pompe de charge intensifie des tensions positives, le potentiel de commande étant plus positif que le potentiel de sortie pendant une seconde demi-période de pompage. L'invention concerne également un circuit de pompe de charge comprenant: un premier noeud de tension, le premier noeud de tension agissant comme une entrée pour un potentiel d'entrée lorsque le circuit de pompe de charge intensifie des tensions négatives; un second noeud de tension, le second noeud de tension agissant comme une sortie pour un potentiel de sortie lorsque le circuit de pompe de charge intensifie des tensions négatives; un premier transistor NMOS, le premier transistor NMOS étant fabriqué en un triple puits et configuré pour coupler le premier noeud de tension et un premier condensateur de pompage, le premier transistor NMOS comprenant en outre une borne de source et une borne de substrat couplées l'une à l'autre; un second transistor NMOS, le second transistor NMOS étant fabriqué en un triple puits et configuré pour coupler le premier noeud de tension et un second condensateur de pompage, le second transistor NMOS comportant en outre une borne de source et une borne de substrat couplées l'une à l'autre; un premier condensateur auxiliaire couplé à une borne de grille du premier transistor NMOS, le premier condensateur auxiliaire étant configuré pour produire un potentiel de commande sur la borne de grille du premier transistor NMOS, le potentiel de commande étant plus positif que le potentiel d'entrée pendant une première demi-période de pompage; et un second condensateur auxiliaire couplé à une borne de grille du second condensateur NMOS, le second condensateur auxiliaire étant configuré pour produire un potentiel de commande sur la borne de grille du second transistor NMOS, le potentiel de commande étant plus positif que le potentiel d'entrée pendant une seconde demi-période de pompage. L'invention concerne également un procédé de mise en oeuvre d'une pompe de charge, le procédé comprenant les étapes consistant à : coupler un condensateur de pompage à une borne 25 d'entrée/sortie au moyen d'un transistor NMOS fabriqué en un triple puits; coupler une borne de source et une borne de substrat du transistor NMOS l'une à l'autre et au condensateur de pompage pour minimiser l'effet de corps du transistor NMOS; élever un potentiel d'activation sur une borne de grille du transistor NMOS à une valeur qui est plus positive qu'un potentiel le plus positif parmi un 2886783 10 potentiel d'entrée et un potentiel de sortie pendant une partie d'un cycle de pompage de charge; et limiter une différence de potentiel entre la borne de grille et la borne de source du transistor NMOS à un maximum approximativement égal à un potentiel d'alimentation du système. Dans un mode de réalisation, le procédé comprend en outre la limitation de la différence de potentiel entre deux bornes quelconques de la borne de source, de la borne de grille, de la borne de drain et de la borne de substrat du transistor NMOS à un maximum approximativement égal à un potentiel d'alimentation du système. Dans un mode de réalisation particulier, l'étape d'élévation du potentiel d'activation sur la borne de grille du transistor NMOS comprend les étapes consistant à : coupler un noeud de condensateur auxiliaire à la borne de grille; charger le noeud de condensateur auxiliaire à un potentiel approximativement égal au potentiel le plus positif parmi le potentiel d'entrée et le potentiel de sortie; et augmenter le potentiel du noeud de condensateur auxiliaire à une valeur plus positive en appliquant un signal d'horloge auxiliaire à un second noeud de condensateur auxiliaire. L'invention concerne également un procédé de mise en oeuvre d'une pompe de charge, le procédé comprenant les 30 étapes consistant à : appliquer un premier potentiel d'entrée à un premier noeud d'entrée/sortie lors de la mise en oeuvre de la pompe de charge comme pompe de charge négative; recevoir un potentiel de sortie négatif, le potentiel de sortie négatif étant plus négatif que le premier potentiel d'entrée, à partir d'un second n ud d'entrée/sortie lors de la mise en uvre de la pompe de charge en tant que pompe de charge négative; appliquer un second potentiel d'entrée au second n ud d'entrée/sortie lors de la mise en uvre de la pompe de charge en tant que pompe de charge positive; recevoir un potentiel de sortie positif, le potentiel de sortie positif étant plus positif que le second potentiel d'entrée, à partir du premier n ud d'entrée/sortie lors de la mise en uvre de la pompe de charge en tant que pompe de charge positive; coupler la première borne d'entrée/sortie et la seconde borne d'entrée/sortie par des transistors NMOS fabriqués en un triple puits, les transistors NMOS comportant chacun en outre une borne de source couplée à une borne de substrat; commander une conduction d'au moins l'un des transistors NMOS avec un potentiel plus positif que le potentiel de sortie positif lors de la mise en uvre de la pompe de charge en tant que pompe de charge positive; et commander la conduction d'au moins l'un des transistors NMOS avec un potentiel plus positif que le premier potentiel d'entrée lors de la mise en uvre de la pompe de charge en tant que pompe de charge négative. Dans un mode de réalisation, le premier potentiel d'entrée est un potentiel de masse (GND) du système et le second potentiel d'entrée est plus positif que le potentiel de masse (GND) du système. L'invention concerne également un circuit de pompe de charge comprenant: une première borne d'entrée/sortie de tension; une seconde borne d'entrée/sortie de tension; un premier moyen de commutation destiné à coupler la première borne d'entrée/sortie de tension à un premier dispositif d'accumulation de charge, le premier moyen de commutation étant fabriqué en un triple puits; un deuxième moyen de commutation destiné à coupler la première borne d'entrée/sortie de tension à un second dispositif d'accumulation de charge, le second moyen de commutation étant fabriqué en un triple puits; un troisième moyen de commutation destiné à coupler le premier dispositif d'accumulation de charge à la seconde borne d'entrée/sortie de tension, le troisième moyen de commutation étant fabriqué en un triple puits; un quatrième moyen de commutation destiné à coupler le second dispositif d'accumulation de charge à la seconde borne d'entrée/sortie, le quatrième moyen de commutation étant fabriqué en un triple puits; un moyen de minutage destiné à commander une condition activée/désactivée dans les premier, deuxième, troisième et quatrième moyens de commutation de telle sorte que pendant que le premier moyen de commutation et le quatrième moyen de commutation sont dans une condition activée, le deuxième moyen de commutation et le troisième moyen de commutation soient dans une condition désactivée, le moyen de minutage commandant en outre la condition activée/désactivée de telle sorte que pendant que le premier moyen de commutation et le quatrième moyen de commutation sont dans une condition désactivée, le second moyen de commutation et le troisième moyen de commutation soient dans une condition activée; et un moyen de dépassement destiné à fournir un potentiel de commande sur le premier moyen de commutation et le deuxième moyen de commutation à une valeur qui excède la gamme définie par un potentiel d'entrée fourni à la pompe de charge et un potentiel de sortie fourni par la pompe de charge. L'invention concerne également un circuit de pompe de charge comprenant: une pluralité d'étages de pompe de charge, chaque étage de pompe de charge comprenant en outre: un premier noeud de tension, le premier noeud de tension agissant comme une entrée lorsque le circuit de pompe de charge intensifie des tensions négatives, et agissant comme une sortie lorsque le circuit de pompe de charge intensifie des tensions positives; un second noeud de tension, le second noeud de tension agissant comme une entrée lorsque le circuit de pompe de charge intensifie des tensions positives, et agissant comme une sortie lorsque le circuit de pompe de charge intensifie des tensions négatives; un premier condensateur de pompage ayant une première borne et une seconde borne, la première borne étant couplée à un premier n ud de pompe et la seconde borne étant couplée à un premier n ud d'entrée d'horloge de pompe; un second condensateur de pompage ayant une première borne et une seconde borne, la première borne étant couplée à un second n ud de pompe et la seconde borne étant couplée à un second n ud d'entrée d'horloge de pompe; un premier condensateur auxiliaire ayant une première borne et une seconde borne, la première borne étant couplée à un premier n ud de signal auxiliaire et la seconde borne étant couplée à un premier n ud d'entrée d'horloge auxiliaire; 2886783 14 un second condensateur auxiliaire ayant une première borne et une seconde borne, la première borne étant couplée à un second noeud de signal auxiliaire et la seconde borne étant couplée à un second noeud d'entrée d'horloge auxiliaire; un premier transistor NMOS, le premier transistor NMOS ayant des bornes de source, de grille, de drain et de substrat, la borne de drain étant couplée au premier noeud de tension, la borne de source et la borne de substrat étant couplées au premier noeud de pompe; un deuxième transistor NMOS, le deuxième transistor NMOS ayant des bornes de source, de grille, de drain et de substrat, la borne de source et la borne de substrat étant couplées au second noeud de tension, la borne de drain étant couplée au premier noeud de pompe et la borne de grille étant couplée au second noeud de pompe; un troisième transistor NMOS, le troisième transistor NMOS ayant des bornes de source, de grille, de drain et de substrat, la borne de grille étant couplée au premier noeud de tension, la borne de drain étant couplée à la borne de grille du premier transistor NMOS et au premier noeud de signal auxiliaire, et la borne de source et la borne de substrat étant couplées au premier noeud de pompe; un quatrième transistor NMOS, le quatrième transistor NMOS ayant des bornes de source, de grille, de drain et de substrat, la borne de drain étant couplée au premier noeud de tension, la borne de source et la borne de substrat étant couplées au second noeud de pompe; un cinquième transistor NMOS, le cinquième transistor NMOS ayant des bornes de source, de grille, de drain et de substrat, la borne de source et la borne de substrat étant couplées au second noeud de tension, la 2886783 15 borne de drain étant couplée au second noeud de pompe et la borne de grille étant couplée au premier noeud de pompe; et un sixième transistor NMOS, le sixième transistor NMOS ayant des bornes de source, de grille, de drain et de substrat, la borne de grille étant couplée au premier noeud de tension, la borne de drain étant couplée à la borne de grille du quatrième transistor NMOS et au second noeud de signal auxiliaire, et la borne de source et la borne de substrat étant couplées au second noeud de pompe. Dans un mode de réalisation, les premier, deuxième, troisième, quatrième, cinquième et sixième transistors NMOS sont fabriqués en un triple puits. En particulier, les premier, deuxième, troisième, 15 quatrième, cinquième et sixième transistors NMOS sont des transistors basse tension. La figure 1 est un circuit schématique d'un circuit de pompe de charge de tension positive comme connu dans l'art antérieur. La figure 2A est un circuit exemplaire schématique d'un étage de pompe de charge selon la présente invention. La figure 2B est un schéma de principe d'un étage de pompe de charge selon un mode de réalisation donné à titre d'exemple de la présente invention. La figure 3 est un chronogramme conceptuel pour des signaux d'horloge de pompe de charge selon un mode de réalisation donné à titre d'exemple de la présente invention. La figure 4A est une pompe de charge en cascade de 30 tension positive selon un mode de réalisation donné à titre d'exemple de la présente invention. 2886783 16 La figure 4B est une pompe de charge en cascade de tension négative selon un mode de réalisation donné à titre d'exemple de la présente invention. En référence à la figure 2A, un étage de pompe de charge 200 selon un mode de réalisation donné à titre d'exemple de la présente invention comprend un premier noeud d'entrée/sortie de tension 210 associé à un potentiel Va, un second noeud d'entrée/sortie de tension 220 associé à un potentiel Vb, un premier noeud d'horloge de commande 230 associé à un signal d'horloge cpl, un second noeud d'horloge de commande 240 associé à un signal d'horloge y2, un premier noeud d'horloge de commande auxiliaire 250 associé à un signal d'horloge wl., et un second noeud d'horloge de commande auxiliaire 260 associé à un signal d'horloge w2aux. L'étage de pompe de charge comprend en outre des transistors NMOS N201 à N206. Dans un mode de réalisation donné à titre d'exemple de la présente invention, les transistors NMOS N201 à N206 sont des dispositifs à basse tension, chacun mis en oeuvre dans une structure de triple puits. Les procédés de fabrication des transistors NMOS à triple puits sont bien connus de l'homme du métier et ne seront pas articulés ici pour éviter d'obscurcir la présente invention. L'homme du métier appréciera qu'un puits n profond de la structure de triple puits est couplé au potentiel le plus élevé appliqué à l'étage de pompe de charge 200 afin d'empêcher une conduction dans le sens direct d'une diode formée par le puits n profond et le substrat de type p. Dans le mode de réalisation donné à titre d'exemple, le puits n profond de la structure à triple puits est couplé au premier noeud d'entrée/sortie de tension 210. Le premier noeud d'entrée/sortie de tension 210 est couplé aux bornes de drain des transistors NMOS N201 et N204, et aux bornes de grille des transistors NMOS N203 et N206. La borne de grille du transistor NMOS N201, la borne de drain du transistor NMOS N203 et une première borne d'un premier condensateur auxiliaire Caux sont couplées les unes aux autres et à un noeud auxiliaire netauxl. Une seconde borne du premier condensateur auxiliaire Caux, est couplée au premier noeud d'horloge de commande auxiliaire 250 recevant le signal d'horloge de commande auxiliaire cplaux. La borne de grille du transistor NMOS N204, la borne de drain du transistor NMOS N206 et une première borne d'un second condensateur auxiliaire Cauxz sont couplées les unes aux autres et à un noeud auxiliaire netaux2. Une seconde borne du second condensateur auxiliaire Cauxz est couplée au second noeud d'horloge de commande auxiliaire 260 recevant le signal d'horloge de commande auxiliaire cp2auxÉ Dans le mode de réalisation donné à titre d'exemple de la présente invention, le premier condensateur auxiliaire Caux, et le second condensateur auxiliaire Caux2 sont des contreparties symétriques et de dimension similaire. La borne de substrat et la borne de source du transistor NMOS N202 sont couplées l'une à l'autre et au second noeud d'entrée/sortie de tension 220. La borne de substrat et la borne de source du transistor NMOS N205 sont couplées l'une à l'autre et au second noeud d'entrée/sortie de tension 220. La borne de source et la borne de substrat du transistor NMOS N201 sont couplées l'une à l'autre, à un premier noeud de pompagenetpompel et à la borne de source et à la borne de substrat du transistor NMOS N203. Le premier noeud de pompage netpompel est en outre couplé à la borne de drain du transistor NMOS N202, à la borne de grille du transistor NMOS N205 et à une première borne d'un premier condensateur de pompage Cpompel. Une seconde borne du premier condensateur de pompage Cpompel est couplée à un premier n ud d'horloge de commande 230 recevant le signal d'horloge de commande q1 associé. La borne de source et la borne de substrat du transistor NMOS N204 sont couplées l'une à l'autre, à un n ud de pompage netpompe2 et à la borne de source et à la borne de substrat du transistor NMOS N206. Le second n ud de pompage netpompe2 est en outre couplé à la borne de drain du transistor NMOS N205, à la borne de grille du transistor NMOS N202 et à une première borne d'un second condensateur de pompage Cpompe2. Une seconde borne du second condensateur de pompage Cpompe2 est couplée au second n ud d'horloge de commande 240 recevant le signal d'horloge de commande cp2 associé. Dans un mode de réalisation spécifique donné à titre d'exemple de la présente invention, le premier condensateur de pompage Cpompel et le second condensateur de pompage Cpompe2 sont des contreparties symétriques et ont une dimension approximativement égale. Le premier condensateur auxiliaire Cauxl, le second condensateur auxiliaire Cauxzi le premier condensateur de pompage Cpompel et le second condensateur de pompage Cpompe2 peuvent être fabriqués par une pluralité de procédés bien connus de l'homme du métier. A titre d'exemple, les condensateurs peuvent être des structures de composant passives intégrées comme partie d'une technologie de procédé telles que les dispositifs métalisolateur-métal, ils peuvent être basés sur les structures de transistor NMOS ou ils peuvent comprendre d'autres configurations possibles connues dans l'art. La figure 2B est un schéma de principe illustrant les points de connexion électrique de l'étage de pompe de charge 200. L'homme du métier appréciera que le schéma de principe fournit une technique commode pour illustrer l'étage de pompe de charge 200 dans une pluralité d'instanciations, à décrire ci-dessous, ou dans d'autres circuits. Fonctionnement comme pompe de charge positive Dans le mode de réalisation donné à titre d'exemple de la présente invention fonctionnant comme une pompe de charge positive, le potentiel Vb est appliqué au second n ud d'entrée/sortie de tension 220 comme une entrée. Dans le mode de réalisation donné à titre d'exemple, le potentiel Vb est le même qu'un potentiel de système Vpp fourni pour un fonctionnement du circuit. Le potentiel de système Vpp est référencé à un potentiel de masse GND, qui est nominalement de zéro Volt. En référence à la fois à la figure 2A et à la figure 2B, le potentiel Va est produit au niveau du premier n ud d'entrée/sortie de tension 210 comme une sortie. Le premier condensateur de pompage Cpompel et le second condensateur de pompage Cpompe2 fournissent une accumulation de charge requise pour le fonctionnement de pompage basique. Les transistors NMOS N201 et N204 sont utilisés pour transférer une charge provenant des n uds de pompage netpompel et netpompe2 respectivement au premier n ud d'entrée/sortie de tension 210. Par une action de diode, les transistors NMOS N201 et N204 empêchent en outre une rétroaction de courant inverse allant du premier n ud d'entrée/sortie de tension 210 aux n uds de pompage netpompel et netpompe2. Le transistor NMOS N202 est utilisé pour coupler le premier n ud de pompage netpompel au potentiel Vb lorsque le premier condensateur de pompage Cpompel n'est pas pompé, à savoir lorsque le signal d'horloge de commande cp1 est bas. De manière analogue, le transistor NMOS N205 est utilisé pour coupler le second n ud de pompage netpompe2 au potentiel Vb lorsque le second condensateur de pompage Cpompe2 n'est pas pompé, à savoir lorsque le signal d'horloge de commande cp2 est bas. Le transistor NMOS N203 est utilisé pour commuter la borne de grille du transistor NMOS N201 au potentiel de n ud de pompage d'entrée, à savoir le potentiel Vb, lorsque le premier condensateur de pompage Cpompel n'est pas intensifié. Dans cette condition, le transistor NMOS N201 a sa borne de drain à approximativement le potentiel Va, et ses bornes de grille, de source et de substrat approximativement au potentiel Vb. Puisque le potentiel Va est plus positif que le potentiel Vb, le transistor NMOS N201 est rendu bloqué, empêchant une conduction entre le premier n ud d'entrée/sortie de tension 210 et le premier n ud de pompage netpompel. De manière analogue, le transistor NMOS N206 est utilisé pour commuter la borne de grille du transistor NMOS N204 au potentiel de n ud de pompe d'entrée, à savoir le potentiel Vb, lorsque le second condensateur de pompage Cpompe2 n'est pas intensifié. Dans cette condition, le transistor NMOS N204 a sa borne de drain approximativement au potentiel Va, et ses bornes de grille, de source et de substrat approximativement au potentiel Vb. Puisque le potentiel Va est plus positif que le potentiel Vb, le transistor NMOS N204 est rendu bloqué, empêchant une conduction entre le premier n ud d'entrée/sortie de tension 210 et le second n ud de pompage netpompe2. Le premier condensateur auxiliaire Caux, est utilisé pour générer un potentiel de dépassement excédant le 2886783 21 potentiel Va sur la grille du transistor NMOS N201. Ceci produit une forte condition d'activation dans le transistor NMOS N201 lorsque des charges sont en train d'être transférées du premier noeud de pompage netpompel au premier noeud d'entrée/sortie de tension 210. Le second condensateur auxiliaire Cauxz est utilisé pour générer un potentiel de dépassement excédant le potentiel Va sur la grille du transistor NMOS N204. Ceci produit une forte condition d'activation dans le transistor NMOS N204 lorsque des charges sont en train d'être transférées du second noeud de pompage netpompe2 au premier noeud d'entrée/sortie de tension 210. En régime permanent, le premier noeud de pompage netpompel varie en potentiel entre le potentiel Vb et 15 Vb + Cri x VDD, où : Cri = 1 (1) 1 + cparl Cpompel Dans la formule (1), Cpari est la capacité parasite totale au niveau du premier noeud de pompage netpompel due à une capacité associée aux transistors NMOS N201, N202, N203 et N205. Dans un mode de réalisation donné à titre d'exemple spécifique de la présente invention, le premier condensateur de pompage Cpompel est choisi de sorte que Cpompel Cpari.Par suite, Cr, est approximativement égal à l'unité. Dans ces conditions, le premier noeud de pompage netpompel varie en potentiel approximativement entre le potentiel Vb et Vb + VDD. De manière analogue, le potentiel du second noeud de pompage netpompe2 varie également approximativement entre le potentiel Vb et Vb + VDD, puisque le second condensateur de pompage 2886783 22 Cpompe2 et le premier condensateur de pompage Cpompel ont une dimension approximativement égale. Pendant le pompage du premier noeud de pompage netpompel, alors que le signal d'horloge de commande cpi est haut, mais que le signal d'horloge de commande auxiliaire cplaux est bas, le noeud auxiliaire netauxi atteint un potentiel Va x = Va Vt, où Vt est la tension seuil des transistors NMOS utilisés pour fabriquer l'étage de pompe de charge 200. Lorsque cplaux devient haut ultérieurement, le potentiel au niveau du noeud auxiliaire netauxi est entraîné vers une valeur de dépassement Vhauti où Vhaut = Vaux + Cr2 x VDD et. 1 (2) 1 + Cpar2 Cauxl Dans la formule (2), Cpar2 est la capacité totale du noeud auxiliaire netauxi due aux transistors NMOS N201 et N203. Dans un mode de réalisation donné à titre d'exemple spécifique de la présente invention, une opération fonctionnelle est atteinte en satisfaisant la condition Cr2 x VDD > Vt. Lorsque le signal d'horloge de commande auxiliaire cilla x devient bas, le noeud auxiliaire netauxi revient au potentiel Vauxl, désactivant le transistor NMOS N201. À la fin de l'opération de pompage, le signal d'horloge de commande cp1 devient bas, amenant le premier noeud de pompage netpompel et le noeud auxiliaire netauxi à diminuer chacun en potentiel approximativement au potentiel Vb. En raison de la construction symétrique de l'étage de pompe de charge 200, la variation de potentiel au niveau du noeud auxiliaire netaux2 est complètement analogue à celle décrite ci-dessus, à l'exception que l'action de pompage est commandée par l'action du signal 2886783 23 d'horloge de commande p2 et du signal d'horloge de commande auxiliaire P2aux fonctionnant sur les transistors NMOS N204 et N206. Des détails additionnels du fonctionnement de l'étage de pompe de charge 200 en tant que pompe de charge de tension positive seront à présent davantage expliqués en référence à la figure 3, comprenant la forme d'onde dans le temps p1 310, la forme d'onde dans le temps plaun 320, la forme d'onde dans le temps p2 330 et la forme d'onde dans le temps P2aux 340. Toutes les quatre formes d'onde dans le temps ont une condition haute correspondant approximativement au potentiel du système Vpp, et une condition basse correspondant approximativement au potentiel de masse GND. Les transitions de commutation A3 à H3, que l'on expliquera davantage cidessous, sont associées à des changements des formes d'onde dans le temps. L'homme du métier appréciera que les transitions de commutation A3 à H3 sont répétitives et que les transitions spécifiques marquées sont sélectionnées pour illustrer la présente invention sans l'obscurcir. En commençant à partir d'une condition initiale P où le signal d'horloge de commande p1 et le signal d'horloge de commande auxiliaire eau. sont bas et le signal d'horloge de commande p2 et le signal d'horloge de commande auxiliaire cp2aux sont hauts, le second n ud de pompage netpompe2 est à un potentiel d'approximativement Vb + Vpp, le n ud auxiliaire netaux2 est au potentiel d'approximativement Vhaut, le premier n ud de pompage netpompel est approximativement au potentiel Vb et le n ud auxiliaire netauxi est approximativement au potentiel Vb. Pendant une transition de commutation A3, le signal d'horloge de commande auxiliaire P2aux devient 2886783 24 bas, amenant le noeud auxiliaire netaux2 à diminuer du potentiel d'approximativement Vhaut au potentiel d'approximativement Vaux, rendant le transistor NMOS N204 bloqué. À une transition de commutation B3, le signal d'horloge de commande cp2 devient bas, amenant le second noeud de pompage netpompe2 à diminuer approximativement au potentiel Vb. Le potentiel du noeud auxiliaire netaux2 diminue également approximativement au potentiel Vb par couplage au second noeud de pompage netpompe2 par l'intermédiaire du transistor NMOS N206. Du fait que le second noeud de pompage netpompe2 est à présent approximativement au potentiel Vb, le transistor NMOS N202 est rendu bloqué. Les transistors NMOS N201 et N205 ont leurs bornes de grille approximativement au potentiel Vb et sont rendus bloqués, empêchant ainsi un transfert de charge inverse du premier noeud d'entrée/sortie de tension 210 (approximativement au potentiel Va) au premier noeud de pompage netpompel et du second noeud de pompage netpompe2 au second noeud d'entrée/sortie de tension 220 (approximativement au potentiel Vb). À une transition de commutation C3, le signal d'horloge de commande cpl devient haut (approximativement au potentiel du système VDD), amenant le premier noeud de pompage netpompel à s'élever approximativement à Vb + VDD, rendant le transistor NMOS N205 conducteur et permettant un transfert de charge du second noeud d'entrée/sortie de tension 220 au second noeud de pompage netpompe2, préparant le second noeud de pompage netpompe2 pour son prochain cycle de pompe. Simultanément, le noeud auxiliaire netauxl, couplé au premier noeud de pompage netpompel par le transistor NMOS N203, est pompé approximativement au potentiel VauxÉ 2886783 25 À une transition de commutation D3, le signal d'horloge de commande auxiliaire wlaux devient haut (approximativement au potentiel du système VDD), amenant le n ud auxiliaire netauxl à s'élever davantage approximativement au potentiel Vhaut, par une action de pompage sur le premier condensateur auxiliaire CauX1. Ceci amène le transistor NMOS N201 à être rendu conducteur, permettant un transfert de charge du premier n ud de pompage netpompel au premier n ud d'entrée/sortie de tension 210. Après une période, le transfert de charge est essentiellement achevé et une seconde demi-période symétrique est initiée à la transition de commutation E3, à laquelle le signal d'horloge de commande auxiliaire P1aUX devient bas, diminuant le potentiel du n ud auxiliaire netauxl d'approximativement Vhaut à approximativement Vaux. À une transition de commutation F3, le signal d'horloge de commande q1 devient bas, amenant le premier n ud de pompage netpompel et le n ud auxiliaire netauxl à diminuer approximativement au potentiel Vb. Ceci est suivi par une transition de signal G3, à laquelle le signal d'horloge de commande cp2 devient haut (approximativement au potentiel de système VDD), rendant le transistor NMOS N202 conducteur, et permettant le transfert de charge du second n ud d'entrée/sortie de tension 220 au premier n ud de pompage netpompel. À une transition de commutation H3, le signal d'horloge de commande auxiliaire W2aux devient haut (approximativement au potentiel du système VDD), rendant le transistor NMOS N204 conducteur, permettant ainsi un transfert de charge du second n ud de pompage netpompe2 au premier n ud d'entrée/sortie de tension 210. Pendant la seconde demi- période symétrique, une charge est transférée du second 2886783 26 noeud d'entrée/sortie de tension 220 au premier noeud de pompage netpompel, et du second noeud de pompage netpompe2 au premier noeud d'entrée/sortie de tension 210. Fonctionnement comme pompe de charqe néqative L'homme du métier appréciera qu'il est possible de conceptualiser le fonctionnement de la pompe de charge en termes du déplacement d'une charge soit positive soit négative. Pour préserver la cohérence avec la représentation classique d'un courant électrique en tant que mouvement d'une charge positive émanant d'un potentiel positif vers un potentiel négatif, le fonctionnement de l'étage de pompe de charge 200 sera décrit ci-dessous conformément à cette convention. Dans le mode de réalisation donné à titre d'exemple de la présente invention fonctionnant comme pompe de charge négative, le potentiel Va est appliqué au premier noeud d'entrée/sortie de tension 210, agissant comme une entrée. Dans le mode de réalisation donné à titre d'exemple de la présente invention, le potentiel Va est le même que GND, où GND est nominalement de 0 Volt, comme référencé au potentiel du système Vop fourni pour le fonctionnement du circuit. Le potentiel Vb est produit au second noeud d'entrée/sortie de tension 220 comme une sortie. Le fonctionnement de l'étage de pompe de charge 200 comme pompe de charge négative agit pour intensifier le potentiel Va au potentiel plus négatif Vb. Le premier condensateur de pompage Cpompel et le second condensateur de pompage Cpompe2 fournissent une accumulation de charge requise pour l'opération de pompage basique. Les transistors NMOS N202 et N205 sont utilisés pour transférer une charge du second noeud d'entrée/sortie de tension 220 aux n uds de pompage netpompel et netpompe2, respectivement. Par une action de diode, les transistors NMOS N202 et N205 empêchent en outre une rétroaction de courant inverse à partir des n uds de pompage netpompel et netpompe2 vers le second n ud d'entrée/sortie de tension 220. Le transistor NMOS N201 est utilisé pour coupler le premier n ud de pompage netpompel au potentiel Va lorsque le premier condensateur de pompage Cpompel n'est pas pompé, à savoir lorsque le signal d'horloge de commande cp1 est haut. De manière analogue, le transistor NMOS N204 est utilisé pour coupler le second n ud de pompage netpompe2 au potentiel Va lorsque le second condensateur de pompage Cpompe2 n'est pas pompé, à savoir lorsque le signal d'horloge de commande p2 est haut. Le transistor NMOS N203 est utilisé pour commuter la borne de grille du transistor NMOS N201 au potentiel de n ud de pompe intensifié, à savoir le potentiel Vb, lorsque le premier condensateur de pompage Cpompel est intensifié. Dans cette condition, le transistor NMOS N201 a sa borne de drain approximativement au potentiel Va, et ses bornes de grille, de source et de substrat approximativement au potentiel Vb. Puisque le potentiel Va est plus positif que le potentiel Vb, le transistor NMOS N201 est rendu bloqué, empêchant la conduction entre le premier n ud d'entrée/sortie de tension 210 et le premier n ud de pompage netpompel. De manière analogue, le transistor NMOS N206 est utilisé pour commuter la borne de grille du transistor NMOS N204 au potentiel de n ud de pompe intensifié, à savoir le potentiel Vb, lorsque le second condensateur de pompage Cpompe2 est intensifié. Dans cette condition, le transistor NMOS N204 a sa borne de drain approximativement au potentiel Va, et ses bornes de 2886783 28 grille, de source et de substrat approximativement au potentiel Vb. Puisque le potentiel Va est plus positif que le potentiel Vb, le transistor NMOS N204 est rendu bloqué, empêchant une conduction entre le premier noeud d'entrée/sortie de tension 210 et le second noeud de pompage netpompe2. Le premier condensateur auxiliaire Cauxi est utilisé pour générer un potentiel de dépassement, approximativement égal au potentiel Vhauti sur la grille du transistor NMOS N201. Ceci produit une forte condition d'activation dans le transistor NMOS N201 lorsque des charges sont en cours de transfert du premier noeud de pompage netpompel au premier noeud d'entrée/sortie 210. Le second condensateur auxiliaire Cauxz est utilisé pour générer un potentiel de dépassement Vhaut sur la grille du transistor NMOS N204, où approximativement Vhaut = Va - Vt + Cr2 x Vpp et Cr2 a été défini ci-dessus dans la formule (2). Ceci produit une forte condition d'activation dans le transistor NMOS N204 lorsque des charges sont en cours de transfert du second noeud de pompage netpompe2 au premier noeud d'entrée/sortie 210. En régime permanent, le premier noeud de pompage netpompel varie en potentiel entre le potentiel Va et Va - Cri x Vpp, où Cr, est défini cidessus dans la formule (1). En suivant une approche de conception analogue à celle détaillée cidessus pour le cas de la pompe de charge positive, le premier condensateur de pompage Cpompel est choisi de sorte que Cpompel Cparl. Par suite, Cri est approximativement égal à l'unité. Dans ces conditions, le premier noeud de pompage netpompel varie en potentiel approximativement entre Va et Va Vpp. En correspondance, le potentiel du second noeud de pompage 2886783 29 netpompe2 varie également approximativement entre le potentiel Va et Va - VDD, puisque le second condensateur de pompage Cpompe2 et le premier condensateur de pompage Cpompel ont une taille approximativement égale. À la fin de l'opération de pompage, sur le premier noeud de pompage netpompel, lorsque le signal d'horloge de commande c1 devient haut, mais alors que le signal d'horloge de commande auxiliaire claux reste bas, le noeud auxiliaire netauxl atteint un potentiel d'approximativement le potentiel Va V. Lorsque le signal d'horloge de commande auxiliaire cpla X devient ultérieurement haut, le potentiel au noeud auxiliaire netauxl est entraîné vers la valeur de dépassement Vha t. Dans un mode de réalisation spécifique donné à titre d'exemple de la présente invention, une opération fonctionnelle de la pompe de charge négative est atteinte en satisfaisant la même condition qu'énoncée cidessus pour la pompe de charge positive, à savoir celle de Cr2 x VDD > Vt. Des détails additionnels de l'opération de l'étage de pompe de charge 200 en tant que pompe de charge de tension positive seront à présent davantage expliqués en référence supplémentaire à la figure 3. Les mêmes signaux de temps peuvent être utilisés pour un fonctionnement de l'étage de pompe de charge 200 en tant que pompe de charge positive et en tant que pompe de charge négative. En commençant d'une condition initiale N où le signal d'horloge de commande cpl et le signal d'horloge de commande auxiliaire cpla X sont hauts (approximativement au même potentiel de système VDD) et le signal d'horloge de commande y2 et le signal d'horloge de commande auxiliaire y2aux sont bas (approximativement au potentiel de masse GND), le second noeud de pompage netpompe2 et le noeud 2886783 30 auxiliaire netaux2 sont à un potentiel d'approximativement Va VDD. Le noeud auxiliaire netauxi est au potentiel d'approximativement Vhaut, et le premier noeud de pompage netpompel est au potentiel d'approximativement Va. Pendant la transition de commutation E3, le signal d'horloge de commande auxiliaire cplaux devient bas, amenant le noeud auxiliaire netauxi à diminuer du potentiel d'approximativement Vhaut au potentiel d'approximativement Vhaut - VDD, par suite du couplage du signal d'horloge de commande auxiliaire cplauX au noeud auxiliaire netauxi par le premier condensateur auxiliaire Cauxi É À la transition de commutation F3, le signal d'horloge de commande cpi devient bas, amenant le potentiel du premier noeud de pompage netpompel à diminuer approximativement au potentiel Va VDD. Le noeud auxiliaire netauxi, couplé au premier noeud de pompage netpompel par le transistor NMOS N203, diminue également approximativement au potentiel Va - VDD. À la transition de commutation G3, le signal d'horloge de commande cp2 devient haut (approximativement au potentiel de système VDD), amenant le second noeud de pompage netpompel à s'élever approximativement à Va, rendant le transistor NMOS N202 conducteur et permettant un transfert de charge du second noeud d'entrée/sortie de tension 220 au premier noeud de pompage netpompel. Le noeud auxiliaire netaux2 s'élève approximativement au potentiel Va Vt par conduction à travers le transistor NMOS N206. Le transistor NMOS N201 et le transistor NMOS N205 ont leurs bornes de grille à un potentiel d'approximativement Va VDD et sont donc rendus bloqués, empêchant un transfert de charge inverse du premier noeud d'entrée/sortie de tension 210 au premier noeud de pompage 2886783 31 netpompel et du second noeud de pompage netpompe2 au second noeud d'entrée/sortie de tension 220. À la transition de commutation H3, le signal d'horloge de commande auxiliaire W2aux devient haut (approximativement au potentiel du système VDD), amenant le noeud auxiliaire netaux2 à s'élever davantage approximativement au potentiel Vhaut, par action sur le second condensateur auxiliaire CauxzÉ Ceci amène le transistor NMOS N204 à être rendu conducteur, amenant un transfert de charge du second noeud de pompage netpompe2 au premier noeud d'entrée/sortie de tension 210. Pour résumer, pendant la première demi-période de pompage, des charges sont transférées du second noeud d'entrée/sortie de tension 220 au premier noeud de pompage netpompel et du second noeud de pompage netpompe2 au premier noeud d'entrée/sortie de tension 210. Lorsqu'un transfert de charge est achevé, une seconde demi-période symétrique est initiée à la transition de commutation A3, à laquelle le signal d'horloge de commande auxiliaire w2aux devient bas, diminuant le potentiel du noeud auxiliaire netaux2 d'approximativement Vhaut à approximativement Vhaut VDD. À la transition de commutation B3, le signal d'horloge de commande cp2 devient bas, intensifiant le second noeud de pompage netpompe2 et le noeud auxiliaire netaux2 (dans une direction négative) approximativement au potentiel Va - VDD. Ceci est suivi par la transition de commutation C3, à laquelle le signal d'horloge de commande cpl devient haut (approximativement au potentiel du système VDD), rendant le transistor NMOS N205 conducteur, et permettant le transfert de charge du second noeud d'entrée/sortie de tension 220 au second noeud de pompage netpompe2. À la transition de commutation D3, le signal d'horloge de commande auxiliaire Wlaux devient haut (approximativement au potentiel de système VDD), rendant le transistor NMOS N201 conducteur, permettant ainsi le transfert de charge du premier n ud de pompage netpompel au premier n ud d'entrée/sortie de tension 210. Pendant la seconde demi-période symétrique, une charge est transférée du second n ud d'entrée/sortie de tension 220 au second n ud de pompage netpompe2, et du premier n ud de pompage netpompel au premier n ud d'entrée/sortie de tension 210. L'homme du métier appréciera qu'une caractéristique importante de l'étage de pompe de charge 200 est qu'en vertu de la construction à triple puits, les connexions de borne de substrat sont activées pour dévier du potentiel de masse GND. En conséquence, la différence de potentiel entre les bornes de source, de drain, de grille et de substrat de l'un quelconque des transistors NMOS N201 à N205 n'excède jamais approximativement le potentiel du système VDD pendant toute portion de l'opération de pompage. Ainsi, les transistors de basse tension peuvent être employés pour fabriquer le circuit sans danger d'une fiabilité dégradée du dispositif ou d'une destruction due à une surcharge. En outre, la borne de substrat de chaque transistor NMOS est connectée à la borne de source du même transistor. Ceci élimine virtuellement l'effet de corps, excluant ainsi une modulation de Vt et une réduction conséquente du rendement de pompage de l'étage. Si l'action d'intensification d'une seule instance de l'étage de pompe de charge 200 n'est pas suffisante pour former un potentiel de sortie souhaité, il est possible de mettre en cascade de multiple instances de l'étage de pompe de charge 200 pour atteindre de plus grandes différences de potentiel entre l'entrée et la sortie. On dirige à présent l'attention vers la figure 4A, une pompe de charge mise en cascade de tension positive 400A comprend une pluralité d'étages de pompe de charge 200 couplés ensemble en cascade. La pompe de charge de tension positive 400A comprend en outre une entrée de potentiel positif en cascade 410A qui est couplée à une instanciation d'étage 1 de l'étage de pompe de charge 200. La sortie de l'instanciation d'étage 1 de la pompe de charge 200 est augmentée en potentiel et comme cela a été décrit ci-dessus, passe par une première interconnexion d'étage positif 420A vers une instanciation d'étage 2 de l'étage de pompe de charge 200. Le potentiel sur la première interconnexion d'étage positif 420A est approximativement: Va = Vb + Cr, x VDD (3) où il est supposé que les effets de la capacité parasite sont comme expliqué ci-dessus. L'instanciation d'étage 2 de l'étage de pompe de charge 200 intensifie en outre le potentiel, passant la sortie d'une seconde interconnexion d'étage positif 430A à une instanciation d'étage 3 de l'étage de pompe de charge 200. Le potentiel sur la seconde interconnexion d'étage positif 430A est approximativement: Va = Vb + 2Cr1 x VDD (4) Le processus de mise en cascade peut être poursuivi avec des instances d'étage positif 440A additionnels, une entrée de chaque étage additionnel couplée à une sortie de l'étage précédent, où la ligne pointillée signifie une pluralité d'étages de pompe de charge intervenants 200 et des interconnexions d'étage. Après mise en cascade de N instances de l'étage de pompe de charge 200, la sortie est fournie à la sortie de potentiel positif en cascade 450A. L'intensification de potentiel total, à savoir le potentiel sur la sortie de potentiel positif en cascade 450A est approximativement: Va = Vb + N.Cri x VDD (5) Dans la pompe de charge en cascade de tension positive 400A, le gain par étage est limité principalement par la capacité parasite, et peut être rendu très proche deVpp en pratique effective. Dans un mode de réalisation donné à titre d'exemple de la présente invention, fabriqué avec un procédé CMOS commercial utilisant des dispositifs de longueur de canal de 0,18 pm, un potentiel de sortie de 15 V a été réalisé avec une pompe de charge positive à onze étages fonctionnant sur un potentiel d'entrée de 1, 3 V. Ceci représente un gain Vpp moyen d'approximativement 96 % par étage. On dirige à présent l'attention vers la figure 4B, où une pompe de charge en cascade de tension négative 400B comprend une pluralité d'étages de pompe de charge 200 couplées ensemble en cascade. La pompe de charge de tension négative 400B comprend en outre une entrée de potentiel négative en cascade 410B qui est couplée à une instanciation d'étage 1 de l'étage de pompe de charge 200. La sortie de l'instanciation d'étage 1 de l'étage de pompe de charge 200 diminue en potentiel (à savoir est rendue plus négative) comme cela a été décrit ci-dessus, et passe d'une première interconnexion d'étage négatif 420B à une instanciation d'étage 2 de l'étage de pompe de charge 200. Le potentiel sur la première interconnexion d'étage négatif 420B est approximativement: Vb = Va Cr, X VDD (5) où il est supposé que les effets de capacité parasite sont comme expliqué ci-dessus. L'instanciation d'étage 2 de l'étage de pompe de charge 200 diminue en outre le potentiel, passant la sortie d'une seconde interconnexion d'étage négatif 430B à une instanciation d'étage 3 de l'étage de pompe de charge 200. Le potentiel sur la seconde interconnexion d'étage négatif 430E est approximativement: Vb = Va - 2Cr1 X VDD (6) Le processus de mise en cascade peut être poursuivi avec des instances d'étage négatif 440B additionnels, une entrée de chaque étage additionnel couplée à une sortie de l'étage précédent, où la ligne pointillée signifie une pluralité d'étages de pompe de charge intervenants 200 et des interconnexions d'étage. Après mise en cascade de N instances de l'étage de pompe de charge 200, la sortie est fournie à la sortie de potentiel négatif en cascade 450B. L'intensification de potentiel total, à savoir le potentiel sur la sortie de potentiel positif en cascade 450B est approximativement: Vb = Va N. Crl x VDD (5) Dans la pompe de charge en cascade de tension négative 400B, le gain par étage est limité principalement par la capacité parasite, et peut être rendu très proche de -VDD en pratique effective. Dans un mode de réalisation donné à titre d'exemple de la présente invention, fabriqué avec un procédé CMOS commercial utilisant des dispositifs à longueur de canal de 0,18}gym, un potentiel de sortie de -13,7 V a été réalisé avec une pompe de charge négative à onze étages fonctionnant sur un potentiel d'entrée de GND. Ceci représente un gain -VDD moyen d'approximativement 97 % par étage. L'homme du métier appréciera que la pompe de charge en cascade de tension positive 400A et la pompe de charge en cascade de tension négative 400B peuvent être des dispositifs de circuits identiques basés sur l'étage de pompe de charge 200. En outre, l'homme du métier reconnaîtra que le fonctionnement en tant que pompe de charge positive ou négative dépend principalement du choix entre le fait qu'un potentiel positif est appliqué en tant qu'entrée à la pluralité d'étages de pompe de charge en cascade 200 au moyen de l'entrée de potentiel positif en cascade 410A et le fait qu'un potentiel GND est appliqué en tant qu'entrée au moyen de l'entrée de potentiel négatif en cascade 410B. Ainsi, l'étage de pompe de charge 200 est bidirectionnel, signifiant que des potentiels tant positifs que négatifs peuvent être générés avec les mêmes circuits. Ceci procure des économies importantes en superficie, par exemple, dans la fabrication de mémoires flash. Un autre attribut important de l'étage de pompe de charge 200 est qu'une même configuration d'horloge est utilisable pour les configurations de pompe de charge tant positives que négatives. Ceci simplifie la conception du circuit de génération de temps. Dans le mémoire précédent, l'invention a été décrite en référence à des modes de réalisation spécifiques de celle-ci. Il sera toutefois évident à l'homme du métier que divers modifications et changements peuvent y être effectués sans sortir de l'esprit et de la portée plus larges de l'invention comme indiqué dans les revendications annexées. À titre d'exemple, l'étage de pompe de charge 200 peut être fabriqué en ayant chaque transistor NMOS dans une structure à triple puits séparée, ou ces transistors ayant des potentiels de borne de substrat similaires (tels que N204 et N206) peuvent occuper un triple puits commun. D'autres composants, par exemple les condensateurs, peuvent être facultativement inclus dans le circuit sur un substrat unique ou peuvent être fabriqués de manière externe. Le mémoire et les dessins doivent donc être considérés d'une manière illustrative plutôt que restrictive. REVENDICATIONS 1. Circuit de pompe de charge comprenant: un premier noeud de tension, le premier noeud de tension agissant comme une entrée lorsque le circuit de pompe de charge intensifie des tensions négatives, et agissant comme une sortie lorsque le circuit de pompe de charge intensifie des tensions positives un second noeud de tension, le second noeud de tension agissant comme une entrée lorsque le circuit de pompe de charge intensifie des tensions positives, et agissant comme une sortie lorsque le circuit de pompe de charge intensifie des tensions négatives; un premier condensateur de pompage (Cpompel) ayant une première borne et une seconde borne, la première borne étant couplée à un premier n ud de pompage (netpompel) et la seconde borne étant couplée à un premier n ud d'entrée d'horloge de pompe; un second condensateur de pompage (Cpompe2) ayant une première borne et une seconde borne, la première borne étant couplée à un second n ud de pompage (netpompe2) et la seconde borne étant couplée à un second n ud d'entrée d'horloge de pompe; un premier condensateur auxiliaire (Cauxi) ayant une première borne et une seconde borne, la première borne étant couplée à un premier n ud de signal auxiliaire et la seconde borne étant couplée à un premier n ud d'entrée d'horloge auxiliaire; un second condensateur auxiliaire (Caux2) ayant une première borne et une seconde borne, la première borne étant couplée à un second n ud de signal auxiliaire et la seconde borne étant couplée à un second n ud d'entrée d'horloge auxiliaire; un premier transistor NMOS (N201), le premier transistor NMOS (N201) ayant des bornes de source, de grille, de drain et de substrat, la borne de drain étant couplée au premier noeud de tension, la borne de source et la borne de substrat étant couplées au premier n ud de pompe; un deuxième transistor NMOS (N202), le deuxième transistor NMOS (N202) ayant des bornes de source, de grille, de drain et de substrat, la borne de source et la borne de substrat étant couplées au second noeud de tension, la borne de drain étant couplée au premier n ud de pompe et la borne de grille étant couplée au second n ud de pompe; un troisième transistor NMOS (N203), le troisième transistor NMOS (N203) ayant des bornes de source, de grille, de drain et de substrat, la borne de grille étant couplée au premier n ud de tension, la borne de drain étant couplée à la borne de grille du premier transistor NMOS et au premier n ud de signal auxiliaire, et la borne de source et la borne de substrat étant couplées au premier n ud de pompe; un quatrième transistor NMOS (N204), le quatrième transistor NMOS (N204) ayant des bornes de source, de grille, de drain et de substrat, la borne de drain étant couplée au premier noeud de tension, la borne de source et la borne de substrat étant couplées au second n ud de pompe; un cinquième transistor NMOS (N205), le cinquième transistor NMOS (N205) ayant des bornes de source, de grille, de drain et de substrat, la borne de source et la borne de substrat étant couplées au second noeud de tension, la borne de drain étant couplée au second n ud de pompe et la borne de grille étant couplée au premier n ud de pompe; et un sixième transistor NMOS (N206), le sixième transistor NMOS (N206) ayant des bornes de source, de grille, de drain et de substrat, la borne de grille étant couplée au premier noeud de tension, la borne de drain étant couplée à la borne de grille du quatrième transistor NMOS (N204) et au second n ud de signal auxiliaire, et la borne de source et la borne de substrat étant couplées au second n ud de pompe. 2. Circuit de pompe de charge selon la revendication 1, dans lequel: les premier, deuxième, troisième, quatrième, 15 cinquième et sixième transistors NMOS (N201 à N206) sont fabriqués en un triple puits. 3. Circuit de pompe de charge selon la revendication 2, dans lequel: les premier, deuxième, troisième, quatrième, cinquième et sixième transistors NMOS (N201 à N206) sont des transistors de basse tension. 4. Circuit de pompe de charge comprenant: un premier n ud de tension, le premier noeud de tension agissant comme une sortie pour un potentiel de sortie lorsque le circuit de pompe de charge intensifie des tensions positives; un second noeud de tension, le second noeud de tension agissant comme une entrée pour un potentiel d'entrée lorsque le circuit de pompe de charge intensifie des tensions positives; un premier transistor NMOS (N201), le premier transistor NMOS (N201) étant fabriqué en un triple puits et configuré pour coupler le premier noeud de tension et le premier condensateur de pompage (Cpompel), le premier transistor NMOS (N201) comportant en outre une borne de source et une borne de substrat couplées l'une à l'autre; un second transistor NMOS (N202), le second transistor NMOS (N202) étant fabriqué en un triple puits et configuré pour coupler le premier noeud de tension et un second condensateur de pompage (Cpompe2), le second transistor NMOS (N202) comprenant en outre une borne de source et une borne de substrat couplées l'une à l'autre; un premier condensateur auxiliaire (Cauxl) couplé à une borne de grille du premier transistor NMOS (N201), le premier condensateur auxiliaire (Cauxi) étant configuré pour produire un potentiel de commande sur la borne de grille du premier transistor NMOS (N201) lorsque le circuit de pompe de charge intensifie des tensions positives, le potentiel de commande étant plus positif que le potentiel de sortie pendant une première demi-période de pompage; et un second condensateur auxiliaire (Caux2) couplé à une borne de grille du second transistor NMOS (N202), le second condensateur auxiliaire (Caux2) étant configuré pour produire un potentiel de commande sur la borne de grille du second transistor NMOS (N202) lorsque le circuit de pompe de charge intensifie des tensions positives, le potentiel de commande étant plus positif que le potentiel de sortie pendant une seconde demi- période de pompage. 5. Circuit de pompe de charge comprenant: un premier noeud de tension, le premier noeud de tension agissant comme une entrée pour un potentiel d'entrée lorsque le circuit de pompe de charge intensifie des tensions négatives; un second noeud de tension, le second noeud de tension agissant comme une sortie pour un potentiel de sortie lorsque le circuit de pompe de charge intensifie des tensions négatives; un premier transistor NMOS (N201), le premier transistor NMOS (N201) étant fabriqué en un triple puits et configuré pour coupler le premier noeud de tension et un premier condensateur de pompage (Cpompel), le premier transistor NMOS (N201) comprenant en outre une borne de source et une borne de substrat couplées l'une à l'autre; un second transistor NMOS (N202), le second transistor NMOS (N202) étant fabriqué en un triple puits et configuré pour coupler le premier noeud de tension et un second condensateur de pompage (Cpompe2), le second transistor NMOS (N202) comportant en outre une borne de source et une borne de substrat couplées l'une à l'autre; un premier condensateur auxiliaire (Cauxi) couplé à une borne de grille du premier transistor NMOS (N201), le premier condensateur auxiliaire (Cauxl) étant configuré pour produire un potentiel de commande sur la borne de grille du premier transistor NMOS (N201), le potentiel de commande étant plus positif que le potentiel d'entrée pendant une première demi-période de pompage; et un second condensateur auxiliaire (CauXz) couplé à une borne de grille du second condensateur NMOS (N202), le second condensateur auxiliaire (CauXz) étant configuré pour produire un potentiel de commande sur la borne de grille du second transistor NMOS (N202), le potentiel de commande étant plus positif que le potentiel d'entrée pendant une seconde demi-période de pompage. 6. Procédé de mise en oeuvre d'une pompe de charge, le 5 procédé comprenant les étapes consistant à : coupler un condensateur de pompage à une borne d'entrée/sortie au moyen d'un transistor NMOS fabriqué en un triple puits; coupler une borne de source et une borne de substrat du transistor NMOS l'une à l'autre et au condensateur de pompage pour minimiser l'effet de corps du transistor NMOS; élever un potentiel d'activation sur une borne de grille du transistor NMOS à une valeur qui est plus positive qu'un potentiel le plus positif parmi un potentiel d'entrée et un potentiel de sortie pendant une partie d'un cycle de pompage de charge; et limiter une différence de potentiel entre la borne de grille et la borne de source du transistor NMOS à un maximum approximativement égal à un potentiel d'alimentation du système. 7. Procédé selon la revendication 6, comprenant en outre la limitation de la différence de potentiel entre deux bornes quelconques de la borne de source, de la borne de grille, de la borne de drain et de la borne de substrat du transistor NMOS à un maximum approximativement égal à un potentiel d'alimentation du système. 8. Procédé selon la revendication 7, dans lequel l'étape d'élévation du potentiel d'activation sur la borne de grille du transistor NMOS comprend les étapes consistant à : 2886783 44 coupler un noeud de condensateur auxiliaire à la borne de grille; charger le noeud de condensateur auxiliaire à un potentiel approximativement égal au potentiel le plus 5 positif parmi le potentiel d'entrée et le potentiel de sortie; et augmenter le potentiel du noeud de condensateur auxiliaire à une valeur plus positive en appliquant un signal d'horloge auxiliaire à un second noeud de condensateur auxiliaire. 9. Procédé de mise en oeuvre d'une pompe de charge, le procédé comprenant les étapes consistant à : appliquer un premier potentiel d'entrée à un premier 15 noeud d'entrée/sortie lors de la mise en oeuvre de la pompe de charge comme pompe de charge négative; recevoir un potentiel de sortie négatif, le potentiel de sortie négatif étant plus négatif que le premier potentiel d'entrée, à partir d'un second noeud d'entrée/sortie lors de la mise en oeuvre de la pompe de charge en tant que pompe de charge négative; appliquer un second potentiel d'entrée au second noeud d'entrée/sortie lors de la mise en oeuvre de la pompe de charge en tant que pompe de charge positive; recevoir un potentiel de sortie positif, le potentiel de sortie positif étant plus positif que le second potentiel d'entrée, à partir du premier noeud d'entrée/sortie lors de la mise en oeuvre de la pompe de charge en tant que pompe de charge positive; coupler la première borne d'entrée/sortie et la seconde borne d'entrée/sortie par des transistors NMOS fabriqués en un triple puits, les transistors NMOS comportant chacun en outre une borne de source couplée à une borne de substrat; commander une conduction d'au moins l'un des transistors NMOS avec un potentiel plus positif que le 5 potentiel de sortie positif lors de la mise en uvre de la pompe de charge en tant que pompe de charge positive; et commander la conduction d'au moins l'un des transistors NMOS avec un potentiel plus positif que le premier potentiel d'entrée lors de la mise en uvre de la pompe de charge en tant que pompe de charge négative. 10. Procédé selon la revendication 9, dans lequel le premier potentiel d'entrée est un potentiel de masse (GND) du système et le second potentiel d'entrée est plus positif que le potentiel de masse (GND) du système. 11. Circuit de pompe de charge comprenant: une première borne d'entrée/sortie de tension; une seconde borne d'entrée/sortie de tension; un premier moyen de commutation destiné à coupler la première borne d'entrée/sortie de tension à un premier dispositif d'accumulation de charge, le premier moyen de commutation étant fabriqué en un triple puits; un deuxième moyen de commutation destiné à coupler la première borne d'entrée/sortie de tension à un second dispositif d'accumulation de charge, le second moyen de commutation étant fabriqué en un triple puits; un troisième moyen de commutation destiné à coupler le premier dispositif d'accumulation de charge à la seconde borne d'entrée/sortie de tension, le troisième moyen de commutation étant fabriqué en un triple puits; un quatrième moyen de commutation destiné à coupler le second dispositif d'accumulation de charge à la seconde borne d'entrée/sortie, le quatrième moyen de commutation étant fabriqué en un triple puits; un moyen de minutage destiné à commander une condition activée/désactivée dans les premier, deuxième, troisième et quatrième moyens de commutation de telle sorte que pendant que le premier moyen de commutation et le quatrième moyen de commutation sont dans une condition activée, le deuxième moyen de commutation et le troisième moyen de commutation soient dans une condition désactivée, le moyen de minutage commandant en outre la condition activée/désactivée de telle sorte que pendant que le premier moyen de commutation et le quatrième moyen de commutation sont dans une condition désactivée, le second moyen de commutation et le troisième moyen de commutation soient dans une condition activée; et un moyen de dépassement destiné à fournir un potentiel de commande sur le premier moyen de commutation et le deuxième moyen de commutation à une valeur qui excède la gamme définie par un potentiel d'entrée fourni à la pompe de charge et un potentiel de sortie fourni par la pompe de charge. 12. Circuit de pompe de charge comprenant: une pluralité d'étages de pompe de charge, chaque étage de pompe de charge comprenant en outre: un premier noeud de tension, le premier noeud de tension agissant comme une entrée lorsque le circuit de pompe de charge intensifie des tensions négatives, et agissant comme une sortie lorsque le circuit de pompe de charge intensifie des tensions positives; un second noeud de tension, le second noeud de tension agissant comme une entrée lorsque le circuit de pompe de charge intensifie des tensions positives, et agissant comme une sortie lorsque le circuit de pompe de charge intensifie des tensions négatives; un premier condensateur de pompage (Cpompel) ayant une première borne et une seconde borne, la première borne étant couplée à un premier n ud de pompe et la seconde borne étant couplée à un premier n ud d'entrée d'horloge de pompe; un second condensateur de pompage (Cpompe2) ayant une première borne et une seconde borne, la première borne étant couplée à un second n ud de pompage (netpompe2) et la seconde borne étant couplée à un second n ud d'entrée d'horloge de pompe; un premier condensateur auxiliaire (Cauxi) ayant une première borne et une seconde borne, la première borne étant couplée à un premier n ud de signal auxiliaire et la seconde borne étant couplée à un premier n ud d'entrée d'horloge auxiliaire; un second condensateur auxiliaire (Cauxz) ayant une première borne et une seconde borne, la première borne étant couplée à un second n ud de signal auxiliaire et la seconde borne étant couplée à un second n ud d'entrée d'horloge auxiliaire; un premier transistor NMOS (N201), le premier transistor NMOS (N201) ayant des bornes de source, de grille, de drain et de substrat, la borne de drain étant couplée au premier noeud de tension, la borne de source et la borne de substrat étant couplées au premier n ud de pompe; un deuxième transistor NMOS (N202), le deuxième transistor NMOS (N202) ayant des bornes de source, de grille, de drain et de substrat, la borne de source et la borne de substrat étant couplées au second noeud de tension, la borne de drain étant couplée au premier n ud de pompe et la borne de grille étant couplée au second n ud de pompe; un troisième transistor NMOS (N203), le troisième transistor NMOS (N203) ayant des bornes de source, de grille, de drain et de substrat, la borne de grille étant couplée au premier n ud de tension, la borne de drain étant couplée à la borne de grille du premier transistor NMOS (N201) et au premier n ud de signal auxiliaire, et la borne de source et la borne de substrat étant couplées au premier n ud de pompage (netpompel) ; un quatrième transistor NMOS (N204), le quatrième transistor NMOS (N204) ayant des bornes de source, de grille, de drain et de substrat, la borne de drain étant couplée au premier noeud de tension, la borne de source et la borne de substrat étant couplées au second n ud de pompage (netpompe2) ; un cinquième transistor NMOS (N205), le cinquième transistor NMOS (N205) ayant des bornes de source, de grille, de drain et de substrat, la borne de source et la borne de substrat étant couplées au second noeud de tension, la borne de drain étant couplée au second n ud de pompage (netpompe2) et la borne de grille étant couplée au premier n ud de pompage (netpompel) ; et un sixième transistor NMOS (N206), le sixième transistor NMOS (N206) ayant des bornes de source, de grille, de drain et de substrat, la borne de grille étant couplée au premier noeud de tension, la borne de drain étant couplée à la borne de grille du quatrième transistor NMOS (N204) et au second n ud de signal auxiliaire, et la borne de source et la borne de substrat étant couplées au second n ud de pompage (N202). 13. Circuit de pompe de charge selon la revendication 12, 5 dans lequel: les premier, deuxième, troisième, quatrième, cinquième et sixième transistors NMOS (N201 à N206) sont fabriqués en un triple puits. 14. Circuit de pompe de charge selon la revendication 13, dans lequel: les premier, deuxième, troisième, quatrième, cinquième et sixième transistors NMOS (N201 à N206) sont des transistors basse tension.