FR 2888990 A1 20070126 FR 0552279 A 20050722 DISPOSITIF MICROELECTRONIQUE DOTE DE TRANSISTORS SURMONTES D'UNE COUCHE PIEZOELECTRIQUE DESCRIPTION 5 DOMAINE TECHNIQUE La présente invention se rapporte au domaine des circuits intégrés, et plus particulièrement à celui des transistors, et a pour but de présenter un dispositif microélectronique doté d'un ou plusieurs transistors aux performances électriques améliorées, et pour lesquels les limitations liées à l'effet tunnel sont réduites. Ce dispositif met en oeuvre des moyens, en particulier piézoélectriques aptes à induire une contrainte mécanique, de nature et/ou d'ampleur modulable(s), sur le canal de ces derniers. Ces moyens piézoélectriques peuvent être formés par dessus les grilles et au moins une partie des zones actives respectives des transistors, ou entre les grilles et au moins une partie des structures de canal respectives des transistors. ART ANTÉRIEUR Dans le but d'améliorer les performances des transistors en termes de rapidité et de consommation, il est connu de former pour ces derniers des canaux dits contraints , dans lesquels la mobilité des électrons ou des trous est améliorée. L'effet tunnel dans un canal dépend de la masse tunnel des porteurs de charges et est inversement proportionnel à la masse effective de conductivité des porteurs de charge. Des porteurs de masses effectives de conductivité faibles ont tendance à favoriser le courant tunnel dans le canal, et augmenter la consommation des transistors à l'état fermé. Un canal contraint est généralement formé d'une première couche semiconductrice sur laquelle une contrainte mécanique, en tension ou en compression est appliquée par l'intermédiaire d'une deuxième couche sousjacente à, ou située sur, ladite couche semi- conductrice. La deuxième couche peut être formée par exemple à base d'un matériau semi-conducteur cristallin à paramètre de maille différent dudit premier matériau semiconducteur, ou d'un matériau diélectrique. Dans les dispositifs réalisés en technologie CMOS (CMOS pour Complementary Metal Oxide Semi-conductor ou semi-conducteur à oxyde de métal complémentaire ), des couches à base de nitrure sont par exemple utilisées pour permettre d'appliquer une contrainte en tension uniaxiale sur les canaux de transistors NMOS, tandis que des couches à base SiGe, réalisées par épitaxie peuvent être employées pour permettre d'appliquer une contrainte en compression bi- axiale sur les canaux de transistors PMOS. Ces méthodes induisent une augmentation du courant de fuite lorsque les canaux atteignent des tailles très faibles, par exemple inférieures à 10 nanomètres. Le document US 5 883 419, divulgue un dispositif microélectronique comprenant un transistor, doté d'une couche à base de matériau piézoélectrique, située entre la grille et le canal du transistor. Le canal du transistor est formé à base de MoC, un matériau métallique et piézo-résistif, et est susceptible d'être contraint, lorsqu'on applique une tension sur la grille en matériau piézoélectrique. Les performances en termes de vitesse et de consommation, et en particulier le rapport entre le courant de saturation et le courant de fuite d'un tel dispositif, sont généralement insuffisantes. Ces performances reposent sur un changement de résistivité du matériau de canal. Par ailleurs, la mise en oeuvre d'un tel dispositif au niveau industriel, s'avère onéreuse, dans la mesure où le MoC est un matériau coûteux. Enfin, un tel dispositif n'est pas réalisable en technologie CMOS. EXPOSÉ DE L'INVENTION La présente invention a pour but de présenter un dispositif microélectronique comportant des moyens pour appliquer une contrainte mécanique de type et/ou d'ampleur modulable(s) sur les canaux des transistors. Ces moyens confèrent aux transistors des améliorations, notamment en terme de performances électriques. La présente invention concerne en particulier un dispositif microélectronique comprenant: - un substrat, - au moins un premier transistor doté d'au moins une région de source, d'au moins une région de drain, d'au moins une structure formant au moins un canal, reliant la région de source et la région de drain et d'au moins une grille, le dispositif comprenant en outre: des moyens en particulier de type piézoélectrique, reposant sur au moins une portion de la grille et audessus d'au moins une portion d'au moins une desdites région de source ou/et de drain, aptes à induire une contrainte mécanique ou plusieurs types de contraintes mécaniques différentes sur le canal du transistor. Par contraintes de types différents, on fait référence à des forces que les moyens piézoélectriques sont susceptibles d'induire ou d'exercer sur le canal, de sens et/ou de directions différentes. Les moyens de type piézoélectrique sont aptes, en fonction notamment de leur état de polarisation, à induire au moins un premier type de contrainte, par exemple une contrainte en tension, ainsi qu'au moins un deuxième type de contrainte mécanique, par exemple une contrainte en compression, sur le canal du transistor. Les moyens de type piézoélectrique sont aptes, en fonction notamment de leur état de polarisation, à induire au moins une première contrainte d'une première intensité, ainsi qu'au moins une deuxième contrainte mécanique d'une deuxième intensité différente de la première intensité. Lesdits moyens piézoélectriques peuvent comprendre au moins une couche mince à base de matériau piézoélectrique située au-dessus d'au moins une portion de la source dudit premier transistor et reposant sur au moins une portion de la grille du premier transistor. Selon une première variante du dispositif, la couche à base de matériau piézoélectrique, et ladite portion de la source peuvent être séparées par une couche intermédiaire, par exemple à base d'un matériau isolant. Selon une possibilité, la couche intermédiaire peut être destinée à atténuer la contrainte mécanique exercée par la couche piézoélectrique. La couche intermédiaire peut également servir de couche d'arrêt de gravure. La couche intermédiaire peut également servir à isoler électriquement la source et la couche piézo-électrique. Selon une deuxième variante de mise en oeuvre du dispositif, la couche à base de matériau piézoélectrique, peut reposer sur la région de source et être en contact avec cette dernière. Selon une possibilité de mise en oeuvre du dispositif microélectronique, ladite couche piézoélectrique peut recouvrir au moins partiellement au moins un flanc de la grille. Ladite couche piézoélectrique peut éventuellement recouvrir les flancs de la grille et permettre ainsi de jouer le rôle d'espaceurs. Selon une possibilité d'agencement de la couche piézoélectrique, cette dernière peut être dissymétrique par rapport à une normale à un plan principal du substrat passant par la grille. Cela peut permettre de concentrer une contrainte mécanique induite par la couche piézoélectrique sur une zone donnée du canal du premier transistor. Selon cette possibilité d'agencement, la couche piézoélectrique peut éventuellement être située, principalement ou uniquement, sur la région de source et sur au moins une partie de la grille du premier transistor. Cela peut permettre de concentrer une contrainte mécanique sur l'entrée, ou sur une zone du canal du premier transistor, située à proximité de la région de source. Selon un aspect de l'invention, l'ampleur et/ou le type de contrainte mécanique, induite par les moyens piézoélectriques sur le canal du premier transistor, peut être dépendante ou asservie par l'état de polarisation du premier transistor. Le dispositif microélectronique peut comprendre en outre: - au moins un premier contact ou plot de contact, en contact avec la région de source et apte à être relié à des moyens de polarisation de la région de source, au moins un deuxième contact ou plot de contact, en contact avec la grille et apte à être relié à des moyens de polarisation de la grille, le premier contact et le deuxième contact étant en contact avec la couche piézoélectrique. Ainsi, l'ampleur et/ou le type de contrainte mécanique, induite par les moyens piézoélectriques sur le canal du premier transistor, peut être dépendante ou asservie par l'état de 15 polarisation de la grille et de la source du premier transistor. Selon une variante de mise en oeuvre du dispositif microélectronique selon l'invention, ce dernier peut comprendre en outre: - au moins un troisième contact ou troisième plot de contact disjoint de la couche piézoélectrique, et apte à être relié à des moyens de polarisation de la région de drain. Ainsi, l'ampleur et/ou le type de contrainte mécanique induite par les moyens piézoélectriques sur le canal du premier transistor, peut être indépendante de la polarisation du drain du premier transistor. Le dispositif microélectronique selon l'invention peut comprendre en outre: - des moyens pour polariser la grille, - des moyens pour polariser la région de source, - des moyens pour polariser la région de drain, les moyens pour polariser la région de source et les moyens pour polariser la grille étant reliés électriquement à la couche piézoélectrique par l'intermédiaire respectivement du premier contact ou plot de contact et du deuxième contact ou plot de contact. Les moyens piézoélectriques mis en oeuvre suivant l'invention étant susceptibles d'appliquer plusieurs types de contraintes différentes, ils peuvent permettre d'améliorer à la fois le fonctionnement de transistors PMOS et de transistors NMOS, ceci pour chacun des états respectifs passant ou bloqué , que ces transistors sont susceptibles d'adopter. Aussi, selon une mise en oeuvre du dispositif microélectronique selon l'invention, dans lequel le premier transistor est un transistor PMOS, ce dispositif peut comprendre en outre: - au moins un deuxième transistor NMOS doté respectivement, d'au moins une région de source et d'au moins une région de drain formées dans des deuxièmes zones semi-conductrices du substrat, d'au moins une structure formant canal, reliant la région de source et la région de drain et d'au moins une grille reposant sur le canal, - des moyens de type piézoélectrique, reposant sur au moins une portion de la grille et au-dessus d'au moins une portion d'au moins une desdites deuxièmes zones semi-conductrices, aptes à induire une contrainte mécanique sur le canal du deuxième transistor. Selon une possibilité de mise en oeuvre du dispositif microélectronique suivant l'invention, ce dernier peut être éventuellement intégré à un dispositif de mémoire volatile DRAM. L'invention concerne également un dispositif microélectronique comprenant: - un substrat, - au moins un premier transistor doté d'au moins une région de source, d'au moins une région de drain, d'au moins une structure semi-conductrice apte à former au moins un canal reliant la région de source et la région de drain, et d'au moins une grille, le dispositif comprenant en outre: des moyens de type piézoélectrique situés sous la grille, entre la grille et le substrat, les moyens de type piézoélectrique étant aptes à induire une contrainte mécanique ou plusieurs types de contraintes mécaniques différentes sur le canal du transistor. Selon une possibilité, les moyens piézo- électriques peuvent comprendre au moins une couche à base de matériau piézoélectrique, la couche à base de matériau piézoélectrique étant située entre la grille et au moins une couche de diélectrique de grille reposant sur la structure de canal. Selon une variante, les moyens piézo-électriques peuvent comprendre au moins une couche à base de matériau piézoélectrique, la couche à base de matériau piézoélectrique étant située entre au moins une couche de diélectrique de grille et la structure de canal. Selon une possibilité, les moyens piézo-électriques peuvent comprendre au moins une couche à base de matériau piézoélectrique en contact avec la grille et la structure de canal. Selon cette possibilité, la couche piézoélectrique peut être apte à jouer le rôle de diélectrique de grille. Selon une mise en oeuvre particulière, les moyens piézo-électriques peuvent comprendre au moins une couche à base de matériau piézoélectrique et semi- conducteur appartenant à la structure de canal. Le matériau piézoélectrique semi-conducteur peut être par exemple du AsGa. L'invention concerne également un procédé de réalisation d'un dispositif microélectronique comprenant des étapes de: a) formation sur un substrat d'au moins un premier transistor doté respectivement d'au moins une région de source, d'au moins une région de drain, ainsi que d'au moins une structure formant canal, reliant la région de source et la région de drain et au moins une grille sur la structure de canal, b) formation d'au moins une couche piézoélectrique au dessus d'au moins une portion desdites région de source et de drain et reposant sur au moins une portion de la grille. Selon une possibilité de mise en oeuvre du procédé, ce dernier peut comprendre en outre, après l'étape b), une étape c) de formation d'au moins un premier plot conducteur en contact avec la région de source et la couche piézoélectrique, et qui peut être par exemple destiné à être connecté à des moyens de polarisation de la source, et d'au moins un deuxième plot conducteur en contact avec la grille et avec la couche piézoélectrique, et qui peut être par exemple destiné à être connecté à des moyens de polarisation de la grille. Le procédé de réalisation du dispositif microélectronique peut comporter en outre, à l'étape c): la formation d'au moins un troisième plot conducteur en contact avec la région de drain et avantageusement disjoint ou qui n'est pas en contact avec la couche piézoélectrique, et qui peut être par exemple destiné à être connecté à des moyens de polarisation de la source du transistor. L'invention concerne également un procédé de réalisation d'un dispositif microélectronique comprenant les étapes de: a) formation sur un substrat d'au moins un premier transistor doté d'au moins une région de source et d'au moins une région de drain, ainsi que d'au moins une structure semiconductrice, reliant la région de source et la région de drain, b) formation d'au moins une couche piézoélectrique au-dessus et au moins en regard de la structure semi-conductrice, c) formation d'au moins une grille au-dessus et au moins en regard de la couche piézoélectrique et de la structure semi-conductrice. Selon une possibilité de mise en oeuvre du procédé, la couche piézoélectrique peut être à base d'au moins un matériau semi-conducteur, par exemple du AsGa et être formée sur la structure semi-conductrice, la structure semi-conductrice et la couche piézoélectrique étant destinées à former un canal pour ledit transistor. Selon une variante, la grille peut être formée sur la couche piézoélectrique. Selon une possibilité, la couche piézoélectrique peut être formée sur la structure semi- conductrice, de manière à être en contact avec la structure semi-conductrice. Selon une variante, le procédé peut comprendre en outre: la formation d'au moins une couche de diélectrique de grille préalablement à l'étape c) . BRÈVE DESCRIPTION DES DESSINS La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés, à titre purement indicatif et nullement limitatif, en faisant référence aux dessins annexés sur lesquels: - les figures 1A et 1B, illustrent des exemples de dispositifs microélectronique selon l'invention, dotés de transistors et de moyens piézoélectriques, aptes à moduler l'état de contrainte du canal de ces transistors; - les figures 2A, 2B, 2C, 2D, illustrent différents modes de fonctionnement d'un dispositif suivant l'invention; - les figures 3A à 3D, illustrent, selon une vue en coupe, les étapes d'un exemple de procédé de réalisation d'un dispositif microélectronique selon l'invention; - les figures 4A à 4B, illustrent, selon une vue en coupe, les étapes d'un autre exemple de procédé de réalisation d'un dispositif microélectronique selon l'invention; - les figures 5, 6, 7, 8, illustrent des variantes de dispositifs microélectroniques dotés d'au moins un transistor et de moyens piézoélectriques, aptes à moduler l'état de contrainte du canal de ce transistor; Des parties identiques, similaires ou équivalentes des différentes figures portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre. Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles. EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS Un exemple de dispositif microélectronique mis en oeuvre suivant l'invention, va à présent être décrit en liaison avec la figure 1A. Ce dispositif comprend tout d'abord un substrat 100, qui peut être de type semi-conducteur sur isolant, par exemple de type SOI (SOI pour silicon on insulator ou silicium sur isolant ), doté d'une première couche de support, par exemple à base de saphir ou semi-conductrice, recouverte par une couche isolante, par exemple à base de SiO2, elle-même recouverte par une couche semi-conductrice 102, apte à jouer le rôle de couche active. La couche semi-conductrice 102 peut être par exemple à base d'au moins un matériau semi-conducteur parmi les matériaux suivants: Si, Ge, SiGe, GaAs. Dans la couche semi-conductrice 102, au moins une première zone active d'un transistor Tlr par exemple en technologie MOS (MOS pour Metal Oxide Semiconductor ou semi-conducteur à oxyde de métal ), est formée. Cette première zone active comprend une première région dopée, apte à jouer le rôle de région de source 104 du transistor Tlr une deuxième région dopée, apte à jouer le rôle de région de drain 108 du transistor Tlr ainsi qu'au moins une structure de canal 112, reliant la région de source 104 et la région de drain 108. Le transistor T1 comporte également au moins une grille 116 reposant sur une couche de diélectrique 113 de grille 116. Le transistor T1 peut par exemple être un transistor d'écriture d'une cellule d'une mémoire dynamique DRAM (DRAM pour dynamic random access memory ). Le dispositif microélectronique comprend également des moyens, en particulier de type piézoélectriques, pour exercer ou induire une contrainte mécanique sur la structure de canal 112, en particulier une contrainte d'ampleur ainsi que de type, variables. Par ampleur , on fait référence à une intensité de forces que ces moyens piézoélectriques sont susceptibles d'induire ou d'exercer sur le canal. Par type , on entend la nature des forces, par exemple des forces de cisaillement ou bien des forces de compression, ou la ou les directions et le ou les sens des forces, que ces moyens piézoélectriques sont susceptibles d'induire ou d'exercer sur le canal. Hormis dans un état de repos ou non polarisé , ces moyens piézoélectriques sont aptes, en particulier lorsqu'ils se trouvent dans un premier état de polarisation à exercer un premier type de forces, ou à induire un premier type de contrainte, par exemple une contrainte en tension, sur la structure de canal 112 du transistor Tlr et sont également aptes, en particulier lorsqu'ils se trouvent dans un deuxième état de polarisation différent du premier état, à exercer un deuxième type de forces, ou à induire un deuxième type de contrainte, par exemple une contrainte en compression, sur la structure de canal 112 du transistor T. Les moyens piézo-électriques peuvent comprendre une couche 120 à base de matériau piézo-électrique formée au-dessus, par exemple sur la grille 116 ainsi qu'au dessus, par exemple sur la première zone active. La couche piézoélectrique 120 peut être disposée de manière à recouvrir au moins partiellement la région de source 104, ainsi qu'au moins partiellement la face supérieure de la grille 116 du transistor T. La couche piézoélectrique 120 peut être éventuellement disposée, comme sur la figure 1A, de manière à recouvrir la région de drain 108 du transistor T. La couche piézoélectrique 120 peut être éventuellement continue sur le transistor T1 et agencée de manière à recouvrir les flancs ou faces latérales de la grille 116. Dans ce cas, en plus de permettre d'induire une contrainte sur le canal 112, la couche 120 permet de former des espaceurs ( spacers selon la terminologie anglo-saxonne) pour la grille 116. La couche piézoélectrique 120 peut être formée sur la première zone active, en particulier sur les régions de source 104 et de drain 108, et en contact direct avec ces régions 104, 108. Selon une autre possibilité (non représentée), la couche piézoélectrique 120 peut être formée au-dessus de la première zone active, en particulier au-dessus des régions de source 104 et de drain 108, et être séparée des régions de source et de drain par une fine couche intermédiaire, par exemple à base d'un matériau isolant. Cette couche intermédiaire peut être une couche destinée à atténuer la contrainte mécanique exercée par la couche piézoélectrique 120. La couche intermédiaire peut également servir de couche d'arrêt de gravure. Selon une possibilité, la couche intermédiaire peut également servir à isoler électriquement la source et la couche piézo-électrique 120. La couche intermédiaire isolante peut être par exemple à base d'oxyde thermique TeOS, et d'épaisseur par exemple comprise entre 1 nanomètre et 15 nanomètres. La couche piézo- électrique 120 peut avoir une épaisseur par exemple comprise entre 1 nanomètre et 1 micromètre ou par exemple entre 10 nanomètres et 300 nanomètres, ou une épaisseur permettant d'appliquer une contrainte de l'ordre de 1 GPa ou comprise entre 0.5 GPa et 5 GPa. La couche piézo- électrique 120 peut être à base d'un matériau piézoélectrique, tel que par exemple du PbZrTiO3 ou PZT (PZT pour plomb-zirconatetitanate) ou du BaSrTiO3 ou BST (baryum-oxyde de strontium-titanate), ou du ZnO, ou du LiNbO3. L'ampleur ainsi que la nature des forces, de compression ou de cisaillement, ou de la contrainte, en tension ou en compression, que la couche 120 est susceptible d'exercer ou d'induire sur la structure de canal 112, peut être modulée en fonction de la manière dont la couche 120 de matériau piézo-électrique est polarisée. Le dispositif peut également comprendre des plots conducteurs 142, 144, 146, en contact respectivement, avec la région de source 104, la grille 116, et la région de drain 108 du transistor Tlr et insérés dans la couche piézoélectrique 120. Ces plots conducteurs 142, 144, 146, permettent de connecter ou relier électriquement des moyens de polarisation de la source, des moyens de polarisation de la grille, des moyens de polarisation du drain (non représentés), respectivement, à la région de source, à la grille, à la région de drain. Les plots conducteurs 142, 144, 146, permettent également de connecter respectivement l'ensemble desdits moyens de polarisation à la couche piézoélectrique 120. En fonction de la valeur de potentiels Vs, Vg, Vd, appliqués respectivement, à la région de source 104, à la grille 116, à la région de drain 108, par les moyens de polarisation, la couche piézoélectrique 120 est susceptible de se déformer et d'appliquer ou d'induire au moins deux types de contraintes différentes sur le canal 112. L'intensité des forces ou l'ampleur de la contrainte, ainsi que le sens et/ou les directions des forces ou la nature de la contrainte, que la couche 120 est susceptible d'appliquer ou d'induire sur le canal 112, peuvent être asservis ou modulés par les potentiels respectifs Vs, Vg, Vd, appliqués par les moyens de polarisation sur les électrodes du transistor T1. Le dispositif est susceptible d'adopter au moins un premier état de polarisation ou un premier ensemble de valeurs pour les potentiels Vs, Vg, Vd, pour lequel la couche piézoélectrique 120 s'étend et applique ou induit un premier type de contrainte sur le canal 112 du transistor Tlr par exemple une contrainte en tension. Le dispositif est également susceptible d'adopter au moins un deuxième état de polarisation ou un deuxième ensemble de valeurs pour les potentiels Vs, Vg, Vd, pour lequel la couche piézoélectrique 120 se rétracte ou se comprime et applique ou induit un deuxième type de contrainte sur le canal 112 du transistor Tlr par exemple une contrainte en compression. Selon une variante, le plot conducteur 146 de contact de drain peut être isolé électriquement de la couche piézoélectrique 120 à l'aide d'un espaceur (non représenté) à base de matériau isolant par exemple du Si3N4. Pour cette variante, la contrainte induite par la couche piézoélectrique 120 sur la structure de canal 112 est indépendante du potentiel Vd appliqué sur le drain 108, et n'est modulée qu'en fonction de la valeur de potentiels Vs, Vg, appliqués respectivement, par des moyens de polarisation (non représentés) de la source 104, et de la grille 116 du transistor 110. Une variante améliorée du dispositif précédemment décrit, illustrée sur la figure 1B, met également en oeuvre des moyens de type piézoélectrique permettant d'appliquer une contrainte mécanique modulable sur la structure de canal 112 du transistor Tlr mais agencés de manière différente. Ces moyens comprennent notamment une couche piézoélectrique notée 220, d'épaisseur et de composition qui peuvent être semblables ou égales à celles de la couche 120, mais disposée par rapport au transistor Tlr de manière différente par rapport à la couche piézoélectrique 120. La couche piézoélectrique 220 est dissymétrique par rapport à un axe A, orthogonal à un plan principal du substrat (le plan principal du substrat étant défini comme un plan passant par le substrat 100 et parallèle à un plan [ 0; 1; k] du repère orthogonal [ 0; 1; j; k] sur la figure 1B) passant par la grille 116 du transistor T. La couche piézoélectrique 220 peut être dissymétrique par rapport à un plan perpendiculaire à un axe source-drain (défini dans une direction parallèle à un vecteur i du repère orthogonal [0; i; j; k] sur la figure 1B), et passant par la grille 116. La couche piézoélectrique 220 est formée sur au moins une portion de la région de source 104 ainsi que sur un flanc et une portion de la face supérieure ou du dessus de la grille 116 du transistor T1, uniquement. Une autre portion de la face supérieure de la grille 116, un flanc de la grille 116 situé du coté de la région de drain 108, ainsi que la région de drain 108, ne sont quant à eux pas recouverts par la couche à base de matériau piézoélectrique 220. Des plots conducteurs 242, 244, 246, sont également prévus pour connecter ou relier électriquement des moyens de polarisation de la source, des moyens de polarisation de la grille, des moyens de polarisation du drain (non représentés), respectivement à la région de source 104, à la grille 116, et à la région de drain 108 du transistor T. Parmi l'ensemble des plots 242, 244, 246, les plots 242 et 244, en contact respectivement avec la région de source 104 et la grille 116, sont également en contact avec la couche piézoélectrique 220. Le plot conducteur 246, en contact avec la région de drain 108 n'est quant à lui pas en contact avec cette couche piézo-électrique 220. Cet agencement particulier ou cette répartition dissymétrique de la couche piézoélectrique 220 par rapport à la grille 116 du transistor Tlr permet de répartir la contrainte mécanique que cette couche 220 est susceptibled'exercer sur le transistor Tlr principalement à l' entrée du canal 112, tout en n'influant peu ou pas sur la masse effective des porteurs de charge en sortie du canal 112. Par entrée , on entend une zone du canal 112, à proximité de la source du transistor Tlr tandis que par sortie , on entend une zone du canal 112, à proximité du drain du transistor T. Pour cette variante, la contrainte induite par la couche piézoélectrique 220 sur la structure de canal 112 est indépendante du potentiel Vd appliqué sur le drain 108, et n'est modulée qu'en fonction de la valeur de potentiels Vs, Vg, appliqués respectivement, par des moyens de polarisation (non représentés) de la source 104, et de la grille 116 du transistor 110. Le dispositif est susceptible d'adopter au moins un premier état de polarisation ou un premier ensemble de valeurs pour les potentiels Vs, Vg, pour lequel la couche piézoélectrique 120 s'étend et applique ou induit un premier type de contrainte à l'entrée du canal 112 du transistor Tl, par exemple une contrainte en tension. Le dispositif est également susceptible d'adopter au moins un deuxième état de polarisation ou un deuxième ensemble de valeurs pour les potentiels Vs, Vg, pour lequel la couche piézoélectrique 120 se rétracte ou se comprime et applique ou induit un deuxième type de contrainte à l'entrée du canal 112 du transistor Tl, par exemple une contrainte en compression. La couche piézo-électrique 220 peut avoir par exemple une constante piézoélectrique de l'ordre de 600*10-12 m*V-1. En considérant un potentiel Vg appliqué sur la grille de l'ordre de 1V ou de -1V, une déformation relative de la couche 220 de l'ordre de 6*10-3 ou une contrainte d'environ 1,5 GPa peut être obtenue. Le dispositif microélectronique suivant l'invention n'est pas limité à un seul transistor T1 et peut comprendre une pluralité de transistors, par exemple réalisés en technologie CMOS, et recouverts respectivement de moyens de type piézoélectrique tels que précédemment décrits, aptes à appliquer une contrainte, de nature et/ou d'ampleur modulable(s), sur les canaux respectifs de ces transistors. Les figures 2A, 2B, 2C, 2D, illustrent le fonctionnement d'un dispositif microélectronique en technologie CMOS, mis en oeuvre suivant l'invention, doté de transistors T2 et T3, réalisés respectivement en technologie NMOS et PMOS, et comprenant respectivement une région de source 204, 304, une région de drain (non représentée), une structure de canal 212, 312, ainsi qu'une grille 216, 316. La structure de canal 212, 312 peut être à base d'au moins un matériau semi- conducteur, par exemple à base d'au moins un matériau semi-conducteur parmi les matériaux suivants: Si, Ge, SiGe, GaAs. Comme le transistor T1 représenté sur la figure 1B, les transistors T2 et T3 sont également surmontés respectivement de moyens de type piézoélectrique tels que décrits précédemment aptes à exercer une contrainte mécanique sur le canal 212, 312, de nature et/ou d'ampleur modulable. Ces moyens comprennent respectivement une couche piézoélectrique 220 formée sur leur région de source et sur une portion de leur grille, apte à se déformer lorsqu'elle est polarisée et à adopter plusieurs positions, en fonction de la valeur de potentiels de polarisation qui lui sont appliqués. Les moyens piézoélectriques mis en oeuvre suivant l'invention permettent d'améliorer les performances à la fois des transistors NMOS et PMOS. Pendant une phase de fonctionnement du dispositif, on applique un potentiel Vgl et un potentiel Vsl respectivement sur la grille 216 et sur la source 204 du transistor T2 en technologie NMOS, tels que Vgl - Vsl Durant cette phase de fonctionnement du dispositif, le potentiel Vgl et le potentiel Vsl, peuvent être par exemple tels que Vgl Pendant une autre phase de fonctionnement du dispositif on applique un potentiel Vgl et un potentiel Vsl respectivement sur la grille 216 et sur la source 204 du transistor T2, tels que Vgl - Vsl > Vt. Durant cette autre phase de fonctionnement du dispositif, les potentiels Vgl et Vsl appliqués peuvent être par exemple tels que Vgl>0 et Vsl=0, le transistor T2 étant alors mis à un état ON ou passant (figure 2B). La couche piézoélectrique 220 associée au transistor T2, a tendance à s'étendre et induit une contrainte 250 en tension uniaxiale à l'entrée du canal 212 (dont la direction est semblable à celle du vecteur i d'un repère orthogonal [ 0; i; j; k] , et dont le sens est opposé à celui vecteur i d'un repère orthogonal [0;1;j;k] défini sur la figure 2B), contrainte qui est favorable au transport des électrons. Pendant cette autre phase de fonctionnement, la contrainte 250 appliquée sur le canal 212 permet d'améliorer ou d'augmenter le courant de saturation dans le canal 212. Pendant une phase de fonctionnement du dispositif (figure 2C), on applique un potentiel Vg2 et un potentiel Vs2, respectivement sur la grille 316 et sur la source 304 du transistor T3 en technologie PMOS, tels que Vg2 - Vs2 Pendant une autre phase de fonctionnement du dispositif (figure 2D), on applique un potentiel Vg2 et un potentiel Vs2, respectivement sur la grille 316 et sur la source 304 du transistor T3 en technologie PMOS. Durant cette autre phase de fonctionnement du dispositif, les potentiels Vg2 et Vs2 peuvent être par exemple tels que Vg2>0 tel que Vs2=0, le transistor T3 étant alors mis à un état dit OFF ou bloqué. La couche piézoélectrique 220 associée au transistor T3, induit une contrainte en compression uniaxiale à l'entrée du canal 312 (dont la direction est semblable à celle du vecteur i d'un repère orthogonal [0; i; j; k] , et dont le sens est opposé à celui du vecteur i d'un repère orthogonal [0; i; j; k] défini sur la figure 2B), contrainte qui est défavorable au transport des trous. Pendant cette phase de fonctionnement, la contrainte 270 permet d'augmenter la masse effective des trous et de diminuer le courant de fuite. Les transistors T2 et T3 peuvent être intégrés à un même substrat 100. Selon une variante, les transistors T2 et T3 peuvent être éventuellement commandés par un même potentiel. L'un ou l'autre des dispositifs microélectroniques précédemment décrits en liaison avec les figures 1A, 1B, 2A-2D, peuvent être mis en oeuvre dans un système de mémoire à accès dynamique DRAM (DRAM pour dynamic random access memory ). Un dispositif de mémoire à accès dynamique, comprenant une pluralité de cellules dotées d'au moins un transistor d'écriture de mémoire dynamique, associé suivant l'invention à des moyens piézoélectriques tels que décrits précédemment, aptes à exercer une contrainte mécanique de nature et/ou d'ampleur modulable sur son canal, a des performances améliorées en terme de rapidité et de consommation. Les moyens piézoélectriques associés à un transistor d'écriture d'un tel dispositif, sont susceptibles d'appliquer un premier type de contrainte sur le canal du transistor, permettant d'augmenter le courant de saturation du transistor, et notamment d'améliorer la vitesse d'écriture par le transistor d'une information, par exemple dans un condensateur de stockage auquel ce transistor est associé. Ces moyens piézoélectriques sont susceptibles d'appliquer un deuxième type de contrainte sur le canal du transistor, permettant de diminuer le courant de fuite du transistor, et notamment d'empêcher une écriture parasite ou inopportune d'information ou de mieux protéger l'information contenue dans le condensateur de stockage. Le dispositif suivant l'invention n'est pas plus limité à un substrat de type semi-conducteur sur isolant, et peut être mis en oeuvre par exemple sur un substrat semi-conducteur massif. Le dispositif microélectronique suivant l'invention ne se limite pas non plus à un ou des transistors classiques à simple grille comme celui Tlr décrit précédemment, et peut comprendre des transistors, par exemple un ou plusieurs transistors à double grille et/ou un ou plusieurs transistors de type dit Finfet tel que dans le document [1] : Sub 50 nm FinFET: PMOS , Huang et al., 1999 IEEE,, et/ou dits un ou plusieurs transistors dits trigate ou à triple grille tel que dans le document [2] : Tri-Gate Fully Depleted CMOS Transistors: Fabrication, Design and Layout , B. Doyle et al., 2003 Symposium on VLSI Technology Digest of Technical Papers, et/ou un ou plusieurs transistors à grille dite enrobante communément appelés transistors GAA (GAA pour gate all around selon la terminologie anglo-saxonne) tels que dans le document [3] : 50 nm - Gate All Around (GAA) - Silicon On Nothing (SON) -Devices: A Simple Way to co-integration of GAA Tranistors within bulk MOSFET process , Monfray et al., 2002 Symposium On VLSI Technology Digest Papers, comprenant respectivement des moyens, en particulier piézoélectriques, aptes à exercer une contrainte mécanique sur leur canal de type et/ou d'ampleur modulable. Un exemple de procédé suivant l'invention, de réalisation d'un dispositif microélectronique, du type de celui décrit précédemment en liaison avec la figure 1A, va à présent être donné en liaison avec les figures 3A à 3F. Le matériau de départ du procédé peut être un substrat formé d'une couche de matériau semi-conducteur massif, ou un substrat 100 de type semiconducteur sur isolant, comprenant une première couche de support, qui peut être semi-conductrice et par exemple à base de silicium, sur laquelle repose une couche isolante, par exemple une couche d'oxyde de silicium ( burried oxide selon la terminologie anglo-saxonne) à base de SiO2, elle-même recouverte d'une couche semi-conductrice 102, susceptible de servir de couche active, et par exemple à base de Si ou de Ge ou de SiGe ou d'un composé III-V tel que du AsGa, ou d'un composé II- VI tel que du Hg-Cd ou du Hg-Te. Ensuite, à partir de la couche semi- conductrice 102 du substrat 100, on forme au moins un transistor, par exemple en technologie MOS, doté d'au moins une région de source 104, d'au moins une région de drain 108, d'au moins une structure de canal 112 reliant la source et le drain, et d'au moins une grille 116 pour contrôler la conduction du canal 112. Pour cela, on peut définir dans la couche semi-conductrice 102, par exemple à l'aide d'étapes successives de dopage et de masquage, au moins une zone active. Le canal 112 peut être par exemple formé d'une zone ou d'un îlot dopé P dans la couche semi-conductrice 102 pour un transistor NMOS, ou d'un îlot dopé N dans la couche semi-conductrice 102 pour un transistor de type PMOS. Les régions de source 104 et de drain 108, peuvent être par exemple respectivement formées de zones dopées N de la couche semi- conductrice 102, de part et d'autre d'un îlot dopé P, pour un transistor NMOS ou formées de zones dopées P de part et d'autre d'un îlot dopé N pour un transistor NMOS. Au moins une grille 112, peut être réalisée sur ladite zone active. Cette grille 112 peut être formée par exemple, par dépôt d'un matériau diélectrique 113 de grille ou par oxydation d'un matériau semi-conducteur, de manière à former un matériau diélectrique 113 de grille. Le matériau diélectrique 113 de grille peut être par exemple à base de SiO2, ou de HfO2, ou de HfSiXOy. Puis on effectue un dépôt d'une couche de matériau 114 de grille, métallique tel que par exemple du TiN, ou du W, ou du WSix, ou du TaN, ou semi-conducteur tel que par exemple du polysilicium, puis de gravure à travers un masquage du matériau 114 de grille et du diélectrique 113 de grille (Figure 3A). Une fois les régions de source 104, de drain 108, de canal 112 et de grille 116 de transistor formées, un dépôt d'une couche 120 à base de matériau piézoélectrique 119, tel que par exemple du PbZrTiO3 ou PZT (PZT pour plomb-zirconate-titanate) ou du BaSrTiO3 ou BST (barium strontium titanate), ou du ZnO ou du LiNbO3, est réalisé sur au moins une portion de la zone active et de la grille 116. Le dépôt d'une couche 120 à base de matériau piézoélectrique 119, tel que du PZT, peut être réalisé par exemple par pulvérisation dans un réacteur de type magnétron RF. La couche à base de matériau piézoélectrique 120 déposée a de préférence une épaisseur inférieure à celle des couches diélectriques habituellement mises en oeuvre dans des dispositifs microélectroniques pour isoler deux niveaux de métal entre eux, par exemple une épaisseur inférieure à 1 micromètre. La couche à base de matériau piézoélectrique 120 peut avoir une épaisseur, par exemple comprise entre 1 nanomètre et 1 micromètre ou par exemple entre 5 nanomètres et 300 nanomètres. La couche de matériau piézoélectrique peut être continue et formée de manière à recouvrir la face supérieure et les flancs ou faces latérales de la grille 116 du transistor, ainsi que la zone active, et en particulier les régions de source 104 et de drain 108 de la couche semi- conductrice 102 (Figure 3B). La couche 120 peut être ensuite éventuellement gravée entre les différentes zones actives. Puis, on effectue un dépôt d'une couche isolante 130, par exemple à base de SiO2 par dessus la couche à base de matériau piézoélectrique 120. Cette couche isolante 130 peut avoir une épaisseur, comprise entre 0,2 pm et 1,5 pm, par exemple de l'ordre de 0,8 pm. Puis, à travers la couche isolante 130 et la couche piézoélectrique 120, on réalise des ouvertures 132, 134, 136, dévoilant respectivement, la région de source 104, la grille 116, et la région de drain 108. Ces ouvertures 132, 134, 136, peuvent être réalisées par exemple par formation d'un masquage (non représenté) sur la couche isolante 130, puis gravure de la couche isolante 130 et de la couche 120 à travers ledit masquage, par exemple à l'aide d'un gaz fluorocarboné ou d'une gravure humide à l'aide de HF ou de HC1. Ensuite, les ouvertures 132, 134, 136, sont remplies à l'aide d'un matériau conducteur 140, par exemple à base de tungstène, ou d'aluminium afin de former des plots conducteurs 142, 144, 146, en contact respectivement avec la région de source 104, la région de drain 108, et la grille 116 du transistor d'une part, et d'autre part en contact avec la couche piézoélectrique 120. Les plots conducteurs 142, 144, 146, sont destinés à relier électriquement ou connecter respectivement les régions de source 104, les régions de drain 108, et les grilles 116 des transistors à des moyens de polarisation respectifs de la région de source 104, de la grille 116, et de la région de drain 108. Une variante de l'exemple de procédé de réalisation précédemment décrit, permettant la mise en oeuvre d'un dispositif du type de celui décrit précédemment en liaison avec la figure 1B, comprend après la réalisation des régions de source 104, de drain 108, et de grille 116, la formation d'une couche 220 de matériau piézoélectrique 119 uniquement sur la région de source 104 ou sur une portion de la région de source 104, ainsi que sur la grille 116 ou sur une portion de la grille 116. Pour cela, par exemple après l'étape de dépôt du matériau piézoélectrique 119 décrite précédemment en liaison avec la figure 3B, un retrait de ce dernier peut être effectué dans des zones situées en regard ou au dessus de la région de drain 108, et de préférence sur toute la région de drain 108. Le matériau piézoélectrique 119 peut être également retiré sur un flanc latéral de la grille 116 situé du côté de la région de drain, ainsi que sur une portion de la face supérieure de la grille 116. Ce retrait du matériau piézoélectrique 119 peut par exemple comprendre la réalisation d'un masquage (non représenté) protégeant la région de source 108, ainsi qu'un flanc latéral de la grille 116, situé du côté de la région de source 108 et une portion de la face supérieure de la grille 116 dans le prolongement de ce flanc, puis une gravure du matériau piézoélectrique 119, par exemple une gravure humide à base de Hcl à travers le masquage (Figure 4A). Ensuite, on effectue le dépôt de la couche isolante 130, puis, on forme des ouvertures à travers cette dernière, dévoilant respectivement, la région de source 104, la grille 116, et la région de drain 108. Parmi les ouvertures formées seules celles dévoilant respectivement la région de source 104 et la région de drain 108, dévoilent également la couche piézoélectrique 220. Ensuite, les ouvertures, sont remplies à l'aide d'un matériau conducteur 140, par exemple à base de tungstène, d'aluminium afin de former respectivement des plots conducteurs 242, 244, 246. Parmi les plots conducteurs 242, 244, 246, formés, les plots 242 et 244, en contact, respectivement, avec la région de source 104 et la grille 116, sont également en contact la couche piézoélectrique 220. Le plot conducteur 246 en contact avec la région de drain 108, est quant à lui disjoint ou n'est pas en contact avec la couche piézoélectrique 220. Les plots conducteurs 242, 244, 246, sont destinés à relier électriquement ou connecter respectivement les régions de source 104, les régions de drain 108, et les grilles 116, des transistors à des moyens de polarisation respectifs de la région de source 104, de la grille 116, et de la région de drain 108. Selon une variante de l'un ou l'autre des exemples de procédé précédemment décrits, une étape de formation d'une fine couche intermédiaire sur la zone active, par exemple isolante, et en particulier sur les régions de source 104 et de drain 108, peut être prévue préalablement à la formation de la couche piézoélectrique 120 ou 220. Selon cette variante de procédé, on forme ensuite la couche piézoélectrique sur cette fine couche intermédiaire isolante et au dessus ou en regard d'au moins une portion de la région de source 104, ainsi que sur au moins une portion de la grille 116. La fine couche intermédiaire isolante peut être destinée à atténuer la contrainte mécanique exercée par la couche piézoélectrique. La fine couche isolante intermédiaire peut également servir de couche d'arrêt de gravure. Le procédé suivant l'invention n'est pas limité à la formation de structures classiques de transistors et peut comprendre, par exemple en remplacement de l'étape de réalisation de transistor(s) décrite en liaison avec la figure 3A, la réalisation d'au moins un transistor double grille, ou/et d'au moins un transistor de type dit FinFet tel que dans le document [1] (référencé plus haut) ou/et d'au moins un transistor dit trigate ou triple grille tel que dans le document [2] (référencé plus haut), et/ou d'au moins un transistor à grille dite enrobante tel que dans le document [3] (référencé plus haut), communément appelé transistor GAA (GAA pour gate all around selon la terminologie anglo-saxonne). Ensuite, des étapes de formation d'une couche piézoélectrique 120 ou 220, au-dessus d'au moins une portion de la région de source et d'au moins une portion de la grille d'un de ces transistors, puis de formation de plots conducteurs destinés à être reliés respectivement à des moyens de polarisation de la région de source et des moyens de polarisation de la couche piézoélectrique, et en contact respectivement, avec la grille et la couche piézoélectrique d'une part et avec la région de source et la couche piézoélectrique d'autre part, sont ensuite réalisés. Un autre exemple de procédé de réalisation (non représenté) met en oeuvre une formation sur un substrat d'au moins un premier transistor doté d'au moins une région de source et d'au moins une région de drain, ainsi que d'au moins une structure semi-conductrice, reliant la région de source et la région de drain, puis une réalisation d'au moins une couche piézoélectrique sur la structure semi-conductrice, puis une formation d'au moins une grille au dessus de la couche piézoélectrique. Selon une première possibilité, la grille peut être formée sur la couche piézoélectrique, de manière à être en contact avec cette couche piézoélectrique. Selon cette première possibilité, la couche piézoélectrique peut être formée sur une couche de diélectrique de grille. Selon une deuxième possibilité, la couche piézoélectrique peut être formée sur la structure semi- conductrice, de manière à être en contact avec la structure semi-conductrice destinée à former un canal. Selon cette deuxième possibilité, la couche piézoélectrique peut être formée préalablement au dépôt d'une couche de diélectrique de grille et d'une grille sur la couche diélectrique de grille. Selon une troisième possibilité, la couche piézoélectrique peut être réalisée sur la structure semi-conductrice. Une grille est ensuite formée sur la couche piézoélectrique. Selon cette troisième possibilité, la couche piézoélectrique peut jouer le rôle de diélectrique de grille. Selon une quatrième possibilité, la couche piézoélectrique est à base d'au moins un matériau semi- conducteur, et est formée la structure semiconductrice. Selon cette quatrième possibilité, la structure semiconductrice et la couche piézoélectrique sont destinées à former un canal pour ledit transistor. La figure 5 illustre une autre variante de dispositif mettant également en oeuvre des moyens de type piézoélectrique permettant d'appliquer une contrainte mécanique modulable sur la structure de canal 112 d'un transistor T4. La structure de canal peut être à base d'au moins un matériau semi- conducteur, par exemple à base d'au moins un matériau semiconducteur parmi les matériaux suivants: Si, Ge, SiGe, GaAs. Les moyens piézoélectriques comprennent notamment une couche piézoélectrique notée 320, de composition qui peut être semblable à celle des couches 120 ou 220, mais disposée de manière différente. Pour cette variante, la couche piézoélectrique 320 est située entre la grille 116 du transistor T4 et le diélectrique 113 de grille 116 de ce transistor. La couche piézoélectrique 320 peut être en contact à la fois avec la grille 116 et le diélectrique 113 de grille du transistor T4. La figure 6 illustre une autre variante de dispositif mettant également en oeuvre des moyens de type piézoélectrique permettant d'appliquer une contrainte mécanique modulable sur la structure de canal 112 d'un transistor T5. La structure de canal peut être à base d'au moins un matériau semi-conducteur, par exemple à base d'au moins un matériau semiconducteur parmi les matériaux suivants: Si, Ge, SiGe, GaAs. Les moyens piézoélectriques comprennent notamment une couche piézoélectrique notée 420, de composition qui peut être semblable à celle des couches 120 ou 220 ou 320, mais disposée de manière différente. Pour cette variante, la couche piézoélectrique 420 est située entre le diélectrique 133 de grille 116 du transistor T5 et le canal 112 de ce transistor. La couche piézoélectrique 420 peut être en contact à la fois avec le diélectrique 113 de grille et le canal 112 du transistor T5. La figure 7 illustre une autre variante de dispositif mettant également en oeuvre des moyens de type piézoélectrique permettant d'appliquer une contrainte mécanique modulable sur la structure de canal 112 d'un transistor T6. Ces moyens piézoélectriques comprennent notamment une couche piézoélectrique notée 520, de composition qui peut être semblable à celle des couches 120 ou 220 ou 320, ou 420, mais disposée de manière différente. Pour cette variante, la couche piézoélectrique 520 est située entre la grille 116 du transistor T6 et le canal 112 de ce transistor, et sert de diélectrique de grille 116. La couche piézoélectrique 520 peut être en contact à la fois avec la grille 116 et avec le canal 112 du transistor T6. La figure 8 illustre une autre variante de dispositif mettant également en oeuvre des moyens de type piézoélectrique permettant d'appliquer une contrainte mécanique modulable sur la structure de canal 112 d'un transistor T7. La structure de canal 112 peut être à base d'au moins un matériau semi-conducteur, par exemple à base d'au moins un matériau semiconducteur parmi les matériaux suivants: Si, Ge, SiGe, GaAs. Les moyens piézoélectrique comprennent notamment une couche piézoélectrique notée 620, de composition qui peut être différente de celle des couches 120 ou 220 ou 320, ou 420, et disposée par rapport au transistor T7, de manière différente des couches piézoélectriques 120, 220, 320, 420. Pour cette variante, la couche piézoélectrique 620 peut être à base d'un matériau 419 semi-conducteur et piézoélectrique tel que du AsGa. La couche piézoélectrique 620 peut être également située sous le diélectrique 113 de grille 116 du transistor T7 et appartenir au canal 112 de ce transistor. La couche piézoélectrique 720 peut être en contact avec le diélectrique 113 de grille 116 et appartenir au canal 112 du transistor T7. REVENDICATIONS 1. Dispositif microélectronique comprenant: - un substrat (100), au moins un premier transistor (T1,T2,T3) doté d'au moins une région de source (104,204,304), d'au moins une région de drain (108,208), d'au moins une structure formant au moins un canal (112,212,312) reliant la région de source et la région de drain, et d'au moins une grille (116,216,316), le dispositif comprenant en outre: des moyens (120,220) piézoélectriques, reposant sur au moins une portion de la grille (116,216,316) et au-dessus d'au moins une portion d'au moins une desdites région de source ou/et de drain, les moyens (120,220) piézoélectriques étant aptes à induire une contrainte mécanique ou plusieurs types de contraintes mécaniques différentes sur le canal du transistor (T1,T2,T3). 2. Dispositif microélectronique selon la revendication 1, lesdits moyens piézoélectriques comprenant au moins une couche (120,220) à base de matériau piézoélectrique au-dessus d'au moins une portion de la source (104,204) et sur au moins une portion de la grille (116,216,316) du transistor (T1,T2,T3). 3. Dispositif microélectronique selon la revendication 2, la couche (120, 220) à base de matériau piézoélectrique, et ladite portion de la source étant séparées par une fine couche isolante intermédiaire. 4. Dispositif microélectronique selon la revendication 2, la couche (120, 220) à base de matériau piézoélectrique, et ladite portion de la source étant en contact. 5. Dispositif microélectronique selon l'une des revendications 2 à 4, la couche (120,220) à base de matériau piézoélectrique recouvrant au moins partiellement au moins un flanc de la grille (116, 216, 316) . 6. Dispositif microélectronique selon la revendication 2 à 5, la couche (220) à base de matériau piézoélectrique étant dissymétrique par rapport à une normale (A) à un plan principal du substrat (100) passant par la grille (216). 7. Dispositif microélectronique selon l'une des revendications 1 à 6, comprenant en outre: au moins un premier plot de contact (142,242) en contact avec la région de source (104,204) et apte à être relié à des moyens de polarisation de la région de source, au moins un deuxième plot de contact (144,244) en contact avec la grille (116,216) et apte à être relié à des moyens de polarisation de la grille, le premier plot de contact (142,242) et le deuxième plot de contact (144,244) étant en contact avec les moyens piézoélectriques (120,220). 8. Dispositif microélectronique selon la revendication 7, comprenant en outre: au moins un troisième plot de contact (146,246), apte à être relié à des moyens de polarisation de la région de drain et disjoint de la couche piézoélectrique (120,220). 9. Dispositif microélectronique selon l'une des revendications 7 ou 8, comprenant en outre: - des moyens pour polariser la grille (116,216,316), - des moyens pour polariser la région de source (104,204,304), - des moyens pour polariser la région de drain (108,208,308), les moyens pour polariser la région de source et les moyens pour polariser la grille étant respectivement reliés électriquement à la couche piézoélectrique (120,220) par l'intermédiaire du premier plot de contact (142,242) et du deuxième plot de contact (146, 246). 10. Dispositif microélectronique selon l'une des revendications 1 à 9, dans lequel le premier transistor est un transistor PMOS, comprenant en outre: - au moins un deuxième transistor NMOS doté respectivement, d'au moins une région de source, d'au moins une région de drain formées dans des deuxièmes zones semi-conductrices du substrat, d'au moins une structure formant canal, reliant la région de source et la région de drain et d'au moins une grille reposant sur le canal, - des moyens de type piézoélectrique, reposant sur au moins une portion de la grille et au-dessus d'au moins une portion d'au moins une desdites deuxièmes zones semi-conductrices, aptes à induire un ou plusieurs types de contraintes mécaniques sur le canal du deuxième transistor. 11. Dispositif microélectronique comprenant: - un substrat (100), au moins un premier transistor (T1,T2,T3) doté d'au moins une région de source (104,204,304), d'au moins une région de drain (108,208), d'au moins une structure semi-conductrice formant au moins un canal (112,212, 312), reliant la région de source et la région de drain, et d'au moins une grille (116,216,316), le dispositif comprenant en outre: des moyens piézoélectriques situés sous la grille (116), entre la grille (116) et le substrat (100), les moyens piézoélectriques étant aptes à induire une contrainte mécanique ou plusieurs types de contraintes mécaniques différentes sur le canal du transistor (11,12,13) 12. Dispositif microélectronique selon la revendication 11, les moyens piézo-électriques comprenant au moins une couche (320) à base de matériau piézoélectrique entre la grille (116) et au moins une couche de diélectrique (113) de grille (116) reposant sur la structure de canal (112). 13. Dispositif microélectronique selon la revendication 11, les moyens piézo-électriques comprenant au moins une couche (420) à base de matériau piézoélectrique entre au moins une couche de diélectrique (113) de grille (116) et la structure de canal (112). 14. Dispositif microélectronique selon la revendication 11, les moyens piézo-électriques comprenant au moins une couche (520) à base de matériau piézoélectrique en contact avec la grille (116) et la structure de canal (112). 15. Dispositif microélectronique selon la revendication 11, les moyens piézo-électriques comprenant au moins une couche (320) à base de matériau piézoélectrique et semi-conducteur appartenant à la structure de canal (112). 16. Dispositif de mémoire volatile, comprenant un dispositif microélectronique selon l'une des revendications 1 à 15. 17. Procédé de réalisation d'un dispositif microélectronique comprenant les étapes de: a) formation sur un substrat d'au moins un premier transistor doté d'au moins une région de source, d'au moins une région de drain, ainsi que d'au moins une structure formant canal, reliant la région de source et la région de drain, et au moins une grille reposant sur le canal, b) formation d'une couche piézoélectrique au dessus d'au moins une portion desdites premières région de source et/ou de drain et sur au moins une portion de la grille du premier transistor. 18. Procédé de réalisation d'un dispositif microélectronique selon la revendication 17, comprenant en outre, après l'étape b), l'étape de: c) formation d'au moins un premier plot conducteur en contact avec la région de source et la couche piézoélectrique, et d'au moins un deuxième plot conducteur en contact avec la grille et avec la couche piézoélectrique. 19. Procédé de réalisation d'un dispositif microélectronique selon la revendication 17 ou 18, l'étape c) comprenant en outre: la formation d'au moins un troisième plot conducteur en contact avec la région de drain et disjoint de la couche piézoélectrique. 20. Procédé de réalisation d'un dispositif microélectronique comprenant les étapes de: a) formation sur un substrat d'au moins un premier transistor (T4,T5,T6,T7) doté d'au moins une région de source (104) et d'au moins une région de drain (108), ainsi que d'au moins une structure semi-conductrice (112), reliant la région de source et la région de drain, b) formation d'au moins une couche piézoélectrique (320,420,520,620) audessus et en regard de la structure semi-conductrice (112), c) formation d'au moins une grille (116) au-dessus et en regard de la couche piézoélectrique (320,420,520,620). 21. Procédé de réalisation d'un dispositif microélectronique selon la revendication 20, dans lequel la grille (116) est formée à l'étape c) sur la couche piézoélectrique (520, 320). 22. Procédé de réalisation d'un dispositif microélectronique selon la revendication 20 ou 21, dans lequel la couche piézoélectrique (420) est formée à l'étape b) sur la structure semi-conductrice. 25 23. Procédé de réalisation d'un dispositif microélectronique selon l'une des revendications 20 à 22, comprenant en outre: la formation d'au moins une couche de diélectrique (113) de grille préalablement à l'étape c). 24. Procédé de réalisation d'un dispositif microélectronique selon la revendication 20, dans lequel la couche piézoélectrique (620) est formée sur la structure semi-conductrice et à base d'au moins un matériau semiconducteur (419), la structure semi-conductrice (112) et la couche piézoélectrique (620) étant susceptibles de former un canal pour ledit transistor.