FR 2888014 A1 20070105 FR 0507050 A 20050701 PROCEDE ET APPAREIL DESTINES A LOCALISER LES DEFAUTS DE COLLAGE DANS LES CHAINES DE CELLULES AU MOYEN DE CHAINES DE TEST La présente invention concerne de façon générale le test de la présence de défauts dans les circuits numériques. Le test fonctionnel du fonctionnement des circuits numériques est généralement mis en oeuvre au moyen de chaînes de test (scan chains). Une chaîne de test se compose généralement d'une chaîne de verrous (ex. flip flops) qui sont couplés à l'entrée et à la sortie d'un circuit numérique. Pour tester un circuit numérique, une entrée de test constituée de valeurs connues, par exemple une chaîne prédéterminée de 'l' et de '0', est d'abord numérisée séquentiellement (ou chargée) dans une chaîne de test. Cette entrée de test est transférée depuis la chaîne de test dans le circuit numérique, et propagée à travers le circuit numérique. S'il existe un défaut dans le circuit numérique, un résultat incorrect sera détecté en sortie du circuit numérique. Des défauts courants dans les circuits numériques sont les défauts de collage par exemple à '0' ou à '1'. Un problème type associé aux chaînes de test est que des valeurs incorrectes peuvent être chargées dans une chaîne de test par exemple en raison d'un défaut dans un verrou associé à la chaîne de test. Ces valeurs incorrectes dans une chaîne de test peuvent dégrader les performances de test des circuits numériques. Il est donc nécessaire de disposer d'une technique améliorée permettant le test du fonctionnement correct ou non d'un montage de circuits numériques même si une chaîne de test comprend un ou plusieurs verrous défectueux. La présente invention répond à ce besoin. Sous un aspect général, la présente description décrit une structure de test de type chaîne de test (scan chain). Cette structure de test de type chaîne de test comprend une chaîne de cellules (cell chain), une première chaîne de test, et une seconde chaîne de test. La première chaîne de test est utilisable pour tester un montage de circuits numériques dans une première partie de la chaîne de cellules, et la seconde chaîne de test est utilisable pour tester un montage de circuits numériques dans une seconde partie de la chaîne de cellules. La première chaîne de test est en outre utilisable pour tester un montage de circuits numériques dans la seconde chaîne de test, et la seconde chaîne de test est utilisable pour tester un montage de circuits numériques dans la première chaîne de test. Des modes de réalisation particuliers peuvent comprendre une ou plusieurs des caractéristiques suivantes. La première chaîne de test peut en outre être utilisable pour tester un montage de circuits numériques dans la seconde partie de la chaîne de cellules, et la seconde chaîne de test est en outre utilisable pour tester un montage de circuits numériques dans la première partie de la chaîne de cellules. Le montage de circuits numériques dans la chaîne de cellules peut être un circuit numérique associé à un ou plusieurs microcontrôleurs, mémoires, logique, composants à fréquence radio (RF) ou détecteurs. La chaîne de cellules peut comprendre un multiplexeur pour commuter cette chaîne de cellules entre un mode de fonctionnement normal et un mode de test d'une chaîne de cellules. La première chaîne de test et la seconde chaîne de test peuvent chacune comprendre un multiplexeur pour commuter respectivement la première chaîne de test et la seconde chaîne de test entre le mode de test d'une chaîne de cellules et un mode de test d'une chaîne de test. Les tailles de la première chaîne de test et de la seconde chaîne de test peuvent être évolutives pour correspondre à un nombre total de circuits à tester dans la chaîne de cellules. Sous un autre aspect général, la présente description décrit un système de test. Ce système de test comprend une unité centrale et une mémoire couplée à cette unité centrale. La mémoire est utilisable pour stocker une ou plusieurs entrées de test d'une longueur prédéterminée. Le système de test comprend en outre une interface de test de type 'scan' couplée à une carte qui comprend une structure de test de type chaîne de test (scan chain). La structure de test de type chaîne de test comprend une chaîne de cellules (cell chain), une première chaîne de test, et une seconde chaîne de test. La première chaîne de test est utilisable pour tester un montage de circuits numériques dans une première partie de la chaîne de cellules, et la seconde chaîne de test est utilisable pour tester un montage de circuits numériques dans une seconde partie de la chaîne de cellules. La première chaîne de test est en outre utilisable pour tester un montage de circuits numériques dans la seconde chaîne de test, et la seconde chaîne de test est en outre utilisable pour tester un montage de circuits numériques dans la première chaîne de test. Chacune de la première chaîne de test et de la seconde chaîne de test est utilisable pour recevoir l'entrée de test à travers l'interface de test de type 'scan'. Des modes de réalisation particuliers peuvent comprendre une ou plusieurs des caractéristiques suivantes. La première chaîne de test est en outre utilisable pour tester un montage de circuits numériques dans la seconde partie de la chaîne de cellules, et la seconde chaîne de test est en outre utilisable pour tester un montage de circuits numériques dans la première partie de la chaîne de cellules. Le montage de circuits numériques dans la chaîne de cellules est un montage de circuits numériques associé à un ou plusieurs microcontrôleurs, mémoires, logique, composants à fréquence radio (RF) ou détecteurs. La chaîne de cellules comprend un multiplexeur pour commuter cette chaîne de cellules entre un mode de fonctionnement normal et un mode de test d'une chaîne de cellules. La première chaîne de test et la seconde chaîne de test comprennent chacune un multiplexeur pour commuter respectivement la première chaîne de test et la seconde chaîne de test entre le mode de test d'une chaîne de cellules et un mode de test d'une chaîne de test. Les tailles de la première chaîne de test et de la seconde chaîne de test sont évolutives pour correspondre à un nombre total de circuits à tester dans la chaîne de cellules. Sous un autre aspect général, la présente description décrit un procédé qui comprend la fourniture d'une chaîne de test, l'utilisation d'une première chaîne de test pour tester un montage de circuits numériques dans une première partie de la chaîne de cellules; et l'utilisation d'une seconde chaîne de test pour tester un montage de circuits numériques dans une seconde partie de la chaîne de cellules. La première chaîne de test est en outre utilisable pour tester un montage de circuits numériques dans la seconde chaîne de test, et la seconde chaîne de test est en outre utilisable pour tester un montage de circuits numériques dans la première chaîne de test. Des modes de réalisation particuliers peuvent comprendre une ou plusieurs des caractéristiques suivantes. Ce procédé peut comprendre en outre l'utilisation de la première chaîne de test pour tester un montage de circuits numériques dans la seconde partie de la chaîne de cellules, et l'utilisation de la seconde chaîne de test pour tester un montage de circuits numériques dans la première partie de la chaîne de cellules. L'utilisation de la première chaîne de test et l'utilisation de la seconde chaîne de test peuvent comprendre l'utilisation de la première et de la seconde chaînes de test pour tester un montage de circuits numériques associé à un ou plusieurs microcontrôleurs, mémoires, logique, composants à fréquence radio (RF), ou détecteurs. Ce procédé peut comprendre en outre la commutation de la chaîne de cellules entre un mode de fonctionnement normal et un mode de test d'une chaîne de cellules. Ce procédé peut comprendre en outre la commutation de la première chaîne de test et de la seconde chaîne de test entre le mode de test d'une chaîne de cellules et un mode de test d'une chaîne de test. Ce procédé peut comprendre en outre la définition des tailles de la première chaîne de test et de la seconde chaîne de test pour correspondre à un nombre total de circuits à tester dans la chaîne de cellules. Ces modes de réalisation peuvent présenter un ou plusieurs avantages. On dispose d'une technique de test basée sur une chaîne de test permettant de localiser facilement les défauts de collage dans les chaînes de cellules. Dans un mode de réalisation, est proposée une 2888014 6 technique de test basée sur une chaîne de test qui permet également de localiser rapidement les défauts de collage dans une chaîne de test. Dans ce mode de réalisation, même si une chaîne de test est défectueuse, les chaînes de cellules à l'intérieur d'un circuit numérique peuvent encore être testées pour déterminer si leur fonctionnement est ou non correct. Les détails d'un ou plusieurs modes de réalisation sont donnés dans les dessins annexés et la description qui suit. D'autres caractéristiques et avantages apparaîtront dans cette description et ces dessins, et à la lecture des revendications. La figure 1 est un schéma de principe d'une structure de test de type chaîne de test (scan chain). La figure 2 est un schéma d'un bloc testé et d'un bloc de test dans la structure de test de type chaîne de test de la figure 1. La figure 3 est un schéma de principe d'une structure de test de type chaîne de test. La figure 4 est un schéma de deux blocs testés et de deux blocs de test dans la structure de test de type chaîne de test de la figure 3. La figure 5 illustre un procédé de test du fonctionnement d'un circuit numérique. La figure 6 illustre un exemple de diagramme des temps de signaux de test dans la structure de test de type chaîne de test de la figure 3. La figure 7 illustre un exemple de résultat de test d'un circuit numérique utilisant la structure de test de 30 type chaîne de test de la figure 3. La figure 8 illustre l'emplacement des défauts dans une topologie de circuits correspondant à l'exemple de la figure 7. 2888014 7 La figure 9 illustre un exemple de diagramme des temps de signaux de test dans la structure de test de type chaîne de test de la figure 3. La figure 10 illustre un exemple de résultat de test 5 d'un circuit numérique utilisant la structure de test de type chaîne de test de la figure 3. La figure 11 illustre l'emplacement des défauts dans une topologie de circuits correspondant à l'exemple de la figure 10. La figure 12 illustre un exemple de diagramme des temps de signaux de test dans la structure de test de type chaîne de test de la figure 3. La figure 13 illustre un exemple de résultat de test d'un circuit numérique utilisant la structure de test de 15 type chaîne de test de la figure 3. La figure 14 illustre l'emplacement des défauts dans une topologie de circuits correspondant à l'exemple de la figure 13. Les mêmes symboles de référence dans les divers 20 dessins indiquent les mêmes éléments. La présente invention concerne de façon générale le test de la présence de défauts dans les circuits numériques. La description qui suit est présentée afin de permettre à un homme du métier détenant des compétences ordinaires de réaliser et d'utiliser l'invention, et est présentée dans le contexte d'une demande de brevet et de ses caractéristiques. Diverses modifications des modes de réalisation préférés et des principes et aspects génériques décrits ici apparaîtront aisément à l'homme du métier. La présente invention n'est donc pas destinée à être limitée aux modes de réalisation présentés, mais doit être perçue dans sa portée la plus large sans s'écarter des principes et aspects décrits ici. La figure 1 illustre un schéma de principe d'une structure de test de type chaîne de test 100. La structure de test de type chaîne de test 100 comprend une chaîne de cellules 102 et une chaîne de test 104. La chaîne de cellules 102 comprend les blocs testés 106A-106D. Bien que quatre blocs testés soient illustrés sur la figure 1 à titre d'exemples, la chaîne de cellules 102 peut contenir un nombre différent de blocs testés. En mode normal de fonctionnement, les entrées sont reçues par la chaîne de cellules 102 via une entrée de chaîne de cellules 110, et une sortie de chaîne de cellules 102 est obtenue via une sortie de chaîne de cellules 112. D'une façon générale, chaque bloc testé 106A-106D comprend un montage de circuits numériques (non illustré) utilisable pour être testé par une chaîne de test 104, comme décrit plus en détails plus bas. Ce montage de circuits numériques peut comprendre un montage de circuits associé à n'importe quel circuit numérique ex. microcontrôleurs, mémoires, logique, composants à fréquence radio (RF), et détecteurs. Dans un mode de réalisation, la chaîne de test 104 comprend des blocs de test 108A-108D qui correspondent chacun à des blocs testés 106A-106D c'est-à-dire que le nombre total de blocs de test dans la chaîne de test 104 peut être dimensionné de façon à correspondre au nombre total de blocs testés dans la chaîne de cellules 102. En mode de test, chaque bloc de test 108A-108D permet de vérifier le fonctionnement d'un bloc testé correspondant (ex. blocs testés 106A-106D), comme décrit plus en détails plus bas. Dans un mode de réalisation, une entrée de test est reçue séquentiellement par la chaîne de test 104 via une entrée de test 114, et les résultats d'un test sont extraits via une sortie de test 116 de la chaîne de test 104. Ces résultats de test peuvent être analysés par un utilisateur, ex. un concepteur de circuits, pour déterminer si le comportement de chaque bloc testé (ex. les blocs testés 106A-106D) est celui attendu. La figure 2 illustre un mode de réalisation de l'interconnexion entre le bloc testé 106A et le bloc de 10 test 108A. Dans un mode de réalisation, le bloc testé 106A comprend un multiplexeur 200 et un bloc logique 202. Le bloc logique 202 peut comprendre n'importe quel type de montage de circuits numériques. Par exemple, le bloc logique 202 peut comprendre une ou plusieurs cellules standard, structures de procédés, ou structures logiques. Le multiplexeur 200 permet de commuter entre le mode normal de fonctionnement et le mode de test via une entrée de commande CONTROL du bloc testé 106A. Par exemple, en mode normal de fonctionnement, le multiplexeur 200 est instruit de passer une valeur d'entrée via une entrée IN du bloc testé 106A, et une sortie du bloc logique 202 est transmise via une sortie OUT du bloc testé 106A. La sortie OUT du bloc testé 106A est couplée à une entrée du bloc testé suivant (ex. l'entrée IN du bloc testé 106B (non illustrée)). Dans un mode de réalisation, le bloc de test 108A comprend une bascule bistable (flip flop) de test 204. La bascule bistable de test 204 peut comprendre, par exemple, une bascule D, une bascule SR, une bascule JK, ou une bascule T. La bascule de test 204 est utilisable pour verrouiller une de deux valeurs d'entrée une valeur reçue d'une entrée INFF du bloc de test 108A ou une valeur reçue d'une sortie OUT du bloc testé 106A. Le bloc de test 108A comprend en outre une entrée TEST, une entrée d'horloge CLK, et une sortie SCAN_OUT. La sortie SCAN_OUT est couplée à une entrée du bloc testé suivant (ex. l'entrée INFF du bloc testé 108B (non illustrée)). Les blocs de test 106B-106D et les blocs testés 108B-108D peuvent respectivement être connectés d'une façon semblable à celle illustrée sur la figure 2. L'interconnexion entre les blocs testés 106A-106D et les blocs testés 108A-108D permet de détecter des défauts multiples tout au long de la chaîne de cellules 102 (figure 1). Plus précisément, en mode de test, la bascule bistable 204 reçoit une entrée de test via l'entrée INFF. Le multiplexeur 200 est instruit de passer l'entrée de test depuis la bascule 204 vers le bloc logique 202. Un résultat du bloc logique 202 est extrait par la bascule 204 via une entrée de boucle de retour FEEDBACK. Le résultat est alors extrait de la bascule 204 et observé via la sortie SCAN OUT. La figure 3 illustre un schéma de principe d'une structure de test de type chaîne de test 300. La structure 300 comprend une chaîne de cellules 302, une première chaîne de test 304 et une seconde chaîne de test 306. La chaîne de cellules 302 comprend les blocs testés 308A-308H, et comporte une chaîne de cellules 312 et une sortie de chaîne de cellules 314. La chaîne de test 304 comprend les blocs de test 310A-310D, et comporte une entrée de test INFF1 et une sortie de test SCAN OUT1. La chaîne de test 306 comprend les blocs de test 310E-310H, et comporte une entrée de test INFF2 et une sortie de test SCANOUT2. Comme décrit plus haut, chaque bloc de test (ex. les blocs de test 310A-310H) permet de vérifier le fonctionnement d'un bloc testé correspondant (ex. les blocs testés 308A-308H). Plus précisément, la chaîne de test 304 permet de vérifier une première partie d'une chaîne de cellules 302 (ex. les blocs testés 308A-308D), et la chaîne de test 306 permet de vérifier une seconde partie de la chaîne de cellules 302 (ex. les blocs testés 308E- 308H). Dans le mode de réalisation de la figure 3, la chaîne de test 306 est en outre utilisable pour vérifier le fonctionnement de la chaîne de test 304. De même, la chaîne de test 304 est utilisable pour vérifier le fonctionnement de la chaîne de test 306. Dans un mode de réalisation, si la chaîne de test 304 comprend un ou plusieurs blocs de test défectueux, le fonctionnement d'un ou plusieurs des blocs testés 308A-308D peut être vérifié via la chaîne de test 306. De même, si la chaîne de test 306 comprend un ou plusieurs blocs de test défectueux, le fonctionnement d'un ou plusieurs des blocs testés 308E-308H peut être vérifié via la chaîne de test 304. La figure 4 illustre un mode de réalisation de l'interconnexion entre le bloc testé 308A, le bloc de test 310A, le bloc de test 310H et le bloc testé 308H. Dans un mode de réalisation, le bloc testé 308A comprend un multiplexeur 400, un bloc logique 402, une entrée IN1 et une sortie OUT1. Le bloc logique 402 peut comprend n'importe quel type de montage de circuits numériques, comme décrit plus haut. Le multiplexeur 400 permet de commuter entre le mode normal de fonctionnement et le mode de test via une entrée de commande CONTROL du bloc testé 308A. La sortie OUT du bloc testé 308A est couplée à une entrée du bloc testé suivant (ex. l'entrée IN du bloc testé 308B (non illustrée)). 2888014 12 Dans un mode de réalisation, le bloc de test 310A comprend un multiplexeur 404 et une bascule bistable (flip flop) de test 406. Le multiplexeur 404 permet de commuter entre le mode de test d'une chaîne de cellules (c'est-à-dire le mode de test décrit plus haut) ou un mode de test d'une chaîne de test. Par exemple, en mode de test de chaîne de cellules, le multiplexeur 404 est instruit de passer une valeur d'entrée via une entrée INFF1 du bloc de test 310A, afin qu'elle soit transférée ensuite dans le bloc testé 308A. En mode de test de chaîne de test, le multiplexeur 404 est instruit de passer une valeur d'entrée depuis une sortie de la bascule 414 du bloc de test 310H. La bascule 406 est donc utilisable pour verrouiller l'une des trois valeurs d'entrée une valeur reçue via une entrée INFF1 du bloc de test 310A, une valeur reçue depuis une sortie OUT1 du bloc testé 308A, ou une valeur reçue depuis la sortie SCAN OUT2 du bloc de test 310H. Le bloc de test 310A comprend également une entrée TEST, une entrée d'horloge CLK, et une sortie SCAN OUT1. La sortie SCAN _OUT1 est couplée à une entrée du bloc testé suivant (ex. l'entrée INFF1 du bloc de test 310E (non illustrée)). Le bloc testé 308H comprend un multiplexeur 408, un bloc logique 410, une entrée INF2 et une sortie OUT2. Le bloc de test 310H comprend un multiplexeur 412, une bascule 414, une entrée de test INFF2 et une sortie de test SCAN OUT2. Le bloc testé 308H et le bloc de test 310H peuvent respectivement être interconnectés de la même façon que le bloc testé 308A et le bloc de test 310A. Sur les figures 3 et 4, d'une façon générale, les ensembles suivants de blocs de test et de blocs testés: [bloc testé 308B, bloc de test 310B, bloc de test 310G, et bloc testé 308G], [bloc testé 308C, bloc de test 310C, bloc de test 310F, et bloc testé 308F], et [bloc testé 308D, bloc de test 310D, bloc de test 310E, et bloc testé 308E] peuvent respectivement être interconnectés comme illustré sur la figure 4. L'interconnexion entre chaque ensemble de blocs de test et de blocs testés permet de détecter les défaut tout au long de la chaîne de cellules 302 et des chaînes de test 304-306, comme décrit plus en détails plus bas. La figure 5 illustre un procédé 500 pour tester le fonctionnement d'un circuit numérique (ex. la chaîne de cellules 302). Une ou plusieurs chaînes de test (ex. les chaînes de test 304-306) sont inutilisées avec une ou plusieurs valeurs de test correspondantes (étape 502). Ces valeurs de test sont transférées depuis la(ou les) chaîne(es) de test vers une chaîne à tester (étape 504). La chaîne à tester peut être une chaîne de cellules (ex. la chaîne de cellules 302) ou une chaîne de test (ex. la chaîne de test 306). Par exemple, dans un mode de réalisation, les valeurs de test sont transférées vers une première chaîne de test (ex. la chaîne de test 304) pour tester une seconde chaîne de test (ex. la chaîne de test 306). Le résultat (ou sortie) de la chaîne testée est extrait de la(ou des) chaîne(s) de test (étape 506). En analysant le résultat, les défauts détectés dans la chaîne testée peuvent être rapidement identifiés et localisés, comme décrit dans les exemples qui suivent. Test d'une chaîne de cellules En référence à la figure 3, un exemple de test d'une chaîne de cellules 302 va maintenant être décrit. Selon ce test, le bloc testé 308A et le bloc testé 308C sont défectueux, avec des défauts de collage à '0'. Chaque bascule de test dans les blocs testés 310A-310H est initialisée avec une valeur correspondante d'entrée de test. Dans ce cas, chaque bascule est initialisée avec une valeur de test de '1' (c'est-à-dire une valeur logique de '1'). Sur la figure 4, l'entrée INFF1 et l'entrée INFF2 sont donc mises à '1' lors de l'initialisation des chaînes de test 304306. En outre, l'entrée de contrôle CONTROL est mise à '0', l'entrée TEST est mise à '1' et l'entrée TESTFF est mise à '0'. Une fois chaque bascule initialisée avec une valeur d'entrée de test, cette valeur d'entrée de test est transférée d'une bascule donnée à un bloc testé correspondent. Dans un mode de réalisation, une période d'horloge est utilisée pour transférer la valeur d'entrée de test depuis une bascule de test et extraire un résultat (c'est-à-dire une sortie) depuis un bloc testé correspondant. Dans un mode de réalisation, durant cette période de transfert, l'entrée CONTROL est mise à '1', l'entrée TEST est mise à '0', et l'entrée TESTFF est mise à '0'. Donc, durant la période de transfert, chaque bloc logique dans la chaîne de cellules 302 reçoit les valeurs d'entrée de test depuis une bascule correspondante, et chaque bascule de test est configurée pour verrouiller une sortie d'un bloc logique correspondant. Dans un mode de réalisation, durant cette période d'extraction, l'entrée CONTROL est mise à '0', l'entrée TEST est mise à ' 1' , et l'entrée TESTFF est mise à ' 0' . Les résultats du test des blocs logiques à l'intérieur des blocs testés 308A-308D sont extraits de la chaîne de test 304 via la sortie SCAN OUT1, et les résultats du test des blocs logiques à l'intérieur des blocs testés 308E-308H sont extraits de la chaîne de test 306 via la sortie SCAN OUT2. 2888014 15 Sur la figure 6, est illustré un diagramme des temps 600 des entrées TEST, CONTROL, INFF1, INFF2 et CLK durant les périodes d'initialisation, de transfert et d'extraction pour le test d'une chaîne de cellules (dans un mode de réalisation). Sur la figure 7, sont illustrés des exemples de résultats de test 700, 702 de la chaîne de cellules 302. Si la chaîne de cellules 302 ne contenait aucun bloc logique défectueux, les sorties SCAN_OUT1 et SCANOUT2 apparaîtraient comme indiqué dans le résultat de test 700 c'est-à-dire que la valeur logique de '1' transférée dans chaque bloc logique apparaîtrait à une sortie du bloc logique correspondant. Toutefois, dans l'exemple ci-dessus, le bloc testé 308A et le bloc testé 308C sont collés à '0'. Un résultat de test basé sur cet exemple est illustré par le résultat de test 702. Comme indiqué, le bloc testé 308A et le bloc testé 308C ont chacun une valeur logique de '0', qui n'est pas le résultat attendu. La figure 8 illustre la topologie 800 de la structure de test de type chaîne de test 300 (figure 3), dans le silicium, le long des axes X, Y. Basés sur les résultats de test indiqués par SCAN_OUT1 et SCAN_OUT2 (dans le résultat de test 702 (figure 7)), les défauts dans le silicium sont faciles à localiser dans la topologie 800. Les parties hachurées dans la topologie de circuits 800 indiquent les emplacements où se trouve un bloc logique défectueux. Dans un mode de réalisation, un programme d'ordinateur est utilisé pour identifier les emplacements des défauts dans le silicium. Une fois les emplacements de défauts identifiés, les ingénieurs des procédés de fabrication, par exemple, peuvent modifier la topologie d'un circuit numérique donné afin d'éviter tous défauts. Test d'une chaîne de test Un exemple de test de la chaîne de test 306, illustrée sur la figure 3, va maintenant être décrit. Selon ce test, le bloc testé 310F et le bloc testé 310H sont défectueux, avec des défauts de collage à '0'. Chaque bascule de test dans les blocs testés 310A- 310D de la chaîne de test 304 est initialisée avec une valeur correspondante d'entrée de test. Dans ce cas, chaque bascule de test à l'intérieur des blocs de test 310A310D est initialisée avec une valeur de test de '1'. L'entrée INFF1 est mise à '1' durant l'initialisation de la chaîne de test 304. En outre, l'entrée de contrôle CONTROL est mise à '0', l'entrée TEST est mise à '1' et l'entrée TESTFF est mise à '0'. Une fois chaque bascule de test dans les blocs de test 310A-310D initialisée avec une valeur d'entrée de test, cette valeur d'entrée de test est transférée d'une bascule de test donnée dans les blocs de test 310A-310D à une bascule de test correspondante dans la chaîne de test 306. Dans un mode de réalisation, deux périodes d'horloge sont utilisées pour transférer la valeur d'entrée de test depuis une bascule de test (dans la chaîne de test) et extraire un résultat (c'est-à-dire une sortie) depuis une bascule de test correspondante (dans la chaîne de test testée). C'est à dire une période d'horloge pour le transfert, et une période d'horloge pour l'extraction du résultat. Dans un mode de réalisation, durant cette période de transfert, l'entrée CONTROL est mise à '1', l'entrée TEST est mise à '0', et l'entrée TESTFF est mise à '0'. Donc, durant la période de transfert, chaque 2888014 17 bascule de test dans la chaîne de test 306 reçoit les valeurs d'entrée de test depuis une bascule de test correspondante dans la chaîne de test 304, et chaque bascule de test dans la chaîne de test 304 est configurée pour verrouiller une sortie d'une bascule de test correspondante dans la chaîne de test 306. Dans un mode de réalisation, durant cette période d'extraction, l'entrée CONTROL est mise à '1', l'entrée TEST est mise à ' 1' , et l'entrée TESTFF est mise à ' 1' . Les résultats du test des bascules de test à l'intérieur des blocs de test 310E-310H sont extraits de la chaîne de test 304 via la sortie SCAN OUT1. Sur la figure 9, est illustré un diagramme des temps 900 des entrées TESTFF, INFF1, INFF2 et CLK, durant les périodes d'initialisation, de transfert et d'extraction, pour le test d'une chaîne de test (dans un mode de réalisation). Sur la figure 10, sont illustrés des exemples de résultats de test 1000, 1002 de la chaîne de test 306. Si la chaîne de test 306 ne contenait aucune bascule de test défectueuse, les sorties SCAN OUT1 et SCAN OUT2 apparaîtraient comme indiqué dans le résultat de test 1000 c'est-à-dire que la valeur logique de '1' transférée dans chaque bascule des blocs de test 310E- 310H apparaîtrait à une sortie de la bascule correspondante. Toutefois, dans l'exemple cidessus, le bloc de test 310F et le bloc de test 310H sont collés à 0'. Un résultat de test basé sur cet exemple est illustré par le résultat de test 1002. Comme indiqué, le bloc testé 310F et le bloc testé 310H ont chacun une valeur logique de '0', qui n'est pas le résultat attendu. La figure 11 illustre la topologie 1100 de la structure de test de type chaîne de test 300 (figure 3), 2888014 18 dans le silicium, le long des axes X, Y. Basés sur les résultats de test indiqués par SCAN_OUT1 (dans le résultat de test 1002 (figure 10)), les défauts dans le silicium sont localisables en se reportant à la topologie 1100. Les parties hachurées dans la topologie de circuits 1100 indiquent les emplacements où se trouve une bascule de test défectueuse (ex. dans le bloc de test 310F et le bloc de test 310H). Test d'une chaîne de cellules en présence d'une chaîne de test défectueuse En se reportant à la figure 3, un exemple de test d'une chaîne de cellules 302, en présence d'une chaîne de test 306 défectueuse, va maintenant être décrit. Selon ce test, le bloc testé 310F et le bloc testé 310H de la chaîne de test 306 sont défectueux, avec des défauts de collage à '0'. De plus, les blocs testés 308E-308G sont défectueux, avec des défauts de collage à '0'. Chaque bascule de test dans les blocs testés 310A-310D de la chaîne de test 304 est initialisée avec une valeur correspondante d'entrée de test. Dans ce cas, chaque bascule de test à l'intérieur des blocs de test 310A310D est initialisée avec une valeur de test de '1'. L'entrée INFF1 est mise à '1' durant l'initialisation de la chaîne de test 304. En outre, l'entrée de contrôle CONTROL est mise à '1', l'entrée TESTFF est mise à '0' et l'entrée TEST est mise à '1'. Une fois chaque bascule dans les blocs de test 310A- 310D initialisée avec une valeur d'entrée de test, cette valeur d'entrée de test est transférée d'une bascule donnée dans les blocs de test 310A-310D vers des blocs logiques dans les blocs testés 308E-308H de la chaîne de cellules 302. Dans un mode de réalisation, trois périodes d'horloge sont utilisées pour transférer la valeur d'entrée de test depuis une bascule de test (dans la chaîne de test 304) et extraire un résultat (c'est-à-dire une sortie) depuis un bloc logique correspondant (dans les blocs testés 308E- 308H). Plus précisément, une période d'horloge est utilisée pour transférer la valeur d'entrée de test depuis la chaîne de test 304 vers la chaîne de test 306 (l'entrée CONTROL est mise à '0', l'entrée TEST est mise à '1', et l'entrée TESTFF est mise à '1'). La seconde période d'horloge est utilisée pour tester des blocs logiques dans les blocs testés 308E-308H (l'entrée CONTROL est mise à '0', l'entrée TEST est mise à '0', et l'entrée TESTFF est mise à '1'. La troisième période d'horloge est utilisée pour la chaîne de test 304, afin d'extraire les résultats de test depuis la chaîne de test 306 (l'entrée CONTROL est mise à '0', l'entrée TEST est mise à '1' et l'entrée TESTFF est mise à '1'). Sur la figure 12, est illustré un diagramme des temps 1200 des entrées CONTROL, TESTFF, TEST, INFF1 et CLK, durant les périodes d'initialisation, de transfert et d'extraction, pour le test d'une chaîne de cellules en présence d'une chaîne de test défectueuse (dans un mode de réalisation). Sur la figure 13, sont présentés les résultats des exemples de test 1300, 1302 des blocs logiques à l'intérieur des blocs testés 308E-308H. Si les blocs logiques à l'intérieur des blocs testés 308E-308H ne contenaient aucun bloc logique défectueux, les sorties SCAN_OUT1 et SCAN_OUT2 apparaîtraient comme indiqué dans le résultat de test 1300 c'est-à-dire que la valeur logique de '1' transférée dans chaque bloc logique à 2888014 20 l'intérieur des blocs testés 308E-308H apparaîtrait à une sortie du bloc logique correspondant. Toutefois, dans l'exemple ci-dessus, les blocs testés 308-308G sont collés à '0'. Un résultat de test basé sur cet exemple est illustré par le résultat de test 1302. Comme indiqué, les blocs testés 308E, 308G ont chacun une valeur logique de '0', qui n'est pas le résultat attendu. De même, les blocs testés 308F, 308H ont une valeur logique de '0', qui n'est pas le résultat attendu. Toutefois, on sait que les blocs testés 308F, 308H ne peuvent être analysés correctement car on sait que les blocs de test 310F, 310H sont défectueux. La figure 14 illustre la topologie 1400 de la structure de test de type chaîne de test 300 (figure 3), dans le silicium, le long des axes X, Y. Basés sur les résultats de test indiqués par SCAN_OUT1 (dans le résultat de test 1302 (figure 13)), les défauts dans le silicium sont localisables dans la topologie 1400. Les parties hachurées dans la topologie de circuits 1400 indiquent les emplacements où se trouve une bascule défectueuse (ex. dans le bloc de test 310F, le bloc de test 310H, le bloc testé 308E et le bloc testé 308G). La figure 15 illustre un système de test 1500 qui peut être couplé à la structure de test de type chaîne de test 100 (figure 1) ou à la structure de test de type chaîne de test 300 (figure 3). Dans un mode de réalisation, le système de test 1500 comprend une mémoire 1502, une unité centrale 1504, une interface de test de type 'scan' 1506 et un bus 1508. Le système de test 1500 peut comprendre en outre des périphériques tels une imprimante 1510, un clavier 1512 et un écran 1514. Un utilisateur utilisant le système de test 1500 peut générer une ou plusieurs entrées de test d'une longueur prédéterminée pour tester un circuit numérique. Les entrées de test générées peuvent être stockées dans une mémoire 1502. D'une façon générale, les entrées de test sont envoyées à l'interface de test de type 'scan' 1506 via le bus 1508. L'interface de test de type 'scan' 1506 permet de coupler le système de test 1500 à une carte (non illustrée) qui contient une structure de test de type chaîne de test (ex. structure de test de type chaîne de test 300). Les résultats des tests exécutés sur les montages de circuits numériques à l'intérieur de la chaîne de test peuvent être visualisés par un utilisateur sur un écran 1514. Divers modes de réalisation pour le test du fonctionnement de circuits numériques viennent d'être décrits. Néanmoins, un homme du métier doté de compétences ordinaires reconnaîtra aisément que diverses modifications peuvent être effectuées dans ces modes de réalisation, et que toute variante doit respecter l'esprit et la portée de la présente invention. Par exemple, bien que les exemples de test décrits plus haut aient été mis en oeuvre pour localiser des défauts de collage à '0', d'autres types de défauts peuvent être détectés - ex. des défauts de collage à '1'. De ce fait, toutes sortes de modifications peuvent être effectuées par un homme du métier doté de compétences ordinaires, sans s'écarter de l'esprit et de la portée de l'invention définies dans les revendications qui suivent. REVENDICATIONS 1. Structure de type chaîne de test comprenant: une chaîne de cellules; une première chaîne de test pour le test d'un montage de circuits numériques dans une première partie 5 de la chaîne de cellules; et une seconde chaîne de test pour le test de montages de circuits numériques dans une seconde partie de la chaîne de cellules, dans laquelle la première chaîne de test est en outre utilisable pour tester un montage de circuits numériques dans la seconde chaîne de test et la seconde chaîne de test est en outre utilisable pour tester un montage de circuits numériques dans la première chaîne de test. 2. Structure de test de type chaîne de test selon la revendication 1, dans laquelle la première chaîne de test est en outre utilisable pour tester un montage de circuits numériques dans la seconde partie de la chaîne de cellules, et la seconde chaîne de test est en outre utilisable pour tester un montage de circuits numériques dans la première partie de la chaîne de cellules. 3. Structure de test de type chaîne de test selon la revendication 1, dans laquelle le montage de circuits numériques dans la chaîne de cellules est un montage de circuits numériques associé à un ou plusieurs microcontrôleurs, mémoires, logique, composants à fréquence radio (RF) ou détecteurs. 4. Structure de test de type chaîne de test selon la revendication 1, dans laquelle la chaîne de cellules comprend un multiplexeur pour commuter cette chaîne de cellules entre un mode de fonctionnement normal et un mode de test d'une chaîne de cellules. 5. Structure de test de type chaîne de test selon la revendication 4, dans laquelle la première chaîne de test et la seconde chaîne de test comprennent chacune un multiplexeur pour commuter respectivement la première chaîne de test et la seconde chaîne de test entre le mode de test de chaîne de cellules et un mode de test de chaîne de test. 6. Structure de test de type chaîne de test selon la revendication 1, dans laquelle la première chaîne de test et la seconde chaîne de test sont évolutives pour correspondre à un nombre total de circuits à tester à l'intérieur de la chaîne de cellules. 7. Système de test comprenant: une unité centrale; une mémoire couplée à l'unité centrale, cette mémoire étant utilisable pour stocker une ou plusieurs entrées de test d'une longueur prédéterminée; et une interface de test de type 'scan' couplée à une carte, dans laquelle la carte comprend une structure de type chaîne de test comprenant: une chaîne de cellules; une première chaîne de test pour le test d'un 30 montage de circuits numériques dans une première partie de la chaîne de cellules; et 2888014 24 une seconde chaîne de test pour le test d'un montage de circuits numériques dans une seconde partie de la chaîne de cellules, dans lequel la première chaîne de test est en outre utilisable pour tester un montage de circuits numériques dans la seconde chaîne de test, et la seconde chaîne de test est en outre utilisable pour tester un montage de circuits numériques dans la première chaîne de test, et chacune de la première chaîne de test et de la seconde chaîne de test est utilisable pour recevoir l'entrée de test via l'interface de test de type 'scan'. 8. Système de test selon la revendication 7, dans lequel la première chaîne de test est en outre utilisable pour tester un montage de circuits numériques dans la seconde partie de la chaîne de cellules, et la seconde chaîne de test est en outre utilisable pour tester un montage de circuits numériques dans la première partie de la chaîne de cellules. 9. Système de test selon la revendication 7, dans lequel le montage de circuits numériques dans la chaîne de cellules est un montage de circuits numériques associé à un ou plusieurs microcontrôleurs, mémoires, logique, composants à fréquence radio (RF) ou détecteurs. 10. Système de test selon la revendication 7, dans lequel la chaîne de cellules comprend un multiplexeur pour commuter cette chaîne de cellules entre un mode de fonctionnement normal et un mode de test d'une chaîne de cellules. 11. Système de test selon la revendication 10, dans 2888014 25 lequel la première chaîne de test et la seconde chaîne de test comprennent chacune un multiplexeur pour commuter respectivement la première chaîne de test et la seconde chaîne de test entre le mode de test de chaîne de cellules et un mode de test de chaîne de test. 12. Système de test selon la revendication 7, dans lequel les tailles de la première chaîne de test et la seconde chaîne de test sont évolutives pour correspondre à un nombre total de circuits à tester à l'intérieur de la chaîne de cellules. 13. Procédé de test du fonctionnement d'un circuit numérique, ce procédé comprenant: la fourniture d'une chaîne de cellules; l'utilisation d'une première chaîne de test pour le test d'un montage de circuits numériques dans une première partie de la chaîne de cellules; et l'utilisation d'une seconde chaîne de test pour le 20 test d'un montage de circuits numériques dans une seconde partie de la chaîne de cellules, dans lequel la première chaîne de test est en outre utilisable pour tester un montage de circuits numériques dans la seconde chaîne de test, et la seconde chaîne de test est en outre utilisable pour tester un montage de circuits numériques dans la première chaîne de test. 14. Procédé selon la revendication 13, comprenant en outre l'utilisation de la première chaîne de test pour tester un montage de circuits numériques dans la seconde partie de la chaîne de cellules, et l'utilisation de la seconde chaîne de test pour tester un montage de circuits numériques dans la première partie de la chaîne de cellules. 15. Procédé selon la revendication 13, dans lequel l'utilisation de la première chaîne de test et l'utilisation de la seconde chaîne de test peuvent comprendre l'utilisation de la première et de la seconde chaînes de test pour tester un montage de circuits numériques associé à un ou plusieurs microcontrôleurs, mémoires, logique, composants à fréquence radio (RF), ou détecteurs. 16. Procédé selon la revendication 13, comprenant en outre la commutation de la chaîne de cellules entre un mode de fonctionnement normal et un mode de test d'une chaîne de cellules. 17. Procédé selon la revendication 16, comprenant en outre la commutation de la première chaîne de test et de la seconde chaîne de test entre le mode de test d'une chaîne de cellules et le mode de test d'une chaîne de test. 18. Procédé selon la revendication 13, comprenant en outre la définition des tailles de la première chaîne de test et de la seconde chaîne de test pour correspondre à un nombre total de circuits à tester dans la chaîne de cellules.