FR 2891652 A1 20070406 FR 0510090 A 20051003 15 20 CELLULE DE MEMOIRE VIVE SRAM ASYMETRIQUE A SIX TRANSISTORS La présente invention concerne de façon générale les mémoires vives, notamment la structure de cellules de mémoire vive de type SRAM (static random-access memory) à grande vitesse de lecture. En particulier, l'invention concerne une cellule de mémoire vive à six transistors comprenant une paire de lignes de bits complémentaires, un circuit bistable comprenant des première et deuxième bornes de lecture/écriture complémentaires; et comprenant des premier et deuxième noeuds de stockage respectifs, le premier noeud de stockage étant constitué d'un premier transistor nMos et d'un premier transistor pMos; le deuxième noeud de stockage étant constitué d'un deuxième transistor nMos et d'un deuxième transistor pMos, - un premier transistor interrupteur connecté entre la première borne et l'une des lignes de la paire de lignes de bits, un deuxième transistor interrupteur connecté entre la deuxième borne et l'autre ligne de la paire de lignes de bits. Une telle cellule de mémoire vive SRAM est bien connue de l'homme du métier, notamment par l'exemple qu'en donne le brevet US6519176 qui décrit l'utilisation d'un circuit bistable symétrique dans une cellule mémoire SRAM. Pour obtenir un courant de lecture important et, par conséquent, une amélioration du temps d'accès à la ligne de bit à 1, les transistors interrupteurs ont des tensions de seuil différentes. A cet effet, la tension de seuil du transistor interrupteur reliant la borne du bistable à la ligne de bit à 1 est inférieure à celle de l'autre transistor interrupteur reliant l'autre borne du bistable à la ligne de bit à O. L'évolution des marchés et des techniques nécessite des matériels toujours plus rapides, plus puissants. La présente invention a donc pour but d'améliorer encore le temps d'accès à la ligne de bit à 1. A cette fin, la cellule de l'invention, par ailleurs conforme à la définition générique qu'en donne le préambule ci-dessus, est essentiellement caractérisée en ce que les premier et deuxième transistors nMos du circuit bistable ont des première et deuxième tensions de seuil dont la première est supérieure à la deuxième, créant une asymétrie du circuit bistable. Grâce à cet agencement, la ligne de bit à 1 se décharge à travers deux transistors à faible tension de seuil montés en série, ce qui augmente la vitesse d'accès lecture/écriture à la cellule mémoire. Un autre avantage de cet agencement réside en ce que l'état initial est garanti. L'avantage tiré de ce fait est un état connu du contenu de la mémoire après la mise sous tension, évitant une séquence de mise à Zéro par exemple, avant de démarrer une application. Cette configuration asymétrique de cellule mémoire augmente la vitesse d'accès à la cellule mais augmente en même temps le courant de fuite. L'augmentation du courant de fuite contribue à l'augmentation de la consommation statique totale du circuit, mais uniquement lorsque le point mémoire de la borne de lecture / écriture contient la valeur opposée à celle de son état initial. L'invention trouve donc un compromis entre l'augmentation de la vitesse de lecture/écriture et l'augmentation de la consommation statique. Dans le mode de réalisation préféré de l'invention, les premier et deuxième transistors interrupteurs ont des première et deuxième tensions de seuil respectives dont la première est supérieure à la deuxième; et, plus particulièrement, le deuxième transistor interrupteur et le deuxième transistor nMos ont la même tension de seuil. Plusieurs méthodes sont connues pour obtenir des différences de tension de seuil entre transistors. De préférence, les différences de tension de seuil des transistors résultent de différentes implantations ioniques par différents niveaux de masquage. Les contraintes techniques actuelles de fabrication imposent, pour deux transistors adjacents, d'avoir la même tension de seuil. 2891652 4 Ainsi, sur le plan topographique, le premier transistor interrupteur et le premier transistor nMos du bistable sont montés en série sur un premier côté de la cellule de mémoire vive, et le deuxième transistor interrupteur et le deuxième transistor nMos du bistable sont montés en série sur un deuxième côté, opposé au premier côté, de la cellule de mémoire vive. De préférence, le deuxième transistor interrupteur et le deuxième transistor nMos du bistable montés en série sur le deuxième côté de la cellule de mémoire vive sont adjacents. De même, le premier transistor interrupteur et le premier transistor nMos du bistable montés en série sur le premier côté de la cellule de mémoire vive sont, de préférence, adjacents. Par ailleurs, les grilles des transistors interrupteurs sont avantageusement connectées à une même ligne de sélection de mot. Enfin, selon une autre caractéristique de l'invention, une pluralité de cellules de mémoire vive ainsi décrites peuvent être assemblées en matrice. D'autres caractéristiques et avantages de la présente invention apparaîtront plus clairement à la lecture de la description suivante donnée à titre d'exemple illustratif et non limitatif et faite en référence aux figures annexées dans lesquelles: - la figure 1 est une représentation d'une cellule mémoire selon l'invention - la figure 2 est une vue de dessus d'une cellule mémoire selon l'invention en technologie 45nm, à titre indicatif mais non limitatif à cette génération technologique. La figure 1 illustre une cellule de mémoire vive comprenant une paire de lignes BL, BL de bits complémentaires, et un circuit bistable. Le circuit bistable comprend deux bornes 20, 21 de lecture/écriture complémentaires; et deux noeuds de stockage 15 à 18. Le premier noeud de stockage est constitué d'un premier transistor nMos 16 et d'un premier transistor pMos 15 dont les grilles sont connectées entre elles et à la deuxième borne 21 de lecture/écriture. Le deuxième noeud de stockage est constitué d'un deuxième transistor nMos 18 et d'un deuxième transistor pMos 17 dont les grilles sont connectées entre elles et à la première borne 20 de lecture/écriture. Un premier transistor interrupteur 22 est connecté entre la première borne 20 et l'une des lignes BL de la paire de lignes de bits. Un deuxième transistor interrupteur 23 est connecté entre la deuxième borne 21 et l'autre ligne BL de la paire de lignes de bits. L'alimentation est amenée au circuit bistable par l'intermédiaire les lignes 12 et 13, typiquement la ligne 12 étant à potentiel positif et la ligne 13 à la masse. Les deux transistors pMos 15 et 17 du bistable sont agencés de sorte que leur drain soit raccordé à la ligne de source d'alimentation 12. Selon une caractéristique de l'invention, les premier 16 et deuxième 18 transistors nMos du circuit bistable ont des première et deuxième tensions de seuil dont la première est supérieure à la deuxième. Selon une autre caractéristique de l'invention, les premier 22 et deuxième 23 transistors interrupteurs ont des première et deuxième tensions de seuil respectives dont la première est supérieure à la deuxième. Le deuxième transistor interrupteur 23 et le deuxième transistor nMos 18 ont, de préférence, la même tension de seuil et notamment une tension de seuil plutôt faible. Le premier transistor interrupteur 22 et le premier transistor nMos 16 ont, de préférence, la même tension de seuil et notamment une tension de seuil plutôt élevée. Les dispersions des tensions de seuil des 30 transistors à tension de seuil élevée (HVT) et des transistors à tension de seuil faible (LVT) sont telles que min(HVT) > max(LVT); par exemple HVT=0,6V+/-1096 (min=0,54V) et LVT=0,4V+/-1096 (max=0,44V). Comme le montre la figure 2, le premier transistor interrupteur 22 et le premier transistor nMos 16 du bistable sont avantageusement montés en série sur un premier côté de la cellule de mémoire vive, et le deuxième transistor interrupteur 23 et le deuxième transistor nMos 18 du bistable sont montés en série sur un deuxième côté, opposé au premier côté, de la cellule de mémoire vive. Le deuxième transistor interrupteur 23 et le deuxième transistor nMos 18 du bistable montés en série sur le deuxième côté de la cellule de mémoire vive sont, de préférence, adjacents. De même, le premier transistor interrupteur 22 et le premier transistor nMos 16 du bistable montés en série sur le premier côté de la cellule de mémoire vive sont, de préférence, adjacents. La grille 24 du transistor interrupteur 22 est connectée à la grille 25 du transistor interrupteur 23 de préférence par l'intermédiaire d'une même ligne de sélection de mot WL. Une même ligne de sélection de mot commande ainsi la lecture / écriture vers les lignes de bits de la cellule ainsi sélectionnée. Les différences de tension de seuil des transistors résultent de différentes implantations ioniques. L'asymétrie des tensions de seuil par implantations ioniques est rendue possible, pour un dessin de cellule rectangulaire, par l'existence d'une alternance - d'un caisson P (PWELL) à gauche avec des transistors nMos à haute tension de seuil (HVT), - d'un caisson N (NWELL) au milieu avec des transistors pMos à haute tension de seuil (HVT), - d'un caisson P (PWELL) à droite avec des transistors nMos à faible tension de seuil (LVT). Cette asymétrie est valable pour toutes les technologies, même les plus fines, à savoir par exemple en technologie 45nm, des dimensions de cellule rectangulaire de 0.73 m par 0.34 m comme le montre la figure 2. Une pluralité de cellules de mémoire vive telles 15 que décrites précédemment peut être assemblée de sorte à constituer une matrice. Lors de la mise sous tension, la cellule mémoire prend une valeur initiale. Sans asymétrie, la valeur initiale est aléatoire, avec une même probabilité d'avoir 0 ou 1 aux bornes de lecture/écriture. En présence d'une asymétrie, en l'occurrence une différence de tension de seuil entre les deux transistors nMos des deux noeuds de stockage du circuit bistable, la valeur initiale est garantie. En effet, le potentiel des deux noeuds de stockage suit la montée de l'alimentation, jusqu'à ce que le transistor nMos qui a la tension de seuil la plus faible devienne conducteur; il y a alors un basculement irréversible d'un côté: la valeur "0" sur le drain du transistor à faible tension de seuil. 20 Revendications 1. Cellule de mémoire vive comprenant: une paire de lignes de bits complémentaires, un circuit bistable comprenant des première (20) et deuxième (21) bornes de lecture/écriture complémentaires; et comprenant des premier (15, 16) et deuxième {17, 18) n uds de stockage respectifs, le premier noeud de stockage étant constitué d'un premier transistor nMos {16) et d'un premier transistor pMos {15) ; le deuxième n ud de stockage étant constitué d'un deuxième transistor nMos (18) et d'un deuxième transistor pMos (17), un premier transistor interrupteur (22) connecté entre la première borne (20) et l'une des lignes de la paire de lignes de bits (BL), un deuxième transistor interrupteur (23) connecté entre la deuxième borne (21) et l'autre ligne de la paire de lignes de bits (BL), caractérisée en ce les premier et deuxième transistors nMos (16, 18) du circuit bistable ont des première et deuxième tensions de seuil dont la première est supérieure à la deuxième. 2. Cellule de mémoire vive selon la revendication 1, caractérisée en ce que les premier (22) et deuxième (23) transistors interrupteurs ont des première et deuxième tensions de seuil respectives dont la première est supérieure à la deuxième. 3. Cellule de mémoire vive selon l'une quelconque des revendications précédentes, caractérisée en ce que le deuxième transistor interrupteur (23) et le deuxième transistor nMos (18) ont la même tension de seuil. 4. Cellule de mémoire vive selon l'une quelconque des revendications précédentes, caractérisée en ce que le premier transistor interrupteur (22) et le premier transistor nMos (16) ont la même tension de seuil. 5. Cellule de mémoire vive selon l'une quelconque des revendications précédentes, caractérisée en ce que le premier transistor interrupteur (22) et le premier transistor nMos (16) du bistable sont montés en série sur un premier côté de la cellule de mémoire vive, et en ce que le deuxième transistor interrupteur (23) et le deuxième transistor nMos (18) du bistable sont montés en série sur un deuxième côté, opposé au premier côté, de la cellule de mémoire vive. 6. Cellule de mémoire vive selon la revendication 5, caractérisée en ce que le deuxième transistor interrupteur {23) et le deuxième transistor nMos (18) du bistable montés en série sur le deuxième côté de la cellule de mémoire vive sont adjacents. 7. Cellule de mémoire vive selon l'une quelconque des revendications 5 ou 6, caractérisée en ce que le premier transistor interrupteur (22) et le premier transistor nMos (16) du bistable montés en série sur le premier côté de la cellule de mémoire vive sont adjacents. 8. Cellule de mémoire vive selon l'une quelconque des revendications précédentes, caractérisée en ce que les différences de tension de seuil des transistors résultent de différentes implantations ioniques. 9. Cellule de mémoire vive selon l'une quelconque des revendications précédentes, caractérisée en ce que les grilles (24, 25) des transistors interrupteurs (22, 23) sont connectées à une même ligne (WL) de sélection de mot. 10. Matrice de cellules mémoire caractérisée en 30 ce qu'elle comprend une pluralité de cellules de mémoire vive selon l'une quelconque des revendications précédentes.