FR 2885727 A1 20061117 FR 0504870 A 20050513 PLAN DE MEMOIRE MORTE A LIGNES DE BIT TORSADEES La présente invention concerne un plan de mémoire morte, ou ROM (pour Read Only Memory en anglais) à lignes de bits torsadées. De façon connue, une cellule de mémoire morte comprend un unique transistor MOS ( Meta) Oxide Semiconductor ). Du fait de celte structure très simple, un plan de mémoire morte peut théoriquement présénter un niveau d'intégration très élevé. Mais des interactions électromagnétiques apparaissent entre certaines lignes de bit du plan de mémoire morte, lorsque ces lignes deviennent trop rapprochées les unes des autres. Une valeur binaire stockée dans une cellule peut alors être lue de façon erronée au moye-I d'une ligne de bit reliant cette cellule, à cause des interactions entre cette ligne et d'autres lignes de bit situées à proximité. Le niveau d'intégration d'un plan de mémoire morte est alors limité par les interactions entre les lignes de bit. Divers perfectionnements sont déjà utilisés pour cominer un niveau d'intégration élevé du plan de mémoire morte et une bonne s âreté de lecture 15 de l'information stockée. Parmi ces perfectionnements, on peut citer l'appariement des lignes de bit au sein du plan de mémoire morte. La valeur binaire stockée dans chaque cellule est alors lue de façon différentielle: le signal de lecture qui est détecté sur la ligne de bit qui relie la cellule dans laquelle la valeur binaire est lue est comparé à un niveau de référence de signal fourni par la ligne de bit qui appartient à la même paire que la ligne de bit de lecture. Pour cela, les deux lignes de bit d'une même paire sont connectées à de:; entrées d'un amplificateur différentiel disposé en sortie du plan de mémoire. Ainsi, chaque ligne de bit sert aussi de référence interne au plan mémoire, lors d'une lecture effectuée au moyen de la ligne de bit avec laquelle elle est appariée. Mais une telle méthode ne procure une sûreté de lecture suffisante que s les deux lignes de bit d'une même paire sont disposées de façon identique ou symétrique au sein du plan de mémoire. Pour cela, certains plans de mémoire morte sont divisés en deux 30 portions symétriques l'une de l'autre, et les lignes de bit d'u le même paire appartiennent respectivement à l'une et l'autre des deux portions. Une telle configuration de plan de mémoire morte est dite ouverte ( open en anglais). L'interface de sortie du plan et les amplificateurs différentiels de lecture sont alors situés entre les deux portions du plan, de façon à être connectés en entrée aux lignes de bit de chaque paire issues respectivement des deux portions de plan. Mais, la connexion de l'interface de sortie à des circuits externes au plan de mémoire, auxquels sont destinées les valeurs lues, est difficile en raison de l'encombrement provoqué par les deux portions du plan de chaque côté de l'interface. Une seconde configuration d'un plan de mémoire morte à lecture différentielle a été alors proposée, qui ne présente pas l'encombrement précédent autour de l'interface de sortie. Cette seconde configuration est dite repliée (ou folded en anglais). Chacune des deux portions de plan est insérée dans l'autre portion, en alternant les rangées de cellules de mémoire morte de chaque portion sur une partie commune de substrat. Mais dans ce cas, la disposition des lignes de mot associées respectivement aux rangées de cellules, au dessus de la surface du substrat, nécessite de prévoir des intervalles d'espacement entre les cellules. Il en résulte alors un accroissement de 25% de la surface du plan de mémoire morte, qui limite le niveau d'intégration. Pour éviter cet accroissement de la surface du plan de mémoire morte, une troisième configuration a été proposée, selon laquelle les lignes de bit sont réparties dans deux niveaux de métallisation superposés au dessus de la surface du substrat. Le plan de mémoire morte est alors divisé en segments de matrice de cellules, selon la direction des lignes de bit. A l'intérieur de chaque segment, les cellules sont reliées à la ligne de bit située dans le niveau de métallisation inférieur, c'est-à-dire le niveau de métallisation le plus proche de la surface du substrat. Entre deux segments de matrice successifs, les lignes de bit sont échangées entre les deux niveaux. Bien que cette troisième configuration d'un plan de mémoire morte soit aussi du type à lecture différentielle, la sûreté de lecture obtenue redevient insuffisante lorsque le niveau d'intégration est augmenté. En effet, il a été observé qu'à l'intérieur de chaque segment de matrice, une ligne de bit déterminée interagit avec une autre ligne de bit lorsque les deux lignes de bit ont des portions respectives adjacentes entre elles dans un même niveau de métallisation. Autrement dit, le signal de lecture détecté sur une ligne de bit peut être altéré par l'état électrique de certaines des autres lignes de bit du plan de mémoire morte. Enfin, le document US 6,657,880 décrit un plan de mémoire statique à accès aléatoire, ou SRAM, dans lequel les lignes de bit sont décalées entre deux segments successifs du plan de mémoire. Ces décalages sont soit parallèles au plan de mémoire, selon la direction des lignes de mot, soit perpendiculaires au plan de mémoire. Une ligne de bit décalée perpendiculairement au plan de mémoire est transférée entre deux niveaux de métallisation différents. Une telle disposition des lignes de bit 1;st adaptée pour un plan de mémoire SRAM, dont chaque cellule de mémoire comprend six transistors. Mais elle ne convient pas pour un plan de mémoie morte (ROM), dont chaque cellule est beaucoup plus petite puisqu'elle ne comprend qu'un transistor unique. Un but de la présente invention est donc de permettre un niveau d'intégration maximal d'un plan de mémoire morte tout en garantissant une sûreté de lecture suffisante. Pour cela, l'invention propose un plan de mémoire morte comprenant une matrice de cellules de mémoire morte réparties en rangée: et en colonnes, les cellules d'une même rangée étant connectées à une ligne de mot dédiée à cette rangée. La matrice est divisée en segments comprenant chacun un nombre déterminé de rangées successives. Le plan de mémoire comprend en outre deux niveaux de métallisation respectivement inférieur et supérieur, superposés au dessus de la matrice des cellules. Deux lignes de bit sont disposées au dessus de chaque cellule respectivement dans les deux niveaux, et sont orientées sensiblement parallèlement à la direction des colonnes. Les lignes de bit du plan de mémoire sont appariées de sorte qu'un signal de lecture d'une valeur binaire stockée dans une cellule reliée à une ligne de bit appartenant à une paire est détecté par comparaison avec un niveau de référence de signal fourni par l'autre ligne de bit de la même paire. Certaines lignes de bit sont en outre réparties par ensembles de quai:re lignes de bit superposées deux à deux dans les niveaux de métallisation inférieur et supérieur au dessus de deux colonnes de cellules dans un premier segment de la matrice, de sorte que la disposition des lignes de bit d'un au moins de ces ensembles dans un second segment de matrice adjacent au premier segment correspond à une permutation circulaire desdites lignes de bit par rapport à la disposition dans le premier segment de la matrice. Au moins une ligne de bit dudit ensemble passe d'un niveau de métallisation à l'autre entre les premier et second segments de matrice, et au moins une ligne de bit dudit ensemble est située au dessus de deux colonnes différentes dans les premier et second segments de matrice. Dans un plan de mémoire morte selon l'invention, un ligne de bit du plan est utilisée pour délivrer un niveau de référence de signal lors de la détection d'un signal de lecture d'une valeur binaire sur une autre ligne de bit. Autrement dit, le plan de mémoire est du type à détection différentielle d'un signal de lecture. Il procure donc une sûreté élevée de lectL re des données stockées. Etant donné que, dans un plan de mémoire selon 'invention, deux portions de lignes de bit sont superposées au dessus de chaque cellule de mémoire, la disposition des lignes de bit au dessus de la matrice des cellules peut présenter une densité élevée. Cette disposition est compatible avec un plan de mémoire dont les cellules ont des dimensions très réduites, telles que, par exemple, des cellules de mémoire morte à un seul transi;; tor. Elle permet aussi de réaliser un plan de mémoire qui présente un niveau d'intégration très élevé. Certaines lignes de bit sont décalées parallèlement aux rangées de cellules, entre deux segments successifs de la matrice, et d'autres lignes de bit sont transférées d'un niveau de métallisation à l'autre, entre les deux mêmes segments de matrice. Les lignes de bit qui sont adjacentes entre elles varient donc d'un segment de matrice à l'autre. Il en résulte qu'une ligne de bit déterminée est adjacente avec des portions respectives d'un nombre supérieur d'autres lignes de bit, sur toute la longueur du plan de mémoire parallèlement aux colonnes. Elle subit alors des interactions avec chacune de celles-ci, qui dépendent de leurs états électriques respectifs. Par effet de moyenne, l'interaction résultante subie par une ligne de bit déterminée I:st sensiblement constante et identique pour toutes les lignes de bit du plan. L'effet de ces interactions sur un signal de lecture transmis par une ligne de bit déterminée est alors supprimé efficacement lors de la détection différentielle du signal. La sûreté de lecture d'une donnée stockée dans un plan selon l'invention est donc particulièrement élevée. En outre, grâce à l'utilisation de deux niveaux de métallisation pour disposer les lignes de bits au dessus des cellules de mémoire morte, une interface de sortie du plan de mémoire peut être facilement disposée sur un côté de celui-ci. En effet, un dégagement suffisant existe alois sur le côté de l'interface de sortie opposé à la matrice des cellules de mémoire, pour connecter des sorties de l'interface à des circuits externes auxquels sont destinées les données lues. Enfin, aucun intervalle additionnel de séparation n'est nécessaire entre les cellules pour disposer les lignes de mot. L'agencement des cellules dans la matrice peut donc être effectué avec une densité maximale, ce qui permet d'augmenter encore le niveau d'intégration du plan de mémoire morte. Certains perfectionnements de l'invention permettent d'accroître encore la sûreté de lecture des données stockées dans le plan de mémoire morte. D'autres perfectionnements permettent de simplifier la conception et la réalisation du plan de mémoire. Parmi tous ces perfectionnements de l'invention, on peut citer les suivants: - les deux colonnes au dessus desquelles sont situées les lignes de bit d'un même ensemble dans un segment de la matrice sont adjacentes; - les quatre lignes de bit de chaque ensemble sont situées au dessus de deux colonnes de la matrice dédiées audit ensemble sur toute une longueur de ladite matrice parallèlement aux colonnes; - chaque ensemble de quatre lignes de bit comprend deux paires de lignes de bit appariées deux à deux pour la détection d'un signal de lecture par comparaison avec un niveau de référence de signal; - pour chaque ensemble de quatre lignes de bit, deux lignes de bit dudit ensemble appariées entre elles pour la détection d'un signal de lecture sont situées au dessus de colonnes différentes de la matrice et dans des niveaux de métallisation différents, dans chaque segment de la matrice; - le plan de mémoire morte peut comprendre un premier type d'ensembles de quatre lignes de bit, pour lesquels la disposition des quatre lignes de bit d'un même ensemble dans un premier segment quelconque de la matrice est obtenue par une même première permutation circulaire à partir de la disposition de ces lignes de bit dans le segment de matrice précédant juste ledit premier segment, selon la direction des colonnes dans un sens déterminé ; - le plan de mémoire morte peut comprendre un second type d'ensembles de quatre lignes de bit, pour lesquels la disposition des quatre lignes de bit d'un même ensemble dans un premier segment quelconque de la matrice est obtenue trois fois sur quatre par une même seconde permutation circulaire, et une fois sur quatre par une permutation inverse de ladite seconde permutation circulaire, à partir de la disposition de ces lignes de bit dans le segment de matrice précédant juste ledit premier segment, selon la direction des colonnes dans le sens déterminé ; - enfin, le plan de mémoire morte peut comprendre des ensembles de quatre lignes de bit du premier type décrit ci-dessus et des ensembles de quatre lignes de bit du second type, intercalés un à un selon la direction des rangées de la matrice. D'autres particularités et avantages de la pré:sente invention apparaîtront dans la description ci-après d'exemples de réalisation non limitatifs, en référence aux dessins annexés, dans lesquels: - la figure 1 est une vue en perspective d'un circuit intégré comprenant un plan de mémoire morte auquel est appliquée l'invention; - les figures 2a et 2b sont deux diagrammes illustrant dés décalages de lignes de bit dans un plan de mémoire morte selon la figure 1, conformément à un premier mode de réalisation de l'invention; - les figures 3a et 3b illustrent des transitions entre des segments successifs de matrice d'un plan de mémoire morte selor, les figures 2a et 2b; - les figures 4a et 4b illustrent des transitions entre des segments de matrice d'un plan de mémoire morte selon un second mode de réalisation de l'invention; et - la figure 5 illustre une alternative de mise en oeuvre de l'invention. La figure 1 représente un plan de mémoire morte auquel s'applique l'invention. Des cellules 10 de mémoire morte sont réparties selon une matrice MO à la surface d'un substrat semiconducteur de circuit intégré 1000. Chaque cellule 10 possède une structure connue de l'Homme du métier: elle comprend un transistor MOS, non représenté, qui est porté par la surface du substrat 1000 et connecté par sa source à une borne de masse du plan de mémoire. Les cellules 10 sont agencées en rangées référencées RO, R1, R2,..., et en colonnes référencées CO, Cl, C2,..., respectivement parallèles à deux directions R et C sensiblement perpendiculaires entre elles. Dans la suite, i désigne un numéro de colonne de la matrice MO, et j désigne un numéro de rangée. Chaque transistor d'une cellule 10 de la rangée j possède une grille connectée à une ligne de mot référencée WLj. La ligne de mot WLj peut être réalisée dans le niveau des grilles des transistors, sous forme de liaisons continues entre les grilles des transistors des cellules appartenant à la rangée jÉ En outre, deux niveaux de métallisation, respectivement inférieur et supérieur, sont disposés au dessus du substrat 1000 selon la direction N, perpendiculaire à la surface du substrat 1000. Le niveau de métallisation inférieur est situé entre le substrat 1000 et le niveau de métallisation supérieur. Selon un premier mode de réalisation de l'invention, les niveaux de métallisation inférieur et supérieur sont respectivement le premier et le deuxième niveaux de métallisation disposés au dessus de la surface du substrat 1000, lorsque le plan de mémoire morte est réalisé selon une structure usuelle de circuit électronique intégré. Ils sont notés respectivement Ul1 et M2. Pour une colonne quelconque Ci, deux lignes de bit parallèles à la direction C sont respectivement disposées dans les niveaux de métallisation MI et M2. En fonction de la valeur binaire stockée dans une cellule 10 de la matrice MO, le drain de cette cellule est connecté ou non à celle des deux lignes de bit qui est disposée dans le niveau M1 au dessus de la cellule. Par exemple, sur la figure 1, les lignes de bit de la colonne CO sont référencées BLO et I3L1R, et le drain du transistor de la cellule située à l'intersection de la colonne CO et de la rangée RO est connecté ou non à la ligne de bit BLO. De même, le drain du transistor de la cellule située à l'intersection de la colonne Cl et de la rangée RO est connecté ou non à la ligne de bit BL1. De façon générale, les lignes de bit sont référencées BLi et BLiR, où i est le numéro de la colonne (Ci) qui correspond à la ligne de bit BLi au niveau de la rangée RO. Un amplificateur différentiel de lecture du plan de mémoire morte, non représenté, est agencé de façon à comparer un signal de lecture d'un bit stocké dans une cellule 10 connectée à la ligne de bit BLi, à un niveau de référence de:signal de lecture fourni par la ligne de bit BLiR (R pour référence). La figure 2a est une vue de dessus d'un plan de mémoire morte conforme à la figure 1, configuré selon l'invention. La matrice MO est divisée en segments de matrice successifs, référencés 100, 101, 102, etc.. Dans l'exemple décrit, chaque segment de matrice correspond à quatre rangées successives selon la direction C, mais il est entendu que le nombre de rangées par segment de matrice peut être quelconque. Tous les segments de la matrice comprennent de préférence un même nombre de rangées. A l'intérieur de chaque segment de matrice 100, 101, 102,..., les lignes de bit sont constituées par des portions rectilignes de pistes conductrices, parallèles à la direction C et disposées chacune dans l'un des 11eux niveaux de métallisation M1 et M2. Bien que deux portions de lignes de b t distinctes sont superposées au dessus de chaque cellule 10 selon la direction N, ces portions de lignes de bit sont représentées décalées l'une par rapport à l'autre selon la direction R sur la figure 2a, pour raison de clarté de cette figure. Une portion de ligne de bit située dans le niveau M1 est représentée en trait discontinu, et une portion de ligne de bit située dans le niveau M2 est représentée en trait continu. Deux segments de matrice successifs sont séparés par une zone de transition T, dans laquelle les lignes de bit sont décalées parallèlement à la direction R ou parallèlement à la direction N. Une ligne de bit qui est décalée dans une zone de transition T parallèlement à la direction N passe du niveau de métallisation MI au niveau de métallisation M2, ou vice versa, entre les deux segments de matrice qui sont séparés par cette zone de transition. Les portions d'une même ligne de bit dans les segments de matrice situés de part et d'autre d'une zone de transition T sont reliées par des lignes en pointillés. La réalisation des liaisons entre les portions d'une même ligne de bit au travers d'une zone de transition T sera décrite plus loin. La figure 2b correspond à la figure 2a, en illustrant d'une façon différente de celle-ci mais équivalente, la disposition des lignes de bit dans le plan de mémoire morte. La figure 2b représente des tranches successives des segments de matrice 100,..., 108, dans des plans parallèles aux directions R et N. Deux tranches sont séparées par une zone de transition dans laquelle des flèches représentent les décalages subis par les lignes de bit en passant d'un segment de matrice au suivant, dans le sens croissant de la numérotation des segments de matrice. Dans chaque tranche, le niveau de métallisation M1 est représenté en dessous du niveau de métallisation M2. La référence i ou iR d'une ligne de bit est indiquée à l'emplacement correspondait, pour chaque segment de matrice, pour chaque colonne de la matrice et pour chaque niveau de métallisation. On décrit maintenant un exemple de disposition des lignes de bit selon l'invention. Les lignes de bit sont regroupées par ensembles de quatre lignes de bit: BLO, BL1, BLOR et BL1 R pour le premier ensemble, noté PO sur les figures 2a et 2b, BL2, BL3, BL2R et BL3R pour le deuxième ensemble noté P1, BL4, BL5, BL4R et BL5R pour l'ensemble P2, et BL6, BL7, BL6R et BL7R pour l'ensemble P3. Les colonnes CO et Cl sont dédiées à l'ensemble P0, C2 et C3 à l'ensemble P1, C4 et C5 à l'ensemble P2, et C6 et C7 à l'ensemble P3. Ainsi, une paire de colonnes adjacentes est dédiée à chaque ensemble de quatre lignes de bit. A l'intérieur de l'ensemble P1, la disposition des portions des lignes de bit BLO, BL1, BLOR et BL1 R dans le segment de matrice 101 est obtenue en effectuant une permutation circulaire vers la gauche des lignes de - 10- bit par rapport aux positions des portions des mêmes lignes de bit dans le segment de matrice 100. Une permutation identique des positions des portions des lignes BLO, BL1, BLOR et BL1R intervient entre deux segments quelconques de la matrice MO, successifs selon la direction C. Dans le segment de matrice 100, la portion de la ligne de bit BLO est située dans le niveau M1 et la colonne CO, la portion de la ligne de bit BLOR est située dans le niveau M2 et la colonne Cl, la portion de la ligne de bit BL1 est située dans le niveau M1 et la colonne Cl, la portion de la ligne de bit BL1R est située dans le niveau M2 et la colonne CO. De cette façon, des portions de deux lignes de bit appariées pour la détection d'un signal de lecture sont situées, à l'intérieur de chaque segment de matrice 100, 101,..., dans des niveaux de métallisation différents et dans des colonnes différentes, bien qu'adjacentes entre elles. Les positions des portions des lignes de bit de l'ensemble P2 dans les 15 différents segments de la matrice MO sont obtenues de la même façon que pour l'ensemble P0. Les dispositions des portions des lignes de bit de l'ensemble P1 au dessus des segments successifs de la matrice MO sont obtenues de la façon suivante. Dans le segment de matrice 100, la portion de la ligne de bit BL2 est située dans le niveau M1 et la colonne C2, la portion de la ligne de bit BL2R est située dans le niveau M2 et la colonne C3, la portion de la ligne de bit BL3 est située dans le niveau M1 et la colonne C3, la portion de la ligne de bit BL3R est située dans le niveau M2 et la colonne C2. Les portions des lignes de bit de l'ensemble P1 dan.. le segment de matrice 101 sont disposées en effectuant une permutation circulaire vers la gauche des lignes de bits à partir de leurs positions dans le segment de matrice 100. Des permutations circulaires vers la gauche interviennent de la même façon pour les lignes de bit de l'ensemble P1 dans les zones de transition T situées entre les segments de matrice 101 et 102, 102 et 103, 104 et 105, 105 et 106, 106 et 107. Par contre, des permuta:ions circulaires inverses, i.e. des permutations circulaires vers la droite, intervi annent dans les zones de transition T situées entre les segments de matrice 103 et 104 d'une part, et 107 et 108 d'autre part, pour les portions des lignes de bit de l'ensemble P1. Les positions des portions des lignes de bit de l'ensemble P3 au 5 dessus des segments successifs de la matrice MO sont obtenus de la même façon que pour l'ensemble P1. II est entendu que la disposition des lignes de bit décrite ci-dessus peut être étendue à un nombre quelconque de segments de matrice et à un nombre quelconque d'ensembles de quatre lignes de bit. Des portions respectives de deux lignes de bit distinctes sont susceptibles d'interagir entre elles, notamment de façon capacitive, lorsque ces portions sont adjacentes à l'intérieur d'un même niveau de métallisation M1 ou M2. Dans la disposition des lignes de bit décrite ci-dessus, une ligne de bit déterminée BLi n'a aucune portion adjacente à une portion de la ligne de bit BLiR avec laquelle elle est appariée pour détecter un sign, 3l de lecture, à l'intérieur d'un même niveau de métallisation. II en résulte que les signaux détectés sur ces deux lignes de bit lors de la lecture d'une valeur binaire stockée dans le plan de mémoire morte sont indépendants entre eux. En outre, si une ligne de bit déterminée BLi ou BLiR possède une portion adjacente, à l'intérieur de l'un des niveaux de métallisation M1 ou M2 et dans un segment de la matrice, à une portion de la ligne de bit BLi', où i' est un indice de ligne de bit, alors la ligne de bit BLi ou BLiR possède une autre portion adjacente à une portion de la ligne BLi'R, à l'intérieur de l'un des deux niveaux de métallisation dans un autre segment de la matrice. De même, si une ligne de bit déterminée BLi ou BLiR possède une portion,adjacente à une portion de la ligne de bit BLi'R, alors elle possède aussi une portion adjacente à une portion de la ligne de bit BLi'. Ainsi, la ligne de bit Bt.1 possède une portion adjacente aux lignes de bit BLO et BL2 dans le segment 100 à l'intérieur du niveau M1. Elle possède aussi des portions adjacentes aux lignes de bit BLOR et BL2R, respectivement dans le segment 103 et dans le segment 104, à l'intérieur du niveau M1. Cette symétrie de proximité entre une portion de ligne de bit et des portions respectives de deux autres lignes de bit appariées entre elles engendre une symétrie des interactions capacitives entre toutes les lignes de bit. De cette façon, chaque ligne de bit fournit un signal de lecture particulièrement fiable lors d'une opération de lecture dans une cellule connectée à celle-ci. Simultanément, chaque ligne de bit fournit un niveau de référence de signal particulièrement stable lors d'une opération de lecture dans une cellule connectée à la ligne de bit appariée avec elle. Le niveau de sûreté de chaque opération de lecture dans un tel plan de mémoire morte est donc particulièrement élevé. Les figures 3a et 3b illustrent deux zones dg? transition T, respectivement entre les segments de matrice 100 et 101 pour les colonnes CO et Cl, et entre les segments de matrice 103 et 104 pour les colonnes C2 et C3. Un troisième niveau de métallisation, noté M3, est utilisé dans ces zones de transition pour réaliser certains des décalages des lignes de tit. Le niveau de métallisation M3 est situé au dessus du niveau de métallisation M2, selon la direction N. Les croix indiquent des emplacements de vias entre deux niveaux de métallisation juste superposés l'un sur l'autre. Les largeurs des pistes dans les zones de transition représentées ne sont pas des largeurs réelles, mais des largeurs fictives adoptées pour raison de clarté de la figure. Ainsi, la figure 3a illustre une permutation circulaire des lignes de bit vers la gauche entre les niveaux de métallisation M1 et M2 et les colonnes adjacentes CO et Cl, et la figure 3b illustre une permutation circulaire des lignes de bit vers la droite entre les niveaux de métallisation M1 et M2 et les colonnes adjacentes C2 et C3. Les lignes de mot WLO, WL1,... sont disposées dans le niveau de grilles de transistors des cellules, entre la surface du substrat 1000 et le premier niveau de métallisation M1. Des pistes de doublage des lignes de mot peuvent alors être disposées dans le troisième niveau de métallisation M3, au dessus du niveau M2. Ces pistes de doublage sont connectées respectivement aux lignes de mot par des connexions s'étendant au travers des couches de métallisation M1 et M2. Ces connexions sont situées sur deux côtés du plan de mémoire morte opposés selon la direction R des rangées de ce Iules. Selon un second mode de réalisation de l'invention, les niveaux de métallisation inférieur et supérieur sont respectivement le premier niveau de métallisation M1 et le troisième niveau de métallisation M3 du circuit intégré qui incorpore le plan de mémoire morte. Un avantage de ce second mode de réalisation réside dans le fait qu'un éventuel couplage entre des portions de lignes de bit superposées au dessus d'une même colonne de la matrice à l'intérieur d'un même segment est réduit, puisque que ces portions sont séparées par le niveau de métallisation M2. Des portions de pistes sont alors disposées à l'intérieur du niveau de métallisation M2, entre les niveaux M1 et M3, dans les zones de transition pour réaliser des décalages des lignes de bit selon les directions R et N. Les figures 4a et 4b correspondent respectivement aux figures 3a et 3b, pour ce second mode de réalisation. La figure 4a illustre ainsi une permutation vers la gauche des lignes de bit et la figure 4b illustre une permutation vers la iiroite, entre des segments successifs de la matrice, pour les niveaux de métallisation M1 et M3 et pour deux colonnes adjacentes. Les lignes de mot WLO, WL1,... sont encore disposée: dans le niveau de grilles de transistors des cellules intermédiaire entre la surface du substrat 1000 et le premier niveau de métallisation M1. Les pistes de doublage des lignes de mot peuvent alors être disposées dans le deuxiàme niveau de métallisation M2. Elles sont connectées respectivement aux lignes de mot par des connexions s'étendant au travers de la première couche de métallisation M1, sur deux côtés du plan de mémoire morte opposés selon l2 direction R des rangées de cellules. Il est entendu que de nombreuses adaptations peuveni être introduites par rapport aux deux plans de mémoire morte décrits en détail ci-dessus. En particulier, des zones de transition T ayant des configurations différentes de celles décrites en référence aux figures 3a, 3b, 4a et 4b peuvent être utilisées, tout en réalisant des décalages identiques des lignes de bit. En outre, des permutations circulaires des lignes de Dits d'un même ensemble de quatre lignes, entre les niveaux de métallisation inférieur et supérieur et entre les deux colonnes dédiées à cet ensemble, peuvent être utilisées qui sont différentes des permutations circulaires vers la gauche et vers - 14 - la droite décrites ci-dessus en référence à la figure 2b. En particulier, des permutations circulaires avec croisement des lignes de bit correspondant à des positions en diagonales peuvent être utilisées. La figure 5 illustre une telle permutation circulaire avec croisement, pour des lignes de bit numérotées w, x, y et z. De façon connue, un écran métallique peut être avantageusement disposé dans une couche de métallisation située au dessus des couches de métallisation qui contiennent les lignes de bit. Un tel écran évite que les lignes de bit agissent comme des antennes vis-à-vis de rayonnements électromagnétiques provenant de sources externes au plan de mémoire morte. Enfin, plusieurs plans de mémoire morte tel: que décrits précédemment peuvent être réalisés à la surface d'un même substrat, et connectés à une même interface de sortie commune auxdits plans. Une telle structure permet d'atteindre des capacités de stockage importantes, sans multiplier certains composants d'interfaçage de sortie du plan. Pour cela, un multiplexage des lignes de bits issues des différents plans est rois en oeuvre en amont de l'interface de sortie, qui est connu en soi de l'Homme du métier. REVENDICATIONS 1. Plan de mémoire morte comprenant une matrice (MD) de cellules de mémoire morte (10) réparties en rangées (RO, RI,...) et en colonnes (CO, Cl,...), les cellules d'une même rangée étant connectées à Lne ligne de mot (WLO, WL1,...) dédiée à ladite rangée, et comprenant deux niveaux de métallisation respectivement inférieur (Ml) et supérieur (M2), superposés au dessus de la matrice des cellules (MO), deux lignes de bit (BLO, BL1R,. ..) étant disposées au dessus de chaque cellule (10) respectivement dans les deux niveaux, et orientées sensiblement parallèlement à la direction des colonnes, les lignes de bit du plan de mémoire étant appariées (BLO, BLOR,...) de sorte qu'un signal de lecture d'une valeur binaire stockée dans une cellule (10) reliée à une ligne de bit (BLO) appartenant à une paire est détecté par comparaison avec un niveau de référence de signal fourni par l'autre ligne de bit de ladite paire (BLOR), la matrice (10) étant divisée en segments (100, 101,...) comprenant chacun un nombre déterminé de rangées successives, dans lequel certaines au moins des lignes de bit sont en outre réparties par ensembles de quatre lignes de bit (P0, P1,...) superposées deux à deux dans les niveaux de métallisation inférieur (Ml) et supérieur (M2) au dessus de deux colonnes de cellules (CO, Cl,...) dans un premier segment de la matrice (100,...), de sorte que la disposition des lignes de bit (BLO, BLOR, BL1, BL1R) d'un au moins desdits ensembles (P0) dans un second segrnent de matrice (101) adjacent audit premier segment (100) correspond à une permutation circulaire desdites lignes de bit par rapport à la disposition,tans le premier segment de la matrice, au moins une ligne de bit dudit ensemble (BL1, BL1R) passant d'un niveau de métallisation à l'autre (Ml, M2) entre lesdits premier (100) et second (101) segments de matrice, et au moins une ligne de bit dudit ensemble (BLO, BLOR) étant située au dessus de deux colonnes différentes (CO, Cl) dans lesdits premier (100) et second (101) segments de matrice. 2. Plan de mémoire morte selon la revendication 1, dans lequel les deux colonnes (CO, Cl) au dessus desquelles sont situées es lignes de bit d'un même ensemble (P0) dans un segment de la matrice (100, 101,...) sont adjacentes. 3. Plan de mémoire morte selon la revendication 1 ou 2, dans lequel les quatre lignes de bit de chaque ensemble (PO,...) sont situées au dessus de deux colonnes de la matrice (CO, Cl,...) dédiées audit ensemble sur toute une longueur de ladite matrice parallèlement aux colonnes. 4. Plan de mémoire morte selon l'une quelconque des revendications précédentes, dans lequel chaque ensemble de quatre lignes de bit (PO,...) comprend deux paires de lignes de bit (BLO, BLOR, BL1, BL1R,...) appariées deux à deux pour la détection d'un signal de lecture par comparaison avec un niveau de référence de signal. 5. Plan de mémoire morte selon la revendication 4, d ans lequel, pour chaque ensemble de quatre lignes de bit (PO,...), deux lignes de bits dudit ensemble appariées entre elles pour la détection d'un signal de lecture (BLO, BLOR,...) sont situées au dessus de colonnes différentes de la matrice (CO, Cl,...) et dans des niveaux de métallisation différents (M1, M2), dans chaque segment de la matrice (100,...). 6. Plan de mémoire morte selon l'une quelconque des revendications précédentes, dans lequel, pour un premier type d'ensembles Je quatre lignes de bit (P0, P2), la disposition des quatre lignes de bit d'un rnême ensemble dans un premier segment quelconque de la matrice (101, ...) est obtenue par une même première permutation circulaire à partir de la disposition des lignes de bit dudit ensemble dans le segment de matrice (100,...) précédant juste ledit premier segment (101,...), selon la direction des colonnes dans un sens déterminé. 7. Plan de mémoire morte selon l'une quelconque des revendications précédentes, dans lequel, pour un second type d'ensembles de quatre lignes de bit (P1, P3), la disposition des quatre lignes de bit d'un même ensemble dans un premier segment quelconque de la matrice est obtenue trois fois sur quatre (101, 102, 103,...) par une même seconde permutation circulaire, et une fois sur quatre (104,...) par une permutation inverse de ladite seconde permutation circulaire, à partir de la disposition des ligncs de bit dudit ensemble dans le segment de matrice (100, 101, 102, 103,...) précédant juste ledit premier segment, selon la direction des colonnes dans un sens déterminé. 8. Plan de mémoire morte selon les revendications 6 et 7, comprenant des ensembles de quatre lignes de bit du premier type (P0, P2) et des ensembles de quatre lignes de bit du second type (P1, P3), intercalés un à un selon la direction des rangées de la matrice.