FR 2885710 A1 20061117 FR 0551218 A 20050511 SELECTION D'ADRESSE POUR BUS I2C Domaine de l'invention La présente invention concerne de façon générale les dispositifs communiquant par l'intermédiaire d'un bus série. L'invention s'applique plus particulièrement à un bus I2C qui utilise deux conducteurs bidirectionnels respectivement d'horloge et de données et dont les échanges sont normalisés. La présente invention concerne plus particulièrement la connexion de plusieurs dispositifs (périphériques) identiques sur un même bus série pour communiquer avec un élément central (par exemple, un microcontrôleur) . La présente invention s'applique plus particulièrement aux systèmes miniaturisés, par exemple, les téléphones mobiles ou les ordinateurs portables. Exposé de l'art antérieur Les bus I2C sont généralement utilisés entre un circuit maître ou hôte et un ou plusieurs dispositifs esclaves ou périphériques dont des fonctions sont appelées par le dispositif maître. En raison de la structure bifilaire du bus I2C, le partage d'un même bus, c'est-à-dire de deux conducteurs connectés à deux bornes d'entrée-sortie du dispositif maître par plusieurs périphériques, pose problème. L'adressage des périphériques passe en effet par le signal de données en insérant au début de chaque trame l'adresse du périphérique destinataire du message. Une première solution connue est de dédier un bus à chaque dispositif. Cette solution présente l'inconvénient de requérir de multiples bornes sur le dispositif hôte. Une deuxième solution connue est de dédier à chaque périphérique une adresse spécifique et fixe pour qu'il puisse être sélectionné par le dispositif hôte. Un inconvénient d'une telle solution est qu'elle interdit toute versatilité dans les périphériques. Une troisième solution connue est d'intercaler un multiplexeur entre le dispositif hôte et les périphériques de façon à autoriser un partage de deux bornes d'entrée-sortie du dispositif hôte par plusieurs périphériques connectés à des bus individuels jusqu'au multiplexeur. L'ajout d'un tel multiplexeur est d'autant plus coûteux que le nombre de dispositifs à partager est important. Une quatrième solution connue est de prévoir, au niveau de chaque périphérique, des bornes de sélection d'adresse lui permettant, par une connexion de ces bornes à un niveau haut ou bas d'alimentation, de configurer son adresse d'une façon reconnaissable par la suite par le dispositif hôte. Un inconvénient de cette solution est que cela nécessite, côté périphérique, des bornes dédiées de sélection d'adresse. Une telle solution est en particulier indisponible sur des circuits intégrés à faible coût. Une cinquième solution connue est de prévoir, côté dispositif hôte, une adresse par défaut pour commander une programmation d'adresse côté périphérique. Toutefois, pour éviter que deux périphériques connectés au bus reçoivent les mêmes instructions de configuration, il est nécessaire d'adjoindre un circuit logique séparé pour désactiver (par exemple en coupant son alimentation) l'un des périphériques pendant que l'autre est configuré. Résumé de l'invention La présente invention vise à pallier tout ou partie des inconvénients des solutions connues pour partager un même bus série entre un dispositif hôte et deux périphériques. L'invention vise plus particulièrement à éviter l'adjonction de dispositifs logiques externes au dispositif hôte et aux périphériques. La présente invention vise également à éviter le recours à un multiplexeur externe. L'invention vise également à éviter le recours à des bornes d'accès supplémentaires, que ce soit côté dispositif hôte ou côté périphériques. La présente invention vise également une solution particulièrement adaptée aux bus I2C. Pour atteindre tout ou partie de ces objets ainsi que d'autres, la présente invention prévoit un procédé de partage d'un bus série relié à un premier dispositif entre deux dispositifs secondaires par une configuration au sein de chaque dispositif secondaire d'une adresse différente, consistant, dans une phase de configuration, à configurer temporairement une borne de sortie de chaque dispositif secondaire dans un mode de lecture de la tension présente sur cette borne pour sélectionner une adresse parmi deux au sein de ce dispositif. Selon un mode de mise en oeuvre de la présente invention, une première adresse par défaut est sélectionnée si, pendant la phase de configuration, la tension présente sur ladite borne est inférieure à un seuil donné, la deuxième adresse étant sélectionnée si ladite tension devient supérieure audit seuil pendant la phase de configuration. Selon un mode de mise en oeuvre de la présente invention, les bornes de sortie respectives des dispositifs secondaires sont connectées à un potentiel bas ou haut par une résistance de forte valeur, selon l'adresse qu'il doivent sélectionner. Selon un mode de mise en oeuvre de la présente invention, la phase de configuration débute, dans chaque dispositif secondaire, à réception d'une instruction envoyée avec la première adresse par le premier dispositif. Selon un mode de mise en oeuvre de la présente invention, la prise en compte de l'état présent sur ladite borne de chaque dispositif secondaire intervient à l'issue d'un délai qui suit le début de la phase de configuration. Selon un mode de mise en oeuvre de la présente 10 invention, le procédé est appliqué à un bus I2C. La présente invention prévoit également un circuit de configuration d'adresse d'un dispositif connectable à un bus série, comportant des moyens pour configurer temporairement une borne de sortie du dispositif en borne d'entrée dont l'état est comparé à un seuil, et des moyens pour exploiter le résultat de cette comparaison afin de sélectionner une adresse parmi deux pour le dispositif concerné. Selon un mode de réalisation de la présente invention, le circuit comporte au moins un premier compteur temporel pour retarder, d'une première durée, la prise en compte de ladite comparaison par rapport à un instant de début d'une phase de configuration. Selon un mode de réalisation de la présente invention, le premier compteur déclenche la fin de la phase de configura-25 tion à l'issue du double de la première durée. Selon un mode de réalisation de la présente invention, un deuxième compteur valide le résultat de ladite comparaison si ce résultat est dans un même état pendant une deuxième durée supérieure à la moitié de la première. Selon un mode de réalisation de la présente invention, la durée de la phase de configuration est inférieure à la durée de transmission d'un octet sur le bus série. Selon un mode de réalisation de la présente invention, la phase de configuration est déclenchée par la réception d'une 35 instruction sur le bus série. Selon un mode de réalisation de la présente invention, le bus série est un bus I2C. L'invention prévoit également un système de partage d'un même bus série reliant un premier dispositif à deux dispositifs secondaires, chaque dispositif secondaire ayant une borne de sortie reliée respectivement à un potentiel bas ou à un potentiel haut d'alimentation par une résistance, et comportant un circuit de configuration d'adresse. Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de mise en oeuvre et de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles: la figure 1 représente, de façon schématique et sous forme de blocs, un mode de réalisation d'un système selon la présente invention; la figure 2 représente partiellement, de façon schématique et sous forme de blocs, un mode de réalisation d'un dispositif périphérique selon la présente invention; la figure 3 représente, de façon schématique et sous forme de blocs, un détail d'un circuit de sélection d'adresse d'un dispositif périphérique selon un mode de réalisation préféré de la présente invention; la figure 4 illustre, par des chronogrammes, un mode de mise en oeuvre préféré du procédé de sélection d'adresse selon la présente invention; et la figure 5 illustre, sous forme de chronogrammes, le fonctionnement d'un système de partage de bus I2C par deux périphériques selon un mode de mise en oeuvre de la présente invention. Les mêmes éléments ont été désignés par les mêmes références aux différentes figures qui ont été tracées sans respect d'échelle. Pour des raisons de clarté, seuls les éléments et étapes qui sont utiles à la compréhension de l'invention ont été représentés aux figures et seront décrits par la suite. En particulier, la destination du dispositif hôte et des périphériques n'a pas été détaillée, l'invention étant compatible avec tout dispositif hôte classique et tout périphérique classique exploitant un bus I2C. De plus, les fonctions mises en oeuvre par ces dispositifs n'ont pas été exposées, l'invention étant là encore compatible avec toute fonctionnalité classique de dispositifs partageant un bus I2C. Description détaillée La présente invention sera décrite par la suite en relation avec un exemple d'application à un dispositif hôte de type microcontrôleur et à deux périphériques identiques. Elle s'applique toutefois plus généralement quel que soit le type de dispositif hôte pourvu que celui-ci gère un bus série et quel que soit le dispositif périphérique, le cas échéant également constitué d'un microcontrôleur. La figure 1 représente, de façon très schématique et sous forme de blocs, un exemple d'architecture d'un système selon un mode de réalisation de la présente invention. Un microcontrôleur 1 constituant dans cet exemple un dispositif maître ou hôte du système est relié, par un bus I2C, à deux dispositifs 2 (DEVO) et 3 (DEVI) esclaves ou périphériques. Le bus I2C est constitué de deux conducteurs 4 et 5 respectivement d'horloge (SCL) et de données (SDA) . Par ailleurs, le microcontrôleur 1 communique par un ou plusieurs bus 6 avec d'autres éléments non représentés du système, qu'il s'agisse d'autres périphériques ou d'autres microcontrôleurs. Il en est de même pour les périphériques 2 et 3 qui peuvent communiquer avec d'autres éléments non représentés par des liaisons différentes. Une caractéristique d'un mode de réalisation de la présente invention est d'utiliser une borne existante 7 des dispositifs périphériques pour configurer leurs adresses respectives parmi deux adresses possibles. Selon ce mode de réalisation de l'invention, on utilise une borne 7 qui, en fonctionnement normal, est une borne de sortie du dispositif 2 ou 3. Comme l'illustre la figure 1, un premier dispositif 2 (DEVO) a sa borne 7 connectée à un potentiel de référence (par exemple, la masse) par une résistance RL tandis que le deuxième dispositif 3 (DEVI) a sa même borne 7 connectée à un potentiel plus positif Vdd par une résistance RH. De préférence, les résistances RH et RL ont des valeurs importantes (plusieurs centaines de kohms, typiquement un ou quelques mégohms). Selon un mode de mise en oeuvre de la présente invention, chaque dispositif 2 ou 3 comporte des éléments logiques pour configurer sa borne 7 en borne d'entrée lorsqu'un paramétrage de l'adresse est nécessaire. En testant alors le niveau présent sur cette borne 7, le dispositif peut configurer ses circuits internes pour qu'ils répondent à une adresse donnée choisie parmi deux adresses possibles qu'il contient. Une fois le dispositif configuré, la borne 7 est reconfigurée en borne de sortie pour le fonctionnement normal du circuit. Comme le paramétrage de l'adresse intervient typiquement à la mise en route du système ou à chaque initialisation, il s'agit de périodes où le circuit périphérique n'a pas besoin de sa borne de sortie 7 pour d'autres usages, le fonctionnement normal n'étant pas encore établi. La charge supplémentaire apportée par la résistance RH ou RL est négligeable pour le fonctionnement de cette borne de sortie pourvu que la valeur de la résistance soit suffisamment élevée. Par exemple, pour une tension d'alimentation Vdd de 1,8 volts et une résistance RH ou RL d'un mégohm, la charge est de 1,8 microampères. De plus, si l'état normal de sortie de la borne concerné est le même que celui fixé par la résistance de sortie, aucun courant supplémentaire ne sera consommé. C'est seulement lors d'un état inverse que ce léger courant de 1,8 microampères engendrera une faible consommation supplémentaire parfaitement acceptable. La figure 2 représente un mode de réalisation d'éléments internes aux dispositifs périphériques 2 et 3 à des fins de configuration de leurs adresses respective. Selon ce mode de réalisation, la borne 7 de chaque dispositif 2 ou 3 est reliée à un circuit 10 de configuration comprenant un amplificateur 11 à trois états (haut, bas et haute impédance) dont la sortie est reliée à la borne 7. L'amplificateur 11 est destiné à recevoir un signal A de sortie (bas ou haut) en fonctionnement normal et à être placé dans un état de haute impédance sous commande d'un signal EN lorsque le circuit 10 doit être configuré pour que la borne 7 ne fonctionne qu'en borne d'entrée. La borne 7 est également reliée à l'entrée d'un élément 12 de mise en forme (par exemple, un trigger) agissant en tant que comparateur à seuil dont le rôle est de détecter, pendant la phase de configuration d'adresse, la présence éventuelle d'une résistance RH. La sortie du comparateur 12 est reliée à un élément de commande CTRL 20 qui fournit également le signal EN. Le circuit 20 envoie à un circuit 30 d'interface I2C un signal CFG de configuration d'adresse et, si besoin, communique avec le reste du dispositif 2 ou 3, par exemple, par un ou plusieurs bus 50 d'adresses, de données et de commandes. Le circuit 30 est relié d'une part aux bus internes 50 et d'autre part à des bornes 34 et 35 destinées à être reliées aux conducteurs 4 et 5 du bus externe I2C. Selon un premier mode de mise en oeuvre de la présente invention, à chaque réinitialisation ou allumage du dispositif périphérique 2 ou 3, son circuit 20 configure le circuit 10 de sorte que la borne 7 soit en fonctionnement entrant (dans cet exemple, signal EN à l'état haut), et lit l'information présente sur cette borne. Si une résistance RH connectée à la tension Vdd est présente, le signal STATUS de sortie du comparateur 12 est à l'état 1. Si une résistance RL connectée à la masse est présente, le signal STATUS de sortie est à l'état O. Selon l'état du signal STATUS, le circuit 20 configure l'adresse du périphérique comme étant l'une des deux adresses possibles. Cette adresse est mémorisée par le circuit 20 qui, par la suite, la communiquera au circuit 30 pour que le périphé- rique considère les messages provenant du microcontrôleur 1 avec cette adresse comme lui étant destinés. Selon une variante de ce mode de mise en oeuvre, les deux dispositifs sont par défaut configurés avec une première adresse et, avant d'entamer une communication sur le bus I2C, le microcontrôleur envoie une commande spécifique sur ce bus avec cette première adresse. Conuue les deux dispositifs sont en attente de commande, ils sont dans un mode de lecture du bus I2C et il n'y a par conséquent pas de conflit sur le bus. Les deux dispositifs 2 et 3 reçoivent la même commande. Cette commande provoque la configuration de leurs circuits 10 respectifs en lecture pour détecter l'état de leur borne 7. Là encore, chaque dispositif effectue cela de façon indépendante sans que l'autre en soit affecté. Une fois cette lecture effectuée, chaque circuit 20 fixe à son circuit 30 l'adresse du dispositif parmi les deux adresses possibles. Les deux dispositifs peuvent alors être adressés indépendamment l'un de l'autre par le microcontrôleur. L'avantage de ce mode de mise en oeuvre est qu'il évite que des instabilités des lignes d'alimentation lors de la mise en route du système conduisent à des erreurs de détection de l'état présent sur la borne 7. Selon un mode de mise en oeuvre préféré de l'invention, la lecture de l'état présent sur la borne 7 est retardée par rapport au début de la phase de configuration, de façon à éviter les erreurs de détection qui seraient suscep- tibles de se produire en raison du temps d'établissement du potentiel sur la borne 7 sous l'effet des capacités d'entrée du montage (notamment du comparateur 12). La figure 3 représente, de façon très schématique et sous forme de blocs, un mode de réalisation du circuit 20 de la figure 2 selon ce mode de mise en oeuvre préféré. Le circuit 20 comporte un compteur de cycles 21 (TIMER) d'un signal d'horloge CLK qui est déclenché par une impulsion d'un signal d'activation ST'. De préférence, la période de comptage est programmable par un mot binaire TSEL fourni, par exemple, par un registre 40 (REG) représenté en figure 2. De préférence, le signal ST' est un signal impulsionnel produit, par exemple, par un circuit 22 générant une impulsion à chaque passage au niveau haut d'un signal ST fourni, par exemple, par le registre 40. Deux sorties du compteur 21 sont utilisées et choisies, de préférence, pour correspondre à des sorties changeant d'état respectivement à l'issue de la période complète (signal READY) fixée par le signal TSEL et à la demi-période (ENCNT) de ce comptage. Dans l'exemple représenté, le signal READY est envoyé, après traversée d'un inverseur 23 sur une première entrée d'une porte logique 24 de type ET dont une deuxième entrée reçoit le signal ENCNT et dont une troisième entrée reçoit le signal STATUS du comparateur 12 (figure 2). Par ailleurs, la sortie de l'inverseur 23 définit le signal EN de configuration du circuit 10. Le recours à un ou plusieurs inverseurs dépend des états actifs des signaux respectifs et est adaptable à des cas pratiques différents. La sortie de la porte ET 24 est envoyée à un compteur d'états hauts 25, chargé de commander un multiplexeur 26 de sélection parmi deux adresses ADDO et ADD1 selon l'état 0 ou 1 du bit S25 qu'il fournit à l'issue du comptage. La sortie du multiplexeur 26 fournit l'adresse de configuration CFG au circuit 30. Le compteur 25 reçoit par ailleurs, le signal d'horloge CLK, l'impulsion de début de configuration ST' sur une borne CLR de réinitialisation et le signal TSEL de sélection du seuil de comptage dont il ne prend, de préférence, qu'un nombre de bits réduit MSB les plus significatifs pour que son seuil soit inférieur à la moitié (de préférence égal au quart) du seuil de comptage du compteur 21. Le rôle du compteur 25 est de vérifier, qu'après la durée d'établissement du signal STATUS fixée par le compteur 21, l'état de ce signal est stable afin d'éviter une erreur de configuration suite à une perturbation transitoire. Ce fonctionnement sera mieux compris en relation avec la figure 4. Le signal TSEL de sélection de période est sur un nombre de bits fonction du nombre de périodes de comptage souhaitées pour le compteur 21. Par exemple, un signal sur deux bits suffit pour fixer quatre périodes de comptage. En variante, le signal TSEL contient la période de comptage elle-même. Tous les autres signaux, à l'exception des adresses ADDO et ADD1 (donc le signal CFG) qui sont sur un nombre n de bits fonction du système, sont sur un seul bit. En variante, les adresses ADDO et ADD1 sont contenues dans le circuit 30 d'interface I2C et le signal CFG est un signal sur un bit indicateur de l'adresse à sélectionner. La figure 4 illustre, par des chronogrammes, un exemple 15 de mise en oeuvre du circuit de la figure 3. A un instant tO correspondant, par exemple à la mise sous tension du système, mais de préférence à l'interprétation d'une instruction spécifique provenant du microcontrôleur 1 comme étant une instruction de configuration d'adresse, le signal ST passe à l'état 1. Dans la description qui suit, on suppose que l'état 1 est un état actif et l'état 0 un état inactif. Le passage à l'état 1 du signal ST traité par le circuit de mise en forme de front 22 fournit un signal ST' sous la forme d'une impulsion d'horloge à partir de l'instant tO et sur une durée faible (par exemple, une période de l'horloge CLK) devant la période T fixée par le compteur 21. L'initialisation du compteur 21 provoque le passage à l'état 0 du signal READY. L'initialisation du compteur 25 force à zéro le signal S25 dans la mesure où la sortie de la porte 24 est à l'état bas (au moins la sortie ENCNT de fin de comptage du compteur 21 est à l'état bas). Le passage à l'état 0 du signal READY provoque également le passage à l'état 1 du signal EN configurant ainsi le circuit 10 de la borne de sortie 7 en mode lecture. On suppose qu'une résistance RH relie la borne 7 à la tension positive Vdd. Le potentiel V7 de la borne 7 commence donc à croître à partir de l'instant t0 depuis la masse sous l'effet d'une charge capacitive de l'impédance d'entrée du comparateur 12 A un instant tl où la tension V7 excède le seuil TH fixé par le comparateur 12 (moitié de la tension d'alimentation dans le cas d'un trigger de Schmitt), le signal STATUS passe à l'état 1. Le potentiel V7 continue à croître jusqu'à atteindre le niveau haut, par exemple la tension Vdd d'alimentation. A la fin (instant t3) de la demi-période T/2 de la période TSEL de comptage du compteur 21, le signal ENCNT bascule à l'état 1. A partir de cet instant t3, les trois entrées de la porte 24 sont à l'état 1, ce qui provoque le démarrage du comptage d'états hauts par le compteur 25. En l'absence de perturbation à partir de l'instant t3 (signal STATUS stable à l'état 1), le signal S25 bascule à l'état 1 à un instant t4 correspondant à l'instant où le compteur 25 atteint un compte égal à la moitié (T/4) de la demi-période, fixé par le signal MSB. En présence d'une perturbation p entre les instants t3 et t4 ayant pour effet de faire passer à l'état bas la sortie de la porte 24 de façon transitoire, le compte du compteur 25 n'est atteint qu'à un instant t4', retardé de la durée de cette perturbation. Dans l'exemple représenté, le signal CFG qui contenait initialement l'adresse ADDO contient l'adresse ADD1 à partir de l'instant t4'. A la fin (instant t5) de la période T de comptage du compteur 21, le signal READY bascule à l'état haut, ce qui, d'une part, force la sortie de la porte 24 à l'état bas et, d'autre part, active l'amplificateur trois états 11 par le signal EN. L'état du signal STATUS n'est alors plus pris en compte et l'adresse reste configurée jusqu'à la prochaine initialisation. Dans le cas d'une borne 7 tirée à la masse par une 35 résistance RL, le compteur 25 n'atteint pas, à l'instant t5, le compte fixé par son entrée MSB, même en cas de perturbations transitoires lui faisant passer temporairement le seuil TH. Par conséquent, l'adresse sélectionnée reste ADDO. Dans le cas d'une borne 7 en l'air (utilisation d'un seul périphérique), on peut considérer qu'elle n'est pas susceptible d'être chargée à un niveau supérieur au seuil TH pendant une durée de T/4. Selon une variante préférée, on se dispense d'instruction de configuration d'adresse envoyée par le microcontrôleur, l'adresse par défaut étant l'adresse ADDO. La figure 5 illustre, par des chronogrammes, une séquence de fonctionnement du système tel que représenté en figure 1. Une première ligne représente les signaux envoyés par le microcontrôleur 1 sur la ligne 5 (SDA) du bus I2C. Une deuxième ligne illustre le fonctionnement du premier dispositif DEVO dont la borne 7 est connectée à la masse par la résistance RL. Une troisième ligne illustre le fonctionnement du dispositif DEVI dont la borne 7 de sortie est connectée à la tension Vdd par la résistance RH. Selon ce mode de mise en oeuvre, le microcontrôleur 1 commence (instant tlO) à envoyer une trame I d'instruction de configuration. Ce message commence par un bit de départ S suivi de l'adresse ADDO initialement commune aux deux périphériques, puis d'une instruction spécifique INST pour activer le circuit de commande 20. Selon les cas, plusieurs instructions peuvent suivre, par exemple, pour configurer les périodes de comptage à stocker dans les registres 40. Les deux périphériques étant initialement configurés avec l'adresse ADDO, ils reçoivent tous deux cette première trame et sont donc configurés en même temps. Cette réception est symbolisée par des périodes d'activité 51 sur les chronogrammes de la figure 5. Une fois la première trame terminée (après un bit E de fin de trame), à partir de l'interprétation (dernier état 51) par les dispositifs DEVO et DEV1 de l'instruction de configuration d'adresse, les circuits sont activés (signal ST) et le processus illustré en relation avec la figure 4 commence. Ce processus est terminé à la fin de la période T qui est, de préférence, choisie pour être inférieure à la durée de transfert d'un octet sur le bus I2C. Choisir une période T inférieure à la durée de transmission d'un octet garantit que les dispositifs DEVO et DEVI sont configurés même si le microcontrôleur n'attend pas entre deux trames, dans la mesure où une adresse émisse dans une deuxième trame ne sera reçue par les dispositifs qu'à l'issue d'un octet. Le cas échéant, le microcontrôleur 1 se met en attente pour une durée déterminée, choisie pour être supérieure à la période T. La phase de configuration s'achève à un instant til où le dispositif DEV1 se trouve configuré désormais avec l'adresse ADD1, le dispositif DEVO restant avec l'adresse ADDO. Le microcontrôleur peut alors adresser individuellement les dispositifs 0 ou 1 selon l'adresse ADDO ou ADD1 qu'il émet. Bien sûr, ce fonctionnement requiert que le microcontrôleur lui-même sache quel dispositif il veut adresser. Cela n'est généralement pas un problème dans la mesure où le programmeur du microcontrôleur fixe ce paramètre d'adresse au sein de ce dernier une fois qu'il connaît les dispositifs connectés sur le bus I2C et le fait qu'ils sont ou non associés à une résistance de mise à l'état 1 ou de mise à l'état O. Un avantage de la présente invention est qu'elle permet, sans recourir à des bornes supplémentaires, de configurer un dispositif périphérique avec une adresse choisie parmi deux. Un autre avantage de l'invention est qu'elle ne requiert qu'une résistance externe, par exemple sur la plaquette de circuit imprimé portant les circuits intégrés périphériques, pour configurer les différents dispositifs. Un autre avantage de l'invention est qu'aucune modification n'est requise à un dispositif fabriqué s'il doit fonctionner seul sur un bus série, par exemple de type I2C. Le fonctionnement en l'absence de résistance correspondant au fonctionnement avec l'adresse par défaut. Cela constitue un avantage supplémentaire par rapport à l'utilisation d'une borne dédiée pour configurer l'adresse des dispositifs où une résistance externe est toujours nécessaire. Un autre avantage de la présente invention est que sa mise en oeuvre est simple que ce soit côté microcontrôleur ou côté périphérique. Les périphériques doivent simplement être capables d'interpréter une instruction de configuration d'adresse envoyée par le microcontrôleur. La mise en oeuvre d'une telle instruction est à la portée de l'homme du métier à partir des indications fonctionnelles données ci-dessus. Un autre avantage de la présente invention est qu'elle est adaptable surla plupart des dispositifs périphériques. En effet, la plupart des dispositifs périphériques à connecter sur un bus série comportent au moins une borne de sortie utilisable selon l'invention. Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, bien que l'invention ait été décrite ci-dessus plus spécifiquement avec un vocabulaire se référant avec une réalisation matérielle, elle pourra être mise en oeuvre indifféremment par des moyens matériels ou logiciels. En outre, la mise en oeuvre pratique de l'invention à partir des indications fonctionnelles données ci-dessus est à la portée de l'homme du métier. Enfin, bien que l'invention ait été décrite en relation avec le partage d'un bus I2C, elle s'applique plus généralement à tout bus série d'au moins un conducteur posant les mêmes problèmes de sélection d'adresse entre deux périphériques d'un même dispositif hôte. REVENDICATIONS 1. Procédé de partage d'un bus série relié à un premier dispositif (1) entre deux dispositifs secondaires (2, 3) par une configuration au sein de chaque dispositif secondaire d'une adresse (ADDO, ADD1) différente, caractérisé en ce qu'il consiste, dans une phase de configuration, à configurer temporairement une borne de sortie (7) de chaque dispositif secondaire dans un mode de lecture de la tension présente sur cette borne pour sélectionner une adresse parmi deux au sein de ce dispositif. 2. Procédé selon la revendication 1, dans lequel une première adresse par défaut (ADDO) est sélectionnée si, pendant la phase de configuration, la tension présente sur ladite borne est inférieure à un seuil donné, la deuxième adresse (ADD1) étant sélectionnée si ladite tension devient supérieure audit seuil pendant la phase de configuration. 3. Procédé selon la revendication 2, dans lequel les bornes de sortie respectives (7) des dispositifs secondaires (2, 3) sont connectées à un potentiel bas ou haut par une résistance (RL, RH) de forte valeur, selon l'adresse qu'il doivent sélectionner. 4. Procédé selon la revendication 2 ou 3, dans lequel la phase de configuration débute, dans chaque dispositif secondaire (2, 3), à réception d'une instruction envoyée avec la première adresse par le premier dispositif (1). 5. Procédé selon la revendication 4, dans lequel la prise en compte de l'état présent sur ladite borne (7) de chaque dispositif secondaire (2, 3) intervient à l'issue d'un délai (T) qui suit le début de la phase de configuration. 6. Procédé selon l'une quelconque des revendications 1 30 à 5, appliqué à un bus I2C. 7. Circuit de configuration d'adresse d'un dispositif (2, 3) connectable à un bus série, caractérisé en ce qu'il comporte des moyens pour configurer temporairement une borne de sortie (7) du dispositif en borne d'entrée dont l'état est comparé (12) à un seuil, et des moyens pour exploiter le résultat de cette comparaison afin de sélectionner une adresse parmi deux pour le dispositif concerné. 8. Circuit selon la revendication 7, comportant au moins un premier compteur temporel (21) pour retarder, d'une première durée (T/2), la prise en compte de ladite comparaison par rapport à un instant de début d'une phase de configuration. 9. Circuit selon la revendication 8, dans lequel le premier compteur (21) déclenche la fin de la phase de configuration à l'issue du double (T) de la première durée. 10. Circuit selon la revendication 8 ou 9, dans lequel un deuxième compteur (25) valide le résultat de ladite comparaison si ce résultat est dans un même état pendant une deuxième durée (T/4) supérieure à la moitié de la première. 11. Circuit selon l'une quelconque des revendications 8 à 10, dans lequel la durée de la phase de configuration est inférieure à la durée de transmission d'un octet sur le bus série. 12. Circuit selon l'une quelconque des revendications 8 20 à 11, dans lequel la phase de configuration est déclenchée par la réception d'une instruction sur le bus série. 13. Circuit selon l'une quelconque des revendications 7 à 10, dans lequel le bus série est un bus I2C. 14. Système de partage d'un même bus série reliant un premier dispositif (1) à deux dispositifs secondaires (2, 3), caractérisé en ce que chaque dispositif secondaire a une borne de sortie (7) reliée respectivement à un potentiel bas ou à un potentiel haut d'alimentation par une résistance (RH, RL), et comporte un circuit de configuration d'adresse selon l'une quelconque des revendications 7 à 13.