FR 2879338 A1 20060616 FR 0413248 A 20041214 CELLULE MEMOIRE EEPROM COMPRENANT UNE FENETRE TUNNEL DEPORTEE La présente invention concerne les cellules mémoire effaçables et programmables électriquement, et plus particulièrement les cellules mémoire EEPROM du type comprenant un transistor à grille flottante et un transistor d'accès, le transistor à grille flottante comportant une grille de contrôle, une grille flottante et une fenêtre tunnel pour l'injection ou l'extraction de charges électriques dans la grille flottante. La présente invention concerne également un plan mémoire EEPROM comprenant de telles cellules mémoire. La figure 1 est le schéma électrique d'une cellule mémoire Cijk du type précité. On suppose ici que la cellule mémoire est intégrée dans un plan mémoire comprenant une pluralité de cellules mémoire (non représentées) agencées selon des lignes de rang i et des rangées verticales de rang j, les rangées verticales étant regroupées en colonnes de rang k comprenant chacune un nombre déterminé rangées verticales. La cellule Cijk comprend un transistor à grille flottante FGTijk et un transistor d'accès ATijk, désignés FGT et AT dans ce qui suit dans un souci de simplicité. Le transistor AT comprend une région de drain 10 reliée à une ligne de bit BLjk de rang jk, une région de source 11 et une grille 12 reliée à une ligne de mot WLi de rang i. Le transistor FGT comprend une région de drain 20 reliée à la région de source 11 du transistor AT, une région de source 21, une grille de contrôle 22, une grille flottante 23 et une région de canal 24 s'étendant entre les régions de drain et de source. La région de source 21 est reliée à une ligne de source SLi à masse commutée, pouvant être reliée à la masse ou être mise à un potentiel flottant. La grille de contrôle 22 est reliée à une ligne de contrôle de grille CGLk de rang k par l'intermédiaire des régions de source 31 et de drain 30 d'un transistor de contrôle de grille CGTik de rang ik, externe à la cellule mémoire, dont la grille 32 est reliée à la ligne de mot WLi. La grille flottante 23 du transistor FGT s'étend en regard de la région de canal 24 et jusqu'à la région de drain 20 de ce transistor. Une couche de diélectrique 25 isole électriquement la grille flottante 23 de la région de canal 24 et de la région de drain 20, et une couche de diélectrique 26 isole électriquement la grille flottante 23 de la grille de contrôle 22. Une fenêtre tunnel TW, formée par une zone de faible épaisseur de la couche de diélectrique 25, est agencée entre la grille flottante 23 et la région de drain 20. Une telle fenêtre tunnel TW, d'une épaisseur de quelques nanomètres, permet l'injection ou l'extraction de charges électriques dans la grille flottante 23 d'une manière décrite ci-après. L'écriture d'une donnée binaire dans la cellule mémoire comprend une étape d'effacement, pour l'écriture d'une valeur logique d'effacement, par exemple 0, et une étape de programmation, pour l'écriture d'une valeur logique de programmation, par exemple 1. Le tableau 1 ci- après décrit les tensions appliquées à la cellule mémoire Cijk au cours des étapes d'effacement et programmation et pendant une étape de lecture. Dans ce tableau, VCG est la tension de contrôle de grille appliquée à la ligne de contrôle de grille CGLk, VBL est la tension appliquée à la ligne de bit BLjk, VSL est le potentiel électrique de la ligne de source SLi, et VWL est la tension appliquée à la ligne de mot WLi. Le potentiel de masse (GND) est désigné "0", et un potentiel flottant est désigné FLT. Vpp désigne une haute tension d'effacement ou programmation, généralement 10 à 20V selon le procédé de fabrication de la cellule mémoire, et Vcc désigne une tension d'alimentation normale de circuit intégré (généralement 3 à 5V). Tableau 1 VBL VWL VCG VSL Effacement FLT ou 0 Vpp Vpp 0 Programmation Vpp Vpp 0 FLT Lecture Vread Vcc Vdsr 0 L'étape d'effacement de la cellule mémoire est réalisée en appliquant la tension Vpp à la grille de contrôle 22 du transistor FGT et en reliant la région de drain 20 de ce transistor à la masse via sa région de source 21 (le transistor FGT étant passant) et/ou via la ligne de bit BLjk (qui peut être laissée flottante ou être mise à 0). Des charges électriques sont extraites de la grille flottante 23 par effet tunnel (effet Fowler Nordheim), par l'intermédiaire de la fenêtre tunnel TW. Le transistor FGT, une fois effacé, présente une tension de seuil élevée correspondant en lecture à la valeur logique d'effacement, ici la valeur 0 (par convention). L'étape de programmation de la cellule mémoire est effectuée en appliquant la tension Vpp à la région de drain 20 du transistor FGT, par l'intermédiaire du transistor d'accès AT, et en reliant à la masse la grille de contrôle 22 du transistor FGT. Des charges électriques sont injectées dans la grille flottante 23 par l'intermédiaire de la fenêtre tunnel TW, toujours par effet tunnel. Le transistor FGT, une fois programmé, présente une tension de seuil basse correspondant en lecture à la valeur logique de programmation, ici la valeur 1. La lecture de la cellule mémoire est effectuée en appliquant une tension de drain Vdsr au transistor FGT, par l'intermédiaire du transistor d'accès AT (en réalité une tension Vdsr-Vth avec Vth la tension de seuil du transistor AT) et en appliquant une tension de lecture Vread à la grille de contrôle 22. La tension Vread étant choisie supérieure à la tension de seuil du transistor dans l'état programmé mais inférieure à la tension de seuil du transistor dans l'état effacé, l'intensité d'un courant circulant dans la ligne de bit BLjk est représentative de l'état passant ou non passant de la cellule mémoire, et permet de déterminer la donnée binaire enregistrée dans la cellule mémoire. La structure classique de cellule mémoire qui vient d'être décrite est utilisée depuis de nombreuses années pour réaliser des mémoires EEPROM. Elle présente toutefois divers inconvénients, généralement considérés comme inhérents à ce type de cellule mémoire. En particulier, l'application de la tension Vpp à la région de drain du transistor FGT pendant les étapes de programmation provoque un stress électrique ou "stress de programmation" du transistor, qui se traduit par une accélération du vieillissement du transistor et une dérive sensible de ses caractéristiques électriques dans le temps. Un tel stress de programmation est dû notamment à une injection involontaire de porteurs chauds dans le canal du transistor, sous l'action de la tension Vpp sur le drain du transistor. De plus, le transistor FGT devient progressivement passant pendant l'étape de programmation et sa région de source monte progressivement au potentiel Vpp appliqué à sa région de drain. Il s'ensuit que le transistor est traversé par un courant parasite, en l'espèce un courant de charge d'une capacité parasite de la ligne de source SLi, qui contribue également à son vieillissement. Ainsi, la présente invention vise une cellule mémoire EEPROM qui puisse être programmée sans qu'il soit nécessaire d'appliquer une haute tension de programmation au drain du transistor à grille flottante. D'autre part, lorsque les cellules mémoire sont agencées en groupes pour former des mots mémoire le long des lignes de mot WLi, les cellules mémoire d'un même groupe sont reliées au même transistor de contrôle de grille (CGTik, fig. 1) afin de pouvoir être sélectionnées simultanément en lecture et en écriture à partir d'une adresse de mot. De ce fait, l'étape d'effacement est appliquée à toutes les cellules mémoire d'un mot mémoire, et une cellule mémoire qui se trouvait initialement dans l'état programmé doit de nouveau être programmée après l'étape collective d'effacement, si elle doit recevoir la valeur logique de programmation. Or, la répétition des cycles d'effacement et de programmation contribue également à l'accélération du vieillissement des cellules mémoire. Ainsi, la présente invention vise également un plan mémoire EEPROM dans lequel il est possible, pendant l'écriture d'un mot mémoire, de ne pas effacer les cellules mémoire du mot devant recevoir une valeur logique de programmation et se trouvant déjà dans l'état programmé. Le premier objectif de l'invention est atteint par la prévision d'une cellule mémoire EEPROM comprenant un transistor d'accès et un transistor à grille flottante, le transistor à grille flottante comportant une grille de contrôle, une première région de conduction reliée à une seconde région de conduction du transistor d'accès, une grille flottante et une fenêtre tunnel pour l'injection ou l'extraction de charges électriques dans la grille flottante, la cellule mémoire comprenant un transistor de contrôle distinct du transistor d'accès, le transistor de contrôle comportant une première région de conduction et une seconde région de conduction, la grille flottante comprenant une extension s'étendant en regard d'une région électriquement conductrice reliée électriquement à la seconde région de conduction du transistor de contrôle, et la fenêtre tunnel étant agencée entre l'extension de la grille flottante et la région électriquement conductrice. Dans une telle cellule mémoire, le transistor de contrôle permet de contrôler l'injection ou l'extraction de charges électriques dans la grille flottante en appliquant un potentiel électrique d'effacement ou de programmation de la cellule mémoire sur la seconde région de conduction du transistor de contrôle, par l'intermédiaire de sa première région de conduction. Selon un mode de réalisation, la région électriquement conductrice est la seconde région de conduction du transistor de contrôle ou un prolongement de la seconde région de conduction du transistor de contrôle. Selon un mode de réalisation, la grille flottante comprend une autre extension s'étendant en regard de la grille de contrôle du transistor à grille flottante. Selon un mode de réalisation, le transistor de contrôle comporte une grille reliée à la grille de contrôle du transistor d'accès et à une ligne de sélection de la cellule mémoire en effacement, programmation ou écriture. Selon un mode de réalisation, le transistor d'accès comporte une première région de conduction reliée à une première ligne de bit pour la lecture de la cellule mémoire, et la première région de conduction du transistor de contrôle est reliée à une seconde ligne de bit pour recevoir le potentiel électrique d'effacement ou de programmation de la cellule mémoire. Selon un mode de réalisation, la grille de contrôle du transistor à grille flottante est reliée à des grilles de contrôle de transistors à grille flottante appartenant à d'autres cellules mémoires et forme un élément d'un mot mémoire sélectionnable en lecture ou écriture à partie d'une adresse de mot. Selon un mode de réalisation, la cellule mémoire comprend une première région de silicium dopé formant des régions de drain et de source du transistor de contrôle, une seconde région de silicium dopé formant des régions de drain et de source du transistor à grille flottante, et une pièce en un matériau conducteur formant la grille flottante du transistor à grille flottante, comprenant une partie s'étendant au-dessus de la seconde région de silicium dopé et délimitant dans la seconde région de silicium dopé les régions de drain et de source du transistor à grille flottante, et une partie s'étendant au-dessus de la seconde région de conduction du transistor de contrôle ou d'un prolongement de la seconde région de conduction du transistor de contrôle, qui est isolée de la seconde région de conduction ou de son prolongement par une couche de diélectrique comportant la fenêtre tunnel. Selon un mode de réalisation, la pièce en matériau conducteur comprend une partie en forme de "T" ayant une première demi-branche qui croise la première région de silicium dopé et une seconde demi-branche qui croise la seconde région de silicium dopé, et une partie en forme de pavé qui s'étend en regard de la grille de contrôle du transistor à grille flottante. Le second objectif de l'invention est atteint par la prévision d'un plan mémoire comprenant des cellules mémoire selon l'invention, des lignes de bit d'un premier type et des lignes de bit d'un second type, des moyens de programmation et des moyens de lecture des cellules mémoire, dans lequel chaque cellule mémoire a son transistor de contrôle relié à un moyen de programmation par l'intermédiaire d'une ligne de bit du premier type, et son transistor d'accès relié à un moyen de lecture par l'intermédiaire d'une ligne de bit du second type. Selon un mode de réalisation, les moyens de programmation sont agencés pour, pendant une étape d'effacement de cellules mémoire, appliquer une tension d'inhibition d'effacement à au moins une cellule mémoire. Selon un mode de réalisation, les moyens de lecture des cellules mémoire sont agencés pour effectuer une lecture multiniveau des cellules mémoire, et lire au moins deux bits de donnée dans chaque cellule mémoire. Selon un mode de réalisation, le plan mémoire comprend des moyens de lecture des cellules mémoire pendant des étapes de programmation des cellules mémoire, pour contrôler le niveau de programmation de cellules mémoire et écrire au moins deux bits dans chaque cellule mémoire. Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés plus en détail dans la description suivante de divers modes de réalisation d'une cellule mémoire selon l'invention, et d'un exemple de réalisation d'un plan mémoire selon l'invention, faite à titre non limitatif en relation avec les figures jointes parmi lesquelles: - la figure 1 précédemment décrite est le schéma électrique d'une cellule mémoire EEPROM classique, - la figure 2 est le schéma électrique d'une cellule mémoire EEPROM selon l'invention, - les figures 3 et 4 représentent des variantes de réalisation de la cellule mémoire de la figure 2, - les figures 5A, 5B représentent respectivement par une vue de dessus et une vue en coupe, un exemple d'implantation d'une cellule mémoire selon l'invention sur un substrat de silicium, et - la figure 6 est une vue partielle d'un plan mémoire EEPROM selon l'invention. La figure 2 est le schéma électrique d'une cellule mémoire CEijk selon l'invention. On suppose ici, comme précédemment, que la cellule mémoire est intégrée dans un plan mémoire comprenant une pluralité de cellules mémoire agencées selon des lignes de rang i et des rangées verticales de rang j, les rangées verticales étant regroupées en colonnes de rang k comprenant chacune un nombre déterminé rangées verticales. La cellule CEijk comprend un transistor à grille flottante FGTEijk et un transistor d'accès ATijk, et comprend également, selon l'invention, un transistor de contrôle CTijk. Dans un souci de simplicité, ces éléments seront désignés FGTE, AT et CT dans ce qui suit. Le transistor AT comprend comme précédemment une région de drain 10, une région de source 11 et une grille 12, les références de cet élément étant conservées. La grille 12 est reliée à une ligne de mot WLi de rang i et la région de drain 10 est reliée à une ligne de bit BLRjk de rang jk. Le transistor CT comprend une région de drain 50, une région de source 51 et une grille 52. La grille 52 est reliée à la ligne de mot WLi et la région de drain 50 est reliée à une ligne de bit BLWjk de rang jk, et la région de source 51 est "en l'air" (n'est reliée à aucun élément). Ainsi, la cellule mémoire est reliée à deux types de lignes de bit, BLRjk et BLWjk, dont la fonction apparaîtra plus loin. Le transistor FGTE comprend une région de drain 40, une région de source 41, une grille de contrôle 42, une grille flottante 43, et une région de canal 44 s'étendant entre les régions de drain et de source. La région de drain 40 est reliée à la région de source 11 du transistor AT. La région de source 41 est reliée à une ligne de source SLi à masse commutée. La grille de contrôle 42 est reliée à une ligne de contrôle de grille CGLk de rang k par l'intermédiaire des régions de source 31 et de drain 30 d'un transistor de contrôle de grille CGTik de rang ik, externe à la cellule mémoire, dont la grille 32 est reliée à la ligne de mot WLi. Selon l'invention, la grille flottante 43 comprend une partie 43-1 s'étendant en regard de la région de canal 44 et une extension de grille flottante. L'extension de grille flottante comprend une partie intermédiaire 43-2 qui s'étend en direction du transistor CT et se termine par une partie d'extrémité 43-3 qui s'étend en regard de la région de source 51 du transistor CT. Une couche de diélectrique 45 isole électriquement la partie 43-1 de la région de canal 44 du transistor FGTE, et isole électriquement la partie d'extrémité 43-3 de la région de source 51 du transistor CT. La grille de contrôle 42 s'étend ici en regard de la partie 43-1, et une couche de diélectrique 46 isole électriquement la partie 43-1 de la grille de contrôle 42. Une fenêtre tunnel TW, formée dans la couche de diélectrique 45, est agencée entre la partie d'extrémité 43-3 et la région de source 51 du transistor CT. Ainsi, l'injection ou l'extraction de charges électriques dans la grille flottante 43 du transistor FGTE s'effectue par l'intermédiaire de la région de source 51 du transistor de contrôle CT, au lieu de s'effectuer par l'intermédiaire de la région de drain du transistor FGTE. Le tableau 2 ci-après décrit les tensions appliquées à la cellule mémoire CEijk au cours d'étapes d'effacement et de programmation, ainsi que les tensions appliquées à la cellule mémoire pendant une étape de lecture. Dans le tableau 2, VCG est la tension appliquée à la ligne de contrôle de grille CGLk, VBLW est la tension appliquée à la ligne de bit BLWjk, VBLR est la tension appliquée à la ligne de bit BLRjk, VSL est le potentiel électrique de la ligne de source SLi, et VWL est la tension appliquée à la ligne de mot WLi. Le potentiel de masse (GND) est désigné "0" et un potentiel flottant est désigné FLT. Vpp est une haute tension d'effacement ou programmation et Vcc est une tension d'alimentation d'un circuit intégré sur microplaquette de silicium ("silicon chip") dans lequel la cellule mémoire est incorporée. Tableau 2 VBLW VBLR VWL VCG VSL Effacement 0 FLT ou 0 Vpp Vpp FLT ou 0 Programmation Vpp FLT ou 0 Vpp 0 FLT ou 0 Lecture 0 Vdsr Vcc Vread 0 L'étape d'effacement de la cellule mémoire est réalisée en appliquant la tension Vpp à la grille de contrôle 42 du transistor FGTE, tandis que la région de source 51 du transistor CT est reliée à la masse. A cet effet, les transistors CT et CGTik sont mis dans l'état passant en appliquant la tension Vpp à la ligne de mot WLi, la tension Vpp est également appliquée à la ligne CGLk et la région de drain 50 du transistor CT est reliée à la masse via la ligne de bit BLWjk. Des charges électriques sont extraites de la grille flottante 43 par l'intermédiaire de la fenêtre tunnel TW qui se trouve ici en regard de la région de source 51 du transistor CT. Le transistor FGTE, une fois effacé, présente classiquement une tension de seuil élevée correspondant en lecture à la valeur logique d'effacement, par exemple O. L'étape de programmation de la cellule mémoire est effectuée en appliquant la tension Vpp à la région de source 51 du transistor CT, tandis que la grille de contrôle 42 du transistor FGTE est reliée à la masse. A cet effet, les transistors CT et CGTik sont mis dans l'état passant en appliquant la tension Vpp à la ligne de mot WLi, la région de drain 50 du transistor CT est portée à la tension Vpp via la ligne de bit BLWjk et la ligne CGLk est reliée à la masse. Des charges électriques sont injectées dans la grille flottante 43 par l'intermédiaire de la fenêtre tunnel TW. Le transistor FGTE, une fois programmé, présente une tension de seuil basse correspondant en lecture à la valeur logique de programmation, par exemple 1. Ainsi, le transistor CT permet de contrôler l'injection ou l'extraction de charges électriques dans la grille flottante 43 du transistor FGTE, sans passer par le transistor AT et sans appliquer la tension de programmation ou d'effacement aux régions de drain et de source du transistor FGTE, ce qui préserve le transistor FGTE du stress de programmation décrit plus haut, provoquant une accélération de son vieillissement. La lecture de la cellule mémoire est effectuée en appliquant une tension drain-source Vdsr au transistor FGTE par l'intermédiaire de la ligne de bit BLRjk et du transistor d'accès AT (en réalité une tension Vdsr-Vth, Vth étant la tension de seuil du transistor AT). Simultanément, la région de source 41 du transistor FGTE est reliée à la masse et la grille de contrôle 42 du transistor FGTE reçoit une tension de lecture Vread. L'intensité d'un courant circulant dans la ligne de bit BLRjk est représentative de l'état passant ou non passant de la cellule mémoire, et permet de déterminer la donnée binaire enregistrée dans la cellule mémoire. Ainsi, la ligne de bit BLWjk est utilisée pour conduire les étapes d'effacement et de programmation de la cellule mémoire, tandis que la ligne de bit BLRjk est utilisée pour conduire l'étape de lecture de la cellule mémoire. Selon un aspect de l'invention, l'écriture d'une donnée binaire dans la cellule mémoire peut être effectuée selon un mode d'écriture classique ou selon un mode d'écriture selon l'invention. Le mode d'écriture classique comporte une étape d'effacement pour l'écriture de la valeur logique d'effacement, puis, si la cellule mémoire doit recevoir la valeur logique de programmation, une étape de programmation pour l'écriture de la valeur logique de programmation. Le mode d'écriture selon l'invention comprend une étape d'effacement si la cellule mémoire doit recevoir la valeur logique d'effacement ou si elle est déjà dans l'état effacé, ou une étape d'inhibition d'effacement ("erase inhibit") si la cellule mémoire doit recevoir la valeur logique de programmation et est déjà dans l'état programmé, puis une étape de programmation si la cellule mémoire doit recevoir la valeur logique de programmation et est dans l'état effacé. L'étape d'inhibition d'effacement est décrite par le tableau 3 ci- après et se distingue de l'étape d'effacement en ce que la région de drain 50 du transistor CT est portée à la tension Vpp au lieu d'être reliée à la masse, pendant que le transistor FGTE reçoit la tension d'effacement Vpp sur sa grille de contrôle 42. A cet effet, la ligne de bit BLWjk est portée à la tension Vpp au lieu d'être reliée à la masse. Comme la grille flottante 43 du transistor FGTE est exposée à la tension Vpp à la fois du côté de la grille de contrôle 42 du transistor FGTE et du coté de la région de source 51 du transistor CT, où se trouve la fenêtre tunnel TW, elle ne subit sensiblement ni perte ni injection de charges électriques. Le mode d'écriture selon l'invention présente un intérêt dans un plan mémoire où des cellules mémoire sont agencées en mots mémoire, dont un exemple sera décrit plus loin. En effet, lorsque des cellules mémoire formant un mot mémoire sont déjà dans l'état programmé et doivent recevoir la valeur logique de programmation, l'étape d'inhibition d'effacement permet de ne pas les effacer pendant que d'autres cellules mémoire sont effacées. Ainsi, il n'est pas nécessaire de programmer de nouveau de telles cellules mémoire. En pratique, une étape de programmation simplifiée de ces cellules mémoire, du type "rafraîchissement", pourra toutefois être prévue. Une telle étape de programmation simplifiée comprend l'application de la tension Vpp pendant une durée plus courte que la durée normale de programmation, ou comprend l'application d'impulsions de tension Vpp en nombre inférieur au nombre d'impulsions de tension Vpp que comporte une étape de programmation classique. Tableau 3 VBLW VBLR VWL VCG VSL Inhibition Vpp FLT ou 0 Vpp Vpp FLT ou 0 d'effacement Il apparaîtra clairement à l'homme de l'art que la cellule mémoire selon l'invention peut faire l'objet de diverses modifications, notamment en ce qui concerne la forme de la grille flottante 43 et l'agencement de la grille de contrôle 42 relativement à la grille flottante 43. Pour fixer les idées, les figures 3 et 4 illustrent d'autres structures de grille flottante 43 et d'autres agencements de la grille de contrôle 42 relativement à la grille flottante 43. Sur la figure 3, la grille flottante 43 comprend une seconde partie intermédiaire 43-4 qui s'étend à partir de la partie intermédiaire 43-3, et une seconde partie d'extrémité 43-5, la grille de contrôle 42 étant agencée en regard de la partie d'extrémité 43-5 avec interposition de la couche de diélectrique 46. Dans une variante représentée en traits pointillés sur la figure 3, la grille de contrôle 42 est agencée en regard de la partie intermédiaire 43-4. Sur la figure 4, la grille flottante 43 ne comprend que les parties 43-1, 43- 2, 43-3 déjà décrites, mais la grille de contrôle 42 est agencée en regard de la partie d'extrémité 43-3, soit en regard de la région de source 51 du transistor CT, avec interposition de la couche de diélectrique 46. Dans une variante représentée en traits pointillés sur la figure 4, la grille de contrôle 42 est agencée en regard de la partie intermédiaire 43-2. La figure 5A est une vue de dessus d'une topographie de semi- conducteur correspondant à la structure de cellule mémoire illustrée en figure 3, réalisée selon un procédé de fabrication dit "à simple couche de polysilicium". La cellule mémoire est intégrée sur un substrat de silicium 70 de type P et comprend: - deux pièces de polysilicium gravées POLYA, POLYB (silicium polycristallin), - trois régions de silicium dopé ACTIVE1, ACTIVE2, ACTIVE3, ici des régions de type N implantées avec autoalignement avec les pièces POLYA, POLYB, - des régions de silicium dopé CPIMP1, CPIMP2 de type N, implantées sous certaines zones de croisement des pièces POLYA, POLYB avec les régions de silicium dopé ACTIVE1, ACTIVE3 (implantation sans autoalignement) pour assurer la continuité électrique des régions ACTIVE1, ACTIVE3 sous les pièces POLYA, POLYB, et - une couche d'oxyde de grille formée avant le dépôt des pièces POLYA, POLYB, qui isole ces dernières du substrat et des régions CPIMP1, CPIMP2. La couche d'oxyde de grille, qui n'apparaît pas sur la vue de dessus de la figure 5A, forme les couches de diélectrique 45, 46 décrites plus haut. Elle présente une zone de faible épaisseur formant la fenêtre tunnel TW, repérée par des traits pointillés. La pièce POLYA est une ligne de polysilicium qui croise les régions dopées ACTIVE1, ACTIVE2, ACTIVE3 et forme à la fois la ligne de mot WLi décrite plus haut et les grilles 12, 32, 52 des transistors AT, CGTik, CT. De chaque côté de la ligne POLYA, les régions dopées ACTIVE1, ACTIVE2, ACTIVE3 forment les régions de drain 10, 30, 50 et de source 11, 31, 51 des transistors AT, CGTik et CT, respectivement. La pièce POLYB forme la grille flottante 43 du transistor FGTE et comprend une partie en forme de pavé 43-5 et une partie en forme de T comprenant deux-demi branches 43-1, 43-3 (parties horizontales droite et gauche du "T") et une branche centrale 43-4 (partie verticale du "T"). La partie en forme de pavé 43-5 croise la région dopée ACTIVE3 et forme la partie 43-5 de la grille flottante décrite plus haut en relation avec lafigure 3. La région CPIMP1 s'étend sous la partie 43-5 et assure la continuité électrique de la région dopée ACTIVE3 sous la partie 43-5 tout en formant la grille de contrôle 42 du transistor FGTE. La demi-branche droite 43-1 croise la région dopée ACTIVE2 et correspond à la partie 43-1 de la grille flottante décrite plus haut en relation avec la figure 3. De chaque côté de la zone de croisement avec la partie 43-1, la région dopée ACTIVE2 forme les régions de drain 40 et de source 41 du transistor FGTE, la région de drain se situant dans le prolongement de la région de source 11 du transistor AT. La demi-branche gauche 43-3 croise la région dopée ACTIVE1 et correspond à la partie 43-3 de la grille flottante décrite plus haut en relation avec la figure 3. La région CPIMP2 gauche 43-3, dans dopée ACTIVE1, et est implantée sous la demi-branche la zone de croisement avec la région forme un prolongement de la région de source 51 du transistor POLYB. La fenêtre tunnel branche gauche 43-3 et la CT qui s'étend sous la pièce TW est agencée entre la demi-région CPIMP2. La région de la pièce POLYB reliant les deux demi- branches de la partie en forme de "T" correspond à la partie intermédiaire 43-2 de la grille flottante décrite 15 plus haut en relation avec la figure 3. La figure 5B est une vue en coupe de la cellule mémoire selon un axe AA' représenté en figure 5A, qui passe par les deux demi-branches de la partie en forme de "T" de la pièce POLYB (parties 43-1, 43-2, 43-3 de la grille flottante). On aperçoit la région CPIMP 2 qui s'étend sous la partie 43-3 de la grille flottante, et la fenêtre tunnel TW formée dans la couche d'oxyde 45, 46 entre la partie 43-3 et la région CPIMP2. On aperçoit également la région de canal 44 du transistor FGTE qui s'étend sous la partie 43-1, formée ici par le substrat P (soit un canal de type N). Une couche d'oxyde de champ FLDOX sépare les différents transistors. Typiquement l'épaisseur de l'oxyde 45, 46 est de l'ordre de quelques dizaines de nanomètres, l'épaisseur de la fenêtre tunnel est de l'ordre de quelques nanomètres et l'épaisseur de l'oxyde de champ FLDOX est de l'ordre de quelques centaines de nanomètres. En résumé, le croisement de la ligne POLYA avec la région ACTIVE1 forme le transistor CT, le croisement de la ligne POLYA avec la région ACTIVE2 forme le transistor AT, et le croisement de la ligne POLYA avec la région ACTIVES forme le transistor CGTik. Le croisement de la demi- branche droite de la partie en forme de T de la pièce POLYB forme les régions 40, 41 de drain et de source du transistor FGTE, et la demi- branche gauche forme la partie de la grille flottante du transistor FGTE qui s'étend en regard de la région de source du transistor CT ou en regard d'une partie formant le prolongement de la région de source, ici la région ACTVE2. Enfin, la région CPIMP1 forme la grille de contrôle 42 du transistor FGTE. La région ACTIVE1 comporte par ailleurs un contact 53 du côté de la région de drain 50 du transistor CT, pour relier ce transistor avec la ligne de bit BLWjk (non représentée, Cf. figure 3). De même, la région ACTIVE2 comporte un contact 13 du côté de la région de drain 10 du transistor AT, pour relier ce transistor avec la ligne de bit BLRjk (non représentée, Cf. figure 3). La région ACTIVE2 comporte également un contact 47 du côté de la région de source 41 du transistor FGTE, pour relier ce transistor avec la ligne de source SLi (non représentée, Cf. figure 3). La région ACTIVE3 comporte un contact 33 du côté de la région de drain 30 du transistor CGTik, pour relier ce transistor avec la ligne de contrôle de grille CGLk (non représentée, Cf. figure 3). Enfin, la structure représentée en figure 5A est une structure symétrique de deux cellules mémoire qui comporte deux pièces POLYB, POLYB' de même forme, la région ACTIVE2 étant en forme de U, chaque branche du "U" croisant l'une des pièces POLYB, POLYB' pour obtenir deux transistors FGTE partageant le même contact de source 47. La figure 6 représente schématiquement l'architecture d'un plan mémoire MA selon l'invention, comprenant des cellules mémoires CEijk. Dans un souci de lisibilité de la figure, une seule ligne de cellule mémoire, de rang i, est représentée, et sur cette ligne n'est représenté qu'un seul groupe de huit cellules mémoire CEiOk, CEilk,...CEi7k appartenant à une même colonne de rang k et formant un mot mémoire de 8 cellules mémoire (j allant ici de 1 à 7). Les cellules CEiOk à CEi7k sont reliées à une ligne de mot WLi commune, à des lignes de bit BLWOk à BLW7k de rang jk correspondant, à des lignes de bit BLROk à BLR7k de rang jk correspondant, à une ligne de source commune SLi et à un transistor de contrôle de grille CGTik commun, la région de source du transistor CGTik étant reliée à la grille de contrôle du transistor à grille flottante de chaque cellule mémoire. La région de drain du transistor CGTik est reliée à un verrou de sélection de colonne CLk par l'intermédiaire d'une ligne de contrôle de grille CGLk. Chaque ligne de bit BLWOk à BLW7k est reliée à un verrou de programmation PLOk à PL7k. Chaque ligne de bit BLROk à BLR7k est reliée à un amplificateur de lecture SAO à SA7 par l'intermédiaire d'un transistor de sélection TSOk à TS7k et d'un bus de multiplexage MB. La ligne de mot WLi est contrôlée par un décodeur de ligne de mot WLDEC qui reçoit en entrée les bits de poids fort d'une adresse de mot WAD, formant une adresse de ligne de mot. Le verrou de sélection de colonne CLk, les verrous de programmation PLOk à PL7k et les transistors de sélection TSOk à TS7k sont contrôlés par un décodeur de colonne COLDEC. Le décodeur COLDEC reçoit en entrée les bits de poids faible de l'adresse de mot WAD, formant une adresse de colonne désignant un mot sur la ligne de mot. Enfin, les verrous de programmation PLOk à PL7k sont reliés à un bus de données DTBUS pour recevoir chacun une donnée à écrire dans le plan mémoire, et fournir la tension Vpp pendant l'étape de programmation lorsque la donnée à écrire est égale à la valeur logique de programmation. Outre la structure des cellules mémoire, le plan mémoire MA se distingue d'un plan mémoire classique en ce que les verrous de programmation et les amplificateurs de lecture sont reliés à des lignes de bit différentes, respectivement les lignes de bit de type BLW pour l'écriture, et les lignes de bit de type BLR pour la lecture. Pendant l'étape de programmation, les verrous de programmation fournissent classiquement la tension de programmation Vpp aux lignes de bit reliées à des cellules mémoire devant recevoir la valeur logique de programmation. Dans un mode de réalisation, les verrous de programmation sont contrôlés de manière que certains d'entre eux fournissent la tension d'inhibition Vpp pendant l'effacement du mot mémoire, au lieu de fournir la tension d'effacement (ici la tension 0). Conformément au procédé d'écriture décrit plus haut, les cellules mémoire qui reçoivent la tension Vpp sur le drain de leur transistor de contrôle CT, au lieu de recevoir la tension d'effacement, sont celles qui se trouvent déjà dans l'état programmé et qui doivent recevoir la valeur logique de programmation. Ces cellules mémoire se sont donc pas effacées. Dans un autre mode de réalisation, chaque cellule mémoire est utilisée pour enregistrer une donnée à niveau multiple ("multilevel data") permettant d'enregistrer plusieurs bits au lieu d'un seul dans chaque cellule mémoire. Chaque cellule mémoire est par exemple programmée avec quatre niveaux de programmation, chaque niveau de programmation correspondant à une tension de seuil déterminée, ce qui permet d'enregistrer dans chaque cellule mémoire un couple de bits 00, 01, 10 ou 11. A cet effet, les amplificateurs SAO à SA7 sont prévus pour lire des cellules mémoire selon les quatre niveaux de tension de seuil, et fournir chacun deux bits de données. Dans ce cas, les amplificateurs de lecture sont activés pendant l'étape de programmation en tant que circuits de contrôle de programmation ("programmation monitoring circuits"), et chaque amplificateur fournit un signal de lecture à quatre niveaux illustrant l'intensité du courant circulant dans la cellule mémoire correspondante, et par conséquent le niveau atteint par la tension de seuil du transistor à grille flottante. Ainsi, lorsque le signal de lecture fourni par chaque amplificateur de lecture (signal analogique ou numérique) atteint la valeur correspondant au couple de bits devant être enregistré dans la cellule mémoire correspondante, le processus de programmation de la cellule mémoire concernée est arrêté. Il sera noté qu'une telle lecture des cellules mémoire pendant la programmation, qui permet de prévoir une programmation multiniveau, est rendue possible par la séparation entre les lignes de bit d'écriture BLW et les lignes de bit de lecture BLR, et le fait que la tension de programmation Vpp soit appliquée aux transistors de contrôle CT des cellules mémoire au lieu d'être appliquée aux transistors à grille flottante. Il apparaîtra clairement à l'homme de l'art que plan mémoire qui vient d'être décrit est susceptible de diverses autres variantes de réalisation, notamment en ce qui concerne l'agencement des cellules mémoires et les interconnexions entre cellules mémoires. Notamment, bien qu'une organisation du plan mémoire permettant de sélectionner des mots mémoire soit généralement préférée, l'invention est également applicable à une organisation privilégiant un accès individuel à chaque cellule mémoire en lecture et en écriture. Egalement, bien que la réalisation de cellules mémoire à partir de transistors MOS de type N a été décrite dans ce qui précède, l'invention est également applicable à des cellules mémoire réalisées avec des transistors MOS de type P. REVENDICATIONS 1. Cellule mémoire EEPROM (CEijk, CEiOk) comprenant un transistor d'accès (AT) et un transistor à grille flottante (FGTE), le transistor à grille flottante (FGTE) comportant une grille de contrôle (42), une première région de conduction (40) reliée à une seconde région de conduction (11) du transistor d'accès, une grille flottante (43) et une fenêtre tunnel (TW) pour l'injection ou l'extraction de charges électriques dans la grille flottante, caractérisée en ce qu'elle comprend un transistor de contrôle (CT) distinct du transistor d'accès (AT), le transistor de contrôle (CT) comportant une première région de conduction (50) et une seconde région de conduction (51), et en ce que: - la grille flottante (43) comprend une extension (43-3) s'étendant en regard d'une région (51, CPIMP2) électriquement conductrice reliée électriquement à la seconde région de conduction (51) du transistor de contrôle (CT), et - la fenêtre tunnel (TW) est agencée entre l'extension {43-3) de la grille flottante (43) et la région électriquement conductrice (51, CPIMP2), le transistor de contrôle (CT) permettant de contrôler l'injection ou l'extraction de charges électriques dans la grille flottante en appliquant un potentiel électrique (0, Vpp) d'effacement ou de programmation de la cellule mémoire sur la seconde région de conduction (51) du transistor de contrôle, par l'intermédiaire de sa première région de conduction (51). 2. Cellule mémoire selon la revendication 1, dans laquelle la région électriquement conductrice est la seconde région de conduction (51) du transistor de contrôle ou un prolongement (CPIMP2) de la seconde région de conduction du transistor de contrôle. 3. Cellule mémoire selon l'une des revendications 1 et 2, dans laquelle la grille flottante (43) comprend une autre extension (43-4, 43- 5) s'étendant en regard de la grille de contrôle (42) du transistor à grille flottante. 4. Cellule mémoire selon l'une des revendications 1 à 3, dans laquelle le transistor de contrôle (CT) comporte une grille (52) reliée à la grille de contrôle (12) du transistor d'accès (AT) et à une ligne (WLi) de sélection de la cellule mémoire en effacement, programmation ou écriture. 5. Cellule mémoire selon l'une des revendications 1 à 4, dans laquelle le transistor d'accès (AT) comporte une première région de conduction (10) reliée à une première ligne de bit (BLRjk) pour la lecture de la cellule mémoire, et la première région de conduction (50) du transistor de contrôle (CT) est reliée à une seconde ligne de bit (BLWjk) pour recevoir le potentiel électrique (0, Vpp) d'effacement ou de programmation de la cellule mémoire. 6. Cellule mémoire selon l'une des revendications 1 à 5, dans laquelle la grille de contrôle (42) du transistor à grille flottante (FGTE) est reliée à des grilles de contrôle de transistors à grille flottante appartenant à d'autres cellules mémoires (CEilk-CEi7k) et forme un élément d'un mot mémoire sélectionnable en lecture ou écriture à partie d'une adresse de mot (WAD). 7. Cellule mémoire selon l'une des revendications 1 à 6, comprenant: - une première région (ACTIVE1) de silicium dopé formant des régions de drain et de source du transistor de 5 contrôle (CT), - une seconde région (ACTIVE2) de silicium dopé formant des régions de drain et de source du transistor à grille flottante (FGTE), et - une pièce en un matériau conducteur (POLYB) formant la 10 grille flottante (43) du transistor à grille flottante, comprenant: - une partie (13-1) s'étendant au-dessus de la seconde région (ACTIVE2) de silicium dopé et délimitant dans la seconde région (ACTIVE2) de silicium dopé les régions de drain et de source du transistor à grille flottante, et - une partie (43-3) s'étendant au-dessus de la seconde région de conduction (51) du transistor de contrôle (CT) ou d'un prolongement (CPIMP2) de la seconde région de conduction (51) du transistor de contrôle (CT), qui est isolée de la seconde région de conduction ou de son prolongement par une couche de diélectrique (45, 46) comportant la fenêtre tunnel (TW). 8. Cellule mémoire selon la revendication 7, dans lequel la pièce en matériau conducteur (POLYB) comprend une partie en forme de "T" ayant une première demi- branche qui croise la première région (ACTIVE1) de silicium dopé et une seconde demi-branche qui croise la seconde région (ACTIVE2) de silicium dopé, et une partie (43-5) en forme de pavé qui s'étend en regard de la grille de contrôle (42) du transistor à grille flottante. 9. Plan mémoire (MA) comprenant: - des cellules mémoire selon l'une des revendications 1 à 8, - des lignes de bit (BLWjk) d'un premier type et des lignes de bit (BLRjk) d'un second type, - des moyens (PLOk- PL7k) de programmation et des moyens (SAO-SA7) de lecture des cellules mémoire, dans lequel chaque cellule mémoire a son transistor de contrôle (CT) relié à un moyen de programmation par l'intermédiaire d'une ligne de bit du premier type, et son transistor d'accès (AT) relié à un moyen de lecture par l'intermédiaire d'une ligne de bit du second type. 10. Plan mémoire selon la revendication 9, dans lequel les moyens de programmation (PLOk-PL7k) sont agencés pour, pendant une étape d'effacement de cellules mémoire, appliquer une tension (Vpp) d'inhibition d'effacement à au moins une cellule mémoire. 11. Plan mémoire selon l'une des revendications 9 et 10, dans lequel les moyens (SAO-SA7) de lecture des cellules mémoire sont agencés pour effectuer une lecture multiniveau des cellules mémoire, et lire au moins deux bits de donnée dans chaque cellule mémoire. 12. Plan mémoire selon la revendication 11, comprenant des moyens de lecture (SAO-SA7) des cellules mémoire pendant des étapes de programmation des cellules mémoire, pour contrôler le niveau de programmation de cellules mémoire et écrire au moins deux bits dans chaque cellule mémoire.