FR 2875350 A1 20060317 FR 0409784 A 20040915 Implémentation d'une bascule protégée contre des pics de courant ou de tension L'invention concerne les bascules protégées contre des pics de courant ou de tension, en particulier les bascules de type flip-flop. L'invention s'applique cependant, de manière générale, à tout type de bascule protégée contre de tels pics de courant ou de tension. La miniaturisation ininterrompue et progressive des circuits électroniques permet d'obtenir des circuits de plus en plus performants et de plus en plus petits. En contrepartie, ces circuits sont de plus en plus sensibles à leur environnement extérieur, et en particulier aux aléas logiques dus à un apport d'énergie venant de l'extérieur du circuit. Un aléa logique est un changement d'état ponctuel ou un état transitoire se traduisant par un pic de tension et/ou un pic de courant en un point d'un circuit intégré. Par définition, un aléa est non ou très peu prévisible. Les aléas logiques peuvent avoir des origines différentes. Un aléa logique est par exemple induit par l'impact d'une particule énergétique chargée en un point d'un circuit intégré. Un tel aléa est connu sous l'expression anglo-saxonne Single Event Upset ou SEU. Ce type d'aléa apparaît sur des circuits intégrés utilisés pour des applications spatiales, à cause des rayonnements rencontrés en dehors des couches atmosphériques et magnétosphériques protectrices de la terre. Ce type d'aléa est également de plus en plus fréquent sur des circuits intégrés pour des applications terrestres, notamment pour les technologies les plus fines, telles que les technologies 0,25 micron, 0, 18 micron et 0,12 micron, et en-deça. Un aléa logique peut également être induit par couplage capacitif ponctuel entre deux couches d'un même circuit intégré. On parle souvent dans ce cas de glitch . Un aléa, quelle que soit son origine, se traduit généralement par un pic de tension et/ou de courant sur un signal numérique ou analogique en un point perturbé d'un circuit constitué par le point d'impact de la particule énergétique, dans le cas d'un aléa de type SEU. Si l'on note C la capacité équivalente du circuit en aval du point perturbé, la variation de tension AV au point perturbé considéré s'écrit AV=AQ/C, AQ étant la variation de charge résultant de l'impact. La variation de tension AV est en général de durée très courte, très inférieure par exemple à la période d'un signal d'horloge pilotant le circuit. Un aléa peut avoir des conséquences plus ou moins importantes sur le circuit aval qu'il perturbe. Par exemple, pour un circuit aval utilisant uniquement des signaux logiques, si la variation de tension AV est suffisamment faible pour ne pas entraîner de changement d'état, la perturbation disparaît en un temps assez bref, sans conséquence pour le circuit aval. C'est notamment le cas lorsque la capacité aval équivalente est importante ou lorsque la variation de charge AQ est faible. Par contre, si la variation de tension AV est plus importante, et notamment si elle est suffisante pour modifier la valeur d'un signal logique, alors les conséquences peuvent être importantes. En particulier, une variation de tension Av engendrée par un aléa peut perturber le fonctionnement normal d'une bascule flip-flop. En effet, une telle bascule comporte généralement deux cellules de verrouillage maître et esclave raccordées chacune en sortie d'une porte de transfert. Lorsqu'un front actif d'un signal d'horloge est reçu par la bascule, une donnée d'entrée est tout d'abord mémorisée dans la cellule de verrouillage maître. Elle est transmise vers la deuxième cellule de verrouillage esclave et en sortie de la bascule lorsqu'un front actif du signal d'horloge est appliqué sur la deuxième porte de transfert de données. Ainsi, lorsqu'elle reçoit un front actif du signal d'horloge, la bascule reproduit pendant une période du signal d'horloge, sur sa sortie, le signal qu'elle reçoit sur son entrée de données. Or, un aléa d'amplitude importante peut faire basculer les niveaux logiques présents en entrée de chaque cellule de verrouillage lorsque celles-ci ne sont pas imposées par une porte de transfert correspondante. Un tel basculement, c'est-à-dire une modification du contenu des cellules de verrouillage, aura bien sûr, pour conséquence une erreur sur les sorties de la bascule. Dans le but de protéger les bascules contre les aléas et éviter ainsi toute perturbation du circuit aval, il a été proposé de réaliser chaque cellule de verrouillage de manière redondante, c'est-à-dire sous la forme d'un ensemble de noeuds redondants de stockage de données de sorte que lorsqu'un aléas provoque une altération du niveau logique stocké dans l'un des noeuds, l'information initiale peut être restaurée à partir de l'information mémorisée dans un noeud complémentaire. Au vu de ce qui précède, le but de l'invention est d'améliorer encore la protection des bascules contre les pics de courant ou de tension. L'invention a donc pour objet une bascule protégée contre des pics de courant ou de tension, comprenant une première porte de transfert de données recevant, en entrée, des données d'entrée de la bascule, une première cellule de verrouillage maître raccordée en sortie de la première porte de transfert, une deuxième cellule de verrouillage esclave, et une deuxième porte de transfert de donnée disposée entre les première et deuxième cellules de verrouillage, chaque cellule de verrouillage comprenant un ensemble de noeuds de stockage de données redondants pour le stockage d'une information dans au moins une paire de noeuds complémentaires et des moyens pour restaurer une information dans son état initial après un pic de courant ou de tension modifiant l'information dans l'un des noeuds de ladite paire, à partir de l'information stockée dans l'autre noeud. Les noeuds de chaque paire sont implantés à l'opposé l'un de l'autre dans une zone d'un substrat délimitant la cellule de mémoire. Selon une autre caractéristique de la bascule, les noeuds de chaque paire de noeuds sont séparés d'une distance supérieure au diamètre d'une particule ionisée susceptible d'engendrer un pic de courant ou de tension. Par exemple, ils sont éloignés d'au moins 1 micron. Selon une autre caractéristique de l'invention, les noeuds de chaque paire sont disposés dans des puits de type de conductivité opposée délimitant des jonctions isolant lesdits noeuds. Dans un mode de réalisation, chaque cellule de verrouillage comprend quatre ensemble de transistors servant au contrôle du niveau de tension de quatre noeuds de stockage de données respectifs, chaque ensemble de transistors comportant un premier transistor MOS de type P et un deuxième transistor MOS de type N, la source et le drain du premier transistor étant respectivement connectés à une tension d'alimentation et au drain du deuxième transistor, la source du deuxième transistor étant connectée à la masse. En outre, le drain du premier transistor et la grille du deuxième transistor des premier, deuxième et troisième ensembles de transistors sont raccordés à la grille et au drain du premier transistor des deuxième, troisième et quatrième ensembles de transistors, respectivement. De surcroît, la grille et le drain du premier transistor du premier ensemble de transistors sont connectés au drain du premier transistor et à la grille du deuxième transistor du quatrième ensemble de transistors, respectivement. Enfin, les premiers transistors PMOS de la première cellule de verrouillage et de la deuxième cellule de verrouillage sont placés dans un caisson de type N, et en ce que les deuxièmes transistors NMOS de la première cellule de verrouillage et de la deuxième cellule de verrouillage sont disposés dans un caisson de type P disposé entre deux caissons de type N dans lesquels sont respectivement implantés les noeuds de chaque paire. D'autres buts, caractéristiques et avantages de l'invention apparaîtront à la lecture de la description suivante, donnée uniquement à titre d'exemple non limitatif, et faite en référence aux dessins annexés sur lesquels: la figure 1 est un schéma électronique illustrant la structure d'une bascule flip-flop conforme à l'invention; la figure 2 illustre la structure de la première cellule de verrouillage et de la porte de transfert correspondante; la figure 3 illustre la structure de la deuxième cellule de verrouillage et de la porte de transfert correspondante; la figure 4 est un schéma électronique du circuit d'entré ; la figure 5 est un schéma électronique du circuit de sortie; et la figure 6 illustre un exemple d'implémentation de la bascule de la figure 1, conformément à l'invention. Sur la figure 1, on a représenté l'architecture générale d'un exemple de schéma électronique d'une bascule de type flip-flop protégée contre les pics de courant ou de tension. Comme on le voit sur cette figure, cette bascule comporte: une première porte P1 de transfert de données recevant, en entrée, des données D et DN issues d'un circuit d'entrée E; une première cellule de verrouillage de données maître Cl, servant au stockage temporaire des données issues de la porte de transfert P1; une deuxième cellule de verrouillage de données C2, constituant une cellule de verrouillage esclave, vers laquelle sont transférées les données issues de la première cellule maître Cl; une deuxième porte de transfert de données P2; et un circuit de sortie S. Comme on le voit sur les figures 2 et 3, chaque cellule de verrouillage de données maître comporte quatre ensembles de transistors E1, E2, E3 et E4 servant au contrôle du niveau de tension de quatre noeuds de stockage de données respectifs N1, N2, N3 et N4. De même, chaque cellule de verrouillage de données esclave comporte quatre ensembles de transistors El, E2, E3 et E4 servant au contrôle du niveau de tension de quatre noeuds de stockage de données respectifs NS1, NS2, NS3 et NS4. Chaque ensemble de transistors comporte un transistor MOS de type P et un transistor MOS de type N. Ainsi, chaque cellule de verrouillage Cl ou C2 comporte quatre transistors MOS de type P, à savoir MP1, MP2, MP3 et MP4, et quatre transistors MOS de type N, à savoir MN1, MN2, MN3 et MN4. La source de chacun des transistors MP1, MP2, MP3 et MP4 est connectée à une source de tension continue Vdd, par exemple égale à 1,2 volts, et la source des transistors MN1, MN2, MN3 et MN4 est connectée à un circuit de raccordement à la terre Vss. Le drain d de chaque transistor MOS de type P d'un ensemble i de transistors Ei (i=1, 2, 3, 4) est connecté au drain du transistor MOS de type MNi correspondant. En ce qui concerne les ensembles de transistors El, E2, E3 et E4 de la cellule maître, le noeud entre les transistors P et les transistors N, respectivement nommés N4, Ni, N2, N3, sont respectivement raccordés à la grille des transistors MOS de type P des ensembles E2, E3, E4 et E1, et aux grilles des transistors MOS de type N des ensembles E4, E1, E2 et E3. La cellule esclave est agencée de manière identique. Les noeuds entre les transistors P et les transistors N des ensembles de transistors E1, E2, E3 et E4, respectivement notés NS4, NS1, NS2 et NS3, sont respectivement raccordés aux grilles des transistors MOS de type P MP2, MP3, MP4 et MP1 et aux grilles des transistors MOS de type N MN4, MN1, MN2 et MN3. Les noeuds N1, N2, N3 et N4, d'une part, et NS1, NS2, NS3 et NS4, d'autre part, servant au stockage d'une information logique constituent des noeuds de stockage redondants et sont connectés à la grille des transistors MOS de type N MN1, MN2, MN3 et MN4, respectivement. Comme on le voit sur les figures 2 et 3, l'accès aux noeuds N1, N2, N3, N4 et NS1, NS2, NS3, NS4 des cellules de verrouillage maître et esclave s'effectue par l'intermédiaire des portes de transfert de données Pl et P2 qui comportent quatre circuits d'accès qui correspondent à quatre circuits d'écriture de quatre données issues du circuit d'entrée E et de la première cellule de verrouillage, respectivement. De préférence, dans la cellule maître, on écrit une donnée D dans les noeuds N1 et N3 et le complément DN de cette donnée dans les noeuds N2 et N4. Dans la cellule esclave, on écrit les données issues des noeuds N4 (ou LM1B), Ni (ou LM1), N2 (ou LMB) et N3 (ou LM) dans les noeuds NS4, NS1, NS2 et NS3, respectivement. Les portes de transfert Pl et P2 sont ainsi constituées chacune d'une association de quatre circuits d'écriture C' l, C'2, C'3 et C'4. Chaque circuit d'écriture comporte un premier transistor MOS de type N MR1 et un deuxième transistor MOS de type N MR2. La grille de chaque transistor MR1 reçoit une donnée D ou DN à écrire, ou une donnée issue d'un noeud de la cellule maître, et la source de ce transistor MR1 est raccordée à la masse. La grille du deuxième transistor MR2 reçoit un signal d'horloge CPN ou CP délivré par un circuit approprié et la source de chaque transistor MR2 est raccordée au drain d'un transistor MR1 correspondant. Enfin, le drain de chaque transistor MR2 est raccordé à un noeud de stockage de données correspondant. En ce qui concerne la deuxième porte de transfert de données P2, les transistors MR2 sont pilotés par un signal d'horloge CP complémentaire du signal d'horloge CPN pilotant la première porte PI. En se référant à la figure 4, le circuit d'entrée E est destiné à élaborer des données redondantes pour la première porte Pl de transfert de données. Il comporte un circuit inverseur délivrant une donnée DN inversée. Le circuit inverseur comprend un transistor MOS de type P MP5 dont la source est raccordée à une tension d'alimentation continue Vdd et un transistor MOS de type N MN5 dont le drain est raccordé au drain du transistor MP5 et dont la source est connectée à la masse. Les grilles des deux transistors MP5 et MN5 sont connectées et reçoivent, en entrée, une donnée D, tandis que le drain commun entre les transistors MP5 et MN5 fournit la donnée d'entrée inversée DN. Enfin, le circuit de sortie S illustré à la figure 5 constitue un étage de sortie protégé contre les pics de courant ou de tension et reçoit des données issues des noeuds de la deuxième cellule de verrouillage. Ce circuit de sortie S comprend deux étages assurant l'une le transfert des données à l'état haut et l'autre le transfert des données à l'état bas. L'étage assurant le transfert des données à l'état bas comprend un premier transistor MOS de type P MP6 et un deuxième transistor MOS de type P MP7. La source du premier transistor MP6 est connectée à une tension d'alimentation et le drain de ce transistor est raccordé à la source du transistor MP7. La grille du transistor MP6 reçoit la donnée L1B (ou NS4) à l'état bas, tandis que la grille du transistor MP7 reçoit la donnée LB (ou NS2) à l'état bas. En ce qui concerne l'étage assurant le transfert des données à l'état haut, cet étage comporte un premier transistor MOS de type N MN6 et un deuxième transistor MOS de type N MN7. Le drain du transistor MN6 est raccordé au drain du transistor MP7, tandis que la source de ce transistor MN6 est raccordée au drain du transistor MN7, dont la source est raccordée à la masse. La grille du transistor MN6 reçoit la donnée d'entrée à l'état haut, tandis que la grille du transistor MN7 reçoit la donnée à l'état haut. Le noeud commun entre le drain du transistor MP7 et le drain du transistor MN6 fournit la sortie Q de la bascule. Le circuit, tel que décrit en référence aux figures 1 à 5, fonctionne de la façon suivante. Lorsqu'un front actif du signal d'horloge CPN arrive, c'est-à-dire lorsque le signal d'horloge CPN passe au niveau haut, la première porte P1 est passante et la première cellule de verrouillage maître Cl est active. Au contraire, le signal CP passe au niveau bas, la deuxième porte P2 est bloquée et la deuxième cellule de verrouillage C2 est inactive. Les données présentées en entrée de la première porte Pl de transfert sont transférées vers la première cellule de verrouillage maître Cl, les transistors MR2 de cette porte P1 étant passants. Le niveau logique mémorisé dans les noeuds N1, N2, N3 et N4 dépend alors du niveau logique des données D et DN incidentes. Dès qu'un front actif (montant) apparaît sur le signal d'horloge CP, c'est-à-dire lorsque le signal CPN passe au niveau bas, la porte P1 est bloquée et la porte P2 devient passante. Les données issues des noeuds de stockage de la première cellule maître sont alors transférées vers les noeuds correspondants de la deuxième cellule esclave C2 pour être disponibles sur la sortie Q de la bascule, tant que le signal CP reste au niveau haut, tandis que la première cellule Cl de verrouillage est isolée. Comme cela va être décrit ci-après, l'agencement qui vient d'être décrit permet de fournir une protection efficace contre les aléas de courant et/ou de tension. Tout d'abord, le stockage des informations dans les cellules de verrouillage s'effectue de manière redondante dans des paires de noeuds complémentaires. Ainsi, une dégradation de l'information stockée dans un noeud de l'une des paires peut être restaurée à partir de l'information mémorisée dans l'autre noeud. Par exemple, les données 1 , 0 , 1 , et 0 sont respectivement stockées dans les noeuds N1, N2, N3 et N4. Si une perturbation apparaît sur le noeud N1, qui se traduit par un pic transitoire de tension négative, la chute de tension consécutive sur la grille du transistor MN1 provoque le blocage de ce transistor. Au contraire, cette perturbation entraîne la mise en conduction du transistor MOS de type P MP3. Mais, la tension du noeud N2 est maintenue à 0 par le transistor MN3. Le transistor MP4 est donc maintenu conducteur, de sorte que le transistor MP1 reste bloqué et que la tension sur le noeud N4 n'est pas altérée. De même, le niveau logique mémorisé dans le noeud N3 n'est pas modifié. Parallèlement, le niveau logique du noeud N1 est restauré par l'intermédiaire du transistor MP2. L'agencement qui vient d'être décrit permet de restaurer un niveau logique stocké dans un noeud après perturbation engendrée par un aléa. En outre, grâce à l'utilisation de portes de transfert pourvues de circuits d'accès spécifique servant respectivement à l'écriture des données dans les noeuds N1, N2, N3 et N4, on évite qu'une perturbation ne soit transmise simultanément à l'ensemble des noeuds. Ainsi, par exemple, si seulement l'un des noeuds est corrompu dans la cellule de verrouillage maître, seul l'un des noeuds correspondants sera transitoirement perturbé. Il pourra cependant être restauré dans son état initial, comme décrit ci-dessus. En outre, grâce à l'utilisation du circuit de sortie qui comprend deux étages pour transférer les données à l'état haut et à l'état bas, respectivement, lorsque l'une des entrées de cet étage est transitoirement modifiée, la sortie se met à haute impédance et est donc capacitivement maintenue à sa valeur initiale, de sorte que la sortie n'est pas perturbée. Afin d'améliorer encore la protection de la bascule contre les aléas, et en particulier afin d'éviter qu'un aléa ne puisse simultanément altérer deux noeuds complémentaires dans lesquels une même information est stockée de manière redondante, on implante les noeuds de chaque paire à l'opposé l'un de l'autre dans une zone d'un substrat délimitant la bascule. Sur la figure 6, sont représentées les couches d'un matériau déposé sur un substrat semi-conducteur pour la réalisation des différents éléments du circuit de la figure 1. La technique de réalisation de ces éléments est à la portée d'un homme du métier et ne sera donc pas décrite en détail par la suite. On notera cependant que les différents transistors servant à la réalisation de la bascule sont formés dans trois caissons isolés, à savoir un premier puits ou caisson P1 de type N, un deuxième puits ou caisson de type P ou Pwell , et un troisième caisson ou puits P3 de type N ou Nwell . Les transistors N MOS MN1, MN2, MN3 et MN4 de la cellule de verrouillage maître sont disposés dans une première zone Z1 du caisson central P2 de type P, tandis que les transistors NMOS MN1, MN2, MN3 et MN 4 de la cellule esclave C2 sont placés dans une deuxième zone Z2 du caisson central P2. Par contre, les transistors PMOS MP1, MP2, MP3 et MP4 de chaque cellule maître ou esclave sont réparties dans les deux caissons P1 et P3 de type N, de sorte que les deux noeuds de stockage de données de chaque paire soient disposés à l'opposé l'une de l'autre, c'est-à-dire de part et d'autre du caisson central P2. Par exemple, on implante le transistor MP1 dans une première zone Z3 du premier caisson P1 et le transistor MP3 dans une zone Z4 du troisième caisson P3 disposé à l'opposé de la première zone Z3. De même, on implante le transistor MP2 dans une deuxième zone Z5 du premier caisson Pl disposé au voisinage de la première zone Z3 et le transistor MP4 dans une deuxième zone Z6 du troisième caisson P3 s'étendant au voisinage de la première zone Z4. Ainsi, grâce à cet agencement, le noeud N1 se trouve le plus éloigné possible du noeud N3, et le noeud N2 est également le plus éloigné possible du noeud N4. Par exemple, on éloigne ces transistors d'une distance au moins égale à 1 micron, de manière à éviter qu'une particule ionisée, dont le diamètre est typiquement de l'ordre de 0,6 micron, qui vient perturber l'un de ces transistors, ne vienne pas perturber l'autre transistor, bien que des distances inférieures puissent également être envisagées. On évite ainsi qu'une particule ionisée ne vienne perturber simultanément les noeuds N1 et N3, d'une part, et les noeuds N2 et N4, d'autre part. En outre, grâce à la réalisation des transistors MP1, MP2, MP3 et MP4 dans deux caissons de type N séparés d'un caisson de type P dans lequel sont implantés des transistors de type N, on réalise une isolation de chaque paire de noeuds de stockage de données redondants grâce à la formation de jonction entre les caissons. REVENDICATIONS 1. Bascule protégée contre des pics de courant ou de tension, comprenant une première porte (Pl) de transfert de données recevant, en entrée, des données d'entrée de la bascule, une première cellule de verrouillage maître (Cl) raccordée en sortie de la première porte de transfert, une deuxième cellule de verrouillage esclave (C2), et une deuxième porte (P2) de transfert de donnée disposée entre les première et deuxième cellules de verrouillage, chaque cellule de verrouillage comprenant un ensemble de noeuds (N1, N2, N3, N4) de stockage de données redondants pour le stockage d'une information dans au moins une paire de noeuds complémentaires et des moyens pour restaurer une information dans son état initial après un pic de courant ou de tension modifiant l'information dans l'un des noeuds de ladite paire, à partir de l'information stockée dans l'autre noeud, caractérisée en ce que les noeuds de chaque paire sont implantés à l'opposé l'un de l'autre dans une zone d'un substrat délimitant la cellule de mémoire. 2. Bascule selon la revendication 1, caractérisée en ce que les noeuds de chaque paire de noeuds sont séparés d'une distance supérieure au diamètre d'une particule ionisée susceptible d'engendrer un pic de courant ou de tension. 3. Bascule selon l'une des revendications 1 et 2, caractérisée en ce que les noeuds de chaque paire sont éloignés d'au moins 1 micron. 4. Bascule selon l'une quelconque des revendications 1 à 3, caractérisée en ce que les noeuds de chaque paire sont disposés dans des puits (Pl, P2, P3) de type de conductivité opposée délimitant des jonctions isolant lesdits noeuds. 5. Bascule selon l'une quelconque des revendications 1 à 4, caractérisée en ce que chaque cellule de verrouillage comprend quatre ensemble de transistors (El, E2, E3, E4) servant au contrôle du niveau de tension de quatre noeuds de stockage de données respectifs, chaque ensemble de transistors comportant un premier transistor MOS (MP1, MP2, MP3, MP4) de type P et un deuxième transistor MOS (MN1, MN2, MN3, MN4) de type N, la source et le drain du premier transistor étant respectivement connectés à une tension d'alimentation et au drain du deuxième transistor, la source du deuxième transistor étant connectée à la masse. 6. Bascule selon la revendication 5, caractérisée en ce que le drain du premier transistor (MP1, MP2, MP3) et la grille du deuxième transistor (MN1, MN2, MN3) des premier, deuxième et troisième ensembles (El, E2, E3) de transistors sont raccordés à la grille et au drain du premier transistor (MP2, MP3, MP4) des deuxième, troisième et quatrième ensembles de transistors (E2, E3, E4), respectivement. 7. Bascule selon l'une des revendications 5 et 6, caractérisée en ce que la grille et le drain du premier transistor (MP1) du premier ensemble de transistors sont connectés au drain du premier transistor (MP4) et à la grille du deuxième transistor (MN4) du quatrième ensemble de transistors, respectivement. 8. Bascule selon l'une quelconque des revendications 5 à 7, caractérisée en ce que les premiers transistors PMOS de la première cellule de verrouillage et de la deuxième cellule de verrouillage sont placés chacun dans un caisson (P1, P3) de type N, et en ce que les deuxièmes transistors NMOS de la première cellule de verrouillage et de la deuxième cellule de verrouillage sont disposés dans un caisson (P2) de type P disposé entre deux caissons de type N dans lesquels sont respectivement implantés les noeuds de chaque paire.