FR 2884346 A1 20061013 FR 0503571 A 20050411 Dispositif de mémoire du type programmable une fois, et procédé de programmation L'invention concerne les circuits intégrés, et notamment les dispositifs intégrés de mémoires du type programmable une fois , également connues par l'homme du métier sous la dénomination anglo-saxonne de mémoire OTP ( One Time Programmable Memory). Ce type de mémoire est bien connu de l'homme du métier. Elle comporte des éléments fusibles, tels que des condensateurs, que l'on vient claquer électriquement, c'est-à-dire qu'on détériore de façon irréversible le diélectrique du condensateur, de sorte que celui-ci se comporte alors comme une résistance de faible valeur. De telles mémoires comportent classiquement des transistors d'accès du type à effet de champ, et la réalisation de telles mémoires nécessite des précautions particulières de façon à ne pas endommager les transistors d'accès lors de la programmation irréversible des cellules-mémoire de la mémoire. L'invention vise à apporter une solution à ce problème et propose une architecture totalement différente de mémoires électriquement programmables de façon irréversible ou programmables une fois, qui prévoit l'utilisation d'aucun transistor à effet de champ dans la matrice mémoire ou plan-mémoire. Un autre but de l'invention est de proposer une cellule ou point mémoire ayant une très bonne densité de surface, par exemple de l'ordre de 0,25 m2 par bit dans une technologie CMOS 65nm contre m2 par bit actuellement. L'invention a également pour but de proposer une architecture de mémoire qui offre une faible tension de programmation et une vitesse élevée de lecture. Selon un aspect de l'invention, il est ainsi proposé un circuit intégré comprenant un dispositif de mémoire du type programmable électriquement de façon irréversible et comportant au moins une cellule-mémoire. Selon une caractéristique générale de cet aspect de l'invention, le dispositif de mémoire est formé dans et sur une première partie d'un substrat semi-conducteur et la cellule-mémoire comporte un transistor bipolaire enterré dans la première partie du substrat ainsi qu'une zone diélectrique formée d'un matériau diélectrique capable d'être claqué de façon irréversible en présence d'une différence de tension de claquage qui lui est appliquée. Cette zone diélectrique est disposée au-dessus du substrat et possède une première surface, par exemple sa surface inférieure, en contact électrique avec une première électrode du transistor, et une deuxième surface opposée à la première, par exemple sa surface supérieure. Le dispositif de mémoire comprend par ailleurs des moyens de programmation aptes à appliquer la différence de tension de claquage entre la deuxième surface de la zone diélectrique et l'électrode de commande du transistor de façon à rendre passante la jonction PN du transistor formée entre la première électrode et l'électrode de commande. Selon un mode de réalisation de l'invention, ladite zone diélectrique est située au-dessus d'une couche isolante recouvrant ladite première partie du substrat et la cellule-mémoire comporte une interconnexion métallique (communément appelée par l'homme du métier contact ) ménagée à travers ladite couche isolante entre ladite première surface de la zone diélectrique et ladite première électrode du transistor bipolaire. Le circuit intégré comprend en outre avantageusement au moins un composant actif, par exemple un composant CMOS, et par exemple de façon plus générale un coeur CMOS, réalisé dans et sur une deuxième partie du même substrat, cette deuxième partie étant également recouverte par ladite couche isolante. En d'autres termes, l'invention est remarquable en ce sens qu'elle permet de réaliser des mémoires OTP dites embarquées , ( Embedded , en langue anglaise) selon une dénomination habituellement utilisée par l'homme du métier, c'est-à-dire des mémoires qui sont par exemple réalisées conjointement à d'autres composants par un même procédé ( process ) technologique, et destinés à être intégrés ensemble au sein d'un même substrat d'un circuit intégré spécifique (ASIC) par exemple. Selon un mode de réalisation de l'invention, le transistor bipolaire de la cellule-mémoire est formé d'un empilement de trois zones semiconductrices situées dans la première partie du substrat, c'est-à-dire celle dans laquelle est réalisée la mémoire OTP. Ladite interconnexion métallique (contact) est ménagée à travers ladite couche isolante entre ladite première surface de la zone diélectrique et la zone supérieure semi-conductrice de l'empilement. Les moyens de programmation de la cellule comprennent un premier moyen de liaison électriquement conducteur en contact avec la zone semi-conductrice médiane de l'empilement et un deuxième moyen de liaison électriquement conducteur en contact avec la deuxième surface, par exemple la surface supérieure, de la zone diélectrique. Selon une variante de l'invention dans laquelle le dispositif de mémoire comporte une matrice de cellules-mémoire, il est prévu une couche diélectrique continue formée dudit matériau diélectrique capable d'être claqué. Cette couche diélectrique continue s'étend au-dessus des transistors bipolaires de toutes les cellules et incorpore les zones diélectriques desdites cellules. Plus précisément, et selon un mode de réalisation de cette variante, la couche diélectrique continue formée du matériau diélectrique capable d'être claqué, s'étend au-dessus d'une première partie de la couche isolante qui recouvre ladite première partie du substrat. La surface inférieure de cette couche diélectrique continue est localement en contact avec les interconnexions métalliques respectives des cellules- mémoire. La zone diélectrique associée à une cellule-mémoire est alors formée de la zone de cette couche diélectrique continue située localement en contact avec ladite interconnexion métallique correspondante. La couche diélectrique continue peut être plane et reposer sur ladite première partie de la couche isolante. Selon une autre variante de l'invention, dans laquelle le dispositif de mémoire comporte une matrice de cellules-mémoire, il est prévu une couche diélectrique discontinue formée dudit matériau capable d'être claqué. Les différentes portions de la couche diélectrique discontinue s'étendent respectivement au-dessus des transistors bipolaires des différentes cellules et incorporent respectivement les zones diélectriques desdites cellules. Plus précisément, et selon un mode de réalisation de cette variante, chaque cellule-mémoire comporte un condensateur s'étendant au-dessus d'une première partie de la couche isolante recouvrant ladite première partie du substrat. Ce condensateur possède une électrode inférieure au contact de l'interconnexion métallique de la cellule-mémoire, une électrode supérieure et la portion correspondante de ladite couche discontinue située entre les deux électrodes. Ladite zone diélectrique associée à la cellule-mémoire est alors formée de la zone de la portion de couche diélectrique située au-dessus de ladite interconnexion métallique. Selon un mode de réalisation de l'invention, compatible avec l'une ou l'autre des variantes qui viennent d'être exposées, la matrice de cellules-mémoire comporte des premiers groupes de cellules s'étendant tous selon une première direction, par exemple selon les lignes de la matrice, et des deuxièmes groupes de cellules s'étendant tous selon une deuxième direction, par exemple les colonnes de la matrice. Le dispositif de mémoire comporte alors: des caissons semi-conducteurs parallèles s'étendant tous selon la première direction et respectivement associés aux premiers groupes de cellules, chaque caisson contenant les électrodes de commande des transistors bipolaires de toutes les cellules-mémoire du premier groupe correspondant de cellules, des premières métallisations, respectivement en contact électrique avec lesdits caissons, et des deuxièmes métallisations s'étendant toutes selon la deuxième direction et respectivement associées aux deuxièmes groupes de cellules, chaque deuxième métallisation étant en contact électrique avec les deuxièmes surfaces des zones diélectriques des cellules du deuxième groupe correspondant. Les moyens de programmation d'une cellule comportent la première métallisation correspondante, le caisson correspondant et la deuxième métallisation correspondante. Selon un mode de réalisation, compatible notamment avec la variante de l'invention utilisant une couche diélectrique continue, les premiers moyens de liaison électriquement conducteurs des cellules de chaque premier groupe comportent la première métallisation correspondante et le caisson correspondant, tandis que les deuxièmes moyens de liaison électriquement conducteurs des cellules de chaque deuxième groupe comportent la deuxième métallisation correspondante. Selon un mode de réalisation de l'invention, en particulier compatible avec la variante utilisant la couche diélectrique discontinue, les premiers moyens de liaison électriquement conducteurs des cellules de chaque premier groupe comportent la première métallisation correspondante et le caisson correspondant tandis que les deuxièmes moyens électriquement conducteurs des cellules de chaque deuxième groupe comportent la deuxième métallisation correspondante et l'électrode supérieure du condensateur correspondant. Les deuxièmes métallisations font avantageusement partie d'un niveau de métallisation d'un circuit intégré, par exemple le premier niveau de métallisation. On notera donc ici que l'invention est notamment remarquable en ce sens qu'elle s'intègre facilement dans une réalisation classique d'un circuit intégré. A titre indicatif, les premières métallisations et les caissons associés peuvent former des lignes de mots de la matrice de cellules-mémoire tandis que les deuxièmes métallisations peuvent former alors des lignes de bits. L'homme du métier saura ajuster la différence de tension de claquage en fonction de la technologie utilisée. Cela étant, à titre indicatif, cette différence de tension de claquage est supérieure à 3 volts, par exemple supérieure ou égale à 3,3 volts. Selon un autre aspect de l'invention, il est proposé un procédé de programmation d'un dispositif de mémoire tel que défini ci-avant. Selon ce procédé, on applique la différence de tension de claquage entre la deuxième surface de la zone diélectrique et l'électrode de commande du transistor de la cellule-mémoire à programmer, de façon à rendre passante la jonction PN du transistor formée entre la première électrode et l'électrode de commande du transistor. A titre d'exemple, on peut appliquer une tension de claquage sur la deuxième surface de la zone diélectrique et la masse sur l'électrode de commande du transistor. On pourrait également appliquer la tension de claquage sur l'électrode de commande du transistor de la cellule-mémoire à programmer et la masse sur la deuxième surface de la zone diélectrique. Lors de la programmation d'une cellule-mémoire de la matrice, on applique par exemple entre la deuxième surface de la zone diélectrique et l'électrode de commande du transistor de chaque autre cellule-mémoire, c'est-à-dire d'une cellule-mémoire qui ne doit pas être programmée, une différence de tension de non-programmation, choisie de façon à rendre bloquée la tension PN supérieure du transistor bipolaire de cette autre cellule-mémoire. La différence de tension de non-programmation est égale par exemple à zéro volt ou à l'opposé de la différence de tension de claquage. D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de réalisation et de mise en oeuvre, nullement limitatifs, et des dessins annexés sur lesquels: la figure 1 est une représentation schématique partielle d'un mode de réalisation d'un dispositif de mémoire selon l'invention, la figure 2 est une autre représentation schématique partielle du dispositif de la figure 1, la figure 3 est une coupe schématique partielle selon la ligne III-III de la figure 2, la figure 4 illustre schématiquement une programmation d'une cellule-mémoire du dispositif de la figure 1, la figure 5 est une autre représentation schématique partielle d'un mode de réalisation d'un dispositif de mémoire selon l'invention, la figure 6 illustre une variante de réalisation d'un dispositif de mémoire selon l'invention, et, la figure 7 illustre une autre variante de réalisation d'un dispositif de mémoire selon l'invention. Sur la figure 1, la référence OTP désigne un dispositif de mémoire du type à programmation électrique irréversible ou encore du type programmable une fois. Sur la figure 1, et à des fins de simplification, n'a été représenté que le plan mémoire proprement dit de la mémoire OTP qui comporte ici et toujours à des fins de simplification, quatre cellules-mémoire organisées en deux lignes WLO et WL1 et deux colonnes BLO et BL1. Les lignes WLO et WL1 forment des lignes de mots de la mémoire tandis que les colonnes BLO et BL1 forment des lignes de bits de la mémoire. Bien entendu, à ce plan mémoire sont associés des décodeurs de lignes et de colonnes de structure classique et connue en soi. Chaque cellule CEL;; du plan mémoire comporte un élément fusible ZD qui se compose comme on le verra ci-après d'une zone diélectrique, et un transistor bipolaire TR. Dans l'exemple décrit ici, le transistor bipolaire TR de chaque cellulemémoire est un transistor du type PNP commandé sur son électrode de commande (base) par la ligne de mots correspondante. Par ailleurs, l'élément fusible ZD est connecté entre la ligne de bits correspondante et l'émetteur du transistor TR tandis que le collecteur du transistor TR est dans cet exemple polarisé à la masse. Un exemple de réalisation d'un tel dispositif est illustré sur les figures 2 et 3. Chaque cellule-mémoire, par exemple la cellule CEL,o, comporte un transistor bipolaire TR,o réalisé dans une première partie d'un substrat SB, ici de type de conductivité P. Le transistor bipolaire TR,o est par conséquent formé dans cet exemple d'un empilement de trois zones semiconductrices, à savoir une zone semi-conductrice supérieure, une zone semi-conductrice médiane et une zone semi-conductrice inférieure. La zone semi-conductrice supérieure ZS,o, de type de conductivité P, est dans cet exemple surdopée (P+) par rapport à la zone semi-conductrice inférieure ZI,o de l'empilement, qui est une partie du substrat SB. La zone semiconductrice médiane ZM,o est de type de conductivité N. Le transistor TRI() est donc ici un transistor bipolaire PNP formé d'une jonction supérieure PN entre la zone supérieure ZS et la zone médiane ZM et d'une jonction inférieure NP entre la zone médiane ZM et la zone inférieure ZI. Les zones supérieures ZS respectives des différentes cellules-mémoire sont mutuellement isolées par des zones d'isolation STI qui sont ici à titre indicatif des zones d'isolation du type tranchée peu profonde . La polarisation du substrat SB est assurée par un contact métallique, (non représenté ici à des fins de simplification), venant au contact d'une zone surdopée P+ référencée ZP. En fait, comme on le voit sur la figure 2, toutes les zones médianes ZM de toutes les cellules CEL d'une même ligne de mots font partie d'un même caisson de type N ménagé dans le substrat SB. Ainsi, comme illustré sur la figure 2, le caisson CSZM0 contient toutes les zones médianes ZM, c'est-à-dire en fait toutes les bases des transistors bipolaires des cellules-mémoire de la ligne de mots WLO. De même, le caisson CSZM, contient toutes les. zones médianes de toutes les cellules-mémoire de la ligne de mots WL1. Ces caissons sont polarisés par des contacts (de type N+ non représentés sur les figures) et les métallisations correspondantes WLi. Par ailleurs, comme on le voit également sur la figure 2, la zone surdopée ZP, qui permet de polariser le substrat SB et par conséquent les zones semi-conductrices inférieures des empilements des transistors bipolaires, s'étend parallèlement au caisson CSZM;, et la polarisation du substrat SB est portée ici à la masse GND. La partie du substrat SB dans laquelle est réalisé le plan mémoire OTP, est recouvert d'une couche isolante CIS, par exemple en dioxyde de silicium. Des interconnexions métalliques, ou contacts, W;j sont réalisés de façon classique et connue en soi à travers cette zone isolante CIS. Ils sont par exemple formés de tungstène. Ces interconnexions métalliques W;j permettent de réaliser des liaisons électriques entre les zones semi-conductrices supérieures respectives ZS; j des empilements des transistors bipolaires des cellules-mémoire et la surface inférieure SI d'une couche diélectrique continue et plane CD qui repose sur la surface supérieure de la couche isolante CIS. Sur la couche diélectrique CD sont situées les pistes métalliques ou métallisations BLj. Ces pistes métalliques sont réalisées de façon classique et connue en soi au sein d'un niveau de métallisation du circuit intégré, par exemple le premier niveau de métallisation. Ces pistes métalliques peuvent être par exemple en cuivre. Comme illustré sur les figures 2 et 3, chaque cellule-mémoire CEL; J comporte par conséquent une zone diélectrique ZD;j formée de la portion de couche diélectrique située entre l'interconnexion métallique correspondante W;j et la piste métallique BLj correspondante. Le matériau diélectrique formant la couche diélectrique CD est un matériau capable d'être claqué électriquement, c'est-à-dire d'être détérioré de façon irréversible de façon à transformer cette zone diélectrique en une zone résistive de faible résistance. Comme on le verra plus en détail ci-après, ce claquage d'une zone diélectrique est obtenu en appliquant une différence de tension de claquage entre la surface supérieure de la zone diélectrique et la zone médiane semi-conductrice de l'empilement du transistor bipolaire de la cellule associée. Le phénomène de claquage d'un diélectrique disposé entre deux électrodes est bien connu de l'homme du métier. Plus précisément, quand une tension élevée est appliquée aux bornes d'un condensateur formé de deux électrodes séparées par un oxyde diélectrique, des défauts sont générés. Quand la densité de défauts atteint une valeur critique, un courant va s'établir dans la chaîne des défauts, et sous l'effet de l'échauffement, un filament conducteur va se former dans les matériaux diélectriques, changeant ainsi cet élément isolant en une résistance. Plusieurs matériaux diélectriques sont utilisables pour une telle application. A titre d'exemple non limitatif, on citera le dioxyde de silicium (SiO2), du verre de phosphosilicate (PSG), du nitrure de silicium (Si3N4), de l'alumine (Al203) ou du verre de borosilicate (BSG). De tels matériaux peuvent être déposés en couche mince, par exemple, par un procédé à basse température de type dépôt chimique en phase vapeur assisté par plasma (dépôt PECVD). L'épaisseur de la couche de matériau diélectrique dépend du choix de ce matériau et de la tension de claquage utilisée. A titre d'exemple, pour du SiO2 et pour une tension de claquage supérieure ou égale à 3,3 volts, on pourra choisir une épaisseur de l'ordre de 50 angstrôm). On se réfère maintenant plus particulièrement à la figure 4 pour illustrer la programmation de la cellule CELoo tandis que les cellules CEL01, CEL,o et CEL ne sont pas programmées. Pour procéder à cette programmation sélective, on applique la tension de claquage VPP, qui est bien supérieure à la tension d'alimentation du circuit intégré, sur la ligne de bits BLO ainsi que sur la ligne de mots WL1. Par ailleurs, on applique la masse (0 volt) sur la ligne de mots WLO et sur la ligne de bits BL1. Par ailleurs, on applique la masse sur le substrat SB de façon à polariser à la masse les zones inférieures des empilements des transistors bipolaires des cellules-mémoire. L'application de ces différentes tensions est effectuée par des moyens de structure classique, comme par exemple des sources de tension et des moyens de logiques de sélection que l'on a représentés schématiquement par le bloc BLC sur la figure 4, et qui font partie des moyens de programmation. En ce qui concerne la cellule CLoo, la tension de claquage VPP est donc appliquée sur la surface supérieure de la zone diélectrique ZDoo tandis que la masse est appliquée sur la zone médiane ZM00 du transistor TRooÉ De par l'application de la tension de claquage sur la surface supérieure de la zone diélectrique ZDoo, il se crée un champ électrique à travers cette zone diélectrique, ce qui a pour effet de faire monter le potentiel de l'interconnexion métallique Woo et par conséquent de la zone P+ du transistor TRoo. Lorsque ce potentiel dépasse la tension de seuil de la diode PN du transistor TR00, formée entre la zone P+ et la zone N de ce transistor, cette diode devient passante puisque la zone médiane ZM de type N est à la masse. De ce fait, la surface inférieure de la zone diélectrique ZDoo voit son potentiel porté à la masse. La différence de tension de claquage est alors présente aux bornes du matériau diélectrique, ce qui provoque son claquage irréversible comme illustré sur la figure 3 par un trait vertical noir et par des hachures sur la figure 4. Par contre, les zones diélectriques ZD01, ZD et ZD,o des autres cellulesmémoire ne sont pas claquées. En effet, en ce qui concerne la cellule CELo,, la masse est appliquée sur la ligne de bits BL1 et sur la ligne de mots WLO. En conséquence, il n'y a aucune différence de tension aux bornes du matériau diélectrique. Il en est de même en ce qui concerne la zone diélectrique ZD,o de la cellule CEL,o puisque la même tension VPP est appliquée sur la surface supérieure de la zone diélectrique et sur le caisson N correspondant. En ce qui concerne la cellule CEL,,, puisque la masse est appliquée sur la surface supérieure de la zone diélectrique ZD et que la tension VPP est appliquée sur le caisson N correspondant, la diode supérieure PN du transistor TRI, est bloquée. Le matériau diélectrique de la zone diélectrique ZD ne voit donc pas de différence de tension de claquage à ses bornes. Pour lire le contenu d'une cellule-mémoire, on précharge les lignes de bits à la tension d'alimentation Vdd, par exemple 1 volt, et au lieu d'appliquer la tension VPP sur la ligne de bits de la cellule CELoo, on applique la tension de lecture Vdd et on sélectionne la cellule en appliquant la masse sur la ligne de mots WLO. Et bien entendu, la valeur du courant de lecture dépendra du caractère isolant (diélectrique non claqué) ou conducteur (diélectrique claqué) devenu une résistance de faible impédance. On notera donc que cet aspect de l'invention permet de programmer une cellule avec une tension relativement faible et permet d'obtenir une opération de lecture très rapide, et ce, en raison du comportement bipolaire du transistor (fort courant de lecture). Sur la figure 5, on voit qu'une mémoire OTP selon l'invention peut être aisément une mémoire embarquée, c'est-à-dire réalisée conjointement à la réalisation d'autres composants, au sein d'un même substrat SB, et en utilisant un même procédé technologique. Plus précisément, sur la figure 5, alors que le plan mémoire OTP est réalisé dans une première partie PP1 du substrat SB, une deuxième partie PP2 du substrat SB comporte ici un coeur CMOS référencé CCMOS comportant par exemple plusieurs transistors MOS, dont une zone semi-conductrice, par exemple la zone de source d'un transistor TMOS, est représentée sur la figure 5. En fait, la réalisation de la matrice OTP ne nécessite ici que la réalisation d'un masque supplémentaire à faible coût et une étape supplémentaire pour le dépôt de la couche diélectrique CD. Plus précisément, après avoir réalisé le coeur CMOS ainsi que les transistors bipolaires des cellules-mémoire du plan-mémoire OTP, et après avoir réalisé les différentes interconnexions métalliques W au sein de la couche isolante CIS, on masque la partie coeur CMOS du circuit intégré puis on dépose la couche diélectrique CD avant de déposer sur l'ensemble du circuit intégré, une couche d'arrêt de gravure CAR, par exemple en nitrure de silicium. Puis, on réalise de façon classique et connue en soi la couche diélectrique inter-niveaux DIL au sein de laquelle on forme des tranchées que l'on remplit de matériau, par exemple du cuivre, de façon à former les différentes lignes de bits BL. Après la réalisation de ce premier niveau de métallisation Ml, on procède de façon classique à la réalisation éventuelle des autres niveaux de métallisation du circuit intégré. La figure 6 illustre une autre variante de réalisation de la couche diélectrique CD. Dans cette variante, la couche diélectrique CD bien que continue, n'est pas plane et ne repose pas intégralement sur la couche isolante CIS. Elle est simplement déposée après réalisation des tranchées destinées à recevoir les pistes métalliques du niveau de métallisation M1 et avant remplissage de ces pistes BL par du cuivre CU. Mais, là encore, dans cette variante, on voit que l'on a réalisé une portion de matériau diélectrique pouvant être électriquement claqué entre la ligne de bits BL en cuivre et l'interconnexion métallique sous-jacente W en tungstène. La figure 7 illustre une autre variante de réalisation d'un plan mémoire OTP selon l'invention, qui est cette fois-ci compatible avec un process de réalisation du type DRAM embarquée. En effet, dans cette variante de réalisation, la couche diélectrique formée du matériau diélectrique capable d'être claqué électriquement, est une couche discontinue. Plus précisément, chaque cellule-mémoire, par exemple la cellule CEL,o, comporte un condensateur CPC,o s'étendant audessus de la couche isolante CIS. Ce condensateur CPC, o possède une électrode inférieure EI,o au contact de l'interconnexion métallique W,o et une électrode supérieure ES10. Ces électrodes peuvent être par exemple réalisées en titane. La zone diélectrique ZD,o est alors formée d'une zone de la portion de la couche diélectrique discontinue CD, o située prise en sandwich entre les deux électrodes du condensateur. La métallisation BLO possède une partie venant combler l'orifice du condensateur situé au-dessus de l'électrode supérieure ES10. Sur cette figure 7 a été représentée en outre la métallisation MTL3 qui permet de polariser le substrat SB via la zone surdopée P+ référencée ZP. Le principe de programmation d'un tel plan mémoire est identique à celui qui a été décrit ci-avant. A cet égard, on a représenté sur la partie gauche de la figure 7 une cellule CELoo dont le matériau diélectrique a été claqué de façon irréversible. L'invention n'est pas limitée aux modes de réalisation et de mise en oeuvre qui viennent d'être décrits et s'applique également notamment dans le cas où le transistor bipolaire de chaque cellule-mémoire est un transistor NPN. Dans ce cas, pour la programmation d'une cellule, on applique la masse (0 Volt) sur la ligne de bit correspondante et on applique la tension de claquage VPP sur la zone médiane semi-conductrice de type P du transistor, ce qui rend la jonction PN supérieure dutransistor passante et permet d'appliquer la différence de tension de claquage au bornes de la zone diélectrique de la cellule. REVENDICATIONS 1. Circuit intégré comprenant un dispositif de mémoire du type électriquement programmable de façon irréversible comportant au moins une cellule-mémoire, caractérisé par le fait que le dispositif de mémoire est formé dans et sur une première partie (PP1) d'un substrat semiconducteur, la cellule-mémoire (CEL) comportant un transistor bipolaire (TR) enterré dans la première partie du substrat, une zone diélectrique (ZD) formée d'un matériau diélectrique capable d'être claqué de façon irréversible en présence d'une différence de tension de claquage qui lui est appliquée, cette zone diélectrique étant disposée au-dessus du substrat et possédant une première surface en contact électrique avec une première électrode du transistor et une deuxième surface opposée à la première, et des moyens de programmation aptes à appliquer la différence de tension de claquage entre la deuxième surface de la zone diélectrique et l'électrode de commande du transistor de façon à rendre passante la jonction PN du transistor formée entre la première électrode et l'électrode de commande. 2. Circuit intégré selon la revendication 1, dans lequel ladite zone diélectrique (ZD) est située au-dessus d'une couche isolante (CIS) recouvrant ladite première partie du substrat et la cellule-mémoire comporte une interconnexion métallique (W) ménagée à travers ladite couche isolante entre ladite première surface de la zone diélectrique et ladite première électrode du transistor bipolaire. 3. Circuit intégré selon la revendication 2, comprenant en outre au moins un composant actif (CCMOS), par exemple un composant CMOS, réalisé dans et sur une deuxième partie (PP2) du même substrat également recouverte par ladite couche isolante. 4. Circuit intégré selon la revendication 2 ou 3, dans lequel le transistor bipolaire est formé d'un empilement de trois zones semiconductrices situées dans la première partie du substrat, ladite interconnexion métallique est ménagée à travers ladite couche isolante entre ladite première surface de la zone diélectrique et zone supérieure (ZS) de l'empilement, les moyens de programmation de la cellule comprennent un premier moyen de liaison électriquement conducteur en contact avec la zone médiane (ZM) de l'empilement et un deuxième moyen de liaison électriquement conducteur en contact avec la deuxième surface de la zone diélectrique. 5. Circuit intégré selon l'une des revendications précédentes, dans lequel le dispositif de mémoire comporte une matrice de cellules-mémoire et une couche diélectrique continue (CD) formée dudit matériau diélectrique capable d'être claqué, s'étendant au dessus des transistors bipolaires de toutes les cellules, et incorporant les zones diélectriques desdites cellules. 6. Circuit intégré selon les revendications 2 et 5, dans lequel la couche diélectrique continue (CD) formée dudit matériau diélectrique capable d'être claqué, s'étend au-dessus d'une première partie de la couche isolante recouvrant ladite première partie du substrat, la surface inférieure de cette couche diélectrique continue étant localement en contact avec les interconnexions métalliques respectives des cellulesmémoire, ladite zone diélectrique associée à une cellule-mémoire étant formée de la zone de cette couche diélectrique située localement en contact avec ladite interconnexion métallique correspondante. 7. Circuit intégré selon la revendication 6, dans lequel ladite couche diélectrique (CD) est plane et repose sur ladite première partie de la couche isolante. 8. Circuit intégré selon l'une des 1 à 4, dans lequel le dispositif de mémoire comporte une matrice de cellules-mémoire et une couche diélectrique discontinue (CD;i) formée dudit matériau diélectrique capable d'être claqué, les différentes portions (CD;i) de la couche diélectrique discontinue s'étendant respectivement au-dessus des transistors bipolaires des différentes cellules et incorporant respectivement les zones diélectriques desdites cellules. 9. Circuit intégré selon les revendications 2 et 8, dans lequel chaque cellule-mémoire comporte un condensateur (CPC) s'étendant au-dessus d'une première partie de la couche isolante recouvrant ladite première partie du substrat et possédant une électrode inférieure au contact de l'interconnexion métallique de la cellule-mémoire, une électrode supérieure et la portion correspondante de ladite couche discontinue située entre les deux électrodes, ladite zone diélectrique associée à la cellule-mémoire étant formée de la zone de la portion de couche diélectrique située au dessus de ladite interconnexion métallique. 10. Circuit intégré selon l'une des revendications 5 à 9, dans lequel la matrice de cellules-mémoire comporte des premiers groupes de cellules s'étendant tous selon une première direction et des deuxièmes groupes de cellules s'étendant tous selon une deuxième direction, et dans lequel le dispositif de mémoire comporte des caissons semi-conducteurs (CSZM) parallèles s'étendant tous selon la première direction et respectivement associés aux premiers groupes de cellules, chaque caisson contenant les électrodes de commande des transistors bipolaires de toutes les cellulesmémoires du premier groupe correspondant de cellules, des premières métallisations (WLi) respectivement en contact électrique avec lesdits caissons, et des deuxièmes métallisations (BLj) s'étendant toutes selon la deuxième direction et respectivement associées aux deuxièmes groupes de cellules, chaque deuxième métallisation étant en contact électrique avec les deuxièmes surfaces des zones diélectriques des cellules du deuxième groupe correspondant, les moyens de programmation d'une cellule comportant la première métallisation correspondante, le caisson correspondant et la deuxième métallisation correspondante. 11. Circuit intégré selon les revendications 4, 10 et l'une des revendications 5 à 7, dans lequel les premiers moyens de liaison électriquement conducteurs des cellules de chaque premier groupe comportent la première métallisation correspondante et le caisson correspondant, et les deuxièmes moyens de liaison électriquement conducteurs des cellules de chaque deuxième groupe comportent la deuxième métallisation correspondante. 12. Circuit intégré selon les revendications 4, 10 et l'une des revendications 8 ou 9, dans lequel les premiers moyens de liaison électriquement conducteurs des cellules de chaque premier groupe comportent la première métallisation correspondante et le caisson correspondant, et les deuxièmes moyens électriquement conducteurs des cellules de chaque deuxième groupe comportent la deuxième métallisation correspondante et les électrodes supérieures des condensateurs correspondants. 13. Circuit intégré selon la revendication 11 ou 12, dans lequel les deuxièmes métallisations font partie d'un niveau de métallisation (Ml) du circuit intégré, par exemple le premier niveau de métallisation. 14. Circuit intégré selon l'une des revendications 10 à 13, dans lequel les premières métallisations et les caissons associés forment des lignes de mots (WLi) de la matrice de cellules-mémoire et les deuxièmes métallisations forment des lignes de bits (BLj). 15. Circuit intégré selon l'une des revendications précédentes, caractérisé par le fait que la différence de tension de claquage est supérieure à 3 volts. 16. Procédé de programmation d'un dispositif de mémoire selon l'une des revendications 1 à 15, caractérisé par le fait qu'on applique la différence de tension de claquage (VPP) entre la deuxième surface de la zone diélectrique et l'électrode de commande du transistor de la cellulemémoire à programmer de façon à rendre passante la jonction PN du transistor formée entre la première électrode et l'électrode de commande.. 17. Procédé selon la revendication 16, dans lequel on applique une tension de claquage sur la deuxième surface de la zone diélectrique ou sur l'électrode de commande du transistor de la cellule-mémoire à programmer et la masse sur l'électrode de commande du transistor ou sur la deuxième surface de la zone diélectrique, respectivement. 18. Procédé selon la revendication 16 ou 17, dans lequel lors de la programmation d'une cellule-mémoire de la matrice, on applique entre la deuxième surface de la zone diélectrique et l'électrode de commande du transistor de chaque autre cellule-mémoire une différence de tension de non-programmation choisie de façon à rendre bloquée la jonction PN supérieure du transistor bipolaire de cette autre cellule-mémoire. 19. Procédé selon les revendications 17 et 18, dans lequel la différence de tension de non-programmation est égale à 0 volt ou à l'opposée de la différence de tension de claquage.