FR 2881565 A1 20060804 FR 0501084 A 20050203 CIRCUITS DE SÉLECTION DE LIGNE BINAIRE POUR MÉMOIRES NON VOLATILES La présente invention concerne les opérations de lecture dans des mémoires non volatiles. Plus précisément, la présente invention réduit le retard dans les opérations de lecture de mémoires non volatiles en minimisant les effets de tension de couplage mutuel entre lignes binaires. Les mémoires non volatiles, connues en tant que dispositifs de mémoire flash, sont devenues très populaires dans une variété d'applications, notamment les téléphones portables, répondeurs téléphoniques numériques, et enregistreurs vocaux numériques personnels. Petit nombre de broches de raccordement, faible coût et facilité d'utilisation sont des facteurs clés à la large utilisation des mémoires flash. En référence à la figure 1, un dispositif de mémoire flash de l'art antérieur 100 est constitué d'une matrice de cellules de mémoire. Un ensemble de lignes binaires 110a à 110n connecte les cellules de mémoire à un réseau de sélection 120. Un ensemble de lignes de mots 115a à 115 transporte des signaux de sélection pour les emplacements de mémoire parallèles. Le réseau de sélection 120 commande quelles lignes binaires 110a à 110n sont connectées à un amplificateur de détection 130 pour la lecture. En référence à la figure 2, le réseau de sélection de l'art antérieur 120 (figure 1) du dispositif de mémoire flash 100 est un premier ensemble de transistors de sélection 210a à 210g connectant les lignes binaires 110a à 110g à un premier transistor de sélection de banc 215 et un second ensemble de transistors de sélection 210h à 210n connectant les lignes binaires 110h à lion à un second transistor de sélection de banc 225. Des signaux de contrôle appliqués au premier transistor de sélection de ligne binaire 210a et au premier transistor de sélection de banc 215 permettent à l'amplificateur de détection 130 de lire une cellule de mémoire sur la première ligne binaire 110x. Les cellules de mémoire restantes sont sélectionnées de la même manière en utilisant un ensemble de lignes de mots (non illustrées). En référence à la figure 3, dans un diagramme schématique des lignes binaires de l'art antérieur 300, un ensemble de cellules de mémoire 305a à 305g se connecte à l'ensemble de lignes binaires 110a à 110g. Les lignes binaires 110a à 110g ont une capacité de chargement de lignes binaires associées 310a à 310g à la terre et une capacité de couplage de lignes binaires 320a à 320g entre lignes adjacentes. Les transistors de sélection de ligne binaire 210a à 210g connectent les lignes binaires 110a à 110g au premier transistor de sélection de banc 215. Un signal de contrôle appliqué à la porte du premier transistor de sélection de banc 215 connecte une ligne binaire sélectionnée à l'amplificateur de détection 130. Un diagramme de forme d'onde de sélection de ligne binaire 400 de la figure 4 comprend une première impulsion de sélection de ligne binaire 410 appliquée à un premier transistor de sélection de ligne binaire 210a (figure 3) pour commencer une opération de lecture. La première ligne binaire 110a est préchargée à un niveau haute tension avant de lire une première cellule de mémoire 305a. Une première impulsion de sélection de banc 430 active le premier transistor de sélection de banc 215, connectant l'amplificateur de détection 130 à la première ligne binaire 110x. Si la première cellule de mémoire 305a est activée, l'amplificateur de détection 130 détecte le courant étant amené à travers la cellule. Une seconde impulsion de sélection de ligne binaire 420 appliquée à un second transistor de sélection de ligne binaire 210b commence à cheminer jusqu'à la seconde cellule de mémoire 305b. La seconde cellule de mémoire 305b est connectée par le biais du second transistor de sélection de ligne binaire 210b et le premier transistor de sélection de banc 215 à l'amplificateur de détection 130. Le couplage mutuel entre lignes binaires permet à un courant de couplage mutuel 330 de traverser la première cellule de mémoire 305a, la première ligne binaire 110a, la première capacité de couplage de lignes binaires 320a, le second transistor de sélection de ligne binaire 210b, et le premier transistor de sélection de banc 215 jusqu'à l'amplificateur de détection 130. Si la seconde cellule de mémoire 305b est désactivée et une première cellule de mémoire 305a est activée, ce chemin de couplage mutuel entraîne un problème de lecture des cellules. Un niveau haute tension préchargé sur la première ligne binaire 110a est un résidu de la première opération de lecture. Le niveau haute tension est déchargé par le biais de la première cellule de mémoire 305a résultant en une première réponse de tension de ligne binaire 450. La première capacité de couplage de lignes binaires 320a permet à une seconde réponse de courant de ligne binaire 460 d'être produite à partir de la première réponse de tension de ligne binaire 450. Pendant l'activité de couplage mutuel de la seconde réponse de courant de ligne binaire 460, l'amplificateur de détection 130 détecte la première cellule de mémoire 305a comme étant activée mais les signaux de contrôle sélectionnent la seconde cellule de mémoire 305b qui est désactivée. Dans ce cas, des données incorrectes sont lues. La durée pendant laquelle la seconde réponse de courant de ligne binaire 460 reste supérieure à un seuil d'amplificateur de détection 464 définit un retard de couplage mutuel 465. Ce retard de couplage mutuel 465 est la période nécessaire pour retarder l'opération de lecture d'une seconde cellule de mémoire afin d'éviter que l'amplificateur de détection 130 ne lise des données incorrectes. Par conséquent, la lecture du dispositif de mémoire flash de l'art antérieur 100 est considérablement retardée en raison d'une période d'attente inhérente dans le retardement de couplage mutuel 465 entre chaque opération de lecture. L'attente due au retardement de couplage mutuel 465 entre chaque opération de lecture ralentit considérablement la lecture globale du dispositif de mémoire flash 100. Les lignes binaires d'un dispositif de mémoire sont agencées par un entrelacement de lignes binaires paires et impaires et séparées en bancs pairs et impairs. Un réseau de décharge décharge en alternance les bancs. Un réseau de sélection de ligne binaire connecte en alternance les bancs à un amplificateur de détection. Le banc de lignes binaires impaires est déchargé juste avant une sélection du banc de lignes binaires paires pour lecture et vice-versa. L'entrelacement de lignes binaires paires et impaires en combinaison à la sélection et décharge en alternance de bancs réduit une tension de couplage mutuel. Un retard de décharge assure qu'un amplificateur de détection ne détecte aucun signal pendant une phase de décharge. Le retard de décharge est beaucoup plus court que le retard de couplage mutuel requis sans la présence d'une configuration de décharge. Le déchargement de bancs complémentaires de lignes binaires assure que conjointement à un temps d'accès court, les données correctes sont détectées par l'amplificateur de détection. La présente invention concerne, au sens large, un circuit de sélection de ligne binaire comprenant: une pluralité de lignes binaires; un réseau de décharge, ledit réseau de décharge couplé à ladite pluralité de lignes binaires et configuré pour décharger l'une de ladite pluralité de lignes binaires; un amplificateur de détection; et un réseau de sélection de ligne binaire, ledit réseau de sélection de ligne binaire configuré pour coupler l'une de ladite pluralité de lignes binaires audit amplificateur de détection, ledit réseau de sélection de ligne binaire étant en outre couplé à une sortie de ladite pluralité de lignes binaires et à une entrée dudit amplificateur de détection. Plus particulièrement, ledit réseau de décharge est configuré pour décharger une ligne binaire sélectionnée lors d'une opération de lecture immédiatement antérieure. La présente invention concerne également un circuit de sélection de ligne binaire comprenant: une pluralité de lignes binaires; un réseau de décharge, ledit réseau de décharge couplé à ladite pluralité de lignes binaires et configuré pour décharger ladite pluralité de lignes binaires; un amplificateur de détection; et un réseau de sélection de ligne binaire, ledit réseau de sélection de ligne binaire configuré pour coupler l'une de ladite pluralité de lignes binaires audit amplificateur de détection, ledit réseau de sélection de ligne binaire étant en outre couplé à une sortie de ladite pluralité de lignes binaires et à une entrée dudit amplificateur de détection. Plus particulièrement, ledit réseau de décharge est configuré pour décharger une paire de lignes binaires adjacentes à l'une de ladite pluralité de lignes binaires, ledit déchargement se produisant immédiatement avant ladite une de ladite pluralité de lignes binaires étant lue. La présente invention concerne également un circuit de sélection de ligne binaire comprenant: une pluralité de lignes binaires, ladite pluralité de lignes binaires divisées en un banc de lignes binaires paires et un banc de lignes binaires impaires, lesdits bancs agencés par entrelacement des lignes binaires paires et des lignes binaires impaires; un réseau de décharge, ledit réseau de décharge couplé à ladite pluralité de lignes binaires et configuré pour décharger ladite pluralité de lignes binaires; un amplificateur de détection; et un réseau de sélection de ligne binaire, ledit réseau de sélection de ligne binaire configuré pour coupler l'une de ladite pluralité de lignes binaires audit amplificateur de détection, ledit réseau de sélection de ligne binaire étant en outre couplé à une sortie de ladite pluralité de lignes binaires et à une entrée dudit amplificateur de détection. Plus particulièrement, ledit réseau de décharge est configuré pour décharger ledit banc de lignes binaires 30 paires ou ledit banc de lignes binaires impaires de manière alternative. Selon un mode de réalisation, ledit réseau de sélection de ligne binaire est configuré pour coupler ledit amplificateur de détection audit banc de lignes binaires paires ou audit banc de lignes binaires impaires de manière alternative. Selon un mode de réalisation particulier, ledit banc de lignes binaires paires est déchargé tandis que ledit banc de lignes binaires impaires est couplé audit amplificateur de détection et ledit banc de lignes binaires impaires est déchargé tandis que ledit banc de lignes binaires paires est couplé audit amplificateur de détection. La présente invention concerne également un circuit de sélection de ligne binaire comprenant: une pluralité de lignes binaires, ladite pluralité de lignes binaires divisées en un banc de lignes binaires paires et un banc de lignes binaires impaires, lesdits bancs agencés par entrelacement des lignes binaires paires et des lignes binaires impaires; un réseau de décharge, ledit réseau de décharge couplé à ladite pluralité de lignes binaires et configuré pour décharger ladite pluralité de lignes binaires; des moyens de détection destinés à lire l'une de ladite pluralité de lignes binaires; et des moyens de sélection de ligne binaire destinés à se coupler à une ligne binaire, lesdits moyens de sélection de ligne binaire configurés pour coupler l'une de ladite pluralité de lignes binaires auxdits moyens de détection, lesdits moyens de sélection de ligne binaire étant en outre couplés à une sortie de ladite pluralité de lignes binaires et à une entrée desdits moyens de détection. Plus particulièrement, ledit réseau de décharge est configuré pour décharger ledit banc de lignes binaires paires ou ledit banc de lignes binaires impaires de manière alternative. Dans un mode de réalisation, lesdits moyens de sélection de ligne binaire sont configurés pour coupler lesdits moyens de détection audit banc de lignes binaires paires ou audit banc de lignes binaires impaires de manière alternative. Selon un mode de réalisation particulier, ledit banc de lignes binaires paires est déchargé tandis que ledit banc de lignes binaires impaires est couplé auxdits moyens de détection et ledit banc de lignes binaires impaires est déchargé tandis que ledit banc de lignes binaires paires est couplé auxdits moyens de détection. La présente invention concerne également un circuit de sélection de ligne binaire comprenant: une pluralité de lignes binaires, ladite pluralité de lignes binaires divisées en un banc de lignes binaires paires et un banc de lignes binaires impaires, lesdits bancs agencés par entrelacement des lignes binaires paires et des lignes binaires impaires; un réseau de décharge, ledit réseau de décharge couplé à ladite pluralité de lignes binaires et configuré pour décharger ledit banc de lignes binaires paires ou ledit banc de lignes binaires impaires; une paire de dispositifs de sélection de ligne binaire, un premier de ladite paire de dispositifs de sélection de ligne binaire est couplé audit banc de lignes binaires paires, un second de ladite paire de dispositifs de sélection de ligne binaire est couplé audit banc de lignes binaires impaires; un amplificateur de détection; et un réseau de sélection de banc de mémoire, ledit réseau de sélection de banc de mémoire configuré pour coupler ledit amplificateur de détection à ladite paire de dispositifs de sélection de ligne binaire, ledit réseau de sélection de banc de mémoire étant en outre couplé à une sortie de ladite paire de dispositifs de sélection de ligne binaire et à une entrée dudit amplificateur de détection. Dans un mode de réalisation, ledit réseau de décharge est configuré pour décharger ledit banc de lignes binaires paires ou ledit banc de lignes binaires impaires de manière alternative. Plus particulièrement, ladite paire de dispositifs de sélection de ligne binaire est configurée pour coupler ledit amplificateur de détection audit banc de lignes binaires paires ou audit banc de lignes binaires impaires de manière alternative. Dans un mode de réalisation particulier, ledit banc de lignes binaires paires est déchargé tandis que ledit banc de lignes binaires impaires est couplé audit amplificateur de détection et ledit banc de lignes binaires impaires est déchargé tandis que ledit banc de lignes binaires paires est couplé audit amplificateur de détection. La présente invention concerne également un procédé de sélection de lignes binaires de mémoire lors d'une 25 lecture séquentielle, le procédé comprenant: la lecture d'un premier emplacement de mémoire sur une première ligne binaire; la sélection d'une ligne binaire suivant ladite première ligne binaire; le déchargement d'une ligne binaire précédant immédiatement ladite ligne binaire suivante sélectionnée; et la lecture d'un second emplacement de mémoire à partir de ladite ligne binaire suivante sélectionnée. Plus particulièrement, le procédé comprend en outre: le déchargement d'une ligne binaire succédant immédiatement ladite ligne binaire sélectionnée suivante. La présente invention concerne également un procédé de sélection de lignes binaires de mémoire lors d'une lecture, le procédé comprenant: le déchargement d'un banc de lignes binaires 10 impaires; la sélection d'un banc d'emplacements de mémoire pairs; la sélection d'une ligne binaire paire; la lecture d'une cellule de mémoire à un emplacement 15 pair; le déchargement d'un banc de lignes binaires paires; la sélection d'un banc d'emplacements de mémoire impairs; la sélection d'une ligne binaire impaire; et la lecture d'une cellule de mémoire à un emplacement impair. Dans un mode de réalisation, le procédé comprend en outre: le déchargement d'un premier banc de lignes binaires 25 avant l'exécution d'une opération de lecture sur un second banc de lignes binaires; ladite étape de déchargement d'un banc de lignes binaires impaires se produisant avant ladite étape de lecture d'une cellule de mémoire à un emplacement pair; ladite étape de 30 déchargement d'un banc de lignes binaires paires se produisant avant ladite étape de lecture d'une cellule de mémoire à un emplacement impair. La figure 1 est un schéma de principe d'un dispositif de mémoire flash de l'art antérieur intégrant un réseau de sélection. La figure 2 est un schéma de principe d'un réseau de 5 sélection de l'art antérieur de la figure 1. La figure 3 est un schéma de principe d'un seul banc du réseau de sélection de l'art antérieur de la figure 2 indiquant la capacité de couplage et le courant de couplage mutuel. La figure 4 est un diagramme de forme d'onde d'un processus de sélection de lignes binaires et de bancs de l'art antérieur du schéma de principe de la figure 3. La figure 5 est un schéma de principe d'un réseau de sélection de la présente invention. La figure 6 est un diagramme de forme d'onde de la présente invention avec un processus de sélection de lignes binaires et de bancs du schéma de principe de la figure 5. La figure 7 est un organigramme illustratif de la présente invention dans une opération de lecture séquentielle intégrant une configuration de décharge en alternance. La figure 8 est un organigramme illustratif de la présente invention dans une opération de lecture séquentielle intégrant une configuration de décharge de l'emplacement précédent. La figure 9 est un organigramme illustratif de la présente invention dans une opération de lecture séquentielle intégrant une configuration de décharge d'emplacements adjacents. En référence à la figure 5, un banc de lignes binaires impaires 505a à 505n et un banc de lignes binaires paires 515a à 515, sont conduits dans un réseau de sélection de ligne binaire illustratif 500 de la présente invention. Les lignes binaires paires et impaires issues des deux bancs sont entrelacées. Des transistors de sélection impairs 510a à 510nconnectent le banc de lignes binaires impaires 505a à 505n à un bus de jonction impair 550. Des transistors de sélection pairs 520a à 520n connectent le banc de lignes binaires paires 515a à 515n à un bus de jonction pair 560. Un transistor de sélection de banc pair 540 connecte le bus de jonction pair 560 à un amplificateur de détection 595. Un transistor de sélection de banc impair 530 connecte le bus de jonction impair 550 à l'amplificateur de détection 595. Un transistor de décharge de banc impair 575 connecte le bus de jonction impair 550 à la terre. Le bus de jonction pair 560 est connecté à la terre par un transistor de décharge de banc pair 585. En référence à la figure 6, une impulsion de sélection de banc pair 640, d'un diagramme de forme d'onde de sélection de ligne binaire illustratif 600, commande la sélection du bus de jonction pair 560 (figure 5). Le banc de lignes binaires paires 515a à 515, peut être sélectionné lorsque l'impulsion de sélection de banc pair 640 est appliquée au transistor de sélection de banc pair 540. Une impulsion de sélection de banc impair 630 appliquée à un transistor de sélection de banc impair 530 sélectionne le bus de jonction impair 550. Un signal de contrôle (non illustré) appliqué aux portes des transistors de sélection impairs 510a à 510n connecte le banc de lignes binaires impaires 505a à 505, au bus de jonction impair 550. Un signal de contrôle appliqué aux transistors de sélection impairs 510a à 510n et une impulsion de barre de sélection de banc impair 670 appliquée au transistor de décharge de banc impair 575 décharge le banc de lignes binaires impaires 505a à 505n. En alternance, les deux lignes binaires impaires adjacentes d'une ligne binaire paire devant être lue peuvent être sélectionnées pour déchargement. L'impulsion de barre de sélection de banc impair 670 est le complément de l'impulsion de sélection de banc impair 630. Par conséquent, le banc de lignes binaires impaires 505a à 505, est déchargé lorsque le banc de lignes binaires impaires 505a à 505, n'est pas sélectionné. Une impulsion de barre de sélection de banc pair (non illustrée) fonctionne de la même manière que l'impulsion de sélection de banc pair 640, les transistors de sélection pairs 520a à 520,, et le banc de lignes binaires paires 515a à 515,. L'amplificateur de détection 595 (figure 5) entraîne une première réponse de tension de ligne binaire 650 élevée pendant la période où la ligne binaire est sélectionnée pour lecture ce qui est défini par une première impulsion de sélection de ligne binaire 610. L'amplificateur de détection 595 effectue une opération de lecture en détectant le courant dans la première ligne binaire 505a alors qu'il est polarisé à une condition de tension élevée. À la fin de l'opération de lecture, l'impulsion de barre de sélection de banc impair 670, entraînant le transistor de décharge de banc impair 575 et un signal de contrôle aux transistors de sélection impairs 510a à 510,, connecte la première ligne binaire, conjointement au reste du banc de lignes binaires impaires 505a à 505n, à la terre. Le front descendant de la première réponse de tension de ligne binaire 650 représente la transition de décharge pour le banc de lignes binaires impaires 505a à 505n. Pendant la décharge du banc de lignes binaires impaires 505a à 505, , une seconde réponse de courant de ligne binaire 660 est détectée si l'amplificateur de détection 595 est activé pendant cette période de décharge. Cette seconde réponse de courant de ligne binaire 660 peut être ascendante et dépasser un seuil d'amplificateur de détection 664. La détection de cette condition par l'amplificateur de détection 595 indique une condition de conduction dans la cellule de mémoire adressée sur la seconde ligne binaire. La largeur de cette impulsion dans la seconde réponse de courant de ligne binaire 660 est un retard de décharge 665 qui définit une quantité de temps nécessaire pour décharger toutes les lignes binaires qui sont susceptibles de provoquer un problème de couplage mutuel avec la ligne binaire sur le point d'être lue. Le retard de décharge 665 est également un temps minimum requis pour retarder une seconde impulsion de sélection de ligne binaire 620 et pour retarder l'activation de l'amplificateur de détection 595 pour lire un emplacement suivant. Un retard de sélection de ligne binaire 625 est défini pour être supérieur à une valeur de la pire éventualité prévue pour le retard de décharge 665. Le retard de sélection de ligne binaire 625 définit une quantité de temps pendant lequel la seconde impulsion de sélection de ligne binaire 620 (ou toute impulsion de sélection de ligne binaire paire) est décalée par rapport à l'application de l'impulsion de sélection de banc pair 640. Le retard de sélection de ligne binaire 625 définit de manière identique une quantité de temps pendant lequel la première impulsion de sélection de ligne binaire 610 (ou toute impulsion de sélection de ligne binaire impaire) est décalée par rapport à l'impulsion de sélection de banc impair 630. Une fois que le retard de sélection de ligne binaire 625 s'est écoulé et la seconde impulsion de sélection de ligne binaire 620 est appliquée, l'amplificateur de détection 595 est activé et lit la valeur correcte à l'intérieur de la cellule de mémoire sur la seconde ligne binaire 515a. En référence à la figure 7, un organigramme illustratif d'un processus de lecture de lignes binaires en alternance 700 commence 705 une opération de lecture à une adresse paire avec le déchargement 710 du banc de lignes binaires impaires avant de sélectionner 720 le banc d'emplacements de mémoire pairs. Ce processus 700 se poursuit par la sélection 730 d'une ligne binaire paire et la lecture 740 d'une cellule de mémoire d'emplacement pair. Une détermination 745 est effectuée pour savoir si un quelconque emplacement de mémoire supplémentaire doit être lu. Si aucun emplacement de mémoire supplémentaire ne doit être lu, le processus 700 se termine. Si un emplacement de mémoire suivant doit être lu, le processus se poursuit par la décharge 750 du banc de lignes binaires paires et la sélection 760 du banc d'emplacements de mémoire impairs. Le processus se poursuit par la sélection 770 d'une ligne binaire impaire et la lecture 780 d'une cellule de mémoire d'emplacement impair. Une détermination est effectuée pour savoir s'il existe un emplacement de mémoire supplémentaire à lire 785. Si un emplacement de mémoire supplémentaire doit être lu, le processus revient au commencement avec le déchargement 710 du banc de lignes binaires impaires. Dans le cas contraire, le processus se termine. Pour commencer 747 une opération de lecture à une adresse impaire, le processus commence par décharger 750 le banc de lignes binaires paires et continue comme décrit précédemment. En référence à la figure 8, un organigramme illustratif d'un processus de lecture séquentielle 800 commence par la lecture 810 d'un premier emplacement de mémoire sur une première ligne binaire et la détermination 820 pour savoir si un emplacement de mémoire supplémentaire doit être lu. S'il n'existe pas d'emplacement de mémoire supplémentaire devant être lu, le processus se termine. S'il existe un emplacement de mémoire supplémentaire devant être lu, le processus se poursuit par la sélection 830 d'une ligne binaire suivante et le déchargement 840 d'une ligne binaire qui précède immédiatement la sélection dans le temps. Le processus se poursuit par la lecture 860 de l'emplacement de mémoire supplémentaire. Le processus reprend en procédant de nouveau à la détermination 820 pour savoir si un emplacement de mémoire supplémentaire doit être lu et se poursuit en conséquence. En référence à la figure 9, un organigramme illustratif d'un processus de lecture séquentielle 900 commence par la lecture 910 d'un premier emplacement de mémoire sur une première ligne binaire et la détermination 920 pour savoir si un emplacement de mémoire supplémentaire doit être lu. S'il n'existe pas d'emplacement de mémoire supplémentaire devant être lu, le processus se termine. S'il existe un emplacement de mémoire supplémentaire devant être lu, le processus se poursuit par la sélection 930 d'une ligne binaire suivante et le déchargement 940 d'un emplacement de ligne binaire précédant immédiatement et un emplacement de ligne binaire succédant immédiatement. Le processus continue avec la lecture 960 de l'emplacement de mémoire supplémentaire. Le processus reprend en procédant de nouveau à la détermination 920 pour savoir si un emplacement de mémoire supplémentaire doit être lu et se poursuit en conséquence. En référence de nouveau à l'organigramme illustratif de la figure 9, une caractérisation est effectuée par deux transistors de sélection pairs 520b, 520c (figure 5) étant sélectionnés pour décharger deux lignes binaires paires 515b, 515c adjacentes à une ligne binaire paire 505c avant que la ligne binaire impaire 505c ne soit lue. Une situation analogue est vraie pour la lecture d'une ligne binaire paire. Dans un processus de lecture illustratif dans lequel deux adresses consécutives devant être lues (non illustrées) sont paires (ou impaires), la première ligne binaire lue n'a pas besoin d'être déchargée avec de lire la seconde ligne binaire car la configuration entrelacée des lignes binaires paires et impaires empêche tout effet de couplage de provoquer un problème. L'utilisation de la division des lignes binaires en bancs de lignes binaires paires et impaires et l'alternance de la lecture et dudéchargement des bancs réduisent le potentiel de tension pour le couplage sur des lignes binaires adjacentes. Ceci assure que la magnitude du retard de sélection de ligne binaire 625 avec la présente invention est considérablement réduite par rapport au retard de couplage mutuel 465 (figure 4) dans le réseau de sélection de ligne binaire de l'art antérieur dans lequel le déchargement n'est pas intégré. Un raisonnement similaire s'applique pour le déchargement de l'emplacement de mémoire précédant immédiatement l'emplacement devant être lu. Tandis que la présente invention a été décrite dans le cadre de l'utilisation de moyens de détection pour les opérations de lecture, l'homme du métier identifiera aisément lorsqu'il est approprié d'utiliser un circuit de comparaison de tension, verrou, amplificateur de détection, ou inverseurs mutuellement couplés pour fournir des capacités de détection similaires. Un dispositif de sélection de lignes binaires a été décrit en utilisant des dispositifs de transistor unique en série entre des points devant être couplés électriquement. L'homme du métier prendra également en considération l'utilisation d'une matrice de portes de transmission, un commutateur à barres croisées, ou un multiplexeur pour les mêmes objectifs de couplage. REVENDICATIONS 1. Circuit de sélection de ligne binaire comprenant: une pluralité de lignes binaires; un réseau de décharge, ledit réseau de décharge couplé à ladite pluralité de lignes binaires et configuré pour décharger l'une de ladite pluralité de lignes binaires; un amplificateur de détection; et un réseau de sélection de ligne binaire, ledit réseau de sélection de ligne binaire configuré pour coupler l'une de ladite pluralité de lignes binaires audit amplificateur de détection, ledit réseau de sélection de ligne binaire étant en outre couplé à une sortie de ladite pluralité de lignes binaires et à une entrée dudit amplificateur de détection. 2. Circuit de sélection de ligne binaire selon la revendication 1, dans lequel ledit réseau de décharge est configuré pour décharger une ligne binaire sélectionnée lors d'une opération de lecture immédiatement antérieure. 3. Circuit de sélection de ligne binaire comprenant: une pluralité de lignes binaires; un réseau de décharge, ledit réseau de décharge couplé à ladite pluralité de lignes binaires et configuré 25 pour décharger ladite pluralité de lignes binaires; un amplificateur de détection; et un réseau de sélection de ligne binaire, ledit réseau de sélection de ligne binaire configuré pour coupler l'une de ladite pluralité de lignes binaires audit amplificateur de détection, ledit réseau de sélection de ligne binaire étant en outre couplé à une sortie de ladite pluralité de lignes binaires et à une entrée dudit amplificateur de détection. 4. Circuit de sélection de ligne binaire selon la revendication 3, dans lequel ledit réseau de décharge est configuré pour décharger une paire de lignes binaires adjacentes à l'une de ladite pluralité de lignes binaires; ledit déchargement se produisant immédiatement avant ladite une de ladite pluralité de lignes binaires étant lue. 5. Circuit de sélection de ligne binaire comprenant: une pluralité de lignes binaires, ladite pluralité de lignes binaires divisées en un banc de lignes binaires paires et un banc de lignes binaires impaires, lesdits bancs agencés par entrelacement des lignes binaires paires et des lignes binaires impaires; un réseau de décharge, ledit réseau de décharge couplé à ladite pluralité de lignes binaires et configuré pour décharger ladite pluralité de lignes binaires; un amplificateur de détection; et un réseau de sélection de ligne binaire, ledit réseau de sélection de ligne binaire configuré pour coupler l'une de ladite pluralité de lignes binaires audit amplificateur de détection, ledit réseau de sélection de ligne binaire étant en outre couplé à une sortie de ladite pluralité de lignes binaires et à une entrée dudit amplificateur de détection. 6. Circuit de sélection de ligne binaire selon la revendication 5, dans lequel ledit réseau de décharge est configuré pour décharger ledit banc de lignes binaires paires ou ledit banc de lignes binaires impaires de manière alternative. 7. Circuit de sélection de ligne binaire selon la revendication 5, dans lequel ledit réseau de sélection de ligne binaire est configuré pour coupler ledit amplificateur de détection audit banc de lignes binaires paires ou audit banc de lignes binaires impaires de manière alternative. 8. Circuit de sélection de ligne binaire selon la revendication 5, dans lequel ledit banc de lignes binaires paires est déchargé tandis que ledit banc de lignes binaires impaires est couplé audit amplificateur de détection et ledit banc de lignes binaires impaires est déchargé tandis que ledit banc de lignes binaires paires est couplé audit amplificateur de détection. 9. Circuit de sélection de ligne binaire comprenant: une pluralité de lignes binaires, ladite pluralité de lignes binaires divisées en un banc de lignes binaires paires et un banc de lignes binaires impaires, lesdits bancs agencés par entrelacement des lignes binaires paires et des lignes binaires impaires; un réseau de décharge, ledit réseau de décharge couplé à ladite pluralité de lignes binaires et configuré pour décharger ladite pluralité de lignes binaires; des moyens de détection destinés à lire l'une de ladite pluralité de lignes binaires; et des moyens de sélection de ligne binaire destinés à se coupler à une ligne binaire, lesdits moyens de sélection de ligne binaire configurés pour coupler l'une de ladite pluralité de lignes binaires auxdits moyens de détection, lesdits moyens de sélection de ligne binaire étant en outre couplés à une sortie de ladite pluralité de lignes binaires et à une entrée desdits moyens de détection. 10. Circuit de sélection de ligne binaire selon la revendication 9, dans lequel ledit réseau de décharge est configuré pour décharger ledit banc de lignes binaires paires ou ledit banc de lignes binaires impaires de manière alternative. 11. Circuit de sélection de ligne binaire selon la revendication 9, dans lequel lesdits moyens de sélection de ligne binaire sont configurés pour coupler lesdits moyens de détection audit banc de lignes binaires paires ou audit banc de lignes binaires impaires de manière alternative. 12. Circuit de sélection de ligne binaire selon la revendication 9, dans lequel ledit banc de lignes binaires paires est déchargé tandis que ledit banc de lignes binaires impaires est couplé auxdits moyens de détection et ledit banc de lignes binaires impaires est déchargé tandis que ledit banc de lignes binaires paires est couplé auxdits moyens de détection. 13. Circuit de sélection de ligne binaire comprenant: une pluralité de lignes binaires, ladite pluralité de lignes binaires divisées en un banc de lignes binaires paires et un banc de lignes binaires impaires, lesdits bancs agencés par entrelacement des lignes binaires paires et des lignes binaires impaires; un réseau de décharge, ledit réseau de décharge couplé à ladite pluralité de lignes binaires et configuré pour décharger ledit banc de lignes binaires paires ou ledit banc de lignes binaires impaires; une paire de dispositifs de sélection de ligne binaire, un premier de ladite paire de dispositifs de sélection de ligne binaire est couplé audit banc de lignes binaires paires, un second de ladite paire de dispositifs de sélection de ligne binaire est couplé audit banc de lignes binaires impaires; un amplificateur de détection; et un réseau de sélection de banc de mémoire, ledit réseau de sélection de banc de mémoire configuré pour coupler ledit amplificateur de détection à ladite paire de dispositifs de sélection de ligne binaire, ledit réseau de sélection de banc de mémoire étant en outre couplé à une sortie de ladite paire de dispositifs de sélection de ligne binaire et à une entrée dudit amplificateur de détection. 14. Circuit de sélection de ligne binaire selon la revendication 13, dans lequel ledit réseau de décharge est configuré pour décharger ledit banc de lignes binaires paires ou ledit banc de lignes binaires impaires de manière alternative. 15. Circuit de sélection de ligne binaire selon la revendication 13, dans lequel ladite paire de dispositifs de sélection de ligne binaire est configurée pour coupler ledit amplificateur de détection audit banc de lignes binaires paires ou audit banc de lignes binaires impaires de manière alternative. 16. Circuit de sélection de ligne binaire selon la revendication 13, dans lequel ledit banc de lignes binaires paires est déchargé tandis que ledit banc de lignes binaires impaires est couplé audit amplificateur de détection et ledit banc de lignes binaires impaires est déchargé tandis que ledit banc de lignes binaires paires est couplé audit amplificateur de détection. 17. Procédé de sélection de lignes binaires de mémoire lors d'une lecture séquentielle, le procédé comprenant: la lecture d'un premier emplacement de mémoire sur une première ligne binaire; la sélection d'une ligne binaire suivant ladite première ligne binaire; le déchargement d'une ligne binaire précédant immédiatement ladite ligne binaire suivante sélectionnée; et la lecture d'un second emplacement de mémoire à partir de ladite ligne binaire suivante sélectionnée. 18. Procédé selon la revendication 17, dans lequel le procédé comprend en outre: le déchargement d'une ligne binaire succédant immédiatement ladite ligne binaire sélectionnée suivante. 25 19. Procédé de sélection de lignes binaires de mémoire lors d'une lecture, le procédé comprenant: le déchargement d'un banc de lignes binaires impaires; la sélection d'un banc d'emplacements de mémoire pairs; la sélection d'une ligne binaire paire; la lecture d'une cellule de mémoire à un emplacement pair; le déchargement d'un banc de lignes binaires paires; la sélection d'un banc d'emplacements de mémoire 5 impairs; la sélection d'une ligne binaire impaire; et la lecture d'une cellule de mémoire à un emplacement impair. 20. Procédé selon la revendication 19, comprenant en outre: le déchargement d'un premier banc de lignes binaires avant l'exécution d'une opération de lecture sur un second banc de lignes binaires; ladite étape de déchargement d'un banc de lignes binaires impaires se produisant avant ladite étape de lecture d'une cellule de mémoire à un emplacement pair; ladite étape de déchargement d'un banc de lignes binaires paires se produisant avant ladite étape de lecture d'une cellule de mémoire à un emplacement impair.