FR 2877800 A1 20060512 FR 0411881 A 20041108 DISPOSITIF PERFECTIONNE DE DECODAGE, ADAPTE A UN SYSTEME DE TRANSMISSION UTILISANT UN ETALEMENT DE SPECTRE A SEQUENCE DIRECTE. L'invention concerne, de façon générale, les techniques de décodage de signaux numériques. Plus précisément, l'invention concerne un dispositif de décodage, notamment adapté à un système de transmission utilisant un étalement de spectre à séquence directe, pour décoder un signal numérique d'entrée composé de bits dont chacun, en fonction de sa valeur, est représenté par l'un ou l'autre de deux symboles répondant par exemple à un code de Barker, chaque symbole étant constitué d'une série de N éléments de symbole distribués sur l'un ou l'autre de deux niveaux différents et délivrés à une fréquence fixe prédéterminée, et les N éléments de symboles du premier symbole étant anti-corrélés aux N éléments de symboles correspondants du second symbole, ce dispositif comprenant au moins un filtre à réponse finie et un circuit de cadencement. Dans un système de transmission d'un signal numérique utilisant un étalement de spectre à séquence directe, les bits "0" et "1" sont codés par des symboles respectifs envoyés par l'émetteur et décodés, au niveau du récepteur, par un filtre à réponse finie. Dans le cas où les bits sont codés en utilisant un code de Barker de longueur N, les symboles codant les bits "0" et "1" se présentent chacun sous la forme d'une série de N éléments de symbole distribués sur l'un ou l'autre de deux niveaux différents et délivrés à une fréquence fixe prédéterminée F. Ainsi, pour un code de Barker de longueur N = 11, chaque symbole se compose de 11 éléments de symbole tels que A à K et A' à K', représentés en traits pleins sur la figure 1 respectivement pour un bit "1" et pour un bit "0". Les N éléments de symbole codant le bit "1" sont anti- corrélés aux N éléments de symbole correspondants codant le bit "0", c'est-à--dire que les éléments de symbole de même rang dans l'un et l'autre de ces deux symboles ont des valeurs opposées. Par exemple, dans la mesure où l'élément de symbole D du symbole codant le bit "1" est au niveau 1, l'élément de symbole D' correspondant du symbole codant le bit "0" est au niveau -1. De même, dans la mesure où l'élément de symbole G du symbole codant le bit "1" est au niveau -1, l'élément de symbole G' correspondant du symbole codant le bit "0" est au niveau 1. Dans le cas où les symboles utilisés répondent à un code de Barker, ils ont une longueur N égale à 2, 3, 4, 30 5, 7, il, ou 13. Par ailleurs, chaque élément de symbole d'ordre "i" est délivré à un niveau ni égal à 1 ou -1 et tel que: EN-k r=1 11'Rlr+k 5 Lorsque le signal numérique atteint le récepteur, le filtre à réponse finie de ce dernier corrèle les niveaux des éléments de symbole, par exemple notés A" à K", qu'il reçoit successivement sur son entrée, aux niveaux que présentent les éléments de symbole successifs de l'un des deux symboles, par exemple les éléments de symbole A à K du symbole codant le bit "1", et délivre un signal de sortie dont l'amplitude est représentative du niveau de corrélation constaté. Si par exemple ce filtre reçoit successivement des éléments de symboles A" à K" constitués à l'identique par les éléments de symbole A' à K', le signal de sortie qu'il délivrera en corrélant ces éléments de symbole aux éléments de symbole A à K aura une amplitude égale à -11, ce total étant représenté par la somme des 11 valeurs élémentaires d'anti-corrélation égales à -1, dont la première rend compte de l'anticorrélation entre A" (de niveau 1) et A (de niveau -1), dont la seconde rend compte de l'anticorrélation entre B" (de niveau 1) et B (de niveau -1), etc. , et dont la onzième rend compte de l'anti-corrélation entre K" (de niveau -1) et K (de niveau 1). Si ce filtre reçoit successivement des éléments de symboles A" à J. constitués à l'identique par les éléments de symbole A' à J', et un dernier élément de symbole K" égal à zéro à 1a suite d'un problème de transmission, le signal de sortie qu'il délivrera en corrélant ces éléments de symbole aux éléments de symbole A à K n'aura qu'une amplitude égale à -10, l'élément de symbole K" n'apportant aucune contribution à ce signal de sortie. La situation serait bien sûr strictement la même si l'élément de symbole manquant n'était pas K" mais l'un quelconque des autres éléments de symbole. De même si, par exemple, ce filtre reçoit successivement des éléments de symboles A" à I" constitués à l'identique par les éléments de symbole A à I, et deux derniers éléments de symbole J" et K" égaux à zéro à la suite d'un problème de transmission, le signal de sortie qu'il délivrera en corrélant ces éléments de symbole aux éléments de symbole A à K aura une amplitude égale à +9, ce total étant représenté par la somme des 9 valeurs élémentaires de corrélation égales à +1, dont la première rend compte de la corrélation entre A" (de niveau -1) et A (de niveau - 1), dont la seconde rend compte de la corrélation entre B" (de niveau -1) et B (de niveau -1), etc. , et dont la neuvième rend compte de la corrélation entre I" (de niveau 1) et I (de niveau 1), les éléments de symbole J" et K" n'apportant en revanche aucune contribution à ce signal de sortie. La situation serait bien sûr strictement la même si les éléments de symbole manquants n'étaient pas J" et K" mais deux autres éléments de symbole quelconques. On comprend ainsi que ce procédé de codage connu permet, dans une certaine mesure, de surmonter les difficultés que représentent les défauts de transmission. Dans l'exemple ci-dessus, le signal de sortie du filtre à réponse finie peut être délivré à un comparateur propre à comparer l'amplitude de ce signal de sortie à une valeur de seuil inférieur par exemple fixée à -8, et à une valeur de seuil supérieur par exemple fixée à +8. Dans ces conditions, ce comparateur assimilera à un symbole codant le bit "1" la réception d'éléments de symbole successifs A" et K" ayant seulement 8 éléments de symbole corrélés aux éléments de symbole A à K (au lieu de 11), et assimilera à un symbole codant le bit "0" la réception d'éléments de symbole successifs A" et K" ayant seulement 8 éléments de symbole anti-corrélés aux éléments de symbole A à K (au lieu de 11). En réalité, le processus de décodage est un peu moins simple que celui qui vient d'être décrit pour plusieurs raisons. La première raison est que le processus précédemment décrit ne peut fonctionner tel quel que si chaque élément de symbole du signal numérique d'entrée est échantillonné à un instant adéquat. En effet, les éléments de symbole tels que A à K et A' à K' ne se présentent pas du tout, concrètement, sous la forme théorique et idéale que la figure 1 illustre en traits pleins, mais plutôt sous la forme d'impulsions dont l'amplitude passe transitoirement par un extremum, comme illustré en traits mixtes sur cette même figure 1 pour le bit "1". Or, les systèmes de communication utilisant la technique précédemment décrite sont asynchrones, de sorte qu'il est impossible de savoir a priori à quel instant précis chaque élément de symbole doit être échantillonné pour être capturé à son extremum. Ce problème est résolu, dans l'art antérieur, en sur-échantillonnant le signal numérique d'entrée, comme le montre la figure 2, en particulier par ses diagrammes 2A et 2D. Le diagramme 2A représente, à titre d'exemple et de façon idéalisée, les trois derniers éléments de symbole I' à K' du symbole codant le bit "0" dans le cas où ce symbole est codé selon un code de Barker de longueur 11, ces éléments de symbole étant émis et reçus à la fréquence fixe F. Le diagramme 2D représente, à titre d'exemple, les instants auxquels ces éléments de symbole sont échantillonnés à une fréquence multiple de la fréquence fixe F, en l'occurrence égale à 3xF, la coïncidence temporelle des débuts des éléments de symbole I' à K' avec des instants d'échantillonnage étant évidemment purement fortuite et représentant seulement un cas limite possible. Cette technique de sur-échantillonnage permet en théorie d'obtenir au moins 3 échantillons corrects du signal numérique reçu pour chaque élément de symbole de ce signal et donc, a priori, de surmonter la première difficulté précédemment mentionnée. Cependant, outre le fait que le sur-échantillonnage augmente la complexité et la surface des circuits utilisés, cette technique connue se heurte à une seconde difficulté, qui est illustrée sur les diagrammes 2B et 2C de la figure 2. Cette difficulté supplémentaire réside dans le fait que la durée de chaque élément de symbole tel que J' peut, dans certaines conditions, varier autour de la valeur T = 1/F même en l'absence de toute variation de la période moyenne des éléments de symbole. Ce phénomène est illustré sur les diagrammes 2A à 2C de la figure 2, sur lesquels les traits verticaux en pointillé serré représentent les limites d'intervalles de temps égaux à T = 1/F, F étant la fréquence fixe d'émission des éléments de symbole tels que I', J', et K', tandis que les traits verticaux en tirets représentent les milieux de ces intervalles de temps. Dans le cas du diagramme 2A, les éléments de symbole I' à K' ont une durée commune strictement égale à leur durée théorique T = 1/F. Dans le cas du diagramme 2B, l'élément de symbole J' a une durée supérieure à sa durée théorique T, les éléments de symbole I' et K' ayant quant à eux une durée inférieure à leur durée théorique T, et par exemple égale aux 2/3 de cette dernière. On dit dans ce cas que "l'oeil" au niveau de l'élément de symbole J' est ouvert à 100% puisque cet élément de symbole couvre au moins la totalité de sa durée théorique, alors que l'oeil au niveau de chacun des éléments de symbole I' et K' n'est ouvert qu'à 66%. Dans le cas du diagramme 2C, l'élément de symbole J' a une durée inférieure à sa durée théorique T, par exemple égale aux 2/3 de cette dernière, les éléments de symbole I' et K' ayant alors une durée supérieure à leur durée théorique T. Dans ce cas, l'oeil au niveau de chacun des éléments de symbole I' et K' est ouvert à 100%, tandis que l'oeil au niveau de l'élément de symbole J' n'est ouvert qu'à 66%. Le problème est que la technique de sur-échantillonnage utilisée dans l'art antérieur conduit à un compromis très délicat sur le réglage des valeurs de seuil du comparateur associé au filtre à réponse finie. Plus précisément, pour pouvoir décoder correctement les symboles d'un signal d'entrée altéré par une fermeture partielle de l'oeil, les seuils inférieur et supérieur du comparateur doivent être réglés à leurs valeurs extrêmes, c'est-à-dire supérieure ou égale à 10 et inférieure ou égale à 10 dans le cas d'un codage de Barker de longueur N égale à 11, de sorte que tout défaut de transmission d'un seul élément de symbole conduit à l'impossibilité de reconnaître le symbole auquel appartient cet élément de symbole. Inversement, pour pouvoir décoder correctement les symboles d'un signal d'entrée altéré par des défauts de transmission de quelques éléments de symbole, ce qui conduit à régler les seuils inférieur et supérieur du comparateur à des valeurs intermédiaires, par exemple supérieure ou égale à 7 et inférieure ou égale à -7 dans le cas d'un codage de Barker de longueur N égale à 11, il est impératif que le signal d'entrée ne soit pas également altéré par une fermeture partielle de l'oeil, faute de quoi cette dernière est vue comme une erreur. Dans ce contexte, l'invention a pour but de proposer un dispositif capable de décoder correctement un signal numérique asynchrone à la fois entaché d'un ou plusieurs défauts de transmission et altéré par une fermeture partielle de l'oeil. A cette fin, le dispositif de l'invention, par ailleurs conforme à la définition générique qu'en donne le préambule ci-dessus, est essentiellement caractérisé en ce qu'il comprend une pluralité M de filtres de base à réponse finie dont chacun reçoit le signal numérique d'entrée, en ce que le circuit de cadencement délivre aux M filtres de base une pluralité M de signaux d'horloge respectifs présentant une fréquence commune égale à la fréquence fixe et des déphasages respectifs régulièrement répartis entre ces M signaux d'horloge, en ce que ces filtres de base sont cadencés pour capturer des échantillons respectifs du signal numérique d'entrée aux instants où leurs signaux d'horloge respectifs atteignent un angle de phase prédéterminé commun à tous les filtres, en ce que chaque filtre de base délivre à sa sortie, à chaque période de son signal d'horloge, un signal de sortie dont l'amplitude est fonction du niveau de corrélation, représentant une plus ou moins grande ressemblance, entre la séquence des N derniers échantillons capturés par ce filtre de base et la série des N éléments de symbole du premier symbole, et en ce que ce dispositif comprend un circuit d'analyse relié à la sortie de chaque filtre de base, ce circuit d'analyse étant propre à identifier celui des M filtres de base dont le signal de sortie, sur un intervalle de temps au moins égal à la durée d'un symbole, atteint une amplitude maximale et / ou une amplitude minimale, et à prescrire par défaut, en tant que signal d'horloge optimal pour le décodage, le signal d'horloge reçu par ce filtre de base. De préférence, le circuit d'analyse utilise, en tant que signal d'horloge optimal pour le décodage, le signal d'horloge reçu par celui des M filtres de base dont le signal de sortie, sur un intervalle de temps au moins égal à la durée d'un symbole, présente le plus grand écart entre son amplitude maximale et son amplitude minimale. Avantageusement, le dispositif de décodage de l'invention comprend un filtre supplémentaire à réponse finie recevant le signal numérique d'entrée parallèlement aux filtres de base et le circuit de cadencement est piloté par le circuit d'analyse pour délivrer à ce filtre supplémentaire le signal d'horloge optimal, le filtre supplémentaire étant ainsi cadencé pour capturer un échantillon du signal numérique d'entrée aux instants où le signal d'horloge optimal atteint l'angle de phase prédéterminé commun à tous les filtres, et pour délivrer à sa sortie, à chaque période du signal d'horloge optimal, un signal de sortie dont l'amplitude, en valeur absolue, est au moins aussi grande que celle des signaux de sortie des filtres de base. Le dispositif de l'invention peut par ailleurs comprendre un comparateur installé sur la sortie du filtre supplémentaire, propre à comparer l'amplitude du signal de sortie du filtre supplémentaire à une valeur de seuil inférieur et à une valeur de seuil supérieur, et à délivrer, en tant que signal numérique de sortie, représentatif d'un symbole décodé du signal d'entrée, un premier bit lorsque l'amplitude du signal de sortie du filtre supplémentaire est supérieure à la valeur de seuil supérieur, et un deuxième bit lorsque l'amplitude du signal de sortie du filtre supplémentaire est inférieure à la valeur de seuil inférieur, les valeurs de seuils supérieur et inférieur de ce comparateur étant de préférence réglables. Selon un premier mode de réalisation possible de l'invention, le circuit d'analyse peut comprendre au moins N.M cellules mémoire pour stocker au moins les N derniers échantillons successifs du signal de sortie de chacun des M filtres de base, ce circuit d'analyse disposant ainsi, à la fin de chaque période correspondant à la fréquence fixe prédéterminée, de la valeur minimale et de la valeur maximale de l'amplitude prise par le signal de sortie de chaque filtre de base sur la durée d'un symbole. Il est néanmoins également possible de prévoir, selon un second mode de réalisation de l'invention, que le circuit d'analyse comprenne au moins M paires de cellules mémoire dont chacune est spécifiquement dédiée à l'un des M filtres de base, que la première cellule de chaque paire de cellules soit utilisée par le circuit d'analyse pour stocker la dernière valeur minimale connue de l'amplitude du signal de sortie du filtre auquel cette paire de cellules est dédiée, et que la deuxième cellule de chaque paire de cellules soit utilisée par le circuit d'analyse pour stocker la dernière valeur maximale connue de l'amplitude du signal de sortie du filtre auquel cette paire de cellules est dédiée, ce circuit d'analyse disposant ainsi, à la fin de chaque période d'une série de périodes d'observation successives dont chacune est au moins égale à la durée d'un symbole, de la valeur minimale et de la valeur maximale de l'amplitude prise par le signal de sortie de chaque filtre de base sur la durée d'un symbole. Le dispositif de décodage de l'invention peut ainsi par exemple comprendre au moins quatre filtres de base, le signal d'horloge délivré à chaque filtre de base présentant, par rapport aux signaux d'horloge délivrés à deux autres filtres de base, respectivement une avance de phase et un retard de phase au plus égaux à 90 degrés. D'autres caractéristiques et avantages de l'invention ressortiront clairement de la description qui en est faite ci-après, à titre indicatif et nullement limitatif, en référence aux dessins annexés, dans lesquels: la figure 1 est composée de deux diagrammes temporels dont le premier schématise un symbole codant un bit "1" dans le code de Barker de longueur 11 et dont le second schématise un symbole codant un bit "0" dans ce même code; - la figure 2 est composée de quatre diagrammes temporels dont le premier (2A) représente les trois derniers éléments de symbole I' à K' de la figure 1 dans le cas où l'oeil de ces éléments de symbole est ouvert à 100, dont le deuxième (2B) représente ces trois mêmes éléments de symbole I' à K' dans le cas où l'oeil des éléments de symbole I' et K' n'est ouvert qu'à 66%, dont le troisième (2C) représente ces trois mêmes éléments de symbole I' à K' dans le cas où l'oeil de l'élément de symbole J' n'est ouvert qu'à 66%, et dont le quatrième (2D) matérialise les instants d'échantillonnage du signal d'entrée à une fréquence 3.F supérieure à la fréquence F de production des éléments de symbole I' à K'; - la figure 3 est un schéma représentant un dispositif 20 conforme à l'invention; - la figure 4 est composée de quatre diagrammes temporels représentant les différents signaux d'horloge délivrés aux différents filtres de base du dispositif de l'invention; - la figure 5 est un schéma élémentaire d'un filtre utilisé dans un dispositif conforme à l'invention; - la figure 6 est un organigramme représentant un processus possible de choix du signal d'horloge optimal; - la figure 7 est un schéma illustrant un premier mode de réalisation possible d'un circuit d'analyse utilisable dans le dispositif de l'invention; et - la figure 8 est un schéma illustrant un second mode de réalisation possible d'un circuit d'analyse utilisable dans le dispositif de l'invention. Comme annoncé précédemment, l'invention concerne un dispositif de décodage, en particulier d'un dispositif adapté à un système de transmission utilisant un étalement de spectre à séquence directe. Ce dispositif est conçu pour décoder un signal numérique d'entrée E composé de bits dont chacun, en fonction de sa valeur "1" ou "0", est représenté par l'un ou l'autre de deux symboles tels qu'illustrés à la figure 1 dans le cas particulier où ces symboles répondent à un code de Barker de longueur 11. Plus généralement, l'invention s'applique au cas où chaque symbole est constitué d'une série de N éléments de symbole, tels que A à K ou A' à K', distribués sur l'un ou l'autre de deux niveaux différents. Ces éléments de symbole sont délivrés à une fréquence fixe prédéterminée F correspondant à une période déterminée T = 1/F, et les N éléments de symboles A à K du symbole codant le bit "l" sont anti-corrélés aux N éléments de symboles correspondants A' à K' du symbole codant le bit "0". Le dispositif de l'invention comprend essentiellement (figure 3) un circuit de cadencement GENCLK, un nombre M supérieur à 1 de filtres de base à réponse finie, par exemple quatre filtres FLT_L à FLT4, et un circuit d'analyse ANL. De préférence, ce dispositif comprend également un filtre supplémentaire FLT5 à réponse finie, et un comparateur CMP relié à la sortie de ce filtre supplémentaire. Chacun des filtres à réponse finie, à savoir chacun des filtres FLT1 à FLT5, reçoit parallèlement aux autres le signal numérique d'entrée E à décoder. Le circuit de cadencement CLK GEN a notamment pour fonction de délivrer aux M filtres de base FLT1 à FLT4 une pluralité correspondante M de signaux d'horloge respectifs CLK1 à CLK4 (figure 4). Ces signaux d'horloge CLK1 à CLK4 présentent une fréquence commune qui est écale à la fréquence fixe F de production des éléments de symbole A à K et A' à K'. En revanche, ces signaux d'horloge CLK1 à CLK4 présentent des déphasages respectifs régulièrement répartis, et donc étagés par pas de 90 degrés dans le cas d'utilisation de quatre filtres de base FLT1 à FLT4. Ainsi, comme le montre la figure 4, le signal d'horloge CLK1 est, dans ce cas, en avance de phase de 90 degrés (c'est-à-dire 360 /M) par rapport au signal d'horloge CLK2, qui est lui-même en avance de phase de 90 degrés par rapport au signal d'horloge CLK3, qui est lui-même en avance de phase de 90 degrés par rapport au signal d'horloge CLK4, lequel est donc, à une période T près, en avance de phase de 90 degrés par rapport au signal d'horloge CLK1. Le filtre supplémentaire FLT5 reçoit un signal d'horloge CLK5 constitué par l'un des signaux d'horloge CLK1 à CLK4, choisi suivant une procédure qui sera décrite ultérieurement. Chacun des filtres FLT1 à FLT5, et par exemple le filtre FLT1 illustré à la figure 5, comprend typiquement un échantillonneur SMPL recevant le signal E à décoder. L'échantillonneur SMPL de chaque filtre FLT1 à FLT5 est cadencé pour capturer un échantillon du signal numérique d'entrée E à chaque fois que le signal d'horloge CLK1 à CLK5 reçu par ce filtre atteint un angle de phase prédéterminé commun à tous les filtres, par exemple sur chaque front montant de ce signal d'horloge. L'échantillonneur SMPL de chaque filtre FLT1 à FLT5 est suivi d'un registre à décalage SH_REG auquel cet échantillonneur délivre chaque échantillon du signal d'entrée E, ce registre à décalage SH_REG étant lui aussi cadencé par le signal d'horloge CLK1 à CLK5 reçu par le filtre auquel il appartient et comportant N bascules dans le cas de symboles à N éléments de symbole tels que A à K et A' à K'. Les N sorties du registre à décalage SH_REG de chaque filtre FLT1 à FLT5 sont reliées en parallèle à un circuit combinatoire LOG AR de ce filtre qui délivre, à la sortie du filtre et à chaque période T du signal d'horloge CLK1 à CLK5 reçu par ce dernier, un signal de sortie numérique S1 à S5. Le circuit combinatoire LOG AR de chaque filtre FLT1 à FLT5 est conçu, de façon connue de l'homme du métier, de manière que le signal de sortie S1 à S5 produit par ce filtre FLT1 à FLT5 présente une amplitude dépendant directement du niveau de corrélation entre la séquence des N derniers échantillons capturés par ce filtre FLT1 à FLT5 et la série des N éléments de symbole de l'un des deux symboles, par exemple la série des N éléments A à K du symbole codant un bit "1" du signal numérique E. Plus précisément, si les N sorties du registre à décalage SH_REG de chaque filtre FLT1 à FLT5 sont notées A" à K", le circuit combinatoire LOG_AR de ce filtre FLT1 à FLT5 délivre un signal de sortie S1 à S5 dont l'amplitude est égale au nombre d'éléments de même rang qui, dans les séquences ordonnées A" à K" d'une part et A à K d'autre part, cnt le même niveau 1 ou -1, diminué du nombre d'éléments de même rang qui, dans ces deux séquences ordonnées, ont des niveaux opposés. Le circuit d'analyse ANL, à l'entrée duquel les signaux de sortie S1 à S4 des filtres de base FLT1 à FLT4 sont délivrés en parallèle, est conçu pour remplir essentiellement deux fonctions. Tout d'abord, ce circuit d'analyse ANL est conçu pour identifier, comme le filtre le mieux calé sur le signal d'entrée E, celui des M filtres de base FLT1 à FLT4 dont le signal de sortie S1 à S4, sur un intervalle de temps au moins égal à la durée d'un symbole tel que A à K ou A' à K', c'est-à-dire au moins égal à N.T, révèle la plus forte corrélation ou la plus forte anti- corrélation avec l'un de ces deux symboles. En pratique, ce circuit d'analyse ANL identifie celui des M filtres de base FLT1 à FLT4 dont le signal de sortie S1 à S4 atteint l'amplitude maximale en valeur absolue, ou qui, plus avantageusement encore, présente le plus grand écart entre son amplitude maximale et son amplitude minimale sur l'intervalle de temps considéré. Par ailleurs, ce circuit d'analyse ANL est conçu pour prescrire par défaut, en tant que signal d'horloge optimal CLK5 à fournir au filtre supplémentaire FLT5 pour le décodage du signal d'entrée E, le signal d'horloge reçu par le filtre de base FLT1 à FLT4 précédemment identifié comme étant le mieux calé sur le signal d'entrée E. En pratique, ce circuit d'analyse ANL émet, à destination du circuit de cadencement GEN CLK, un signal de commande n_5 identifiant celui des M filtres de base FLT1 à FLT4 qui est le mieux calé sur le signal d'entrée E, et le circuit de cadencement GEN CLK reagit au signal de commande n_5 en délivrant au filtre supplémentaire FLT5, en tant que signal d'horloge optimal CLK5, le même signal d'horloge que celui que reçoit le filtre de base identifié par ce signal de commande n_5. Le signal S5, qui est délivré par le filtre supplémentaire FLT5 et dont l'amplitude en valeur absolue est au moins égale à l'amplitude des signaux de sortie S1 à S4 des filtres de base, est présenté au comparateur CMP qui le compare à deux valeurs de seuil Vinf et Vsup, de préférence réglables et opposées. Le comparateur CMP délivre alors, en tant que signal numérique de sortie S représentatif d'un symbole décodé du signal d'entrée E, un bit "1" lorsque l'amplitude du signal de sortie S5 du filtre supplémentaire FLT5 est supérieure à la valeur Vsup de seuil supérieur, et un bit "0" lorsque l'amplitude du signal de sortie S5 du filtre supplémentaire FLT5 est inférieure à la valeur Vinf de seuil inférieur. Grâce à l'invention telle que décrite, et contrairement à ce qui se passe dans l'art antérieur, il est possible de décoder correctement un signal numérique à la fois entaché par un problème de fermeture de l'oeil et par des défauts de transmission. Plus précisément, dans le cas d'utilisation de quatre filtres de base FLT1 à FLT4, un décodage correct peut être obtenu alors que l'oeil n'est ouvert qu'à 25% et alors que les valeurs de seuil Vinf et Vsup sont limitées à 70% de l'amplitude théorique maximale des signaux S1 à S4. De plus, il est possible d'obtenir un décodage correct avec un oeil fermé à plus de 75% en augmentant le nombre de filtres de base. La figure 7 représente un premier mode de réalisation 20 possible du circuit d'analyse ANL. Pour chacun des M filtres de base FLT1 à FLT4, ce circuit d'analyse ANL comprend une série de N cellules mémoire, telles que RG11 à RG1N pour lefiltre FLT1, RG21 à RG2N pour le filtre FLT2, et RG41 à RG4N pour le filtre FLT4, ainsi qu'un module de calcul d'écart, tel que D1, D2, et D4. Chaque série de cellules mémoire reçoit en entrée le signal de sortie, tel que S1 à S4, du filtre de base FLT1 à FLT4 auquel elle est affectée, et est cadencée à la fréquence F pour faire circuler de proche en proche les valeurs successives de ce signal dans ses différentes cellules mémoire à la manière d'un registre à décalage, à la différence que chacune de ces cellules mémoire contient non pas un seul bit, mais une valeur à plusieurs bits représentative de l'amplitude du signal Si à S4 correspondant. Chaque série de N cellules mémoire, telle que RG11- RG1N, RG21-RG2N, et RG41-RG4N, contient donc en permanence les N derniers échantillons successifs du signal de sortie S1 à S4 du filtre de base FLT1 à FLT4 auquel cette série de cellules mémoire est affectée. Chaque module de calcul d'écart, tel que Dl, D2, et D4, est conçu pour identifier la plus grande et la plus petite des N valeurs contenues dans la série correspondante RG11-RG1N, RG21-RG2N, et RG41-RG4N de N cellules mémoire, et pour calculer l'écart, tel que dl, d2, et d4, entre cette plus grande valeur et cette plus petite valeur. Le circuit d'analyse ANL comprend par ailleurs un module MAX d d'identification de maximum propre à identifier le filtre de base FLT1 à FLT4 ayant fourni le plus grand des M écarts dl à d4, et à fournir corrélativement un signal de sortie n_max identifiant le signal d'horloge CLK1 à CLK4 reçu par ce même filtre de base. Le signal de sortie n._max du module MAX_d d'identification de maximum pourrait éventuellement être utilisé en tant que signal de commande n_5 et pourrait donc être délivré directement au circuit de cadencement GENCLK. Dans la mesure cependant où plusieurs des écarts dl à d4 peuvent simultanément prendre la même valeur maximale, et où il est judicieux d'éviter de changer trop fréquemment la phase du signal d'horloge CLK5 délivré au filtre supplémentaire FLT5, le circuit d'analyse ANL comprend de préférence un module algorithmique ALGO auquel le signal n_max est fourni, et qui est propre à mettre en oeuvre l'algorithme illustré à la figure 6. Après une opération RST de remise à zéro, cet algorithme choisit a priori, en tant que signal d'horloge CLK5, le signal d'horloge CLK1 en donnant à un indice compteur "i" la valeur 1 (opération 1). L'opération 2 consiste à vérifier si le signal d'horloge choisi correspond au signal d'horloge identifié par le signal n max. Dans l'affirmative, l'opération 2 se reboucle sur elle-même. Dans la négative, l'opération 3 est mise en oeuvre pour vérifier si l'écart di, c'est-à-dire celui des écarts dl à d4 qui est identifié par l'indice compteur "i", est équivalent aux écarts di-1 et di+l respectivement identifiés par les indices "i.-1" et "i+l". Dans l'affirmative, l'opération 4 est mise en oeuvre 5 pour choisir, en tant que signal d'horloge CLK5, le signal d'horloge identifié par l'indice compteur "i". Dans la négative, l'opération 5 est mise en oeuvre pour vérifier l'éventuelle existence d'un écart dj qui, à la fois, se révélerait supérieur à l'écart di lors du test effectué à l'instant t en cours, et se serait déjà révélé comme étant égal à l'écart dn max lors du test précédent, effectué à l'instant antérieur t-to. Dans l'affirmative, l'opération 6 est mise en oeuvre pour choisir, en tant que signal d'horloge CLK5, le signal d'horloge identifié par l'indice compteur "j". Dans la négative, l'opération 7 est mise en oeuvre pour choisir, en tant que signal d'horloge CLK5, le signal d'horloge identifié par le signal de sortie n_max du module MAX d d'identification de maximum. La figure 8 représente un second mode de réalisation 25 possible du circuit d'analyse ANL. Dans ce mode de réalisation, le circuit d'analyse comprend tout d'abord un diviseur de fréquence DIV_F propre à produire, à partir du signal d'horloge CLK de fréquence F, un signal d'horloge KCLK de fréquence au plus égale à F/N. Pour chacun des M filtres de base FLT1 à FLT4, ce circuit d'analyse ANL comprend une paire de cellules mémoire, telle que MMlmin, MMlmax et MM4min, MM4max, chaque paire de cellules mémoire étant spécifiquement dédiée à ce filtre de base. La première cellule, telle que MMlmin et MM4min, de chaque paire de cellules mémoire est utilisée pour stocker la dernière valeur minimale connue de l'amplitude du signal de sortie S1 à S4 du filtre FLT1 à FLT4 auquel cette paire de cellules mémoire est dédiée. Cette caractéristique est symboliquement représentée par l'emploi d'un comparateur, tel que K11 pour la cellule MMlmin et K41 pour la cellule MM4min, propre à comparer la dernière valeur disponible de l'amplitude du signal de sortie S1 ou S4 à la valeur stockée dans cette cellule MMlmin ou MM4min, et à n'autoriser le remplacement de la valeur mémorisée dans cette cellule par la dernière valeur disponible de l'amplitude du signal de sortie S1 ou S4 que si cette dernière valeur disponible est inférieure à la valeur mémorisée. La deuxième cellule, telle que MMlmax et MM4max, de chaque paire de cellules mémoire est utilisée pour stocker la dernière valeur maximale connue de l'amplitude du signal de sortie S1 à S4 du filtre FLT1 à FLT4 auquel cette paire de cellules mémoire est dédiée. Cette caractéristique est symboliquement représentée par l'emploi d'un comparateur, tel que K12 pour la cellule MMlmax et K42 pour la cellule MM4max, propre à comparer la dernière valeur disponible de l'amplitude du signal de sortie S1 ou S4 à la valeur stockée dans cette cellule MMlmax ou MM4max, et à n'autoriser le remplacement de la valeur mémorisée dans cette cellule par la dernière valeur disponible de l'amplitude du signal de sortie S1 ou S4 que si cette dernière valeur disponible est supérieure à la valeur mémorisée. Pour chacun des M filtres de base FLT1 à FLT4, le circuit d'analyse ANL de la figure 8 comprend un module 15 de calcul d'écart, tel que D1. ou D4. Chacun de ces modules est fonctionnellement équivalent aux modules D1, D2 et D4 de la figure 7, à la différence près qu'il est cadencé par le signal d'horloge KCLK au lieu d'être cadencé par le signal CLK. A chaque cycle du signal d'horloge KCLK (figure 8), le module Dl délivre donc un signal dl représentant l'écart entre les valeurs mémorisées dans les cellules mémoire MMlmin et MMlmax, le module D4 délivrant, de façon similaire, un signal d4 représentant l'écart entre les valeurs mémorisées dans les cellules mémoire MM4min et MM4max. Enfin, le circuit d'analyse ANL de la figure 8 comprend un module MAX d d'identification de maximum et un module algorithmique ALGO fonctionnellement équivalents aux modules respectivement identifiés par les mêmes références sur la figure 7, à la différence qu'ils sont cadencés par le signal d'horloge KCLK au lieu d'être cadencés par le signal CLK. Comme le comprendra aisément l'homme du métier à la lecture de ce qui précède, le mode de réalisation du circuit d'analyse ANL illustré à la figure 7 présente, par rapport au mode de réalisation illustré à la figure 8, l'inconvénient de conduire à un circuit intégré de plus grande taille, mais il présente en revanche l'avantage de délivrer un signal de sortie n_5 à la fréquence F au lieu de ne délivrer ce signal qu'à une fréquence au plus égale à F/N. 25 REVENDICATIONS. 1. Dispositif de décodage, notamment adapté à un système de transmission utilisant un étalement de spectre à séquence directe, pour décoder un signal numérique d'entrée (E) composé de bits dont chacun, en fonction de sa valeur, est représenté par l'un ou l'autre de deux symboles (A-K; A'K') répondant par exemple à un code de Barker, chaque symbole étant constitué d'une série de N éléments de symbole (A-K; A'-K') distribués sur l'un ou l'autre de deux niveaux différents et délivrés à une fréquence fixe prédéterminée (F), et les N éléments de symboles du premier symbole (A-K) étant anti-corrélés aux N éléments de symboles correspondants du second symbole (A'-K'), ce dispositif comprenant au moins un filtre à réponse finie et un circuit de cadencement, caractérisé en ce qu'il comprend une pluralité M de filtres de base (FLT1 à FLT4) à réponse finie dont chacun reçoit le signal numérique d'entrée (E), en ce que le circuit de cadencement (CLK GEN) délivre aux M filtres de base (FLT1 à FLT4) une pluralité M de signaux d'horloge respectifs (CLK1 à CLK4) présentant une fréquence commune égale à la fréquence fixe (F) et des déphasages respectifs régulièrement répartis entre ces M signaux d'horloge (CLK1 à CLK4), en ce que ces filtres de base (FLT1 à FLT4) sont cadencés pour capturer des échantillons respectifs du signal numérique d'entrée (E) aux instants où leurs signaux d'horloge respectifs (CLK1 à CLK4) atteignent un angle de phase prédéterminé commun à tous les filtres, en ce que chaque filtre de base (FLT1 à FLT4) délivre à sa sortie, à chaque période de son signal d'horloge, un signal de sortie (Si à S4) dont l'amplitude est fonction du niveau de corrélation, représentant une plus ou moins grande ressemblance, entre la séquence des N derniers échantillons capturés par ce filtre de base (FLT1 à FLT4) et la série des N éléments de symbole (A-K) du premier symbole, et en ce que ce dispositif comprend un circuit d'analyse (ANL) relié à la sortie de chaque filtre de base (FLT1 à FLT4), ce circuit d'analyse (ANL) étant propre base (FLT1 à FLT4) sur un intervalleà identifier celui des M filtres de dont le signal de sortie (Si à S4), de temps au moins égal à la durée d'un symbole (A-K; A'-K'), atteint une amplitude maximale et / ou une amplitude minimale, et à prescrire par défaut, en tant que signal d'horloge optimal (CLK5) pour le décodage, le signal d'horloge reçu par ce filtre de base (FLT1 à FLT4). 2. Dispositif de décodage suivant la revendication 1, caractérisé en ce que le circuit d'analyse (ANL) utilise, en tant que signal d'horloge optimal (CLK5) pour le décodage, le signal d'horloge reçu par celui des M filtres de base (FLT1 à FLT4) dont le signal de sortie (Si à S4), sur un intervalle de temps au moins égal à la durée d'un symbole (A-K; A'-K , présente le plus grand écart entre son amplitude maximale et son amplitude minimale. 3. Dispositif de décodage suivant la revendication 1 ou 2, caractérisé en ce qu'il comprend un filtre supplémentaire (FLT5) à réponse finie recevant le signal numérique d'entrée (E) parallèlement aux filtres de base (FLT1 à FLT4) et en ce que le circuit de cadencement (CLK GEN) est piloté par le circuit d'analyse (ANL) pour délivrer à ce filtre supplémentaire (FLT5) le signal d'horloge optimal (CLK5), le filtre supplémentaire (FLT5) étant ainsi cadencé pour capturer un échantillon du signal numérique d'entrée (E) aux instants où le signal d'horloge optimal atteint l'angle de phase prédéterminé commun à tous les filtres, et pour délivrer à sa sortie, à chaque période du signal d'horloge optimal (CLK5), un signal de sortie (S5) dont l'amplitude, en valeur absolue, est au moins aussi grande que celle des signaux de sortie (Si à S4) des filtres de base (FLT1 à FLT4). 4. Dispositif de décodage suivant la revendication 3, caractérisé en ce qu'il comprend un comparateur (CMP) installé sur la sortie du filtre supplémentaire (FLT5), propre à comparer l'amplitude du signal de sortie (S5) du filtre supplémentaire (FLT5) à une valeur de seuil inférieur et à une valeur de seuil supérieur, et à délivrer, en tant que signal numérique de sortie, représentatif d'un symbole décodé du signal d'entrée (E), un premier bit ("1") lorsque l'amplitude du signal de sortie (S5) du filtre supplémentaire (FLT5) est supérieure à la valeur de seuil supérieur, et un deuxième bit ("O") lorsque l'amplitude du signal de sortie (S5) du filtre supplémentaire (FLT5) est inférieure à la valeur de seuil inférieur. 5. Dispositif de décodage suivant la revendication 4, 5 caractérisé en ce que le comparateur (CMP) présente des valeurs de seuils supérieur et inférieur réglables. 6. Dispositif de décodage suivant l'une quelconque des revendications précédentes, caractérisé en ce que le circuit d'analyse (ANL) comprend au moins N.M cellules mémoire (RG11 à RG4N) pour stocker au moins les N derniers échantillons successifs du signal de sortie (Si à S4) de chacun des M filtres de base (FLT1 à FLT4), ce circuit d'analyse (ANL) disposant ainsi, à la fin de chaque période correspondant à la fréquence fixe prédéterminée (F), de la valeur minimale et de la valeur maximale de l'amplitude prise par le signal de sortie (Si à S4) de chaque filtre de base (FLT1 à FLT4) sur la durée d'un symbole (A-K; A'-K'). 7. Dispositif de décodage suivant l'une quelconque des revendications 1 à 5, caractérisé en ce que le circuit d'analyse (ANL) comprend au moins M paires de cellules mémoire (MMlmin, MMlmax à MM4min, MM4max) dont chacune est spécifiquement dédiée à l'un des M filtres de base (FLT1 à FLT4), en ce que la première cellule (MM1min à MM4min) de chaque paire de cellules est utilisée par le circuit d'analyse (ANL) pour stocker la dernière valeur minimale connue de l'amplitude du signal de sortie (Si à S4) du filtre (FLT1 à FLT4) auquel cette paire de cellules (MMlmin, MMlmax à MM4min, MM4max) est dédiée, et en ce que la deuxième cellule (MMlmax à MM4max) de chaque paire de cellules est utilisée par le circuit d'analyse (ANL) pour stocker la dernière valeur maximale connue de l'amplitude du signal de scrtie (Sl à S4) du filtre (FLT1 à FLT4) auquel cette paire de cellules est dédiée, ce circuit d'analyse (ANL) disposant ainsi, à la fin de chaque période d'une série de périodes d'observation successives dont chacune est au moins égale à la durée d'un symbole (A-K; A'-K'), de la valeur minimale et de la valeur maximale de l'amplitude prise par le signal de sortie (Si à S4) de chaque filtre de base (FLT1 à FLT4) sur la durée d'un symbole (A-K; A'- K'). 8. Dispositif de décodage suivant l'une quelconque des revendications précédentes, caractérisé en ce qu'il comprend au moins quatre filtres de base (FLT1 à FLT4), le signal d'horloge (Si à S4) délivré à chaque filtre de base présentant, par rapport aux signaux d'horloge délivrés à deux autres filtres de base, respectivement une avance de phase et un retard de phase au plus égaux à 90 degrés.