FR 2884371 A1 20061013 FR 0503492 A 20050407 2884371 DISPOSITIF DE DECALAGE DE NIVEAU DE TENSION L'invention concerne les dispositifs d'alimentation et en particulier les dispositifs de décalage de niveau de tension. Des circuits intégrés, tels que des pilotes d'affichage, font appel à des tensions de pilotage atteignant 100 Volts en étant commandés par des circuits logiques CMOS standards à 5 Volts. Ainsi, des dispositifs de décalage de niveau de tension complexes sont nécessaires pour convertir un signal à 5 V en un signal de sortie au niveau souhaité. De tels dispositifs étant fréquemment intégrés dans des appareils alimentés par batterie, ils doivent présenter une consommation électrique aussi réduite que possible. Des écrans à cristaux liquides cholestériques ont été développés et sont notamment utilisés dans des appareils ayant une fréquence de modification d'image très basse. De tels écrans sont utilisés pour leur capacité de mémorisation de l'image en l'absence d'alimentation mais nécessitent l'application de tensions de l'ordre de 50 à 100 Volts sur leurs lignes de pixels pour que l'image soit modifiée. De tels écrans nécessitent ainsi des pilotes d'affichage fournissant de telles tensions avec une consommation électrique extrêmement basse. Un pilote d'affichage connu présente trois sources de tension présentant différents niveaux devant être appliqués sélectivement sur un pixel par un n ud de sortie vout. Une première source fournit une tension supérieure, une seconde source fournit une tension intermédiaire et une troisième source fournit une tension inférieure. La seconde source de tension comprend un dispositif de décalage de tension dit statique. Un tel dispositif de décalage de tension transforme un signal basse tension pour commander un 2884371 2 commutateur analogique muni de transistors haute tension PMos Ti et T2 montés tête-bêche comme illustré à la figure 1. Ce commutateur analogique est destiné à fournir la tension intermédiaire. Ce montage tête-bêche permet de passer de la tension supérieure à la tension intermédiaire sans retour à la tension inférieure. Les transistors Ti et T2 induisent en outre deux diodes parasites Dl et D2 tête-bêches. Le drain du transistor T2 est connecté à une alimentation haute tension Hv et le drain du transistor Tl est connecté au noeud de sortie Vout. Les sources des transistors Tl et T2 sont connectées l'une à l'autre. La tension de sortie sur le noeud Vout est déterminée par la différence de tension entre la source de T4 et le drain de T3. Cette différence de tension est générée par le courant fourni par une source de courant Ibias et traversant les transistors T3 et T4 connectés en diode. Un tel dispositif de décalage de niveau de tension présente l'inconvénient de consommer du courant en continu par la source de courant Ibias. Une telle consommation de courant en continu est rédhibitoire pour une alimentation par batterie. La figure 2 illustre un dispositif de décalage de niveau de tension dit dynamique commandant un commutateur analogique muni de transistors haute tension PMos Tl et T2. Ce dispositif est également détaillé dans la publication A New Architecture for Monolithic Low-Power High-Voltage Display Driver de Messieurs Doutreloigne, De Smet et Van Calster de l'université de Gant (N ISSN: ISSN1083-1312/00/2001-0115-$1.00 +.00). Ce dispositif utilise une commande dynamique de la charge des grilles des transistors Tl et T2 afin de supprimer la consommation statique du dispositif de décalage de niveau de tension de la figure 1. Les sources des transistors Tl et T2 sont connectées l'une à l'autre. Les grilles des transistors 2884371 3 Tl et T2 sont connectées l'une à l'autre. Le drain du transistor T2 est connecté à une alimentation haute tension Hv et le drain du transistor Ti est connecté à un noeud de sortie Vout. Les transistors Ti et T2 induisent en outre deux diodes Dl et D2 parasites. Le dispositif de décalage de niveau de tension comprend un condensateur C connecté entre la source et la grille des transistors Ti et T2. Le dispositif de décalage de niveau de tension comprend également des transistors CMOS standards T4 à T8 de charge et de décharge du condensateur C. Les transistors T5 et T7 sont utilisés pour la charge du condensateur C et sont connectés en série entre la source du transistor Ti et la masse. Le transistor T5 est un transistor de puissance NMos recevant un signal de commande de charge sur sa grille. L'anode et la cathode d'une diode D3 sont connectées respectivement à la grille de Ti et au drain de T5. Le transistor T7 est un transistor PMos présentant une connexion entre sa grille et son drain. Des transistors T4, T6 et T8 sont utilisés pour la décharge du condensateur C. Les transistors T4 et T6 sont connectés en série entre la source du transistor Ti et la masse. Le transistor T4 est un transistor de puissance NMos recevant un signal de commande de décharge sur sa grille. Le transistor T6 est un transistor PMos présentant une connexion entre sa grille et son drain. La source du transistor T8 est connectée à la source de Tl, son drain est connectée à la grille de Ti et sa grille est connectée à la grille de T6. Les signaux de charge et de décharge appliqués respectivement sur T5 et T4 ont un rapport cyclique très réduit, afin de réduire autant que possible la consommation du dispositif de décalage de niveau de tension. 2884371 4 Un tel dispositif de décalage de niveau de tension présente cependant des inconvénients. Des signaux de charge et de décharge cycliques sont nécessaires. De plus, la surface de substrat occupée par un tel dispositif est élevée. En outre, les transistors Ti et T2 sont sensibles au niveau de tension sur le noeud de sortie Vout. Ainsi, si un autre circuit applique une tension Vout supérieure au niveau Hv, un courant traverse la diode Dl et le condensateur C et charge des capacités parasites entre la masse et la grille de Tl. La charge du condensateur C, dont la capacité est limitée pour faciliter son intégration, rend alors les transistors Tl et T2 passants. Dès lors, le commutateur analogique génère une consommation parasite et la tension sur le n ud Vout baisse par rapport à son niveau nominal. L'invention vise à résoudre un ou plusieurs de ces inconvénients. L'invention porte ainsi sur un dispositif de décalage de niveau de tension, comprenant: - une entrée de commande pour la réception d'une commande d'activation ou de désactivation; - des premier et second noeuds de sortie; - une capacité connectée entre les premier et second 25 noeuds de sortie; - un transistor haute tension de charge, apte à charger la capacité lorsqu'il est passant; - un transistor haute tension de décharge, apte à décharger la capacité lorsqu'il est passant; -un dispositif comparateur, générant un signal de blocage de charge lorsque la différence de tension aux bornes de la capacité dépasse un premier seuil, et générant un signal de décharge lorsque la différence de tension aux bornes de la capacité dépasse un second seuil; 2884371 5 - un dispositif de commande imposant le blocage du transistor de charge lorsqu'un signal de blocage de charge est généré, et mettant en conduction le transistor de décharge lors de la réception d'une commande de désactivation et lorsqu'un signal de décharge est généré. Selon une variante, le dispositif comparateur comprend un comparateur de tension appliquant sélectivement le signal de charge et le signal de décharge sur sa sortie lorsque la différence de tension aux bornes de la capacité franchit un même seuil. Selon encore une variante: - le comparateur présente une entrée non inverseuse connectée au second noeud de sortie par l'intermédiaire de deux transistors PMos en série connectés en diode et connectée à la masse par l'intermédiaire d'une source de courant; -comprenant une diode Zener dont l'anode est connectée à la masse et dont la cathode est connectée à la sortie du comparateur. Selon encore une autre variante, le dispositif comparateur comprend: - un premier comparateur de tension appliquant le signal de blocage de charge sur sa sortie lorsque la différence de tension aux bornes de la capacité dépasse le premier seuil; - un second comparateur de tension appliquant le signal de décharge sur sa sortie lorsque la différence de tension aux bornes de la capacité dépasse le second seuil inférieur au premier seuil. Selon encore une variante: - les comparateurs présentent chacun une entrée inverseuse connectée au premier noeud de sortie, le premier comparateur présente une entrée non inverseuse connectée au second noeud de sortie par l'intermédiaire de deux transistors PMos en série 2884371 6 connectés en diode et connectée à la masse par l'intermédiaire d'une source de courant, le second comparateur présente une entrée non inverseuse connectée au second noeud de sortie par l'intermédiaire d'un transistor PMos connecté en diode et connectée à la masse par l'intermédiaire d'une source de courant; -le dispositif comprend deux diodes Zener dont les anodes sont connectées à la masse et dont les cathodes sont connectées respectivement aux sorties des premier et deuxième comparateurs. On peut prévoir qu'un de ces comparateurs comprenne: - un premier transistor PMos haute tension dont la grille est connectée au premier noeud de sortie; - un second transistor PMos haute tension dont la grille est connectée à l'entrée non inverseuse; - un premier transistor NMos connecté en diode, dont le drain est connecté au drain du premier transistor PMos; -un second transistor NMos dont le drain est connecté au drain du second transistor PMos, dont la source et la grille sont connectées respectivement à la source et à la grille du premier transistor NMos; - un troisième transistor NMos dont le drain est connecté à la sortie du comparateur, et dont la grille et la source sont connectées respectivement au drain et à la source du deuxième transistor NMos; -une première source de courant connectée entre le second noeud de sortie et la source du premier transistor PMos; - une seconde source de courant connectée entre le 35 second noeud de sortie et la sortie du comparateur; 2884371 7 -une diode Zener dont l'anode et la cathode sont connectées respectivement à la source et au drain du second transistor Nmos. Selon une variante: -le dispositif comprend un premier transistor PMos monté en diode, dont la source est connectée au second noeud de sortie, un second transistor PMos dont la source est connectée au second noeud de sortie, dont le drain est connecté au premier noeud de sortie, dont la grille est connectée au drain du premier transistor PMos; -le transistor de décharge est un transistor Nmos haute tension dont la source est connectée à la masse et dont le drain est connecté au drain du premier transistor PMos. Selon encore une variante, le transistor de charge est un transistor NMos haute tension, dont la source est connectée à la masse et dont le drain est connecté au premier noeud de sortie. Selon une autre variante, le dispositif de commande comprend: -une porte logique ET présentant une première entrée recevant le complément du signal appliqué sur l'entrée de commande, présentant une seconde entrée recevant le signal de décharge et présentant une sortie connectée à la grille du transistor de décharge; -une porte logique ET présentant une première entrée connectée à l'entrée de commande, une seconde entrée recevant le signal de blocage de charge et une sortie connectée à la grille du transistor de charge. L'invention porte également sur un système comprenant: -un dispositif de décalage de niveau de tension tel que défini ci-dessus; -un commutateur analogique haute tension comprenant: - un troisième noeud de sortie et une entrée d'alimentation; - des premier et deuxième transistors haute tension à oxyde de grille mince, présentant chacun des première et deuxième électrodes de conduction et une grille, leurs grilles étant connectées au premier noeud de sortie du dispositif, leurs deuxièmes électrodes de conduction étant connectées au second noeud de sortie du dispositif, leurs premières électrodes de conduction étant connectées respectivement à l'entrée d'alimentation haute tension et au troisième noeud de sortie. Selon une variante, le système comprend alimentation inférieure à 35 Volts connectée à l'entrée d'alimentation. L'invention propose également un multiplexeur de 20 tension, comprenant: un système tel que défini ci-dessus; - une sortie connectée au noeud de sortie du système; - au moins une première source de tension: -présentant une entrée d'alimentation à un niveau de tension supérieur à celui appliqué sur l'entrée d'alimentation haute tension du commutateur analogique du système, une entrée de commande, et un noeud de sortie connecté à la sortie du multiplexeur; -apte à appliquer le niveau de tension de son entrée d'alimentation sur son noeud de sortie lors de l'application d'un signal de commande approprié sur son entrée de commande; - un dispositif de commande apte à appliquer 35 sélectivement des signaux de commande sur les entrées de commande respectives du dispositif de 10 15 20 25 30 35 2884371 9 décalage de niveau de tension du système et de la première source de tension de sorte que le commutateur du système ou la première source de tension applique le niveau de tension de son entrée d'alimentation sur la sortie du multiplexeur. Selon une variante, le multiplexeur comprend en outre: -au moins une seconde source de tension, présentant: -un dispositif de décalage de niveau de tension, comprenant: - une entrée de commande connectée au dispositif de commande; - des quatrième et cinquième noeuds de sortie; des premier et deuxième transistors haute tension à oxyde de grille épais d'un premier type, présentant chacun une première et une deuxième électrode de conduction et une grille, la première électrode de conduction du premier transistor étant connectée au quatrième noeud de sortie, la seconde électrode de conduction de chacun de ces transistors étant connectée au cinquième noeud de sortie, la grille de chacun de ces transistors étant connectée à la première électrode de conduction de l'autre de ces transistors; -des troisième et quatrième transistors CMOS haute tension d'un second type, présentant chacun une première électrode de conduction connectée à la masse, présentant chacun une seconde électrode de conduction dont l'une est connectée à la première électrode de conduction du premier transistor et dont l'autre est connectée à la première électrode de conduction du second transistor, leurs grilles étant connectées ensembles par l'intermédiaire d'un inverseur et l'une de ces grilles étant connectée à l'entrée de commande; -un commutateur analogique, comprenant: -un n ud de sortie connecté à la sortie du multiplexeur et une entrée d'alimentation haute tension à un niveau de tension supérieur à celui appliqué sur l'entrée d'alimentation haute tension du commutateur analogique du système et inférieur au niveau de tension de la première source de tension; -des premier et second transistors haute tension à oxyde de grille épais d'un premier type, présentant chacun une première et une deuxième électrode de conduction et une grille, leurs grilles étant connectées au quatrième n ud de sortie, leurs deuxièmes électrodes de cinquième premières 10 15 20 conduction étant connectées au noeud de sortie, leurs électrodes de conduction étant connectées respectivement à l'entrée d'alimentation haute tension et à la sortie du multiplexeur. L'invention propose en outre un écran d'affichage, comprenant: -une matrice de pixels, chaque pixel présentant deux électrodes et étant commandé par une différence de tension entre ses électrodes; -un pilote d'affichage comprenant un multiplexeur de tensions tel que défini cidessus, commandant au 2884371 11 dispositif de commande l'application d'un niveau de tension donné sur la sortie du multiplexeur, connectant une électrode d'un pixel à la sortie du multiplexeur. Selon une variante, la matrice est une matrice de pixels à cristaux liquides cholestériques. D'autres caractéristiques et avantages de l'invention ressortiront clairement de la description qui en est faite ci-après, à titre indicatif et nullement limitatif, en référence aux dessins annexés, dans lesquels: la figure 1 représente un dispositif de décalage de niveau de tension et un commutateur analogique associé selon un premier état de la technique; la figure 2 représente un dispositif de décalage de niveau de tension et un commutateur analogique associé selon un second état de la technique; la figure 3 représente un exemple de dispositif de décalage de niveau de tension et un commutateur analogique selon l'invention; -la figure 4 représente un mode de réalisation 25 du comparateur de la figure 3; - la figure 5 représente une variante du dispositif de la figure 3; -la figure 6 représente une source de tension pouvant être combinée au dispositif de décalage de 30 tension et au commutateur selon l'invention; - la figure 7 représente schématiquement un multiplexeur de tension intégrant une source de tension selon la figure 6 et un dispositif de décalage de niveau de tension et un commutateur analogique selon l'invention. 2884371 12 L'invention propose un dispositif de décalage de niveau de tension commandé par un signal dynamique. Le dispositif de décalage de niveau de tension contrôle une différence de tension de commande entre deux sorties par la charge ou la décharge d'une capacité connectée entre ces sorties. Un dispositif comparateur détermine que la différence de tension entre les sorties dépasse un seuil et bloque la charge de la capacité. Le dispositif comparateur détermine également que la différence de tension entre les sorties dépasse un seuil et commande la décharge de la capacité. L'utilisation d'un signal de commande dynamique permet de réduire la consommation statique. L'utilisation du dispositif comparateur permet d'une part d'éviter une surtension entre les bornes de sortie, et ainsi de protéger des transistors de sortie d'un commutateur analogique. Le dispositif comparateur bloque en effet la charge de la capacité. L'utilisation du dispositif comparateur permet d'autre part de réduire la mise en conduction parasite du commutateur lorsque la tension Vout est supérieure au niveau Hv appliqué sur le commutateur analogique: la charge parasite de la capacité C est détectée et le comparateur commande sa décharge. L'invention permet de n'utiliser qu'un unique signal de commande. Ce signal de commande peut également être continu lorsque le commutateur analogique est fermé. L'invention permet également de réduire la consommation du dispositif de décalage de niveau de tension. La figure 3 représente une source de tension comprenant un dispositif de décalage de niveau de tension 1 commandant un commutateur analogique 2. Le commutateur 2 est connecté aux noeuds de sortie NS1 et NS2 du dispositif de décalage 1 et comprend deux 2884371 13 transistors PDMos haute tension Pi et P2 à oxyde de grille mince. Les grilles de Pl et P2 sont connectées au noeud de sortie NS1. Les sources de P1 et P2 sont connectées au n ud de sortie NS2. Le drain de P1 est connecté à un noeud de sortie Vout et le drain de P2 est connecté à une entrée d'alimentation haute tension Hv. Les diodes parasites tête-bêches D1 et D2 des transistors P1 et P2 ont été représentées. Des transistors PDMos haute tension à oxyde de grille mince présentent typiquement une épaisseur d'oxyde de grille inférieure à 60 nanomètres. De tels transistors présentent généralement une tension maximale draingrille inférieure à 20 Volts mais présentent une tension de seuil Vt nettement inférieure à celle des transistors PDMos haute tension à oxyde de grille épais. Les transistors de sortie Pl et P2 sont donc optimaux pour un commutateur 2 recevant une tension Hv inférieure ou égale à 35 Volts. Les commutations du commutateur 2, sont commandées par une charge ou une décharge d'une capacité C présente entre les noeuds de sortie NS1 et NS2 du dispositif de décalage de niveau de tension 1. Une charge de la capacité C rend le commutateur 2 passant, une décharge de la capacité C rend le commutateur 2 bloqué. Le dispositif de décalage 1 gère donc la charge et la décharge de la capacité C et verrouille la tension aux bornes de cette capacité C à un niveau inférieur à la tension VGS Max des transistors P1 ou P2. Le dispositif i comprend un transistor NDMos haute tension N1 dont la source est connectée à la masse et dont le drain est connecté au noeud de sortie NS1. Le dispositif 1 comprend en outre un dispositif comparateur 11. Ce dispositif 11 comprend des transistors PMos basse tension P3 et P4, une source de courant SI1 et un comparateur CO1. Les transistors P3 et P4 sont connectés en diode et disposés en série entre le noeud de sortie 2884371 14 NS2 et un noeud E. La source de P4 est connectée au noeud NS2 et le drain de P3 est connecté au noeud E. La source de courant SI1 est connectée entre le noeud E et la masse. Le comparateur de tension CO1 a son entrée inverseuse connectée au noeud NS1 et son entrée non inverseuse connectée au noeud E. La sortie du comparateur CO1 est connectée au noeud S. Une diode Zener Z1 est connectée entre la masse et le noeud S, son anode étant connectée à la masse. Un inverseur Il est connecté entre le noeud S et une entrée d'une porte ET désignée par ET1. La sortie de la porte ET1 est appliquée sur la grille de N1 et son autre entrée est connectée à un noeud de commande Vcom. Un inverseur I2 est connecté entre le noeud de commande Vcom et une porte ET désignée par ET2. Le noeud S est connecté à une autre entrée de ET2. La sortie de ET2 est connectée à la grille d'un transistor NDMos haute tension N2. La source de N2 est connectée à la masse et son drain est connecté au drain d'un transistor PMOs P6 monté en diode. La source du transistor P6 est connectée au noeud de sortie NS2. Un transistor PMos P5 a son drain connecté au noeud NS1, sa source connectée au noeud NS2 et sa grille connectée au drain de P6. Un niveau logique bas de l'entrée de commande Vcom correspond ici à une commande de désactivation du dispositif 1. Une commande de désactivation sur l'entrée de commande Vcom vise à ouvrir le commutateur 2. A contrario, un niveau logique haut de l'entrée de commande Vcom correspond à une commande d'activation du dispositif 1 et vise à fermer le commutateur 2. Dans ce mode de réalisation, le comparateur CO1 est utilisé à la fois pour interrompre la charge de la capacité C afin de protéger les transistors Pl et P2 et pour lancer la décharge de la capacité C afin de limiter la mise en conduction parasite du commutateur 2. 2884371 15 Les transistors P3 et P4 et la source de courant SI1 définissent une tension de seuil appliquée sur l'entrée non inverseuse de CO1. Dans la mise en oeuvre illustrée, la différence de tension générée entre le noeud NS2 et le noeud E est de 5 Volts. En l'absence de charge suffisante de la capacité C, la tension du noeud NS1 est supérieure à la tension du noeud E: un niveau logique bas est alors appliqué sur le noeud S. Lors d'une surtension aux bornes de la capacité C ou lors d'un courant parasite provenant du commutateur 2, la tension du noeud NS1 peut chuter sous la tension du noeud E: dès lors un niveau logique haut est appliqué sur le noeud S. Un signal logique haut sur le noeud S est ainsi représentatif soit d'une charge parasite de la capacité C, soit d'une tension excessive aux bornes de la capacité C. Le signal appliqué par COl sur le noeud S est donc représentatif d'un état de charge de la capacité C. La diode Zl permet de stabiliser le niveau logique haut du noeud S au niveau souhaité pour les entrées des opérateurs logiques I1, I2, ET1 et ET2, par exemple à 5 Volts pour des commandes basses tensions. Lorsqu'un niveau logique haut est appliqué sur le noeud S, un niveau logique bas est appliqué sur l'entrée de ET1 connectée à I1. La porte ET1 rend alors le transistor de charge N1 bloqué, quel que soit le signal appliqué sur l'entrée de commande Vcom. La charge de la capacité C est alors interrompue. L'entrée de ET2 connectée au noeud S reçoit un niveau logique haut. La porte ET2 ne rend le transistor de décharge N2 passant que si un niveau logique bas est appliqué sur l'entrée de commande Vcom. Lorsque N2 est rendu passant, la capacité C est court-circuitée par le transistor P5 rendu passant et se décharge. Le commutateur 2 est alors ouvert. Lorsqu'un niveau logique bas est appliqué sur le noeud S, N2 est maintenu bloqué quel que soit le niveau 2884371 16 de la commande appliquée sur l'entrée Vcom. Un niveau logique haut est appliqué sur l'entrée de ET1 connectée à Il. Si une commande d'activation est appliquée sur l'entrée Vcom, Ni est rendu passant et la capacité C se charge: lorsque la charge de la capacité C est suffisante, le commutateur 2 est fermé. Le tableau suivant récapitule les différents cas de fonctionnement du dispositif de décalage. Vcom S Cas Etat Ni Etat N2 1 1 Dispositif 1 activé et Bloqué Bloqué surtension 1 0 Dispositif 1 activé et pas Passant Bloqué de surtension 0 1 Dispositif 1 désactivé et Bloqué Passant charge parasite ou résiduelle 0 0 Dispositif désactivé et Bloqué Bloqué charge parasite ou résiduelle limitée La figure 4 représente un mode de réalisation possible du comparateur CO1. Le comparateur CO1 comprend des transistors NMos N3, N4 et N5, des transistors PDMos haute tension P7 et P8, une diode Zener Z2, et des sources de courant SI2 et SI3. Les sources des transistors N3, N4 et N5 et l'anode de la diode Z2 sont connectées ensembles. Le transistor N3 est connecté en diode et sa grille est connectée à la grille de N4. Le drain de N4, la grille de N5 et la cathode de Z2 sont connectés ensembles. Le drain de N5 est connecté au n ud S. Le drain de P7 est connecté au drain de N3. La grille de P7 est connectée au noeud de sortie NS1. La source de P7 est connectée à la source de P8. La grille de P8 est connectée au n ud E et son drain est connecté au drain de N4. La source de courant SI2 2884371 17 est connectée entre le noeud de sortie NS2 et la source de P7. La source de courant SI3 est connectée entre le noeud NS2 et le noeud S. La figure 5 illustre l'utilisation d'une variante du dispositif de décalage de la figure 3, destinée à empêcher toute mise en conduction lors d'une charge parasite de la capacité C. Le dispositif comparateur comprend alors des premier et second comparateurs de tension CO1 et CO2. Dans cette variante, la connexion entre une entrée de la porte ET2 et le noeud S est supprimée. Cette entrée est alors connectée à un noeud T. Une diode Zener Z3 est connectée entre la masse et le noeud T, son anode étant connectée à la masse. Le noeud T est connecté à la sortie d'un comparateur de tension CO2. Une source de courant SI4 est connectée entre la masse et l'entrée non inverseuse du comparateur CO2. L'entrée inverseuse du comparateur CO2 est connectée au noeud NS1. Un transistor PMos P9 est connecté en diode entre l'entrée non inverseuse de CO2 et le noeud NS2. Sa source est connectée au noeud NS2. Le comparateur CO1 est destiné à détecter une surtension aux bornes de la capacité C lors de l'activation du dispositif 1, alors que le comparateur CO2 est destiné à commander la décharge de la capacité C lors de la désactivation du dispositif 1 ou lors de l'apparition d'une charge parasite de cette capacité. La décharge de la capacité C peut être commandée avant que le commutateur 2 ne soit fermé par la charge parasite. Le comparateur CO2 détecte eneffet une différence de tension inférieure au niveau nécessaire pour rendre P1 et P2 passants. A cet effet, la source de courant SI4 et P9 génèrent une tension seuil de l'ordre de 2,5 Volts entre l'entrée non inverseuse de CO2 et le 2884371 18 noeud NS1. Ainsi, CO2 applique un signal à l'état logique haut sur le noeud T dès que la différence de tension aux bornes de la capacité C atteint 2,5 Volts, c'est-à-dire lorsque cette différence de tension est insuffisante pour fermer le commutateur 2. La surconsommation générée par la décharge de la capacité C est alors particulièrement réduite lors d'une charge parasite de la capacité C. Le tableau suivant récapitule les différents cas de fonctionnement de ce dispositif de décalage 1. Vcom S T Cas Ni N2 1 1 1 Dispositif 1 activé et Bloqué Bloqué surtension 1 0 1 Dispositif 1 activé et pas Passant Bloqué de surtension 1 0 0 0 1 1 Dispositif 1 venant d'être Bloqué Passant désactivé 0 0 1 Dispositif 1 désactivé et Bloqué Passant charge parasite ou résiduelle 0 0 0 Dispositif désactivé et Bloqué Bloqué charge parasite ou résiduelle réduite La figure 6 représente une source de tension comprenant un dispositif de décalage de niveau de tension 12 commandant un commutateur analogique 22 selon une autre technologie. Cette source de tension est avantageusement couplée à un commutateur 2 et à un dispositif 1 selon l'invention. Le dispositif de décalage de niveau de tension 12 comprend des premier et second noeuds de sortie NS3 et NS4. Le dispositif 12 comprend en outre des premier et deuxième transistors PMos haute tension P10 et P11 à oxyde de grille épais. P10 a son drain connecté au 2884371 19 premier noeud de sortie NS3 et a sa source connectée au second noeud de sortie NS4. P11 a sa source connectée au second noeud de sortie NS4. Les grilles de P10 et P11 sont connectées respectivement aux drains de P11 et P10. Un transistor à oxyde de grille épais ou TGO (pour Thick Gate-oxide) désigne généralement un transistor dont l'oxyde de grille présente une épaisseur supérieure à 200 nm. L'épaisseur de l'oxyde de grille d'un tel transistor est typiquement de l'ordre de 300, 500 ou 750 nm. La tension grille-source maximale d'un tel transistor est typiquement supérieure à 90 Volts. Le dispositif 12 comprend en outre des troisième et quatrième transistors NDMos haute tension N6 et N7. Les drains de N6 et N7 sont connectés respectivement aux drains de P10 et P11. Les sources de N6 et N7 sont connectées à la masse. Le dispositif 12 comprend une entrée de commande Vcom2. Le niveau logique de l'entrée de commande Vcom2 est appliqué sur la grille du transistor N7. La grille du transistor N6 est connectée à l'entrée de commande Vcom2 par l'intermédiaire d'un inverseur I3. Le commutateur 22 est connecté aux noeuds de sortie NS3 et NS4 et comprend deux transistors PMos haute tension P12 et P22 à oxyde de grille épais. Les grilles de P12 et P22 sont connectées au noeud de sortie NS3. Les sources de P12 et P22 sont connectées au noeud de sortie NS4. Le drain de P12 est connecté à un noeud de sortie Vout et le drain de P22 est connecté à une entrée d'alimentation haute tension Hv2. Les transistors P10 et P11 sont destinés à commander la commutation des transistors P12 et P22 en chargeant les capacités parasites présentes sur le noeud NS3. Ces capacités sont principalement induites par les caissons de P10 et N6. Lorsqu'un niveau logique bas est appliqué sur l'entrée de commande Vcom2, le commutateur analogique 22 est rendu passant. Les transistors N7 et 2884371 20 P10 sont bloqués. Le transistor N6 est rendu passant et rend passants les transistors P11, P12 et P22 en tirant leurs grilles à la masse. La tension d'alimentation appliquée sur l'entrée Hv2 est ainsi reproduite sur le noeud de sortie Vout. Lorsqu'un niveau logique haut est appliqué sur l'entrée de commande Vcom2, les transistors N6 et P11, P12 et P22 sont bloqués. Le transistor N7 est rendu passant et rend le transistor P10 passant. Lorsque le niveau sur le noeud de sortie Vout dépasse le niveau Hv2, la tension sur le noeud de sortie NS4 devient Vout-Vd12 (Vd12 étant la tension de seuil de la diode D12). La solution proposée se passant de condensateur entre les n uds de sortie NS3 et NS4, le commutateur 22 n'est alors pas rendu passant par ce niveau de tension sur le noeud NS4. La commutation des transistors P12 et P22 est ainsi insensible aux niveaux de tension sur le noeud Vout. Une surconsommation de courant en continu est ainsi évitée. En outre, le signal de commande à appliquer sur l'entrée Vcom2 est continu pour un état de conduction donné du commutateur 22. Les circuits générant les commandes du dispositif 12 peuvent ainsi être considérablement simplifiés. La surface de substrat utilisée pour intégrer le commutateur 22, le dispositif 12 et son circuit de commande peut ainsi être réduite. Les transistors P10, P11, P12 et P22 sont des transistors haute tension à oxyde de grille épais aptes à résister aux niveaux de tension des n uds Vout et Hv2 pouvant être appliqués sur leurs grilles et aux niveaux de tension drain-source pouvant leur être appliqués. Le dispositif 12 et le commutateur 22 pouvant être intégrés dans un multiplexeur de hautes tensions, les niveaux des tensions Vout et Hv2 susceptibles d'être appliquées sont supérieurs à 20 Volts et peuvent atteindre 80 Volts, 90 Volts, 100 Volts ou plus. Les transistors P12, P22, P10 et P11 présentant une tension 2884371 21 Vt de l'ordre de 9V, le commutateur analogique et le dispositif de décalage de niveau de tensions sont particulièrement appropriés pour un niveau de tension Hv2 supérieur à 20 Volts, et en particulier lorsque ce niveau de tension est supérieur à 50 Volts, voire supérieur à 100 Volts. La figure 7 illustre un multiplexeur de tension 3 selon l'invention. Le multiplexeur de tension 3 comprend un dispositif de commande 4 fournissant des signaux de commande à différentes sources de tension. Le multiplexeur 3 comprend une source de tension 5, un dispositif de décalage 12 et un commutateur 22 tels que décrits en référence à la figure 6, un dispositif de décalage 13 et un commutateur 23 tels que décrits en référence à la figure 3, et un interrupteur 14. La source de tension 5 reçoit une tension d'alimentation supérieure Hvl, le commutateur 22 reçoit une tension intermédiaire haute Hv2, le commutateur 23 reçoit une tension intermédiaire basse Hv3 et l'interrupteur 14 a une borne connectée à la masse et une autre borne connectée au noeud de sortie Vout. La source de tension 5, les dispositifs de décalage de niveau de tension 12 et 13 et l'interrupteur 14 reçoivent des signaux de commande respectifs sur leurs entrées Vcoml à Vcom4. Le dispositif de commande 4 fournit sélectivement un signal de commande activant soit la source 5, soit les dispositifs 12 ou 13, soit l'interrupteur 14, de sorte qu'une des tensions d'alimentation Hvl, Hv2, Hv3 ou la tension de masse soit appliquée sur le noeud de sortie Vout. Une combinaison d'un dispositif 12 et d'un commutateur 22 est privilégiée pour des tensions intermédiaires hautes, c'est-à-dire des tensions pour lesquelles la tension Vt des transistors à oxyde de grille épais n'est pas trop pénalisante. Cette 2884371 22 combinaison peut par exemple être utilisée pour des tensions supérieures ou égales à 30 Volts. Bien qu'occupant en pratique une surface de substrat supérieure à la combinaison précédente, une combinaison d'un dispositif 13 et d'un commutateur 23 est privilégiée pour des tensions intermédiaires basses, c'est-à-dire des tensions pour lesquelles la tension Vt des transistors à oxyde de grille épais serait trop pénalisante. Cette combinaison peut par exemple être utilisée pour des tensions inférieures ou égales à 35 Volts. Un tel multiplexeur de tension 3 peut par exemple être intégré dans un dispositif de pilotage d'un afficheur. Un tel afficheur est par exemple un écran à cristaux liquides d'un appareil numérique dont les électrodes de pixel sont sélectivement connectées à la tension de sortie fournie par le multiplexeur 3. L'afficheur ou écran d'affichage présente par exemple une matrice d'affichage avec des pixels à cristaux liquides cholestériques, avec des pixels à poudre électronique liquide ou tout autre type de pixel faisant appel à au moins trois niveaux de tensions de commande, dont au moins deux sont des niveaux haute tension. 23 REVENDICATIONS 1. Dispositif de décalage de niveau de tension (1), caractérisé en ce qu'il comprend: -une entrée de commande (Vcom) pour la réception d'une commande d'activation ou de désactivation; -des premier et second noeuds de sortie (NS1, NS2) ; - une capacité (C) connectée entre les premier et second n uds de sortie; -un transistor haute tension de charge (Nl), apte à charger la capacité lorsqu'il est passant; -un transistor haute tension de décharge (N2), apte à décharger la capacité lorsqu'il est passant; - un dispositif comparateur (11), générant un signal de blocage de charge lorsque la différence de tension aux bornes de la capacité dépasse un premier seuil, et générant un signal de décharge lorsque la différence de tension aux bornes de la capacité dépasse un second seuil; -un dispositif de commande (ET1, ET2) imposant le blocage du transistor de charge (Nl) lorsqu'un signal de blocage de charge est généré, et mettant en conduction le transistor de décharge (N2) lors de la réception d'une commande de désactivation et lorsqu'un signal de décharge est généré. 2. Dispositif selon la revendication 1, dans lequel le dispositif comparateur comprend un comparateur de tension (CO1) appliquant sélectivement le signal de charge et le signal de décharge sur sa sortie lorsque la différence de tension aux bornes de la capacité franchit un même seuil. 3. Dispositif selon la revendication 2, dans lequel: 35 -le comparateur présente une entrée non inverseuse connectée au second noeud de sortie par 2884371 24 l'intermédiaire de deux transistors PMos en série connectés en diode et connectée à la masse par l'intermédiaire d'une source de courant; -comprenant une diode Zener dont l'anode est 5 connectée à la masse et dont la cathode est connectée à la sortie du comparateur. 4. Dispositif selon la revendication 1, dans lequel le dispositif comparateur comprend: -un premier comparateur de tension (COI) appliquant le signal de blocage de charge sur sa sortie lorsque la différence de tension aux bornes de la capacité dépasse le premier seuil; -un second comparateur de tension (CO2) appliquant le signal de décharge sur sa sortie lorsque la différence de tension aux bornes de la capacité dépasse le second seuil inférieur au premier seuil. 5. Dispositif selon la revendication 4, dans lequel -les comparateurs présentent chacun une entrée inverseuse connectée au premier noeud de sortie, le premier comparateur présente une entrée non inverseuse connectée à la masse par l'intermédiaire d'une source de courant et connectée au second noeud de sortie par l'intermédiaire de deux transistors PMos en série connectés en diode, le second comparateur présente une entrée non inverseuse connectée à la masse par l'intermédiaire d'une source de courant et connectée au second noeud de sortie par l'intermédiaire d'un transistor PMos connecté en diode; comprenant deux diodes Zener dont les anodes sont connectées à la masse et dont les cathodes sont connectées respectivement aux sorties des premier et deuxième comparateurs. 2884371 25 6. Dispositif selon l'une quelconque des revendications 2 à 5, dans lequel un comparateur comprend: - un premier transistor PMos haute tension (P7) dont la grille est connectée au premier noeud de sortie (NS1) ; - un second transistor PMos haute tension (P8) dont la grille est connectée à l'entrée non inverseuse; - un premier transistor NMos (N3) connecté en diode, dont le drain est connecté au drain du premier transistor PMos; -un second transistor NMos (N4) dont le drain est connecté au drain du second transistor PMos, dont la source et la grille sont connectées respectivement à la source et à la grille du premier transistor NMos; - un troisième transistor NMos (N5) dont le drain est connecté à la sortie du comparateur (S), et dont la grille et la source sont connectées respectivement au drain et à la source du deuxième transistor NMos; - une première source de courant (SI2) connectée entre le second noeud de sortie et la source du premier transistor PMos; -une seconde source de courant (SI3) connectée entre le second noeud de sortie et la sortie du comparateur; - une diode Zener (Z2) dont l'anode et la cathode sont connectées respectivement à la source et au drain du second transistor Nmos. 7. Dispositif selon l'une quelconque des revendications précédentes: comprenant un premier transistor PMos monté en diode (P6), dont la source est connectée au second noeud de sortie (NS2), un second transistor PMos (P5) dont la source est connectée au second noeud de 2884371 26 sortie, dont le drain est connecté au premier n ud de sortie (NS1), dont la grille est connectée au drain du premier transistor PMos; -dans lequel le transistor de décharge (N2) est un transistor Nmos haute tension dont la source est connectée à la masse et dont le drain est connecté au drain du premier transistor PMos (P6). 8. Dispositif selon l'une quelconque des revendications précédentes, dans lequel le transistor de charge (Ni) est un transistor NMos haute tension, dont la source est connectée à la masse et dont le drain est connecté au premier noeud de sortie (NS1). 9. Dispositif selon l'une quelconque des revendications précédentes, le dispositif de commande comprenant: -une porte logique ET (ET2) présentant une première entrée recevant le complément du signal appliqué sur l'entrée de commande (Vcom), présentant une seconde entrée recevant le signal de décharge et présentant une sortie connectée à la grille du transistor de décharge (N2) ; -une porte logique ET (ET1) présentant une première entrée connectée à l'entrée de commande (Vcom), une seconde entrée recevant le signal de blocage de charge et une sortie connectée à la grille du transistor de charge (N1). 10. Système comprenant: -un dispositif de décalage de niveau de tension (1) selon l'une quelconque des revendications précédentes; -un commutateur analogique haute tension (2) comprenant: -un troisième noeud de sortie (Vout) et une entrée d'alimentation (Hv) ; 2884371 27 -des premier et deuxième transistors (P1, P2) haute tension à oxyde de grille mince, présentant chacun des première et deuxième électrodes de conduction et une grille, leurs grilles étant connectées au premier noeud de sortie (NS1) du dispositif, leurs deuxièmes électrodes de conduction étant connectées au second noeud de sortie (NS2) du dispositif, leurs premières électrodes de conduction étant connectées respectivement à l'entrée d'alimentation haute tension (Hv) et au troisième noeud de sortie (Vout). 11. Système selon la revendication 10, comprenant une 15 alimentation inférieure à 35 Volts connectée à l'entrée d'alimentation. 12. Multiplexeur de tension (3), comprenant: - un système {13, 23) selon la revendication 10 ou 11; - une sortie connectée au noeud de sortie du système; - au moins une première source de tension (5) . -présentant une entrée d'alimentation (Hvl) à un niveau de tension supérieur à celui appliqué sur l'entrée d'alimentation haute tension (Hv3) du commutateur analogique (23) du système, une entrée de commande (Vcoml) , et un noeud de sortie connecté à la sortie du multiplexeur; -apte à appliquer le niveau de tension de son entrée d'alimentation sur son noeud de sortie lors de l'application d'un signal de commande approprié sur son entrée de commande; -un dispositif de commande (4) apte à appliquer 35 sélectivement des signaux de commande sur les entrées de commande respectives du dispositif de 25 30 2884371 28 décalage de niveau de tension (23) du système et de la première source de tension (5) de sorte que le commutateur (13) du système ou la première source de tension (5) applique le niveau de tension de son entrée d'alimentation sur la sortie du multiplexeur. 13. Multiplexeur (3) selon la revendication 12, comprenant en outre: -au moins une seconde source de tension (12, 22), présentant: -un dispositif de décalage de niveau de tension (12), comprenant: - une entrée de commande (Vcom2) connectée 15 au dispositif de commande (4) ; -des quatrième et cinquième noeuds de sortie(NS3, NS4) ; - des premier et deuxième transistors haute tension à oxyde de grille épais d'un premier type (P10, P11), présentant chacun une première et une deuxième électrode de conduction et une grille, la première électrode de conduction du premier transistor à oxyde de grille épais étant connectée au quatrième noeud de sortie (NS3), la seconde électrode de conduction de chacun de ces transistors étant connectée au cinquième noeud de sortie (NS4), la grille de chacun de ces transistors étant connectée à la première électrode de conduction de l'autre de ces transistors; -des troisième et quatrième transistors CMOS haute tension d'un second type (N6, N7), présentant chacun une première électrode de conduction connectée à la masse, présentant chacun une seconde électrode de conduction dont l'une est connectée à la première électrode de conduction du premier transistor (P10) à oxyde de grille épais et dont l'autre est connectée à la première électrode de conduction du second transistor (Pli) à oxyde de grille épais, leurs grilles étant connectées ensembles par l'intermédiaire d'un inverseur et l'une de ces grilles étant connectée à l'entrée de commande; -un commutateur analogique (22), comprenant: -un noeud de sortie (Vout) connecté à la sortie du multiplexeur et une entrée d'alimentation haute tension (Hv2) à un niveau de tension supérieur à celui appliqué sur l'entrée d'alimentation haute tension du commutateur-analogique (22) du système et inférieur au niveau de tension de la première source de tension; -des premier et second transistors haute tension à oxyde de grille épais d'un premier type (P12, P22), présentant chacun une première et une deuxième électrode de conduction et une grille, leurs grilles étant connectées au quatrième noeud de sortie (NS3), leurs deuxièmes électrodes de conduction étant connectées au (NS4), leurs conduction respectivement haute tension multiplexeur. cinquième noeud de sortie premières électrodes de étant connectées à l'entrée d'alimentation (Hv2) et à la sortie du 2884371 30 14. Ecran d'affichage, comprenant: - une matrice de pixels, chaque pixel présentant deux électrodes et étant commandé par une différence de tension entre ses électrodes; - un pilote d'affichage comprenant un multiplexeur de tensions selon la revendication 12 ou 13, commandant au dispositif de commande l'application d'un niveau de tension donné sur la sortie du multiplexeur, connectant une électrode d'un pixel à la sortie du multiplexeur. 15. Ecran d'affichage selon la revendication 14, dans lequel la matrice est une matrice de pixels à 15 cristaux liquides cholestériques.