FR 2875973 A1 20060331 FR 0410368 A 20040930 PROCEDE ET DISPOSITIF DE CONVERSION ANALOGIQUE NUMERIQUE D'UN SIGNAL COMPLEXE La présente invention concerne les convertisseurs analogique-numérique de signaux complexes, ayant deux voies en quadrature. Plus particulièrement l'invention adresse le problème du bruit thermique dans un convertisseur passe-bande complexe. Parmi les convertisseurs analogique-numérique, on connaît les convertisseurs analogique-numérique Sigma-Delta. Ces convertisseurs présentent une fréquence de sur-échantillonnage bien supérieure à la fréquence de Nyquist du signal d'entrée et, de ce fait, permettent d'obtenir une résolution importante pour un coût relativement faible. Les convertisseurs de ce type permettent également de rejeter le bruit de quantification à l'extérieur de la bande de fréquence utile du signal de sortie, laquelle possède une fréquence centrale fo. En effet, dans un tel convertisseur, le bruit de quantification est contrôlé par une action combinée des signaux des boucles de réaction et d'un filtre complexe. Des convertisseurs Sigma-Delta passe-bande peuvent convertir des signaux analogiques complexes en signaux numériques complexes. Ils ont alors deux voies en quadrature, classiquement référencées I (pour 'In phase') et Q (pour 'Quadrature'). Ces derniers présentent des avantages par rapport aux convertisseurs 20 de signaux réels, en termes de stabilité et de largeur de bande passante. On note que sur les figures, les flèches doubles représentent les deux voies I et Q des convertisseurs complexes. La figure 1 illustre un convertisseur Sigma-Delta passe-bande complexe, pour convertir un signal analogique complexe en un signal numérique complexe. Un tel convertisseur comprend deux voies en quadrature I et Q. Chaque voie comprend une entrée 101, 102. Le signal entrant par l'entrée 101, 102 est additionné par un additionneur 103, 104, au signal d'une boucle de réaction 114, 115. Puis le signal passe par un filtre complexe 105. Il est ensuite traité par un convertisseur analogique-numérique 106, 107 avant d'être délivré sur des sorties 116, 109. Les boucles de réaction comprennent chacune un convertisseur numérique-analogique 112, 113 pour fournir le signal de réaction 114, 115 à partir d'un signal 110, 111 correspondant au signal de sortie de sortie 116, 109. Les deux voies I et Q d'un tel convertisseur peuvent également être schématisées par un double trait comme illustré dans d'autres figures. Dans ce cas, on fait référence à une boucle de réaction du convertisseur 108. La performance de tels convertisseurs est fonction du rapport Signal/Bruit' (ou rapport S/N). Par conséquent, le bruit introduit lors du traitement du signal dans un convertisseur Sigma-Delta doit être le plus faible possible. Un convertisseur Sigma-Delta passe-bande complexe rejette avantageusement le bruit de quantification du signal en dehors de la bande de fréquence du signal utile en sortie du convertisseur. Dans un convertisseur de ce type performant, le bruit de quantification est de ce fait relativement faible par rapport au bruit thermique, lequel apporte donc une contribution non négligeable au rapport SIN. Dans un tel convertisseur, le bruit thermique provient notamment des amplificateurs du convertisseur. Le bruit thermique peut également être généré par une résistance série des interrupteurs du convertisseur et dans ce cas là il est lié aux valeurs des capacités commutées de ces interrupteurs par l'équation suivante: B = KT/C où B est le bruit thermique, K est la constante de Boltzmann, T est la température et C correspond à la valeur de la capacité. On peut alors penser à choisir des valeurs de capacités permettant de réduire le bruit thermique. En effet, le bruit thermique généré par une capacité étant inversement proportionnel à la valeur de la capacité, on peut sélectionner des capacités de grandes valeurs afin de réduire le bruit thermique. Toutefois, ce raisonnement présente rapidement des limites car la consommation d'une capacité est directement liée à la valeur de la capacité, et par conséquent des problèmes de consommation se posent alors. Le document Quadrature Bandpass Delta-Sigma Modulation for Digital Radio , Stephen A. Jantzi, IEEE, 12 Décembre 1997, propose un convertisseur Sigma-Delta complexe comprenant un filtre complexe (figure Il) basé sur des capacités commutées dont les valeurs ont été calculées de façon à réduire le bruit thermique généré. Dans un filtre complexe de ce type à quatre étages, on note qu'une capacité commutée introduisant un retard substantiel sur le signal traité est placée avant les sorties des trois premiers étages (C)Q, Cx3, Cx4)É Comme énoncé précédemment, chaque capacité génère un bruit inversement proportionnel à sa valeur de capacité. Dans une telle structure de filtre complexe avec boucle de réaction, le bruit d'un étage est divisé par le gain des étages précédents. Ainsi, le bruit généré par les capacités de retard du deuxième étage, respectivement du troisième étage, est divisé par le gain du premier, respectivement du deuxième étage. En revanche, le bruit généré par la capacité C,(2 en sortie du premier étage est directement ajouté au bruit total du filtre complexe. La présente invention vise à améliorer encore les performances d'un convertisseur Sigma-Delta passe-bande complexe basé sur ce principe en réduisant le bruit thermique dans le filtre complexe. L'invention part du constat qu'un retard substantiel introduit dans un étage du filtre complexe d'un convertisseur génère un bruit thermique et que ce bruit thermique est divisé par le gain des étages précédents l'étage dans lequel est introduit le retard par un effet de contreréaction des boucles de réaction d'un convertisseur Sigma-Delta. Ainsi, avantageusement, un premier aspect de l'invention propose un procédé de conversion d'un dispositif de conversion analogique-numérique ayant deux voies en quadrature, respectivement I et Q, comprenant chacune une entrée et une sortie associées, pour convertir un signal d'entrée analogique complexe en un signal de sortie numérique complexe par un convertisseur analogique-numérique, chaque sortie étant bouclée sur ladite entrée associée de manière à former une première et une seconde boucles de réaction comprenant chacune un convertisseur numérique- analogique, ledit dispositif comprenant un filtre complexe avec un premier étage et un dernier étage. Le procédé comprend sur chacune des voies 1 et Q, les étapes consistant à : échantillonner un signal d'entrée analogique; faire une intégration du signal échantillonné dans ledit premier étage du filtre pour fournir un signal de sortie du premier étage, ladite intégration n'introduisant pas de retard substantiel; faire une intégration de signal dans le dernier étage du filtre pour fournir un signal de sortie du dernier étage; introduire un retard substantiel et convertir le signal de sortie du dernier étage en signal numérique sur plusieurs bits par ledit convertisseur analogique-numérique; - injecter ledit signal numérique dans la boucle de réaction de ladite voie; convertir le signal numérique en un signal de réaction par ledit convertisseur numérique-analogique; injecter ledit signal de réaction dans au moins ledit premier étage dudit filtre complexe. Grâce à ces dispositions, on n'introduit pas de retard substantiel sur le signal lors du traitement du signal dans le premier étage du filtre. Pour compenser l'absence d'un tel retard dans le traitement du signal du premier étage du filtre, on introduit un retard en sortie du filtre. Ainsi, le retard introduit dans le premier étage du filtre complexe du convertisseur de l'art antérieur décrit précédemment, est déplacé en sortie du filtre, en amont du convertisseur analogique-numérique afin de permettre une conversion du signal analogique en signal numérique. Dans un mode de réalisation de l'invention, un tel retard peut être introduit en entrée du convertisseur analogique-numérique lui-même. Il en résulte que le bruit thermique généré dans le premier étage est réduit, ce qui est très avantageux pour les performances d'un convertisseur Sigma-Delta puisqu'on peut ainsi réduire le bruit thermique du premier étage, qui, contrairement au bruit thermique des étages suivants, ne peut pas être divisé par le gain des étages précédents. On peut ainsi réaliser un convertisseur Sigma-Delta passe-bande complexe présentant un bruit thermique relativement faible. On note qu'un traitement de signal réalisé dans un étage du filtre sans introduction de retard substantiel fait référence à un traitement de signal qui n'introduit pas de retard substantiel sur une voie principale du filtre complexe, étant donné que des retards peuvent être introduits sur des boucles de retour sans retarder de manière substantielle la voie principale. Le signal à injecter dans la boucle de réaction est retardé d'un retard unité. On peut répartir un tel retard unité en introduisant un retard substantiel en sortie du dernier étage et un retard substantiel dans la boucle de réaction de telle sorte que la somme de ces retards substantiels corresponde à un retard unité. On note que les termes retard unité font référence à un retard de l'ordre du temps requis par le convertisseur analogique-numérique pour convertir, en sortie du filtre complexe, le signal analogique en un signal numérique sur plusieurs bits. Ce retard est par conséquent un retard substantiel dans le traitement du signal par le filtre complexe. Dans un mode de réalisation de la présente invention, le premier étage du filtre complexe est un intégrateur à capacités commutées dont les valeurs des capacités sont relativement grandes afin de permettre une réduction du bruit thermique du dispositif de conversion. Le bruit du premier étage n'est pas divisible par le gain d'étage précédent, contrairement au bruit généré par des étages suivants qui est divisible par effet de contre-réaction. Il est donc souhaitable de réduire le bruit du premier étage en choisissant des valeurs de capacités relativement importantes. Plus précisément, ces valeurs de capacités sont dans ce cas avantageusement déterminées en fonction d'un niveau de bruit thermique souhaité pour le dispositif. Lorsque le dispositif comprend une liaison pour injecter le signal de réaction dans chacun des étages du filtre complexe, le bruit généré par les étages autres que le premier étage est divisible par effet de contreréaction. Ainsi, quand les étages du filtre complexe, autres que le premier étage, sont des intégrateurs à capacités commutées, il peut être avantageux de déterminer la valeur de ces capacités en fonction d'un niveau donné de symétrie entre les deux voies i et Q et/ou d'un niveau donné de stabilité du dispositif. On peut réaliser l'étape consistant à faire une intégration de signal dans le premier étage du filtre complexe en réalisant les étapes suivantes consistant à : - additionner sur la voie I les signaux suivants: É le signal d'entrée de la voie I, É le signal de réaction de la voie I, É le signal de sortie du premier étage de la voie I retardé substantiellement et multiplié par un coefficient 1/G, É le signal de sortie du premier étage de la voie I retardé substantiellement et multiplié par un coefficient de valeur 1/G*(cose-1), et É le signal de sortie du premier étage de la voie Q retardé substantiellement et multiplié par un coefficient 1IG*(-sine); - additionner sur la voie Q les signaux suivants: É le signal d'entrée de la voie Q, É le signal de réaction de la voie Q, É le signal de sortie de la voie Q du premier étage retardé substantiellement et multiplié par un coefficient de valeur 1/G, É le signal de sortie de la voie Q du premier étage 20 retardé substantiellement et multiplié par un coefficient de valeur 1/G*(cose-1), et É le signal de sortie de la voie I du premier étage retardé substantiellement et multiplié par un coefficient 1IG*(sine); où e est égal à 2rrfz/fs, où fz est une fréquence correspondant à un zéro de la fonction de transfert du filtre et fs est la fréquence d'échantillonnage du signal; où G est le gain du premier étage. On note que la fonction de transfert du filtre peut avoir plusieurs zéros différents. Dans ce cas, e correspond à un des zéros de la fonction de transfert. Le symbole 8 peut correspondre à des zéros différents dans des étages différents. On peut réaliser l'étape consistant à faire une intégration de signal 10 dans un étage autre que le premier étage dans un filtre d'ordre supérieur ou égal à 2, en réalisant les étapes suivantes consistant à : additionner sur la voie I les signaux suivants: É le signal de sortie de l'étage précédent de la voie I multiplié par un coefficient de valeur dcose, É le signal de réaction de la voie I multiplié par un coefficient de valeur bcose, É le signal de sortie de l'étage précédent de la voie Q multiplié par un coefficient -dsine, É le signal de réaction de la voie Q multiplié par un coefficient de valeur -bsine, É le signal de sortie du dernier étage de la voie Q retardé substantiellement et multiplié par un coefficient -sine; É le signal de sortie du dernier étage de la voie I retardé substantiellement et multiplié avec un coefficient de valeur cose-1; et É le signal de sortie du dernier étage de la voie I retardé substantiellement; - additionner sur la voie Q les signaux suivants: É le signal de sortie de l'étage précédent de la voie Q multiplié par un coefficient de valeur dcose; É le signal de réaction de la voie Q multiplié par un coefficient de valeur bcose; É le signal de sortie de l'étage précédent de la voie I multiplié par un coefficient dsine; É le signal de réaction de la voie I multiplié par un coefficient de valeur bsine; É le signal de sortie du dernier étage de la voie 30 I retardé substantiellement et multiplié par un coefficient sine; É le signal de sortie du dernier étage de la voie 10 Q retardé substantiellement et multiplié avec un coefficient de valeur cos8-1; et É le signal de sortie du dernier étage de la voie I retardé substantiellement; où 8 est égal à 2nfzlfs, où fz est une fréquence correspondant à un zéro de la fonction de transfert du filtre et fs est la fréquence d'échantillonnage du signal; et où b et d sont des nombres strictement positifs. Dans le cas où l'étage considéré est un deuxième étage d'un filtre complexe selon l'invention, avantageusement, on retarde substantiellement le 10 signal en entrée de cet étage. Dans le cas où l'étage considéré est un des étages suivant le deuxième étage d'un filtre complexe selon l'invention, on retarde alors substantiellement le signal en sortie de cet étage. On note que lorsque la fonction de transfert du filtre complexe a 15 plusieurs zéros différents, il est avantageux que 8 corresponde à des zéros différents dans des étages différents du filtre. On note que le convertisseur Sigma-Delta passe-bande analogique-numérique de signaux complexes est un convertisseur multi-bits. Ainsi, les signaux de réaction dans les boucles de réactions sont sur plusieurs bits et le contrôle peut être réalisé avec une relative grande précision. Un second aspect de l'invention propose un dispositif de conversion analogique-numérique multi-bits ayant deux voies en quadrature, respectivement I et Q, comprenant chacune une entrée et une sortie associées, pour convertir un signal d'entrée analogique complexe en un signal de sortie numérique complexe sur plusieurs bits, chaque sortie étant bouclée sur ladite entrée associée de manière à former une première et une seconde boucles de réaction comprenant chacune un convertisseur numérique-analogique. Le dispositif comprend: - un filtre complexe comprenant un premier étage et un dernier étage, ledit premier étage comprenant un intégrateur sans retard substantiel; - un convertisseur analogioque-numérique sur chacune des voies pour convertir le signal en sortie du filtre complexe; - un élément à retard substantiel disposé en entrée du convertisseur analogioque-numérique. Dans un mode de réalisation de la présente invention, le premier étage du filtre est un intégrateur à capacités commutées, et les valeurs des capacités commutées du premier étage sont relativement grandes. Elles peuvent être avantageusement déterminées en fonction d'un niveau de bruit thermique souhaité pour le dispositif. Lorsque le dispositif comprend une liaison pour injecter le signal de réaction dans chacun des étages du filtre complexe, on est en mesure de réduire le bruit thermique généré par les différents étages autres que le premier étage par effet de contre réaction. Ainsi, lorsque les étages du dispositif, autres que le premier étage, sont des intégrateurs à capacités commutées, il peut alors être avantageux de déterminer les valeurs de ces capacités en fonction d'un niveau donné de symétrie des voies I et Q et/ou un niveau donné de stabilité du dispositif. Dans un mode de réalisation de la présente invention, le premier étage du filtre complexe comprend un premier amplificateur opérationnel, respectivement un second amplificateur opérationnel sur la voie I, respectivement Q, chacun des amplificateurs comprenant une première entrée et une seconde entrée complémentaire de ladite première entrée ainsi qu'une première sortie et une seconde sortie complémentaire de ladite première sortie. La première entrée du premier amplificateur opérationnel recevant un signal d'entrée sur la voie I est reliée à: - la boucle de réaction de la voie I par une liaison comprenant une unité à capacité commutée de valeur k; - la première sortie du premier amplificateur opérationnel par une boucle de retour comprenant une capacité de valeur k/G; - la seconde sortie du premier amplificateur opérationnel par une boucle de retour comprenant une unité à capacité commutée incluant une capacité de valeur k/G *(1-cose); et - la seconde sortie du second amplificateur opérationnel par une boucle de retour comprenant une unité à capacité commutée incluant une capacité de valeur k/G*sine. La seconde entrée du premier amplificateur opérationnel est adaptée pour fournir un signal complémentaire au signal fourni sur la première sortie du premier amplificateur opérationnel. La première entrée du second amplificateur opérationnel recevant un signal d'entrée sur la voie Q est reliée à : - la boucle de réaction de la voie Q par une liaison comprenant une unité à capacité commutée de valeur k; - la première sortie du second amplificateur opérationnel par une boucle de retour comprenant une capacité de valeur k/G; - la seconde sortie du second amplificateur opérationnel par une boucle de retour comprenant une unité à capacité commutée incluant une capacité de valeur k/G*(1-cose); et - la première sortie du premier amplificateur opérationnel par une boucle de retour comprenant une unité à capacité commutée incluant une capacité de valeur k/G*sine; où e est égal à 2rrfz/fs, où fz est une fréquence correspondant à un zéro de la fonction de transfert du filtre et fs est la fréquence d'échantillonnage du signal; où G est le gain du premier étage; où k est un nombre strictement positif; les capacités desdites unités à capacité commutée comprises dans les boucles de retour se chargeant, respectivement se déchargeant, pendant que les capacités des autres unités à capacité commutée se déchargent, respectivement se chargent. La seconde entrée du second amplificateur opérationnel est adaptée pour fournir un signal complémentaire au signal fourni sur la première sortie du second amplificateur opérationnel. On note que k est un nombre strictement positif relatif à un dimensionnement de capacité. Il peut être exprimé en Farad. Avantageusement, l'unité à capacité commutée de la liaison entre la première entrée du premier amplificateur opérationnel, respectivement du second amplificateur opérationnel, et la boucle de réaction de la voie I peut également être utilisée pour échantillonner le signal d'entrée de la voie I et de la même manière, l'unité à capacité commutée de la liaison entre la seconde entrée du premier amplificateur opérationnel, respectivement du second amplificateur opérationnel, et la boucle de réaction de la voie Q peut également être utilisée pour échantillonner le signal d'entrée de la voie Q. Ainsi, on peut réduire le nombre de capacités utilisées et de ce fait encore réduire le bruit généré. Dans un mode de réalisation de l'invention, le filtre complexe est d'ordre strictement supérieur à 2. Un des étages qui suit le deuxième étage du filtre complexe comprend un premier amplificateur opérationnel, respectivement un second amplificateur opérationnel sur la voie I, respectivement Q, chacun des amplificateurs comprenant une première entrée et une seconde entrée complémentaire de ladite première entrée ainsi qu'une première sortie et une seconde sortie complémentaire de ladite première sortie; les boucles de réaction comprenant chacune une voie principale pour un signal de réaction et une voie complémentaire pour un signal de réaction 15 complémentaire; l'étage précédent fournissant une première sortie de la voie I, respectivement de la voie Q, et une seconde sortie complémentaire de la voie I, respectivement de la voie Q; la première entrée du premier amplificateur opérationnel étant reliée à: - la première sortie de la voie I de l'étage précédent par une liaison comprenant une unité à capacité commutée incluant une capacité de valeur n*ecose; - la voie principale de la boucle de réaction de la voie I par une liaison comprenant une unité à capacité commutée incluant une capacité de valeur n*ccose; - la seconde sortie de la voie Q de l'étage précédent par une liaison comprenant une unité à capacité commutée incluant une capacité de valeur n*esine; - la voie complémentaire de la boucle de réaction de la voie Q par 30 une liaison comprenant une unité à capacité commutée incluant une capacité de valeur n*csine; - la seconde sortie du second amplificateur opérationnel par une liaison comprenant une unité à capacité commutée comprenant une capacité de valeur n*sinA; - la seconde sortie du premier amplificateur opérationnel par une liaison comprenant une unité à capacité commutée comprenant une capacité de valeur n*(1-cose); - la première sortie du premier amplificateur opérationnel par une liaison comprenant une capacité de valeur n; la seconde entrée du premier amplificateur opérationnel étant adaptée pour fournir un signal complémentaire au signal fourni sur la première sortie du premier amplificateur opérationnel; la première entrée du second amplificateur opérationnel étant reliée à : - la première sortie de la voie Q de l'étage précédent par une unité à capacité commutée comprenant une capacité de valeur n*ecose; - la voie principale de la boucle de réaction de la voie Q par une liaison comprenant une unité à capacité commutée comprenant une capacité de valeur n*ccose; - la première sortie de la voie I de l'étage précédent par une liaison comprenant une unité à capacité commutée comprenant une capacité de valeur n*esine; - la voie principale de la boucle de réaction de la voie I par une liaison comprenant une unité à capacité commutée comprenant une capacité de valeur n*csine; - la première sortie du premier amplificateur opérationnel par une liaison comprenant une unité à capacité commutée comprenant une capacité de valeur n*sine; la seconde sortie du second amplificateur opérationnel par une liaison comprenant une unité à capacité commutée comprenant une capacité de valeur n(1-cose); la première sortie du second amplificateur opérationnel par une liaison comprenant une capacité de valeur n; où 0 est égal à 2rrfzlfs, où fz est une fréquence correspondant à un zéro de la fonction de transfert du filtre et fs est la fréquence d'échantillonnage du signal; où G est le gain du premier étage; où c,e,n sont des nombres strictement positifs; les capacités desdites unités à capacité commutée comprises dans des boucles de retour se chargeant, respectivement se déchargeant, pendant que les capacités des autres unités à capacité commutée se déchargent, respectivement se chargent; la seconde entrée du second amplificateur opérationnel étant adaptée pour fournir un signal complémentaire au signal fourni sur la première sortie du second amplificateur opérationnel. On note que n est un nombre strictement positif relatif à un dimensionnement de capacité. Il peut être exprimé en Farad. Dans un mode de réalisation, un deuxième étage du filtre complexe comprend un premier amplificateur opérationnel, respectivement un second amplificateur opérationnel sur la voie I, respectivement Q, chacun des amplificateurs comprenant une première entrée et une seconde entrée complémentaire de ladite première entrée ainsi qu'une première sortie et une seconde sortie complémentaire de ladite première sortie; les boucles de réaction comprenant chacune une voie principale pour un signal de réaction et une voie complémentaire pour un signal de réaction complémentaire; le premier étage fournissant une première sortie de la voie I, respectivement de 20 la voie Q, et une seconde sortie complémentaire de la voie I, respectivement de la voie Q; la première entrée du premier amplificateur opérationnel étant reliée à: - la seconde sortie de la voie I du premier étage par une liaison comprenant une unité à capacité commutée incluant une capacité de valeur n*dcose; - la voie principale de la boucle de réaction de la voie I par une liaison comprenant une unité à capacité commutée incluant une capacité de valeur n*bcose; la première sortie de la voie Q de du premier étage par une 30 liaison comprenant une unité à capacité commutée incluant une capacité de valeur n*dsine; - la voie complémentaire de la boucle de réaction de la voie Q par une liaison comprenant une unité à capacité commutée incluant une capacité de valeur n*bsin8; - la seconde sortie du second amplificateur opérationnel par une liaison comprenant une unité à capacité commutée comprenant une capacité de valeur n*sine; - la seconde sortie du premier amplificateur opérationnel par une liaison comprenant une unité à capacité commutée comprenant une capacité de valeur n*(1-cose); - la première sortie du premier amplificateur opérationnel par une liaison comprenant une capacité de valeur n; la seconde entrée du premier amplificateur opérationnel étant adaptée pour fournir un signal complémentaire au signal fourni sur la première sortie du premier amplificateur opérationnel; la première entrée du second amplificateur opérationnel étant reliée à : - la seconde sortie de la voie Q du premier étage par une unité à capacité commutée comprenant une capacité de valeur n*dcose; - la voie principale de la boucle de réaction de la voie Q par une liaison comprenant une unité à capacité commutée comprenant une capacité de valeur n*bcose; - la seconde sortie de la voie I du premier étage par une liaison comprenant une unité à capacité commutée comprenant une capacité de valeur n*dsine; - la voie principale de la boucle de réaction de la voie I par une liaison comprenant une unité à capacité commutée comprenant une capacité de valeur n*bsine; - la première sortie du premier amplificateur opérationnel par une liaison comprenant une unité à capacité commutée comprenant une capacité de valeur n*sine; - la seconde sortie du second amplificateur opérationnel par une liaison comprenant uneunité à capacité commutée comprenant une capacité de valeur n(1-cose); la première sortie du second amplificateur opérationnel par une liaison comprenant une capacité de valeur n; où e est égal à 2rrfz/fs, où fz est une fréquence correspondant à un zéro de la fonction de transfert du filtre et fs est la fréquence d'échantillonnage du signal; où G est le gain du premier étage; où b,d,n sont des nombres strictement positifs; les capacités desdites unités à capacité commutée comprises dans des boucles de retour se chargeant, respectivement se déchargeant, pendant que les capacités des autres unités à capacité commutée se déchargent, respectivement se chargent; la seconde entrée du second amplificateur opérationnel étant adaptée pour fournir un signal complémentaire au signal fourni sur la première sortie du second amplificateur opérationnel; des signaux reçus par lesdites unités à capacité commutée étant transmis sans retard aux entrées respectives des amplificateurs opérationnels. D'autres aspects, buts et avantages de l'invention apparaîtront à la lecture de la description d'un de ses modes de réalisation. L'invention sera également mieux comprise à l'aide des dessins, sur 15 lesquels: - la figure 1 est un convertisseur analogique-numérique Sigma-Delta passe- bande complexe selon l'art antérieur, comme précédemment détaillé; - la figure 2 représente un filtre complexe à deux étages d'un 20 convertisseur sigma-delta selon un mode de réalisation de la présente invention; la figure 3 représente un filtre complexe à trois étages d'un convertisseur sigma-delta selon un mode de réalisation de la présente invention; - la figure 4 est un schéma d'implémentation d'un intégrateur à capacités commutées; - la figure 5 est une modélisation de l'intégrateur schématisé en figure 4; les figures 6-A et 6-B sont une modélisation d'un intégrateur à 30 capacités commutées sans retard selon un mode de réalisation de la présente invention; - la figure 7 est une modélisation intermédiaire pour implémentation de l'intégrateur modélisé en figure 6; - la figure 8 est un schéma d'implémentation d'un intégrateur à capacités commutées modélisé la figure 7; - les figures 9-A et 9-B sont une modélisation d'un intégrateur à capacités commutées avec retard selon un mode de réalisation de la présente invention; la figure 10 est une modélisation pour une implémentation d'un étage suivant le deuxième étage dans un filtre complexe d'ordre strictement supérieur à 2 selon un mode de réalisation de la présente invention; - la figure 11 est une modélisation pour une implémentation d'un deuxième étage d'un filtre complexe selon un mode de réalisation de la présente invention; - la figure 12 est;un schéma d'implémentation d'un étage suivant le deuxième étage dans un filtre complexe d'ordre strictement supérieur à 2 selon un mode de réalisation de la présente invention; - la figure 13 est un schéma d'implémentation d'un deuxième étage d'un filtre complexe selon un mode de réalisation de la présente invention. Dans les sections suivantes, 8 peut faire référence à des zéros différents de la fonction de transfert du filtre complexe. On note que 0 peut avantageusement correspondre à des zéros différents dans chacun des étages du filtre. La figure 2 représente un filtre complexe d'un convertisseur analogiquenumérique Sigma-Delta complexe selon un mode de réalisation de la présente invention. Un tel filtre comprend un premier étage 501 et un second étage 502, chacun comprenant un additionneur 503, respectivement 505, et un intégrateur 504, respectivement 506. En entrée du filtre, est disposé un retard Z 112 508 adapté pour échantillonner le signal d'entrée 500. Puis, l'additionneur 503 additionne un signal échantillonné au signal de la boucle de réaction 108 du convertisseur préférablement multiplié avec un coefficient - a. Le signal obtenu en sortie de l'additionneur 503 est traité par l'intégrateur 504 puis transmis au second étage du filtre complexe en étant multiplié par un coefficient d. On note que, avantageusement, ce premier étage 501 n'introduit pas de retard substantiel. Puis, en entrée du second étage 502, le signal est additionné par l'additionneur 505 au signal de la boucle de réaction 108 du convertisseur multiplié avec un coefficient -b. Le signal ainsi obtenu en sortie de l'additionneur 505 est traité par l'intégrateur 506, puis il est converti en signal numérique avant d'être injecté dans la boucle de réaction 108 du convertisseur. Un retard substantiel 507 est introduit en sortie du dernier étage du filtre complexe et un retard substantiel 509 est introduit dans la boucle de réaction 108. La somme des retards substantiels 507 et 509 correspond préférablement au temps de conversion du signal analogique en signal numérique par le convertisseur analogique-numérique, c'est-à-dire à un retard unité. Un tel retard unité est donc préférablement réparti en sortie du dernier étage du filtre complexe et dans la boucle de réaction. Dans une telle structure, un retard substantiel n'est pas introduit dans le premier étage du filtre complexe pour être introduit en sortie du convertisseur Sigma-Delta. On note que a et b sont des nombres strictement positifs. Ainsi, le bruit thermique généré dans le filtre complexe peut être réduit. La figure 3 représente un filtre complexe du troisième ordre d'un convertisseur Sigma-Delta passe-bande complexe selon un mode de réalisation de la présente invention. Un tel filtre comprend un premier étage 501, un deuxième étage 502 et un troisième étage 601. Les premier et deuxième étages 501 et 502 ont déjà été décrits en référence à la figure 2. Dans le filtre illustré en figure 3, le troisième étage 601 introduit un retard 604 en entrée de l'étage. Puis, comme en référence à la figure 2, un retard substantiel 507 est introduit en sortie du dernier étage du filtre complexe et un retard substantiel 509 est introduit dans la boucle de réaction 108. Sur la figure 3, le signal sortant du deuxième étage 502 entre donc dans le troisième étage par le retard 604 puis est additionné par un additionneur 602 au signal de la boucle de réaction 108 du convertisseur multiplié avec un coefficient - c. Le signal ainsi obtenu est alors traité par un intégrateur 603 avant d'être converti en signal numérique. Le signal numérique est ensuite injecté dans la boucle de réaction 108. On note que c est un nombre strictement positif. Ainsi, le premier étage n'introduit pas de retard substantiel. Le bruit thermique est de ce fait réduit. Les sections suivantes décrivent une méthode de conception de tels filtres complexes. Dans un mode de réalisation de la présente invention, un filtre complexe requiert un étage comprenant un intégrateur sans retard substantiel et un étage comprenant un intégrateur avec retard substantiel, le retard étant décalé en sortie du filtre complexe du convertisseur Sigma-Delta. Afin de proposer un schéma d'implémentation d'un tel filtre, des étapes intermédiaires de modélisations sont détaillées dans les sections suivantes. De telles modélisations sont basées sur une modélisation d'un intégrateur à capacités commutées tel que représenté sur la figure 4. Un intégrateur à capacités commutées fonctionne conventionnellement sur une période comprenant deux phases pilotées par un des signaux de commande 01, (P2. Une première phase correspond à une moitié de période pendant laquelle le signal 01 est actif et le signal 02 n'est pas actif (interrupteurs 1 fermés et interrupteurs 2 ouverts). Puis, une seconde phase correspond à l'autre moitié de période pendant laquelle le signal (P2 est actif et le signal 01 n'est pas actif (interrupteurs 1 ouverts et interrupteurs 2 fermés). Selon l'agencement d'une telle unité à capacités commutées, des signaux d'entrée chargent des capacités au cours d'une des phases de fonctionnement. Les sections suivantes détaillent certains des fonctionnements possibles. Un tel intégrateur possède trois types d'entrées différents. Un premier type d'entrée référencé I pour 'Inverse', un deuxième type d'entrée référencé S pour Serial' et un troisième type d'entrée référencé N pour Non-switched'. Dans une représentation asymétrique ('single-ended', en anglais), ces trois entrées sont reliées à une entrée 76 d'un amplificateur opérationnel 75, l'autre entrée 77 étant reliée à la masse. L'amplificateur opérationnel a une sortie Y qui est bouclée en retour sur son entrée 76, la boucle de retour comprenant une capacité d'intégration 74. La valeur de la capacité d'intégration est prise comme référence unitaire pour les autres valeurs de capacités de l'intégrateur, sa valeur est donc notée 1. L'entrée de type I comprend une capacité 71 chargée par un signal d'entrée A pendant la première phase de fonctionnement de l'intégrateur puis déchargée sur la capacité d'intégration 74 pendant la seconde phase de fonctionnement. Ainsi, cette entrée introduit un retard substantiel sur le signal et amplifie le signal avec un coefficient correspondant à la valeur de la capacité 71. La valeur de capacité 71 est notée I. L'entrée de type S comprend également une capacité 72 qui est chargée par un signal d'entrée B pendant la seconde phase de fonctionnement de l'intégrateur, et le signal B est intégré pendant cette seconde phase également. Ainsi, le signal B n'est pas retardé substantiellement, il est multiplié avec un coefficient correspondant à la valeur de la capacité 72. La valeur de la capacité 72 est notée S. L'entrée de type N comprend une capacité 73 qui est directement chargée par un signal d'entrée C quelque soit la phase de fonctionnement de l'intégrateur. Le signal est multiplié avec un coefficient correspondant à la valeur de la capacité 73. La valeur de la capacité 73 est notée N. On peut alors représenter un tel intégrateur par une modélisation telle que celle illustrée en figure 5. La modélisation illustrée en figure 5 comprend trois entrées incluant chacune respectivement une unité 801, une unité 802 et une unité 803 modélisant chacune le traitement du signal entrant sur chacune des entrées de l'intégrateur à capacités commutées de la figure 4. Puis en sortie de ces unités, un additionneur 804, avec une sortie 805 bouclée en retour sur une entrée de l'additionneur, additionne les signaux en sortie des unités 801, 802, 803 ainsi que le signal de la boucle de retour. La boucle de retour comprend un retard unité 807, réalisant ainsi l'intégration du signal. Le signal A entrant sur l'entrée de type I est alors soumis à une intégration avec un retard unité 807, noté Z"'. Le signal B entrant sur l'entrée de type S est soumis à une intégration pendant la seconde phase de fonctionnement de l'intégrateur. Puis, le signal C entrant sur l'entrée de type N est multiplié par un gain N sans être intégré. On peut alors écrire l'équation suivante: Y =A* z 1 -B* S -C*N 1-z-1 1-z-1 où Y est le signal de sortie de l'intégrateur à capacités commutées; et où A, B et C sont les signaux d'entrées des entrées de type I, S et N respectivement. Sur la base de cette modélisation, les sections suivantes détaillent des étapes pour obtenir un schéma d'implémentation détaillé d'un filtre complexe d'un convertisseur Sigma-Delta complexe passe-bande mufti bits selon un mode de réalisation de la présente invention. Dans les sections suivantes, 0 vérifie l'équation suivante: 0 = 2 rr fz/fs, où fz est la fréquence d'un zéro de la fonction de transfert du filtre complexe, et où fs est la fréquence d'échantillonnage du signal dans le convertisseur. Lorsque la fonction de transfert possède plusieurs zéros, il est avantageux qu'à chacun des étages corresponde un des zéros de la fonction de transfert. Dans le cas où fzet fs vérifient l'équation suivante: fs = 8*fz on obtient alors: 0=rr/4. Les valeurs des capacités de l'intégrateur complexe sans retard substantiel et de l'intégrateur complexe avec retard décalé en sortie, tels que détaillés dans les sections suivantes, sont déterminées sur la base de la fonction de transfert de chacun de ces intégrateurs. Un mode de réalisation d'un tel filtre requiert un intégrateur complexe sans retard substantiel après l'échantillonnage du signal dans le premier étage du filtre complexe. Ainsi, les figures 6-A et 6-B illustrent une modélisation en deux étapes d'un premier étage d'un filtre complexe sans retard substantiel selon un mode de réalisation de la présente invention ayant une fonction de transfert vérifiant les équations suivantes: YR =(ER+r)+YRcosO*Z-' YXsinO*Z-1 YX =(EX+x)+YXcosO*Z-1 +YRsine*Z-1 Puis, on obtient aisément les équations suivantes: YR(1- Z-1) = (ER + r) + YR(cos 0 -1)Z-1 - YX sine * Z et YX(1-Z-1) = (EX+x)+YX(cosO -1)Z-' +YRsin0 * Z Les signaux de sortie de l'intégrateur sans retard selon un mode de réalisation de la présente invention vérifient donc les équations suivantes: YR=[(ER+r)+ YR(cosO-1)Z-1 -YXsinO*Z 1/(1-Z-1) et YX = [(EX+x)+YX(cosO-1)Z-1 +YRsine*Z 1/(1-Z-1) La figure 6-A illustre une première étape de modélisation dans laquelle un intégrateur complexe a deux entrées 901 et 902. Un signal d'entrée ER, correspondant au signal d'entré sur la voie I, entre dans un additionneur 903 par lequel il est additionné à un signal r de la boucle de réaction 108 du convertisseur pour fournir un signal 904. Ensuite, un additionneur ayant une sortie 913 additionne le signal 904 ainsi qu'un signal 906 issu d'une boucle de retour depuis la sortie 913, la boucle de retour comprenant un retard unité 910 et multipliant le signal de sortie par le coefficient cos8, et enfin un signal 908 issu d'une boucle de retour depuis la sortie 923 de l'intégrateur, la boucle de retour comprenant un retard unité 921 et multipliant le signal de sortie avec un coefficient sine. Puis, un signal d'entrée EX, correspondant au signal d'entrée sur la voie Q, entre dans un additionneur 914 qui lui additionne un signal x de la boucle de réaction du convertisseur pour fournir un signal 917. Ensuite, un additionneur 918 additionne le signal 917 à un signal 919 issu d'une boucle de retour depuis la sortie 923 de l'intégrateur, la boucle de retour comprenant le retard unité 921 et multipliant le signal de sortie par le coefficient cose, ainsi qu'un signal issu d'une boucle de retour depuis la sortie 913, la boucle de retour comprenant le retard unité 910 et multipliant le signal de sortie par un coefficient sine. La figure 6-B illustre une étape de modélisation succédant à l'étape décrite ci-dessus pour un intégrateur complexe sans retard substantiel selon un mode de réalisation de la présente invention. Un tel intégrateur comprend deux entrées 901 et 902, ainsi que deux sorties 913 et 923. Le signal d'entrée a une composante réelle ER et une composante imaginaire EX. Sur la voie I, le signal ER de l'entrée 901 est additionné par l'additionneur 903 au signal r de la boucle de réaction 108 du convertisseur pour fournir un signal 904. Ce dernier est additionné au signal 906 d'une boucle de retour depuis la sortie 913, la boucle de retour comprenant un retard unité 910 et multipliant le signal de sortie avec le coefficient (cose-1), au signal 907 d'une boucle de retour depuis la sortie 913, la boucle de retour comprenant un retard unité 912 et enfin au signal 908 d'une boucle de retour depuis la sortie 923 de l'intégrateur, la boucle de retour comprenant un retard unité 921 et multipliant le signal de sortie avec le coefficient sine. Sur la voie Q, le signal EX de l'entrée 902 est additionné par l'additionneur 914 au signal x de la boucle de réaction du convertisseur pour fournir un signal 917. Ce dernier est additionné par un additionneur 918 au signal 920 d'une boucle de retour depuis la sortie 923, puis au signal 919 de la boucle de retour depuis la sortie 923, et enfin au signal 924 de la boucle de retour depuis la sortie 913, chacune de ces boucles de retour comprenant un retard de Z"1 922, 921, 912 respectivement. Le signal 924 est multiplié par le coefficient sin e et le signal 920 est multiplié par le coefficient cose -1. La figure 7 est une modélisation plus proche d'une implémentation possible de l'intégrateur selon la figure 6. Ainsi, sur la figure 7, la modélisation présentée est en tout point identique à celle présentée en figure 6, à l'exception de la modélisation des boucles de retour des signaux 908 et 924, reliant la sortie de la voie imaginaire à un additionneur de la voie réelle et vice versa respectivement. Ainsi, la boucle de retour depuis la sortie 913 sur l'additionneur 918 est réalisée avec un retard 1002 et la boucle de retour depuis la sortie 923 sur l'additionneur 905 est réalisée avec un retard 1001. Une telle modélisation permet de déduire un schéma d'implémentation plus directement que depuis une modélisation telle que représentée en figure 6. Ainsi, à partir de la modélisation détaillée ci-dessus, la figure 8 illustre une implémentation d'un intégrateur sans retard substantiel selon un mode de réalisation de la présente invention. Un tel intégrateur comprend donc une entrée 1120 pour la voie réelle et une entrée 1130 pour la voir imaginaire du convertisseur complexe, une entrée 1190, respectivement 1191, correspondant au signal complémentaire du signal d'entrée entrant sur l'entrée 1120, respectivement sur l'entrée 1130. II comprend une sortie 1112, ainsi qu'une sortie complémentaire 1113, pour la voie réelle et une sortie 1131, ainsi qu'une sortie complémentaire 1132, pour la voie imaginaire. Puis, l'intégrateur comprend également une entrée 1121 sur la voie réelle, respectivement 1131 sur la voie imaginaire, correspondant à la boucle de réaction pour recevoir le signal r de réaction de la voie I, respectivement le signal x de réaction de la voie Q. La section suivante décrit l'implémentation des composants de la modélisation de l'intégrateur sans retard de la figure 7, seule la voie réelle du convertisseur Sigma-Delta complexe étant décrite. En effet, par symétrie et en référence à la figure 7, il est aisé d'en déduire la voie imaginaire. Un tel intégrateur est implémenté avec un premier amplificateur opérationnel 1114 sur la voie I et un second amplificateur opérationnel 1140 ayant chacun deux entrées complémentaires l'une de l'autre et deux sorties complémentaires l'une de l'autre. Ainsi, l'additionneur 903 est implémenté par une unité 1101. Dans la première phase, le signal ER entrant sur la voie réelle du premier étage est traité par une capacité commutée formant une entité référencée 1101. Ce traitement est équivalent au traitement décrit en référence à la figure 4 pour l'entrée de type I. Une telle unité permet donc d'appliquer le même traitement à un signal entrant que le traitement appliquer au signal entrant A sur une entrée de type I d'un intégrateur à capacités commutées tel qu'illustré à la figure 4. II est avantageux de réduire le bruit thermique principalement dans le premier étage d'un filtre complexe puisque ce bruit n'est pas divisé par le gain d'étages précédents. A cet effet, dans un mode de réalisation préféré de la présente invention, la capacité d'entrée du premier étage est affectée d'une valeur relativement grande. Les valeurs des capacités d'un étage du filtre complexe d'un convertisseur Sigma-Delta selon l'invention peuvent être choisies en fonction du nombre k. Un tel nombre correspond à une grandeur physique de dimensionnement en Farad. Cette unité 1101 est adaptée pour réaliser l'échantillonnage du signal entrant. Elle est avantageusement utilisée également pour additionner le signal d'entrée et le signal de réaction. Ainsi, on réduit le bruit thermique en n'utilisant qu'une capacité pour échantillonner un signal et additionner deux signaux. Il peut en être ainsi pour les autres unités à capacité commutée d'entrée 1102, 1110 et 1111. Ainsi, pour l'unité à capacité commutée 1101, dans la première phase de fonctionnement (interrupteur 1 fermé et interrupteur 2 ouvert), le signal d'entrée 1120 charge la capacité correspondante de valeur k. Puis, dans la seconde phase de fonctionnement (interrupteur 1 ouvert et interrupteur 2 fermé), on ajoute à la charge de la capacité de valeur k, le signal de la boucle de réaction 1121. On a ainsi réalisé un échantillonnage et une addition de deux signaux avec une seule unité à capacité commutée. L'additionneur 905 est implémenté par le premier amplificateur opérationnel 1114 ayant une première entrée El recevant le signal ER traité par l'unité 1101 et une seconde entrée E2 recevant le signal complémentaire de la première entrée. La boucle de retour du signal 906 comprenant le retard unité 910 et multipliant le signal avec un coefficient (cos8-1) est implémentée par une boucle de retour 1117 qui boucle la sortie complémentaire 1113 sur l'entrée El de l'amplificateur opérationnel. Cette boucle comprend une unité 1103 de même structure et même fonctionnement qu'une unité à capacité commutée de type S, telle que décrite précédemment, incluant une capacité de valeur k(1-cos8)/G, G étant égal au gain de cet étage d'intégration sans retard. La boucle de retour du signal 907 comprenant un retard unité 912 est implémentée par une boucle de retour 1116 comprenant une capacité 1115 de valeur k/G. Puis la boucle de retour du signal 908 comprenant un retard unité 1001 est implémentée par une boucle de retour 1118 bouclant sur l'entrée El de l'amplificateur opérationnel 1114 la sortie complémentaire 1132 du second amplificateur opérationnel 1140 de la voie imaginaire. Cette boucle de retour 1118 comprend une unité 1119 équivalente à l'unité 1103 basée sur une capacité de valeur ksine/G, ce qui permet d'affecter le signal de cette boucle d'un coefficient - ksine/G. Par symétrie de la voie réelle sur l'entrée El de l'amplificateur opérationnel, on obtient aisément l'implémentation de la voie réelle sur l'entrée complémentaire E2 de l'amplificateur opérationnel 1114. Puis, à partir de ce qui précède et de la description précédente faite en référence à la figure 7, on obtient l'implémentation de la voie imaginaire de cet intégrateur sans retard substantiel en sortie selon un mode de réalisation de la présente invention. La section suivante décrit le fonctionnement d'un tel intégrateur selon les phases de fonctionnement d'après le schéma d'implémentation de la figure 8. Ainsi, dans la première phase de fonctionnement, la capacité d'entrée de l'unité 1101 est chargée avec le signal d'entrée ER. Puis, dans la seconde phase le signal de décharge de la capacité est ajouté au signal r de la boucle de réaction du convertisseur Sigma-Delta pour être transmis à l'amplificateur opérationnel 1114. On note que le signal r de la boucle de réaction du convertisseur et le signal d'entrée ER sont avantageusement additionnés via l'unité 1101, qui ne comprend qu'une seule capacité, permettant ainsi de limiter le nombre de capacités dans le convertisseur et de ce fait permettant de limiter le bruit thermique du convertisseur. Il en est de même pour les unités à capacité commutée 1102, 1110, 1111. Les unités à capacité commutée comprises dans les boucles de retour fonctionnent de telle sorte que leur capacité se charge dans la seconde phase de fonctionnement et se décharge dans la première phase de fonctionnement, contrairement aux capacités des autres unités à capacité commutée 1101,1102,1110,1111, qui se chargent dans la première phase et se déchargent dans la seconde phase. Un tel intégrateur sans retard substantiel est avantageusement inclus dans le premier étage du filtre du convertisseur Sigma-Delta dans un mode de réalisation de la présente invention. Le bruit thermique de chaque étage étant divisé par le gain des étages précédents, le bruit thermique du premier étage n'est pas divisé. Il est par conséquent important que le premier étage génère un bruit thermique faible. A cet effet, puisque le bruit thermique d'une capacité est inversement proportionnel à la valeur de la capacité, il est donc avantageux d'avoir une capacité d'entrée du premier étage du filtre ayant une grande valeur, comme précédemment indiqué. Puis, un filtre complexe selon un mode de réalisation de la présente invention requiert, pour le dernier étage, un étage d'intégration avec un retard décalé dans la boucle de réaction du convertisseur. Dans un mode de réalisation de la présente invention, le filtre complexe du convertisseur comprend un premier et un deuxième étages comme illustré dans la figure 2. La présente invention couvre des filtres complexes de convertisseur Sigma-Delta complexe comprenant plus de deux étages. Dans ce cas là, le premier étage ne contient pas de retard substantiel en sortie et le dernier étage comprend un retard décalé en sortie du filtre complexe, comme indiqué précédemment. Ainsi, quelque soit le nombre d'étages du filtre d'un convertisseur selon un mode de réalisation de l'invention, le dernier étage est de préférence un intégrateur avec un retard décalé en sortie du filtre. Les sections suivantes détaillent donc un intégrateur avec un retard décalé selon un mode de réalisation de la présente invention. Un tel intégrateur a une fonction de transfert vérifiant les équations suivantes: YR(l cose*Z-')=(ER+r)cosO*Z- (EX+x+YX)sine*Z-' YX(1-cosO*Z-') = (EX+x)cosO*Z-' +(ER+r+YR)sine*Z-' A partir des équations précédentes, on obtient les équations suivantes: YR YR*Z-1 =(ER+r)*cos6*Z-1 (EX+x+YX) *sinO*Z-1 +cosA*YR*Z-' YR*Z-1 YX YX*Z-1 =(EX+x)*cosA*Z-l+(ER+r+YR) *sin6*Z-1 +coso*YX*Z-1 YX*Z-1 Une division par le facteur commun (1-ii) permet d'écrire les équations des sorties YR et YX comme une somme de composants pouvant 30 être implémentés via des capacités commutées comme ci-après: YR(1-Z-1)=(ER+r)*cos0*Z-1 -(EX+x)*sinO*Z-1 -YX*sin6*Z-1 -(1cos6)*YR*Z-1 YX(1- Z-l) = (EX + x) *cos 6 * Z-1 + (ER + r) * sin 6 * Z-1 + YR *sin 6 * Z-1 -(1- cos 6) * YX * Z-1 YR-(ER+r)*cos6*Z-1 -(Er+x)*sin6*Z1 -YX*sin6*Z-1 -(1-cos6)*YR*Z-1 1-Z-1 1-Z-1 1-Z-1 1-Z-1 -(EX+x)*cos0*Z-l+(ER+r)*sin6*Z-1 +YR*sin6*Z-1 (1-cos6)*YX*Z-1 1-Z-1 1-Z- 1 1-Z-1 1-Z-1 La figure 9-A illustre une modélisation d'un tel étage d'intégration référencé 502 sur la figure 2. Un tel étage d'intégration comprend une entrée 1230 sur la voie réelle à laquelle est associée une sortie 1211 et une entrée 1231 sur la voie imaginaire à laquelle est associée une sortie 1212. Sur la voie réelle, un additionneur 1201 additionne le signal en entrée ER, le signal r de la boucle de réaction 108 du convertisseur Sigma-Delta ainsi qu'un signal 1203 issu de la sortie sur la voie réelle 1211 de l'étage d'intégration. En sortie de l'additionneur 1201, le signal est retardé par un retard unité 1209 puis multiplié par un coefficient égal à cos8, avant d'être additionné par un additionneur 1204 à un signal 1208 issu de la voie imaginaire. Le signal 1208, résultant de l'addition du signal d'entrée imaginaire et du signal de réaction x correspondant, puis retardé d'un retard 1210, est multiplié par un coefficient - sine. Par symétrie, on obtient le traitement appliqué au signal entrant sur l'entrée 1231 de la voie imaginaire, excepté que le signal 1207 symétrique du signal 1208 est multiplié avec un coefficient sine et non pas un coefficient - sine. La figure 9 B illustre une modélisation intermédiaire plus proche d'une implémentation possible. Ainsi, sur la voie réelle, l'additionneur 1201 additionne le signal d'entrée de l'étage et le signal r de réaction duconvertisseur pour fournir un signal 1244 multiplié avec un coefficient égal à cos8. Un additionneur 1240 additionne le signal 1244 et un signal 1254 issu de la voie imaginaire multiplié par un coefficient -sine pour fournir un signal 1241. Un additionneur 1242 additionne ce dernier avec le signal 1245 de sortie 1211 multiplié avec un coefficient cos8 ainsi qu'avec un signal 1246 résultant de la multiplication avec un coefficient -sine du signal de la sortie 1212 sur la voie Q de cet intégrateur pour enfin fournir le signal de sortie 1211 de cet intégrateur sur la voie I. A partir de ce qui précède et à partir de la description faite en référence à la figure 9-A, on obtient aisément une modélisation équivalente de la voie Q. La figure 10 représente une modélisation proche d'une implémentation possible du dernier étage d'intégration d'un filtre complexe de troisième ordre d'un convertisseur Sigma-Delta selon un mode de réalisation de la présente invention. Plus généralement, une telle modélisation peut être avantageusement appliquée à un quelconque étage suivant le deuxième étage dans un filtre complexe d'ordre strictement supérieur à 2. La section suivante décrit la modélisation de la voie réelle, celle de la voie imaginaire se déduisant aisément à partir des descriptions précédentes. Ainsi, sur la voie réelle, un additionneur 1307 additionne un signal ER d'entrée de l'étage retardé par un retard unité 1304 et multiplié avec un coefficient cose, le signal r de la boucle de réaction 108 du convertisseur retardé par un retard unité 1305 et multiplié avec un coefficient bcose, un signal d'entrée EX issu de la voie imaginaire de l'étage précédant retardé par un retard unité 1306 et multiplié avec un coefficient -sine et enfin un signal 1316 résultant d'un retard unité 1317 sur le signal x de la boucle de réaction de la voie imaginaire 115 et multiplié avec un coefficient -bsine. Un additionneur 1308 additionne ensuite le signal 1320 de sortie de l'additionneur 1307 avec le signal 1322 de sortie YR de la voie I retardé et multiplié avec un coefficient cose-1 via une boucle de retour depuis la sortie 1211 comprenant un retard unité 1309, et avec également le signal 1321 de sortie rebouclé depuis la sortie 1211 et retardé par un retard unité 1310 et avec enfin le signal de sortie imaginaire YX rebouclé depuis la sortie 1212 multiplié par le coefficient -sine et retardé par un retard unité 1311. On note que chacune des entrées inclue un retard Z"1 1304 à 1306 pour la voie réelle. A partir de la description faite en référence à la figure 9 et par symétrie du traitement du signal décrit ci-dessus sur la voie réelle, on obtient une modélisation de la voie imaginaire aisément. Toutefois, on note notamment que le coefficient appliqué au signal de la boucle de retour 1316, respectivement 1321, est de signe opposé au coefficient appliqué au signal 1333, respectivement 1334. Puis, on obtient aisément à partir de la modélisation de la figure 10, une modélisation illustrée en figure 11. En effet, la modélisation représentée en figure 11 est en tout point identique avec la modélisation illustrée en figure 10, exceptés les retards Z"' des entrées. Elle correspond avantageusement à un second étage d'un filtre complexe selon un mode de réalisation de l'invention. En effet, le retard Z1 introduit en entrée de l'étage intégrateur dans la modélisation de la figure 10 est décalé en sortie de l'intégrateur dans la modélisation de la figure 11. Ainsi, on introduit un retard unité 1401 en sortie 1211 de la voie réelle et un retard unité 1402 en sortie 1212 de la voie imaginaire. Une telle modélisation permet donc de décaler le retard Z en sortie du filtre complexe selon un mode de réalisation de l'invention tel que décrit en référence à la figure 2. La figure 12 est un schéma d'implémentation d'un étage d'intégration, de préférence le dernier étage d'un filtre complexe d'ordre strictement supérieur à 2 d'un convertisseur Sigma-Delta complexe selon un mode de réalisation de la présente invention, ou plus généralement un étage suivant le deuxième étage dans un filtre complexe d'ordre strictement supérieur à 2. Un tel schéma est obtenu à partir de la modélisation de la figure 10. On note qu'à cet étage le signal sortant de l'étage précédent d'un filtre complexe selon un mode de réalisation, est multiplié avec un coefficient e, et que le signal de réaction est multiplié avec un coefficient c. Ainsi, dans le schéma d'implémentation, ces coefficients multiplicatifs ont été pris en compte pour déterminer les valeurs de capacités. Le schéma d'implémentation d'un des étages suivant le deuxième étage d'un filtre complexe selon un mode de réalisation de la présente invention, comprend un premier amplificateur opérationnel 1520 sur la voie I et un second amplificateur opérationnel 1540 sur la voie Q. Chaque amplificateur opérationnel a deux entrée El et E2 complémentaires l'une de l'autre, ainsi que deux sorties 1507,1508 et 1513,1512. L'addition des quatre signaux 1301, 1302, 1303 et 1316 par l'additionneur 1307, pour fournir le signal 1320, est implémentée par un amplificateur opérationnel 1520 qui reçoit sur une entrée El, quatre signaux provenant des entrées el à e4. Ainsi, le signal 1301 est obtenu sur l'entrée el qui comprend une unité à capacité commutée 1501. Cette dernière est basée sur une capacité de valeur n*ecose et applique un traitement équivalent à l'unité 1101 précédemment décrite. Dans la première phase de fonctionnement, on reçoit donc le signal de la voie réelle. Dans un mode de réalisation de l'invention, l'entrée el reçoit le signal de la voie réelle de l'étage précédent. On note que n est un nombre strictement positif relatif à une dimension de capacité (en Farad). Le signal 1302 est obtenu sur l'entrée e2 qui comprend une unité à capacité commutée 1502,. Cette dernière est basée sur une capacité de valeur n*ccos6,. L'entrée e2 reçoit le signal r de la boucle de réaction 114 du convertisseur Sigma-Delta. Le signal r passe sans retard à travers l'unité à capacité commutée 1502 dans la seconde phase de fonctionnement. Le signal 1303 est obtenu sur l'entrée e3 qui comprend une unité à capacité commutée 1503, équivalente à l'unité 1501, qui est basée sur une capacité de valeur n*esine. Dans un mode de réalisation de la précédente, l'entrée e3 reçoit le signal complémentaire de sortie de l'étage précédent sur la voie imaginaire. Le signal 1316 est obtenu sur l'entrée e4 qui comprend une unité 1504, équivalente à l'unité 1502, qui est basée sur une capacité de valeur n*csin8. L'entrée e4 reçoit le signal de la voie complémentaire de la boucle de réaction imaginaire du convertisseur Sigma-Delta. Puis, l'addition des quatre signaux 1320, 1321, 1322 et 1323 par l'additionneur 1308 est implémenté par l'amplificateur 1520 qui reçoit sur son 25 entrée El quatre signaux comme détaillé ci-après. Ainsi, le signal 1320 est obtenu comme précédemment détaillé. Puis, le signal 1321 est obtenu par une boucle de retour depuis la sortie complémentaire 1512 du second amplificateur opérationnel 1540 sur la voie imaginaire, cette boucle de retour comprenant une unité à capacité commutée 1511, équivalente à l'unité 1103, qui est basée sur une capacité de valeur n*sing. Le signal 1323 est obtenu par une boucle de retour depuis la sortie 1507 de l'amplificateur 1520 de la voie réelle, cette boucle de retour comprenant une capacité 1510 de valeur n. Cette capacité est une capacité d'intégration qui est de préférence affectée de la valeur la plus grande au sein de cet étage d'intégration. Puis, le signal 1322 est obtenu par une boucle de retour depuis la sortie complémentaire 1508 de l'amplificateur opérationnel 1520. Cette boucle de retour comprend une unité 1509 à capacité commutée, équivalente à l'unité 1103, pour laquelle la valeur de la capacité est égale à n*(1- cos@). Par symétrie de la voie réelle sur l'entrée El de l'amplificateur opérationnel, on obtient aisément l'implémentation de la voie réelle sur l'entrée complémentaire E2 de l'amplificateur opérationnel 1520. Puis, à partir de la description de la voie réelle, on obtient l'implémentation de la voie imaginaire de cet intégrateur sans retard substantiel en sortie selon un mode de réalisation de la présente invention, en reportant correctement les valeurs des coefficients. Ainsi, une entrée e'1 comprend l'unité à capacité commutée 1501 qui reçoit le signal de la voie imaginaire de l'étage précédent dans la première phase de fonctionnement. Une entrée e'2 comprend l'unité à capacité commutée 1502 qui reçoit le signal de la boucle de réaction imaginaire dans la second phase de fonctionnement. Puis, une entrée e'3 comprend l'unité à capacité commutée 1503 qui reçoit le signal de la voie réelle de l'étage précédent dans la première phase de fonctionnement. Enfin, une entrée e'4 comprend l'unité à capacité 1504 qui reçoit le signal de la boucle de réaction réelle dans la seconde phase de fonctionnement. La figure 13 est un schéma d'implémentation d'un deuxième étage d'un filtre complexe selon un mode de réalisation de la présente invention. On note qu'à cet étage le signal sortant du premier étage d'un filtre complexe selon un mode de réalisation, est multiplié avec un coefficient d, puis le signal de réaction est multiplié avec un coefficient b. Ainsi, dans le schéma d'implémentation, ces coefficients multiplicatifs ont été pris en compte pour déterminer les valeurs de capacités. Un tel schéma d'implantation est proche d'un schéma d'implantation d'un étage positionné devant le troisième étage dans un filtre d'ordre strictement supérieur à 2 tel que précédemment décrit en référence à la figure 12. En effet, les différences essentielles sont localisées au niveau des entrées du deuxième étage, les autres caractéristiques étant similaires à celles décrites en référence à la figure 12. Les sections suivantes décrivent donc les entrées el, e2, e3 et e4 de la première entrée du premier amplificateur opérationnel 1520, les caractéristiques des entrées correspondantes sur la seconde entrée de l'amplificateur opérationnel pouvant aisément en être déduites. Ainsi, l'entrée el comprend une unité à capacité commutée 1601 basée sur une capacité de valeur n*dcose. Une telle entrée reçoit le signal complémentaire de sortie de la voie réelle du premier étage dans la seconde phase de fonctionnement. L'entrée e2 comprend une unité à capacité commutée 1602 basée sur 15 une capacité de valeur n*bcose. Une telle entrée reçoit le signal de la boucle de réaction réelle dans la seconde phase de fonctionnement. L'entrée e3 comprend une unité à capacité commutée 1603 basée sur une capacité de valeur n*dsin6. Une telle entrée reçoit le signal de sortie de la voie imaginaire du premier étage dans la seconde phase de fonctionnement. L'entrée e4 comprend une unité à capacité commutée 1604 basée sur une capacité de valeur n*bsine. Une telle entrée reçoit le signal complémentaire de la boucle de réaction imaginaire dans la seconde phase de fonctionnement. Puis, sur la voie imaginaire, des entrées e'i, e'2, e'3 et e'4 sont reliées à la première entrée E'1 du second amplificateur opérationnel 1540. Ainsi, l'entrée e'i comprend l'unité à capacité commutée 1601. Elle reçoit le signal complémentaire de sortie de la voie imaginaire du premier étage dans la seconde phase de fonctionnement. L'entrée e'2 comprend l'unité à capacité commutée 1602. Elle reçoit le 30 signal de la boucle de réaction imaginaire dans la seconde phase de fonctionnement. L'entrée e'3 comprend l'unité à capacité commutée 1603. Elle reçoit le signal complémentaire de sortie de la voie réelle du premier étage dans la seconde phase de fonctionnement. L'entrée e'4 comprend l'unité à capacité commutée 1604. Elle reçoit le 5 signal de la boucle de réaction réelle dans la seconde phase de fonctionnement. On note qu'avantageusement les signaux d'entrée d'un tel deuxième étage d'un filtre complexe selon l'invention, sont reçus dans la seconde phase de fonctionnement des unités à capacité commutée sans retard. Ainsi, les sections précédentes ont détaillé une implémentation d'un premier étage et d'un dernier étage d'un filtre complexe d'un convertisseur Sigma-Delta passe-bande complexe multi-bits selon un mode de réalisation de la présente invention, permettant de ne pas avoir de retard après l'échantillonnage du signal dans le traitement du premier étage et d'introduire un retard en sortie du filtre complexe du convertisseur Sigma-Delta. Afin d'accroître les performances d'un tel convertisseur Sigma-Delta, dans un mode de réalisation, on utilise un convertisseur analogique- numérique basé sur un comparateur ayant un temps de réaction relativement court. A cet effet, on utilise un comparateur qui compare en mode commun, ce qui permet une conversion analogique-numérique très performante. Par ailleurs, les unités à capacités commutées comprennent au moins une capacité et une fonction d'interrupteur pour gérer la charge et la décharge des capacités. La structure d'un dispositif selon un mode de réalisation de la présente invention permet de factoriser avantageusement les fonctions d'interrupteurs de plusieurs unités à capacités commutées. En effet, on peut utiliser les fonctions d'interrupteurs d'une unité à capacité commutée placée en entrée d'un amplificateur opérationnel pour gérer la charge et la décharge des capacités des unités à capacité commutée d'intégration correspondantes, placées dans les boucles de retour. Ainsi, on peut avantageusement encore réduire le bruit généré par la résistance de tels interrupteurs. 34 REVENDICATIONS 1. Procédé de conversion d'un dispositif de conversion analogiquenumérique (300) ayant deux voies en quadrature, respectivement I et Q, comprenant chacune une entrée (101,102) et une sortie associées (116,109), pour convertir un signal d'entrée analogique complexe en un signal de sortie numérique complexe par un convertisseur analogique-numérique (106, 107), chaque sortie étant bouclée sur ladite entrée associée de manière à former une première et une seconde boucles de réaction comprenant chacune un convertisseur numérique-analogique (112, 113), ledit dispositif comprenant un filtre complexe avec un premier étage et un dernier étage, ledit procédé comprenant sur chacune desdites voies, les étapes consistant à : échantillonner un signal d'entrée analogique (508) ; - faire une intégration du signal échantillonné dans ledit premier étage (501) du filtre pour fournir un signal de sortie du premier étage, ladite intégration n'introduisant pas de retard substantiel; - faire une intégration de signal dans le dernier étage (502) du filtre pour fournir un signal de sortie du dernier étage; - introduire un retard substantiel (507) en sortie du dernier étage et convertir le signal de sortie du dernier étage en signal numérique sur plusieurs bits par ledit convertisseur analogique- numérique; - injecter ledit signal numérique dans la boucle de réaction (108) de ladite voie; - convertir le signal numérique en un signal de réaction par ledit convertisseur numérique-analogique; injecter ledit signal de réaction dans au moins ledit premier étage dudit filtre complexe. 2. Procédé selon la revendication 1, suivant lequel on introduit un retard substantiel (509) dans la boucle de réaction, la somme dudit retard substantiel de la boucle de réaction et du retard substantiel de sortie du dernier étage correspondant à un retard unité. 3. Procédé selon l'une quelconque des revendications précédentes, suivant lequel le premier étape du filtre complexe est un intégrateur à capacités commutées et suivant lequel les valeurs des capacités sont déterminées en fonction d'un niveau de bruit donné. 4. Procédé selon l'une quelconque des revendications précédentes, suivant lequel les étages du filtre complexe autres que le premier étage sont des étages à capacités commutées, suivant lequel on injecte le signal de réaction dans chacun des étages du filtre complexe, et suivant lequel les valeurs des capacités sont déterminées en fonction d'un niveau donné de symétrie entre les deux voies I et Q, et/ou d'un niveau donné de stabilité du dispositif. 5. Procédé selon l'une quelconque des revendications précédentes, suivant lequel l'étape consistant à faire une intégration de signal dans le premier étage du filtre complexe comprend les étapes consistant à : additionner sur la voie I les signaux suivants: É le signal (901) d'entrée de la voie I, É le signal (r) de réaction de la voie!, É le signal (907) de sortie du premier étage de la voie I retardé substantiellement et multiplié par un coefficient 1/G, É le signal (906) de sortie du premier étage de la voie I retardé substantiellement et multiplié par un coefficient de valeur 1 /G*(cos6-1), et É le signal (908) de sortie du premier étage de la voie Q retardé substantiellement et multiplié par un coefficient 1/G*(-sin6); additionner sur la voie Q les signaux suivants: É le signal (902) d'entrée de la voie Q, É le signal (x) de réaction de la voie Q, É le signal (919) de sortie de la voie Q du premier étage retardé substantiellement et multiplié par un coefficient de 25 valeur 1/G, É le signal (920) de sortie de la voie Q du premier étage retardé substantiellement et multiplié par un coefficient de valeur 1/G*(cos8-1), et É le signal (924) de sortie de la voie I du premier étage retardé substantiellement et multiplié par un coefficient 1/G*(sine); où 8 est égal à 2rrfz/fs, où fz est une fréquence correspondant à un zéro de la fonction de transfert du filtre et fs est la fréquence d'échantillonnage du signal; 10 où G est le gain du premier étage. 6. Procédé selon l'une quelconque des revendications précédentes, suivant lequel dans l'étape consistant à faire une intégration de signal dans un filtre d'ordre supérieur ou égal à 2, dans le deuxième étage, respectivement dans un étage suivant le deuxième étage le cas échéant, on retarde substantiellement le signal en entrée dudit étage, respectivement en sortie dudit étage; ledit procédé comprenant les étapes consistant à : additionner sur la voie I les signaux suivants: Éle signal (1301) de sortie de l'étage précédent de la voie I multiplié par un coefficient de valeur dcos8, *le signal (1302) de réaction de la voie I multiplié par un coefficient de valeur bcos8, *le signal (1303) de sortie de l'étage précédent de la voie Q multiplié par un coefficient -dsin8, Éle signal (1316) de réaction de la voie Q multiplié par un coefficient de valeur -bsin8, Éle signal (1321) de sortie (1212) du dernier étage de la voie Q retardé substantiellement et multiplié par un coefficient -sine; Éle signal (1322) de sortie du dernier étage de la voie I retardé substantiellement et multiplié par un coefficient de valeur cos8-1; et Éle signal (1323) de sortie du dernier étage de la voie I retardé substantiellement; additionner sur la voie Q les signaux suivants: Éle signal (1332) de sortie de l'étage précédent de la voie Q multiplié par un coefficient de valeur dcose; Éle signal (1331) de réaction de la voie Q multiplié par un coefficient de valeur bcose; ale signal (1330) de sortie de l'étage précédent de la voie I multiplié par un coefficient dsin8; Éle signal (1333) de réaction de la voie I multiplié par un coefficient de valeur bsine; Éle signal (1334) de sortie du dernier étage de la voie retardé substantiellement et multiplié par un coefficient sine; Éle signal (1336) de sortie du dernier étage de la voie Q retardé substantiellement et multiplié par un coefficient de valeur cose-1; et Éle signal (1335) de sortie du dernier étage de la voie Q retardé substantiellement; où e est égal à 2rrfe/fs, où fz est une fréquence correspondant à un zéro de la 20 fonction de transfert du filtre et fs est la fréquence d'échantillonnage du signal; et où b et d sont des nombres strictement positifs. 7. Dispositif de conversion analogique-numérique multi-bits ayant deux voies en quadrature, respectivement I et Q, comprenant chacune une entrée (101,102) et une sortie associées (116,109), pour convertir un signal d'entrée analogique complexe en un signal de sortie numérique complexe sur plusieurs bits, chaque sortie étant bouclée sur ladite entrée associée de manière à former une première et une seconde boucles de réaction comprenant chacune un convertisseur numérique-analogique, ledit dispositif comprenant: - un filtre complexe comprenant un premier étage et un dernier étage, ledit premier étage comprenant un intégrateur sans retard substantiel; un convertisseur analogioque-numérique sur chacune des voies 10 15 pour convertir le signal en sortie du filtre complexe; - un élément à retard substantiel disposé en entrée du convertisseur analogioque-numérique. 8. Dispositif selon la revendication 7, dans lequel un premier retard substantiel (507) est prévu en sortie du dernier étage et un second retard substantiel (509) est prévu dans la boucle de retour, la somme desdits premier et second retards substantiels correspondant à un retard unité. 9. Dispositif selon la revendication 7 ou 8, dans lequel le premier étage du filtre complexe est un intégrateur à capacités commutées et dans lequel lesdites capacités ont des valeurs relativement grandes. 10. Dispositif selon l'une quelconque des revendications 7 à 9, dans lequel les étages du filtre complexe autres que le premier étage sont des étages à capacités commutées, dans lequel une liaison est prévue pour injecter le signal de réaction dans chacun des étages du filtre complexe, et dans lequel valeurs de capacités desdits étages sont déterminées en fonction d'un niveau donné de symétrie entre les deux voies I et Q, et/ou d'un niveau donné de stabilité du dispositif. 11. Dispositif selon l'une quelconque des revendications 7 à 10, dans lequel le premier étage du filtre complexe comprend un premier amplificateur opérationnel (1114), respectivement un second amplificateur opérationnel (1140) sur la voie I, respectivement Q, chacun des amplificateurs comprenant une première entrée (El) et une seconde entrée (E2) complémentaire de ladite première entrée ainsi qu'une première sortie et une seconde sortie complémentaire de ladite première sortie; la première entrée du premier amplificateur opérationnel recevant un signal d'entrée sur la voie I étant reliée à: - la boucle de réaction de la voie I par une liaison comprenant une unité à capacité commutée (1101) de valeur k; - la première sortie (1112) du premier amplificateur opérationnel par une boucle de retour comprenant une capacité (1115) de valeur k/G, - la seconde sortie (1113) du premier amplificateur opérationnel par une boucle de retour comprenant une unité à capacité commutée (1103) incluant une capacité de valeur k/G *(1-cose); et - la seconde sortie (1132) du second amplificateur opérationnel (1140) par une boucle de retour comprenant une unité à capacité commutée (1119) incluant une capacité de valeur k/G*sine; la seconde entrée du premier amplificateur opérationnel étant adaptée pour fournir un signal complémentaire au signal fourni sur la première sortie du premier amplificateur opérationnel; la première entrée du second amplificateur opérationnel (1140) recevant un signal d'entrée sur la voie Q étant reliée à : la boucle de réaction de la voie Q par une liaison comprenant une unité à capacité commutée (1110) de valeur k; - la première sortie (1131) du second amplificateur opérationnel (1140) par une boucle de retour comprenant une capacité (1115) de valeur k/G; - la seconde sortie du second amplificateur opérationnel (1140) par une boucle de retour comprenant une unité à capacité commutée (1103) incluant une capacité de valeur k/G*(1-cose); et - la première sortie (1112) du premier amplificateur opérationnel par une boucle de retour comprenant une unité à capacité commutée (1119) incluant une capacité de valeur k/G*sine; où e est égal à 2-rfz/fs, où fz est une fréquence correspondant à un zéro de la fonction de transfert du filtre et fs est la fréquence d'échantillonnage du signal; où G est le gain du premier étage; où k est un nombre strictement positif; les capacités desdites unités à capacité commutée comprises dans des boucles de retour se chargeant, respectivement se déchargeant, pendant que les capacités des autres unités à capacité commutée se déchargent, respectivement se chargent; la seconde entrée du second amplificateur opérationnel étant adaptée pour fournir un signal complémentaire au signal fourni sur la première sortie du second amplificateur opérationnel. 12. Dispositif selon la revendication 11, dans lequel l'unité à capacité commutée (1101,1110) de la liaison entre la première entrée du premier amplificateur opérationnel, respectivement du second amplificateur opérationnel, et la boucle de réaction de la voie I est également utilisée pour échantillonner le signal d'entrée de la voie I, et dans lequel l'unité à capacité commutée (1102,1111) de la liaison entre la seconde entrée du premier amplificateur opérationnel, respectivement du second amplificateur opérationnel, et la boucle de réaction de la voie Q est également utilisée pour échantillonner le signal d'entrée de la voie Q. 13. Dispositif selon l'une quelconque des revendications 7 à 12, dans lequel le filtre complexe est d'ordre strictement supérieur à 2, et dans lequel un des étages suivant le deuxième étage du filtre complexe comprend un premier amplificateur opérationnel (1520), respectivement un second amplificateur opérationnel (1540) sur la voie I, respectivement Q, chacun des amplificateurs comprenant une première entrée (El) et une seconde entrée (E2) complémentaire de ladite première entrée ainsi qu'une première sortie et une seconde sortie complémentaire de ladite première sortie; les boucles de réaction comprenant chacune une voie principale pour un signal de réaction et une voie complémentaire pour un signal de réaction complémentaire; l'étage précédent fournissant une première sortie de la voie I, respectivement 25 de la voie Q, et une seconde sortie complémentaire de la voie I, respectivement de la voie Q; la première entrée du premier amplificateur opérationnel étant reliée à: - la première sortie de la voie I de l'étage précédent par une liaison comprenant une unité à capacité commutée (1501) incluant une capacité de valeur n*ecose; - la voie principale de la boucle de réaction de la voie I par une liaison comprenant une unité à capacité commutée (1502) incluant une capacité de valeur n*ccose; - la seconde sortie de la voie Q de l'étage précédent par une liaison comprenant une unité à capacité commutée (1503) incluant une capacité de valeur n*esine; la voie complémentaire de la boucle de réaction de la voie Q par une liaison comprenant une unité à capacité commutée (1504) incluant une capacité de valeur n*csin8; - la seconde sortie (1512) du second amplificateur opérationnel par une liaison comprenant une unité à capacité commutée (1511) comprenant une capacité de valeur n*sin8; - la seconde sortie (1508) du premier amplificateur opérationnel (1520) par une liaison comprenant une unité à capacité commutée (1509) comprenant une capacité de valeur n*(1-cos8); - la première sortie du premier amplificateur opérationnel par une liaison comprenant une capacité (1510) de valeur n; la seconde entrée du premier amplificateur opérationnel étant adaptée pour fournir un signal complémentaire au signal fourni sur la première sortie du premier amplificateur opérationnel; la première entrée du second amplificateur opérationnel étant reliée à : la première sortie de la voie Q de l'étage précédent par une unité à capacité commutée (1501) comprenant une capacité de valeur n*ecos8; - la voie principale de la boucle de réaction de la voie Q par une liaison comprenant une unité à capacité commutée (1502) comprenant une capacité de valeur n*ccos8; - la première sortie de la voie I de l'étage précédent par une liaison comprenant une unité à capacité commutée (1503) comprenant une capacité de valeur n*esin8; - la voie principale de la boucle de réaction de la voie I par une liaison comprenant une unité à capacité commutée (1504) comprenant une capacité de valeur n*csin8; - la première sortie (1507) du premier amplificateur opérationnel par une liaison comprenant une unité à capacité commutée (1511) comprenant une capacité de valeur n*sine; la seconde sortie (1512) du second amplificateur opérationnel par une liaison comprenant une unité à capacité commutée (1509) comprenant une capacité de valeur n(1-cos9); la première sortie du second amplificateur opérationnel par une liaison comprenant une capacité (1510) de valeur n; où 9 est égal à 2Trfz/fs, où fz est une fréquence correspondant à un zéro de la fonction de transfert du filtre et fs est la fréquence d'échantillonnage du signal; où G est le gain du premier étage; où c,e,n sont des nombres strictement positifs; les capacités desdites unités à capacité commutée comprises dans des boucles de retour se chargeant, respectivement se déchargeant, pendant que les capacités des autres unités à capacité commutée se déchargent, respectivement se chargent; la seconde entrée du second amplificateur opérationnel étant adaptée pour fournir un signal complémentaire au signal fourni sur la première sortie du second amplificateur opérationnel. 14. Dispositif selon l'une quelconque des revendications 7 à 13, dans lequel le filtre complexe est d'ordre supérieur ou égal à 2, et dans lequel un deuxième étage du filtre complexe comprend un premier amplificateur opérationnel (1520), respectivement un second amplificateur opérationnel (1540) sur la voie I, respectivement Q, chacun des amplificateurs comprenant une première entrée (El) et une seconde entrée (E2) complémentaire de ladite première entrée ainsi qu'une première sortie et une seconde sortie complémentaire de ladite première sortie; les boucles de réaction comprenant chacune une voie principale pour le signal de réaction et une voie complémentaire pour le signal de réaction complémentaire; le premier étage fournissant une première sortie de la voie I, respectivement de la voie Q, et une seconde sortie complémentaire de la voie I, respectivement 30 de la voie Q; la première entrée du premier amplificateur opérationnel étant reliée à: - la seconde sortie de la voie I de premier étage par une liaison comprenant une unité à capacité commutée (1601) incluant une capacité de valeur n*dcose; - la voie principale de la boucle de réaction de la voie I par une liaison comprenant une unité à capacité commutée (1602) incluant une capacité de valeur n*bcose; - la première sortie de la voie Q de du premier étage par une liaison comprenant une unité à capacité commutée (1603) incluant une capacité de valeur n*dsine; - la voie complémentaire de la boucle de réaction de la voie Q par une liaison comprenant une unité à capacité commutée (1604) incluant une capacité de valeur n*bsine; - la seconde sortie (1512) du second amplificateur opérationnel par une liaison comprenant une unité à capacité commutée (1511) comprenant une capacité de valeur n*sine; la seconde sortie (1508) du premier amplificateur opérationnel (1520) par une liaison comprenant une unité à capacité commutée (1509) comprenant une capacité de valeur n*(1-cos8); - la première sortie du premier amplificateur opérationnel par une liaison comprenant une capacité (1510) de valeur n; la seconde entrée du premier amplificateur opérationnel étant adaptée pour 20 fournir un signal complémentaire au signal fourni sur la première sortie du premier amplificateur opérationnel; la première entrée du second amplificateur opérationnel étant reliée à : - la seconde sortie de la voie Q du premier étage par une unité à capacité commutée (1601) comprenant une capacité de valeur n*dcose; - la voie principale de la boucle de réaction de la voie Q par une liaison comprenant une unité à capacité commutée (1602) comprenant une capacité de valeur n*bcose; - la seconde sortie de la voie I du premier étage par une liaison comprenant une unité à capacité commutée (1603) comprenant une capacité de valeur n*dsine; - la voie principale de la boucle de réaction de la voie I par une liaison comprenant une unité à capacité commutée (1604) comprenant une capacité de valeur n*bsin6; - la première sortie (1507) du premier amplificateur opérationnel par une liaison comprenant une unité à capacité commutée (1511) comprenant une capacité de valeur n*sine; - la seconde sortie (1512) du second amplificateur opérationnel par une liaison comprenant une unité à capacité commutée (1509) comprenant une capacité de valeur n(1-cose); - la première sortie du second amplificateur opérationnel par une liaison comprenant une capacité (1510) de valeur n; où e est égal à 2rrfz/fs, où fz est une fréquence correspondant à un zéro de la fonction de transfert du filtre et fs est la fréquence d'échantillonnage du signal; où G est le gain du premier étage; où b,d,n sont des nombres strictement positifs; les capacités desdites unités à capacité commutée comprises dans des boucles de retour se chargeant, respectivement se déchargeant, pendant que les capacités des autres unités à capacité commutée se déchargent, respectivement se chargent; la seconde entrée du second amplificateur opérationnel étant adaptée pour fournir un signal complémentaire au signal fourni sur la première sortie du second amplificateur opérationnel; des signaux reçus par lesdites unités à capacité commutée (1601-1604) étant transmis sans retard aux entrées respectives des amplificateurs opérationnels (1520, 1540).