FR 2878095 A1 20060519 FR 0412148 A 20041116 CONVERTISSEUR ANALOGIQUE-NUMERIQUE L'invention concerne les convertisseurs analogiques numériques (CAN) c'est-à-dire les circuits électroniques capables de convertir un signal d'entrée analogique en une valeur numérique précise représentant l'amplitude du signal analogique. La valeur numérique est obtenue sous forme d'un mot de plusieurs bits. Parmi les structures connues de convertisseurs analogiques-numériques, il y a les convertisseurs à repliement de signal; dans ces convertisseurs, le signal analogique d'entrée Vin est appliqué à un circuit de repliement, dont la fonction est de fournir des signaux dits "repliés" Vrl, to Vr1b, Vr2, Vr2b, ayant une amplitude qui varie avec l'amplitude du signal d'entrée Vin selon des courbes qui peuvent avoir une allure en S ou en cloche ou en sinusoïde; ces courbes sont symétriques deux à deux; ainsi la courbe de Vrl en fonction de Vin est symétrique de la courbe complémentaire Vrl b, c'est-à-dire que la variation de Vrl en fonction de Vin est en opposition de phase avec la variation de Vrl b en fonction de Vin; les courbes de variation symétriques ont la propriété de se croiser pour des valeurs de référence bien définies qui sont des tensions appliquées aux entrées de référence des circuits de repliement. Les valeurs de référence appliquées aux entrées de référence sont prélevées en général sur les prises intermédiaires d'un pont de résistances de précision alimenté par une tension précise. Un circuit de repliement a donc pour entrées d'une part le signal d'entrée Vin et d'autre part une tension de référence issue du pont. Un circuit de repliement peut avoir aussi, comme on le verra, des entrées qui varient symétriquement en fonction de Vin et qui se croisent pour des valeurs de tension de référence bien déterminées. On peut alors mettre en cascade plusieurs circuits de repliement successifs, le premier recevant Vin et des tensions de référence, et les suivants recevant des signaux qui varient symétriquement en fonction de Vin. Les sorties des circuits de repliement sont constituées par plusieurs tensions analogiques complémentaires telles que Vrl et Vrl b et si on applique deux sorties complémentaires à l'entrée d'un comparateur on obtient en sortie du comparateur un bit d'information 0 ou 1 selon que la tension Vrl est supérieure ou inférieure à la tension Vrl b. Comme les tensions Vrl et Vrl b se croisent pour des tensions de référence connues, on a à la sortie du comparateur un élément d'information sur la position de Vin par rapport à ces tensions de référence. Cependant, on ne se contente pas de cette information lorsqu'on veut réaliser un convertisseur précis, et une manière d'acquérir une information supplémentaire consiste à appliquer les sorties du circuit de repliement à un circuit dit circuit d'interpolation. Le circuit d'interpolation io établit, à partir des sorties analogiques du circuit de repliement, d'autres tensions analogiques intermédiaires qui ont maintenant la propriété de se croiser non pas pour les valeurs de tension de référence issues du pont de résistances mais pour des valeurs médianes situées exactement au milieu de l'intervalle entre deux tensions de référence adjacentes issues du pont. Les tensions complémentaires issues du circuit d'interpolation peuvent alors elles aussi être comparées et fournir une information supplémentaire sur la position de Vin par rapport à ces nouvelles références de tension. Ces circuits d'interpolation, qui comportent des ponts diviseurs résistifs, peuvent fournir un bit d'information ou n bits d'information selon que les ponts diviseurs comportent plus ou moins de résistances et de prises intermédiaires. En pratique cependant, pour des raisons de précision, si n bits d'information supplémentaires avec n>1 sont désirés, il est quand même souhaitable de prendre un circuit d'interpolation avec des ponts diviseurs simples (un point milieu entre deux résistances) fournissant un seul bit d'information et de faire suivre le circuit d'interpolation (qui fournit encore des tensions variant de manière complémentaire en fonction de Vin) d'un circuit de repliement supplémentaire, voire plusieurs, fournissant un ou plusieurs bits supplémentaires. Le convertisseur se présente dès lors comme un ensemble en cascade comportant au moins un circuit de repliement amont, un circuit d'interpolation, et un circuit de repliement aval. Dans ce type d'architecture avec des circuits de repliement en cascade, amont et aval, séparés par un circuit d'interpolation à réseau de résistances, on s'est aperçu qu'un risque d'imprécision de conversion peut exister du fait que les diverses tensions analogiques présentes en sortie du circuit d'interpolation, et qui vont être appliquées à des entrées complémentaires du circuit de repliement aval, n'ont pas forcément toutes les mêmes pentes de variation en fonction cle Vin au voisinage de leur point de croisement. Cette différence de pentes, ajoutée aux erreurs de précision et d'offset existant par ailleurs, peut entraîner des erreurs de conversion parce qu'elle se répercute sur les circuits de repliement situés en aval. L'invention a pour but de minimiser le risque d'avoir de telles erreurs et donc d'améliorer la précision du convertisseur. Pour y parvenir, l'invention propose en résumé d'adjoindre ou d'incorporer au circuit d'interpolation un circuit de compensation de gain qui o rétablit des pentes de variation sensiblement identiques pour toutes les tensions analogiques qui sont issues du circuit d'interpolation et qui vont être appliquées à des entrées complémentaires du circuit de repliement aval. On propose donc plus précisément un convertisseur analogique-numérique à repliement de signal et interpolation pour convertir une tension analogique d'entrée Vin, le convertisseur comprenant en cascade au moins deux circuits de repliement, l'un amont, l'autre aval, séparés par un circuit d'interpolation, le circuit d'interpolation recevant au moins deux paires de sorties du circuit de repliement amont et fournissant au moins quatre paires de sorties dont deux paires de sorties dites "sorties directes" et deux paires de sorties dites "sorties interpolées", et le circuit de repliement aval comportant au moins quatre paires d'entrées correspondant à ces quatre paires de sorties, un étage de compensation de gain étant interposé entre les paires de sorties et les entrées correspondantes du circuit de repliement aval pour compenser les différences de pentes de variation de niveau de signal en fonction de Vin entre les sorties directes et les sorties interpolées. L'étage de compensation de gain est de préférence un étage d'atténuation recevant les sorties directes pour produire des sorties directes atténuées. L'étage d'atténuation atténue de préférence les signaux sur les sorties directes dans une mesure telle que la pente de variation de la tension sur les sorties directes atténuées, en fonction de la tension d'entrée Vin à convertir, pour les valeurs de Vin pour lesquelles la tension différentielle entre les sorties directes d'une même paire est proche de zéro, soit sensiblement égale en valeur absolue à la pente de variation de la tension sur les sorties interpolées pour les valeurs de Vin pour lesquelles la tension différentielle entre les sorties interpolées de la paire est proche de zéro. En d'autres mots: les courbes de variation des tensions des sorties interpolées d'une paire se croisent symétriquement pour une certaine valeur de tension d'entrée Vin à convertir; à ce croisement la pente de variation de la tension sur les sorties interpolées a une première valeur (en valeur absolue, puisque les pentes sur les deux sorties interpolées d'une paire sont opposées) ; de même les tensions des sorties directes d'une paire se croisent symétriquement pour une autre valeur de tension d'entrée Vin; à o ce croisement, la pente de variation de la tension sur les sorties directes a une deuxième valeur absolue, plus élevée que la première. L'atténuateur réduit cette deuxième pente sensiblement à la première valeur. Les sorties interpolées et les sorties directes atténuées, qui varient alors toutes avec à peu près la même pente au voisinage de leurs points de croisements respectifs, sont appliquées aux entrées du circuit de repliement aval. Le circuit d'interpolation comporte de préférence un simple réseau de résistances connectées entre les sorties du circuit de repliement amont, les résistances étant agencées pour établir des tensions égales aux tensions de sortie du circuit de repliement et des tensions égales à la demi-somme des tensions de sortie du circuit de repliement prises deux à deux. L'étage d'atténuation comporte aussi un réseau de résistances agencées en pont diviseur. De préférence, il comporte une résistance montée entre chaque sortie du circuit de repliement amont et une sortie directe atténuée respective de l'étage d'atténuation, et une résistance montée entre cette même sortie directe atténuée et chacune de deux sorties interpolées (celles des sorties interpolées qui utilisent la sortie directe considérée pour établir une demi-somme de tensions). Le rapport entre les deux résistances est de préférence sensiblement égal à 0,5. D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description détaillée qui suit et qui est faite en référence aux dessins annexés dans lesquels: - la figure 1 représente un schéma général de principe du 35 convertisseur analogique-numérique selon l'invention; - la figure 2 représente les courbes de variation typiques des signaux issus d'un circuit de repliement amont; - la figure 3 représente les courbes repliées et les courbes interpolées par un circuit d'interpolation; - la figure 4 représente les courbes repliées et les courbes interpolées obtenues selon la présente invention; - la figure 5 représente un exemple de réalisation pratique des éléments du circuit de repliement amont; - la figure 6 représente la réalisation de l'additionneur analogique 10 du circuit de repliement amont; - la figure 7 représente une réalisation pratique du circuit d'interpolation avec le circuit de compensation de gain; Sur la figure 1 on voit l'architecture générale du convertisseur selon l'invention. Le convertisseur comprend un réseau de résistances fournissant des tensions de référence régulièrement réparties Vref1, Vref2, ...Vref7..., un circuit de repliement de signal amont CRAM recevant la tension d'entrée Vin à convertir ainsi que les tensions de référence, un circuit d'interpolation Cl placé en aval des sorties du circuit de repliement amont, un circuit de repliement de signal aval CRAV, placé en aval du circuit d'interpolation, et des comparateurs fournissant les bits de la conversion analogique-numérique. A ce stade, on rappelle que le convertisseur peut présenter un réseau établissant beaucoup plus de tensions de référence, et dans ce cas plusieurs circuits de repliement amont fonctionnent en parallèle, chacun utilisant un groupe de tensions de référence respectif. On se contentera des explications pour le groupe de sept tensions de référence représenté sur la figure 1. La figure 1 montre de plus un étage de compensation de gain, en pratique un étage d'atténuation AU, inséré selon l'invention entre le circuit d'interpolation (ou faisant partie du circuit d'interpolation) et le circuit de repliement aval. Le réseau de résistances d'entrée qui fournit les tensions de référence Vref1, Vref2, .... est un ensernble en série alimenté entre deux 35 tensions fixes de valeurs bien connues. Le circuit de repliement amont GRAM reçoit ces différentes tensions de référence ainsi que la tension d'entrée Vin, et il fournit des signaux qu'on appelle "signaux repliés" sur ses sorties. Les signaux repliés sont typiquement constitués par plusieurs paires de signaux analogiques complémentaires dont la propriété, comme on l'a expliqué, est que les courbes de variation des signaux d'une paire en fonction de Vin se coupent pour une valeur de Vin égale à une ou plusieurs des valeurs de tensions de référence, et les courbes de variation d'une autre paire se coupent pour une valeur de Vin égale à une ou plusieurs autres valeurs de tension de 1 o référence. De nombreuses réalisations de circuits de repliement ont été publiées et sont utilisables dans la présente invention. On se contentera donc d'en donner un exemple. Dans cet exemple le circuit de repliement reçoit sept tensions de référence Vref1 à Vref7 et produit deux paires complémentaires de signaux repliés qui sont une première paire Vrl, Vrl b et une deuxième paire Vr2, Vr2b. Les signaux d'une même paire, Vrl et Vrl b par exemple, sont complémentaires en ce sens qu'ils varient en opposition de phase en fonction de la tension à convertir Vin. Les courbes de variation des signaux Vrl, Vrl b de la première paire se coupent par exemple lorsque Vin est égale à Vref1, Vref3, et Vref5, alors que les courbes de la deuxième paire se coupent lorsque Vin est égale à Vref2 et Vref4. La figure 2 représente ces courbes de variation qui ne sont données qu'à titre d'exemple de signaux repliés utilisant sept tensions de référence. Pour obtenir des courbes de variation de cette sorte, on peut adopter la structure qui est représentée à la figure 1, dans laquelle le circuit de repliement amont comprend sept éléments de circuit de repliement sont utilisés et couplés entre eux, avec un additionneur analogique ADD qui additionne les sorties analogiques des éléments de circuit de repliement. On donnera plus loin le détail d'une réalisation possible de ces éléments de circuit de repliement mais il faut comprendre que de nombreuses constitutions de circuit de repliement et de réalisation pratique de ces circuits sont possibles et décrites dans la littérature technique. Dans cet exemple, les sept tensions de référence Vref1 à Vref7 35 sont appliquées chacune à une entrée d'un élément de circuit de repliement de signal respectif RP1 à RP7 affecté à cette tension de référence. Les éléments de repliement RP1 à RP7 reçoivent tous par ailleurs la tension Vin à convertir; ils fournissent des tensions de sortie respectives Vout1, Vout2 Vout7 qui varient en fonction de la tension d'entrée Vin selon des courbes respectives qui dépendent de la tension de référence appliquée. Ces tensions de sortie vont être additionnées, comme on va le voir, dans l'additionneur analogique ADD pour produire les paires de signaux repliés Vr1, Vrl b, Vr2, Vr2b qui se croisent pour les tensions de référence Vref1 à Vref7. 1 o Dans la réalisation pratique considérée ici, on a représenté un couplage mutuel des éléments de circuit de repliement RP1 à RP7, dans lequel par exemple l'élément de circuit de repliement RP3 reçoit un courant issu de l'élément de circuit de repliement RP1, et de même l'élément RP4 reçoit un courant de sortie de l'élément RP2. Il faut comprendre que cette représentation est liée à la construction pratique du circuit de repliement de l'exemple décrit ici, comme on le verra plus loin, mais que cette disposition n'est pas obligatoire, les éléments de circuit de repliement pouvant être indépendants les uns des autres (excepté en ce qu'ils peuvent avoir des entrées communes). L'additionneur analogique ADD effectue les sommes suivantes dans cet exemple: Vrl est égal à Vout1 + Vout5; Vrl b est égal à Vout3 + Vout7; Vr2 est égal à Vout2 Vout6 Vr2b est égal à Vout4 Ces tensions analogiques Vrl, Vrl b, Vr2, Vr2b sont utilisées de deux manières: d'une part elles sont appliquées à deux comparateurs COMP1 et COMP2 qui fournissent deux bits de poids fort B1, B2 de la conversion analogique- numérique, et d'autre part elles sont appliquées aux quatre entrées du circuit d'interpolation Cl. Le comparateur COMP1 compare les signaux Vrl et Vrl b, et le comparateur COMP2 compare les signaux Vr2 et Vr2b. Les bits de poids fort de la conversion sont les suivants (par exemple) : 0 1 si Vin est compris entre Vref1 et Vref2 0 0 si Vin est compris entre Vref2 et Vref3 1 0 si Vin est compris entre Vref3 et Vref4 1 1 si Vin est compris entre Vref4 et Vref5 comme on peut le comprendre en regardant sur la figure 2 l'évolution des quatre signaux en fonction de la position de Vin par rapport 5 aux tensions de référence. Le circuit d'interpolation Cl va utiliser comme signaux d'entrée les quatre signaux de sortie VO, Vrl b, Vr2, Vr2b du circuit de repliement amont pour produire huit signaux répartis en quatre paires, les signaux d'une même paire étant complémentaires en ce sens qu'ils varient en opposition de phase en fonction de Vin. Les quatre paires sont réparties en deux paires de sorties directes et deux paires de sorties interpolées qui sont les suivantes: Vdl, Vdl b (paire de sorties dites "directes") Vril, Vril b (paire de sorties dites "interpolées") Vd2, Vd2b (paire de sorties dites "directes") Vri2, Vri2b (paire de sorties dites "interpolées") La paire de sortie directe Vdl, Vdlb est identique dans son allure à la paire d'entrée Vrl, Vrl b, c'est-à-dire qu'elle varie en fonction de Vin en se croisant pour les valeurs de Vin égales à Vref1, Vref3 et Vref5. De même la paire de sortie directe Vd2, Vd2b est identique dans son allure à la paire d'entrée Vr2, Vr2b (croisement à Vref2 et Vref4). Les paires Vril, Vril b et Vri2, Vri2b sont les paires interpolées: elles sont obtenues par moyennage des signaux d'entrée pris deux à deux et leurs courbes de variation se croisent pour des valeurs de tension qui sont exactement au milieu des intervalles entre les tensions de référence issues du pont de résistances. Ainsi, le signal Vril est obtenu à partir de la demi-somme analogique (Vrl+Vr2)/2 alors que son complément Vrilb vient de la demi-somme (Vr1 b+ Vr2b)/2. Les points de croisement de cette paire interpolée se situent à Vin = (Vrefl+Vref2)/2 d'une part et (Vref3+Vref4)/2. Par ailleurs, les signaux Vri2 et Vri2b sont obtenus à partir des demi-sommes croisées (Vr1+ Vr2b)/2 et (Vr1b+Vr2)/2, et les points de croisement de cette paire se situent à Vin = (Vref2+Vref3)/2 d'une part et (Vrerf4+Vref5)/2 d'autre part. On a ainsi, par ce circuit d'interpolation, défini quatre valeurs de tensions de référence intermédiaires qu'on peut appeler références de rang 2 Vref1', Vref2', Vref3' et Vref4', par opposition aux références de rang 1 qui sont les références principales Vref1 à Vref7. La figure 3 représente l'allure des quatre paires de signaux directs et interpolés, obtenus lorsque les signaux Vril, Vril b, Vri2, Vri2b sont exactement égaux aux demi-sommes mentionnées ci-dessus et lorsque les signaux Vdl, Vdlb, Vd2, Vd2b sont exactement égaux aux signaux d'entrée du circuit d'interpolation. Ces quatre paires sont destinées à élaborer des signaux d'entrée pour les quatre paires d'entrée du circuit de repliement aval CRAV. Ce o dernier va permettre d'obtenir des points de croisement de courbes, intermédiaires entre les points de croisement des courbes élaborées jusqu'ici. C'est-à-dire que le circuit de repliement aval va permettre d'obtenir des références intermédiaires supplémentaires (de rang 3) au milieu des intervalles entre références principales (de rang 1) et références intermédiaires (de rang 2). Par exemple on obtient une référence supplémentaire Vref1" au milieu de l'intervalle entre Vref1 et Vref1'. Les sorties du circuit de repliement aval seront comparées deux à deux, dans un comparateur COMP, pour définir des bits supplémentaires de conversion analogique-numérique, ces bits définissant la position de Vin par rapport aux références principales et supplémentaires. Si on revient à la figure 3, on peut remarquer que la pente des courbes des signaux interpolés Vril et V'ril b à l'endroit où elles se croisent n'est pas la même que la pente des courbes des signaux Vdl et Vdl b à l'endroit où elles se croisent. Ceci est dû au fait que Vril et Vrilb sont les demi-sommes des signaux d'entrée du circuit d'interpolation. Cette pente différente pose des problèmes car elle se répercute dans le circuit de repliement aval et se traduit par le fait que les entrées du circuit de repliement ne voient pas toutes des signaux de même allure. Ceci entraîne des erreurs de conversion lorsqu'on continue la chaîne de création de références de tension secondaires par d'autres circuits de repliement et d'interpolation en cascade. Pour éviter cet inconvénient, on propose selon l'invention d'utiliser un étage de compensation de gain, interposé entre le circuit d'interpolation et le circuit de repliement aval (ou faisant partie du circuit d'interpolation, ce qui revient au même). Ce circuit de compensation atténue les signaux directs (mais il pourrait à l'inverse amplifier les signaux interpolés bien qu'une amplification soit moins avantageuse qu'une atténuation pour des raisons de précision, d'encombrement de circuit, et de consommation). En pratique, l'étage de compensation de gain atténue les signaux directs (ceux qui ont la plus forte pente) dans une mesure telle que les signaux atténués, tout en ayant des courbes de variation de même forme générale et de même position que les signaux directs relativement aux tensions de référence, ont maintenant la même pente que les signaux interpolés. L'étage de compensation de gain est de préférence un simple o atténuateur à réseau de résistances, désigné par AU, qui atténue les signaux directs sans atténuer les signaux interpolés. La figure 4 représente les signaux qui résultent de cette compensation de gain. Les signaux interpolés Vril, Vril b ne sont pas atténués: ils sont représentés avec la même amplitude qu'à la figure 3; les signaux directs atténués, désignés par Val, Val b, Va2, Va2b et correspondant respectivement aux signaux directs Vdl, Vdl b, Vd2, Vd2b, ont maintenant, à leurs croisements respectifs, la même pente que les signaux interpolés Vril, Vril b, Vri2, Vri2b à leurs croisements respectifs. La figure 5 représente un exemple de réalisation pratique des éléments du circuit de repliement amont. Seuls deux éléments RP1 et RP3 ont été représentés, la configuration des autres éléments se déduisant de RP1 et RP3. Le circuit RP1 comporte deux entrées, l'une recevant une tension de référence Vref1 et l'autre recevant le signal Vin à convertir. La tension de référence est appliquée à la base d'un transistor Tal et la tension Vin est appliquée à la base d'un transistor Tbl; les émetteurs de ces transistors sont reliés à une même source de courant SC1; le collecteur de Tal reçoit un courant en provenance de la sortie Vout3 du circuit RP3 [et de la même façon, si n représente le rang d'un élément de circuit de repliement RPn, le circuit RPn reçoit un courant en provenance de la sortie Vout(n+2) de l'élément RP(n+2) de rang n+2]. Le collecteur du transistor Tbl est relié à la sortie Vout1 de l'élément de circuit de repliement RP1 et il est relié par ailleurs à une résistance de charge alimentée par la tension d'alimentation générale Vcc. Le circuit RP3 est constitué exactement de la même manière avec deux transistors Ta3 et Tb3. On peut considérer que le transistor Tb3 de l'élément RP3 et le transistor Tal de l'élément RP1 partagent la même résistance de charge; de 5 même pour Ta3 et Tb5, etc. Les tensions de sortie Vout1 à Vout7 des éléments de circuit de repliement RP1 à RP7 ainsi réalisés varient selon des formes en S ou en cloche. L'addition de ces signaux dans l'additionneur analogique ADD permet d'obtenir les signaux Vrl, Vrl b, \/r2, Vr2b variant en forme générale de sinusoïde. L'additionneur ADD peut être réalisé comme cela est représenté à la figure 6: les additions se font deux à deux. Le signal Vrl est l'addition des signaux Vout1 et Vout5. Il est obtenu à l'aide de deux transistors recevant sur leurs bases respectivement Vout1 et Vout5. Ces transistors ont leurs émetteurs alimentés en commun par une même source de courant. Leurs collecteurs sont alimentés par la tension d'alimentation générale Vcc. La sortie fournissant Vrl est prélevée sur les émetteurs communs des deux transistors. L'additionneur réalise une sorte de fonction OU analogique des tensions sur ses entrées et c'est ce qui conduit à la forme en sinusoïde des signaux repliés. Les signaux Vrl b et Vr2 sont obtenus de la même manière avec deux transistors additionnant les tensions Vout3 et Vout7 et deux transistors additionnant les tensions Vout2 et Vout6. Le signal Vr2b est identique au signal Vout4. La figure 7 représente le circuit d'interpolation Cl auquel est adjoint l'étage de compensation de gain ou atténuateur ATT. Le circuit d'interpolation comme l'étage de compensation de gain sont réalisés à partir d'un simple réseau de résistances. Le circuit d'interpolation possède deux paires d'entrées 3o correspondant aux paires de signaux Vrl, Vrl b et Vr2, Vr2b et il possède quatre paires de sorties: deux paires de sorties directes variant comme les tensions d'entrée (ou, dans cet exemple, tout simplement identiques aux tensions d'entrée), et deux paires de sorties interpolées fournissant des paires de signaux interpolés Vril, Vrilb et Vri2, Vri2b. Sur la figure, les entrées ou sorties correspondant à ces tensions sont désignées par les références de ces tensions. Dans cet exemple, il s'agit d'un circuit d'interpolation simple fournissant une seule tension interpolée entre deux tensions directes; par exemple pour obtenir la tension Vril interpolée entre les tensions Vrl et Vr2 deux résistances identiques en série relient les entrées Vrl et Vr2 et la sortie interpolée Vril est prélevée au point milieu entre ces résistances; de même, pour obtenir la tension Vri2 interpolée entre Vrl et Vr2b, deux résistances identiques en série relient les entrées Vrl et Vr2b et la tension interpolée Vri2 est prélevée au point milieu. Ainsi, chaque entrée directe du circuit d'interpolation sert à établir deux sorties interpolées: par exemple l'entrée Vrl participe à l'élaboration de la tension Vril et de la tension Vri2, l'entrée Vr2 sert à l'élaboration de la tension Vril et de la tension Vri2b, l'entrée Vrl b sert à l'élaboration de Vril b et Vri2b, et l'entrée Vr2b sert à l'élaboration de Vril b et Vri2. On notera qu'on pourrait établir plus d'une tension interpolée entre chaque couple de tensions directes, en utilisant à chaque fois quatre résistances en série et les trois prises intermédiaires que forme cet ensemble en série. Sur la figure 7, on voit donc qu'on peut établir avec huit résistances quatre paires de sorties du circuit d'interpolation; ce sont les tensions Vdl, Vdlb, Vd2, Vd2b, tout simplement identiques aux tensions d'entrée, et les tensions Vril, Vriib, Vri2, Vri2b qui sont les tensions interpolées. Ces tensions sont appliquées à l'étage de compensation de gain ou atténuateur AU qui a pour fonction d'atténuer les sorties directes sans atténuer les sorties interpolées. L'atténuation est faite par un réseau de résistances comprenant 12 résistances agencées de la manière suivante: pour chaque sortie directe servant à élaborer deux sorties interpolées, on connecte la sortie directe à une extrémité d'une résistance R1 dont l'autre extrémité constitue la sortie atténuée et on connecte la sortie atténuée par des résistances identiques R2 et R2' à chacune de ces deux sorties interpolées. Ainsi, par exemple, pour la sortie directe Vdl qui correspond à Vrl, laquelle sert à établir les demi-sommes suivantes: Vril = (Vr1+Vr2)/2 et Vri2 = (Vr1+Vr2b)/2, on connecte la sortie directe Vdl par une résistanceR1 à la sortie atténuée Val, on connecte une résistance R2 entre la sortie atténuée Val et la sortie interpolée Vri1, et une résistance R2' identique à R2 entre la sortie atténuée Val et la sortie atténuée Vri2. Le rapport d'atténuation est R2/(R1+R2). Il est de préférence égal à environ 0,7 qui correspond au fait que si on assimile les courbes de variation à des sinusoïdes, on a avantage à atténuer la courbe des signaux directes d'une valeur égale à sin(45 ). Cette valeur peut être approchée de manière satisfaisante avec R1=R2/2 qui donne un rapport 0,67. On suppose que les résistances R1 et R2 sont grandes devant la résistance R qui sert à constituer le réseau de résistances du circuit d'interpolation. On a ainsi décrit une structure de convertisseur à cascade de circuits de repliement et d'interpolation qui évite un inconvénient des structures précédentes. REVENDICATIONS 1. Convertisseur analogique-numérique à repliement de signal et interpolation pour convertir une tension analogique d'entrée Vin, le convertisseur comprenant en cascade au moins deux circuits de repliement, l'un amont (CRAM), l'autre aval (CRAN), séparés par un circuit d'interpolation Cl, le circuit d'interpolation recevant au moins deux paires de sorties (Vrl, Vrl b; Vr2,Vr2b) du circuit de repliement amont et fournissant au moins quatre paires de sorties dont deux paires de sorties dites "sorties directes" (Vdl, Vdlb; Vd2, Vd2b) et deux paires de sorties dites "sorties interpolées" (Vril, Vrilb; Vril, Vri2b), et le circuit de repliement aval comportant au moins quatre paires d'entrées correspondant à ces quatre paires de sorties, un étage de compensation de gain (AU) étant interposé entre les paires de sorties du circuit d'interpolation et les entrées correspondantes du circuit de repliement aval pour compenser les différences de pentes de variation de niveau de signal en fonction de Vin entre les sorties directes et les sorties interpolées. 2. Convertisseur selon la revendication 1, caractérisé en ce que l'étage de compensation de gain est un étage d'atténuation recevant les sorties directes (Vdl, Vd2, Vdlb, Vd2b) pour produire des sorties directes atténuées (Val, Val b, Va2, Va2b). 3. Convertisseur selon la revendication 2, caractérisé en ce que l'étage d'atténuation atténue les signaux sur les sorties directes (Vdl, Vd2, Vdl b, Vd2b) dans une mesure telle que la pente de variation de la tension sur les sorties directes atténuées, en fonction de la tension d'entrée Vin à convertir, pour les valeurs de Vin pour lesquelles la tension différentielle entre les sorties directes d'une même paire est proche de zéro, soit sensiblement égale en valeur absolue à la pente de variation de la tension sur les sorties interpolées pour les valeurs de Vin pour lesquelles la tension différentielle entre les sorties interpolées de la paire est proche de zéro. 4. Convertisseur selon l'une des revendications 1 à 3, caractérisé en ce que le circuit d'interpolation (CI) comporte de préférence un simple réseau de résistances (R) connectées entre les sorties du circuit de repliement amont, les résistances étant agencées pour établir des tensions (Vdl, Vdlb, Vd2b) égales aux tensions de sortie du circuit de repliement amont et des tensions (Vril, Vrii b, Vri2, 'Vri2b) égales à la demi-somme des tensions de sortie du circuit de repliement amont prises deux à deux. 5. Convertisseur selon l'une des revendications 1 à 4, caractérisé o en ce que l'étage de compensation de gain (AU) comporte un réseau de résistances agencées en pont diviseur. 6. Convertisseur selon la revendication 5, caractérisé en ce que l'étage de compensation de gain (ATr) comporte une résistance (R1) montée entre chaque sortie (Vr1, Vrl b, Vr2, Vr2b) du circuit de repliement amont et une sortie directe atténuée (Val, Val b, Va2, Va2b) respective de l'étage d'atténuation, et une résistance (IR2, R'2) montée entre cette même sortie directe atténuée et chacune de deux sorties interpolées. 7. Convertisseur selon la revendication 6, caractérisé en ce que le rapport R1/R2 entre la première (R1) et la seconde (R2) résistances est sensiblement égal à 0,5.