FR 2880710 A1 20060714 FR 0500267 A 20050111 Procédé et dispositif de caractérisation d'une cellule destinée à être réalisée dans une technologie CMOS du type silicium sur isolant partiellement appauvri. L'invention concerne le comportement des circuits logiques CMOS réalisés dans une technologie du type silicium sur isolant partiellement appauvri (PD-SOI: "Partially Depleted Silicon-on- Insulator" en langue anglaise), et plus particulièrement la caractérisation de ces circuits, en termes par exemple de retard temporel. Ces dernières années, la technologie SOI (silicium sur isolant: "Silicon On Insulator" en langue anglaise) s'est révélée être une alternative particulièrement intéressante à la technologie classique CMOS réalisée sur silicium massif. Plus particulièrement, les effets dits de substrat flottant , bien connu par l'homme du métier dans la technologie SOI, et la réduction des capacités de jonction sont les causes principales des performances améliorées apportées par cette technologie SOI. Par contre, les effets de substrat flottant présentent des inconvénients. L'un d'entre eux est l'effet d'hystérésis de la tension de seuil d'un transistor, qui se traduit par des variations de retard temporel, c'est-à-dire des variations dans le temps de propagation d'un signal entre l'entrée et la sortie d'une cellule logique incorporant de tels transistors, par exemple un inverseur. Une technologie du type silicium sur isolant partiellement appauvri introduit une dépendance "temporelle" des retards, de telle sorte que la même structure peut présenter des retards différents de cycle à cycle lorsqu'elle est cadencée par un signal d'horloge. Une méthode d'initialisation de la tension du substrat flottant est généralement utilisée dans la conception des circuits SOI et des tolérances d'erreurs sont utilisées pour prendre en compte ces contraintes temporelles. Cependant, une telle solution peut conduire à surestimer ou sous-estimer les performances de la structure réalisée. Par ailleurs, non seulement les retards dans les situations de pires cas mais également les retards dans les situations de meilleurs cas doivent être connus, notamment pour prendre en compte des problèmes de synchronisation. Cependant, tant les pires cas que les meilleurs cas sont difficiles à identifier car les paramètres de process et de conception tels que le gain en courant, la pente d'entrée, la charge, l'alimentation et la température, jouent un rôle clé. Et, la nature variable des tensions de seuils dans les technologies PD-SOI est telle que la propagation d'une transition donnée entre l'entrée et la sortie d'une cellule logique conduit à un retard différent selon que l'on se trouve dans des conditions d'équilibre statique (DC) ou bien si l'on a atteint un état d'équilibre dynamique (AC "steady state"). Et, il s'avère en pratique impossible de caractériser une cellule logique par des simulations exhaustives car plusieurs milliers de cycles, donc plusieurs heures de simulation, sont nécessaires pour atteindre l'équilibre dynamique, et ce pour des cellules simples de type inverseur. Par ailleurs le nombre d'états statiques différents croît exponentiellement avec le nombre d'entrées. La caractérisation d'une cellule beaucoup plus complexe est totalement inenvisageable par cette méthode. La demande de brevet Etats-Unis n 2003/0078763 propose une comparaison d'états de charge qui permet d'obtenir des valeurs maximale et minimale du potentiel interne ou potentiel de substrat flottant pour chaque transistor d'un circuit à caractériser. Ces valeurs de potentiel interne sont ensuite utilisées dans un simulateur électrique afin d'extraire une abstraction de modèle de transistor rapide et une abstraction de modèle de transistor lent. Un simulateur, capable d'exploiter les abstractions de modèles, effectue une simulation au niveau du circuit à caractériser, en utilisant une combinaison de ces modèles rapide et lent, de façon à obtenir par exemple, le pire ou le meilleur cas pour le temps de propagation à l'intérieur du circuit. Une telle solution est particulièrement lourde à mettre en oeuvre car le procédé décrit dans cette demande de brevet antérieure nécessite l'emploi d'un simulateur électrique classique capable d'exploiter les abstractions de modèles ou d'un simulateur électrique classique et d'un second simulateur supportant les abstractions de modèles. Ceci implique le développement, le support et la validation de deux simulateurs différents. Par ailleurs, le procédé décrit dans ce brevet antérieur ne peut être utilisé qu'au prix d'une approximation grossière. En effet, les noeuds des drains et sources des transistors sont considérés comme étant soit à zéro volt soit à la tension d'alimentation VDD. Il n'est pas possible dans ce document de l'art antérieur d'envisager des potentiels différents pour les drains et sources de transistors. Par ailleurs, seulement six états de charge différents des potentiels internes peuvent être pris en compte pour le calcul des maximum et minimum des valeurs des potentiels internes. L'invention vise à apporter une solution plus satisfaisante au problème de la caractérisation des cellules CMOS du type SOI-PD. Selon un premier aspect de l'invention, il est proposé un procédé de caractérisation d'une cellule destinée à être réalisée dans une technologie CMOS du type silicium sur isolant partiellement appauvri (SOIPD), cette cellule comportant plusieurs transistors MOS. Selon une caractéristique générale de cet aspect de l'invention, le procédé comprend une phase préalable, indépendante des caractéristiques de ladite cellule, dans laquelle on élabore une base de données contenant pour au moins un transistor de référence ayant les caractéristiques de référence, différentes valeurs de potentiel interne du substrat flottant du transistor de référence, ces différentes valeurs de potentiel interne étant obtenues pour une même polarisation de référence des électrodes du transistor de référence qui ont été initialement polarisées à différentes valeurs de polarisation initiale. Cette base de données ayant été élaborée, le procédé comprend une étape de simulation dans laquelle on détermine pour tous les états 2880710 4 statiques possibles de la cellule (2 états statiques possibles pour une cellule logique à n entrées), les valeurs de polarisation réelles des électrodes de chaque transistor de la cellule. Le procédé comporte également une étape de détermination de potentiel interne dans laquelle on détermine pour chaque transistor de la cellule une valeur minimale et une valeur maximale de son potentiel interne à partir des différentes valeurs de polarisation réelles et à partir de ladite base de données, par exemple par interpolati on. Le procédé comporte également une phase d'initialisation dans laquelle on initialise le substrat flottant de chaque transistor avec ladite valeur minimale et maximale de son potentiel interne en fonction d'un ensemble de règles prédéfinies. Par ailleurs, dans cette phase d'initialisation, on initialise tous les noeuds de la cellule à ladite polarisation de référence (c'est-à-dire la polarisation de référence qui a permis la détermination du potentiel interne des transistors de référence dans la phase préalable d'établissement de la base de données). Et le procédé comporte une phase de caractérisation dans laquelle on applique à la cellule ainsi initialisée un stimulus de caractérisation. En d'autres termes, l'invention permet, selon un mode de mise en oeuvre, de préconditionner une cellule, par exemple une cellule logique, par initialisation des substrats flottants des transistors et des noeuds internes, d'entrée et de sortie du circuit. Ce préconditionnement permet de fusionner les différents états statiques possibles d'une cellule, afin d'obtenir en une unique simulation le pire ou le meilleur cas pour le temps de propagation par exemple ou la consommation dynamique par exemple. Pour cela, une première simulation de la cellule parcourant tous les états d'entrée possibles permet de collecter les informations sur la polarisation de drain, de grille et de source de chaque transistor. Puis, ces informations sur les polarisations des transistors sont utilisées pour réaliser une interpolation dans des abaques de potentiels internes (base de données). Ces abaques sont des tabulations de 2880710 5 potentiels internes pour différentes polarisations drain, grille et source, différentes largeurs de transistors, différentes tensions d'alimentation. La méthodologie d'extraction utilisée pour la génération des abaques permet d'obtenir des valeurs de potentiels internes représentatives de l'état de charge du transistor. Les valeurs extraites de ces abaques peuvent donc être comparées afin d'obtenir une valeur maximum et une valeur minimum de potentiels internes. Ces valeurs maximum et minimum des potentiels internes sont ensuite utilisées pour préconditionner la cellule dans un état qui est une fusion de tous les états statiques les plus favorables et/ou défavorables en termes de temps de propagation par exemple ou de consommation par exemple. Ainsi, l'invention divise en particulier par 2"-' le nombre de simulations nécessaires à la caractérisation d'une porte logique comportant n entrées. Un seul simulateur est nécessaire pour réaliser toutes les étapes du procédé selon l'invention. Par ailleurs, le procédé selon l'invention est indépendant du simulateur utilisé. En fait, n'importe quel simulateur permettant d'initialiser la tension d'un noeud et d'extraire une valeur de tension durant une simulation est suffisant pour permettre la mise en oeuvre de ce procédé. Par ailleurs, selon un mode de mise en oeuvre de l'invention dans lequel l'étape de détermination de potentiel interne comprend une interpolation dans la base de données, il est possible d'évaluer très finement (quelques millivolts sur environ 1 volt) les valeurs maximum et minimum des potentiels internes. Le procédé selon un mode de mise en oeuvre de l'invention permet ainsi d'englober une infinité d'états de charge avec pour seule imprécision celle de l'interpolation dans une table à deux dimensions. Selon un mode de mise en oeuvre de l'invention, dans ladite phase préalable d'élaboration de la base de données, on polarise initialement les électrodes du transistor de référence avec différentes valeurs de polarisation initiales, puis pour chaque jeu de polarisation initiale, on ramène en une durée très courte ces valeurs de polarisation initiale à ladite polarisation de référence. Cette durée très courte est en pratique inférieure à la durée de décharge du substrat flottant du transistor, et elle peut être par exemple de l'ordre de quelques picosecondes, par exemple 5 picosecondes. En pratique, selon un mode de mise en oeuvre préféré de l'invention, la base de données est établie pour différents transistors de référence ayant des caractéristiques de référence différentes, par exemple des largeurs de canal différentes, des tensions d'alimentation différentes, des températures de fonctionnement différentes, des process de fabrication différents. A titre d'exemple, le jeu de règles prédéfinies comprend la règle suivante: Lorsque la propagation d'un front d'entrée montant sur la grille d'un transistor de la cellule doit être accélérée, ou lorsque la propagation d'un front d'entrée descendant sur la grille de ce transistor doit être retardée, il convient d'initialiser le substrat flottant de ce transistor à la valeur maximale correspondante de potentiel interne. Et, lorsque la propagation d'un front d'entrée montant sur la grille d'un transistor de la cellule doit être retardée ou lorsque la propagation d'un front d'entrée descendant sur la grille de ce transistor doit être accélérée, il convient d'initialiser le substrat flottant de ce transistor à la valeur minimale correspondante de potentiel interne . Un autre exemple de règle est le suivant: On initialise le substrat flottant d'un transistor de la cellule qui commute et dont la grille ne subit aucun front, et qui est relié directement ou indirectement par sa source ou son drain à un autre transistor de la cellule dont la grille subit un front, à la valeur correspondante maximale ou minimale de potentiel interne selon que le substrat flottant de cet autre transistor est initialisé à la valeur maximale ou minimale, respectivement . En d'autres termes, si l'on a initialisé le potentiel interne du substrat flottant dudit autre transistor avec sa valeur maximale de potentiel interne, on initialisera également le substrat flottant du premier transistor avec la valeur correspondante maximale de potentiel interne. La cellule CMOS à caractériser peut être une cellule logique, par exemple des portes logiques à plusieurs entrées et à un ou plusieurs étages. La phase de caractérisation comprend alors par exemple la détermination du meilleur cas et du pire cas de propagation temporelle entre un signal d'entrée de la cellule et le signal de sortie correspondant. Dans un tel cas, le jeu de règles prédéfinies comprend par exemple, pour la détermination du meilleur cas de propagation, l'initialisation du substrat flottant de chaque transistor de la cellule dont la grille subit un front montant, à la valeur maximale correspondante du potentiel interne, et l'initialisation du substrat flottant de chaque transistor de la cellule dont la grille subit un front descendant, à la valeur minimale correspondante du potentiel interne. Le jeu de règles prédéfinies comprend par exemple, en ce qui concerne la détermination du pire cas de propagation, l'initialisation du substrat flottant de chaque transistor de la cellule dont la grille subir un front montant, à la valeur minimale correspondante du potentiel interne, et l'initialisation du substrat flottant de chaque transistor de la cellule dont la grille subit un front descendant, à la valeur maximale correspondante du potentiel interne. La cellule CMOS à caractériser peut être également une cellule séquentielle, par exemple une bascule (Flip-Flop). Lorsque la cellule séquentielle comporte une entrée pour un signal d'horloge et une entrée pour un signal de données, la phase de caractérisation comprend par exemple un bornage de l'écart temporel entre le signal d'horloge et le signal de données. Selon un autre aspect de l'invention, il est proposé un système de caractérisation d'une cellule destinée à être réalisée dans une technologie CMOS du type silicium sur isolant partiellement appauvri, cette cellule comportant plusieurs transistors MOS. Selon une caractéristique générale de cet autre aspect de l'invention, le système comprend: une mémoire stockant une base de données contenant pour au moins un transistor de référence ayant des caractéristiques de référence, différentes valeurs de potentiel interne du substrat flottant du transistor de référence obtenues pour une polarisation de référence des électrodes du transistor de référence initialement polarisées à différentes valeurs de polarisation initiales, des moyens de simulation aptes à déterminer pour tous les états statiques possibles de la cellule, les valeurs de polarisation réelles des électrodes de chaque transistor de la cellule, des moyens de détermination de potentiel interne aptes à déterminer pour chaque transistor de la cellule une valeur minimale et une valeur maximale de son potentiel interne à partir des différentes valeurs de polarisation réelles et de ladite base de données, des moyens de caractérisation aptes à initialiser le substrat flottant de chaque transistor avec ladite valeur minimale ou maximale de son potentiel interne en fonction d'un ensemble de règles prédéfinies, à initialiser tous les noeuds de la cellule logique à ladite polarisation de référence, et à appliquer à la cellule ainsi initialisée un stimulus de caractérisation. Selon un mode de réalisation de l'invention, le système comporte des moyens auxiliaires aptes à élaborer ladite base de données par simulation à partir d'un modèle du transistor de référence. Les moyens auxiliaires sont de préférence aptes à polariser initialement les électrodes du transistor de référence avec différentes valeurs de polarisation initiales, puis pour chaque jeu de polarisations initiales, à ramener en une durée très courte ces valeurs de polarisations initiales à ladite polarisation de référence. 15 20 25 Les moyens de détermination de potentiel interne comprennent avantageusement des moyens d'interpolation aptes à effectuer une interpolation dans la base de données, qui peut être établie en pratique pour différents transistors de référence ayant des caractéristiques de référence différentes. Lorsque la cellule CMOS est une cellule logique, les moyens de caractérisation sont par exemple aptes à déterminer le meilleur cas et le pire cas de propagation temporelle entre un signal d'entrée de la cellule et le signal de sortie correspondant. Lorsque la cellule CMOS est une cellule séquentielle, comprenant par exemple une entrée pour un signal d'horloge et une entrée pour un signal de données, les moyens de caractérisation sont avantageusement aptes à borner l'écart temporel entre le signal d'horloge et le signal de données permettant d'assurer la fonctionnalité de la cellule. D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de réalisation et de mise en oeuvre, nullement limitatifs, et des dessins annexés sur lesquels - la figure 1 illustre schématiquement un transistor réalisé dans une technologie du type silicium sur isolant partiellement appauvri, la figure 2 illustre les principales étapes d'un mode de mise en oeuvre du procédé selon l'invention, la figure 3 illustre plus en détail un exemple de mise en oeuvre de la phase préalable d'établissement de la base de données, la figure 4 est un exemple d'une cellule logique à caractériser, - la figure 5 illustre plus en détail une phase d'extraction des potentiels réels des électrodes des transistors, la figure 6 illustre un exemple de résultat intermédiaire obtenu par un mode de mise en oeuvre du procédé selon l'invention, 30 les figures 7 et 8 illustrent des exemples de règles prédéfinies permettant d'obtenir un pire cas et un meilleur cas de propagation, la figure 9 illustre plus particulièrement une phase de caractérisation de la méthode selon l'invention, la figure 10 illustre un exemple de résultat obtenu par un mode de mise en oeuvre de la méthode selon l'invention, et, les figures 11, 12a et 12b illustrent schématiquement un exemple de cellule séquentielle et de contrainte typique d'une telle cellule. Sur la figure 1, la référence T désigne un transistor NMOS réalisé sur un substrat SB en silicium reposant sur une couche isolante OX1. Cette couche isolante OX1 repose elle-même sur un substrat porteur SBO. Cette structure est typique d'une structure dite SOI bien connue de l'homme du métier. Lorsque l'épaisseur de la couche d'oxyde OX1 est suffisamment importante, par exemple typiquement supérieure à 50 nanomètres, le substrat SB est du type partiellement appauvri ("partially depleted"). Dans un tel transistor, il existe une zone neutre B se situant sous la région appauvrie et entre les régions de source et de drain. Cette zone neutre, qui va accueillir des trous, n'est pas connectée à un potentiel fixe. On parle alors d'une zone de substrat flottant . Bien entendu, outre cette zone de substrat flottant, le transistor comprend de façon classique des zones de source S, de drain D et de grille G, cette dernière étant isolée du substrat SB par un oxyde de grille 0G. Les variations du potentiel interne VB du transistor T, c'est-à- dire du potentiel du substrat flottant BN, sont causées notamment par le couplage capacitif source/grille/drain ainsi que par une ionisation par impact, des effets de génération/recombinaison et des effets tunnel de grille. 10 Ces variations de potentiels internes conduisent notamment à des variations de la tension de seuil et à des variations des courants de fuite et de saturation du transistor. Par ailleurs, les structures en technologie SOI partiellement appauvries présentent des effets d'histoire qui se traduisent en particulier par une dépendance temporelle des retards. Plus précisément, l'histoire récente d'une borne d'entrée à un impact sur la performance. Dans une porte logique quelconque, chaque vecteur d'entrée impose une combinaison originale et unique des polarisations des transistors. Conditionner un circuit avec une condition initiale sur les entrées et des potentiels internes forcés implique donc que ces potentiels aient, au préalable, été mesurés dans ce même circuit avec un vecteur d'entrée identique. Par exemple, dans une porte à deux entrées A et B, pour obtenir un état de charge correspondant à l'état initial A=0 et B=0 en initialisant la porte dans l'état A=1 et B=O, il faut: appliquer la condition initiale A=0 et B=0 puis ramener rapidement en régime transitoire la porte dans l'état A=1 et B=0 avant de mesurer les potentiels internes. Ces potentiels peuvent ensuite être utilisés pour conditionner la porte dans l'état A=1 et B=0. La combinaison de charge des différents transistors correspondra alors à la condition initiale A=0 et B=0 et non A=1 et B=0. On peut alors appliquer tous les vecteurs de conditions initiales possibles, mesurer les potentiels internes après avoir transposé la porte dans un vecteur d'entrée de référence puis comparer les potentiels internes issus des différentes conditions initiales. La combinaison de potentiels internes issus de cette comparaison peut alors être exploitée en initialisant le circuit avec le vecteur d'entrée de référence. Deux objections majeures s'opposent à cette méthodologie de conditionnement de l'état initial. D'une part il s'agit d'une procédure extrêmement lourde, d'autant plus qu'une porte séquentielle contient une ou plusieurs données stockées qui agissent comme des conditions initiales supplémentaires pour déterminer la polarisation de certains transistors. Dans ce cas, ce n'est pas un basculement d'état qu'il faudra appliquer mais une séquence bien précise de stimulus d'entrée pour accéder aux données, les modifier et ainsi transposer la porte dans l'état de référence. D'autre part, une porte dotée d'empilement comporte de noeuds flottants dont la valeur ne peut pas être connue avec précision. En effet, ils subissent l'influence des potentiels internes des transistors environnants. Une incertitude subsiste sur la polarisation de ces transistors liés au noeud flottant. Elle diffère selon la condition initiale appliquée, y compris et surtout dans l'état d'entrée de référence choisi. Les potentiels des transistors ne pourront donc pas être comparés puis conditionnés correctement avec cette méthode. Il faudra par conséquent laisser les potentiels internes flottants durant l'initialisation et tester les temps de propagation des 2" vecteurs de conditions initiales différents. Le procédé selon l'invention, et notamment la procédure de conditionnement unifié qui va être exposée plus en détail ci-après, permet de s'affranchir de toutes ces difficultés tout en simplifiant considérablement la procédure de mesure et d' initiali sation des potentiels internes. On se réfère maintenant plus particulièrement à la figure 2 qui décrit les principales étapes d'un mode de mise en oeuvre du procédé selon l'invention. A partir d'un fichier FCH ( Net list , en langue anglaise) décrivant les différents noeuds et composants du circuit à caractériser, on procède, dans une phase 1, à une collecte des informations sur les polarisations drain, grille et source, des différents transistors du circuit. Cette collecte comprend tout d'abord une analyse 10 du fichier du circuit de façon à fournir une liste de tous les noeuds du circuit ainsi qu'une liste des transistors MOS et des noeuds drain/grille/source. Puis, on effectue une simulation 11 dans laquelle on détermine pour les états statiques possibles de la cellule (2" états statiques pour une cellule à n entrées), les valeurs de polarisation réelles des électrodes grille/drain/source de chaque transistor de la cellule. Puis, à partir de la liste des transistors MOS avec leur valeur de potentiel grille/drain/source pour chaque condition initiale et à partir d'une base de données BD, dont on reviendra plus en détail ci-après, on détermine dans une phase 2 les valeurs maximale et minimale des potentiels internes de chaque transistor de la cellule. Plus précisément, cette phase 2 comporte une interpolation dans la base de données suivie d'une détermination 21 des minimums et des maximums de potentiels internes. Puis, on procède à une écriture 3 des jeux de potentiels internes en fonction des paramètres à caractériser. Plus précisément, cette phase 3 récupère les valeurs des noeuds internes du circuit (et non des potentiels internes des transistors) afin de les inclure dans les fichiers de stimuli de caractérisation générés par ailleurs de façon connue en soi (étape 7). Les fichiers de stimuli décrivent tous les évènements possibles d'une cellule sous forme de succession d'états d'entrée. Ainsi, en incluant les noeuds internes dans cette description, il est possible de déterminer, pour un évènement donné, quel transistor s'ouvre, quel transistor se ferme et quel transistor ne bascule pas (ne commute pas). A ce stade interviennent des règles comportementales de l'effet d'histoire qui permettent de définir, en fonction de règles prédéfinies, et pour chaque évènement considéré, la combinaison de potentiels internes minimum et maximum à utiliser pour, par exemple, borner le temps de propagation des faisceaux de vecteurs de conditions initiales (étapes 30 et 31). A l'issue de cette phase 3, les jeux de potentiels internes déterminés dans l'étape 31, sont renvoyés à un outil de compilation 4 du fichier de simulation. On procède ensuite à la caractérisation 5 de la cellule en utilisant ce fichier de simulation ainsi que les stimuli de caractérisation. La figure 3 illustre plus en détail une phase préalable d'établissement de la base de données BD. Selon l'invention, les potentiels internes sont extraits dans le transistor unitaire ou transistor de référence. C'est la raison pour laquelle cette phase préalable dans laquelle on détermine la base de données est indépendante des cellules à caractériser. En d'autres termes, des potentiels internes peuvent être précaractérisés avant d'aborder la caractérisation des cellules d'une bibliothèque, et regroupés sous la forme d'une base de données BD stockée dans une mémoire. Par ailleurs, comme on va le voir, les potentiels internes sont extraits dans le même état de polarisation grille/drain/source. La base de données est donc applicable pour n'importe quelle topologie de circuit logique possible. Une telle base de données pourra être élaborée juste après l'extraction des modèles de transistors, pour un procédé de fabrication, et servir pour la caractérisation de n'importe quelle bibliothèque de cellules standards destinées au même procédé de fabrication. Comme illustré sur la figure 3, on polarise initialement les électrodes du transistor de référence T, ou transistor unitaire, avec différentes valeurs de polarisation initiales. Puis, pour chaque jeu de polarisations initiales on ramène (étape 80) en une durée très courte, par exemple 5picosecondes, ces valeurs de polarisation initiales à une polarisation de référence VREF, identique pour toutes les électrodes du transistor. Cette polarisation de référence VREF est par exemple égale à zéro volt. On détermine alors les valeurs VB1, VB2, ...du potentiel interne du transistor pour chacun des jeux de polarisation initiale. Une table de la base de données est ensuite établie (étape 81) à partir de l'ensemble de ces simulations pour le transistor unitaire de référence T. Un exemple de table de la base de données BD est illustré le bas de la figure 3 pour, par exemple, un transistor NMOS ayant une grille portée à la tension d'alimentation VDD égale à 1,2 volts, à une température de 25 C. Les abaques fournissent la valeur du potentiel interne VB en fonction des valeurs de polarisations initiales du drain et de la source. En pratique, les potentiels internes sont précaractérisés pour des polarisation de grille de zéro volt ou VDD, ce qui est couramment utilisé en logique CMOS. Par contre, la base de données contient plusieurs tables ou abaques relatives à différentes largeurs et longueurs de grille, à différentes combinaisons de tension d'alimentation, de dispersion du procédé de fabrication et de température. Certaines de ces variables, comme les tensions d'alimentation, températures, dispersions de procédés de fabrication et longueurs de transistors sont considérés comme des variables discrètes, c'est-à-dire que les valeurs possibles de ces variables sont connues et en nombre restreint. Les autres variables, comme les polarisations drain et source et les largeurs des transistors sont considérées comme continues. Elles ne sont pas connues a priori et peuvent prendre n'importe quelle valeur dans un intervalle connu. Aussi, l'invention prévoit-elle de façon avantageuse de calculer leur valeur par interpolation dans les bases de données. Ainsi, la seule imprécision dans la détermination de ces valeurs réside dans l'imprécision due à une interpolation dans une tabl e à deux dimensions. La base de données permet ainsi de prendre en compte la topologie des cellules de manière très fine et très précise, en particulier concernant les polarisations des noeuds flottants dans les empilements des transistors. On va maintenant décrire en se référant plus particulièrement aux figures 4 à 10, un exemple de mise en oeuvre du procédé selon l'invention pour la caractérisation d'une cellule CEL, telle qu'illustrée sur la figure 4. Cette cellule CEL, est une cellule logique. II s'agit en fait d'une porte logique ET à deux entrées A et B et une sortie Z. Cette cellule logique CEL comporte de façon classique un premier étage formé des transistors NMOS référencés XMNO et XMN 1 et des transistors PMOS référencés XMP1 et XMPO. La grille du transistor XMNO et la grille du transistor XMPO sont toutes les deux reliées à l'entrée A de la cellule tandis que la grille du transistor XMN1 et la grille du transistor XMP1 sont toutes les deux reliées à l'entrée B de la cellule. Les drains des transistors XMPO et XMP1 sont reliés ensemble aux drains du transistor XMN1 pour former le noeud interne NET038. Par ailleurs, la source du transistor XMN1 est connectée au drain du transistor XMNO pour former le noeud NET 12. La cellule CEL comporte un deuxième étage formé d'un inverseur composé d'un transistor NMOS référencé XMN2 et d'un transistor PMOS référencé XMP2. Les grilles de ces deux transistors sont reliées ensemble au noeud NET038 tandis que le drain du transistor XMP2 et le drain du transistor XMN2 sont reliés ensemble pour former la sortie Z de la cellule CEL. Avant de procéder à l'extraction des polarisations, on va lire le fichier FCH décrivant la topologie de la cellule au niveau transistor afin de répertorier notamment les noms de tous les noeuds reliés aux drain/grille et source des transistors de la cellule. Puis, on va collecter (étape 11, figures 2 et 5) les polarisations des différents transistors pour tous les vecteurs de conditions initiales possibles. Dans le cas présent, puisque la cellule est une porte à deux entrées, il y a quatre conditions initiales possibles illustrées sur la partie haute de la figure 5. On effectue alors une simulation parcourant tous les états d'entrée de la porte comme le montre cette figure 5. Les vecteurs d'entrée sont maintenus pendant un temps T51n,u suffisant pour établir un équilibre statique dans la cellule. Dans le cas présent, la simulation est effectuée pendant une seconde. Les potentiels de tous les noeuds du circuit sont alors extraits pour chaque condition initiale possible. Les valeurs obtenues sont ensuite reliées aux différents transistors du circuit. Les différentes valeurs des polarisations des transistors pour toutes les conditions initiales possibles sont résumées dans les tables 60 à 65 de la figure 6. Puis, compte tenu des largeurs W des différents transistors, on va procéder à une extraction des potentiels internes VB de ces différents transistors à partir de la base de données, en utilisant éventuellement une interpolation. On obtient alors, comme illustré sur la partie droite de chacune des tables 60 à 65, les valeurs des potentiels internes pour chacun des jeux de polarisation réelles des électrodes des transistors. Puis, on détermine pour chaque transistor la valeur minimale et la valeur maximale du potentiel interne. Ceci est résumé dans les tables 600, 610, 620, 630, 640 et 650 respectivement associées aux différents transistors de la cellule. Il convient de noter ici que tous ces potentiels internes peuvent être comparés car ils ont été établis de façon unifiée pour une même valeur de polarisation de référence VREF, par exemple la valeur zéro volt. Puis, les transistors seront initialisés avec les valeurs MIN ou MAX de leurs potentiels internes selon un jeu de règles prédéfinies et selon que l'on recherche le pire ou le meilleur cas de propagation pour chaque évènement. Plus précisément, lorsque par exemple la propagation d'un front d'entrée montant sur la grille d'un transistor de la cellule doit être accélérée, ou lorsque la propagation d'un front d'entrée descendant sur la grille de ce transistor doit être retardée, on initialise le substrat flottant de ce transistor à la valeur maximale correspondante de potentiel interne. Par contre, lorsque la propagation d'un front d'entrée montant sur la grille d'un transistor de la cellule doit être retardée ou lorsque la propagation d'un front d'entrée descendant sur la grille de ce transistor doit être accélérée, on initialise le substrat flottant de ce transistor à la valeur minimale correspondante de potentiel interne. Plus précisément, lorsque l'on veut déterminer le meilleur cas de propagation, une règle consiste à initialiser le substrat flottant de chaque transistor de la cellule dont la grille subit un front montant, à la valeur maximale correspondante du potentiel interne, et à initialiser le substrat flottant de chaque transistor de la cellule dont la grille subit un front descendant, à la valeur minimale correspondante du potentiel interne. Au contraire, lorsqu'on s'attache à la détermination du pire cas de propagation, une règle consiste à initialiser le substrat flottant de chaque transistor de la cellule dont la grille subit un front montant, à la valeur minimale correspondante du potentiel interne, et à initialiser le substrat flottant de chaque transistor de la cellule dont la grille subit un front descendant, à la valeur maximale correspondante du potentiel interne. Ceci est illustré pour l'exemple de la cellule CEL, par la table de la figure 7. Cette table récapitule les combinaisons MAX/MIN des différents transistors pour chaque évènement, qui sont en l'espèce au nombre de quatre. Le premier évènement, référencé A_F_Z_F signifie A descend et Z descend . Le second évènement, référencé A_R_Z_R signifie A monte et Z monte . Le troisième évènement, référencé B_F_Z_F signifie B descend et Z descend . Enfin, le quatrième évènement, référencé B_R_Z_R signifie B monte et Z monte . La récupération de la polarisation des noeuds internes de la cellule a permis par ailleurs de déterminer pour chaque évènement ceux des transistors qui ne basculent pas. Ces transistors sont dans ce cas affectés dans la table de la figure 7, de la référence ns en regard de l'évènement considéré. Ainsi, par exemple, en ce qui concerne le transistor XMNO, et pour obtenir un pire cas de propagation dans le cas de l'évènement A_F_Z_F, on initialisera son potentiel interne à sa valeur maximale étant donné que sa grille subit un front descendant. Il en sera de même pour le transistor XMN1 en ce qui concerne l'évènement B_F_Z_F. Par contre, les substrats flottants de ces transistors seront initialisés à la valeur minimale de leur potentiel interne, pour chacun de ces deux évènements, dans le cas où l'on s'intéresse au meilleur cas de propagation. En ce qui concerne le transistor XMN2, et en ce qui concerne l'évènement A_F_Z_F, la grille du transistor XMN2 subit un front montant. En effet, lors du front descendant appliqué sur la grille du transistor XMNO, le transistor XMPO est passant, provoquant l'application d'un front montant sur la grille du transistor XMN2. En conséquence, puisque l'on s'intéresse au pire cas de propagation, il convient alors d'initialiser le substrat flottant du transistor XMN2 à la valeur minimale de son potentiel interne. On peut alors définir dans la table de la figure 8, deux jeux différents de combinaison MAX/MIN pour l'initialisation des substrats flottants des transistors de la cellule. Le premier jeu JVB1, va permettre d'obtenir le pire cas de propagation pour le évènements A_F_Z_F et B_F_Z_F, et le meilleur cas de propagation pour les évènements A R Z R et B R Z R. Le deuxième jeu JVB2 va permettre d'obtenir les cas complémentaires pour ces évènements. L'étape suivante, illustrée sur la figure 9, consiste à procéder à la caractérisation de la cellule. Pour ce faire, on initialise tout d'abord le substrat flottant de chaque transistor avec la valeur minimale ou maximale de son potentiel interne en fonction du jeu JVB1 ou JVB2 utilisé et on initialise tous les noeuds de la cellule logique, c'est-à-dire les entrées, sorties, noeuds internes éventuels de la cellule et noeuds d'alimentation auxquels sont connectées les électrodes drain grille et source des transistors, à la polarisation de référence VREF, en l'espèce 0 volt. Ceci comprend également l'initialisation du noeud d'alimentation VDD à cette valeur de référence VREF. On retrouve ici l'unification du conditionnement de la cellule par l'utilisation d'une polarisation identique VREF sur tous les noeuds de la cellule. Puis, on lance la simulation avec le stimulus de caractérisation permettant d'obtenir les quatre évènements considérés et évoqués cidessus. Et, à l'occurrence de chacun de ces évènements, on détermine le temps de propagation Tp. Les résultats de ces deux simulations respectivement effectuées avec les deux jeux JVB1 et JVB2 sont résumés dans la table de la figure 10. On obtient ainsi pour chaque évènement la durée de propagation Tp en picosecondes (ps) entre un signal à l'une des entrées de la cellule et le signal à la sortie, dans le meilleur cas de propagation et dans le pire cas de propagation. Et l'invention a permis ainsi d'obtenir ces résultats en utilisant deux simulations uniquement. L'invention n'est pas limitée à la caractérisation de cellules logiques, telles que des portes logiques, mais également à la caractérisation de cellules séquentielles comme par exemple des portes bascules séquentielles (Flip-Flop). Un exemple d'une telle cellule séquentielle FD1 est illustré sur la figure 11. Elle comporte une entrée d'horloge pour recevoir un signal d'horloge CP, une entrée de données pour recevoir des données D et une sortie Z. Dans les cellules séquentielles, une donnée entre dans la porte pour un certain niveau logique de l'horloge (haut ou bas selon la cellule) et n'apparaît en sortie qu'après un basculement de l'horloge. Deux catégories de contraintes, illustrées sur les figures 12a et 12b, apparaissent dans ces portes séquentielles. La première contrainte ne concerne qu'un signal, par exemple celui de l'horloge (figure 12a), la seconde est l'intervalle de temps à respecter entre deux signaux, ici l'horloge et la donnée (figure 12b). Dans le cas d'une bascule du type Flip-Flop, telle que la bascule FD1, la donnée entre dans la porte sur le niveau logique zéro de l'horloge et apparaît en sortie lorsque celle-ci monte au niveau 1. La largeur d'impulsion Tpu,Se de l'horloge doit être suffisante pour permettre à la donnée de se stabiliser dans la cellule avant d'être stockée et/ou recopiée en sortie. Si la largeur d'impulsion n'est pas suffisante, la porte séquentielle ne bascule pas correctement et la donnée est perdue comme le montre également la figure 12a. De même, la figure 12b montre que la donnée doit conserver sa valeur pendant un intervalle de temps minimum TD_cP lorsque l'horloge descend. Si cette contrainte n'est pas respectée, une erreur peut se produire lors du traitement de la donnée. Les effets d'histoire sur ces contraintes ont des conséquences complexes car il agissent différemment sur les deux fronts d'horloge et sur le deux fronts de la donnée et de l'horloge. De plus, le nombre de conditions initiales est augmenté à 2"+P avec n nombre d'entrée et p nombre de données stockées dans la cellule. Mais, la mise en oeuvre de la méthode selon l'invention est très simple, tout particulièrement pour la largeur d'impulsion. En effet, en ralentissant la propagation du front montant, on accélère aussi le front descendant. En agissant ainsi, l'impulsion 0-1-0 de l'horloge se contracte à l'intérieur de la porte. Pour maintenir la fonctionnalité de la cellule séquentielle, la largeur d'impulsion doit alors être augmentée. Ralentir le front montant de l'horloge dans la cellule FD1 permet donc de caractériser directement le pire cas de la contrainte de largeur d'impulsion. De même, la compétition entre l'horloge et la donnée est résolue en ralentissant le front arrivant en premier et en accélérant la course du second. On choisira alors en fonction des règles prédéfinies concernant le ralentissement et/ou l'accélération des différents fronts, les combinaisons Min/MAX appropriées pour les transistors de cette cellule. Le procédé selon l'invention est parfaitement adapté à la caractérisation des bibliothèques de cellules standards. Il permet de trouver, en deux simulations seulement, les pires et meilleurs cas de temps de propagation d'un évènement donné. Dans la majorité des cellules, le procédé autorise aussi de regrouper la caractérisation de tous les évènements dans une seule simulation. Par ailleurs, ce protocole de caractérisation est capable de borner la dispersion des temps de propagation liés à un stimuli aléatoire. En fait, l'assemblage de conditions initiales construit par potentiels internes se comporte comme une asymptote pour l'état de charge globale du circuit. En rafraîchissant certains potentiels, un stimulus aléatoire permet de se rapprocher de cette limite sans jamais la dépasser ni surtout la franchir. La totalité de l'effet d'histoire, quel que soit le stimulus appliqué, est caractérisé avec une précision et un nombre de simulations divisé par un facteur 2"-' par rapport à l'art antérieur, y compris dans les cellules à chemin variable et pour les contraintes des cellules séquentielles. Avec une augmentation du nombre de simulations inférieur à un facteur 2 par rapport aux portes sur silicium massif, pour lesquelles les contraintes ne nécessitent qu'une seule simulation, le procédé selon l'invention apporte une réponse au défit de la caractérisation industrielle de bibliothèque de cellules standards en technologie SOI-PD. Matériellement, la simulation 11 parcourant les T' conditions initiales utilise par exemple un modèle de transistor du type BSIM3SOI partiellement appauvri disponible sur le site Internet de l'université de Berkeley (Etats-Unis) ou bien un modèle de type SOISPICE disponible auprès de l'université de Floride (Etats-Unis). Il en est de même pour le calcul par simulation des potentiels internes lors de la phase d'établissement de la base de données BD. Par ailleurs, ces simulations fonctionnelles ainsi que celle relative à la caractérisation 5 peuvent être effectuées par des moyens de simulation logiciels MSIM (fig.2) mettant en oeuvre par exemple un logiciel de simulation connu sous la dénomination ELDO et commercialisé par la société MENTOR GRAPHICS. Les moyens MT de détermination des potentiels internes (fig.2) peuvent être également réalisés par un module logiciel spécifique 5 implémenté dans le simulateur MSIM. REVENDICATIONS 1. Procédé de caractérisation d'une cellule destinée à être réalisée dans une technologie CMOS du type silicium sur isolant partiellement appauvri et comportant plusieurs transistors MOS, caractérisé par le fait qu'il comprend une phase préalable (1) indépendante des caractéristiques de ladite cellule, dans laquelle on élabore une base de données (BD) contenant pour au moins un transistor de référence ayant des caractéristiques de référence, différentes valeurs de potentiel interne du substrat flottant du transistor de référence obtenues pour une même polarisation de référence des électrodes du transistor de référence initialement polarisées à différentes valeurs de polarisations initiales, une étape de simulation (11) dans laquelle on détermine pour tous les états statiques possibles de la cellule, les valeurs de polarisation réelles des électrodes de chaque transistor de la cellule, une étape de détermination de potentiel interne (2) dans laquelle on détermine pour chaque transistor de la cellule une valeur minimale et une valeur maximale de son potentiel interne à partir des différentes valeurs de polarisation réelles et de ladite base de données, une phase d'initialisation dans laquelle on initialise le substrat flottant de chaque transistor avec ladite valeur minimale ou maximale de son potentiel interne en fonction d'un ensemble de règles prédéfinies, et on initialise tous les noeuds de la cellule logique à ladite polarisation de référence, et une phase de caractérisation (5) dans laquelle on applique à la cellule ainsi initialisée un stimulus de caractérisation. 2. Procédé selon la revendication 1, caractérisé par le fait que ladite phase préalable (1) est effectuée par simulation à partir d'un modèle du transistor de référence. 3. Procédé selon la revendication 1 ou 2, caractérisé par le fait que dans ladite phase préalable (1) on polarise initialement les électrodes du transistor de référence avec différentes valeurs de polarisation initiales, puis pour chaque jeu de polarisations initiales, on ramène en une durée très courte ces valeurs de polarisations initiales à ladite polarisation de référence. 4. Procédé selon la revendication 3, caractérisé par le fait que ladite durée est inférieure à la durée de décharge du substrat flottant du transistor. 5. Procédé selon l'une des revendications précédentes, caractérisé par le fait que ladite base de données (BD) est établie pour différents transistors de référence ayant des caractéristiques de référence différentes. 6. Procédé selon l'une des revendications précédentes, caractérisé par le fait que ladite étape de détermination de potentiel interne comprend une interpolation dans la base de données (20). 7. Procédé selon l'une des revendications précédentes, caractérisé par le fait que le jeu de règles prédéfinies comprend lorsque la propagation d'un front d'entrée montant sur la grille d'un transistor de la cellule doit être accélérée ou lorsque la propagation d'un front d'entrée descendant sur la grille de ce transistor doit être retardée, l'initialisation du substrat flottant de ce transistor par la valeur maximale correspondante de potentiel interne, et lorsque la propagation d'un front d'entrée montant sur la grille d'un transistor de la cellule doit être retardée ou lorsque la propagation d'un front d'entrée descendant sur la grille de ce transistor doit être accélérée, l'initialisation du substrat flottant de ce transistor par la valeur minimale correspondante de potentiel interne. 8. Procédé selon l'une des revendications précédentes, caractérisé par le fait que le jeu de règles prédéfinies comprend l'initialisation du substrat flottant d'un transistor de la cellule dont la grille ne subit aucun front, et qui est relié directement ou indirectement par sa source ou son drain à un autre transistor de la cellule dont la grille subit un front, à la valeur correspondante maximale ou minimale de potentiel interne selon que le substrat flottant de cet autre transistor est initialisée à sa valeur maximale ou minimale, respectivement. 9. Procédé selon l'une des revendications précédentes, caractérisé par le fait que la cellule CMOS est une cellule logique (CEL). 2880710 26 10. Procédé selon la revendication 9, caractérisé par le fait que la phase de caractérisation comprend la détermination du meilleur cas et du pire cas de propagation temporelle entre un signal d'entrée de la cellule et le signal de sortie correspondant. 11. Procédé selon la revendication 10, caractérisé par le fait que le jeu de règles prédéfinies comprend pour la détermination du meilleur cas de propagation, l'initialisation du substrat flottant de chaque transistor de la cellule dont la grille subit un front montant, à la valeur maximale correspondante du potentiel interne, et l'initialisation du substrat flottant de chaque transistor de la cellule dont la grille subit un front descendant, à la valeur minimale correspondante du potentiel interne. 12. Procédé selon la revendication 10, caractérisé par le fait que le jeu de règles prédéfinies comprend pour la détermination du pire cas de propagation, l'initialisation du substrat flottant de chaque transistor de la cellule dont la grille subit un front montant, à la valeur minimale correspondante du potentiel interne, et l'initialisation du substrat flottant de chaque transistor de la cellule dont la grille subit un front descendant, à la valeur maximale correspondante du potentiel interne. 13. Procédé selon l'une des revendications 1 à 8, caractérisé par le fait que la cellule CMOS est une cellule séquentielle (FD1). 14. Procédé selon la revendication 13, caractérisé par le fait que la cellule séquentielle comporte une entrée pour un signal d'horloge et une entrée pour un signal de données, et par le fait que la phase de caractérisation comprend un bornage de l'écart temporel entre le signal d'horloge et le signal de données. 15. Système de caractérisation d'une cellule destinée à être réalisée dans une technologie CMOS du type silicium sur isolant partiellement appauvri et comportant plusieurs transistors MOS, caractérisé par le fait qu'il comprend une base de données (BD) contenant pour au moins un transistor de référence ayant des caractéristiques de référence, différentes valeurs de potentiel interne du substrat flottant du transistor de référence obtenues pour une polarisation de référence des électrodes du transistor de référence initialement polarisées à différentes valeurs de polarisations initiales, des moyens de simulation (MSIM) aptes à déterminer pour tous les états statiques possibles de la cellule, les valeurs de polarisation réelles des électrodes de chaque transistor de la cellule, - des moyens de détermination de potentiel interne (MT) aptes à déterminer pour chaque transistor de la cellule une valeur minimale et une valeur maximale de son potentiel interne à partir des différentes valeurs de polarisation réelles et de ladite base de données, des moyens de caractérisation (MSIM) aptes à initialiser le substrat flottant de chaque transistor avec ladite valeur minimale ou maximale de son potentiel interne en fonction d'un ensemble de règles prédéfinies, à initialiser tous les noeuds de la cellule logique à ladite polarisation de référence, et à appliquer à la cellule ainsi initialisée un stimulus de caractérisation. 16. Système selon la revendication 15, caractérisé par le fait qu'il comporte des moyens auxiliaires (MSIM) aptes à élaborer ladite base de données par simulation à partir d'un modèle du transistor de référence. 17. Système selon la revendication 16, caractérisé par le fait que les moyens auxiliaires (MSIM) sont aptes à polariser initialement les électrodes du transistor de référence avec différentes valeurs de polarisation initiales, puis pour chaque jeu de polarisations initiales, à ramener en une durée très courte ces valeurs de polarisations initiales à ladite polarisation de référence. 18. Système selon la revendication 17, caractérisé par le fait que ladite durée est inférieure à la durée de décharge du substrat flottant du transistor. 19. Système selon l'une des revendications 15 à 18, caractérisé par le fait ladite base de données (BD) est établie pour différents transistors de référence ayant des caractéristiques de référence différentes. 20. Système selon l'une des revendications 15 à 19, caractérisé par le fait que les moyens de détermination de potentiel interne comprennent des moyens d'interpolation aptes à effectuer une interpolation dans la base de données. 21. Système selon l'une des revendications 15 à 20, caractérisé par le fait que le jeu de règles prédéfinies comprend lorsque la propagation d'un front d'entrée montant sur la grille d'un transistor de la cellule doit être accélérée ou lorsque la propagation d'un front d'entrée descendant sur la grille de ce transistor doit être retardée, l'initialisation du substrat flottant de ce transistor par la valeur maximale correspondante de potentiel interne, et lorsque la propagation d'un front d'entrée montant sur la grille d'un transistor de la cellule doit être retardée ou lorsque la propagation d'un front d'entrée descendant sur la grille de ce transistor doit être accélérée, l'initialisation du substrat flottant de ce transistor par la valeur minimale correspondante de potentiel interne. 22. Système selon l'une des revendications 15 à 21, caractérisé par le fait que le jeu de règles prédéfinies comprend l'initialisation du substrat flottant d'un transistor de la cellule dont la grille ne subit aucun front, et qui est relié directement ou indirectement par sa source ou son drain à un autre transistor de la cellule dont la grille subit un front, à la valeur correspondante maximale ou minimale de potentiel interne selon que le substrat flottant de cet autre transistor est initialisée à sa valeur maximale ou minimale, respectivement. 23. Système selon l'une des revendications 15 à 22, caractérisé par le fait que la cellule CMOS est une cellule logique. 24. Système selon la revendication 23, caractérisé par le fait que les moyens de caractérisation sont aptes à déterminer le meilleur cas et le pire cas de propagation temporelle entre un signal d'entrée de la cellule et le signal de sortie correspondant. 25. Système selon la revendication 24, caractérisé par le fait que le jeu de règles prédéfinies comprend pour la détermination du meilleur cas de propagation, l'initialisation du substrat flottant de chaque transistor de la cellule dont la grille subit un front montant, à la valeur maximale correspondante du potentiel interne, et l'initialisation du substrat flottant de chaque transistor de la cellule dont la grille subit un front descendant, à la valeur minimale correspondante du potentiel interne. 26. Système selon la revendication 24, caractérisé par le fait que le jeu de règles prédéfinies comprend pour la détermination du pire cas de propagation, l'initialisation du substrat flottant de chaque transistor de la cellule dont la grille subit un front montant, à la valeur minimale correspondante du potentiel interne, et l'initialisation du substrat flottant de chaque transistor de la cellule dont la grille subit un front descendant, à la valeur maximale correspondante du potentiel interne. 27. Système selon l'une des revendications 15 à 22, caractérisé par le fait que la cellule CMOS est une cellule séquentielle. 28. Système selon la revendication 27, caractérisé par le fait que la cellule séquentielle comporte une entrée pour un signal d'horloge et une entrée pour un signal de données, et par le fait que les moyens de caractérisation sont aptes à borner l'écart temporel entre le signal d'horloge et le signal de données.