FR 2878067 A1 20060519 FR 0412194 A 20041117 DISPOSITIF DE LECTURE FAIBLE TENSION NOTAMMENT POUR MEMOIRE MRAM La présente invention concerne, en général, le domaine des mémoires à semi-conducteur et, plus particulièrement les circuits de lecture mis en oeuvre dans ces mémoires pour détecter l'état de programmation logique des cellules de la mémoire. L'invention sera décrite en référence aux mémoires vives magnétiques de type MRAM, bien qu'elle soit applicable à d'autres types de mémoire Les mémoires vives magnétiques MRAM ( acronyme anglo-saxon pour Magnetic Random Access Memory ) sont des mémoires de type non volatile. Typiquement, un dispositif de mémoire vive magnétique comprend une matrice de cellules mémoire disposées en rangées et en colonnes, à travers laquelle sont acheminées des pistes métalliques. Les pistes métalliques s'étendant le long des rangées de cellules mémoire sont appelées lignes de mot et les pistes métalliques s'étendant le long des colonnes de cellules mémoire sont appelées lignes de bit. Chaque cellule mémoire ainsi placée à l'intersection d'une ligne de mot et d'une ligne de bit mémorise un bit d'information sous forme d'orientation de magnétisation. Chacune des cellules mémoire est en effet constituée de deux couches magnétiques, séparées par une couche diélectrique. Chaque couche magnétique possède une orientation propre de magnétisation. L'orientation de la magnétisation d'une des couches, dite couche libre, est modifiable, tandis que l'orientation de la magnétisation de l'autre couche, dite couche fixée, est fixe dans une orientation particulière. Les orientations de la magnétisation des deux couches peuvent se trouver dans deux situations: soit parallèles, c'est-à-dire alignées dans la même direction, soit anti-parallèles, c'est-à-dire alignées dans des directions opposées. Ces deux orientations, parallèle et anti-parallèle, représentent les valeurs logiques 1 et 0 , respectivement. En variante, l'état parallèle peut être interprété comme un 0 logique et l'état antiparallèle comme un 1 logique. Dès lors, l'écriture pour une telle cellule mémoire consiste à positionner l'orientation de magnétisation dans la couche libre en fonction de l'état logique souhaité, dans un état soit parallèle, soit anti-parallèle, par rapport à l'orientation de magnétisation de la couche fixée, en imposant un champ magnétique suffisant sur la jonction tunnel. Typiquement, des champs magnétiques externes sont appliqués sur une cellule sélectionnée pour basculer l'orientation de magnétisation dans la couche libre de cette cellule d'un état à un autre. Pour ce faire, un courant d'écriture est appliqué respectivement sur la ligne de mot et la ligne de bit se coupant à lo l'emplacement de la cellule mémoire sélectionnée. Les courants d'écriture ainsi appliqués sur la ligne de mot et la ligne de bit sélectionnées créent des champs magnétiques qui, lorsqu'ils se combinent à l'intersection de la ligne de mot et de la ligne de bit, permettent de commuter l'orientation de magnétisation de la couche libre de la cellule mémoire sélectionnée de l'état parallèle à anti-parallèle, ou vice- versa, en fonction de la donnée qui doit être écrite dans la cellule. A la lecture, on fixe une tension aux bornes de la cellule mémoire considérée par l'intermédiaire d'un transistor de commande CMOS et on mesure le courant circulant à travers la ligne de bit de lecture, dont la valeur est représentative de la résistance de la jonction tunnel. La ligne de bit de lecture permet donc de transmettre une information sur l'état d'une cellule mémoire située au croisement de cette ligne de bit et d'une ligne de mot sélectionnée. Les circuits de lecture sont reliés aux lignes de bit, éventuellement par l'intermédiaire d'un multiplexeur s'il y a plusieurs lignes de bit pour un seul circuit de lecture. On considèrera dans la suite la constitution d'un seul circuit de lecture, supposé relié à une seule ligne de bit, afin de simplifier les explications. La résistance de la jonction dépend de l'orientation respective de l'aimantation des deux couches magnétiques. La résistance change d'une valeur de résistance plus faible, correspondant par exemple à l'état logique bas, quand l'orientation de magnétisation des deux couches est alignée dans la même direction à une valeur de résistance plus élevée, correspondant par exemple à l'état logique haut, quand l'orientation de magnétisation des deux couches est dans des directions opposées. Le principe général d'un circuit de lecture est donc de détecter cette différence de valeur pour lire l'information mémorisée par la cellule mémoire concernée. Il est habituel dans l'état de la technique de détecter l'état de programmation d'une cellule de la mémoire en comparant la valeur de la résistance de la jonction tunnel de cette cellule à une valeur de référence correspondant à la valeur moyenne des résistances d'une cellule mémoire de référence dans l'état logique haut et d'une cellule mémoire de référence dans l'état logique bas. l0 Le document de brevet US 6,600,690 décrit un circuit de lecture mettant en oeuvre ce principe. La figure 1 représente de manière simplifiée un exemple de circuit de lecture selon l'enseignement de ce document. Une cellule mémoire, symbolisée par la résistance Bit, peut être sélectionnée et délivre alors une information sur la ligne de bit BL. Pour ce faire, la ligne de bit BL est polarisée à une tension de lecture fixe, par un transistor de contrôle NMOS N2, qui a pour fonction de fournir un courant Ibit à la ligne de bit tout en limitant le potentiel aux bornes de la cellule mémoire à une valeur déterminée constante, permettant de tenir compte de la très faible épaisseur de l'oxyde sur lequel est basée la jonction magnétique tunnel de la cellule mémoire. Puis, la phase de lecture proprement dite a lieu et le courant Ibit de la ligne de bit est comparé à un courant de référence, de façon à déterminer l'état de programmation de la cellule sélectionnée. Deux lignes de références LR1 et LR2, de caractéristiques très similaires à la ligne de bit, sont donc également polarisées pour la lecture tout en étant limitées en tension par l'intermédiaire respectivement d'un transistor de contrôle NMOS N1 et d'un transistor de contrôle NMOS N3. Lors de la phase de lecture, ces deux lignes de référence consomment un courant équivalent respectivement à celui, Ilow, qui est consommé par une cellule mémoire programmée à l'état logique bas, symbolisée par la résistance Reflow placée dans l'état basse impédance et à celui, Ihigh, qui est consommé par une cellule mémoire programmée à l'état logique haut, symbolisée par la résistance Refhigh placée dans l'état haute impédance. Pour lire l'état de la cellule mémoire, on va alors effectuer une comparaison entre le courant consommé par la ligne de bit et un courant de référence. Plus précisément, on va comparer la courant consommé par la ligne de bit à un courant de référence qui est une moyenne des courants consommés par une cellule programmée à l'état logique haut et une cellule programmée à l'état logique bas. Pour cela, dans une première branche, le transistor NMOS N2 a son drain connecté à la résistance Bit. La grille du transistor N2 est connectée à une tension de contrôle Vsacg générée de façon à maintenir un potentiel constant sur la ligne de bit, tenant compte de la contrainte évoquée plus haut. La source du transistor N2 est connectée au drain d'un transistor PMOS P2, dont la source est connectée à une tension d'alimentation Vdd. Un noeud de sortie Out est prévu au niveau du drain du transistor P2 pour fournir le signal de sortie du circuit de lecture. Dans une deuxième branche, le transistor NMOS N1 a son drain connecté à la cellule mémoire de référence Reflow placée dans l'état logique bas. La grille de N1 est connectée à la grille du transistor N2 et sa source est connectée au drain d'un transistor PMOS P1, dont la source est connectée à la tension d'alimentation Vdd. La grille du transistor P1 est connectée d'une part, à son drain et, d'autre part, à la grille du transistor PMOS P2. Dans une troisième branche, le transistor NMOS N3 a son drain connecté d'une part, à la cellule mémoire de référence Refhigh placée dans l'état logique haut et, d'autre part, au drain du transistor N1 de la deuxième branche, plaçant ainsi les deux cellules mémoire de référence Reflow et Refhigh en court-circuit. La grille de N3 est connectée à la grille du transistor N2 et sa source est connecté au drain d'un transistor PMOS P3, dont la source est connectée à la tension d'alimentation Vdd et dont la grille est connectée à la grille du transistor P 1. Un noeud de sortie de référence Outref est prévu au niveau du drain du transistor P3 pour fournir un signal de sortie de référence du circuit de lecture. Un courant de référence Iref est ainsi généré par les deux transistors PMOS P1 et P3, et les deux transistors NMOS N1 et N3, avec Iref = (Ilow + Ihigh)/2. Les deux transistors P1 et P3 forment un miroir de courant avec le transistor P2. Pour simplifier l'explication, on considère maintenant la figure 2, qui est une représentation simplifiée de l'étage de circuit de lecture de la figure 1 avec seulement un seul transistor PMOS P1 et un seul transistor NMOS N1 pour générer le courant de référence Iref. Les transistors Pl et P2 sont donc dans une configuration miroir de courant. La première branche du miroir comprend le transistor de recopie P2; la deuxième branche comprend le transistor de référence P1. Ainsi, le transistor de recopie P2 tend à recopier le courant de référence Iref qui circule dans le transistor de référence P 1. le potentiel au niveau du noeud de sortie Out du circuit de lecture varie alors selon la différence des courants Iref Ibit, permettant de déterminer, par comparaison avec le noeud de référence Outref fournissant un potentiel représentatif d'une cellule dans l'état logique intermédiaire milieu entre l'état logique haut et bas, si la cellule sélectionnée est dans un état de programmation correspondant à l'état logique haut ou bas. Les problèmes d'une telle architecture sont exposés en référence à la figure 3, illustrant la branche de référence de la figure 2, et sont essentiellement liés à la faible tension d'alimentation Vdd utilisée, typiquement de l'ordre de 900 mV. La tension de polarisation Vbitline de la ligne de bit de référence imposée par le transistor N1, doit quant à elle, être suffisamment élevée. En effet, vu les valeurs de résistance à considérer, de l'ordre d'une dizaine de kilo Ohm, une polarisation de la ligne de bit à une tension trop basse induirait une circulation d'un courant trop faible dans la ligne de bit. On choisit donc Vbitline à 300mV environ, ce qui est un bon compromis entre d'une part, la nécessité d'avoir des courants de ligne de bit suffisamment élevés et, d'autre part, la nécessité de préserver l'oxyde mince de la jonction tunnel. De plus, le transistor NMOS N1 fonctionnant en zone saturée, une tension drain-source de saturation Vdssat supérieure à IOOmV doit être maintenue aux bornes du transistor. Il ne reste alors plus que 500 mV pour la tension grille-source Vsg du 5 transistor PMOS de référence Pl. Le transistor PMOS dans le miroir de courant a donc peu de tension Vsg disponible pour sa polarisation. Comme on va le voir, cette limitation prend toute son importance lorsqu'on considère le problème de défaut d'appariement, appelé mismatch selon la terminologie anglo-saxonne, dans les circuits de miroir de courant. Le mismatch est induit par des variations des caractéristiques des transistors inhérentes au procédé de fabrication. En effet, des problèmes de répétabilité dans le procédé de fabrication des transistors, par exemple au niveau de l'implantation des dopants, peuvent faire que des transistors MOS, prévus pour être strictement identiques, présentent néanmoins des caractéristiques qui divergent. Ainsi, le mismatch induit une erreur dans le ratio du miroir de courant, qui est susceptible de fausser le courant de recopie et par conséquent, la variation de potentiel au niveau du noeud de sortie OUT dont dépend la lecture. Le mismatch dans un miroir de courant peut être modélisé par l'équation simplifiée suivante, qui correspond à une condition de polarisation (VsgVt) 20 faible: 2 (Alsd l Isd) * A(Vt)Z 4(W * L) * (Vsg Vt)2 J Isd étant le courant source drain des transistors dans le miroir de courant, Vt, leur tension de seuil, Vsg leur tension source grille et W*L leur taille. La variation sur le courant de saturation débité par le transistor PMOS dépend donc de trois facteurs principaux selon l'équation simplifiée: A(Vt)2, W*L et (Vsg-Vt)2. Le terme A(Vt)2 est un facteur sur lequel on ne peut pas jouer et qui dépend du procédé de fabrication. Il est représentatif de la qualité du procédé dans son aptitude à réaliser des MOS les plus semblables possibles. Pour ce qui est du deuxième terme W*L, on voit que plus la taille des MOS 30 dans le miroir de courant est importante, plus le mismatch sera limité. Par contre, étant donné la contrainte évoquée plus haut dans le système de lecture concernant la faible tension Vsg disponible pour la polarisation du transistor PMOS dans le miroir de courant, le terme (Vsg- Vt)2 aura clairement un impact très négatif sur le mismatch dans le miroir de courant. Ainsi, on a une forte probabilité que la variation sur le courant de saturation débité par le miroir de courant soit telle que la lecture est rendue impossible. En effet, les différences de résistance tunnel à mesurer, qui permettent de fournir l'information logique stockée, étant faibles, le signal disponible à détecter pour la lecture, qui dépend de la différence entre le courant de référence fourni par le miroir de courant et le courant circulant dans la ligne de bit de lecture, est lui aussi relativement faible. Ainsi, si les transistors PMOS induisent un mismatch trop important dans le miroir de courant comme expliqué ci-dessus, le signal disponible pour lire l'information sera inexploitable. On pourrait envisager de compenser l'impact négatif du terme (Vsg-Vt)2 en augmentant la taille W*L des transistors PMOS du miroir de courant et donc leur largeur W, pour atteindre un mismatch acceptable. La capacité de drain des transistors va toutefois augmenter proportionnellement au W du transistor. Or, cette capacité de drain étant directement liée aux noeuds Out et Outref du circuit, ces derniers vont donc être rendus plus capacitifs, ce qui est pénalisant en terme de vitesse de lecture. En effet, les potentiels mettront plus de temps à s'établir au niveau des noeuds Out et Outref en phase de lecture. La présente invention a pour but de remédier aux inconvénients précités, en proposant une nouvelle architecture de circuit de lecture d'une cellule mémoire en circuit intégré, qui permet de diminuer les contraintes sur les transistors MOS critiques du circuit, tout en étant adapté aux tensions d'alimentation basses. Avec cet objectif en vue, l'invention a pour objet un circuit de lecture d'au moins une cellule de mémoire à semi-conducteur raccordée à une ligne de bit, comprenant au moins une première ligne de référence, un premier transistor de contrôle de la ligne de bit, un deuxième transistor de contrôle de la ligne de référence, un circuit miroir de courant comprenant au moins un transistor de référence relié à la ligne de référence par l'intermédiaire du deuxième transistor de contrôle et un transistor de recopie du courant fixé par le transistor de référence relié à la ligne de bit par l'intermédiaire du premier transistor de contrôle, le circuit miroir de courant permettant de comparer, pendant une phase de lecture de la mémoire, le courant de décharge de la ligne de bit et le courant de décharge de la ligne de référence, caractérisé en ce qu'un premier transistor intermédiaire, dont la grille est reliée à un potentiel fixe, est connecté au transistor de recopie en parallèle du premier transistor de contrôle, et en ce qu'un deuxième transistor intermédiaire, dont la grille est reliée au même potentiel fixe, est connecté au transistor de référence en parallèle du deuxième transistor de contrôle en étant intercalé entre la grille et le drain du transistor de référence, des premier et deuxième transistors de polarisation, dont la grille est reliée à un même potentiel de polarisation, étant reliés en série respectivement aux premier et deuxième transistors intermédiaires permettant de superposer un courant de polarisation constant au courant fixé par le transistor de référence. Selon un mode de réalisation, le circuit de lecture comprend une seconde ligne de référence, connectée en court-circuit avec la première ligne de référence, les première et seconde lignes de référence correspondant respectivement à une cellule mémoire placée dans un état logique bas et à une cellule mémoire placée dans un état logique haut. Selon ce mode de réalisation, le circuit comprend un troisième transistor de contrôle de la seconde ligne de référence, le circuit miroir de courant comprenant un second transistor de référence dont la grille est reliée à la grille du premier transistor de référence, le second transistor de référence étant relié à la seconde ligne de référence par l'intermédiaire du troisième transistor de contrôle, un troisième transistor intermédiaire dont la grille est reliée au même dit potentiel fixe étant connecté au second transistor de référence en parallèle du troisième transistor de contrôle, un troisième transistor de polarisation dont la grille est reliée au même dit potentiel de polarisation étant relié en série avec le troisième transistor intermédiaire. De préférence, les transistors de contrôle et les transistors de polarisation sont des transistors MOS d'un premier type de conductivité et en ce que les transistors du circuit miroir de courant et les transistors intermédiaires sont des transistors MOS d'un second type de conductivité, le premier type de conductivité pouvant être de type N et le second type de conductivité pouvant être de type P. Avantageusement, le circuit comprend un noeud de sortie dont le potentiel varie selon la différence entre le courant fixé par le transistor de référence et le courant de décharge de la ligne de bit, permettant de déterminer l'état de programmation de la cellule mémoire, par comparaison avec le potentiel d'un noeud de référence représentatif d'une cellule mémoire dans un état logique de référence, le noeud de sortie étant situé entre le premier transistor intermédiaire et le premier transistor de polarisation, le noeud de référence étant situé entre le deuxième transistor intermédiaire et le deuxième transistor de polarisation ou le troisième transistor intermédiaire et le troisième transistor de polarisation. Avantageusement, le circuit de lecture fonctionne à basse tension d'alimentation, de l'ordre de quelques centaines de millivolt. L'invention concerne également une mémoire en circuit intégré, caractérisée en ce qu'elle comprend au moins un circuit de lecture selon l'invention. De préférence, il s'agit d'une mémoire de type MRAM. L'invention concerne encore un circuit intégré comprenant un circuit de lecture ou une mémoire selon l'invention. D'autres caractéristiques et avantages de la présente invention apparaîtront plus clairement à la lecture de la description suivante donnée à titre d'exemple illustratif et non limitatif et faite en référence aux figures annexées dans lesquelles: - la figure 1 est un schéma illustrant le principe d'un circuit de lecture selon l'art antérieur et a déjà été décrite; - la figure 2 est un schéma simplifié du circuit de la figure 1 et a déjà été décrite; Io - la figure 3 est un schéma illustrant les problèmes liés à la faible tension d'alimentation de l'architecture de l'art antérieur et a déjà été décrite; - la figure 4 est un schéma illustrant le principe d'un circuit de lecture selon une nouvelle architecture proposée par la présente invention, et - la figure 5 est un schéma illustrant la répartition des tensions selon la nouvelle architecture proposée. La figure 4 illustre donc un circuit de lecture selon la présente invention. Les éléments en commun avec l'architecture de l'art antérieur portent les mêmes références et les principes de fonctionnement déjà décrits demeurent valables. Ainsi, en plus de la ligne de bit à laquelle est raccordée la cellule de mémoire Bit, le circuit comprend les deux lignes de référence LR1 et LR2, connectées en court-circuit, comprenant respectivement la cellule mémoire de référence Reflow correspondant à un état logique bas et la cellule mémoire de référence Refhigh correspondant à un état logique haut. Des transistors de contrôle, respectivement N2, NI et N3, sont prévus pour la ligne de bit, la première et la seconde ligne de référence. Les grilles de ces transistors sont toutes reliées au même potentiel de contrôle Vsacg. Le circuit de lecture comprend un circuit miroir de courant dont la partie de référence est composée d'un premier transistor de référence P1, relié par son drain à la première ligne de référence LR1 par l'intermédiaire du transistor N1, et d'un second transistor de référence P3, relié par son drain à la seconde ligne de référence LR2 par l'intermédiaire du transistor N3. Les deux transistors de référence P 1 et P3 ont leur grille reliée ensemble. La partie de recopie du miroir de courant comprend quant à elle un transistor P2 de recopie du courant fixé par la partie de référence du miroir, relié par son drain à la ligne de bit par l'intermédiaire du transistor N2. Les transistors P2, Pl et P3 ont leur source connectée à une tension d'alimentation Vdd du circuit. Le circuit miroir de courant permet ainsi de comparer, pendant une phase de lecture de la mémoire, le courant de décharge Ibit consommé par la ligne de bit et 30 le courant de décharge Iref consommé par les deux lignes de référence. La réussite de cette opération de lecture tient notamment à la qualité de la recopie du courant dans le miroir, laquelle est dégradée par l'incidence du mismatch entre les PMOS du miroir, qui se fait d'autant plus ressentir que l'on travaille à faible tension d'alimentation. En effet, dans ce contexte, comme expliqué plus haut, la faible tension grille-source alors disponible pour polariser les PMOS du miroir de courant a un impact très négatif sur le mismatch du miroir de courant Aussi, selon l'invention, un étage de transistors est intercalé selon une configuration dite folded cascode , entre le circuit miroir de courant et la circuiterie formée par la ligne de bit, les lignes de référence et leurs transistors de contrôle. Plus particulièrement, un premier transistor PMOS intermédiaire P4, dont la grille est reliée à un potentiel fixe Vcascode, est connecté par sa source au drain du transistor de recopie P2 du miroir de courant, en parallèle du transistor de contrôle N2 de la ligne de bit BL. Un deuxième transistor PMOS intermédiaire P5, dont la grille est reliée au même potentiel fixe Vcascode, est connecté au premier transistor de référence Pl du miroir de courant, en parallèle du transistor de contrôle N1 de la première ligne de référence LR1, en étant intercalé entre la grille et le drain du transistor de référence. Plus précisément, la source du transistor P5 est connectée au drain du transistor P 1 et le drain du transistor P5 est connectée à la grille du transistor P 1. Un troisième transistor PMOS intermédiaire P6, dont la grille est reliée au potentiel fixe Vcascode, est connecté par sa source au drain du second transistor de recopie P2 du miroir de courant, en parallèle du transistor de contrôle N3 de la seconde ligne de référence LR2. Le transistor PMOS P4 est relié en série par son drain au drain d'un premier transistor de polarisation NMOS N4, dont la grille est reliée à un potentiel de polarisation constant Vpol et dont la source est reliée à une masse du circuit. Le transistor PMOS P5 est relié en série par son drain au drain d'un deuxième transistor NMOS de polarisation N5, dont la grille est reliée au potentiel de polarisation Vpol et dont la source est reliée à une masse du circuit. Enfin, le transistor PMOS P6 est relié en série par son drain au drain d'un transistor NMOS de polarisation N6, dont la grille est reliée au potentiel de polarisation constant Vpol et dont la source est reliée à une masse du circuit. Les transistors NMOS N4, N5 et N6 sont polarisés avec des tensions grille-source assez grandes, de manière à minimiser les éventuels défauts de mismatch . Les transistors NMOS N4, N5 et N6 permettent de fixer un courant constant Ipol qui sera fourni en plus par le miroir de courant. L'étude du noeud de sortie Out, dont le potentiel varie en fonction de la différence entre le courant fixé par le transistor de référence et le courant de décharge de la ligne de bit, permet alors de déterminer l'état de programmation de la cellule mémoire bit, par comparaison avec le potentiel du noeud de référence Outref représentatif d'une cellule mémoire dans un état logique de référence, correspondant à l'état logique intermédiaire entre l'état haut et l'état bas. Le noeud Out est situé au niveau de la connexion drain-drain entre le premier transistor intermédiaire P4 et le premier transistor de polarisation N4, le noeud de référence étant situé au niveau de la connexion drain-drain entre le troisième transistor intermédiaire P6 et le troisième transistor de polarisation N6. Cette configuration particulière des transistors dans le circuit permet donc de superposer un courant de polarisation constant Ipol, fixé par les transistors NMOS N4, N5 et N6, pour venir augmenter le courant débité par le circuit miroir de courant. Ainsi, on a toujours le courant Ibit consommé par la ligne de bit et le courant Iref consommé par les lignes de référence, cependant, les transistors PMOS du circuit miroir de courant vont fournir en plus le courant Ipol. De cette manière, on garantit que le courant fourni par les PMOS du miroir de courant est plus stable par rapport à la structure de l'art antérieur. En effet, la variation de courant débité par les PMOS du miroir de courant est fonction de la valeur absolue de la résistance du point mémoire, laquelle n'est pas facilement maîtrisée lors du processus de fabrication. Par exemple, si la résistance varie d'une dizaine de kilo Ohms, le courant, avec une tension de polarisation de la ligne de bit prise égale à 300mv, varie d'une dizaine de A. En rajoutant le courant Ipol, par exemple une dizaine de A, au courant débité par les PMOS, la variation sera donc globalement un peu plus faible. Ainsi, dans cette configuration, la polarisation des transistors PMOS critiques du miroir de courant est rendue plus aisée, car elle dépend peu de la valeur absolue de la résistance tunnel magnétique. Egalement, le fait de faire circuler un courant plus élevé égal à Iref+ Ipol dans les branches du miroir de courant permet de diminuer les contraintes sur la tension grille-source Vsg disponible au niveau des PMOS du miroir. En effet, selon l'équation standard du comportement d'un MOS en saturation: Isd = W/L*(Vsg- Vt)2, si le transistor débite un courant plus important, il va travailler à une tension grille-source plus élevée. La caractéristique de l'invention selon laquelle la tension Vsg disponiblepour polariser le PMOS Pl du miroir de courant est augmentée, apparaît plus clairement à la figure 5. Cette dernière illustre la répartition des tensions dans le circuit, en considérant la branche de référence du miroir de courant formée par le transistor Pl avec ses deux charges connectées en parallèle, à savoir la charge à polarisation constante formée par le transistor NMOS N5 et la charge formée par la ligne de référence. Selon l'architecture de l'invention, à comparer avec le schéma de la figure 3, on n'impose plus le fait d'ajouter toutes les tensions, à savoir la tension de polarisation de la ligne de bit de référence Vbitline, la tension de saturation Vdssat du transistor Ni et la tension grille-source du PMOS P1, et d'être limité par la faible tension d'alimentation Vdd, par exemple égale à 900mV, ne laissant alors que peu de tension disponible pour la tension Vsg de Pl. En effet, la connexion entre la grille du transistor PI et son drain est déportée sur l'autre branche en parallèle, constituée des transistors P5 et N5, au niveau du drain du transistor P5. Ce dernier, se trouvant alors intercalé entre la grille et le drain du transistor Pl, permet de décaler vers le bas le point de polarisation en tension de la grille de P1, offrant ainsi l'opportunité d'avoir une tension grille-source Vsg disponible plus importante pour Pl, jusqu'à 0,8V, compte-tenu du fait que le transistor NMOS N5 fonctionnant en zone saturée, une tension drainsource de saturation Vdssat supérieure à 100mV doit être maintenue à ses bornes. La condition de saturation doit également être garantie pour les PMOS P1 etP5. Avantageusement, la tension sur les drains des transistors PMOS formant le miroir de courant est maintenue quasi constante en étant imposée par la source suiveuse des transistors PMOS de l'étage cascode. La structure selon l'invention diminue donc fortement les contraintes au niveau de la polarisation des PMOS du miroir de courant et, plus particulièrement en ce qui concerne la possibilité de maîtriser leur tension grille-source maximale disponible. Cette possibilité permet ainsi une meilleure gestion du mismatch dans le miroir de courant, qui peut être optimisé sans dégrader pour autant les aspects vitesse de lecture et surface occupée par le circuit. De plus, cette solution reste compatible avec l'utilisation de faibles tension d'alimentation, par exemple de l'ordre de 900 mV. C'est pourquoi l'invention trouve une application particulièrement intéressante dans le cadre des mémoires de type MRAM, pour lesquelles de telles tensions d'alimentation deviennent obligatoires à partir des technologie de fabrication 120 nm mises en oeuvre. REVENDICATIONS 1. Circuit de lecture d'au moins une cellule (Bit) de mémoire à semiconducteur raccordée à une ligne de bit (BL), comprenant au moins une première ligne de référence (LR1), un premier transistor de contrôle (N2) de la ligne de bit, un deuxième transistor de contrôle (Nl) de la ligne de référence, un circuit miroir de courant comprenant au moins un transistor de référence (Pl) relié à la ligne de référence par l'intermédiaire du deuxième transistor de contrôle (Ni) et un transistor de recopie (P2) du courant fixé par le transistor de référence (Pl) relié à la ligne de bit par l'intermédiaire du premier transistor de contrôle (N2), le circuit miroir de courant permettant de comparer, pendant une phase de lecture de la mémoire, le courant de décharge (Ibit) de la ligne de bit et le courant de décharge (Iref) de la ligne de référence, caractérisé en ce qu'un premier transistor intermédiaire (P4), dont la grille est reliée à un potentiel fixe (Vcascode), est connecté au transistor de recopie (P2) en parallèle du premier transistor de contrôle (N2), et en ce qu'un deuxième transistor intermédiaire (P5), dont la grille est reliée au même potentiel fixe, est connecté au transistor de référence (P 1) en parallèle du deuxième transistor de contrôle (Ni) en étant intercalé entre la grille et le drain du transistor de référence, des premier et deuxième transistors de polarisation (N4, N5), dont la grille est reliée à un même potentiel de polarisation (Vpol), étant reliés en série respectivement aux premier et deuxième transistors intermédiaires permettant de superposer un courant de polarisation (Ipol) constant au courant fixé par le transistor de référence. 2. Circuit de lecture selon la revendication 1, caractérisé en ce qu'il comprend une seconde ligne de référence (LR2), connectée en court-circuit avec la première ligne de référence (LR1), les première et seconde lignes de référence correspondant respectivement à une cellule mémoire (Reflow) placée dans un état logique bas et à une cellule mémoire (Refhigh) placée dans un état logique haut. 3. Circuit selon la revendication 2, caractérisé en ce qu'il comprend un troisième transistor de contrôle (N3) de la seconde ligne de référence (LR2), le circuit miroir de courant comprenant un second transistor de référence (P3) dont la grille est reliée à la grille du premier transistor de référence (P1), le second transistor de référence (P3) étant relié à la seconde ligne de référence (LR2) par l'intermédiaire du troisième transistor de contrôle (N3), un troisième transistor intermédiaire (P6) dont la grille est reliée au même dit potentiel fixe (Vcascode) étant connecté au second transistor de référence (P3) en parallèle du troisième transistor de contrôle (N3), un troisième transistor de polarisation (N6) dont la grille est reliée au même dit potentiel de polarisation (Vpol) étant relié en série avec le troisième transistor intermédiaire (P6). 4. Circuit selon l'une quelconque des revendications précédentes, caractérisé en ce que les transistors de contrôle et les transistors de polarisation sont des transistors MOS d'un premier type de conductivité et en ce que les transistors du circuit miroir de courant et les transistors intermédiaires sont des transistors MOS d'un second type de conductivité. 5. Circuit selon la revendication 4, caractérisé en ce que le premier type de conductivité est de type N et le second type de conductivité est de type P. 6. Circuit selon l'une quelconque des revendications précédentes, caractérisé en ce qu'il comprend un noeud de sortie (Out) dont le potentiel varie selon la différence entre le courant fixé par le transistor de référence (Ipol+lref) et le courant de décharge de la ligne de bit (Ibit), permettant de déterminer l'état de programmation de la cellule mémoire, par comparaison avec le potentiel d'un noeud de référence (Outref) représentatif d'une cellule mémoire dans un état logique de référence, le noeud de sortie étant situé entre le premier transistor intermédiaire (P4) et le premier transistor de polarisation (N4), le noeud de référence étant situé entre le deuxième transistor intermédiaire (P5) et le deuxième transistor de polarisation (N5) ou le troisième transistor intermédiaire (P6) et le troisième transistor de polarisation (N6). 7. Circuit selon l'une quelconque des revendications précédentes, caractérisé en ce qu'il fonctionne à basse tension d'alimentation (Vdd), de l'ordre de quelques centaines de millivolt. 8. Mémoire en circuit intégré, caractérisée en ce qu'elle comprend au moins 10 un circuit de lecture selon l'une quelconque des revendications précédentes. 9. Mémoire selon la revendication 8, caractérisé en ce qu'il s'agit d'une mémoire de type MRAM. 10. Circuit intégré comprenant un circuit de lecture ou une mémoire selon l'une quelconque des revendications précédentes.