FR 2875950 A1 20060331 FR 0410264 A 20040928 STRUCTURE TOLÉRANTE A LA TENSION POUR DES CELLULES D'ENTRÉE/SORTIE La présente invention concerne des circuits intégrés. Plus spécifiquement, la présente invention est un circuit tampon d'entréesortie (E/S) ayant une tolérance pour des tensions d'entrée qui excèdent le potentiel de l'alimentation électrique. Les avancées dans la technologie des procédés dans la fabrication des circuits intégrés ont mené à des conceptions plus compactes des puces. Typiquement, au fur et à mesure qu'une technologie de procédés met à l'échelle les dimensions physiques d'une puce, les tensions associées de l'alimentation électrique sont de même réduites. Cette réduction est nécessaire pour empêcher un endommagement de dispositifs provenant de signaux excédant des limitations physiques sur les tensions et les champs électriques, et pour réduire la consommation d'énergie globale. Les tendances de mise à l'échelle des alimentations électriques CMOS ont progressé à partir de tensions de fonctionnement de 5 volts, typiquement pour une technologie des procédés de 0,35 pm, à 3,3, 2,4 et même 1,8 volt du fait que la taille des éléments s'est réduite à 90 nm. A l'intérieur du circuit intégré, les tensions de fonctionnement réduites assurent habituellement des bénéfices en termes de puissance, de dissipation thermique et d'autres attributs de performance. Toutefois, le circuit intégré doit nécessairement faire interface avec d'autres circuits et systèmes, fonctionnant souvent avec des signaux à des tensions supérieures. Une tâche du circuit tampon d'entrée-sortie (E/S) est d'assurer cette interface. Comme exemple, il peut être souhaitable de mettre en interface un circuit intégré qui opère à partir d'une alimentation électrique de 2,4 volts avec un système ayant des entrées compatibles avec une logique transistor-transistor (TTL) opérant nominalement à 5 volts. Ainsi, un besoin existe pour un circuit tampon E/S qui peut tolérer des tensions appliquées excédant la tension de l'alimentation électrique du circuit. Aux fins de ce mémoire, des circuits ayant la capacité de fonctionner sur des tensions de signaux qui excèdent le potentiel de l'alimentation électrique seront désignés tolérants à la tension. Non seulement il est souhaitable qu'un circuit tampon tolérant à la tension supporte des tensions élevées sans endommagement, mais également empêche des courants excessifs résultants des signaux appliqués. Ceci est nécessaire pour limiter la consommation d'énergie au sein du système et pour réduire d'autres effets potentiellement néfastes tels qu'une interférence électromagnétique (EMI) qui peut résulter de courants transitoires excessifs. La Fig. 1 montre un diagramme schématique d'une partie d'un circuit tampon E/S tolérant à la tension comme connu dans l'art antérieur. Une partie de circuit E/S 100 comprend un transistor de rappel vers le niveau haut PMOS 102, un portillon 120, des transistors PMOS 104, 106 et 108, un transistor de portillon PMOS 122, un transistor NMOS 110 et un inverseur 130. La partie de circuit E/S 100 est couplée à un premier potentiel d'alimentation électrique Vdd, un second potentiel d'alimentation électrique gnd et une pastille 140. Le transistor de rappel vers le niveau haut PMOS 102 fournit un moyen pour élever la tension de sortie sur la pastille 140 lorsque le circuit fonctionne dans un mode de sortie. La grille du transistor de rappel vers le niveau haut PMOS 102 est commandée par un signal p_dc qui se propage à travers le portillon 120, le portillon 120 étant couplé à la borne de grille du transistor de rappel vers le niveau haut PMOS 102. Lorsque le circuit fonctionne dans un mode d'entrée et que le potentiel appliqué à la pastille 140 excède le premier potentiel d'alimentation électrique Vdd, les transistors PMOS 104 et 106 commencent à conduire, élevant le potentiel sur la borne de grille du transistor de rappel vers le niveau haut PMOS 102 et un potentiel de signal de puits n, respectivement. De plus, le transistor PMOS 108 commence à conduire, élevant le potentiel de la borne de grille du transistor de portillon PMOS 122. Tant le potentiel de signal de puits n que le potentiel de borne de grille du transistor de portillon 122 s'élèveront au-dessus du premier potentiel d'alimentation électrique Vdd, poursuivant le potentiel appliqué à la pastille, polarisant efficacement le transistor de portillon PMOS 122 vers une condition bloquée. Le transistor NMOS 110 fournit un moyen pour rappeler la borne de grille du transistor de portillon PMOS 122 vers le second potentiel d'alimentation électrique gnd. Le transistor NMOS 110 est commandé par l'inverseur 130 qui est couplé à la pastille d'entrée 140. Un désavantage de la configuration de la partie de circuit E/S 100 est l'existence d'un courant parasite ou traversant qui est induit dans l'inverseur 130 lorsqu'un potentiel d'entrée intermédiaire entre le second potentiel d'alimentation électrique gnd et le premier potentiel d'alimentation électrique Vdd est appliqué à la pastille. Ceci pourrait être spécialement gênant si la pastille est placée dans une condition à trois états par le système externe, permettant au potentiel de la pastille de flotter à un niveau non commandé. Les conditions à trois états sont communément employées sur des lignes de signaux et des bus de données en tant que mesure d'économie d'énergie et pour assurer une condition intermédiaire lorsque la ligne ou le bus transitionnent d'une condition d'entrée à une condition de sortie ou vice versa. Il est évident à partir de la FIG. 1 qu'un moyen pour assurer un rappel vers le niveau bas sur la borne de grille du transistor de portillon PMOS 120 sans les limitations imposées par l'inverseur 130 est souhaitable. La FIG. 2 montre un diagramme schématique d'un circuit de rappel de puits 200 comme connu dans l'art intérieur, à partir du brevet US no. 6 573 765 B2 de Bales et al. Le circuit de rappel de puits est couplé à un premier potentiel d'alimentation électrique Vdd et un second potentiel d'alimentation électrique GND. Une attention est dirigée vers le transistor PMOS 226 et le transistor PMOS 228 qui comprennent un circuit de commutation de puits F 227 dans le but de commander le potentiel d'un signal puits F qui est couplé au noeud de sortie 210. Les colonne 5, lignes 9 à 15 du mémoire de 765 établissent que: Pendant la transition entre la désactivation/activation des transistors PMOS 226 et 228, un courant circulera à travers le commutateur de puits F 227. Toutefois, il sera apprécié que les dimensions des transistors 226 et 228 devraient être choisies de telle sorte que des grands courants de transition sont minimisés, mais le n ud de sortie 210 peut toujours être chargé et déchargé suffisamment rapidement pour poursuivre un signal de transition rapide . Les colonne 5, lignes 16 à 26 du mémoire 765 décrivent en outre des conditions qui polarisent le transistor PMOS 240 pour coupler le noeud 207 à la pastille d'entrée, entraînant un courant statique dans le transistor PMOS 206. La Figure 3, du brevet 765 de Bales et al. montre un circuit pilote de sortie 300 pour utilisation conjointement avec le circuit de rappel de puits de la FIG.2. Le pilote de sortie est couplé à un premier potentiel d'alimentation électrique Vdd, à un second potentiel d'alimentation électrique GND et au signal de puits F (FIG. 2). Une attention est dirigée vers un transistor d'équilibrage PMOS 348 qui est employé pour coupler la borne de gâchette en bloc et la borne de grille d'un transistor de rappel vers le niveau haut PMOS 304. Le transistor d'équilibrage PMOS 348 comprend le moyen par lequel la borne de grille du transistor de rappel vers le niveau haut PMOS 304 est élevée au-dessus du potentiel de l'alimentation électrique. La fonction de rappel vers le niveau bas pour le pilote de sortie est accomplie au moyen d'un transistor de rappel vers le niveau bas PMOS 310 et un transistor de rappel vers le niveau bas NMOS 312 qui sont connectés en série pour comprendre une configuration empilée. Les circuits tampons E/S typiques comprennent un transistor de rappel vers le niveau haut PMOS dans le but de commander des signaux de sortie de données élevés logiques. Le transistor PMOS est attractif en tant que dispositif de rappel vers le niveau haut du fait que son comportement de courant-tension conduit à ce que le dispositif présente une faible résistance en série et une excellente commande de courant lorsqu'il est utilisé pour coupler une ligne de signal à un potentiel d'alimentation électrique positif. Un désavantage de ce dispositif est qu'il est maintenu dans la condition bloquée au moyen de l'application d'un potentiel positif, typiquement le potentiel de l'alimentation électrique, à sa borne de grille. Si un potentiel excédant le potentiel de l'alimentation électrique est appliqué au drain du dispositif, il commencera à conduire, formant un trajet de courant du drain à la source. Ceci peut interrompre le niveau du signal appliqué, et, dans le cas extrême, cela induira des variations du potentiel de l'alimentation électrique. Ce qui est nécessaire est une conception de circuit qui permet à des transistors PMOS d'être employés comme dispositifs de rappel vers le niveau haut sans trajet de conduction non souhaitable lorsque le potentiel d'entrée d'un circuit tampon E/S excède le potentiel de l'alimentation électrique. En outre, le circuit devrait être simple afin de conserver un espace précieux sur la puce et devrait avoir des caractéristiques de transition se comportant bien entre ses divers modes de fonctionnement, minimisant les courants traversants, les courants de fuite ou d'autres extrêmes de courant-tension. Les buts consistant à proposer un simple circuit tampon E/S avec une tolérance aux tensions d'entrée excédant le potentiel de l'alimentation électrique et évitant des trajets de conduction parasites ont été satisfaits dans la présente invention. Dans un mode de réalisation donné à titre d'exemple de la présente invention, un seul circuit combine un inverseur/pilote de sortie CMOS, un bloc de polarisation de puits N, un bloc de commande de fonction et un tampon d'entrée pour créer le circuit tampon E/S. Le principe de fonctionnement du circuit est de former un moyen par lequel les potentiels de grille et de borne de gâchette en bloc de plusieurs dispositifs PMOS, en particulier un transistor de rappel vers le niveau haut PMOS, peuvent être élevés au-dessus du potentiel de l'alimentation électrique pour permettre aux dispositifs de rester dans une condition non conductrice, même lorsqu'ils sont soumis à des tensions excédant le potentiel de l'alimentation électrique. L'approche de la présente invention évite la complexité et les limitations de la performance de l'art antérieur au moyen d'un circuit de polarisation de puits n simplifié, dont une particularité est l'application d'un transistor PMOS en tant que dispositif de rappel vers le niveau bas pour commander le potentiel de grille d'un transistor de portillon PMOS dans le bloc de commande. Ceci permet au bloc de polarisation de puits N d'effectuer une transition lisse de la polarisation de puits n lors de l'élévation du potentiel de puits n au- dessus du potentiel d'alimentation en réponse à des tensions d'entrée excédant le potentiel d'alimentation. Dans un mode d'entrée du circuit tampon, le potentiel de grille du dispositif de rappel vers le niveau haut PMOS est élevé au-dessus du premier potentiel de l'alimentation électrique Vdd en couplant la grille au signal d'entrée provenant de la pastille lorsque le signal d'entrée excède un premier potentiel d'alimentation électrique Vdd. Cette approche améliore le temps de réponse du circuit en évitant le besoin de charger complètement le puits n afin de poursuivre le potentiel d'entrée. Le bloc de polarisation de puits n fournit plusieurs trajets pour élever le potentiel de puits n au-dessus de Vdd au moyen de diodes pn parasites dans des dispositifs PMOS couplés au signal d'entrée de pastille. Le circuit est immunisé contre des conditions de courants traversants pendant la charge et la décharge de puits n. A cette fin, l'invention concerne, dans ses significations les plus générales, un procédé d'empêchement de la conduction dans un transistor de rappel vers le niveau haut PMOS dans un tampon d'entrée/sortie ayant un noeud d'entrée et fonctionnant dans un mode d'entrée, lorsque le noeud d'entrée est soumis à une tension excédant une première tension de l'alimentation électrique au tampon, le procédé comprenant les étapes consistant à : fabriquer le transistor de rappel vers le niveau haut PMOS dans un puits n; coupler la borne de grille du transistor de rappel vers le niveau haut PMOS au noeud d'entrée par un second 20 transistor PMOS; élever le potentiel du puits n au moyen d'une conduction à travers une source pn vers une diode à effet Gunn d'au moins un dispositif PMOS de telle sorte que le potentiel de puits n est approximativement égal à la tension du noeud d'entrée; et fournir un moyen de rappel vers le niveau bas à une borne de grille d'un transistor d'attaque de puits couplant la première tension d'alimentation électrique au puits n par un troisième transistor PMOS. De préférence, ledit procédé comprend en outre l'étape consistant à fabriquer le troisième transistor PMOS avec la plus petite tension seuil absolue, IVtpl, de l'un quelconque des dispositifs PMOS dans le tampon d'entrée/sortie. Avantageusement, ledit procédé comprend en outre l'étape consistant à coupler la borne de grille du transistor de rappel vers le niveau haut PMOS à un portillon, le portillon couplant de manière commandable la borne de grille à une ligne de signal. Dans un mode de réalisation, le procédé de fabrication du transistor de rappel vers le niveau haut PMOS dans un puits n comprend la fabrication d'une pluralité de transistors PMOS dans le puits n et la sélection d'au moins l'un de la pluralité en tant que transistor de rappel vers le niveau haut PMOS. L'invention concerne également un appareil ayant un mode d'entrée et couplé entre des premier et second potentiels d'alimentation, l'appareil comprenant: un n ud d'entrée/sortie pour recevoir un signal d'entrée; un transistor de rappel vers le niveau haut PMOS ayant des bornes de grille, de source, de drain et de corps, et fabriqué dans un puits n, la borne de source étant couplée au premier potentiel d'alimentation et la borne de drain étant couplée au noeud d'entrée/sortie; un transistor de rappel vers le niveau bas NMOS ayant des bornes de source et de drain, la borne de source étant couplée au second potentiel d'alimentation et la borne de drain étant couplée au n ud d'entrée/sortie; un transistor de commande de polarisation de grille ayant des bornes de grille, de source et de drain, la borne de source étant couplée au noeud d'entrée, le drain étant couplé à la grille du transistor de rappel vers le niveau haut PMOS, et la borne de grille étant couplée au premier potentiel d'alimentation et configurée pour coupler la grille du transistor de rappel vers le niveau haut PMOS au noeud d'entrée/sortie en réponse au signal d'entrée qui a un potentiel plus grand qu'approximativement le premier potentiel d'alimentation; un portillon ayant un transistor de portillon NMOS et un transistor de portillon PMOS, le transistor de portillon NMOS et le transistor de portillon PMOS ayant chacun des bornes de source et de drain, les bornes de source de chaque transistor de portillon étant couplées l'une à l'autre et à un noeud de circuit avec un potentiel configuré pour être approximativement égal au premier potentiel d'alimentation pendant le mode d'entrée, et les bornes de drain étant couplées l'une à l'autre et à la grille du transistor de rappel vers le niveau haut PMOS et configurées pour coupler la grille du transistor de rappel vers le niveau haut PMOS au premier potentiel d'alimentation en réponse au signal d'entrée qui a un potentiel approximativement égal ou inférieur au premier potentiel d'alimentation; et un circuit de commande de polarisation de puits ayant une borne de puits n couplée au puits n du transistor de rappel vers le niveau haut PMOS et à un transistor d'attaque de puits couplé entre le premier potentiel d'alimentation et la borne de puits n, le transistor d'attaque de puits étant configuré pour coupler la borne de puits n au premier potentiel d'alimentation en réponse au signal d'entrée qui a un potentiel approximativement égal ou inférieur au premier potentiel d'alimentation. De préférence, le circuit de commande de polarisation de puits comprend en outre un transistor de rappel vers le niveau haut de grille couplé entre le noeud d'entrée/sortie et la borne de grille du transistor de portillon PMOS, le transistor de rappel vers le niveau haut de grille étant en outre couplé. Avantageusement, le circuit de commande de polarisation de puits comprend en outre un transistor de rappel vers le niveau bas de grille PMOS couplé entre le second potentiel d'alimentation et la borne de grille du transistor de portillon PMOS, le transistor de rappel vers le niveau bas de grille étant en outre couplé entre le second potentiel d'alimentation et la borne de grille du transistor d'attaque de puits. Dans un mode de réalisation, le transistor de rappel vers le niveau bas de grille PMOS a la plus faible tension seuil absolue, lVtpl, de l'un quelconque des transistors PMOS comprenant l'appareil. Dans un mode de réalisation, le transistor de rappel 20 vers le niveau bas de grille PMOS a une borne de grille couplée au noeud d'entrée/sortie. De préférence, le circuit de commande de polarisation de puits comprend en outre au moins un transistor PMOS ayant une borne de source et une borne de gâchette en bloc, la borne de source étant couplée au noeud d'entrée/sortie, la borne de gâchette en bloc étant couplée à la borne de puits n, et la borne de source et la borne de gâchette en bloc comprenant en outre une source pn vers une diode à effet Gunn de telle sorte que la diode est configurée pour être polarisée dans une conduction avant lorsqu'un potentiel de la borne de source est plus positif qu'un potentiel de la borne de gâchette en bloc. Dans un mode de réalisation spécifique, le transistor d'attaque de puits est un dispositif 5 PMOS ayant une borne de gâchette en bloc; et le circuit de commande de polarisation de puits comprend en outre un transistor de décharge PMOS ayant des bornes de source, de drain, de grille et de gâchette en bloc, la borne de source étant couplée au noeud d'entrée/sortie, la borne de grille étant couplée au premier potentiel d'alimentation électrique et la borne de drain et la borne de gâchette en bloc étant couplées l'une à l'autre et à la borne de gâchette en bloc sur le transistor d'attaque de puits n. L'invention concerne également un tampon d'entrée/sortie (E/S) ayant un mode d'entrée et couplé entre des premières et secondes tensions d'alimentation, le tampon d'entrée/sortie comprenant: un noeud d'entrée/sortie; un puits n; un moyen d'entrée pour recevoir un signal d'entrée provenant du noeud d'entrée; un moyen de rappel vers le niveau haut pour coupler la première tension d'alimentation électrique au noeud 25 d'entrée/sortie; un moyen de rappel vers le niveau bas pour coupler la seconde tension d'alimentation électrique au noeud d'entrée/sortie; un moyen de commande de polarisation de grille pour coupler une borne de commande sur le moyen de rappel vers le niveau haut au noeud d'entrée/sortie en réponse au signal d'entrée ayant une tension plus grande qu'approximativement la première tension d'alimentation; un moyen de couplage de portillon pour coupler la borne de commande du moyen de rappel vers le niveau haut à la première tension d'alimentation en réponse au signal d'entrée ayant une tension approximativement égale ou inférieure à la première tension d'alimentation; et un moyen de commande de polarisation de puits pour coupler le puits n à la première tension d'alimentation en réponse au signal d'entrée ayant une tension approximativement égale ou inférieure à la première tension d'alimentation et pour augmenter le potentiel sur le puits n en réponse au signal d'entrée ayant une tension plus grande qu'approximativement la première tension d'alimentation. L'invention concerne également un tampon d'entrée/sortie (E/S) ayant un mode d'entrée et couplé entre des premier et second potentiels d'alimentation, le tampon d'entrée/sortie comprenant: un noeud d'entrée/sortie; un transistor de rappel vers le niveau haut PMOS ayant des bornes de grille, de source, de drain et de corps, et fabriqué dans un puits n, la borne de source étant couplée au premier potentiel d'alimentation et la borne de drain étant couplée au noeud d'entrée/sortie; un transistor de rappel vers le niveau bas NMOS ayant des bornes de source et de drain, la borne de source étant couplée au second potentiel d'alimentation et la borne de drain étant couplée au noeud d'entrée/sortie; un transistor de commande de polarisation de grille ayant des bornes de grille, de source et drain, la borne de source étant couplée au noeud d'entrée, le drain étant couplé à la grille du transistor de rappel vers le niveau haut PMOS, et la borne de grille étant couplée au premier potentiel d'alimentation et configurée pour coupler la grille du transistor de rappel vers le niveau haut PMOS au noeud d'entrée/sortie en réponse au signal d'entrée ayant un potentiel plus grand qu'approximativement le premier potentiel d'alimentation; un portillon ayant un transistor de portillon NMOS et un transistor de portillon PMOS, le transistor de portillon NMOS et le transistor de portillon PMOS ayant chacun des bornes de source et de drain, les bornes de source de chaque transistor de portillon étant couplées l'une à l'autre et à un noeud de circuit avec un potentiel configuré pour être approximativement égal au premier potentiel d'alimentation pendant le mode d'entrée, et les bornes de drain étant couplées l'une à l'autre et à la grille du transistor de rappel vers le niveau haut PMOS et configurées pour coupler la grille du transistor de rappel vers le niveau haut PMOS au premier potentiel d'alimentation en réponse au signal d'entrée ayant un potentiel approximativement égal ou inférieur au premier potentiel d'alimentation; un circuit de commande de polarisation de puits ayant une borne de puits n couplée au puits n du transistor de rappel vers le niveau haut PMOS et à un transistor d'attaque de puits couplé entre le premier potentiel d'alimentation et la borne de puits n, le transistor d'attaque de puits étant configuré pour coupler la borne de puits n au premier potentiel d'alimentation en réponse au signal d'entrée ayant un potentiel approximativement égal ou inférieur au premier potentiel d'alimentation. De préférence, le circuit de commande de polarisation de puits comprend en outre un transistor de rappel vers le niveau haut de grille couplé entre le noeud d'entrée/sortie et la borne de grille du transistor de portillon PMOS, le transistor de rappel vers le niveau haut de grille étant couplé en outre entre le noeud d'entrée/sortie et la borne de grille du transistor d'attaque de puits et configuré pour coupler les bornes de grille au noeud d'entrée/sortie pendant le mode d'entrée en réponse au signal d'entrée ayant un potentiel plus grand qu'approximativement le premier potentiel d'alimentation. Avantageusement, le circuit de commande de polarisation de puits comprend en outre un transistor de rappel vers le niveau bas de grille PMOS couplé entre le second potentiel d'alimentation et la borne de grille du transistor de portillon PMOS, le transistor de rappel vers le niveau bas de grille étant couplé en outre entre le second potentiel d'alimentation et la borne de grille du transistor d'attaque de puits. Dans un mode de réalisation, le transistor de rappel vers le niveau bas de grille PMOS a la plus faible tension seuil absolue, IVtpi, de l'un quelconque des transistor PMOS comprenant le tampon d'entrée/sortie. Dans un mode de réalisation, le transistor de rappel vers le niveau bas de grille PMOS a une borne de grille couplée au noeud d'entrée/sortie. De préférence, le circuit de commande de polarisation de puits comprend en outre au moins un transistor PMOS ayant une borne de source et une borne de gâchette en bloc, la borne de source étant couplée au noeud d'entrée/sortie, la borne de gâchette en bloc étant couplée à la borne de puits n et la borne de source et la borne de gâchette en bloc comprenant en outre une source pn vers une diode à effet Gunn de telle sorte que la diode est configurée pour être polarisée dans une conduction avant lorsqu'un potentiel de la borne de source est plus positif qu'un potentiel de la borne de gâchette en bloc. Avantageusement, le transistor d'attaque de puits est un dispositif PMOS ayant une borne de gâchette en bloc; et le circuit de commande de polarisation de puits comprend en outre un transistor de décharge PMOS ayant des bornes de source, de drain, de grille et de gâchette en bloc, la borne de source étant couplée au noeud d'entrée/sortie, la borne de grille étant couplée au premier potentiel d'alimentation électrique et la borne de drain et la borne de gâchette en bloc étant couplées l'une à l'autre et à la borne de gâchette en bloc sur le transistor d'attaque de puits n. L'invention concerne également un circuit intégré comprenant un tampon d'entrée/sortie (E/S) ayant un mode d'entrée et couplé entre des premier et second potentiels d'alimentation, le circuit intégré comprenant: un coeur de circuit intégré couplé au tampon d'entrée/sortie; une pastille couplée au tampon d'entrée/sortie; le tampon d'entrée/sortie ayant: un noeud d'entrée/sortie; un transistor de rappel vers le niveau haut PMOS ayant des bornes de grille, de source, de drain et de corps, et fabriqué dans un puits n, la borne de source étant couplée au premier potentiel d'alimentation et la borne de drain étant couplée au noeud d'entrée/sortie; un transistor de rappel vers le niveau bas NMOS ayant des bornes de source et de drain, la borne de source étant couplée au second potentiel d'alimentation et la borne de drain étant couplée au noeud d'entrée/sortie; un transistor de commande de polarisation de grille ayant des bornes de grille, de source et de drain, la borne de source étant couplée au noeud d'entrée, le drain étant couplé à la grille du transistor de rappel vers le niveau haut PMOS, et la borne de grille étant couplée au premier potentiel d'alimentation et configurée pour coupler la grille du transistor de rappel vers le niveau haut PMOS au noeud d'entrée/sortie en réponse au signal d'entrée ayant un potentiel plus grand qu'approximativement le premier potentiel d'alimentation; un portillon ayant un transistor de portillon NMOS et un transistor de portillon PMOS, le transistor de portillon NMOS et le transistor de portillon PMOS ayant chacun des bornes de source et de drain, les bornes de source de chaque transistor de portillon étant couplées l'une à l'autre et à un noeud de circuit avec un potentiel configuré pour être approximativement égal au premier potentiel d'alimentation pendant le mode d'entrée, et les bornes de drain étant couplées l'une à l'autre et à la grille du transistor de rappel vers le niveau haut PMOS et configurées pour coupler la grille du transistor de rappel vers le niveau haut PMOS au premier potentiel d'alimentation en réponse au signal d'entrée ayant un potentiel approximativement égal ou inférieur au premier potentiel d'alimentation; et un circuit de commande de polarisation de puits ayant une borne de puits n couplé au puits n du transistor de rappel vers le niveau haut PMOSet à un transistor d'attaque de puits couplé entre le premier potentiel de l'alimentation et la borne de puits n, le transistor d'attaque de puits étant configuré pour coupler la borne de puits n au premier potentiel d'alimentation en réponse au signal d'entrée ayant un potentiel approximativement égal ou inférieur au premier potentiel d'alimentation. De préférence, le circuit de commande de polarisation de puits comprend en outre un transistor de rappel vers le niveau haut de grille couplé entre le noeud d'entrée/sortie et la borne de grille du transistor de portillon PMOS, le transistor de rappel vers le niveau haut de grille étant couplé en outre entre le noeud d'entrée/sortie et la borne de grille du transistor d'attaque de puits et configuré pour coupler les bornes de grille au noeud d'entrée/sortie pendant le mode d'entrée en réponse au signal d'entrée ayant un potentiel plus grand qu'approximativement le premier potentiel d'alimentation. Avantageusement, le circuit de commande de polarisation de puits comprend en outre un transistor de rappel vers le niveau bas de grille PMOS couplé entre le second potentiel d'alimentation et la borne de grille du transistor de portillon PMOS, le transistor de rappel vers le niveau bas de grille étant couplé en outre entre le second potentiel d'alimentation et la borne de grille du transistor d'attaque de puits. Dans un mode de réalisation, le transistor de rappel vers le niveau bas de grille PMOS a la plus faible tension seuil absolue, lVtpl, de l'un quelconque des transistors PMOS comprenant le tampon d'entrée/sortie. Dans un autre mode de réalisation, le transistor de rappel vers le niveau bas de grille PMOS a une borne de grille couplée au noeud d'entrée/sortie. Avantageusement, le circuit de commande de polarisation de puits comprend en outre au moins un transistor PMOS ayant une borne de source et une borne de gâchette en bloc, la borne de source étant couplée au noeud d'entrée/sortie, la borne de gâchette en bloc étant couplée à la borne de puits n et la borne de source et la borne de gâchette en bloc comprenant en outre une source pn vers une diode à effet Gunn de telle sorte que la diode est configurée pour être polarisée dans une conduction avant lorsqu'un potentiel de la borne de source est plus positif qu'un potentiel de la borne de gâchette en bloc. De préférence, le transistor d'attaque de puits est un dispositif PMOS ayant une borne de gâchette en bloc; et le circuit de commande de polarisation de puits comprend en outre un transistor de décharge PMOS ayant des bornes de source, de drain, de grille et de gâchette en bloc, la borne de source étant couplée au noeud d'entrée/sortie, la borne de grille étant couplée au premier potentiel d'alimentation électrique et la borne de drain et la borne de gâchette en bloc étant couplées l'une à l'autre et à la borne de gâchette en bloc sur le transistor d'attaque de puits n. La FIG.1 est un diagramme schématique d'une partie d'un circuit tampon E/S tolérant à la tension comme connu dans l'art antérieur. La FIG.2 est un diagramme schématique d'un circuit de rappel de puits comme connu dans l'art antérieur. La FIG.3 est un circuit pilote de sortie comme connu dans l'art antérieur pour utilisation conjointement avec le circuit de rappel de puits de la FIG.2. La FIG.4 est un schéma de principe illustrant la fonctionnalité booléenne d'un circuit tampon E/S selon un mode de réalisation exemplaire de la présente invention. La FIG.5 est un diagramme schématique d'un circuit tampon E/S selon un mode de réalisation exemplaire de la présente invention. La FIG.6 est un diagramme schématique d'un inverseur capable de trois états. La FIG.7 est une relation électrique de n uds de circuit sélectionnés comme fonction du signal d'entrée appliqué à une pastille attachée à un circuit tolérant à la tension selon un mode de réalisation donné à titre d'exemple de la présente invention. La FIG.8 montre un schéma de principe d'un circuit intégré utilisant la présente invention. Dans les discussions ci-dessous, il sera apprécié par l'homme du métier que les transistors MOSFET sont typiquement configurés comme des dispositifs symétriques et, en conséquence, l'interchangement des bornes nommées source et drain n'a aucun effet sur le fonctionnement du dispositif. Dans la nomenclature classique, un courant électrique est supposé circuler dans la borne de source d'un transistor PMOS, et hors de la borne de source d'un transistor NMOS. Toutefois, certaines applications rendent la terminologie ambiguë. Un exemple est un portillon qui peut subir une circulation de courant de commande dans les deux directions à travers les dispositifs comprenant le portillon. Pour cette raison, bien que les termes source et drain soient appliqués ci- dessous, il doit être compris qu'ils ne sont entendus comme limitants par rapport à la direction du courant à travers un dispositif. Au lieu de cela, la direction du courant doit être comprise sur la base des potentiels de polarisation appliqués aux bornes du dispositif. Il doit en outre être apprécié par l'homme du métier de la conception des circuits numériques qu'un lexique communément employé s'applique aux valeurs de potentiel électrique et de logique numérique (booléenne). Ainsi, les termes bas logique, zéro logique, potentiel de gâchette en bloc, et zéro volts doivent être compris comme étant équivalents dans le contexte d'un circuit numérique. De manière analogue, les termes haut logique, un logique, potentiel d'alimentation et Vdd peuvent avoir une équivalence similaire. Les descriptions ci-dessous supposent cette équivalence lexicale. En outre, les termes potentiel et tension sont utilisés de manière interchangeable par l'homme du métier et sont supposés être équivalents dans ce mémoire. En référence à la FIG.4, un mode de réalisation donné à titre d'exemple d'un circuit tampon d'entrée/sortie (E/S) 400 est couplé à une pastille 410 qui assure un point de connexion électrique et une interface externe. Le circuit tampon E/S 400 comprend un tampon d'entrée 420, un pilote de sortie et un bloc de commande 430, une broche d'entrée de données de circuit 440, une broche de données de sortie 450 et une broche non d'activation de sortie 460. La pastille 410 est couplée à une entrée du tampon d'entrée 420, qui a une borne de sortie couplée à la broche d'entrée de données de circuit 440. Lorsque le circuit tampon E/S 400 fonctionne en mode d'entrée, un signal OEN, appliqué à la broche non d'activation de sortie 460, est maintenu au haut logique. La broche non d'activation de sortie 460 est couplée au pilote de sortie et au bloc de commande 430. Lorsque le signal OEN est affirmé haut, le pilote de sortie et le bloc de commande 430 sont désactivés et ne tentent pas de commander une valeur de sortie sur la pastille 410. Tout signal présent sur la broche de données de sortie 450 est ignoré et n'a aucun effet. Des signaux externes appliqués à la pastille 410 sont acheminés par le tampon d'entrée 420 vers la broche d'entrée de données de circuit 420, produisant un signal Ci, pour utilisation par des circuits attachés à la broche d'entrée de données de circuit 440. La fonction du tampon d'entrée 420 est de répliquer la valeur logique de signaux d'entrée appliqués à la pastille 410, tout en assurant que la charge électrique placée sur la pastille 410 et les niveaux de tension du signal Ci, soient commandés. Si la pastille 410 est placée dans une condition à trois états dans ce mode, le signal Cin est non défini, à savoir une valeur logique X . Lorsque le circuit tampon E/S 400 fonctionne dans un mode de sortie, le signal OEN est maintenu au bas logique, activant le pilote de sortie et le bloc de commande 430. La broche de données de sortie 450 est couplée à une entrée du pilote de sortie et du bloc de commande 430. Une sortie du pilote de sortie et du bloc de commande 430 est couplée à la pastille 410 et à l'entrée du tampon d'entrée 420. Un signal de données I présenté à la broche de données de sortie 450 se propage à travers le pilote de sortie et le bloc de commande 430 vers la pastille 410. Le signal se propage également à travers le tampon d'entrée 420 vers la broche d'entrée de données 440 et sera disponible en tant que signal C. Les actions combinées du fonctionnement du circuit 10 tampon E/S 400 pour le mode d'entrée et le mode de sortie peuvent être résumées dans la table de vérité suivante: Entrée E/S Sortie OEN i Pastille Cin Bas Bas Bas Bas Bas Haut Haut Haut Haut X Bas Bas Haut X Haut Haut Haut X HIZ X où HIZ indique une condition à trois états sur la 15 pastille d'entrée 410. En référence à la FIG.5, le circuit tampon E/S 400 est couplé à un premier potentiel de l'alimentation électrique Vdd, un second potentiel de l'alimentation électrique gnd, et comprend en outre un bloc de pilote de sortie 520, un bloc de polarisation de puits N 540 et un bloc de commande de fonction 560. La pastille 410 assure une connexion électrique externe sur le circuit tampon E/S 400. Il sera apprécié par l'homme du métier que la pastille 410 peut incorporer des circuits additionnels, par exemple dans le but d'assurer une protection contre une décharge électrostatique (ESD), ou pour multiplexer des trajets de données E/S additionnels pour la pastille de sortie 410 dans le but de minimiser le nombre de broches électriques sur un circuit intégré. Une pluralité de tels circuits est connue de l'homme du métier mais n'est pas incluse de façon à éviter d'obscurcir les éléments pertinents de la présente invention. Le bloc de pilote de sortie 520 comprend en outre un transistor de sortie PMOS PO et un transistor de sortie NMOS NO. Une fonction principale du circuit tampon E/S 400 est d'activer des signaux d'entrée appliqués à la pastille 410 pour excéder le premier potentiel d'alimentation électrique Vdd sans entraîner de conduction appréciable dans le transistor de sortie PMOS P0, que l'on expliquera ci-dessous. Le transistor de sortie PMOS PO a sa borne de source couplée au premier potentiel d'alimentation électrique Vdd, sa borne de drain couplée à la pastille 410, sa borne de grille couplée à une ligne de signal PG et sa borne de gâchette en bloc couplée à un puits n de ligne de signal. Lorsque le circuit tampon E/S 400 fonctionne dans un mode sortie, le transistor de sortie PMOS PO fonctionne comme un dispositif de rappel vers le niveau haut, fournissant un moyen d'élévation du potentiel sur la pastille 410 à approximativement le premier potentiel d'alimentation électrique Vdd lorsque le transistor de sortie PO est polarisé en conduction. Le transistor de sortie NMOS NO a sa borne de drain couplée à la pastille 410, ses bornes de source et de gâchette en bloc couplées ensemble et au second potentiel d'alimentation électrique gnd, et sa borne de grille couplée à une ligne de signal NG. Lorsque le circuit tampon E/S 400 fonctionne dans un mode de sortie, le transistor de sortie NMOS NO fonctionne comme un dispositif de rappel vers le niveau bas, formant un moyen pour réduire le potentiel sur la pastille 410 à approximativement le second potentiel d'alimentation électrique gnd lorsque le transistor de sortie NMOS NO est polarisé en conduction. Le bloc de polarisation de puits N 540 comprend en outre un transistor de polarisation de puits N PMOS PWO, un transistor de rappel vers le niveau haut de polarisation de grille PMOS PW1, un transistor de polarisation PG PMOS PW2, un transistor d'attaque de puits N PMOS PW3, un transistor de rappel vers le niveau bas de polarisation de grille PMOS Pnew, et un transistor de rappel vers le niveau bas de mode de sortie NMOS NW3. Le transistor de polarisation de puits N PMOS PWO a sa borne de source couplée à la pastille 410 et sa borne de grille couplée au premier potentiel d'alimentation électrique Vdd. La borne de drain et la borne de gâchette en bloc du transistor de polarisation de puits N PMOS PW0 sont couplées l'une à l'autre et à la borne de gâchette en bloc et à la borne de drain du transistor d'attaque de puits N PMOS PW3. La borne de drain et la borne de gâchette en bloc du transistor de polarisation de puits N PMOS PWO et la borne de drain et la borne de gâchette en bloc du transistor d'attaque de puits N PMOS PW3 sont couplées au puits n de ligne de signal. La borne de source du transistor d'attaque de puits N PMOS PW3 est couplée au premier potentiel d'alimentation électrique Vdd. La borne de grille du transistor d'attaque de puits N PMOS PW3 est couplée à une ligne de signal Gpb. Le transistor de rappel vers le niveau haut de polarisation de grille PMOS PW1 a sa borne de source couplée à la pastille d'entrée 410, sa borne de drain couplée à la ligne de signal Gpb, sa borne de grille couplée au premier potentiel d'alimentation électrique Vdd et sa borne de gâchette en bloc couplée au puits n de ligne de signal. Le transistor de polarisation PG PMOS PW2 a sa borne de grille couplée au premier potentiel d'alimentation électrique Vdd, sa borne de source couplée à la pastille 410, sa borne de drain couplée à la ligne de signal PG et sa borne de gâchette en bloc couplée au puits n de ligne de signal. Le transistor de rappel vers le niveau bas de polarisation de grille PMOS Pnew a sa borne de grille couplée à la pastille 410, sa borne de source couplée à la ligne de signal Gpb, sa borne de drain couplée au second potentiel d'alimentation électrique gnd, et sa borne de gâchette en bloc couplée au puits n de ligne de signal. Le transistor de rappel vers le niveau bas de mode de sortie NMOS NW3 a sa borne de grille couplée à une ligne de signal OEN, sa borne de drain couplée à la ligne de signal Gpb et sa borne de source et sa borne de gâchette en bloc couplées au second potentiel d'alimentation électrique gnd. Le bloc de commande de fonction 560 comprend en outre un portillon 562, un transistor de commande d'activation PMOS P2, un transistor de commande d'activation NMOS N2, un inverseur PG invlP capable de trois états, un inverseur NG inv1N capable de trois états, et un inverseur OEN 564. Le portillon 562 comprend en outre un transistor de portillon NMOS Npg et un transistor de portillon PMOS Ppg. Le transistor de portillon NMOS Npg a sa borne de grille couplée au premier potentiel d'alimentation électrique Vdd, sa borne de drain couplée à la ligne de signal PG et sa borne de source couplée à une ligne de signal p_dc. Le transistor de portillon PMOS Ppg a sa borne de grille couplée à la ligne de signal Gpb, sa borne de gâchette en bloc couplée au puits n de ligne de signal, sa borne de drain couplée au signal PG et sa borne de source couplée à la ligne de signal p_dc. Le transistor de commande d'activation PMOS P2 a sa borne de source couplée à sa borne de gâchette en bloc et au premier potentiel d'alimentation électrique Vdd. La borne de grille du transistor de commande d'activation PMOS P2 est couplée à la ligne de signal OEN, et la borne de drain du transistor de commande d'activation P2 est couplée à la ligne de signal p_dc. Le transistor de commande d'activation NMOS N2 a sa borne de source et sa borne de gâchette en bloc couplées au second potentiel d'alimentation électrique gnd. La grille du transistor de commande d'activation NMOS N2 est couplée à une ligne de signal OEN et le drain du transistor de commande d'activation NMOS N2 est couplé à la ligne de signal NG. Le signal OEN est en outre couplé à une borne d'entrée de l'inverseur OEN 564 qui effectue une inversion logique du signal d'entrée pour produire un signal de sortie. Une sortie de l'inverseur OEN 564 est couplée à la ligne de signal OEN. L'inverseur PG invlP capable de trois états et l'inverseur NG inv1N capable de trois états ont chacun une entrée de commande couplée à la ligne de signal OEN et à la ligne de signal OEN et sont tous deux configurés de façon à leur permettre d'être déconnectés des alimentations électriques par l'action des signaux OEN et OEN. Une entrée de l'inverseur PG invlP capable de trois états et une entrée de l'inverseur NG inv1N capable de trois états sont chacune couplées à la broche de données de sortie 450 pour recevoir le signal de données i . Une sortie de l'inverseur PG invlP capable de trois états est couplée à la ligne de signal p dc, et une sortie de l'inverseur invl capable de trois états est couplée à la ligne de signal NG. Fonctionnement en mode de sortie Lorsque le circuit tampon E/S 400 est mis en oeuvre dans un mode de sortie, le signal OEN est entraîné vers un bas logique, à savoir vers une valeur approximativement égale au second potentiel d'alimentation électrique gnd. L'inverseur OEN 564 sortira en conséquence un haut logique, approximativement égal au premier potentiel d'alimentation électrique Vdd, sur la ligne de signal OEN. L'application d'un bas logique à la borne de grille du transistor de commande d'activation NMOS N2 au moyen de la ligne de signal OEN amènera le transistor de commande d'activation NMOS N2 à se mettre hors tension. Ceci libère la ligne de signal NG de l'influence du transistor de commande d'activation NMOS N2 et permet à la ligne de signal NG d'être commandée par l'action de l'inverseur NG invlN capable de trois états. De manière analogue, l'application d'un haut logique à la borne de grille du transistor de commande d'activation PMOS P2 au moyen de la ligne de signal OEN entraînera le transistor de commande d'activation PMOS P2 à se mettre hors tension. Lorsque le transistor de commande d'activation PMOS P2 se met hors tension, la ligne de signal PG est libérée de l'influence du transistor de commande d'activation PMOS P2 et permet à la ligne de signal p_dc d'être commandée par l'action de l'inverseur PG invlP capable de trois états. L'application d'un bas logique au moyen du signal OEN à l'inverseur PG invlP capable de trois états et à l'inverseur NG invlN capable de trois états amène l'inverseur PG invlP capable de trois états et l'inverseur NG inv1N capable de trois états à devenir couplés au premier potentiel d'alimentation électrique Vdd et au second potentiel d'alimentation électrique gnd. Dans cette condition, l'inverseur PG invlP capable de trois états et l'inverseur NG inv1N capable de trois états opéreront sur le signal de données i , sortant l'inverse logique du signal de données i . Une attention est à présent dirigée vers la condition de fonctionnement du transistor de polarisation de puits N PMOS PWO, du transistor de rappel vers le niveau haut de polarisation de grille PMOS PW1 et du transistor de polarisation PG PMOS PW2: puisque les bornes de grille de chacun des dispositifs sont connectées au premier potentiel d'alimentation électrique Vdd, et puisque le circuit tampon E/S 400, lorsqu'il est configuré pour le mode de sortie, n'a aucune connexion à un potentiel électrique qui excède le premier potentiel d'alimentation électrique Vdd, le transistor de polarisation de puits N PMOS PWO, le transistor de rappel vers le niveau haut de polarisation de grille PMOS PW1 et le transistor de polarisation PG PMOS PW2 sont polarisés dans une condition mise hors tension. Considérons à présent séparément l'effet de l'application d'un haut logique et d'un bas logique à la broche de données de sortie 450. L'application d'un haut logique à la broche de données de sortie 450 conduit à ce que la ligne de signal p_dc soit maintenue au bas logique par l'inverseur PG invlP capable de trois états. La ligne de signal PG est rappelée vers un bas logique sensiblement au moyen du transistor de portillon NMOS Npg qui est polarisé en conduction par l'application du premier potentiel d'alimentation électrique Vdd à sa borne de grille. Dans la condition sous tension, le transistor de portillon NMOS Npg couple la ligne de signal PG à la ligne de signal p dc, forçant la ligne de signal PG au même potentiel que la ligne de signal p_dc. A son tour, l'application d'un bas logique à la grille du transistor de sortie PMOS PO au moyen de la ligne de signal PG amènera le transistor de sortie PMOS PO à conduire, couplant ainsi le premier potentiel d'alimentation électrique Vdd à la pastille 410, conduisant à une condition haute logique sur la pastille 410. Ainsi, le haut logique appliqué à la broche de données de sortie 450 se propage sur la pastille 410. La considération des parties du circuit tampon E/S 400 non encore analysées illustre que le reste du circuit opère sans conflit avec la sortie souhaité. L'application d'un haut logique à la broche de données de sortie 450 conduit à ce que la ligne de signal NG soit maintenue à un bas logique par l'inverseur NG inv1N capable de trois états. A son tour, l'application d'un bas logique à la grille du transistor de sortie NMOS NO au moyen de la ligne de signal NG amène le transistor de sortie NMOS NO à se mettre hors tension, activant ainsi la pastille de sortie 410 pour être entraînée vers la condition haut logique par le transistor de sortie PMOS P0. Les actions du transistor de sortie PMOS PO et du transistor de sortie NMOS NO en combinaison sont donc cohérentes avec un fonctionnement typique d'un circuit pilote de sortie CMOS inverseur. En portant l'attention sur le transistor de rappel vers le niveau bas de polarisation de grille PMOS Pnew, la borne de grille du transistor de rappel vers le niveau bas de polarisation de grille PMOS Pnew est polarisée à approximativement le premier potentiel d'alimentation électrique Vdd lorsque la pastille de sortie 410 est entraînée vers la condition haut logique, amenant le transistor de rappel vers le niveau bas de polarisation de grille PMOS Pnew à se mettre hors tension. L'application d'un haut logique à la borne de grille du transistor de rappel vers le niveau bas de mode de sortie NMOS NW3 par le signal OENpolarise le transistor de rappel vers le niveau bas de mode de sortie NMOS NW3 en conduction, rappelant le potentiel sur la ligne de signal Gpb à approximativement le second potentiel d'alimentation électrique gnd. En portant à présent l'attention sur le transistor d'attaque de puits N PMOS PW3, on note que puisque la ligne de signal Gpb est à approximativement le second potentiel d'alimentation électrique gnd, le transistor d'attaque de puits N PMOS PW3 est polarisé en conduction, couplant le puits n de ligne de signal au premier potentiel d'alimentation électrique Vdd. L'application d'un bas logique à la broche de données de sortie 450 conduit à ce que la ligne de signal p_dc soit rappelée vers un haut logique par l'inverseur PG invlP capable de trois états. la ligne de signal PG est rappelée vers un haut logique sensiblement au moyen du transistor de portillon PMOS Ppg qui sera montré, ci- dessous, comme étant polarisé en conduction. Dans la condition sous tension, le transistor de portillon PMOS Ppg couple la ligne de signal PG à la ligne de signal p dc, forçant la ligne de signal PG à approximativement le même potentiel que la ligne de signal p_dc. A son tour, l'application d'un haut logique à la grille du transistor de sortie PMOS PO au moyen de la ligne de signal PG amène le transistor de sortie PMOS PO à se mettre hors tension, découplant ainsi le premier potentiel d'alimentation électrique Vdd de la pastille 410. L'application du bas logique à la broche de données de sortie 450 conduit à ce que la ligne de signal NG soit maintenue au haut logique par l'inverseur NG inv1N capable de trois états. A son tour, l'application d'un haut logique à la grille du transistor de sortie NMOS NO au moyen de la ligne de signal NG amène le transistor de sortie NMOS NO à se mettre sous tension, rappelant le potentiel de la pastille de sortie 410 à approximativement le second potentiel d'alimentation électrique gnd. Les actions du transistor de sortie PMOS PO et du transistor de sortie NMOS NO en combinaison sont de nouveau vues comme formant un fonctionnement typique d'un circuit pilote de sortie CMOS inverseur. Une condition des composants de circuits restants est à présent analysée pour démontrer un fonctionnement correct. Puisque la pastille 410 est polarisée à approximativement le second potentiel d'alimentation électrique gnd, la borne de grille du transistor de rappel vers le niveau bas de polarisation de grille PMOS Pnew est également approximativement le second potentiel d'alimentation électrique gnd et le transistor de rappel vers le niveau bas de polarisation de grille Pnew est polarisé en conduction. De plus, puisque le signal OEN est à un haut logique, le transistor de rappel vers le niveau bas de mode de sortie NMOS NW3 est également polarisé en conduction. La polarisation du transistor de rappel vers le niveau bas de polarisation de grille PMOS Pnew et du transistor de rappel vers le niveau bas de mode de sortie NMOS NW3 en conduction conduit à ce que la ligne de signal Gpb soit rappelée vers le second potentiel d'alimentation électrique gnd, amenant à son tour le transistor d'attaque du puits N PMOS PW3 et le transistor de portillon PMOS Ppg à être polarisés en conduction. Le puits n de ligne de signal est ainsi couplé au premier potentiel d'alimentation électrique Vdd par le transistor d'attaque de puits N PMOS PW3, amenant le potentiel sur le puits n de ligne de signal à s'accroître à approximativement le premier potentiel d'alimentation électrique Vdd. La condition sous tension du transistor de portillon PMOS Ppg conduit à un couplage efficace de la ligne de signal p_dc avec la ligne de signal PG, produisant un rappel vers le niveau haut de la ligne de signal PG à approximativement le premier potentiel d'alimentation électrique Vdd. L'homme reconnaîtra que bien que le transistor de portillon NMOS Npg soit également polarisé en conduction, un dispositif NMOS est moins efficace qu'un dispositif PMOS pour le rappel vers le niveau haut d'une ligne de signal. Fonctionnement en mode d'entrée Lorsqu'un tampon E/S 400 doit être mis en oeuvre dans un mode d'entrée, la ligne de signal OEN est entraînée vers un haut logique, à savoir vers une valeur approximativement égale au premier potentiel d'alimentation électrique Vdd. L'inverseur OEN 564 (FIG.5) sortira en conséquence un bas logique, approximativement égal au second potentiel d'alimentation électrique gnd, sur la ligne de signal OEN. L'application d'un haut logique à la borne de grille du transistor de commande d'activation NMOS N2 par la ligne de signal OEN amènera le transistor de commande d'activation N2 à conduire. Ceci rappellera la ligne de signal NG à approximativement le second potentiel d'alimentation électrique gnd. De manière analogue, l'application d'un bas logique à la borne de grille du transistor de commande d'activation PMOS P2 par la ligne de signal OEN amène le transistor de commande d'activation PMOS P2 à conduire. Une fois que le transistor de commande d'activation PMOS P2 conduit, la ligne de signal PG est rappelée à approximativement le premier potentiel d'alimentation électrique Vdd. L'application d'un haut logique au moyen de la ligne de signal OEN et l'application simultanée d'un bas logique au moyen de la ligne de signal OEN à l'inverseur PG invlP capable de trois états et à l'inverseur NG inv1N capable de trois états amène l'inverseur PG invlP capable de trois états et l'inverseur NG inv1N capable de trois états à être déconnectés du premier potentiel d'alimentation électrique Vdd et du second potentiel d'alimentation électrique gnd. Dans cette condition, l'inverseur PG invlP capable de trois états et l'inverseur NG invlN capable de trois états ignoreront les signaux présents sur la broche de données de sortie 450, et leur sorties flotteront. La ligne de signal OEN au bas logique amène le transistor de rappel vers le niveau bas de mode de sortie NMOS NW3 à être dépolarisé et, en conséquence, le transistor de rappel vers le niveau basde mode de sortie NMOS NW3 n'a aucune influence sur le potentiel de la ligne de signal Gpb. Puisque la ligne de signal NG est à approximativement le second potentiel d'alimentation électrique gnd, le transistor de sortie NMOS NO est dépolarisé et n'influencera pas le potentiel sur la pastille 410. De manière similaire, il sera montré ci-dessous, que la ligne de signal PG est maintenue à un potentiel approximativement égal ou supérieur au premier potentiel d'alimentation électrique Vdd, qui assure que le transistor de sortie PMOS PO est dépolarisé. De là, le bloc pilote de sortie 520 n'exerce aucune influence sur la pastille 410 lorsque le circuit tampon E/S 400 est mis en oeuvre dans le mode d'entrée. Une considération est à présent faite des trois conditions d'entrée sur la pastille 410: i. Condition d'entrée au second potentiel d'alimentation électrique gnd; ii. Condition d'entrée au premier potentiel 20 d'alimentation électrique Vdd; et iii. Condition d'entrée à un potentiel excédant le premier potentiel d'alimentation électrique VddÉ i. Condition d'entrée au second potentiel d'alimentation 25 électrique gnd. Considération est tout d'abord faite d'un cas où la condition d'entrée de la pastille est un bas logique, à savoir au second potentiel d'alimentation électrique gnd. Une attention est dirigée vers la condition de fonctionnement du transistor de polarisation de puits N PMOS PWO, du transistor de rappel vers le niveau haut de polarisation de grille PMOS PW1 et du transistor de polarisation PG PMOS PW2. Puisque les bornes de grille de chacun des dispositifs sont connectées au premier potentiel d'alimentation électrique Vdd, et puisque la pastille 410 est au second potentiel d'alimentation électrique gnd, le transistor de polarisation de puits N PMOS PWO, le transistor de rappel vers le niveau haut de polarisation de grille PMOS PW1, et le transistor de polarisation PG PMOS PW2 sont polarisés dans une condition hors tension et n'influencent pas le de de comportement du circuit grille du transistor de polarisation de grille tampon E/S 400. La borne rappel vers le niveau bas PMOS Pnew sera également à approximativement électrique gnd en 410. Ceci polarise le second potentiel d'alimentation raison de son couplage à la pastille le transistor de rappel vers le niveau bas de polarisation de grille PMOS Pnew en conduction, rappelant la ligne de signal Gpb à approximativement le second potentiel d'alimentation électrique gnd. L'homme du métier reconnaîtra que l'utilisation du transistor de rappel vers le niveau bas de polarisation de grille PMOS Pnew pour le rappel vers le niveau bas de la ligne de signal Gpb diffère de la pratique habituelle de l'emploi d'un transistor NMOS en tant que dispositif de rappel vers le niveau bas. S'il est disponible, un dispositif PMOS avec une tension seuil absolue inférieure à la tension seuil absolue des dispositifs PMOS restants dans le circuit tampon E/S 400 est employé pour mettre en uvre le transistor de rappel vers le niveau bas de polarisation de grille PMOS Pnew afin d'améliorer sa commande de courant et d'abaisser sa résistance en série. En général, le dispositif PMOS à la plus faible tension seuil disponible dans la technologie des procédés utilisée pour fabriquer le circuit tampon E/S 400 devrait être employé pour mettre en oeuvre le transistor de rappel vers le niveau bas de polarisation de grille PMOS Pnew. A savoir: I VtPnew I - I Vtp I où VtPnew représente la tension seuil du transistor de rappel vers le niveau bas de polarisation de grille PMOS Pnew et Vtp représente les tensions seuil des autres dispositifs PMOS représentés sur la FIG.5. La notation valeur absolue est employée pour éviter une ambiguïté puisque les dispositifs PMOS sont classiquement représentés comme ayant des tensions seuil inférieures à zéro en valeur. Comme noté ci-dessus, le choix d'un transistor PMOS ayant une caractéristique de tension seuil absolue la plus basse disponible parmi les dispositifs PMOS comprenant le circuit tampon E/S 400 améliore le fonctionnement de ce dispositif. Puisque la ligne de signal Gpb est couplée à la borne de grille du transistor de portillon PMOS Ppg et à la borne de grille du transistor d'attaque de puits N PMOS PW3, le transistor de portillon PMOS Ppg et le transistor d'attaque de puits N PMOS PW3 seront polarisés en conduction. La condition sous tension du transistor d'attaque de puits N PMOS PW3 couple le premier potentiel d'alimentation électrique Vdd au puits n de ligne de signal, établissant ainsi le potentiel de borne de puits n/polarisation du transistor de sortie PMOS P0, du transistor de rappel vers le niveau haut de polarisation de grille PMOS PW1, du transistor de polarisation PG PMOS PW2, du transistor de portillon PMOS Ppg et du transistor de rappel vers le niveau bas de polarisation de grille PMOS Pnew à approximativement le premier potentiel d'alimentation électrique Vdd. Puisque le potentiel de borne de puits n/polarisation du transistor de portillon PMOS Ppg est à approximativement le premier potentiel d'alimentation électrique Vdd, et que la borne de grille du transistor de portillon PMOS Ppg est à approximativement le second potentiel d'alimentation électrique gnd, le transistor de portillon PMOS Ppg est polarisé en conduction. L'homme du métier reconnaîtra que les conditions de polarisation sur le transistor de portillon PMOS Ppg sont favorables pour une action en tant que dispositif de rappel vers le niveau haut, et que dans cette condition de polarisation, le transistor de portillon PMOS Ppg couple efficacement la ligne de signal p de à la ligne de signal PG, conduisant à un rappel vers le niveau haut de la ligne de signal PG à approximativement le premier potentiel d'alimentation électrique Vdd, comme cela a été indiqué ci-dessus. Puisque la borne de source du transistor d'attaque de puits N PMOS PW3 est liée au premier potentiel d'alimentation électrique Vdd, et que la borne de grille du transistor d'attaque de puits N PMOS PW3 est couplée à la ligne de signal Gpb avec un potentiel approximativement égal au second potentiel d'alimentation électrique gnd, le transistor d'attaque de puits N PMOS PW3 sera polarisé en conduction. Ceci couple le puits n de ligne de signal, la borne de gâchette en bloc du transistor de polarisation de puits N PMOS PWO et la borne de gâchette en bloc du transistor d'attaque de puits N PMOS PW3 à approximativement le premier potentiel d'alimentation électrique Vdd. Le signal d'entrée bas logique appliqué à la pastille 410 est couplé au tampon d'entrée 420. La sortie du tampon d'entrée 420 est un bas logique appliqué à la ligne de signal Ci,,, avec un potentiel approximativement égal au second potentiel d'alimentation électrique gnd. Il sera apprécié par l'homme du métier qu'une pluralité de configurations sont possibles pour le tampon d'entrée 420 et que le choix exact n'affecte pas la présente invention. Dans le mode de réalisation donné à titre d'exemple de la présente invention, le tampon d'entrée 420 comprend un premier étage inverseur CMOS couplé en série à un second étage inverseur CMOS. Ainsi, la sortie inversée provenant du premier étage inverseur CMOS est logiquement complétée par le second étage inverseur CMOS de telle sorte que la sortie provenant du tampon d'entrée 420, à savoir la ligne de signal Cin, est le booléen équivalent au signal appliqué à la pastille 410. ii - Condition d'entrée au premier potentiel d'alimentation électrique Vdd Considérons à présent un cas où la condition d'entrée de la pastille 410 est un haut logique égal au premier potentiel d'alimentation électrique Vdd. L'attention est de nouveau dirigée vers la condition de fonctionnement du transistor de polarisation de puits N PMOS PWO, du transistor de rappel vers le niveau haut de polarisation de grille PMOS PW1 et du transistor de polarisation PG PMOS PW2. Puisque les bornes de grille de chacun des dispositifs sont connectées au premier potentiel d'alimentation électrique Vdd, et puisque la pastille 410 est au premier potentiel d'alimentation électrique Vdd, le transistor de polarisation de puits N PMOS PWO, le transistor de rappel vers le niveau haut de polarisation de grille PMOS PW1 et le transistor de polarisation PG PMOS PW2 sont polarisés dans une condition hors tension et n'influencent pas le comportement du circuit tampon E/S 400. La borne de grille du transistor de rappel vers le niveau bas de polarisation de grille PMOS Pnew sera également à approximativement le premier potentiel d'alimentation électrique Vdd en raison de son couplage à la pastille 410. Ceci polarise le transistor de rappel vers le niveau bas de polarisation de grille PMOS Pnew dans une condition hors tension. En conséquence, la ligne de signal Gpb est efficacement flottante. Puisque la ligne de signal Gpb est couplée à la borne de grille du transistor d'attaque de puits N PMOS PW3 et à la borne de grille du transistor de portillon PMOS Ppg, la condition de polarisation de ces dispositifs est indéterminée. Le transistor de portillon NMOS Npg couplera faiblement la ligne de signal p_dc à la ligne de signal PG, polarisant ainsi le transistor de sortie PMOS PO hors tension. Toutefois, puisque tant la borne de source que la borne de drain du transistor de sortie PMOS PO sont à approximativement le potentiel d'alimentation de circuit Vdd dans ce cas, la polarisation de grille du transistor de sortie PMOS PO n'est pas importante et aucun courant n'existera dans le dispositif. En prêtant à présent attention au transistor d'attaque de puits N PMOS PW3, on note que bien que la condition de polarisation de la borne de grille du transistor PW3 soit inconnue, le potentiel du puits n de ligne de signal peut être déterminé par considération des autres transistors. Spécifiquement, la configuration du transistor de rappel vers le niveau haut de polarisation de grille PMOS PW1 et le transistor de sortie PMOS PO requièrent que le potentiel du puits n de ligne de signal soit approximativement égal au potentiel d'alimentation Vdd. Le noeud de source du transistor de polarisation de sortie PO est lié au potentiel d'alimentation Vdd, polarisant la jonction p d'une première diode de jonction pn formée entre la borne de source et la borne de gâchette en bloc du transistor P0. Par suite, la première diode de jonction pn est polarisée vers l'avant à moins que le potentiel sur le puits n de ligne de signal soit approximativement égal ou supérieur au potentiel d'alimentation Vdd. Cette condition de polarisation avant conduit à ce que le potentiel sur le puits n de ligne de signal augmente jusqu'à ce qu'il soit approximativement égal au premier potentiel d'alimentation électrique Vdd. Une condition analogue existe pour le transistor de rappel vers le niveau haut de polarisation de grille PMOS PW1. La borne de source du transistor de rappel vers le niveau haut de polarisation de grille PMOS PW1 est couplée à la pastille 410 qui, à son tour, est entraînée vers un haut logique, polarisant ainsi la jonction p d'une deuxième diode de jonction pn formée entre la borne de source et la borne de gâchette en bloc du transistor PW1. La deuxième diode de jonction pn contribue également à accroître le potentiel du puits n de ligne de signal à approximativement le premier potentiel d'alimentation électrique Vdd. Une troisième diode de jonction pn, formée entre la borne de source et la borne de gâchette en bloc du transistor de polarisation de puits N PMOS PWO couple électriquement la pastille 410 au puits n de ligne de signal lorsque le potentiel de la pastille 410 excède le potentiel du puits n de ligne de signal. En outre, le transistor de polarisation PG PMOS PW2 contribue à établir le potentiel du puits n de ligne de signal de manière analogue. Tant la borne de source que la borne de drain du transistor de polarisation PG PMOS PW2 sont approximativement au premier potentiel d'alimentation électrique Vdd, polarisant ainsi les jonctions p d'une quatrième diode de jonction pn formée entre la borne de source et la borne de gâchette en bloc et une cinquième diode de jonction pn formée entre la borne de drain et la borne de gâchette en bloc du transistor de polarisation PG PMOS PW2. La quatrième diode de jonction pn et la cinquième diode de jonction pn contribueront également à accroître le potentiel du puits n de ligne de signal à approximativement le premier potentiel d'alimentation électrique Vdd. Une sixième diode de jonction pn de borne de source à la borne de gâchette en bloc et une septième diode de jonction pn de la borne de drain à la borne de gâchette en bloc dans le transistor de portillon PMOS Ppg contribueront de manière similaire à polariser le puits n de ligne de signal dans cette condition de fonctionnement. Le signal d'entrée haut logique appliqué à la pastille 410 est couplé au tampon d'entrée 420. La sortie du tampon d'entrée 420 est un haut logique appliqué à la ligne de signal Ci,, avec un potentiel approximativement égal au premier potentiel d'alimentation électrique Vdd. iii. Condition d'entrée à un potentiel excédant le premier potentiel d'alimentation électrique Vdd Considérons enfin un cas où la condition d'entrée de la pastille 410 est un haut logique à un potentiel excédant le premier potentiel d'alimentation électrique 2875950 43 Vdd. Puisque la borne de grille du transistor de polarisation de puits N PMOS PWO est fixée à approximativement le premier potentiel d'alimentation électrique Vdd, comme la borne de source du transistor de polarisation du puits N PMOS PWO augmente en potentiel au-dessus du premier potentiel d'alimentation électrique Vdd, le transistor de polarisation de puits N PMOS PWO est polarisé en conduction. Lorsque le potentiel de borne source du transistor de polarisation de puits N PMOS PWO excède Vdd + IVtpl, où 1Vtpl est la grandeur de la tension seuil pour le transistor de polarisation de puits N PMOS PWO, le transistor de polarisation de puits N PMOS PWO deviendra sensiblement conducteur. Par suite, le potentiel sur la borne de drain et la borne de gâchette en bloc du transistor de polarisation de puits N PMOS PWO et la borne de drain et la borne de gâchette en bloc du transistor de polarisation de puits N PMOS PW3 poursuivra approximativement le potentiel appliqué à la pastille 410. Considérons à présent la condition de polarisation pour le puits n de ligne de signal. Le noeud de drain du transistor de sortie PMOS PO est couplé à la pastille 410 ayant un potentiel excédant le potentiel d'alimentation de circuit Vdd, polarisant à son tour la jonction p de la première diode de jonction pn formée entre la borne de source et la borne de gâchette en bloc du transistor de sortie PMOS P0. Par suite, la première diode de jonction pn est polarisée par l'avant à moins que le potentiel sur le puits n de ligne de signal soit approximativement égal ou supérieur au potentiel appliqué à la pastille 410. Cette condition de polarisation avant conduit à ce que le potentiel sur le puits n de ligne de signal augmente jusqu'à ce qu'il soit approximativement égal au potentiel sur la pastille 410. Une condition analogue existe pour le transistor de rappel vers le niveau haut de polarisation de grille PMOS PW1. La borne de source du transistor de rappel vers le niveau haut de polarisation de grille PMOS PW1 est également couplée à la pastille 410, polarisant ainsi la jonction p de la deuxième diode de jonction pn formée entre la borne de source et la borne de gâchette en bloc du transistor PW1. La deuxième diode de jonction pn contribuera également à augmenter le potentiel sur le puits n de ligne de signal à approximativement le potentiel appliqué à la pastille 410. La borne de drain du transistor de polarisation PG PMOS PW2, étant couplé à la pastille d'entrée 410, polarisera la jonction p de la cinquième diode de jonction pn formée entre la borne de drain et la borne de gâchette en bloc du transistor de polarisation PG PW2, contribuant en outre à accroître le potentiel sur le puits n de ligne de signal à approximativement le potentiel appliqué à la pastille 410. Considérons à présent le transistor de polarisation PG PMOS PW2. La borne de grille du transistor de polarisation PG PMOS PW2 est couplée au premier potentiel d'alimentation électrique Vdd. Le potentiel sur la borne de source du transistor de polarisation PG PMOS PW2, en vertu du fait que la borne de source est couplée à la pastille 410, excède le potentiel de borne de grille du transistor de polarisation PG PMOS PW2. De là, le transistor de polarisation PG PMOS PW2 est polarisé en conduction, élevant ainsi le potentiel sur la ligne de signal PG pour poursuivre approximativement le potentiel sur la pastille 410, et coupler le potentiel de la pastille 410 à la borne de grille du transistor de sortie PMOS P0. Ainsi, tant la borne de grille que la borne de gâchette en bloc du transistor de sortie PMOS PO poursuivront approximativement le potentiel sur la pastille 410, maintenant le transistor de sortie PMOS PO polarisé en condition hors tension. Ceci empêche efficacement une condition non voulue de la pastille 410 au premier potentiel d'alimentation électrique Vdd lorsque l'entrée appliquée à la pastille 410 excède le premier potentiel d'alimentation électrique Vdd, remplissant ainsi un but de la présente invention. Les potentiels sur la borne de grille et la borne de gâchette en bloc du transistor de rappel vers le niveau bas de polarisation de grille PMOS Pnew poursuivront des augmentations en potentiel appliqué à la pastille 410 puisque la borne grille est couplée à la pastille 410 et la borne de gâchette en bloc est couplée au puits n de ligne de signal. En conséquence, le transistor de rappel vers le niveau bas de polarisation de grille PMOS Pnew est polarisé en condition hors tension. Puisque la borne de grille du transistor de rappel vers le niveau haut de polarisation de grille PMOS PW1 est couplée au premier potentiel d'alimentation électrique Vdd, le transistor de rappel vers le niveau haut de polarisation de grille PMOS PW1 est polarisé en conduction lorsque le potentiel sur la borne de source du transistor de rappel vers le niveau haut de polarisation de grille PMOS PW1 excède Vdd. Ceci conduit à ce que le potentiel sur la ligne de signal Gpb augmente de façon à poursuivre approximativement le potentiel sur la pastille 410. Le transistor d'attaque de puits N PMOS PW3 est dépolarisé puisque son potentiel de borne de grille et son potentiel de borne de gâchette en bloc poursuivent approximativement chacun le potentiel appliqué à la pastille 410. Puisque le transistor d'attaque de puits N PMOS PW3 est dépolarisé, un trajet de courant non voulu entre le puits n de ligne de signal et le potentiel d'alimentation de circuit Vdd est exclu. Le transistor de portillon PMOS Ppg est également polarisé dans une condition hors tension, puisque sa borne de gâchette en bloc poursuit le potentiel sur la pastille 410 au moyen du couplage de la borne de gâchette en bloc au puits n de ligne de signal, et puisque la borne de grille du transistor de portillon PMOS Ppg est couplée à la ligne de signal Gpb qui poursuit également le potentiel sur la pastille 410. Puisque le transistor de portillon PMOS Ppg est dépolarisé, il empêche un trajet de courant non voulu entre la ligne de signal PG et la ligne de signal p de dans cette condition de fonctionnement. Le transistor de portillon NMOS Npg est également polarisé dans une condition hors tension puisque le potentiel relatif entre la borne de grille et la borne de source du transistor de portillon NMOS Npg est nul. Le signal d'entrée haut logique appliqué à la pastille 410 est couplé au tampon d'entrée 420. La sortie du tampon d'entrée 420 est un haut logique appliqué à la ligne de signal Cin, avec un potentiel approximativement égal au premier potentiel d'alimentation Vdd. Dans le mode de réalisation donné à titre d'exemple de la présente invention, l'entrée du tampon d'entrée 420 comprend un étage inverseur CMOS. De là, le signal d'entrée est appliqué aux bornes de grille des dispositifs MOSFET n'ayant aucun trajet de courant continu vers les bornes d'alimentation électrique. En conséquence, la présence d'un potentiel sur la pastille 410 excédant le premier potentiel d'alimentation électrique Vdd ne produira aucune conduction non voulue, tant que le potentiel appliqué n'excède pas les limites de rupture maximales associées à la technologie particulière des procédés employée pour fabriquer le circuit tampon E/S 400. En référence à la figure 6, un inverseur capable de trois états 600 est un mode de réalisation donné à titre d'exemple d'un inverseur PG invlP capable de trois états et d'un inverseur NG inv1N capable de trois états montré sur la figure 5. L'inverseur 600 capable de trois états est couplé à un premier potentiel d'alimentation électrique Vdd, un second potentiel d'alimentation électrique gnd, et comprend une borne d'entrée 610, une borne de sortie 620, une première borne de commande 630, une seconde borne de commande 640, un transistor inverseur PMOS 650, un transistor de commande PMOS 660, un transistor de commande NMOS 670 et un transistor inverseur NMOS 680. La borne de source du transistor inverseur PMOS 650 est couplée au premier potentiel d'alimentation électrique Vdd. Le drain du transistor inverseur PMOS 650 est couplé à la source du transistor de commande PMOS 660. La borne de gâchette en bloc du transistor de commande PMOS 660 et la borne de gâchette en bloc du transistor inverseur PMOS 650 sont couplées l'une à l'autre et au premier potentiel d'alimentation électrique Vdd. La borne de grille du transistor de commande PMOS 660 est couplée à la borne de commande 630, et le drain du transistor de commande PMOS 660 est couplé au drain du transistor de commande NMOS 670 et à la borne de sortie 620. La borne de source du transistor de commande NMOS 670 est couplée à la borne de drain du transistor inverseur NMOS 680. La borne de source du transistor inverseur NMOS 680 est couplée à la borne de gâchette en bloc du transistor MNOS 680 et à la seconde borne d'alimentation électrique avec le potentiel gnd. La borne de gâchette en bloc du transistor de commande MNOS 670 est couplée au second potentiel d'alimentation électrique gnd. La borne de grille du transistor inverseur PMOS 650 est couplée à la borne de grille du transistor inverseur MNOS 680 et à la borne d'entrée 610. En fonctionnement actif, le signal OEN appliqué à la première borne de commande est affirmé bas, polarisant le transistor de commande PMOS 630 en conduction. Simultanément, le signal OEN est affirmé haut, polarisant le transistor de commande NMOS 670 en conduction. Le transistor inverseur PMOS 650 et le transistor inverseur MNOS 680 seront à présent capables de fonctionner comme un inverseur CMOS classique, comme cela est connu de l'homme du métier. Le signal d'entrée i , appliqué à la borne d'entrée 610, est logiquement inversé et couplé à la borne de sortie 620 en tant que signal hors de tension. Lorsque le signal OEN est affirmé haut pour induire la condition à trois états, le transistor de commande PMOS 660 est polarisé en une condition hors tension. Simultanément, le signal OEN est affirmé bas, amenant le transistor de commande NMOS 670 à être polarisé dans une condition hors tension. En conséquence, la borne de sortie 620 est placée dans une condition flottante, et tout signal appliqué de manière externe sur la borne de sortie 620 n'aura pas de trajet de courant à travers l'inverseur 600 capable de trois états vers n'importe quelle alimentation électrique. En outre, l'inverseur 600 capable de trois états est non réactif à tout signal d'entrée appliqué à la borne d'entrée 610. En référence à la figure 7, des relations électriques sont données pour des n uds de circuit sélectionnés comme une fonction d'un signal d'entrée appliqué à un circuit donné à titre d'exemple tolérant à la tension de la présente invention. Vdd représente le premier potentiel d'alimentation électrique Vdd et Vmax représente un potentiel maximal au-dessus du premier potentiel d'alimentation électrique Vdd qui peut être appliqué à des dispositifs sans excéder les limites des dispositifs établies par la rupture ou d'autres attributs de procédé/performance. Une ligne de potentiel de pastille 710 illustre un potentiel continuellement croissant appliqué à la pastille 410 (figure 5). Une ligne de potentiel Vdd 720 illustre le premier potentiel d'alimentation électrique Vdd, qui demeure constant à une valeur Vdd. Une ligne de potentiel de puits N 730 illustre le comportement du puits n de ligne de signal (figure 5) en réponse au potentiel de pastille croissant. La ligne de potentiel de puits N est vue comme restant fixe à approximativement Vdd jusqu'à ce que le potentiel de pastille excède Vdd. A ce point, la ligne de potentiel de puits N poursuit approximativement le potentiel de pastille. La ligne de courant Vdd 740, lue sur l'échelle verticale côté droit, illustre le courant nominal fourni par le premier potentiel d'alimentation électrique Vdd de la figure 5 en réponse à la condition d'entrée de pastille changeante. Il est observé qu'il n'y a aucune déviation d'un courant nul nominal; à savoir, aucun courant traversant n'en résulte à tout potentiel de pastille appliqué. En référence à la figure 8, un circuit intégré 800 utilisant la présente invention comprend un coeur de circuit intégré 810 qui est couplé au circuit tampon E/S 400 par une ligne de commande 820 acheminant le signal OEN, une ligne de données de mode d'entrée 830 acheminant un signal Cir et une ligne de données de mode de sortie 840 qui achemine le signal i . Le circuit tampon E/S 400 est couplé à la pastille 410. Le coeur de circuit intégré 810 peut être tout circuit connu utilisant les données numériques. Le circuit intégré 800 est fabriqué par des techniques connues. Dans le mémoire précédent, l'invention a été décrite en référence à des modes de réalisation spécifiques de celle-ci. Il sera évident, toutefois, que divers modifications et changements peuvent y être effectués sans sortir de l'esprit et de la portée plus larges de l'invention comme indiqués dans les revendications annexées. A titre d'exemple, l'homme du métier reconnaîtra qu'il est possible de fabriquer de multiples dispositifs PMOS en un seul puits n de telle sorte que tous les dispositifs PMOS partagent un potentiel de bornes de gâchette en bloc commun. A l'inverse, il est possible de fabriquer de multiples dispositifs PMOS en des puits n séparés et de former un potentiel de bornes de gâchette en bloc commun au moyen d'interconnexions électriques entre les puits n séparés. En outre, l'homme du métier appréciera le fait que de multiples dispositifs MOSFET peuvent être employés pour assurer un moyen de rappel vers le niveau haut ou de rappel vers le niveau bas, et que les multiples dispositifs MOSFET employés de cette manière sont fréquemment représentés avec un seul symbole de MOSFET dans un circuit schématique. Les mémoire et dessins doivent en conséquence être considérés comme illustratifs plutôt que dans un sens restrictif. REVENDICATIONS 1. Procédé d'empêchement d'une conduction dans un transistor de rappel vers le niveau haut PMOS dans un tampon d'entrée/sortie ayant un noeud d'entrée et fonctionnant dans un mode d'entrée, lorsque le noeud d'entrée est soumis à une tension excédant une première tension d'alimentation électrique vers le tampon, le procédé comprenant les étapes consistant à : fabriquer le transistor de rappel vers le niveau haut PMOS dans un puits n; coupler la borne de grille du transistor de rappel vers le niveau haut PMOS au noeud d'entrée par un second transistor PMOS; élever le potentiel du puits n au moyen d'une conduction à travers une source pn vers une diode à effet Gunn d'au moins un dispositif PMOS de telle sorte que le potentiel de puits n est approximativement égal à la tension du noeud d'entrée; et fournir un moyen de rappel vers le niveau bas vers une borne de grille d'un transistor d'attaque de puits couplant la première tension d'alimentation électrique au puits n par un troisième transistor PMOS. 2. Procédé selon la revendication 1, comprenant en outre l'étape consistant à fabriquer le troisième transistor PMOS avec la plus faible tension seuil absolue, IVC, de l'un quelconque des dispositifs PMOS dans le tampon d'entrée/sortie. 3. Procédé selon la revendication 1, comprenant en outre 30 l'étape consistant à coupler la borne de grille du transistor de rappel vers le niveau haut PMOS vers un portillon, le portillon couplant de manière commandable la borne de grille à une ligne de signal. 4. Procédé selon la revendication 1, dans lequel le procédé de fabrication du transistor de rappel vers le niveau haut PMOS dans un puits n comprend les étapes consistant à fabriquer une pluralité de transistors PMOS dans le puits n et à choisir au moins l'un de la pluralité en tant que transistor de rappel vers le niveau haut PMOS. 5. Appareil ayant un mode d'entrée et couplé entre des premiers et seconds potentiels d'alimentation, l'appareil 15 comprenant: un noeud d'entrée/sortie pour recevoir un signal d'entrée; un transistor de rappel vers le niveau haut PMOS ayant des bornes de grille, de source, de drain et de corps, et fabriqué dans un puits n, la borne de source étant couplée au premier potentiel d'alimentation et la borne de drain étant couplée au noeud d'entrée/sortie; un transistor de rappel vers le niveau bas NMOS ayant des bornes de source et de drain, la borne de source étant couplée au second potentiel d'alimentation et la borne de drain étant couplée au noeud d'entrée/sortie; un transistor de commande de polarisation de grille ayant des bornes de grille, de source et de drain, la borne de source étant couplée au noeud d'entrée, le drain étant couplé à la grille du transistor de rappel vers le niveau haut PMOS, et la borne de grille étant couplée au premier potentiel d'alimentation et configurée pour coupler la grille du transistor de rappel vers le niveau haut PMOS au n ud d'entrée/sortie en réponse au signal d'entrée ayant un potentiel plus grand qu'approximativement le premier potentiel d'alimentation; un portillon ayant un transistor de portillon NMOS et un transistor de portillon PMOS, le transistor de portillon NMOS et le transistor de portillon PMOS ayant chacun des bornes de source et de drain, les bornes de source de chaque transistor de portillon étant couplées l'une à l'autre et à un noeud de circuit avec un potentiel configuré pour être approximativement égal au premier potentiel d'alimentation pendant le mode d'entrée, et les bornes de drain étant couplées l'une à l'autre et à la grille du transistor de rappel vers le niveau haut PMOS et configurées pour coupler la grille du transistor de rappel vers le niveau haut PMOS au premier potentiel d'alimentation en réponse au signal d'entrée ayant un potentiel approximativement égal ou inférieur au premier potentiel d'alimentation; et un circuit de commande de polarisation de puits ayant une borne de puits n couplée au puits n du transistor de rappel vers le niveau haut PMOS et à un transistor d'attaque de puits couplé entre le premier potentiel d'alimentation et la borne de puits n, le transistor d'attaque de puits étant configuré pour coupler la borne de puits n au premier potentiel d'alimentation en réponse au signal d'entrée ayant un potentiel approximativement égal ou inférieur au premier potentiel d'alimentation. 6. Appareil selon la revendication 5, dans lequel le circuit de commande de polarisation de puits comprend en outre un transistor de rappel vers le niveau haut de grille couplé entre le noeud d'entrée/sortie et la borne de grille du transistor de portillon PMOS, le transistor de rappel vers le niveau haut de grille étant en outre couplé. 7. Appareil selon la revendication 5, dans lequel le circuit de commande de polarisation de puits comprend en outre un transistor de rappel vers le niveau bas de grille PMOS couplé entre le second potentiel d'alimentation et la borne de grille du transistor de portillon PMOS, le transistor de rappel vers le niveau bas de grille étant en outre couplé entre le second potentiel d'alimentation et la borne de grille du transistor d'attaque de puits. 8. Appareil selon la revendication 7, dans lequel le transistor de rappel vers le niveau bas de grille PMOS a la plus faible tension seuil absolue IVtpl, de l'un quelconque des transistors PMOS comprenant l'appareil. 9. Appareil selon la revendication 7, dans lequel le 25 transistor de rappel vers le niveau bas de grille PMOS a une borne de grille couplée au noeud d'entrée/sortie. 10. Appareil selon la revendication 5, dans lequel le circuit de commande de polarisation de puits comprend en outre au moins un transistor PMOS ayant une borne de source et une borne de gâchette en bloc, la borne de source étant couplée au noeud d'entrée/sortie, la borne de gâchette en bloc étant couplée à la borne de puits n, et la borne de source et la borne de gâchette en bloc comprenant en outre une source pn vers une diode à effet Gunn de telle sorte que la diode est configurée pour être polarisée dans une conduction avant lorsqu'un potentiel de la borne de source est plus positif qu'un potentiel de la borne de gâchette en bloc. 11. Appareil selon la revendication 5, dans lequel: 10 le transistor d'attaque de puits est un dispositif PMOS ayant une borne de gâchette en bloc; le circuit de commande de polarisation de puits comprend en outre un transistor de décharge PMOS ayant des bornes de source, de drain, de grille et de gâchette en bloc, la borne de source étant couplée au noeud d'entrée/sortie, la borne de grille étant couplée au premier potentiel d'alimentation électrique et la borne de drain et la borne de gâchette en bloc étant couplées l'une à l'autre et à la borne de gâchette en bloc sur le transistor d'attaque de puits n. 12. Tampon d'entrée/sortie (E/S) ayant un mode d'entrée et couplé entre des première et seconde tensions d'alimentation, le tampon d'entrée/sortie comprenant: un noeud d'entrée/sortie; un puits n; un moyen d'entrée pour recevoir un signal d'entrée provenant du noeud d'entrée; un moyen de rappel vers le niveau haut pour coupler 30 la première tension d'alimentation électrique au noeud d'entrée/sortie; un moyen de rappel vers le niveau bas pour coupler la seconde tension d'alimentation électrique au noeud d'entrée/sortie; un moyen de commande de polarisation de grille pour coupler une borne de commande sur le moyen de rappel vers le niveau haut au noeud d'entrée/sortie en réponse au signal d'entrée ayant une tension plus grande qu'approximativement la première tension d'alimentation; un moyen de couplage de portillon destiné à coupler la borne de commande du moyen de rappel vers le niveau haut à la première tension d'alimentation en réponse au signal d'entrée ayant une tension approximativement égale ou inférieure à la première tension d'alimentation; et un moyen de commande de polarisation de puits pour coupler le puits n à la première tension d'alimentation en réponse au signal d'entrée ayant une tension approximativement égale ou inférieure à la première tension d'alimentation et pour accroître le potentiel sur le puits n en réponse au signal d'entrée ayant une tension plus grande qu'approximativement la première tension d'alimentation. 13. Tampon d'entrée/sortie (E/S) ayant un mode d'entrée et couplé entre des premier et second potentiels d'alimentation, le tampon d'entrée/sortie comprenant: un noeud d'entrée/sortie; un transistor de rappel vers le niveau haut PMOS ayant des bornes de grille, de source, de drain et de corps, et fabriqué dans un puits n, la borne de source étant couplée au premier potentiel d'alimentation et la borne de drain étant couplée au noeud d'entrée/sortie; un transistor de rappel vers le niveau bas NMOS ayant des bornes de source et de drain, la borne de source étant couplée au second potentiel d'alimentation et la borne de drain étant couplée au noeud d'entrée/sortie; un transistor de commande de polarisation de grille ayant des bornes de grille, de source et de drain, la borne de source étant couplée au noeud d'entrée, le drain étant couplé à la grille du transistor de rappel vers le niveau haut PMOS, et la borne de grille étant couplée au premier potentiel d'alimentation et configurée pour coupler la grille du transistor de rappel vers le niveau haut PMOS au noeud d'entrée/sortie en réponse au signal potentiel plus grand le premier potentiel de portillon NMOS le transistor de portillon NMOS et le transistor de portillon PMOS ayant chacun des bornes de source et de drain, les bornes de source de chaque transistor de portillon étant couplées l'une à l'autre et à un noeud de circuit avec un potentiel considéré pour être approximativement égal au premier potentiel d'alimentation pendant le mode d'entrée, et les bornes de drain étant couplées l'une à l'autre et à la grille du transistor de rappel vers le niveau haut PMOS et configurées pour coupler la grille du transistor de rappel vers le niveau haut PMOS au premier potentiel d'alimentation en réponse au signal d'entrée ayant un potentiel approximativement égal ou inférieur au premier potentiel d'alimentation; et d'entrée ayant un qu'approximativement d'alimentation; un portillon ayant un transistor et un transistor de portillon PMOS, un circuit de commande de polarisation de puits ayant une borne de puits n couplée au puits n du transistor de rappel vers le niveau haut PMOS et à un transistor d'attaque de puits couplé entre le premier potentiel d'alimentation et la borne de puits n, le transistor d'attaque de puits étant configuré pour coupler la borne de puits n au premier potentiel d'alimentation en réponse au signal d'entrée ayant un potentiel approximativement égal ou inférieur au premier potentiel d'alimentation. 14. Tampon d'entrée/sortie selon la revendication 13, dans lequel le circuit de polarisation de puits comprend en outre un transistor de rappel vers le niveau haut de grille couplé entre le noeud d'entrée/sortie et la borne de grille du transistor de portillon PMOS, le transistor de rappel vers le niveau haut de grille étant couplé en outre entre le noeud d'entrée/sortie et la borne de grille du transistor d'attaque de puits et configuré pour coupler les bornes de grille au noeud d'entrée/sortie pendant le mode d'entrée en réponse au signal d'entrée ayant un potentiel plus grand qu'approximativement le premier potentiel d'alimentation. 15. Tampon d'entrée/sortie selon la revendication 13, dans lequel le circuit de commande de polarisation de puits comprend en outre un transistor de rappel vers le niveau bas de grille PMOS couplé contre le second potentiel d'alimentation et la borne de grille du transistor de portillon PMOS, le transistor de rappel vers le niveau bas de grille étant en outre couplé entre le second potentiel d'alimentation et la borne de grille du transistor d'attaque de puits. 16. Tampon d'entrée/sortie selon la revendication 15, dans lequel le transistor de rappel vers le niveau bas de grille PMOS a la plus faible tension seuil absolue 1Vtpi, de l'un quelconque des transistors PMOS comprenant le tampon d'entrée/sortie. 17. Tampon d'entrée/sortie selon la revendication 15, dans lequel le transistor de rappel vers le niveau bas de grille PMOS a une borne de grille couplée au noeud d'entrée/sortie. 18. Tampon d'entrée/sortie selon la revendication 13, dans lequel le circuit de commande de polarisation de puits comprend en outre au moins un transistor PMOS ayant une borne de source et une borne de gâchette en bloc, la borne de source étant couplée au noeud d'entrée/sortie, la borne de gâchette en bloc étant couplée à la borne de puits n et la borne de source et la borne de gâchette en bloc comprenant en outre une source pn vers une diode à effet Gunn de telle sorte que la diode est configurée pour être polarisée dans une conduction avant lorsqu'un potentiel de la borne de source est plus positif qu'un potentiel de la borne de gâchette en bloc. 19. Tampon d'entrée/sortie selon la revendication 13, dans lequel: le transistor d'attaque de puits est un dispositif PMOS ayant une borne de gâchette en bloc; et le circuit de commande de polarisation de puits comprend en outre un transistor de décharge PMOS ayant des bornes de source, de drain, de grille et de gâchette en bloc, la borne de source étant couplée au noeud d'entrée/sortie, la borne de grille étant couplée au premier potentiel d'alimentation électrique et la borne de drain et la borne de gâchette en bloc étant couplées l'une à l'autre et à la borne de gâchette en bloc sur le transistor d'attaque de puits n. 20. Circuit intégré comprenant un tampon d'entrée/sortie (E/S) ayant un mode d'entrée et couplé entre des premier et second potentiels d'alimentation, le circuit intégré comprenant: un coeur de circuit intégré couplé au tampon d'entrée/sortie; une pastille couplée au tampon d'entrée/sortie; le tampon d'entrée/sortie ayant: un noeud d'entrée/sortie; un transistor de rappel vers le niveau haut PMOS ayant des bornes de grille, de source, de drain et de corps, et fabriqué dans un puits n, la borne de source étant couplée au premier potentiel d'alimentation et la borne de drain étant couplée au noeud d'entrée/sortie; un transistor de rappel vers le niveau bas NMOS ayant des bornes de source et de drain, la borne de source étant couplée au second potentiel d'alimentation et la borne de drain étant couplée au noeud d'entrée/sortie; un transistor de commande de polarisation de grille ayant des bornes de grille, de source et de drain, la borne de source étant couplée au noeud d'entrée, le drain étant couplé à la grille du transistor de rappel vers le niveau haut PMOS, et la borne de grille étant couplée au premier potentiel d'alimentation et configurée pour coupler la grille du transistor de rappel vers le niveau haut PMOS au noeud d'entrée/sortie en réponse au signal d'entrée ayant un potentiel plus grand qu'approximativement le premier potentiel d'alimentation; un portillon ayant un transistor de portillon NMOS et un transistor de portillon PMOS, le transistor de portillon NMOS et le transistor de portillon PMOS ayant chacun des bornes de source et de drain, les bornes de source de chaque transistor de portillon étant couplées l'une à l'autre et à un n ud de circuit avec un potentiel configuré pour être approximativement égal au premier potentiel d'alimentation pendant le mode d'entrée, et les bornes de drain étant couplées l'une à l'autre et à la grille du transistor de rappel vers le niveau haut PMOS et configurées pour coupler la grille du transistor de rappel vers le niveau haut PMOS au premier potentiel d'alimentation en réponse au signal d'entrée ayant un potentiel approximativement égal ou inférieur au premier potentiel d'alimentation; et un circuit de commande de polarisation de puits ayant une borne de puits n couplé au puits n du transistor de rappel vers le niveau haut PMOS et à un transistor d'attaque de puits couplé entre le premier potentiel de l'alimentation et la borne de puits n, le transistor d'attaque de puits étant configuré pour coupler la borne de puits n au premier potentiel d'alimentation en réponse au signal d'entrée ayant un potentiel approximativement égal ou inférieur au premier potentiel d'alimentation. 21. Circuit intégré selon la revendication 20, dans lequel le circuit de commandes de polarisation de puits comprend en outre un transistor de rappel vers le niveau haut de grille couplé entre le noeud d'entrée/sortie et la borne de grille du transistor de portillon PMOS, le transistor de rappel vers le niveau haut de grille étant couplé en outre entre le noeud d'entrée/sortie et la borne de grille du transistor d'attaque de puits et configuré pour coupler les bornes de grille au noeud d'entrée/sortie pendant le mode d'entrée en réponse au signal d'entrée ayant un potentiel plus grand qu'approximativement le premier potentiel d'alimentation. 22. Circuit intégré selon la revendication 20, dans lequel le circuit de commande de polarisation de puits comprend en outre un transistor de rappel vers le niveau bas de grille PMOS couplé entre le second potentiel d'alimentation et la borne de grille du transistor de portillon PMOS, le transistor de rappel vers le niveau bas de grille étant couplé en outre entre le second potentiel d'alimentation et la borne de grille du transistor d'attaque de puits. 23. Circuit intégré selon la revendication 22, dans lequel le transistor de rappel vers le niveau bas de grille PMOS a la plus faible tension seuil absolue, IVtpJ, de l'un quelconque des transistors PMOS comprenant le tampon d'entrée/sortie. 24. Circuit intégré selon la revendication 22, dans lequel le transistor de rappel vers le niveau bas de grille PMOS a une borne de grille couplée au noeud d'entrée/sortie. 25. Circuit intégré selon la revendication 20, dans lequel le circuit de commande de polarisation de puits comprend en outre au moins un transistor PMOS ayant une borne de source et une borne de gâchette en bloc, la borne de source étant couplée au noeud d'entrée/sortie, la borne de gâchette en bloc étant couplée à la borne de puits n et la borne de source et la borne de gâchette en bloc comprenant en outre une source pn vers une diode à effet Gunn de telle sorte que la diode est configurée pour être polarisée dans une conduction avant lorsqu'un potentiel de la borne de source est plus positif qu'un potentiel de la borne de gâchette en bloc. 26. Circuit intégré selon la revendication 20, dans 20 lequel: le transistor d'attaque de puits est un dispositif PMOS ayant une borne de gâchette en bloc; et le circuit de commande de polarisation de puits comprend en outre un transistor de décharge PMOS ayant des bornes de source, de drain, de grille et de gâchette en bloc, la borne de source étant couplée au noeud d'entrée/sortie, la borne de grille étant couplée au premier potentiel d'alimentation électrique et la borne de drain et la borne de gâchette en bloc étant couplées l'une à l'autre et à la borne de gâchette en bloc sur le transistor d'attaque de puits n.