FR 2876490 A1 20060414 FR 0410679 A 20041011 CELLULE SRAM PROTEGEE CONTRE LES ALEAS L'invention concerne une cellule de mémoire de type SRAM dans laquelle l'information existe sous forme de deux niveaux logiques complémentaires se confirmant l'un l'autre. Plus précisément, l'invention concerne une cellule de mémoire de type SRAM susceptible de mémoriser une information sous la forme de deux niveaux logiques complémentaires, la cellule comprenant deux moyens de stockage ayant un comportement électrique identique et aptes chacun à mémoriser les deux niveaux logiques complémentaires, les deux moyens de stockage étant reliés électriquement entre eux de sorte que, lorsqu'un niveau logique est modifié par un aléa dans l'un des moyens de stockage, l'autre des moyens de stockage soit susceptible de restaurer une valeur initiale du niveau logique modifié. Une cellule mémoire SRAM simple comprend un circuit bistable comprenant deux points de mémorisation A, B et deux transistors d'accès de type approprié, chacun reliant un point de mémorisation de la cellule à une ligne de mots associée. Le circuit bistable forme un moyen de stockage dans lequel les points de mémorisation A, B mémorisent des niveaux logiques complémentaires. Un circuit bistable, également connu sous le nom anglo-saxon "latch", comprend de manière connue deux inverseurs connectés tête-bêche entre les points de mémorisation A, B. Chaque inverseur est réalisé de manière connue par deux transistors connectés en série entre une borne d'alimentation de l'inverseur et une masse du circuit, le drain commun des transistors formant la sortie de l'inverseur et la grille commune des inverseurs formant l'entrée de l'inverseur. Une cellule mémoire simple comprend ainsi six transistors. Ref:101330 FR 2 De telles cellules mémoires simples sont très sensibles aux aléas logiques, c'est-à-dire à la perte d'information due, au niveau d'un point de mémorisation où l'un des deux niveaux logiques est stocké, à un apport d'énergie venant de l'extérieur. Les aléas logiques peuvent avoir des origines différentes. Un aléa logique est par exemple induit par l'impact d'une particule énergétique, par exemple un ion lourd, en un point de mémorisation du circuit. Un tel aléa est connu sous l'expression anglo-saxonne "Single Event Upset" (ou SEU). Ce type d'aléa était précédemment rencontré dans le cadre des applications spatiales où le rayonnement ionisant est un paramètre important pour le fonctionnement des circuits intégrés. Dans le cadre des applications civiles ou terrestres, l'influence des rayonnements ionisants était, jusqu'à présent, négligée. Ce n'est plus le cas pour les circuits intégrés dont les composants ont des dimensions inférieures à 0, 25 m car ces circuits sont de plus en plus sensibles au fur et à mesure que leurs dimensions décroissent. Un aléa logique peut également être induit par un couplage capacitif ponctuel entre deux couches d'un même circuit intégré. On parle souvent dans ce cas de "glitchs" ou de "Single Event Transient" (ou SET). L'impact d'une particule énergétique ou le couplage capacitif de deux couches entraîne un apport de charge au niveau du circuit qui se traduit en général par un pic de tension, sur un signal digital ou analogique, en un point d'un circuit (point d'impact dans le cas d'un SEU, point de couplage dans le cas d'un glitch, etc.). La variation de tension est en général de très courte durée, typiquement de l'ordre de quelques picosecondes à quelques centaines de picosecondes. La variation de tension peut par contre être d'amplitude très importante dans une cellule SRAM. Le point de Ref:101330 FR 3 mémorisation de la cellule SRAM se comporte en effet comme une capacité que viennent charger les paires d'électrons / trous créées lors de l'impact de la particule énergétique ou du couplage capacitif de deux couches. Si l'on note C la valeur de la capacité et AQ la variation de charge de la capacité résultant de l'apport de charges externes, il s'ensuit une variation de tension AV aux bornes de la capacité telle que OV = AQ/C. Les technologies actuelles permettent de réaliser des circuits dont les dimensions sont de plus en plus petites. La capacité C des points de mémorisation peut alors atteindre des valeurs très faibles, de sorte que, même pour une faible quantité de charges AQ, la variation de tension AV peut atteindre un niveau tel que le niveau logique qui est stocké dans le point de mémorisation bascule, entraînant avec lui le basculement du niveau logique complémentaire. Comme les niveaux logiques complémentaires se confirment l'un l'autre, la cellule mémoire se trouve dans un état stable différent de l'état initial. Pour remédier à cet inconvénient les documents Dl (US 6,147,899) et D2 (US 5,570,313) proposent de réaliser une cellule mémoire double, comprenant deux circuits bistables connectés tête-bêche entre les entrées A, B de la cellule mémoire. L'information est alors mémorisée dans la cellule sous la forme de deux niveaux logiques, et de plus chaque niveau logique est mémorisé en deux points de mémorisation différents de la cellule mémoire, plus précisément à l'entrée de l'un des circuits bistables et à la sortie de l'autre des circuits bistables. Ainsi, dans l'hypothèse d'un apport de charges externes sur l'un des quatre points mémorisant l'un des niveaux 35 logiques entraînant le basculement du dit point, les Ref:101330 FR 4 trois autres points, non perturbés par l'apport de charges, restent inchangés et viennent de plus restaurer la valeur initiale du point perturbé. La mémoire retrouve ainsi naturellement son état antérieur à la perturbation. Un inconvénient de la cellule mémoire du document Dl est le fait qu'elle présente des sensibilités électriques différentes, et donc des comportements différents, selon le point de mémorisation qui subit un apport de charges externes et selon le niveau logique mémorisé dans le point qui subit l'apport de charges. Ainsi, une même quantité de charges externes apportées sur la cellule mémoire pourra entraîner ou non le basculement de la cellule, selon la valeur logique 0 ou 1 initialement mémorisée dans la cellule et selon le lieu où sont apportées les charges externes. Ce problème est résolu dans D2 dont la cellule est électriquement symétrique et présente en conséquence des sensibilités électriques identiques. Pour cela, la cellule de D2 comprend quatre inverseurs (formés chacun d'un transistor MPi et d'un transistor MNi, pour i variant entre 1 et 4) ayant chacun deux entrées et une sortie et connectés de sorte que les entrées de chaque inverseur soient connectées à des points différents N1, N2, N3 et N4 de la cellule. Les quatre inverseurs forment ainsi en quelque sorte deux circuits bistables imbriqués. Si la cellule de D2 a l'avantage d'avoir des sensibilités électriques identiques, elle a par contre l'inconvénient d'avoir des liaisons entre un noeud de la cellule et une grille d'un transistor de la cellule, particulièrement nombreuses (douze liaisons, pour connecter deux entrée et une sortie de quatre inverseurs), longues et imbriquées du fait de la structure en forme d'anneau de la cellule de D2. La cellule est ainsi difficile à réaliser, car la réalisation de liaisons imbriquées suppose notamment la réalisation de deux niveaux de connexion M1, M2. Ref:101330 FR 5 L'invention a pour but principal de proposer une nouvelle cellule de mémorisation, électriquement symétrique et dont l'intégration est plus simple et plus compact que dans le cas de la cellule de D2. Cet objectif est atteint avec une cellule mémoire selon l'invention, dans laquelle les deux moyens de stockage sont indépendants l'un de l'autre et dans laquelle des circuits de liaison relient électriquement les moyens de stockage entre eux. Ainsi, les deux moyens de stockage étant indépendants l'un de l'autre et non plus imbriqués l'un dans l'autre comme dans D2, la cellule selon l'invention devient plus simple à réaliser comme on le verra mieux par la suite. De plus, les moyens de stockage étant identiques d'un point de vue électrique, la cellule selon l'invention a une sensibilité électrique identique aux aléas logiques, quelle que soit la valeur logique mémorisée dans la mémoire et quel que soit le point de la mémoire perturbé par l'aléa. Le comportement électrique identique des deux moyens de stockage est obtenu par exemple en utilisant des moyens de stockage qui sont deux circuits bistables, réalisés à partir de composants électroniques identiques assemblés selon un schéma identique ou équivalent d'un point de vue électrique. L'invention sera mieux comprise et d'autres caractéristiques et avantages apparaîtront à la lecture de la description qui va suivre, d'un exemple de réalisation d'une cellule mémoire selon l'invention. La description est à lire en relation aux dessins annexés dans lesquels: Ref:101330 FR 6 É la figure 1 est un schéma électronique d'une cellule mémoire selon l'invention, et É les figures 2 et 3 sont respectivement une vue en perspective et une vue de dessus d'un exemple d'implémentation d'une cellule de mémorisation selon la figure 1. La figure 1 présente un exemple de réalisation d'une mémoire SRAM selon l'invention, qui comprend donc deux latchs L1, L2 (ou circuits bistables) quasi-identiques d'un point de vue physique, ayant des comportements électriques parfaitement identiques, et étant aptes à communiquer entre eux. Le premier latch L1 comprend deux points de mémorisation Al, B1, et six transistors T11, T12, T13, T14, T15 et T16. Les transistors T11, T12, T13 sont connectés en série: un potentiel d'alimentation VDD est appliqué sur la source de T11 de type P, la source et le drain du transistor T12 de type P sont connectés respectivement au drain de T11 et au drain du transistor T13 de type N dont la source est connectée à une masse du circuit. La grille commune des transistors T11, T13 est connectée au point B1. De manière symétrique, les transistors T14, T15, T16 sont connectés en série: le potentiel VDD est appliqué sur la source de T14 de type P, la source et le drain du transistor T15 de type P sont connectés respectivement au drain de T14 et au drain du transistor T16 de type N dont la source est connectée à la masse. La grille commune des transistors T14, T16 est connectée au point Al. Les transistors T11, T13 d'une part, et T14, T16 d'autre part forment respectivement le premier inverseur et le deuxième inverseur du latch L1, les deux inverseurs étant Ref:101330 FR 7 connectés tête-bêche entre les points Al et B1 qui mémorisent chacun un niveau logique différent. Le deuxième latch L2 est similaire au premier; il est constitué des transistors T21, T22, T23, T24, T25, T26. Les transistors T22, T23 d'une part, et T25, T26 d'autre part, forment respectivement un premier inverseur et un deuxième inverseur du deuxième latch L2, connectés tête-bêche entre deux points d'accès A2, B2 du latch L2. Par ailleurs, la grille du transistor T12 est connectée au point A2, la grille du transistor T15 est connectée au point B2, la grille du transistor T21 est connectée au point Al et la grille du transistor T24 est connectée au point B1. Ainsi, les deux latchs L1, L2 sont interconnectés de sorte que si un point de mémorisation Al, A2, B1 ou B2 de l'un des latchs Li, L2 est perturbé par un aléa logique, l'autre latch L2, L1 vient restaurer la valeur initiale perturbée. Sur les quatre points de mémorisation de la cellule, il y en toujours au moins trois qui ne sont pas perturbés par un aléa logique. En résumé, chaque latch L1, L2 est constitué de: É un premier inverseur comprenant deux transistors T11, T13 pour le latch Li, T22, T23 pour le latch L2, É un deuxième inverseur comprenant deux transistors T14, T16 pour le latch L1, T25, T26 pour le latch L2, le premier et le deuxième inverseur étant connectés tête-bêche entre l'entrée Al ou A2 et l'entrée B1 ou B2 du latch L1 ou L2 concerné, É un premier transistor de liaison (T12 pour le latch L1, T21 pour le latch L2) et un deuxième transistor de liaison (T15 pour le latch L1, T24 pour le latch L2) pour relier le latch (L1 ou L2) aux entrées A, B de l'autre latch (L2 ou L1). Les quatre transistors de liaison permettent ainsi aux deux latchs de communiquer entre eux. un latch peut Ref:101330 FR 8 ainsi restaurer la valeur initiale de l'autre latch si ce dernier bascule suite à un aléa logique. En plus des deux latchs décrits ci-dessus, une cellule SRAM selon l'invention comprend quatre transistors d'accès TA1, TB1, TA2, TB2, pour accéder à la cellule. Les transistors TA1, TB1, TA2, TB2 étant tous identiques, leur grille est connectée à la même ligne de mot WL. Le canal du transistor TA1 est connecté entre une première ligne de bit BLT et le point Al, le canal du transistor TB1 est connecté entre une deuxième ligne de bit BLF et le point B1, le canal du transistor TA2 est connecté entre la ligne BLT et le point Al et le canal du transistor TB2 est connecté entre la ligne BLF et le point B2. De manière classique, pour programmer la cellule, on applique un potentiel de commande sur la ligne de mot WL (par exemple VDD si les transistors TAI, TB1, TA2, TB2 sont de type N), et des potentiels complémentaires (par exemple VDD et VSS) sur les lignes de bit BLT et BLF. Les deux lignes de bits complémentaires permettent naturellement de mémoriser les deux niveaux logiques complémentaires dans chaque latch. Dans l'exemple de la figure 1, les transistors d'accès sont de type N. On pourrait tout aussi bien utiliser des transistors de type P. Les transistors de type N présentent simplement l'avantage de conduire plus de courant que les transistors de type P de même taille, ce qui permet des temps de programmation ou de lecture plus courts. On notera la symétrie électrique parfaite de la cellule de la figure 1. En effet, tous les transistors d'accès de la cellule sont identiques sur le plan physique (et donc également d'un point de vue électrique). De plus, les Ref:101330 FR 9 deux latchs ont un comportement identique d'un point de vue électrique car: É les deux latchs sont quasi-identiques d'un point de vue physique: même nombre de transistors, mêmes types de transistors, connectés de manière similaire, É la petite différence physique entre les deux latchs (position des transistors de liaison T12, T15 d'une part, et T21, T24 d'autre part, par rapport aux transistors P T11, T14, T22, T25 des inverseurs constituant les latchs) n'entraîne pas de différence d'un point de vue électrique. La symétrie électrique parfaite de la cellule de l'invention a bien sûr pour conséquence évidente une sensibilité électrique identique de la cellule, quelle que soit la valeur logique 0 ou 1 qu'elle mémorise. On notera par ailleurs que, dans la cellule selon l'invention, comme tous les transistors d'accès à la cellule sont identiques, une seule ligne de mot est nécessaire pour programmer la cellule, contrairement à une cellule SRAM simple ou à une cellule selon Dl. Par contre, il serait également possible de réaliser une cellule comprenant des transistors d'accès différents avec deux lignes de mots différentes (comme dans le cas d'une cellule selon l'art antérieur). Le choix des transistors d'accès aura une influence sur la taille globale (i. e. sur surface de silicium occupée) de la cellule et sur les temps de programmation et / ou de lecture de la cellule, mais pas sur la sensibilité de la cellule aux aléas. En effet, le type des transistors d'accès a une influence essentiellement lorsqu'ils sont actifs, lors de la programmation de la cellule. Or, la sensibilité de la cellule aux aléas se mesure en dehors de la phase de programmation de la cellule, lorsque les points d'accès de la cellule sont laissés flottants. Ref:101330 FR 10 Des variantes de la cellule de la figure 1 peuvent naturellement être envisagées, en particulier il est possible de: É utiliser deux latchs strictement identiques d'un point de vue physique, par exemple deux latchs identiques au latch L1 ou deux latchs identiques latchs L2, É réaliser des latchs comprenant non pas deux inverseurs tête-bêche mais deux branches reliées entre elles et comprenant chacune un transistor et une résistance en série entre une borne d'alimentation et une masse, É changer le type des transistors d'accès, et / ou changer le type des transistors utilisés pour réaliser les latchs, changer le type des transistors de liaison T12, T15, T21 et T24; dans ce cas, ils seront connectés, de manière appropriée, en série avec les transistors T13, T16, T23 respectivement T24 entre la masse et un point d'entrée de la cellule, Al, B1, A2 ou B2 respectivement, Les figures 2 et 3 sont respectivement une vue en perspective et une vue de dessus d'une implémentation possible d'une cellule de mémorisation selon la figure 1, réalisée sur un substrat 110 de type N comprenant un caisson 120 de type P. La figure 3 doit être regardée de sorte que la barre centrale 175 de la cellule soit verticale. On réalise tout d'abord, sur un premier niveau, des zones de diffusion 132, 134, 136, 138 formant le canal drain / source des transistors de la cellule: Sur les figures 2, 3, la zone 132 a sensiblement la forme d'un E majuscule inversé (e); elle forme le canal drain /source: É du transistor TA1 (barre horizontale du bas), Ref:101330 FR il É du transistor T13 (demi barre verticale, en bas), É du transistor T16 (demi barre verticale, en haut) et É du transistor TB1 (barre horizontale du haut). La zone 134 a sensiblement la forme d'un H; elle forme le canal drain / source: É du transistor T12 (pied de la jambe verticale de gauche du H) É du transistor T11 (qui s'étend depuis le centre du H en direction du pied de la jambe verticale de gauche du H) É du transistor T14 (qui s'étend depuis le centre du H en direction du haut de la jambe verticale de gauche du H) É du transistor T15 (haut de la jambe verticale de gauche du H), É du transistor T25 (pied de la jambe verticale de droite du H) É du transistor T24 en direction du pied H) É du transistor T21 en direction du haut H) É du transistor T22 (haut de la jambe verticale de droite du H), La zone 136 a sensiblement une forme de C ([7), ayant une branche courte en bas et une branche plus longue en haut; la zone 136 forme le canal drain / source: É du transistor TA2 (branche longue du C) É du transistor T23 (base et branche courte du C) La zone 138 a également sensiblement une forme de C ( ), ayant une branche courte et une branche plus longue, mais orientée différemment par rapport à la zone 136; elle forme le canal drain / source: É du transistor TB2 (branche longue du C) (qui s'étend de la jambe depuis le centre du H verticale de droite du (qui s'étend de la jambe depuis le centre du H verticale de droite du Ref:101330 FR 12 É du transistor T26 (base et branche courte du U) On réalise ensuite sur un deuxième niveau des zones 142, 144, 145, 146, 147, 148 en polysilicium, en forme sensiblement de barre et formant les grilles des transistors de la cellule: É la zone verticale 142 est connectée à la ligne de mot WL; les extrémités de la zone 142 forment respectivement la grille du transistor TA1 et la grille du transistor TB1. É la zone verticale 144 est également connectée à la ligne de mot WL et ses extrémités forment respectivement la grille du transistor TA2 et la grille du transistor TB2. É la zone 145 horizontale forme la grille commune des transistors T15, T22, T23, qui correspond au point de mémorisation B2 du latch L2. É la zone 146 horizontale forme la grille commune des transistors T16, T14, T21, qui correspond au point de mémorisation Al du latch L1. É la zone 147 horizontale forme la grille commune des transistors T13, T11, T24, qui correspond au point de mémorisation B1 du latch L1. É la zone 148 horizontale forme la grille commune des transistors T12, T25, T26, qui correspond au point de mémorisation A2 du latch L2. Ensuite, des contacts et des zones de métal M1 sont réalisés pour connecter et alimenter de manière appropriée les électrodes des transistors non encore connectées. Les contacts sont représentés sur la figure 2 sous la forme de barres verticales à section carrée et sur la figure 3 sous la forme de carrés avec une croix à l'intérieur. Ref:101330 FR 13 La zone de métal 151, de forme sensiblement en C ( ), relie ensemble le drain de T12, la source de TA1 (qui est aussi le drain de T13), et la grille commune de T14, T16, T21, via les contacts respectivement 152, 153, 154; la zone 151 forme le point de mémorisation Al du latch L1. La zone de métal 155, de forme sensiblement en C inversé ( ] ), relie ensemble le drain de T16 (qui forme aussi le drain de TB1), le drain de T15, et la grille commune de T11, T13 et T24, via les contacts respectivement 156, 157, 158; la zone 155 forme le point de mémorisation B1 du latch Li. La zone de métal 159, également de forme sensiblement en C inversé (j), relie ensemble le drain de T25 (contact 160), le drain de T26 (qui est aussi le drain de TB2) via le contact 161, et la grille commune de T15, T22, T23 (contact 162) ; la zone 159 forme le point de mémorisation B2 du latch L2. La zone de métal 163, également de forme sensiblement en C (C), relie ensemble le drain de T23 (qui forme aussi la source de TA2) via le contact 164, le drain de T22 (contact 165), et la grille commune de T12, T25, T26 (contact 166) ; la zone 163 forme le point de mémorisation A2 du latch L2. Enfin, des lignes d'alimentation sont réalisées sur un niveau de métal M2, pour appliquer différents potentiels à la cellule. La ligne 170, connectée à la source commune des transistors T13, T16 (via le contact 171), est reliée par ailleurs à la masse. La ligne 172, connectée à la source commune des transistors T23, T26 (via les contacts 173, 174), est également reliée à la masse. Le potentiel d'alimentation VDD est appliqué sur la ligne 175 (non représentée sur la figure 2), connectée à la source commune des transistors T11, T14, T21, T24 via le Ref:101330 FR 14 contact 176. La ligne BLT est connectée au drain de TA1 (contact 177) et au drain de TB2 (contact 178) et la ligne BLF est connectée à la source de TB1 (contact 179) et à la source de TA2 (contact 180). Enfin, les grilles 142, 144 sont connectées à la ligne de mot WL (non représentée). On notera la légère dissymétrie physique de la cellule détaillée sur les figures 2, 3 par rapport à un plan vertical passant par la barre de connexion 175 et le contact 176, la partie à gauche de ce plan correspondant au latch L1 et la partie à droite de ce plan correspondant au latch L2. Cette légère dissymétrie est due bien sûr à la position des transistors de liaison qui n'est pas tout-à-fait la même dans un latch et dans l'autre. Cette légère dissymétrie physique n'entraîne pas de différence de comportement d'un point de vue électrique. Par contre elle présente l'avantage de permettre la réalisation des lignes de contact 142, 144 et surtout 145, 146, 147 et 148 les plus courtes possibles (car rectilignes). On notera également les liaisons particulièrement courtes (zones de métal 151, 155, 159, 163) entre les différents composants de la cellule et le fait que ces liaisons ne sont pas imbriquées, ce qui facilite leur réalisation sur silicium. Ref:101330 FR 15 REVENDICATIONS 1. Cellule de mémoire de type SRAM susceptible de mémoriser une information sous la forme de deux niveaux logiques complémentaires, la cellule comprenant deux moyens de stockage (L1, L2) ayant un comportement électrique identique et aptes chacun à mémoriser les deux niveaux logiques complémentaires, les deux moyens de stockage étant reliés électriquement entre eux de sorte que, lorsqu'un niveau logique est modifié par un aléa dans l'un des moyens de stockage, l'autre des moyens de stockage soit susceptible de restaurer une valeur initiale du niveau logique modifié, caractérisé en ce que les deux moyens de stockage sont indépendants l'un de l'autre et en ce que des circuits de liaison relient électriquement les moyens de stockage entre eux. 2. Cellule de mémoire selon la revendication 1, dans lequel les deux moyens de stockage sont deux circuits bistables, réalisés à partir de composants électroniques identiques assemblés selon un schéma identique ou équivalent d'un point de vue électrique. 3. Cellule de mémorisation selon l'une des revendications 1 ou 2, dans lequel un moyen de stockage (L1 ou L2) comprend deux inverseurs connectés tête-bêche, une sortie du premier inverseur et une entrée du deuxième inverseur formant un premier point d'entrée (Al ou A2) de la cellule, une entrée du premier inverseur et une sortie du deuxième inverseur formant un deuxième point d'entrée (B1 ou B2) de la cellule, le premier point d'entrée et le Ref: 101330 FR 16 deuxième point d'entrée mémorisant chacun un niveau logique. 4. Cellule selon la revendication 3, dans laquelle chaque inverseur comprend un premier transistor (T11, T14 ou T22, T25) d'un premier type (P) et un deuxième transistor (T13, T16 ou T23, T26) d'un deuxième type (N) connectés en série entre une borne d'alimentation sur laquelle est appliquée un potentiel d'alimentation (VDD) et une masse de la cellule. 5. Cellule selon la revendication 4, dans laquelle chaque circuit bistable (L1 ou L2) comprend également: É un premier transistor de liaison (T12 ou T21) ayant un canal connecté en série avec le premier transistor (T11 ou T22) du premier inverseur entre la sortie (B1 ou B2) du premier inverseur et la borne d'alimentation (VDD) ou en série avec le deuxième transistor (T13 ou T23) du premier inverseur entre la sortie (B1 ou B2) du premier inverseur et la masse, et ayant une grille connectée au premier point d'entrée (A2 ou Al) de l'autre circuit bistable, É un deuxième transistor de liaison (T15 ou T24) ayant un canal connecté en série avec le premier transistor (T14 ou T25) du deuxième inverseur entre la sortie (Al ou A2) du deuxième inverseur et la borne d'alimentation (VDD) ou en série avec le deuxième transistor (T13 ou T23) entre la sortie (Al ou A2) du deuxième inverseur et la masse, et ayant une grille connectée au deuxième point d'entrée (B2 ou B1) de l'autre circuit bistable, le premier (T12) et le deuxième (T15) transistors de liaison du premier moyen de stockage (L1), et le premier (T21) et le deuxième (T24) transistors de liaison du Ref: 101330 FR 17 deuxième moyen de stockage (L2) formant les circuits de liaison de la cellule de mémorisation. 6. Cellule selon l'une des revendications précédentes, comprenant également quatre transistors d'accès comprenant chacun un canal connecté d'une part à une ligne de bit (BLT ou BLF) et d'autre part à un point d'entrée (Al, A2, Bi ou B1) de l'un des moyens de stockage, et une grille connectée à une ligne de mot (WL). 7. Cellule selon la revendication précédente, dans laquelle les grilles des quatre transistors d'accès sont connectées à une même ligne de mot (WL).