FR 2866434 A1 20050819 FR 0401479 A 20040213 La présente invention concerne, d'une part, le domaine technique de la conception, assistée par ordinateur (CAO), de systèmes électroniques digitals digitaux intégrés, encore appelés puces électroniques et, d'autre part, le domaine technique des puces électroniques obtenues. De manière générale, la conception de systèmes électroniques complexes, destinés à être intégrés sur une même puce électronique, fait intervenir une phase d'élaboration d'une description du système électronique intégré dans un langage, dit de haut niveau (HDL High level Description Language), à un niveau, dit de transfert des registres (RTL Register Transfert Level). Les langages les plus communément utilisés, pour réaliser une telle description HDL, sont les langages Verilog ou VHDL, sans qu'il faille considérer que ces langages soient les seuls permettant une description HDL au niveau RTL d'un système électronique intégré. La description d'un système électronique intégré en langages HDL se matérialise le plus souvent sous la forme d'un système de fichiers électroniques ou base de données de description pouvant alors être constitué par un seul et même fichier texte établi en langage HDL ou, au contraire, comprendre plusieurs fichiers textes de description, certains des fichiers correspondant à la description particulière de modules ou de parties du système intégré, tandis que d'autres fichiers décrivent l'interaction et les relations entre les différents modules et les liens existant entre ces derniers. Pour obtenir une description de la puce électronique qui pourraient être qualifiée de matérielle par rapport à la description en langage HDL qui pourrait être qualifiée de fonctionnelle ou comportementale, il est réalisé, à partir du système de fichiers de description HDL, une synthèse ou compilation au moyen d'un outil informatique, généralement baptisé compilateur de silicium, permettant d'obtenir une description matérielle au niveau des portes logiques, en fonction de la technologie retenue, description encore appelée nct listc netlist qui sera ensuite utilisée pour obtenir une représentation physique du système électronique intégré sous la forme de masques permettant la fabrication de la puce, conformément aux différentes techniques connues, ces dernières n'entrant pas dans le cadre de la présente invention. Un système électronique digital intégré ainsi obtenu doit, bien entendu, offrir une garantie de fiabilité et de fonctionnement conforme à l'objectif visé lors de sa conception. Ainsi, il apparaît nécessaire, lors de la conception d'un système électronique, de prévoir des systèmes ou des moyens permettant d'en vérifier le parfait fonctionnement, de manière bien entendue automatisée, soit au moyen de dispositifs extérieurs qui seront connectés au système électronique intégré, une fois ce dernier fabriqué, soit au moyen, de systèmes de tests faisant partie intégrante du système électronique intégré obtenu. De manière générale, une telle démarche, orientée vers la testabilité des systèmes électroniques intégrés, est qualifiée de technique de DFT, pour Design For Test : conception pour le test, et, de manière plus particulière, lorsqu'il est prévu d'incorporer au système électronique intégré ses propres moyens de test automatique, on parle de BIST, pour Built In Self Test : auto test intégré. Une première démarche, en vue de vérifier le bon fonctionnement d'un système électronique digital intégré, consiste, tout d'abord, à vérifier le parfait fonctionnement des éléments mémoire, bascules ou flip-flop présents au sein du système intégré et destinés à stocker, temporairement, des résultats intermédiaires de traitement ou des valeurs de signaux. Il s'agit ici d'éléments mémoire locaux présents au sein des composants dits séquentiels. Ces derniers représentent la majorité des circuits intégrés complexes tels que les microprocesseurs ou les processeurs de traitement de signal. Un circuit séquentiel étant composé d'éléments de logique combinatoire et d'éléments séquentiels ou bascules à distinguer des éléments mémoires des modules de mémoire vive RAM ou morte ROM. Le test des circuits séquentiels passe par une étape de génération de vecteurs de tests en utilisant des outils logiciels spécialisés dits ATPG pour Automatic Test Pattern Generators . La qualité des vecteurs de test générés détermine la phase de test après fabrication et la capacité des vecteurs de test à révéler la présence des défauts. La génération de vecteurs de test de qualité nécessite la prise en compte des techniques de DFT telle que le SCAN. La technique de SCAN ; consistant à chaîner entre eux les différents éléments mémoire, de manière à obtenir une ou plusieurs chaînes qui seront activées dans le cadre d'un fonctionnement en mode test du circuit intégré.- La mise en place des fonctionnalités de SCAN et du chaînage des éléments mémoire peut intervenir au niveau de la description matérielle (netlist) du circuit électronique digital intégré comme décrit dans le brevet US 6,311,317. Toutefois, compte tenu du nombre très important de portes logiques notamment, cette insertion effectuée de manière automatique ou semi-automatique requiert un temps très important de calcul. De plus, cette insertion est susceptible de perturber le fonctionnement en mode normal du système logique électronique intégré, de sorte que, après avoir procédé à ce chaînage des éléments au niveau de la description matérielle netlist, il peut apparaître nécessaire de modifier la conception du circuit et donc de réécrire la description en langage HDL de ce dernier, pour ensuite procéder à une nouvelle compilation silicium et une nouvelle insertion du chaînage des éléments mémoire au niveau netlist. Or, ce processus itératif, qui peut s'avérer très long et consommateur de ressources matérielles et humaines, constitue un obstacle à la réduction du temps nécessaire pour la conception de systèmes électroniques intégrés fiables et performants. Ainsi, il est apparu que, si l'intégration des fonctionnalités de ccan SCAN pouvaient être effectuées au niveau de la description HDL avant la phase de synthèse, il serait possible d'obtenir une réduction substantielle du temps de conception du circuit électronique intégré. 2866434 4 Ainsi, une autre voie a été proposée consistant à incorporer les fonctionnalités, dites de chaînage ou de scan SCAN, au niveau RTL, dans le cadre de la description HDL du système électronique digital intégré. Le brevet US 6 256 770 a, par exemple, proposé un procédé et un dispositif de mise en oeuvre de fonctionnalité de test d'un système électronique intégré dans le cadre de sa description en langage HDL, prévoyant tout d'abord d'attribuer des portions de chaînes d'éléments mémoire à différents modules du circuit, puis de procéder à un ordonnancement de ces portions de chaînes d'éléments mémoire sur la base d'une analyse des relations fonctionnelles existant entre les éléments mémoire ou les vecteurs de données dans les descriptions HDL des modules pour, enfin, sur la base de cet ordonnancement, procéder à une insertion des instructions de chaînage dans la description en langage HDL du module concerné, de manière que, lors de la synthèse dudit module, le système électronique digital intégré incorpore, pour chaque module concerné, les circuits électroniques logiques nécessaires au test qui découle d'un tel chaînage. Un tel procédé et dispositif permet, effectivement, une insertion automatique d'instructions HDL permettant d'obtenir, lors de la synthèse du circuit, les fonctionnalités de SCAN, permettant d'assurer la génération de vecteurs de test de bonne qualité pour le circuit intégré sous test Toutefois, il est apparu à l'usage que l'étape d'analyse des relations fonctionnelles, existant entre les différents vecteurs de données, dans le cade de la conception de systèmes électroniques digitaux intégrés particulièrement complexes, induit un temps de calcul afin de procéder à cette analyse des relations fonctionnelles, particulièrement important, de sorte que les bénéfices de l'insertion au niveau RTL en langage HDL des fonctionnalités de SCAN se trouvent amoindris, voire annulés par les temps de calcul ou la puissance de calcul requise pour procéder à cette insertion, conformément au brevet US 6 256 770. Une demande de brevet US 2003/0023941 présente une autre manière de procéder à l'insertion automatique au niveau RTL d'instructions en langage HDL, permettant de mettre en oeuvre les fonctionnalités de scan SCAN dans le système électronique intégré qui sera obtenu par la synthèse de la description HDL ainsi modifiée. Selon ce document, l'insertion des chaînes de,can SCAN et des points de test au niveau RTL en langage HDL est effectuée en réalisant, tout d'abord, une analyse de la testabilité de la description en langage HDL du système électronique intégré. Or, si la méthode proposée par la demande US 2003/0023941 permet, effectivement, une insertion automatique des instructions HDL correspondant à des fonctionnalités de SCAN après synthèse, l'analyse de testabilité se trouve être une étape particulièrement consommatrice de ressources de calcul ou de temps, de sorte que les gains, obtenus par la modification automatique au niveau HDL du système électronique intégré, se trouvent dans ce cas également minimisés par les temps de calcul d'analyse de testabilité. Par ailleurs, la demande US 2003/0023941 propose également de procéder à l'insertion des chaînes SCAN en effectuant une identification et une analyse des différents domaines d'horloge existants puis un calcul de minimisation des coûts de génération de test et de minimisation des domaines d'horloges. Or, cette analyse des domaines d'horloge et cette minimisation requiers également des ressources importantes. Il apparaît donc le besoin d'une méthode qui, en assurant une insertion automatique dans le cadre de la description HDL au niveau RTL d'un système électronique digital intégré, des fonctionnalités de SCAN, permette de réduire substantiellement les temps de calcul, tout en offrant un système électronique digital intégré qui, après synthèse, présentera des performances au moins équivalentes à celles des systèmes intégrés qui seraient synthétisés à partir des descriptions HDL au niveau RTL traitées par les méthodes selon l'art antérieur. Afin d'atteindre cet objectif, l'invention concerne un procédé d'analyse d'un ensemble de fichiers originaux de description d'un système électronique digital intégré dans un langage de description au niveau transfert de registres, dit langage HDL, en vue d'insérer de manière automatique dans les fichiers de description des instructions en langage HDL pour obtenir un nouvel ensemble de fichier de description en langage HDL du système électronique digital intégré incorporant des fonctionnalités de test de sorte que lors de la synthèse automatique du système électronique digital intégré à partir du nouvel ensemble de fichiers de description HDL le système électronique digital intégré obtenu incorpore une partie au moins les circuits électroniques logiques nécessaires au test du fonctionnement des éléments mémoires au moins. Selon l'invention, le procédé d'analyse et d'insertion automatique est caractérisé en ce qu'il comprend les étapes suivantes: É localisation automatique, dans les fichiers de description HDL orignaux des séquences d'instructions HDL qui, lors de la synthèse du système, seront à l'origine d'éléments mémoires, É insertion, dans une partie au moins des fichiers de description HDL, de manière automatique séquentielle et sans analyse relationnelle ou fonctionnelle des éléments mémoire identifiés, d'instructions HDL assurant l'obtention, lors de la synthèse du système, d'une part, d'au moins une chaîne, dite de SCAN , reliant les éléments mémoires et, d'autre part, des moyens de mise en oeuvre du test dit de scan du circuit. Au sens de l'invention, l'ensemble de fichiers de description HDL d'un système électronique digital intégré comprend un ou plusieurs fichiers de texte ou code ASCII qui décrivent en instruction HDL un, plusieurs ou tous les modules fonctionnels du système électronique digital intégré ainsi que les relations éventuelles existant entre les différents modules. De même au sens de l'invention, il est effectué l'insertion de l'ensemble des instructions HDL nécessaire à la mise en oeuvre du test dit de seau SCAN à savoir notamment l'insertion des instructions permettant la mise du circuit à tester en mode de test, les instructions d'entrée de signal de test, de sortie de signal de test, les instructions de mise en oeuvre d'une horloge de test, les instructions assurant le chaînage des éléments mémoire ainsi que les instructions de définition d'un contrôleur de test de SCAN sans que cette liste puisse être considérée comme possédant un caractère exhaustif ou exclusif d'autre fonctionnalité qui pourraient être nécessaire à la mise en oeuvre du test. Le procédé selon l'invention présente l'avantage du fait de l'insertion séquentielle des instructions de chaînage des éléments au fur et à mesure de leur apparition dans les pages de description HDL de ne pas nécessiter d'importantes ressources de calcul de sorte que le procédé selon l'invention peut être mis en oeuvre sur un ordinateur, tel qu'un ordinateur personnel, tout en obtenant des temps de traitement moindres que ceux nécessaires pour la mise en oeuvre des procédés selon l'art antérieur. En effet, les inventeurs ont eu le mérite de mettre en évidence qu'il n'était pas nécessaire de procéder à une analyse, relationnelle ou fonctionnelle, ni même à une analyse de testabilité pour procéder à l'insertion des instructions HDL nécessaires à la mise en oeuvre des fonctionnalités de SCAN et qu'une insertion séquentielle desdites instructions HDL, insertion qui pourrait être qualifiée d'insertion heuristique, au fur et à mesure de l'apparition dans les fichiers de descriptions HDL de ces instructions susceptibles d'engendrer des éléments de mémoire, permettait, en fin de compte, d'obtenir toutes les fonctionnalités de test des éléments mémoire du système électronique digital intégré sans en altérer les performances ni en augmenter de manière trop importante la surface. Selon une caractéristique de l'invention, le procédé d'analyse et d'insertion automatique comprend une étape enregistrement du nouvel ensemble de fichiers de description HDL obtenus. Selon une autre caractéristique de l'invention, afin d'éviter des violations des règles de scan SCAN lors de la synthèse du circuit à partir du nouvel ensemble de fichiers de description HDL, le procédé d'analyse et d'insertion automatique comprend une phase d'identification des éventuels différents domaines d'horloge existants et l'étape d'insertion d'instructions HDL de chaînage d'éléments mémoire est alors réalisée de manière à créer au moins une chaîne de scan SCAN distincte pour chaque domaine d'horloge. Par ailleurs, afin d'assurer une implémentation du scan SCAN au niveau RTL qui garantisse lors de la synthèse le respect des règles de scan SCAN, selon l'invention la dimension des variables ou signaux est déterminée avant l'étape d'insertion des instructions HDL de scan SCAN. Ainsi par exemple dans le cas de variable VHDL de type entier ou énumération, l'invention prévoit que la longueur des mots correspondant ou nombre de bits doit être fixé avant l'insertion des instructions VHDL de scan SCAN afin de garantir que les mémoires élémentaires constitutives de chaque mémoire sont bien chaînés entre-eux. Ainsi, selon une autre caractéristique de l'invention, le procédé d'analyse et d'insertion automatique: É comprend une étape d'analyse de l'ensemble de fichiers originaux de description HDL et de création d'au moins un fichier d'indexation comprenant, pour chaque objet et processus HDL, au moins le type et les coordonnées dans les fichiers de description HDL originaux, É et l'étape de localisation des instructions HDL qui lors de la synthèse du circuit seront à l'origine d'éléments mémoires, comprend une phase de création d'un fichier de localisation des 25 mémoires comprenant, pour chaque élément mémoire, au moins le nom de l'objet HDL correspondant, son type, sa dimension et ses coordonnées dans les fichiers de description HDL originaux. De plus, dans la mesure où des informations sur la dimension de certaines variables seraient absentes de l'ensemble de fichiers originaux de 30 description HDL, l'invention prévoit dans une forme préférée de mise en oeuvre, une étape soit de définition automatique de cette dimension sur la base d'une valeur par défaut prédéterminée soit de définition interactive avec un utilisateur du procédé. Dans le même sens, et selon une variante de mise de oeuvre préférée, le procédé conforme à l'invention vérifie, lors de l'insertion des instructions HDL de chaînage, la compatibilité des éléments mémoires entre eux. En effet, il n'est possible de chaîner que des éléments mémoires correspondant à des objets de même type et de même dimension compatible. Ainsi, en cas d'incompatibilité, l'invention prévoit de manière préférée mais non que l'étape d'insertion des instructions HDL de chaînage comprend soit une phase de transformation automatique du type et/ou de la dimension d'un ou des deux objets à l'origine du conflit, soit une phase de modification interactive avec l'utilisateur du type et/ou de la dimension d'un ou des deux objets à l'origine du conflit. En ce qui concerne la détection automatique et la correction de tels conflits correspondant à des erreurs de syntaxe ou grammaticales dans la mise en oeuvre du langage, il est possible de se reporter à la demande de brevet US 2003/0033595. Selon une autre caractéristique de l'invention, l'étape d'insertion d'instruction HDL de chaînage d'éléments mémoire comprend: É une phase d'insertion d'instructions HDL de chaînage dit local d'éléments mémoires au niveau d'ensemble d'instructions HDL correspondant à un processus HDL de manière à obtenir lors de la synthèse au moins une chaîne distincte d'éléments mémoires pour chaque processus HDL, une phase d'insertion d'instruction HDL de chaînage, dit global, au niveau des fichiers de description HDL, de manière à obtenir, lors de la synthèse, au moins une chaîne d'éléments mémoire comprenant les chaînes d'éléments mémoire crées lors de la phase de chaînage local. De manière général dans le cas du chaînage au sein même des 30 processus on parle de chaînage dans le domaine séquentiel tandis que pour le chaînage hors processus on parle de chaînage dans le domaine concurrent. Ainsi, selon encore une caractéristique de l'invention, l'étape d'insertion automatique des instructions HDL comprend les phases suivantes: É insertion d'instructions HDL correspondant à des signaux de test utilisés comme port d'entrée-sortie, É insertion d'instructions HDL correspondant à des signaux intermédiaires de travail, É insertion, au niveau de chaque processus, d'instructions HDL assurant l'obtention, lors de la synthèse du circuit, d'au moins une chaîne, dite de SCAN , reliant les éléments mémoires propres au processus, É insertion d'instructions HDL assurant une affectation concurrente des chaîne des entrées et sorties des chaîne de SCAN en dehors 15 des processus. Selon l'invention, le procédé d'analyse et d'insertion d'instructions HDL peut être mis en oeuvre dans le cadre de différents langages de description HDL, tels que Verilog ou VHDL, étant entendu qu'il ne s'agit là que d'exemples non limitatifs et que le procédé selon l'invention pourrait être mis en oeuvre pour encore d'autres langages de description HDL. De plus, le procédé peut également être mis en oeuvre sur un ensemble hétérogène de fichiers originaux de description en langage HDL comprenant par exemple mais non exclusivement des fichiers de description établis en langage Verilog et d'autres établis en langage VHDL. Ainsi, selon une autre caractéristique de l'invention, dans le cas de l'utilisation des langages Verilog et VHDL en tant que langages de description HDL, l'étape de localisation des instructions HDL à l'origine des éléments mémoire comprend: ^ une étape de recherche de processus synchronisés afin de 30 détecter les objets affectés à l'intérieur de ces processus ^ tout objet affecté à l'intérieur d'un processus et qui est lu dans un autre processus ou dans la partie concurrente du code HDL sera considéré comme un élément mémoire ^ dans un processus synchronisé, tout objet affecté dans une branche d'une structure de contrôle if sans qu'il soit affecté dans toutes autres branches de cette même structure est considéré comme un élément mémoire ^ dans un processus synchronisé, tout objet qui est lu avant d'être écrit est référencé comme un élément mémoire. Dans une forme de mise en oeuvre préférée du procédé selon l'invention et dans le cadre du chaînage local d'un processus décrit en langage VHDL, il est prévu une phase d'insertion d'instructions VHDL de définition de signaux intermédiaires destinés à reprendre les valeurs des chaînes de variables afin de permettre leur affectation et leur chaînage en dehors des processus. Par ailleurs, selon (invention, l'insertion automatique des instructions HDL doit être réalisée de manière à n'induire aucune dégradation fonctionnelle du code en langage HDL du système électronique digital intégré original. Selon une autre caractéristique de l'invention, afin de permettre une optimisation des chaînes de SCAN et une amélioration de la couverture de fautes après synthèse du système électronique digital intégré à partir du nouvel ensemble de fichiers de description HDL, sans qu'il soit nécessaire de modifier à nouveau la description en langage HDL et de mettre à nouveau en oeuvre le procédé selon l'invention et éviter ainsi un allongement du temps de conception du circuit, il est créé des chaînes de SCAN programmable. A cet effet, l'étape d'insertion des instructions HDL de SCAN comprend une phase d'insertion d'instructions HDL qui lors de la synthèse généreront un mutliplexeur programmable intercalé entre au moins les éléments mémoire d'une chaîne de SCAN. De manière préférée, il est intercalé un tel multiplexeur entre tous les éléments mémoires successifs des chaînes de SCAN. Bien entendu, il est également procédé à l'insertion des instructions HDL correspondant à un contrôleur des multiplexeurs intercalés dans les chaînes de SCAN. L'invention concerne également un système électronique digital intégré ou système monopuce qui comprend au moins un module fonctionnel de logique combinatoire et des éléments mémoires associés ainsi que des moyens de test de type SCAN comprenant au moins une chaîne d'éléments mémoires. Selon l'invention, le système électronique digital intégré est caractérisé en ce qu'il comprend des moyens de reconfiguration programmable de la chaîne SCAN. Selon une autre caractéristique de l'invention, toujours en vue l'améliorer les capacités de test du circuit qui sera obtenu à partir du nouvel ensemble de fichier de description HDL, le procédé comprend une étape d'insertion d'instructions HDL dont la synthèse sera à l'origine de moyens intégrés d'auto test (BIST) du système électronique digital intégré. De tel moyens comprennent au moins un générateur automatique de vecteurs de test (TPG Test Pattern Generator), des moyens d'analyse de la réponse du système électronique et des moyens de contrôle du test. Selon une caractéristique préférée de mise en oeuvre de l'invention, le générateur automatique de vecteurs de test est conçu de manière que la séquence d'initialisation du registre à décalage à contre réaction linéaire plus communément connu par le PRPG (Parallel Random Pattern Generator) soit programmable. Par ailleurs, selon une caractéristique préférée de mise en oeuvre de l'invention, la structure de génération de vecteurs de test et celle de l'analyse des réponses se basent sur la structure de SCAN programmable citée ci-dessus. L'invention concerne, également, un dispositif de conception automatisé en langage de description au niveau transfert de registres, dit langage HDL d'un système complet ou d'une partie de système électronique digital intégré, dispositif comprenant au moins une unité de calcul, une unité de mémoire et une unité de stockage de fichiers, caractérisé en ce que l'unité de stockage comprend des fichiers de description en langage HDL du système ou de la partie de système électronique intégré et en ce que les unités de calcul et de mémoire sont adaptées pour générer, en mettant en oeuvre le procédé selon l'invention et à partir des fichiers de description HDL, de nouveaux fichiers de description HDL du système ou de la partie de système qui incorporent des instructions HDL, de manière que le système ou la partie de système électronique digital intégré obtenu à partir des nouveaux fichiers incorpore une partie au moins des circuits électroniques logiques nécessaires au test du fonctionnement des éléments mémoire au moins. Dans une forme préférée de réalisation le dispositif comprend un ordinateur personnel mettant en oeuvre un programme dont l'exécution permet la mise en oeuvre du procédé selon l'invention. L'invention concerne aussi un support de données lisibles par ordinateur 15 sur lequel est enregistré un programme dont l'exécution par un ordinateur permet la mise en oeuvre du procédé selon l'invention. Les figures 1 et 2 illustrent des exemples d'organigramme de mise en oeuvre du procédé selon l'invention. Les figures 3 à 10 illustre des fichiers de description en langage HDL 20 utilisés et générés au cours de la mise en oeuvre du procédé selon l'invention. 1- Approche Scan reconfigurable L'approche de scan reconfigurable consiste à permettre à un concepteur de revenir sur le choix lié à la configuration des chaînes de scan qui sont construites au niveau RTL. Ce choix peut être modifié soit au niveau logique une fois la netlist obtenue soit lors du test réel des circuits intégrés en post-production. La reconfiguration des chaînes de scan consiste à redéfinir les paramètres 30 suivants > Taille des chaînes de scan - Configuration physique d'une ou de plusieurs chaîne de scan (éléments mémoires monolithiques constituant la chaîne de scan appelés scan-chain dans la figure). Comme illustré dans la figure ci-dessous, une telle reconfiguration passe par l'implantation au niveau RTL d'un contrôleur (configuration contrôleur) agissant sur les éléments de reconfiguration appelés commutateurs ou switch configurators . Le rôle d'un commutateur est de permettre l'activation d'une connexion selon la séquence de configuration activée au niveau du contrôleur. switch configurator scan chain 1 scan_chain 2 i PO PI config ration sig al switch configurator scan chain n-1 scan_chain n i PO PI configuration signal Configuration Controller 2- Approche BIST et reprogrammation des séquences d'initialisation 4 r L'architecture BIST est résumée dans la figure ci-dessous: Circuit intégré La structure de génération de vecteurs de test ou TPG ainsi que celle liée à la compression des résultats ou ORA est basée sur une structure dite de LFSR (Linear Feedback Shift Register) : Les modules en couleur correspondent àdes portes ou exclusif et celles en vert à des éléments de mémorisation ou bascules. Contrairement à la structure ORA, aucune entrée extérieure n'est requise pour le TPG. TPG (Test Pattern Generato Circuit sous-test (C UT) ORA (Output Response Analysis Y Contrôleur BIST Go/no go BIST-on Concernant la structure de génération de vecteurs de test (TPG), la valeur initiale des bascules détermine la séquence de vecteurs de test générée et par conséquent la capacité de la séquence de test à détecter des défauts. L'approche BIST d consiste à reprogrammer cette séquence d'initialisation une fois l'étape de synthèse logique effectuée. Les conditions de reprogrammation dépendent de la netlist obtenue ainsi que des résultats obtenus de l'outil de génération de vecteurs de test (ATPG). La reprogrammation de la séquence initiale passe par l'implantation au niveau RTL d'un contrôleur BIST qui agira directement sur les différences bascules constituant le LFSR. REVENDICATIONS 1 - Procédé d'analyse d'un ensemble de fichiers originaux de description d'un système électronique digital intégré dans un langage de description au niveau transfert de registres, dit langage HDL, en vue d'insérer de manière automatique dans les fichiers de description des instructions en langage HDL pour obtenir un nouvel ensemble de fichier de description en langage HDL du système électronique digital intégré incorporant des fonctionnalités de test de sorte que lors de la synthèse automatique du système électronique digital intégré à partir du nouvel ensemble de fichiers le système électronique digital intégré obtenu incorpore une partie au moins les circuits électroniques logiques nécessaires au test du fonctionnement du circuit global, procédé caractérisé en ce qu'il comprend les étapes suivantes: É localisation automatique, dans les fichiers de description HDL orignaux des séquences d'instructions HDL qui, lors de la synthèse du système, seront à l'origine d'éléments mémoires, É insertion, dans une partie au moins des fichiers de description HDL, de manière séquentielle automatique et sans analyse relationnelle ou fonctionnelle des éléments mémoire identifiés, d'instructions HDL assurant l'obtention, lors de la synthèse du système, d'au moins une chaîne, dite de SCAN , reliant les éléments mémoires, É enregistrement du nouvel ensemble de fichiers de description HDL obtenus. 2 - Procédé d'analyse et d'insertion automatique selon la revendication 1 ou 2, caractérisé en ce que l'étape d'insertion d'instruction HDL de chaînage 25 d'éléments mémoires comprend: ^ une phase d'insertion d'instructions HDL de chaînage dit local d'éléments mémoires au niveau d'ensemble d'instructions HDL correspondant à un objet HDL de manière à obtenir lors de la synthèse au moins une chaîne distincte d'éléments mémoires pour chaque objet HDL, ^ une phase d'insertion d'instruction HDL de chaînage, dit global, au niveau des fichiers de description HDL, de manière à obtenir, lors de la synthèse, au moins une chaîne d'éléments mémoire comprenant les chaînes d'éléments mémoire crées lors de la phase de chaînage local. 3 - Procédé d'analyse et d'insertion automatique selon revendication 1 ou 2, caractérisé : ^ en ce qu'il comprend une étape d'analyse de l'ensemble de fichiers originaux de description HDL et de création d'au moins un fichier d'indexation comprenant, pour chaque objet et processus HDL, la liste des unités de conception si elles existent (entité, librairie, paquetage), pour chaque unité de conception l'ensemble des déclarations, chaque déclaration comprenant le numéro de ligne, le nom de l'objet, son type, sa taille ainsi que le type de construction de contrôle associée, ^ et en ce que l'étape de localisation des instructions HDL qui lors de la synthèse du circuit seront à l'origine d'éléments mémoires, comprend une phase de création d'un fichier de localisation des mémoires comprenant, pour chaque élément mémoire: le nom de l'objet, le fichier de référence, le type, la taille de l'objet ainsi que le nom de l'architecture. 4 - Procédé d'analyse et d'insertion automatique selon la revendication 3, caractérisé en que l'étape d'insertion automatique des instructions HDL comprend les phases suivantes: ^ insertion d'instructions HDL correspondant à des signaux de test utilisés comme port d'entrée-sortie, lors du chaînage global, ^ insertion d'instructions HDL correspondant à des signaux intermédiaires de travail ceci concerne le cas où il s'agit de chaîner des éléments de mémoire entre plusieurs processus où impliquant des ports primaires d'entrée/sortie. ^ insertion, au niveau de chaque processus, d'instructions HDL assurant l'obtention, lors de la synthèse du circuit, d'au moins une chaîne, dite de SCAN , reliant les éléments mémoires propres au processus, ^ insertion d'instructions HDL assurant une affectation concurrente des pour le chaînage global des éléments mémoires en dehors des processus. - Dispositif de conception automatisée en langage de description au niveau transfert de registres, dit langage HDL d'un système complet ou d'une partie de système électronique digital intégré, dispositif comprenant au moins une unité de calcul, une unité de mémoire et une unité de stockage de fichiers, caractérisé en ce que l'unité de stockage comprend des fichiers de description en langage HDL du système ou de la partie de système électronique intégré et en ce que les unités de calcul et de mémoire sont adaptées pour générer, en mettant en oeuvre le procédé selon l'une des revendications à 1 à 4 et à partir des fichiers de description HDL, de nouveaux fichiers de description HDL du système ou de la partie de système qui incorporent des instructions HDL, de manière que le système ou la partie de système électronique digital intégré obtenu à partir des nouveaux fichiers incorpore une partie au moins des circuits électroniques logiques nécessaires au test du fonctionnement des éléments mémoire au moins.