FR 2867636 A1 20050916 FR 0502145 A 20050303 PRODUCTION D'UN TRAIN DE BITS SERVANT DE CLÉ La présente invention se rapporte à la production de trains de bits servant de clé, telle que la production d'un train de bits servant de clé tel qu'il est utilisé, par exemple, pour le cryptage et le décryptage Vigenère. Dans une pluralité d'algorithmes cryptographiques, un train de bits servant de clé est engendré à partir d'une clé principale ou d'une clé maître, train de bits servant de clé sur la base duquel le train de données à crypter io sera ensuite crypté. Ces algorithmes cryptographiques comprennent, par exemple, l'algorithme Vigenère ou des algorithmes qui en dérivent, dans lesquels un train de bits servant de clé ayant une certaine durée de la période est engendré à partir d'une clé maître et dans lesquels ce train de bits servant de clé est ensuite lié, bit par bit, avec le train de données à crypter, pour être précis au moyen d'une opération OU exclusif ou d'une liaison OU exclusif. Le même mode opératoire est adopté du côté du décryptage, ce qui signifie que le train de données crypté est soumis à une combinaison OU exclusif, bit par bit, le même train de bits servant de clé étant engendré de la même façon du côté du décryptage sur la base de la même clé maître. Pour engendrer des séquences de bits ayant des durées de période précises, on utilise le plus souvent des registres à décalage à réaction, tels que des registres à décalage à réaction linéaires (LFSR), même s'il est aussi possible d'utiliser des registres à décalage à réaction non linéaires ou NLFSR. Bien que le signal de sortie d'un registre à décalage à réaction de ce genre puisse être utilisé directement comme train de bits servant de clé, on fait le plus souvent usage de plusieurs registres à décalage à réaction simultanément, dont les séquences de bits de sortie sont ensuite combinées les unes avec les autres, bit par bit, de manière à obtenir le train de bits final servant de clé. La Figure 6 représente un agencement potentiel d'un dispositif 910 de production d'un train de bits servant de clé de ce type. Le dispositif 910 de production d'un train de bits servant de clé comprend, à titre d'exemple, quatre LFSR 912a, 912b, 912c et 912d. Ils ont des durées de période différentes et sont chargés pendant une initialisation, c'est-à-dire au début du cryptage ou du décryptage de parties différentes d'une clé maître, respectivement, mémorisées en permanence dans une mémoire 914. Chaque LFSR 912a à 912d engendre des séquences de bits ayant leur longueur de bit respective et les passe à un combineur 916 qui combine les séquences individuelles de bits des LFSR 912a à 912d, bit par bit, en utilisant une fonction de combinaison Booléenne de manière à obtenir le train de bits final servant de clé et à le sortir à une sortie 918. Tout cryptage utilisant le dispositif 910 de production d'un train de bits servant de clé de la Figure 6 n'est pas à l'abri d'attaques cryptographiques. C'est ainsi, par exemple, qu'un scénario d'attaque consiste en ce qu'un agresseur essaie de faire craquer le cryptage dans ce que l'on appelle une attaque connue en texte clair. Dans cette attaque, un lo agresseur utilise un texte long ou un long train de données sous forme non cryptée (texte en clair), qu'il connaît, de manière à obtenir le chiffrage associé du dispositif cryptographique qui utilise le dispositif 910 de la Figure 6 après application du texte en clair. Pour crypter ces textes en clair connus, la clé secrète de la mémoire 914 est, bien sûr, alors utilisée. Au moyen de cette attaque, l'agresseur peut maintenant calculer facilement la séquence de cryptage et/ou le train de bits servant de clé à la sortie 918 du dispositif 910. Ensuite, l'agresseur analyse le train de bits servant de clé en vue de trouver d'une part la clé secrète donnée par l'occupation initiale des bascules des registres 912a à 912d à décalage individuels et de déterminer d'autre part la forme précise des LFSR 912a à 912d dans le dispositif de cryptage qui utilise le dispositif 910 de production d'un train de bits servant de clé. Des solutions antérieures pour augmenter le niveau de sécurité d'un dispositif de cryptage sur le dispositif de la Figure 6 ont consisté jusqu'ici seulement à augmenter le nombre de registres à décalage utilisés ou la dimension des registres à décalage. Mais cela entraîne une augmentation inacceptable des coûts de matériel puisque des dispositifs cryptographiques sont souvent mis en oeuvre dans des objets de masse, tels que des cartes à puce ou des cartes intelligentes ou analogues, et des augmentations de ce genre des coûts de fabrication ont donc un effet prononcé sur la marge de profit. Pour faire l'économie de coûts de matériel, on a donc tendance à constituer le dispositif de cryptage à base de LFSR ou de NLFSR aussi petits que possible. La présente invention vise un schéma de production d'un train de bits servant de clé et un schéma de cryptage basé sur celui-ci de façon à beaucoup augmenter le niveau de sécurité au prix d'une dépense supplémentaire modérée. La présente invention a donc pour objet un dispositif de production d'un train de bits formant une clé, caractérisé en ce qu'il comprend: un registre de décalage à réaction pour engendrer une séquence de bits; des moyens de décimation pour prendre sur la base d'une valeur m de décimation chaque mème bit de la séquence de bits de façon à obtenir le train de bits servant de clé ; et des moyens de réajustement de la valeur m de décimation en réponse à un événement déterminé à l'avance. La présente invention vise aussi un procédé de production d'un train de bits servant de clé, caractérisé en ce qu'on produit une séquence de io bits au moyen d'un registre à décalage à réaction; on prend sur la base d'une valeur m de décimation chaque mème bit de la séquence de bits de manière à obtenir le train de bits servant de clé ; et on réajuste la valeur m de décimation en réponse à un événement déterminé à l'avance. Le concept au coeur de la présente invention est l'idée que le niveau de sécurité d'un schéma de cryptage cryptographique fondé sur un train de bits servant de clé peut être beaucoup amélioré si la séquence de bits engendrée par un registre à décalage à réaction est décimée d'une façon déterminée à l'avance qui est connue du côté du décryptage par une valeur m variable de décimation (me IN), c'est-à-dire si l'on prend chaque mème bit de la séquence de bits de manière à obtenir le train de bits servant de clé. Bien que la dépense supplémentaire en matériel et en temps de production de clé soit petite, une analyse d'attaque est relativement très gênée par le changement suivant l'invention de la séquence de clé. Tout d'un coup, les agresseurs ont maintenant affaire à une séquence de clé qui provient, comme il le semble, d'un dispositif de cryptage différent. Plus précisément, du côté de l'agresseur, tout d'un coup, il faut faire face à un train de bits servant de clé qui semble avoir été engendré par un dispositif de cryptage qui présente la même architecture et la même occupation initiale des bascules internes, mais qui a d'autres registres à décalage et d'autres branches de réaction. Même si la décimation fait que les performances du dispositif de cryptage qui utilise le train de bits servant de clé sont réduites d'une manière permanente ou seulement temporaire, cela n'est pas déterminant dans nombre de cas. En tout cas, le niveau de sécurité de la séquence de clé engendrée est augmenté d'une manière considérable en comparaison. En d'autres termes, on obtient une augmentation énorme de sécurité au prix d'une réduction seulement temporaire ou comparativement petite des performances. En conséquence, un avantage de la présente invention est le fait qu'il est possible d'augmenter la sécurité des dispositifs de cryptage basés sur des registres à décalage à réaction linéaires ou non linéaires et/ou sur des trains de bits servant de clé qui en sont obtenus. Un autre avantage de la présente invention est qu'il ne faut guère de matériel pour augmenter la sécurité. En liaison avec cela, un avantage de la présente invention est aussi que le principe suivant l'invention peut être mis io en oeuvre même sur des dispositifs de cryptage existants. Dans le dispositif suivant l'invention, de préférence: - la séquence de bits a une durée de période de n et la valeur m de décimation est première par rapport à la durée de la période n; - le registre de décalage à réaction est un registre à décalage à réaction is linéaire; - le registre à décalage à réaction linéaire consiste en N grands registres internes de bits et a la caractéristique de production d'une séquence de bits d'une durée de période de 2N-1. De préférence, le dispositif comprend des moyens pour fournir une indication absolue de temps, les moyens de réajustement étant configurés pour effectuer le réajustement en réponse au fait que l'indication absolue de temps satisfait une condition déterminée à l'avance. De préférence, les moyens de réajustement sont configurés pour effectuer le réajustement après une durée déterminée à l'avance expirée depuis l'instant d'un événement déterminé à l'avance. De préférence, les événements déterminés à l'avance du dernier instant où les moyens de réajustement ont effectué un réajustement est un dernier couplage du dispositif à une alimentation extérieure en tension ou un point déterminé à l'avance dans le temps pendant ou au début duquel un cryptage et/ou un décryptage est en train de s'effectuer dans lequel on utilise le train de bits servant de clé. De préférence, le dispositif comprend des moyens pour initialiser le dispositif en chargeant une cryptoclé dans le registre à décalage à réaction. L'invention a également pour objet un dispositif de cryptage d'un train de données crypté qui comprend un dispositif de production d'un train de bits servant de clé suivant l'invention et un dispositif de cryptage du train de données crypté sur la base du train de bits servant de clé. L'invention vise aussi un dispositif de cryptage d'un courant de données comprenant un dispositif de production d'un courant de bits servant de clé suivant l'invention et un dispositif de cryptage du train de données sur la base du train de bits servant de clé. De préférence: - le disposition comprend un autre dispositif de production d'un train de bits servant de clé suivant l'invention, ainsi que des moyens de combinaison io des trains de bits servant de clé des deux dispositifs pour produire un train de bits servant de clé de façon à obtenir un train de bits combiné servant de clé, le dispositif de cryptage et/ou de décryptage étant configuré pour effectuer le cryptage et/ou le décryptage sur la base du train de bits combiné servant de clé ; les moyens pour combiner comprennent des moyens de combinaison non linéaires, bit par bit, des trains de bits servant de clé des deux dispositifs pour produire un train de bits servant de clé ; - le dispositif de cryptage et/ou de décryptage est configuré pour combiner, bit par bit, le train de données et/ou le train de données crypté avec le train de bits servant de clé de manière à obtenir un train de données crypté/décrypté ; et - les moyens de réajustement sont configurés pour effectuer le réajustement en accédant à une liste de valeurs déterminées à l'avance de décimation ou en effectuant un calcul arithmétique déterminé à l'avance sur la base de la valeur de décimation. Des modes de réalisation préférés de la présente invention seront expliqués ci-dessous d'une manière plus détaillée en se reportant aux dessins annexés, dans lesquels: la Figure 1 est un schéma fonctionnel simplifié d'un dispositif de 30 cryptage ou de décryptage utilisant un train de bits servant de clé pour le cryptage ou le décryptage suivant un mode de réalisation de la présente invention; la Figure 2 est une représentation schématique pour illustrer le fonctionnement du dispositif de la Figure 1 dans un cryptage; la Figure 3 est schéma fonctionnel d'un dispositif de production d'un train de bits servant de clé suivant un mode de réalisation de la présente invention; les Figures 4a à 4f sont des schémas fonctionnels de registres à 5 décalage à réaction linéaires ayant cinq bascules; la Figure 5a est un tableau pour illustrer le fonctionnement du registre à décalage à réaction linéaire de la Figure 4a; la Figure 5b est un tableau pour combiner les caractéristiques des registres à décalage linéaires des Figures 4a à 4f; et io la Figure 6 est un schéma fonctionnel d'un dispositif classique éventuel de production d'un train de bits servant de clé. La Figure 1 représente d'abord un mode de réalisation d'un dispositif de cryptage et/ou de décryptage qui utilise un train de bits servant de clé pour le cryptage et/ou pour le décryptage. Le dispositif de cryptage is et/ou de décryptage désigné ci-dessous comme étant un dispositif cryptographique est désigné d'une manière générale par 2. Il comprend une entrée 4 alors que, suivant que le dispositif 2 effectue un cryptage ou un décryptage, un train de données non crypté ou crypté est obtenu, une entrée 6 de train de bits servant de clé, le train de bits servant de clé étant obtenu, et une sortie 8 où le dispositif 2 cryptographique sort le train de données crypté ou décrypté selon qu'il y a un cryptage ou un décryptage. Bien que, comme cela sera décrit d'une manière plus détaillée à la fin de la description des Figures, le dispositif 2 cryptographique peut mettre en oeuvre n'importe quel algorithme cryptographique dans lequel un train de bits servant de clé est utilisé pour crypter et/ou décrypter un train de données, on fera l'hypothèse ci-dessous que le dispositif 2 cryptographique est un chiffrage du type qui met en oeuvre un algorithme de Vigenère. Pour illustrer davantage le fonctionnement du dispositif 2 cryptographique pour ce cas, on se référera ci-dessous à la Figure 2 et en même temps à la Figure 1. La Figure 2 montre schématiquement de façon superposée, du haut en bas, le train 10 de bits servant de clé passant de l'entrée 6 au dispositif 2 cryptographique, le train 12 de données à crypter ou à décrypter qui passe de l'entrée 4 au dispositif 2 cryptographique et le train 14 de données crypté ou décrypté qui est sorti par le dispositif 2 cryptographique à la sortie 8. Comme on peut le voir, on fait l'hypothèse que le train 10 de bits servant de clé obtenu à l'entrée 6 a une certaine périodicité, pour être précis une périodicité ayant une durée de la période de n. Entre d'autres termes, les contenus A du train 10 de bits servant de clé se répètent tous les n bits. Le dispositif 2 cryptographique combine alors suivant un OU exclusif, bit par bit, le train 10 de bits servant de clé et le train 12 de données, l'opération OU exclusif étant indiquée par 16 à la Figure 2, ce qui se traduit par un cryptage et/ou un décryptage qui est obtenu à la sortie 8 sous la forme d'un train 14 de données à partir du train 10 de données à l'entrée 4. Sur la base de la symétrie de l'opération OU exclusif, appliquer le train 12 de bits servant de clé au résultat 14 de cryptage et/ou de décryptage par l'opération 16 OU exclusif de la même façon, c'est-à-dire avec io le même décalage de bit entre les trains 10 et 12 et/ou 12 et 14, donne à nouveau le train 10 de données d'origine et c'est pourquoi le dispositif 2 cryptographique peut servir à la fois de dispositif de cryptage et de dispositif de décryptage. La Figure 3 représente un mode de réalisation d'un dispositif de production d'un train de bits servant de clé suivant un mode de réalisation de la présente invention. Le dispositif de production d'un train de bits servant de clé de la Figure 3 indiqué d'une manière générale par 110 comprend quatre LFSR 912a, 912b, 912c et 912d, une mémoire 114 pour fournir une clé maître servant d'occupation initiale pour les LFSR 912a à 912d et un combineur 116 dont la sortie représente la sortie du dispositif 110 et est relié à l'entrée 6 du train de bits servant de clé du dispositif 2 cryptographique de la Figure 1. Mais en plus, le dispositif 110 de la Figure 3 comprend quatre moyens 118a, 118b, 118c, 118d de décimation qui sont montés chacun entre l'un des moyens 112a à 112d de décimation et le combineur 116 et qui sont commandés par un moyen 120 de commande du dispositif 110 pour ce qui concerne les valeurs m1 à m4 de décimation à utiliser au moyen d'un vecteur (m1, m2, m3, m4) ainsi que, le cas échéant, une horloge 122 pour fournir les moyens 120 de commande avec une indication absolue de temps ou un compteur 124 d'horloge pour fournir aux moyens 120 de commande une valeur de compte d'horloge qui, comme cela sera décrit ci-dessous, peut servir de mesure d'un laps de temps qui s'est écoulé depuis un événement déterminé à l'avance. Comme la structure du dispositif 110 de production d'un train de bits servant de clé de la Figure 3 a été décrite ci-dessus, ce qui suit est maintenant une description de son fonctionnement. Chacun des LFSR 112a à 112d produit une séquence de bits une fois qu'il a été initialisé en tant qu'occupation initiale de leurs registres internes au moyen d'une partie, respectivement, de la clé maître provenant de la mémoire114, la séquence de bits ayant une certaine périodicité qui peut être différente de celle des autres LSFR et/ou une certaine durée de période. C'est ainsi, par exemple, que le LFSR 112a a une durée de période de n1, le LFSR 112b a une durée de période de n2, le LFSR 112c a une durée de période de n3 et le LFSR 112d a une durée de période de n4. Pour des raisons qui seront expliquées ci-dessous d'une manière plus détaillée, les durées n1 à n4 de période sont de préférence premières les unes par rapport aux autres. Io Les séquences de bits sorties par les LFSR 112a à 112d sont décimées par des moyens 118a à 118d de décimation qui sont montés entre la sortie d'un LFSR 112a et une entrée du combineur 116, respectivement, par une valeur de décimation ajustée pour chaque moyen 118a à 118d de décimation par des moyens 120 de commande. Les moyens de décimation prennent chaque mème bit dans la séquence de bits respective des séquences de bits des LFSR 112a à 112d, m représentant la valeur respective de décimation. En d'autres termes, chacun des moyens 118a à 118d de décimation permet seulement à chaque rhème bit de la séquence de bits des LFSR 112a à 112d respectifs de passer au combineur 116, chaque moyen 118a à 118d de décimation utilisant sa propre valeur m; de décimation (avec i = 1...4) réglée par des moyens 120 de commande, comme cela sera décrit ci-dessous. Les durées de période des séquences de bits décimées, tel qu'elles sont obtenues par le combineur 116 à ses quatre entrées, peuvent correspondre, comme cela décrit dans les modes de réalisation suivants, aux durées de période des séquences de bits, tel qu'elles sortent des LFSR 112a à 112d. Mais elles peuvent aussi en être différentes. En d'autres termes, les paires de moyens de décimation et de LFSR interagissent de façon à ce que la commande par les moyens 120 de commande fait que non chaque élément de la séquence est sorti, mais que par exemple un élément de séquence sur trois ou un sur deux ou un sur cinq sont sortis, comme cela sera décrit ci-dessous. Les séquences de sortie qui sont ainsi décimées et/ou amincies des registres à décalage individuels sont alors traitées davantage par le combineur 116. D'une manière bit à bit, le combineur 116 combine les séquences de bits décimées par une fonction F Booléenne de combinaison qui est, de préférence, non linéaire dans une mesure aussi grande que possible. Plus précisément, le combineur 116 attend toujours jusqu'à ce qu'il ait obtenu un bit suivant de chaque moyen 118a à 118d de décimation, puis combine, bit à bit, ces quatre bits de façon déterministe et/ou avec la fonction F pour obtenir un bit de la séquence finale de bits servant de clé et pour la sortir à la sortie 6. Ensuite, le combineur 116 traite le bit suivant des quatre moyens 118a à 118d de décimation. Comme les moyens 118a à 118d de décimation ne passent suivant la valeur m de décimation que seulement chaque mème valeur de la séquence de bits des LFSR 112a à 112d respectifs, le combineur doit toujours attendre que soit relié le jeu complet suivant de quatre bits provenant des io moyens 118a à 118d de décimation aussi (longtemps que cela est spécifié par la valeur de décimation la plus grande des moyens 118a à 118d si la cadence d'horloge de sortie est la même pour tous les LFSR 112a à 112d. Cela donne lieu à une diminution des performances qui sera expliquée ci-dessous d'une manière plus détaillée et à laquelle on a déjà fait allusion ci-dessus en raison du fait que l'on prévoit les moyens 118a à 118d de décimation, mais la diminution des performances est plus que compensée par l'augmentation de la sécurité, comme cela a déjà été mentionné et comme cela sera expliqué ci-dessous d'une manière plus détaillée. Le résultat de la liaison bit par bit des séquences de bits décimées sorties par le combineur 116 sur sa sortie est le train de bits servant de clé obtenu par le dispositif 2 cryptographique de la Figure 1 à l'entrée 6 de train de bits servant de clé et utilisé pour un décryptage et/ou un cryptage. Pour autant que les durées n1'...n4de période des séquences de bits décimées n'ont pas de commun diviseur/sont relativement premières les unes par rapport aux autres, la durée n de la période du train de bits servant de clé correspond au produit des quatre durées de période des séquences de bits décimées (n = n1' x n2' x n3' x n4'), une durée n de période énormément longue étant obtenue en dépit d'une petite somme du nombre des registres internes des LFSR 112a à 112d et/ou en dépit d'une longueur de registre courte dans l'ensemble. Les moyens 120 de commande sont reliés fonctionnellement aux moyens 118a à 118d de décimation de manière à être à même de spécifier ou de régler la valeur de décimation qui doit être utilisée d'un quadruple et/ou par un vecteur de quatre valeurs de décimation. Les temps où les moyens 120 de commande réajustent les valeurs de décimation des moyens 118a à 118d de décimation par un nouveau vecteur de décimation sont déterminés par les Io moyens 120 de commande d'une façon qui est spécifiée à l'avance de sorte qu'il est connu du côté du décryptage pour un décrypteur adressé ou autorisé, si bien que, pendant une opération de décryptage, les réajustements sont effectués précisément au même point dans le temps et/ou au même bit du train de bits servant de clé que dans le cas du cryptage et/ou des instants correspondants, c'est-à-dire après un nombre correspondant de bits du train de données aux entrées 4 et/ou 6 (Figure 1) . Après un réajustement, les moyens 118a à 118d de décimation fonctionnent avec les valeurs de décimation réajustées. C'est ainsi, par exemple, que les moyens 120 de io commande peuvent modifier la décimation semaine par semaine. Suivant la semaine calendaire qui peut être déterminée par les moyens 120 de commande par l'intermédiaire d'une horloge 122, les moyens 120 de commande ajustent les valeurs de décimation à l'un de 52 quadruplets de décimation mémorisés qui sont connus du côté du décryptage. Mais au lieu d'un réajustement semaine par semaine, il est aussi possible d'effectuer un réajustement qui dépend du jour de la semaine, ou analogue. Comme suivant ce mode de réalisation les temps de réajustement sont déterminés en fonction d'une mesure de temps absolu, il faut prendre soin de s'assurer que deux partenaires de communication qui comrnuniquent l'un avec l'autre d'une manière cryptée par l'intermédiaire de deux dispositifs 2 et 110 indépendants de cryptage utilisent toujours des rapports de décimation identiques et, en conséquence, des séquences de bits servant de clé qui sont identiques. Mais les moyens 120 de commande peuvent aussi modifier les valeurs de décimation à des instants déterminés à l'avance dans le temps pendant un cryptage ou un décryptage en supervisant un compteur 124 d'horloge pour voir si le chiffre du compteur dépasse une valeur de seuil déterminée à l'avance. C'est ainsi, par exemple, qu'un compteur 124 d'horloge commence à compter, par exemple, à des événements déterminés à l'avance à partir d'une valeur d'initialisation déterminée à l'avance, telle que zéro, tel qu'à partir du début du cryptage et/ou du décryptage pour lequel le train de bits servant de clé est nécessaire à la sortie 6 du dispositif 110. Dans ce cas, le taux de comptes peut correspondre au taux de bits du train de données à l'entrée 4 ou en dépendre. Les moyens 120 de commande effectueraient ainsi efficacement le réajustement après une durée déterminée à l'avance après le début du cryptage et/ou du décryptage. II est aussi possible que le compteur 124 d'horloge soit réutilisé ensuite, de sorte que les Il moyens 120 de commande répètent les réajustements de façon cyclique à des intervalles de temps déterminés à l'avance. On peut ainsi effectuer un cryptage et un décryptage de façon à ce qu'ils soient décalés l'un de l'autre dans le temps, par exemple après avoir été stockés entre temps dans une mémoire, telle qu'une EEPROM d'une carte à puce, sans distance temporelle entre le temps absolu du cryptage et le temps absolu du décryptage, ce qui donne une erreur par inadvertance dans le décryptage. Dès qu'un réajustement des valeurs de décimation doit se produire, les moyens 120 de commande peuvent le faire de diverses façons. Une io possibilité consiste en l'accès mentionné ci-dessus à une table au moyen, par exemple, de l'indication de temps absolue, tel qu'elle est fournie par l'horloge 122, ou au moyen d'une valeur de quantification qui en est déterminée, par exemple le numéro de la semaine calendaire, le jour de la semaine, ou analogue. Mais l'accès peut avoir lieu aussi au moyen des anciennes valeurs de décimation servant d'indice. Une autre possibilité est de calculer arithmétiquement les nouvelles valeurs de décimation à partir des anciennes valeurs de décimation. Une autre possibilité consiste à lire de façon cyclique une liste de quadruplets valeurs de décimation (m1, m2, m3, m4) dans une liste de quadruplets valeurs de décimation déterminée à l'avance. Avant le début d'un cryptage ou d'un décryptage, la mémoire 114 charge les registres 112a à 112d sur la base de clé maître mémorisée dans la mémoire 114. Les séquences de bits sorties par les LFSR 112a à 112d commencent ainsi avec l'occupation initiale des registres internes à la fois du côté du décryptage et du côté du cryptage. Dans la description ci-dessus de la Figure 3, on n'a pas expliqué en détail la structure interne des LFSR 112a à 112d. Les valeurs de décimation et leurs relations aux durées de période des LFSR 112a à 112d n'ont pas non plus été expliquées en détail par des exernples. On expliquera davantage ci-dessous des modes de réalisation plus détaillés de paires de moyens de décimation et de LFSR 18a, 112a à 118d, 112d associés. Les LFSR sont, par exemple, de préférence d'un type qui consiste en N registres internes et/ou bascules qui sont montés en série et qui sont munis d'une réaction commune et qui ont la caractéristique d'engendrer des séquences de bits d'une durée de période de 2N-1. Il y a en tout deux 2N LFSR ayant N cellules. Parmi ceux-ci, cp(2N-1)/N ont la caractéristiqued'être en mesure de produire des séquences de la durée de période de 2N-1. cp() désigne la fonction de l'air. Si A est un nombre naturel, y(A) signifie le nombre de chiffres dans la quantité {1, 2, 3, 4, ...A-1, AI qui sont relativement premiers avec A. Si, par exemple, A = 10, cp(A) = 4 s'applique puisque parmi les chiffres 1 à 10, il y a exactement quatre nombres qui sont relativement premiers avec A = 10, c'est-à-dire les nombres 1, 3, 7 et 9. Considérons, par exemple, les LFSR d'une longueur de 5, c'est-à-dire ayant cinq registres internes et/ou considérons le cas de N = 5. Le nombre de LFSR d'une longueur de 5 est 25, c'est-à-dire 32, 2N-1 = 25-1 (avec N = 5) égal 31. Comme 31 est un nombre premier, tous les chiffres de 1 à 30 lo sont relativement premiers avec 31. En conséquence, cp(25-1) = cp(31) = 30 (pour N = 5). En conséquence à nouveau, pour y(2N-1)/N avec N = 5, cp(31)/5 = 30/5 = 6 s'applique de sorte que suivant la formule ci- dessus, parmi les 32 LFSR d'une longueur de 5, il y a précisément 6 LFSR qui ont la caractéristique d'être en mesure d'engendrer des séquences de bits de la durée de période 25-1 = 31 qui est maximum pour des LFSR d'une longueur de 5. Si l'on considère ces 6 LFSR d'une longueur de 5 d'une manière plus détaillée, on voit qu'ils ont en commun qu'ils engendrent tous une séquence d'une durée de période de 31 si l'on charge leurs cinq registres internes et/ou bascules d'une manière souhaitée à l'initialisation avec la seule exception que tous les cinq registres internes et/ou bascules ne doivent pas contenir la valeur zéro. Les 6 LFSR d'une longueur de 5, qui ont la caractéristique mentionnée ci-dessus, sont obtenus et/ou définis par les 6 polynômes primitifs sur GF(2) (GF = champ de Golomb) d'un degré 5: É f1(x) = x5 + x2 + 1 É f2(x) = x5 + x3 + 1 É f3(x)=x5+x3+x2+x+1 É f4(x) = x5 +x4 + x2 + x + 1 É f5(x) = x5 +x4 + x3 + x + 1 É f6(x) = x5 +x4 + x3 + x2 + 1 Des LFSR exemplaires, qui correspondent à ceux définis par des polynômes f1(x)...f6(x) sont représentés aux Figures 4a à 4f, précisément à la Figure 4a est représenté le LFSR qui correspond au polynôme f1, à la Figure 4b, le LFSR qui correspond au polynôme f2... et à la Figure 4f, le LFSR qui correspond au polynôme f6. Chacun des LFSR d'une longueur de N, avec présentement N = 5, comprend N registres internes à un seul bit et/ou bascule D 200a, 200b, 200c, 200d et 200e, qui sont montés en série, comme on peut le voir aux Figures 4a à 4f, de manière à décaler leur contenu de bits respectif vers leur registre interne respectif subséquent par cycle d'horloge. Le registre 200a interne, qui est le dernier dans la rangée, sort par cycle d'horloge son contenu de registres de bits à une sortie 202 du LFSR, ainsi que dans une branche 204 de réaction qui est différente pour chacun des LFSR des Figures 4a à 4f et dans laquelle des portes OU exclusives sont montées de manière à sommer modulo 2 ou à relier le contenu le registre 200a, comme cela est représenté aux Figures 4a à 4f, avec le lo contenu du registre d'au moins l'un des autres registres 200b à 200e au moyen d'opérations OU exclusif et de retourner le tout au registre 200e interne qui est disposé le plus loin de la sortie 202. Pour mieux comprendre la structure des LFSR des Figures 4a à 4f, on notera que, comme les registres 200a à 200e internes sont après tout montés en série immédiatement les uns derrière les autres, le registre 200e du côté de la sortie contient toujours et/ou fait toujours sortir le bit sn courant de la séquence de bits engendrée par le LFSR respectif, tandis que les autres registres 200b à 200e internes contiennent les bits subséquents et/ou futurs, respectivement, de la séquence de bits à la sortie 202, c'est-à-dire le registre 200b, le bit sn+1 suivant immédiatement le bit Sn courant, le registre 200c le bit suivant Sn+2, le registre 200d le bit suivant Sn+3 et le registre 200e le bit suivant Sn+4, l'indice indiquant la position du bit respectif dans la séquence s de bits alors qu'il sort par LFSR respectifs des Figures 4a à 4f à la sortie 202. Si l'on utilise cette désignation pour les contenus des registres 200a à 200e à un point précis dans le temps, c'est-à-dire à un point dans le temps où le bit a la position n de bit est le bit courant de la séquence de bits du LFSR, une porte 206 OU exclusive est montée, par exemple, dans la voie 204 de réaction du LFSR de la Figure 4a, de façon que la porte OU exclusive combine toujours de façon OU exclusif le bit Sn de réaction avec le contenu du registre 200c, c'est-à-dire sn+2, et/ou effectue une addition modulo 2 avec ce même contenu de manière à renvoyer le résultat dans le registre 200e. Dans le cas du LFSR de la Figure 4a, la voie 204 de réaction est donc d'une nature telle que sn+5 = xn+2 + Sn, dans laquelle sn+5, après tout, est le contenu de la mémoire du registre 200e dans le cycle d'horloge suivant. La dernière équation ne décrit pas seulement le LFSR de la Figure 4a et sa voie 204 de réaction mais, en outre, une caractéristique de la 2867636 14 séquence s de bits engendrée par celui-ci puisque cette équation doit toujours être satisfaite pour un bit d'une position n de bits, un bit d'une position n+2 et un bit d'une position n+5 de bit. Comme on l'a déjà mentionné ci-dessus, le LFSR de la Figure 4a donne une séquence de bits d'une durée de période de 31. En d'autres termes, la séquence de bits du LFSR de la Figure 4a qui sort se répète soi-même tous les 31 bits. Afin d'illustrer davantage le fonctionnement du LFSR de la Figure 4a, et afin d'illustrer, en particulier, que le LFSR de la Figure 4a donne une séquence de bits d'une durée de période de 31, la Figure 5a montre suivant une table dans 32 cycles d'horloge suivants indiqués dans la colonne de gauche les contenus qui vont suivre des registres 200a à 200e (colonnes centrales), ainsi que dans la colonne la plus à droite, le signal de sortie du registre à la sortie 202 à un cycle d'horloge respectif. Comme on peut le voir, on fait l'hypothèse à la Figure 5a que, dans le cycle d'horloge (= n-1) 1, le LFSR de la Figure 4a a été chargé d'une occupation initiale de 11101. Vers le cycle 2 d'horloge suivant, chaque registre 200b à 200e sort son contenu de bits respectifs de registre pour l'envoyer aux registres 200a à 200b suivant, le registre 200a du côté de la sortie sortant d'abord son contenu Sn de registre sous la forme d'un bit de la séquence s de bits à la sortie 202 de sorte que le bit de signal s de bit dans le cycle 2 d'horloge, c'est-à-dire s2, correspond au contenu du registre 200a au cycle d'horloge de (n-1) = 1, c'est-à-dire 1 , et sort deuxièmement son contenu Sn de registre additionné d'une manière modulaire avec le contenu du registre 200c au cycle d'horloge de 1, c'est-à-dire avec 1 par la voie 204 de réaction dans le registre 200e et c'est pourquoi le contenu de ce registre 200e devient 0 (=1 OU exclusif 1) au cycle d'horloge de 2. Comme on peut le voir, la configuration d'origine des registres du cycle 1 d'horloge est rétablie dans les regiistres 200a à 200e après 32 cycles d'horloge, de sorte que l'on obtient une durée de période de 31 cycles pour le signal de sortie engendré par le LFSR de la Figure 4a et/ou la séquence de bits engendrée par le LFSR de la Figure 4a, comme cela a déjà été déterminé ci-dessus. Après initialisation du LFSR de la Figure 4a avec une occupation initiale de 11101, ce que l'on obtient précisément est une séquence s de bits de 111010100001001011001111000110 1 11101... Avec une occupation initiale différente, ce que l'on obtient est aussi une séquence de bits d'une durée de période de 31 qui, toutefois, débute d'une façon qui est décalée par rapport à ce qui vient d'être mentionné. Avec une occupation initiale de 00001, on obtient, par exemple, une séquence s de bits qui débute de la manière suivante: 00001001011001111100011011110101l0000100... s La description ci-dessus se rapporte au LFSR de la Figure 4a à titre d'exemple seulement, mais peut être transposée aux autres LFSR représentés aux Figures 4b à 4f. Dans Va table de la Figure 5, ce qui est représenté pour les Figures 4a à 4f individuelles sont les caractéristiques du LFSR respectif dépeintes dans la figure respective. Ce qui est représenté en particulière dans la deuxième colonne est le polynôme respectif qui correspond au LFSR de la figure respective, la troisième colonne donne la somme des contenus de registre qui est retournée en tant que somme sn+5 au dernier registre 200e et la quatrième colonne donne la séquence s de bits obtenue à partir du début dans le cas où l'occupation initiale est 00001. Comme cela est représenté dans la table de la Figure 5b, chacun des LFSR des Figures 4a à 4f engendre une séquence de bits d'une durée de période de 31. Ce qui s'applique à chacun des LFSR des Figures 4a à 4f, comme cela a été indiqué à titre d'exemple à la Figure 5a pour le LFSR de la Figure 4a, est que l'occupation des registres 200a à 200e adopte chacun des quintuples potentiels de bits qui consistent non seulement en cinq zéros, un précisément pendant une période et/ou en 31 cycles d'horloge successifs, l'ordre dans lequel se produisent les quintuples variant toutefois. On peut maintenant montrer que chacun des six LFSR des Figures 4a à 4f peut être simulé à l'aide de l'un des autres LFSR si la séquence de bits de ces autres LFSR est décimée, c'est-à-dire si seulement chaque mème bit est pris dans la séquence de bits pour obtenir la séquence de bits finale. Plus précisément, l'un des LFSR des Figures 4a à 4f engendre, par exemple, la séquence de bits so, si, s2, s3, s4, s5, s6, s7, S8, ... Si l'on prend le chiffre m, qui est relativement premier avec la durée de la période, c'est-à-dire 31 dans le présent exemple, et si l'on prend chaque mème élément de la séquence dans la séquence ci-dessus en partant de so, de sorte que la séquence obtenue se lit so, sm, Sem, Sam, Som, ..., cette séquence décimée est identique à la séquence de sortie de l'un des cinq autres LFSR des Figures 4a à 4f. Ce qu'on peut montrer aussi est qu'ainsi à partir d'un LFSR précis d'une longueur précise de N, qui présente la caractéristique d'engendrer une séquence de bits d'une durée de période de 2"-1, tous les autres LFSR de la même longueur et ayant les mêmes caractéristiques peuvent être simulés. Plus précisément, si l'on fait en sorte que le facteur m de décimation prenne tous les nombres de 1 à 2"-1 qui sont relativement premiers avec la durée de la période de 2"-1 et si l'on décime par m la séquence de sortie d'un LFSR spécifique d'une longueur de N, on obtient précisément N fois chaque séquence de sortie de chacun des LFSR d'une longueur de N qui engendre des séquences de bits de la durée de la période de 2"-1. Considérons, par exemple, la séquence de bits de la table ci- lo dessus pour des occupations 0001 initiales du LFSR de la Figure 4a. Si cette séquence de bits est décimée par m = 3 ou si l'on prend chaque troisième bit dans cette séquence de bits, on obtient la séquence de bits 0001010110100001100100111110111 1 00010... Mais cela est une version décalée d'une séquence de bits tel qu'engendrée par la LFSR suivant la Figure 4f. En conséquence, le registre à décalage suivant la Figure 4f est simulé en décimant la séquence de bits sortie par le LFSR suivant la Figure 4a. Ceci s'applique, en particulier, aux LFSR d'une longueur de 5, qui ont été expliqués ci-dessus, est qu'une décimation de la séquence de bits, tel qu'elle est engendrée par le LFSR suivant la Figure 4a, donne les séquences de bits des autres LFSR suivants selon la valeur m de décimation. Valeur de décimation de Donne, quelques fois le La séquence de bits des décalage LFSR de me {1,2,4,8,16} > Figure 4a me {3,6,12,24,17} --> Figure 413 me {5,10,20,9,18} Figure 4c me 17,14,28,25,1 9} - Figure 4d me {11,22,13,26,21} Figure 4e me {15,30,29,27,23} Figure 4f Comme les caractéristiques des LFSR ont été décrites ci-dessus à titre d'exemple en se reportant aux LFSR d'une longueur de 5, on décrira à nouveau le fonctionnement de ce dispositif d'une manière plus détaillée ci- dessous en se reportant à la Figure 3 et en se reportant à un mode de réalisation de précis, dans lequel les LFSR dont des LFSR de longueurs N1. N4 différentes si, toutefois, ont tous la caractéristique d'engendrer des séquences de bits de la durée de période qui est d'un maximum possible avec cette longueur précise de registre, c'est-à-dire 2Ni 1, avec i = 1...4...DTD: On fera l'hypothèse, en particulier, à titre d'exemple que les LFSR 112a à 112d ont les longueurs suivantes (2e colonne) et engendrent des séquences de bits ayant les durées de période suivantes (3e colonne). Longueurs Durées de période LFSR112a 7 =N1 127 =n1 LFSR112b 9 =N2 511 =n2 LFSR112c 10 =N3 1023 =n3 LFSR112d 11 = N4 2047 =n4 La clé maître mémorisée dans la mémoire 114 aurait, dans le lo présent cas donné à titre d'exemple, par exemple la longueur de 7 +9 + 10 + 11 = 27, les sept premiers bits étant chargés dans le LFSR 112a, les neuf bits venant immédiatement ensuite étant chargés dans le LFSR 112b, les dix bits suivants étant chargés dans le LFSR 112c et les derniers onze bits étant chargés dans le LFSR 112d à l'initialisation. Si les moyens 120 de commande commandent les moyens 118a à 118d de décimation avec la configuration des LFSR 112a à 112d qui est donnée à la table 2 avec un quadruplet des valeurs de décimation (m1, m2, m3, m4), qui indique une valeur m; de décimation (i = 1...4) qui n'est pas égale à zéro, pour chaque moyen 118a à 118d de décimation, le dispositif 110 de production d'un train de bits servant de clé engendre un train de bits servant de clé d'une durée de période qui correspond au produit des durées de période n;' (i = 1...4) des séquences décimées des LFSR 112a à 112d individuels. Mais si à un certain point dans le temps, comme cela a été décrit cidessus, les moyens 120 commandent les moyens 118a à 118d avec une quadruple valeur de décimation réajustée, le train de bits servant de clé engendré par le dispositif 110 changera sans qu'en fait les LFSR 112a à 112d aient été changés. Si, en outre, on utilise seulement les valeurs m; de décimation qui 30 sont premières relativement à la durée de période n; respective du LFSR associé, c'est-à-dire si m; est toujours premier relativement avec ni, les durées de période des séquences de bits décimées resteront identiques aux durées de période des séquences de bits des LFSR individuels, comme cela a été décrit ci-dessus, de sorte que la durée de période du train de bits modifié servant de clé du dispositif 110 restera aussi la même avant et après la commutation du quadruple des valeurs de décimation. Si, par exemple, le vecteur valeur de décimation est décimé pour passer de (1,1,1,1) à (3,3,5,5) et si la séquence de sortie du LFSR 112a est décimée avec m = 3, la sortie du LFSR 112b est décimée avec m = 3, la io séquence de sortie du LFSR 112c est décimée avec m = 5 et la sortie du LFSR 112d est décimée avec m = 5, le dispositif 110 de cryptage de la Figure 3 se comporterait exactement comme si on l'avait percé et ouvert et si on avait enlevé les quatre LFSR 112a à 112d qui y sont présents et remplacé ceux-ci par d'autres LFSR qui ont la même caractéristique, c'est- à-dire l'aptitude à engendrer des séquences de bits de durées de période de 127, 511, 1023 et 2047, respectivement. Avec le quadruplet des valeurs de décimation de (3,3,5,5) qui vient d'être mentionné à titre d'exemple, les performances du dispositif 110 de cryptage sont réduites de 20 % par rapport au quadruplet des valeurs de décimation de (1,1,1,1), c'est-à-dire avec l'état sans les moyens 118a à 118d de décimation et/ou sans prendre chaque bit dans les séquences de bits des LFSR 112a à 112d puisque le combineur 116 doit attendre pour chaque liaison pendant une période de cinq cycles d'horloge au lieu d'un seul cycle d'horloge pour tous les bits provenant des séquences de bits décimées qui sont nécessaires pour que chaque liaison arrivent au combineur 116 pour une combinaison bit par bit des bits provenant des séquences de bits décimées, tel qu'elles sont sorties par les moyens 118a à 118d de décimation suivant la valeur de décimation la plus grande, ici m = 5. Plus précisément, avec le quadruplet des valeurs de décimation de (3,3,5,5) considéré à titre d'exemple, les moyens 118c et 118d de décimation prennent seulement un parmi cinq bits dans les séquences de bits des LFSR 112c et 112d et les envoie au combineur 116. Les autres ne passent pas, mais sont rejetés. En conséquence, le temps qui s'écoule jusqu'au passage du bit suivant est toujours cinq fois plus grand avec ces moyens 118c et 118d de décimation que dans le cas où il n'y a pas de décimation et/ou que dans le cas d'une valeur de décimation de 1. Mais les pertes de performances sont acceptables puisque le niveau de sécurité du dispositif 2 de cryptage qui utilise la séquence de bits servant de clé du dispositif 110 augmente considérablement en conséquence même si les valeurs de décimations pour les moyens 118a à 118d de décimation sont réajustées seulement de temps en temps. D'autres quadruplets de valeurs de décimation potentielles sont, par exemple, (3,3,5,5), (5,3,5,5), (11,3,7,5)... Avec ceux-ci, la durée de la période obtenue de la séquence de bits servant de clé à la sortie 6 reste toujours la même. Avec des cycles suivant la description ci-dessus, on doit aussi faire lo observer ce qui suit. Dans ce qui précède, on a décrit la présente invention au moyen d'une combinaison du dispositif 2 cryptographique et d'un générateur 110 de clés, le dispositif cryptographique étant un dispositif cryptographique travaillant suivant l'algorithme de Vigenère. Mais la présente invention n'est pas limitée à des dispositifs de cryptage et/ou de décryptage de ce type. On pourrait obtenir d'autres dispositifs de cryptage et/ou de décryptage par le fait qu'un dispositif de production d'un train de bits servant de clé suivant la Figure 3 est combiné en combinaison avec des dispositifs cryptographiques d'autres types, tels qu'un module DES ou AES ou avec tout autre dispositif qui fonctionne suivant un algorithme cryptographique symétrique différent et à l'entrée de clé duquel le train de bits servant de clé, tel qu'il est produit par le générateur 110 de clés, est appliqué. On notera, en outre, qu'à la Figure 3 le cas où le générateur de clés comprend quatre LFSR a été pris pour hypothèse à titre d'exemple seulement. Mais il peut y avoir n'importe quel nombre de registres à décalage à réaction. Il est aussi possible, en particulier, de se passer du combineur 116 et de mettre en oeuvre un générateur de clés seulement au moyen d'une combinaison de moyens de décimation avec un registre à décalage à réaction. On notera aussi qu'il n'est pas nécessaire d'utiliser des LFSR qui ont la caractéristique d'engendrer des séquences de bits dont les durées de période qui sont au maximum possible de leur longueur de registre. Bien au contraire, on peut utiliser aussi d'autres LFSR. En outre, on peut utiliser aussi des valeurs de décimation qui ne sont pas relativement premières avec la durée de période du LFSR associé. Dans ce cas, seule la durée de périodes effectives du train de bits décimé diminuerait, ce qui peut toutefois être acceptable avec des LFSR suffisamment grands. Il faut, en outre, noter en référence à la description ci-dessus qu'afirn d'établir du synchronisme entre le cryptage et/ou le décryptage les instants auxquels on effectue la commutation et/ou le réajustement de la valeur ou des valeurs de décimation pourraient être déterminés par les moyens 120 de commande d'une manière qui est différente des façons décrites ci-dessus. C'est ainsi, par exemple, que dans une communication entre deux partenaires de communication au moyen d'un cryptage et/ou d'un décryptage basé sur un train de bits servant de clé, tel qu'il est engendré par le dispositif suivant la Figure 3, un partenaire de communication pourrait informer l'autre des instants suivant un protocole io spécifié. II faut noter de même que la présente invention n'est pas limitée à des registres à décalage à réaction linéaires. En outre, la présente invention peut être configurée avec des registres à décalage à réaction qui ne sont pas linéaires. Il faut, en outre, noter que l'on peut effectuer le réajustement par les moyens 120 de commande de toute façon souhaitée, c'est-à-dire en prévoyant, comme on l'a déjà décrit ci-dessus, une liste de valeurs de décimation et/ou de vecteurs de valeur de décimation que l'on fait passer de manière cyclique l'un après l'autre d'un réajustement à l'autre ou en calculant les valeurs de décimation pour obtenir les nouvelles valeurs de décimation, par exemple en appliquant une multiplication matricielle du vecteur courant des valeurs de décimation pour obtenir le nouveau vecteur de valeur de décimation par réajustement, ou analogue. On notera, en particulier, que, suivant les circonstances, le schéma inventif pour la production d'un train de bits servant de clé peut aussi être mis en oeuvre en logiciel. La mise en oeuvre peut s'effectuer sur un support de mémoire numérique, en particulier un disque ou un CD, par des signaux de commande pouvant être lus électroniquernent qui peuvent interagir avec un système informatique programmable, tel que le procédé respectif soit effectué. D'une manière générale, l'invention consiste ainsi aussi en un produit de programmes informatiques ayant un code programme mémorisé dans un support pouvant être lu sur machine pour effectuer le procédé suivant l'invention lorsque le produit de programmes informatiques passe sur un ordinateur. En d'autres termes, l'invention peut être ainsi mise en oeuvre sous la forme d'un programme informatique ayant un code programme pour effectuer le procédé lorsque le programme informatique passe sur un ordinateur. REVENDICATIONS 1. Dispositif de production d'un train de bits formant une clé, caractérisé en ce qu'il comprend: un registre (112a à 112d) de décalage à réaction pour engendrer une séquence de bits; des moyens de décimation (118a à 118d) pour prendre sur la base d'une valeur m de décimation chaque même bit de la séquence de bits de façon à obtenir le train de bits servant de clé ; et io des moyens (120) de réajustement de la valeur m de décimation en réponse à un événement déterminé à l'avance. 2. Dispositif suivant la revendication 1, caractérisé en ce que la séquence de bits a une durée de période de n et la valeur m de décimation est première par rapport à la durée de la période n. 3. Dispositif suivant la revendication 1 ou 2, caractérisé en ce que le registre (112a à 112d) de décalage à réaction est un registre à décalage à réaction linéaire. 4. Dispositif suivant l'une quelconque des revendications 1 à 3; caractérisé en ce que le registre à décalage à réaction linéaire consiste en N grands registres (200a à 200e) internes de bits et a la caractéristique de production d'une séquence de bits d'une durée de période de 2N-1. 5. Dispositif suivant l'une quelconque des revendications précédentes, caractérisé en ce qu'il comprend: des moyens (122) pour fournir une indication absolue de temps, les moyens (120) de réajustement étant configurés pour effectuer le réajustement en réponse au fait que l'indication absolue de temps satisfait une condition déterminée à l'avance. 6. Dispositif suivant l'une quelconque des revendications précédentes, caractérisé en ce que les moyens (120) de réajustement sont configurés pour effectuer le réajustement après une durée déterminée à l'avance expirée depuis l'instant d'un événement déterminé à l'avance. 7. Dispositif suivant la revendication 6, caractérisé en ce que les événements déterminés à l'avance du dernier instant où les moyens (120) de réajustement ont effectué un réajustement est un dernier couplage du dispositif à une alimentation extérieure en tension ou un point déterminé à l'avance dans le temps pendant ou au début duquel un cryptage et/ou un décryptage est en train de s'effectuer, dans lequel on utilise le train de bits servant de clé. io 8. Dispositif suivant l'une quelconque des revendications précédentes, caractérisé en ce qu'il comprend des moyens (114) pour initialiser le dispositif en chargeant une cryptoclé dans le registre (112a à 112d) à décalage à réaction. 9. Dispositif de cryptage d'un train de données, caractérisé en ce 15 qu'il comprend: un dispositif pour produire un train de bits servant de clé, tel que revendiqué suivant l'une des revendications 1 à 8; et un dispositif (2) de cryptage du train de données sur la base du train de bits servant de clé. 10. Dispositif de décryptage d'un train de données crypté, caractérisé en ce qu'il comprend: un dispositif pour produire un train de bits servant de clé, tel que revendiqué suivant l'une des revendications 1 à 8; et un dispositif (2) de décryptage du train de données crypté sur la 25 base du train de bits servant de clé. 11. Dispositif suivant la revendication 9 ou 10, caractérisé en ce que le dispositif comprend un autre dispositif de production d'un train de bits servant de clé suivant l'une quelconque des revendications 1 à 8, ainsi que des moyens (116) de combinaison des trains de bits servant de clé des deux dispositifs pour produire un train de bits servant de clé de façon à obtenir un train de bits combiné servant de clé, le dispositif de cryptage et/ou de décryptage étant configuré pour effectuer le cryptage et/ou le décryptage sur la base du train de bits combiné servant de clé. 12. Dispositif suivant la revendication 11, caractérisé en ce que les 35 moyens (116) pour combiner comprennent des moyens de combinaison non linéaire, bit par bit, des trains de bits servant de clé des deux dispositifs pour produire un train de bits servant de clé. 13. Dispositif suivant l'une quelconque des revendications 9 à 12, caractérisé en ce que le dispositif (2) de cryptage et/ou de décryptage est configuré pour combiner, bit par bit, le train de données et/ou le train de données crypté avec le train de bits servant de clé de manière à obtenir un train de données crypté/décrypté. 14. Dispositif suivant l'une quelconque des revendications 1 à 8, caractérisé en ce que les moyens (120) de réajustement sont configurés pour lo effectuer le réajustement en accédant à une liste de valeurs déterminées à l'avance de décimation ou en effectuant un calcul arithmétique déterminé à l'avance sur la base de la valeur de décimation. 15. Procédé de production d'un train de bits servant de clé, caractérisé en ce que: on produit une séquence de bits au moyen d'un registre (112a à 112d) à décalage à réaction; on prend sur la base d'une valeur m de décimation chaque mème bit de la séquence de bits de manière à obtenir le train de bits servant de clé ; et on réajuste la valeur m de décimation en réponse à un événement déterminé à l'avance. 16. Programme informatique ayant un code de programme pour effectuer le procédé, tel que revendiqué à la revendication 15, lorsque le programme informatique passe sur un ordinateur.