FR 2871920 A1 20051223 FR 0451190 A 20040618 MEMOIRE RAPIDE La présente invention concerne une mémoire rapide d'un circuit intégré. Dans les circuits intégrés modernes, il est fréquent que la fréquence de fonctionnement des circuits soit limitée par la fréquence maximale de fonctionnement de leurs mémoires, la fréquence maximale d'une mémoire correspondant à la durée minimale nécessaire pour effectuer une lecture ou une écriture dans un point de la mémoire. Un objet de la présente invention est de prévoir une 10 structure de circuit intégré permettant d'accroître la fréquence maximale de fonctionnement de ses mémoires. Pour atteindre cet objet, la présente invention prévoit un circuit de mémorisation utilisant une mémoire à double accès, comprenant des moyens pour activer alternativement un accès puis l'autre avec une fréquence maximale égale à deux fois la fréquence maximale possible d'activation d'un accès donné, au moins deux activations successives desdits moyens commandant des opérations de même type, lecture ou écriture. Selon un mode de réalisation de l'invention, chaque accès de ladite mémoire à double accès comprend un groupe d'entrées de commande permettant de commander une opération de lecture ou d'écriture dans un point de la mémoire. Selon un mode de réalisation de l'invention, la mémoire à double accès est synchrone, chaque groupe d'entrées de commande comprenant une entrée d'horloge, le signal d'horloge reçu sur cette entrée d'horloge étant un signal périodique, les signaux reçus sur les autres entrées de commande d'un groupe d'entrées de commande étant échantillonnés sur un front, montant ou descendant, du signal d'horloge reçu sur l'entrée d'horloge du groupe d'entrée de commande considéré. Selon un mode de réalisation de l'invention, lesdits moyens pour activer alternativement un accès puis l'autre fournis-sent des premier et second signaux d'horloge à partir d'un signal d'horloge de référence, les premier et second signaux d'horloge ayant une fréquence moitié de celle du signal d'horloge de référence et étant en opposition de phase, le pre- mier signal d'horloge commandant l'entrée d'horloge d'un des groupes d'entrées de commande de la mémoire, le second signal d'horloge commandant l'entrée d'horloge de l'autre groupe d'entrées de commande de la mémoire. Selon un mode de réalisation de l'invention, chaque groupe d'entrées de commande comprend une entrée d'adresse, une entrée de sélection de mémoire et une entrée d'écriture/lecture. Selon un mode de réalisation de l'invention, les deux entrées d'adresse reçoivent un même signal d'adresse, les deux entrées de sélection de mémoire reçoivent un même signal de sélection de mémoire, et les deux entrées d'écriture/lecture reçoivent un même signal d'écriture/lecture. Selon un mode de réalisation de l'invention, ladite mémoire à double accès comprend deux entrées de données par lesquelles sont introduites des données que l'on souhaite écrire dans la mémoire, chaque entrée de données étant associée à un groupe d'entrées de commande, les deux entrées de données recevant un même signal d'entrée de données. Selon un mode de réalisation de l'invention, la mémoire comporte deux sorties de données sur lesquelles peuvent être obtenues les valeurs lues en mémoire, chaque sortie de données étant associée à un groupe d'entrées de commande. Selon un mode de réalisation de l'invention, les deux sorties de données de la mémoire sont reliées à deux entrées 5 d'un multiplexeur commandé par un des premier et second signaux d'horloge. Selon un mode de réalisation de l'invention, ladite mémoire comprend deux entrées de validation de sortie autorisant ou non l'émission de données sur chacune des sorties de données, les deux sorties de données étant reliées à une même sortie de données, les entrées de validation recevant des signaux de commande complémentaires. Selon un mode de réalisation de l'invention, ladite mémoire à double accès est une mémoire asynchrone, une opération 15 de lecture ou d'écriture étant lancée lorsqu'une des entrées d'un groupe d'entrées de comunande change d'état. La présente invention prévoir également un procédé d'activation d'une mémoire à double accès consistant à activer alternativement un accès puis l'autre avec une fréquence maxi- male égale à deux fois la fréquence maximale possible d'activation d'un accès donné, au moins deux activations successives commandant des opérations de même type, lecture ou écriture. Cet objet, ces caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles: la figure 1 est un schéma d'une mémoire à double accès; la figure 2 est un schéma d'un point mémoire d'une mémoire à double accès de type SRAM; la figure 3 est un chronogramme illustrant les valeurs prises par divers signaux du circuit de la figure 1; la figure 4 est un schéma d'un circuit de mémorisation 35 selon un mode de réalisation de la présente invention; la figure 5 est un chronogramme illustrant les valeurs prises par divers signaux du circuit représenté en figure 4; et la figure 6 est un schéma d'un circuit de mémorisation selon un autre mode de réalisation de la présente invention. La présente invention prévoit d'utiliser comme mémoire rapide une mémoire à double accès commandée de façon spécifique. La structure et le fonctionnement d'une mémoire à double accès sont rappelés ci-après. La figure 1 est un schéma d'une mémoire à double accès comprenant une matrice de points mémoire 1, quelques points mémoire étant représentés par des ronds. Chaque point mémoire est relié à une paire de lignes de rangée horizontales et à une paire de lignes de colonne verticales. Chaque paire de lignes de rangée est reliée à deux décodeurs de rangée ROW1/ROW2 2 et 3, chaque décodeur de rangée permettant d'activer une des lignes de chaque paire de lignes de rangée. De même, chaque paire de lignes de colonne est reliée à deux décodeurs de colonne (COL1/COL2) 4 et 5, chaque décodeur de colonne permettant d'activer une des lignes de chaque paire de lignes de colonne. Un circuit de commande Cl pilote le décodeur de rangée ROW1 2 et le décodeur de colonne COL1 4, et un circuit de commande C2 pilote le décodeur de rangée ROW2 3 et le décodeur de colonne COL2 5. Chacun des circuits de commande Cl et C2 est relié à un groupe d'entrées de commande. Chaque groupe d'entrées de commande comprend dans cet exemple une entrée d'horloge CK1/CK2, un entrée d'adresse @1/@2, une entrée de sélection de mémoire CSN1/CSN2, et une entrée d'écriture/lecture WE1/WE2. Deux circuits d'écriture R1 et R2 sont reliés d'une part aux décodeurs de rangée COL1/COL2 4 et 5 et d'autre part à deux sorties de données S1 et S2 de la mémoire. Dans le cas où il est possible d'effectuer des écritures dans la mémoire, les circuits de commande Cl et C2 sont reliés respectivement à deux entrées de données El et E2. Les entrées de commande CK1, @1, CSN1, WE1, CK2, @2, CSN2 et WE2 et les entrées de données El et E2 reçoivent des signaux et les sorties de données S1 et S2 émettent des signaux. Dans la suite de la description, un signal arrivant sur une entrée de coicunande X, l'entrée d'horloge CK1 par exemple, sera appelé signal de commande X, soit signal d'horloge CK1 dans notre exemple. De même, un signal arrivant sur une entrée de données El, E2 ou émis par une sortie de données S1, S2 sera respectivement appelé signal d'entrée El, E2 ou signal de sortie S1, S2. Deux opérations telles qu'une lecture ou une écriture peuvent être effectuées simultanément. Le lancement d'une opération dans la mémoire à double accès est effectué par activation d'un des groupes d'entrées de commande {CK1/@l/CSN1/WE1} ou {WE2/CSN2/@2/CK2}. De façon générale, une mémoire à double accès comprend un circuit de gestion de conflits, non représenté, afin d'éviter que deux écritures d'un même point mémoire avec des valeurs différentes soient lancées simultanément. Lorsque la mémoire à double accès est synchrone, les signaux d'adresse @l/@2, de sélection de mémoire CSN1/CSN2 et d'écriture/lecture WE1 et WE2 sont échantillonnés sur un front, montant ou descendant, du signal d'horloge CK1 ou CK2. Si le signal de sélection de mémoire CSN1/CSN2 indique que la mémoire est sélectionnée alors une opération de lecture ou d'écriture est effectuée à l'adresse indiquée par le signal d'adresse @1/@2. Le signal d'écriture/lecture WEl/WE2 indique si une écriture ou une lecture est demandée. Dans le cas où une lecture est demandée, le circuit de commande Cl ou C2 active les décodeurs de rangée et de colonne auxquels il est relié afin de sélectionner le point mémoire correspondant à l'adresse demandée. La valeur présente dans le point mémoire sélectionné est alors émise sur la sortie Si ou S2. De même, lorsqu'une écriture est demandée, le circuit de commande Cl ou C2 active les décodeurs de rangée et colonne associés afin d'écrire dans le point mémoire sélectionné la valeur présente sur l'entrée de données El ou E2. La figure 2 est un exemple de point mémoire d'une mémoire à double accès de type SRAM. Le point mémoire comprend quatre transistors d'accès Tl, T2, T3 et T4 et deux inverseurs Il et I2, la sortie d'un des inverseurs étant reliée à l'entrée de l'autre. La sortie de l'inverseur I2 est reliée à une zone de drain/source de chacun des transistors T1 et T2, l'autre zone de drain/source de chacun des transistors Tl et T2 étant reliée respectivement à une ligne de bit BLa ou BLb. De même, la sortie de l'inverseur Il est reliée à une zone de source/drain de chacun des transistors T3 et T4, l'autre zone de source/drain des transistors T3 et T4 étant reliée respectivement à une ligne de bit BLaN et BLbN. Les transistors T1 et T3 sont commandés par une ligne de rangées RLa et les transistors T2 et T4 sont commandés par une ligne de rangées RLb. La paire de lignes de rangées RLa/RLb est reliée au décodeur de rangée 2 et 3 de la mémoire à double accès. Les lignes de bits BLa et BLaN sont reliées au décodeur de colonne COL1 4 et les lignes de bits Wb et BLbN sont reliées au décodeur de colonne COL2 5. La figure 3 est un chronogramme illustrant des valeurs prises par divers signaux du circuit de la figure 1. Les signaux d'horloge CK1 et CK2 sont des signaux périodiques, la fréquence du signal d'horloge CK1 étant dans cet exemple supérieure à celle du signal d'horloge CK2. Quatre fronts montants du signal d'horloge CK1 et trois fronts montants du signal d'horloge CK2 sont représentés en figure 3. Les signaux d'adresse @1 et @2 sont dans cet exemple échantillonnés sur chaque front montant des signaux d'horloge CK1 et CK2. De façon classique, afin d'éviter des erreurs d'échantillonnage, les signaux d'adresse @1 et @2 doivent être positionnés un peu avant le front montant de l'horloge CK1 ou CK2 et rester inchangés pendant une courte durée après le front montant. Des exemples de valeurs d'adresse prises par les signaux d'adresse @l et @2 sont donnés en hexadécimal. Les signaux d'écriture/lecture WE1 et WE2 sont aussi échantillonnés sur chaque front montant des signaux d'horloge CK1 et CK2. Dans cet exemple, un niveau "0" correspond à une demande de lecture, un niveau "1" correspond à une demande d'écriture. Le signal d'écriture/lecture WE1 est au niveau "0" lors des deux premiers fronts montants du signal d'horloge CK1, au niveau "1" lors du troisième front montant puis de nouveau au niveau "0". Le signal d'écriture/lecture WE2 est au niveau "1" lors du premier front montant du signal d'horloge CK2, puis au niveau "0" lors des fronts montants suivants. La lecture d'un point mémoire est lancée sur un front montant d'un signal d'horloge CK1 ou CK2. Le circuit de commande Cl ou C2 active alors les décodeurs de rangée ROW1/ROW2 et de colonne COL1/COL2 puis le circuit de lecture R1 ou R2. Les données mémorisées à l'adresse indiquée par le signal d'adresse lors du front montant du signal CK1 ou CK2 sont alors fournies en sortie S1 ou S2. Dans cet exemple, les données lues sont disponibles en sortie après une durée correspondant sensiblement à la moitié de la période du signal d'horloge CK2 et à 2/3 de la période du signal d'horloge CK1. Des exemples de valeurs lues sont donnés en hexadécimal. L'écriture d'un point mémoire est lancée sur un front montant d'un signal d'horloge CK1 ou CK2. Le circuit de commande Cl ou C2 active les décodeurs de rangée ROW1/ROW2 et de colonne COL1/COL2 et les données présentes sur l'entrée El ou E2 sur le front montant de l'horloge CK1 ou CK2 sont écrites à l'adresse indiquée par le signal d'adresse lors de ce même front montant du signal CK1 ou CK2. Une mémoire à double accès telle que décrite précé- demment correspond sensiblement à deux mémoires Menti et Mem2 partageant une même matrice de points mémoire. En référence à la figure 1, la mémoire Meml comprendrait le décodeur de rangée ROW1 2, le circuit de commande Cl, le décodeur de colonne COL1 4 et le circuit d'écriture R1. De même, la mémoire Mem2 compren- drait le décodeur de rangée ROW2 3, le circuit de commande C2, le décodeur de colonne COL2 5 et le circuit d'écriture R2. De façon classique, une mémoire à double accès est essentiellement utilisée pour permettre de réaliser de façon asynchrone des opérations "simultanées" de lecture et d'écriture en mémoire. Selon la présente invention, les deux mémoires Meml et Mem2 d'une mémoire à double accès sont utilisées de façon à obtenir l'équivalent d'une mémoire à simple accès deux fois plus rapide. La figure 4 est un schéma d'un circuit de mémorisation selon un mode de réalisation de la présente invention. Le circuit de mémorisation comprend une mémoire à double accès 20 telle que représentée en figure 1. A partir d'un signal d'horloge CK de fréquence f, un circuit d'activation 21 fournit deux signaux d'horloge CK1 et CK2 de fréquence f/2 et en opposition de phase. Les signaux d'horloge CK1 et CK2 sont fournis sur les entrées d'horloge CK1 et CK2 de la mémoire 20. Les entrées de commande @1/@2, CSN1/CSN2 et WE1/WE2 reçoivent respectivement le même signal d'adresse @, le même signal de sélection mémoire CSN et le même signal d'écriture/lecture WE. Les sorties S1 et S2 de la mémoire 20 sont reliées à deux entrées d'un multiplexeur 22 fournissant un signal de sortie S. Le multiplexeur 22 est commandé par un des signaux d'horloge CK1 et CK2, dans cet exemple le signal d'horloge CK2. Les entrées de données El et E2 de la mémoire 20 reçoivent un même signal d'entrée E. Les signaux d'écriture @, de sélection de mémoire CSN et d'écriture/lecture WE sont échantillonnés alternativement par chacune des mémoires Meml et Mem2 de la mémoire 20. Le circuit de commande Cl de la mémoire Meml échantillonne les signaux de commande sur un front, montant ou descendant, du signal d'horloge CK1 et le circuit de commande C2 de la mémoire Mem2 échantillonne les signaux de commande sur un front, montant ou descendant, du signal d'horloge CK2. Si une écriture est demandée, les données positionnées sur l'entrée E sont écrites à l'adresse indiquée par le signal d'adresse @. Si une lecture est demandée, les données mémorisées à l'adresse indiquée par le signal d'adresse @ sont fournies sur l'une des deux sorties S1 et S2 puis sur le signal de sortie S. La figure 5 est un chronogramme illustrant les valeurs 35 prises par divers signaux du circuit représenté en figure 4. Le signal d'horloge CK est un signal périodique, 10 fronts montants étant visibles en figure 5. Les signaux d'horloge CK1 et CK2, de fréquence moitié de celle du signal d'horloge CK, changent d'état sur chaque front montant du signal d'horloge CK avec un léger retard. Les signaux d'horloge CK1 et CK2 sont en opposition de phase, ainsi lors d'un front montant du signal CK, un des signaux CK1 et CK2 passe de "0" à "1", et l'autre signal passe de "1" à "0". Dans cet exemple, le signal d'adresse @ change de valeur à chaque cycle du signal d'horloge CK. Une suite d'adresses Al, A2, à A7 est ainsi fournie sur le signal d'adresse @ au rythme du signal d'horloge CK. Le signal d'écriture/lecture WE, non représenté, est positionné dans cet exemple en permanence au niveau correspondant à une lecture. Des lectures sont ainsi effectuées alternativement dans la mémoire Meml et la mémoire Mem2 aux adresses Al à A7. Le signal d'adresse @ est échantillonné par la mémoire Meml lors du premier front montant représenté du signal d'horloge CK. La durée minimale nécessaire pour effectuer une lecture dans une des mémoires Meml et Mem2 est dans cet exemple égale à un peu plus d'une période du signal d'horloge CK, soit un peu plus d'une demi période du signal d'horloge CK1 ou CK2. Les données Dl mémorisées à l'adresse Al sont émises sur la sortie S1 et sur la sortie S peu de temps après le second front montant du signal d'horloge CK. Ainsi, l'adresse Al est échantillonnée au début du premier cycle représenté du signal d'horloge CK et les données Dl correspondantes sont émises lors du second cycle du signal d'horloge CK. De même, les données D2 mémorisées à l'adresse A2 sont fournies en sortie S2 puis en sortie S peu de temps après le troisième front montant du signal d'horloge CK. Ainsi, l'adresse A2 est échantillonnée au début du second cycle du signal d'horloge CK et les données D2 correspondantes sont émises lors du troisième cycle du signal d'horloge CK. Les données D3, D4, D5, D6 et D7 mémorisées respectivement aux adresses A3, A4, A5, A6 et A7 sont fournies de la même façon alternativement sur la sortie S1 et la sortie S2. La sélection du multiplexeur, commandée par le signal d'horloge CK2, change en fait à chaque front montant du signal d'horloge CK. On peut ainsi voir la suite de données Dl, D2 à D7 en sortie S, les données fournies sur la sortie S changeant lors de chaque période du signal d'horloge CK. Le circuit de mémorisation de la figure 4 ressemble à une mémoire à simple accès comportant un groupe d'entrées de commande CK, @, CSN, et WE ainsi qu'une entrée de données E et une sortie de données S. Ce circuit de mémorisation présente néanmoins une différence importante par rapport à une mémoire à simple accès standard. La fréquence maximale du signal d'horloge commandant une mémoire à simple accès standard est fixée à partir de la durée minimale Dm nécessaire pour effectuer une lecture ou éventuellement une écriture. Or, pour une technologie donnée et pour un type de mémoire donné (SRAM, DRAM), la durée minimale Dm d'une mémoire à simple accès est identique à la durée Dm de chaque mémoire Meml et Mem2 d'une mémoire à double accès. Dans le cas tel que celui représenté en figure 5 où une série de lectures est effectuée, la fréquence d'émission maximale de données pour une mémoire à simple accès standard correspond sensiblement à la fréquence d'émission maximale d'une des mémoires Meml ou Mem2. Le fait d'écrire alternativement dans la mémoire Meml et dans la mémoire Mem2 permet d'obtenir en sortie S du circuit de mémorisation une fréquence d'émission de données maximale deux fois plus élevée que la fréquence d'émis- Sion maximale d'une mémoire à simple accès standard. De même, dans le cas où l'on souhaite effectuer une série d'écriture, la fréquence maximale d'introduction de données sur l'entrée E du circuit de mémorisation est deux fois plus élevée que la fréquence maximale d'introduction de données dans une mémoire à simple accès. La figure 6 est un schéma d'un circuit selon un autre mode de réalisation de la présente invention. Ce circuit est identique au circuit de la figure 4 excepté qu'il ne comprend pas de multiplexeur pour relier les sorties S1 et S2 à la sortie S. La mémoire à double accès comporte en outre deux entrées de validation d'émission 0E1 et 0E2 qui commandent respectivement les circuits de lecture R1 et R2 de chacune des mémoires Mem1 et inverseur 40 reçoit le signal d'horloge CK2 et commande l'entrée OE2. Les sorties S1 et S2 sont reliées directement à la sortie S. Les circuits R1 et R2 étant tour à tour autorisés à émettre, une seule sortie Si ou S2 fournit un signal en sortie S à un moment donné. Les exemples de réalisation de la présente invention illustrés en figure 4 et 6 comprennent tous les deux une mémoire à double accès "synchrone", les groupes d'entrées de commande étant échantillonnés sur un front des signaux d'horloge CK1 et CK2. Cependant, des résultats similaires peuvent être obtenus avec une mémoire à double accès asynchrone pour laquelle une opération de lecture ou d'écriture est lancée lorsqu'un des signaux d'un groupe de signaux de commande change d'état. La mémoire à double accès asynchrone doit être commandée de sorte à activer alternativement ses deux groupes d'entrées de commande. Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'holtane de l'art. En particulier, le circuit d'activation 21 pourra être réalisé de diverses manières. On pourra par exemple fournir chacun des signaux d'horloge CK1 et CK2 au moyen d'une bascule commandée par le signal d'horloge CK, la sortie de chaque bascule étant reliée à son entrée par l'intermédiaire d'un inverseur. Mem2. Les entrées de validation d'émission 0E1 et 0E2 sont commandées par des signaux complémentaires. L'entrée 0E1 est dans cet exemple commandée par le signal d'horloge CK2. Un REVENDICATIONS 1. Circuit de mémorisation utilisant une mémoire à double accès (20), caractérisé en ce qu'il comprend des moyens pour activer alternativement un accès puis l'autre avec une fréquence maximale égale à deux fois la fréquence maximale possible d'activation d'un accès donné, au moins deux activations successives desdits moyens commandant des opérations de même type, lecture ou écriture. 2. Circuit selon la revendication 1, dans lequel chaque accès de ladite mémoire à double accès (20) comprend un 10 groupe d'entrées de commande (CK1-@l-CSN1-WE1; CK2-@2-CSN2-WE2) permettant de commander une opération de lecture ou d'écriture dans un point de la mémoire. 3. Circuit selon la revendication 2, dans lequel la mémoire à double accès est synchrone, chaque groupe d'entrées de commande comprenant une entrée d'horloge (CK1, CK2), le signal d'horloge reçu sur cette entrée d'horloge étant un signal périodique, les signaux reçus sur les autres entrées de commande d'un groupe d'entrées de commande étant échantillonnés sur un front, montant ou descendant, du signal d'horloge reçu sur l'entrée d'horloge du groupe d'entrée de commande considéré. 4. Circuit selon la revendication 3, dans lequel lesdits moyens pour activer alternativement un accès puis l'autre fournissent des premier et second signaux d'horloge (CK1, CK2) à partir d'un signal d'horloge de référence (CK), les premier et second signaux d'horloge ayant une fréquence moitié de celle du signal d'horloge de référence et étant en opposition de phase, le premier signal d'horloge commandant l'entrée d'horloge d'un des groupes d'entrées de commande de la mémoire, le second signal d'horloge commandant l'entrée d'horloge de l'autre groupe d'entrées de commande de la mémoire. 5. Circuit selon la revendication 3, dans lequel chaque groupe d'entrées de commande comprend une entrée d'adresse (@l, @2), une entrée de sélection de mémoire (CSN1, CSN2) et une entrée d'écriture/lecture (WE1, WE2). 6. Circuit selon la revendication 5, dans lequel les deux entrées d'adresse reçoivent un même signal d'adresse, les deux entrées de sélection de mémoire reçoivent un même signal de sélection de mémoire, et les deux entrées d'écriture/lecture reçoivent un même signal d'écriture/lecture. 7. Circuit selon la revendication 2, dans lequel ladite mémoire à double accès comprend deux entrées de données (El, E2) par lesquelles sont introduites des données que l'on souhaite écrire dans la mémoire, chaque entrée de données étant associée à un groupe d'entrées de commande, les deux entrées de données recevant un même signal d'entrée de données. 8. Circuit selon la revendication 2, dans lequel la mémoire comporte deux sorties de données (Si, S2) sur lesquelles peuvent être obtenues les valeurs lues en mémoire, chaque sortie de données étant associée à un groupe d'entrées de commande. 9. Circuit selon les revendications 3 et 8, dans lequel les deux sorties de données (Si, S2) de la mémoire sont reliées à deux entrées d'un multiplexeur commandé par un des premier et second signaux d'horloge. 10. Circuit selon la revendication 8, dans lequel ladite mémoire comprend deux entrées de validation de sortie (0E1, 0E2) autorisant ou non l'émission de données sur chacune des sorties de données (Si, S2), les deux sorties de données étant reliées à une même sortie de données (S), les entrées de validation recevant des signaux de coliunande complémentaires. 11. Circuit selon la revendication 2, dans lequel ladite mémoire à double accès est une mémoire asynchrone, une opération de lecture ou d'écriture étant lancée lorsqu'une des entrées d'un groupe d'entrées de commande change d'état. 12. Procédé d'activation d'une mémoire à double accès consistant à activer alternativement un accès puis l'autre avec une fréquence maximale égale à deux fois la fréquence maximale possible d'activation d'un accès donné, au moins deux activations successives commandant des opérations de même type, lec- ture ou écriture.