FR 2865870 A1 20050805 FR 0450170 A 20040130 GÉNÉRATION D'UN FLUX DE BITS ALÉATOIRE À HAUT DÉBIT La présente invention concerne la génération aléatoire d'un flux de bits. L'invention concerne plus particulièrement la génération d'un flux à haut débit (supérieur à 10 gigabits/s) et s'applique plus particulièrement aux transmissions à haut débit sur des liaisons ou réseaux de couutunication quelconques. La figure 1 illustre, de façon très schématique et sous forme de blocs, un premier exemple d'application de la pré-sente invention. Il s'agit d'un test d'une liaison 1 de communication entre un émetteur 2 (Tx) et un récepteur 3 (Rx). La liaison peut être une liaison électrique, optique ou aérienne. Les normes de coitanunication prévoient des tests normalisés de simulation de trafic sur les liaisons. Ces tests s'effectuent au moyen d'un appareil 4 (TEST-RNG) spécifique, raccordé à la place de l'émetteur 2. Cet appareil de test émet une séquence pseudo aléatoire PRBS sur la ligne de transmission. Cette séquence est généralement de très haut débit. Dans l'application au test, on peut également tester directement un dispositif (par exemple, le récepteur ou un récupérateur d'horloge de la liaison) électrique, optique, hertzien, opto-électrique ou électrooptique. La figure 2 illustre, par une vue très schématique et sous forme de blocs, un deuxième exemple d'application de l'invention. Il s'agit de brouiller ou coder une transmission, ou de moyenner les caractéristiques des signaux afin de masquer les données émises ou d'équilibrer le trafic sur une liaison. La figure 2 représente un émetteur 2 (Tx) connecté à une liaison 1. L'émetteur 2 comprend un circuit numérique 21 (bTx) de traitement de données D en vue de leur émission après caractéristiques des données émises. L'invention s'applique également dans le cas d'une transmission optique. Par exemple, un brouilleur peut être intercalé en amont de la conversion électro-optique, l'oscillateur local étant une source lumineuse, par exemple, un laser. Des générateurs pseudo aléatoires sont également utilisés dans des applications de code correcteur d'erreurs, de transmissions de type "accès multiple par répartition de code" (CDMA), de cryptographie, etc. La figure 3 représente un exemple classique de générateur d'une séquence pseudo aléatoire (PRBS) du type de ceux utilisés dans les applications précitées. Un tel générateur est basé sur l'utilisation de registres à décalage bouclés sur eux- mêmes. Plusieurs bascules 30 (B1, Bi, Bn) sont associées en série, c'est- à-dire que la sortie Q de la bascule B1 est reliée à l'entrée de donnée D de la deuxième bascule et ainsi de suite jusqu'à ce que la sortie Q de l'avant dernière bascule soit reliée à l'entrée D de la nième bascules. La sortie de la dernière bascule Bn est rebouclée, par l'intermédiaire d'une porte de type OU-Exclusif 31, sur l'entrée D de la première bascule. La deuxième entrée de la porte 31 est reliée en sortie d'une bascule intermédiaire Bi de l'association en série. Le nombre de bascules dépend de la puissance souhaitée pour la séquence pseudo aléatoire, c'est-à-dire le nombre de modulation nant d'un d'émission sortie du brouilleur séquence pseudo éventuelle (modulateur 22) sur une porteuse OL proveoscillateur local, et passage dans un amplificateur 23 (LNA). Un brouilleur ou codeur 24 est prévu en circuit 21 avant modulation par l'élément 22. Ce (SCRAMB-RNG) a pour objet de modifier, à l'aide d'une les aléatoire, bits sur lequel la probabilité d'obtenir un 0 ou un 1 est respectée. Plus la séquence est longue, donc plus le nombre n de bascules est iuuportant, meilleur est l'aléa de la séquence PRBS générée. En fait, la longueur de la séquence est égale à 2n-1. Par exemple, en utilisant 7 bascules, on obtient une séquence de 127 bits. Le choix de la position de la bascule intermédiaire Bi dans l'association en série est lié à l'obtention d'un polynôme irréductible de degré n et dépend donc du nombre d'étages. Les séquences de bits générées sont généralement dénommées "m-Sequences" et respectent une récurrence linéaire dont la caractéristique polynomiale est primitive. De telles séquences sont par exemple décrites dans l'ouvrage "Finite Fields For Computer Scientists And Engineers" de Robert J.Mc Eliece publié chez Kluwer Academic Publishers en 1995. Un inconvénient des générateurs de signaux électriques PRBS actuels est lié aux applications haut débit, c'est-à-dire de plusieurs dizaines de gigabits/s. La réalisation de circuits logiques et notamment de bascules rapides requiert des techno- logies particulièrement coûteuses. En pratique, au delà de 10 à 20 gigabits/s, on doit utiliser des multiplexeurs pour mélanger des signaux déphasés entre eux selon une technique ETDM (Electrical Time Division Multiplexing), dont le nombre d'entrées (donc la complexité) est lié au facteur d'accélération souhaité. Cette solution requiert en outre de générer, en parallèle, tous les signaux déphasés. Dans une réalisation optique, il n'existe aujourd'hui pas d'équipement permettant d'atteindre des débits supérieurs à 48 gigabits par seconde, sauf à avoir recours à des multiplexeurs de type OTDM (Optical Time Division Multiplexing) dont le nombre est lié au facteur d'accélération souhaité. La présente invention vise à proposer une nouvelle technique de génération de trains de bits aléatoires qui permette d'atteindre des débits élevés. Selon un premier aspect, l'invention vise à réduire le nombre d'éléments électroniques utilisés pour la génération du flux. L'invention vise notamment à permettre une réduction du nombre de composants rapides d'un générateur à registres à décalage, ou le recours à un siulDle multiplexeur à deux entrées. L'invention vise également à proposer une solution qui soit compatible avec une génération électronique et/ou optique. Pour atteindre ces objets ainsi que d'autres, l'invention prévoit un procédé d'accélération d'un flux de bits d'entrée pseudo aléatoire, généré à une première fréquence d'horloge relativement basse, en un flux de bits de sortie identique à une deuxième fréquence d'horloge relativement élevée, consistant: à prélever le flux de bits de sortie; à retarder le flux prélevé d'une valeur (i) prédéterminée; et à combiner le flux retardé avec le flux de bits d'entrée. Selon un mode de mise en oeuvre de la présente invention, le retard i est choisi pour respecter la relation suivante: 2 = 2 I'1-T0, où T1 représente la période d'horloge du flux de bits d'entrée, où T0 représente la période de l'horloge du flux de bits de sortie, et où t est un nombre entier fixant un paramètre de décimation. Selon un mode de mise en oeuvre de la présente invention, le retard i est choisi respecter la relation suivante: T = (2k+1) * (2n-1) *T0, où k représente un entier quelconque, et où n représente le degré du polynôme irréductible de la séquence aléatoire. Selon un mode de mise en oeuvre de la présente invention, les nombres k et f respectent la relation suivante: (2k+1) n + 1 = p2, où p est le facteur d'accélération souhaité. L'invention prévoit également un circuit d'accéléra-35 tion d'un flux de bits initial généré à une première fréquence relativement basse, en un flux de bit identique accéléré à une deuxième fréquence relativement élevée, comportant un combineur dont une première entrée reçoit le flux de bits initial et dont une sortie fournit le flux accéléré, une deuxième entrée du combineur étant reliée par un élément retardateur à la sortie du combineur. Selon un mode de réalisation de la présente invention, un élément de remise en forme à la fréquence élevée est prévu en sortie du combineur. Selon un mode de réalisation de la présente invention, un élément déphaseur est en outre prévu entre le générateur de la séquence pseudo aléatoire d'origine et le combineur. Selon un mode de réalisation de la présente invention, le flux de bits initial est obtenu par un générateur à bascules. Selon un mode de réalisation de la présente invention, le circuit est réalisé par des moyens optiques et/ou électroniques. Selon un mode de réalisation de la présente invention, le retard appliqué par ledit élément retardateur est choisi par la mise en oeuvre du procédé de l'une quelconque des revendications 2 à 4. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles: les figures 1 à 3 qui ont été décrites précédemment sont destinées à exposer l'état de la technique et le problème posé ; la figure 4 représente, de façon très schématique et sous forme de blocs, un mode de réalisation d'un dispositif d'accroissement de débit d'un flux aléatoire selon la présente invention; la figure 5 illustre le fonctionnement d'un dispositif 35 d'augmentation de débit selon l'invention; et la figure 6 illustre, de façon très schématique et sous forme de blocs, un mode de réalisation d'un générateur haut débit selon l'invention. Les mêmes éléments ont été désignés par les mêmes références aux différentes figures. Pour des raisons de clarté, seuls les éléments qui sont nécessaires à la compréhension de l'invention ont été représentés aux figures et seront décrits par la suite. En particulier, la réalisation pratique des circuits électroniques exploités par l'invention n'a pas été détaillée quand il s'agit de mettre en oeuvre des dispositifs en eux-mêmes connus. De plus, l'invention sera décrite par la suite en relation avec une application à des dispositifs électroniques mais elle s'applique également à des dispositifs optiques, électro-optiques, ou optoélectroniques. Une caractéristique de la présente invention est de générer un flux de bits pseudo aléatoire à une première fréquence d'horloge inférieure à la fréquence d'horloge souhaitée, et de combiner ce flux initial avec le flux de sortie retardé d'une quantité choisie, pour obtenir en sortie un flux à la fréquence plus élevée. De préférence, le retard choisi pour recombiner le flux de bits de sortie avec le flux de bits généré à bas débit est choisi pour correspondre à la longueur totale de la séquence visée (2n-1) multipliée par la période de l'horloge à haut débit et par un entier impair quelconque. En d'autres termes, en notant i le retard apporté par la ligne retardant le flux de bits sortant avant combinaison avec le flux de bits entrant, n le degré du polynôme irréductible correspondant à la séquence aléatoire visée, T0 la période de l'horloge à haut débit et T1 la période de l'horloge du bas débit entrant, le retard 'C est choisi pour respecter la formule suivante: T= (2k+1)*(21)*T0, où k représente un entier quelconque, et où (2n-1) correspond au nombre de bits de la séquence aléatoire. La figure 4 illustre, de façon très schématique et sous forme de blocs, un mode de réalisation d'un circuit accélérateur selon l'invention. Un tel circuit exploite en entrée un flux de bits aléatoire PRBS(T1) à une première fré- quence relativement basse, et est chargé de fournir un flux de bits pseudo aléatoire PRBS(T0) à une fréquence relativement élevée. On désignera par la suite par p, le facteur d'accélération (p = T1/T0). Un combineur 40 (COMB) reçoit en entrée le flux basse fréquence et le flux de bits de sortie après qu'il ait traversé une ligne à retard 41 de valeur i.. La présente invention tire profit du fait qu'il est possible de générer un flux à un débit relativement bas et de combiner ce flux avec le même flux retardé d'une période adéquate pour obtenir un train de bits pseudo aléatoire de débit plus élevé. Ainsi, il est possible d'utiliser un générateur de débit inférieur, donc moins onéreux, pour obtenir le flux PRBS (T1) initial. Le seul élément qui selon l'invention doit fonctionner à haut débit est le combineur 40 (et les éléments en aval 20 éventuels). L'invention peut être mise en oeuvre par un circuit en portes logiques à la condition que le rapport cyclique des impulsions du train de bits d'entrée soit choisi de sorte que la durée d'un état haut soit inférieure ou égale à la durée d'un bit du flux de sortie, c'est-à-dire à la période T0. En fait, si cette durée d'état haut est inférieure à la condition précitée, on peut générer une sortie de type RZ, c'est-à-dire avec retour à zéro. Si la durée (largeur) d'état haut est égale au temps de bit final, la sortie est de type NRZ, c'est-à-dire sans retour à zéro. La figure 5 illustre le fonctionnement d'un accélé- rateur selon l'invention. Cette figure représente, sous forme de chronogrammes, un flux de bits initial 51 et un flux de bits final 52 après application du procédé d'accélération de l'invention. On suppose ici un flux initial A, B, C, D, E, F, et G de longueur 2n-1 = 7 bits et de polynôme irréductible x3 + x + 1 de degré n = 3. Le retard apporté par la ligne 41 est choisi pour correspondre à 2e - T0 avec t = 2. Le paramètre t est lié au facteur d'accélération (p) 5 par la relation suivante: (2k+1)n + 1 = p2, et fixe le paramètre de décimation (2) choisi. On pourra se référer à l'ouvrage de Robert J.Mc Eliece déjà mentionné pour le choix de ce paramètre. On voit qu'à l'issue d'une durée correspondante au retard i, le flux de bits aléatoire 52 présent en sortie de l'accélérateur correspond à un flux de fréquence double par rapport à la fréquence du flux initial 51. De plus, le flux est identique, c'est-à-dire que la séquence de sortie est égale à la séquence d'entrée. Par exemple, en supposant que la séquence d'entrée est égale à , on voit que la séquence de sortie est bien égale à . L'exemple de la figure 5 a été pris de façon simplifiée pour un doublement de fréquence. On notera toutefois que le nombre p peut être choisi pour donner un flux de bits d'un multiple de période supérieur à deux par rapport au flux initial. La seule condition à respecter est que le retard i corresponde à un multiple entier de la période T0, c'est-à- dire à une valeur 2eT1-T0, pour obtenir une séquence de sortie identique à celle d'entrée (au débit près), et dont les impulsions à l'état haut sont de durée inférieure ou égale à T0. La figure 6 illustre un mode de réalisation d'un accélérateur selon l'invention, associé à un générateur de flux pseudo aléatoire. Le générateur 60 est un générateur d'impulsions modulées à un débit relativement bas commandé par un signal d'horloge de fréquence f1. La sortie de ce générateur est envoyée sur une entrée E2 d'un combineur 40 (COMB) dont l'autre entrée reçoit la sortie de la ligne en retard 41 apportant un retard i à un signal qu'elle prélève sur le flux PRBS(T0) de sortie. Ce flux PRBS(T0) peut être fourni en pratique par un circuit 42 de régénération (REGEN) chargé de mettre en forme, à la fréquence f0 > f1, la sortie du combineur 40. Bien entendu, les fréquences f1 et f0 sont synchronisées (par exemple, au moyen d'un circuit 61 (SYNCH)). Selon un autre mode de réalisation, on utilise un multiplexeur à deux entrées en guise de combineur (40). Le signal d'entrée à bas débit PRBS(T1) est alors appliqué sur l'entrée de sélection du multiplexeur tandis que ses deux entrées de données reçoivent respectivement la sortie de la ligne à retard (41) et un niveau haut constant. On notera qu'à la différence des techniques classiques ETDM ou OTDM qui utilisent des répliques retardées d'un signal d'entrée, l'invention réalise une boucle à recirculation dans laquelle le retard est appliqué à un signal prélevé en sortie. En pratique, les entrées El et E2 du combineur doivent recevoir des signaux en phase. Par exemple, on prévoit un élément de type déphaseur (de préférence, ajustable) entre le générateur 60 (ou intégré à ce dernier) et le combineur 40 pour mettre en phase les signaux appliqués aux entrées El et E2. La description qui précède a été faite en relation avec une réalisation au moyen de circuits électroniques. On notera toutefois qu'une réalisation complètement ou partiellement optique de l'invention est possible. Par exemple, on peut utiliser une source optique de quelques gigabits/s, voire quelques dizaine de gigabits/s, que l'on soumet à un accélérateur selon l'invention. Un tel accélérateur peut être obtenu en séparant le flux de bits initial par un séparateur, l'une des voix étant affectée d'un retard choisi coztune pour la version électronique. Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, la réalisation pratique d'une ligne à retard pour la mise en oeuvre de l'invention, que ce soit par des technologies électroniques ou optiques, est à la portée de l'homne du métier à partir des indications fonctionnelles données ci-dessus. Par exemple, on pourra faire appel à des techniques optiques et/ou électriques au sein du circuit accélérateur (modulateur optique commandé électriquement, photodiode associée à un laser, etc.). De plus, l'exploitation des flux à haut débit générés par l'invention est compatible avec toutes les applications classiques. REVENDICATIONS 1. Procédé d'accélération d'un flux de bits d'entrée pseudo aléatoire (PRBS(T1)), généré à une première fréquence d'horloge (fi) relativement basse, en un flux de bits de sortie identique (PRBS(T0)) à une deuxième fréquence d'horloge (f0) relativement élevée, caractérisé en ce qu'il consiste: à prélever le flux de bits de sortie; à retarder le flux prélevé d'une valeur (i) prédéterminée; et à combiner le flux retardé avec le flux de bits 10 d'entrée. 2. Procédé selon la revendication 1, dans lequel le retard T est choisi pour respecter la relation suivante: ti = 2T1-T0, où T1 représente la période d'horloge du flux de bits d'entrée, où T0 représente la période de l'horloge du flux de bit de sortie, et où C est un nombre entier fixant un paramètre de décimation. 3. Procédé selon la revendication 1 ou 2, dans lequel le retard i est choisi pour respecter la relation suivante: 20 i = (2k+1)*(2n-1)*T0, où k représente un entier quelconque, et où n représente le degré du polynôme irréductible de la séquence aléatoire. 4. Procédé selon les revendications 2 et 3, dans lequel les nombres k et t respectent la relation suivante: (2k+1)n + 1 = p2t, où p est le facteur d'accélération souhaité. 5. Circuit d'accélération d'un flux de bits initial (PRBS(T1)) généré à une première fréquence (f1) relativement basse, en un flux de bit identique (PRBS(T0)) accéléré à une deuxième fréquence (f0) relativement élevée, caractérisé en ce qu'il comporte un combineur (40) dont une première entrée reçoit le flux de bits initial et dont une sortie fournit le flux accéléré, une deuxième entrée du combineur étant reliée par un élément retardateur (41) à la sortie du combineur. 6. Circuit selon la revendication 5, dans lequel un élément (42) de remise en forme à la fréquence élevée est prévu en sortie du combineur. 7. Circuit selon la revendication 5 ou 6, dans lequel un élément déphaseur est en outre prévu entre le générateur de la séquence pseudo aléatoire d'origine et le combineur (42). 8. Circuit selon l'une quelconque des revendications 5 à 7, dans lequel le flux de bits initial est obtenu par un générateur à bascules. 9. Circuit selon l'une quelconque des revendications 5 à 7, réalisé par des moyens optiques et/ou électroniques. 10. Circuit selon l'une quelconque des revendications 5 à 9, dans lequel le retard appliqué par ledit élément retardateur (41) est choisi par la mise en oeuvre du procédé de l'une quelconque des revendications 2 à 4.