FR 2861230 A1 20050422 FR 0312182 A 20031017 Circuit de comparaison pour convertisseur analogique-numérique L'invention se rapporte à un circuit de comparaison pour un convertisseur analogique-numérique. Le circuit de comparaison comporte un réseau de comparateurs comparant chacun une tension analogique à convertir avec une tension de référence. La tension analogique à convertir est généralement issue d'un échantillloneur-bloqueur permettant à l'ensemble des comparateurs du réseau de recevoir la même tension analogique au moment où ils effectuent la comparaison avec la tension de référence. Les tensions de référence que reçoivent les comparateurs sont réparties sur une plage dans laquelle la tension analogique peut évoluer. La répartition est généralement uniforme sur la plage et elle est par exemple obtenue au moyen d'un réseau de résistances, toutes de même valeur et raccordées en série entre les bornes d'une source de tension d'alimentation du comparateur. Il y a sensiblement autant de résistances que de comparateurs. Les tensions de référence sont alors prélevées aux différents points de jonction des résistances entre elles. Chaque comparateur comporte deux sorties, l'une directe et l'autre inverse. Les tensions présentes sur ses sorties sont fonction de la différence de potentiel entre la tension analogique et la tension de référence reçue par le comparateur concerné. La figure 1 représente trois courbes montrant l'évolution de la tension présente sur la sortie directe On-1, On et On+1 en fonction de la tension analogique V, pour trois comparateurs C de rang n-1, n et n+1 dans le réseau de comparateurs. Ces trois comparateurs reçoivent respectivement des tensions de références Vref n-1, Vref n et Vref n+1. Les comparateurs reçoivent des tensions de référence voisines dans leur répartition sur la plage. Pour un comparateur donné, par exemple le comparateur de rang n, si sa réponse était parfaite, la tension On présente sur sa sortie directe devrait être nulle lorsque la tension analogique V est égale à la tension de référence Vn. Or, la réponse des comparateurs est imparfaite et on constate un écart de tension, dit tension d'offset, entre la tension de référence Vref n et la tension analogique V entraînant une tension On nulle sur la sortie directe du comparateur de rang n. Dans la pratique on constate que chaque comparateur C a sa propre tension d'offset indépendante de celle des autres comparateurs. Sur la figure 1, le comparateur C de rang n-1 a une tension d'offset Offset n-1, le comparateur C de rang n a une tension d'offset Offset n et le comparateur C de rang n+1 a une tension d'offset Offset n+1. Les tensions d'offset peuvent être négatives ou positives. Leurs valeurs sont aléatoirement réparties pour les différents comparateurs d'un convertisseur analogiquenumérique. Ces tensions d'offset détériorent la précision du convertisseur et on constate qu'elles tendent à augmenter lorsqu'on réduit la taille du composant électronique sur lequel est réalisé le convertisseur. Par ailleurs, la résolution LSB d'un convertisseur analogique 1 o numérique peut s'exprimer par l'écart de la tension analogique modifiant la valeur d'un bit de poids faible en sortie du convertisseur. La résolution LSB s'exprime de la façon suivante: LSB = Vpic/pic 2" où Vpic/pic représente l'amplitude maximum de la tension analogique que peut convertir le convertisseur, et où n est le nombre de comparateurs dans le réseau. Si la résolution LSB est inférieure à trois fois la tension d'offset, on a une perte de linéarité du convertisseur et le bit de poids faible n'est plus significatif. L'invention a pour but de réduire les effets de ces tensions d'offset en les moyennant sur des convertisseurs voisins. Cette réduction permet d'améliorer la résolution du convertisseur. A cet effet, l'invention a pour objet, un circuit de comparaison pour un convertisseur analogique-numérique comportant un réseau de comparateurs comparant chacun une tension analogique à convertir avec une tension de référence, les tensions de référence étant réparties sur une plage dans laquelle la tension analogique peut évoluer, chaque comparateur comprenant une sortie directe et une sortie inverse, caractérisé en ce que chaque sortie, directe ou inverse, est raccordée à l'entrée d'un suiveur de tension, les sorties de chaque suiveur de tension étant reliées soit à des entrées d'un premier réseau de résistances délivrant à ses sorties, des tensions moyennes de celles présentes sur des sorties directes de comparateurs recevant des tensions de référence voisines dans leur répartition sur la plage, soit à des entrées d'un second réseau de résistances délivrant à ses sorties, des tensions moyennes de celles présentes sur des sorties inverses de comparateurs recevant des tensions de référence voisines dans leur répartition sur la plage. L'invention sera mieux comprise et d'autres avantages apparaîtront à la lecture de la description détaillée d'un mode de réalisation donné à titre d'exemple et illustré par le dessin joint dans lequel la figure 1 représente plusieurs courbes montrant l'évolution de la tension présente sur les sorties directes de comparateurs en fonction de la 10 tension analogique V qui lui est appliquée; cette figure a déjà été commentée plus haut; la figure 2 représente un circuit de comparaison comportant plusieurs réseaux de résistances permettant de réaliser le moyennage de tensions de sorties directes de plusieurs comparateurs voisins. La figure 2 représente un circuit de comparaison 1 comportant un réseau de comparateurs comparant chacun une tension analogique V à convertir avec une tension de référence. Sur la figure 2, trois comparateurs Cn-1, Cn et Cn+1 ont été représentés, n représentant leur rang dans le réseau de comparateurs. Chaque comparateur comporte deux entrées et la tension analogique V est présente sur l'une de ces entrées. L'autre entrée reçoit une tension de référence propre à chaque comparateur C. Les trois comparateurs Cn-1, Cn et Cn+1 reçoivent respectivement des tensions de références Vref n-1, Vref n et Vref n+1 obtenues au moyen d'un réseau de résistances R, toutes raccordées en série entre les bornes d'une source de tension d'alimentation Vcc du comparateur. Chaque comparateur Cn-1, Cn ou Cn+1 comporte deux sorties, l'une directe, respectivement On-1, On ou On+1, et l'autre inverse respectivement On -1, On ou On +1. Les tensions présentes sur ses sorties sont fonction de la différence de potentiel entre la tension analogique V et la tension de référence Vref n-1, Vref n ou Vref n+1 reçue par le comparateur C concerné. Les tensions présentes sur les sorties des différents comparateurs C évoluent, par exemple, comme représenté sur la figure 1. Pour un comparateur C donné, la tension présente sur sa sortie inverse O est égale à la tension symétrique de la tension présente sur sa sortie directe 0 par rapport à une tension moyenne qu'il délivre. Chaque sortie, directe On-1, On ou On+1 ou inverse On -1, On ou On +1, est raccordée à l'entrée d'un suiveur de tension A. Chaque suiveur de tension A délivre une tension égale à la tension présente sur la sortie du comparateur à laquelle il est raccordé et a une impédance de sotie très faible. Les sorties de chaque suiveur de tension A sont reliées soit à une entrée d'un premier réseau 2 de résistances délivrant à ses sorties O'n-1, O'n et 0'n+1, des tensions moyennes de celles présentes sur les sorties directes des comparateurs Cn-1, Cn et Cn+l, soit à une entrée d'un second t o réseau de résistances délivrant à ses sorties O'n -1, 0'n et O'n +1, des tensions moyennes de celles présentes sur les sorties inverses des comparateurs Cn-1, Cn et Cn+l. Pour ne pas surcharger la figure 2 seul le premier réseau 2 de résistances a été représenté. Avantageusement les deux réseaux de résistances ont la même structure. Avantageusement, chaque réseau de résistances comporte un premier ensemble en série de deux paires identiques de deux résistances identiques en série, R1, R2 d'une part, R3, R4 d'autre part, et un deuxième ensemble en série de deux paires identiques de deux résistances identiques en série R5, R6 d'une part, R7, R8 d'autre part. Les entrées du réseau de résistances sont constituées par les extrémités et le point milieu du premier ensemble en série, et les sorties du réseau de résistances sont constituées par les extrémités et le point milieu du deuxième ensemble en série, le point milieu de la première paire et de la deuxième paire de résistances du premier ensemble sont reliés respectivement au point milieu de la première paire et de la deuxième paire du deuxième ensemble. Cette structure de réseau de résistances est répétée pour pouvoir se raccorder aux sorties de tous les comparateurs C et fournir ainsi autant de sorties O' du réseau de résistances que de sorties O des comparateurs C. La fonction de transfert de la sortie O'n du premier réseau 2 peut 30 alors s'exprimer de la façon suivante: On+On+ 1 On+On 1 O'n = 2 2 Les deux premiers réseaux de résistances permettent de réduire l'erreur statistique due aux différentes tensions d'offset des comparateurs. Plus précisément, on peut déterminer l'écart type a des tensions d'offset de l'ensemble des comparateurs C du réseau. On peut, à l'aide de la fonction de transfert du premier réseau de résistance déterminer un écart type équivalent a' des comparateurs vu des sorties du premier réseau 2 de résistances. L'écart type équivalent a' peut s'exprimer de la façon suivante: a'=a Ig 0,6a Cette réduction de l'effet de la tension d'offset des comparateurs permet pratiquement d'améliorer la résolution d'un bit de poids faible. La combinaison des suiveurs de tension A avec le réseau de résistances permet de ne pas perdre de gain en sortie de réseau de résistances par rapport à la sortie du réseau de comparateurs. En l'absence de suiveur de tension A, la réduction de l'effet de la tension d'offset des comparateurs serait plus faible. Avantageusement les sorties O'n-1, O'n et 0'n+1 du premier réseau 2 de résistances sont reliées, par l'intermédiaire de suiveurs de tension A, à des entrées d'un troisième réseau 3 de résistances délivrant à ses sorties O"n-1, O"n et 0"n+1, des tensions moyennes de celles présentes sur des entrées voisines du troisième réseau de résistances. De même, les sorties O'n-1, O'n et 0'n +1 du second réseau de résistances sont reliées, par l'intermédiaire de suiveurs de tension A, à des entrées d'un quatrième réseau de résistances délivrant à ses sorties O"n-1, O"n et O"n + l, des tensions moyennes de celles présentes sur des entrées voisines du quatrième réseau de résistances. Comme précédemment, pour ne pas surcharger la figure 2, le quatrième réseau de résistances n'est pas représenté. Avantageusement, les quatre réseaux de résistances ont la même structure. La fonction de transfert de la sortie O"n du second réseau 3 de résistances peut s'exprimer de la façon suivante: O'n+O'n+l O'n+O'n 1 + 0"n= 2 2 Comme précédemment, un écart type équivalent 6" peut s'exprimer de la façon suivante: g = 6 Igx lg 0,366 On voit ici une diminution notable de l'effet de la tension d'offset des comparateurs C, diminution obtenue à l'aide du deuxième étage de réseau de résistances. Les suiveurs de tension A connectés entre les deux réseaux de résistances évitent toute perte de gain. On pourrait généraliser l'invention en enchaînant d'autres réseaux de résistances, décorrellés des précédents au moyen de suiveurs de tension, en aval des deux décrits ici. Néanmoins, cet enchaînement augmente notablement le nombre de composants présents sur un substrat sur lequel est réalisé le convertisseur analogique numérique. L'invention peut être mise en oeuvre pour une architecture de circuit de comparaison comportant des comparateurs travaillant tous en parallèle. Cette architecture est bien connue dans la littérature anglo-saxonne sous le nom de flash . L'invention peut également être mise en oeuvre pour une architecture de circuit de comparaison dite en repliement et comportant un plus petit nombre de comparateurs travaillant en parallèle. Ces comparateurs sont alors utilisés plusieurs fois sur la plage. Cette architecture est bien connue dans la littérature anglo-saxonne sous le nom de folding . REVENDICATIONS 1. Circuit de comparaison pour un convertisseur analogique-numérique comportant un réseau de comparateurs (C) comparant chacun une tension analogique (V) à convertir avec une tension de référence (Vref), les tensions de référence (Vref) étant réparties sur une plage dans laquelle la tension analogique (V) peut évoluer, chaque comparateur (C) comprenant une sortie directe (0) et une sortie inverse (0), caractérisé en ce que chaque sortie, directe (0) ou inverse (5), est raccordée à l'entrée d'un suiveur de tension (A), les sorties de chaque suiveur de tension (A) étant reliées soit à des entrées d'un premier réseau (2) de résistances (R1 à R8) délivrant à ses sorties (O'), des tensions moyennes de celles présentes sur des sorties directes (0) de comparateurs (C) recevant des tensions de référence (Vref) voisines dans leur répartition sur la plage, soit à des entrées d'un second réseau de résistances délivrant à ses sorties (O'), des tensions moyennes de celles présentes sur des sorties inverses (0) de comparateurs (C) recevant des tensions de référence (Vref) voisines dans leur répartition sur la plage. 2. Circuit de comparaison selon la revendication 1, caractérisé en ce que les sorties (O') du premier réseau (2) de résistances sont reliées, par l'intermédiaire de suiveurs de tension (A), à des entrées d'un troisième réseau (3) de résistances (R1 à R8) délivrant à ses sorties (O"), des tensions moyennes de celles présentes sur des entrées voisines du troisième réseau (3) de résistances, et en ce que les sorties (O') du second réseau de résistances sont reliées, par l'intermédiaire de suiveurs de tension (A), à des entrées d'un quatrième réseau de résistances délivrant à ses sorties (O"), des tensions moyennes de celles présentes sur des entrées voisines du quatrième réseau de résistances. 3. Circuit de comparaison selon l'une des revendications précédentes, caractérisé en ce que les réseaux (2, 3) de résistances ont la même structure. 4. Circuit de comparaison selon la revendication 3, caractérisé en ce que chaque réseau de résistances comporte un premier ensemble en série de deux paires identiques de deux résistances identiques en série, (R1, R2) d'une part, (R3, R4) d'autre part, et un deuxième ensemble en série de deux paires identiques de deux résistances identiques en série (R5, R6) d'une part, (R7, R8) d'autre part et en ce que les entrées du réseau de résistances sont constituées par les extrémités et le point milieu du premier ensemble en série, et les sorties du réseau de résistances sont constituées par les extrémités et le point milieu du deuxième ensemble en série, le point milieu de la première paire et de la deuxième paire de résistances du premier ensemble sont reliés respectivement au point milieu de la première paire et de la deuxième paire du deuxième ensemble.