FR 2872630 A1 20060106 FR 0407309 A 20040701 CIRCUIT INTEGRE TOLERANT AU PHENOMENE DE VERROUILLAGE. La présente invention concerne un circuit intégré tolérant au phénomène de 5 verrouillage ou de déclenchement parasite ("latch-up"). Elle s'applique notamment, mais non exclusivement aux technologies de circuits intégrés de type CMOS (Complementary Metal-Oxide Semiconductor) qui sont particulièrement sensibles à ce phénomène. Le phénomène de verrouillage se manifeste par un appel de courant lié au déclenchement d'une structure de thyristor parasite inhérente à certaines technologies de circuits intégrés, et en particulier aux technologies de type CMOS. En plus des transistors actifs MOS, il apparaît dans un circuit plusieurs transistors bipolaires parasites dont le gain peut être très élevé (50 à 100). Ils ne présentent donc pas de nuisance pour le fonctionnement du circuit, sauf dans certaines configurations de type thyristor parasite (PNPN) dans lesquelles deux transistors bipolaires parasites travaillent en contre-réaction positive, formant une configuration bistable qui peut être déclenchée par de faibles perturbations. Une fois la contre-réaction établie, le thyristor se trouve dans un état de forte conduction qui s'autoalimente même après la disparition de la perturbation, et qui peut s'avérer destructif pour le circuit. Une telle configuration de thyristor parasite est illustrée par les figures 1 et 2 qui montrent respectivement en coupe la structure d'une cellule de circuit intégré CMOS, comportant par exemple une porte logique telle qu'un inverseur, et le circuit équivalent de branchement du thyristor parasite. La cellule de circuit CMOS représenté sur la figure 1, de type à substrat P et caisson N, comprend deux transistors MOS P et N, réalisés dans un substrat semi-conducteur 1 dopé P , le transistor MOS P étant formé dans une région 2 (caisson) dopée N du substrat incluant deux régions 3, 4 dopées P+ délimitant le canal du transistor MOS P et reliées respectivement à la borne d'alimentation Vdd et à la sortie du circuit, et une région 5 dopée N+ également reliée à la borne Vdd et recevant la polarisation d'alimentation. Le transistor MOS N est constitué par deux régions 7, 8 dopées N+ délimitant un canal, formées dans le 2872630 -2 substrat 1 et reliées respectivement à la borne de masse Vss et à la sortie du circuit, et par une région 6 dopée P+ également reliée à la borne Vss et recevant la polarisation de masse. Des couches 9 en polysilicium reliées à l'entrée du circuit et formées à distance 5 et en regard des canaux n et p des deux transistors, constituent les grilles de ces derniers. La figure 1 montre également la disposition du thyristor parasite par rapport aux régions dopées formant les deux transistors MOS. Comme illustré par les figures 1 et 2, le thyristor parasite est formé par deux transistors bipolaires T1 de type pnp et T2 de type npn, montés têtebêche, le collecteur de l'un étant connecté à la base de l'autre, tandis que les émetteurs de ces deux transistors étant respectivement connectés aux borne Vdd et Vss du circuit. La jonction émetteur-base du transistor T1, est formée par l'association des régions 4 dopée P+ et 2 dopée N , tandis que la jonction collecteur-base de ce transistor est formée par l'association du substrat 1 dopé P et de la région 2 dopée N . L'émetteur et la base du transistor T1 sont donc reliées à la borne Vdd du circuit, respectivement directement et par l'intermédiaire d'une résistance RN_ représentant la résistance du caisson 2. La jonction baseémetteur du transistor T2 est formée par l'association du substrat 1 et de la région 7 dopée N+ reliée à la borne Vss du circuit, tandis que la jonction base-collecteur de ce transistor est formée par l'association du substrat 1 et de la région 2. La base et l'émetteur du transistor T2 sont donc reliées à la borne Vss du circuit, respectivement directement et par l'intermédiaire d'une résistance Rp_ représentant la résistance du substrat 1. Le thyristor parasite peut être déclenché par une surtension sur l'alimentation du circuit, une injection de courant sur une patte d'entrée ou de sortie du circuit intégré, ou encore par des rayonnements de particules. Ce déclenchement produit un fort appel de courant entre les pattes d'alimentation du circuit intégré, qui généralement provoque la destruction du circuit. La sensibilité d'un circuit intégré au phénomène de verrouillage peut être mesurée en injectant un courant dans une patte d'entrée ou de sortie du circuit intégré, tandis que celui-ci est alimenté normalement, en détectant une surconsommation de courant sur l'alimentation qui peut être plus ou moins brutale, et en mesurant l'intensité du courant injecté à l'apparition de la surconsommation. Si la surconsommation détectée cesse avec l'injection de 2872630 -3- courant, le phénomène de verrouillage est dit temporaire. Si au contraire cette surconsommation se maintient même après l'arrêt de l'injection de courant, le phénomène de verrouillage est dit permanent. Un circuit est considéré peu sensible à ce phénomène si celui-ci n'est que temporaire ou si le phénomène de verrouillage permanent n'apparaît qu'avec un courant injecté ayant une intensité élevée (typiquement supérieure à 100 mA pour un circuit CMOS). Il existe plusieurs techniques pour réduire la sensibilité des composants au phénomène de verrouillage. Une première technique consiste à utiliser des substrats épitaxiés en profondeur, c'est-à-dire fortement dopés, de manière à réduire la résistance de base de l'un des deux transistors, en l'occurrence la résistance de base RI)_ du transistor T2, constituant le thyristor parasite. On peut également réduire la résistance de base des transistors T1, T2 à l'aide de caissons réalisés en profondeur dans le substrat et fortement dopés. La figure 3 qui montre en coupe la structure d'un circuit intégré CMOS, illustre la technique du substrat épitaxié, permettant d'obtenir des couches 11, 12 en profondeur de faible résistivité. Ces techniques s'avèrent coûteuses à mettre en oeuvre du fait qu'elles 20 nécessitent l'ajout ou la modification d'un grand nombre (entre 5 et 10) de masques de fabrication du composant. Pour réduire la sensibilité des composants au phénomène de verrouillage, on a également mis en oeuvre des règles de routage particulières destinées à réduire la valeur des résistances de base RN_ et Rp_ des deux transistors T1, T2. Cette technique est illustrée par la figure 4 qui montre en vue de dessus le circuit CMOS représenté sur la figure 1. Sur la figure 4, le circuit comprend des lignes de métallisation 15, 17 et 18 transportant respectivement la tension Vdd, le signal d'entrée, et la tension Vss, et un segment de métallisation 10 reliant les drains (régions 4 et 7) des deux transistors MOS. Les lignes 15 et 18 comportent chacune un bras 16, 19 destiné à amener la tension Vdd, respectivement Vss, à la région de polarisation 5, respectivement 6. La ligne de métallisation d'entrée 17 est connectée à la ligne 9 en polysilicium constituant la grille des transistors. Pour réduire la valeur des résistances de base RN_ et RI)_ des deux transistors T1, T2, les bras 16 et 19 sont également connectés respectivement aux régions 4 et 7 constituant les sources des transistor MOS, qui sont ainsi mises respectivement aux potentiels Vdd et Vss, et les régions 4 et 5 d'une part et 6 et 7 d'autre part 2872630 -4- sont disposées au plus proche l'une de l'autre. Ces dispositions permettent de réduire les résistances de base RN_ et RF._ à quelques dizaines ou centaines d'Ohm. Il s'avère que ces règles de routage ne sont pas infaillibles, et malgré le positionnement correct des connexions de caisson et de substrat, les niveaux de courant injectés lors du test de verrouillage (typiquement 100 mA) sont parfois suffisants pour atteindre directement la tension de polarisation (0,6 V) des jonctions émetteur-base du thyristor parasite. Pour atteindre cette tension, il suffit parfois de résistances de quelques centaines d'Ohms avec un courant de substrat de quelques mA. La présente invention a pour but de supprimer ces inconvénients. Cet objectif est atteint par la prévision d'un circuit intégré comprenant des zones dopées réalisées dans un substrat, formant une structure de thyristor parasite à deux transistors bipolaires parasites, le circuit intégré comprenant deux métallisations interconnectant chacune deux zones dopées respectives du circuit intégré, pour réduire des résistances de base des deux transistors bipolaires. Selon l'invention, au moins l'une des métallisations prévues pour réduire les résistances de base des deux transistors bipolaires, est reliée à une métallisation d'alimentation du circuit intégré, exclusivement par l'intermédiaire du substrat. Selon un mode de réalisation préféré de l'invention, les deux métallisations prévues pour réduire les résistances de base des deux transistors bipolaires sont reliées à une métallisation d'alimentation respective exclusivement par l'intermédiaire du substrat du circuit intégré. Selon un autre mode de réalisation préféré de l'invention, les deux zones dopées 30 interconnectées par chacune des métallisations pour réduire des résistances de base des deux transistors bipolaires, sont placées au plus près l'une de l'autre. Selon un autre mode de réalisation préféré de l'invention, ce circuit intégré comprend deux transistors MOS à canaux de types différents, réalisés respectivement dans un substrat et dans un caisson réalisé dans le substrat et ayant un dopage différent, chaque transistor MOS formant un transistor bipolaire de la structure de thyristor parasite. 2872630 -5- Selon un autre mode de réalisation préféré de l'invention, ce circuit intégré comprend plusieurs thyristors parasites, les métallisations réduisant les résistances de base d'au moins un des deux transistors bipolaires d'au moins une partie des thyristors parasites, étant interconnectées par une métallisation. Selon un autre mode de réalisation préféré de l'invention, ce circuit intégré comprend plusieurs thyristors parasites, les métallisations réduisant les résistances de base des deux transistors bipolaires d'au moins une partie des thyristors parasites, étant interconnectées par deux métallisations respectives. Un mode de réalisation préféré de l'invention sera décrit ci-après, à titre d'exemple non limitatif, avec référence aux dessins annexés dans lesquels: La figure 1 représente schématiquement en coupe transversale une cellule de circuit intégré CMOS à deux transistors MOS N et P, selon l'art antérieur, ainsi que la configuration de connexion du thyristor parasite apparaissant dans ce circuit; La figure 2 montre. le circuit équivalent du thyristor parasite apparaissant dans le circuit représenté sur la figure 1; La figure 3 représente schématiquement en coupe transversale une cellule de circuit CMOS du type de celui montré sur la figure 1, dans laquelle on mis en oeuvre des techniques selon l'art antérieur pour réduire la sensibilité du circuit au phénomène de verrouillage; La figure 4 montre en vue de dessus une cellule de circuit du type représenté sur la figure 1, dans laquelle on a mis en oeuvre une autre technique selon l'art antérieur pour réduire la sensibilité du circuit au phénomène de verrouillage; La figure 5 montre en vue de dessus une cellule de circuit intégré du type représenté sur la figure 1, dans laquelle on a mis en oeuvre une technique selon l'invention pour réduire la sensibilité du circuit au phénomène de verrouillage; 2872630 -6- La figure 6 montre le circuit équivalent du thyristor parasite apparaissant dans le circuit représenté sur la figure 5 Les figures 7 et 8 montrent respectivement deux variantes de réalisation d'un composant intégrant plusieurs portes logiques, 5 modifié selon l'invention. La figure 5 représente une cellule de circuit CMOS du type représenté sur la figure 1, c'est-à-dire à substrat P et caisson N. Ce circuit comprend deux transistors MOS P et N, réalisés dans un substrat semi-conducteur 1 dopé P , le transistor MOS P étant formé dans une région 2 (caisson) dopée N du substrat. Ce circuit est alimenté par l'intettnédiaire de deux lignes de métallisation 15, 18 destinées à recevoir respectivement les tensions Vdd et Vss. Cette figure montre également plusieurs points de connexion 21, 22 des lignes de métallisation d'alimentation 15 ou 18 au caisson 2 et au substrat 1. Le transistor MOS P comprend deux régions 3, 4 dopées P+ délimitant son canal, ces deux régions étant formées dans le caisson 2. La région 4 est reliée à une ligne de métallisation 10 transportant le signal de sortie du circuit. Le transistor MOS N comprend deux régions 7, 8 dopées N+ délimitant son 20 canal, ces deux régions étant formées dans le substrat 1. La région 8 est reliée à la ligne de métallisation 10 transportant le signal de sortie du circuit. On prévoit en outre une région 5 dopée dopée N+ réalisée dans le caisson 2, pour lui appliquer la tension de polarisation Vdd, et une région 6 dopée P+ réalisée dans le substrat 1 pour lui appliquer la tension de polarisation Vss, cette disposition permettant de réduire la sensibilité du circuit au phénomène de verrouillage. Avantageusement, les régions 4 et 5 d'une part, et d'autre part 6 et 7, sont placées au plus près l'une de l'autre et couplées à un même segment de métallisation 16, respectivement 19, de manière à réduire la résistance de base RN_, respectivement Rp_ des deux transistors TI, T2 constituant le thyristor parasite. Ce circuit comprend en outre une ligne de métallisation d'entrée 17 connectée à une ligne en polysilicium 9 constituant la grille des transistors MOS P et N. 2872630 7 Selon l'invention, contrairement au circuit représenté sur la figure 4, le segment de métallisation 16, et/ou 19, n'est pas connecté à la ligne de métallisation 15 transportant la tension Vdd, respectivement à la ligne de métallisation 18 transportant la tension Vss. De cette manière, la tension Vdd, et/ou la tension Vss, est transmise aux segments de métallisation 16 et/ou 19 par l'intermédiaire des connexions du caisson 2, et/ou respectivement du substrat 1, cette liaison présentant une résistance dite d'accès R1, respectivement R2, symbolisées sur la figure 5. Le circuit équivalent au thyristor parasite ainsi obtenu est représenté sur la figure 6. Par rapport au circuit représenté sur la figure 2, ce circuit comprend l'une et/ou l'autre des deux résistances R1, R2 reliant le point de jonction entre l'émetteur du transistor bipolaire parasite T1, respectivement T2 et de la résistance de base RN_, respectivement Rp_, à la source de tension d'alimentation Vdd, respectivement Vss. Les résistances d'accès R1, R2 entre les tensions d'alimentation Vdd et Vss et les sources des transistors MOS N et P empêchent le passage d'un fort courant 20 entre l'émetteur et la base des transistors parasites T1 et T2, Typiquement, les résistances R1 et R2 valent 1 kOhm. Si le circuit est alimenté sous 5 Volts, le courant éventuel de verrouillage (traversant le thyristor parasite) est limité à 5/(1000 + 1000) = 2,5 mA. Or du fait que les jonctions émetteur- base des transistors bipolaires parasites T1 et T2 sont court-circuitées, le courant de maintien du verrouillage du thyristor est élevé (classiquement supérieur à 2,5 mA). Il en résulte que le phénomène de verrouillage permanent est supprimé. Bien entendu, les résistances R1 et R2 influent sur le fonctionnement normal du circuit, dans la mesure où elles agissent en série sur la résistance à l'état passant des transistors MOS N et P. Cependant, dans le cas de portes logiques classiques n'ayant pas à fournir de puissance, et sans contrainte de vitesse de commutation particulière, l'effet de ces résistances est négligeable. A titre d'exemple, pour une technologie CMOS 5V, 0,6 m, la résistance Ron à l'état passant des transistors MOS d'une porte logique est de l'ordre de 5 kOhms. L'ajout de 1 kOhm en série a donc peu d'effet. Si cet effet s'avère gênant, il suffit d'augmenter le rapport largeur/longueur (W/L) du canal des transistors MOS de 20% pour le compenser. 2872630 8 L'invention est surtout utile dans les zones à proximité des plots de connexion des circuits, où les densités de courant injecté dans le substrat et les caissons sont les plus élevées. Si les densités de courant injecté sont plus élevées près des plots, c'est généralement à cause des protections contre les décharges électrostatiques (ESD) qui sont connectées aux plots et qui comportent en tant qu'élément injectant au moins une diode. L'invention peut être appliquée non seulement lors de la réalisation d'un jeu de masques pour un nouveau composant, mais également pour corriger un composant existant sensible au phénomène de verrouillage. Le coût d'une telle correction est mineur puisqu'il suffit de modifier un seul masque de métallisation qui concerne une couche supérieure du composant, tandis que les solutions de l'art antérieur nécessitent la modification de 5 à 10 masques concernant notamment des couches inférieures du composant. Dans la description qui précède, l'invention a été appliquée à une seule porte logique. Si le composant comporte plusieurs portes logiques, chaque porte logique peut être modifiée conformément à la description qui précède en séparant les branches 16 et 19 des lignes d'alimentation 15 et 18. Le schéma électronique équivalent du composant est représenté sur la figure 7. Alternativement, comme illustré par le schéma électronique représenté sur la figure 8, tout ou partie des branches 16, 19 des portes logiques sont être reliées entre elles par des métallisations respectives, ce qui place en parallèle les résistances R1 d'une part et d'autre part les résistances R2 des portes. Chaque porte est ainsi reliée aux potentiels Vdd et Vss respectivement par toutes les résistances R1 et R2 montées en parallèle. Si l'on relie de cette manière 10 portes logiques, les résistances d'accès effectives des sources des transistors MOS aux tensions d'alimentations Vdd et Vss sont divisées par 10. Dans certaines applications, il peut en effet être avantageux de réduire la valeur de ces résistances d'accès. REVENDICATIONS 1. Circuit intégré comprenant des zones dopées (3 à 8) réalisées dans un substrat (1, 2), formant une structure de thyristor parasite à deux transistors bipolaires parasites (TI, T2), le circuit intégré comprenant deux métallisations (16, 19) interconnectant chacune deux zones dopées (4, 5; 6, 7) respectives du circuit intégré, pour réduire des résistances de base (RN_, Rp_) des deux transistors bipolaires, caractérisé en ce qu'au moins l'une des métallisations (16, 19) prévues pour réduire les résistances de base (RN_, Rp_) des deux transistors bipolaires, est reliée à une métallisation d'alimentation (15, 18) du circuit intégré, exclusivement par l'intermédiaire du substrat (1, 2). 2. Circuit intégré selon la revendication 1, caractérisé en ce que les deux métallisations (16, 19) prévues pour réduire les résistances de base (RN_, Rp_) des deux transistors bipolaires sont reliées à une métallisation d'alimentation (15, 18) respective exclusivement par l'intermédiaire du substrat (1, 2) du circuit intégré. 3. Circuit intégré selon la revendication 1 ou 2, caractérisé en ce que les deux zones dopées (4, 5; 6, 7) interconnectées par chacune des métallisations (16, 19) pour réduire des résistances de base (RN_, RP_) des deux transistors bipolaires, sont placées au plus près l'une de l'autre. 4. Circuit intégré selon l'une des revendications 1 à 3, caractérisé en ce qu'il comprend deux transistors MOS à canaux de types différents, réalisés respectivement dans un substrat (1) et dans un caisson réalisé dans le substrat et ayant un dopage différent (2), chaque transistor MOS formant un transistor bipolaire de la structure de thyristor parasite. 5. Circuit intégré selon l'une des revendications 1 à 4, caractérisé en ce qu'il comprend plusieurs thyristors parasites, les métallisations (16, 19) réduisant les résistances de base (RN_, Rp_) d'au moins un des deux transistors bipolaires (T1, T2) d'au moins une partie des thyristors parasites, étant interconnectées par une métallisation (25, 26). 6. Circuit intégré selon l'une des revendications 1 à 5, caractérisé en ce qu'il comprend plusieurs thyristors parasites, les métallisations 2872630 - 10 - (16, 19) réduisant les résistances de base (RN_, Rp_) des deux transistors bipolaires (T1, T2) d'au moins une partie des thyristors parasites, étant interconnectées par deux métallisations respectives (25, 26).