FR 2871282 A1 20051209 FR 0406077 A 20040604 DISPOSITIF MEMOIRE PROGRAMMABLE UNE SEULE FOIS La présente invention se rapporte de manière générale aux dispositifs mémoires programmables une seule fois (ou OTP, de l'anglais "One-Time Programmable"). De tels dispositifs sont des mémoires non volatiles, et sont en général programmables électriquement. L'invention concerne en particulier un dispositif OTP à deux bits, c'està-dire incorporant une paire de cellules mémoires pouvant stocker un bit d'information chacune. Elle concerne aussi une mémoire comprenant un tel dispositif mémoire, et des procédés d'écriture et de lecture dans une telle mémoire. L'invention trouve des applications, en particulier, pour le stockage d'informations dans les circuits intégrés (IC, de l'anglais "Integrated Circuit"). De telles informations peuvent être, par exemple, une clé de cryptage utilisée dans une carte à puce de type carte bancaire ou similaire, un code d'identification ou encore un code de configuration d'une telle carte, etc. Du document US 5 553 022, on connaît un dispositif d'identification de circuit intégré comprenant une pluralité de cellules mémoires ayant chacune un inverseur avec un transistor MOS de type N (NMOS) et un transistor MOS de type P (PMOS) en série entre deux bornes d'alimentation, ainsi qu'un amplificateur de grille ("Gate driver") couplé à la grille du transistor NMOS. Pour programmer la cellule mémoire, on modifie l'inverseur de façon permanente, en faisant claquer la couche d'oxyde (diélectrique) qui s'étend entre la grille et le substrat ("Bulk") du transistor NMOS. Ceci est réalisé en portant la grille à un potentiel de masse et le substrat à une tension élevée. L'état modifié ou non de l'inverseur est détecté, lors d'une opération de lecture de la cellule mémoire, par la détection de l'état conducteur ("On-state") ou bloqué ("Off-state") du transistor NMOS, lorsque des tensions habituelles de mise en conduction de ce transistor sont appliquées. L'inconvénient de cet art antérieur est le nombre relativement élevé de transistors nécessaires pour former une cellule mémoire, à savoir quatre. Or, dans les circuits intégrés, on cherche continuellement à diminuer la surface de silicium occupée par les dispositifs, de manière à augmenter l'intégration. C'est pourquoi l'invention propose, selon un premier aspect, un dispositif mémoire à deux bits programmable une seule fois, qui comprend un transistor MOS de stockage, un premier transistor MOS d'accès pour l'accès au premier bit, et un second transistor MOS d'accès pour l'accès au second bit. Le transistor MOS de stockage comprend: - un substrat semiconducteur porté en permanence à un potentiel de masse, - une première et une seconde zones actives réalisées sous la surface du substrat en étant séparées par une partie du substrat formant zone de canal, - une grille réalisée à la surface dudit substrat au droit de la zone de canal et dont des extrémités distales respectives viennent au droit d'une partie de la première zone active et d'une partie de la seconde zone active respectivement, et portée en permanence au potentiel de masse, et - une couche d'oxyde de grille s'étendant entre la grille et la surface du substrat, dont l'état intact ou claqué entre la grille et la première zone active détermine la valeur stockée d'un premier bit, et dont l'état intact ou claqué entre la grille et la seconde zone active détermine la valeur stockée d'un second bit. Le premier transistor MOS d'accès est réalisé à la surface du substrat et comprend: - une grille adaptée pour être reliée à une première ligne de mots, - une première zone active adaptée pour être reliée à une ligne de bits, et - une seconde zone active reliée à la première zone active du transistor 25 MOS de stockage. Le second transistor MOS d'accès est réalisé à la surface du substrat et comprend: - une grille adaptée pour être reliée à une seconde ligne de mots, - une première zone active adaptée pour être reliée à une ligne de bits, 30 et - une seconde zone active reliée à la seconde zone active du transistor MOS de stockage. Un tel dispositif incorpore en fait deux cellules mémoires dans lesquelles on peut écrire ou lire de façon indépendante. Chaque cellule mémoire comprend un demi transistor, plus particulièrement la moitié du transistor MOS de stockage, ainsi que l'un des transistors d'accès. Une cellule mémoire occupe donc une surface correspondant à 1,5 fois celle d'un transistor seulement. On peut ainsi considérer que l'invention ne nécessite que 1,5 transistor/bit (3 transistors pour 2 bits). Un deuxième aspect de l'invention se rapporte à une mémoire programmable une seule fois comprenant: - une première ligne de mots et une seconde ligne de mots, ainsi qu'au moins une ligne de bits, - un dispositif mémoire selon le premier aspect, dont le premier transistor d'accès est relié par sa grille à ladite première ligne de mots et par sa première zone active à ladite ligne de bits, et dont le second transistor d'accès est relié par sa grille à ladite seconde ligne de mots et par sa première zone active à ladite ligne de bits. Un troisième aspect de l'invention se rapporte à un procédé d'écriture dans une cellule mémoire comprenant un transistor MOS de stockage, ayant: - un substrat semiconducteur, - une première et une seconde zones actives réalisées sous la surface du substrat en étant séparées par une partie du substrat formant zone de canal, - une grille réalisée à la surface dudit substrat au droit de la zone de canal et dont des extrémités distales respectives viennent au droit d'une partie de la première zone active et d'une partie de la seconde zone active respectivement, et portée en permanence à un potentiel de masse, et - une couche d'oxyde de grille s'étendant entre la grille et la surface du substrat. Le procédé comprend l'application d'une tension de claquage sur la première ou la seconde zone active du transistor MOS de stockage, de manière à faire claquer la couche d'oxyde de grille entre la grille et ladite première zone active ou entre la grille et ladite seconde zone active respectivement. Enfin, un quatrième aspect de l'invention se rapporte à procédé de lecture dans une cellule mémoire comprenant un transistor MOS de stockage, ayant: - un substrat semiconducteur, - une première et une seconde zones actives réalisées sous la surface du substrat en étant séparées par une partie du substrat formant zone de canal, - une grille réalisée à la surface dudit substrat au droit de la zone de canal et dont des extrémités distales respectives viennent au droit d'une partie de la première zone active et d'une partie de la seconde zone active respectivement, et portée en permanence à un potentiel de masse, et - une couche d'oxyde de grille s'étendant entre la grille et la surface du substrat. Le procédé comprend la précharge de la zone de la première ou de la seconde zone active du transistor MOS de stockage, et la détection d'un courant de décharge entre ladite première zone active ou et la masse ou entre ladite seconde zone active et la masse, respectivement. D'autres caractéristiques et avantages de l'invention apparaîtront encore à la lecture de la description qui va suivre. Celle-ci est purement illustrative et doit être lue en regard des dessins annexés sur lesquels: - la figure 1 est une vue en coupe d'un exemple de réalisation d'un transistor NMOS, qui peut servir de transistor MOS de stockage dans un mode de réalisation de la présente invention; - la figure 2 est un schéma électrique d'un dispositif mémoire à deux bits, selon un mode de réalisation de la présente invention; - la figure 3 est un diagramme d'étape illustrant la programmation d'un 1 logique dans un dispositif mémoire selon la présente invention; - la figure 4 est un diagramme d'étapes illustrant la programmation d'un 0 logique dans un dispositif mémoire selon la présente invention; - la figure 5 est un diagramme d'étape illustrant la lecture à faible puissance dans un dispositif mémoire selon la présente invention; - la figure 6 est un diagramme d'étape illustrant la lecture à vitesse élevée dans un dispositif mémoire selon la présente invention; et, - la figure 7 est un schéma électrique d'un exemple de réalisation d'une mémoire selon le second aspect de l'invention. Sur les figures et dans la description qui suit, les mêmes éléments portent les mêmes références. On décrit ci-après un exemple de réalisation de la présente invention utilisant des transistors NMOS seulement, bien que l'invention puisse aussi être mise en oeuvre à l'aide de transistors PMOS seulement, ou de transistors NMOS et PMOS en technologie CMOS ("Complementary Metal Oxide Semiconductor"). Les transistors NMOS sont préférés pour des raisons de rapidité liée à la plus grande mobilité des porteurs de charge dans ce type de transistor, à savoir les électrons. La figure 1 montre, dans une vue en coupe, un transistor NMOS pouvant être utilisé en tant que transistor MOS de stockage selon l'invention. Le transistor comprend un substrat B2 de matériau semi-conducteur, typiquement du silicium. S'agissant d'un transistor NMOS, il est réalisé plus particulièrement à l'intérieur d'un puits de matériau semiconducteur dopé P. Dans l'exemple montré, le substrat est dopé P en sorte que le puits précité correspond au substrat lui-même. Sous la surface S du substrat, le transistor NMOS comprend deux zones actives formant respectivement la source S2 (par exemple en partie droite de la figure) et le drain D2 (en partie gauche de la figure) du transistor. S'agissant d'un transistor NMOS, ces zones actives sont obtenues par implantation d'espèces dopantes de polarité négative (par exemple des ions P-) dans le substrat. Pour un transistor PMOS, ces zones seraient obtenues par implantation d'espèces dopantes de polarité positive (par exemple des ions BI. Le transistor comprend en outre une grille G2 réalisée à la surface S du substrat selon des techniques de dépôt, gravure et retrait connues en soi. La grille G2 comprend essentiellement une zone en polysilicium (poly-Si) obtenue à la surface S du substrat. Une couche d'oxyde 10, par exemple du dioxyde de silicium (SiO2) s'étend entre la grille G2 et la surface S du substrat. Egalement, un espaceur 11 en matériau isolant tel que du SiO2 est réalisé de manière à entourer la grille G2. La grille G2 vient au droit d'une partie du substrat B2 qui sépare les zones actives S2 et D2 en formant une zone de canal 12. les extrémités distales respectives de la grille G2 viennent au droit d'une partie de la zone active S2 (en partie droite de figure) et d'une partie de la zone active D2 (en partie gauche de figure). Par exemple, ces parties des zones S2 et D2 peuvent correspondre à des zones d'extension, respectivement de la source et du drain du transistor. Ces zones d'extension sont des zones présentant une concentration d'espèces dopantes inférieure à celle du reste de la source et du drain, respectivement. Ces zones d'extension sont aussi appelées LDD ("Lightly Doped Drain") dans le jargon de l'Homme du métier. Elles servent à diminuer les courants de fuite à l'intérieur du transistor. Selon l'invention, on fait claquer la couche d'oxyde 10 entre la grille G2 et la source S2 pour programmer une valeur logique déterminée, par exemple la valeur logique 1. La valeur logique complémentaire, à savoir la valeur logique 0 dans l'exemple considéré ici, correspond inversement à l'état intact de la couche d'oxyde 10 entre la grille G2 et la source S2. De la même façon, l'état intact ou claqué de la couche d'oxyde 10 entre la grille G2 et la zone active D2 du transistor détermine une autre valeur logique, respectivement 0 ou 1 dans l'exemple considéré ici. Dit autrement, le transistor NMOS peut être utilisé en tant que transistor MOS de stockage permettant de stocker les valeurs de deux bits d'information. L'invention exploite cette propriété ainsi qu'il va maintenant être décrit. S'agissant d'un transistor NMOS, le substrat B2 est typiquement relié à un potentiel de masse GND. C'est pourquoi, dans un mode de réalisation du dispositif mémoire utilisant un transistor MOS de stockage qui est un transistor NMOS, on porte en permanence la grille G2 de ce transistor au potentiel de masse GND. Pour faire claquer la couche d'oxyde 10 entre la grille G2 et la source S2, on porte celle-ci à une haute tension HV. Par "haute tension", on entend une tension sensiblement plus élevée que la tension habituellement appliquée sur la grille de commande d'un tel transistor, qui est de l'ordre de 5 mVlcm2. Par exemple, HV=20 mVlcm2. Le claquage de la couche d'oxyde 20 qui est ainsi obtenu est symbolisé à la figure 1 par une double flèche reliant la grille G2 à la source S2, la tension HV étant appliquée sur cette dernière. Il résulte du claquage de la couche d'oxyde 10, qu'il se forme un chemin conducteur entre la grille G2 et la source S2. Cette caractéristique est utilisée pour la lecture du dispositif mémoire. On donnera plus loin plus de détails, ainsi que des exemples de mise en oeuvre, concernant des procédés d'écriture et de lecture dans le dispositif mémoire selon l'invention. La figure 2 donne un schéma électrique d'un dispositif mémoire MD selon un mode de réalisation à base de transistors NMOS. Le dispositif mémoire MD comprend un transistor MOS de stockage MN2 tel que le transistor NMOS qui a été décrit ci-dessus en regard du schéma de la figure 1. De façon classique, le substrat du transistor MN2 est relié à la masse électrique du dispositif. La grille G2 du transistor MN2 est reliée de façon permanente à la masse électrique du dispositif pour recevoir le potentiel de masse GND. Ainsi qu'il a été dit, le transistor MN2 permet de stocker 2 bits d'information. C'est pourquoi, le dispositif MD comprend également un premier transistor MOS d'accès MN1, pour accéder à l'un de ces bits, ainsi qu'un second transistor MOS d'accès MN3, pour accéder à l'autre de ces bits. Dit autrement, le dispositif MD comprend deux cellules mémoire MC1 et MC2. la cellule mémoire MC1 comprend d'une part la moitié du transistor MN2 correspondant à sa grille G2 et sa source S2, et d'autre part le transistor d'accès MN1. La cellule mémoire MC2 comprend d'une part l'autre moitié du transistor MN2 correspondant à sa grille G2 et à son drain D2, et d'autre part le transistor d'accès MN3. La grille G1 du transistor MN1 est reliée à une ligne de mots WLi, sa source S1 est reliée à une ligne de bits BLi, et son drain Dl est relié à la source S2 du transistor MN2. De même, la grille G3 du transistor MN3 est reliée à une autre ligne de mots WLi+1, différente de la ligne de mots WLi, son drain D3 est relié à la ligne de bits BLi (ou en variante à une autre ligne de bits du plan mémoire), et sa source S3 est reliée au drain D2 du transistor MN2. De préférence, le transistor MN2 est un transistor MOS à oxyde mince, désigné par l'appellation propriétaire GOI (Gate Oxide 1), par exemple un transistor dont la longueur de canal est égale à 130 nm et dont l'épaisseur d'oxyde de grille est sensiblement égale à 2,3 nm. La tension nominale d'utilisation d'un tel transistor, communément notée Vdd, est égale à environ 1,2 V. Par conséquent, une tension HV égale par exemple à 5 V est suffisante pour provoquer le claquage de la couche d'oxyde de grille 10 du transistor MN2. Dans un premier mode de réalisation, les transistors d'accès MN1 et/ou MN3 sont des transistors MOS à oxyde épais, connus sous l'appellation propriétaire G02 (Gate Oxide 2). De tels transistors présentent typiquement une couche d'oxyde de grille dont l'épaisseur est comprise entre 5 et 6,5 nm. La tension nominale d'utilisation Vdd d'un tel transistor est de l'ordre de 3 V. Un tel transistor à oxyde épais résiste aux hautes tensions de programmation appliquées lors de la programmation d'une valeur logique 1 dans le transistor MOS de stockage. Le dispositif mémoire est alors réalisé selon une technologie standard à double oxyde de grille (ou DGO de l'anglais "Dual Gate Oxide"). Dans un autre mode de réalisation, les transistors d'accès MN1 et MN3 sont également des transistors de type GO1, c'est-à-dire à oxyde mince. De façon surprenante, ces transistors résistent bien aux hautes tensions de programmation appliquées lors de la programmation. En effet, quand un tel transistor conduit, il se forme un canal entre la source et le drain, lequel canal protège la couche d'oxyde de grille contre le risque de claquage. Ce mode de réalisation est avantageux car il permet de n'utiliser qu'un seul type de transistors, ce qui simplifie le procédé de fabrication. Le diagramme d'étapes de la figure 3 illustre des étapes d'un exemple de procédé d'écriture d'une valeur logique déterminée, par exemple 1, dans le dispositif mémoire MD de la figure 2, en particulier dans la cellule mémoire MC1 formée de la moitié inférieure du transistor MN2 d'une part, et du transistor d'accès MN1 d'autre part. Dans une étape 31, on porte la ligne de bits BLi à la haute tension de programmation HV, ou tension de claquage, qui est par exemple égale à 5 V. Dans une étape 32, on porte la ligne de mots WLi à une tension de sélection SEL, qui est par exemple égale à 7 V. Ainsi, le transistor d'accès MN1 est dans l'état passant ("On-state"), et la tension HV se retrouve sur la source S2 du transistor MN2. L'application de la tension de claquage HV sur la source S2 du transistor MN2 provoque, dans une étape 33, le claquage de la couche d'oxyde de grille 10 entre la grille G2 et la source S2 du transistor MN2. Par convention, on considère que la valeur logique 1 est alors programmée dans le transistor MN2. On notera que le début et la fin des étapes 31 et 32 n'est pas déterminant, ce qui compte étant que ces étapes soient effectuées simultanément pendant une durée suffisante pour provoquer l'étape 33 de claquage de la couche d'oxyde de grille 10. Le diagramme d'étapes de la figure 4 illustre les étapes correspondantes pour l'écriture de la valeur logique O. Dans une étape 41, on porte la ligne de bits BLi à une basse tension de programmation LV, qui est par exemple égale à 2 V. Dans une étape 42, on porte la ligne de mots WLi à la tension de sélection SEL. Ainsi, le transistor d'accès MN1 est dans l'état passant, et la tension LV se retrouve sur la source S2 du transistor MN2. Cette tension LV appliquée sur la source S2 du transistor MN2 est toutefois insuffisante pour provoquer le claquage de la couche d'oxyde de grille 10 entre la grille G2 et la source S2 du transistor MN2. Par convention, on considère que la valeur logique 0 est alors programmée dans le transistor MN2, ce qui est symbolisée à la figure par une étape 43. Le diagramme d'étape de la figure 5 illustre un premier mode de mise en oeuvre d'une opération de lecture dans le dispositif mémoire MD de la figure 2, en particulier pour la lecture de la donnée stockée dans la cellule mémoire MC1 comprenant la partie inférieure du transistor MN2 et le transistor d'accès MN1. Dans une étape 51, on précharge la ligne de bits BLi à une tension LPR dite tension de lecture à faible puissance. La tension LPR est par exemple égale à 1,2 V, ce qui correspond sensiblement à la tension nominale d'utilisation Vdd du dispositif. Dans une étape 52, on porte la ligne de mots WLi à la tension LPR également. Ceci rend le transistor d'accès MN1 conducteur. Dans une étape 53, on détecte la décharge de la ligne de bits BLi vers la masse. Cette décharge a lieu à travers le transistor MN1 et le chemin conducteur éventuellement formé entre la source S2 et la grille G2 du transistor MN2, lorsque la couche d'oxyde de grille 10 de ce transistor a été claquée entre la source S2 et la grille G2 (lors de l'écriture de la valeur logique 1 dans la cellule mémoire considérée). Le courant de décharge est typiquement compris entre 100 nA et 10 pA. II est donc bien supérieur au courant de fuite habituel du transistor, lequel est de l'ordre de quelques pA. On peut donc aisément le détecter. Le diagramme d'étapes de la figure 6 illustre un second mode de mise en oeuvre de l'opération de lecture. Dans ce mode de mise en oeuvre, des étapes 61 à 63 correspondent aux étapes respectivement 51 à 53. Néanmoins, au lieu d'utiliser la tension de lecture à faible puissance LPR, on utilise une tension HSR dite tension de lecture à vitesse élevée. La tension HSR est par exemple égale à 3 V. Ce mode de mise en oeuvre de l'opération de lecture donne une lecture plus rapide, puisque le courant de décharge croît comme le carré de la tension de lecture, i.e., il dépend de V2 où V est la valeur de la tension de lecture LPR ou HSR. La figure 7 illustre un exemple de réalisation d'une mémoire selon un autre aspect de l'invention. Dans cet exemple, la mémoire comprend un nombre déterminé N de dispositifs mémoires, respectivement MDO à MDn-1, chacun du type décrit ci-dessus en regard du schéma de la figure 2. Le plan mémoire de la mémoire comprend N lignes de bits BLO à BLn-1 et deux lignes de mots WLi et WLi+1. L'un des transistors d'accès des dispositifs mémoire MDO à MDn-1 est couplé à la ligne de mots WLi par l'intermédiaire de sa grille de commande, et l'autre transistor d'accès est couplé à la ligne de mots WLi+1 par l'intermédiaire de sa ligne de commande. De plus, les deux transistors d'accès des dispositifs mémoire MDO à MDn-1 sont couplés à la même ligne de bits, respectivement BLO à BLi-1, par l'intermédiaire de leur source ou de leur drain. Dit autrement, dans cet exemple de réalisation, les deux cellules mémoires d'un même dispositif mémoire sont couplées à la même ligne de bits. Des circuits décodeurs de ligne 101 et 102 sont respectivement couplés aux lignes de mots WLi et WLi+1. Ces décodeurs de ligne reçoivent les tensions SEL, LV et HV. Ces décodeurs de ligne ont pour fonction de sélectionner la ligne de mots à laquelle est couplée une cellule mémoire déterminée, lorsqu'on souhaite accéder en écriture ou en lecture à cette cellule mémoire. De même, des décodeurs de colonne 110 sont respectivement couplées aux lignes de bits BLO à BLn-1, en ayant pour fonction de sélectionner la ligne de bits à laquelle est couplée la cellule mémoire dans laquelle on veut accéder en écriture ou en lecture. Les décodeurs de colonne 110 reçoivent les tensions LV, HV, LPR et HSR. De plus, un circuit de détection 120 est couplé à chaque ligne de bit BLO à BLn-1 afin de détecter le courant de décharge de la ligne de bits lors d'une opération de lecture dans une cellule mémoire couplée à ladite ligne de bits. Les circuits de détection 120 couplés aux lignes de bits BLO à BLn-1 peuvent ainsi délivrer des informations respectivement DO à Dn-1, qui correspondent à la valeur logique stockée dans la cellule mémoire qui se trouve à l'intersection entre la ligne de mots et le ligne de bits sélectionnées. Ainsi qu'on l'a compris, la mémoire représentée à la figure 7 permet de stocker 2xN bits d'information. Enfin la mémoire comprend un circuit de génération de tension 100 comprenant des dispositifs tels que pompe de charge et multiplieur de tension, pour générer les tensions de service SEL, LPR, HSR, LV et HV, en fonction de la tension d'alimentation VDD du dispositif mémoire. Avantageusement, une mémoire réalisée selon l'invention occupe une surface réduite. En pratique, on atteint en effet une valeur de surface inférieure à 1 pm2lbit, dans une technologie à 130 nm. L'invention a été décrite ci-dessus dans des modes de réalisations non limitatifs. En particulier, le transistor MOS de stockage peut être un transistor PMOS au lieu d'un transistor NMOS, bien qu'un transistor NMOS soit préféré pour sa rapidité. De même, l'un des transistors d'accès, ou les deux, peuvent être des transistors PMOS au lieu de transistors NMOS. Ceci peut être avantageux car cela permet d'appliquer une tension plus élevée sur les zones actives, et cela facilite donc le claquage de la couche d'oxyde de grille au niveau de ces zones actives. De même, l'exemple de mémoire décrit en regard de la figure 7 n'est nullement limitatif. On peut prévoir un nombre quelconque de lignes de mots, en nombre pair ou impair, bien qu'il soit avantageux de prévoir un nombre pair de lignes de mots puisque chaque transistor de stockage incorpore deux cellules mémoires. REVENDICATIONS 1. Dispositif mémoire à deux bits programmable une seule fois, qui comprend - un transistor MOS de stockage, ayant: - un substrat semiconducteur, - une première et une seconde zones actives réalisées sous la surface du substrat en étant séparées par une partie du substrat formant zone de canal, - une grille réalisée à la surface dudit substrat au droit de la zone de canal et dont des extrémités distales respectives viennent au droit d'une partie de la première zone active et d'une partie de la seconde zone active respectivement, et portée en permanence à un potentiel de masse, et - une couche d'oxyde de grille s'étendant entre la grille et la surface du substrat, dont l'état intact ou claqué entre la grille et la première zone active détermine la valeur stockée d'un premier bit, et dont l'état intact ou claqué entre la grille et la seconde zone active détermine la valeur stockée d'un second bit; - un premier transistor MOS d'accès pour l'accès au premier bit, réalisé à la surface du substrat et comprenant: - une grille adaptée pour être reliée à une première ligne de mots (WLi), - une première zone active adaptée pour être reliée à une ligne de bits (BLi), et - une seconde zone active reliée à la première zone active du transistor MOS de stockage; ainsi que - un second transistor MOS d'accès pour l'accès au second bit, réalisé à la surface du substrat et comprenant: - une grille adaptée pour être reliée à une seconde ligne de mots (WLi+1), - une première zone active adaptée pour être reliée à une ligne de bits (BLi), et - une seconde zone active reliée à la seconde zone active du transistor MOS de stockage. 2. Dispositif selon la revendication 1, dans lequel le transistor MOS de stockage est un transistor MOS à oxyde mince. 3. Dispositif selon la revendication 1 ou la revendication 2, dans lequel le 10 premier transistor MOS d'accès et/ou le second transistor MOS d'accès sont des transistors MOS à oxyde mince. 4. Dispositif selon la revendication 1 ou la revendication 2, dans lequel le premier transistor MOS d'accès et/ou le second transistor MOS d'accès sont 15 des transistors MOS à oxyde épais. 5. Dispositif selon l'une quelconque des revendications précédentes, dans lequel la première zone active de chaque transistor MOS d'accès est reliée à la même ligne de bits. 6. Dispositif selon l'une quelconque des revendications précédentes, dans lequel le transistor MOS de stockage est un transistor MOS de type N. 7. Dispositif selon l'une quelconque des revendications 1 à 5, dans lequel 25 les transistors MOS d'accès sont des transistors MOS de type P. 8. Mémoire programmable une seule fois comprenant: - une première ligne de mots (WLi) et une seconde ligne de mots (WLi+1), ainsi qu'au moins une ligne de bit (BLi), - un dispositif mémoire selon l'une quelconque des revendications 1 à 5, dont le premier transistor MOS d'accès est relié par sa grille à ladite première ligne de mots et par sa première zone active à ladite ligne de bits, et dont le second transistor MOS d'accès est relié par sa grille à ladite seconde ligne de mots et par sa première zone active à ladite ligne de bits. 9. Procédé d'écriture dans une cellule mémoire comprenant un transistor MOS de stockage, ayant: - un substrat semiconducteur, - une première et une seconde zones actives réalisées sous la surface du substrat en étant séparées par une partie du substrat formant zone de canal, - une grille réalisée à la surface dudit substrat au droit de la zone de canal et dont des extrémités distales respectives viennent au droit d'une partie de la première zone active et d'une partie de la seconde zone active respectivement, et portée en permanence à un potentiel de masse, et - une couche d'oxyde de grille s'étendant entre la grille et la surface du substrat, le procédé comprenant l'application d'une tension de claquage sur la première ou la seconde zone active du transistor MOS de stockage, de manière à faire claquer la couche d'oxyde de grille entre la grille et ladite première zone active ou entre la grille et ladite seconde zone active respectivement. 10. Procédé de lecture dans une cellule mémoire comprenant un transistor 25 MOS de stockage, ayant: - un substrat semiconducteur, - une première et une seconde zones actives réalisées sous la surface du substrat en étant séparées par une partie du substrat formant zone de canal, - une grille réalisée à la surface dudit substrat au droit de la zone de canal et dont des extrémités distales respectives viennent au droit d'une partie de la première zone active et d'une partie de la seconde zone active respectivement, et portée en permanence à un potentiel de masse, et - une couche d'oxyde de grille s'étendant entre la grille et la surface du substrat, le procédé comprenant la précharge de la zone de la première ou de la seconde zone active du transistor MOS de stockage, et la détection d'un courant de décharge entre ladite première zone active ou et la masse ou entre ladite seconde zone active et la masse, respectivement.