FR 2866977 A1 20050902 FR 0408015 A 20040720 DISPOSITIF DE MÉMOIRE RÉSISTIVE ET SON PROCÉDÉ DE FABRICATION L'invention concerne, de façon globale, les dispositifs de mémoire et plus particulièrement, des éléments et des matrices de mémoire résistive pour des dispositifs de mémoire. Un élément de mémoire résistive est caractérisé, de façon usuelle, par la capacité d'assumer un état parmi deux états distincts à un instant quelconque. Des données sont stockées dans l'élément sur la base de l'état de résistance de l'élément. De façon usuelle, un "1" logique est caractérisé par une grande résistance tandis qu'un T/ O II logique est caractérisé par une faible résistance. Un élément de mémoire résistive usuel est un élément de mémoire antifusible. Un élément de mémoire antifusible, comme son nom l'implique, fonctionne d'une façon opposée à un fusible. Un élément anti-fusible possède normalement une très grande résistance, de façon usuelle un circuit ouvert, à moins que et jusqu'à ce qu'une tension de programme soit appliquée à l'élément. Lorsqu'une tension suffisante est appliquée à un élément de mémoire antifusible, l'élément devient passant et la résistance de l'élément est réduite à une très faible valeur, de façon usuelle un court-circuit. Comme un fusible sauté, une fois qu'un élément de mémoire anti-fusible est en court-circuit, il est, de façon usuelle, impossible ou peu pratique de provoquer de nouveau son ouverture. Par conséquent, des éléments de mémoire anti-fusible sont référencés, de façon usuelle, comme des éléments de mémoire à écriture seule ou des éléments de mémoire programmable une fois (OTP). Des éléments de mémoire résistive sont disposés, de façon usuelle, selon une matrice de mémoire formée d'une pluralité de pistes conductrices disposées en rangées et en colonnes. Les pistes conductrices s'étendant selon les rangées de la matrice sont référencées en général comme des "lignes de mot" et les pistes conductrices s'étendant selon les colonnes de la matrice sont référencées, en général, comme des "lignes de bit". Les lignes de mot et les lignes de bit sont orientées, de façon usuelle, perpendiculairement les unes par rapport aux autres. Un élément de mémoire résistive est formé à chaque intersection (c'est-à-dire un point de croisement) d'une ligne de mot et d'une ligne de bit. Des dispositifs de mémoire résistive sont formés, de façon usuelle, à l'aide de techniques de traitement de circuit intégré utilisant diverses combinaisons de dépôt de matériau, de définitions de forme à l'aide de photolithographie et d'enlèvement d'un matériau (gravure), comme cela est connu de l'homme du métier. Comme mentionné ci-dessus, des matrices de dispositifs de mémoire résistive sont formées, de façon usuelle, en agençant une pluralité de lignes de mot parallèles, de façon globale, orthogonales à une pluralité de lignes de bit parallèles de façon globale. Chacune des lignes de mot possède une largeur globalement uniforme comme chaque ligne de bit. Les lignes de mot sont formées, de façon usuelle, par dépôt d'une couche d'un matériau conducteur de métal suivi d'une étape de photolithographie pour définir la largeur des lignes et les distances séparant les conducteurs, suivi d'une étape de gravure pour enlever le matériau conducteur des espaces séparant les lignes. Les lignes de bit sont formées, de façon usuelle, de la même façon et sont alors disposées orthogonalement aux lignes de mot. Comme un dispositif de mémoire résistive, comme un anti-fusible, est formé à chaque intersection d'une ligne de mot et d'une ligne de bit, on désire configurer les largeurs des lignes de mot et des lignes de bit de façon aussi étroite que possible afin d'augmenter la densité des dispositifs de mémoire résistive dans une matrice. La valeur de la tension requise pour "écrire" ou programmer un élément de mémoire dépend de l'épaisseur de la couche de barrière. Par conséquent, afin d'abaisser le courant ou la tension requise, l'épaisseur de la couche de barrière doit normalement être réduite. Par conséquent, on peut constater que l'on recherche des procédés et des dispositifs pour réduire la valeur d'une tension de programmation d'un élément de mémoire sans augmenter le risque de subir des courts-circuits à l'intérieur de l'élément. La présente description concerne des éléments de mémoire résistive. Selon un mode de mise en oeuvre, un élément de mémoire résistive comprend une première jonction de tunnel possédant un conducteur inférieur, un conducteur supérieur, une couche de barrière adjacente au conducteur inférieur, un élément d'isolateur en série avec la première jonction de tunnel et dans lequel le conducteur inférieur comprend une surface supérieure non uniforme. La présente description concerne, de plus, un procédé de production d'une jonction de tunnel pour une utilisation dans un élément de mémoire. Selon un mode de mise en oeuvre, le procédé comprend la prévision d'un conducteur inférieur, la création d'une surface supérieure non uniforme sur le conducteur inférieur, le dépôt d'une couche de barrière sur la surface supérieure non uniforme et le dépôt d'un conducteur supérieur. La présente invention telle que définie par les revendications annexées sera mieux comprise en référence aux dessins attenants. Les composants sur les dessins ne sont pas nécessairement à l'échelle, un agrandissement ayant été effectué au contraire pour illustrer, de façon claire, les principes de la présente invention. Sur les dessins: la Figure 1 est une vue schématique en plan d'un 5 dispositif de mémoire possédant un élément de mémoire présentant une couche de barrière non uniforme; la Figure 2 est une représentation schématique électrique d'un agencement de commutation pour le dispositif de mémoire de la Figure 1; la Figure 3 est une représentation schématique électrique du dispositif de mémoire de la Figure 1 illustrant une opération de programmation; la Figure 4A est une vue latérale d'un premier mode de mise en oeuvre d'un élément de mémoire présentant une 15 couche de barrière non uniforme; la Figure 4B est une vue latérale d'un second mode de mise en oeuvre d'un élément de mémoire présentant une couche de barrière non uniforme; la Figure 4C est une vue latérale d'un troisième mode 20 de mise en oeuvre d'un élément de mémoire présentant une couche de barrière non uniforme; la Figure 4D est une vue latérale d'un quatrième mode de mise en oeuvre d'un élément de mémoire présentant une couche de barrière non uniforme; et la Figure 5 est un organigramme présentant un procédé de production d'un élément de mémoire muni d'une couche de barrière non uniforme. En référence, à présent, aux figures sur lesquelles des références numériques identiques désignent des composants correspondants sur toutes les vues, un exemple d'un dispositif de mémoire résistive 100 comprenant un élément de mémoire 102 muni d'une couche de barrière 124 (voir les Figures 4A à 4D) est illustré sur la Figure 1. Comme illustré sur cette Figure, le dispositif de mémoire 100 comprend une pluralité d'éléments de mémoire 102 qui sont agencés selon une matrice à deux dimensions. Un nombre relativement petit de ces éléments de mémoire 102 sont illustrés sur la Figure 1 à des fins d'explication. Normalement, le dispositif de mémoire 100 comprend bien plus d'éléments 102. Par exemple, le dispositif 100 peut comprendre une matrice de 1024 x 1024 éléments de mémoire 102. Chaque élément de mémoire 102 est configuré pour stocker un seul bit d'information, c'est-à-dire une valeur logique "1" ou une valeur logique "0". Comme illustré de plus sur la Figure 1, le dispositif de mémoire 100 comprend, de même, une pluralité de lignes de bit 104 et de lignes de mot 106 qui sont couplées, de façon électrique, aux éléments de mémoire 102. De façon spécifique, chaque élément de mémoire 102 est connecté à une ligne de bit 104 et une ligne de mot 106 en un point de croisement des conducteurs. De plus, le dispositif de mémoire 100 comprend des circuits de commande de colonne et de rangée 108 et 110 commandant la commutation respective des diverses lignes de bit et de mot 104 et 106. Le circuit de commande de rangée 110 comprend une pluralité de commutateurs pour une application sélective d'une tension de programmation ou d'écriture Vw aux rangées contenant un élément de mémoire 102 sélectionné lors des processi d'écriture ou pour l'application d'un potentiel de lecture Vr lors des processi de lecture. De façon similaire, le circuit de commande de colonne 108 peut comprendre une pluralité de commutateurs pour le couplage de lignes de bit 104 sélectionnées contenant des éléments de mémoire 102 sélectionnés à la masse lors des processi d'écriture ou pour le couplage de lignes de bit 104 sélectionnées avec l'amplificateur de lecture 112 lors des processi de lecture. En référence, de même, à la Figure 2, les circuits de commande 108 et 110 comprennent une pluralité de commutateurs, par exemple des transistors 114, qui sont utilisés pour appliquer une tension ou pour fournir un courant via les conducteurs sélectionnés. La Figure 2 illustre un agencement de commutation pour un dispositif de mémoire résistive 100 du type décrit ci-dessus en référence à la Figure 1. Comme illustré sur la Figure 2, les éléments de mémoire 102 sont représentés sous la forme de résistances qui sont couplées, de façon électrique, aux lignes de bit 104 et aux lignes de mot 106. Des modes de mise en oeuvre préférés du présent élément de mémoire 102 comprennent une jonction de tunnel 103 en série avec un élément d'isolateur 101 (voir les Figures 4A à 4D). A la fin de chaque conducteur 104, 106 se trouve un transistor de lecture/écriture 114 qui est utilisé pour sélectionner les divers éléments de mémoire 102 lors des opérations de lecture et d'écriture. En référence, de même, à la Figure 3, de façon à programmer ou à "écrire dans" un élément de mémoire 102 sélectionné, le circuit de commande de rangée 110 ferme un commutateur entre la tension d'écriture Vw et la ligne de mot 106 de la rangée sélectionnée et le circuit de commande de colonne 108 ferme un commutateur entre la masse et les lignes de bit 104 de la ou des colonnes sélectionnées. Les lignes de bit 104 restantes sont connectées à une tension comme Vw/2. Par conséquent, les éléments de mémoire 102 sélectionnés reçoivent toute la tension d'écriture Vw tandis que les éléments de mémoire 102 non sélectionnés ne la reçoivent pas. L'application d'une tension d'écriture Vw suffisante à l'élément de mémoire 102 sélectionné peut provoquer un claquage ou un "soufflage" d'une jonction de tunnel 103 associée, c'est-à-dire fusible ou anti- fusible, et peut ainsi modifier la résistance de l'élément de mémoire 102 sélectionné. C'est cette variation de la valeur de la résistance pour un élément de mémoire 102 sélectionné qui détermine si une valeur logique de "1" ou une valeur logique de "0" est assignée à l'élément de mémoire 102. Les Figures 4A à 4D fournissent des vues détaillées des modes de mise en oeuvre des éléments de mémoire comprenant une couche de barrière 124 présentant une surface non uniforme. L'élément de mémoire 102 illustré sur la Figure 4A comprend une jonction de tunnel 103, dans notre cas un anti-fusible, comprenant une couche de barrière 124. La ligne de mot 106 et la ligne de bit 104 qui, dans ce mode de mise en oeuvre, fonctionnent comme les couches supérieure et inférieure de conducteur de l'antifusible peuvent être réalisées à partir de matériaux conducteurs comme, par exemple, de l'aluminium (Al), de l'or (Au), de l'argent (Ag), du cuivre (Cu), de leurs alliages et d'autres conducteurs. La ligne de mot 106 et la ligne de bit 104 peuvent être formées à l'aide de processi comme par exemple des processi de dépôt par projection et de gravure. Remarquons que la surface supérieure 123 de la ligne de mot 106 est non uniforme. La surface supérieure non-uniforme 123 est formée, de préférence, à l'aide d'une technique de gravure ionique. Diverses autres techniques sont décrites, dans notre cas, en association avec la Figure 5. Dans le mode de mise en oeuvre préféré et illustré, l'élément de mémoire 102 comprend, de même, un élément d'isolateur 101 comme, par exemple, une seconde jonction de tunnel, une jonction de tunnel magnétique, une diode ou une résistance. Par exemple, comme illustré, l'élément d'isolateur 101 peut être formé d'un conducteur de haute résistance, entraînant un élément d'isolateur en série avec l'élément anti-fusible pour commander la résistance des éléments de mémoire 102 dans lesquels les anti-fusibles ont été précédemment programmés (c'est-à-dire des anti-fusibles sur lesquels a été précédemment effectuée une écriture (mis en court-circuit)). La couche de barrière 124 peut être formée de matériaux isolants, d'un empilage à plusieurs couches de matériaux isolants séparés par des matériaux conducteurs, une matrice d'un matériau isolant contenant des inclusions conductrices dispersées, des matériaux semi-conducteurs amorphes et sous forme cristalline, des matériaux à changement de phase, des combinaisons de plusieurs couches de Si et de métaux de formation de siliciure, etc. Les matériaux isolants comprennent le SiOX, le SiNX, le SiOXNY, le AlOX, le TaOX, le TiOX, le AlNX et similaires, des matériaux semi-conducteurs amorphes et sous forme cristalline comprenant le silicium (Si), le germanium (Ge), les alliages de Si et de Ge, le InTe, le SbTe, le GaAs, le InSe, le InSb et similaires; des matériaux à changement de phase comprennent les alliages contenant au moins deux éléments sélectionnés parmi le Si, le Ge, l'arsenic (As), le sélénium (Se) , l'indium (In), l'étain (Sn), l'antimoine (Sb), le téllurium (Te), le plomb (Pb), le bismuth (Bi) et similaires; des métaux de formation de siliciure comprennent le tungstène (W), le platine (Pt), le palladium (Pd) , le cobalt (Co), le nickel (Ni), le titane (Ti) et similaires ainsi que leurs alliages. L'épaisseur de la couche de barrière 124 peut être réglée dans un intervalle arbitraire selon les matériaux utilisés ainsi que les circonstances. Par exemple, si un courant important est désiré dans l'anti-fusible dans un état de pré-claquage, l'épaisseur d'isolant peut alors être choisie de telle façon qu'un courant important de tunnel mécanique quantique puisse passer avec une tension modeste. Comme mentionné ci-dessus, l'anti-fusible est un élément possédant une grande résistance initiale et passant à une résistance relativement faible lorsqu'une tension critique est appliquée. Le mécanisme obtenant les différents états de résistance est différent d'un matériau à un autre. Par exemple, des anti-fusibles formés à partir de matériaux à changement de phase ont une grande résistance dans un état amorphe et une faible résistance dans un état de cristal. De même, des anti-fusibles formés à partir d'un Si multicouche et de métaux de formation de siliciure possèdent une grande résistance lorsque le multicouche n'a pas été converti en siliciure et une faible résistance lorsque le multicouche a été converti en siliciure. Dans chacun des cas, plusieurs ordres de grandeur séparent les états de grande résistance et de faible résistance. Comme autre exemple, si un type d'isolateur d'anti- fusible est utilisé, jusqu'à la tension critique VC, un courant traverse la couche de barrière 124 de la structure métal/isolateur/métal par tunnel électronique et la résistance spécifique de l'élément peut être plutôt grande, par exemple de l'ordre de 107 Q-pm2. Cependant, au-delà de la tension critique VC, la barrière claque par suite de la migration de métal à travers l'isolateur et la résistance spécifique de l'élément peut chuter en dessous de 100 S2-pm2. Des mécanismes similaires de transport de courant et de claquage fonctionnent dans des isolateurs à couches et des isolateurs contenant des inclusions conductrices. De préférence, une fois que la surface supérieure non-uniforme 123 est préparée, la couche de barrière 124 est créée à l'aide d'un des matériaux mentionnés ci-dessus. Selon divers modes de mise en oeuvre de la présente invention, une épaisseur moyenne à titre d'exemple de la couche de barrière 124 peut être d'environ 10 à 30 Â. De même, des modes de mise en oeuvre sont envisagés selon lesquels les côtés opposés de la couche de barrière 124 sont séparés de 5 Â ou moins. Ces dimensions permettent aux tension critique VC dans l'intervalle entre 2 et 3 V par exemple de provoquer un claquage de la couche de barrière 124, modifiant ainsi l'état de résistance de l'antifusible. Des éléments anti-fusibles existants nécessitent des tensions critiques comprises entre 5 et 30 volts. L'intervalle réduit des tensions critiques pour les modes de mise en oeuvre de la présente invention autorise des conditions réduites d'énergie lors de la programmation des éléments de mémoire. De même, divers modes de mise en oeuvre de la présente invention réduisent le risque de courts-circuits non désirés survenant dans la couche de barrière 124 lors de la fabrication. Dans un élément anti- fusible existant, de façon à abaisser la tension critique requise, l'épaisseur de la couche de barrière doit normalement être réduite et cette réduction peut entraîner des courts-circuits non désirés dans la couche de barrière. A l'inverse, pour utiliser des tensions critiques similaires pour les divers modes de mise en oeuvre de la présente invention, des zones de claquage à fort champ électrique formées aux extrémités de la surface supérieure non-uniforme 123 du conducteur inférieur permettent à l'épaisseur minimale de la couche de barrière 124 de la présente invention d'être en réalité plus épaisse que celle de la couche de barrière uniforme de l'anti-fusible existant, présentant encore à peu près la même tension critique. Ces zones de claquage à fort champ électrique s'opposent aux structures existantes anti-fusibles présentant des configurations planes selon lesquelles des zones de claquage à fort champ électrique ne sont pas isolées des positions spécifiques sur la structure. Les Figures 4B à 4D fournissent des vues détaillées des modes de mise en oeuvre préférés des éléments de mémoire 102 comprenant des couches de barrière 124 présentant une surface non uniforme. La Figure 4B décrit un élément de mémoire 102 similaire à celui illustré sur la Figure 4A à l'exception du fait que l'élément de mémoire sur la Figure 4B comprend une couche inférieure de conducteur 122 disposée sur la ligne de mot 106 et adjacente à la couche de barrière 124. Ainsi, une surface supérieure non-uniforme 123 est créée sur le conducteur inférieur 122 plutôt que la ligne de mot 106. De préférence, l'élément de mémoire 102 comprend un élément d'isolateur 101 comme un élément de résistance en série avec la jonction de tunnel 103 (la jonction de tunnel comprenant la ligne de bit 104). La Figure 4C décrit un mode de mise en oeuvre préféré de l'élément de mémoire 102 comprenant une couche de barrière 124 et un élément d'isolateur 101. Comme illustré, l'élément d'isolateur 101 est une diode Schottky formée par la ligne de mot 106 et comprend, de préférence, du platine et une couche adjacente de silicium 125. Remarquons qu'une surface supérieure non-uniforme 123 est formée sur la couche de silicium 125 plutôt qu'une couche conductrice et la couche de barrière 124 y est déposée. La Figure 4D illustre un mode de mise en oeuvre préféré de l'élément de mémoire 102 comprenant un élément d'isolateur 101 en série avec une jonction de tunnel 103. La ligne de mot 106 supporte la couche de barrière 124 et est munie d'une surface supérieure non-uniforme 123. Comme illustré, l'élément d'isolateur 101 est une jonction de diode p-n. La Figure 5 est un organigramme illustrant un procédé à titre d'exemple de création d'une jonction de tunnel pour un élément de mémoire selon la présente invention. Comme illustré par le pavé 602, un conducteur inférieur est prévu. Le conducteur inférieur peut être formé à l'aide de processi comme, par exemple, des processi de dépôt par projection et de gravure. Comme illustré par le pavé 604, une surface supérieure non uniforme est créée sur la surface supérieure du conducteur inférieur. La surface supérieure non uniforme peut être créée selon divers procédés. Par exemple, on peut utiliser une inégalité des paramètres de maille sous contrainte. Si un matériau est développé au-dessus d'un autre et les deux matériaux ont différentes constantes de mailles, une contrainte apparaîtra à l'interface des deux matériaux. Cette contrainte d'interface peut provoquer une brisure de la seconde couche en grains pour soulager la contrainte. Plus grande est la contrainte, plus petits sont les grains. Ces grains ont tendance à se développer selon une structure de croissance en colonne qui a tendance à présenter des pics "bombés". Les grains bombés créent une surface irrégulière. Plus grande est l'inégalité des paramètres de maille, plus petits sont les grains, plus pointu est le dôme et plus grande est l'irrégularité de surface du matériau. Un autre procédé comprend la propriété de matériau appelée "mouillage". De façon basique, un matériau "mouillant" assure une bonne couverture uniforme lors d'un placement au-dessus d'un premier matériau. Un matériau "mouillant" possèdera une faible rugosité de surface. Cependant, un matériau ne "mouillant" pas bien aura tendance à former des îlots lors d'un placement sur un premier matériau. Ces îlots se développent jusqu'à s'agglutiner puis forment des grains tandis que le matériau devient plus épais. Un matériau présentant un développement d'îlots présentera une forte rugosité de surface. Plus un matériau forme des grains, plus grande est la rugosité de surface. Des techniques de traitement peuvent être utilisées pour augmenter le nombre de sites de nucléation pour un développement d'îlots. Une inégalité des paramètres de maille, la température et le taux de croissance contribuent tous à la caractérisation d'un développement d'îlots. Un bombardement ionique peut être utilisé, de même, pour augmenter la rugosité de surface. L'efficacité du bombardement ionique peut être renforcée si le matériau devant présenter une rugosité possède une texture avec des plans cohérents de mailles. Le bombardement ionique peut être dirigé selon un angle tel que l'on grave, de façon sélective, certains plans plus que d'autres, augmentant la rugosité de surface. De même, des produits chimiques de gravure peuvent être utilisés pour renforcer la rugosité de surface. Certains produits chimiques de gravure attaquent, de préférence, une délimitation de grain. Des produits chimiques de gravure peuvent être utilisés soit seuls, soit en combinaison avec un des procédés mentionnés précédemment. Après la préparation d'une surface non uniforme, une couche de barrière est alors déposée sur le conducteur inférieur, comme illustré par le pavé 606. Selon un mode de mise en oeuvre préféré, la couche de barrière consiste en un des matériaux anti-fusibles décrits ci-dessus. Un conducteur supérieur est déposé sur la couche de barrière, comme illustré par le pavé 608. Comme pour le conducteur inférieur, on peut utiliser divers procédés pour former le conducteur supérieur. Comme précédemment décrit en ce qui concerne les divers modes de mise en oeuvre préférés, le conducteur inférieur n'est pas la seule couche sur laquelle peut être créée la surface non uniforme (c'est-à-dire la couche de silicium sur la Figure 4C) et. divers autres couches et éléments peuvent être inclus dans l'élément de mémoire. Il sera évident pour l'homme du métier que de nombreuses modifications et variantes peuvent être apportées aux modes de mise en oeuvre de la présente invention, comme établi ci-dessus, sans sortir sensiblement des principes de la présente invention. De telles modifications et variantes sont prévues pour être incluses dans le cadre de la présente invention tel que défini par les revendications annexées. REVENDICATIONS 1. Dispositif de mémoire résistive de matrice à points de connexion, caractérisé en ce qu'il comprend: - une pluralité de lignes de mot (106) s'étendant 5 dans une première direction; - une pluralité de lignes de bit (104) s'étendant dans une seconde direction de telle façon qu'une pluralité de points de connexion soient formés aux intersections des lignes de mot (106) et de bit (104) ; - au moins un élément de mémoire (102) formé sur au moins un des points de connexion, l'élément de mémoire (102) comprenant une première jonction de tunnel (103), la première jonction de tunnel (103) comprenant un conducteur inférieur, un conducteur supérieur et une couche de barrière (124) disposée entre les conducteurs supérieur et inférieur; et - la couche de barrière (124) comprend une surface non uniforme. 2. Dispositif de mémoire selon la revendication 1, caractérisé en ce que le conducteur inférieur comprend de plus une des lignes de mot (106) et le conducteur supérieur comprend une des lignes de bit (104). 3. Dispositif de mémoire selon la revendication 1, caractérisé en ce que la première jonction de tunnel 25 (103) est un anti-fusible. 4. Dispositif de mémoire selon la revendication 3, caractérisé en ce que l'élément de mémoire (102) comprend de plus un élément d'isolateur (101) en série avec l'anti-fusible. 5. Dispositif de mémoire selon la revendication 4, caractérisé en ce que l'élément d'isolateur (101) est sélectionné dans le groupe comprenant une seconde jonction de tunnel, une jonction de tunnel magnétique, une diode et une résistance. 6. Dispositif de mémoire selon la revendication 3, caractérisé en ce que l'épaisseur moyenne de la couche de barrière (124) est comprise entre 10 et 30 Â. 7. Dispositif de mémoire selon la revendication 3, caractérisé en ce que la couche de barrière (124) possède une tension de claquage de diélectrique comprise entre 2 et 3 V. 8. Dispositif de mémoire selon la revendication 3, caractérisé en ce que le au moins un élément de mémoire (102) comprend de plus un des éléments de mémoire formés à chaque point de croisement.