FR 2869740 A1 20051104 FR 0404538 A 20040428 Dispositif électronique de pilotage d'une charge externe supportant deux tensions et composant intégré correspondant. 1. Domaine de l'invention Le domaine de l'invention est celui des circuits tampon ( buffers en anglais) de sortie à commande en tension. De tels circuits tampon de sortie sont bien connus de l'art antérieur. Un composant intégré comprend généralement plusieurs circuits tampon identiques en parallèle. L'invention s'applique notamment aux circuits intégrés analogiques, par exemple à base de transistors MOS. L'invention concerne ainsi le pilotage d'une charge externe (en particulier capacitive) d'un composant intégré avec, par exemple, un niveau TTL. 2. Solutions de l'art antérieur Un circuit tampon de sortie est un élément de circuit présentant principalement deux modes de fonctionnement. Dans un premier mode de fonctionnement classique, le circuit tampon de sortie est activé et délivre, au moyen généralement d'une alimentation interne, une tension en sortie représentative d'une valeur binaire, en fonction d'un signal d'entrée. De manière générale, dans l'état haut, la tension en sortie est sensiblement égale à la tension d'alimentation. Cette tension d'alimentation est sensiblement égale à 3V dans la technologie TTL (Transistor Transistor logic en anglais ou logique transistor transistor en français) ainsi que maintenant, dans la technologie CMOS. Elle permet de commander une charge externe, notamment une charge capacitive. Dans un deuxième mode, dit mode haute impédance (ou tristate en anglais), le circuit tampon n'est pas activé, il est mis en attente. Une tension, provenant d'un bus externe d'un autre circuit et sensiblement égale à la tension d'alimentation interne du circuit tampon, est généralement appliquée à la sortie du circuit tampon. L'évolution des procédés a permis de réduire les tensions d'alimentation des circuits électroniques. Cette baisse des tensions entraîne une réduction de la puissance électrique consommée par ces circuits et ce qui permet notamment de réduire les dimensions de ces circuits. En effet, moins la puissance consommée est importante, moins la puissance dissipée sous forme de chaleur est importante et plus la densité de composants dans un circuit peut être grande. En particulier pour les circuits intégrés analogiques CMOS (pour Complimentary Metal Oxyde Semiconductor en anglais et semiconducteur oxyde métal complémentaire en français), les tensions d'alimentation sont passées de 5V à 3V ou de 2,5V à 1,8V et moins encore. En conséquence, dans le mode de fonctionnement haute impédance, on ne peut pas connecter un bus externe de 5V d'un circuit CMOS moins récent et encore alimenté en 5V à un circuit tampon CMOS récent et alimenté en 3V. En effet, on aurait dans ce cas un courant de court-circuit entre le bus de sortie de 5V et l'alimentation interne de 3V qui engendrerait une consommation parasite éventuellement importante. Ceci pose un problème de compatibilité entre les circuits plus anciens et les circuits récents. Un autre problème peut se poser dans le cas d'un circuit tampon à base de transistors MOS, alimenté en 3V et recevant un bus de sortie de 5V en mode haute impédance. En effet, des fuites de courant peuvent se produire dans les transistors MOS entre leurs caissons généralement reliés à l'alimentation interne et leurs drains ou sources. 3. Objectifs de l'invention L'invention a notamment pour objectif de pallier ces inconvénients de l'art antérieur. Plus précisément, un objectif de l'invention est de fournir une technique permettant de réaliser un circuit tampon de sortie capable de supporter sur sa sortie notamment en haute impédance, une tension supérieure à sa tension d'alimentation. Un autre objectif de l'invention est de fournir une telle technique qui limite les risques dues à la circulation d'un courant de court-circuit entre une alimentation interne d'un tel circuit tampon de sortie et sa sortie de 5V. Encore un objectif de l'invention est de mettre en oeuvre une telle technique qui permette de supprimer, ou à tout le moins limiter les courants de fuite dans les transistors MOS d'un tel circuit tampon de sortie. L'invention a encore pour objectif de fournir une telle technique qui soit simple à mettre en oeuvre et à faible coût. Notamment, l'invention a pour objectif de fournir une telle technique, peu coûteuse en transistors et occupant donc une faible surface. 4. Caractéristiques essentielles de l'invention Ces objectifs, ainsi que d'autres qui apparaîtront par la suite, sont atteints à l'aide d'un dispositif électronique de pilotage d'une charge externe pour composant intégré. Selon l'invention, un tel dispositif comprend des moyens de coupure d'une liaison entre une sortie du dispositif et une alimentation électrique interne du dispositif délivrant une première tension, lorsque la sortie reçoit de l'extérieur une seconde tension, supérieure, en valeur absolue, à la première tension. Ainsi, l'invention repose sur une approche tout à fait nouvelle et inventive d'un circuit électronique qui peut piloter une charge externe avec une tension de 3V en fonctionnement classique et qui est adapté à recevoir un bus externe de 5V en mode haute impédance. En effet, un tel circuit de pilotage permet d'empêcher un courant de court-circuit de circuler entre son alimentation électrique et sa sortie. On obtient ainsi une compatibilité entre les circuits pilote récents fonctionnant en 3V et les circuits charge plus anciens fonctionnant 5V. Selon un mode de réalisation préférentiel de l'invention, les moyens de coupure comprennent des moyens de contrôle, connectant l'alimentation interne à la sortie. Avantageusement, les moyens de contrôle comprennent un premier transistor, appelé transistor de contrôle. Selon un mode de mise en oeuvre préférentiel de l'invention, les moyens de coupure comprennent en outre des moyens de détection, pilotant les moyens de contrôle en fonction de la valeur de tension présente sur la sortie. Préférentiellement, les moyens de détection comprennent un deuxième transistor, dit transistor témoin, commandant le transistor de contrôle de façon à le faire passer d'un état passant à un état bloqué et réciproquement. Ainsi, la technique selon l'invention ne nécessite que très peu de transistors. Selon un mode de réalisation conforme à l'invention, le transistor de contrôle est: - dans un état bloqué, si la sortie reçoit de l'extérieur la seconde tension; - dans un état passant, si la sortie reçoit de l'extérieur une troisième tension. Préférentiellement, la troisième tension est sensiblement égale à la première tension. Selon une mise en oeuvre avantageuse de l'invention le transistor témoin est: - dans un état passant, si la sortie reçoit de l'extérieur la seconde tension; - dans un état bloqué, si la sortie reçoit de l'extérieur la troisième tension. Selon un mode de réalisation préférentiel de l'invention, le dispositif électronique est un circuit tampon de sortie pouvant s'adapter à au moins deux modes de fonctionnement: - le premier mode, appelé mode classique de fonctionnement, dans lequel le circuit tampon fournit sur la sortie au moins une tension de sortie représentative d'une valeur binaire en fonction d'au moins une tension d'entrée reçue en au moins une entrée du circuit tampon; un deuxième mode, appelé mode haute impédance, dans lequel, le circuit tampon est adaptée à recevoir, en la sortie, les seconde et troisième tension. Avantageusement, les seconde et troisième tensions sont respectivement sensiblement égales à 5V et 3V. Selon un mode mise en oeuvre avantageux de l'invention, dans le mode classique de fonctionnement, la tension de sortie est sensiblement égale à 3V et OV pour, respectivement un bit 1 et un bit O. Avantageusement, les transistors sont des transistors MOS. Ainsi, ils peuvent être des transistors PMOS ou même des transistors NMOS. Selon une mise en oeuvre préférentiel de l'invention, le dispositif 10 comprend des moyens pour empêcher un court-circuit interne dans au moins un des transistors. Préférentiellement les moyens pour empêcher un court-circuit sont au moins un transistor à caisson flottant. Avantageusement, - la source du transistor témoin est reliée à ladite sortie du circuit tampon; - la grille du transistor témoin est reliée à ladite alimentation interne du circuit tampon; - le drain du transistor témoin est relié à la grille du transistor de contrôle. Ainsi, l'invention met en oeuvre des moyens de détection, comprenant le transistor témoin, placés sur la sortie du circuit tampon. Préférentiellement, - la source du transistor de contrôle est reliée à ladite alimentation interne du circuit tampon; - le drain du transistor de contrôle est relié à la source d'un transistor, appelé transistor de sortie. Avantageusement, la charge externe est un circuit tampon de sortie. L'invention concerne également les composants intégrés comprenant au moins un dispositif électronique de pilotage tel que décrit précédemment. 5. Liste des figures D'autres caractéristiques et avantages de l'invention apparaîtront plus clairement à la lecture de la description suivante d'un mode de réalisation préférentiel, donné à titre de simple exemple illustratif et non limitatif, et des dessins annexés, parmi lesquels: La figure 1 présente un schéma de principe d'un circuit tampon de sortie selon un mode de réalisation préférentiel de l'invention; la figure 2 illustre un exemple de réalisation détaillé du circuit tampon de sortie de la figure 1 selon un mode de réalisation préférentiel de l'invention à base de transistors NMOS et PMOS; la figure 3 illustre une simulation du fonctionnement du circuit de la figure 2 dans les deux modes de fonctionnement (mode classique et mode haute impédance) ; la figure 4 est une vue en coupe du transistor Pmos2 à caisson flottant du schéma de la figure 2. 6. Description d'un mode de réalisation de l'invention Le principe général de l'invention repose sur la mise en oeuvre, dans un circuit de pilotage d'une charge externe, et notamment dans un circuit tampon ( buffer en anglais) de sortie, de moyens de contrôle commandés par des moyens de détection tenant compte de la sortie du circuit, qui bloquent tout court-circuit entre l'alimentation interne du circuit tampon et le bus externe en sortie du circuit lorsqu'ils détectent une tension supérieure à l'alimentation du circuit tampon. Les moyens de contrôle et les moyens de détection peuvent avantageusement être réalisés, comme on le verra par la suite, chacun par un unique transistor. Cette approche nouvelle et peu coûteuse en transistors permet de rendre compatible efficacement en mode haute impédance les circuits tampon de sortie récents, fonctionnant par exemple avec un niveau CMOS de 3V avec les circuits CMOS plus ancien fonctionnant par exemple avec une alimentation de 5V. On se plaçe dans le reste de cette description dans le cas d'un circuit tampon de sortie, cependant l'Homme du Métier pourra, sans difficulté, appliquer la technique de l'invention à tout circuit électronique de pilotage d'une charge externe, et à toutes autres valeurs de tension. On présente, en relation avec la figure 1, le schéma de principe d'un circuit tampon de sortie 10 selon un mode de réalisation préférentiel de l'invention. Ce circuit 10 pilote une charge externe 11 essentiellement capacitive. Il comprend un circuit tampon classique 12 auquel sont associés des moyens de coupure 13 d'une liaison 131 entre la sortie 14 du circuit 10 et une alimentation électrique interne VCC_INTERNE 15 du circuit 10. Les moyens de coupure comprennent eux-même des moyens de détection 16 qui commandent la coupure de la liaison 131 par des moyens de contrôle 17 lorsqu'une tension VCC_EXTERNE 18, différente de l'alimentation interne 15 du circuit, est reçue sur la sortie 14. Les moyens de détection sont placés en sortie du circuit tampon. La figure 2 présente un exemple de réalisation détaillé selon un mode de réalisation préférentiel de l'invention d'un circuit tampon de sortie 20 à base de transistors NMOS et PMOS. Ce circuit tampon 20 peut recevoir, en entrée, un signal IN_BUF 201 et un signal TRISTATE 202 permettant d'activer le mode de fonctionnement haute impédance. Le circuit tampon 20 comprend un circuit inverseur 203 qui permet de générer un signal TRISTATE_INV 204 qui correspond sensiblement au signal TRISTATE 202 inversé. Il comprend aussi une alimentation interne VCC_INTERNE 25 délivrant 3V. Ce circuit tampon 20 pilote une charge externe 21 reliée à une sortie 24 du circuit 20 et symbolisée par un condensateur CAP_LOAD 211 de 30pF. Un transistor 212 permet, au moyen d'un signal de commande INSV_B 213, de délivrer ou non une tension VCC_EXTERNE 28, égale à 5V dans un mode de mise en oeuvre préférentiel de l'invention, sur la sortie 24 du circuit 10. On peut noter que la charge externe peut être dans un mode de réalisation particulier de l'invention un circuit tampon de sortie d'un autre système par exemple d'un microprocesseur. Le circuit tampon 20 comprend trois étages: - un premier étage d'entrée classique de circuit tampon qui comprend lui- même trois portes logiques: une porte NAND2 205 permettant de commander le transistor de bufferisation 2051 de type PMOS (la sortie COM_P 281 de la porte 205 est reliée à la grille du transistor 2051) ; - une porte NOR2 206 permettant de commander le transistor de bufferisation 2061 de type NMOS (la sortie COM_N 282 de la porte 206 est reliée à la grille du transistor 2061) ; le circuit inverseur 203 qui permet de générer le signal TRISTATE_INVENTION 204. - un second étage de bufferisation comprenant 4 transistors, les transistors 2051 et 27 de type PMOS et les transistors 2061 et 2062 de type NMOS. - un troisième étage de détection de la tension du bus externe comprenant un transistor 26 de type PMOS et un transistor 207 de type NMOS. Ainsi, les moyens de détection comprennent un transistor PMOS 26, appelé transistor témoin, et les moyens de contrôle comprennent un transistor PMOS 27, appelé transistor de contrôle. Ainsi, dans un mode de réalisation préférentiel, la technique selon l'invention ne nécessite la mise en oeuvre que de 2 transistors supplémentaires par rapport à un circuit tampon classique. De plus, cette mise en oeuvre est simple, peu coûteuse et peu encombrante. On note que, dans des variantes de l'invention, on peut mettre en oeuvre plus de deux transistors. Ainsi, par exemple, le circuit tampon peut comprendre deux transistors témoin. Le transistor témoin 26 est monté tel que: - sa source est reliée à la sortie 24 du circuit tampon 20; - sa grille est reliée à l'alimentation interne 25 du circuit tampon 20; - son drain (nceud2 291) est relié à la grille du transistor de contrôle 27. Le transistor de contrôle 27 est monté tel que: - sa source est reliée à l'alimentation interne 25 du circuit tampon 20; - son drain (nceudl 292) est relié à la source du transistor de bufferisation PMOS 2051. Le transistor témoin 26 commande le transistor de contrôle 27 qui connecte sensiblement l'alimentation interne 25 et la sortie 24 du circuit tampon 20. Ce transistor témoin 26, mis en oeuvre dans le mode haute impédance, détecte toute tension différente de l'alimentation interne 25 sur la sortie 24, par exemple la tension VCC_EXTERNE 28 de 5V. Dans le cas où une telle tension 28, différente de l'alimentation interne, est détectée sur la sortie 24, le transistor témoin est dans un état passant et fournit à la grille du transistor de contrôle 27 cette tension 28. Le transistor de contrôle 27 est alors dans un état bloqué ce qui coupe la liaison électrique 231 reliant l'alimentation interne 25 et la sortie 24 du circuit tampon 20 et empêche ainsi la création d'un courant de courtcircuit entre ces deux potentiels. Dans le cas où une tension égale à l'alimentation interne 25 est délivrée à la sortie 24 du circuit tampon 20, le transistor témoin 26 est bloqué et le transistor de contrôle 27 est passant ce qui ne coupe pas la liaison électrique 231. Le circuit tampon 20 peut s'adapter à au moins deux modes de fonctionnement distincts illustrés par les courbes, obtenues par simulation du circuit tampon 20, de la figure 3. Dans un premier mode de fonctionnement 31 dit mode classique de fonctionnement, le circuit tampon 20 est activé et le signal TRISTATE 202 est égal à 0V (ce qui correspond à un bit 0). Les portes NAND2 205 et NOR2 206 sont activés respectivement par les signaux TRISTATE_INV 204 et TRISTATE 202. Lorsque la valeur du signal d'entrée IN_BUF 201 est de OV, ce qui correspond à un bit 0, le signal COM_P 281 ainsi que le signal COM_N 282 sont alors à 3V (bit 1). Le transistor de bufferisation NMOS 2061 est alors passant tandis que le transistor de bufferisation PMOS 2051 est bloqué. Ainsi, le signal de sortie OUT_BUF 24 est de OV (bit 0). Puis, lorsque la valeur du signal d'entrée IN_BUF 201 passe à 3V, ce qui correspond à un bit 1, le signal COM_P 281 ainsi que le signal COM_N 282 passent à OV (bit 0). Le transistor de bufferisation NMOS 2061 devient alors bloqué tandis que le transistor de bufferisation PMOS 2051 devient passant. Ainsi, le signal de sortie OUT_BUF 24 passe à 3V (bit 1). Dans un deuxième mode de fonctionnement 32 dit mode haute impédance, le signal TRISTATE 202 est égal à 3V (bit 1) et le circuit tampon 20 est désactivé (ou en haute impédance). La sortie COM_P 281 de la porte NAND2 205 est clampée à 3V par le signal TRISTATE INVENTION 204 et la sortie COM_N 282 de la porte NOR2 206 est clampée à OV par le signal TRISTATE 202. Ainsi, le transistor NMOS de bufferisation 2061 est bloqué. Il est à noter que le circuit tampon est en mode haute impédance quelle que soit la valeur du signal d'entrée IN_BUF 201. Le transistor NMOS 207 en série avec le transistor témoin 26 est bloqué. Ainsi, le potentiel NOEUD2 291 relié à la grille du transistor de contrôle 27 dépend alors du transistor témoin 26. En fonctionnement haute impédance, la tension appliquée sur la sortie 24 du circuit tampon 20 est la tension VCC_EXTERNE 28 de 5V. Le transistor témoin 26 est passant en inverse (sa grille, reliée à l'alimentation interne 25, est à 3V). Le transistor PMOS de bufferisation 2051 est passant (sa grille, reliée à la sortie COM_P 281 de la porte NAND2, est à 3V). Le potentiel N UD1, relié au drain du transistor de contrôle 27, est sensiblement égal à 5V. Le transistor témoin 26 étant passant, la grille du transistor de contrôle est de 5V, ce qui bloque le transistor de contrôle 27. Ceci empêche donc tout courant de court-circuit entre l'alimentation interne 25 et la sortie 24 du circuit tampon 20 qui reçoit la tension VCC_EXTERNE de 5V. Selon une variante de ce mode de mise en oeuvre de l'invention, la tension VCC_EXTERNE est de 3V et est reçue par la sortie 24 du circuit tampon 20. Ainsi, le transistor témoin est bloqué (sa grille, reliée à l'alimentation interne 25, est à 3V). Les transistors témoin et NMOS 207 étant bloqués, la grille du transistor de contrôle 27 est en haute impédance. La sortie COM_P 281 de la porte NAND2 205 est clampée à 3V donc, le transistor PMOS de bufferisation 2051 est bloqué. Ainsi, selon cette variante, il n'y a pas non plus de courant de court-circuit entre l'alimentation interne 25 et la sortie 24 du circuit tampon 20 qui reçoit la tension VCC_EXTERNE de 3V. Par ailleurs, il est à noter que selon des variantes avantageuses de ce mode de réalisation préférentiel de l'invention, l'alimentation interne 25, la tension d'entrée 201 et les tensions TRISTATE 202 et TRISTATE INV 204 du circuit tampon 20 peuvent prendre d'autres valeurs que 3V par exemple, 5V. Dans un premier exemple de réalisation de l'invention, les caissons des transistors PMOS du circuit tampon 20 de la figure 2 sont reliés à l'alimentation interne 25 de 3V du circuit tampon. En mode haute impédance, dans le mode de mise en oeuvre préférentiel de l'invention, la tension VCC-EXTERNE 28, appliquée à la sortie OUT_BUF 24 du circuit tampon, est de 5V. Pour chaque transistor PMOS connecté à la sortie 24 du circuit tampon 20, il apparaît alors, tel qu'illustré sur la figure 4, un courant de fuite interne suivant la flèche 41 due à la polarisation d'une diode 44 en direct dans le caisson 42 de ces transistors. Notamment, pour le transistor de contrôle, il apparaît alors un courant de fuite interne entre son drain, connecté sur la sortie OUT_BUF 24 du circuit mise au potentiel de 5V, et son caisson connecté à l'alimentation interne 25 de 3V. Ce courant de fuite est néfaste pour le fonctionnement du circuit tampon 20. Dans un second exemple avantageux de réalisation de l'invention, les caissons des transistors PMOS connectés à la sortie 24 du circuit tampon 20 de la figure 2 sont à caisson flottant. La figure 4 présente le schéma du transistor de contrôle 40 dont le caisson 42 est flottant. Ainsi, le potentiel du caisson 42 du transistor de contrôle 40 suit le potentiel du drain 43 (mis au potentiel OUT_BUF 24) de ce même transistor 40 au travers de la diode drain-caisson 44 et il n'y a pas de courant de fuite interne entre le drain 43 et le caisson 42 de ce transistor 40. REVENDICATIONS 1. Dispositif électronique de pilotage d'une charge externe (11, 21) pour composant intégré caractérisé en ce qu'il comprend des moyens de coupure (13) d'une liaison (131) entre une sortie (14) dudit dispositif (10, 20) et une alimentation électrique interne (15) dudit dispositif délivrant une première tension, lorsque ladite sortie reçoit de l'extérieur une seconde tension, supérieure, en valeur absolue, à ladite première tension. 2. Dispositif selon la revendication 1, caractérisé en ce que lesdits moyens de coupure (13) comprennent des moyens de contrôle (17), connectant ladite alimentation interne (15) à ladite sortie (14). 3. Dispositif selon la revendication 2 caractérisé en ce que lesdits moyens de contrôle (17) comprennent un premier transistor, appelé transistor de contrôle (27). 4. Dispositif selon l'une quelconque des revendications 1 à 3 caractérisé en ce que les moyens de coupure comprennent en outre des moyens de détection (16), pilotant lesdits moyens de contrôle en fonction de la valeur de tension présente sur ladite sortie. 5. Dispositif selon la revendication 4 caractérisé en ce que lesdits moyens de détection (16) comprennent un deuxième transistor, dit transistor témoin (26), commandant ledit transistor de contrôle de façon à le faire passer d'un état passant à un état bloqué et réciproquement. 6. Dispositif selon l'une quelconque des revendications 3 à 5 caractérisé en ce que ledit transistor de contrôle (27) est: - dans un état bloqué, si ladite sortie reçoit de l'extérieur ladite seconde tension; - dans un état passant, si ladite sortie reçoit de l'extérieur une troisième tension. 7. Dispositif selon la revendication 6 caractérisé en ce que ladite troisième tension est sensiblement égale à ladite première tension. 8. Dispositif selon l'une quelconque des revendications 5 à 7 caractérisé en ce que ledit transistor témoin (26) est: - dans un état passant, si ladite sortie reçoit de l'extérieur ladite seconde tension; - dans un état bloqué, si ladite sortie reçoit de l'extérieur ladite troisième tension. 9. Dispositif selon l'une quelconque des revendications 6 à 8 caractérisé en ce que ledit dispositif électronique (10, 20) est un circuit tampon de sortie pouvant s'adapter à au moins deux modes de fonctionnement: - ledit premier mode, appelé mode classique de fonctionnement, dans lequel ledit circuit tampon fournit sur ladite sortie au moins une tension de sortie représentative d'une valeur binaire en fonction d'au moins une tension d'entrée reçue en au moins une entrée du circuit tampon; - un deuxième mode, appelé mode haute impédance, dans lequel, ledit circuit tampon est adaptée à recevoir, en ladite sortie, lesdites seconde et troisième tension. 10. Dispositif selon l'une quelconque des revendications 6 à 9 caractérisé en ce que lesdites seconde et troisième tensions sont respectivement sensiblement égales à 5V et 3V. 11. Dispositif selon l'une quelconque des revendications 9 et 10 caractérisé en ce que dans ledit mode classique de fonctionnement, ladite tension de sortie est sensiblement égale à 3V et OV pour, respectivement un bit 1 et un bit 0. 12. Dispositif selon l'une quelconque des revendications 3 à 11 caractérisé en ce que lesdits transistors sont des transistors MOS. 13. Dispositif selon l'une quelconque des revendications 3 à 12 caractérisé en ce qu'il comprend des moyens pour empêcher un courtcircuit interne dans au moins un desdits transistors. 14. Dispositif selon la revendication 13 caractérisé en ce que lesdits moyens pour empêcher un court-circuit sont au moins un transistor à caisson flottant. 15. Dispositif selon l'une quelconque des revendications 9 à 14 caractérisé en ce que: - la source du transistor témoin (26) est reliée à ladite sortie du circuit tampon; - la grille du transistor témoin (26) est reliée à ladite alimentation interne du circuit tampon; - le drain du transistor témoin (26) est relié à la grille du transistor de contrôle. 16. Dispositif selon l'une quelconque des revendications 9 à 15 caractérisé en ce que: - la source du transistor de contrôle (27) est reliée à ladite alimentation interne du circuit tampon; - le drain du transistor de contrôle (27) est relié à la source d'un transistor, appelé transistor de sortie. 17. Dispositif selon l'une quelconque des revendications 1 à 16 caractérisé en ce que ladite charge externe (11, 21) est un circuit tampon de sortie. 18. Composant intégré, caractérisé en ce qu'il comprend un dispositif électronique de pilotage d'une charge externe (11, 21) comprenant des moyens de coupure d'une liaison entre la sortie dudit dispositif et une alimentation électrique interne dudit dispositif, lorsque ladite sortie reçoit de l'extérieur une première tension, différente d'une seconde tension délivrée par ladite alimentation électrique interne