FR 2860312 A1 20050401 FR 0404012 A 20040416 La présente invention concerne un système de mémorisation et un contrôleur de mémorisation. Par exemple, dans un système de base de données destiné à traiter une grande quantité de données tel qu'un centre de données, etc., les données sont gérées en utilisant un système de mémorisation réalisé séparément d'un ordinateur hôte. Ce système de mémorisation est réalisé à partir par exemple d'un dispositif de réseau de disques, etc. Le dispositif de réseau de disques est ré- alisé en agençant de nombreux dispositifs de mémoire sous une forme de réseau, et est également réalisé sur la base par exemple d'un Réseau Redondant de Disques Indépendants Bon Marché (désigné ci-dessous RAID). Au moins un ou plu-sieurs volumes logiques (unités logiques) sont formés dans une zone de mémoire physique fournie par un groupe de dispositifs de mémoire. Ce volume logique est fourni à l'ordinateur hôte (de manière plus spécifique, un pro-gramme de base de données exécuté dans l'ordinateur hôte). L'ordinateur hôte peut écrire et lire des données relativement au volume logique en transmettant une instruction prédéterminée. Du fait que la société d'informations est en évolution, etc., les données à gérer par la base de don-nées sont quotidiennement de plus en plus nombreuses. Par conséquent, un contrôleur de mémorisation ayant une performance supérieure et une capacité plus grande est nécessaire. Le contrôleur de mémorisation d'un nouveau type est développé pour satisfaire à cette exigence du marché. Deux procédés consistant à introduire le contrôleur de mémorisation du nouveau type dans le système de mémorisation sont pris en compte. Un de ces procédés est un pro-cédé pour remplacer de manière parfaite le contrôleur de mémorisation d'un type ancien par le contrôleur de mémorisation du nouveau type et à construire entièrement le système de mémorisation à partir du contrôleur de mémori- sation du nouveau type (document JP-T-10-508 967) (le terme "JP-T" tel qu'utilisé ici signifie une traduction japonaise publiée d'une demande de brevet PCT). L'autre procédé est un procédé consistant à ajouter nouvellement le contrôleur de mémorisation du nouveau type au système de mémorisation réalisé par le contrôleur de mémorisation de l'ancien type et à faire co-exister les contrôleurs de mémorisation des types nouveau et ancien. Une technique pour gérer la zone de mémoire d'un dispositif physique dans une unité de secteur et à construire de manière dynamique le dispositif logique en unité de secteur est également connue (document JP-A-2001-337 850). De plus, une technique pour former une zone en conformité avec le dispositif de mémoire ayant la capacité la plus petite dans la structure du dispositif logique à partir de plusieurs dispositifs de mémoire de capacités différentes, et à former des zones en conformité avec la capacité la plus petite par rapport aux capacités restan- tes, est également connue (document JP-A-9-288 547). Lorsque le contrôleur de mémorisation est parfaitement transféré depuis le contrôleur de mémorisation de l'ancien type en le contrôleur de mémorisation du nouveau type, il est possible d'utiliser la fonction et la performance du contrôleur de mémorisation du nouveau type. Cependant, aucun contrôleur de mémorisation de l'ancien type ne peut être utilisé de manière efficace et le coût d'introduction est accru. Lorsqu'on souhaite que le contrôleur de mémorisation de l'ancien type et le con- trôleur de mémorisation du nouveau type co-existent, le nombre de contrôleurs de mémorisation constituant le système de mémorisation est augmenté et la gestion et le fonctionnement des contrôleurs de mémorisation des deux types nouveau et ancien prennent beaucoup de temps et sont fastidieux. De plus, dans le cas dans lequel la responsabilité du dispositif de mémoire agencé dans le contrôleur de mémorisation du type ancien est faible, la performance du système entier est réduite en connectant ce dispositif de mémoire de l'ancien type au système de mémorisation. Par exemple, ce cas est un cas dans lequel le dispositif de mémoire de l'ancien type est un dispositif impliquant une opération mécanique (positionnement de tête, etc.) et la durée d'opération mécanique est longue et la capacité d'un tampon pour un transfert de données agencé dans le dispositif de mémoire de l'ancien type est faible, etc. De plus, il existe également un cas dans lequel aucun dispositif de mémoire de l'ancien type ne peut être utilisé puisque c'est le même cas que la combinaison d'un dispositif de mémoire de système ouvert et d'un central, ou d'un serveur capable de connecter uniquement le dispositif de mémoire ayant une fonction spécifique, etc. La présente invention est réalisée en prenant en compte les points problématiques ci-dessus, et un but de la présente invention consiste à fournir un système de mémorisation et un contrôleur de mémorisation capables d'utiliser de manière efficace des ressources de mémoire en connectant différents contrôleurs de mémorisation tels que des contrôleurs de mémorisation nouveaux et anciens en coopération les uns avec les autres. Un autre but de la présente invention consiste à fournir un système de mémorisation et un contrôleur de mémorisation capables d'utiliser le dispositif de mémoire de l'ancien type comme si le contrôleur de mémorisation de l'ancien type est le dispositif de mémoire du nouveau type. Un autre but de la présente invention consiste à fournir un système de mémorisation et un contrôleur de mémorisation capables d'ajouter une nouvelle fonction alors que les avantages du dispositif de mémoire de l'ancien type sont utilisés de manière pratique. D'autres buts de la présente invention vont ap- paraître à la lecture de la description des modes de ré- alisation décrits plus tard, et faite en référence aux dessins annexés, sur lesquels: - la figure 1 est un schéma fonctionnel représentant la structure entière d'un système de mémorisation selon un mode de réalisation de la présente invention, - la figure 2 est une vue typique représentant l'aperçu d'une structure logique du système de mémorisation, - la figure 3 est une vue typique représentant l'aperçu d'une autre structure logique, - la figure 4 est une vue explicative représen- tant l'aperçu d'une table de mappage, - la figure 5 est une vue explicative représentant un déroulement de traitement pour construire la table de mappage, - la figure 6 est une vue conceptuelle du cas où des données sont écrites dans un dispositif de mémoire externe virtuellement établi en tant que volume interne, - la figure 7 est une vue explicative représentant typiquement la situation d'une conversion d'adresse des données d'écriture, - la figure 8 est une vue conceptuelle du cas où les données sont lues à partir du dispositif de mémoire externe virtuellement établi en tant que volume in-terne, et - la figure 9 est un ordinogramme représentant le traitement pour vérifier une structure de trajets en variante conformément à un autre mode de réalisation de la présente invention. Pour résoudre le problème ci-dessus, le système de mémorisation de la présente invention est un système de mémorisation construit en connectant, de manière à pouvoir communiquer, un premier contrôleur de mémorisation et un second contrôleur de mémorisation et en effectuant un traitement de données conformément à une requête provenant d'un dispositif hôte, le premier contrôleur de mémorisation ayant au moins une ou plusieurs unités logiques auxquelles le dispositif hôte a accès, et au moins une ou plusieurs hiérarchies de mémoire intermédiaire conçues de manière à connecter cette unité logique et au moins un ou plusieurs dispositifs de mémoire, et au moins une des hiérarchies de mémoire intermédiaire est connectée à un dispositif de mémoire agencé dans le second contrôleur de mémorisation. Ici, par exemple, un dispositif de réseau de disques, un commutateur fibre-canal, etc. peuvent être utilisés en tant que contrôleur de mémorisation. Par exemple, un ordinateur tel qu'un ordinateur personnel, un ordinateur central, etc. peuvent être utilisés en tant que dispositif hôte. Le premier contrôleur de mémorisa- tion et le second contrôleur de mémorisation sont connectés de manière à exécuter une communication bidirectionnelle à travers un réseau de communications. Le premier contrôleur de mémorisation et le dispositif hôte sont également connectés de manière à exécuter la communica- tion bidirectionnelle à travers le réseau de communications. Le second contrôleur de mémorisation et le dispositif hôte peuvent être également connectés l'un à l'autre de manière à exécuter la communication bidirectionnelle. Par exemple, un Réseau Local, un Réseau de Mémori- sation, une ligne dédiée, l'Internet, etc. peuvent être utilisés en tant que réseau de communications. Par exemple, un traitement de lecture de données, un traitement d'écriture de données, etc. peuvent être utilisés en tant que traitement de données conformément à la requête pro- venant du dispositif hôte. Le premier contrôleur de mémo- risation et le second contrôleur de mémorisation peuvent être agencés dans le même site, et peuvent également être agencés dans des sites différents l'un de l'autre. De plus, lorsque le premier contrôleur de mémorisation a un dispositif de mémoire, ce dispositif de mémoire est également connecté à l'unité logique à travers la hiérarchie de mémoire intermédiaire. Le premier contrôleur de mémorisation a au moins une ou plusieurs unités logiques. Par exemple, cette unité logique est un Numéro d'Unité Logique (LUN). L'unité logique est fournie au dispositif hôte en tant que zone de mémoire. Le dispositif hôte peut écrire des données dans l'unité logique et peut lire les données de-puis l'unité logique, etc. La hiérarchie de mémoire in- termédiaire est agencée dans une couche inférieure de l'unité logique. Cette hiérarchie de mémoire intermédiaire connecte l'unité logique et le dispositif de mémoire. L'accès depuis le dispositif hôte est transmis au dispositif de mémoire depuis l'unité logique à travers la hiérarchie de mémoire intermédiaire. Plusieurs unités logiques et plusieurs hiérarchies de mémoire intermédiaire peuvent être agencées respectivement. Au moins une hiérarchie de mémoire intermédiaire est connectée au dispositif de mémoire (qui peut également être désigné un dis- positif de mémoire externe ou un second dispositif de mémoire) du second contrôleur de mémorisation. C'est-à-dire que le dispositif de mémoire du second contrôleur de mémorisation est connecté à l'unité logique à travers la hiérarchie de mémoire intermédiaire, et est connecté au dispositif hôte à travers l'unité logique. Par conséquent, de manière similaire à l'utilisation du dispositif de mémoire du premier contrôleur de mémorisation, le dispositif hôte peut utiliser le dispositif de mémoire du second contrôleur de mémorisation sans en avoir conscience. De plus, par exemple, lorsque la fonction du réseau RAID, etc., est réalisée dans la hiérarchie de mémoire intermédiaire, la fonction du premier contrôleur de mémorisation est ajoutée au dispositif de mémoire du second contrôleur de mémorisation et peut être appliquée au dispositif hôte. La zone de mémoire du second contrôleur de mémorisation peut être théoriquement connectée directement à l'unité logique. Cependant, lorsque l'unité logique et la zone de mémoire du second contrôleur de mémorisation sont directement connectées l'une à l'autre sans interposition de la hiérarchie de mémoire intermédiaire, cette connexion est limitée par la fonction et la performance du second contrôleur de mémorisation. Par conséquent, il est difficile de changer la structure (RAID, division, extension, etc.) de la zone de mémoire et d'ajouter la fonction etc. Au contraire, le dispositif de mémoire du second contrôleur de mémorisation est reformé en une nouvelle ressource de mémoire et peut être appliqué au dis-positif hôte indépendamment de la fonction et de la per- formance du second contrôleur de mémorisation en connectant indirectement le dispositif de mémoire du second contrôleur de mémorisation à l'unité logique par l'intermédiaire de la hiérarchie de mémoire intermédiaire. Par exemple, le dispositif de mémoire de chacun des plusieurs seconds contrôleurs de mémorisation peut être résumé en une hiérarchie de mémoire intermédiaire, et le dispositif de mémoire d'un second contrôleur de mémorisation peut être divisé en plusieurs hiérarchies de mémoire intermédiaire, etc. Le dispositif de commande de mémoire selon un point de vue différent de la présente invention est un dispositif de commande de mémoire connecté, de manière à pouvoir communiquer, à un dispositif hôte et un second contrôleur de mémorisation et effectuant un traitement de données conformément à une requête provenant du disposi- tif hôte, et comportant au moins une ou plusieurs unités logiques auxquelles on a accès par le dispositif hôte; et au moins une ou plusieurs hiérarchies de mémoire intermédiaire conçues de manière à connecter l'unité logi- que et au moins un ou plusieurs dispositifs de mémoire; dans lequel au moins une des hiérarchies de mémoire intermédiaire est connectée au dispositif de mémoire agencé dans le second contrôleur de mémorisation. Dans un mode de réalisation de la présente in- vention, une hiérarchie de mémoire intermédiaire est construite en agençant au moins une ou plusieurs premières hiérarchies de mémoire établies sur le dispositif de mémoire, et au moins une ou plusieurs secondes hiérarchies de mémoire établies sur la première hiérarchie de mémoire, et le dispositif de mémoire agencé dans le second contrôleur de mémorisation est mappé sur la première hiérarchie de mémoire. La hiérarchie de mémoire intermédiaire peut être constituée d'une double structure construite par une première hiérarchie de mémoire située dans la couche inférieure et une seconde hiérarchie de mémoire située dans la couche supérieure. Les première et seconde hiérarchies de mémoire sont connectées l'une à l'autre. Le dispositif de mémoire du second contrôleur de mémorisation est connecté à l'unité logique à travers la hiérarchie de mémoire intermédiaire et peut être appliqué au dispositif hôte par mappage du dispositif de mémoire du second contrôleur de mémorisation sur la première hiérarchie de mémoire. Ici, par exemple, le dispositif de mémoire du second contrôleur de mémorisation peut être mappée sur la première hiérarchie de mémoire en introduisant une table de mappage dans laquelle des informations d'identification destinées à distinguer la première hiérarchie de mémoire, des informations destinées à distinguer le dispositif de mémoire du second contrôleur de mémorisation, la capacité de mémoire et la classification du dispositif (dispositif à disque, dispositif à bande, etc.) du dispositif de mémoire du second contrôleur de mémorisation, et des informations de trajet (Nom Mondial (WWN) et LUN) du dispositif de mémoire du second contrôleur de mémorisation sont établies de manière correspondante. Dans un mode de réalisation de la présente invention, le dispositif de commande de mémoire comporte de plus plusieurs unités logiques auxquelles ont peut avoir accès à partir du dispositif hôte à travers plusieurs trajets différents les uns des autres, et chacune des unités logiques est connectée à chacune des hiérarchies de mémoire intermédiaire. Ainsi, même lorsqu'un trajet ne peut pas être utilisé du fait d'une défaillance, etc., il est possible d'avoir accès à travers l'autre trajet en connectant les plusieurs unités logiques à la hiérarchie de mémoire intermédiaire. Par conséquent, il est possible d'utiliser la ressource de mémoire fournie par le dispositif de mé- moire du second contrôleur de mémorisation connecté à la hiérarchie de mémoire intermédiaire. Dans un mode de réalisation de la présente invention, le dispositif de commande de mémoire comporte de plus des moyens d'obtention d'informations de trajet des- tinés à obtenir des informations de trajet pour le dispositif de mémoire agencé dans le second contrôleur de mémorisation, et chacune des informations de trajet est reconnue en tant qu'informations de trajet pour le même dispositif de mémoire lorsque les informations de trajet obtenues existent en plusieurs. Il existe un cas dans lequel le dispositif de mémoire du second contrôleur de mémorisation a plusieurs trajets. Par exemple, ce cas est celui dans lequel une structure de trajets en variante capable d'avoir accès au même volume logique à partir de plusieurs LUN est agen- cée. Dans ce cas, les moyens d'obtention d'informations de trajet obtiennent des informations de trajet interne pour le dispositif de mémoire du second contrôleur de mémorisation, c'est-à-dire des informations de trajet capa- bles d'être conscientes de la structure de trajets en va-riante. Ainsi, il est également possible d'utiliser la structure de trajets en variante agencée dans le dispositif de mémoire du second contrôleur de mémorisation. Le procédé de commande selon un autre point de vue de la présente invention est un procédé de commande d'un dispositif de commande de mémoire connecté, de manière à pouvoir communiquer, à un dispositif hôte et un second contrôleur de mémorisation et effectuant un traitement de données conformément à une requête provenant du dispositif hôte, et comportant une étape consistant à obtenir des informations de trajet pour un dispositif de mémoire agencé dans le second contrôleur de mémorisation; et une étape consistant à mapper les informations de trajet obtenues sur une hiérarchie de mémoire intermé- diaire connectée à une unité logique à laquelle on a accès par le dispositif hôte. Le programme informatique selon encore un autre point de vue de la présente invention est un programme informatique destiné à établir un dispositif de mémoire agencé dans un second contrôleur de mémorisation pour un dispositif de commande de mémoire en tant que volume in-terne, et à amener l'ordinateur à exécuter une étape pour obtenir des informations de trajet pour le dispositif de mémoire agencé dans le second contrôleur de mémorisa- tion; et une étape consistant à mapper les informations de trajet obtenues sur une hiérarchie de mémoire intermédiaire connectée à une unité logique à laquelle on a accès par le dispositif hôte. Les modes de réalisation de la présente invention vont être par la suite expliqués sur la base des figures 1 à 9. Dans la présente invention, comme décrit de ma- nière détaillée ci-dessous, le dispositif de mémoire ex-terne peut être fourni au dispositif hôte en tant que volume interne autonome par mappage du dispositif de mémoire existant sur l'extérieur d'un dispositif virtuel autonome (VDEV). La figure 1 est un schéma fonctionnel représentant la structure d'une partie principale d'un système de mémorisation du premier mode de réalisation. Par exemple, un dispositif hôte 10 est un dis-positif informatique ayant des ressources de traitement d'informations telles qu'une unité centrale de traite-ment, une mémoire, etc., et est construit comme un ordinateur personnel, un poste de travail, un ordinateur central, etc. Par exemple, le dispositif hôte 10 a un dispositif d'entrée d'informations nonreprésenté tel qu'un clavier, un dispositif de pointage, un microphone, etc., et un dispositif de sortie d'informations non-représenté tel qu'un affichage de moniteur, un haut-parleur, etc. Par exemple, un programme d'application 11 tel qu'un logiciel de base de données, etc. utilisant une zone de mé- moire fournie par un premier contrôleur de mémorisation 20, et un adaptateur 12 pour avoir accès au premier contrôleur de mémorisation 20 à travers un réseau de communications CN1 sont agencés dans le dispositif hôte 10. Le dispositif hôte 10 est connecté au premier contrôleur de mémorisation 20 à travers le réseau de communications CN1. Par exemple, un réseau local, un réseau de mémorisation, l'Internet, une ligne dédiée, une ligne publique, etc. peuvent être utilisés de manière adaptée en tant que réseau de communications CN1 en fonction des cas. Par exemple, une communication de données à travers le réseau local est effectuée conformément à un protocole de commande de transmission/protocole Internet (TCP/IP). Lorsque le dispositif hôte 10 est connecté au premier contrôleur de mémorisation 20 à travers le réseau local, le dispositif hôte 10 affecte un nom de fichier et de-mande une entrée et une sortie de données dans une unité de fichier. Contrairement à ceci, lorsque le dispositif hôte 10 est connecté au premier contrôleur de mémorisation 20, etc. à travers le réseau de mémorisation, le dispositif hôte 10 demande l'entrée et la sortie de don-nées conformément à un protocole fibre-canal en établissant un bloc en tant qu'unité de gestion de données d'une zone de mémoire fournie par plusieurs dispositifs de mémoire de disque (unités de disque) à une unité. Lorsque le réseau de communications CN1 est le réseau local, l'adaptateur 12 est par exemple une carte réseau correspondant au réseau local. Lorsque le réseau de communications CN1 est le réseau de mémorisation, l'adaptateur 12 est par exemple un adaptateur de bus hôte. Sur la figure 1, le dispositif hôte 10 est connecté uniquement au premier contrôleur de mémorisation 20 à travers le réseau de communications CN1, mais le dispositif hôte 10 et un second contrôleur de mémorisation 40 peuvent également être connectés à travers un ré- seau de communications CN2. Par exemple, le second réseau de communications CN2 peut être constitué d'un réseau de mémorisation, d'un réseau local, de l'Internet, d'une ligne dédiée, d'une ligne publique, etc. Par exemple, le premier contrôleur de mémorisa- tion 20 est constitué sous forme d'un sous-système de ré-seau de disques. Cependant, le premier contrôleur de mémorisation 20 n'est pas limité à ce sous-système de ré-seau de disques, mais peut également être construit par exemple sous forme d'un commutateur fibre-canal d'un type intelligent à fonction évoluée. Comme décrit plus tard, le premier contrôleur de mémorisation 20 fournit des ressources de mémoire du second contrôleur de mémorisation 40 au dispositif hôte 10 en tant que volume logique auto-nome (unité logique). Par conséquent, il n'est pas néces- safre que le premier contrôleur de mémorisation 20 ait un dispositif de mémoire local directement commandé par ce premier contrôleur de mémorisation 20 lui-même. Le premier contrôleur de mémorisation 20 peut être généralement divisé en une section de contrôleur et une section de dispositif de mémoire. Par exemple, la section de contrôleur a plusieurs adaptateurs de canal 21 (désignés ci-dessous CHA), plusieurs adaptateurs de dis-que 22 (désignés ci-dessous DRA), une unité de commande 23, une mémoire cache 24, une mémoire partagée 25 et une section de connexion 26. Chaque CHA 21 effectue une communication de données avec le dispositif hôte 10. Chaque CHA 21 a un port de communication 21A pour une communication avec le dispositif hôte 10. De plus, chaque CHA 21 est construit sous forme d'un système de micro-ordinateur ayant une unité centrale de traitement, une mémoire, etc., et interprète et exécute divers types d'instructions reçues depuis le dispositif hôte 10. Une adresse de réseau (par exemple, une adresse IP, un nom mondial WWN) pour identi- fier chaque CHA 21 est affectée à chaque CHA 21, et chaque CHA 21 peut se comporter individuellement comme un dispositif de Mémorisation en Réseau (NAS). Lorsque plu-sieurs dispositifs hôte 10 existent, chaque CHA 21 peut individuellement recevoir une requête provenant de chaque dispositif hôte 10. Chaque DKA 22 transmet et reçoit des données entre chaque DKA 22 et les dispositifs de mémoire 31, 32 d'un dispositif de mémoire 30. Chaque DKA 22 a un port de communications 22A pour connecter chaque DKA 22 aux dispositifs de mémoire 31, 32. Chaque DKA 22 est construit sous forme d'un système de micro-ordinateur ayant une unité centrale de traitement, une mémoire, etc. Chaque DKA 22 écrit des données reçues depuis le dispositif hôte 10 par le CHA 21 à des adresses prédéterminées des dispo- sitifs de mémoire prédéterminés 31, 32 sur la base d'une requête (instruction d'écriture) provenant du dispositif hôte 10. Chaque DKA 22 lit également les données aux adresses prédéterminées des dispositifs de mémoire prédéterminés 31, 32 sur la base d'une requête (instruction de lecture) provenant du dispositif hôte 10, et transmet les données de lecture au dispositif hôte 10. Lorsque des données sont entrées et délivrées en sortie entre chaque DKA 22 et les dispositifs de mémoire 31, 32, chaque DKA 22 convertit une adresse logique en une adresse physique. Chaque DKA 22 obtient un accès aux données conformément à une structure RAID lorsque les dispositifs de mémoire 31, 32 sont gérés conformément au réseau RAID. L'unité de commande 23 commande l'opération du dispositif entier. Par exemple, une console non-représentée pour la gestion est connectée à l'unité de commande 23. L'unité de commande 23 surveille la génération d'une défaillance dans le dispositif et amène la console à afficher la défaillance, et délivre les instructions de blocage de traitement d'un disque de mé- moire, etc., sur la base d'instructions provenant de la console. La mémoire cache 24 mémorise temporairement des données reçues depuis le dispositif hôte 10 et des don-nées lues depuis les dispositifs de mémoire 31, 32. Les informations de commande, etc., sont mémorisées dans la mémoire partagée 25. Une zone de travail est établie dans la mémoire partagée 25, et divers types de groupes de tables tels qu'une table de mappage Tm, etc. décrite plus tard sont également mémorisés dans la mémoire partagée 25. Un ou plusieurs dispositifs de mémoire 31, 32 peuvent également être utilisés en tant que disque pour une mémoire cache. La section de connexion 26 connecte mutuelle-ment chaque CHA 21, chaque DKA 22, l'unité de commande 23, la mémoire cache 24 et la mémoire partagée 25. par exemple, la section de connexion 26 peut être construite sous forme d'un bus à vitesse élevée tel qu'un commutateur à barres croisées à vitesse très élevée, etc. pour transférer des données par une opération de commutation à vitesse élevée. Le dispositif de mémoire 30 a plusieurs dispositifs de mémoire 31. Par exemple, un dispositif tel qu'un disque dur, une disquette, une bande magnétique, une mémoire à semi-conducteurs, un disque optique, etc. peut être utilisé en tant que dispositif de mémoire 31. Le dispositif de mémoire 32 représenté par des traits interrompus dans le dispositif de mémoire 30 représente un état dans lequel un dispositif de mémoire 42 agencé dans le second contrôleur de mémorisation 40 est englobé sur le côté du premier contrôleur de mémorisation 20. C'est-à-dire que dans ce mode de réalisation, le dispositif de mémoire 42 existant à l'extérieur comme observé par rapport au premier contrôleur de mémorisation 20 est reconnu en tant que dispositif de mémoire interne du pre- mier contrôleur de mémorisation 20, et des ressources de mémoire du dispositif de mémoire externe 42 sont fournies au dispositif hôte 10. Le second contrôleur de mémorisation 40 a un port de communications 41 et le dispositif de mémoire 42. En plus de ceci, le second contrôleur de mémorisation 40 peut avoir un CHA, un DKA, etc., mais aucune structure détaillée du second contrôleur de mémorisation 40 n'est une caractéristique de la présente invention. En conséquence, l'explication de cette structure détaillée n'est pas faite ici. Le. second contrôleur de mémorisation 40 est connecté au premier contrôleur de mémorisation 20 par un réseau de communications CN2. Le dispositif de mémoire 42 du second contrôleur de mémorisation 40 est traité en tant que dispositif de mémoire interne du premier contrô- leur de mémorisation 20. En référence à la figure 2, la figure 2 est une vue typique représentant une structure schématique logique du premier contrôleur de mémorisation 20 et du dispositif de mémoire 32. Comme représenté sur la figure 2, le premier contrôleur de mémorisation 20 a une hiérarchie de mémoire constituée de trois couches réalisées séquentiellement par un VDEV 101, un LDEV 102 et un LUN 103 depuis le côté de la couche inférieure. Le VDEV 101 est un dispositif virtuel situé à la position la plus basse de la hiérarchie de mémoire logique. Dans le VDEV 101, des ressources de mémoire physique sont virtuellement établies et la structure RAID peut être appliquée. C'est-à-dire que plusieurs VDEV 101 peu-vent être formés à partir d'un dispositif de mémoire 31 (découpage), et un VDEV 101 peut également être formé à partir de plusieurs dispositifs de mémoire 31 (entrelace-ment). Par exemple, le dispositif de mémoire 31 est virtuellement établi conformément à une structure RAID pré-déterminée dans le VDEV 101 représenté sur le côté gauche de la figure 2. Contrairement à ceci, le VDEV 101 représenté sur le côté droit de la figure 2 est construit en mappant le dispositif de mémoire 42 du second contrôleur de mémorisation 40. C'est-à-dire que, dans ce mode de réalisation, le volume logique (LDEV) fourni par le dispositif de mémoire 42 du second contrôleur de mémorisation 40 peut être utilisé en tant que volume interne du premier contrôleur de mémorisation 20 en mappant ce volume logique sur le VDEV 101 en utilisant une table de mappage Tm décrite plus tard. Dans l'exemple représenté sur la fi- gure 2, le VDEV 101 est construit en entrelaçant quatre dispositifs de mémoire 42A à 42D. On peut avoir accès individuellement à chacun des dispositifs de mémoire 42A à 42D en spécifiant chacun des LUN 43A à 43D à partir de chacun des ports de communications 41A à 41D. Le Nom Mondial WWN comme informations d'identification uniques est alloué à chacun des ports de communications 41A à 41D, et un numéro LUN est établi pour chacun des LUN 43A à 43D. Par conséquent, le dispositif de mémoire peut être spéci- fié par une combinaison du Nom Mondial et du numéro LUN. Le LDEV 102 est établi sur le VDEV 101. Le LDEV 102 est un dispositif logique (volume logique) dans le-quel un dispositif virtuel (VDEV) est virtuellement établi. Il est possible d'établir une connexion depuis un VDEV 101 vers deux LDEV 102 et également une connexion depuis plusieurs VDEV 101 vers un LDEV 102. On peut avoir accès au LDEV 102 à travers chaque LUN 103. Ainsi, dans ce mode de réalisation, le dispositif de mémoire externe 42 peut être utilisé en tant qu'un des volumes internes du premier contrôleur de mémorisation 20 en connectant le dispositif de mémoire 42 à une hiérarchie de mémoire intermédiaire (VDEV 101, LDEV 102) située entre le LUN 103 et le dispositif de mémoire 42. La figure 3 est une vue typique représentant une autre structure schématique logique. Sur la figure 3, le LDEV 50 fourni par la dispositif de mémoire 42 du second contrôleur de mémorisation 40 a une structure de trajets en variante ayant plusieurs trajets. C'est-à-dire que le LDEV 50'en tant que volume logique est construit sur chaque dispositif de mémoire 42. On peut avoir accès à ce LDEV 50 à travers chacun des deux trajets (trajets de donnés d'accès). Un premier trajet atteint le LDEV 50 depuis une premier port de communications 41(1) à travers le LUN 43, et l'autre trajet atteint le LDEV 50 depuis un second port de communications 41(2) à travers un autre LUN 43. Par conséquent, si un des trajets ne peut pas être utilisé du fait d'une défaillance, etc., on peut avoir accès au LDEV 50 par l'autre trajet. Lorsqu'on peut avoir accès au LDEV 50 par chacun des différents trajets, des données requises peuvent être protégées, etc. de manière à ne pas mettre à jour des données, etc. en ayant accès par l'autre trajet pendant l'utilisation des don-nées sur un premier trajet. Dans l'exemple représenté sur la figure 3, le premier contrôleur de mémorisation 20 utilise le LDEV ex-terne 50 en tant que LDEV interne 102 en mappant la ressource de mémoire (LDEV 50) du second contrôleur de mémorisation 40 sur le VDEV autonome 101. De plus, plusieurs LDEV 102 sont établis sur un VDEV 101, et le LDEV externe 50 est mappé sur ce VDEV 101 à travers les différents trajets. Le dispositif hôte 10 reconnaît uniquement le LUN 103 (effectue la reconnaissance jusqu'au LDEV 102 en résultat), et la structure située sous le LUN 103 est cachée par rapport au dispositif hôte 10. Les différents LDEV 102 utilisent respectivement le même VDEV 101, et ce VDEV 101 est connecté au même LDEV 50 à l'aide des différents trajets. Par conséquent, dans l'exemple représenté sur la figure 3, une redondance du premier contrôleur de mémorisation 20 peut être accentuée en utilisant la structure de trajets en variante agencée dans le second contrôleur de mémorisation 40. Ensuite, en référence à la figure 4, la figure 4 représente un exemple d'une structure de table pour le mappage du dispositif de mémoire externe 42 (de manière plus spécifique le LDEV 50 fourni par le dispositif de mémoire externe 42) sur le VDEV 101. Par exemple, la table de mappage Tm peut être construite en établissant de manière correspondante un numéro VDEV pour distinguer chaque VDEV 101 et des infor- mations du dispositif de mémoire externe 42. Par exemple, les informations de dispositif externe peuvent être réalisées en incluant des informations d'identification de dispositif, la capacité de mémoire du dispositif de mémoire 42, des informations représentant la classification du dispositif (par exemple un dispositif de système à bande, un dispositif de système à disque, etc.) et des informations de trajet vers le dispositif de mémoire 42. De plus, les informations de trajet peuvent être réalisées en incluant des informations d'identification (Nom Mondial) adaptées à chaque port de communications 41 et un numéro LUN pour distinguer le LUN 43. Les informations d'identification de dispositif, le Nom Mondial, etc., représentés sur la figure 4 sont des valeurs commodes pour l'explication et n'ont aucune signification particulière. Des informations de trois trajets correspondent aux VDEV 101 d'un numéro VDEV "3" représenté sur le côté inférieur sur la figure 4. C'est-à-dire que la structure de trajets en variante ayant trois trajets est agencée dans le dis-positif de mémoire externe 42 mappé sur VDEV 101 (n 3), et le dispositif de mémoire externe 42 est mappé sur le VDEV 101 (n 3) en reconnaissant cette structure de trajets en variante. Il est clair qu'on peut avoir accès à la même zone de mémoire en passant par chacun de ces trois trajets. Par conséquent, même lorsque des défail- lances, etc. apparaissent dans un ou deux trajets, on peut avoir accès à des données souhaitables prédéterminées à travers les trajets normaux restants. Un ou plusieurs dispositifs de mémoire externe 42 peuvent être nappés sur un ou plusieurs VDEV 101 dans le premier contrôleur de mémorisation 20 en adoptant la table de mappage Tm comme représenté sur la figure 4. Un exemple d'un procédé de mappage du dispositif de mémoire externe 42 sur le VDEV 101 va ensuite être expliqué en référence à la figure 5. La figure 5 est un chronogramme représentant une partie principale du trai- tement effectué entre le premier contrôleur de mémorisation 20 et le second contrôleur de mémorisation 40 au moment du mappage. Tout d'abord, le premier contrôleur de mémori- sation 20 ouvre la session du second contrôleur de mémorisation 40 à travers un port d'initiation 21A du CHA 21 (étape Si). Le second contrôleur de mémorisation 40 délivre une réponse à l'ouverture de la session du premier contrôleur de mémorisation 20 de sorte que l'ouverture de la session est achevée (étape S2). Ensuite, par exemple, le premier contrôleur de mémorisation 20 transmet une instruction d'interrogation déterminée par une norme d'Interface Système pour Petits Ordinateurs (SCSI) au second contrôleur de mémorisation 40, et demande une ré- ponse concernant les détails du dispositif de mémoire 42 agencé dans le second contrôleur de mémorisation 40 (étape S3). L'instruction d'interrogation est utilisée pour identifier le type et la construction d'un dispositif à une destination d'interrogation et sa structure physique peut être saisie en transmettant la hiérarchie agencée dans le dispositif de destination d'interrogation. Par exemple, le premier contrôleur de mémorisation 20 peut obtenir des informations telles qu'un nom de dispositif, un type de dispositif, un numéro de fabrication (identification de produit), un numéro LDEV, chacun des divers types d'informations de version, un numéro d'identification de vendeur, etc. à partir du second contrôleur de mémorisation 40 en utilisant l'instruction d'interroga- tion (étape S4). Le second contrôleur de mémorisation 40 transmet les informations demandées au premier contrôleur de mémorisation 20, et délivre une réponse (étape S5). Le premier contrôleur de mémorisation 20 enregistre les informations obtenues depuis le second contra- leur de mémorisation 40 à un emplacement prédéterminé de la table de mappage Tm (étape S6). Ensuite, le premier contrôleur de mémorisation 20 lit la capacité de mémoire du dispositif de mémoire 42 depuis le second contrôleur de mémorisation 40 (étape S7). Le second contrôleur de mémorisation 40 envoie la capacité de mémoire du dispositif de mémoire 42 en fonction de l'interrogation provenant du premier contrôleur de mémorisation 20 (étape S8), et délivre la réponse (étape S9). Le premier contrôleur de mémorisation 20 enregistre la capacité de mémoire du dispositif de mémoire 42 à un emplacement prédéterminé de la table de mappage Tm (étape S10). La table de mappage Tm peut être construite en effectuant les traitements ci-dessus. Lorsque des données sont entrées et délivrées en sortie entre le premier con- trôleur de mémorisation 20 et le dispositif de mémoire 42 (LUN externe, c'est-à-dire LDEV externe 50) mappé sur le VDEV 101 du premier contrôleur de mémorisation 20, une conversion d'adresse, etc. sont effectués en référence à une autre table décrite plus tard. L'entrée et la sortie de données entre le premier contrôleur de mémorisation 20 et le second contrôleur de mémorisation 40 vont être expliquées en référence aux figures 6 à 8. Un cas d'écriture de données va tout d'abord être expliqué sur la base des figures 6 et 7. La figure 6 est une vue typique représentant le traitement au moment d'une écriture de données. La figure 7 est une vue explicative représentant un déroulement de traitement de la figure 6 en référence à chacun des divers types de tables. Le dispositif hôte 10 peut écrire des données dans le volume logique (LDEV 102) fourni par le premier contrôleur de mémorisation 20. Par exemple, le dispositif hôte 10 peut être établi de manière à avoir accès unique-ment au LDEV spécifique 102 par les techniques de segmen- tation pour établir un sous-réseau de mémorisation vir- tuel dans le réseau de mémorisation, et de masquage de LUN pour conserver une liste de LUN accessibles par le dispositif hôte 10. Lorsque le LDEV 102 dans lequel des données sont à écrire par le dispositif hôte 10 est connecté au dispositif de mémoire 31 en tant que dispositif de mémoire interne à travers le VDEV 101, les données sont écrites par un traitement normal. C'est-à-dire que les données provenant du dispositif hôte 10 sont mémorisées une fois dans la mémoire cache 24, et sont mémorisées à une adresse prédéterminée du dispositif de mémoire prédéterminé 31 depuis la mémoire cache 24 à travers le DKA 22. Dans ce cas, le DKA 22 convertit l'adresse logique en une adresse physique. De plus, dans le cas de la struc- ture RAID, les mêmes données sont mémorisées dans plu- sieurs dispositifs de mémoire 31, etc. Contrairement à ceci, lorsque le LDEV 102, dans lequel le dispositif hôte 10 va écrire, est connecté au dispositif de mémoire externe 42 à 'travers le VDEV 101, les données sont écrites par le traitement représenté sur la figure 6. La figure 6A est un ordinogramme représentant une hiérarchie de mémoire en tant que centre. La figure 6B est un ordinogramme représentant un procédé d'utilisation de la mémoire cache 24 en tant que centre. Le dispositif hôte 10 émet une instruction d'écriture en identifiant un numéro LDEV pour spécifier le LDEV 102 à une destination d'écriture, et un Nom Mondial pour spécifier le port de communications 21A à l'aide duquel on a accès à ce LDEV 102 (étape S21). Lors- que le premier contrôleur de mémorisation 20 reçoit l'instruction d'écriture provenant du dispositif hôte 10, le premier contrôleur de mémorisation 20 génère une instruction d'écriture pour une transmission vers le second contrôleur de mémorisation 40, et transmet cette instruc- tion d'écriture au second contrôleur de mémorisation 40 (étape S22). Le premier contrôleur de mémorisation 20 génère une nouvelle instruction d'écriture en changeant des informations d'adresse de destination d'écriture, etc. dans l'instruction d'écriture reçue depuis le dispositif hôte 10 en conformité avec le LDEV externe 50. Ensuite, le dispositif hôte 10 transmet des données à écrire au premier contrôleur de mémorisation 20 (étape S23). Les données reçues par le premier contrôleur de mémorisation 20 sont transférées (étape S26) au LDEV externe 50 depuis le LDEV 102 à travers le VDEV 101 (étape S24). Ici, le premier contrôleur de mémorisation 20 envoie une réponse (Correct) de l'achèvement d'écriture au dispositif hôte 10 lorsque le premier contrôleur de mémorisation 20 mémorise les données provenant du dispositif hôte 10 dans la mémoire cache 24 (étape S25). Le second contrôleur de mémorisation 40 transmet un rapport d'achèvement d'écriture au premier contrôleur de mémorisation 20 lorsque le second contrôleur de mémorisation 40 reçoit les données provenant du premier contrôleur de mé- morisation 20 (ou lorsque le second contrôleur de mémorisation 40 écrit entièrement les données dans le dispositif de mémoire 42) (étape S26). C'est-à-dire qu'une période (S25) pour signaler l'achèvement d'écriture au dis-positif hôte 10 par le premier contrôleur de mémorisation 20, et une période pour mémoriser réellement les données dans le dispositif de mémoire 42 sont différentes l'une de l'autre (système asynchrone). En conséquence, le dis-positif hôte 10 est soulagé du traitement d'écriture de données avant que les données soient mémorisées réelle- ment dans le dispositif de mémoire 42, et peut effectué un autre traitement. En référence à la figure 6B, de nombreux sous-blocs 24A sont agencés dans la mémoire cache 24. Le premier contrôleur de mémorisation 20 convertit une adresse de bloc logique affectée depuis le dispositif hôte 10 à l'adresse d'un sous-bloc, et mémorise des don-nées à un emplacement prédéterminé de la mémoire cache 24 (étape S24). Une situation de conversion de données utili- saut chacun des divers types de tables va être expliquée en référence à la figure 7. Comme représenté dans la partie supérieure de la figure 7, le dispositif hôte 10 attribue un numéro de LUN (n de LUN) et une adresse de bloc logique (LBA) et transmet des données au port de communications prédéterminé 21A. Le premier contrôleur de mémorisation 20 convertit les données (n de LUN+LBA) entrées pour le LDEV 102 en données pour le VDEV 101 sur la base d'une première table de conversion T1 représentée sur la figure 7A. La première table de conversion T1 est une table de conversion LUN-LDEV-VDEV pour convertir des données destinées à attribuer le LUN interne 103 en don-nées pour le VDEV 101. Par exemple, cette table Ti est construite en établissant de manière correspondante le numéro de LUN (n de LUN), le numéro (n de LDEV) et un numéro d'espace maximum du LDEV 102 correspondant à ce LUN 103, et le numéro (n de VDEV) et un numéro d'espace maximum du VDEV 101 correspondant au LDEV 102, etc. Les données (n de LUN+LBA) provenant du dispositif hôte 10 sont converties en données (n de VDEV+n D'ESPACE+n de SOUS-BLOC) pour le VDEV 101 en faisant référence à cette table Ti. Ensuite, le premier contrôleur de mémorisation 20 convertit les données pour le VDEV 101 en données transmises et mémorisées pour le LUN externe (LDEV 50) du second contrôleur de mémorisation 40 en référence à une seconde table de conversion T2 représentée sur la figure 7B. Dans la seconde table de conversion T2, par exemple, le numéro (n de VDEV) du VDEV 101, le numéro d'un port d'initiation pour la transmission de ces données depuis le VDEV 101 vers le second contrôleur de mémorisation 40, le Nom Mondial WWN pour spécifier le port de communications 41 à une destination de transfert de données, et le numéro de LUN auquel on peut avoir accès à travers ce port de communications sont établis en correspondance. Le premier contrôleur de mémorisation 20 convertit les informations d'adresse de données à mémoriser dans le for-mat d'un numéro de port d'initiation n +WWN+n de LUN+LBA sur la base de cette seconde table de conversion T2. Les données changées dans les informations d'adresse de cette manière sont transmises au port de communications attribué 41 depuis le port d'initiation attribué à travers le réseau de communications CN2. Ces données sont alors mémorisées à un emplacement prédéterminé du LDEV 50 auquel on peut avoir accès par le LUN attribué 43. Puisque le LDEV 50 est virtuellement constitué de plusieurs dispositifs de mémoire 42, l'adresse des données est convertie en une adresse physique et est mémorisée à une adresse prédéterminée d'un disque prédéterminé. La figure 7C représente une autre seconde table de conversion T2a. Cette table de conversion T2a est utilisée lorsqu'un entrelacement et un RAID sont appliqués au VDEV 101 à l'origine du dispositif de mémoire externe 42. La tableau de conversion T2a est construite en établissant en correspondance un numéro de VDEV (n de VDEV), une taille d'entrelacement, un niveau RAID, un numéro (n de SS (numéro de système de mémorisation)) pour distinguer le second contrôleur de mémorisation 40, un numéro de port d'initiation, le Nom Mondial WWN du port de communications 41, et le numéro du LUN 43. Dans l'exemple représenté sur la figure 7C, le RAIDI est construit en utilisant au total quatre contrôleurs de mémorisation externes spécifiés par n de SS (1, 4, 6, 7) dans un premier VDEV 101. Trois LUN (n 0, n 0, n 4) alloués à SS n 1 sont établis dans le même dispositif (n de LDEV). Le volume du LUN n 0 a une structure de trajets en va- riante ayant deux trajets de données d'accès. Ainsi, dans ce mode de réalisation, les fonctions d'entrelacement, RAID, etc. peuvent être ajoutées et par conséquent four-nies au dispositif hôte 10 en construisant le VDEV 101 à partir de plusieurs volumes logiques (LDEV) existant à l'extérieur. Le déroulement d'un cas de lecture de données depuis le LDEV 50 du second contrôleur de mémorisation 40 va être expliqué en référence à la figure 8. Tout d'abord, le dispositif hôte 10 attribue le port de communications 21A et transmet une instruction de lecture de données au premier contrôleur de mémorisation 20 {étape S31). Lorsque le premier contrôleur de mémorisation 20 reçoit l'instruction de lecture, le premier contrôleur de mémorisation 20 génère une instruction de lecture de manière à lire des données nécessaires depuis le second contrôleur de mémorisation 40. Le premier contrôleur de mémorisation 20 transmet alors l'instruction de lecture générée au second contrôleur de mémorisa- tion 40 (étape S32). Le second contrôleur de mémorisation 40 lit les données nécessaires depuis le dispositif de mémoire 42 conformément à l'instruction de lecture reçue depuis le premier contrôleur de mémorisation 20, et transmet les données nécessaires au premier contrôleur de mémorisation 20 (étape S33), et signale que la lecture est normalement achevée (étape S35). Comme représenté sur la figure 8B, le premier contrôleur de mémorisation 20 mémorise les données reçues depuis le second contrôleur de mémorisation 40 à un emplacement prédéterminé de la mémoire cache 24 (étape S34). Le premier contrôleur de mémorisation 20 lit les données mémorisées dans la mémoire cache 24 et effectue une conversion d'adresse. Après ceci, le premier contrôleur de mémorisation 20 transmet les données au dispo- sitif hôte 10 à travers le LUN 103, etc. (étape S36), et S36), et signale l'achèvement de lecture (étape S37). Au cours d'une série de traitements au moment de la lecture de ces données, l'opération de conversion décrite en référence à la figure 7 est effectuée dans la direction in- verse. La figure 8 représente des données comme si ces données étaient lues depuis le second contrôleur de mémorisation 40 et mémorisées dans la mémoire cache 24 conformément à une requête provenant du dispositif hôte 10. Cependant, la présente invention n'est pas limitée à cette structure, la totalité ou une partie des données mémorisées dans le LDEV externe 50 peut également être mémorisée à l'avance dans la mémoire cache 24. Dans ce cas, les données peuvent être lues immédiatement depuis la mémoire cache 24 et peuvent être transmises au dispositif hôte 10 en fonction de l'instruction de lecture provenant du dispositif hôte 10. Comme décrit ci-dessus de manière détaillée, conformément à ce mode de réalisation, le volume logique externe peut être traité comme si le volume logique ex-terne était un volume logique interne, ou le dispositif de mémoire externe 42 peut être traité comme si le dispositif de mémoire externe 42 était un dispositif de mémoire interne virtuel afin de construire le dispositif de mémoire externe 42 (de manière exacte, le LDEV externe 50) de manière à être mappé sur le VDEV 101. En conséquence, même lorsque le second contrôleur de mémorisation 40 est un dispositif d'un type ancien incapable d'être connecté directement au dispositif hôte 10, la ressource de mémoire du dispositif de type ancien peut être réutilisée en tant que ressource de mémoire du premier contrôleur de mémorisation 20 et peut être fournie au dispositif hôte 10 en interposant le premier contrôleur de mémorisation 20 d'un nouveau type. Ainsi, le contrôleur de mémorisation de l'ancien type peut être intégré au contrôleur de mémorisation 20 du nouveau type et la ressource de mémoire peut être utilisée de manière efficace. De plus, lorsque le premier contrôleur de mémorisation 20 est un dispositif d'un nouveau type ayant une performance élevée et une fonction évoluée, la faible performance du second contrôleur de mémorisation 40 peut être masquée par la ressource informatique de performance élevée (capacité de mémoire cache, vitesse de traitement d'unité centrale de traitement, etc.) agencée dans le premier contrôleur de mémorisation 20. Ainsi, un service de performance élevée peut être fourni au dispositif hôte 10 en utilisant le volume interne virtuel utilisant en pratique le dispositif de mémoire externe 42. De plus, par exemple, les fonctions d'entrela- cament, d'extension, de division, RAID, etc. peuvent être ajoutées et utilisées dans LDEV 50 construit dans le dis-positif de mémoire externe 42. Par conséquent, le degré de liberté d'utilisation est accentué et une commodité d'utilisation est améliorée par comparaison au cas dans lequel le volume externe est directement mappé sur le LUN 103. De plus, puisque le volume logique externe peut être utilisé comme si le volume logique externe était le volume logique interne, diverses fonctions pouvant être utilisées par le premier contrôleur de mémorisation 20 par rapport au LDEV 102 en tant que volume interne normal peuvent également être appliquées au volume interne virtuel (LDEV connecté au LDEV 50). Par exemple, une caractéristique de Couplage RAID Multiple (MRCF), une copie à distance, une taille de volume personnalisable (CVS), une extension de taille de LUN (LUSE), etc. peuvent être utilisées en tant que diverses fonctions capables d'être utilisées. Ici, la MRCF est une fonction capable de faire une réplique du volume logique sans transmettre des don- nées via le dispositif hôte 10 (sans hôte). La copie à distance est une fonction pour synchroniser le contenu de mémoire d'un volume primaire agencé dans un site local et d'un volume secondaire agencé dans un site à distance. La CVS est une fonction de volume variable capable d'établir la taille du volume logique à une taille arbitraire à l'exception d'une taille standard. La LUSE est une fonction d'extension de taille de LUN pour intégrer plusieurs volumes logiques en un volume logique et réduire le nombre de LUN pouvant être reconnus par le dispositif hôte 10. De plus, puisque le VDEV 101 construit à partir du volume logique externe peut être connecté à chacun des différents LDEV 102, la structure de trajets en variante peut être obtenue en connectant le dispositif hôte 10 au LUN 103 de chaque LDEV 102, et un effet d'équilibrage de charge peut également être obtenu. Puisque le mappage sur le VDEV 101 est effectué en réalisant une saisie jusqu'à la structure de trajets en variante agencée dans le second contrôleur de mémori- sation 40 par l'instruction d'interrogation, la structure de trajets en variante agencée dans le second contrôleur de mémorisation 40 peut également être remplacée et une redondance du système de mémorisation peut être accentuée. Contrairement à ceci, dans la technique antérieure décrite dans la partie de l'arrière-plan technologique, le dispositif de mémoire local, c'est-àdire le volume du dispositif de mémoire placé directement sous commande du contrôleur de mémorisation est simplement re- construit en unité de secteur, et aucun dispositif de mémoire externe n'est traité comme le dispositif de mémoire interne virtuel comme dans ce mode de réalisation. De plus, une autre technique antérieure est une technique pour optimaliser la taille d'une zone en conformité avec la capacité de mémoire du dispositif de mémoire local, et n'est pas une technique capable d'utiliser le dispositif de mémoire externe 42 en tant que dispositif de mémoire interne virtuel comme dans ce mode de réalisation. Le second mode de réalisation de la présente invention va ensuite être expliqué en référence à la figure 9. Les caractéristiques de ce mode de réalisation sont que la structure de trajets en variante agencée dans le second contrôleur de mémorisation 40 est vérifiée. La figure 9 est un ordinogramme représentant schématiquement un traitement de vérification de la structure de trajets en variante exécuté par le premier contrôleur de mémorisation 20. Le premier contrôleur de mémorisation 20 sélectionne un ensemble de trajets don-nées d'accès(normalement deux trajets de données d'ac- ces) reconnus en tant que trajet en variante en faisant référence à la table de mappage Tm (étape S41). Ensuite, le premier contrôleur de mémorisation 20 lit des données.à partir d'une adresse prédéterminée à travers chaque trajet sélectionné (étape S42), et juge si les données lues depuis chaque trajet sont conformes ou non (étape S43). Lorsque les données lues depuis les deux trajets sont conformes les unes aux autres (étape S43: OUI), il est possible de juger expérimentalement que la structure de trajets en variante est construite. Cepen- dant, la possibilité que chaque trajet soit connecté à un volume différent et que les mêmes données soient mémorisées de manière accidentelle à chaque adresse de destination de lecture, est également oubliée. Par conséquent, dans ce mode de réalisation, des données spécifiques sont écrites à une adresse prédéterminée à travers un premier trajet en conformité avec un second stade (étape S44). Ces données d'écriture sont différentes des données lues à l'étape S42. Ensuite, des données sont lues à nouveau à une adresse prédéterminée à travers l'autre trajet, et on juge si ces données de lec- ture sont conformes ou non aux données spécifiques écrites à l'étape S44 (étape S45). Lorsque les deux données sont conformes l'une à l'autre (étape S45: OUI), on vérifie que la structure de trajets en variante est cons- truite (étape S46). Lorsqu'on juge que le jugement est "NON" dans le test (étape S43) du premier stade ou dans le test du second stade (étape S45), on juge que la structure de trajets en variante enregistrée dans la table de mappage Tm est incorrecte, et un traitement d'erreur est effectué (étape S47). La table de mappage Tm peut être reconstruite, etc. lors de ce traitement d'erreur. Ainsi, la fiabilité peut être améliorée du fait du traitement pour vérifier que la structure de trajets en variante du second contrôleur de mémorisation 40 saisie par l'instruction d'interrogation est agencée. De plus, la fiabilité de la vérification peut être accentuée puisque la vérification est effectuée en deux stades réalisés par le test du premier stade pour juger si les données lues depuis chaque trajet sont conformes ou non, et le test du second stade pour écrire des données différentes des données de lecture et à nouveau lire des don-nées depuis chaque trajet et juger si ces données sont conformes ou non. La présente invention n'est pas limitée à chacun des modes de réalisation ci-dessus. L'homme du métier peut réaliser divers ajouts, changements, etc. dans la portée de la présente invention. Dans chacun des modes de réalisation ci-dessus, le dispositif de réseau de disques est expliqué en tant que centre, mais la présente invention n'est pas limitée au dispositif de réseau de disques. La présente invention peut également être appliquée à un commutateur fibre-canal formé de manière intelligente. REVENDICATIONS 1. Système de mémorisation construit en connectant, de manière à pouvoir communiquer, un premier contrôleur de mémorisation (20) et un second contrôleur de mémorisation (40) et effectuant un traitement de données conformément à une requête provenant d'un dispositif hôte (10), caractérisé en ce que le premier contrôleur de mémorisation (20) a au moins une ou plusieurs unités lo- gigues (103) auxquelles on a accès par le dispositif hôte (10), et au moins une ou plusieurs hiérarchies de mémoire intermédiaire (101, 102) conçues de manière à connecter cette unité logique (103) et au moins un ou plusieurs dispositifs de mémoire (30, 31, 32, 42), et en ce que au moins une des hiérarchies de mémoire intermédiaire (101, 102) est connectée à un dispositif de mémoire (42) agencé dans le second contrôleur de mémorisation (40). 2. Dispositif de commande de mémoire connecté, de manière à pouvoir communiquer, à un dispositif hôte (10) et un second contrôleur de mémorisation (40) et effectuant un traitement de données conformément à une requête provenant du dispositif hôte (10), et comportant: au moins une ou plusieurs unités logiques (103) auxquelles on a accès par le dispositif hôte (10), et au moins une ou plusieurs hiérarchies de mémoire intermédiaire (101, 102) conçues de manière à connecter l'unité logique (103) à au moins un ou plu-sieurs dispositifs de mémoire (30, 31, 32, 42), caractérisé en ce qu'au moins une des hiérarchies de mémoire intermédiaire (101, 102) est connectée au dispositif de mémoire (42) agencé dans le second contrôleur de mémorisation (40). 3. Dispositif de commande de mémoire selon la revendication 2, caractérisé en ce que la hiérarchie de mémoire intermédiaire (101, 102) est construite en agençant au moins une ou plusieurs premières hiérarchies de mémoire établies sur le dispositif de mémoire, et au moins une ou plusieurs secondes hiérarchies de mémoire établies sur cette première hiérarchie de mémoire, et le dispositif de mémoire (42) agencé dans le second contrôleur de mémorisation (40) est nappé sur la première hiérarchie de mémoire. 4. Dispositif de commande de mémoire selon la revendication 2, caractérisé en ce que le dispositif de commande de mémoire comporte de plus plusieurs unités logiques (103) auxquelles on peut avoir accès depuis le dispositif hôte (10) et à travers plusieurs trajets différents les uns des autres, et en ce que chacune des unités logiques (103) est connectée à chacune des hiérarchies de mémoire intermédiaire (101, 102). 5. Dispositif de commande de mémoire selon la revendication 2, caractérisé en ce que le dispositif de commande de mémoire comporte de plus des moyens d'obtention d'informations de trajet pour obtenir des informations de trajet pour le dispositif de mémoire (42) agencé dans le second contrôleur de mémorisation (40), et en ce que chacune des informations de trajet est reconnue en tant qu'informations de trajet pour le même dispositif de mémoire lorsque les informations de trajet obtenues existent en nombre important. 6. Procédé de commande d'un dispositif de corn- mande de mémoire connecté, de manière à pouvoir communiquer, à un dispositif hôte (10) et un second contrôleur de mémorisation. (40) et effectuant un traitement de don-nées conformément à une requête provenant du dispositif hôte (10), caractérisé en ce qu'il comporte: une étape pour obtenir des informations de trajet pour un dispositif de mémoire (42) agencé dans le second contrôleur de mémorisation (40), et une étape pour mapper les informations de trajet obtenues sur une hiérarchie de mémoire intermédiaire (101, 102) connectée à une unité logique (103) à laquelle on a accès par le dispositif hôte (10).