FR 2855687 A1 20041203 FR 0405148 A 20040512 DESCRIPTION La présente invention est relative à la récupération d'un signal de synchronisation pour une transmission de données digitales et, plus particulièrement, la récupération d'un signal de synchronisation sans nécessiter qu'un récepteur de données adopte une fréquence d'échantillonnage (et donc une s fréquence d'horloge du processeur) en tant que nombre entier multiple de la fréquence de l'horloge de données. Lorsque l'information digitale est produite sous la forme de signaux binaires, chaque bit binaire est assigné à un créneau temporel respectif. Les créneaux temporels sont typiquement de durée égale, déterminée par un signal de 10 synchronisation ayant une fréquence correspondant au débit désiré du signal binaire. Afin d'assister la transmission du signal digital (par exemple dans une communication radio sans fil), un dispositif de modulation peut être utilisé pour représenter une valeur binaire égale à zéro ou un. Lorsqu'un tel signal est reçu, la détection ou démodulation du signal binaire original dépend de l'information 15 synchronisante disponible pour identifier les créneaux temporels corrects. Conséquemment, il est habituellement désirable de récupérer la synchronisation depuis le signal de données transmis lui-même. Le Système de Données par Radio (Radio Data System, RDS) en Europe et le Système d'Emissions de Données par Radio (Radio Broadcast Data 20 System, RBDS) aux Etats-Unis sont des exemples de systèmes utilisant la transmission sans fil de données digitales. Dans ces systèmes, un flux de données digitales est transmis en supplément d'une émission radio analogue (par exemple par Modulation de Fréquence, FM) par un signal sous- porteur en utilisant des signaux modulés binaires. En démodulant correctement les données encodées, le 25 flux de données digitales peut fournir diverses fonctions avantageuses au récepteur, telles qu'une représentation textuelle de l'identification d'un programme ou d'un format, une représentation du nom de la station émettrice, une représentation d'informations au sujet d'une chanson (telles que le nom de l'artiste et de la chanson), ainsi que fournir des fréquences alternatives pour le 30 retour automatique d'un récepteur radio vers un autre émetteur au sein d'un réseau commun, par exemple lorsque le signal de l'émetteur actuel devient faible. Les données RDS/RDBS sont ajoutées à un signal de transmission FM multiplexé en utilisant une modulation DSB-SC (double-sideband suppressed carrier, bande latérale double à porteur supprimé) avec une fréquence de 57 kHz. 35 Les données digitales sont encodées à un débit de 1187,5 bits par seconde. Chaque bit binaire (soit un zéro, soit un 1) est représenté par un symbole, d'o la direction transitoire du signal variant dans le temps au milieu d'un créneau temporel représente la valeur de ce bit. Un signal de synchronisation propre doit être récupéré afin de distinguer la phase relative de chaque symbole de bit pour décoder les valeurs de bits correctes. Dans les récepteurs RDS/RDBS de l'art antérieur, la fréquence d'échantillonnage à laquelle les données encodées en bi-phase sont échantillonnées a été choisie comme un nombre entier multiple de la fréquence Rb de l'horloge de données, de manière à ce qu'un nombre régulier d'échantillons 1o soit obtenu pendant un créneau temporel des données digitales. Il devient conséquemment simple de produire un signal de synchronisation correspondant à la fréquence du débit de données (par exemple en comptant au taux d'échantillonnage pour créer un signal de synchronisation alternatif). Le signal de synchronisation régénéré doit également être aligné en phase avec le signal de 15 synchronisation de bits original. L'alignement en phase peut être accompli en se référant aux données elles-mêmes. Imposer la fréquence d'échantillonnage comme un nombre entier multiple de la fréquence de l'horloge de données peut présenter une contrainte indésirable lors de l'ingénieurie d'un récepteur particulier (de même que 20 contraindre le choix de fréquence d'échantillonnage et donc la fréquence de l'horloge du processeur). D'autant plus que les techniques de récupération de la synchronisation de l'art antérieur ont été adaptées à chaque récepteur particulier et n'ont pas été portables vers d'autres types de récepteurs. Un nouveau dispositif unique de récupération de la synchronisation doit être produit selon d'autres 25 détails du type de récepteur (tels que la fréquence d'échantillonnage et le débit de données) , pour chaque nouveau modèle de récepteur. L'effort requis pour créer un type de récepteur résulte donc dans l'accroissement à la fois de son coût et de son temps de développement. La présente invention a pour objet de permettre n'importe quelle 30 sélection arbitraire de fréquence d'échantillonnage contre la fréquence de l'horloge de données tout en maintenant un signal de synchronisation ayant une précision suffisante pour décoder les données digitales de façon sûre. La présente invention a également pour objet une méthode ainsi qu'un dispositif de récupération de la synchronisation qui s'adapte facilement à différentes 35 fréquences d'échantillonnage et d'horloge de données, offrant un élément réutilisable de traitement de signal digital (DSP) ainsi qu'une réduction du coût et temps de développement des récepteurs utilisant l'invention. A cet effet, l'invention a pour objet un dispositif pour récupérer un signal de synchronisation depuis ou à partir d'un signal digital encodé ayant une fréquence Rb d'horloge de données dans un récepteur utilisant un taux d'échantillonnage prédéterminé Fs, dans lequel une période l/Rb de l'horloge de 5 données n'est pas un nombre entier multiple d'une période d'échantillonnage 1/Fs prédéterminée, caractérisé en ce que ledit dispositif comprend: - un générateur d'impulsions d'entrée couplé audit signal digital encodé, produisant un signal d'impulsion d'entrée déclenché par ledit signal digital encodé; - une boucle de retardement comprenant un nombre N d'éléments retardants, chacun pour sauvegarder une pluralité de valeurs accumulées respectives circulant dans lesdits éléments retardants; - un additionneur d'entrée pour incrémenter une valeur accumulée respective dans un élément retardant prédéterminé en réponse audit signal 15 d'impulsion d'entrée; -un estimateur d'impulsion de synchronisation pour générer une impulsion de synchronisation en réponse auxdites valeurs accumulées et un seuil prédéterminé; -un compteur pour produire ledit signal de synchronisation en 20 réponse audit taux d'échantillonnage prédéterminé F, ledit compteur ayant une période de comptage variable selon une séquence de comptage prédéterminée, ladite période de comptage variable ayant une moyenne sur période correspondant à ladite période 1/Rb de l'horloge de données, ledit compteur étant remis à zéro par ladite impulsion de synchronisation; et -un contrôleur pour transférer lesdites valeurs accumulées dans ladite boucle de retardement afin de circuler chacune desdites périodes d'échantillonnage selon une séquence de transfert prédéterminée, ladite séquence de transfert prédéterminée comprenant une pluralité de transferts uniques et au moins une taille de transfert différente pour fournir un nombre de transferts N+6 30 durant un cycle comprenant N périodes d'échantillonnage. Lesdits N éléments retardants peuvent comprendre des registres internes et/ou une mémoire tampon et un pointeur de mémoire tampon. Avantageusement, le récepteur peut consister en un récepteur d'émissions radio sans fil. L'invention concerne aussi une méthode pour régénérer un signal de synchronisation depuis un signal digital encodé ayant une fréquence Rb d'horloge de données dans un récepteur utilisant un taux d'échantillonnage prédéterminé Fs, dans lequel une période I/Rb de l'horloge de données n'est pas un nombre entier multiple d'une période d'échantillonnage 1/Fs prédéterminée. La méthode comprend la production d'un signal d'impulsion d'entrée en réponse au signal digital encodé. Chacun des signaux d'impulsion d'entrée est accumulé dans un élément retardant prédéterminé qui sauvegarde une valeur accumulée, cet 5 élément retardant prédéterminé étant inclus dans une boucle de retardement comprenant un nombre N d'éléments retardants, chacun sauvegardant une valeur accumulée respective. Les valeurs accumulées circulent dans la boucle de retardement par transfert à chacune des périodes d'échantillonnage selon une séquence de transfert prédéterminée, cette séquence de transfert prédéterminée o0 comprenant une pluralité de transferts uniques et au moins une taille de transfert différente afin de fournir un nombre de transferts N+ô durant un cycle comprenant N périodes d'échantillonnage. Une impulsion de synchronisation est produite en réponse aux valeurs accumulées ainsi qu'un seuil prédéterminé. Un compteur est utilisé pour produire un signal de synchronisation en réponse au 15 taux d'échantillonnage prédéterminé Fs, ce compteur ayant une période de comptage variable selon une séquence de comptage prédéterminée. La période de comptage variable a une moyenne sur période correspondant à la période I/Rb de l'horloge de données. Le compteur est remis à zéro en réponse à l'impulsion de synchronisation (si une synchronisation devient nécessaire). D'autres avantages et buts de l'invention apparaîtront à la lecture d'exemples donnés ci-après dans un but illustratif et non limitatif, en référence aux figures annexées sur lesquelles: Les Figures 1 (a) à (d) illustrent les sinusoïdales de divers signaux afin d'expliquer l'opération de la présente invention. La Figure 2 est un schéma fonctionnel d'une réalisation préférée du dispositif de récupération de la synchronisation selon la présente invention. La Figure 3 montre le schéma fonctionnel d'une réalisation matérielle préférée de l'invention en plus grand détail. La Figure 1l(a) montre un flux de données RDS généré avant 30 transmission en utilisant un encodage en bi-phase, o un bit "1" est représenté comme un cycle unique avec une première phase (par exemple une transition vers le négatif au milieu de la période du bit) et un bit "O" est représenté comme un cycle unique avec une seconde phase, qui est l'inverse de la première phase (par exemple une transition vers le positif au milieu). Quand les bits consécutifs 35 ont la même valeur, un bord également connu comme un phénomène de "zero cross" intervient au début, au milieu et à la fin d'une période de bit. Quand le signal binaire change d'une valeur de bit à une autre, il n'y a pas de bord ou "zero cross" au début de la période de bit correspondante. La Figure l(b) montre un signal de synchronisation d'horloge idéal correspondant à la synchronisation utilisée pour générer le flux de données encodées en bi-phase et ayant un créneau temporel de bit idéal, ou période de bit Pi. On souhaite récupérer un signal de synchronisation basé sur un signal de 5 données reçu tel qu'à la Figure 1(a), qui est une approximation proche du signal de synchronisation idéal de la Figure 1(b). La Figure 1(c) montre une fréquence d'échantillonnage de l'art antérieur sélectionnée comme un nombre multiple du débit idéal ou fréquence de bit de manière à ce qu'un nombre entier d'impulsions de synchronisation de la i0 fréquence d'échantillonnage soit produit pour chaque cycle du signal de synchronisation de bit idéal. Une fréquence d'échantillonnage égale à 8 fois le débit est montrée à titre d'exemple (donc, 8 impulsions d'échantillonnage pour chaque période bit). Si que les références de synchronisation utilisées pour générer le signal binaire original et la fréquence d'échantillonnage sont chacune 15 suffisamment précises selon la spécification, un compteur libre cadencé à la fréquence d'échantillonnage peut substantiellement assortir la fréquence du signal de synchronisation original. Il est connu dans l'art de synchroniser la phase du signal de synchronisation récupéré avec plusieurs méthodes différentes, incluant la reconnaissance de modèles (par exemple déterminer des échantillons ayant un 20 nombre égal de valeurs de données positives et négatives) et la détection du phénomène de "zero cross" (par exemple trouver la position de l'échantillon au sein du cycle horloger contenant le plus de phénomènes "zero cross"). Dans la présente invention, on souhaite éliminer le besoin de l'art antérieur que la fréquence d'échantillonnage utilisée par le récepteur soit un nombre entier 25 multiple de la fréquence de l'horloge du processeur. Par exemple, une fréquence Rb d'une horloge de données correspondant à un signal RDS ou RDBS est 1187,5 Hz. Les récepteurs de l'art antérieur ont typiquement utilisé une fréquence d'échantillonnage de 9,5 kHz, de façon à ce que 8 échantillons soient comptés par bit RDS. Puisque la fréquence d'échantillonnage doit être un nombre entier 30 multiple de la fréquence de l'horloge du processeur, seules certaines fréquences peuvent être utilisées pour la fréquence de l'horloge du processeur. En raison d'autres considérations affectant l'ingénieurie d'un récepteur, il peut être désirable d'utiliser une fréquence d'échantillonnage (ou une fréquence d'horloge de base) autre qu'un multiple de 1187,5 Hz. Dans un type de récepteur possible, une 35 fréquence d'échantillonnage Fs de 10,546874 kHz pourrait être employée, dont le ratio de Fs à Rb résultant est de 8,8815789. Comme montré à la Figure l(d), il y a 8,8815789 impulsions de synchronisation durant une période bit idéale. Il est cependant impossible de compter une période exacte du signal de données, puisqu'un compteur d'horloge ne peut compter que les nombres entiers. Si le signal de l'horloge est rapproché en comptant 9 périodes, l'erreur entre la synchronisation exacte et la synchronisation rapprochée s'accroît rapidement jusqu'à un point o les données ne peuvent plus être détectées de manière sûre. Comme récité dans la demande de brevet US co-dépendante au numéro de série 10/284,231 déposée le 30 octobre 2002, intitulée "Clock Timing Recovery Using Arbitrary Sampling Frequency" ("Récupération de synchronisation d'horloge utilisant une fréquence d'échantillonnage arbitraire") et incorporée dans la présente par référence dans son intégralité, une période 10 d'horloge variable peut être créée en modulant le compte S de cycles d'horloge entre différents nombres entiers de manière à ce que la période d'horloge moyenne (au cours d'une pluralité de périodes d'horloge) soit substantiellement égale à la fréquence Rb de l'horloge de données et l'erreur instantanée entre la période d'horloge et le signal d'horloge idéal soit minimale. Par exemple, le 15 nombre d'échantillons comptés pendant chaque période d'horloge variable saute d'une valeur de 9 échantillons à une valeur de 8 échantillons selon une séquence de comptage prédéterminée. La période d'horloge variable a une durée moyenne qui est substantiellement égale à la période de bits (donc la valeur moyenne de S approche le ratio Fs / Rb) . L'erreur résultant entre le signal de synchronisation 20 récupéré et le signal d'horloge idéal est toujours inférieure à une période d'échantillonnage. Si le signal de synchronisation récupéré est correctement phasé (donc synchronisé), il peut être utilisé pour décoder le signal de données digitales de manière satisfaisante. La présente invention synchronise le signal de synchronisation 25 récupéré avec beaucoup de précision tout en nécessitant un montant minime de ressources de traitement. La Figure 2 montre une boucle de récupération de synchronisation pour produire des impulsions de synchronisation en utilisant un longueur de boucle modifiée/modulée afin d'ajouter des impulsions d'entrée aux impulsions d'entrée retardées. Un générateur d'impulsions 10 reçoit le signal de 30 données en entrée et produit des impulsions d'entrée déclenchées par le signal de données. Dans un mode de réalisation préféré, les impulsions d'entrée ont une durée égale à une période d'échantillonnage et ont une valeur binaire pour indiquer chaque transition (par exemple, un bord ou "zero cross") du signal de données en entrée. Les impulsions d'entrée sont transmises à une entrée d'un 35 additionneur 11. La sortie de l'additionneur 11 est couplé à une entrée d'un circuit logique de transfert 19. Une pluralité d'éléments retardants 12-18 ont leurs entrées connectées aux sorties respectives du circuit logique de transfert 19. Une sortie du circuit logique de transfert est couplée à l'autre entrée de l'additionneur 11. L'additionneur, le circuit logique de transfert et les éléments retardants opèrent sur des valeurs digitales à plusieurs bits. Ces valeurs circulent 5 entre les éléments retardants de manière à fournir une boucle retardante, en transférant les valeurs d'un élément retardant à un autre. Cette opération comprend le transfert d'une valeur accumulée, formée en additionnant chaque nouvelle impulsion d'entrée du générateur d'impulsions 10 à la valeur dans l'un des éléments retardants. La valeur à incrémenter dans l'additionneur 11 provient 10 préférablement toujours du même élément retardant (par exemple l'élément retardant 12). Les valeurs sont habituellement transférées au taux d'un élément dans la boucle de retardement (par exemple, de l'élément 12 à l'élément 13, de l'élément 13 à l'élément 14, etc.), mais peuvent également être transférées par différents montants au long de la chaîne décrite ci- dessous. Le circuit logique de transfert 19 peut inclure une matrice à multiplexer configurée de manière sélectionnable pour interconnecter le produit de chaque élément retardant avec l'entrée respective d'un élément retardant afin d'obtenir des transferts uniques, des transferts doubles ou d'autres transferts. Un contrôleur de synchronisation 24 est connecté à chaque élément retardant pour 20 fournir un signal de transfert temporel et est connecté au circuit logique de transfert 19 pour contrôler le nombre de transferts durant chaque période d'échantillonnage. En assortissant la longueur de la boucle retardante à la période nominale du signal d'horloge idéal, une impulsion d'entrée circulant dans la 25 boucle est renforcée par les impulsions d'entrée subséquentes. Un estimateur temporel d'impulsions 20 comprend un bloc 21 produisant une somme moyenne couplé aux sorties d'un sous-groupe consécutif d'éléments retardants (par exemple les éléments 12, 13 et 14), o une somme moyenne est produite qui est plus fortement biaisée vers l'élément retardant central des trois éléments du sous30 goupe (donc l'élément 13). La somme moyenne est comparée à un seuil dans un bloc 22 de comparaison de seuil. Quand la somme moyenne atteint ou dépasse le seuil, un signal de synchronisation est couplé à une entrée de remise à zéro d'un compteur 23, qui est cadencé au taux d'échantillonnage Fs pour produire le signal de synchronisation d'horloge récupéré. Le compteur 23 est donc resynchronisé 35 en phase avec le signal de données arrivant. Le contenu des éléments retardants est effacé en réponse au signal de synchronisation de manière à ce qu'une nouvelle estimation de synchronisation puisse commencer. Le contrôleur de synchronisation 24 est couplé au compteur 23 pour produire la séquence de comptage prédéterminée. Le contrôleur de synchronisation 24 est également couplé au circuit logique de transfert 19 pour contrôler le transfert des valeurs entre les éléments retardants. Les récepteurs de l'art antérieur ont utilisé un taux d'échantillonnage 5 Fs qui est un nombre entier multiple de la fréquence d'horloge de données ou débit de données Rb. Une longueur de boucle de retardement correspondant au nombre entier multiple a été utilisée de manière à ce qu'une valeur accumulée correcte soit présentée au point d'entrée de la boucle lorsque les impulsions d'entrée subséquentes interviennent. Lorsqu'un signal de données arrivant 0o présente des imperfections telles qu'un dérapage ou un froissement, les impulsions d'entrée deviennent désalignées (donc réparties entre des impulsions adjacentes). L'utilisation d'une somme moyenne permet d'identifier la meilleure estimation de la position correcte de l'impulsion. Si un bruit ou froissement important est présent, une impulsion de synchronisation peut ne pas être produite 15 pendant un long moment. Puisque le compteur de récupération de synchronisation produit une période égale à la période I/Rb de l'horloge de données, il inclut également un nombre entier multiple de périodes d'échantillonnage dans le système de l'art antérieur. Le compteur compte répétitivement le nombre entier de périodes 20 d'échantillonnage entre impulsions de synchronisation, agissant comme un "volant". Le montant total de retard dans la boucle doit être aussi proche que possible de la période prévue entre impulsions d'entrée, pour l'opération optimale de la boucle de récupération de synchronisation. Selon l'art antérieur, le retard de 25 la boucle est égal à la période d'échantillonnage (1/Fs) multipliée par le nombre d'éléments retardants. Cependant, si une période d'échantillonnage est choisie qui n'est pas un diviseur entier de la période prévue entre impulsions d'entrée, il ne serait peut-être pas possible d'assortir le retard de la boucle à la synchronisation des impulsions d'entrée avec une précision suffisante. Dans la présente invention, 30 une séquence de transfert est utilisée qui diffère d'une correspondance un-à-un entre périodes d'échantillonnage et transferts, de façon à ce qu'une longueur de boucle effective autre que N soit obtenue (o N est le nombre d'éléments retardants dans la boucle). Dans un mode de réalisation préféré, le contrôleur 24 sélectionne 35 entre le transfert d'un élément retardant pour la plupart des périodes d'échantillonnage et une taille de transfert différente (par exemple zéro ou deux éléments retardants) pour d'autres périodes d'échantillonnage, de manière à ce que la longueur moyenne de la boucle (donc couvrant une pluralité de cycles de la boucle) soit substantiellement égale à la période d'horloge idéale (1/Rb). Le nombre total de transferts pendant N périodes d'échantillonnage est donc égal à N + b, o 6 est la différence entre chaque taille de transfert différente dans le cycle et un transfert unique. Pour un transfert double, 6 = 1 (donc deux transferts 5 moins un transfert) et, pour un transfert nul, 6 = -1. Si deux transferts doubles sont utilisés dans un cycle, 6 égale donc 2. La boucle de retardement peut comprendre des registres internes comme montrés à la Figure 2 pour transférer les valeurs accumulées effectivement, ou peut comprendre une mémoire tampon et un pointeur pour 0o pointer différentes positions dans la mémoire tampon de manière cyclique. En tant qu'alternative au circuit logique de transfert, les registres internes peuvent être connectés en séries et un double transfert peut être obtenu en ajoutant un signal de transfert supplémentaire lors d'une période d'échantillonnage, ou en utilisant des multiplexeurs d'entrée qui peuvent sélectionner dans la boucle soit le 15 registre précédent, soit le registre avant le registre précédent. Un transfert nul peut être obtenu en désarmant l'avancement soit du transfert de registres soit du pointeur de la mémoire tampon pendant une période d'échantillonnage. Si un transfert unique est utilisé pour un nombre N - 1 de périodes d'échantillonnage, puis un transfert double est utilisé pour la Nième période 20 d'échantillonnage, le nombre total de transferts pendant un cycle de N périodes d'échantillonnage est égal à N + 1. Le transfert moyen par période d'échantillonnage est de (N + 1) / N éléments retardants. Pour une valeur accumulée circulant dans la boucle, elle circule légèrement plus rapidement dans la boucle (en moyenne) avec l'insertion d'un double transfert, réduisant donc la 25 longueur de boucle effective. En modulant le nombre de transferts utilisés entre cycles successifs, une longueur de boucle moyenne comprenant un nombre partiel de périodes d'échantillonnage peut être obtenu. Par exemple, si le rapport de la période de données sur la période d'échantillonnage était de 12.5, une longueur de boucle moyenne assortie serait 30 obtenue avec l'utilisation de 13 éléments retardants et en basculant la longueur de boucle effective entre 12 et 13 périodes d'échantillonnage pour les cycles alternant (donc, utilisant un transfert double pendant un cycle pour une longueur de boucle de 12, puis tous les transferts uniques lors du cycle suivant pour une longueur de boucle de 13). Alternativement, 12 éléments retardants pourraient 35 être utilisés avec un transfert nul (donc, aucun transfert) sur les cycles alternant pour créer une longueur de boucle effective de 13 (et une moyenne totale de 12,5). La position du double transfert (ou transfert nul) dans le cycle est préférablement flottante (par exemple choisie aléatoirement pour chaque cycle individuel) afin de minimiser l'erreur instantanée. Une séquence de transfert prédéterminée comprend préférablement des cycles multiples (donc, des boucles complètes) dans une structure de trames 5 au sein de laquelle la longueur de boucle moyenne par cycle est substantiellement égale à la période de bit de données désirée ou période d'horloge idéale. La séquence de transfert prédéterminée est ensuite réutilisée pour les trames subséquentes. P égale un nombre entier de périodes d'échantillonnage dans une trame et Q égale un nombre entier de cycles de boucle dans une trame. La o0 longueur moyenne de la boucle (également référencée comme la longueur de boucle effective Lef) est donc égale à P / Q. P et Q sont donc sélectionnés pour être substantiellement égaux au rapport du taux d'échantillonnage Fs sur la fréquence Rb de l'horloge de données et N est sélectionné pour être un nombre facteur entier de Q. En guise d'exemple supplémentaire dans un récepteur radio RDS tel que mentionné ci-dessus, les données digitales sont encodées en bi-phase à un débit de 1187,5 bits par seconde. Une fréquence d'échantillonnage Fs de 10,546874 kHz est utilisée, résultant en un rapport de Fs sur Rb de 8,8815789. Il serait donc avantageux d'obtenir une longueur moyenne de boucle effective 20 d'environ 8,8815789. Ce résultat peut être obtenu en utilisant une boucle de retardement ayant une longueur actuelle de 9 et en modulant la longueur effective des cycles individuels entre 8 et 9 par l'utilisation de double transferts dans des cycles prédéterminés au sein d'une trame, afin de créer une séquence de transferts prédéterminée. Par exemple, tous les transferts uniques sont utilisés pendant 7 25 cycles (longueur effective de 9), puis les transferts uniques et un transfert double dans un cycle (longueur effective de 8), puis tous les transferts uniques pendant 8 cycles et enfin les transferts uniques et un double transfert dans un dernier cycle de la trame. La longueur effective totale dans cette trame est de 8, 8823529, ce qui est suffisamment proche de 8,8815789 pour maintenir une synchronisation 30 correcte. Au sein de la même structure, la séquence de comptage prédéterminée est produite de façon à ce que le compteur répète la même période moyenne sur la trame entière. Un autre exemple est donné comme suit. En commençant au début de la trame, une période ou un compte de cycle égal à S est 35utilisée pour un premier nombre V de périodes, o S est typiquement égal à N et V est un nombre entier. Une période unique est ensuite insérée en utilisant un compte de cycle égal à S-1. Un nombre suivant W de périodes utilise le compte de cycle S, suivi par une autre période unique utilisant S-1. D'autres périodes subséquentes utilisant les comptes de cycles S ou S-1 sont insérées dans la trame pour rendre la période de comptage moyenne au sein de la trame égale à la période de la boucle (et égale ou très proche de la période de l'horloge de données). G est le nombre de fois o V est utilisé, H est le nombre de fois o W 5 est utilisé et J est le nombre de périodes S-1 dans la trame. Le nombre total de cycles Q dans la trame est (G + H + J). Le nombre total de périodes d'échantillonnage P dans la trame est (G x V x S) + (H x W x S) + (J x (S-])). La période de comptage moyenne est donc de [(G x V x S) + (H x W x S) + (J x (S-J))] / (G + H + J) périodes 10 d'échantillonnage. Les périodes utilisant un compte de cycles S-1 débutent préférablement au même moment que les cycles de la boucle de retardement utilisant un double transfert. En les générant simultanément, on épargne du temps de traitement au microprocesseur. Un dispositif préféré pour mettre la présente invention en oeuvre utilisant des composants de traitement de signal digital (DSP) est montré à la Figure 3. Un embout de récepteur 30 fournit un signal de données digitales encodées ayant un débit Rb. L'embout 30 peut inclure un syntonisateur radio et un démodulateur pour recevoir une émission RDS, par exemple. Le signal de 20 données digitales encodées est fourni à un détecteur 31 de phénomène "zero cross" (passage de zéro) ainsi qu'un décodeur 35. Les impulsions d'entrée du détecteur 31 sont fournies à un synchronisateur 32. Un signal de synchronisation ou une synchronisation est fourni à un compteur horloge 33, basé sur une séquence de transfert prédéterminée et un seuil incarnés par le synchronisateur 25 32. Une mémoire programmable 34 contient la séquence de comptage prédéterminée utilisée par le compteur horloge 33 pour produire une fréquence de synchronisation récupérée, basée sur une fréquence d'échantillonnage Fs. En utilisant la fréquence d'échantillonnage Fs comme référence de comptage, le 30 compteur horloge 33 reproduit le signal de synchronisation, qui est ensuite fourni au décodeur 35 pour régénérer le flux de données digitales original. REVENDICATIONS 1. Dispositif pour récupérer un signal de synchronisation depuis ou à partir d'un signal digital encodé ayant une fréquence Rb d'horloge de données dans un récepteur utilisant un taux d'échantillonnage prédéterminé Fs, dans lequel une période 1/Rb de l'horloge de données n'est pas un nombre entier multiple 5 d'une période d'échantillonnage 1/Fs prédéterminée, caractérisé en ce que ledit dispositif comprend: - un générateur (10) d'impulsions d'entrée couplé audit signal digital encodé, produisant un signal d'impulsion d'entrée déclenché par ledit signal digital encodé; - une boucle de retardement comprenant un nombre N d'éléments retardants (12 à 18), chacun pour sauvegarder une pluralité de valeurs accumulées respectives circulant dans lesdits éléments retardants; - un additionneur d'entrée (11) pour incrémenter une valeur accumulée respective dans un élément retardant (12 à 18) prédéterminé en 15 réponse audit signal d'impulsion d'entrée; - un estimateur d'impulsion de synchronisation (20) pour générer une impulsion de synchronisation en réponse auxdites valeurs accumulées et un seuil prédéterminé; - un compteur (23) pour produire ledit signal de synchronisation en 20 réponse audit taux d'échantillonnage prédéterminé Fs, ledit compteur ayant une période de comptage variable selon une séquence de comptage prédéterminée, ladite période de comptage variable ayant une moyenne sur période correspondant à ladite période l/Rb de l'horloge de données, ledit compteur étant remis à zéro par ladite impulsion de synchronisation; et un contrôleur (24) pour transférer lesdites valeurs accumulées dans ladite boucle de retardement afin de circuler chacune desdites périodes d'échantillonnage selon une séquence de transfert prédéterminée, ladite séquence de transfert prédéterminée comprenant une pluralité de transferts uniques et au moins une taille de transfert différente pour fournir un nombre de transferts N+5 30 durant un cycle comprenant N périodes d'échantillonnage. 2. Dispositif selon la revendication 1, caractérisé en ce que lesdits N éléments retardants (12 à 18) comprennent des registres internes. 3. Dispositif selon la revendication 1, caractérisé en ce que lesdits N éléments retardants (12 à 18) comprennent une mémoire tampon et un pointeur 35 de mémoire tampon. 4. Dispositif selon la revendication 1, caractérisé en ce que ledit récepteur consiste en un récepteur d'émissions radio sans fil.