FR 2857496 A1 20050114 FR 0407707 A 20040709 L'invention concerne des dispositifs à mémoire à circuit intégré, et plus particulièrement des dispositifs à mémoire à blocs multiples. La figure 1 des dessins annexés et décrits ci-après représente un dispositif à mémoire à semi-conducteurs comportant des décodeurs alignés classiques. En référence à la figure 1, des décodeurs alignés classiques utilisés dans des dispositifs tels que des dispositifs à mémoire flash peuvent comprendre des décodeurs de lignes de mots (par exemple, 111) et des décodeurs de lignes de sources (par exemple, 115), utilisés dans chacun de plusieurs blocs de mémoire 110, 120,..., 130. Chacun des blocs de mémoire 110, 120,..., 130 comporte des groupements de cellules (par exemple, 113) en plus des décodeurs. Les groupements de cellules 113, 123, ., 133 comprennent des transistors de cellules qui stockent des données de cellules, comme montré, par exemple, sur la figure 5 des dessins annexés et décrits ci-après...DTD: La figure 2 des dessins annexés et décrits ci-après est un schéma simplifié d'un circuit de l'un des décodeurs 111, 121,..., 131 de lignes de mots représentés sur la figure 1. Des portes logiques 210-230 décodent des signaux P, Q, R, S, Mi de sélection de sous-blocs et délivrent en sortie un signal de ligne de mots DWLi sur une ligne de mots dans un groupement 113, 123,..., 133 de cellules. Si les groupements de cellules 113, 123,..., 133 comprennent chacun 2048 (2k) lignes de mots, conformément à ce qui précède, P comprend 4 signaux pour sélectionner l'un de 4 sous-blocs d'ordre le plus élevé dans les blocs de mémoire 110, 120,..., 130 correspondant à mi, Q comprend 8 signaux pour sélectionner l'un de 8 sous-blocs dans les sous-blocs sélectionnés par P, R comprend 8 signaux pour sélectionner l'un de 8 sous-blocs dans les sousblocs sélectionnés par Q, et S comprend 8 signaux pour sélectionner l'un de 8 sous-blocs dans les sous-blocs sélectionnés par R. La figure 3 des dessins annexés et décrits ci-après est un schéma simplifié d'un circuit de l'un des décodeurs 115, 125,..., 135 de lignes de sources représentés sur la figure 1. Des portes logiques 310-330 décodent les signaux P, Q, R, S, Mi de sélection de sous-blocs et délivrent en sortie un signal DSLi de ligne de source sur une ligne de source dans un groupement respectif 113, 123,..., 133 de cellules. De plus, comme représenté sur la figure 2, si les groupements 113, 123,..., 133 de cellules sont composés chacun de 2048 (2k) lignes de mots, T comprend 4 signaux pour sélectionner une ligne de source correspondant à des segments prédéterminés sélectionnés par S. Le nombre de signaux de T est égal à la moitié du nombre de signaux de S, car chaque signal de T commande deux transistors de cellule connectés à deux lignes de mots respectives comme montré sur la figure 5. Les signaux P, Q, R, S, T, Mi de sélection de sous-blocs sont produits par un décodeur qui décode un signal d'adresse fourni extérieurement. Dans un décodeur classique de rangée d'un dispositif à mémoire flash, pour faire fonctionner de nombreux blocs de mémoire 110, 120,..., 130 composés de 2048 (2k) lignes de mots comme représenté sur la figure 1, 54 lignes de signaux sont utilisées pour transmettre les signaux P, Q, R, S, T et Mi de sélection de sous-blocs pour chacun des blocs de mémoire 110, 120,..., 130. Dans un dispositif classique comme décrit ci-dessus, plus la mémoire est grande, plus le nombre de blocs 110, 120,..., 130 de mémoire est grand, et par conséquent, plus le nombre de décodeurs 111, 121,..., 131 de lignes de mots et de décodeurs 115, 125, ., 135 de lignes de sources est grand. S'il y a un grand nombre de décodeurs 111, 121,..., 131 de lignes de mots et de décodeurs 115, 125,..., 135 de lignes de sources, un nombre encore plus grand de lignes de signaux peut être utilisé pour transmettre les signaux P, Q, R, S, T, Mi de sélection de sous-blocs, ce qui peut occuper une surface importante sur une puce...DTD: Dans certaines formes de réalisation de l'invention, un dispositif à mémoire comprend plusieurs blocs de mémoire, chaque bloc comprenant plusieurs cellules de mémoire. Le dispositif comprend aussi un prédécodeur qui reçoit une adresse de rangée et génère, en réponse à celle-ci, plusieurs signaux de sélection de blocs de mémoire, plusieurs signaux de sélection de lignes de mots, plusieurs signaux de sélection de lignes de sources et plusieurs signaux de sélection de sous-blocs comprenant des groupes respectifs de signaux qui correspondent à des niveaux respectifs d'une hiérarchie de sous-blocs dans les blocs de mémoire. Le dispositif comprend en outre un décodeur global qui reçoit les signaux de sélection de sous-blocs et génère, en réponse à ceux-ci, des signaux d'activation de segments pour des segments respectifs de blocs de mémoire qui correspondent à des sous-blocs respectifs du niveau le plus bas de la hiérarchie de sous- blocs. Plusieurs décodeurs de lignes de mots sont couplés à des lignes de mots de certains, respectifs, de plusieurs des blocs de mémoire, chaque décodeur de lignes de mots étant configuré de façon à recevoir les signaux d'activation de segments, un signal de sélection de bloc de mémoire et les signaux de sélection de lignes de mots et à générer, en réponse à ceux-ci, des signaux de lignes de mots sur les lignes de mots qui lui sont reliés. Plusieurs décodeurs de lignes de sources sont couplés à des lignes de sources de certains, respectifs, des multiples blocs de mémoire, chaque décodeur de lignes de sources étant configuré de façon à recevoir les signaux d'activation de segments, un signal de sélection de blocs de mémoire et les signaux de sélection de lignes de sources et à générer, en réponse à ceux-ci, des signaux de lignes de sources sur les lignes de sources qui lui sont reliées. Les signaux de sélection de sous-blocs peuvent définir un certain nombre de sous-blocs du niveau le plus bas de la hiérarchie de sous-blocs, et le nombre de signaux d'activation de segments peut être égal au nombre de sous-blocs du niveau le plus bas de la hiérarchie de sous-blocs. Le nombre de signaux de sélection de sous-blocs peut être inférieur au nombre de signaux d'activation de segments. Dans d'autres formes de réalisation de l'invention, un dispositif à mémoire flash comprend plusieurs blocs de mémoire, chaque bloc comprenant plusieurs cellules de mémoire flash, comprenant chacune une borne de source, une borne de drain et une borne de grille, plusieurs lignes de mots, dont certaines, respectives, sont reliées à des bornes de grille de cellules de mémoire dans des rangées respectives, et plusieurs lignes de sources dont certaines, respectives, sont reliées à des bornes de sources de cellules de mémoire dans des paires respectives de rangées adjacentes. Le dispositif comprend en outre un prédécodeur qui reçoit une adresse de rangée et génère, en réponse à celle-ci, plusieurs signaux de sélection de blocs de mémoire, plusieurs signaux de sélection de lignes de mots, plusieurs signaux de sélection de lignes de sources et plusieurs signaux de sélection de sous-blocs comprenant des groupes respectifs de signaux qui correspondent à des niveaux respectifs d'une hiérarchie de sous-blocs dans les blocs de mémoire. Un décodeur global reçoit les signaux de sélection de sous-blocs et génère, en réponse à ceux-ci, des signaux d'activation de segments pour des segments respectifs de blocs de mémoire qui correspondent à des sous-blocs respectifs du niveau le plus bas de la hiérarchie de sous-blocs. Certains, respectifs, de plusieurs décodeurs de lignes de mots sont reliés aux lignes de mots de certains, respectifs, de plusieurs des blocs de mémoire, et sont configurés chacun de façon à recevoir les signaux d'activation de segments, un signal de sélection de bloc de mémoire et les signaux de sélection de lignes de mots et à générer, en réponse à ceux-ci, des signaux de lignes de mots sur les lignes de mots qui lui sont reliées. Certains, respectifs, de plusieurs décodeurs de lignes de sources sont reliés à des lignes de sources de certains, respectifs, des multiples blocs de mémoire, et chacun d'eux est configuré de façon à recevoir les signaux d'activation de segments, un signal de sélection de bloc de mémoire et les signaux de sélection de lignes de sources et à générer, en réponse à ceux-ci, des signaux de lignes de sources sur les lignes de sources qui lui sont reliées. Dans certaines formes de réalisation du procédé de l'invention, une adresse de rangée est décodée de façon à générer plusieurs signaux de sélection de blocs de mémoire, plusieurs signaux de sélection de lignes de mots, plusieurs signaux de sélection de lignes de sources et plusieurs signaux de sélection de sous-blocs comprenant des groupes respectifs de signaux qui correspondent à des niveaux respectifs d'une hiérarchie de sous-blocs dans plusieurs blocs de mémoire. Les signaux de sélection de sous-blocs sont décodés de façon à générer des signaux d'activation de segments pour des segments respectifs de blocs de mémoire qui correspondent à des sous-blocs respectifs du niveau le plus bas de la hiérarchie de sous-blocs. Les signaux d'activation de segments, un signal de sélection de bloc de mémoire et les signaux de sélection de lignes de mots sont décodés de façon à générer des signaux de lignes de mots pour les blocs de mémoire. Les signaux d'activation de segments, un signal de sélection de bloc de mémoire et les signaux de sélection de lignes de sources sont décodés de façon à générer des signaux de lignes de sources pour les blocs de mémoire. L'invention sera décrite plus en détail en regard des dessins annexés à titre d'exemples nullement limitatifs et sur lesquels: la figure 1 montre la structure d'un dispositif à 35 mémoire classique; la figure 2 est un schéma simplifié d'un circuit d'un décodeur de lignes de mots représenté sur la figure 1; la figure 3 est un schéma simplifié d'un circuit d'un décodeur de ligne de source représenté sur la figure 1; la figure 4 est un schéma fonctionnel d'un dispositif à mémoire ayant un décodeur aligné selon certains exemples de forme de réalisation de l'invention; la figure 5 est un schéma détaillé d'un groupement de cellules du dispositif à mémoire de la figure 4; la figure 6 est un schéma d'un circuit équivalent d'une paire de transistors de cellules de mémoire de type MOSFET (transistors à effet de champ à métal-oxyde-semiconducteur) représentés sur la figure 5; la figure 7 est une vue schématique illustrant un 15 décodeur global selon certaines formes de réalisation de l'invention; la figure 8 est une vue schématique illustrant un décodeur de ligne de mot selon certaines formes de réalisation de l'invention; et la figure 9 est une vue schématique illustrant un décodeur de lignes de sources selon d'autres formes de réalisation de l'invention. Sur les dessins, lorsqu'un élément est indiqué comme étant "connecté" ou "relié" à un autre élément, il peut être connecté ou relié directement à l'autre élément, ou bien des éléments intermédiaires peuvent être présents. Par contre, lorsqu'un élément est indiqué comme étant "connecté directement" ou "relié directement" à un autre élément, il n'y a pas d'éléments intermédiaires. Les mêmes références numériques désignent les mêmes éléments sur toutes les figures. La figure 4 est un schéma simplifié d'un dispositif à mémoire à semiconducteurs selon certaines formes de réalisation de l'invention. La figure 5 est une vue détaillée d'une partie d'un groupement de cellules représentées sur la figure 4. La figure 6 est un schéma d'un circuit équivalent d'une cellule de mémoire de type MOSFET (transistor à effet de champ à métal-oxyde-semiconducteur) représentée sur la figure 5. Sur les figures 4 et 5, WL1, WL2,..., WLm sont des lignes de mots, BL1, BL2,..., BLz sont des lignes de bits et SL1, SL2,..., SLt sont des lignes de sources. En référence à la figure 4, un dispositif à mémoire selon certains exemples de réalisation de l'invention comprend un pré-décodeur 410, un décodeur global 420, des décodeurs 431, 441,..., 451 de lignes de mots, des décodeurs 435, 445,..., 455 de lignes de sources, des groupements 433, 443,..., 453 de cellules et un décodeur 460 de colonne. Un décodeur aligné, c'est-à-dire un circuit logique destiné à activer sélectivement des lignes de mots connectés à des cellules de mémoire pour lire ou écrire des données, comprend les décodeurs 431, 441,..., 451 de lignes de mots et les décodeurs 435, 445,..., 455 de lignes de sources dans des blocs de mémoire respectifs 430, 440,..., 450. Le décodeur aligné comprend en outre le prédécodeur 410 et le décodeur global 420. Un décodeur 460 de colonne, c'est-à-dire un circuit logique destiné à l'entrée et la sortie de données par des lignes de bits connectées à des cellules de mémoire pour lire ou écrire des données, décode un signal d'adresse ADDR fourni extérieurement et fournit des données de cellules à écrire sur un transistor MOSFET de cellules de mémoire active correspondant à une ligne de bits sélectionnée, ou bien reçoit des données de cellules extraites du transistor MOSFET de cellules de mémoire active. Sur la figure 4, des données appliquées en entrée au décodeur 460 de colonne ou délivrées en sortie de celui-ci sont représentées par IOD1, IOD2,..., IODn, et des données échangées entre le décodeur 460 de colonne et les lignes de bits sont représentées par BLDB1, BLDB2,..., BLDBn. Le prédécodeur 410 décode un signal d'adresse ADDR et génère des signaux P, Q, R de sélection de sous-blocs, des signaux S de sélection de lignes de mots, des signaux T de sélection de lignes de sources et des signaux M1-Mn de sélection de blocs de mémoire. Les signaux P, Q, R de sélection de sous-blocs définissent une hiérarchie de sous-blocs dans les cellules de mémoire, suivant les lignes indiquées ci-dessus en référence à la figure 1. Le décodeur global 420, configuré en portes logiques comme représenté sur la figure 7, décode les signaux P, Q, R de sélection de sous-blocs et génère des signaux GXL1, GXL2,..., GXLk d'activation de segments correspondant à des segments respectifs des blocs de mémoire 430, 440,..., 450. GXLi est l'un des GXL1, GXL2,..., GXLk, où les segments correspondent aux sous-blocs du niveau le plus bas de la hiérarchie de sous-blocs définie par les signaux P, Q, R de sélection de sous-blocs. Les signaux GXL1, GXL2,..., GXLk d'activation de segments activent des groupes respectifs de lignes de mots et de lignes de sources pour des segments respectifs dans les blocs de mémoire 430, 440,..., 450. Dans certaines formes de réalisation selon l'invention, il y a 2048 (2k) lignes de mots dans chacun des blocs de mémoire 430, 440,..., 450. Les signaux P, Q, R, S, T de sélection sont produits sur 4, 8, 8, 8 et 4 lignes de signaux, respectivement, et le nombre de lignes M1-Mn de signaux de sélection de blocs de mémoire correspond au nombre de blocs de mémoire 430, 440,..., 450. Les signaux M1-Mn de sélection de blocs de mémoire activent/désactivent certains, respectifs, des blocs de mémoire 430, 440,..., 450. Parmi les signaux P, Q, R, de sélection de sous-blocs, P comprend 4 lignes de signaux et correspond aux 4 sous- blocs de mémoire d'ordre le plus élevé. Q, constitué de 8 lignes de signaux, correspond à 8 sous-blocs de mémoire dans les sous-blocs de mémoire sélectionnés par P, et R, constitué de 8 lignes de signaux, correspond à 8 sous-blocs de mémoire dans les sous-blocs de mémoire sélectionnés par Q. Les lignes de mots sont divisés en groupes respectifs dans les blocs de mémoire respectifs 430, 440,..., 450, et chacun des groupes est en outre subdivisé en sous-groupes de lignes de mots pour des segments respectifs dans les blocs. Dans les exemples de forme de réalisation, les signaux GXL1, GXL2,..., GXLk d'activation de segments sont produits sur 256 lignes de signaux (c'est-à-dire, k=256), et les signaux respectifs GXL1, GXL2,..., GXLk d'activation de segments activent/désactivent des lignes de mots appartenant à des segments respectifs, de manière que le décodeur global 420 applique les 28 lignes de signaux des signaux P, Q, R de sélection de sous-blocs aux 256 lignes de signaux pour les signaux GXL1, GXL2,..., GXLk d'activation de segments. Dans les formes de réalisation illustrées, le nombre de lignes de mots appartenant à un segment est de 8. Les signaux de sélection de lignes de mots, S, constitués de 8 lignes de signaux, activent/désactivent certaines, sélectionnées de 8 lignes de mots appartenant à un segment. Comme montré sur la figure 5, deux bornes de sources dans des transistors MOSFET de cellules de mémoire sont connectées entre elles à des intersections respectives de deux lignes de mots et d'une ligne de bits. Ici, il peut y avoir 3, 4 ou plus de 4 transistors MOSFET de cellules de mémoire à chaque intersection respective. Dans ce cas, plus de 3 lignes de mots correspondent à une ligne de source, et 3 ou 4 bornes de sources connectées entre elles peuvent recevoir en commun un signal DSLi de ligne de source. Par conséquent, lorsque deux bornes de sources sont connectées entre elles comme représenté sur la figure 5, des signaux de sélection de lignes de sources, T, peuvent fournir un signal DSLi de ligne de source par 4 lignes, ce qui est égal à la moitié du nombre de lignes de signaux S. De la même manière, lorsque plus de 3 bornes de sources sont connectées entre elles, des signaux de sélection de lignes de sources, T, peuvent fournir un signal DSLi de ligne de source par l'intermédiaire d'un nombre de lignes de signaux qui n'est égal qu'à un tiers ou un quart du nombre de lignes de signaux S. Les décodeurs 431, 441,..., 451 de lignes de mots, configurés avec des portes logiques comme montré sur la figure 8, décodent les signaux GXL1, GXL2,..., GXLk d'activation de segments et un signal de sélection de bloc de mémoire, par exemple, M1 en 430, et des signaux S de sélection de lignes de mots des blocs de mémoire respectifs 430, 440,..., 450, et génèrent, en réponse à ceux-ci, des signaux DWLi, par exemple DWL1, DWL2,... DWLm de lignes de mots qui sont appliquées sur des lignes de mots WL1, WL2,..., WLm dans des blocs de mémoire respectifs 430, 440,..., 450 pour activer les transistors MOSFET des cellules de mémoire. Comme décrit ci-dessus, les signaux de sélection de blocs de mémoire (par exemple M1 en 430) activent sélectivement les blocs de mémoire 430, 440,..., 450. Les signaux S de sélection de lignes de mots activent sélectivement des lignes de mots dans les segments respectifs. Les décodeurs 435, 445,..., 455 de lignes de sources, configurés avec des portes logiques comme représenté sur la figure 9, décodent les signaux GXL1, GXL2,..., GXLk d'activation de segments, le signal de sélection de bloc de mémoire (par exemple M1 en 430) et des signaux T de sélection de lignes de sources, et génèrent, en réponse à ceux-ci, des signaux DSLi, par exemple DSL1, DSL2,..., DSLt de lignes de sources qui sont appliqués sur des lignes de sources SL1, SL2,..., SLt dans les blocs de mémoire 430, 440,..., 450. Comme décrit ci-dessus, les signaux T de sélection de lignes de sources peuvent rendre active une ligne de source correspondant à plus d'une ligne de mot dans les segments respectifs. Les groupements de cellules 433, 443,..., 453 comme représenté sur la figure 5, reçoivent les signaux DWLi de lignes de mots par les lignes de mots WL1, WL2,..., WLm-1, WLm à des bornes de grilles des transistors MOSFET Q1, Q2,..., Q16 de cellules de mémoire reçoivent les signaux DSLi de lignes de sources par les lignes de sources SL1,..., SLt à des bornes de sources des transistors MOSFET Q1, Q2,..., Q16 des cellules de mémoire. Les bornes de drain des transistors MOSFET Q1, Q2,..., Q16 des cellules de mémoire sont connectées à des lignes de bits à proximité d'intersections respectives de lignes de mots et de lignes de bits dans les blocs de mémoire respectifs 430, 440,..., 450. Les bornes de sources dans les transistors MOSFET des cellules de mémoire dans des rangées adjacentes sont connectées entre elles. La figure 6 montre un modèle de circuit équivalent d'un transistor MOSFET de cellules de mémoire flash. B/L est une borne de drain connectée à une ligne de bits, S/L est une borne de source, qui reçoit le signal de ligne de source DSLi, et W/L est une borne de grille qui reçoit le signal actif DWLi de ligne de mots. Un transistor MOSFET de mémoire flash peut être modélisé sous la forme d'un circuit équivalent comprenant un transistor MOSFET M1 de stockage ayant une grille flottante A et une grille de commande B, et un transistor MOSFET M2 de sélection. Le Tableau montre des tensions qui peuvent être appliquées à des transistors MOSFET de cellules de mémoire pour une opération de programme au cours de laquelle des données sont écrites dans des cellules de mémoire, une opération d'effacement au cours de laquelle des données sont effacées de cellules de mémoire, et une opération de lecture au cours de laquelle des données sont extraites de cellules de mémoire. En général, les opérations d'effacement sont effectuées par unités de pages, et les opérations de programme sont effectuées par unités d'octets (8 bits) ou de mots (16 bits). Tableau Mode de Sélection B/L (Volts) W/L (Volts) S/L (Volts) Marge (Volts) fonctionnement Oui 0 VT (1,5) Vpp (10) 0 Programme Non Vcc(3,3) 0 0 0 Effacement Oui 0 Vee(12) 0 0 Non 0 0 0 0 Lecture Oui 1 Lecture (3) 0 0 Non 0 0 0 0 Les décodeurs 431, 441,..., 451 de lignes de mots appliquent des signaux de lignes de mots sur les lignes de mots WL1, WL2,..., WLm pendant des opérations de programme, d'effacement et de lecture. Comme montré dans le Tableau, pendant une opération de programme, une opération d'effacement et une opération de lecture, un signal DWLi de ligne de mots a une tension VT, Vee et Vlecture, respectivement. Ceci peut être obtenu par l'application sélective de VT, Vee et Vlecture pour la sélection d'une opération de programme, d'une opération d'effacement et d'une opération de lecture, respectivement, à une entrée de puissance VPWL d'un circuit de décalage de niveau qui génère le signal DWLi d'activation de ligne de mots, comme représenté sur la figure 8. Pour une opération de programme, un signal DSLi de ligne de source a une tension Vpp et, dans des opérations d'effacement et de lecture, un signal DSLi de ligne de source a une tension de 0 volt. Ceci peut être obtenu en appliquant sélectivement Vpp pour la sélection d'une opération de programme à une entrée de puissance VPSL d'un circuit de décalage de niveau qui génère le signal DSLi de ligne de source, comme montré sur la figure 9. De plus, pendant une opération d'effacement ou de lecture, des signaux respectifs T de sélection de ligne de source sont d'un premier niveau logique (par exemple 0,0 volt), tandis que, pendant une opération de programme, des signaux respectifs T de sélection de ligne de source sont d'un second niveau logique (par exemple 3,0 volts) pour une sélection et d'un premier niveau logique (par exemple 0,0 volt) pour une non-sélection. Conformément à certains exemples de forme de réalisation de l'invention, un dispositif à mémoire comporte un décodeur global 420 qui décode des signaux P, Q, R de sélection de sous-blocs hiérarchiques et génère des signaux GXL1, GXL2,..., GXLk d'activation de segments correspondant à des segments des blocs de mémoire 430, 440,..., 450. Pour un dispositif ayant un grand nombre de blocs de mémoire, le nombre de lignes de signaux appliquées à des décodeurs 431, 441,..., 451 de lignes de mots et à des décodeurs 435, 445,..., 455 de lignes de sources peut être notablement réduit en comparaison avec des dispositifs classiques qui appliquent des signaux de sélection de sous-blocs à chaque bloc. Par exemple, dans la forme de réalisation décrite ci-dessus où il y a 2048 (2k) lignes de mots dans les blocs de mémoire respectifs 430, 440,..., 450, un dispositif à mémoire à semi-conducteurs classique a besoin de 28 lignes de signaux P, Q, R et S pour chacun des décodeurs 431, 441,..., 451 de lignes de mots, et a besoin de 24 lignes de signaux P, Q, R, T pour chacun des décodeurs 435, 445,..., 455 de lignes de sources. Cependant, selon certaines formes de réalisation de l'invention, le nombre de lignes de signaux peut être réduit. Il va de soi que de nombreuses modifications peuvent être apportées au dispositif décrit et représenté sans 30 sortir du cadre de l'invention. Comme décrit ci-dessus, dans un décodeur aligné d'un dispositif à mémoire à semi-conducteurs de l'invention, le nombre de signaux fourni en commun à des décodeurs de lignes de mots et à des décodeurs de lignes de sources est notablement réduit, et ces signaux peuvent sélectionner une ligne de mots et une ligne de source dans un segment segment prédéterminé sélectionné par un décodeur global. Par conséquent, la surface occupée par des lignes de signal de sélection de blocs de mémoire peut être réduite, ce qui permet également de réduire les dimensions globales de la puce. REVENDICATIONS 1. Dispositif à mémoire, caractérisé en ce qu'il comporte: plusieurs blocs de mémoire (430, 440,..., 450), chaque bloc comprenant plusieurs cellules de mémoire; un prédécodeur (410) qui reçoit une adresse de rangée (ADDR) et génère, en réponse à celle-ci, plusieurs signaux (Ml-Mn) de sélection de blocs de mémoire, plusieurs signaux (S) de sélection de lignes de mots, plusieurs signaux (T) de sélection de lignes de sources et plusieurs signaux (P, Q, R) de sélection de sous-blocs comprenant des groupes respectifs de signaux qui correspondent à des niveaux respectifs d'une hiérarchie de sous-blocs dans les blocs de mémoire; un décodeur global (420) qui reçoit les signaux de sélection de sous-blocs et génère, en réponse à ceux-ci, des signaux (GXL1, GXL2,..., GXLk) d'activation de segments pour des segments respectifs de blocs de mémoire qui correspondent à des sous-blocs respectifs du niveau le plus bas de la hiérarchie de sous-blocs; plusieurs décodeurs (431, 441,..., 451) de lignes de mots reliés à des lignes de mots de certains, respectifs, des multiples blocs de mémoire, chaque décodeur de lignes de mots étant configuré de façon à recevoir les signaux d'activation de segments, un signal de sélection de bloc de mémoire et les signaux de sélection de lignes de mots et à générer, en réponse à ceux-ci, des signaux (DWLi) de lignes de mots sur les lignes de mots (WL1, WL2,..., WLm) qui lui sont reliées; et plusieurs décodeurs (435, 445,..., 455) de lignes de sources reliés à des lignes de sources de certains, respectifs, des multiples blocs de mémoire, chaque décodeur de ligne de source étant configuré de façon à recevoir les signaux d'activation de segments, un signal de sélection de bloc de mémoire et les signaux de sélection de lignes de sources et à générer, en réponse à ceux-ci, des signaux (DSLi) de lignes de sources sur les lignes de source (S L1, SL2,..., SLt) qui lui sont reliés. 2. Dispositif à mémoire selon la revendication 1, caractérisé en ce que les signaux de sélection de sous-blocs définissent un certain nombre de sous-blocs au niveau le plus bas de la hiérarchie de sous-blocs, et en ce que le nombre de signaux d'activation de segments est égal au nombre de sous-blocs au niveau le plus bas de la hiérarchie de sous-blocs. 3. Dispositif à mémoire selon la revendication 1, caractérisé en ce que le nombre de signaux de sélection de sous-blocs est inférieur au nombre de signaux d'activation de segments. 4. Dispositif à mémoire selon la revendication 1, caractérisé en ce que les cellules de mémoire comprennent des cellules de mémoire flash. 5. Dispositif à mémoire selon la revendication 1, caractérisé en ce que certains, respectifs, des signaux d'activation de segments activent des groupes respectifs de lignes de mots dans les blocs de mémoire. 6. Dispositif à mémoire selon la revendication 1, caractérisé en ce que certains, respectifs, des signaux de sélection de blocs de mémoire activent certains, respectifs, des blocs de mémoire. 7. Dispositif à mémoire selon la revendication 1, caractérisé en ce que certains, respectifs, des signaux de sélection de lignes de mots activent des lignes de mots respectives. 8. Dispositif à mémoire selon la revendication 1, caractérisé en ce que certains, respectifs, des signaux de sélection de lignes de sources activent des lignes de sources respectives. 9. Dispositif à mémoire selon la revendication 8, 35 caractérisé en ce que chaque ligne de source est reliée à des cellules de mémoire dans au moins deux rangées adjacentes. 10. Dispositif à mémoire selon la revendication 1, caractérisé en ce qu'il comporte en outre un décodeur (460) de colonne qui reçoit une adresse (ADDR) de colonne et transfère, en réponse à celle-ci des données depuis les blocs de mémoire à partir des lignes de bits sélectionnées. 11. Dispositif à mémoire flash, caractérisé en ce qu'il comporte: plusieurs blocs de mémoire (430, 440,..., 450), chaque bloc comprenant: plusieurs cellules de mémoire flash comprenant chacune une borne de source, une borne de drain et une borne de grille; plusieurs lignes de mots (WL1, WL2,..., WLm) dont certaines, respectives, sont reliées à des bornes de grille de cellules de mémoire dans des rangées respectives; et plusieurs lignes de sources (SL1, SL2,..., SLt) dont certaines, respectives, sont reliées à des bornes de sources de cellules de mémoire dans des paires respectives de rangées adjacentes; un prédécodeur (410) qui reçoit une adresse (ADDR) de rangée et génère, en réponse à celle-ci, plusieurs signaux (Ml-Mn) de sélection de blocs de mémoire, plusieurs signaux (S) de sélection de lignes de mots, plusieurs signaux (T) de sélection de lignes de sources et plusieurs signaux (P, Q, R) de sélection de sous-blocs comprenant des groupes respectifs de signaux qui correspondent à des niveaux respectifs d'une hiérarchie de sous-blocs dans les blocs de mémoire; un décodeur global (420) qui reçoit les signaux de sélection de sous-blocs et génère, en réponse à ceux-ci, des signaux (GXL1, GXL2,..., GXLk) d'activation de segments pour des segments respectifs de blocs de mémoire qui correspondent à des sous-blocs respectifs au niveau le plus bas de la hiérarchie de sous-blocs; plusieurs décodeurs (431, 441,..., 451) de lignes de mots dont certains, respectifs, sont reliés aux lignes de mots de certains, respectifs, des multiples blocs de mémoire, chaque décodeur de lignes de mots étant configuré de façon à recevoir les signaux d'activation de segments, un signal de sélection de blocs de mémoire et les signaux de sélection de lignes de mots et à générer, en réponse à ceux-ci, des signaux (DWLi) de lignes de mots sur les lignes de mots (WL1, WL2,..., WLm) qui lui sont reliées; et plusieurs décodeurs (435, 445,..., 455) de lignes de sources dont certains, respectifs, sont reliés aux lignes de sources de certains, respectifs, des multiples blocs de mémoire, chaque décodeur de lignes de sources étant configuré de façon à recevoir les signaux d'activation de segments, un signal de sélection de bloc de mémoire et les signaux de sélection de lignes de sources et à générer, en réponse à ceux-ci, des signaux (DSLi) de lignes de sources sur les lignes de sources (SL1, SL2,.. ., SLt) qui lui sont reliées. 12. Dispositif à mémoire selon la revendication 11, caractérisé en ce que les signaux de sélection de sous-blocs définissent un certain nombre de sous-blocs au niveau le plus bas de la hiérarchie de sous-blocs, et en ce que le nombre de signaux d'activation de segments est égal au nombre de sous-blocs au niveau le plus bas de la hiérarchie de sous-blocs. 13. Dispositif à mémoire selon la revendication 11, caractérisé en ce que le nombre de signaux de sélection de sous-blocs est inférieur au nombre de signaux d'activation de segments. 14. Procédé pour faire fonctionner un dispositif à mémoire comprenant plusieurs blocs de mémoire (430, 440,..., 450), chaque bloc comprenant plusieurs cellules de mémoire, le procédé étant caractérisé en ce qu'il comprend les étapes qui consistent: à décoder une adresse de rangée (ADDR) pour générer plusieurs signaux (M1- Mn) de sélection de blocs de mémoire, plusieurs signaux (S) de sélection de lignes de mots, plusieurs signaux (T) de sélection de lignes de sources et plusieurs signaux (P, Q, R) de sélection de sous-blocs comprenant des groupes respectifs de signaux qui correspondent à des niveaux respectifs d'une hiérarchie de sous-blocs dans les blocs de mémoire; à décoder les signaux de sélection de sous-blocs pour générer des signaux (GXL1, GXL2,..., GXLk) d'activation de segments pour des segments respectifs de blocs de mémoire qui correspondent à des sous-blocs respectifs au niveau le plus bas de la hiérarchie de sous-blocs; à décoder les signaux d'activation de segments, un signal de sélection de bloc de mémoire et les signaux de sélection de lignes de mots pour générer des signaux (DWLi) de lignes de mots pour les blocs de mémoire; et à décoder les signaux d'activation de segments, un signal de sélection de bloc de mémoire et les signaux de sélection de lignes de sources pour générer des signaux (DSLi) de lignes de sources pour les blocs de mémoire. 15. Procédé selon la revendication 14, caractérisé en ce que les signaux de sélection de sous-blocs définissent un nombre de sous-blocs au niveau le plus bas de la hiérarchie de sous-blocs, et en ce que le nombre de signaux d'activation de segments est égal au nombre de sous-blocs au niveau le plus bas de la hiérarchie de sous-blocs. 16. Procédé selon la revendication 14, caractérisé en ce que le nombre de signaux de sélection de sous-blocs est inférieur au nombre de signaux d'activation de segments. 17. Procédé selon la revendication 14, caractérisé en ce que les cellules de mémoire comprennent des cellules de mémoire flash. 18. Procédé selon la revendication 14, caractérisé en ce qu'il comprend en outre l'activation de groupes respectifs de lignes de mots dans les blocs de mémoire en réponse à certains, respectifs, des signaux d'activation de segments. 19. Procédé selon la revendication 14, caractérisé en ce qu'il comprend en outre l'activation de certains, respectifs des blocs de mémoire en réponse à certains, respectifs, des signaux de sélection de blocs de mémoire. 20. Procédé selon la revendication 14, caractérisé en ce qu'il comprend en outre l'activation de lignes de mots respectives en réponse à certains, respectifs, des signaux de sélection de lignes de mots. 21. Procédé selon la revendication 14, caractérisé en ce qu'il comprend en outre l'activation de lignes de sources respectives en réponse à certains, respectifs, des signaux de sélection de lignes de sources. 22. Procédé selon la revendication 21, caractérisé en ce que chaque ligne de source est reliée à des cellules de mémoire dans au moins deux rangées adjacentes. 23. Procédé selon la revendication 14, caractérisé en 20 ce qu'il comprend en outre le décodage d'une adresse de colonne pour transférer des données depuis les blocs de mémoire à partir de lignes de bits sélectionnées.