FR 2855325 A1 20041126 FR 0405487 A 20040519 i s Les mémoires mortes programmables et effaçables de façon électrique (EEPROM pour "Electrically Erasable Programmable Read-Only Memoriy") sont connues. La figure 1 est une coupe d'une structure de cellule EEPROM caractéristique, 100, incluant un transistor de mémoire (MTR) 140 et un transistor de sélection 142 correspondant sur un substrat 101, conformément à l'art antérieur. Le MTR 140 comprend une structure de diélectrique de grille 156 qui comprend une partie de diélectrique de grille 104a et 104z, ayant des épaisseurs T104a et T104z, avec T104z > T104a Sur la figure 1, le numéro de référence 118a désigne une couche diélectrique inter-niveau. Le fait de charger / décharger une grille flottante 116a (constituée d'une couche de silicium polycristallin (poly)) du MTR 140 augmente / diminue la tension de seuil (Vth) du MTR 140 par rapport à une valeur nominale. Dans la structure de cellule EEPROM 100, une valeur logique zéro / un est représentée par une tension Vth augmentée / diminuée (Vdiminuée Vaugmentée (Vth V th), ou inversement. La valeur logique stockée dans le MTR 100 se traduit par le fait qu'une tension de lecture prédéterminée (Vr) a ou n'a pas un niveau suffisant pour débloquer le MTR 100. Comme pour d'autres circuits intégrés, un objectif de conception actuel est d'intégrer plus fortement la mémoire EEPROM, de façon spécifique en réduisant la taille de la structure de cellule. Lorsque la longueur de canal L a été diminuée, le MTR 140 a présenté des effets de canal court, qui sont indésirables. L'art antérieur a compensé ceci en formant une région de prévention de percement (PTP pour "Punch-Through-Prevention") 149 ayant une concentration de dopant (par exemple de type P) plus élevée (P+) par rapport à la concentration de dopant inférieure (P-) du substrat 101. L'un des modes de réalisation de la présente invention porte sur une structure de cellule EEPROM ayant une épaisseur de diélectrique de grille non uniforme. Une telle structure de cellule EEPROM peut comprendre: un substrat semiconducteur; un transistor de mémoire et un transistor de sélection sur le substrat; et une jonction flottante formée dans le substrat entre les transistors et s'étendant partiellement au-dessous du transistor de mémoire; une couche de diélectrique de grille dans le transistor de mémoire, s'étendant dans une direction latérale, étant constituée de façon à former une région de tunnel ayant une épaisseur Ttunnel et recouvrant une partie de la jonction flottante, une région de canal proche ayant une épaisseur Tproche > Ttunnel et placée d'un côté de la région de tunnel opposé au transistor de sélection, et une région de canal éloigné ayant une épaisseur Téloigné Selon une caractéristique, le substrat est d'un premier type de conductivité et une région de compensation faiblement dopée d'un second type de conductivité est formée dans le substrat au-dessous de la région de canal éloigné du diélectrique de grille. Selon une caractéristique, une étendue de la région de compensation correspond d'une manière auto-alignée à l'étendue de la région de canal éloigné de la couche de diélectrique de grille. Selon une autre caractéristique, la région de compensation a une profondeur dcomp; et une région de source ayant une profondeur dsource > dcomp est formée dans le substrat en position adjacente à la région de compensation. Selon une autre caractéristique, le type de conductivité de la région de compensation est le type N. Selon une autre caractéristique, le diélectrique de grille est un oxyde. Un autre des modes de réalisation de la présente invention porte sur un procédé de fabrication d'une structure de cellule EEPROM ayant différentes épaisseurs de diélectrique de grille. Un tel procédé peut comprendre: la formation d'une première couche de diélectrique de grille sur un substrat semiconducteur ayant des première, seconde et troisième zones correspondant ultérieurement dans la fabrication res- pectivement à des régions de tunnel, de canal proche et de canal éloigné, les première et troisième zones étant séparées par la seconde zone; l'enlèvement sélectif de parties de la première couche au-dessus des première et troisième zones; la formation d'une seconde couche de diélectrique de grille sur la première couche et des parties à nu du substrat; des épaisseurs Ttunnel, Tproche et Téloigné de matériau de diélectrique de grille respectivement sur les première, seconde et troisième zones ayant les relations Tproche > Ttunnel et Tproche > Té1oigné; la formation successivement, sur la seconde couche, de couches supplémentaires correspondant à des composants d'un transistor; et l'enlèvement sélectif des première et seconde couches et des couches supplémentaires pour définir des transistors de mémoire et de sélection ébauchés, de façon que les première, seconde et troisième zones soient placées au-dessous du transistor de mémoire. Selon une caractéristique, le substrat est d'un premier type de conductivité et le procédé comprend en outre la formation d'une région de compensation faiblement dopée d'un second type de conductivité dans la troisième zone du substrat. Selon une caractéristique, le procédé comprend en outre l'extension de la région de compensation de façon qu'elle descende jusqu'à une profondeur dcomp et la formation d'une région de source descendant jusqu'à une profondeur dsource > dcomp dans le substrat. Selon une autre caractéristique, le procédé comprend en outre l'opération consistant à donner le type de conductivité N à la région de compensation. Selon une autre caractéristique, le procédé comprend l'utilisation d'un oxyde en tant que matériau pour les première et seconde couches diélectriques. Un autre des modes de réalisation de la présente invention porte sur une structure de cellule EEPROM ayant une épaisseur de diélectrique de grille non uniforme. Une telle structure de cellule EEPROM peut comprendre un substrat se miconducteur; un transistor de mémoire et un transistor de sélection correspondant sur le substrat; et une jonction flottante formée dans le substrat entre les transistors et s'étendant partiellement audessous du transistor de mémoire; l'épaisseur d'une partie, située audessus d'une région de canal, d'une couche de diélectrique de grille dans le transistor de mémoire étant non uniforme avec un degré de nonuniformité notablement supérieur à ce qui résulterait d'une tolérance de fabrication associée à la fabrication d'une couche d'épaisseur uniforme. Un autre des modes de réalisation de la présente invention porte sur un procédé de fabrication d'une structure de cellule EEPROM ayant une épaisseur de diélectrique de grille non uniforme. Un tel procédé peut comprendre la formation d'une première couche de diélectrique de grille sur un substrat semiconducteur; l'enlèvement sélectif de parties de la première couche sur des zones prédéterminées du substrat; la formation d'une seconde couche de diélectrique de grille sur la première couche et sur des parties à nu du substrat; la formation successivement, sur la seconde couche, de couches supplémentaires correspondant à des composants d'un transistor; et l'enlèvement sélectif de parties des première et seconde couches et des couches supplémentaires, pour définir un transistor de mémoire ébauché et un transistor de sélection ébauché correspondant; l'épaisseur, au-dessus d'une première région de canal, de matériau de diélectrique de grille dans le transistor de mémoire ébauché étant non uniforme avec un degré de non-uniformité notablement supérieur à ce qui résulterait d'une tolérance de fabrication associée à la fabrication d'une couche d'épaisseur uniforme. Des caractéristiques et avantages supplémentaires de ï. la présente invention ressortiront plus complètement de la description détaillée suivante d'exemples de modes de réalisation et des dessins annexés dans lesquels: La figure 1 est une coupe d'une structure de cellule de mémoire morte programmable et effaçable de façon électrique (EEPROM) conforme à l'art antérieur. Les autres dessins sont destinés à illustrer des exemples de modes de réalisation de la présente invention et ne doivent pas être interprétés comme une limitation du cadre de celle-ci. La figure 2 est une coupe d'une structure de cellule EEPROM conforme à un mode de réalisation de la présente invention. La figure 3 est une version simplifiée de la figure 2 montrant une représentation de circuit superposée. La figure 4 est une version de la figure 2 qui indique des épaisseurs et des longueurs d'éléments sélectionnées. Les figures 5A-5H sont des coupes de diverses phases dans la fabrication de structures de cellule EEPROM conformes à des modes de réalisation de la présente invention. La figure 2 est une coupe d'une structure de cellule morte programmable et effaçable de façon électrique (EEPROM) 200 conforme à un mode de réalisation de la présente invention. La structure de cellule EEPROM 200 comprend un transistor de mémoire (MTR) 240 et un transistor de sélection (STR) 242 correspondant, formés sur un substrat semiconducteur 201, par exemple en silicium polycristallin. Le MTR 240 et le STR 242 sont par exemple des transistors à effet de champ tels que des transistors à effet de champ MOS. A titre d'exemple qu'on utilisera dans le reste de l'explication, le substrat 201 peut être dopé avec un dopant de type P; selon une variante, on peut utiliser un dopant de type N. Des régions formées à l'intérieur du substrat 201 comprennent: des régions de champ 202; une région de drain / source (D/S) 246 associée au STR 242; une région D/S 248 associée au MTR 240; une région de prévention de percement (PTP) 249 ayant une plus grande concentration (par exemple P+, en termes de l'exemple envisagé ci-dessus) de dopant de type P par rapport au substrat 201 de concentration inférieure (P-) de dopant de type P; et une jonction flottante 244 située entre le MTR 240 et le STR 242 et s'étendant partiellement au-dessous du MTR 240. La jonction flottante 244 est un drain doublement dopé (DDD) ayant une zone 228 d'une plus faible concentration (par exemple N-, en termes de l'exemple envisagé ci-dessus) de dopant de type N par rapport à la zone 206 de plus grande concentration (N+) de dopant de type N. La zone 206 est la partie de la jonction flottante 244 qui s'étend au-dessous du MTR 240, tandis que la zone 228 est située de façon générale dans la région entre le MTR 240 et le STR 242. Les régions D/S 246 et 248 ont une configuration à drain faiblement dopé (LDD) incluant respectivement des zones 231 et 227 de plus faible concentration de dopant (par exemple N-, en termes de l'exemple envisagé précédemment) situées au-dessus du MTR 240 et du STR 242 adjacents; et des zones 230 et 226 de plus forte concentration de dopant, N+, placées de façon adjacente aux régions de champ 202. Le substrat 201 peut également avoir une région de compensation 250 facultative qui occupe une partie de la région de canal du MTR 240 en position adjacente à la zone 227 de la région D/S 248. La présence ou l'absence de la région de compensation 250 représente différents modes de réalisation conformes à la présente invention. La région de compensation a une moindre concentration de dopant (par exemple N-, en termes de l'exemple envisagé ci-dessus) que la zone 227 de la région D/S 248. Le MTR 240 et le STR 242 ont chacun une architecture à double grille (grille flottante et grille de commande). Le MTR 240 comprend les éléments suivants: un diélectrique de grille, par exemple un oxyde de silicium, une structure 256 ayant des parties 204a, 204b, 204c et 204d; une couche de grille flottante 216a, consistant par exemple en silicium polycristallin; une structure diélectrique 218a, par exemple il une structure oxyde nitrure - oxyde (ONO); et une couche de grille de commande 220a, consistant par exemple en silicium polycristallin. On notera que les parties de diélectrique de grille 204b et 204c correspondent ensemble à la partie de diélectrique de grille 104z de l'art antérieur. Prises ensemble, les parties de diélectrique de grille 204b et 204c représentent une épaisseur non uniforme de matériau de diélectrique de grille, tandis qu'au contraire l'épaisseur T104z de la partie de diélectrique de grille 104z de l'art antérieur est uniforme. La partie de diélectrique de grille 204a est placée au-dessus de la zone 206 de la jonction flottante 244, et correspond à la région de tunnel du MTR 240, à travers laquelle la charge / décharge par l'effet tunnel de FowlerNordheim (F-N) a lieu principalement. L'effet tunnel de F-N est le principal mécanisme par lequel la grille flottante 216a est chargée /déchargée afin d'augmenter / diminuer Vth. Les parties de diélectrique de grille 204b et 204c sont placées au-dessus de la région de canal dans le substrat 201. De plus, les parties de diélectrique de grille 204b et 204c peuvent être décrites comme des parties de canal proche et de canal éloigné, du fait qu'elles sont respectivement relativement proche et plus éloignée à la fois de la région d'effet tunnel et de la partie de diélectrique de grille 204a. La partie de diélectrique de grille 204e est placée: (également) au-dessus de la zone 206; d'un côté de la partie de diélectrique de grille 204a opposé à la partie de diélectrique de grille 204b; et entre lapartie de diélectrique de grille 204a et le STR 242. Les épaisseurs Tproche et Tbord des parties de diélectrique de grille 204b et 204d doivent être notablement plus grandes qu'une épaisseur Ttunnel, c'est-à-dire qu'on doit avoir respectivement Tproche > Ttunnei et Tbord > Ttunnelr afin de limiter la zone à travers laquelle l'effet tunnel se produit. De plus, l'épaisseur Téloigné doit être notablement inférieure à Tproche, c'est-à-dire Téloigné T un rapport d'épaisseurs proche peut être dans la plage: tunnel 1 0,1 pm pour limiter l'effet tunnel à une région correspondant à la partie de diélectrique de grille 204a. La même chose est vraie pour la longueur de la région de bord correspondant à la partie de diélectrique de grille 204d. Le STR 242 a de façon correspondante la structure diélectrique de grille 204e; une couche de grille flottante 216b, consistant par exemple en silicium polycristallin; une structure diélectrique 218b, par exemple une structure ONO; et une couche de grille de commande 220b, consistant par exemple en silicium polycristallin. Par rapport aux structures de diélectrique de grille 256 et 204e, les numéros d'éléments 216a/b - 220a/b peuvent être décrits comme représentant d'autres composants qu'on trouve de façon caractéristique dans un transistor à effet de champ et, pour abréger, ils peuvent être respectivement groupés ensemble comme des couches supplémentaires 222a/b. La structure de cellule 200 comprend également: des éléments d'espacement de paroi latérale 252 placés respectivement au-dessus des zones 231 et 227; et un élément d'espacement de paroi latérale 254 correspondant à des éléments d'espacement tels que les éléments d'espacement 252 qui ont été réunis au cours de la formation. Dans le développement de la présente invention, on a reconnu le problème suivant dans l'art antérieur, et on a déterminé ses caractéristiques physiques. Avant d'utiliser la région PTP 149, une tension de lecture Vr de 1,8 volt était appliquée de façon caractéristique à la structure de cellule EEPROM 100. L'utilisation de la région PTP 149 conformément à l'art antérieur décale vers le haut / augdiminuée Vtaugmentée mente uniformément à la fois Vth et Vhntée d'une quantité AVPTP. Par conséquent, la distribution caractéristique (Vtdhi nuée AVPTP)i} de valeurs de (Vtminuée + AVPTP)i comprend maintenant une plage supérieure vtdiminuée(+) qui a des k th(i) valeurs supérieures à Vr. Un cas dans lequel le MTR 140 a tdiminuée(+) sera toujours interprété comme le stockage de la Vth même valeur logique, indépendamment de la valeur logique réellement stockée, du fait que Vdiminuée(+) > Vr, ce qui est un th > Vrfce qui est un problème. Une solution simpliste à ce problème consisterait à compenser en décalant vers le haut / augmentant Vr de façon correspondante, de AVPTP, Vrsimpliste = Vr + AVPTP. Cependant, cette compensation simpliste augmente également de façon correspondante la consommation de puissance, ce qui est également un problème. Lorsque la structure de cellule EEPROM 100 est utilisée dans un dispositif à faible consommation de puissance, par exemple un petit dispositif alimenté par batterie, tel qu'une Carte à Puce, l'emploi de vsimp lis te rsimpliste est spécialement indésirable. A la place, on a bePTP Vpé Tsoin d'une technologie par laquelle Vth = vtphré-PT + AVPTP peut être diminuée en compensation de l'augmentation de la tension de seuil induite par la PTP. Entre autres choses, des modes de réalisation conformes à la présente invention présentent un décalage descendant / diminution uniforme de Vth, AVdiéleccanal -AVPTP, qui réalise ce qui suit: non uni VcomP =PTP Vh P= Vth + AVdiélec canal non uni = (VPTP + AVhalo) + (-AVhalo) cupvphr - PTPo VtComp V PTP (Eq. n 1) le terme AVdiéleccanal représente un décalage descendant / dinon uni minution uniforme de Vth dû à l'épaisseur non uniforme du matériau de diélectrique de grille sur la région de canal du transistor de mémoire (on envisagera ceci ci-dessous de façon plus détaillée). Une telle tension Vth diminuée ou compensée, c'està-dire Vth m, conforme à un aspect de la présente invention, est expliquée ci-dessous. La structure de diélectrique de grille 256 du MTR 240 est formée de façon que des parties de diélectrique de grille 204b et 204c représentent ensemble une épaisseur non uniforme de matériau de diélectrique de grille sur l'étendue du canal. Le degré de non-uniformité est notablement plus grand que celui qui résulterait d'une tolérance de fabrication associée à la fabrication d'une couche d'épaisseur uniforme. Une telle épaisseur non uniforme du matériau de diélectrique de grille sur l'étendue du canal, représenté par les parties de diélectrique de grille 204b et 204c prises ensemble, produit un décalage descendant / dimiwPT P nution uniforme de Vth d'une valeur AVdiéleccana -AVPTp. non uni De façon plus détaillée, on peut représenter le MTR 240 par le circuit suivant: T (Circuit n l) qui a des condensateurs connectés en série C1 = C218a et C2 = C256 (avec C2 connecté à zéro volt). Pendant la charge, V1 est une tension haute (VH), V1 = VH et est appliquée à la couche de grille de commande 220a, tandis que V3 est égale à zéro volt, V3 = 0v, et est appliquée à la jonction flottante 244. Inversement, pendant la décharge, Vl = 0v est appliquée à la couche de grille de commande 220, tandis que V3 = VH est appliquée à la jonction flottante 244. La tension V1 se divise entre les condensateurs C1 et C2 pour donner V2, de la façon suivante: V2 = Vl Cdiélec plus proche VH C218a + C256 (Eq. n 2) Cdiélec plus procheVH le terme C étant le rapport de couplage C218a + C256 capacitif et Cdiélec_plus_proche_VH étant la capacité du condensateur le plus proche du noeud auquel VH est appliquée. On notera que V2 est directement proportionnelle à la force avec laquelle le MRT 240 est chargé / déchargé. On notera également que C256 = C204c + C204b + C204a + C204d. De façon correspondante, le circuit n l peut être redessiné sous la forme suivante, I T -1 _T T _1 1 T T I (Circuit n 2) dans laquelle les condensateurs C204c, C204b, C204a et C204d sont connectés en parallèle les uns par rapport aux autres et sont connectés en série au condensateur C218a. En remplaçant C256 par sa valeur dans l'équation n 2, on obtient ce qui suit. La tension V2 se divise entre les condensateurs C1 et C2 pour donner V2, de la façon suivante. V2 += V Cdiélec adjacent- VH (Eq. n03) C218a + C204c + C204b + C204a + C204d Les capacités C204b et C204d des parties de diélectrique de grille 204b et 204d sont beaucoup plus petites que les capacités C204a et C204c des parties de diélectrique de grille 204a et 204c, respectivement. Le circuit n 2 peut ainsi être encore redessiné de la façon suivante. I TT T (Circuit n 3) La figure 3 est une version simplifiée de la figure 2 montrant le circuit n 3 superposé sur le MTR 240. En termes de l'équation n 3, les capacités C204b et C204d sont négligeables et disparaissent de l'équation, comme indiqué cidessous. V2 = V Cdiélec adjacentVH (Eq. n4) V2 = V1 +... .. (Eq. n04) C218a + C204c + C204a L'équation n 5 facilite l'explication du décalage descendant / diminution uniforme de Vth, par exemple à titre de compensation pour VP, conformément à des modes de réalisation de la présente invention. A nouveau, pendant la charge, V1 = VH et est appliquée pour commander la couche de grille de commande 220a, tandis que V3 = Ov et est appliquée à la jonction flottante 244, ce qui fait que Cdiélecadjacent_vH = C218a. Par substitution dans l'équation n 4, on obtient l'équation suivante. V2charge = VH jC218a (Eq. n 5) C218a + C204c + C204a A nouveau, pendant la décharge, V1 = Ov et est appliquée à la couche de grille de commande 220a, tandis que V3 = VH et est appliquée à la jonction flottante 244, plus CdiélecadjacentVH = C204a. Par substitution dans l'équation n04, on obtient l'équation suivante. V2décharge = VH C204a (Eq. no 6) C218a + C204c + C204a L'examen des équations n 5 et 6 révèle que V2 charge oc C218a + C204c + C204a et i v2décharge c C218a + C204c + C204a peuvent être généralisées de la façon suivante. V2MTR_240 (Eq. n 7) C218a + C204c + C204a En contraste avec ceci, la proportionnalité pour V2 conformément au MTR 140 de l'art antérieur est la suivante. V2MTR_240 oC (Eq. n 7) C118a + C104a La non-uniformité représentée par les parties de diélectrique de grille 204c et 204b, prises ensemble, conformément à des modes de réalisation de la présente invention, introduit un terme supplémentaire dans le dénominateur de la proportionnalité pour V2, c'est-à-dire C204c. En d'autres termes, conformément à des modes de réalisation de la présente invention, la proportionnalité V2MTR-240 - (Eq. n 8) C204c existe, contrairement à l'art antérieur pour lequel il n'existe pas de terme correspondant à C204c dans la proportionnalité pour V2MTR_140. De ce fait, la partie de diélectrique de grille 204c peut être utilisée pour décaler vers le bas / diminuer Vth. En rappelant que la capacité est inversement proportionnelle à l'épaisseur, C cc (Eq. n 9) épaisseur (Eq. n9) on note que la capacité C204c peut être augmentée en diminuant Téloigné de façon qu'elle soit inférieure à Ttunnel, c'est-à- dire Téloigné L'épaisseur non uniforme du matériau de diélectrique de grille représentée par les parties de diélectrique de grille 204b et 204c prises ensemble (conformément à des modes de réalisation de la présente invention) conduit à de plus petites valeurs de V2 par rapport à l'art antérieur, V2MTR-240 PT P VthP d'une valeur lVdiéleccanal î -AVPTP. En d'autres termes, non uni l'augmentation indésirable de Vth due à l'utilisation d'une région de PTP est compensée par l'effet net de la nonuniformité représentée par les parties de diélectrique de grille 204b et 204c prises ensemble. On va maintenant étendre l'exemple envisagé cidessus avec des valeurs approximatives (mais qui ne sont que des exemples) pour certains des paramètres de la structure de cellule EEPROM 200, comme indiqué dans le tableau suivant. La figure 4 est une version de la figure 2 qui montre les épaisseurs et les longueurs que l'exemple étendu mentionne ci-dessous. La longueur LMTR est la longueur du MTR 240. Les longueurs des parties de diélectrique de grille 204a-204d sont respectivement La, Lb, Lc et Ld. Param. Valeur approximative La 0,18 On va maintenant envisager des exemples de procédés pour fabriquer des modes de réalisation de la présente invention, en termes de l'exemple introduit précédemment, et en relation avec les figures 5A-5H, qui sont des coupes de diverses phases dans la fabrication d'une structure de cellule EEPROM 200 conforme à des modes de réalisation de la présente invention. Sur la figure 5A, un substrat 201 du type de conductivité P est fourni. Une région de PTP 249 est formée par implantation ionique, par exemple de bore à 700 keV et 2,0 x 1013/cm2, ainsi qu'à 50 keV et 1,5 x 1012/cm2. Ensuite, des régions de champ 202 sont formées. La première couche de diélectrique de grille 204 est formée avec une épaisseur d'environ 240 - 280 A. Ensuite, une implantation ionique supplémentaire est effectuée pour produire une zone 206 d'impureté de type N, en utilisant par exemple du phosphore à 50-80 keV et 7,0 x 1013/cm2 - 1,0 x 1014/cm2, ou de l'arsenic à 60-120 keV et 7,0 x 1013/cm2 - 1,5 x 1014/cm2. Sur la figure 5B, un motif est formé dans la première couche 204, et ensuite des parties situées au-dessus de zones 208 et 210 qui correspondront ultérieurement dans la fabrication respectivement à la région de tunnel et à la région de canal éloigné, sont supprimées. Sur la figure 5C, une implantation ionique supplémentaire est effectuée facultativement pour produire une région de compensation 250, par exemple en utilisant de l'arsenic à 25-45 keV et 2,0 x 1011/cm2 - 5,0 x 1011/cm2. Si la région 250 est produite, la concentration d'impureté de type N dans la zone 206 est augmentée. Sur la figure 5D, une seconde couche dediélectrique de grille 204 est formée avec une épaisseur d'environ 70 A, ce qui forme des parties de diélectrique de grille 204c, 204b, 204a et 204y. Sur la figure 5E, la couche de grille flottante 216 est formée, par exemple en silicium polycristallin, avec une épaisseur d'environ 1000 2000 A. Sur la figure 5F, la structure diélectrique 218 est formée, par exemple par une 1 - structure ONO ayant une couche d'oxyde inférieure d'une épaisseur d'environ 50 A, une couche de nitrure d'une épaisseur d'environ 80 A et une couche d'oxyde supérieure d'une épaisseur d'environ 60 A. Ensuite, la couche de grille de commande 220 est formée, par exemple en silicium polycristallin, avec une épaisseur d'environ 1000 - 2000 A, ce qui donne une structure intermédiaire. Sur la figure 5G, une opération de définition de motif est appliquée à la structure intermédiaire 502, et des parties sont enlevées sélectivement pour définir le MTR ébauché 240 et le STR ébauché 242. Il en résulte que la partie de diélectrique de grille 204y devient la partie de diélectrique de grille 204d du MTR ébauché 240 et la partie de diélectrique de grille 204e du STR incomplet 242. Ensuite, une implantation ionique supplémentaire est effectuée pour produire des zones ébauchées 227, 228 et 231 ayant une plus faible concentration (N-) d'impureté de type N, en utilisant par exemple de l'arsenic à 25 keV et 2, 0 x 1014/cm2. Sur la figure 5H, des éléments d'espacement de paroi latérale 252 et 254 sont formés. Ensuite, une implantation ionique supplémentaire est effectuée pour former les zones 226 et 230 ayant une concentration plus élevée (N+) d'impureté de type N, en utilisant par exemple de l'arsenic à 50 keV et 5,0 x 1015/cm2. La zone ébauchée est élevée de façon correspondante à la concentration N+. Enfin, une autre implantation ionique est effectuée pour ramener la zone 228 à une concentration N-, en utilisant par exemple du phosphore à 90 keV et 8,0 x 1012/cm2. Ensuite, des éléments d'espacement de paroi latérale 252 et 254 sont formés sur une paroi latérale du MTR et du STR. Il va de soi que de nombreuses modifications peuvent être apportées au dispositif et au procédé décrits et représentés, sans sortir du cadre de l'invention. REVENDICATIONS 1. Structure de cellule de mémoire morte programmable et effaçable de façon électrique (EEPROM) ayant une épaisseur de diélectrique de canal non uniforme, la structure de cellule EEPROM (200) étant caractérisée en ce qu'elle comprend: un substrat semiconducteur (201); un transistor de mémoire (240) et un transistor de sélection (242) sur le substrat (201); et une jonction flottante (244) formée dans le substrat (201) entre les transistors (240, 242) et s'étendant partiellement au-dessous du transistor de mémoire (240); une couche de diélectrique de grille (256) dans le transistor de mémoire, dans une direction latérale, étant constituée de façon à former: une région de tunnel (204a) ayant une épaisseur Ttunnel et recouvrant une partie de la jonction flottante (244), une région de canal proche (204b) ayant une épaisseur Tproche > Ttunnel et située d'un côté de la région de tunnel (204a) opposé au transistor de sélection (242), et une région de canal éloigné (204c) ayant une épaisseur Téloigné 2. Structure de cellule EEPROM selon la revendication 1, caractérisée en ce que Ttunnel Téloigné. 3. Structure de cellule EEPROM selon la revendication 1, caractérisée en ce que l'une au moins des relations suivantes est vérifiée: T 1 T 1 5. Structure de cellule EEPROM selon la revendication 1, caractérisée en ce qu'une dimension latérale de la région de canal proche, Lproche, est Lproche 2 0,1 Pm. 6. Structure de cellule EEPROM selon la revendication 1, caractérisée en ce le diélectrique de grille (256) dans le transistor de mémoire (240) est en outre constitué de façon à inclure une région de bord (204d) ayant une épaisseur Tbord Tproche, et située d'un côté de la région de tunnel (204a) opposé à la région de canal proche (204b). 7. Structure de cellule EEPROM selon la revendication 1, caractérisée en ce que: le substrat (201) est d'un premier type de conductivité; et une région de compensation faiblement dopée (250) d'un second type de conductivité est formée dans le substrat (201) au-dessous de la région de canal éloigné (204c) du diélectrique de grille (256). 8. Structure de cellule EEPROM selon la revendication 7, caractérisée en ce qu'une étendue de la région de compensation (250) correspond d'une manière auto-alignée à l'étendue de la région de canal éloigné (204c) de la couche de diélectrique de grille (256). 9. Structure de cellule EEPROM selon la revendication 7, caractérisée en ce que la région de compensation (250) a une profondeur dcomp; et une région de source (248) ayant une profondeur dsource > dcomp est formée dans le substrat (201) en position adjacente à la région de compensation (250). 10. Structure de cellule EEPROM selon la revendication 7, caractérisée en ce que le type de conductivité de la région de compensation (250) est le type N. 11. Structure de cellule EEPROM selon la revendication 7, caractérisée en ce que le diélectrique de grille (256) est un oxyde. 12. Structure de cellule EEPROM selon la revendication 7, caractérisée en ce que: le transistor de sélection (242) comprend une couche de diélectrique de grille (204e); et chacun des transistors comprend en outre une couche de grille flottante (216a, 216b) sur la couche de diélectrique de grille (256, 204e), une couche d'un autre diélectrique (218a, 218b) sur la couche de grille flottante, et une couche de grille de commande (220a, 220b) en silicium polycristallin sur la couche de l'autre diélectrique. 13. Structure de cellule EEPROM selon la revendication 12, caractérisée en ce que l'autre diélectrique (218a, 218b) consiste en oxyde - nitrure oxyde (ONO). 14. Procédé de fabrication d'une structure de cellule EEPROM ayant une épaisseur de diélectrique de canal non uniforme, le procédé étant caractérisé en ce qu'il comprend: la formation d'une première couche de diélectrique de grille (204) sur un substrat semiconducteur (201) ayant des première, seconde et troisième zones qui correspondront ultérieurement dans la fabrication respectivement à des régions de tunnel (204a), de canal proche (204b) et de canal éloigné (204c), les première et troisième zones étant séparées par la seconde zone; l'enlèvement sélectif de parties de la première couche (204) au-dessus des première et troisième zones; la formation d'une seconde couche de diélectrique de grille (204) sur la première couche et des parties à nu du substrat (201); des épaisseurs Ttunnel, Tproche et Téioigné du matériau de diélectrique de grille respectivement sur les première, seconde et troisième zones ayant les relations Tproche > Ttunnel et Tproche > Téloigné; la formation successivement, sur la seconde couche, de couches supplémentaires correspondant à des composants d'un transistor; et l'enlèvement sélectif de parties des première et seconde couches (204) et des couches supplémentaires pour définir des transistors de mémoire (240) et de sélection (242) ébauchés, de façon que les première, seconde et troisième zones soient placées au-dessous du transistor de mémoire (240). 15. Procédé selon la revendication 14, caractérisé en ce que Ttunnel Téloigné. 16. Procédé selon la revendication 14, caractérisé en ce que l'une au moins des relations suivantes est vérifiée: 18. Procédé selon la revendication 14, caractérisé en ce qu'une dimension latérale de la région de canal proche, Lprocher est Lproche 2 0,1 Pm. 19. Procédé selon la revendication 14, caractérisé en ce l'étape d'enlèvement sélectif de parties de la première couche (204) fait qu'une épaisseur Tbord de matériau de diélectrique de grille sur une quatrième zone, située d'un côté de la première zone opposé à la seconde zone, et correspondant à une région de bord, a la relation Tbord t Tproche 20. Procédé selon la revendication 14, dans lequel le substrat est d'un premier type de conductivité; et caractérisé en ce qu'il comprend en outre la formation d'une région de compensation faiblement dopée (250) d'un second type de conductivité dans la troisième zone du substrat (201). 21. Procédé selon la revendication 20, caractérisé en ce qu'il comprend en outre: l'extension de la région de compensation (250) de façon qu'elle descende jusqu'à une profondeur dcomp; et la formation d'une région de source (248) descendant jusqu'à une profondeur dsource > dcomp dans le substrat (201). 22. Procédé selon la revendication 20, caractérisé en ce qu'il comprend en outre l'opération consistant à donner le type de conductivité N à la région de compensation (250). 23. Procédé selon la revendication 14, caractérisé en ce qu'il comprend l'utilisation d'un oxyde en tant que matériau pour les première et seconde couches diélectriques (204) 24. Structure de cellule EEPROM ayant une épaisseur de diélectrique de grille non uniforme, caractérisée en ce qu'elle comprend: un substrat semiconducteur (201); un transistor de mémoire (240) et un transistor de sélection (242) correspondant sur le substrat (201); et une jonction flottante (244) formée dans le substrat (201) entre les transistors (240, 242) et s'étendant partiellement audessous du transistor de mémoire (240); l'épaisseur d'une partie, située au-dessus d'une région de canal, d'une couche de diélectrique de grille (256) dans le transistor de mémoire (240) étant non uniforme avec un degré de nonuniformité notablement supérieur à ce qui résulterait d'une tolérance de fabrication associée à la fabrication d'une couche d'épaisseur uniforme. 25. Structure de cellule EEPROM selon la revendication 24, caractérisée en ce que l'épaisseur Tplus loin de la couche de diélectrique de grille (256) située sur la région de canal et disposée plus loin du transistor de sélection (242) correspondant est inférieure à l'épaisseur Tplus près de la couche de diélectrique de grille (256) située sur la région de canal mais disposée plus près du transistor de sélection (242) correspondant, Tplus loin 26. Procédé de fabrication d'une structure de cellule EEPROM ayant une épaisseur de diélectrique de grille non uniforme, le procédé étant caractérisé en ce qu'il comprend: la formation d'une première couche de diélectrique de grille (204) sur un substrat semiconducteur (201); l'enlèvement sélectif de parties de la première couche sur des zones prédéterminées du substrat (201); la formation d'une seconde couche de diélectrique de grille (204) sur la première couche et sur des parties à nu du substrat (201); la formation successivement, sur la seconde couche, de couches supplémentaires correspondant à des composants d'un transistor; et l'enlèvement sélectif de parties des première et seconde couches et des couches supplémentaires, pour définir un transistor de mémoire (240) ébauché et un transistor de sé- F # f lection (242) ébauché correspondant; l'épaisseur, au-dessus d'une première région de canal, de matériau de diélectrique de grille (256) dans le transistor de mémoire (240) ébauché étant non uniforme avec un degré de non-uniformité notablement supérieur à ce qui résulterait d'une tolérance de fabrication associée à la fabrication d'une couche d'épaisseur uniforme. 27. Procédé de fabrication d'une structure de cellule EEPROM selon la revendication 26, caractérisée en ce qu'elle comprend en outre l'enlèvement sélectif de parties de la première couche (204) de façon que l'épaisseur résultante Tplus loin du matériau de diélectrique de grille se trouvant sur la région de canal et disposé plus loin du transistor de sélection (242) correspondant, soit inférieure à l'épaisseur résultante, Tplus près, de la couche de diélectrique de grille se trouvant sur la région de canal mais disposée plus près du transistor de sélection de cellule (242) correspondant, Tplus loin