FR 2850179 A1 20040723 FR 0400490 A 20040120 La présente invention concerne un dispositif d'antémémoire et un procédé pour commander le dispositif d'antémémoire. De façon générale, des téléphones cellulaires, des 5 caméras vidéo et des systèmes multimédias utilisent des processeurs de signal numérique (ou DSP pour "Digital Signal Processor") pour traiter des signaux vocaux et des signaux d'image. Un DSP classique comprend une mémoire de programmes pour stocker des programmes d'application, 10 incluant des instructions de traitement de signal. Au fur et à mesure que des programmes d'application deviennent plus grands et plus diversifiés, la mémoire de programmes exige une capacité de stockage accrue. Néanmoins, il est difficile d'installer dans un DSP une mémoire de programmes 15 ayant une plus grande capacité de stockage. On peut cependant traiter ce problème en munissant le DSP classique d'une antémémoire ayant une plus petite capacité de stockage, qui peut stocker une partie des instructions qui sont stockées de façon caractéristique 20 dans la mémoire de programmes. En installant une antémémoire pour stocker des instructions, le nombre d'accès à la mémoire de programmes diminue, et une vitesse de fonctionnement du DSP augmente du fait que le temps nécessaire pour accéder à l'antémémoire est plus court que 25 le temps nécessaire pour accéder à la mémoire de programmes. Par conséquent, le DSP classique peut traiter des signaux vocaux ou des signaux vidéo à des vitesses plus élevées. La figure 1 est un schéma synoptique d'un proces30 seur de signal numérique et d'une mémoire de programmes de l'art antérieur. En se référant à la figure 1, on note qu'un DSP 30 comprend un coeur de DSP 10 et un dispositif d'antémémoire 20. Le DSP 30 est connecté par l'intermédiaire d'un bus de système 1 à une mémoire de programmes 35 40 ayant une capacité de stockage suffisante (pour stocker des applications et des instructions). Le coeur de DSP 10 exécute une variété de programmes exigés pour un traitement de signal numérique et accomplit une routine de service d'interruption en réponse à une demande d'interruption. Le dispositif d'antémémoire 20 fournit au coeur de DSP 10 des 5 instructions nécessaires pour l'exécution des programmes. S'il n'y a pas dans le dispositif d'antémémoire 20 des instructions nécessaires pour permettre au coeur de DSP 10 d'accomplir la routine de service d'interruption, le dispositif d'antémémoire 20 lit les instructions 10 correspondantes dans la mémoire de programmes 40 et fournit au coeur de DSP 10 les instructions qui sont lues. La figure 2 est un schéma synoptique d'un dispositif d'antémémoire de l'art antérieur. En se référant à la figure 2, on note qu'un dispositif d'antémémoire 50 15 comprend une antémémoire 52 et une première unité d'interface 51 et une seconde unité d'interface 53. L'antémémoire 52 stocke des instructions INS utilisées fréquemment par le coeur de DSP 10 de la figure 1 et fournit les instructions au coeur de DSP 10 chaque fois que le coeur 20 de DSP 10 les demande. Par exemple, si l'antémémoire 52 contient les instructions INS demandées par le coeur de DSP 10, elle émet un signal de succès HIT vers la première interface 51. Sinon, l'antémémoire 52 émet un signal d'échec MISS. Si l'antémémoire 52 a les instructions INS demandées, elle émet vers le coeur de DSP 52 les instructions INS demandées, conjointement au signal de succès HIT. Sinon, l'antémémoire 52 émet vers la seconde interface 53 une adresse de programme PROADD correspondant 30 à l'instruction INS demandée. De plus, l'antémémoire 52 émet vers la première interface 51 le signal d'échec MISS. Lorsque le signal d'échec MISS est émis par l'antémémoire 52, la première interface 51 émet un signal d'attente WAIT vers le coeur de DSP 10 de façon que le coeur de DSP 10 35 n'émette pas des demandes supplémentaires pour les instructions INS. La première interface 51 émet vers l'antémémoire 52 l'adresse de programme PRO ADD demandée par le oeur de DSP 10. De plus, la première interface 51 émet vers le coeur de DSP 10 les instructions INS émises par l'antémémoire 52, en 5 réponse au signal de succès HIT. La seconde interface 53 émet vers la mémoire de programmes 40 de la figure 1 l'adresse de programme PROADD qui est émise par l'antémémoire 52. La seconde interface 53 émet vers l'antémémoire 52 l'instruction INS correspondant à 10 l'adresse de programme PRO ADD reçue de la mémoire de programmes 40. Le dispositif d'antémémoire stocke donc des instructions fréquemment utilisées par un coeur de DSP. Par conséquent, il est possible de réduire le nombre d'accès à 15 la mémoire de programmes, qui a une relativement grande capacité de stockage, et finalement d'augmenter la vitesse de fonctionnement d'un DSP. Si une demande d'interruption est émise, le coeur de DSP arrête d'accomplir une opération en cours et exécute 20 une routine de service d'interruption. Le coeur de DSP reprend ensuite l'opération qu'il avait arrêtée précédemment à cause de la demande d'interruption. Du fait que des instructions utilisées dans la routine de service d'interruption sont utilisées moins fréquemment, il y a de 25 façon caractéristique une faible possibilité que les instructions soient stockées dans l'antémémoire. Par conséquent, les instructions nécessaires à la routine de service d'interruption sont lues de façon caractéristique dans la mémoire de programmes plutôt que dans 30 l'antémémoire. La routine de service d'interruption doit être exécutée rapidement, en temps réel. Cependant, du fait qu'une antémémoire "d'usage général" stocke seulement des instructions fréquemment utilisées dans le coeur de DSP, la 35 vitesse de fonctionnement est très lente. La vitesse à laquelle la routine de service d'interruption est accomplie dépend de la rapidité avec laquelle l'antémémoire fournit au coeur de DSP des instructions nécessaires pour le lancement de la routine de service d'interruption. Par conséquent, il n'est pas préférable qu'une antémémoire 5 ayant une faible vitesse de fonctionnement fournisse au coeur de DSP les instructions pour une routine de service d'interruption. En fonction de l'état de fonctionnement du coeur de DSP, le temps que prend le coeur de DSP pour exécuter un 10 programme d'application donné peut varier. Le temps que prend le coeur de DSP pour exécuter le programme d'application donné est de façon caractéristique plus court que le temps que prend le coeur de DSP pour exécuter le programme d'application donné pendant l'exécution d'une 15 multiplicité d'autres programmes. Par conséquent, il est très difficile d'estimer combien de temps prendra le coeur de DSP pour exécuter un programme d'application. De plus, du fait que le temps que prend le coeur de DSP pour exécuter un programme d'application donné peut varier en fonction de 20 l'état de fonctionnement du coeur de DSP, l'antémémoire d'usage général ne peut pas réagir rapidement à une demande d'interruption portant sur un programme qui doit être traité en un temps donné. L'antémémoire stocke de façon caractéristique 25 seulement les instructions qui sont utilisées fréquemment dans le coeur de DSP. Par conséquent, dans un cas dans lequel une demande d'interruption est émise, l'antémémoire accède à la mémoire de programmes pour charger les instructions nécessaires pour la routine de service 30 d'interruption. Cette fonction d'accès augmente la consommation de puissance d'une puce qui contient l'antémémoire. Dans un effort pour résoudre les problèmes mentionnés ci-dessus, un dispositif d'antémémoire, incluant 35 une antémémoire de descripteur d'interruption, dans laquelle un microprocesseur stocke une information d'interruption (c'est-à-dire les instructions nécessaires pour la routine de service d'interruption), a été exposé dans le brevet des E.U.A. n0 6 378 023 délivré à Christie et al., intitulé "Interrupt Descriptor Cache for a Micro5 processor". Dans le dispositif d'antémémoire du brevet '023, le microprocesseur charge l'information d'interruption à partir de l'antémémoire de descripteur d'interruption, au lieu de la charger à partir de la mémoire principale. Dans ce cas, une routine de service d'interruption est utilisée 10 rarement et nécessite des instructions ayant diverses tailles, par exemple de plusieurs dizaines à plusieurs millions d'instructions, conformément au domaine d'application. Par conséquent, pour une routine de service d'interruption exigeant plusieurs millions d'instructions, 15 il y a une limitation dans le stockage de toute l'information d'interruption dans l'antémémoire de descripteur d'interruption. Des exemples de modes de réalisation de la présente invention portent sur un procédé pour commander un 20 dispositif d'antémémoire et sur un dispositif d'antémémoire pour un processeur de signal numérique (DSP). Le dispositif d'antémémoire peut inclure une antémémoire pour fournir une instruction à un coeur de DSP du DSP, en réponse à une demande provenant du coeur de DSP, et une autre antémémoire 25 pour activer un signal de drapeau de fonctionnement en réponse à un signal d'interruption reçu du coeur de DSP. L'antémémoire qui active le drapeau de fonctionnement peut fournir un nombre donné d'instructions qui sont différentes de l'instruction fournie en premier, en réponse à des 30 demandes d'instructions supplémentaires provenant du coeur de DSP. De plus, l'antémémoire prenant en charge le nombre donné d'instructions différentes peut désactiver le signal de drapeau de fonctionnement et cesser de fournir les instructions différentes lorsque le nombre d'instructions 35 donné atteint une valeur de seuil. Le processus ci-dessus peut être répété de façon itérative jusqu'à ce qu'il n'y ait plus de demandes d'instructions supplémentaires provenant du coeur de DSP qui doivent être traitées. D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la 5 description qui va suivre de modes de réalisation, donnés à titre d'exemples non limitatifs. La suite de la description se réfère aux dessins annexés, dans lesquels: La figure 1 est un schéma synoptique d'un processeur de signal numérique et d'une mémoire de 10 programmes de l'art antérieur. La figure 2 est un schéma synoptique d'un dispositif d'antémémoire de l'art antérieur. La figure 3 est un schéma synoptique d'un dispositif d'antémémoire conforme à un exemple de mode de 15 réalisation de la présente invention. La figure 4 est un schéma synoptique d'une première antémémoire représentée sur la figure 3. La figure 5 est un schéma illustrant un bloc d'antémémoire représenté sur la figure 4. La figure 6 est un organigramme décrivant un procédé pour faire fonctionner un dispositif d'antémémoire conforme à un exemple de mode de réalisation de la présente invention. La figure 7 est un organigramme décrivant de façon 25 plus détaillée une fonction 2400 de la figure 6. La figure 8 est un schéma synoptique d'un dispositif d'antémémoire conforme à un autre exemple de mode de réalisation de la présente invention. La figure 9 est un schéma synoptique détaillé d'une 30 première antémémoire représentée sur la figure 8. La figure 10 est un schéma synoptique d'une seconde antémémoire représentée sur la figure 8. La figure 11 est un organigramme décrivant un procédé pour faire fonctionner un dispositif d'antémémoire 35 conforme à un autre exemple de mode de réalisation de la présente invention. La figure 12 est un schéma synoptique détaillé d'une troisième antémémoire représentée sur la figure 8. La figure 13 est un schéma synoptique illustrant une comparaison de la largeur de bande d'entrée 5 d'antémémoire pour une routine de service d'interruption, avec la largeur de bande d'entrée d'antémémoire pour l'usage général. Des exemples de modes de réalisation de la présente invention portent sur un dispositif d'antémémoire pour un 10 processeur de signal numérique (DSP), qui est capable de réagir rapidement à une demande d'interruption avec une plus faible consommation de puissance, et sur un procédé pour commander le dispositif d'antémémoire. Les exemples de modes de réalisation de la présente invention seront 15 décrits plus complètement en référence aux dessins annexés, dans lesquels des numéros de référence semblables dans différents dessins désignent des éléments semblables. La figure 3 est un schéma synoptique d'un dispositif d'antémémoire conforme à un exemple de mode de 20 réalisation de la présente invention. En se référant à la figure 3, on note qu'un dispositif d'antémémoire 100, à faible consommation de puissance, peut inclure une première unité d'interface 110, une première antémémoire 120, une seconde antémémoire 130 et une seconde unité d'interface 140. 25 La première unité d'interface 110 reçoit une adresse de programme PRO ADD et un signal d'interruption INT ACK provenant d'un coeur de processeur de signal numérique (DSP) (tel que le coeur de DSP 10 de la figure 1). La première unité d'interface 110 peut recevoir des signaux qui peuvent 30 être utilisés pour écrire des données ou lire des données pour la commande de la première antémémoire 120 et de la seconde antémémoire 130. La première unité d'interface 110 émet l'adresse de programme PROADD vers la première antémémoire 120 et vers 35 la seconde antémémoire 130, et émet le signal d'interruption INT ACK vers la première antémémoire 120. La première antémémoire 120 émet une première instruction INSRE1 conjointement à un signal de succès HIT1, vers la première unité d'interface 110. La première unité d'interface 110 émet la première instruction INSRE1 vers 5 le coeur de DSP 10. La seconde antémémoire 130 émet une seconde instruction INS RE2 conjointement à un signal de succès HIT2, vers la première unité d'interface 110. Ici, les termes "première" et "seconde", utilisés dans le contexte d'une "première instruction" et d'une "seconde 10 instruction", peuvent être utilisés pour distinguer par exemple l'instruction fournie par la première antémémoire 120 et l'instruction fournie par la seconde antémémoire 130. La première instruction INS RE1 fournie par la 15 première antémémoire 120 peut être utilisée pour ordonner au coeur de DSP 10 de contrôler un état de demande d'interruption et de lire des variables d'entrée associées, lorsque le coeur de DSP 10 exécute une routine de service d'interruption, par exemple. La seconde instruction INS RE2 20 fournie par la seconde antémémoire 130 peut être utilisée pour ordonner au coeur de DSP 10 d'exécuter un programme normal, ou peut être une instruction qui doit être fournie au coeur de DSP 10 après que la première antémémoire 120 a fourni toutes les instructions INS RE1 pour contrôler 25 l'état de demande d'interruption, et lire des variables d'entrée associées, pendant la routine de service d'interruption. La première unité d'interface 110 émet la seconde instruction INS RE2 vers le coeur de DSP 10. Lorsque la 30 première unité d'interface 110 reçoit un signal d'échec MISSi provenant de la première antémémoire 120 et un signal d'échec MISS2 provenant de la seconde antémémoire 130, la première unité d'interface 110 émet un signal d'attente WAIT vers le coeur de DSP 10, de façon que le coeur de DSP 10 35 ne demande pas d'instructions supplémentaires. La première antémémoire 120 peut être réalisée sous la forme d'une antémémoire d'interruption, par exemple, qui fonctionne en réponse à la réception du signal d'interruption INTACK. Lorsque la première antémémoire 120 5 reçoit le signal d'interruption INTACK, la première antémémoire 120 active un signal de drapeau de fonctionnement RUNF. Lorsque le signal de drapeau de fonctionnement RUNF est activé, il indique un état dans lequel une instruction peut être fournie en réponse à une 10 demande d'interruption. Si la première instruction INSRE1 (correspondant à l'adresse de programme PROADD) existe, la première antémémoire 120 émet la première instruction INSRE1 conjointement au signal de succès HIT1. Simultanément à l'émission du signal de succès HIT1 et de 15 la première instruction INSREI, la première antémémoire génère une adresse d'extraction anticipée PRFADD pour l'émission vers la seconde unité d'interface 140. L'adresse d'extraction anticipée PRFADD contient une multiplicité d'adresses. Chacune des adresses peut avoir une valeur qui 20 augmente de façon consécutive à partir de l'adresse de programme PROADD. En réponse à l'adresse d'extraction anticipée PRFADD, la seconde unité d'interface 140 émet une première instruction d'écriture INS1 qui est stockée dans la première antémémoire 120. Si la première instruction INS REI n'existe pas ou n'est pas valide, la première antémémoire 120 émet le signal d'échec MISSi vers la première unité d'interface 110. Ensuite, la première antémémoire 120 émet l'adresse de programme PROADD vers la seconde unité d'interface 140 et 30 reçoit la première instruction d'écriture INS1, correspondant à l'adresse de programme PROADD, à partir de la seconde unité d'interface 140. Après que la première antémémoire 120 a émis un nombre donné de premières instructions INS RE1 (après avoir 35 atteint une valeur de seuil ou un nombre ou une valeur d'instructions à émettre fixé à l'avance), la première antémémoire 120 cesse de fonctionner et désactive le signal de drapeau de fonctionnement RUN F. Le nombre donnée de premières instructions INSRE1 peut être égal au nombre d'instructions nécessaires au coeur de DSP 10 pour contrôler 5 un état de demande d'interruption et pour lire des variables d'entrée pertinentes, par exemple. La seconde antémémoire 130 peut fonctionner lorsque le signal de drapeau de fonctionnement RUNF est désactivé. Si une seconde instruction INS RE2, correspondant à 10 l'adresse de programme PROADD, existe, la seconde antémémoire 130 émet vers la première unité d'interface 110 la seconde instruction INS_ RE2, conjointement au signal de succès HIT2. Si la seconde instruction INS RE2 n'existe pas ou n'est pas valide, la seconde antémémoire 130 émet le 15 signal d'échec MISS2 vers la première unité d'interface 110. Ensuite, la seconde antémémoire 130 peut émettre l'adresse de programme PROADD vers la seconde unité d'interface 140, afin de recevoir une seconde instruction d'écriture INS2 provenant de la seconde unité d'interface 140. Par 20 conséquent, la seconde antémémoire 130 peut fournir des instructions nécessaires au coeur de DSP 10 pour exécuter un programme normal, ou des instructions nécessaires pour exécuter une routine de service d'interruption, après que le coeur de DSP 10 a lu certaines variables d'entrée, par 25 exemple. Ici, les certaines variables d'entrée peuvent être utilisées comme des coordonnées de position d'un pointeur indiquant la direction de mouvement d'une souris, par exemple, lorsqu'un programme particulier est sélectionné par des dispositifs d'entrée externes (tels qu'une souris), 30 pour exécuter le programme. La sélection du programme par le dispositif d'entrée externe peut occasionner une interruption. Une unité centrale d'ordinateur peut ainsi déterminer la cause de l'interruption, c'est-à-dire le programme particulier qui est sélectionné, d'après les 35 coordonnées de position du pointeur. La seconde unité d'interface 140 peut recevoir l'adresse d'extraction anticipée PRFADD ou l'adresse de programme PROADD provenant de la première antémémoire 120, et peut émettre l'adresse d'extraction anticipée PRFADD ou 5 l'adresse de programme PRO ADD vers une mémoire de programmes ayant une plus grande capacité de stockage (telle que la mémoire 40 de la figure 1) . La seconde unité d'interface 140 reçoit l'adresse de programme PROADD émise par la seconde antémémoire 130 et émet l'adresse de 10 programme PRO ADD vers la mémoire de programmes 40. En réponse, la mémoire de programmes 40 émet la première instruction d'écriture INS1 vers la seconde unité d'interface 140, qui émet la première instruction d'écriture INS1 vers la première antémémoire 120. D'autre 15 part, si la seconde unité d'interface 140 reçoit la seconde instruction d'écriture INS2 à partir de la mémoire de programmes 40, la seconde unité d'interface 140 émet vers la seconde antémémoire 130 la seconde instruction d'écriture INS2 qui est reçue. La figure 4 est un schéma synoptique détaillé de la première antémémoire 120 de la figure 3. En se référant à la figure 4, on note que la première antémémoire 120 peut inclure un bloc d'antémémoire 150. Le bloc d'antémémoire 150 peut inclure une multiplicité de registres de stockage 25 151. Chacun des registres de stockage 151 peut inclure un espace de stockage à N bits (N peut être par exemple un nombre entier supérieur à 1) et un bit de validité V indiquant si des instructions stockées à l'intérieur sont valides ou non. Les N bits peuvent être divisés en un 30 nombre de mots donné qui peuvent être lus en une seule fois, par exemple. La première antémémoire 120 peut également inclure une unité de commande d'antémémoire 160. L'unité de commande d'antémémoire 160 peut inclure un premier registre 35 161 qui reçoit l'adresse de programme PROADD provenant de la première unité d'interface 110 et émet une adresse de demande REQ ADD. L'adresse REQ ADD est par exemple la même que l'adresse PROADD qui est introduite dans le premier registre 161. L'unité de commande d'antémémoire 160 peut également inclure un second registre 162 qui reçoit le 5 signal d'interruption INT ACK provenant de la première unité d'interface 110, stocke l'adresse de programme PROADD qui est la première reçue de la première unité d'interface 110, et fixe l'adresse de programme PROADD comme une adresse de départ BADD. L'adresse BADD est donc 10 l'adresse PRO ADD introduite initialement dans le second registre 162 lorsque la première antémémoire reçoit le signal d'interruption INTACK provenant de la première unité d'interface 110. L'adresse de programme PROADD est reçue et. stockée dans le second registre 162 lorsqu'un 15 signal de commande CTL donné est appliqué à l'entrée de ce registre. Le second registre 162 restaure l'adresse de départ BADD avec l'adresse de programme PROADD correspondante. L'unité de commande d'antémémoire 160 comprend un 20 troisième registre 163 qui stocke la première adresse de programme PROADD reçue, et crée l'adresse d'extraction anticipée PRFADD. L'adresse PRFADD peut représenter l'une d'une multiplicité d'adresses de programme qui augmentent consécutivement (en valeur ou ordre numérique) à partir de 25 l'adresse de programme PROADD reçue. En d'autres termes, le troisième registre 163 crée une adresse PRFADD qui représente une ou plusieurs des adresses PROADD stockées dans la première antémémoire 120. Le troisième registre 163 émet l'adresse d'extraction anticipée PRF ADD vers la 30 mémoire de programmes 40. De plus, au moment o le signal de commande CTL est appliqué en entrée, le troisième registre 163 stocke l'adresse de programme PROADD qui lui est appliquée. Le troisième registre 163 crée l'adresse d'extraction anticipée PRF ADD et émet l'adresse 35 d'extraction anticipée PRFADD vers la mémoire de programmes 40. L'adresse d'extraction anticipée PRF ADD peut représenter une multiplicité d'adresses de programme qui augmentent consécutivement (en valeur ou en ordre numérique) à partir de l'adresse de programme PROADD stockée. L'unité de commande d'antémémoire 160 peut inclure une première unité de soustraction 164 et une seconde unité de soustraction 165. La première unité de soustraction 164 crée une adresse de lecture RADD en soustrayant l'adresse de départ BADD de l'adresse de demande REQ_ADD. La seconde 10 unité de soustraction 165 crée une adresse d'écriture WADD en soustrayant l'adresse de départ BADD de l'adresse d'extraction anticipée PRFADD ou de l'adresse de programme PRO ADD, qui a été reçue conjointement au signal de commande CTL. L'unité de commande d'antémémoire 160 peut inclure une unité de détermination de succès / échec 166. L'unité de détermination de succès / échec 166 reçoit l'adresse de lecture RADD et émet le signal d'échec MISSl si l'adresse de lecture RADD est plus grande qu'une valeur d'adresse 20 maximale dans une plage d'adresses donnée du bloc d'antémémoire 150, ou plus petite qu'une valeur d'adresse minimale dans la plage d'adresses donnée dans le bloc dlantémémoire 150. Lorsque l'adresse de lecture RADD est à l'intérieur 25 de la plage d'adresses donnée du bloc d'antémémoire 150, l'unité de détermination de succès / échec 166 reçoit un bit de validité VBIT à partir du registre de stockage 151 du bloc d'antémémoire 150. Sur la base du bit de validité VBIT, l'unité de détermination de succès / échec 166 30 détermine si des données correspondant à l'adresse de lecture RADD sont valides ou non. Si les données correspondant à l'adresse de lecture RADD sont valides, l'unité de détermination de succès / échec 166 émet le signal de succès HIT1. Sinon, l'unité de détermination de 35 succès / échec 166 émet le signal d'échec MISS1. Le troisième registre 163 émet l'adresse d'extraction anticipée PRFADD pendant l'émission du signal de succès HIT1. Le troisième registre 163 émet l'adresse de programme PROADD, qui est reçue conjointement au signal de 5 commande CTL, pendant l'émission du signal d'échec MISS1. L'unité de commande d'antémémoire 160 peut inclure un compteur 167. Comme représenté sur la figure 4, le compteur 167 compte le nombre de fois que le signal de succès HIT1 est émis, et accumule la valeur de comptage et émet la 10 valeur de comptage accumulée CNT. Le compteur 167 est restauré en réponse à un signal de restauration RST. L'unité de commande d'antémémoire 160 peut inclure un générateur de signal de commande 168. Le générateur de signal de commande 168 peut recevoir une multiplicité de 15 signaux, incluant le signal d'échec MISS1, le signal d'interruption INTACK, l'adresse de programme PROADD, et la valeur de comptage accumulée CNT. Le générateur de signal de commande 168 peut en outre recevoir des signaux tels que l'adresse de lecture RADD et l'information de bit 20 de validité VBIT. Le générateur de signal de commande 168 émet le signal de commande CTL lorsque le signal d'échec MISSi est reçu. Le générateur de signal de commande 168 compare la valeur de comptage accumulée CNT avec un nombre ou un seuil donné. Lorsque la valeur de comptage accumulée 25 CNT est égale au nombre ou au seuil donné, le générateur de signal de commande 168 détermine que le nombre de premières instructions INSRE1 (qui sont fournies au coeur de DSP 10) atteint un nombre ou un seuil donné, et désactive le signal de drapeau de fonctionnement RUNF. A ce moment, le 30 générateur de signal de commande 168 émet le signal de restauration RST vers le compteur 167. Ici, le générateur de signal de commande 168 peut également émettre des signaux de commande supplémentaires, autres que le signal de commande CTL. La figure 6 est un organigramme décrivant un procédé pour faire fonctionner un dispositif d'antémémoire conforme à un exemple de réalisation de la présente invention. On pourra se référer occasionnellement aux figures 3-7 en relation avec ce qui suit. Le fonctionnement général du dispositif d'antémémoire est bien connu de 5 l'homme de l'art, et par conséquent son explication ne sera pas présentée ici. En se référant à la figure 6, on note qu'initialement la seconde antémémoire 130 fournit (fonction 2100) la seconde instruction INS RE2 au coeur de 10 DSP 10. Ensuite, on détermine (fonction 2200) si le signal d'interruption INTACK a été reçu ou non. Si le signal d'interruption INTACK a été reçu (l'issue de la fonction 2200 est "OUI"), le générateur de signal de commande 168 de la première antémémoire 120 active (fonction 2300) le 15 signal de drapeau de fonctionnement RUNF, et la première antémémoire 120 fournit (fonction 2400) la première instruction INSRE1 au coeur de DSP 10. Ensuite, on détermine (fonction 2500) si le nombre des premières instructions INSRE1 fournies par la première 20 antémémoire 120 atteint un nombre prédéterminé ou donné (c'est-à-dire une valeur de seuil). Si le nombre des premières instructions INSRE1 est égal au nombre donné (l'issue de la fonction 2500 est "OUI"), la première antémémoire 120 cesse de fonctionner (fonction 2600). Les 25 fonctions 2100 à 2600 peuvent ensuite être répétées jusqu'à ce que le coeur de DSP 10 ne demande plus d'instructions supplémentaires (ceci n'est pas représenté, pour la clarté). La figure 7 est un organigramme décrivant de façon 30 plus détaillée la fonction 2400 de la figure 6. En se référant à la figure 7, on note que les premier à troisième registres 161 à 163 de la première antémémoire 120 reçoivent (fonction 2401) une adresse de programme PROADD. Le premier registre 161 peut émettre une série d'adresses 35 de programme PRO ADD qui sont introduites consécutivement dans celui-ci sous la forme de l'adresse de demande REQADD. Le second registre 162 stocke la première adresse PROADD reçue parmi la série d'adresses de programme, et fixe comme une adresse de départ BADD, la première adresse de programme PROADD stockée. La première unité de soustraction 164 génère ensuite (fonction 2402) une adresse de lecture RADD en soustrayant l'adresse de départ BADD de l'adresse de demande REQADD. Par exemple, si l'adresse de demande REQADD a une valeur de 108 et l'adresse de départ BADD a 10 une valeur de 100, l'adresse de lecture est 8. L'unité de détermination de succès / échec 166 détermine (fonction 2403) si l'adresse de lecture RADD est ou non à l'intérieur d'une plage d'adresses donnée du bloc d'antémémoire 150. Si l'adresse de lecture RADD n'est pas à 15 l'intérieur de la plage d'adresses donnée du bloc d'antémémoire 150 (l'issue de la fonction 2403 est "NON"), l'unité de détermination de succès / échec 166 émet (fonction 2404) un signal d'échec MISS1. Par exemple, et en considérant que le bloc d'antémémoire 150 contient des 20 adresses allant de 0 à 99, une adresse de départ BADD est 100, et une adresse de demande REQADD est 300. Par conséquent, l'adresse de lecture RADD est 200. Dans ce cas, l'adresse de lecture RADD n'est pas à l'intérieur de la plage d'adresses donnée (0 - 99), du fait que l'adresse de 25 lecture RADD dépasse notablement la valeur d'adresse maximale de 99 pour la plage d'adresses donnée. Par conséquent, le signal d'échec MISSi est émis (fonction 2404) et l'adresse de départ BADD doit être restaurée (fonction 2405). A titre d'autre exemple, si l'adresse de départ BADD est 100 et l'adresse de demande REQADD est 90, l'adresse de lecture RADD est -10, et est à l'extérieur de la plage d'adresses (0 - 99) du bloc d'antémémoire 150. Dans ce cas également, le signal d'échec MISSl est émis 35 (fonction 2404) et l'adresse de départ BADD doit être restaurée (fonction 2405). En réponse au signal d'échec MISS1, le générateur de signal de commande 168 émet le signal de commande CTL vers les second et troisième registres 162 et 163. Pour restaurer l'adresse de départ BADD dans la 5 fonction 2405, le second registre 162 réagit au signal de commande CTL en stockant l'adresse de programme PRO ADD utilisée pour créer l'adresse de lecture RADD, qui n'est pas à l'intérieur de la plage d'adresses du bloc d'antémémoire 150, et restaure l'adresse de départ BADD 10 avec l'adresse de programme PRO ADD stockée. Ainsi, chaque fois que l'adresse de programme PROADD effectue un saut trop important vers le haut ou vers le bas, l'adresse de départ BADD est restaurée. Ce processus permet de fournir des instructions demandées au coeur de DSP 10, simplement en 15 utilisant les registres de stockage 151 du bloc d'antémémoire 150. Ensuite, le troisième registre 163 émet (fonction 2406) l'adresse de programme PROADD (restaurée sous la forme de l'adresse de départ BADD) vers la mémoire de 20 programmes 40. Le bloc d'antémémoire 150 reçoit (fonction 2407) la première instruction d'écriture INS1 (qui correspond à l'adresse de programme PROADD) provenant de la mémoire de programmes 40. La seconde unité de soustraction 165 génère ensuite l'adresse d'écriture WADD 25 et stocke la première instruction d'écriture INSI dans le bloc d'antémémoire 150 (fonction 2408). La seconde unité de soustraction 165 peut créer l'adresse d'écriture WADD en soustrayant l'adresse de départ BADD de l'adresse de programme PROADD, par exemple. Au moment de la restauration 30 de l'adresse de départ BADD, l'adresse de programme PROADD et l'adresse de départ BADD sont les mêmes; par conséquent l'adresse d'écriture WADD est 0. Les fonctions 2401 à 2408 peuvent être exécutées de façon répétée jusqu'à ce qu'une adresse de lecture RADD 35 soit à l'intérieur de la plage d'adresses donnée (l'issue de la fonction 2403 est "OUI"). Si l'adresse de lecture RADD est à l'intérieur de la plage donnée, un contrôle de validité est effectué. L'unité de détermination de succès / échec 166 contrôle (fonction 2409) un bit de validité (VBIT) correspondant à l'adresse de lecture RADD déterminée 5 comme étant à l'intérieur de la plage d'adresses, dans la fonction 2403. Le contrôle de bit de validité de la fonction 2409 détermine si la première instruction INSRE1 correspondant à l'adresse de lecture RADD est valide ou non. Par exemple, si le bit de validité VBIT a une valeur 10 de "1", la première instruction INSRE1 est valide (l'issue de la fonction 2409 est "OUI") . Si le bit de validité VBIT a une valeur de "0", la première instruction INSRE1 est invalide (l'issue de la fonction 2409 est "NON"), et les fonctions 2404 à 2409 sont répétées jusqu'à ce qu'il soit 15 déterminé qu'une première instruction INSRE1 est valide. Lorsque la première instruction INSRE1 est valide, l'unité de détermination de succès / échec 166 émet un signal HIT1 et le bloc d'antémémoire 150 émet la première instruction INSRE1 (fonction 2410). Le troisième registre 20 163 stocke l'adresse de programme PROADD, qui est fixée comme l'adresse de départ BADD, et génère (fonction 2411) l'adresse d'extraction anticipée (PRF ADD). L'adresse d'extraction anticipée PRFADD peut inclure une multiplicité d'adresses qui peuvent augmenter consécutivement (en valeur ou en ordre numérique) à partir de l'adresse de programme PROADD stockée dans le troisième registre 163. Lorsque la première instruction d'écriture INS1 (correspondant à l'adresse d'extraction anticipée PRFADD) 30 est reçue, la seconde unité de soustraction 165 crée l'adresse d'écriture WADD et stocke la première instruction d'écriture INS1 dans le bloc d'antémémoire 150 (fonction 2412). La seconde unité de soustraction 165 peut créer l'adresse d'écriture WADD en soustrayant l'adresse de 35 départ BADD de l'adresse d'extraction anticipée PRF ADD, par exemple. L'adresse d'extraction anticipée PRF ADD est émise vers la mémoire de programmes 40 par la seconde unité d'interface 140 de la figure 3. L'adresse d'extraction anticipée PRF_ ADD sera décrite plus complètement ci-après. A titre d'exemple, et en supposant que l'adresse de 5 programme (qui est fixée comme l'adresse de départ BADD) soit égale à 100, le troisième registre 163 génère l'adresse d'extraction anticipée PRF_ ADD qui augmente continuellement d'une unité à part d'une valeur de 100 (101, 102, ., etc.). L'adresse de demande REQ_ ADD peut ne 10 pas être identique à l'adresse d'extraction anticipée PRFADD. Par exemple, lorsque l'adresse d'extraction anticipée PRF_ ADD augmente dans l'ordre de 100, 101, 102, 103, ..., l'adresse de demande REQ_ ADD peut augmenter irrégulièrement dans l'ordre de 100, 103, 104, 106, 200, .... 15 par exemple. Cette discordance (REQ_ ADD # PRFADD) peut se produire du fait que le troisième registre 163 génère consécutivement l'adresse d'extraction anticipée PRF_ ADD à une vitesse plus élevée qu'une vitesse à laquelle le premier registre 161 reçoit l'adresse de programme PROADD 20 pour émettre l'adresse de demande REQ_ ADD...DTD: Du fait que la première antémémoire 120 peut émettre efficacement la première instruction d'écriture INS1 (reçue en réponse à l'adresse d'extraction anticipée PRFADD générée à la vitesse plus élevée et émise vers la 25 mémoire de programmes 40), la première antémémoire 120 peut réagir plus rapidement à une demande émise par le coeur de DSP 10, pour diriger la première instruction vers le coeur de DSP 10. Par conséquent, le coeur de DSP 10 peut réagir plus rapidement à une demande d'interruption. En se référant à nouveau à la figure 7, on note que chaque fois que le signal de succès HIT1 est émis par l'unité de détermination de succès / échec 166, le compteur 167 compte (fonction 2413) le nombre de fois que le signal de succès HIT1 est émis, accumule la valeur de comptage, et 35 émet (fonction 2414) la valeur de comptage accumulée CNT. Le générateur de signal de commande 168 compare la valeur de comptage accumulée CNT avec un nombre ou un seuil donné et détermine (fonction 2415) si le nombre de fois que le signal de succès HIT1 est émis atteint ou non un nombre donné ou prédéterminé (c'est-à-dire la valeur de seuil). Si 5 le nombre de fois que le signal de succès HIT1 est émis n'atteint pas le nombre donné (l'issue de la fonction 2415 est "NON"), les fonctions 2401 à 2414 sont accomplies de façon répétée jusqu'à ce que le signal de succès HIT1 soit égal au nombre donné. Lorsque le nombre de fois que le signal de succès HIT1 est émis atteint le nombre ou seuil donné (l'issue de la fonction 2415 est "OUI"), le générateur de signal de commande 168 détermine que le nombre des premières instructions INSRE1 (qui sont fournies au coeur de DSP 10) 15 a atteint un nombre ou seuil donné, et désactive le signal de drapeau de fonctionnement RUNF, et le processus de la figure 7 est achevé (fonction 2416) A ce moment, le générateur de signal de commande 168 émet un signal de restauration RST vers le compteur 167. Le signal d'interruption INTACK décrit en référence aux figures 6 et 7 est décrit dans le contexte dans lequel il est reçu une seule fois. Cependant, des signaux d'interruption supplémentaires peuvent être reçus pendant le traitement du signal d'interruption INTACK qui 25 est le premier ou a été reçu précédemment. Dans un cas dans lequel plus d'un signal d'interruption INT ACK est reçu, la première antémémoire 120 peut fonctionner par exemple de la manière suivante. Le générateur de signal de commande 168 émet un 30 signal de commande CTL en réponse au signal d'interruption INT ACK supplémentaire ou suivant qu'il a reçu, lorsque la première antémémoire 120 fournit la première instruction INSRE1 au coeur de DSP 10. En réponse au signal de commande CTL, le second registre 162 stocke l'adresse de programme 35 PROADD (qui a été reçue en tout premier lieu (voir par exemple la fonction 2401)) conjointement au signal d'interruption INT ACK reçu en supplément, et il restaure l'adresse de départ BADD (voir par exemple la fonction 2405) avec l'adresse de programme PROADD stockée. Le compteur 167 est restauré en réponse au signal de 5 restauration RST et recommence à compter. Du fait que le nombre des premières instructions INS RE1 (fournies par la première antémémoire 120 en réponse à une demande d'interruption) est fixé à un nombre donné, le nombre ou le seuil donné comparé avec la valeur de comptage accumulée 10 CNT par le générateur de signal de commande 168, est restauré de façon à permettre de réagir suffisamment à des signaux d'interruption INTACK supplémentaires, afin de fournir la première instruction INSRE1 au coeur de DSP 10. Ensuite, le processus retourne à la fonction 2406 de façon 15 que le troisième registre 163 émette l'adresse de programme PROADD (restaurée comme la nouvelle adresse de départ BADD) vers la mémoire de programmes 40, et ensuite les fonctions 2407 et 2408 décrites ci-dessus peuvent être accomplies. La fonction 2400 peut ensuite être accomplie de 20 façon répétée jusqu'à ce que le nombre des premières instructions INSRE1 atteigne un nombre donné. La figure 8 est un schéma synoptique d'un dispositif d'antémémoire conforme à un autre exemple de mode de réalisation de la présente invention. En se 25 référant à la figure 8, on note qu'un dispositif d'antémémoire 200, à faible consommation de puissance, peut inclure une première unité d'interface 210, une première antémémoire 220, une seconde antémémoire 230, une troisième antémémoire 240 et une seconde unité d'interface 250. La 30 première unité d'interface 210 reçoit une adresse de programme PR-ADD et un signal d'interruption INT ACK (tel que le signal d'interruption INTACK provenant du coeur de DSP 10 de la figure 1). La première unité d'interface 210 peut en outre recevoir des signaux utilisés pour écrire ou 35 lire des données exigées pour commander les première à troisième antémémoires 220 à 240. La première unité d'interface 210 émet vers les première à troisième antémémoires 220, 230 et 240 le signal d'interruption INT ACK reçu et l'adresse de programme PRADD reçue. De plus, la première unité d'interface 210 5 émet vers le coeur de DSP 10 une première instruction INSRl, qui est reçue de la première antémémoire 220, conjointement à un signal de succès HITL. La première unité d'interface 210 émet vers le coeur de DSP 10 une seconde instruction INSR2, qui est reçue de la seconde 10 antémémoire 230 conjointement à un signal de succès HITI. La première unité d'interface 210 émet vers le coeur de DSP 10 une troisième instruction INSR3, qui est reçue de la troisième antémémoire 240 conjointement à un signal de succès HITG. La première unité d'interface 210 émet un signal d'attente WAIT vers le coeur de DSP 10 lorsque des signaux d'échec MISS L, MISS I et MISS G sont reçus respectivement des première, seconde et troisième antémémoires 220, 230 et 240, de façon que le coeur de DSP 10 n'émette pas des 20 demandes d'instructions supplémentaires. La figure 9 est un schéma synoptique détaillé de la première antémémoire représentée sur la figure 8. La première antémémoire 220 peut être réalisée par exemple sous la forme d'une antémémoire verrouillable, bien que la 25 première antémémoire 220 puisse être réalisée sous la forme d'un type de mémoire autre qu'une mémoire verrouillable. En se référant à la figure 9, on note que la première antémémoire 220 peut inclure une mémoire d'adresse 221, une unité de détermination de succès / échec 222, un bloc de 30 mémoires de page 223 et une unité de chargement de page 224. Le bloc de mémoires de page 223 comprend une multiplicité de mémoires de page qui stockent des instructions. La mémoire d'adresse 221 stocke les adresses des instructions stockées dans le bloc de mémoires de page 35 223. Lorsque la seconde antémémoire 230 et la troisième antémémoire 240 ne sont pas en train d'accéder à la mémoire de programmes 40 de la figure 1, une unité de chargement de page 224 peut charger à l'avance une première instruction 5 d'écriture PA INS. L'unité de chargement de page 224 crée une adresse de page PA_ADD, charge la première instruction d'écriture PA_INS correspondant à l'adresse de page PAADD provenant de la mémoire de programmes 40, et stocke dans le bloc de mémoires de page 223 la première instruction 10 d'écriture PA INS chargée. Si l'adresse de programme PRADD et une adresse de page stockées dans la mémoire d'adresse 221 sont identiques, l'unité de détermination de succès / échec 222 émet le signal de succès HIT L. Si l'adresse de programme 15 PR_ADD n'existe pas dans la mémoire d'adresse 221, l'unité de détermination de succès / échec 222 émet le signal d'échec MISSL. Comme représenté sur la figure 8, lorsqu'une demande d'interruption est émise (le signal d'interruption 20 INTACK provenant du DSP 10, reçu par la première unité d'interface 210), la seconde antémémoire 230 stocke des instructions données pour le coeur de DSP 10, pour exécuter une routine de service d'interruption. La seconde antémémoire 230 peut être configurée par exemple comme une 25 antémémoire d'interruption, et elle fonctionne lorsqu'il y a une demande d'interruption. La seconde antémémoire 230 peut commencer à fonctionner lorsqu'elle reçoit le signal d'échec MISS_L provenant de la première antémémoire 220 et le signal d'interruption INTACK provenant de la première 30 unité d'interface 210. La seconde antémémoire 230 active le signal de drapeau de fonctionnement RUN F en réponse au signal d'interruption INT ACK. S'il existe la seconde instruction INS R2 correspondant à l'adresse de programme PRADD, la seconde 35 antémémoire 230 émet la seconde instruction INSR2 conjointement au signal de succès HIT I. Si la seconde instruction INS R2 n'existe pas ou n'est pas valide, la seconde antémémoire 230 émet le signal d'échec MISSI. La seconde antémémoire 230 peut générer une adresse d'extraction anticipée PRFADD en utilisant l'adresse de 5 programme PR ADD et émettre l'adresse d'extraction anticipée PRFADD vers un second dispositif d'interface 250. La seconde antémémoire 230 reçoit la seconde instruction d'écriture INSI (correspondant à l'adresse d'extraction anticipée PRF ADD) provenant du second dispositif 10 d'interface 250. La seconde antémémoire 230 cesse de fonctionner et désactive le signal de drapeau de fonctionnement RUNF une fois qu'elle a envoyé un nombre donné des secondes instructions INSR2 au coeur de DSP 10. Le nombre donné peut être fixé de façon à être égal au 15 nombre d'instructions qui sont nécessaires pour que le coeur de DSP 10 contrôle un état de demande d'interruption et lise des variables d'entrée pertinentes, par exemple. La troisième antémémoire 240 commence à fonctionner lorsque le signal de drapeau de fonctionnement RUNF est 20 désactivé, et elle émet la troisième instruction INSR3 conjointement au signal de succès HIT G si la troisième instruction INS R3 (qui correspond à l'adresse de programme PRADD) existe. Si la troisième instruction INSR3 n'existe pas, la troisième antémémoire 240 émet le signal d'échec 25 MISSG. Le second dispositif d'interface 250 reçoit l'une d'une adresse de page PA ADD provenant de la première antémémoire 220, d'une adresse d'extraction anticipée PRFADD provenant de la seconde antémémoire 220, et d'une 30 adresse de programme PRADD provenant de la seconde antémémoire 220 ou de la troisième antémémoire 230, et émet l'adresse reçue vers la mémoire de programmes 40, comme représenté sur la figure 8. Le second dispositif d'interface 250 reçoit la 35 première instruction d'écriture PAINS provenant de la mémoire de programmes 40 et émet vers la première antémémoire 220 la première instruction d'écriture PA_INS qui est reçue. De plus, le second dispositif d'interface 250 reçoit la seconde instruction d'écriture INS1 provenant de la mémoire de programmes 40 et émet vers la seconde 5 antémémoire 230 la seconde instruction d'écriture INS1 qui est reçue. Le second dispositif d'interface 250 reçoit également la troisième instruction d'écriture INS2 provenant de la mémoire de programmes 40, et émet vers la troisième antémémoire 240 la troisième instruction 10 d'écriture INS2 qui est reçue. La troisième antémémoire 240 peut donc fournir des instructions pour permettre au coeur de DSP 10 d'exécuter un programme normal, ou fournir des instructions nécessaires au coeur de DSP 10 pour exécuter une routine de service d'interruption après avoir lu des 15 variables d'entrée pertinentes. La figure 10 est un schéma synoptique détaillé de la seconde antémémoire 230 de la figure 8. En se référant à la figure 10, on note que la seconde antémémoire 230 peut inclure un bloc d'antémémoire 260, dont la structure et le 20 fonctionnement sont les mêmes que ceux du bloc d'antémémoire 150 de la figure 5 et ne sont donc pas répétés, pour abréger. La seconde antémémoire peut inclure une unité de commande d'antémémoire 270. L'unité de commande 25 d'antémémoire 270 peut inclure un circuit d'entrée 271, des premier à troisième registres 272 à 274, des premier et second dispositifs de soustraction 275 et 276, une unité de détermination de succès / échec 277, un compteur 278 et un générateur de signal de commande 279. Du fait que la 30 structure et le fonctionnement de l'unité de commande d'antémémoire 270 sont pratiquement similaires à ceux décrits pour l'unité de commande d'antémémoire 160 de la figure 4, une description détaillée ne sera pas répétée ici, pour abréger. Une différence entre l'unité de commande d'antémémoire 270 et l'unité de commande d'antémémoire 160 consiste en ce que l'unité de commande d'antémémoire 270 comprend le circuit d'entrée 271. Une autre différence consiste en ce que le générateur de signal de commande 279 de l'unité de commande d'antémémoire 270 sur la figure 10 5 reçoit en outre le signal d'échec MISS_L provenant de la première antémémoire 220. Le circuit d'entrée 271 émet l'adresse de programme PRADD vers le premier registre 272 lorsque le signal d'échec MISSL est reçu. Le compteur 278 fonctionne en réponse au signal d'échec MISS L et compte le 10 nombre de fois que le signal de succès HITI est émis par l'unité de détermination de succès / échec 277, et accumule la valeur de comptage et émet la valeur de comptage accumulée CNT. La seconde antémémoire 230 commence à fonctionner lorsqu'elle reçoit le signal d'échec MISS_L 15 émis par la première antémémoire 220 et le signal d'interruption INTACK provenant de la première unité d'interface 210. La figure 11 est un organigramme décrivant un procédé pour faire fonctionner un dispositif d'antémémoire 20 conforme à un autre exemple de mode de réalisation de la présente invention. On peut utiliser l'organigramme 300 pour décrire le fonctionnement d'un exemple de dispositif d'antémémoire à faible consommation de puissance pour un DSP lorsqu'il y a une demande d'interruption, par exemple. 25 En se référant à la figure 11, on note que la première antémémoire 220 fournit la première instruction INS Rl au coeur de DSP 10 (fonction 3001). Ensuite, on détermine (fonction 3002) si le signal d'échec MISSL est émis ou non par la première antémémoire 220. Si le signal 30 d'échec MISSL est émis (l'issue de la fonction 3002 est "OUI"), on détermine ensuite (fonction 3003) si le signal de drapeau de fonctionnement RUN F est activé ou non. Si le signal de drapeau de fonctionnement RUNF est activé (l'issue de la fonction 3003 est "OUI"), le signal de drapeau de fonctionnement RUNF indique un état dans lequel une instruction peut être fournie en réponse à une demande d'interruption. Par conséquent, la seconde antémémoire 230 fournit (fonction 3004) la seconde instruction INSR au coeur de DSP 10, comme décrit en détail sur la figure 7 en relation avec la fonction analogue 2400 qui est accomplie 5 par la première antémémoire 120. Une description détaillée de la fonction 3004 ne sera donc pas répétée ici, pour abréger. On détermine ensuite (fonction 3005) si le nombre des secondes instructions INS R2, qui sont fournies par la 10 seconde antémémoire 230, atteint ou non une valeur donnée. Si le nombre des secondes instructions INSR2 est égal à la valeur donnée (l'issue de la fonction 3005 est "OUI"), la seconde antémémoire 230 cesse de fonctionner et désactive le signal de drapeau de fonctionnement RUNF (fonction 3006). Les fonctions 3001 à 3006 peuvent ensuite être accomplies de façon répétée jusqu'à ce que le coeur de DSP 10 ne demande plus d'instructions supplémentaires. Si le nombre des secondes instructions INS R2 n'est pas égal à la valeur donnée (l'issue de la fonction 3005 est "NON"), 20 les fonctions 3001 à 3005 peuvent être accomplies de façon répétée jusqu'à ce que le nombre des secondes instructions INS R2 soit égal à la valeur donnée. Si le signal de drapeau de fonctionnement RUN F est désactivé (l'issue de la fonction 3003 est "NON"), la troisième antémémoire 240 fournit (fonction 3007) la troisième instruction INSR3 au coeur de DSP 10. Ensuite, on détermine si le signal d'interruption INTACK est reçu ou non (fonction 3008). La seconde antémémoire 230 active le signal de drapeau de fonctionnement RUNF (fonction 3009) 30 lorsqu'elle reçoit le signal d'interruption INTACK (l'issue de la fonction 3008 est "OUI"); sinon la fonction 3007 est répétée jusqu'à ce qu'il ait été déterminé que le signal d'interruption INTACK a été reçu. Les fonctions 3001 à 3009 peuvent être accomplies de façon 35 répétée jusqu'à ce que le coeur de DSP 10 ne demande plus d'instructions supplémentaires. La figure 12 est un schéma synoptique détaillé de la troisième antémémoire 240 de la figure 8. En se référant à la figure 12, on note que la troisième antémémoire 240 peut inclure un circuit d'entrée 241, une mémoire 5 d'étiquette 242, une unité de détermination de succès / échec 243 et une mémoire de données 244. Le circuit d'entrée 241 émet l'adresse de programme PRADD vers la mémoire d'étiquette 242 lorsqu'elle reçoit le signal d'échec MISS L et le signal de drapeau de fonctionnement 10 RUNF désactivé. La mémoire d'étiquette 242 stocke une adresse de ligne TADD, qui indique une information concernant des instructions stockées dans la mémoire de données 244. Si l'adresse de programme PRADD et l'adresse de ligne sont identiques, l'unité de détermination de 15 succès / échec 243 émet le signal de succès HITG. Sinon, l'unité de détermination de succès / échec 243 émet le signal d'échec MISSG. Lorsque le signal de succès HIT_G est émis, la mémoire de données 244 émet la troisième instruction INSR3 correspondant à l'adresse de lecture 20 RADD. La troisième antémémoire 240 peut être fabriquée de façon à avoir une structure d'antémémoire à correspondance directe, dans un effort visant à garantir une faible consommation de puissance et à faciliter l'accessibilité. La troisième antémémoire 240 n'est cependant pas limitée à 25 une structure d'antémémoire à correspondance directe, du fait que d'autres structures d'antémémoire peuvent être envisagées pour la troisième antémémoire 240. La figure 13 est un schéma synoptique illustrant une comparaison de la largeur de bande d'entrée 30 d'antémémoire pour une routine de service d'interruption, avec la largeur de bande d'entrée d'antémémoire pour l'usage général. Sur la figure 13, l'antémémoire d'interruption 305 peut correspondre à la première antémémoire 120 de la figure 3 ou à la seconde antémémoire 35 230 de la figure 8; et une antémémoire générale 304 peut correspondre à la seconde antémémoire 130 de la figure 3 ou à la troisième antémémoire 240 de la figure 8. Comme représenté sur la figure 13, des première et seconde mémoires de programme 301 et 302, configurées de 5 façon à avoir une capacité destockage considérable, sont connectées à l'antémémoire générale 304 et à l'antémémoire d'interruption 305. L'antémémoire générale 304 peut recevoir des données provenant de la première mémoire de programmes 301 ou de la seconde mémoire de programmes 302, 10 grâce à un multiplexeur 303. L'antémémoire d'interruption 305 reçoit des données provenant des première et seconde mémoires 301 et 302. L'antémémoire générale 304 et l'antémémoire d'interruption 305 ont des largeurs de bande d'entrée 15 différentes. Par exemple, la largeur de bande d'entrée de l'antémémoire d'interruption 305 peut être deux fois plus large que la largeur de bande d'entrée de l'antémémoire générale 304, bien que les différences de largeur de bande entre les deux mémoires puissent correspondre à un facteur 20 autre que deux, par exemple. Seulement à titre d'explication, chacune des première et seconde mémoires de programmes 301 et 302 peut émettre des données à 32 bits. Du fait que l'antémémoire générale 304 reçoit des données soit de la première mémoire 25 de programme 301, soit de la seconde mémoire de programmes 302 (du fait de l'existence du multiplexeur 303), l'antémémoire générale 304 a une largeur de bande d'entrée de 32 bits. D'autre part, l'antémémoire d'interruption 305 reçoit des données à la fois à partir des première et 30 seconde mémoires de programmes 301 et 302 et a donc une largeur de bande d'entrée de 64 bits. Par conséquent, lorsqu'une demande d'interruption est émise, l'antémémoire d'interruption 305, du fait de sa plus grande largeur de bande, peut fournir au coeur de 35 DSP 10 des instructions (demandées par le coeur de DSP 10) plus rapidement que ne peut le faire l'antémémoire générale 304. Pendant des opérations autres que la routine de service d'interruption, l'antémémoire générale 304 peut cependant être plus efficace, en termes de faible consommation de puissance, du fait qu'elle accède à la 5 première ou à la seconde mémoire de programmes 301 ou 302, au lieu d'accéder aux deux mémoires 301 et 302. Bien que deux mémoires de programmes soient illustrées sur la figure 13, les exemples de modes de réalisation englobent également plus de deux mémoires de programmes connectées à 10 l'antémémoire générale 304 et à l'antémémoire d'interruption 305. Ainsi, le dispositif d'antémémoire et le procédé de commande du dispositif d'antémémoire conformes aux exemples de modes de réalisation de la présente invention peuvent 15 être capables de réagir plus rapidement à des demandes d'interruption, avec une consommation de puissance réduite, en comparaison avec des dispositifs classiques. Il va de soi que de nombreuses modifications peuvent être apportées au dispositif et au procédé décrits 20 et représentés, sans sortir du cadre de l'invention. REVENDICATIONS 1. Dispositif d'antémémoire (100) pour un processeur de signal numérique (ou DSP) (30), caractérisé en ce qu'il comprend: une première antémémoire (120) pour 5 activer un signal de drapeau de fonctionnement (RUNF) en réponse à un signal d'interruption donné (INT_ACK) provenant d'un coeur de DSP (10) du DSP, pour fournir un nombre donné de premières instructions au coeur de DSP (10), et pour désactiver le signal de drapeau de fonctionnement 10 (RUNF); et une seconde antémémoire (130) pour fournir au moins une seconde instruction au coeur de DSP (10) lorsque le signal de drapeau de fonctionnement (RUNF) est désactivé. 2. Dispositif d'antémémoire (100) selon la reven15 dication 1, caractérisé en ce qu'il comprend en outre: une première unité d'interface (110) qui assure l'interface entre le coeur de DSP (10), la première antémémoire (120), et la seconde antémémoire (130); et une seconde unité d'interface (140) qui assure l'interface entre la première 20 antémémoire (120), la seconde antémémoire (130) et une mémoire de programmes (40) qui stocke des instructions pour le coeur de DSP (10). 3. Dispositif d'antémémoire (100) selon la revendication 1, caractérisé en ce que le nombre donné de 25 premières instructions permet au coeur de DSP (10) de contrôler un état de la demande d'interruption et de lire des variables d'entrée pertinentes. 4. Dispositif d'antémémoire (100) selon la revendication 2, caractérisé en ce que la première 30 antémémoire (120) comprend: un bloc d'antémémoire (150) qui stocke l'une donnée du nombre donné des premières instructions reçues de la mémoire de programmes (40), en réponse à une adresse d'écriture (WADD) correspondante, et émet chacune du nombre donné des premières instructions en 35 réponse à une adresse de lecture (RADD) correspondante; et une unité de commande d'antémémoire (160) qui génère l'adresse d'écriture (WADD), l'adresse de lecture (RADD) et une adresse d'extraction anticipée (PRF ADD) en utilisant une adresse de programme (PRO ADD) reçue du coeur de DSP (10) par l'intermédiaire de la première unité d'interface 5 (110), l'unité de commande d'antémémoire (160) émettant l'adresse d'extraction anticipée (PRF ADD) vers la mémoire de programmes (40) par l'intermédiaire de la seconde unité d'interface (140) afin de recevoir une première instruction donnée. 5. Dispositif d'antémémoire (100) selon la revendication 4, caractérisé en ce que l'unité de commande d'antémémoire (160) comprend en outre: un premier registre (161) qui reçoit l'adresse de programme (PROADD) provenant de la première unité d'interface (110) et émet l'adresse de 15 programme (PRO ADD) comme une adresse de demande (REQ ADD); un second registre (162) qui, en réponse au signal d'interruption (INTACK), fixe une première adresse de programme reçue comme une adresse de départ (BADD) ; un troisième registre (163) qui génère l'adresse d'extraction 20 anticipée (PRF_ ADD) sur la base de l'adresse de départ (BADD); une première unité de soustraction (164) qui soustrait l'adresse de départ (BADD) de l'adresse de demande (REQ_ ADD) pour émettre l'adresse de lecture (RADD) vers le bloc d'antémémoire (150); une seconde unité de 25 soustraction (165) qui soustrait l'adresse de départ (BADD) de l'adresse d'extraction anticipée (PRF ADD), pour émettre l'adresse d'écriture (WADD) vers le bloc d'antémémoire (150); une unité de détermination de succès / échec (166) qui émet un signal de succès (HIT1) si l'adresse de lecture 30 est déterminée comme étant valide, et qui émet un signal d'échec (MISSl) dans le cas contraire; un compteur (167) qui compte le nombre de fois o le signal de succès (HIT1) est émis, accumule la valeur de comptage et émet la valeur de comptage accumulée (CNT); et un générateur de signal de 35 commande (168) qui détermine si le nombre de fois o le signal de succès (HIT1) est émis atteint ou non une valeur de seuil sur la base de la valeur de comptage accumulée (CNT), et active le signal de drapeau de fonctionnement (RUNF) lorsque le nombre de fois o le signal de succès (HIT1) est émis atteint la valeur de seuil. 6. Dispositif d'antémémoire (100) selon la revendication 5, caractérisé en ce que le troisième registre (163) génère l'adresse d'extraction anticipée (PRFADD) lorsque le signal de succès (HIT1) est émis par l'unité de détermination de succès / échec (166), et 10 l'adresse d'extraction anticipée (PRFADD) comprend une multiplicité d'adresses dont la valeur augmente continuellement à partir de l'adresse de départ (BADD). 7. Dispositif d'antémémoire (100) selon la revendication 5, caractérisé en ce que le compteur (167) est 15 restauré lorsqu'un autre signal d'interruption (INTACK) est reçu. 8. Dispositif d'antémémoire (100) selon la revendication 5, caractérisé en ce que l'unité de détermination de succès / échec (166) émet le signal 20 d'échec (MISSI) si l'adresse de lecture (RADD) émise par la première unité de soustraction (164) est à l'extérieur d'une plage d'adresses donnée du bloc d'antémémoire (150), ou si la première instruction correspondant à l'adresse de lecture (RADD) est invalide; le générateur de signal de 25 commande (168) émet un signal de commande donné (CTL) en réponse au signal d'échec (MISSi); et le second registre (162) restaure l'adresse de départ (BADD) en réponse au signal de commande (CTL). 9. Dispositif d'antémémoire (100) selon la 30 revendication 8, caractérisé en ce que le second registre (162) stocke l'adresse de programme (PROADD) utilisée pour générer l'adresse de lecture (RADD) qui est à l'extérieur de la plage d'adresses donnée et fixe l'adresse de programme stockée comme une nouvelle adresse de départ, en 35 réponse au signal de commande(CTL), et le troisième registre (163) émet la nouvelle adresse de départ vers la mémoire de programmes (40) en réponse au signal de commande (CTL). 10. Procédé pour commander un dispositif d'antémémoire (100) dans un processeur de signal numérique 5 (DSP) (30), caractérisé en ce qu'il comprend les étapes suivantes: (a) on fournit en premier (2100) une instruction à un coeur de DSP (10) du DSP à partir d'une antémémoire (130) , en réponse à une demande provenant du coeur de DSP; (b) on active (2300) un signal de drapeau de fonctionnement 10 (RUNF) dans une autre antémémoire (120) en réponse à un signal d'interruption (INTACK) reçu à celle-ci à partir du coeur de DSP; (c) en réponse à une demande provenant du coeur de DSP, on fournit en second (2400, 2500, 2600) au coeur de DSP, à partir de l'autre antémémoire (120), un nombre 15 d'instructions donné qui sont différentes de l'instruction fournie en premier; et (d) on désactive le signal de drapeau de fonctionnement (RUNF) et on met fin à l'étape de fourniture d'instructions en second lorsque le nombre d'instructions donné atteint une valeur de seuil. 11. Procédé selon la revendication 10, caractérisé en ce qu'il comprend en outre (e) la répétition des étapes (a) à (d) de façon itérative jusqu'à ce qu'il n'y ait plus de demandes d'instruction supplémentaires provenant du coeur de DSP (10). 12. Procédé selon la revendication 10, caractérisé en ce que l'étape (c) comprend en outre les étapes suivantes: (cl) on génère une adresse de lecture (2402) en réponse à une adresse de programme reçue; (c2) on émet un signal d'échec (2404) et on restaure une adresse de départ 30 (2405) si l'adresse de lecture n'est pas à l'intérieur d'une plage d'adresses donnée, ou si l'une du nombre d'instructions donné correspondant à l'adresse de lecture est invalide; (c3) on émet l'adresse de départ restaurée (2406) afin de recevoir une instruction d'écriture (2407); 35 (c4) on génère une adresse d'écriture (2408) sur la base de l'adresse de départ restaurée et on stocke l'instruction d'écriture; (c5) on émet un signal de succès et l'instruction d'écriture (2410) si l'adresse de lecture est à l'intérieur de la plage d'adresses donnée, ou si l'instruction donnée correspondant à l'adresse de lecture 5 est valide; (c6) on compte un nombre de fois o le signal de succès est émis (2413); (c7) on émet une valeur de comptage accumulée (2414); et (c8) on répète de façon itérative les étapes (cl) à (c6) pour fournir le nombre d'instructions donné, jusqu'à ce qu'une valeur de comptage 10 dans le comptage de l'étape (c6) atteigne une valeur donnée. 13. Procédé selon la revendication 10, caractérisé en ce qu'il comprend en outre (f) la détermination (2415) du fait que le nombre d'instructions donné, à l'étape (c), 15 atteint ou non la valeur donnée, sur la base de la valeur de comptage accumulée. 14. Procédé selon la revendication 12, caractérisé en ce que l'étape (cl) comprend en outre les étapes suivantes: (c1l) on fixe comme une adresse de départ une 20 adresse reçue en premier parmi une multiplicité d'adresses de programme reçues; et (c12) on génère l'adresse de lecture en soustrayant l'adresse de départ d'une adresse de demande qui représente une multiplicité d'adresses de programme reçues consécutivement. 15. Procédé selon la revendication 12, caractérisé en ce que l'adresse de départ restaurée à l'étape (c2) est l'adresse de programme correspondant à l'adresse de lecture pour laquelle le signal d'échec est émis, et l'étape (c4) comprend en outre la génération de l'adresse d'écriture en 30 soustrayant l'adresse de départ restaurée de l'adresse de programme reçue. 16. Procédé selon la revendication 12, caractérisé en ce que l'étape (c5) comprend en outre les étapes suivantes (c51) on génère une adresse d'extraction anticipée (2411) en utilisant l'adresse de départ; (c52) on génère une adresse d'écriture (2412) en soustrayant l'adresse de départ de l'adresse d'extraction anticipée; et (c53) on stocke l'instruction d'écriture correspondant à l'adresse d'extraction anticipée (2412). 17. Dispositif d'antémémoire (200) pour un 5 processeur de signal numérique (DSP) (30), caractérisé en ce qu'il comprend: une première antémémoire (220) fournissant une première instruction (INSR1) en réponse à une adresse de programme (PRADD) reçue d'un coeur de DSP (10) du DSP, et émettant un premier signal d'échec (MISS_L) 10 s'il n'y a pas de première instruction correspondant à l'adresse de programme; une seconde antémémoire (230) fournissant au moins une seconde instruction (INSR2) au coeur de DSP (10) en réponse à un signal d'interruption donné (INT_ACK) et au premier signal d'échec (MISSL), et 15 la seconde antémémoire (230) désactivant en outre un signal de drapeau de fonctionnement (RUNF) lorsqu'un nombre donné des secondes instructions ont été fournies au coeur de DSP; et une troisième antémémoire (240) qui fournit une troisième instruction (INSR3) au coeur de DSP (10) en 20 réponse au premier signal d'échec (MISSL), lorsque le signal de drapeau de fonctionnement (RUNF) est désactivé. 18. Dispositif d'antémémoire (200) selon la revendication 17, caractérisé en ce qu'il comprend en outre: une première unité d'interface (210) qui assure l'interface 25 entre le coeur de DSP (10), la première antémémoire (220), la seconde antémémoire (230) et la troisième antémémoire (240); et une seconde unité d'interface (250) qui assure l'interface entre la première antémémoire (220), la seconde antémémoire (230), la troisième antémémoire (240) et une 30 mémoire de programmes (40) qui stocke des instructions pour le coeur de DSP (10). 19. Dispositif d'antémémoire (200) selon la revendication 18, caractérisé en ce que la seconde antémémoire (230) comprend: un bloc d'antémémoire (260) 35 qui stocke les secondes instructions (INSR2), chaque seconde instruction étant reçue de la mémoire de programmes (40) en réponse à une adresse d'écriture (WADD) correspondante, chaque seconde instruction (INSR2) étant émise par le bloc d'antémémoire (260) en réponse à une adresse de lecture (RADD) correspondante; et une unité de 5 commande d'antémémoire (270) qui génère l'adresse d'écriture (WADD), l'adresse de lecture (RADD) et une adresse d'extraction anticipée (PRF_ADD) en utilisant l'adresse de programme (PRADD) reçue du coeur de DSP (10) par l'intermédiaire de la première unité d'interface (210), 10 l'unité de commande d'antémémoire (270) émettant l'adresse d'extraction anticipée (PRFADD) vers la mémoire de programmes (40) par l'intermédiaire de la seconde unité d'interface (250). 20. Dispositif d'antémémoire (200) selon la 15 revendication 19, caractérisé en ce que l'unité de commande d'antémémoire (270) comprend: un circuit d'entrée (271) qui émet l'adresse de programme (PR_ADD) reçue, en réponse au premier signal d'échec (MISS L); un premier registre (272) qui émet l'adresse de programme comme une adresse de 20 demande (REQADD); un second registre (273) qui fixe une adresse de programme (PRADD) reçue en premier comme une adresse de départ (BADD), en réponse au signal d'interruption (INTACK); un troisième registre (274) qui génère l'adresse d'extraction anticipée (PRFADD) en 25 utilisant l'adresse de départ (BADD) ; une première unité de soustraction (275) qui soustrait l'adresse de départ (BADD) de l'adresse de demande (REQ_ADD) pour émettre l'adresse de lecture (RADD); une seconde unité de soustraction (276) qui soustrait l'adresse de départ (BADD) de l'adresse 30 d'extraction anticipée (PRFADD) pour émettre l'adresse d'écriture (WADD); une unité de détermination de succès / échec (277) qui émet l'un d'un signal de succès (HITI) et d'un second signal d'échec (MISSI) sous la dépendance d'un résultat de détermination; un compteur (278) qui compte le 35 nombre de fois o le signal de succès (HIT I) est émis, accumule la valeur de comptage et émet la valeur de comptage accumulée (CNT); et un générateur de signal de commande (279) qui active le signal de drapeau de fonctionnement (RUNF) en réponse au signal d'interruption (INTACK) et désactive le signal de drapeau de 5 fonctionnement si la valeur de comptage accumulée (CNT) atteint la valeur de seuil. 21. Dispositif d'antémémoire (200) selon la revendication 20, caractérisé en ce que le résultat de détermination (277) émet le second signal d'échec (MISSI) 10 lorsque l'adresse de lecture n'est pas à l'intérieur d'une plage d'adresses donnée du bloc d'antémémoire (260) ou lorsque la seconde instruction (INSR2) correspondant à l'adresse de lecture (RADD) est invalide; le générateur de signal de commande (279) émet un signal de commande (CTL) 15 donné en réponse au second signal d'échec (MISSI); le second registre (273) restaure l'adresse de départ (BADD) en réponse au signal de commande (CTL); et le troisième registre (274) génère l'adresse d'extraction anticipée (PRFADD) en utilisant l'adresse de départ (BADD) qui a été 20 restaurée en réponse au signal de commande (CTL). 22. Procédé pour commander un dispositif d'antémémoire dans un processeur de signal numérique (DSP), caractérisé en ce qu'il comprend les étapes suivantes: (a) on fournit en premier (3001) une première instruction à 25 partir d'une antémémoire à un coeur de DSP (30), en réponse à une adresse de programme reçue du coeur de DSP; (b) on fournit en second (3004) au moins une seconde instruction à partir d'une seconde antémémoire au coeur de DSP en réponse à l'adresse de programme, sur la base de l'une au moins 30 d'une émission d'un premier signal d'échec par la première antémémoire, et d'une activation d'un signal de drapeau de fonctionnement par la seconde antémémoire; (c) on désactive le signal de drapeau de fonctionnement (3006) et on met fin à l'étape (b) lorsqu'un nombre de secondes instructions 35 fournies au coeur de DSP atteint une valeur donnée (3005); (d) on fournit en troisième (3007) une troisième instruction à partir d'une troisième antémémoire au coeur de DSP, en réponse à l'adresse de programme, sur la base de l'une au moins de l'émission du premier signal d'échec par la première antémémoire et de la désactivation du signal de 5 drapeau de fonctionnement par la seconde antémémoire; et (e) on active le signal de drapeau de fonctionnement (3009) à la seconde antémémoire lorsqu'un signal d'interruption est reçu à celle-ci (3008) à partir du coeur de DSP. 23. Procédé selon la revendication 22, caractérisé 10 en ce qu'il comprend en outre: (f) la répétition itérative des étapes (a) à (e) jusqu'à ce qu'il n'y ait plus de demandes d'instruction supplémentaires reçues du coeur de DSP. 24. Procédé selon la revendication 22, caractérisé 15 en ce que l'étape (b) comprend en outre les étapes suivantes: (bl) on génère une adresse de lecture (RADD) à partir d'une adresse de programme (PRADD); (b2) on émet un second signal d'échec (MISSI) et on restaure une adresse de départ (BADD) si l'adresse de lecture (RADD) n'est pas à 20 l'intérieur d'une plage d'adresses donnée ou si la seconde instruction (INSR2) correspondant à l'adresse de lecture (RADD) est invalide; (b3) on émet l'adresse de départ restaurée (BADD) pour recevoir une seconde instruction d'écriture à stocker; (b4) on génère une adresse d'écriture 25 (WADD) sur la base de l'adresse de départ restaurée (BADD) et on stocke une seconde instruction d'écriture; (b5) on émet un signal de succès (HITI) et la seconde instruction (INSR2) si l'adresse de lecture (RADD) est à l'intérieur d'une plage d'adresses donnée ou si la seconde instruction 30 (INSR2) correspondant à l'adresse de lecture est valide; (b6) on compte le nombre de fois o le signal de succès (HITI) est émis; et (b7) on répète de façon itérative les étapes (bl) à (b6) jusqu'à ce qu'une valeur de comptage dans le comptage à l'étape (b6) atteigne une valeur donnée. 35 25. Dispositif d'antémémoire (100) pour un processeur de signal numérique (DSP), caractérisé en ce qu'il est commandé conformément au procédé de la revendication 10. 26. Dispositif d'antémémoire (200) pour un processeur de signal numérique (DSP), caractérisé en ce qu'il est commandé conformément au procédé de la revendication 22.