FR 2858112 A1 20050128 FR 0408171 A 20040723 DOMAINE DE L'INVENTION La présente invention concerne un dispositif à semiconducteur, des procédés pour la fabrication du dispositif à semiconducteur et un 5 circuit intégré incluant le dispositif à semiconducteur et de façon davantage particulière, la présente invention concerne un dispositif à semiconducteur qui incorpore un transistor LDMOS (métaloxydesemiconducteur à double diffusion latérale), des procédés pour la fabrication d'un dispositif à semiconducteur incorporant un transistor 10 LDMOS et un circuit intégré incluant un dispositif à semiconducteur incorporant un transistor LDMOS. BRÈVE DESCRIPTION DE L'ART ANTÉRIEUR Récemment, compte tenu de l'utilisation étendue de la technique VLSI (très grande échelle d'intégration), les circuits intégrés de commande de puissance ont été de façon générale conçus de telle sorte que des dispositifs de puissance, de circuits logiques VLSI, des dispositifs de mémoire, des CPU (des unités 20 centrales de traitement) etc..., soient fabriqués sur une unique puce. Afin de manipuler ou de faire face à des tensions élevées et à des courants élevés, des transistors DMOS (métal-oxyde-semiconducteur à double diffusion) sont de façon classique utilisés pour les dispositifs de puissance, lesquels transistors peuvent fonctionner moyennant 25 une résistance d'état passant faible tout en atteignant une tension admissible élevée. Les transistors LDMOS présentent plus particulièrement une structure simple qui convient pour une incorporation dans un circuit logique VLSI mais cependant, ils ont été considérés comme étant 30 inférieurs aux transistors VDMOS (métal-oxyde-semiconducteur à double diffusion verticale) du fait qu'ils présentent une résistance d'état passant élevée. Récemment, des transistors LDMOS RESURF (à champ de surface réduit) permettant d'assurer une résistance d'état passant faible ont été introduits et sont utilisés de façon croissante dans les dispositifs de puissance. La figure 1 représente une section en coupe d'un transistor LDMOS de l'art antérieur incluant un substrat 101, une région de 5 puits 109, une première couche d'oxyde 111, une seconde couche d'oxyde 113, une couche d'oxyde de grille 115, une électrode de grille 117, une région de puits de canal 119, une région de source 121 et une région de drain 123. Le transistor LDMOS de l'art antérieur de la figure 1 est 10 fabriqué comme suit. Tout d'abord, la région de puits 109 est diffusée dans le substrat 101. Les couches d'oxyde 111 et 113 sont formées sur des surfaces respectives de la région de puits 109. La couche d'oxyde de grille 115 est formée sur le substrat 101 à I 'exception de la partie qui comporte les couches d'oxyde 111 et 113. L'électrode de 15 grille 117 est formée en une position intermédiaire entre la partie pour former la région de source 121 et la partie pour former la région de drain 123, en recouvrant partiellement la partie pour former la région de source 121, la couche d'oxyde de grille 115 et la seconde couche d'oxyde de champ 113 étant prévues au-dessous. La région de puits 20 de canal 119 est diffusée dans la région de puits 109 en implantant et en diffusant thermiquement des ions d'impureté, en utilisant un bord latéral (en direction de la partie pour former la région de source 121) de l'électrode de grille 117 en tant que masque. La région de source 121 est diffusée dans la région de puits de canal 119 en implantant et 25 en diffusant thermiquement des ions d'impuretés de la façon autoalignée en relation avec l'électrode de grille 117. La région de drain 123 est en outre diffusée dans la région de puits 109, entre les première et seconde couches d'oxyde 111 et 113 à part de l'électrode de grille 117 de la façon auto-alignée par rapport à la seconde 30 couche d'oxyde 113. Un problème du transistor LDMOS de l'art antérieur de la figure 1 réside dans le fait que la seconde couche d'oxyde 113 interrompt un courant qui circule depuis la région de source 121 jusqu'à la région de drain 123. Ceci augmente éventuellement la résistance d'état passant du transistor LDMOS de l'art antérieur. Afin de résoudre ce problème, les première et seconde couches d'oxyde 111 et 113 peuvent être éliminées comme représenté sur la figure 2. Dans ce cas, un motif de réserve 125 est de façon additionnelle prévu au niveau de l'autre bord latéral (en direction de la région de drain 123) de l'électrode de grille 117 de manière à recouvrir une surface de la région de puits 109 via la couche d'oxyde de grille 115. 10 Afin de fabriquer le dispositif à semiconducteur de la figure 2, la région de puits 109 est tout d'abord formée dans le substrat 101, Après dépôt de la couche d'oxyde de grille 115, l'électrode de grille 117 est formée dessus à part de la région de drain 123. La région de puits de canal 119 est diffusée selon la manière auto-alignée par 15 rapport à l'électrode de grille 117. Le motif de réserve 125 est ensuite formé et la région de source 121 est diffusée dans la région de puits de canal 119 en utilisant le motif de réserve 125 en tant que masque, en implantant des impuretés de la manière auto-alignée en relation avec l'électrode de grille 117. Ensuite, la région de drain 123 est 20 diffusée dans la région de puits 109 à part de l'électrode de grille 117. Après la formation des régions de source et de drain 121 et 123, le motif de réserve 125 est enlevé. Cependant, le procédé de fabrication qui a été décrit ci-avant génère aisément un défaut d'alignement de la région de drain 123, 25 laquelle est de façon souhaitable formée à part de l'électrode de grille 117 pour une tension admissible élevée. Afin d'empêcher ce défaut d'alignement, le transistor LDMOS de l'art antérieur de la figure 2 présente de façon générale une dimension de cellule plus grande et souffre d'une variation de résistance d'état passant élevée. Qui plus 30 est, la partie de bord latéral de l'électrode de grille 117 qui est recouverte par le motif de réserve 125 n'est pas implantée avec les impuretés. C'est-à-dire qu'une partie droite de l'électrode de grille 117 (voir la figure 2) reste non dopée et génère de façon aisée le phénomène de "saut". Afin d'empêcher ce phénomène de "saut", I'électrode de grille 117 peut être dopée avant la formation de la région de puits de canal. Cependant, ceci peut générer une tension admissible faible. La figure 3 représente une section en coupe d'un autre transistor LDMOS de l'art antérieur fabriqué en association avec un autre transistor MOS, plus particulièrement un CMOS (métal-oxydesemiconducteur complémentaires). Pendant la formation de 10 I'électrode de grille 117, une paroi latérale d'oxyde 127 est habituellement formée au niveau de chaque partie latérale de l'électrode de grille 117. Ceci quelquefois a pour effet que la région de source 121 se forme en une position à part de la partie latérale de l'électrode de grille 117. Par conséquent, la région de source 121 15 devient une région décalée et a pour effet que le transistor LDMOS est inopérant. Afin d'empêcher ce problème, un transistor LDMOS de l'art antérieur de la figure 4 inclut en outre une couche diffusée 129 d'une structure LDD (drain dopé légèrement) qui présente une 20 concentration en impuretés inférieure à celle de la région de source 121. Cependant, I'addition de la couche diffusée 129 peut augmenter la résistance de la région de source 121, ce qui augmente la résistance d'état passant du transistor LDMOS de l'art antérieur. N'importe lequel des transistors LDMOS décrit ci-avant ou 25 d'autres transistors LDMOS de l'art antérieur présente un autre problème lors d'une fabrication avec d'autres transistors MOS. Pour atteindre une tension admissible élevée, la région de puits de canal 119 est habituellement formée moyennant une température élevée d'environ 1100 C. Sous une telle température élevée, les autres 30 transistors MOS peuvent souffrir d'une redistribution d'ions d'impuretés qui ont été implantés dans les régions de puits de canal. Ceci peut avoir pour effet que la tension admissible des autres transistors MOS diminue. BREF RÉSUMÉ DE L'INVENTION La présente invention propose un dispositif à semiconducteur qui inclut un transistor LDMOS permettant d'atteindre une tension 5 admissible élevée moyennant une résistance d'état passant faible et comportant une structure appropriée pour une incorporation avec d'autres transistors MOS. Selon un exemple, le dispositif à semiconducteur inclut au moins un transistor LDMOS (ci-après appelé le "LDMOS") qui est 10 formé sur une partie définie d'un substrat et au moins un transistor MOS (ci-après appelé le "MOS") qui est formé sur une autre partie définie du substrat. Le LDMOS et le MOS sont isolés électriquement l'un de l'autre par une couche d'oxyde de champ qui est prévue entre. Le LDMOS inclut essentiellement une région de puits de canal, 15 une première région de source, une première région de drain, une première électrode de grille, une première couche d'oxyde de grille et une couche d'oxyde de mitigation. La région de puits de canal est diffusée dans la partie définie du substrat, par exemple au moyen d'une implantation ionique et d'une diffusion thermique. La première 20 région de source est diffusée dans la région de puits de canal, par exemple au moyen d'une implantation ionique et d'une diffusion thermique. La première électrode de grille est formée sur le substrat entre la région de source et la région de drain de façon spécifique en une position qui est sensiblement proche de la région de source et 25 qui est séparée spatialement de la région de drain. La première couche d'oxyde de grille est formée sur le substrat au-dessous d'une surface de fond de la première électrode de grille. La couche d'oxyde de mitigation est formée sur le substrat, entre la première région de source et la première région de drain, en contact intime avec une 30 partie de la surface de fond de la première électrode de grille, et elle présente une épaisseur qui est supérieure à une épaisseur de la première couche d'oxyde de grille. De façon additionnelle, le LDMOS peut inclure une première région de puits, une région de puits de drain dans la première région de puits et une première région diffusée dans la région de puits de canal. La première région de puits peut inclure en son sein la région 5 de puits de canal et la première région de drain. Le puits de drain peut inclure en son sein la première région de drain. La première région diffusée peut être en contact intime avec la première électrode de grille via la première couche d'oxyde de grille tout en étant adjacente à la première région de source. Le MOS inclut essentiellement une seconde région de source, une seconde région de drain, une seconde électrode de grille et une seconde couche d'oxyde de grille. La seconde région de source est diffusée dans la partie définie dans le substrat. La seconde région de drain est diffusée dans le substrat à part de la région de source. La 15 seconde électrode de grille est formée sur le substrat entre la seconde région de source et la seconde région de drain. La seconde couche d'oxyde de grille est formée sur le substrat au-dessous d'une surface de fond de la seconde électrode de grille. De façon additionnelle, le MOS peut inclure une seconde région 20 diffusée à part de la seconde région de source et de la seconde région de drain, de façon respective. Qui plus est, le MOS peut inclure une seconde région de puits de manière à ce qu'elle incorpore en son sein la seconde région de source et la seconde région de drain. En outre, le MOS peut inclure une troisième région de source 25 dans la seconde région de source et une troisième région de drain dans la seconde région de drain. Dans ce cas, la troisième région de source présente une concentration en impuretés qui est inférieure à une concentration en impuretés de la seconde région de source tandis que la troisième région de drain présente une concentration en 30 impuretés qui est inférieure à une concentration en impuretés de la seconde région de drain. Moyennant la structure qui a été décrite ci-avant, le LDMOS et le MOS qui sont incorporés dans le dispositif à semiconducteur peuvent tous deux fonctionner d'une manière efficace tout en soutenant la caractéristique souhaitée respective. Selon un exemple, la couche d'oxyde de mitigation n'est pas diffusée dans une partie entre la région de source et la région de 5 drain. Par conséquent, un courant circule depuis la région de source jusqu'à la région de drain sans être interrompu, ce qui abaisse la résistance d'état passant du LDMOS. Selon un autre exemple, la couche d'oxyde de mitigation peut présenter une forme en coupe pratiquement trapézoïdale afin 10 d'augmenter la stabilité du LDMOS. Selon un autre exemple, la seconde électrode de grille est formée à part de la seconde région de source et de la seconde région de drain, de façon respective, ce qui abaisse la résistance d'état passant du MOS. Selon un autre exemple, la première couche diffusée peut être constituée comme il a été mentionné ci-avant afin d'assurer la fonctionnalité du LDMOS. Les composants qui ont été mentionnés ci-avant peuvent être fabriqués comme suit par exemple. Selon une première étape, la couche d'oxyde de mitigation est déposée sur le substrat et est conformée selon la forme prédéterminée, par exemple en utilisant au moins l'une des techniques incluant une diffusion thermique, un dépôt chimique en phase vapeur ou CVD, une photolithographie, une gravure par voie 25 sèche et une gravure par voie humide. Selon une seconde étape, la première couche d'oxyde de grille est déposée sur le substrat à l'exception de la partie comportant la couche d'oxyde de mitigation. Selon une troisième étape, la première électrode de grille, qui 30 est de préférence réalisée en polysilicium, est produite sur la première couche d'oxyde de grille de telle sorte que sa surface de bord de fond entre en contact intime avec une partie de surface de la couche d'oxyde de mitigation et comporte une ouverture pratiquement au centre de la première région. Au niveau de cette étape, au moins l'une des techniques incluant une photolithographie, un dépôt chimique en phase vapeur ou CVD, une gravure est de préférence utilisée. Selon une quatrième étape, la région de puits de canal est formée dans une partie qui correspond à l'ouverture de la première électrode de grille de manière auto-alignée par rapport à une autre surface de bord de fond de la première électrode de grille. Au niveau de cette étape, au moins l'une des techniques incluant une 10 photolithographie, une implantation ionique et une diffusion thermique est de préférence utilisée. Selon une cinquième étape, la première couche d'oxyde de grille est enlevée du substrat à l'exception de la partie s'étendant audessous de la première électrode de grille. Selon une sixième étape, la couche d'oxyde est déposée sur le substrat à l'exception de la partie comportant la première couche d'oxyde de grille. Selon une septième étape, une couche résistant à l'oxyde est déposée dans une partie incluant la première région et la seconde 20 région, par exemple en utilisant au moins l'une des techniques incluant un dépôt chimique en phase vapeur ou CVD, une photolithographie et une gravure. Selon une huitième étape, la couche d'oxyde de champ est formée dans une partie incluant une partie entre la première région et 25 la seconde région au moyen du procédé LOCOS (oxydation localisée de silicium) par exemple. Selon une neuvième étape, la première couche d'oxyde et la couche résistant à l'oxyde sont enlevées du substrat. Selon une dixième étape, une couche d'oxyde est formée sur 30 une surface de sommet et sur une surface latérale de la première électrode de grille, par exemple par diffusion thermique. Selon une onzième étape, la seconde couche d'oxyde de grille est formée par exemple par diffusion thermique, simultanément à la dixième étape. Selon une douzième étape, des impuretés sont implantées 5 dans la région de puits de canal, par exemple conformément à la tension de seuil souhaitée du dispositif à semiconducteur. Selon une treizième étape, la première région de source est diffusée dans la région de puits de canal d'une manière auto-alignée par rapport à la première électrode de grille. Selon une quatorzième étape, la première région de drain est formée dans une partie à part de la première région de source d'une manière autoalignée par rapport à la couche d'oxyde de mitigation. Selon une quinzième étape, la seconde région de source est formée au niveau d'un côté de la seconde électrode de grille et la 15 seconde région de drain est formée au niveau d'un autre côté de la seconde électrode de grille. Selon une seizième étape, des impuretés sont implantées dans la première électrode de grille. Moyennant le procédé de fabrication présenté à titre d'exemple 20 qui a été mentionné ci-avant, le LDMOS et le MOS qui sont incorporés dans le dispositif à semiconducteur peuvent fonctionner d'une manière efficace tout en soutenant leurs caractéristiques souhaitées respectives. Selon un exemple, la première région de source et la première 25 région de drain sont respectivement formées d'une manière autoalignée par rapport à la première électrode de grille et à la couche d'oxyde de mitigation. En outre, la région de puits de canal est formée d'une manière auto-alignée par rapport à la première électrode de grille. Par conséquent, la première région de source, la première 30 région de drain et les premières régions de puits de canal peuvent être aisément formées en des positions souhaitées respectives, ce qui favorise la miniaturisation de la dimension de cellule tout en assurant la largeur de canal efficace. Selon un autre exemple, la première couche d'oxyde de grille et la seconde couche d'oxyde de grille sont formées indépendamment l'une de l'autre. En outre, la première électrode de grille et la seconde électrode de grille sont formées indépendamment l'une de l'autre. Qui 5 plus est, la couche d'oxyde de champ et la couche d'oxyde de mitigation sont formées indépendamment l'une de l'autre. Par conséquent, chacun des composants qui ont été mentionnés ci-avant peut être formé moyennant une épaisseur souhaitée conformément aux caractéristiques souhaitées du dispositif à semiconducteur 10 incluant la résistance d'état passant, la tension admissible etc... Selon une alternative au procédé présenté à titre d'exemple qui a été mentionné ci-avant, une région de paroi latérale peut être formée de façon additionnelle. Dans ce cas, la seconde électrode de grille est maintenue sur la première région lorsque la seconde 15 électrode de grille est conformée dans la seconde région selon la onzième étape. La troisième région de source et les troisièmes régions de drain sont ensuite formées de façon respective d'une manière auto-alignée par rapport à la région de paroi latérale. La seconde électrode de grille qui reste sur la première région est 20 ensuite enlevée. De cette façon, le dispositif à semiconducteur peut être formé sans avoir une région de paroi latérale prévue dans la première région. Selon un autre exemple, la région de puits de canal est diffusée thermiquement selon la douzième étape avant la formation des 25 secondes régions de source et de drain selon la quinzième étape ou avant l'implantation de la première électrode de grille selon la seizième étape. De cette façon, une redistribution de la région de puits de canal est empêchée. En plus des étapes qui ont été décrites ci-avant, diverses 30 autres étapes peuvent être appliquées en association avec les étapes qui ont été décrites ci-avant comme il apparaîtra à l'homme de l'art. Par exemple, une étape de formation d'une couche d'arrêt de canal peut être prévue de préférence après la deuxième étape d'implantation de la région de puits de canal. Le dispositif à semiconducteur qui a été décrit ci-avant peut être appliqué à diverses formes de circuit intégré. Par exemple, un circuit 5 de régulation de tension qui contrôle ou commande une tension qui est entrée depuis une alimentation pour appliquer de façon stable une valeur de tension fixe sur une charge. Dans un tel circuit de régulation de tension, une borne d'entrée reçoit une tension d'entrée en provenance de l'alimentation. Un générateur de tension de 10 référence génère une tension de référence. Une résistance reçoit la tension d'entrée et génère une tension divisée sur la base de la tension d'entrée. Un amplificateur compare la tension divisée qui est reçue depuis la résistance à la tension de référence qui est reçue depuis le générateur de tension de référence et génère une tension 15 de sortie sur la base de la comparaison. Un dispositif de pilotage de sortie reçoit la tension de sortie et la passe sur une borne de sortie qui est connectée à la charge. Selon le cas présenté à titre d'exemple qui a été mentionné ciavant, chaque élément pris parmi le générateur de tension de 20 référence et l'amplificateur peut inclure de façon appropriée le MOS de la présente invention. Le dispositif de pilotage de sortie peut inclure de façon appropriée le LDMOS de la présente invention. BREVE DESCRIPTION DES DESSINS Une appréciation davantage complète de la divulgation et de bon nombre des avantages connexes afférents sera aisément obtenue au fur et à mesure que la présente invention sera mieux comprise par report à la description détaillée qui suit qui est à 30 considérer en connexion avec les dessins annexés parmi lesquels: la figure 1 est une vue en coupe qui représente un dispositif à semiconducteur qui inclut un transistor LDMOS selon l'art antérieur; la figure 2 est une vue en coupe qui représente un dispositif à semiconducteur qui inclut un autre transistor LDMOS selon l'art antérieur; la figure 3 est une vue en coupe qui représente un dispositif à 5 semiconducteur qui inclut un autre transistor LDMOS selon l'art antérieur; la figure 4 est une vue en coupe qui représente un dispositif à semiconducteur qui inclut un autre transistor LDMOS selon l'art antérieur; les figures 5A à 51 sont des vues en coupe qui représentent des étapes partielles selon un procédé permettant de fabriquer un dispositif à semiconducteur d'une manière par pas ou étapes selon un premier mode de réalisation préféré de la présente invention; les figures 6A à 61 sont des vues en coupe qui représentent des 15 étapes partielles selon un procédé permettant de fabriquer un dispositif à semiconducteur d'une manière par pas ou étapes selon un second mode de réalisation de la présente invention; la figure 7 est un schéma de circuit qui représente un circuit intégré qui inclut un dispositif à semiconducteur selon un mode de 20 réalisation préféré de la présente invention; la figure 8 est un schéma de circuit qui représente une structure présentée à titre d'exemple d'un amplificateur qui est inclus dans le dispositif à semiconducteur qui est représenté sur la figure 7; et la figure 9 est un schéma de circuit qui représente un circuit 25 intégré qui inclut un dispositif à semiconducteur selon un autre mode de réalisation préféré de la présente invention. DESCRIPTION DÉTAILLÉE DE MODES DE RÉALISATION PRÉFÉRÉS Au niveau de la description de modes de réalisation préférés qui sont illustrés sur les dessins, une terminologie spécifique est utilisée par souci de clarté. Cependant, la divulgation de cette description n'est pas destinée à être limitée par la terminologie spécifique ainsi sélectionnée et il doit être bien compris que chaque élément spécifique inclut tous les équivalents techniques qui fonctionnent d'une manière similaire. Par report maintenant aux 5 dessins sur lesquels des symboles ou index de référence identiques désignent des parties identiques ou se correspondant sur les plusieurs vues, des modes de réalisation préférés de la présente invention sont expliqués. La figure 51 représente une section ou vue en coupe d'un 10 dispositif à semiconducteur selon un mode de réalisation de la présente invention. Le dispositif à semiconducteur de la figure 51 inclut un transistor LDMOS à canal P (ci-après appelé "PchLDMOS") et un transistor CMOS muni d'un transistor MOS à canal P (ci-après appelé "PchMOSl1") et d'un transistor MOS à canal N (ci-après appelé 15 "NchMOSl"), ces deux transistors étant tous deux formés sur un substrat de type P 1 et étant tous deux protégés par une couche isolante 47. Selon cet exemple, le PchMOSl et le NchMOSl présentent tous deux des structures LDD selon lesquelles des régions de source et des régions de drain sont respectivement 20 formées en utilisant des motifs de réserve. Le PchLDMOS, le PchMOS1 et le NchMOSl sont séparés électriquement les uns des autres par une couche d'oxyde de champ 7. En outre, une autre couche d'arrêt de canal (qui n'est pas représentée) peut être prévue de façon additionnelle pour une telle séparation. Le PchLDMOS inclut une première région de puits de type N (région de puits) 3, une région de puits de drain de type P (région de puits de drain) 9, une région de puits de canal de type N (région de puits de canal) 11, une première couche d'oxyde de grille (couche d'oxyde de grille) 13, une première électrode de grille de type P 30 (électrode de grille) 15, une couche d'oxyde de mitigation de champ (couche d'oxyde) 17, une région de source de type P (région de source) 19, une première couche diffusée de type N (couche diffusée) 21, une région de drain de type P (région de drain) 23 et une couche d'oxyde thermique (couche d'oxyde) 45. Le PchMOS1 inclut une seconde région de puits de type N (région de puits) 5, une première région de source/drain de 5 concentration faible de type P (région de source/drain) 25, une seconde couche diffusée de type N (couche diffusée) 27, une seconde couche d'oxyde de grille (couche d'oxyde de grille) 29, une première électrode de grille de type N (électrode de grille) 31, une première région de source/drain de concentration élevée de type P 10 (région de source/drain) 33 et la couche d'oxyde thermique (couche d'oxyde) 45. Le NchMOS1 inclut une première région de source/drain de concentration faible de type N (région de source/drain) 35, une première couche diffusée de type P (couche diffusée) 37, une 15 troisième couche d'oxyde de grille (couche d'oxyde de grille) 39, une seconde électrode de grille de type N (électrode de grille) 41, une première région de source/drain de concentration élevée de type N (région de source/drain) 43 et la couche d'oxyde thermique (couche d'oxyde) 45. Maintenant, une structure présentée à titre d'exemple du PchLDMOS est expliquée. La région de puits 3 qui est formée dans le substrat 1 inclut la région de puits de drain 9 qui présente une profondeur de diffusion moins profonde que celle de la région de puits 3. Dans la région de 25 puits de drain 9, la région de puits de canal 11 qui présente une profondeur de diffusion plus importante que la région de puits de drain 9 est formée. En d'autres termes, la région de puits de canal 11 qui est formée dans la région de puits 3 divise la région de puits de drain 9 en deux parties. La couche d'oxyde 17 et la couche d'oxyde de grille 13 sont toutes deuxformées sur les surfaces respectives du substrat 1 en recouvrant la région de puits 3. La couche d'oxyde 17 présente une épaisseur supérieure à celle de la couche d'oxyde de grille 13 et en outre, présente une forme en coupe transversale pratiquement trapézoïdale. Comme représenté, la couche d'oxyde 17 présente une structure en quatre 5 parties, deux parties étant formées de manière à être adjacentes à la couche d'oxyde de champ 7 au niveau des deux extrémités du PchLDMOS et les deux autres parties étant formées en une position intermédiaire entre ces deux parties et la surface de la région de puits de canal 11. L'électrode de grille 15 est prévue sur le substrat 1, la couche d'oxyde de grille 13 étant formée au-dessous, à l'exception d'une partie qui est en contact avec la couche d'oxyde 17. L'électrode de grille 15 présente une structure en deux parties qui correspond à la structure de la couche d'oxyde 17. Chaque partie de l'électrode de 15 grille 15 recouvre une partie de la partie respective de la couche d'oxyde 17, et s'étend en direction de la surface de la région de puits de canal 11 jusqu'à atteindre une partie de surface de la région de source 19. En outre, I'électrode de grille 15 est protégée au moyen de la couche d'oxyde thermique 45, qui recouvre les surfaces de sommet 20 et latérale de l'électrode de grille 15. La région de puits de canal 11 inclut en son sein la région de source 19 qui présente une structure en deux parties, dont chacune est formée au niveau d'une partie proche de la partie respective de l'électrode de grille 15. De façon additionnelle, la couche diffusée 21 25 est formée pratiquement au centre de la région de puits de canal 11 entre les deux parties de la région de source 19. Dans la région de puits de drain 9, la région de drain 23 est formée de manière à comporter une structure en deux parties. Chaque partie de la région de drain 23 est positionnée entre les 30 parties respectives de la couche d'oxyde 17 à part de la partie respective de l'électrode de grille 15. Ensuite, une structure présentée à titre d'exemple du PchMOS1 est expliquée. La région de puits 5 qui est formée dans le substrat 1 inclut la région de source/drain 25, la couche diffusée 27 et la région de source/drain 33. La région de source/drain 25 est constituée en deux parties, 5 I'une fonctionnant en tant que source et l'autre fonctionnant en tant que drain. Comme représenté, ces deux parties sont formées à part l'une de l'autre dans une partie en direction d'une extrémité du PchMOS1. La région de source/drain 33 est également réalisée en deux parties, I'une fonctionnant en tant que source et l'autre 10 fonctionnant en tant que drain. Ces deux parties sont formées à l'intérieur de la région de source/drain 25. La région de source/drain 25 présente une profondeur de diffusion supérieure à celle de la région de source/drain 33. La couche diffusée 27 est formée dans une partie en direction 15 de l'autre extrémité du PchMOS1 à part de la région de source/drain 25. En outre, la couche d'oxyde de champ 7 et l'électrode de grille 31 sont prévues sur le substrat 1. En plus de la couche d'oxyde de champ 7 qui est prévue au 20 niveau des deux extrémités du PchMOSl, qui isole le PchMOS1 visà-vis du PchLDMOS et du NchMOS1, une autre partie de la couche d'oxyde de champ 7 est prévue de manière à isoler la couche diffusée 27 vis-à-vis de la partie qui comporte la région de source/drain 25 et la région de source/drain 33. L'électrode de grille 31 est formée sur le substrat 1, la couche d'oxyde de grille 29 étant prévue au-dessous, dans une partie interposée entre les deux parties de la région de source/drain 25. Comme représenté, I'électrode de grille 31 et la couche d'oxyde de grille 29 recouvrent de façon partielle les surfaces de la région de 30 source/drain 25. L'électrode de grille 31 est protégée par la couche d'oxyde thermique 45 qui recouvre les surfaces de sommet et latérale de l'électrode de grille 31. Le NchMOS1 est sensiblement similaire en termes de structure au PchMOS1. De façon davantage spécifique, les régions de source/drain 35, 43, la couche d'oxyde de grille 39, I'électrode de grille 41 et la couche diffusée 37 correspondent à la région de 5 source/drain 25, à la région de source/drain 33, à la couche d'oxyde de grille 29, à l'électrode de grille 31 et à la couche diffusée 27, de façon respective. Cependant, la couche diffusée 37 est prévue sur l'extrémité opposée du NchMOS1 par comparaison avec le cas du PchMOS1. Ensuite, un procédé de fabrication du dispositif à semiconducteur de la figure 51 est expliqué par report aux figures 5A à 51. Selon une étape qui est représentée sur la figure SA, une couche d'oxyde thermique 49 est formée sur le substrat 1 moyennant 15 une épaisseur d'environ 25 nm. Ensuite, un motif de réserve (qui n'est pas représenté) est formé sur la couche d'oxyde thermique 49 en utilisant une photolithographie, ce qui définit les parties pour former les régions de puits 3 et 5, de façon respective. Afin de former les régions de puits 3 et 5, des ions de phosphore qui jouent le rôle d'impuretés de type N sont implantés dans le substrat 1 en utilisant le motif de réserve en tant que masque sous des conditions qui sont constituées par une énergie d'accélération d'environ 150 keV et par une dose d'environ 5,0 x 1012 25 atomes/cm2. Après enlèvement du motif de réserve, les ions de phosphore implantés sont diffusés thermiquement à environ 1150 C. En tant que résultat, les régions de puits 3 et 5 dont chacune présente une profondeur de diffusion de 5 à 7 pm moyennant une concentration en impuretés d'environ 1,0 x 116 atomes/cm2 au 30 niveau de la surface sont formées de façon simultanée. Ici, la profondeur de diffusion et la concentration en impuretés sont définies de façon optimum en fonction des caractéristiques du dispositif à semiconducteur telles que sa tension admissible, sa tension de seuil ou sa résistance d'état passant. Qui plus est, les régions de puits 3 et 5 peuvent être formées à des instants différents l'une par rapport à l'autre. Selon une étape qui est représentée sur la figure 5B, un autre 5 motif de réserve (qui n'est pas représenté) est formé en utilisant une photolithographie, lequel motif définit la partie pour former la région de puits de drain 9. Selon cet exemple, des ions de bore qui jouent le rôle d'impuretés positives sont implantés dans le substrat 1, en utilisant le motif de réserve en tant que masque, sous les conditions 10 qui sont constituées par une énergie d'accélération d'environ 50 keV et par une dose d'environ 1,0 x 1013 à 5,0 x 1013 atomes/cm2. Après enlèvement du motif de réserve, les ions de bore implantés sont diffusés thermiquement à environ 1000 C de manière à former la région de puits de drain 9. Selon une étape qui est représentée sur la figure 5C, la couche d'oxyde 17 qui présente une épaisseur d'environ 250 nm est formée sur la surface du substrat 1. La couche d'oxyde 17 peut être formée par diffusion thermique simultanément à la formation de la région de puits de drain 9 au niveau de l'étape précédente ou peut être formée 20 indépendamment au moyen d'un dépôt chimique en phase vapeur ou CVD. La couche d'oxyde 17 est ensuite conformée en utilisant un motif de réserve (qui n'est pas représenté) en tant que masque par l'intermédiaire d'une gravure par voie sèche ou d'une gravure par voie humide. Selon cet exemple, une gravure par voie humide qui utilise 25 de l'acide fluorhydrique est de préférence appliquée puisque cette gravure rend pratiquement trapézoïdale la forme en coupe de la couche d'oxyde 17. Cette forme trapézoïdale réduit une contrainte sur l'électrode de grille 15 à former et améliore davantage la stabilité visà-vis du dispositif à semiconducteur. A nouveau, I'épaisseur de la couche d'oxyde 17 est définie de façon optimum en fonction des caractéristiques du dispositif à semiconducteur. Selon une étape qui est représentée sur la figure 5D, la couche d'oxyde de grille 13 d'une épaisseur d'approximativement 25 nm est formée sur la surface du substrat 1 à l'exception de la surface qui comporte la couche d'oxyde 17 dessus. Ensuite, une couche en polysilicium est formée sur la couche d'oxyde de grille 13 au moyen d'un dépôt chimique en phase vapeur ou CVD et est conformée par photolithographie et gravure afin de former une préforme de grille 15a qui est une préforme non dopée de l'électrode de grille 15. Selon cet exemple, la préforme de grille 15a 10 présente une épaisseur de 400 nm mais cependant, son épaisseur peut être définie de façon optimum en fonction des caractéristiques du dispositif à semiconducteur. Selon une étape qui est représentée sur la figure 5E, un motif de réserve (qui n'est pas représenté) est formé, lequel comporte une 15 ouverture qui correspond à la partie pour former la région de puits de canal 11. En utilisant ce motif de réserve en tant que masque, la région de puits de canal 11 est formée en implantant des ions de phosphore à l'intérieur du substrat 1 sous les conditions qui sont constituées par une énergie d'accélération d'environ 100 keV et par 20 une dose d'environ 3,0 x 1013 à 7,0 x 1013 atomes/cm2. Après enlèvement du motif de réserve, les ions de phosphore implantés sont diffusés thermiquement à environ 1100 C pendant approximativement deux heures. Cependant, la quantité et la durée de l'implantation ionique, c'est-à-dire la profondeur de diffusion et la 25 concentration en impuretés de la région de puits de canal 11, dépendent des caractéristiques du dispositif à semiconducteur. Qui plus est, au moyen de cette étape, la région de puits de canal 1 1 est formée de la façon auto-alignée en relation ou par rapport avec les parois latérales internes de la préforme de grille 15a. Selon une étape qui est représentée sur la figure 5F, la couche d'oxyde de grille 13 est enlevée du substrat 1 à l'exception d'une partie s'étendant au-dessous de la préforme de grille 15a. Ensuite, une couche d'oxyde tampon 51 d'une épaisseur d'environ 25 nm est formée par diffusion thermique sur la surface du substrat 1, en incluant la surface de la préforme de grille 15a, à l'exception de la partie qui comporte la couche d'oxyde 17 et de la partie pour former la couche d'oxyde de champ 7. En outre, une couche résistant à l'oxyde 53 de préférence réalisée en nitrure de silicium est déposée sur la couche d'oxyde tampon 51 au moyen d'un dépôt chimique en phase vapeur ou CVD. La couche résistant à l'oxyde 53 est ensuite conformée par 10 photolithographie et gravure en correspondance avec les régions actives respectives du PchLDMOS, du PchMOS1 et du NchMOS1. Ensuite, le substrat 1 est chauffé à approximativement 1000 C de manière à former la couche d'oxyde de champ 7 au moyen du procédé LOCOS (oxydation locale de silicium) d'une épaisseur 15 d'approximativement 800 nm. Dans ce cas, la surface qui n'est pas recouverte par la couche résistant à l'oxyde 53 est soumise au procédé LOCOS de manière à former la couche d'oxyde de champ 7 dessus. Moyennant la formation de la couche d'oxyde de champ 7, le PchLDMOS, le PchMOS1 et le NchMOS1 peuvent être séparés les 20 uns des autres. Dans ce cas, des impuretés en tant qu'arrêts de canal (qui ne sont pas représentés) peuvent être implantées dans des parties prédéterminées du substrat 1 et de la région de puits 3 avant l'application du procédé LOCOS. Selon une étape qui est représentée sur la figure 5G, la couche résistant à l'oxyde 53 et la couche d'oxyde tampon 51 sont enlevées. Ensuite, les couches d'oxyde de grille 29 et 39 sont formées par oxydation thermique de telle sorte que chacune présente une épaisseur d'approximativement 40 nm. Moyennant cette oxydation 30 thermique, une autre couche d'oxyde thermique 55 d'une épaisseur de 40 nm est formée sur la surface de la préforme de grille 15a. L'épaisseur de la couche de grille 29, 39 ou 55 est définie en fonction des caractéristiques du dispositif à semiconducteur telles que la tension de claquage ou la tension admissible du CMOS. Ensuite, la région de source/drain 35 est formée sur le substrat semiconducteur 1 en implantant des ions de phosphore sous des 5 conditions qui sont constituées par une énergie d'accélération d'environ 100 keV et par une dose d'environ 5,0 x 1012 à 10,0 x 1012 atomes/cm2. Les ions de phosphore implantés sont ensuite diffusés thermiquement à environ 1000 C. A cet instant, la région de puits de canal 11 est soumise à un 10 dopage de canal de manière à contrôler ou commander de manière efficace ou efficiente les tensions de seuil du PchMOS et du NchMOS, de façon respective. Ensuite, une couche en polysilicium 57 est déposée sur le substrat 1 moyennant une épaisseur d'environ 300 nm et est diffusée 15 thermiquement moyennant des impuretés pour augmenter sa conductivité. Selon cet exemple, la couche en polysilicium 57 est diffusée thermiquement à l'aide d'ions de phosphore de manière à présenter une résistance d'approximativement 30 ohms/cm2. Selon une étape qui est représentée sur la figure 5H, la couche 20 en polysilicium 57 est conformée en utilisant une photolithographie et une gravure afin de former l'électrode de grille 31 et l'électrode de grille 41, de façon respective. A cet instant, la couche en polysilicium 57 est enlevée du PchLDMOS mais cependant, la couche d'oxyde thermique 55 joue le rôle d'arrêt de gravure pour protéger la préforme 25 de grille 15a visà-vis de la gravure. Ensuite, de l'acide fluorhydrique est appliqué pour enlever la couche d'oxyde de grille 29 à l'exception de la partie au-dessous de la région d'électrode de grille 31, la couche d'oxyde de grille 39 à l'exception de la partie au-dessous de la région d'électrode de grille 30 41, et la couche d'oxyde thermique 55. En utilisant une photolithographie, un autre motif de réserve est formé, lequel comporte des ouvertures qui correspondent aux parties pour former la région de source 21, la couche diffusée 27 et la région de source/drain 43. Afin de former la région de source 21, la couche diffusée 27 et la région de source/drain 43, des ions d'arsenic sont implantés en utilisant ce motif de réserve en tant que masque sous les conditions qui sont constituées par une énergie d'accélération 5 d'environ 50 keV et par une dose de 6,0 x 1015 atomes/cm2. Les ions d'arsenic implantés sont ensuite diffusés thermiquement à environ 950 C. Dans le même temps, la couche d'oxyde thermique 45 d'une épaisseur d'environ 20 nm est formée sur le substrat 1 en incluant les 10 surfaces de la préforme de grille 15a, de l'électrode de grille 31, de l'électrode de grille 41, de la région de source 21, de la couche diffusée 27 et de la région de source/drain 43. Au moyen de cette étape, la formation du NchMOS1 est terminée. Selon une étape qui est représentée sur la figure 51, la région de source/drain 25 est formée par photolithographie et par implantation ionique, de façon davantage spécifique en implantant des ions de bore à l'intérieur de la région de puits 5 sous des conditions qui sont constituées par une énergie d'accélération 20 d'environ 20 keV et par une dose d'environ 6 x 1012 atomes/cm2. Selon cet exemple, la région de source/drain 25 présente une concentration en impuretés de type P inférieure à celle de la région de source/drain 33. Ensuite, la région de source/drain 33, la couche diffusée 37, la 25 couche diffusée 19 et la région de drain 23 sont formées par photolithographie et implantation ionique, de façon davantage spécifique en implantant des ions de bore sous des conditions qui sont constituées par une énergie d'accélération d'environ 20 keV et par une dose d'environ 3,0 x 1015 atomes/cm2. Au moyen de cette 30 étape, la couche diffusée 19 est formée de la manière auto-alignée par rapport au bord latéral de la préforme de grille 15a. La région de drain 23 est formée de manière auto- alignée par rapport au bord latéral de la couche d'oxyde 17. A cet instant, les ions de bore sont implantés à l'intérieur de la préforme de grille 15a de manière à terminer la formation de l'électrode de grille 15. La couche isolante 47, qui est de préférence réalisée en verre 5 de borophosphosilicate ou BPSG, est ensuite déposée sur le substrat 1 au moyen du procédé de dépôt chimique en phase vapeur CVD. Ensuite, le substrat 1 est chauffé à approximativement 900 C afin d'activer les ions de bore implantés et afin de réaliser le refluage pour la couche isolante 47. Ensuite, des trous de contact, un câblage et une couche de protection de passivation sont formés en utilisant une technique classique. La figure 61 représente une section ou vue en coupe d'un dispositif à semiconducteur selon un autre mode de réalisation de la 15 présente invention. Le dispositif à semiconducteur de la figure 61 inclut un transistor LDMOS à canal N (ci-après appelé "NchLDMOS") et un autre transistor CMOS qui est muni d'un transistor MOS à canal P (ci-après appelé "PchMOS2") et un autre transistor MOS à canal N (ci-après appelé "NchMOS2"), qui sont formés sur un autre substrat 20 de type P 1 et sont protégés par une autre couche isolante 47. Selon cet exemple, le PchMOS2 et le NchMOS2 présentent tous deux des structures LDD selon lesquelles des régions de source et des régions de drain sont respectivement formées de la manière auto-alignée en relation avec une région de paroi latérale 75. Le NchLDMOS, le 25 PchMOS2 et NchMOS2 sont séparés électriquement les uns des autres par une autre couche d'oxyde de champ 7. En outre, une autre couche d'arrêt de canal (qui n'est pas représentée) peut être prévue additionnellement pour une telle séparation. Dans la description qui suit, les composants du dispositif à 30 semiconducteur de la figure 61 qui sont similaires en termes de fonction à ceux du dispositif à semiconducteur de la figure 51 sont indiqués au moyen des mêmes symboles ou index de référence et leur description est par conséquent abrégée. Il doit être bien compris que ces composants de la figure 61 ne sont pas nécessairement similaires sous d'autres aspects, tels que le matériau à utiliser, aux composants de la figure 51. Le NchLDMOS inclut la première région de puits de type N 5 (région de puits) 3, la première couche d'oxyde de grille (couche d'oxyde de grille) 13, la couche d'oxyde de mitigation de champ (couche d'oxyde) 17, une région de puits de drain de type N (région de puits de drain) 59, une région de puits de canal de type P (région de puits de canal) 61, une troisième électrode de grille de type N 10 (électrode de grille) 63, une région de source de type N (région de source) 65, une seconde couche diffusée de type P (couche diffusée) 67, une région de drain de type N (région de drain) 69 et la couche d'oxyde thermique (couche d'oxyde) 45. Le PchMOS2 inclut la seconde région de puits de type N 15 (région de puits) 5, la seconde couche diffusée de type N (couche diffusée) 27, une seconde électrode de grille de type P (électrode de grille) 32, la couche d'oxyde thermique (couche d'oxyde) 45, une seconde région de source/drain de concentration faible de type P (région de source/drain) 71, une seconde région de source/drain de 20 concentration élevée de type P (région de source/drain) 73 et la région de paroi latérale (région de paroi latérale) 75. Le NchMOS2 inclut la première couche diffusée de type P (couche diffusée) 37, la troisième couche d'oxyde de grille (couche d'oxyde de grille) 39, la seconde électrode de grille de type N 25 (électrode de grille) 41, la couche d'oxyde thermique (couche d'oxyde) 45, la région de paroi latérale (région de paroi latérale) 75, une seconde région de source/drain de concentration faible de type N (région de source/drain) 77 et une seconde région de source/drain de concentration élevée de type N (région de source/drain) 79. Le NchLDMOS est sensiblement similaire en termes de structure au PchLDMOS de la figure 51 à l'exception de la région de puits de drain 59. De façon davantage spécifique, la région de puits de canal 61, I'électrode de grille 63, la région de source 65, la couche diffusée 67 et la région de drain 69 correspondent à la région de puits de canal 11, à l'électrode de grille 15, à la région de source 19, à la couche diffusée 21 et à la région de drain 23, de façon respective. La région de puits de drain 59 comporte une structure en deux 5 parties dont chacune est prévue en une position intermédiaire entre la couche d'oxyde de champ 7 et la région de puits de canal 61. De façon davantage spécifique, la distance entre la région de puits de drain 59 et la région de puits de canal 61 est définie en fonction des caractéristiques du dispositif à semiconducteur telles que la 10 résistance d'état passant du NchLDMOS. Par conséquent, en fonction de la résistance d'état passant du NchLDMOS, la région de puits de drain 59 peut être constituée de manière à être en contact intime avec la région de puits de canal 61, éventuellement en prévoyant une structure similaire à celle du PchLDMOS de la figure 51. Qui plus est, 15 en fonction de la résistance d'état passant du NchLDMOS, la région de puits de drain 59 peut ne pas être prévue du tout, de façon davantage spécifique lorsque la région de puits 3 présente une concentration en impuretés élevée. Maintenant, une structure présentée à titre d'exemple du 20 PchMOS2 est expliquée. Dans la région de puits 5, la couche diffusée 27, la région de source/drain 71 et la région de source/drain 73 sont prévues. La région de source/drain 71 est constituée en deux parties dont l'une fonctionne en tant que source et dont l'autre fonctionne en 25 tant que drain. Comme représenté, ces deux parties de la région de source/drain 71 sont formées à part l'une de l'autre dans une partie en direction d'une extrémité du PchMOS2. La région de source/drain 73 est également constituée en deux parties, I'une fonctionnant en tant que source et l'autre fonctionnant en tant que drain. Chaque 30 partie de la région de source/drain 73 entre en contact intime avec le bord externe, qui est à distance du centre du PchMOS2, de la partie respective de la région de source/drain 71. Selon cet exemple, la région de source/drain 71 est d'une dimension inférieure à celle de la région de source/drain 73. L'électrode de grille 32 qui est de préférence réalisée en polysilicium est formée sur le substrat 1 via la couche d'oxyde de 5 grille 29 dans une partie interposée entre les deux parties de la région de source/drain 71. L'électrode de grille 32 et la couche d'oxyde de grille 29 recouvrent partiellement les surfaces de la région de source/drain 71 tandis qu'elles sont maintenues à distance de la région de source/drain 73. L'électrode de grille 32 est munie de la 10 région de paroi latérale 75 qui est en contact intime avec les deux côtés de l'électrode de grille 32. Le NchMOS2 est sensiblement similaire en termes de structure au PchMOS2 à ceci près que la couche diffusée 37 est prévue sur l'extrémité opposée du NchMOS2 par comparaison avec le cas du 15 PchMOS2. Puis un procédé de fabrication du dispositif à semiconducteur de la figure 61 est expliqué par report aux figures 6A à 61. Selon une étape qui est représentée sur la figure 6A, la couche d'oxyde thermique 49 est formée sur le substrat 1 de manière à 20 présenter une épaisseur d'environ 25 nm. Ensuite, les régions de puits 3 et 5 sont formées d'une manière similaire comme décrit par report à la figure 5A. Selon une étape qui est représentée sur la figure 6B, un motif de réserve (qui n'est pas représenté) est formé en utilisant une 25 photolithographie, ce qui définit la partie pour former les régions de puits de drain 59. Afin de former la région de puits de drain 59, des ions de phosphore qui jouent le rôle d'impuretés de type N sont implantés dans le substrat 1 en utilisant le motif de réserve en tant que masque sous les conditions qui sont constituées par une énergie 30 d'accélération d'environ 100 keV et par une dose d'environ 1,0 x 1012 atomes/cm2. Après enlèvement du motif de réserve, les ions de phosphore implantés sont diffusés thermiquement à environ 1000 C de manière à former la région de puits de drain 59. A nouveau, la durée et la quantité de l'implantation ionique sont définies en fonction des caractéristiques du dispositif à semiconducteur. Selon une étape qui est représentée sur la figure 6C, la couche 5 d'oxyde 17 qui présente une épaisseur d'environ 150 nm est formée sur la surface du substrat 1. La couche d'oxyde 17 peut être formée par diffusion thermique simultanément à la formation de la région de puits de drain 59 selon l'étape précédente ou peut être formée indépendamment au moyen d'un dépôt chimique en phase vapeur ou 10 CVD. La couche d'oxyde 17 est ensuite conformée d'une manière similaire à ce qui est décrit par report à la figure 5C. Selon une étape qui est représentée sur la figure 6D, la couche d'oxyde de grille 13 d'une épaisseur d'environ 25 nm est formée sur la surface du substrat 1 d'une manière similaire à ce qui est décrit par 15 report à la figure 5D. Ensuite, une couche en polysilicium est formée sur la couche d'oxyde de grille 13 au moyen d'un dépôt chimique en phase vapeur ou CVD. La couche en polysilicium est ensuite soumise à une implantation ionique ou à une diffusion thermique afin d'augmenter sa 20 conductivité. Selon cet exemple, les ions de phosphore qui jouent le rôle d'impuretés de type N sont implantés de manière à former une couche en polysilicium qui présente une résistance d'environ 60 ohms/cm2. Ensuite, la couche en polysilicium est conformée selon 25 l'électrode de grille 63 par l'intermédiaire d'une photolithographie et d'une gravure. En outre, selon cet exemple, la couche en polysilicium présente une épaisseur d'environ 350 nm mais cependant, son épaisseur est définie de façon optimum en fonction des caractéristiques du 30 dispositif à semiconducteur. Selon une étape qui est représentée sur la figure 6E, un motif de réserve (qui n'est pas représenté) est formé, lequel comporte une ouverture qui correspond à la région pour former la région de puits de canal 61. En utilisant ce motif de réserve en tant que masque, la région de puits de canal 61 est formée en implantant des ions de bore à l'intérieur du substrat 1 sous les conditions qui sont constituées par une énergie d'accélération d'environ 20 keV et par une dose d'environ 5 1,0 x 1013 à 5,0 x 1013 atomes/cm2. Après enlèvement du motif de réserve, les ions de bore implantés sont diffusés thermiquement à environ 1100 C pendant approximativement deux heures. Selon une étape qui est représentée sur la figure 6F, après enlèvement de la couche d'oxyde de grille 13, la couche d'oxyde 10 tampon 51 et la couche résistante à l'oxyde 53 sont formées, de façon respective, d'une manière similaire à ce qui est décrit par report à la figure 5F. Après implantation des arrêts de canal, la couche d'oxyde de champ 7 qui présente une épaisseur d'environ 500 nm est formée d'une manière similaire à ce qui est décrit par report à la 15 figure 5F en appliquant de la chaleur à approximativement 1000 C sur la couche d'oxyde 17. Dans ce cas, I'implantation des arrêts de canal peut être prévue en tant qu'étape optionnelle. Selon une étape qui est représentée sur la figure 6G, la couche résistantà l'oxyde 53 et la couche d'oxyde tampon 51 sont enlevées. 20 Ensuite, les couches d'oxyde de grille 29 et 39 et la couche d'oxyde thermique 55 sont formées par oxydation thermique de telle sorte que chacune présente une épaisseur d'environ 12 nm, d'une manière similaire à ce qui est décrit par report à la figure 5G. A cet instant, la région de puits de canal 61 est soumise à un 25 dopage de canal de manière à régler les tensions de seuil du PchMOS2 et du NchMOS2, de façon respective. Ensuite, une couche en polysilicium qui présente une épaisseur d'environ 350 nm est déposée sur le substrat 1 au moyen d'un dépôt chimique en phase vapeur ou CVD et une couche d'oxyde est formée 30 dessus. En utilisant une photolithographie et une gravure, la couche d'oxyde est enlevée à l'exception de la partie qui correspond à la région active du PchMOS2. En utilisant la couche d'oxyde restante en tant que masque, la couche en polysilicium à l'exception de la partie qui correspond à la région active du PchMOS2 est soumise à une diffusion thermique de manière à augmenter sa conductivité. Selon cet exemple, la couche 5 en polysilicium est diffusée thermiquement à l'aide d'ions de phosphore de manière à présenter une résistance d'approximativement 30 ohms/cm2. Ensuite, la couche en polysilicium est conformée en utilisant une photolithographie et une gravure afin de former respectivement 10 une préforme de grille 32a qui est une préforme de l'électrode de grille 32 sur la couche d'oxyde de grille 29 et l'électrode de grille 41 sur la couche d'oxyde de grille 39. La préforme de grille 32a est formée en silicium non dopé, par exemple. A cet instant, la couche en polysilicium 83 reste ou subsiste 15 seulement sur la surface du NchLDMOS. Ensuite, la région de source/drain 77 est formée en utilisant une photoréserve en tant que masque et en implantant des ions de phosphore sous des conditions qui sont constituées par une énergie d'accélération d'environ 60 keV et par une dose de 2,0 x 1013 à 4,0 x 20 1013 atomes/cm2. De cette façon, la région de source/drain 77 est formée de la façon autoalignée en relation avec l'électrode de grille 41. De façon similaire, la région de source/drain 71 est formée en utilisant un motif de réserve en tant que masque et en implantant des 25 ions de bore sous des conditions qui sont constituées par une énergie d'accélération d'environ 30 keV et par une dose d'environ 2,0 x 1013 à 4, 0 x 1013 atomes/cm2. De cette façon, la région de source/drain 71 est formée de la façon auto-alignée par rapport à la préforme de grille 32a. Selon une étape qui est représentée sur la figure 6H, une couche en oxyde de silicium est déposée sur la totalité de la surface du substrat 1 au moyen d'un dépôt chimique en phase vapeur ou CVD. En utilisant une gravure anisotrope, la région de paroi latérale est formée, respectivement au niveau des surfaces latérales de la préforme de grille 32a et au niveau des surfaces latérales de l'électrode de grille 41. En outre, la région de paroi latérale 75 est formée sur les deux côtés de la couche en polysilicium 83. Selon une étape qui est représentée sur la figure 61, un motif de réserve (qui n'est pas représenté) est formé sur le substrat 1 en utilisant une photolithographie, lequel motif comporte une ouverture qui correspond à la partie pour former la couche en polysilicium 83. En utilisant ce motif de réserve en tant que masque, la couche en 10 polysilicium 83 est enlevée par gravure. A cet instant, la couche d'oxyde 55 protège l'électrode de grille 63 vis-à-vis d'une gravure. Selon cet exemple, une région de paroi latérale 81 qui correspond à la région de paroi latérale 75 reste ou subsiste même 15 après la gravure. Cependant, la région de paroi latérale 81 n'a aucune influence sur les caractéristiques du dispositif à semiconducteur. Ensuite, la couche d'oxyde 55 est enlevée par exemple en utilisant de l'acide fluorhydrique. Au moyen d'une photolithographie, 20 un motif de réserve (qui n'est pas représenté) est formé, lequel motif comporte une ouverture qui correspond à la partie pour former la couche diffusée 27 et la région active du NchLDMOS. En utilisant ce motif de réserve en tant que masque, des ions d'arsenic sont implantés sous les conditions qui sont constituées par une énergie 25 d'accélération d'environ 50 keV et par une dose de 6,0 x 1015 atomes/cm2. Les ions d'arsenic implantés sont ensuite diffusés thermiquement à environ 950 C pour former la couche de diffusion 27, la région de source 65, la région de drain 69 et la région de source/drain 79. Dans le même temps, la couche d'oxyde thermique 45 d'une épaisseur d'environ 20 nm est formée sur l'électrode de grille 63, sur la préforme de grille 32a, sur l'électrode de grille 41, sur la couche de diffusion 27, sur la région de source 65, sur la région de drain 69 et sur la région de source/drain 79. De cette façon, la région de source/drain 79 est formée de la manière auto-alignée par rapport à la région de paroi latérale 75 qui 5 est formée sur l'électrode de grille 41, ce qui termine la formation du NchMOS2. Ensuite, un motif de réserve (qui n'est pas représenté) est formé par photolithographie, lequel motif comporte une ouverture qui correspond à la partie pour former le PchMOS, la couche diffusée 37 10 et la couche diffusée 67. En utilisant ce motif de réserve en tant que masque, des ions de bore sont implantés sous les conditions qui sont constituées par constituées par une énergie d'accélération d'environ 20 keV et par une dose d'environ 3,0 x 1015 atomes/cm2 afin de former l'électrode de grille 73. De cette façon, la région de 15 source/drain 73 est formée selon la manière auto-alignée par rapport à la région de paroi latérale 75, qui est formée sur l'électrode de grille 32, ce qui termine la formation du PchMOS. A cet instant, des ions de bore sont implantés dans la préforme de grille 32a afin de terminer la formation du PchMOS2. Ensuite, la couche isolante 47, qui est de préférence réalisée en BPSG, est déposée sur le substrat 1 au moyen du procédé de dépôt chimique en phase vapeur ou CVD. Ensuite, le substrat 1 est chauffé à approximativement 900 C afin d'activer les ions de bore implantés et afin de réaliser le refluage de la couche isolante 47. Ensuite, des trous de contact, un câblage et une couche de protection de passivation sont formés en utilisant une technique classique. Le dispositif à semiconducteur selon au moins l'un des modes de réalisation décrits ci-avant ou d'autres modes de réalisation peut 30 être incorporé dans un circuit intégré de n'importe quelle structure. La figure 7 représente une structure de circuit présentée à titre d'exemple d'un circuit de régulation de tension 89 qui incorpore le dispositif à semiconducteur, fabriqué selon l'un des modes de réalisation qui sont divulgués ici. Le circuit de régulation de tension 89 commande une entrée de tension en provenance d'une alimentation 85 afin d'appliquer de façon stable une valeur de tension fixe sur une charge 87. Le circuit de régulation de tension 89 inclut une borne d'entrée 91, un générateur de tension de référence 93, un amplificateur 95, un dispositif de pilotage de sortie 97, des résistances R1 et R2 et une borne de sortie 99. La borne d'entrée 91 qui connecte le circuit de régulation de tension 89 et l'alimentation 85 reçoit une tension Vin en provenance de l'alimentation 85. Le générateur de tension de référence 93 émet en sortie une tension de référence Vref sur l'amplificateur 95. Le dispositif de pilotage de sortie 97 inclut de façon appropriée 15 le LDMOS qui est divulgué selon cette description de Brevet tandis que l'amplificateur 95 inclut de façon appropriée le CMOS qui est divulgué selon cette description de Brevet. En outre, le générateur de tension de référence 93 inclut de façon appropriée le NchMOS qui est divulgué selon cette description de Brevet. L'amplificateur 95 comporte une borne d'entrée négative pour recevoir la tension de référence Vref, une borne d'entrée positive pour recevoir une tension divisée qui est générée au moyen des résistances R1 et R2 et une borne de sortie pour émettre en sortie une tension de sortie Vout sur une électrode de grille du dispositif de 25 pilotage de sortie 97. L'amplificateur 95 commande la tension divisée sur la base de la tension de référence Vref et l'émet en sortie en tant que tension de sortie Vout. La figure 8 représente une structure de circuit présentée à titre d'exemple de l'amplificateur 95. L'amplificateur 95 inclut de façon 30 générale une paire de transistors NchMOS Nch3 et Nch4 et une paire de transistors PchMOS Pchl et Pch2. Des index de référence 101, 103 et 105 correspondent à des points de connexion. Dans ce cas, le NchMOS qui est divulgué dans la présente description peut être utilisé de façon appropriée en tant que Nch3 ou en tant que Nch4 tandis que le PchMOS qui est divulgué selon la présente description peut être utilisé de façon appropriée en tant que Pchl ou en tant que Pch2. Comme représenté, le Nch3 et le Nch4 comportent les drains qui sont connectés à l'alimentation 85 via le Pchl et le Pch2, de façon respective. Le Pchl et le Pch2 comportent des électrodes de grille connectées l'une à l'autre, lesquelles sont en outre connectées au 10 Nch4 par exemple via le point de connexion 101. A titre d'alternative, les électrodes de grille du Pchl et du Pch2 peuvent être connectées au Nch3 via un autre point de connexion. De cette façon, le Pchl et le Pch2 fonctionnent en association en tant que circuit miroir de courant. Le Nch3 inclut une électrode de grille qui est connectée à la borne d'entrée négative de l'amplificateur 95. Le Nch4 comporte une électrode de grille qui est connectée à la borne d'entrée positive de l'amplificateur 95. Les sources du Nch3 et du Nch4 sont connectées à la masse via le point de connexion 103. Le Nch3 et le Pchl sont 20 connectés à la borne de sortie de l'amplificateur 95 via le point de connexion 105. Puis un fonctionnement général de l'amplificateur 95 est expliqué. Lorsqu'une tension qui est appliquée sur l'électrode de grille du 25 Nch4 augmente, c'est-à-dire lorsqu'une tension qui est appliquée sur la borne d'entrée positive augmente, une valeur du courant qui circule dans le Nch4 augmente. Ceci diminue une valeur de la tension au niveau du point de connexion 101 et diminue en outre une quantité ou valeur de la tension qui est appliquée sur les électrodes de grille du 30 Pchl et du Pch2. Par conséquent, une quantité/valeur du courant qui circule au travers du Pchl, du Pch2 et du point de connexion 105 augmente. On suppose que la borne d'entrée négative présente une valeur de potentiel fixe, c'est-à-dire que le Nch3 présente une valeur fixe de tension de grille. Le Nch3 présente une valeur de résistance d'état passant fixe. Par conséquent, le point de connexion 105 présente des 5 valeurs augmentées de courant et de tension. En d'autres termes, l'augmentation au niveau de la borne d'entrée négative a pour effet que la sortie de l'amplificateur augmente. Par ailleurs, lorsqu'une tension qui est appliquée sur l'électrode de grille du Nch4 diminue, c'est-à-dire lorsqu'une tension qui est 10 appliquée sur la borne d'entrée positive augmente, une valeur du courant qui circule dans le Nch4 diminue. Ceci augmente une valeur du courant qui circule au travers du point de connexion 101 et augmente en outre une valeur de la tension qui est appliquée sur le point de connexion 101, sur le Pchl et sur le Pch2. Par conséquent, 15 une valeur du courant qui circule au travers du Pchl, du Pch2 et du point de connexion 105 diminue. Si l'on suppose que le Nch3 présente une valeur de résistance d'état passant fixe, le courant augmenté au niveau du point de connexion 105 a pour effet que la tension diminue. En d'autres termes, la diminution au niveau de la 20 borne d'entrée négative a pour effet que la sortie de l'amplificateur diminue. La figure 9 représente une structure de circuit présentée à titre d'exemple du générateur de tension de référence 93 du circuit de régulation de tension 89. Le générateur de tension de référence 93 inclut un transistor MOS à appauvrissement à canal N Nch5 et un transistor MOS à enrichissement à canal N Nch6. Le NchMOS qui est divulgué dans cette présente description peut être adapté de façon appropriée au Nch5 ou au Nch6. En plus d'un drain qui est connecté à l'alimentation 85, le Nch5 comporte une électrode de grille et une source qui sont connectées l'une à l'autre au niveau d'un point de connexion 107. Le Nch5, selon cet exemple, fonctionne en tant que source de courant qui applique une quantité ou valeur fixe de courant. Le Nch6 comporte une électrode de grille et un drain qui sont connectés l'un à l'autre au niveau du point de connexion 107. Le 5 Nch6 inclut en outre une source qui est connectée à la masse. Le point de connexion 107 selon cet exemple fonctionne en tant que borne de sortie du circuit de régulation de tension 89. Selon cet exemple, le Nch6 fonctionne à un courant qui est défini par le Nch5 de telle sorte que la tension au niveau du point de 10 connexion 107, c'est-à-dire la sortie du générateur de tension de référence 93, soit définie en fonction de la tension de seuil du Nch6. La présente invention a été décrite en conjonction avec les modes de réalisation présentés à titre d'exemple qui ont été décrits ci-avant et il doit être noté que la présente description de Brevet n'est 15 pas limitée à ces modes de réalisation et que diverses modifications et variantes peuvent être apportées sans que l'on s'écarte du cadre et de l'esprit de l'invention comme il apparaîtra à l'homme de l'art. Selon un exemple, des profondeurs de diffusion, des dimensions, des concentrations en impuretés, des matériaux 20 d'impuretés etc... dans les régions de puits devraient respectivement être définis en fonction des caractéristiques souhaitées du dispositif à semiconducteur. En outre, des épaisseurs, des matériaux etc... dans les régions de couche devraient être respectivement définis en fonction des caractéristiques souhaitées du dispositif à 25 semiconducteur. Par exemple, I'épaisseur de la couche d'oxyde 17 peut être définie en fonction de sa caractéristique de mitigation et de la résistance d'état passant du LDMOS. L'épaisseur de l'électrode de grille 15 peut être définie de manière à protéger la préforme 15a visà-vis d'une implantation ionique. Les largeurs de la région de puits de 30 canal 11 et de la région de source 19 peuvent être respectivement définies en fonction de la longueur de canal efficace qui correspond à la résistance d'état passant du LDMOS. Selon un autre exemple, des substrats semiconducteurs d'un type de conductivité N peuvent être à titre d'alternative utilisés pour former des dispositifs à semiconducteur comportant des composants du type de conductivité opposé. En outre, de nombreux autres procédés peuvent être appliqués pour former le dispositif à semiconducteur selon la présente description en combinant les étapes qui sont divulguées ici les unes avec les autres ou en substituant les étapes qui sont divulguées ici les unes par les autres, à l'intérieur du cadre des revendications 10 annexées, comme il apparaîtra à l'homme de l'art. Selon un exemple, selon le procédé pour former le dispositif à semiconducteur selon le second mode de réalisation de la présente invention, I'électrode de grille 63 du NchLDMOS peut être soumise à une implantation ionique au niveau d'une étape ultérieure par rapport 15 à l'étape qui est représentée sur la figure 6D. Cependant, selon le procédé pour former le dispositif à semiconducteur selon le premier mode de réalisation de la présente invention, une implantation ionique sur l'électrode de grille 15 du PchLDMOS peut de préférence ne pas être réalisée au niveau d'une étape qui précède une étape qui 20 est représentée sur la figure 5H du fait que les ions de bore présentent un taux de diffusion relativement important. REVENDICATIONS 1. Dispositif à semiconducteur comprenant: un substrat (1); un transistor LDMOS (métal-oxyde-semiconducteur à double diffusion latérale) qui est formé dans une première région du substrat; un transistor MOS (métaloxyde-semiconducteur) qui est formé dans une seconde région du substrat; et une couche d'oxyde de champ (7) qui est formée dans une troisième région qui inclut au moins une partie entre la première 10 région et la seconde région, et qui est configurée pour isoler électriquement la première région et la seconde région, caractérisé en ce que le transistor LDMOS comprend une région de puits de canal (3) qui est formée dans la première région; une première région de source (21) qui est formée dans la région de puits de canal (3); une première région de drain (23) qui est formée dans la première région, à part de la région de source (21); une première électrode de grille (15) qui est formée sur la 20 première région entre la région de source (21) et la région de drain (23) en une position sensiblement proche de la région de source (21) et séparée spatialement de la région de drain (23); une première couche d'oxyde de grille (13) qui est formée sur la première région, au-dessous d'une surface de fond de la première 25 électrode de grille (15); et une couche d'oxyde de mitigation (17) qui est formée indépendamment de la couche d'oxyde de champ (7), sur la première région entre la première région de source (21) et la première région de drain (23), en contact intime avec une partie de la surface de fond 30 de la première électrode de grille (15), et qui présente une épaisseur qui est supérieure à une épaisseur de la première couche d'oxyde grille (13); et en ce que le transistor MOS comprend: une seconde région de source (25) qui est formée dans la seconde région; une seconde région de drain (25) qui est formée dans la seconde région, à part de la région de source; une seconde électrode de grille (31) qui est formée sur la seconde région, indépendamment de la première électrode de grille 10 (15), entre la seconde région de source (25) et la seconde région de drain (25); et une seconde couche d'oxyde de grille (29) qui est formée sur la seconde région, indépendamment de la première couche d'oxyde de grille (13) sous une surface de fond de la seconde électrode de grille 15 (31). 2. Dispositif à semiconducteur selon la revendication 1, caractérisé en ce que la première région de source est formée d'une manière auto-alignée par rapport à la première électrode de grille 20 (15). 3. Dispositif à semiconducteur selon la revendication 1, caractérisé en ce que la première région de drain est formée d'une manière auto-alignée par rapport à la couche d'oxyde de mitigation 25 (17). 4. Dispositif à semiconducteur selon la revendication 1, caractérisé en ce que la région de puits de canal (11) est formée d'une manière autoalignée par rapport à la première électrode de 30 grille (15). 5. Dispositif à semiconducteur selon la revendication 1, caractérisé en ce qu'une épaisseur de la première couche d'oxyde de grille (13) et une épaisseur de la seconde couche d'oxyde de grille (29) sont différentes l'une de l'autre. 6. Dispositif à semiconducteur selon la revendication 5, 5 caractérisé en ce que l'épaisseur de la première couche d'oxyde de grille (13) est déterminée sur la base de caractéristiques du transistor LDMOS et l'épaisseur de la seconde couche d'oxyde de grille (29) est déterminée sur la base de caractéristiques du transistor MOS. 7. Dispositif à semiconducteur selon la revendication 1, caractérisé en ce qu'une épaisseur de la première électrode de grille (15) et une épaisseur de la seconde électrode de grille (31) sont différentes l'une de l'autre. 8. Dispositif à semiconducteur selon la revendication 7, caractérisé en ce que l'épaisseur de la première électrode de grille (15) est déterminée sur la base de caractéristiques du transistor LDMOS et l'épaisseur de la seconde électrode de grille (31) est déterminée sur la base de caractéristiques du transistor MOS. 20 9. Dispositif à semiconducteur selon la revendication 1, caractérisé en ce qu'une épaisseur de la couche d'oxyde de champ (7) et l'épaisseur de la couche d'oxyde de mitigation (17) sont différentes l'une de l'autre. 10. Dispositif à semiconducteur selon la revendication 1, caractérisé en ce que la couche d'oxyde de mitigation (17) n'est pas diffusée dans une partie entre la région de source (21) et la région de drain (23). 11. Dispositif à semiconducteur selon la revendication 1, caractérisé en ce que la couche d'oxyde de mitigation (17) présente une forme en coupe sensiblement trapézoïdale. 12. Dispositif à semiconducteur selon la revendication 1, caractérisé en ce que la second électrode de grille (31) est séparée spatialement de la seconde région de source (25) et de la seconde région de drain (25), de façon respective. 13. Dispositif à semiconducteur selon la revendication 1, caractérisé en ce que le transistor LDMOS comprend en outre une première région de puits (3) qui est formée dans la première région et 10 qui est configurée de manière à incorporer dedans la région de puits de canal (11) et la première région de drain (23). 14. Dispositif à semiconducteur selon la revendication 13, caractérisé en ce que la première région de puits (3) présente une 15 profondeur de diffusion et une concentration en impuretés qui sont déterminées sur la base de caractéristiques du transistor LDMOS. 15. Dispositif à semiconducteur selon la revendication 13, caractérisé en ce que le transistor LDMOS comprend en outre une 20 région de puits de drain (9) dans la première région de puits (3), qui est configurée pour incorporer dedans la première région de drain (23). 16. Dispositif à semiconducteur selon la revendication 15, 25 caractérisé en ce que la région de puits de canal (11) présente une profondeur de diffusion plus importante qu'une profondeur de diffusion de la région de puits de drain (9). 17. Dispositif à semiconducteur selon la revendication 16, 30 caractérisé en ce qu'une distance entre la région de puits de drain (9) et la région de puits de canal (11) est déterminée sur la base de caractéristiques du transistor LDMOS. 18. Dispositif à semiconducteur selon la revendication 1, caractérisé en ce que le transistor LDMOS comprend en outre une première région diffusée (19) dans la région de puits de canal (11), en une position adjacente à la première région de source (21) et en 5 contact intime avec la première électrode de grille (15) via la première couche d'oxyde de grille (13). 19. Dispositif à semiconducteur selon la revendication 1, caractérisé en ce que le transistor MOS comprend en outre une 10 seconde région diffusée (27) qui est formée dans la seconde région, à part de la seconde région de source (25) et de la seconde région de drain (25), de façon respective. 20. Dispositif à semiconducteur selon la revendication 1, 15 caractérisé en ce que le transistor MOS comprend en outre une seconde région de puits (5) qui est formée dans la seconde région et qui est configurée de manière à incorporer dedans la seconde région de source (25) et la seconde région de drain (25). 21. Dispositif à semiconducteur selon la revendication 1, caractérisé en ce que le transistor MOS comprend en outre une troisième région de source (33) dans la seconde région de source (25) et une troisième région de drain (33) dans la seconde région de drain (25), dans lequel la troisième région de source (33) présente une concentration en impuretés qui est inférieure à une concentration en impuretés de la seconde région de source (25) et la troisième région de drain (33) présente une concentration en impuretés qui est inférieure à une concentration en impuretés de la seconde région de 30 drain (25). 22. Dispositif à semiconducteur selon la revendication 1, caractérisé en ce qu'il comprend en outre une région de paroi latérale (75) qui est formée dans une partie autre que la première région du substrat (1). 23. Dispositif à semiconducteur selon la revendication 22, 5 caractérisé en ce que la partie inclut les deux côtés de la seconde électrode de grille (31). 24. Dispositif à semiconducteur selon la revendication 1, caractérisé en ce qu'il comprend en outre une couche d'oxyde 10 thermique (45) qui recouvre la première région, la seconde région et la troisième région. 25. Circuit intégré comprenant: un substrat (1); et un circuit de régulation de tension (89) qui est formé sur le substrat (1), caractérisé en ce que le circuit de régulation de tension (89) comprend: une borne d'entrée (91) qui est connectée à une alimentation 20 (85) et qui est configurée pour recevoir une tension depuis l'alimentation (85); un générateur de tension de référence (93) qui inclut au moins un transistor MOS, qui est configuré pour générer une tension de référence; une résistance (R1, R2) qui est configurée pour diviser la tension d'entrée selon une tension divisée; un amplificateur (95) qui inclut au moins un transistor MOS, qui est connecté au générateur de tension de référence (93) et à la résistance (R1, R2) et qui est configuré pour générer une tension de 30 sortie sur la base de la comparaison entre la tension divisée et la tension de référence; un dispositif de pilotage de sortie (97) qui inclut au moins un transistor LDMOS, qui est connecté à l'amplificateur (95) et qui est configuré pour émettre en sortie la tension de sortie; et une borne de sortie (99) qui est configurée pour émettre en sortie la tension de sortie à l'extérieur, en ce que l'au moins un transistor LDMOS inclut: une région de puits de canal (11); une première région de source (21) qui est formée dans la région de puits de canal (11); une première région de drain (23) qui est formé à part de la région de source (21); une première électrode de grille (15) qui est formée entre la région de source (21) et la région de drain (23) en une position suffisamment proche de la région de source (21) et séparée 15 spatialement de la région de drain (23); une première couche d'oxyde de grille (13) qui est formée sous une surface de fond de la première électrode de grille (15); et une couche d'oxyde de mitigation (17) qui est formée indépendamment de la couche d'oxyde de champ (7), entre la 20 première région de source (21) et la première région de drain (23), en contact intime avec une partie de la surface de fond de la première électrode de grille (15), et qui présente une épaisseur qui est supérieure à une épaisseur de la première couche d'oxyde grille (13); et en ce que le transistor MOS inclut: une seconde région de source (25) une seconde région de drain (25) qui est formée à part de la seconde région de source (25); une seconde électrode de grille (31) qui est formée 30 indépendamment de la première électrode de grille (15), entre la région de source (25) et la région de drain (25); et une seconde couche d'oxyde de grille (29) qui est formée indépendamment de la première couche d'oxyde grille (13) sous une surface de fond de la seconde électrode de grille (31). 26. Circuit intégré selon la revendication 25, caractérisé en ce que la première région de source (21) est formée d'une manière autoalignée par rapport à la première électrode de grille (15). 27. Circuit intégré selon la revendication 25, caractérisé en ce 10 que la première région de drain (23) est formée d'une manière autoalignée par rapport à la couche d'oxyde de mitigation (17). 28. Circuit intégré selon la revendication 25, caractérisé en ce que la région de puits de canal (11) est formée d'une manière auto15 alignée par rapport à la première électrode de grille (15). 29. Procédé de formation d'un dispositif à semiconducteur, caractérisé en ce qu'il comprend les étapes de: définition d'une première région sur un substrat (1) pour former 20 un transistor LDMOS et d'une seconde région sur le substrat (1) pour former un transistor MOS; conformation d'une couche d'oxyde de mitigation (17) dans la première région; dépôt d'une première couche d'oxyde de grille (13) sur le 25 substrat (1) à l'exception de la partie qui comporte la couche d'oxyde de mitigation (17) ; production d'une première électrode de grille (15) sur la première couche d'oxyde de grille (13), présentant une surface de bord de fond en contact intime avec une surface de la couche d'oxyde 30 de mitigation (17) et présentant une ouverture pratiquement au centre de la première région; diffusion d'une région de puits de canal (11) dans une partie qui correspond à l'ouverture de la première électrode de grille (15) d'une manière auto-alignée par rapport à une autre surface de bord de fond, ou de la première électrode de grille, en séparation spatiale par rapport à la couche d'oxyde de mitigation (17); enlèvement de la première couche d'oxyde de grille (13) du 5 substrat (1) à l'exception de la partie s'étendant au-dessous de la première électrode de grille (15); dépôt d'une couche d'oxyde sur le substrat (1) à l'exception de la partie comportant la première couche d'oxyde de grille (13); dépôt d'une première couche résistant à l'oxyde (53) dans une 10 partie incluant la première région et la seconde région; formation d'une couche d'oxyde de champ (7) dans une partie incluant une partie entre la première région et la seconde région; enlèvement de la première couche d'oxyde et de la couche résistant à l'oxyde (53); formation d'une seconde couche d'oxyde sur une surface de sommet et sur une surface latérale de la première électrode de grille (15); formation en second lieu d'une seconde couche d'oxyde de grille dans la seconde région simultanément à la première étape de 20 formation; implantation d'impuretés dans la région de puits de canal (11); production d'une seconde électrode de grille sur la seconde couche d'oxyde de grille; diffusion d'une première région de source (21) dans la région 25 de puits de canal (11) d'une manière auto- alignée par rapport à la première électrode de grille (15); diffusion d'une première région de drain (23) dans une partie à part de la première région de source (21) d'une manière auto-alignée par rapport à la couche d'oxyde de mitigation (17); et diffusion d'une seconde région de source (25) au niveau d'un côté de la seconde électrode de grille (31) et d'une seconde région de drain (25) au niveau d'un autre côté de la seconde électrode de grille (31); et implantation d'impuretés dans la première électrode de grille (31). 30. Procédé selon la revendication 29, caractérisé en ce que I'étape de conformation réalise une gravure par voie humide. 31. Procédé selon la revendication 29, caractérisé en ce qu'il comprend en outre l'étape de dépôt d'une couche d'oxyde thermique présentant une épaisseur uniforme sur le substrat (1) en incluant la 10 première région. 32. Procédé selon la revendication 29, caractérisé en ce qu'il comprend en outre les étapes de: diffusion d'une première région de puits (3) dans la première 15 région; diffusion d'une seconde région de puits (5) dans la seconde région; et diffusion d'une région de puits de drain (9) dans la première région de puits (3). 33. Procédé selon la revendication 29, caractérisé en ce qu'il comprend en outre les étapes de: diffusion d'une première région diffusée (19) dans la région de puits de canal (11); et diffusion d'une seconde région diffusée (27) dans la seconde région de puits (5). 34. Procédé selon la revendication 29, caractérisé en ce qu'il comprend en outre les étapes de: diffusion d'une troisième région de source (33) dans la seconde région de source (25) d'une manière auto-alignée par rapport à la seconde électrode de grille (31); et diffusion d'une troisième région de drain (33) dans la seconde région de drain (25) d'une manière auto-alignée par rapport à la seconde électrode de grille (31), la troisième région de source (33) présentant une concentration 5 en impuretés inférieure à une concentration en impuretés de la seconde région de source (25) et la troisième région de drain (33) présentant une concentration en impuretés inférieure à une concentration en impuretés de la seconde région de drain (25). 35. Procédé selon la revendication 29, caractérisé en ce qu'il comprend en outre les étapes de: formation d'une région de paroi latérale (75) dans une partie autre que la première région du substrat (1), la seconde région de source et la seconde région de drain étant 15 formées d'une manière auto-alignée par rapport à la région de paroi latérale (75). 36. Procédé selon la revendication 29, caractérisé en ce que l'étape d'implantation de la région de puits de canal (11) est réalisée 20 avant l'étape d'implantation de la première électrode de grille (15). 37. Procédé selon la revendication 29, caractérisé en ce qu'il comprend en outre l'étape de formation d'une couche d'arrêt de canal sur le substrat (1).