FR 2853424 A1 20041008 FR 0304221 A 20030404 ARCHITECTURE DE MULTIPLICATEURS POLYNOMIAL ET NATUREL COMBINES La présente invention concerne des architectures de circuits intégrés à semi-conducteurs, en particulier des circuits de multiplication. Le matériel de multiplication est habituellement adapté pour effectuer une multiplication naturelle (la multiplication arithmétique normale enseignée à l'école primaire), mais sur des nombres binaires. Dans une multiplication naturelle, deux opérandes A et B sont 10 multipliés l'un par l'autre afin de former un produit C = A.B, o A, B et C sont représentés par des nombres binaires ai, bj et Ck égaux à 0 ou 1 A = (an-, . , a,, ao) = SUMi (ai.21); 15 B = (bn1, . . ., b1, bo) = SUMj (bj.2j); C = (c2n-1, ..., c1, cO) = SUMk (ck.2k)...DTD: Ici, les indices i, j et k représentent l'importance ou le " poids " binaire du chiffre particulier. (Des 20 représentations de nombre similaires, telles que par complément à deux ou par complément à un, sont utilisées communément pour représenter des entiers négatifs, ainsi que la mantisse de nombres réels. Une multiplication utilisant ces autres représentations de nombre est 25 également similaire, avec des modifications appropriées). Dans des architectures de multiplicateurs parallèles, le produit est généralement formé comme une somme de produits croisés. Le produit partiel de deux bits d'opérande est équivalent à une opération ET logique et peut être effectué dans un circuit matériel en utilisant des portes ET. La somme de deux bits de produit partiel de poids identique produit un terme de somme de même poids et un terme de retenue du poids supérieur 5 suivant, o le terme de somme est équivalent à une opération OU Exclusif logique et le terme de retenue est équivalent à une opération ET logique: x + y = retenue, somme = AND(x, y), XOR (x, y). 10 Généralement, les additionneurs matériels sont répartis en deux types principaux, les additionneurs complets qui additionnent trois bits d'entrée et les demiadditionneurs qui additionnent deux bits d'entrée. Les 15 bits d'entrée pourraient être des bits de produit partiel, des termes de somme délivrés par un autre additionneur ou des termes de retenue. Tous les bits d'entrée qu'elle que soit leur origine, y compris les bits d'entrée de " retenue ", ont exactement la même 20 contribution logique aux sorties de l'additionneur et sont normalement traités comme étant équivalents vis-àvis du résultat. (Notez, cependant, que les mises en oeuvre de cellule standard de circuits additionneurs donnent souvent aux entrées de retenue une 25 synchronisation privilégiée dans la construction du circuit additionneur afin de réduire à un minimum les retards de propagation et une commutation excessive dans l'architecture d'ensemble d'additionneurs globale). Les deux types d'additionneurs produisent un terme de somme 30 et un terme de retenue en tant que sorties. Dans une multiplication naturelle, les termes de retenue se propagent et sont ajoutés aux termes de somme de poids supérieur suivant. Ainsi, le produit naturel C est: C = SUMij (ai.bj.213j) = SUMk ( (SUMi-j-k (AND(ai, bj) ) 2k) Les circuits multiplicateurs naturels parallèles existent en diverses architectures, qui diffèrent principalement par la manière d'agencer les ensembles d'additionneurs de 10 produits partiels. Les architectures de Wallace (de " A Suggestion for a Fast Multiplier ", IEEE Trans. on Electronic Computers, vol. RC-15, pages 14 à 17, février 1964) et de Dadda (à partir d'un document présenté au Colloque sur l'Algèbre 15 de Boole, Grenoble, France, janvier 1965) sont similaires. La structure de base présentée par L. Dadda est montrée sur la figure 1. L'ensemble de produits partiels est représenté par des points alignés dans la zone A dans les colonnes verticales conformément à leurs 20 poids. Le nombre de produits partiels d'un poids donné peut varier de 1 à n pour deux opérandes de n bits. L'addition des produits partiels d'un poids donné est effectuée par des compteurs binaires, représentés sur la figure par des diagonales. Le terme " compteur binaire " 25 est utilisé par Dadda et dans l'ensemble de ce document dans le sens o, pour un nombre donné de lignes d'entrée, il produit une sortie binaire représentant le nombre total ou le " compte " de 1 sur ces entrées. Ceci est différent du compteur séquentiel habituel qui produit une 30 série de sorties incrémentées dans le temps. L'addition des produits partiels est divisée en deux étapes principales, dans lesquelles une première étape (sub- divisée en plusieurs étages en cascade) réduit les produits partiels à un ensemble de deux nombres et une deuxième étape comprend un étage d'additionneur unique à propagation de retenue. Les étages en cascade de la 5 première étape sont montrés sur la figure en tant que zones B à D. La dimension du compteur dépend du nombre total de termes d'un poids donné qui doivent être comptés. Par exemple, dans la zone B, colonne 5, il y a 5 produits partiels de poids 24 à ajouter (à compter), 10 qui forment ensemble une somme de 3 bits respectivement de poids 26, 25, 24. Ainsi, il y a plusieurs termes de retenue de différents poids qui se propagent vers l'étage ou la zone de comptage suivant. Les zones C et D appliquent le même principe aux sorties de la zone 15 précédente. La sortie des compteurs de la zone D est constituée de deux lignes seulement. Celles-ci sont traitées par des additionneurs rapides dans la deuxième étape principale (dans la zone E) pour obtenir le produit naturel. D'autres multiplicateurs naturels parallèles 20 peuvent utiliser divers types de structures arborescentes d'additionneurs complets (ou même des circuits additionneurs plus complexes) pour réduire rapidement les produits partiels à un produit final. D'autres types d'algèbre ont leur propre forme de 25 multiplication. Un type communément utilisé pour la génération de codes de correction d'erreur, et plus récemment dans des systèmes cryptographiques à courbe elliptique (voir, par exemple, le brevet US no 6 252 959) génère des produits de multiplication dans un domaine 30 fini (Galois). Différents domaines peuvent être utilisés, mais les applications les plus communes utilisent soit des domaines de nombres premiers GF(p), soit des domaines binaires GF(2N) . Les applications à code de correction d'erreur, telles que la génération de code Reed-Solomon, opèrent généralement de manière répétée sur des mots de petite taille, par exemple de 8 bits, et pourraient ainsi 5 utiliser une multiplication sur GF(256) . Les applications à courbe elliptique opèrent généralement sur des blocs beaucoup plus grands avec des largeurs de mot de 160 bits ou plus. Souvent, dans l'une ou l'autre de ces applications, en utilisant une représentation 10 polynomiale, le produit est défini comme un produit polynomial, est réduit par la suite à une division de données résiduelles par un polynôme irréductible approprié. Des architectures matérielles dédiées ont été réalisées pour mettre en oeuvre une multiplication à 15 domaine fini. Dans GF(2N), les éléments d'un nombre peuvent être représentés comme n uples (représentation matricielle) ou comme des polynômes avec n coefficients (représentation polynomiale) A = (an..., ai, a0) = anl xn-1 + ... + a1xl + aoxo = SUMi (aixi). Les ai sont membre de GF(2), c'est-à-dire peuvent être 0 25 ou 1. Les lois d'addition et de multiplication sur GF(2) sont respectivement les opérations logiques OU Exclusif et ET. L'addition de deux nombres de GF(2N) est définie comme une addition polynomiale, c'est-à-dire une addition des coefficients de degré ou de poids identique 30 C = A + B SUMi (XOR (ai, bi) xi)- La multiplication de deux nombres de GF(2N) est définie comme une multiplication polynomiale, modulo un polynôme irréductible spécifique P: C = A.B = (A * B) mod P = SUMk (XORi+j-k (AND (ai, bj))xk) mod P. avec k compris entre 0 et N - 1. Pour notation, A * B représente le produit polynomial (non réduit modulo P), 10 tandis que A.B représente le produit de deux nombres de GF(2N). A * B est un polynôme de degré 2N - 2 et n'est donc pas un membre de GF(2N). A.B est un membre de GF(2N). Lors de la comparaison de l'addition et de la 15 multiplication polynomiales ayant des coefficients dans GF(2) avec une addition et une multiplication naturelles, nous constatons que akxk (terme polynomial de degré k) et ak2k (bit de poids k d'un nombre naturel) jouent un rôle similaire dans l'addition et la multiplication, mais avec 20 une certaine différence. L'addition polynomiale avec des coefficients dans le domaine fini GF(2) est similaire à celle pour une addition naturelle, excepté que la somme de termes de degré identique ne fournit aucune retenue pour des termes adjacents dans le cas d'une addition 25 polynomiale, tandis que l'addition naturelle de termes de poids identique fournit une retenue au poids supérieur suivant. La multiplication polynomiale avec des coefficients dans le domaine fini GF(2) est également similaire à celle pour une multiplication naturelle, 30 excepté que la somme de produits partiels de degré identique ne génère pas de retenues pour les degrés adjacents dans le cas d'une multiplication polynomiale, tandis que la somme naturelle de produits partiels des termes de même poids fournit une retenue au poids supérieur suivant. Enfin, nous soulignons que le bit le moins significatif de la somme naturelle de n bits est un 5 OU Exclusif de ces bits, exactement comme dans le cas polynomial. Dans le brevet US n0 4 918 638, de Matsumoto et autres, décrivent un multiplicateur à domaine fini pour obtenir un produit dans GF(24) destiné à être utilisé 10 pour la génération de codes de correction d'erreur. Après avoir effectué une multiplication binaire, un bloc de générateur polynomial séparé réduit le produit par une division par un polynôme générateur g(x) = x' + x + 1. Les figures 5 et 9 de ce brevet montrent des ensembles de 15 multiplicateurs binaires pour effectuer la multiplication à domaine fini. Des portes ET sont utilisées pour former les produits partiels, tandis que des portes OU Exclusif sont utilisées pour effectuer l'addition de bits sur les produits partiels de même poids. Le multiplicateur n'est 20 pas réalisé pour effectuer une multiplication naturelle, mais uniquement une multiplication à domaine fini GF(24). Un objet de la présente invention consiste à proposer des architectures de multiplicateurs parallèles qui sont capables de délivrer à la fois un produit de 25 multiplication naturelle et un produit de multiplication polynomiale avec des coefficients sur GF(2), facilitant ainsi la réalisation d'une multiplication à domaine fini dans GF(2N) pour n'importe quelles valeurs de N 2 1. Cet objectif est satisfait par une architecture matérielle de multiplicateurs parallèles qui agence l'addition de produits partiels de sorte qu'elle commence dans un premier groupe d'étages d'additionneurs qui effectuent des additions sans recevoir de termes de retenue en tant qu'entrées, et de sorte qu'une addition des termes de retenue soit différée jusqu'à un deuxième 5 groupe d'étages d'additionneurs agencé pour suivre le premier groupe. Cet agencement intentionnel des additionneurs en deux groupes séparés permet à la fois l'extraction du produit polynomial des résultats du premier groupe d'additions et l'extraction du produit 10 naturel des résultats du deuxième groupe d'additions. Le multiplicateur comprend un ensemble de portes ET avec des entrées connectées à des bits d'opérande et avec des sorties délivrant un ensemble complet de produits partiels des bits d'opérande, chaque produit partiel 15 étant caractérisé par une importance ou un " poids " de bit; une architecture d'addition agencée pour additionner des produits partiels du même poids, l'architecture d'addition étant réalisée par des étages multiples, un premier groupe d'étages étant agencé pour 20 additionner des produits partiels sans recevoir la moindre entrée de retenue d'une partie de poids inférieur de l'architecture d'addition, un deuxième groupe d'étages étant agencé pour ajouter des entrées de retenue provenant d'une partie de poids inférieur de 25 l'architecture d'addition à des résultats provenant d'étages précédents, les étages dans les deux groupes fournissant des sorties de retenue à une partie de poids supérieur de l'architecture d'addition; et des moyens connectés entre les premier et deuxième groupes d'étages 30 pour extraire le résultat d'addition du premier étage en tant que produit de multiplication polynomiale, le produit de multiplication naturelle étant extrait à la fin du deuxième groupe d'étages. Avantageusement, l'architecture d'addition comprendra des étages en cascade de compteurs parallèles, avec au moins un compteur dans chaque colonne de produits partiels du 5 même poids, et dans laquelle les moyens pour extraire comprennent des lignes de bit connectées au bit le moins significatif, représentant des coefficients de produits polynomiaux, à partir de chaque premier compteur dans la cascade. Avantageusement, l'architecture d'addition comprendra un ensemble d'additionneurs complets agencés pour additionner les produits partiels et les retenues, chaque additionneur complet recevant trois entrées de poids identique et fournissant une sortie de somme du même 15 poids et une sortie de retenue de poids supérieur suivant, un premier groupe d'additionneurs ne recevant aucun terme de retenue en tant qu'entrée, le premier groupe d'additionneurs étant agencé pour réduire des produits partiels d'un poids donné à un terme de somme, 20 les moyens pour extraire comprenant des lignes de bit connectées aux termes de somme représentant des coefficients de produits polynomiaux, le deuxième groupe d'additionneurs recevant des entrées de retenue et des termes de somme d'un poids donné et étant agencé pour 25 réduire les entrées de retenue et les termes de somme à des bits de produits naturels. De préférence, le premier groupe d'additionneurs comprendra au moins une porte OU Exclusif réduisant une paire de termes à un. De la même manière, l'architecture d'addition pourra comprendre également au moins un demi-additionneur connecté au premier groupe d'additionneurs pour réduire une paire de termes à un. Par ailleurs, l'ensemble de portes ET recevra des bits d'opérande et fournit des produits partiels pour plusieurs multiplications, et l'architecture d'addition 5 additionne les produits partiels du même poids provenant des plusieurs multiplications pour fournir à la fois des résultats de multiplications polynomiale et naturelle de la forme (SUM[Ai * Bi]), o les Ai et Bi sont les opérandes et des opérandes Bi peuvent être des constantes 10 d'un mot. En outre, l'architecture d'addition ajoutera aux produits partiels, des bits correspondants de poids identique d'au moins un terme d'accumulation ou constant afin d'obtenir à la fois des résultats de multiplications polynomiale et 15 naturelle de la forme (SUM[Ai * Bi] + SUM[Ci]), o Ci, . sont les termes d'accumulation ou constants. La présente invention se rapporte également à un procédé de multiplication de deux opérandes de n bits pour 20 obtenir à la fois un produit de multiplication polynomiale avec des coefficients GF(2) et un produit de multiplication naturelle, le procédé comprenant: - la génération d'un ensemble complet de produits partiels à partir de bits d'opérande, chaque produit 25 partiel étant caractérisé par une importance ou un " poids " binaire égal à la somme des poids des bits d'opérande à partir desquels ce produit partiel a été généré ; - l'addition des produits partiels du même poids dans 30 des étages d'addition multiples, un premier groupe d'étages additionnant les produits partiels sans utiliser de résultats de retenue de même poids provenant d'additions de poids inférieur, chaque addition générant une retenue de poids supérieur suivant, un deuxième groupe d'étages additionnant des résultats de somme provenant du premier groupe d'étages avec des termes de retenue du même poids; et - l'extraction de coefficients de produits polynomiaux des résultats de somme obtenus du premier groupe d'étages d'addition et l'extraction de bits de produits naturels des résultats de somme obtenus du deuxième groupe 10 d'étages d'addition. Avantageusement, l'addition des produits partiels du même poids comprendra le comptage du nombre de produits partiels qui ont une valeur binaire 1 pour fournir une valeur de comptage ayant un bit moins significatif du 15 même poids que les produits partiels comptés et un ou plusieurs bits plus significatifs de poids relativement supérieur, la répétition ensuite des étapes de comptage dans une cascade d'étages de comptage en utilisant les bits des valeurs de comptage obtenues de l'étage 20 précédent jusqu'à ce qu'un maximum de deux bits de chaque poids subsistent, l'exécution ensuite d'une opération d'addition finale qui s'effectue sur les paires de bits restants afin d'obtenir le produit de multiplication naturelle; et dans lequel l'extraction des coefficients 25 de produits polynomiaux comprend l'extraction des bits les moins significatifs obtenus de la première étape de comptage. De préférence, l'addition des produits partiels du même poids sera effectuée uniquement avec des circuits 30 d'additionneurs complets, chacun ayant trois entrées d'opérande, une sortie de somme et une sortie de retenue. Par ailleurs, l'addition des produits partiels comprendra l'utilisation d'au moins un circuit de demi-additionneur dans le premier groupe d'étages. En outre, l'extraction des coefficients de produits polynomiaux pourra comprendre l'application d'au moins 5 une opération OU Exclusif dans le premier groupe d'étages. Avantageusement, la génération de produits partiels à partir de bits d'opérande sera effectuée pour plusieurs opérations de multiplication, et dans lequel l'addition 10 des produits partiels pour obtenir des résultats à la fois pour des coefficients de produits polynomiaux et pour des bits de produits naturels est également effectuée pour les plusieurs opérations de multiplication, moyennant quoi les résultats ont la forme 15 SUM[Ai * Bi], o Ai et Bi sont les opérandes et des opérandes Bi peuvent être des constantes d'un mot. Par ailleurs, l'étape d'addition pourra comprendre, en outre, l'addition, aux produits partiels, de bits correspondants de poids identique d'au moins un terme 20 d'accumulation ou constant pour obtenir des résultats à la fois pour des coefficients de produits polynomiaux et pour des bits de produits naturels ayant la forme (SUM[A1 * Bi] + SUM[Ci), o Ci, ..., sont les termes d'accumulation ou constants. Un mode d'exécution de l'invention sera décrit ci-après, à titre d'exemple non limitatif, avec référence aux figures annexées dans lesquelles: La figure 1 est une vue plane schématique d'une 30 architecture de multiplicateurs naturels parallèles de l'art antérieur selon Dadda. La figure 2 est une vue plane schématique d'une version modifiée de la figure 1 qui a été pourvue de lignes de bit qui extraient des bits de produit binaire de compteurs internes en tant que sortie séparée en plus du produit naturel. La figure 3 est un schéma de principe d'architectures de multiplicateurs générales selon la présente invention. La figure 4 est une partie de circuit schématique pour un générateur de produit partiel utilisé dans 10 n'importe quel circuit de multiplicateur. La figure 5 est un schéma de circuit d'une tranche d'additionneur sans propagation de retenue de l'art antérieur avec huit entrées de produit partiel de poids identique. La figure 6 est un schéma de circuit d'un mode de réalisation de la présente invention d'une tranche d'additionneur sans propagation de retenue avec une porte OU Exclusif supplémentaire pour l'extraction du bit de produit polynomial. La figure 7 est un schéma de circuit d'un autre mode de réalisation d'une tranche d'additionneur sans propagation de retenue selon la présente invention, utilisant un demi-additionneur et une extraction de ligne de bit du bit de produit polynomial. Les figures 8A à 8G montrent des schémas de circuit pour des tranches similaires à la figure 6 avec une à sept entrées de produit partiel, avec une porte OU Exclusif supplémentaire pour chaque tranche ayant un nombre pair d'entrées de produit partiel. La figure 9 est un schéma de principe pour deux poids adjacents k et k + 1 montrant une structure d'additionneurs capable de gérer également la multiplication d'entiers négatifs. En faisant référence à la figure 2, une variante de l'architecture de Dadda (figure 1) reconnaît que le bit 5 le moins significatif 13 de chaque compteur 11 dans la zone B, avec les termes de produit solo 15 des première et dernière colonnes, correspond aux bits de produit polynomial pour des polynômes avec des coefficients dans GF(2). Ces bits les moins significatifs 13 du compteur 10 sont extraits par l'intermédiaire de lignes de bit 17 et délivrés en tant que sortie de produit polynomial, séparés du produit naturel obtenu dans la zone R et en plus de celui-ci. Bien que ces bits de produit polynomial pourraient être présents en tant qu'états internes de 15 certains circuits de multiplication naturelle, à la connaissance de l'inventeur, ils n'ont pas été extraits séparément pour réaliser un multiplicateur fournissant à la fois des produits polynomiaux et naturels. La reconnaissance qu'une somme de produits dans 20 GF(2) peut être présente et disponible pour une extraction dans des architectures de multiplicateurs naturels, suggère que des multiplicateurs pourraient être conçus spécifiquement pour fournir à la fois des produits polynomiaux et naturels, à savoir par un groupement 25 approprié de l'architecture d'addition de produits partiels. Cela est possible grâce à un réagencement du produit naturel C en deux parties, lequel comprend le produit polynomial D et les termes supplémentaires E qui représentent une suite de l'opération de sommation 30 C = SUMi, (ai, bj.21+j) = SUMk ((SUMi+jk (AND(ai, bj))).2k) = SUMk (XORj-k-i [ANDi+j-k(ai, bj) /2k] + SUMk (ek.2 k) = D + SUMk (ek.2k) o les ek sont tous les termes de retenue de poids k obtenus à partir des additions de poids inférieur suivant k - 1. Ces termes d'addition sont sans rapport avec le produit de multiplication polynomiale D, mais poursuivent simplement l'addition de la multiplication naturelle pour 10 obtenir le produit naturel C. N'importe quelle architecture de multiplication qui sépare les additions de retenues en un deuxième groupe d'étages fait en sorte de réaliser la multiplication naturelle et de fournir également le résultat de multiplication polynomiale D 15 provenant d'un premier groupe d'étages d'addition qui utilise uniquement des produits partiels et aucune retenue. La figure 3 représente de manière schématique cette séparation en deux groupes 23 et 29 d'additionneurs et 20 l'extraction 27 et 33 des différents produits provenant des deux groupes. En particulier, les bits d'opérande ai et bj, o i et j sont tous deux dans la plage de 0 à n 1, sont reçus par un ensemble 21 ou des portes ET (symbolisées par un x encerclé) afin de produire un 25 ensemble complet de termes de produit partiel Pi,ji, caractérisés chacun par un degré ou un poids polynomial Wk, o k = i + j et se trouve dans la plage de 0 à 2n 2. Les produits partiels sont ensuite reçus par un premier groupe 23 de structures d'addition (symbolisées 30 par des + encerclés) qui sont séparées pour chaque degré ou poids polynomial (symbolisé par les traits pleins 25). Ces structures d'addition réduisent les termes de produit Pij à un ensemble de termes de somme Sk et un ensemble de termes de retenue ek+1. Pour un poids donné k, il peut y avoir plusieurs lignes de termes de retenue ek+1. Étant donné que l'addition de premier étage a été effectuée 5 pour chaque degré ou poids séparément sans appliquer la moindre retenue résultant de l'une quelconque des opérations d'addition, les termes de somme Sk représentent les termes de produit polynomial et sont extraits le long des lignes de bit 27 afin de former les 10 coefficients de produit polynomial dk, o k se trouve toujours dans la plage de 0 à 2n - 2. Dans cette extraction, n'importe quelles paires de somme de termes de même degré polynomial peuvent être soumises à une opération OU Exclusif afin de produire un bit de produit 15 unique pour chaque degré. Les termes de somme Sk et les termes de retenue ek+1 sont appliqués à un deuxième groupe 29 de structures d'addition (symbolisées de nouveau par des + encerclés). Mais ici, n'importe quels termes de retenue (symbolisés par des diagonales 31 croisant des 20 limites de poids en pointillé) sont inclus dans les entrées des structures d'addition. Les additions du deuxième étage, réalisées éventuellement par un ensemble d'additionneurs à propagation de retenue, d'additionneurs sans propagation de retenue ou de réducteurs 4 vers 2, 25 réduisent à un ensemble de sorties 33 qui représentent les bits de produits naturels Ck, o, du fait de l'incorporation des termes de retenue, k se trouve maintenant dans la plage de 0 à 2n - 1. Ainsi, les deux produits de multiplication polynomiale et naturelle sont 30 obtenus et sortis du circuit. Cela n'est généralement pas beaucoup plus lent qu'une architecture de multiplication naturelle rapide classique. En fait, à part le fait que certaines structures optimisées sont exclues par la spécification précisant que les additions de termes de retenue doivent être différées jusqu'au deuxième groupe de structures d'addition, l'architecture est autrement 5 aussi rapide que d'autres multiplicateurs de construction similaire. Quant à la taille, le matériel supplémentaire nécessaire pour extraire le produit binaire est négligeable, par exemple quelques lignes de bit supplémentaires ou quelques portes OU Exclusif 10 supplémentaires. Notez que, bien que ce mode de réalisation illustré multiplie deux opérandes de n bits, l'invention fonctionne aussi bien dans des cas non symétriques avec des opérandes de différentes tailles (multiplication m x n et multiplication-accumulation, y 15 compris les opérations de multiplication-accumulation 1 x n + n). Sur la figure 4, les éléments de circuit de génération de produit partiel sont vus comme étant composés de porte ET. Chaque porte ET 41 reçoit deux 20 entrées correspondant aux bits d'opérande ai et bj. La porte ET délivre le produit partiel pij pour cette paire de bits d'opérande, qui relie un ensemble d'autres produits partiels de degré ou de poids polynomial identique k (= i + k) . D'autres éléments de circuit de 25 génération de produit partiel pourraient être utilisés. Par exemple, il pourrait s'agir de portes NON ET, si une logique à un certain point rétablit ensuite la polarité correcte. Cette étape de rétablissement peut être effectuée après l'ensemble d'additionneurs étant donné 30 que, si nous avons carryOut, sum = a + b + c, alors nous avons également non(carryOut), non(sum) = non(a) + non(b) + non(c) . De même, nous pourrions utiliser des portes OU ou des portes NON OU conformément à des conventions de polarité ; ou des additionneurs qui fonctionnent avec des polarités inversées au niveau des entrées ou des sorties. En faisant référence aux figures 5 à 7, les termes de produit partiel du même degré ou poids sont additionnés dans un circuit additionneur, constitué, par exemple, largement d'additionneurs complets. Les additionneurs complets sont des éléments de circuit bien 10 connus qui additionnent trois entrées pour générer une somme et une retenue. Les entrées peuvent être des produits partiels, des termes de somme du mêmedegré ou poids provenant d'autres additionneurs dans la tranche, ou des termes de retenue reçus de la tranche 15 d'additionneurs de poids inférieur suivant. Tous les termes de retenue générés par les additionneurs sont de poids supérieur suivant et sont délivrés (pour une multiplication naturelle) à une tranche adjacente. Les éléments de circuit d'additionneur sur les figures 5 à 7 20 ont tous huit entrées de produit partiel Pij, avec i et j compris entre 0 et 7 et le poids i + k = 7. Chaque circuit a également 6 retenues d'entrée, 6 retenues de sortie et 2 termes de sortie de produit naturel. Deux termes de sortie correspondent à un cas type, o, à la 25 fin, un additionneur rapide (à anticipation de retenue, à sélection de retenue ou autre) recueillera les deux lignes de sortie dans chacune des différentes tranches afin de calculer le produit final. Une autre architecture peut générer une seule ou plus de deux lignes de sortie 30 du poids envisagé. Les figures 6 et 7 fournissent également un terme de sortie de produit polynomial. D'autres tranches d'additionneur de poids différent peuvent avoir un nombre différent d'entrées de produit partiel. Sur les figures 5 à 7, les entrées de retenue et les sorties de retenue sont alignées comme si les tranches étaient identiques. Ceci est proche de la 5 situation réelle, bien qu'il puisse y avoir un terme de retenue d'entrée en moins (ou en plus) lorsque le nombre d'entrées de produit partiel augmente (ou diminue) avec l'augmentation du poids. Avec l'augmentation du poids, le nombre d'entrées de produit partiel augmente dans la 10 moitié la moins significative de la multiplication et diminue dans la moitié la plus significative de la multiplication. Sur la figure 5, une tranche d'additionneur sans propagation de retenue de l'art antérieur additionne avec 15 des additionneurs complets 51 à 53 autant de produits partiels que possible sans recevoir d'entrées de retenue (ici, 7 parmi les 8 entrées de produit partiel). Même ainsi, un huitième terme de produit partiel est ajouté aux entrées de terme de retenue c, dans un additionneur 20 complet 54. Les additions suivantes par des additionneurs complets 55 à 57 additionnent les sommes provenant des additionneurs complets 53 et 54 et additionnent également les entrées de retenue C7. Les termes de retenue c8 de poids supérieur suivant sont délivrés à une tranche 25 adjacente. La tranche d'additionneur délivre une sortie de somme, qui peut être ajoutée à n'importe quel terme d'entrée de retenue restant dans un étage d'additionneurs à propagation de retenue suivant. L'arrangement effectue une réduction de 8 à 2 dans des retards de 30 4 additionneurs. Étant donné que la figure 5 est une tranche d'additionneurs pour un multiplicateur naturel uniquement, le produit binaire pour une multiplication à domaine fini n'est pas disponible. L'agencement sans propagation de retenue de la figure 6 est sensiblement identique à celui de la figure 5, excepté qu'un bit de produit polynomial est créé par 5 une addition à OU Exclusif. Sur la figure 6, un agencement d'additionneurs sans propagation de retenue modifié a de nouveau 8 entrées de produit partiel de poids identique (i + j = k = 7). De nouveau, 7 des termes sont additionnés par des additionneurs complets 61 à 63. 10 La somme résultante, ainsi que la huitième entrée de produit partiel, sont extraites sur les lignes 67 et 68 et appliquée à une porte OU Exclusif 69 afin d'obtenir le terme polynomial PMUL7 de degré 7. La somme provenant de l'additionneur 63, la huitième entrée de produit partiel, 15 et les entrées de retenue c7 sont également additionnées en utilisant des additionneurs complets 64 à 66 afin d'obtenir un terme de somme et jusqu'à un terme d'entrée de retenue restant pour une addition subséquente par un additionneur à propagation de retenue afin d'obtenir le 20 bit de multiplication naturelle correspondant. Ainsi, le circuit modifié effectue les mêmes additions que sur la figure 6, mais avec une porte OU Exclusif supplémentaire qui extrait le terme de produit polynomial Le retard des additionneurs n'est pas très différent de celui du 25 circuit de la figure 5. Sur la figure 7, une modification différente de l'agencement sans propagation de retenue de la figure 5 introduit un circuit de demiadditionneur. Les demiadditionneurs sont des circuits bien connus qui ne 30 reçoivent que deux entrées et génèrent des sorties de somme et de retenue. L'utilisation d'un demi-additionneur permet l'addition des huit entrées de produit partiel de la figure 7. Trois des entrées sont traitées par un premier additionneur complet 71, trois autres entrées sont traitées par un deuxième additionneur complet 72 et les deux entrées finales sont traitées par le demi5 additionneur 73. Les sorties de somme des trois additionneurs 71 à 73 sont additionnées par un additionneur complet 74 afin d'obtenir le terme de produit polynomial PMUL7. Les additions de la sortie de somme de l'additionneur 74 aux entrées de retenue c7 sont 10 traitées par des additionneurs complets 75 à 77. De nouveau, il n'y a aucune pénalité significative dans les retards des additionneurs. Le mode de réalisation de la figure 7 nécessite un demi- additionneur supplémentaire et un terme de retenue supplémentaire, par rapport à la 15 figure 5. (Le terme de retenue supplémentaire est dû au fait qu'un additionneur complet n'utilise jamais la combinaison totale des sorties de somme et de retenue. En fait, le cas (retenue, somme) = (1, 1) n'est pas possible. En faisant référence aux figures 8a à 8g, le mode de réalisation de la figure 6 est étendu afin de montrer un certain nombre d'agencements pour différents nombres d'entrées de produit partiel. La porte OU Exclusif supplémentaire n'est nécessaire que lorsqu'il y a un 25 nombre pair d'entrées de produit partiel. Pour un nombre impair, les additionneurs réduisent à un terme de somme unique avant d'ajouter les retenues. Ainsi, pour un nombre impair d'entrées de produit partiel, la tranche ne nécessite qu'une ligne de bit supplémentaire pour 30 extraire le terme de bit de produit polynomial PMULi. Excepté pour le cas à deux entrées, le côté ascendant de l'architecture d'addition (degrés ou poids O à n - 1) a une entrée de retenue de moins et ainsi une seule entrée de somme vers l'étage d'additionneurs à propagation de retenue qui suit. Pour des degrés ou des poids n à 2n 2, il y aura à la fois une entrée de somme et de retenue 5 délivrée par les tranches à l'étage d'additionneurs à propagation de retenue. Pour des multiplicateurs plus grands, par exemple 32 x 32, la séquence d'additionneurs complets et de portes OU Exclusif continue de s'étendre dans la moitié la moins significative de la 10 multiplication, se réduit ensuite dans la moitié la plus significative de la multiplication, avec des entrées de produit partiel de numéro pair nécessitant que la tranche ait une porte OU Exclusif pour délivrer le terme de produit polynomial. Une progression similaire se produit 15 pour l'utilisation d'un demi- additionneur (nécessaire pour un nombre pair d'entrées de produit partiel) . Les figures 6, 7 et 8A à 8G représentent des mises en oeuvre exemplaires de modes de réalisation préférés selon la présente invention. Cependant, d'autres mises en 20 oeuvre de l'invention sont également possibles. Par exemple, bien que les mises en oeuvre montrées ci-dessus utilisent un OU Exclusif ou un demi-additionneur pour des cas ayant un nombre pair d'entrées de produit partiel, d'autres mises en oeuvre possible pourraient choisir 25 d'avoir plusieurs OU Exclusifs ou demi- additionneurs ou pourraient également utiliser un OU Exclusif ou un demiadditionneur dans les cas avec un nombre impair d'entrées de produit partiel. Bien que ces variantes seraient loin d'être optimales en termes de nombre de portes, elles 30 pourraient être choisies pour faciliter l'agencement, le mappage vers un dispositif FPGA ou pour une autre raison quelconque. Par ailleurs, l'emplacement des OU Exclusifs ou des demi- additionneurs dans l'arborescence d'additionneurs peut varier par rapport à celui qui est montré. En outre, bien que les configurations des figures 6 et 7 aient un nombre identique d'entrées de retenue et 5 de sorties de retenue, les figures 8A à 8G illustrent que cela ne doit pas nécessairement être toujours le cas. Et bien que les mises en oeuvre ci- dessus soient réalisées avec des additionneurs complets et des demi- additionneurs ou des portes OU Exclusif, d'autres blocs de construction 10 tels que des réducteurs 4 à 2 peuvent être utilisés. Le cas de la multiplication-addition, C = A.D + Z est utilisé à la fois pour une multiplicationaccumulation C:= A.B + C ou C = A.B + F.G + K.L et pour calculer le produit de multiplicandes, dont l'un ou les 15 deux est plus grand que le matériel de multiplicateur, par exemple une multiplication sur 160 bits utilisant un circuit de multiplication de 32 bits. Dans ces cas, un nombre à ajouter peut être traité comme s'il consistait en un ensemble supplémentaire de produits partiels à 20 ajouter. Pour le cas d'une multiplication-addition naturelle, toutes les retenues sont incluses dans le résultat. Pour une multiplication-addition polynomiale avec des coefficients dans GF(2), toutes les retenues ne croisent pas les limites des degrés polynomiaux et sont 25 ainsi ignorées. Pour une multiplication naturelle, la gestion d'une grandeur supérieure peut être réduite à une série d'opérations de multiplication et d'addition. Pour une grandeur de mot matérielle de L bits et une grandeur 30 d'opérande de M mots, c'est-à-dire que P = M.L bits, et des opérandes de codage d'une manière naturelle, A = SUMi (A1 - 2'), pour un indice i compris entre 0 et P - 1, nous pouvons, en variante, représenter l'opérande par des L mots, A = SUMj(jA.wJ), o w = 2L, un indice à gauche est utilisé pour l'indexage de mots, comme dans le mot jA, l'indice j variant de 0 à M - 1 et le bit jAi = Aj.L+.15 Ainsi, le produit des deux opérandes A et B est: A.B = SUMk (SUMi+j-k(iA.jB).wk). La quantité SUMi+j-k(iA.jB) est une somme de produits du 10 même poids et, par conséquent, la multiplication de grande largeur est effectuée par une série de multiplications (iA.jB) et d'additions (SUMk). En général, le résultat de chaque opération de multiplication est codé sur 2L bits pour la multiplication, plus quelques 15 bits supplémentaires alors que les additions sont effectuées. Ce qui est au-delà de w, c'est-à-dire les bits de résultat avec des poids supérieurs ou égaux à L, devrait être injecté par la suite lorsque les k + 1 indices sont traités. Pour une multiplication polynomiale avec des coefficients dans GF(2), la notation utilisée ci-dessus pour une multiplication naturelle est de nouveau utilisée, mais le symbole * est utilisé pour représenter une multiplication polynomiale A - SUMi(Ai.x ), pour un 25 indice i compris entre 0 et p - 1. Ceci est traité par un matériel de L bits tel que A = SUMj(jA.wi), o jA sont des polynômes de L bits, avec un indice j compris entre 0 et M - 1 et w = xL. Les polynômes jA sont définis par: jA = SUMi(Aj.L+1.xi) avec i compris entre 0 et L - 1. Le produit polynomial est alors A * B SUMk(XORi+jk(iA * jB) .wk), avec k entre 0 et 2M - 2, o la quantité Xk = XORi+j-k(iA * jB) est une somme polynomiale de produits partiels polynomiaux du même degré, tous les coefficients ayant des valeurs dans GF(2), c'est-à-dire sans faire référence aux retenues. Les produits polynomiaux élémentaires sont 10 codés exactement sur 2L - 2 bits et aucun bit supplémentaire n'est ajouté étant donné que l'addition polynomial ne mène pas à une augmentation de degré. Ce qui est au-delà de W, c'est-à-dire la partie de résultat de degré supérieur ou égal à L, devrait être injecté par 15 la suite lorsque les k + 1 indices sont traités, par une addition polynomiale (c'est-à-dire, un OU Exclusif) des polynômes. Une adaptation supplémentaire possible consiste à intégrer la multiplication et l'addition dans des 20 opérations de multiplicationaccumulation. La plupart des gens pensent habituellement qu'une opération de multiplication-accumulation, C = A.B + C est tout d'abord une multiplication avec un résultat intermédiaire A.B et ensuite une addition pour obtenir le résultat final. 25 Cependant, cela n'est pas nécessaire, et un matériel de multiplication-addition peut être réalisé pour intégrer la multiplication et l'addition, avec à la fois les produits partiels et les bits ou coefficients d'accumulation devant être additionnés. C'est-àdire, 30 former les produits partiels Ai.Bj, les additionner ensuite aux bits d'accumulation Ck du poids approprié. Il est simplement nécessaire de prévoir un ensemble d'additionneurs qui peut également recevoir les bits Ck provenant d'un bus C supplémentaire. Dans le cas d'une multiplication-addition de polynôme avec des coefficients dans GF(2), on obtient les bits de produit partiel et les 5 bits d'accumulation d'une manière non différenciée aux entrées de l'ensemble d'additionneurs et on effectue un OU Exclusif entre plusieurs éléments de même poids sans impliquer le moindre bit de retenue: D = A * B + C - SUMk(XORi+j=k(AND(Ai, Bj),ck).2k) Pour une multiplication-addition de polynômes avec des coefficients dans GF(2), on doit placer, au niveau de l'entrée d'une tranche de degré k, tous les produits 15 partiels nécessaires, et le coefficient de polynôme de degré k provenant de C à ajouter, et élaborer les tranches de l'ensemble d'addition de sorte que les sommes de ces entrées soient disponibles en tant que sortie polynomiale de cette tranche D = A * B + C - SUMk(SUMi+j=k(iA.jB) ,kC) .Wk) o les indices font référence ici aux poids des coefficients de polynôme de N bits. Une intégration de l'opération de multiplicationaddition peut également être généralisée davantage afin d'inclure, par exemple, Al * Bl + A2 * B2 + C, o Ai * Bl est la multiplication actuelle à effectuer, A2 * B2 est le travail constant de Montgomery (ou Barrett) pour une 30 extraction modulaire, et C permet une accumulation ou une extension à des grands nombres. Par ailleurs, bien que la description ci-dessus ait été principalement dédiée à la partie de multiplication polynomiale d'une opération à domaine fini, des opérations de réduction polynomiale dans un domaine fini peuvent également suivre la multiplication ou même être intégrées dans une opération 5 de multiplication-réduction à domaine fini combinée. Les opérations possibles que le circuit multiplicateur pourrait effectuer pourraient comprendre les opérations de multiplication de N x M mots dans le cas o M = 1, c'est-à-dire des opérations de multiplication de N x 1 10 mots. Par exemple, une multiplication par une constante b d'un mot, éventuellement avec une étape d'accumulation suivante (A * b ou A * b + C), pourrait être effectuée pour une extension à un multiple de plus grande taille. De même, le cas de multiplication et d'accumulation 15 double indiqué cidessus pourrait être appliqué à des multiplicandes d'un mot bl et b2 (Albl + A2b2 + C), dans une multiplication naturelle ou polynomiale, et dans ce dernier cas avec ou sans réduction modulaire subséquente (Barrett, Montgomery ou d'autres types) . Deux unités de 20 multiplicateurs parallèles ou plus, l'une d'elles au moins pouvant être sélectionnée pour une sortie de produit naturel ou polynomial selon la présente invention, peuvent être prévues pour effectuer les opérations plus générales. Jusqu'ici, nous avons décrit un multiplicateur capable de traiter des polynômes ou des entiers positifs. L'invention peut être adaptée pour traiter des entiers négatifs également. Par exemple, une notation en complément à deux peut être utilisée pour représenter à 30 la fois des nombres positifs et négatifs: A = -a, . 2n + an,- . 2n-1 + ... + ao. 20, o an est le " bit de signe ". Si an = 1, alors A est négatif; si an = 0, alors A est positif ou égal à zéro. Avec (n + 1) bits, les valeurs de A peuvent être 5 comprises entre -2n et 2n - 1. Pour un complément à deux, une multiplication naturelle est: A. B = an. bn. 22n - an(bn-1.22n-1 + ... + b0. 2n) bn (an- 22n-1 + . + ao. 2n) + sum05i,j Le dernier terme, sumoij Tous ces autres termes, c'est-à-dire, les produits partiels inversés de poids élevé et une constante 2n+1, doivent être ajoutés afin d'obtenir le résultat de la multiplication naturelle. Cependant, parce qu'une addition est associative et commutative, le résultat ne 30 changera pas si cette addition est effectuée ultérieurement dans le traitement. Afin que l'addition de ces termes soit effectuée à une vitesse et un coût optimaux, il est préférable d'injecter ces termes à additionner aussitôt que l'extraction polynomiale est achevée. La figure 9 montre un schéma de principe d'une 5 partie de la structure d'additionneurs de l'architecture de multiplicateurs pour mettre en oeuvre la multiplication à complément à deux mentionnée ci-dessus. Sur la figure 9, des étages d'additionneurs 91k et 91k-1 pour deux poids adjacents k et (k + 1) sont montrés comme 10 comprenant des premiers étages d'addition 95k et 95k+1, respectivement, qui additionnent des produits partiels positifs, 93k et 93k+1 de poids particulier (k ou k + 1) sans utiliser le moindre terme de retenue afin d'obtenir les bits de produit polynomial de ce même poids sur les 15 sorties OU Exclusif des étages d'additionneurs, 97k et 97k+1. Ces bits polynomiaux peuvent être extraits comme dans les modes de réalisation antérieurs afin de produire un produit polynomial D'autres étages d'addition, 99k et 99k+1, reçoivent également les bits polynomiaux, 97k et 20 97k+1, ainsi que des termes de retenue, 101k et 101k+1, délivrés par les premiers étages d'addition de poids inférieur suivant. Afin de traiter à la fois des entiers positifs et négatifs, eiuuggtr0.g, sous forme de complément à deux, les produits partiels inversés, 2n+1 25 bits (et d'autres termes dans l'équation décrite juste ci-dessus) sont appliqués sur les lignes de bit, 103k et 103k+l, de poids correspondant aux autres étages d'addition 99k et 99k+1. C'est-à-dire que 2n+1 est délivré uniquement à l'étage d'additionneur 99n+1 de poids n + 1. 30 Les autres étages d'addition, 99k et 99k+1, délivrent les bits de produits naturels 105k et 105k+1. Un tel multiplicateur est capable de prendre en charge: (1) une multiplication positive n * n, par une remise à zéro des bits de signe; (2) une multiplication en complément à deux (n + 1) * (n + 1) ; (3) une multiplication en complément à deux n * n, par une extension de signe au (n + 1) bit; et (4) une multiplication polynomiale n * n, par une extraction de bit de produit polynomial, comme expliqué. 10 Le même procédé est applicable à une multiplication m * n ou à une multiplication-accumulation par (a) une extension de signe afin d'avoir uniquement une représentation positive pour des lignes d'entrée vers une multiplication (-accumulation) polynomiale; (b) un 15 traitement séparé des lignes qui concernent une multiplication (-accumulation) polynomiale, c'est-à-dire des produits partiels, un OU Exclusif par des additionneurs, des demi-additionneurs ou de simples OU Exclusifs; (c) une extraction du résultat polynomial; 20 et (d) une consolidation de l'addition d'ensemble uniquement après que le résultat polynomial ait été extrait. REVENDICATIONS 1. Architecture matérielle de multiplicateurs parallèles qui délivre à la fois un produit de multiplication polynomiale avec des coefficients dans GF(2) et un produit de multiplication naturelle, l'architecture de multiplicateurs comprenant: - un ensemble de portes ET avec des entrées connectées à des bits d'opérande et avec des sorties délivrant un ensemble complet de produits partiels des bits d'opérande, chaque produit partiel étant caractérisé par 10 une importance ou un " poids " de bit; - une architecture d'addition agencée pour additionner des produits partiels du même poids, l'architecture d'addition étant réalisée par des étages multiples, un premier groupe d'étages étant agencé pour additionner des 15 produits partiels sans recevoir la moindre entrée de retenue d'une partie de poids inférieur de l'architecture d'addition, un deuxième groupe d'étages étant agencé pour ajouter des entrées de retenue provenant d'une partie de poids inférieur de l'architecture d'addition à des 20 résultats provenant d'étages précédents, les étages dans les deux groupes fournissant des sorties de retenue à une partie de poids supérieur de l'architecture d'addition; et - des moyens connectés entre les premier et deuxième 25 groupes d'étages pour extraire le résultat d'addition du premier étage en tant que produit de multiplication polynomiale, le produit de multiplication naturelle étant extrait à la fin du deuxième groupe d'étages. 2. Architecture de multiplicateurs selon la revendication 1, caractérisée en ce que l'architecture d'addition comprend des étages en cascade de compteurs parallèles, avec au moins un compteur dans chaque colonne de produits partiels du même poids, et dans laquelle les moyens pour 5 extraire comprennent des lignes de bit connectées au bit le moins significatif, représentant des coefficients de produits polynomiaux, à partir de chaque premier compteur dans la cascade. 3. Architecture de multiplicateurs selon la revendication 1, caractérisée en ce que l'architecture d'addition comprend un ensemble d'additionneurs complets agencés pour additionner les produits partiels et les retenues, chaque additionneur complet recevant trois entrées de 15 poids identique et fournissant une sortie de somme du même poids et une sortie de retenue de poids supérieur suivant, un premier groupe d'additionneurs ne recevant aucun terme de retenue en tant qu'entrée, le premier groupe d'additionneurs étant agencé pour réduire des 20 produits partiels d'un poids donné à un terme de somme, les moyens pour extraire comprenant des lignes de bit connectées aux termes de somme représentant des coefficients de produits polynomiaux, le deuxième groupe d'additionneurs recevant des entrées de retenue et des 25 termes de somme d'un poids donné et étant agencé pour réduire les entrées de retenue et les termes de somme à des bits de produits naturels. 4. Architecture de multiplicateurs selon la revendication 30 3, caractérisée en ce que le premier groupe d'additionneurs comprend au moins une porte OU Exclusif réduisant une paire de termes à un. 5. Architecture de multiplicateurs selon la revendication 3, caractérisée en ce que l'architecture d'addition comprend également au moins un demiadditionneur connecté 5 au premier groupe d'additionneurs pour réduire une paire de termes à un. 6. Architecture de multiplicateurs selon la revendication 1, caractérisée en ce que l'ensemble de portes ET reçoit 10 des bits d'opérande et fournit des produits partiels pour plusieurs multiplications, et l'architecture d'addition additionne les produits partiels du même poids provenant des plusieurs multiplications pour fournir à la fois des résultats de multiplications polynomiale et naturelle de 15 la forme (SUM[Ai * Bi]), o les Ai et Bi sont les opérandes et des opérandes Bi peuvent être des constantes d'un mot. 7. Architecture de multiplicateurs selon la revendication 20 6, caractérisée en ce que l'architecture d'addition ajoute, en outre, aux produits partiels, des bits correspondants de poids identique d'au moins un terme d'accumulation ou constant afin d'obtenir à la fois des résultats de multiplications polynomiale et naturelle de 25 la forme (SUM[Ai * Bi] + SUM[Ci]), o Ci, ... sont les termes d'accumulation ou constants. 8. Procédé de multiplication de deux opérandes de n bits dans une architecture matérielle de multiplicateurs 30 parallèles pour obtenir à la fois un produit de multiplication polynomiale avec des coefficients GF(2) et un produit de multiplication naturelle, le procédé comprenant - la génération avec un ensemble de portes de ladite architecture matérielle d'un ensemble complet de produits partiels à partir de bits d'opérande, chaque produit 5 partiel étant caractérisé par une importance ou un " poids " binaire égal à la somme des poids des bits d'opérande à partir desquels ce produit partiel a été généré ; - l'addition des produits partiels du même poids dans 10 des étages multiples d'une architecture d'addition, un premier groupe d'étages additionnant les produits partiels sans utiliser de résultats de retenue de même poids provenant d'additions de poids inférieur, chaque addition générant une retenue de poids supérieur suivant, 15 un deuxième groupe d'étages additionnant des résultats de somme provenant du premier groupe d'étages avec des termes de retenue du même poids; et - l'extraction de coefficients de produits polynomiaux des résultats de somme obtenus en tant que sorties du 20 premier groupe d'étages de l'architecture d'addition et l'extraction de bits de produits naturels des résultats de somme obtenus en tant que sorties du deuxième groupe d'étages de l'architecture d'addition. 9. Procédé de multiplication selon la revendication 8, caractérisé en ce que l'addition des produits partiels du même poids comprend le comptage, grâce à un circuit de compteur binaire, du nombre de produits partiels qui ont une valeur binaire 1 pour fournir une valeur de comptage 30 ayant un bit moins significatif du même poids que les produits partiels comptés et un ou plusieurs bits plus significatifs de poids relativement supérieur, la répétition ensuite des étapes de comptage dans une cascade d'étages de compteur en utilisant les bits des valeurs de compteur obtenues de l'étage précédent jusqu'à ce qu'un maximum de deux bits de chaque poids subsistent, 5 l'exécution ensuite d'une opération d'addition finale dans l'ensemble additionneur matériel qui s'effectue sur les paires de bits restants afin d'obtenir le produit de multiplication naturelle; et dans lequel l'extraction des coefficients de produits 10 polynomiaux comprend l'extraction des bits les moins significatifs obtenus de la première étape de comptage. 10. Procédé de multiplication selon la revendication 8, caractérisé en ce que l'addition des produits partiels du 15 même poids est effectuée uniquement avec des circuits d'additionneurs complets, chacun ayant trois entrées d'opérande, une sortie de somme et une sortie de retenue. 11. Procédé de multiplication selon la revendication 8, 20 caractérisé en ce que l'addition des produits partiels comprend l'utilisation d'au moins un circuit de demiadditionneur dans le premier groupe d'étages. 12. Procédé de multiplication selon la revendication 8, 25 caractérisé en ce que l'extraction des coefficients de produits polynomiaux comprend l'application d'au moins une opération OU Exclusif avec des portes logiques dans le premier groupe d'étages. 13. Procédé de multiplication selon la revendication 8, caractérisé en ce que la génération grâce à l'ensemble de portes de produits partiels à partir de bits d'opérande 3 6 est effectuée pour plusieurs opérations de multiplication, et dans lequel l'addition des produits partiels par l'architecture d'addition pour obtenir des résultats à la fois pour des coefficients de produits 5 polynomiaux et pour des bits de produits naturels est également effectuée pour les plusieurs opérations de multiplication, moyennant quoi les résultats ont la forme (SUM[Ai * Bi]), o Ai et Bi sont les opérandes et des opérandes Bi peuvent être des constantes d'un mot. 14. Procédé de multiplication selon la revendication 13, caractérisé en ce que l'étape d'addition, réalisée par l'architecture d'addition, comprend, en outre, l'addition, aux produits partiels, de bits correspondants 15 de poids identique d'au moins un terme d'accumulation ou constant pour obtenir des résultats à la fois pour des coefficients de produits polynomiaux et pour des bits de produits naturels ayant la forme (SUM[Ai * Bi] + SUM[Ci]), o Ci, ..., sont les termes d'accumulation ou constants.