FR 2846795 A1 20040507 FR 0213838 A 20021105 Procédé de mémorisation d'une donnée binaire dans une cellulemémoire d'un circuit intégré de mémoire, circuit intégré correspondant et procédé de fabrication L'invention concerne les mémoires. A l'heure actuelle, on distingue essentiellement trois types de dispositifs industriels à effet mémoire intégrés sur silicium. Les matrices de type DRAM (Dynamic Random Access Memory), c'est-à-dire les mémoires vives dynamiques, permettent de 10 lire et d'écrire individuellement chaque cellule élémentaire qui les constitue. Ces cellules de mémoire vive dynamique sont compactes puisqu'elles sont formées d'un transistor et d'un condensateur. Elles sont par ailleurs assez rapides en temps d'accès (typiquement de l'ordre de 40 à 70 nanosecondes) mais nécessitent un rafraîchissement 15 fréquent de l'information contenue dans le condensateur de la cellule, essentiellement en raison des fuites des jonctions du transistor de la cellule. Il existe également des matrices SRAM (Static Random Access Memory) c'est-à-dire des matrices de mémoire vive statique. Les 20 cellules de mémoire vive statique sont adressables individuellement, présentent des temps de cycle court (temps d'accès de 6 à 70 nanosecondes) et retiennent l'information aussi longtemps qu'elles sont alimentées. Ces cellules-mémoire restent cependant handicapées par leur faible densité puisqu'une cellule se compose généralement de 6 25 transistors. On connaît encore les mémoires dites non-volatiles (par exemple les mémoires dites "flash") qui peuvent retenir une information pendant plusieurs années à l'intérieur d'une zone flottante isolée par de l'oxyde, et ce sans rafraîchissement ni alimentation. Ces 30 mémoires sont compactes puisqu'elles sont formées d'un seul transistor, mais le mécanisme d'écriture par effet tunnel à travers l'oxyde d'isolement de la zone flottante est lent et nécessite de fortes polarisations avec des temps d'accès pouvant varier de l'ordre de la microseconde jusqu'à la milliseconde. De plus, ces cellules ne sont pas adressables individuellement à l'effacement. On connaît par ailleurs par le brevet américain n0 5 633 178, une cellulemémoire non volatile formée d'un seul transistor à grille 5 isolée et dont l'oxyde de grille renferme des pièges à électrons disposés au contact du substrat. L'écriture d'un "1" logique ou d'un "0" logique dans la cellule-mémoire s'effectue par un déplacement vertical de charges de façon à soit remplir les pièges à électrons, soit les vider. La localisation de pièges à électrons à l'interface entre le diélectrique 10 de grille et le substrat est particulièrement difficile à maîtriser d'un point de vue technologie. On connaît également par le brevet américain n0 6 128 243 une cellulemémoire à jonction tunnel (mémoire MTJ) comportant des cristaux de matériau semi-conducteur dans l'oxyde de grille du 15 transistor constituant cette cellule. Une telle cellule est utilisée comme cellule de secours en tant que support de l'information d'une mémoire SRkAM pendant une éventuelle coupure d'alimentation. Par ailleurs, le mécanisme de stockage des charges dans cette cellule de l'art antérieur repose sur un transfert vertical des charges depuis le canal jusqu'aux 20 cristaux. L'écriture s'effectue alors par électrons chauds ou par courant tunnel et l'effacement par courant tunnel. L'invention vise à proposer une structure de mémoire totalement différente de celles existant dans l'art antérieur. L'invention vise à proposer une mémoire présentant des 25 performances hybrides de celles des cellules flash et DRAM classiques, tout en s'affranchissant de leurs limitations respectives. Ainsi, un but de l'invention est de proposer un point mémoire adressable à l'écriture comme à la lecture tout en disposant de la.compacité d'un seul transistor. Par ailleurs, ces modes de lecture et 30 d'écriture permettent un temps d'accès à l'information de quelques nanosecondes. L'invention propose donc un circuit intégré de mémoire, comprenant au moins une cellule-mémoire formée d'un seul transistor dont la grille possède une face inférieure isolée de la région de canal par une couche d'isolation comportant au moins une succession de puits de potentiels sensiblement disposés à distance de la grille et de la région de canal dans un plan sensiblement parallèle à la face inférieure de la grille. Les puits de potentiels sont aptes à contenir une 5 charge électrique confinée dans ledit plan et déplaçable sur commande dans ledit plan vers une première région de confinement voisine de la région de source ou vers une deuxième région de confinement voisine de la région de drain, de façon à définir deux états-mémoire pour la cellule. Les mécanismes de transport de charge dans la cellule selon l'invention sont parallèles au canal de conduction. La cellule selon l'invention se distingue donc des cellules de l'art antérieur décrites dans le brevet américain n' 5 633 178 et dans le brevet américain n0 6 128 243 dans lesquels les mécanismes de transport sont 15 perpendiculaires au canal de conduction. En outre, la localisation selon l'invention des puits de potentiel à distance du substrat est beaucoup plus facilement ajustable d'un point de vue technologique que la localisation de pièges d'électrons au contact du substrat. Par ailleurs, par rapport à la cellule-mémoire du brevet 20 américain 5 633 178, la cellule-mémoire selon l'invention présente un effet mémoire plus important, c'est-à-dire une durée de rétention plus importante. Une façon particulièrement simple technologiquement de réaliser les puits de potentiel consiste à prévoir, en tant que couche 25 d'isolation, un enrobage diélectrique enrobant des nodules formant ces puits de potentiel. Ces nodules sont alors aptes à porter ladite charge électrique. En d'autres termes, selon ce mode de réalisation, on utilise une architecture de transistor MOS classique dans laquelle est intercalée une couche de nodules entre la grille et le canal du 30 transistor. D'une façon générale, les nodules peuvent être formés d'un matériau cristallin dont la bande de conduction a un niveau inférieur au niveau de la bande de conduction du matériau diélectrique internodules. Là, plusieurs possibilités sont également offertes. Les nodules peuvent, par exemple, comporter une charge électrique intrinsèque. C'est le cas lorsqu'ils sont par exemple formés d'un matériau semi-conducteur, par exemple du silicium ou un alliage de silicium. Les nodules peuvent être également exempts de charge électrique intrinsèque; C'est le cas par exemple lorsqu'ils sont formés d'un matériau isolant, par exemple du nitrure de silicium. Dans l'un ou l'autre des cas mentionnés ci-dessus, le matériau 10 diélectrique inter-nodules peut être par exemple du dioxyde de silicium qui est un matériau présentant en microélectronique un niveau de bande de conduction particulièrement élevé. Lorsque les nodules sont exempts de charge électrique intrinsèque, il est alors nécessaire d'injecter une charge électrique 15 dans l'enrobage diélectrique de façon à peupler les nodules. Ainsi, il est alors prévu des moyens d'injection aptes à injecter ladite charge électrique dans l'enrobage de façon à charger certains au moins des nodules. Ceci n'est pas indispensable lorsque les nodules sont formés 20 d'un matériau semiconducteur puisque dans ce cas ils comportent une charge électrique intrinsèque. Cependant, dans certaines applications, il peut être avantageux d'injecter, par des moyens d'injection, une charge électrique supplémentaire dans l'enrobage de façon à charger certains au moins des nodules. Selon un mode de réalisation de l'invention, les moyens d'injection comportent des moyens de polarisation aptes à polariser la grille. Ceci étant, afin de pouvoir charger les nodules avec une charge électrique ou une charge électrique supplémentaire selon le cas, il convient que, puisque le courant d'injection circule verticalement du 30 substrat vers la grille ou de la grille vers le substrat, que la quantité de charges arrivant sur les nodules soit supérieure au final à la quantité de charges ayant quitté les nodules. Aussi, une façon d'obtenir ce résultat consiste à prévoir une épaisseur de la partie de la couche d'isolation située entre les puits de potentiel et la grille, différente de l'épaisseur de la partie de la couche d'isolation située entre les puits de potentiels et le canal. Bien entendu, on choisira laquelle de ces deux parties doit être la plus épaisse en fonction du signe de la polarisation appliquée et du signe des charges injectées. Sur le plan pratique, 5 lorsqu'on veut charger les puits de potentiels avec des électrons, on appliquera par exemple une tension de polarisation positive sur l'électrode qui est située du côté du diélectrique le plus épais. Selon un mode de réalisation de l'invention, les régions de source et de drain sont disposées de façon à être en couplage capacitif 10 avec les puits de potentiels situés au voisinage des extrémités de la couche d'isolation. Il est alors prévu avantageusement des moyens de polarisation aptes à polariser les régions de source et de drain du transistor de façon à déplacer la charge électrique vers la première région de confinement ou vers la deuxième région de confinement. Une façon d'obtenir que la charge électrique, c'est-à-dire la chargemémoire, soit confinée dans le plan des nodules mais puisse être déplacée dans ce plan grâce aux polarisations drain-source, consiste à prévoir que l'espace moyen entre deux nodules soit inférieur au diamètre moyen des nodules, et que cet espace moyen entre deux 20 nodules soit également inférieur à la distance moyenne séparant les nodules de la face inférieure de la grille et également inférieure à la distance moyenne séparant les nodules de la région de canal. L'espace moyen entre deux nodules fixe l'épaisseur de la barrière électronique entre deux puits de potentiels. Aussi, il est 25 préférable que cet espace moyen entre deux nodules soit suffisamment grand pour que la charge électrique, qui est confinée dans l'une ou l'autre de deux régions de confinement, ne se répartisse pas sur l'ensemble des nodules, par effet tunnel. Par ailleurs, cet espace moyen doit être suffisamment petit pour éviter d'utiliser de tensions de 30 polarisation trop importantes et incompatibles avec une application microélectronique de mémoire. Ainsi, à titre indicatif, l'espace moyen entre deux nodules peut être compris entre 0,5 et 3 nanomètres environ. Par ailleurs, bien que l'invention s'applique en théorie quelle que soit la longueur du canal, les tensions de polarisation à appliquer deviennent d'autant plus importantes que la longueur du canal est grande. Aussi, l'invention est particulièrement intéressante pour des 5 longueurs de canal submicroniques, c'est-à-dire inférieures ou égales à nanomètres, par exemple une longueur égale à 50 nanomètres. Dans ce cas, les tensions de polarisation à appliquer sont de l'ordre de quelques volts et la cellule-mémoire selon l'invention se caractérise alors par sa très petite taille, ce qui la rend particulièrement 10 intéressante d'un point de vue encombrement surfacique. De même, l'effet mémoire en lui-même n'est pas limité par l'épaisseur du diélectrique encapsulant les puits de potentiels. Néanmoins, augmenter cette épaisseur de diélectrique conduit à réduire le courant du transistor en lecture. Aussi, en pratique, la limite 15 sur l'épaisseur de l'enrobage diélectrique est fixée par le seuil de détection de l'amplificateur de lecture. A l'heure actuelle, on pourra choisir une épaisseur de la partie de la couche d'isolation située entre les puits de potentiels et la grille comprise entre environ 1 nanomètre et environ 10 manomètres. Cette même fourchette pourra également 20 être appliquée pour l'épaisseur de la partie de la couche d'isolation située entre les puits de potentiels et le canal. Le circuit de mémoire selon l'invention comporte également selon un mode de réalisation de l'invention, des moyens de lecture aptes pour une polarisation de grille donnée, à mesurer le courant de 25 drain. Ceci va permettre de déterminer si le contenu de la mémoire est un "0" ou un "1". De façon à améliorer le couplage capacitif entre les régions de source et de drain et les puits de potentiels situés aux extrémités de la couche d'isolation, il est particulièrement avantageux que les régions 30 de source et de drain viennent au contact des extrémités latérales de la couche d'isolation. Le circuit de mémoire selon l'invention comporte également, selon l'invention, un plan-mémoire formé de plusieurs cellulesmémoire, chaque cellule-mémoire étant adressable individuellement. L'invention a également pour objet un procédé de mémorisation d'une donnée binaire dans une cellule-mémoire d'un circuit intégré de mémoire, la cellule étant formée d'un seul transistor dont. la grille possède une face inférieure isolée de la région de canal par une couche d'isolation. Selon une caractéristique générale de l'invention, on confine une charge électrique à l'intérieur de la couche d'isolation à distance de la grille et de la région de canal dans au moins un plan sensiblement parallèle à la face inférieure de la grille, et on déplace la 10 charge électrique sur commande dans ledit plan vers une première région de confinement voisine de la région de source ou vers une deuxième région de confinement voisine de la région de drain, de façon à définir deux états mémoire pour la cellule correspondant aux deux valeurs logiques de la donnée binaire. Selon un mode de mise en oeuvre de l'invention, on déplace la charge électrique dans un sens ou dans l'autre en fonction du signe de la différence entre la tension de polarisation de drain et la tension de polarisation de source. On peut également si on le souhaite, injecter une charge 20 électrique dans la couche d'isolation de façon à charger certains au moins des puits potentiels. On peut injecter la charge électrique en polarisant la grille, l'épaisseur de la partie de la couche d'isolation située entre les puits de potentiels et la grille étant alors différente de l'épaisseur de la partie 25 de la couche d'isolation située entre les puits de potentiels et le canal. On peut lire le contenu de la cellule-mémoire en mesurant le courant de drain pour une polarisation de grille donnée. L'invention a également pour objet un procédé de fabrication d'un circuit intégré de mémoire comprenant la réalisation d'au moins 30 une cellulemémoire comportant - la formation sur un substrat semi-conducteur d'une couche d'isolation comportant au moins une succession de puits de potentiels sensiblement disposés à distance de la surface supérieure de cette couche d'isolation et de la surface supérieure du substrat, dans un plan sensiblement parallèle à la face supérieure du substrat, - la formation d'une région de grille sur la surface supérieure de la couche d'isolation, et - la formation de régions de source et de drain situées de part et d'autre de la grille et en couplage capacitif avec les puits de potentiels situés au voisinage des extrémités de la couche d'isolation. Selon un mode de mise en oeuvre, la formation de la couche d'isolation comporte la formation d'un enrobage diélectrique enrobant 10 des nodules formant les puits de potentiels. La formation de l'enrobage et des nodules comporte par exemple la formation d'une couche diélectrique inférieure sur la surface supérieure du substrat, la formation de nodules sur la couche diélectrique inférieure et la formation d'une couche diélectrique 15 supérieure enrobant et recouvrant les nodules. d'u La formation des nodules peut comporter un dépôt nodulaire d'un matériau cristallin dont la bande de conduction a un niveau inférieur au niveau de la bande de conduction du matériau diélectrique inter-nodules. Selon un mode de mise en oeuvre, la formation de la grille comporte le dépôt d'une couche de matériau de grille sur la couche d'isolation, la gravure de la couche de matériau de grille avec arrêt sur la couche d'isolation, et la formation d'espaceurs isolants sur les flancs de la grille. Par ailleurs, la formation des régions de source et de drain comporte une gravure de la couche d'isolation de part et d'autre des espaceurs et une épitaxie de façon à ce que les régions de source et de drain viennent au contact des extrémités de la couche d'isolation. D'autres avantages et caractéristiques de l'invention 30 apparaîtront à l'examen de la description détaillée, de modes de réalisation et de mise en oeuvre, nullement limitatifs, et des dessins annexés sur lesquels: - la figure 1 illustre schématiquement une cellulemémoire selon l'invention, - les figures 2a et 2b illustrent schématiquement les deux étatsmémoire d'une cellule-mémoire selon l'invention, - la figure 3 représente des courbes relatives à la lecture des états d'une cellule-mémoire selon l'invention, - les figures 4a et 4b illustrent un premier mode de fabrication d'une cellule-mémoire selon l'invention, - les figures 5a, 5d illustrent un deuxième mode de fabrication d'une cellule-mémoire selon l'invention, - la figure 6 illustre schématiquement un circuit intégré de 10 mémoire selon l'invention, et, - la figure 7 illustre un autre mode de réalisation d'une cellule-mémoire selon l'invention. Sur la figure 1, la référence CL désigne une cellule-mémoire selon l'invention. Cette cellule-mémoire est formée d'un seul transistor 15 dont la grille GR est isolée de la région de canal RC située dans un substrat semi-conducteur SB, par exemple en silicium, par une couche d'isolation CIS au sein de laquelle sont noyés des nodules ND. Les nodules forment ici une succession de puits de potentiels. Bien que ces nodules puissent être formés par tout matériau cristallin à 20 dépôt nodulaire, dont le niveau de la bande de conduction est inférieur au niveau de la bande de conduction de l'enrobage diélectrique ENR disposé entre les nodules et enrobant ceux-ci, on pourra par exemple choisir des nodules de silicium ou bien d'alliage de silicium, (par exemple du silicium germanium). L'enrobage diélectrique ENR pourra 25 alors être par exemple du dioxyde de silicium. Ces nodules sont disposés dans un plan sensiblement parallèle à la face inférieure de la grille GR ainsi qu'à la face supérieure du substrat SB. Par ailleurs, ces nodules sont situés à distance de ces deux 30 faces. Plus précisément, sur la figure 1, la référence dvl désigne la distance séparant les nodules de la face inférieure de la grille GR et la référence dv2 désigne la distance séparant les nodules de la face supérieure du substrat SB, c'est-à-dire de la région de canal RC. Bien que sur la figure 1, on ait représenté des nodules régulièrement espacés, en pratique, la répartition de ces nodules dans le plan résulte d'une opération de dépôt nodulaire d'un matériau cristallin. Selon le type de dépôt nodulaire utilisé, il n'est pas exclu 5 que certains des nodules soient plus rapprochés les uns que les autres voire se touche entre eux. Ceci étant, sur la figure 1, la référence dh désigne l'espace moyen entre deux nodules. De même, la référence D désigne le diamètre moyen d'un nodule. Sur la figure 1, les régions de source RS et de drain RD sont au 10 contact des extrémités latérales de la couche d'isolation CIS. Ces régions de source et de drain réalisent ici, comme on le verra plus en détail après, un couplage avec les nodules situés au voisinage des extrémités de la région d'isolation CIS. On remarquera donc que dans ce mode de réalisation, la couche 15 d'isolation CIS, c'est-à-dire l'oxyde de grille, se situe sous la surface supérieure de la plaquette semi-conductrice, seule la grille du transistor faisant saillie sur cette surface. Enfin, des métallisations de source S, de drain DR et de grille G vont permettre l'application de tensions de polarisation, comme on 20 le verra en détail ci-après. A titre d'exemple, on peut choisir une valeur égale à 1 nanomètre pour dh et une valeur égale à 5 nanomètres pour dv2 et à 8 nanomètres pour dvl. Le diamètre D des nodules pourra être choisi entre 3 nanomètres et 10 nanomètres par exemple. Dans l'exemple décrit ici, la longueur L du canal RC est prise égale par exemple à 50 nanomètres. On se réfère maintenant plus particulièrement aux figures 2a, 2b et 3 pour illustrer un mode de fonctionnement de la cellulemémoire selon l'invention. Comme indiqué ci-avant, les nodules constituent une succession de puits de potentiels. Ces derniers permettent de confiner une charge électronique au-dessus du canal de conduction, soit dans une première zone de confinement ZC1 voisine de la région de source il RS (figure 2a) soit dans une deuxième zone de confinement ZC2 voisine de la région de drain RD (figure 2b). Le confinement des charges électroniques portées par les nodules dans l'une ou l'autre de ces deux zones définit donc deux 5 états-mémoire pour la cellule correspondant à deux valeurs logiques "1" et "" d'une donnée binaire destinée à être mémorisée dans cette cellule-mémoire. On peut définir, comme dans l'exemple illustré, que l'état "1" correspond à un confinement des charges dans la zone ZC1 tandis que l'état "O" correspond à un confinement des charges dans la 10 zone ZC2. La polarisation des régions de source et de drain permettent de transférer les charges électriques, par exemple des électrons, d'un nodule à l'autre, soit vers la zone ZC1 soit vers la zone ZC2 en fonction du signe de la différence de tension Vd-Vs. Ainsi, à titre 15 d'exemple, si le transistor de la cellule-mémoire est un transistor de type NMOS avec la source polarisée à la masse, une tension de polarisation sur le drain Vd négative permettra de confiner les charges dans la zone ZC1 tandis qu'une tension de drain positive permettra de confiner les charges dans la zone ZC2. Lorsque la polarisation est retirée, la charge électrique reste confinée du côté o elle a été transférée. Pour l'écriture, la polarisation de la grille est indifférente, étant donné que le déplacement des charges s'effectue parallèlement à la grille et au canal. Ceci étant cette polarisation peut permettre de 25 réduire l'intensité du courant drain-source et par conséquent la consommation de la cellule-mémoire. Dans l'exemple décrit en référence aux figures 2a et 2b, on aura noté que les régions de source et de drain sont ici constituées de zones diffusées dans le substrat, et ne sont pas en contact avec les 30 extrémités latérales de la couche d'isolation. Le couplage capacitif s'effectue ici par l'intermédiaire des zones d'extension de source et de drain venant au contact sous les extrémités de la couche d'isolation CIS. Bien entendu, le principe de fonctionnement qui vient d'être décrit en référence aux figures 2a et 2b est identique pour le mode de réalisation illustré sur la figure 1. Les nodules de silicium peuvent comporter un nombre suffisant de charges électriques intrinsèques. Par contre, si les nodules étaient formés de nitrure de silicium enrobés dans du dioxyde de silicium, ou bien si les nodules de silicium ne comportaient pas un nombre suffisant de charges électriques intrinsèques, il serait alors nécessaire avant de procéder à l'opération d'écriture, d'injecter une charge électrique dans l'enrobage pour 10 peupler certains au moins des nodules. Cette injection s'effectue alors en polarisant par exemple la grille GR avec une tension de polarisation Vg forte, typiquement de l'ordre de quelques volts, pendant un certain temps, par exemple une seconde, de façon à créer un courant tunnel depuis le canal. Les électrons vont alors traverser l'enrobage 15 diélectrique et se charger progressivement sur les nodules. Ceci étant, d'autres électrons vont quitter les nodules pour aller vers la grille GR. Aussi, si au final on souhaite avoir effectivement des charges électriques sur les nodules, il convient de prévoir un enrobage diélectrique dissymétrique de façon à ce que la quantité de charges 20 arrivant sur les nodules soit supérieure à la quantité de charges qui en part. Aussi, dans l'exemple décrit ici dans lequel les charges sont des électrons et dans lequel on polarise la grille, on choisira alors une épaisseur dvl supérieure à l'épaisseur dv2. La lecture du contenu de la cellule-mémoire CL réside dans une 25 mesure du courant de drain Id pour une polarisation de grille et de drain données. Ceci est illustré sur la figure 3. Il faut faire ici la différence entre le cas o les charges stockées sur les nodules sont de même signe que les charges présentes dans le canal ou bien si ces charges stockées sont de signe opposé par 30 rapport aux charges dans le canal de conduction. La courbe CO représente l'évolution du courant de drain Id par rapport à la polarisation de grille Vg pour un état "0" de la cellulemémoire, c'està-dire pour le cas o les charges électriques ont été confinées dans la zone ZC2 près du drain. La courbe Cla représente l'évolution du courant de drain par rapport à la tension de polarisation de grille dans le cas o des charges de signe opposé par rapport aux charges présentes dans le canal de conduction, ont été confinées dans la zone ZC1, c'est-à-dire près de la source. La courbe Clb illustre l'évolution du courant de drain Id par rapport à la tension de polarisation de grille Vg pour le cas o des charges de même signe que les charges présentes dans le canal de conduction RC ont été stockées dans la zone de confinement ZC1 près 10 de la source. On voit donc d'une façon générale, pour une polarisation de grille donnée, que le courant de drain Id est différent entre l'état "0" et l'état "1" de la mémoire. Par ailleurs, selon le signe des charges stockées, ce courant de drain dans l'état "1" peut être inférieur ou 15 supérieur au courant de drain dans l'état "0", pour une polarisation de grille donnée. Quoi qu'il en soit, on connaît, pour une cellule donnée, les valeurs du courant de drain pour une polarisation de grille donnée, dans chacun des états "0" et "1" de la cellule. Aussi, les moyens de 20 lecture vont alors consister en un amplificateur de lecture (AMP) qui va détecter le niveau du courant de drain pour une polarisation de grille donnée et pour une polarisation de drain donnée, et qui va alors en déduire si ce niveau est un niveau haut ou un niveau bas en le comparant à un niveau de réfréence. On en déduira alors le contenu 25 logique de la cellule-mémoire. On va maintenant se référer plus particulièrement aux figures 4a et 4b pour illustrer un premier mode de fabrication d'une cellulemémoire selon l'invention. Sur la figure 4a, la référence SB désigne un substrat de 30 silicium. On procède à une oxydation thermique du substrat SB de façon à former une couche diélectrique inférieure CDI, en dioxyde de silicium. Puis, on procède à un dépôt nodulaire de silicium de façon à déposer de billes ou nodules de silicium ND sur la couche diélectrique inférieure CDI. A cetégard, le dépôt nodulaire d'un matériau est déjà classique et connu en soi puisqu'il est déjà utilisé pour la fabrication de mémoires à jonctions tunnel (mémoires MTJ). On peut citer les dépôts de nodules par un procédé LPCVD (Dépôt chimique en phase vapeur basse pression) ou bien par un procédé connu par l'homme du 5 métier sous la dénomination anglo- saxonne HSG (Hemispherical Silicon Grain). L'homme du métier pourra également se référer à l'article de Jane D. Bloway intitulé "Nanocristal non-volatil memory devices, IEEE TE Nanotechnology, vol. 1, n0 1 page 72 et suivantes. Dans le cas o des nodules de nitrure de silicium seraient 10 envisagés, ils pourraient être déposés par une technique LPCVD. L'étape suivante consiste à déposer de façon classique et connue en soi, une couche de dioxyde de silicium CDS, sur la couche de diélectrique inférieur CDI entre et sur les nodules ND de façon à les enrober et former une couche CISB. Puis, on dépose de façon classique et connue en soi une couche d'un matériau de grille CMG, par exemple du polysilicium. On grave ensuite par une opération de gravure classique GRV, cette couche CMG de part et d'autre d'un masque de résine MRS de façon à délimiter la grille GR du transistor de la cellule-mémoire. On grave 20 également la couche CISB de façon à former la couche d'isolation CIS. On procède alors (figure 4b) à une première implantation de dopants dans le substrat de façon à former les zones d'extension EXTS et EXTD des régions de source et de drain. Puis, on forme des espaceurs sur les flancs de la grille GR et de la couche CIS et l'on 25 procède à une deuxième implantation de dopants de façon à réaliser les régions de source et de drain RS et RD. Un deuxième mode de fabrication est illustré sur les figures 5a à 5d. Les premières phases de ce mode de fabrication (figure 5a) sont 30 analogues à celles qui viennent d'être décrites en référence à la figure 4a. Par contre, comme illustré sur la figure 5b, au lieu de graver de façon autoalignée à la fois la couche de matériau de grille CMG et la couche CISB, on ne grave que la couche de matériau de grille CMG avec arrêt sur la couche CISB. Puis, on forme des espaceurs sur les flancs de la grille GR. On procède ensuite à une gravure anisotrope classique GRV2 de la couche CISB, de part et d'autre des espaceurs ESP de façon à former la couche d'isolation CIS (figure 5c). Puis, comme illustré sur la figure 5d, on procède à une reprise d'épitaxie de silicium de part et d'autre de la couche CIS de façon à former les régions de source et de drain RS et RD qui vont venir au contact des extrémités latérales de la couche CIS. Ce mode de réalisation présente l'avantage un couplage capacitif plus important entre les régions de source et de drain et les nodules de la couche CIS. La cellule-mémoire selon l'invention qui vient d'être décrite peut être bien entendu associée de façon matricielle à plusieurs autres 15 cellulesmémoire du même type de façon à former comme illustré sur la figure 6, un plan mémoire PM. On associe alors à ce plan-mémoire de façon classique, notamment un décodeur lignes DCDL et un décodeur colonnes DCDC de façon à pouvoir adresser individuellement chaque cellule-mémoire CL du planmémoire. Le circuit intégré de 20 mémoire DMV constitue alors une mémoire présentant des propriétés hybrides de celles des mémoires flash et DRAM tout en s'affranchissant de leur limitations respectives. Notamment, ce circuit de mémoire est composé de cellules adressables individuellement tout en disposant de la compacité d'un seul transistor. Et, les modes de 25 lecture et d'écriture permettent un temps d'accès à l'information de quelques nanosecondes. Par ailleurs, alors que l'on vient de décrire une cellulemémoire ne comportant qu'une seule couche de nodules, on peut envisager de réaliser comme illustré sur la figure 7, une cellule30 mémoire comportant plusieurs successions superposées de puits de potentiel, par exemple plusieurs couches de nodules superposées, et respectivement disposés dans des plans parallèles. Le fonctionnement d'une telle cellule est alors identique à celui qui vient d'être décrit, 2846795 16 mais une telle structure permet d'amplifier la différence entre l'état " O " et l'état " 1 ". REVENDICATIONS 1. Circuit intégré de mémoire, caractérisé par le fait qu'il comprend au moins une cellule-mémoire formée d'un seul transistor dont 5 la grille (GR) possède une face inférieure isolée de la région de canal (RC) par une couche d'isolation (CIS) comportant au moins une succession de puits de potentiels (ND) sensiblement disposés à distance de la grille et de la région de canal dans un plan sensiblement parallèle à la face inférieure de la grille, et par le fait que ces puits de potentiel 10 (ND) sont aptes à contenir une charge électrique confinée dans ledit plan et déplaçable sur commande dans ledit plan vers une première région de confinement voisine de la région de source (RS) ou vers une deuxième région de confinement voisine de la région de drain (RD), de façon à définir deux états mémoire pour la cellule. 2. Circuit selon la revendication 1, caractérisé par le fait que la couche d'isolation (CIS) comporte un enrobage diélectrique (ENR) enrobant des nodules formant les puits de potentiel, ces nodules étant aptes à porter ladite charge électrique. 3. Circuit selon la revendication 2, caractérisé par le fait que les 20 nodules (ND) sont formés d'un matériau cristallin dont la bande de conduction a un niveau inférieur au niveau de la bande de conduction du matériau diélectrique inter-nodules (ENR). 4. Circuit selon la revendication 3, caractérisé par le fait que les nodules (ND) comportent une charge électrique intrinsèque. 5. Circuit selon la revendication 4, caractérisé par le fait que les nodules (ND) sont formés d'un matériau semi-conducteur, par exemple du silicium ou un alliage de silicium. 6. Circuit selon la revendication 4 ou 5, caractérisé par le fait qu'il comporte des moyens d'injection (Vg) aptes à injecter une charge 30 électrique supplémentaire dans l'enrobage de façon à charger certains au moins des nodules. 7. Circuit selon la revendication 3, caractérisé par le fait que les nodules (ND) sont exempts de charge électrique intrinsèque, et par le fait qu'il comporte des moyens d'injection aptes à injecter ladite charge électrique dans l'enrobage de façon à charger certains au moins des nodules. 8. Circuit selon la revendication 6 ou 7, caractérisé par le fait 5 que les moyens d'injection comportent des moyens de polarisation (Vg) aptes à polariser la grille, et par le fait que l'épaisseur (dvl) de la partie de la couche d'isolation située entre les puits de potentiel et la grille étant différente de l'épaisseur (dv2) de la partie de la couche d'isolation située entre les puits de potentiel et le canal. 9. Circuit selon la revendication 7, caractérisé par le fait que les nodules (ND) sont formés d'un matériau isolant, par exemple du nitrure de silicium. 10. Circuit selon la revendication 5 ou 9, caractérisé par le fait que le matériau diélectrique inter-nodules (ENR) comporte du dioxyde 15 de silicium. 11. Circuit selon l'une des revendications précédentes, caractérisé par le fait que l'espace moyen (dh) entre deux nodules est inférieur au diamètre moyen (D) des nodules, inférieur à la distance moyenne (dvl) séparant les nodules de la face inférieure de la grille et 20 inférieur à la distance moyenne (dv2) séparant les nodules de la région de canal. 12. Circuit selon la revendication 11, caractérisé par le fait que l'espace moyen (dh) entre deux nodules est compris entre 0,5 et 3 nanomètres environ. 13. Circuit selon l'une des revendications précédentes, caractérisé par le fait que la longueur (L) du canal est inférieure ou égale à 100 manomètres, par exemple égale à 50 manomètres. 14. Circuit selon l'une des revendications précédentes, caractérisé par le fait que l'épaisseur (dvl) de la partie de la couche 30 d'isolation située entre les puits de potentiel et la grille est comprise entre environ 1 nanomètre et environ 10 manomètres, et par le fait que l'épaisseur (dv2) de la partie de la couche d'isolation située entre les puits de potentiel et le canal est comprise entre environ 1 nanomètre et environ 10 manomètres. 15. Circuit selon l'une des revendications précédentes, caractérisé par le fait que les régions de source et de drain sont disposées de façon à être en couplage capacitif avec les puits de potentiels (ND) situés au voisinage des extrémités de la couche 5 d'isolation (CIS), et par le fait qu'il comporte des moyens de polarisation (Vd, Vs) aptes à polariser les régions de source et de drain du transistor de façon à déplacer la charge électrique vers la première région de confinement (ZC1) ou vers la deuxième région de confinement (ZC2). 16. Circuit selon l'une des revendications précédentes, caractérisé par le fait qu'il comporte des moyens de lecture aptes pour une polarisation de grille donnée, à mesurer le courant de drain. 17. Circuit selon l'une des revendications précédentes, caractérisé par le fait que les régions de source (RS) et de drain (RD) 15 viennent au contact des extrémités latérales de la couche d'isolation. 18. Circuit selon l'une des revendications précédentes, caractérisé par le fait que la couche d'isolation comporte plusieurs successions de puits de potentiel respectivement disposées dans des plans distincts, tous sensiblement parallèles à la face inférieure de la 20 grille. 19. Circuit selon l'une des revendications précédentes, caractérisé par le fait qu'il comporte un plan mémoire (PM) formé de plusieurs cellules-mémoire, chaque cellule-mémoire étant adressable individuellement. 20. Procédé de mémorisation d'une donnée binaire dans une cellule-mémoire d'un circuit intégré de mémoire, la cellule comportant un seul transistor dont la grille possède une face inférieure isolée de la région de canal par une couche d'isolation, caractérisé par le fait qu'on confine une charge électrique à l'intérieur de la couche d'isolation (CIS) 30 à distance de la grille et de la région de canal dans au moins un plan sensiblement parallèle à la face inférieure de la grille, et on déplace la charge électrique sur commande dans ledit plan vers une première région de confinement (ZC1) voisine de la région de source ou vers une deuxième région de confinement (ZC2) voisine de la région de drain, de façon à définir deux états mémoire pour la cellule correspondant aux valeurs logiques de la donnée binaire. 21. Procédé selon la revendication 20, caractérisé par le fait qu' on déplace la charge électrique dans un sens ou dans l'autre en 5 fonction du signe de la différence entre la tension de polarisation de drain (Vd) et la tension de polarisation de source (Vs). 22. Procédé selon la revendication 20 ou 21, caractérisé par le fait qu'on confine la charge électrique dans des puits de potentiel formés dans la couche d'isolation. 23. Procédé selon la revendication 22, caractérisé par le fait qu'on injecte au préalable une charge électrique dans la couche d'isolation. 24. Procédé selon la revendication 23, caractérisé par le fait qu'on injecte la charge électrique en polarisant la grille, l'épaisseur de 15 la partie de la couche d'isolation située entre les nodules et la grille étant différente de l'épaisseur de la partie de la couche d'isolation sit uée entre les puits de potentiel et le canal. 25. Procédé selon l'une des revendications 20 à 24, caractérisé par le fait qu'on lit le contenu de la cellule-mémoire en mesurant le 20 courant de drain pour une polarisation de grille donnée. 26. Procédé selon l'une des revendications 20 à 25, caractérisé par le fait qu'on confine la charge électrique dans des puits de potentiels formés de nodules aptes à porter la charge électrique et enrobés dans un enrobage diélectrique. 27. Procédé selon l'une des revendications 20 à 26, caractérisé par le fait qu'on confine la charge électrique dans plusieurs plans distincts sensiblement parallèles à la face inférieure de la grille. 28. Procédé de fabrication d'un circuit intégré de mémoire, caractérisé par le fait qu'il comprend la réalisation d'au moins une 30 cellulemémoire comportant - la formation sur un substrat semi-conducteur d'une couche d'isolation (CIS) comportant au moins une succession de puits de potentiels sensiblement disposés à distance de la surface supérieure de cette couche d'isolation et de la surface supérieure du substrat, dans un plan sensiblement parallèle à la face supérieure su substrat, - la formation d'une région de grille (GR) sur la surface supérieure de la couche d'isolation, et - la formation de régions de source (RS) et de drain (RD) de part et d'autre de la grille et en couplage capacitif avec les puits de potentiels situés au voisinage des extrémités de la couche d'isolation. 29. Procédé selon la revendication 28, caractérisé par le fait que 10 la formation de la couche d'isolation comporte la formation d'un enrobage diélectrique (ENR) enrobant des nodules (ND) formant les puits de potentiel. 30. Procédé selon la revendication 29, caractérisé par le fait que la formation de l'enrobage et des nodules comporte la formation d'une 15 couche diélectrique inférieure (CDI) sur la surface supérieure du substrat, la formation de nodules sur la couche diélectrique inférieure, et la formation d'une couche diélectrique supérieure (CDS) enrobant et recouvrant les nodules. 31. Procédé selon la revendication 30, caractérisé par le fait que 20 la formation des nodules (ND) comporte un dépôt nodulaire d'un matériau cristallin dont la bande de conduction a un niveau inférieur au niveau de la bande de conduction du matériau diélectrique inter-nodules. 32. Procédé selon l'une des revendications 28 à 31, caractérisé par le fait que la formation de la grille (GR) comporte le dépôt d'une 25 couche de matériau de grille sur la couche d'isolation, la gravure de la couche de matériau de grille avec arrêt sur la couche d'isolation, et la formation d'espaceurs isolants sur les flancs de la grille, et par le fait que la formation des régions de source (RS) et de drain (RD) comporte une gravure de la couche d'isolation de part et 30 d'autre des espaceurs et une épitaxie de façon à ce que les régions de source et de drain viennent au contact des extrémités de la couche d'isolation.