FR 2846461 A1 20040430 FR 0213456 A 20021028 COMPTEMU PAR TRANCHES La présente invention concerne le domaine des compteurs électroniques et, plus particulièrement, les compteurs monotones capables de compter des grands nombres d'évènements (par exemple, plusieurs milliers). Un exemple d'application de la présente invention concerne les applications dites sécuritaires dans lesquelles on souhaite pouvoir compter de façon irréversible un nombre d'événements. Par exemple, il peut s'agir d'un compteur totalisateur de distance parcourue par un véhicule. Dans ce genre 10 d'applications, on souhaite pouvoir garantir que le total de distance ne puisse pas être modifié et, notamment, ne puisse pas être remis à zéro ou diminué d'une quantité importante. Par contre, il importe peu que le total soit réduit d'une quantité faible (par exemple, quelques dizaines de kilomètres ou de 15 miles). En effet, quand un fraudeur cherche à diminuer le total de distance, c'est généralement pour valoriser le véhicule audelà de sa cote qui est liée à la distance parcourue. Toutefois, une cote ne varie que pour des différences de distance substantielles (généralement plusieurs milliers, voire plusieurs 20 dizaines de milliers, de kilomètres ou de miles). Aujourd'hui, les compteurs totalisateurs de distance sont réalisés à partir de circuits électroniques comprenant, typiquement, des compteurs à cellules mémoire. Un problème qui se pose est de rendre non-volatile la programmation de ces cellules mémoire. Une première technique consiste à utiliser des 5 mémoires de type EPROM ou EEPROM. Bien que l'effacement d'une telle mémoire soit relativement difficile, le gain financier potentiel d'une réduction du total d'un compteur totalisateur de distance justifie le recours à des outils évolués (générateurs d'ultraviolets, par exemple) qui permettent d'effacer le contenu 10 de ces mémoires. Le total de distance peut donc être modifié. Une deuxième technique consisterait à utiliser une mémoire de type flash. Toutefois, pour remplir la fonction de comptage irréversible par une mémoire flash elle-même, on doit monopoliser une surface très importante de la mémoire dans la 15 mesure o la "granularité", c'est-à-dire le nombre minimal de cellules que l'on doit adresser pour une programmation irréversible, est importante. En pratique, pour utiliser en mémoire à programmation unique une région d'une mémoire flash, on doit réserver une capacité de l'ordre du kilobits pour obtenir huit 20 bits de mémoire à programmation unique. Les autres cellules mémoire à programmation unique qui seraient susceptibles d'être utilisées sont en pratique inexploitables. Par exemple, les cellules de type fusible ou antifusible requièrent des programmations par des courants destruc25 teurs qui sont souvent incompatibles avec le produit en cours de fonctionnement. De plus, la plage de comptage requise (plusieurs milliers, voire millions d'unités dans l'application à un compteur totalisateur de distance) conduirait à un encombrement trop important en raison du nombre de bits requis. La présente invention vise à proposer un compteur monotone à programmation irréversible qui pallie les inconvénients des compteurs classiques. L'invention vise notamment à proposer une solution qui ne requiert pas de monopoliser une surface importante pour remplir une fonction de compteur à programmation unique, même pour des totaux de comptage importants. L'invention vise également à proposer une solution dont le comptage soit compatible avec le fonctionnement d'un circuit intégré. L'invention vise également à proposer la réalisation d'un compteur monotone en utilisant des technologies classiques de fabrication de type MOS. Pour atteindre ces objets et d'autres, la présente 10 invention prévoit un compteur monotone réalisé en circuit intégré, comportant des moyens pour diviser la plage de comptage en tranches et pour totaliser le nombre de tranches atteintes par le compteur dans des cellules à programmation irréversible. Selon un mode de réalisation de la présente invention, 15 le compteur comporte: un premier circuit de comptage sur un nombre de bits correspondant à la taille des tranches de même valeur; un comparateur du compte du premier circuit par rapport à un seuil prédéterminé stocké dans une mémoire et 20 correspondant à la taille des tranches; et un deuxième circuit de comptage constitué desdites cellules à programmation irréversible du nombre de fois que ledit seuil est atteint ou du compte total atteint quand celuici est un multiple dudit seuil. Selon un mode de réalisation de la présente invention, ledit premier circuit de comptage est réinitialisé à chaque fois que ledit seuil est atteint. Selon un mode de réalisation de la présente invention, le compteur comporte: un premier circuit de comptage sur un nombre de bits au plus égal au nombre de bits du compteur; une mémoire de stockage d'un ensemble de seuils prédéterminé représentant les tranches de ladite plage de comptage; un comparateur du compte du premier circuit par rapport auxdits seuils successifs; et un deuxième circuit de comptage constitué desdites cellules à programmation irréversible du nombre de fois que 5 ledit seuil est atteint ou du compte total atteint quand celuici est égal à un desdits seuils. Selon un mode de réalisation de la présente invention, ladite mémoire contient des seuils croissants et disjoints d'un même intervalle. Selon un mode de réalisation de la présente invention, le résultat du compteur est obtenu en ajoutant le compte du premier circuit de comptage au produit du nombre contenu dans le deuxième circuit par ledit seuil. Selon un mode de réalisation de la présente invention, 15 le résultat du compteur est obtenu en ajoutant le compte du premier circuit de comptage au nombre contenu dans le deuxième circuit. Selon un mode de réalisation de la présente invention, le compteur comporte en outre un circuit de commande en program20 mation de chacune des cellules à programmation irréversible. Selon un mode de réalisation de la présente invention, lesdites cellules à programmation irréversibles comprennent au moins un élément de mémorisation constitué d'une résistance en silicium polycristallin, programmable par diminution irréver25 sible de sa valeur. Selon un mode de réalisation de la présente invention, la programmation de ladite résistance est effectuée en la soumettant temporairement à un courant de contrainte supérieur à un courant pour lequel sa valeur présente un maximum. Selon un mode de réalisation de la présente invention, chaque cellule comporte, en parallèle entre deux bornes d'application d'une tension d'alimentation, deux branches comprenant chacune: une première résistance de programmation en silicium 35 polycristallin, connectée entre une première borne d'alimenta- tion et une borne de lecture différentielle de l'état de la cellule; et au moins un interrupteur de programmation reliant une desdites bornes de lecture à la deuxième borne d'alimentation. Selon un mode de réalisation de la présente invention, chaque branche comporte un interrupteur de programmation. Selon un mode de réalisation de la présente invention, lesdites résistances de programmation sont deux résistances en silicium polycristallin identiques en taille et en dopage 10 éventuel. Selon un mode de réalisation de la présente invention, chaque cellule de comptage comporte un transistor de programmation en série avec une résistance de programmation. Selon un mode de réalisation de la présente invention, 15 le compteur comporte un circuit de décodage des états contenus dans lesdites cellules. Selon un mode de réalisation de la présente invention, le compteur comporte: un ensemble de 2m-n+l_(m-n+2) cellules réparties en au 20 moins m-n groupes de 2P-1 cellules de comptage, o p désigne le rang du groupe, et o m-n désigne le nombre de tranches; et au moins m-n-1 calculateurs de parité, chaque calculateur fournissant un bit de rang p. croissant à partir du bit de poids le plus fort du compte résultat, prenant en compte les 25 états des cellules du groupe de même rang. Selon un mode de réalisation de la présente invention, le bit de poids le plus fort est fourni directement par l'unique cellule du groupe de rang 1. Selon un mode de réalisation de la présente invention, 30 le compteur comporte m-n calculateurs, le bit de poids le plus faible étant fourni par le calculateur prenant en compte l'état de l'unique cellule du groupe de rang 1. L'invention prévoit également un procédé de commande d'un compteur, consistant à provoquer une programmation d'une 35 cellule d'un groupe de rang inférieur à chaque fois que le calculateur de parité d'un groupe de rang immédiatement supérieur détecte une parité. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la 5 description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles: la figure 1 représente, de façon très schématique et sous forme de blocs, un mode de réalisation d'un compteur selon 10 la présente invention; la figure 2 illustre, par une vue partielle en perspective, un mode de réalisation d'une résistance en silicium polycristallin constituant un élément de mémorisation d'une cellule de comptage selon l'invention; la figure 3 illustre, par un réseau de courbes, la programmation d'une résistance telle qu'illustrée en figure 2; la figure 4 représente un premier mode de réalisation d'une cellule de comptage à programmation unique selon la présente invention; la figure 5 représente un deuxième mode de réalisation d'une cellule de comptage à programmation unique selon la présente invention; la figure 6 représente un troisième mode de réalisation d'une cellule de comptage à programmation unique 25 selon la présente invention; la figure 7 représente un mode de réalisation d'un circuit de décodage d'un compteur quatre bits réalisé à partir de cellule à programmation unique selon un premier mode de réalisation de la présente invention; et la figure 8 représente un deuxième mode de réalisation d'un compteur monotone croissant selon la présente invention; la figure 9 illustre, par un tableau, les états respectifs pris par les sorties du compteur sur trois bits de la figure 8; et la figure 10 représente un mode de réalisation d'un compteur de parité, appliqué à un compteur quatre bits selon le deuxième mode de réalisation de l'invention. Les mêmes éléments ont été désignés par les mêmes 5 références aux différentes figures. Pour des raisons de clarté, seuls les éléments qui sont nécessaires à la compréhension de l'invention ont été représentés aux figures et seront décrits par la suite. En particulier, l'exploitation faite des résultats de comptage n'a pas nécessairement été détaillée, l'invention 10 pouvant être mise en oeuvre quelle que soit la destination du résultat de comptage pourvu que l'on souhaite un compte monotone irréversible et divisible par tranche. Une caractéristique de la présente invention est de compter par tranche de valeurs. Plus précisément, l'invention 15 prévoit d'adjoindre, à un compteur d'évènements classique, des éléments de mémorisation de seuils croissants et disjoints, atteints successivement par le comptage. En d'autres termes, on effectue un comptage qui est verrouillé (rendu irréversible) non pas à chaque valeur, mais par tranche de valeurs. Dans un exemple d'application à un compteur totalisateur de distance, par exemple pour véhicule, on tire alors profit du fait que, en cas de tentative de fraude, une diminution d'une faible quantité n'a pas d'intérêt pour le fraudeur. Un avantage est que l'invention limite le nombre de 25 cellules de mémorisation de comptage qui occupent le plus de place quand on souhaite une programmation irréversible. La figure 1 représente, de façon très schématique et sous forme de blocs, un mode de réalisation préféré d'un compteur à seuils de comptage selon l'invention. Ce compteur comprend un premier circuit de comptage 1 (COUNT) destiné à être incrémenté sous commande d'un signal INC. Le circuit 1 est un circuit de comptage classique sur un nombre de bits correspondant au moins au nombre nécessaire de bits pour compter entre deux seuils de comptage, c'est-à-dire une tranche 35 de valeurs. Le résultat du compte du circuit 1 est stocké dans une mémoire 2 (MEM)F, de préférence, à chaque incrément. En pratique, les circuits 1 et 2 pourront être confondus si le circuit 1 est constitué de cellules de mémorisation. La mémoire 2 n'est pas nécessairement une mémoire à programmation unique 5 mais peut être une mémoire volatile, une EPROM, une EEPROM, etc. Selon la présente invention, le compteur comporte également un circuit 3 (OTP) de cellules à programmation unique irréversible. Le circuit 3 est destiné à contenir l'information relative au nombre de seuils atteints, depuis le début du 10 comptage d'événements. L'écriture d'un incrément supplémentaire dans le circuit 3 est provoqué par un comparateur 4 (COMP) chargé de comparer le compte courant stocké dans la mémoire 2 à un seuil déterminé, de sorte à provoquer l'écriture d'une cellule du circuit 3 quand ce seuil est atteint. Selon un premier mode de réalisation, le circuit 1 et la mémoire 2 ont une capacité correspondant au compte maximum possible toutes tranches confondues (par exemple, un million de kilomètres ou de miles pour un compteur totalisateur de distance). Dans ce cas, l'information contenue dans le circuit 3 20 est, en temps normal, redondante avec le compte en mémoire 2. Cette information sert à contrôler la véracité du compte de la mémoire 2. Selon un deuxième mode de réalisation, la mémoire 2 et le circuit 1 ont une capacité de comptage correspondant à 25 l'intervalle entre deux seuils de comptage mémorisé dans le circuit 3. Dans ce cas, le dernier seuil atteint mémorisé dans le circuit 3 est ajouté au compte contenu dans la mémoire 2 pour obtenir la valeur courante du compteur. A chaque nouveau seuil atteint (ou à chaque incrément du compteur monotone croissant 30 irréversible 3), le circuit 1 et la mémoire 2 sont réinitialisés (signal RESET en pointillés en figure 1). Dans les deux modes de réalisation ci-dessus, l'incrémentation du nombre de tranches atteintes représentant l'information sur le dernier seuil atteint est effectuée sous commande 35 du comparateur 4 qui, cycliquement (de préférence, à chaque incrément du circuit 1), compare la valeur courante contenue dans la mémoire 2 avec un seuil contenu, par exemple, dans une mémoire à lecture seule 5 (ROM). Dans le premier mode de réalisation, la mémoire 5 contient une seule valeur qui 5 correspond à l'intervalle entre deux seuils de comptage. Dans le deuxième mode de réalisation, la mémoire 5 contient une table de valeurs représentant les seuils successifs de comptage. Le compteur de l'invention comporte en outre une unité centrale 6 de commande des différents constituants et d'exploi10 tation des résultats. Par exemple, dans le premier mode de réalisation, l'unité 6 vérifie cycliquement que le résultat contenu dans la mémoire 2 est supérieur au dernier seuil mémorisé dans le circuit 3. Dans le cas contraire, cela signifie une réinitia15 lisation (ou une diminution de valeur) accidentelle ou frauduleuse du circuit 1 et de la mémoire 2. L'unité 6 déclenche alors une procédure appropriée fonction de l'application. Par exemple, dans l'application à un compteur totalisateur de distance, l'unité 6 peut réinitialiser le circuit 1 et la mémoire 2 à la 20 valeur du dernier seuil atteint, mémorisé dans le circuit 3. Selon un autre exemple, l'unité 6 peut déclencher une procédure de blocage du système (par exemple, dans une application de télévision à péage o les tranches de valeurs sont des tranches de durées). Dans le deuxième mode de réalisation, l'unité 6 additionne la valeur correspondant au dernier seuil mémorisé dans le circuit 3 à la valeur courante de la mémoire 2. En cas de réinitialisation (ou de diminution de valeur) accidentelle ou frauduleuse du circuit 1 et de la mémoire 2, le compte fourni 30 correspond au moins à la valeur du dernier seuil mémorisé. Dans l'exemple représenté, l'unité 6 est constituée d'un microcontrôleur dont le programme applicatif est, par exemple, contenu dans la mémoire 5. En variante, il pourra s'agir, au moins pour remplir certaines fonctions, d'une machine 35 d'états en logique câblée. Par souci de clarté, les différents signaux de commande et de synchronisation n'ont pas été représentés en figure 1. La génération de ces signaux et les connexions appropriées sont à la portée de l'homme du métier à partir de la description fonctionnelle qui précède et de l'application. Dans l'exemple d'application à un compteur totalisateur de distance, les tranches sont par exemple des tranches de 5000 kilomètres ou miles. Par conséquent, pour constituer un compteur jusqu'à un million, le circuit 3 doit être capable de 10 compter jusqu'à 200. Le nombre réduit de valeurs de comptage du circuit 3 constitue un avantage important en terme d'encombrement du compteur, dans la mesure o cela limite le nombre de cellules de comptage ou de mémorisation irréversibles. Selon un mode de réalisation, les cellules de 15 mémorisation/comptage des tranches de valeurs sont des cellules à programmation irréversibles (OTP) classiques. Selon un autre mode préféré de réalisation, l'élément de mémorisation de chaque cellule de comptage des tranches de valeurs est constitué d'une résistance en silicium polycris20 tallin à programmation par diminution irréversible de sa valeur. Cette caractéristique de l'invention ressortira mieux à l'issu de l'exposé qui suit des figures 2 et 3, qui illustre les possibilités de programmation d'une résistance en silicium polycristallin exploitées par l'invention. On commencera par exposer, en relation avec les figures 2 et 3, l'exploitation faite selon l'invention d'une telle résistance pour constituer un élément de mémorisation à programmation par diminution irréversible de sa valeur, avant de décrire, en relation avec les figures 4 à 6, des exemples de 30 cellules mémoire ou de comptage utilisant de telles résistances, puis en relation avec les figures 7 à 10, des exemples de compteurs monotones croissants à programmation irréversible pouvant constituer le circuit 3. La figure 2 représente, par une vue partielle très 35 schématique en perspective, un exemple de résistance en silicium il polycristallin du type de celle utilisée dans une cellule de comptage selon l'invention. Une telle résistance 11 est constituée d'une piste (dite aussi barreau) en silicium polycristallin obtenue par 5 gravure d'une couche déposée sur un substrat 12 isolant. Le substrat 12 est indifféremment directement constitué du substrat du circuit intégré ou est constitué d'une couche isolante formant un substrat isolant ou équivalent pour la résistance 11. La résistance 11 est connectée, par ses deux extrémités, à des 10 pistes conductrices (par exemple, métalliques) 13 et 14 destinées à raccorder le barreau résistif aux autres éléments du circuit intégré en fonction de l'application. La représentation schématique de la figure 2 ne fait pas référence aux différentes couches isolantes et conductrices constituant généralement le 15 circuit intégré. Pour simplifier, on s'est contenté de représenter le barreau résistif il posé sur le substrat isolant 12 et en contact, par les extrémités de sa face supérieure, avec les deux pistes métalliques 13 et 14. En pratique, les liaisons de l'élément résistif 11 aux autres composants du circuit intégré 20 sont obtenues par des pistes plus larges en silicium polycristallin partant des extrémités du barreau 11 dans l'alignement de celui-ci. En d'autres termes, l'élément résistif 11 est généralement formé en rendant un tronçon d'une piste en silicium polycristallin plus étroit que le reste de la piste. La résistance R de l'élément il est donnée par la formule suivante: R = p(L/s), o p désigne la résistivité du matériau (silicium polycristallin le cas échéant dopé) constituant la piste dans 30 laquelle est gravé l'élément 11, o L désigne la longueur de l'élément 11, et o s désigne sa section, c'est-à-dire sa largeur 1 par son épaisseur e. La résistivité p de l'élément 11 dépend, entre autre, du dopage éventuel du silicium polycristallin le constituant. Dans certains cas, on recouvre 35 l'élément de silicium polycristallin par une couche de métal, l'élément résistif combinant alors le silicium polycristallin et le métal sur-jacent. Le plus souvent, lors de la réalisation d'un circuit intégré, on prévoit les résistances en faisant référence à une 5 notion dite de résistance par carreau PR (square résistance). Cette résistance par carreau se définit comme étant la résistivité du matériau divisée par l'épaisseur avec laquelle il est déposé. En reprenant la relation ci-dessus donnant la résistance d'un élément 11, la résistance est donc donnée par la relation: 10 R = R] * L/l. Le quotient L/l correspond à ce que l'on appelle le nombre de carreaux (square number) constituant l'élément résistif 11. Cela représente, vu de dessus, le nombre de carreaux de dimension donnée fonction de la technologie, mis côte à côte 15 pour former l'élément 11. La valeur de la résistance en silicium polycristallin est donc définie, à la fabrication, d'après les paramètres cidessus. Généralement, l'épaisseur e du silicium polycristallin est fixée par d'autres paramètres de fabrication du circuit 20 intégré. Par exemple, cette épaisseur est fixée par l'épaisseur souhaitée pour les grilles des transistors MOS du circuit intégré. Dans les technologies récentes, le recours à des résistances en silicium polycristallin est limité aux résis25 tances devant être traversées, en fonctionnement, par des courants inférieurs à 100 lA. Pour des courants supérieurs, on utilise généralement une résistance de diffusion. Le silicium polycristallin est toutefois préféré à une diffusion de dopants, car on évite l'apparition de capacités parasites avec le 30 substrat. Pour diminuer irréversiblement la valeur d'une résistance en silicium polycristallin, on impose temporairement un courant dit de contrainte pour lequel la résistance passe par une valeur maximale, ce courant étant au-delà de la plage de 35 courants de fonctionnement normal de cette résistance. En d'autres termes, on diminue la résistivité du silicium polycristallin dans la plage de courants de fonctionnement, de façon stable et irréversible, en imposant dans l'élément résistif correspondant la circulation d'un courant au-delà de la plage de courants de fonctionnement. Le courant servant à diminuer la valeur de la résistance est, à la différence d'un élément fusible, non destructif pour l'élément en silicium polycristallin. La figure 3 illustre, par un réseau de courbes donnant 10 la résistance d'un élément en silicium polycristallin du type de celui représenté en figure 2 en fonction du courant le traversant, la façon de diminuer la résistance de cet élément. On suppose que le silicium polycristallin ayant servi à la fabrication de l'élément résistif 11 présente une résis15 tivité nominale conférant à l'élément 11, pour les dimensions 1, L et e données, une valeur de résistance Rnom. Cette valeur nominale (d'origine) de la résistance correspond à la valeur prise de façon stable par l'élément résistif il dans la plage de courants de fonctionnement du système, c'est-à-dire généralement 20 pour des courants inférieurs à 100 SA. Pour diminuer la valeur de la résistance et passer, par exemple, de façon irréversible et stable à une valeur Rl inférieure à Rnom, on applique aux bornes de l'élément résistif 11 un courant (par exemple Il), dit de contrainte, supérieur à 25 un courant Im pour lequel la valeur de la résistance R de l'élément 11 est maximale sans toutefois être infinie. Comme l'illustre la figure 3, une fois que ce courant Il a été appliqué à l'élément résistif 11, on obtient, dans la plage Al de courants de fonctionnement du circuit intégré, une résistance 30 stable de valeur Rl. En fait, l'allure Snom de la résistance en fonction du courant est stable pour des courants relativement faibles (inférieurs à 100 SA). Cette allure se met à croître pour des courants sensiblement supérieurs de l'ordre de quelques milliampères, voire plus (plage A2). C'est dans cette plage de 35 courants que l'allure Snom passe par un maximum pour la valeur Im. La résistance décroît ensuite progressivement. En figure 3, on a illustré une troisième plage A3 de courants correspondant à la plage généralement utilisée pour réaliser des fusibles. Il s'agit de courants de l'ordre du dixième d'ampère o la résis5 tance se met à croître brusquement jusqu'à devenir infinie. Par conséquent, on peut considérer que l'invention utilise la plage intermédiaire A2 de courants entre la plage de fonctionnement Ai et la plage destructrice A3, pour diminuer de façon irréversible la valeur de la résistance ou plus précisément de la résistivité 10 de l'élément en silicium polycristallin. En effet, une fois passé le maximum de l'allure Snom de la résistivité en fonction du courant, la valeur prise par la résistance dans la plage de courants de fonctionnement se trouve inférieure à la valeur Rnom. La nouvelle valeur, par exemple Ri, 15 dépend de la valeur la plus élevée du courant (ici, Il) qui a été appliqué pendant la phase de diminution irréversible. On notera en effet que la diminution irréversible opérée par l'invention s'effectue dans une phase spécifique, hors du fonctionnement normal (plage Al) du circuit intégré, c'est-à-dire 20 hors du fonctionnement normal de la résistance. Une fois que la valeur de la résistance en silicium polycristallin a été abaissée vers une valeur inférieure (par exemple Ri en figure 3), on peut encore procéder à une diminution irréversible de cette valeur. Il suffit pour cela de 25 dépasser le courant maximum Il de la nouvelle allure Si de la résistance en fonction du courant. Par exemple, on peut accroître la valeur du courant jusqu'à atteindre une valeur I2. Quand le courant est alors de nouveau diminué, on obtient une valeur R2 pour la résistance dans sa plage de fonctionnement 30 normal. La valeur R2 est inférieure à la valeur Ri et, bien sr, à la valeur Rnom. On voit que toutes les allures de la résistance en fonction du courant se rejoignent sur la pente de décroissance de la valeur de la résistance, après être passées par le maximum 35 de l'allure. Ainsi"^^ pour un élément résistif donné (p, L, s), les courants Il, I2, etc. qui doivent être atteints, pour passer à une valeur de résistance inférieure, sont indépendants de la valeur de la résistance (Rnom, Ri, R2) à partir de laquelle on provoque la diminution. Ce qui a été exprimé ci-dessus comme valeur de résistance correspond enfait à une diminution de la résistivité du silicium polycristallin constituant l'élément résistif. Les inventeurs considèrent que l'on assiste à une modification stable de la structure cristalline du silicium polycristallin et 10 que l'on assiste, en quelque sorte, à un fluage du matériau, la structure cristalline finale obtenue dépendant du courant maximum atteint. En fait, le courant de contrainte provoque une élévation de température de l'élément en silicium, ce qui entraîne un fluage de celui-ci. Bien sr, on veillera à ne pas dépasser la plage de courants de paramétrage A2 (de l'ordre de quelques milliampères) afin de ne pas risquer de détruire la résistance en silicium polycristallin. Cette précaution ne posera en pratique pas de problème dans la mesure o l'utilisation du silicium poly20 cristallin pour constituer un fusible requiert des courants nettement plus élevés (de l'ordre du dixième d'ampère) qui ne sont pas disponibles une fois le circuit fabriqué. La réalisation pratique d'une résistance en silicium polycristallin ne diffère pas de la réalisation d'une résistance 25 classique. Partant d'un substrat isolant, on dépose une couche de silicium polycristallin que l'on grave en fonction des dimensions souhaitées pour la résistance. Comme l'épaisseur de silicium polycristallin déposée est généralement fixée par la technologie, les deux dimensions que l'on peut régler sont la 30 largeur et la longueur. Généralement, on redépose un isolant sur le barreau de silicium polycristallin ainsi obtenu. Dans le cas d'une interconnexion en ligne, on aura modifié la largeur 1 par rapport aux pistes d'accès plus larges pour être fortement conductrices. Dans le cas d'un accès aux extrémités du barreau 35 par le dessus comme cela est illustré en figure 2, on réalisera des vias dans l'isolant sur-jacent (non représenté) du barreau de silicium polycristallin pour connecter des pistes métalliques 13 et 14 de contact. En pratique, pour disposer de la capacité de réglage 5 de résistance la plus importante avec un courant de contrainte minimum, on cherchera à utiliser une épaisseur minimale et une largeur minimale pour les éléments résistifs. Dans ce cas, seule la longueur L conditionne la valeur nominale de la résistance une fois la structure du silicium polycristallin fixée. Le 10 dopage éventuel du silicium polycristallin, quel que soit son type, n'entrave pas la mise en oeuvre de l'invention. La seule différence liée au dopage est la résistivité nominale avant contrainte et les résistivités obtenues pour des courants de contraintes donnés. En d'autres termes, pour un élément de 15 dimensions données, cela conditionne le point de départ de la valeur de la résistance, et par voie de conséquence, les valeurs de résistance obtenues pour des courants de contrainte donnés. Pour passer de la valeur nominale à une valeur de résistance ou résistivité inférieure, ou pour passer d'une 20 valeur donnée (inférieure à la valeur nominale) à une valeur encore inférieure, on peut utiliser plusieurs méthodes. Par exemple, on fait croître progressivement (pas à pas) le courant dans la résistance. Après chaque application d'un courant supérieur, on revient dans la plage de courants de 25 fonctionnement et on mesure la valeur de la résistance. Tant que le point Im de courant n'est pas atteint, cette valeur de résistance restera à la valeur Rnom. Dès que le point Im en courant est dépassé, on change de courbe (allure S) et la valeur mesurée lorsque l'on repasse sur les courants de fonctionnement 30 devient une valeur inférieure à la valeur Rnom. Si cette nouvelle valeur convient, on en reste là. Dans le cas contraire, on réapplique des courants supérieurs pour dépasser la nouvelle valeur maximale de l'allure courante. Dans ce cas, il n'est pas nécessaire de repartir des courants minimaux comme lorsque l'on 35 démarre de la résistance nominale. En effet, la valeur du courant pour laquelle la résistance va de nouveau diminuer est forcément supérieure à la valeur du courant de contrainte Il appliqué pour passer sur l'allure courante. La détermination du pas à appliquer est à la portée de l'homme du métier et n'est 5 pas critique en ce qu'elle conditionne essentiellement le nombre de diminutions possibles. Plus le pas est élevé, plus les sauts entre les valeurs seront importants. Selon un autre exemple préféré, on prédétermine, par exemple par mesures, les différents courants à appliquer pour 10 passer des différentes valeurs de résistance à des valeurs inférieures. Cette prédétermination tient compte bien entendu de la nature du silicium polycristallin utilisé ainsi que préférentiellement de la résistance par carreau c'est-à-dire de la résistivité du matériau et de l'épaisseur dans laquelle il 15 est déposé. En effet, comme les allures illustrées par la figure 3 peuvent également être lues comme allure de la résistance par carreau, on est en mesure de transposer les valeurs calculées aux différentes résistances d'un circuit intégré définies par les largeurs et longueurs des tronçons résistifs. Selon ce 20 deuxième mode de mise en oeuvre, on est alors en mesure de prédéterminer la valeur du courant de contrainte à appliquer à l'élément résistif pour diminuer, de façon irréversible et stable, sa valeur. Le changement de courbes, c'est-à-dire la diminution 25 de la valeur de résistance en fonctionnement normal est quasi immédiate dès que le courant de contrainte correspondant est appliqué. Par quasi-immédiat, on entend une durée de quelques dizaines voir centaines de microsecondes qui suffisent pour appliquer la contrainte correspondante au barreau de silicium 30 polycristallin et diminuer la valeur de sa résistance. Cette valeur empirique dépend de la taille (physique) du barreau. On pourra choisir une durée de quelques millisecondes par sécurité. De plus, on peut considérer que, une fois la durée minimale atteinte, toute durée supplémentaire d'application du courant de 35 contrainte ne modifie pas, au moins au premier ordre, la résis- tance atteinte. En outre, même si dans une application particulière on considère ne pas pouvoir négliger l'influence de la durée d'application de la contrainte, les deux méthodes sont parfaitement compatibles avec la prise en compte de la durée d'application de la contrainte. La figure 4 représente un premier mode de réalisation d'une cellule de comptage à programmation unique (ou cellule mémoire) pouvant être utilisée dans le circuit 3 de la figure 1. La cellule 21 comporte, en série avec une première 10 borne 22 d'application d'un potentiel positif d'alimentation et une deuxième borne 23 d'application d'un potentiel plus négatif d'alimentation V- ou de référence (généralement, la masse), une résistance programmable Rp par diminution irréversible telle que décrite ci-dessus en relation avec les figures 2 et 3 et un 15 interrupteur de programmation ici un transistor MOS à canal N (MN). La résistance Rp constitue l'élément de mémorisation de la cellule 21. L'état stocké dans cette cellule est lu sur le point milieu 24 de l'association en série de la résistance Rp avec le transistor MN. La lecture du niveau mémorisé s'effectue par 20 comparaison par rapport à un niveau de référence. Pour permettre la lecture de l'état mémorisé dans la cellule 21, on prévoit une résistance Rb (représentée en pointillés en figure 4) qui, lorsque le transistor MN est ouvert constitue avec la résistance Rp un pont diviseur de tension. La 25 résistance Rb a été représentée en pointillés pour illustrer son caractère optionnel. En effet, celle-ci pourra être constituée par le transistor MN alors polarisé dans une partie linéaire de sa caractéristique et non en saturation. Le transistor MN, lorsqu'il est passant, court-circuite 30 (au moins fonctionnement) la résistance fixe Rb et sert à programmer la résistance Rp en imposant la circulation d'un courant dans celle-ci. Le courant de programmation de la résistance Rp est supérieur au courant pour lequel cette résistance présente une valeur maximale déterminée comme cela a été exposé 35 précédemment en relation avec les figures 2 et 3. La plage nominale des courants de fonctionnement d'une résistance en silicium polycristallin utilisée selon l'invention est inférieure à la centaine de microampères et, le plus souvent, inférieure à la dizaine de microampères. L'amplitude des courants de programmation est de l'ordre du milliampère. La programmation d'une cellule telle qu'illustrée par la figure 4 est rendue possible en prévoyant une sélection du potentiel positif d'alimentation appliqué à la borne 22 entre un potentiel Vr de lecture (propre à engendrer un courant de 10 l'ordre du microampères) et un potentiel Vp de programmation (propre à engendrer un courant de l'ordre du milliampère). La sélection est opérée au moyen d'un interrupteur K commandé par un circuit 25 de commande (CTRL) fournissant par ailleurs le signal de commande adapté au transistor MN. L'opération de comptage consiste à provoquer la diminution irréversible de la valeur de la résistance Rp en lui appliquant un courant de contrainte. En lecture, la comparaison du potentiel d'une cathode par rapport à une valeur de référence permet de déterminer si la cellule de comptage contient un état 20 0 ou un état 1. La figure 5 représente un deuxième mode de réalisation d'une cellule de comptage 21' selon l'invention. Cette cellule diffère de la cellule de la figure 4 par le fait que le transistor de programmation MP utilisé est un transistor MOS à 25 canal P. Le transistor MP est connecté entre la borne 22 et le point 24 de lecture. La résistance de programmation Rp est connectée entre le point 24 et la borne 23 d'application du potentiel de référence. En figure 5, l'interrupteur K et le circuit de commande 25 bien que toujours présents, n'ont pas été 30 représentés. La résistance Rb en pointillés a été symbolisée en parallèle sur le transistor MP. Le fonctionnement d'une cellule 21' telle que représentée en figure 5 est similaire à celui de la cellule 21 de la figure 4. Cette dernière constitue cependant un mode de réalisation préféré en raison du moindre encombrement du transistor MOS à canal N par rapport au transistor MOS à canal P. La figure 6 représente un troisième mode de réalisation d'une cellule 21" de comptage irréversible selon la 5 présente invention. La différence essentielle par rapport aux cellules de comptage représentées aux figures 4 et 5 est que la structure de la figure 6 est une structure différentielle ne recourant donc pas de potentiel de référence pour effectuer la comparaison permettant de détecter l'état stocké dans la 10 cellule. La cellule 21" de la figure 6 comporte deux branches résistives en parallèle entre deux bornes 22 et 23 d'alimentation, deux interrupteurs de programmation MN1 et MN2 (dans cet exemple, des transistors MOS à canal N), un circuit de commande 15 25 (CTRL) et un sélecteur K entre deux tensions d'alimentation, respectivement de lecture Vr et de programmation Vp. La programmation d'une cellule telle qu'illustrée par la figure 6 s'effectue de façon similaire à celle des cellules des figures 4 et 5. Ce qui change ici, c'est la structure de la cellule 20 pouvant permettre la lecture. Dans le mode de réalisation de la figure 6, une première branche, dite gauche dans l'orientation de la figure comporte en série, une première résistance Rpl, un transistor MOS de lecture MNR1, et un transistor MOS de sélection MNS1. 25 L'interconnexion entre la résistance Rpl et le transistor MNR1 constitue une première borne S de sortie dite arbitrairement directe (non inversée). La borne S correspond également au point 24' de liaison de la résistance Rpl au transistor de programmation MN1. Une deuxième branche dite droite dans 30 l'orientation de la figure, comporte en série, une deuxième résistance Rp2, un transistor MOS de lecture MNR2 et un transistor MOS de sélection MNS2. L'interconnexion entre la résistance Rp2 et le transistor MNR2 (donc le drain de ce transistor) constitue une deuxième borne NS de sortie inverse 35 par rapport à la borne S. La sortie NS correspond également au point 26' de liaison de la résistance Rp2 au transistor de programmation MN2. La grille du transistor MNR2 est reliée à la borne 24' tandis que la grille du transistor MNR1 est reliée à la borne 26' pour obtenir l'effet d'un bistable. Les grilles des 5 transistors MNS1 et MNS2 sont reliées ensemble à une borne R destinée à recevoir un signal de sélection en lecture de la cellule de comptage. Ce signal correspond, de préférence, au signal de sélection de la cellule de comptage dans un agencement unidirectionnel de plusieurs cellules. Il est alors fourni par 10 le décodeur de colonnes ou de lignes adapté. Dans l'exemple représenté, tous les transistors sont à canal N. Le fonctionnement en lecture d'une cellule selon ce mode de réalisation est le suivant. Le circuit 25 provoque la commutation du sélecteur K vers le potentiel Vr. De préférence, 15 il s'agit de son état de repos dans la mesure o l'autre état ne sert qu'en programmation (donc, en principe, une seule fois par cellule). La borne d'entrée R reçoit le signal (actif à l'état haut) de sélection (ou de configuration de lecture) de la cellule, rendant conducteur les deux transistors MNS1 et MNS2. Il en découle qu'une des bornes MNS voit son potentiel croître plus vite que l'autre. Ce déséquilibre provient de la différence de valeur entre les résistances Rpl et Rp2. Il provoque la conduction d'un des transistors MNR1 et MNR2. En raison du croisement des grilles de ces transistors, celui qui 25 conduit le premier est celui dont la grille participe au chemin électrique (depuis ta borne 22) de constante de temps la plus faible (la résistance de valeur la plus faible engendre une constante de temps plus faible), donc celui dont le potentiel de drain croît moins vite que l'autre. Une fois conducteur, ce 30 transistor MNR force son drain (donc la borne de sortie S ou NS correspondante) à la masse 23, ce qui confirme le blocage du transistor MNR de l'autre branche, donc l'état haut sur la borne de sortie correspondant. La programmation d'une cellule selon ce mode de 35 réalisation s'effectue de la même manière que pour les deux premiers modes de réalisation, à l'aide d'un des transistors MN1 et MN2. Toutefois, les transistors MNS1 et MNS2 de la cellule de comptage doivent être bloqués lors de la programmation (entrée R au niveau bas). Ils servent à protéger les transistors de 5 lecture MNR1 et MNR2 en rendant leurs sources flottantes, évitant ainsi l'apparition de tensions grille-source destructrices en raison de la tension d'alimentation Vp. De plus, en déconnectant les transistors MNR par leurs sources, les transistors MNS empêchent qu'ils voient, entre drain et source, 10 la tension élevée Vp. Par conséquent, les transistors MNR et MNS peuvent être dimensionnés en fonction de la tension de lecture Vr. Seuls les transistors de programmation MN ont besoin d'être dimensionnés pour tenir la tension Vp et supporter le courant relativement élevé (par rapport à la plage de fonctionnement en 15 lecture) servant à programmer la cellule. Comme pour le mode de réalisation de la figure 4, celui de la figure 6 s'applique également à des transistors MOS à canal P. La transposition du mode de réalisation de la figure 6 à des transistors MOS à canal P est à la portée de l'homme du 20 métier. Selon une variante de réalisation, on pourra utiliser une seule tension d'alimentation pour la cellule de comptage. On évite ainsi la sélection de la tension d'alimentation entre les niveaux Vp et Vr. Dans ce cas, on choisit une tension 25 d'alimentation suffisante pour imposer la contrainte souhaitée à la programmation des résistances Rpl et Rp2 (figure 6), ou de la résistance Rp (figures 4 et 5). Les dimensions des transistors sont alors choisies en conséquence. La figure 7 représente un premier mode de réalisation 30 d'un compteur sur quatre bits associé à son circuit de décodage. Un tel compteur peut être utilisé pour compter les seuils du circuit 3 de la figure 1. Les quatre bits Bl, B2, B3 et B4 du compteur sont individuellement fournis par une cellule 21 (ou 21', ou 21") 35 dont l'élément de stockage est constitué d'au moins une résistance en silicium polycristallin telle que décrite cidessus. En figure 7, la structure des cellules de comptage n'a pas été détaillée de même que les différents signaux de commande CTRL en programmation et en sélection. Dans l'exemple de la 5 figure 7, on peut supposer que les quatre bits sont arrangés en une ligne de cellules 21 qui sont toutes lues simultanément pour fournir chacune, sur sa sortie respective Si à S4, la valeur 0 ou 1 du bit stocké dans la cellule. Le nombre de cellules à l'état 0 et à l'état 1 est 10 détecté par un circuit 30 de décodage. Ce circuit 30 pourra être réalisé de diverses façons selon l'exploitation faite des résultats de comptage. La figure 7 illustre un exemple pratique pour démontrer la faisabilité d'un tel circuit. Dans cet exemple, les quatre sorties respectives des 15 cellules de comptage sont reliées aux entrées respectives de dix portes logiques à quatre entrées parmi lesquelles une porte 31 de type NON-ET (NAND) et neuf portes 32 à 40 de type ET (AND). La porte 31 reçoit directement les états des sorties Si à S4, de même que la porte 40 reçoit directement les états des sorties Si 20 à S4. Les portes 32 à 35 reçoivent trois des sorties Si à S4 inversées et la sortie restante en direct, le rang de la sortie directe changeant pour chaque porte. Les portes 36 à 39 reçoivent trois des sorties Si à S4 directement et la dernière sortie de façon inversée, le rang de la sortie inversée 25 changeant à chacune des portes 36 à 39. La sortie CO de la porte 31 indique, par un état haut, le fait que toutes les cellules 21 stockent un état bas, donc un compte à zéro. Les sorties des portes 32 à 35 sont combinées par une 30 porte 41 de type OU (OR) à quatre entrées dont la sortie fournit un compte Cl indicateur qu'une seule des cellules de comptage est à l'état 1. Les sorties des portes 36 à 39 sont reliées aux quatre entrées respectives d'une porte 42 de type OU (OR) dont la sortie fournit un compte C3 indicateur que trois des quatre cellules sont à l'état 1. La sortie de la porte 40 fournit directement un compte C4 indicateur de l'état 1 des quatre cellules. Les sorties respectives des portes 31, 41, 42 et 40 sont combinées par une porte 43 de type NON-OU (NOR) dont la sortie fournit un compte C2 indicateur que deux des cellules sont à l'état 1. Du circuit 30 de décodage ci-dessus on voit bien 10 qu'avec quatre cellules de comptage à résistance en silicium polycristallin, on est capable d'obtenir cinq états de comptage (de 0 à 4). Pour chaque cellule de comptage 21 supplémentaire, on ajoute une unité de compte. Dans une lecture directe du résultat d'un compteur de 15 la figure 7, chaque bit peut prendre un état 0 ou 1. Toutefois, une fois qu'une cellule de comptage a été programmée dans un état 1, le fait que sa programmation soit irréversible fait que le comptage ne peut pas être linéaire en exploitant directement les sorties du compteur 30. La figure 8 représente un mode de réalisation d'un compteur monotone croissant linéaire selon un deuxième mode de réalisation de la présente invention. Selon ce mode de réalisation, un calculateur 50 de parité permettant d'obtenir virtuellement des états o même après programmation d'états 1, 25 exploite les résultats de cellules de comptage d'irréversibles telles que décrites précédemment. L'exemple de la figure 8 concerne un compteur sur trois bits comprenant onze cellules à programmation unique du type de celles décrites en relation avec les figures 4 à 6. Ces 30 cellules sont réparties en trois groupes ou lignes A3, A2 et Al représentant les bits du compteur. Pour un compteur trois bits, la ligne A3 correspondant au bit de poids faible (ou le moins significatif) comporte sept cellules associées à un calculateur de parité PA3. La ligne A2 correspondant à un bit de poids 35 intermédiaire comporte trois cellules associées à un calculateur de parité PA2. La ligne Ai correspondant au bit de poids fort (ou le plus significatif) ne comporte qu'une cellule (de préférence associée à un calculateur de parité PAl pour des raisons de régularité de structure). Le résultat du compteur, c'est-à5 dire les états Bl, B2 et B3 sont fournis par les calculateurs de parité 50 représentant respectivement les bits plus significatif, intermédiaire et moins significatif. Selon l'invention, à chaque fois que le compteur doit être incrémenté, les cellules de comptage sont adressées de 10 façon particulière en fonction de la taille du compteur afin d'obtenir le calcul de parité souhaité fournissant un compte linéaire. La figure 9 illustre, par un tableau 52, les états successifs pris par le compteur linéaire de la figure 8 et sera 15 décrite en relation avec un exemple d'adressage des cellules de comptage de cette figure 8. On suppose que toutes les cellules 21 de la figure 8 sont à l'état zéro au départ. Les calculateurs de parité contiennent donc également des valeurs zéro (première ligne du 20 tableau 52). Le comptage s'effectue en commençant par remplir la ligne A3 de la gauche vers la droite dans l'orientation de la figure 8. Le premier état est donc 001, seul le compteur de parité PA3 fournissant un état 1. Selon l'invention, à chaque 25 passage sur unité paire décodée par un compteur de parité 50, on incrémente une des cellules de comptage de la ligne suivante. Ainsi, lorsqu'un état 1 est programmé dans une deuxième cellule de la ligne A3, le calculateur PA3 fournit une parité à zéro, ce qui déclenche la programmation à l'état 1 d'une des cellules de 30 la ligne A2. Le calcul de parité effectué par le calculateur PA2 fournit alors un 1 alors que le calcul PA3 fournit un zéro (troisième ligne du tableau 52). Ce fonctionnement de comptage se poursuit jusqu'à ce que tous les compteurs de parité fournissent un état 1. Les décalages successifs d'une ligne à l'autre par l'adressage en comptage ont été illustrés par des flèches en pointillés en figure 8. La programmation d'une cellule de comptage d'une ligne de rang supérieur en même temps que la cellule de rang inférieur 5 peut être effectuée, soit à partir d'une machine d'états en logique câblée, soit à partir d'un microcontrôleur (6, figure 1). Selon l'invention, c'est la fonction d'adressage de programmation qui conditionne les états de sortie du compteur. 10 Cette fonction de programmation peut, le cas échéant, évoluer en fonction du comptage en temps réel, par exemple, pour conserver une trace de l'évolution d'un phénomène o chaque cellule de comptage programmée correspondrait à l'apparition d'un événement. Par exemple, on peut ainsi suivre un historique de 15 manipulations électriques, d'essais, etc. ou effectuer un enregistreur à sens unique. On peut également prévoir une fonction de séquençage de la programmation des cellules du compteur de façon univoque en logique câblée. Par exemple, pour faire en sorte que, dans 20 une étape de programmation donnée, on ait en sortie un et un seul mot servant par exemple de clé évolutive au déblocage d'une fonction particulière (par exemple, un algorithme de chiffrement dans une application à la télévision à péage). Bien entendu, si les cellules de comptage ont été 25 représentées dans trois lignes distinctes en figure 8 pour en clarifier l'exposé, celles-ci pourront être en pratique réalisées sous la forme d'un arrangement matriciel, les fonctions d'adressage correspondant aux fonctions de programmation de comptage souhaitées selon les résultats donnés par les 30 calculateurs de parité. De façon plus générale, pour obtenir un compteur sur n bits, le nombre de cellules de comptage nécessaire est 2n+1-(n+2). Les répartitions des cellules (nombre de cellules par ligne) en se reportant au mode de réalisation de la figure 8 sont pour p (compris entre 1 et n) représentant le rang du décodeur de parité, 2P-1. On voit donc que toutes les lignes possèdent un nombre impair de cellules de comptage. La figure 10 représente un exemple de calculateur de parité pour cinq cellules Cl à C5. Les sorties respectives des cellules Cl à C4 sont combinées deux à deux par des portes de type OU-Exclusif (XOR) 55 et 56 dont les sorties respectives sont une nouvelle fois combinées par une porte XOR 57. La sortie 10 de la porte 57 est combinée avec la sortie de la cellule C5 par une porte XOR 58 fournissant la parité PA des cinq cellules concernées. Un avantage du mode de réalisation de la figure 8 est qu'il permet de réaliser un compteur monotone croissant et 15 linéaire, avec un minimum de cellules à programmation unique grâce au calculateur de parité qui permet de revenir virtuellement à un état précédent de programmation. Un autre avantage de la présente invention est que sa réalisation est compatible avec une technologie CMOS standard. Un autre avantage de la présente invention est qu'elle permet la réalisation d'un compteur monotone parfaitement fiable et dont la programmation ne s'accompagne pas d'une destruction des cellules de comptage. Un autre avantage de la présente invention est que le 25 compte stocké dans l'ensemble de cellules de comptage est invisible, en ce sens qu'il n'est pas détectable optiquement comme se serait le cas pour un compteur réalisé à partir de cellules fusibles. Cet avantage et le caractère irréversible du compteur sont particulièrement intéressants dans des applica30 tions sécuritaires. Dans l'exemple d'application au compteur de distance, un compteur classique requiert 19 bits pour compter jusqu'à 500 000. En exploitant des tranches de 5 000 unités, on peut se contenter d'un circuit 1 et d'une mémoire 2 comptant sur 12 35 bits, combiné à un registre (circuit 3, figure 1) de cellules à programmation irréversible de 128 cellules, soit 7 bits (dans le mode de réalisation de la figure 7), et à une capacité de mémoire 5 de 2 400 bits pour stocker les valeurs des seuils. En appliquant le mode de réalisation des figures 8 à 10 pour le 5 circuit 3, le nombre de cellules à programmation unique est plus important (247 cellules). Toutefois, cela permet une réalisation * entièrement en logique câblée (sans microcontrôleur 6). Plus généralement, pour réaliser l'équivalent d'un compteur sur m bits qui requerrait 2m cellules de comptage à 10 programmation irréversible, on utilise selon l'invention (dans son mode de réalisation o la taille du circuit 1 et de la mémoire 2 est minimisée à n bits correspondant à la taille d'une tranche de comptage) un circuit 3 contenant 2 cellules dans le mode de réalisation de la figure 7 ou 2m-n+1-(m-n+2) cellules 15 dans le mode de réalisation des figures 8 à 10, et une capacité de stockage en mémoire 5 de m*2 bits. Le gain en place est, pour les cellules à programmation uniques qui sont les plus m m-n m -n+1 encombrantes, de 2 2 (figure 7) ou de 2 -2 -(m-n+2) figure 8). On notera que dans le mode de réalisation o le circuit 3 stocke directement la valeur atteinte par le compteur quand un des seuils stockésen mémoire 5 est atteint, les tranches de comptage ne sont pas nécessairement égales. Le circuit 3 stocke toutefois préférentiellement le nombre de 25 tranches atteintes alors que l'écart entre deux seuils est constant, ce qui minimise la taille requise pour le circuit 3. L'obtention du compte s'effectue alors, par exemple, en multipliant le nombre contenu dans le circuit 3 par le seuil mémorisé dans la mémoire 5, avant d'ajouter le résultat au 30 résultat du circuit 1. Un autre exemple d'application de l'invention concerne la réalisation d'une horloge d'un ordinateur servant de référence temporelle pour vérifier la période de validité maximum d'utilisation d'un logiciel (par exemple, de démonstration). Par 35 exemple, en supposant une durée de vie de 5 ans pour un ordinateur personnel (PC) soit 256 semaines, on utilise 256 cellules pour verrouiller par tranches d'une semaine chacune, l'horloge de l'ordinateur servant à vérifier les validités des logiciels. Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, celle-ci s'applique quelle que soit l'exploitation faite du compte obtenu. De plus, les dimensions à donner aux différentes résistances, transistors et potentiels 10 d'alimentation et de lecture sont à la portée de l'homme du métier à partir des indications fonctionnelles données ci-dessus et de l'application souhaitée. En outre, le nombre de bits prévus dans le compteur n'est pas limité. Enfin, d'autres structures de cellules de comptage que celles illustrées aux 15 figures 4 à 6, peuvent être envisagées pourvu de respecter le recours à au moins un élément de mémorisation résistif en silicium polycristallin, programmable par diminution irréversible de sa valeur. On pourra notamment s'inspirer d'une structure de cellule mémoire classique, en l'adaptant à l'utili20 sation d'un tel élément de mémorisation. REVENDICATIONS 1. Compteur monotone réalisé en circuit intégré, caractérisé en ce qu'il comporte des moyens (3, 4, 5, 6) pour diviser la plage de comptage en tranches et pour totaliser le nombre de tranches atteintes par le compteur dans des cellules (21, 21', 21"1) à programmation irréversible. 2. Compteur selon la revendication 1, caractérisé en ce qu'il comporte: un premier circuit de comptage (1) sur un nombre de bits correspondant à la taille des tranches de même valeur; un comparateur (4) du compte du premier circuit par rapport à un seuil prédéterminé stocké dans une mémoire (5) et correspondant à la taille des tranches; et un deuxième circuit (3) de comptage constitué desdites cellules (21, 21', 21") à programmation irréversible du nombre 15 de fois que ledit seuil est atteint ou du compte total atteint quand celui-ci est un multiple dudit seuil. 3. Compteur selon la revendication 2, caractérisé en ce que ledit premier circuit de comptage (1) est réinitialisé à chaque fois que ledit seuil est atteint. 4. Compteur selon la revendication 1, caractérisé en ce qu'il comporte: un premier circuit de comptage (1) sur un nombre de bits au plus égal au nombre de bits du compteur; une mémoire (5) de stockage d'un ensemble de seuils 25 prédéterminé représentant les tranches de ladite plage de comptage; un comparateur (4) du compte du premier circuit par rapport auxdits seuils successifs; et un deuxième circuit (3) de comptage constitué desdites 30 cellules (21, 21', 21") à programmation irréversible du nombre de fois que ledit seuil est atteint ou du compte total atteint quand celui-ci est égal à un desdits seuils. 5. Compteur selon la revendication 4, caractérisé en ce que ladite mémoire (5) contient des seuils croissants et disjoints d'un même intervalle. 6. Compteur selon l'une quelconque des revendications 2 5 à 5, caractérisé en ce que le résultat du compteur est obtenu en ajoutant le compte du premier circuit de comptage (1) au produit du nombre contenu dans le deuxième circuit (3) par ledit seuil. 7. Compteur selon l'une quelconque des revendications 2 à 5, caractérisé en ce que le résultat du compteur est obtenu en 10 ajoutant le compte du premier circuit de comptage (1) au nombre contenu dans le deuxième circuit (3). 8. Compteur selon l'une quelconque des revendications 1 à 7, caractérisé en ce qu'il comporte en outre un circuit (6) de commande en programmation de chacune des cellules à program15 mation irréversible (21, 21', 21"). 9. Compteur selon l'une quelconque des revendications 1 à 8, caractérisé en ce que lesdites cellules à programmation irréversibles (21, 21', 21") comprennent au moins un élément de mémorisation (Rp; Rpl, Rp2) constitué d'une résistance en 20 silicium polycristallin, programmable par diminution irréversible de sa valeur. 10. Compteur selon la revendication 9, caractérisé en ce que la programmation de ladite résistance (Rp; Rpl, Rp2) est effectuée en la soumettant temporairement à un courant de 25 contrainte supérieur à un courant pour lequel sa valeur présente un maximum. 11. Compteur selon la revendication 9 ou 10, caractérisé en ce que chaque cellule (21") comporte, en parallèle entre deux bornes (22, 23) d'application d'une tension 30 d'alimentation (Vp, Vr), deux branches comprenant chacune: une première résistance de programmation (Rpl, Rp2) en silicium polycristallin, connectée entre une première borne d'alimentation (22) et une borne de lecture différentielle (24', 26') de l'état de la cellule (21"); et au moins un interrupteur de programmation (MN1, MN2) reliant une desdites bornes de lecture à la deuxième borne d'alimentation (23). 12. Compteur selon la revendication 11, caractérisé en 5 ce que chaque branche comporte un interrupteur de programmation. 13. Compteur selon la revendication 11 ou 12, caractérisé en ce que lesdites résistances de programmation (Rpl, Rp2) sont deux résistances en silicium polycristallin identiques en taille et en dopage éventuel. 14. Compteur selon la revendication 8 ou 9, caractérisé en ce que chaque cellule de comptage (21, 21') comporte un transistor de programmation (MN, MP) en série avec une résistance de programmation (Rp). 15. Compteur selon l'une quelconque des revendications 15 9 à 14, caractérisé en ce qu'il comporte un circuit (30) de décodage des états contenus dans lesdites cellules (21, 21', 21"). 16. Compteur selon l'une quelconque des revendications 1 à 14, caractérisé en ce qu'il comporte: un ensemble de 2m-n+l-(m-n+2) cellules (21, 21', 21") réparties en au moins m-n groupes de 2P-1 cellules de comptage, o p désigne le rang du groupe, et o m-n désigne le nombre de tranches; et au moins m-n-i calculateurs (50) de parité, chaque 25 calculateur fournissant un bit de rang p, croissant à partir du bit de poids le plus fort du compte résultat, prenant en compte les états des cellules du groupe de même rang. 17. Compteur selon la revendication 16, caractérisé en ce que le bit de poids le plus faible est fourni directement par 30 l'unique cellule du groupe de rang 1. 18. Compteur selon la revendication 16, caractérisé en ce qu'il comporte m-n calculateurs (50), le bit de poids le plus faible étant fourni par le calculateur prenant en compte l'état de l'unique cellule du groupe de rang 1. 19. Procédé de commande d'un compteur selon l'une quelconque des revendications 16 à 18, caractérisé en ce qu'il consiste à provoquer une programmation d'une cellule d'un groupe de rang inférieur à chaque fois que le calculateur de parité 5 (50) d'un groupe de rang immédiatement supérieur détecte une parité.