FR 2849260 A1 20040625 FR 0216558 A 20021223 Cellule de mémoire SRAM non volatile. L'invention concerne les mémoires statiques à accès aléatoire (SRAM) réalisées en technologie MOS. Comme on le sait, une cellule de mémoire SRAM conventionnelle comporte six transistors MOS agencés de manière à former des premier et deuxième inverseurs interconnectés entre des premier et deuxième noeuds de données. Chaque inverseur comporte un transistor PMOS connecté en 10 série avec un transistor NMOS entre une source d'alimentation en tension continue et un circuit de mise à la masse Les grilles des transistors PMOS et NMOS de chaque inverseur sont reliées Les électrodes communes entre les transistors NMOS et PMOS constituent un noeud de données. Deux transistors NMOS assurent l'interconnexion de la cellule avec une ligne de mots et une ligne de bits, et permettent ainsi une lecture du point mémoire ou une modification de ce dernier. De telles cellules sont avantageuses dans la mesure o elles sont relativement rapides En effet, le temps de cycle, c'est-à-dire le 20 temps minimal entre deux opérations successives de la mémoire, que ce soit en lecture ou en écriture, correspond au temps d'accès à la mémoire, c'est-à-dire le temps entre le moment o l'adresse est présente et le moment o la donnée lue est disponible à la sortie de la mémoire. Cependant, avec ce type de mémoire, la mémoire est permanente tant que les circuits sont alimentés En d'autres termes, les données sont perdues lorsque la mémoire n'est plus alimentée. Il est donc nécessaire de coupler ces mémoires à des mémoires additionnelles non volatiles vers lesquelles les données sont 30 transférées avant la coupure de l'alimentation. Au vu de ce qui précède, le but de l'invention est de fournir une cellule de mémoire SRAM, non volatile, c'est-à-dire capable de conserver son contenu de manière permanente. Ainsi, selon l'invention, il est proposé une cellule de mémoire SRAM comprenant des premier et deuxième inverseurs interconnectés entre des premier et deuxième noeuds de données, chaque inverseur comportant des transistors MOS complémentaires connectés en série 5 entre une source d'alimentation en tension continue et un circuit de mise à la masse. Cette cellule comporte, selon une caractéristique générale, des moyens de programmation des transistors MOS adaptés pour provoquer, après programmation, une dégradation irréversible d'une 10 couche d'oxyde de grille d'une partie au moins des transistors. Il a ainsi été constaté qu'une telle dégradation engendre une modification des caractéristiques des transistors, entraînant une chute du courant de drain pouvant aller jusqu'à environ 30 % Une telle dégradation est alors utilisée pour le stockage d'informations, pendant 15 une durée de rétention pouvant aller jusqu'à une dizaine d'années. Selon une autre caractéristique de cette cellule, chaque inverseur comporte un premier transistor PMOS et un deuxième transistor NMOS couplés en série entre la source d'alimentation et le circuit de mise à la masse, les noeuds des données étant respectivement 20 formés entre les deux transistors NMOS et PMOS des inverseurs. Selon encore une autre caractéristique de la cellule mémoire SRAM selon l'invention, le transistor MOS dégradé est un transistor à couche d'oxyde de grille mince, également connu sous l'appellation transistor GO 1. Après programmation, la couche d'oxyde est dégradée au moins localement de manière à obtenir, lors de la lecture de la cellule, une variation du courant délivré par le transistor Selon un mode de réalisation, les moyens de programmation comportent, pour chaque inverseur, un transistor de programmation 30 raccordé entre une ligne de commande de programmation et les transistors de l'inverseur. Ces moyens de programmation comportent ainsi, par exemple, un transistor NMOS assurant le raccordement sélectif de la grille d'un transistor à dégrader à une source de tension de programmation délivrant un niveau de tension apte à provoquer, conjointement avec la source d'alimentation en tension continue qui est raccordée au drain dudit transistor, une dégradation de la couche d'oxyde de grille du transistor, le transistor de programmation étant piloté par la ligne de commande de programmation. En outre, selon une autre caractéristique, cette cellule comporte des moyens pour provoquer le fonctionnement de la cellule en tant que mémoire SRAM après programmation. Ces moyens peuvent être réalisés sous la forme de transistors 10 NMOS assurant l'interconnexion des inverseurs, ces transistors étant raccordés à une ligne de commande du fonctionnement de la cellule en tant que mémoire SRAM. Les électrodes de drain et de source de chacun de ces transistors NMOS sont respectivement raccordées à la grille des 15 transistors de l'un des inverseurs. D'autres buts, caractéristiques et avantages de l'invention apparaîtront à la lecture de la description qui va suivre, donnée uniquement à titre d'exemple non limitatif, et faite en référence aux dessins annexés, sur lesquels: -la figure 1 est un schéma illustrant la structure d'une cellule de mémoire SRAM statique, non volatile, conforme à l'invention; et -la figure 2 montre l'évolution de signaux de commande appliqués à la cellule de la figure 1. Sur la figure 1, on a représenté la structure générale d'une 25 cellule SRAM non volatile, conforme à l'invention, désignée par la référence numérique générale 10. Comme on le voit sur cette figure, cette cellule de mémoire SRAM 10 est réalisée à partir d'une structure de point mémoire 12 SRAM ayant un comportement conventionnel, complétée de manière à 30 permettre de provoquer une dégradation de transistors entrant dans la constitution du point mémoire 12 lors de la programmation de la cellule 10, de manière à provoquer une dégradation irréversible de ces transistors telle qu'elle provoque une diminution du courant délivré par ces transistors lors de la lecture et diminution de la tension de seuil. Comme on le voit sur cette figure 1, le point mémoire SRAM 12 est constitué par une association de deux inverseurs 14 et 16 interconnectés. Plus particulièrement, chaque inverseur 14 et 16 est constitué par l'association en série d'un premier transistor PMOS, respectivement 18 et 18 ' et d'un deuxième transistor NMOS, respectivement 20 et 20 ', raccordés en série entre une source 10 d'alimentation en tension continue VDD et un circuit de mise à la masse 22. Les transistors sont agencés de sorte que le drain D de chacun des premiers transistors PMOS 18 et 18 ' soit raccordé à la source d'alimentation VDD et que leurs sources soient raccordées au drain D 15 des deuxièmes transistors NMOS 20 et 20 ' du même inverseur et à la grille G du deuxième transistor NMOS 20 de l'autre inverseur. Deux transistors additionnels 24 et 26, qui permettent l'accès aux nceuds de donnée N 1 et N 2 de la cellule de mémoire SRAM qui sont formés au niveau de l'interconnexion des premier et deuxième 20 transistors 18, 18 ' et 20, 20 ' de chaque inverseur 14 et 16, sont commandés par une ligne de mots WL pour transférer un bit mémorisé vers des lignes de bits BL et BL B. Pour la programmation de la cellule SRAM 10, celle-ci est pourvue de transistors de programmation 28 et 30, constitués par des 25 transistors NMOS placés en série entre les grilles G des premiers transistors PMOS 18, 18 ' des inverseurs 14 et 16. Ces transistors 28 et 30 sont commandés par une ligne de commande de programmation PROG, la grille de chacun de ces transistors étant connectée à cette ligne de commande PROG Par 30 ailleurs, les électrodes de drain et de source de ces transistors de commande sont respectivement raccordées à une deuxième source d'alimentation en tension continue VREF destinée à positionner la grille des premiers transistors 18 à un niveau permettant une dégradation de l'oxyde de grille De même, la tension VDD fournie par la première source d'alimentation en tension continue est choisie de manière à créer une tension VDS entre la source et le drain de ces transistors apte à provoquer une dégradation de la couche d'oxyde de grille de ces transistors. Pour la réalisation des premiers transistors 18, 18 ' de chacun des inverseurs 14 et 16, on utilise un transistor MOS de type à oxyde de grille mince, également connu sous l'appellation " Transistor MOS GO 1 " Tous les autre transistors sont des transistors à oxyde épais pour ne pas être affecté par le stress de programmation. Avec de tels transistors, par exemple, pour provoquer une dégradation de la couche d'oxyde de grille, on utilise une tension VDD de l'ordre de 3,3 Volts et une tension VREF de l'ordre de 2 Volts Dans ces conditions, il est créé une dégradation locale de la couche d'oxyde de grille du côté de la zone de drain de ces transistors, laquelle 15 engendre une chute de la tension de seuil de ces transistors ainsi qu'une chute du courant de drain Une telle chute de courant peut atteindre une valeur de 30 %, en fonction des conditions de lecture. Par exemple, on atteint une réduction du courant de 22 % pour une tension de grille de 1,2 Volts et une tension de drain de 1,2 Volts Une 20 réduction du courant de 30 % est atteinte pour une tension de grille de 1,2 Volts et une tension de drain de 0,1 Volt. On voit enfin, sur la figure 1, que les premier et deuxième transistors 18 et 20 de chaque inverseur sont interconnectés par l'intermédiaire de transistors NMOS additionnels 32 et 34 agencés de 25 sorte que leur grille G soit raccordée à une ligne SRAM de commande du fonctionnement de la cellule en tant que mémoire SRAM et que leur drain et leur source soient respectivement connectés à la grille des premier et deuxième transistors 18 et 20 Ainsi, un niveau haut sur cette ligne de commande SRAM provoque le raccordement de la grille 30 G des transistors des inverseurs 14 et 16. On va maintenant décrire, en référence à la figure 2, l'évolution des niveaux de tension disponibles sur les lignes VDD, VREF, PROG et SRAM Comme indiqué précédemment, lors d'un cycle I de fonctionnement de la cellule 10 en tant que mémoire SRAM, la tension disponible sur la ligne SRAM est positionnée à un niveau haut, par exemple de l'ordre de 1,2 Volt Les niveaux de tension sur les lignes 5 VREF et PROG sont positionnés à un niveau bas et la tension VDD délivrée par la première source d'alimentation en tension est positionnée à un niveau bas, par exemple de 1,2 Volt. Pour réaliser un cycle d'introduction d'une donnée à programmer, cette donnée " DATA " est positionnée sur les lignes de 10 bits BL et BL B, c'est-à-dire ( 0-1) ou ( 1-0) Puis le ligne de mots WL passe à l'état haut de façon à positionner le point mémoire La ligne de mots WL passe ensuite à l'état bas Les lignes de bits BL et BL B peuvent ensuite changer d'état de façon à écrire les autres cellules positionnées sur les même lignes de bits. Pour provoquer la programmation de la cellule, la tension sur la ligne SRAM est annulée et la tension fournie par les lignes PROG et VREF est élevée jusqu'à un niveau de l'ordre de 1 Volt, par exemple 1,2 Volt pour la tension sur la ligne PROG et 1 Volt pour la ligne VREF (cycle II) Enfin, pour procéder à la programmation proprement dite 20 (cycle III), la tension sur la ligne PROG et la tension délivrée par la première source d'alimentation VDD sont élevées à un niveau de 3,3 Volts En ce qui concerne la tension VREF délivrée par la deuxième source d'alimentation en tension, celle-ci est par exemple réglée à un niveau de 2,2 Volts. De tels niveaux de tension engendrent, comme indiqué précédemment, une dégradation irréversible des transistors 18 et 18 ', laquelle peut être utilisée pour le stockage d'une information pendant une durée pouvant aller jusqu'à une dizaine d'années. A la mise sous tension, les noeuds Ni et N 2 sont à O V En 30 fonction de la donnée préalablement programmée, l'un des transistors MOS 18 ou 18 ' fournit moins de courant que l'autre MOS 18 ' ou 18. Le noeud N 2 s'initialise à 1 et N 1 à O V, ou N 2 à O V et Ni à 1, lors de la montée de l'alimentation Lors de la lecture, la ligne de bits WL et le signal PROG sont à 0 Le signal SRAM doit être à 1 avant la montée de VDD Enfin, la donnée est positionnée sur le lignes de bits BL et BLB. On notera enfin que les transistors 28 et 30 des moyens de programmation peuvent être remplacées par des diodes ou des transistors montés en diode. REVENDICATIONS 1 Cellule de mémoire SRAM comprenant des premier et deuxième inverseurs ( 14, 16) interconnectés entre des premier et deuxième noeuds (Ni, N 2) de données, chaque inverseur comportant 5 des transistors MOS complémentaires ( 18, 20, 18 ', 20 ') connectés en série entre une source d'alimentation en tension continue (VDD) et un circuit de mise à la masse ( 22), caractérisée en ce qu'elle comporte en outre des moyens de programmation ( 28, 30) des transistors MOS adaptés pour provoquer, après programmation, une dégradation 10 irréversible d'une couche d'oxyde de grille d'une partie au moins des transistors. 2 Cellule de mémoire SRAM selon la revendication 1, caractérisée en ce que chaque inverseur comporte un premier transistor PMOS ( 18, 18 ') et un deuxième transistor NMOS ( 20, 20 ') couplés en 15 série entre la source d'alimentation et le circuit de mise à la masse, les noeuds de données (Ni, N 2) étant respectivement formés entre les deux transistors NMOS et PMOS des inverseurs. 3 Cellule de mémoire SRAM selon l'une des revendications 1 et 2, caractérisée en ce que le transistor MOS dégradé est un 20 transistor à couche d'oxyde de grille mince (GO 1). 4 Cellule de mémoire SRAM selon l'une quelconque des revendications 1 à 3, caractérisée en ce que la couche d'oxyde est dégradée au moins localement de manière à obtenir, lors de la lecture de la cellule, une variation du courant délivré par le transistor. 5 Cellule de mémoire SRAM selon l'une quelconque des revendications 2 à 4, caractérisée en ce que les moyens de programmation comportent, pour chaque inverseur, un transistor de programmation ( 28, 30) ou une diode raccordée entre une ligne de commande de programmation (PROG) et l'un des transistors de l' inverseur. 6 Cellule de mémoire SRAM selon la revendication 5, caractérisée en ce que les moyens de programmation comportent un 5 transistor NMOS ou une diode de programmation ( 28, 30) assurant le raccordement sélectif de la grille d'un transistor ( 18) à dégrader à une source de tension de programmation (VREF) délivrant un niveau de tension apte à provoquer, conjointement avec la source d'alimentation en tension continue raccordée au drain dudit transistor ( 18), une 10 dégradation de la couche d'oxyde de grille du transistor, le transistor de programmation étant piloté par la ligne de commande de programmation (PROG). 7 Cellule de mémoire SRAM selon l'une quelconque des revendications 1 à 6, caractérisée en ce qu'elle comporte en outre des 15 moyens ( 32, 34) pour provoquer le fonctionnement de la cellule en tant que mémoire SRAM après programmation. 8 Cellule de mémoire SRAM selon la revendication 7, caractérisée en ce que les inverseurs sont interconnectés par l'intermédiaire de transistors NMOS ( 32, 34) raccordés à une ligne 20 (SRAM) de commande du fonctionnement de la cellule en tant que mémoire SRAM. 9 Cellule de mémoire SRAM selon la revendication 8, caractérisée en ce que les électrodes de drain et de source de chacun desdits transistor NMOS ( 32, 34) sont respectivement raccordées à la 25 grille des transistors de l'un des inverseurs.