FR 2854967 A1 20041119 FR 0305742 A 20030513 Procédé et dispositif d'identification d'un mode de fonctionnement d'un dispositif contrôlé, par exemple un mode test d'une mémoire EEPROM L'invention concerne un procédé et des moyens d'identification d'un mode de fonctionnement d'un dispositif, dit dispositif contrôlé, avec lequel on communique selon un protocole qui prévoit l'envoi, à des moments établis, d'un signal par le dispositif contrôlé. Ce signal peut être un signal de retour en réponse à un message reçu, pour 10 indiquer que le message a bien été reçu conformément au protocole. Un tel signal n'informe pas forcément du mode dans lequel le dispositif contrôlé fonctionne lors de l'envoi de ce signal. Lorsqu'il existe plusieurs modes de fonctionnement différents pour le dispositif contrôlé, il se peut qu'il ne soit pas possible de déduire celui qui actuel, notamment si le comportement apparent du dispositif contrôlé est le même pour deux ou 15 plus des modes possibles. A titre illustratif, ces modes peuvent correspondre à un mode de fonctionnement normal et à un ou plusieurs mode(s) test du dispositif contrôlé. Les modes peuvent être commandés par des signaux internes ou externes de ce dernier, ces signaux pouvant être par ailleurs dans ou en dehors du protocole de communication. Par exemple, le dispositif contrôlé peut fonctionner selon un mode normal et 20 un ensemble de modes de test qui diffèrent du mode normal principalement au niveau du paramétrage de certains signaux, de sorte qu'il ne soit pas possible ou aisé de distinguer de l'extérieur entre un mode normal et un mode test, ou entre deux modes tests différents. Ce problème se rencontre entre autres avec des dispositifs périphériques ou 25 des composants sous commande d'un contrôleur ou d'un équipement, par exemple avec des mémoires semiconducteur, telles que les mémoires programmables et effaçables électriquement (connues sous l'appellation anglo-saxonne de EEPROM, de "electrically erasable and programmable readonly memory"), qui prévoient au moins un mode de test en lecture et/ou en inscription. Il existe des protocoles établis de communication avec une mémoire, notamment celui connu par l'acronyme I2C bus/protocol (I2C étant l'acronyme anglosaxon de "inter integrated circuit", soit inter circuits intégrés) et analogues, qui permettent d'échanger des données avec une mémoire. On peut donc envisager d'utiliser ces protocoles pour contrôler une mémoire, par exemple, à partir d'un 35 dispositif de commande, tel qu'un microcontrôleur ou un outil de test. Ce cas est représenté par le schéma bloc de la figure 1. Le problème est alors de vérifier que la mémoire a bien reconnu une commande de se positionner en mode test, et qu'elle ne soit pas restée en mode normal pour une raison quelconque. Typiquement, on vérifie la bonne réception d'une donnée par un message 5 d'acquittement, désigné ACK (du l'anglais "acknowledge") émis par le destinataire. Les bits constitutifs des données échangées, y compris le signal ACK, sont transmis à la cadence d'une horloge, o chaque bit émis ou reçu est synchronisé sur un cycle de l'horloge. Dans le protocole I2C, les échanges vers ou depuis la mémoire s'opèrent sur un bus de transmission par trains de huit bits, chacun suivi par un bit ACK. Ce dernier 1 O est exprimé en tirant le potentiel du bus de transmission à 0. Par exemple, dans un dialogue sur un bus 6 au protocole I2C entre un microcontrôleur (MC) 2 et une mémoire (M) 4 en mode inscription, un échange peut prendre la forme suivante: MC: émission de commande "sélection de dispositif' (DS), codée sur huit bits, qui indique s'il s'agit d'une opération de lecture ou d'inscription. Au cycle du 1 5 neuvième bit, le MC se met en attente d'une réponse de la part de la mémoire. M: émission en réponse d'un bit ACK, en tirant le potentiel du bus à 0, durant le neuvième cycle précité. MC: étant informé par ce biais de la prise en compte (acquittement) de la commande, émission des données à inscrire (pour une inscription) sur un train de huit 20 bits. M: émission d'un bit ACK indiquant la prise en compte du train de huit bits de données. La prise en compte peut être dans les deux sens. Ainsi, dans l'exemple précité, le MC peut aussi envoyer un bit ACK pour indiquer à la mémoire la prise en compte 25 d'une donnée envoyée par celle-ci. Au niveau de la mémoire, la gestion des dialogues est assurée par une partie logique de l'application, que peut être sous forme de "réseau logique programmable" ou "PLA" (de l'anglais "programmable logic array") logé dans la mémoire M. Les éléments principaux de la mémoire sont identifiés dans le schéma bloc de 30 la figure 2, o on retrouve - un plan mémoire 8, comportant une matrice de cellules de stockage des données, un décodeur d'adresses 10, permettant d'accéder aux cellules spécifiées par les adresses fournies, - un circuit de lecture 12, permettant de sortir sous forme adaptée les données lues du plan mémoire, et - la logique de l'application, ici sous forme de PLA 14, qui gère les différents modes de fonctionnement par une machine d'états. Le bus I2C fonctionne sur quatre fils principaux: un fil de transmission 5 bidirectionnel de données SDA, un fil de transmission de signaux d'horloge SCL, plus deux fils d'alimentation Vcc et GND. A ces derniers s'ajoutent: un fil de protection en écriture, désigné WP (de l'anglais "write protect"), et des fils de sélection de mémoire (typiquement trois fils désignés EO, E1 et E2). Ces trois fils permettent de coder 16 adresses de mémoire différentes, par exemple pour couvrir 16kO sur des unités de 1 kO. 1( Pour sélectionner une mémoire particulière, le premier train de huit bits envoyé par le microcontrôleur (ou autre élément communiquant avec la mémoire) indique sur les quatre premiers bits le type de protocole, c'est-à-dire l'identifiant du type de dispositif (de l'anglais "device type identifier") et, sur les trois bits suivants EO, El, E2, la mémoire sélectionnée selon le codage prévu en dur pour cette mémoire. Le 15 huitième bit indique s'il s'agit d'une lecture ou d'une inscription. Les huit bits successifs transmis sur la ligne SDA sont désignés b7 (premier bit transmis), b6, ....bO (dernier bit). Cette séquence est résumée sur le tableau 1. Tableau 1: exemple de codage de sélection de dispositif Identifiant Type Dispositif Validation (Chip Enable) RWbar b7 b6 b5 b4 b3 b2 bl bO I 0 1 0 E2 El1 EO RWbar Le commencement et la fin d'une instruction sont signifiés par le biais d'une 20 combinaison particulière d'états logiques de signaux SCL et SDA, ainsi que le montre les chronogrammes des figures 3a, 3b et 3c. Ces chronogrammes représentent respectivement une séquence sur sa globalité entre une condition de début et une condition d'arrêt (figure 3a), les neufs premiers bits échangés au début (figure 3b) et les neuf derniers bits échangés avant l'arrêt (figure 3c). Pour le début d'une instruction, la combinaison précitée est une transition hautbas sur le signal SDA alors que le signal SCL est à l'état haut. Toutes les mémoires sur le bus sont activées - mises en veille (standby) - à ce moment de commencement. La mémoire sélectionnée est indiquée par les cinquième, sixième et septième bits (EO, El, E2). A ce moment là, toute mémoire non sélectionnée se désélectionne automatiquement. La mémoire sélectionnée détecte le huitième bit bO (indiquant une lecture ou une inscription) et, au neuvième cycle, retourne de signal ACK. Le microcontrôleur sera alors informé que le protocole a bien été pris en compte par la mémoire sélectionnée. A ce stade, le premier train de sélection de la mémoire aura été acquitté. Dans le cas d'une inscription de données, représenté par les chronogrammes des figures 4a et 4b, le microcontrôleur peut soit n'inscrire qu'un seul octet (chronogramme de la figure 4a), soit inscrire une succession d'octets à des adresses successives de la mémoire, ce dernier cas étant désigné par le terme inscription page 5 (chronogramme de la figure 4b). Comme le montre à la fois les figures 4a et 4b, le microcontrôleur transmet d'abord un train qui comporte l'adresse d'inscription, puis les données sur un seul train de huit bits (figure 4a) ou plusieurs trains (figure 4b), le nombre de trains étant variable de un à seize, permettant de transmettre jusqu'à seize mots de huit bits. Chaque train est suivi d'un bit ACK émis par la mémoire. Après le 1 0 bit ACK du dernier train du dernier mot, la fin de l'instruction est signifiée par la combinaison des signaux SDA et SCL constituée par la transition bas-haut du signal SDA, avec le signal SCL maintenu à l'état haut (figure 3). La mémoire comporte une broche de commande d'écriture, désignée WCbar, qui permet d'interdire l'inscription de données lorsque à l'état 1. Elle permet notamment 15 de programmer des données dans la mémoire, puis de verrouiller contre toute autre inscription future en portant la broche à la tension Vcc. On note ainsi dans les chronogrammes des figures 4a et 4b l'état de WCbar à 0. Cependant, la mémoire peutit néanmoins être sélectionnée et les octets d'adresse peuvent être acquittés lorsque WCbar cst à 1. Les chronogrammes des figures 5a, 5b, 5c et 5d représentent le cas d'une lecture de la mémoire selon différents modes: lecture à l'adresse courante (figure 5a), lecture à une adresse désignée (figure 5b), lecture séquentielle à partir de l'adresse courante (figure 5c) et lecture séquentielle à partir d'une adresse désignée (figure 5d). En mode lecture, la désignation de l'adresse de lecture dans la mémoire s'opère 25 par une fausse inscription (figures 5b et 5d). En effet, le protocole I2C ne prévoit pas de commande spécifique de désignation d'adresse en mode lecture, mais seulement d'une adresse d'inscription. Ainsi, une lecture passe par l'émission d'une sélection de mémoire au moyen des bits E0, El, E2, comme expliqué précédemment puis, au train suivant, de l'adresse (BYTE ADDR) correspondant à l'emplacement de lecture. Cependant, au lieu 30 de suivre cette opération par l'envoi de données d'inscription, on réitère la condition de départ avec de nouveau une sélection de mémoire. Seulement, on positionne cette fois le bit RWbar non pas au niveau bas, comme pour l'inscription, mais au niveau haut. Ce niveau indique que l'inscription est avortée et qu'il s'agit d'une lecture. En réponse, la mémoire produit les données de cette adresse sur le bus I2C. Le signal ACK est émis à 35 la suite de chaque octet reçu. On note que dans ce cas, le signal ACK est transmis après chaque octet successif par le dispositif destinataire des données en lecture (le microcontrôleur dans le cas d'espèce), et non pas par la mémoire. Lorsqu'un seul octet est à lire, le dispositif destinataire émet dès la réception de celui-ci un signal NO ACK (actif à l'état haut), interrompant le processus de lecture des autres données de la mémoire (figure 5a). En effet, la PLA part de l'hypothèse que toute lecture est séquentielle sur des adresses successives, sauf indication contraire. Lorsque la lecture de la mémoire s'opère à partir d'une adresse actuelle, déjà désignée par un pointeur, l'opération ne nécessite pas de préciser l'adresse (figures Sa et 5c). Ce cas de figure peut se présenter lorsqu'il s'agit de lire une donnée immédiatement après son inscription en mémoire. La PLA peut être considérée comme un machine d'états qui gère l'ensemble 10 des opérations de la mémoire sur des périodicités de neuf bits, chacune composée d'un mot de huit bits et d'un neuvième bit ACK. Un compteur est ainsi prévu en interne pour comptabiliser les cycles d'horloge. Avant de fournir une mémoire au client, typiquement un équipementier, il est habituel pour le fabricant de réaliser une série des tests selon différents modes. Ces 15 modes utilisent généralement les mêmes protocoles que les modes client. Autrement dit, on utilise pour ces tests exactement le même protocole que celui présenté au client dans les notices et spécifications (cf. figures 3, 4 et 5, par exemple). Pour différencier les modes test du mode client, on utilise pour ce premier des impulsions de haute tension (relativement à Vcc) appliquées à la broche de contrôle en inscription WCbar 20 précitée. Ces impulsions sont appliquées à différents moments du protocole: le moment d'arrivée d'une telle impulsion indique lequel des modes de test sera utilisé. On rappelle qu'il existe trois états possibles d'une cellule mémoire, identifiés par des valeurs de tension VT à travers le transistor à grille flottante de la cellule, comme suit: - vierge: VT = env. + 1V - inscrit (programmé): VT = env. - 1,5V - effacé: VT= env. +3V. L'un des modes test est un test de lecture visant à déterminer si les cellules de la mémoire ont souffert ou pas d'une déperdition de leurs données inscrites ou effacées. 3() La lecture d'une cellule de la mémoire s'opère par comparaison du niveau de sa tension avec une tension seuil intermédiaire CGint produite en interne. Ce seuil CGint laisse une marge relativement importante vis-à-vis des tensions limites d'effacement et d'inscription, permettant d'accommoder d'éventuels dérives de fabrication et de vieillissement. L'un des tests pratiqués, dénommé CGext, consiste à 35 remplacer ce seuil CGint par un seuil externe, CGext, qui est plus proche de la valeur prévue pour l'état de la cellule à détecter que ne l'est le seuil interne CGint. Typiquement, la valeur de la tension CGext est appliquée sur la broche WCbar à un moment prédéterminé lors de la lecture. La valeur de ce seuil CGext est choisie de sorte à offrir moins de tolérance à une éventuelle dérive dans les tensions de programmation des cellules, afin déceler des cellules en dehors d'un cahier des charges, 5 mais qui pourraient fonctionner correctement en mode client en raison du seuil interne CGint plus tolérant. Autrement dit, on impose dans ce mode test une marge de bon fonctionnement plus étroite que dans le mode client. De ce fait, une mémoire en dehors de la marge en mode test mais toujours dans la marge du mode client sortira en lecture 10 les données qui correspondent effectivement à l'inscription lorsqu'elle est en mode client, mais produira par contre des erreurs lors de la lecture de ces même données en mode test, en raison de la sévérité accrue du seuil de reconnaissance. A titre illustratif, la figure 6 montre, sur une échelle verticale de tension augmentant vers des valeurs positives élevées en allant vers le sommet, les positions 1 5 relatives de CGint, CGext pour le cas d'une la détection d'une cellule supposée être à l'état programmé, ainsi que les limites de tension d'inscription (programmation). La tension pour cette cellule doit donc être négative, de l'ordre de - 1,5V. Typiquement, la valeur de CGint est fixée proche de proche de 1V, pour des raisons technologiques. La tension CGext, intermédiaire, est généralement mise à la valeur positive la plus basse 20 possible, typiquement de l'ordre de 0,5V (les valeurs de seuil inférieures ne sont généralement pas exploitables). Afin de pouvoir valider une mémoire sur un tel test, il est d'abord nécessaire de s'assurer qu'elle a bien reconnu la commande de mise en mode test CGext, et qu'elle ne soit pas restée intempestivement en mode client. Des considérations analogues 25 s'appliquent pour d'autres tests, qu'ils soient en lecture ou en inscription. Or dans l'état de la technique, on ne dispose pas de retour d'information de la mémoire permettant de vérifier si la commande qui lui a été transmise de se positionner en mode test. a bien été prise en compte. Dans ce qui suit, la tension appliquée sur la broche WCbar pour instaurer un mode test sera désignée haute tension, s'agissant 30 typiquement d'un potentiel élevé de l'ordre de 12V. Des informations complémentaires sur le protocole I2C sont disponibles par de nombreuses sources, dont la notice technique relative à la famille d'EEPROMs de 16/8/4/2/1 Kbits type série sur bus I2C de la société demanderesse, référence produit M24C16, M24C08, M24C04, M24C02, M24C01, publication de juillet 02. Au vu de ce qui précède, l'invention prévoit, selon un premier aspect, un rocédé d'identification d'un mode de fonctionnement d'un dispositif, le dispositif communiquant selon un protocole de communication qui prévoit l'envoi, à des moments prévus, d'un signal par ce dispositif, caractérisé en ce que l'on identifie au moins un mode de fonctionnement du dispositif par un décalage dans le temps du moment d'envoi du signal relativement au moment prévu par ledit protocole pour ce signal. Dans le mode de réalisation, le signal est un signal de retour émis en réponse à un message reçu par le dispositif. Le protocole de communication peut être est un protocole standard de l'industrie, par exemple celui connu par l'appellation "I2C" (de l'anglais "Inter Integrated 10 circuit", soit "Inter Circuit Intégré"), le signal étant le signal "ACK" ou "ACKNOWLEDGE" de ce protocole. On peut commander un mode de fonctionnement du dispositif en y appliquant des signaux de commande à des moments prédéterminés, par les étapes de: analyser une condition, à des moments déterminés, indiquant la prise en 15 compte effective de la commande, - si cette condition indique la prise en compte de la commande, positionner clans le temps l'envoi du signal en concordance avec ce mode de fonctionnement. De préférence, pour au moins un mode à identifier, on retarde l'envoi du signal avec un retard prédéterminé relativement au moment prévu par ledit protocole pour ce 20 signal. Le procédé peut prévoir d'imposer différents décalages dans le temps dans l'envoi du signal, relativement au moment prévu par ledit protocole pour ce signal, pour identifier différents modes de fonctionnement respectifs. Dans le mode de réalisation, le mode à identifier est un mode de 25 fonctionnement du dispositif parmi: - un mode de fonctionnement normal et au moins un mode test, et/ou - un ensemble de modes test possibles, chacun identifié par un positionnement respectif dans le temps de l'envoi du signal. On peut envoyer le signal au moment prévu par le protocole pour le cas d'un 30 mode de fonctionnement normal. Dans le mode de réalisation, le protocole opère sur la base de cycles d'horloge, le décalage du signal étant d'un ou de plusieurs cycles. Le décalage dans le temps de l'envoi du signal peut être réalisé par l'ajout sélectif d'au moins un état antérieurement à l'envoi du signal, chaque état occupant au moins un cycle. Le fonctionnement du dispositif est avantageusement régi par une machine d'états qui évolue par états successifs conformément au protocole et qui est en outre aiguillé sélectivement vers au moins un autre état, additionnel, selon le mode de fonctionnement commandé au dispositif. On peut accéder à certains au moins des états additionnels en cascade, l'accès à un niveau donné de la cascade étant fonction du mode de fonctionnement commandé. Le dispositif peut être une mémoire, par exemple du type programmable, notamment une mémoire programmable et effaçable électriquement (EEPROM). L'identification peut servir à identifier au moins un mode de test en lecture de données et/ou à identifier au moins un mode de test en inscription de données. Par exemple, elle peut servir à identifier au moins un test parmi 10 - en mode lecture ou mode inscription: - un test dit "Set JKOTP" pour activer au moins une ligne particulière des circuits de la mémoire, destinée à un usage interne, par exemple pour établir un suivi de traçabilité, - en mode lecture - un test en accès en mémoire direct (DMA), - un test avec application de seuil externe de détection de niveau d'état de cellule (CGext), - la combinaison des tests DMA et CGext; 20 - en mode inscription: - un test d'inscription sans cycle d'effacement préalable, dit "écriture seulement" (Wonly) - un test dit de "damier" (CHECKERBOARD), Le mode de fonctionnement peut être sélectionné par un signal de commande 25 de mode appliqué sur un point de contact lors de moments déterminés du fonctionnement du dispositif contrôlé. Le décalage peut être alors produit en fonction de la détection d'un signal qui exprime la prise en compte dudit signal de commande de mode. On peut prévoir que tout mode de fonctionnement identifié est commandé 30 uniquement au moyen du signal de commande de mode, présent à des moments déterminés, chacun des moments correspondant à un état ou cycle de fonctionnement du dispositif contrôlé et étant associé à un mode de fonctionnement spécifique. Dans le cas d'une mémoire le signal de commande de mode peut être appliqué sur le point de contact prévu pour le signal dit de contrôle en écriture ("Write Control" 3 5 en terminologie anglo-saxonne) normalement destiné à commander l'autorisation/l'interdiction d'inscription de données, le signal de commande comportant de préférence un état actif à une haute tension relativement au signal de contrôle en écriture. Selon un deuxième aspect, l'invention concerne une méthode de détection d'un mode de fonctionnement d'un dispositif, caractérisé en ce que cette détection s'opère par 5 le biais d'un protocole préétabli de communication avec ce dispositif par la mise en oeuvre le procédé selon le premier aspect, la méthode comprenant les étapes de: - établir au préalable avec le dispositif une correspondance entre le ou chaque mode de fonctionnement à détecter et une valeur de décalage dans le temps de l'envoi du signal propre à ce mode, I (1 - établir une communication avec le dispositif par ledit protocole de communication, - déterminer le moment de l'envoi dudit signal par le dispositif relativement à celui prévu par le protocole de communication, et - utiliser ladite correspondance pour déduire le mode de fonctionnement. Selon un troisième aspect, l'invention concerne une méthode de commande d'un mode de fonctionnement à un dispositif et de vérification que cette commande a été correctement interprétée par ce dispositif, caractérisé en ce cette vérification s'opère par le biais d'un protocole préétabli de communication avec ce dispositif et qu'il met en oeuvre le procédé selon le premier aspect, la méthode comprenant les étapes de: - établir au préalable avec le dispositif une correspondance entre le ou chaque mode de fonctionnement à détecter et une valeur de décalage dans le temps de l'envoi du signal propre à ce mode, - établir une communication avec le dispositif par ledit protocole de communication, - commander le mode de fonctionnement, - déterminer le moment de l'envoi dudit signal par le dispositif relativement à celui prévu par le protocole de communication, utiliser ladite correspondance pour déduire le mode de fonctionnement dans lequel le dispositif se trouve effectivement, et - comparer le mode de fonctionnement ainsi déduit avec le mode de fonctionnement commandé. L'étape de commander le mode de fonctionnement peut s'opérer par le point de contact prévu pour le signal dit de contrôle en écriture, selon les dispositions 35 mentionnées supra dans le cadre du premier objet de l'invention. Selon un quatrième aspect, l'invention concerne une méthode de signalisation, par un dispositif, de son mode de fonctionnement, caractérisé en ce que cette signalisation s'opère par le biais d'un protocole préétabli de communication de ce dispositif et en ce qu'il met en oeuvre le procédé selon le premier aspect, la méthode comprenant, au niveau du dispositif, les étapes de: - établir au préalable dans le dispositif une correspondance entre le ou chaque mode de son fonctionnement à signaler et une valeur de décalage dans le temps de l'envoi du signal propre à ce mode, - réagir à une commande de mise dans un mode fonctionnement, - établir le moment de l'envoi dudit signal en accord du mode de fonctionnement commandé, en conformité avec ladite correspondance préétablie, et 10 - envoyer le signal ledit signal au moment établi. Selon un cinquième aspect, l'invention concerne un dispositif d'identification d'un mode de fonctionnement d'un dispositif contrôlé, ce dernier communiquant selon un protocole de communication qui prévoit l'envoi, à des moments prévus, d'un signal par le dispositif contrôlé, caractérisé en ce que le dispositif d'identification comprend des moyens pour identifier au moins un mode de fonctionnement du dispositif par un décalage dans le temps du moment d'envoi du signal relativement au moment prévu par le protocole pour ce signal. Ce dispositif peut comprendre en outre - des moyens de commande d'un mode de fonctionnement du dispositif contrôlé opérant par application de signaux de commande au dispositif contrôlé à des moments prédéterminés, des moyens d'analyse d'une condition, à des moments déterminés, indiquant la prise en compte effective de la commande, - des moyens, actifs si cette condition indique la prise en compte de la commande, pour positionner dans le temps l'envoi dudit signal en concordance avec ce mode de fonctionnmlement. Le dispositif contrôlé peut comporter une machine d'états qui évolue par états successifs conformément au protocole, cette machine étant prévu en outre pour être 30 aiguillée sélectivement vers au moins un autre état, additionnel, selon le mode de tfonctionnement commandé au dispositif. Le dispositif contrôle peut être une mémoire, par exemple une mémoire programmable, notamment une mémoire programmable et effaçable électriquement 35 (EEPROM). Les aspects présentés dans le cadre du procédé et des méthodes s'appliquent mutatis mutandis au dispositif et, de manière générale, à des moyens matériels pour la mise en oeuvre Selon un sixième aspect, l'invention concerne un dispositif de détection d'un 5 mode de fonctionnement d'un dispositif contrôlé, caractérisé en ce qu'il opère par le biais d'un protocole préétabli de communication avec ce dispositif contrôlé par la mise en oeuvre du procédé selon le premier aspect, le dispositif de détection comprenant: - des moyens de stockage d'une correspondance entre le ou chaque mode de fonctionnement à détecter et une valeur de décalage dans le temps de l'envoi du signal 1i () propre à ce mode, - des moyens pour établir une communication avec le dispositif par le protocole de communication, - des moyens pour déterminer le moment de l'envoi dudit signal par le dispositif relativement à celui prévu par le protocole de communication, et - des moyens pour utiliser la correspondance pour déduire le mode de fonctionnement. Selon un septième aspect, l'invention concerne un dispositif de commande d'un mode de fonctionnement à un dispositif contrôlé et de vérification que cette commande a été correctement interprétée par ce dispositif contrôlé, caractérisé en ce qu'il opère par 20 le biais d'un protocole préétabli de communication avec ce dispositif contrôlé et qu'il met en oeuvre le procédé selon le premier aspect, le dispositif comprenant: - des moyens pour établir au préalable avec le dispositif une correspondance entre le ou chaque mode de fonctionnement à détecter et une valeur de décalage dans le temps de l'envoi du signal propre à ce mode, - des moyens pour établir une communication avec le dispositif par le protocole de communication, - des moyens pour commander le mode de fonctionnement, des moyens pour déterminer le moment de l'envoi du signal par le dispositif relativement à celui prévu par le protocole de communication, des moyens pour utiliser la correspondance pour déduire le mode de fonctionnement dans lequel le dispositif se trouve effectivement, et - desmoyens pour comparer le mode de fonctionnement ainsi déduit avec le mode de fonctionnement commandé. Selon un huitième aspect, l'invention concerne un dispositif de signalisation, 35 opérant dans un dispositif contrôlé, destiné à signaler le mode de fonctionnement du dispositif contrôlé, caractérisé en ce que cette signalisation s'opère par le biais d'un protocole préétabli de communication du dispositif contrôlé par des moyens mettant en oeuvre le procédé selon le premier aspect, le dispositif de signalisation comprenant: - des moyens de stockage d'une correspondance entre le ou chaque mode de son fonctionnement à signaler et une valeur de décalage dans le temps de l'envoi du signal propre à ce mode, - des moyens pour réagir à une commande de mise dans un mode fonctionnement, - des moyens pour établir le moment de l'envoi dudit signal en accord du mode de fonctiomnnement commandé, en conformité avec ladite correspondance préétablie, et 1 0 - des moyens pour envoyer le signal ledit signal au moment établi. Selon un neuvième aspect, l'invention concerne une mémoire semiconducteur, caractérisée en ce qu'elle comprend des moyens pour communiquer son mode de Fonctionnement par la mise en oeuvre du procédé selon le premier aspect. Cette mémoire peut être du type programmable, notamment une mémoire 1 5 programmable et effaçable électriquement (EEPROM). Selon un dixième aspect, l'invention concerne une machine d'états d'un dispositif contrôlé précité, caractérisé en ce qu'elle est configurée pour mettre en oeuvre le procédé selon le premier aspect. Cette machine d'états peut être réalisée sous forme de réseau logique 20 programmable, connu par l'appellation anglaise de PLA. L'invention et les avantages qui en découlent apparaîtront plus clairement à la lecture de la description qui suit des modes de réalisation, donnés purement à titre d'exemples non-limitatifs par référence aux dessins annexés dans lesquels: - la figure 1, déjà décrite, est un schéma bloc simplifié montrant une 25 connexion par un bus I2C entre un microcontrôleur et une mémoire de type EEPROM; - la figure 2 est un schéma bloc simplifié présentant les principaux éléments la mémoire de la figure 1; - les figures 3a à 3c, déjà décrites, sont des chronogrammes généraux du protocole d'échange de données sur un bus I2C; - les figures 4a et 4b, déjà décrites, sont des chronogrammes de séquences de mode inscription du protocole I2C; - les figures 5a à 5d, déjà décrites, sont des chronogrammes de séquences de mode lecture du protocole I2C; - la figure 6 est un schéma de principe montrant les seuils de détection de 35 tension de cellules d'une mémoire EEPROM permettant de déterminer l'état d'effacement ou d'inscription; - la figure 7 est un organigramme du fonctionnement d'une machine d'états implémentée par un PLA de mémoire EEPROM selon un mode de réalisation de l'invention, permettant de créer des états additionnels qui correspondent à des test respectifs, chaque état retardant l'envoi du signal ACK d'un cycle; - la figure 8 est un organigramme dans la continuation de celui de la figure 7, pour la réalisation de tests en mode lecture avec décalage dans le temps de l'envoi du signal ACK en fonction du test commandé, conformément à l'invention; et - la figure 9 est un organigramme dans la continuation de celui de la figure 7, pour la réalisation de tests en mode inscription avec décalage dans le temps de l'envoi 10 du signal ACK en fonction du test commandé, conformément à l'invention. Les modes de réalisation de l'invention opèrent dans le cadre du protocole I2C dont les bases on déjà été décrites dans la partie introductive. Ces informations, ainsi que celles déjà données relatives au fonctionnement des mémoires EEPROM sont utilisées dans la présente description et ne sont pas répétées ici par souci de concision. Conformément à l'invention, on provoque un retard dans l'envoi du signal ACK par la mémoire lorsque celle-ci est mise dans un mode test, ce qui permet de vérifier la prise en compte du mode test. Dans le mode de réalisation préféré, cette disposition est obtenue en introduisant au niveau de la PLA un ou plusieurs état(s) supplémentaire(s) chacun 20 occupant un cycle d'horloge. La machine d'états formée par le PLA provoque le passage, lors d'un mode test commandé, par l'un ou un ensemble de ces états avant l'envoi du signal ACK. De la sorte, l'apparition du signal ACK sera retardé par autant de cycles que d'états ajoutés, et ce décalage temporel fournira un retour d'information permettant de vérifier si la commande du mode test prévu a bien été exécutée par la 25 mémoire. Le nombre de cycles ainsi ajouté sert le cas échéant à exprimer un mode de test parmi un ensemble. Le principe de fonctionnement du mode de réalisation s'intègre dans la pratique habituelle de commander un mode test par application d'impulsion de haute tension sur une ligne accessible par la broche WCbar.. On note que cette disposition 30 peut aussi être pour le client, notamment dans le cas suivant: si, la ligne WCbar devait être soumise ultérieurement à une haute tension, par exemple en raison d'un signal parasite, provoquant l'instauration intempestive d'un mode test, le client en sera prévenu par le retard du signal ACK et pourra alors ré-initialiser les circuits pour retourner en mode normal (client). Dans le mode de réalisation, le PLA 14 (figure 2) fonctionne sur deux plans possibles: - le plan ET, qui reçoit les entrées, dont les signaux de contrôle et les signaux de test éventuellement, et - le plan OU, qui émet en sortie les signaux destinés à activer la logique. La solution basée sur l'utilisation d'un PLA 14 a l'avantage de permettre des 5 modifications à la machine d'états en ne changeant que quelques connexions sur une configuration existante, d'o une certaine souplesse vis-à-vis des évolutions possibles dans le protocole. Par exemple, l'ajout de nouveau tests est très aisé par le biais d'un PLA, ne nécessitant d'agir que sur quelques contacts, et ne fait intervenir tout au plus qu'un ou deux masques. 1 ( En variante, il est possible de prévoir une solution de synthèse logique, dans laquelle on utilise des outils de synthèse automatique qui prennent en entrée une description d'état et génèrent en retour des plans de logique, le tout sous contrôle d'un jeu d'horloges. On remarque ici qu'avec les protocoles I2C et microwire, il nécessaire de 15 sélectionner la mémoire au terme d'une opération d'inscription. C'est ensuite que la machine interne d'inscription se met en marche, c'est-àdire à l'issu du huitième bit du dernier mot envoyé pour inscription. Il a été prévu dans cette optique des moyens assurant que tout bit intempestif émis après ce dernier bit ne soit pas pris en compte et que l'écriture soit alors interdite. Ces moyens établissent une fenêtre d'inscription qui se 20 ferme après ce dernier bit si un bit successif venait à se présenter. Cet aspect est décrit dans la demande de brevet français FR 96 12153 au nom de la demanderesse. Dans les modes d'inscription, le fait d'ajouter un état en mode test a pour conséquence de décaler l'inscription dans le mode test. Si l'utilisateur entre de manière fortuite dans ce mode test, mais que les impulsions de haute tension alors requises ne 25 sont pas présentes, l'inscription ne sera pas réalisée du fait du dépassement de cette fenêtre d'autorisation. Cela confère donc un deuxième niveau de protection contre une écriture parasite pour l'utilisateur se trouvant par erreur dans le mode test. Un exemple de réalisation conforme à l'invention sera maintenant décrit par référence à la machine d'états implémentée au niveau du PLA 14 de la mémoire 30 EEPROM 4 faisant l'objet d'un test. Le fonctionnement de cette machine d'états est représenté par l'organigramme des figures 7 à 9. Dans ces figures, un état est représenté par une case aux petits bords arrondis, les interrogations sur l'état logique d'un signal sont représentés par un losange contenant le nom du signal interrogé, et une génération de signal est représenté par une case aux 35 petits bords formés par deux droites convergentes. A un stade initial, on génère deux signaux RMEM et ENRE (case C2), pour déterminer le code du dispositif. Cela correspond à la sélection de dispositif selon le codage du tableau I faisant figurer huit états b7-bO. On passe ensuite successivement sur sept des huit états, ces sept états 5 correspondant respectivement aux huit bits b7, b6, ...., bl du code de sélection du dispositif, correspondant au signal DI. Au niveau du PLA, les quatre premiers états (cases C4-C 10) servent à déterminer si, pour chacun d'eux, on envoie un 0 ou 1 aux bits respectifs b7, b6, b5, b4 (dans l'exemple du tableau I, cela donne b7=1, b6=0, b5=l, b4=0). I 0) Ensuite on passe successivement aux états test ENRE, CAM read, pour l'interrogation des signaux d'adresse E2 (interrogation du bit b3), El (interrogation du bit b2), et E0 (interrogation du bit bl) (cases C12-C16) . L'entrée dans un mode test, ou une sélection d'un mode test particulier, s'opère par la biais d'une haute tension, typiquement de l'ordre de 12V, appliquée sur une 15 broche WCbar à un état déterminé de la machine d'états. La présence de cette haute tension, lorsque correctement prise en compte, est indiquée par un signal logique PRE accessible en interne ou en externe, comme suit: - haute tension sur WCbar => PRE= 1 - OV ou Vcc sur WCbar => PRE=0. En interne de la mémoire, le signal PRE sert à activer une ligne de transmission de données, sur laquelle seront véhiculées les données en lecture ou en inscription spécifiquement lors du mode test. Cette ligne sert notamment à stocker des informations de configuration lues auparavant. Le mode de réalisation prévoit la possibilité d'établir un mode test, désigné 25 Pour détecter ce mode test, la machine d'états détermine le niveau logique de PRE à l'état b 1 (case C18). Si PRE=0, la machine d'états continue en mode normal, et 30 passe à l'état du bit bO (case C20) en tant que huitième état. Par contre, si PRE=I, indiquant la sélection du mode test " Si, en mode normal, de la haute tension devait être activée de manière intempestive sur le signal WCbar, alors le signal ACK n'apparaîtra pas au neuvième cycle d'horloge. Cette non-apparition au moment attendu permet donc d'alerter que la mémoire a été mise en dehors de son mode normal de fonctionnement, suite à une erreur dans la séquence. Inversement, si on souhaite entrer en mode test, le fait de recevoir le signal ACK non pas au dixième cycle d'horloge, mais au neuvième, avertit d'une anomalie 10 faisant que la commande de positionnement en mode test n'a pas été prise en compte. Par exemple, cette anomalie peut être due à une haute tension appliquée sur la broche WCbar qui n'est pas assez élevée, ou au détecteur haute tension est défectueux. Ensuite, la machine d'états interroge le signal RWbar (case 24) pour déterminer si la mémoire à été mise en mode de lecture (RWbar=l) ou en mode l 5 d'inscription (RWbar=0). On considérera d'abord le cas d'un mode lecture (RWbar= 1), dont la poursuite du déroulement est présentée à la figure 8, et ce après la sélection du mode test " La lecture est la plus contraignante des opérations, car la mémoire n'envoie qu'un seul signal ACK, en début; ensuite, les signaux ACK ne sont émis que par le destinataire. De ce fait, lors du mode test, il est nécessaire de gérer l'ensemble des opérations de positionnement de la mémoire dans le mode test voulu avant l'envoi du 25 signal ACK depuis la mémoire, car celui-ci offrira le seul signal de retour permettant de vérifier le bon fonctionnement des opérations effectuées au niveau de la mémoire pour la mise au mode test. Pour passer à l'état bO en mode test, on envoie sur la broche SDA le signal qui fixe RWbar à l'état 1 et positionne la mémoire en mode de lecture. Du fait du retard 30 provoquée par l'entrée en mode test SetJKOTP, l'état bO est le neuvième depuis le début. A ce stade, on est toujours à l'état bO, l'état n'ayant pas été modifié. En ce mode, on effectue une lecture verrouillée ("latchée"), o des signaux ENRE, PCR et PCC permettent de sélectionner et d'activer divers éléments de circuit qui vont autoriser la lecture et la sélection de la zone à lire (case C26). La machine d'états effectue alors un test sur la haute tension par le signal PRE (case C28). Si PRE=0, elle déduit que la mémoire est repassée en mode normal, et génère les signaux de lecture LECT (READ) (case C30) et ACK (case C32) de manière classique. Le signal LECT (READ) effectue la lecture dans le plan mémoire, et le signal ACK, présent dans ce cas au dixième cycle d'horloge (à la suite du neuvième état), constitue la prise en compte de la commande de cette lecture. (On note que le signal ACK apparaît plus précisément sur le front descendant du neuvième cycle d'horloge et est échantillonné au dixième cycle.) Par contre, si PRE=l (case C28), alors la mémoire entre dans le mode visant un test de lecture particulier, en passant dans au moins un état supplémentaire avant de procéder à produire les signaux READ et ACK. L'exemple prévoit trois modes de test de lecture: DMA, CGext, et une 10 combinaison des deux. Ces modes sont activés par la montée de la haute tension sur une broche WCbar en même temps respectivement que les 10 inie et 11i èeme cycles d'horloge. On peut les combiner en maintenant la haute tension sur ces deux cycles d'horloge simultanément. Le protocole est donc le même que le protocole standard de lecture, à la seule 15 différence de la haute tension présente sur la broche WCbar. Le mode CGext consiste à forcer un niveau de tension de seuil de lecture depuis l'extérieur (par exemple via la broche WCbar) pendant la lecture, cette tension remplaçant la tension de seuil CGint appliqué en interne. Cela permet de déterminer si des cellules sont en dehors des limites attendues ou pas pour la tension de seuil, comme 20 expliqué plus haut. En pareil cas, le contenu de la mémoire ne sera pas conforme à la lecture en mode client. De même, le mode DMA (accès direct à la mémoire) permet de forcer un courant de référence sur une broche (par exemple SDA) durant la lecture; ce courant sera comparé au courant des cellules du plan mémoire (la source de courant interne 25 étant alors désactivée). Si des cellules sont en dehors des limites attendues, la lecture ne sera également pas conforme à la lecture en mode client. On peut aussi activer ces deux modes simultanément afin de les combiner. Dans l'exemple, les trois différents modes de test prévus occasionnent chacun un retard supplémentaire différent de la sortie du signal ACK, en nombre de cycles 30 d'horloge, comme suit: i) test DMA seulement - un cycle supplémentaire de retard, ii) test CG ext seulement - deux cycles supplémentaires de retard, et iii) CG ext et DMA - trois cycles supplémentaires de retard. Ces retards interviennent après le signal bO et avant la sortie du signal ACK. 35 Chaque retard constitue un état additiomnnel de la machine d'états et a pour effet de décaler l'apparition du signal ACK d'un cycle d'horloge. Ces états additionnels sont prévus en cascade, le passage d'un état à l'autre de la cascade s'opérant sur des cycles d'horloge successifs, et se poursuivant tant qu'il y a la présence de la haute tension (PRE=1) sur la ligne de WCbar. L'interruption de la haute tension sur WCbar durant un état donné permet ainsi d'interrompre le processus de passage en cascade et de sélectionner un mode test choisi, qui correspond à celui associé à l'état auquel se produit 5 l'interruption. A la suite d'une interruption, la machine d'états passe à l'état d'envoi du signal ACK (case C32). Ainsi, on choisi le mode test en agissant sur la présence/absence de la haute tension appliquée à la broche WCbar sur des cycles d'horloge identifiés. Bien entendu, si le mode test correspondant au dernier état de la cacade est sélectionné (mode iii) dans l'exemple), on maintient tout simplement la haute 1 0 tension sur la broche WCbar afin de faire aboutir la cascade d'états jusqu'à son terme, lequel sera naturellement succédé par l'état d'envoi du signal ACK. On identifie ce processus dans le schéma de la figure 8 comme suit. La cascade part de l'état du bit bO, et de l'interrogation à cet état du signal PRE (case 28) pour le cas donnant PRE=I. Ce branchement abouti à un état supplémentaire 15 identifié au mode test DMA, dit état test DMA seulement (case C34): - Si le mode test choisi est le test DMA seulement, on fait retomber à 0V la haute tension sur la broche WCbar (PRE=0) durant cet état test DMA seulement. La machine d'états interroge à cet état le signal PRE (case C36) et déduit de la condition PRE=0 qu'il n'y aura pas de nouveaux états supplémentaires à prévoir. Elle génère les 20 signaux de test du mode test DMA seulement (case C38), et envoie le signal ACK à l'état suivant (case C32). Le signal ACK apparaît alors avec un retard de deux états donc de deux cycles - par rapport à une lecture en mode normal. En vérifiant que cela est bien le cas (apparition de ACK au onzième cycle), on s'assure que la mémoire a bien pris en compte la commande de mode test Set JKOTP et DMA seulement; - Si le mode test choisi est le test CG ext seulement, on ne fait pas retomber à 0V la ligne haute tension sur la broche WCbar lors de l'état test DMA seulement, et la machine d'états détecte alors la condition PRE=1 à l'interrogation de la case C36. En réponse, elle instaure un nouvel état supplémentaire, désigné test CGgext. (case C40), amenant le nombre total d'états supplémentaires à trois. A cet état CGext. seulement, la 30 machine d'états interroge le signal PRE (case C42). Si la broche WCbar est remise à 0V (PRE=0), machine d'états se positionne sur le mode test CGext. seulement, et génère les signaux de ce mode test (case C44). Puis, elle envoie le signal ACK à l'état suivant (case C32), comme dans le cas précédant. Seulement, ce signal apparaîtra alors avec trois états - et donc trois cycles d'horloge - de retard, soit au douzième cycle, 35 indiquant la prise en compte de la commande du mode test Set JKOTP et CGext. seulement; - Si le mode test choisi est le test DMA et CGext, on maintient la broche WCbar à la haute tension lors de l'état test Cgext. (donnant PRE=l à la case C42). En réponse, la machine d'états instaure un nouvel et quatrième état supplémentaire, désigné mode test DMA & CGext. (case C46). S'agissant alors du 5 dernier test possible parmi les trois envisagés, aucune autre interrogation du signal PRE n'est nécessaire. La machine d'états génère les signaux du mode test DMA & CGext. (case C48) envoie alors le signal ACK avec quatre états - et donc quatre cycles d'horloge - de retard, soit au treizième cycle, indiquant la prise en compte de la commande du mode test Set JKOTP et DMA & CGext. 1 (0 On comprend de ce qui précède que l'on obtient ainsi d'une part la vérification de la mise effective de la mémoire en mode test, et d'autre part de la mise de la mémoire sur le bon mode test parmi ceux possibles, en identifiant respectivement si le signal ACK émis par la mémoire est retardé, et de combien de cycles d'horloge il est retardé par rapport au protocole en mode normal. Dans l'exemple, cette approche permet 1 5 d'établir le mode test voulu en jouant sur la durée de la haute tension appliquée sur la broche WCbar, en termes de nombre de cycles d'horloge, et de s'assurer que le signal ACK émis par la mémoire n'apparaît qu'à l'issu de cette haute tension imposée. On note que le mode test Set JKTOP (case C20, figure 6) se combine dans l'exemple avec les trois modes test en lecture précités. Il est aussi possible d'entrer dans 20 l'un quelconque de ces trois modes test de lecture en dehors du mode test Set JKOPT. Dans ce cas, on fait passer la broche WCbar à 0V après l'état du bit bl, donnant PRE=0 lors de l'interrogation effectuée ensuite (cf. figure 6, case C18). La machine d'états réagit selon le mode normal en passant au bit bO au huitième état. Tout ce qui suit concernant les trois modes test est alors comme pour les cas décrits par référence à la 25 figure 8, sauf que les retards sont réduits d'un état, et donc un cycle d'horloge: envoi du signal ACK au dixième cycle d'horloge pour le mode test DMA, au onzième cycle d'horloge pour la mode test CGext. et au douzième cycle d'horloge pour le mode test DMA et CGext. Après l'envoi par la mémoire du signal ACK (case C32), le protocole se 30 poursuit de manière standard. De la sorte, la machine d'états émet ensuite les signaux SDA, c'est-à-dire les données D7-D0 qui ont été lues (case C50), et se met en attente de réception du signal ACK provenant du microcontrôleur (case C52). Si ce signal est détecté (case C54), la machine d'états se positionne pour reboucler (branche Brl) sur une lecture et transmission des huit bits de données suivants du plan de mémoire (case 35 C50), selon l'indication donnée par un pointeur interne, et ainsi de suite. Le microcontrôleur émet un signal ACK vers la mémoire à chaque réception d'un train de huit bits de données reçu. On note qu'en mode lecture, la mémoire n'émet le signal ACK qu'une seule fois, avant l'émission des domnnées de lecture, et que c'est donc sur ce signal seulement que l'on peut agir pour effectuer la vérification de la bonne identification du mode voulu. Le principe de l'invention s'applique également pour le cas d'un mode d'inscription de données en mémoire. Seulement, on dispose de plus de latitude pour le choix du signal ACK servant de base de vérification, du fait que la mémoire émet plusieurs tels signaux, à savoir un après chaque train de huit bits reçus pour inscription. Le principe de décalage du signal ACK pour indiquer le mode test pour le cas 10 de tests d'inscription sera maintenant décrit par référence à la figure 9. On entre dans l'état d'inscription avec ou sans passage par le test Set JKOTP (figure 7, case 22). La mémoire identifie le mode d'inscription par le positionnement du bit bO à RWbar=0 (cf figure 7, case C24). Le microcontrôleur charge en mémoire les bits A 10, 15 A9, A8 (case C58). Ensuite, la machine d'états émet un signal ACK (case C60). En réponse, le microcontrôleur envoie à la mémoire les bits AD7-AD0 correspondant à l'adresse d'inscription des données (case C62). Après le chargement du dernier bit ADO, la mémoire émet un signal ACK (case C64). L'exemple prévoit la possibilité de commander un mode test, désigné Wonly 20 (inscription seulement), par la mise sous haute tension de la broche WCbar lors de l'envoi du dernier bit ADO. On rappelle que ce test consiste à effectuer une écriture sur une cellule, ou plusieurs, sans procéder au préalable à un cycle d'effacement (une inscription normale d'une donnée en mémoire comporte ce cycle d'effacement dans un fonctionnement en deux phases: effacement et écriture). Après le chargement du bit ADO, la machine d'états interroge le signal PRE (case C66). Si PRE=i, elle crée un nouvel état Wonly (case C68), et de la sorte décale d'un cycle d'horloge l'émission du signal ACK (case C70). Ainsi, on peut vérifier si une commande d'entrée dans le mode de test Wonly a bien été prise en compte par la mémoire en déterminant si le signal ACK est effectivement décalé d'un cycle de retard 30 après le bit ADO. Lors de cet état d'envoi du signal ACK, on peut commander un mode de test, dit "damier" ("checkerboard" en anglais) en appliquant une haute tension sur la broche WCbar. La machine d'états interroge ainsi de nouveau le signal PRE (case C72). Si PRE=0, elle passe en mode normal et se positionne pour accepter de nouvelles données 35 à inscrire. Si PRE=i1, la machine d'états entre dans un état supplémentaire correspondant au test "damier",qui retarde d'un cycle d'horloge l'apparition du signal ACK à venir. A partir de cet état, on peut commander un autre test en positionnant la broche WCbar à 0V. Ainsi, la machine d'états interroge à cet état le signal PRE (case C76). Si PRE=0, elle passe à un nouvel état, désigné RPARI (case C78), occasionnant un nouveau retard d'un cycle sur l'envoi des données. Si PRE=1, la machine ne produit pas de nouvel état; elle envoie un signal RDSP (case C80) et passe aux états d'envoi des données D7-D0 qui correspondent à l'adresse, conformément au protocole I2C (case C82). Comme pour les modes de test en lecture, les différents retards ajoutés par les états additionnels permettent de contrôler que la mémoire a bien acquitté les 10 commandes de test émises. On remarque que l'ensemble des différents modes test sont commandés par le biais d'un même signal, à savoir la haute tension ou son absence, appliquée sur la broche WCbar servant normalement à établir l'autorisation/l'interdiction d'inscription en mode normal. De ce qui précède, on peut contraster le mode de réalisation avec la technique habituelle de sélection des modes test comme suit, pour le cas des modes test en lecture. Dans l'état de la technique, les modes CGext et DMA sont activés par des signaux CGONPAD et DMA, la lecture étant réalisée par le signal READ; le signal ENRE autorise la lecture, les signaux PCR et PCC préchargent les lignes et colonnes, et le 20 signal ACK sert à envoyer l'acquittement sur le front descendant d'horloge suivant. Dans le mode de réalisation, tient toujours compte du protocole, mais on introduit de nouveaux états précédant l'envoi du signal ACK par mode de test. Ainsi, dans l'état de la technique, la lecture (READ) se fait sur le 8ième cycle d'horloge et le signal ACK est envoyé sur le front descendant suivant. Dans le cadre de l'invention, cela reste toujours vrai pour le mode client. Par contre, en mode DMA, la lecture se fera sur le 9ième cycle de l'horloge (ou ou 10ième si le mode test Set JKOTP est aussi commandé) et le signal ACK sera envoyé sur le front d'horloge suivant. En mode CG, la lecture se fera sur le 10ime cycle d'horloge (ou le 1 lième si le 30 mode test Set JKOTP est aussi commandé) et le signal ACK sera envoyé sur le front d'horloge descendant suivant. En mode CG combiné à DMA, la lecture se fera sur le 11 ième cycle d'horloge (ou 12ième si le mode test Set JKOTP est aussi commandé) et le signal ACK sera envoyé sur le front d'horloge descendant suivant. On déclare ainsi l'apparition de l'acquittement (ACK) en fonction du mode de test de lecture ou d'inscription, garantissant au programme de test quela commande a bien été interprétée. Cela permet de fiabiliser les flux de test en production. Bien entendu, on peut varier à souhait les modes de test et l'agencement des états supplémentaires. L'invention a été présentée dans le cadre général de la vérification de la prise en compte de modes test pour une mémoire. Toutefois, il est clair que les enseignements de l'invention portent de manière plus générale à tout processus de vérification de la mise dans un mode voulu d'un dispositif qui émet un signal quelconque à un moment attendu, et ce dans le cadre de tout protocole de communication dans lequel ces enseignements peuvent être inscrits, et de tout état ou mode à contrôler. Le décalage dans le temps de l'apparition de ce signal en fonction de 10 la mrise dans ce mode ou pas offrira alors un moyen de vérification. A titre d'exemple, l'invention peut aussi être mise en oeuvre dans tout système à base de dialogue entre deux dispositifs ou plus: - processeur hôte et périphérique, - système de communication entre un émetteur et un transpondeur, 15 - etc. Revendications 1. Procédé d'identification d'un mode de fonctionnement d'un dispositif, le dispositif communiquant selon un protocole de communication (6) qui prévoit l'envoi, à des moments prévus, d'un signal (ACK) par ce dispositif, caractérisé en ce que l'on identifie au moins un mode de fonctionnement du dispositif (4) par un décalage dans le temps du moment d'envoi du signal (ACK) relativement au moment prévu par ledit protocole pour ce signal. O2. Procédé selon la revendication 1, caractérisé en ce que le signal est un signal de retour (ACK) émis en réponse à un message reçu par le dispositif (4). 3. Procédé selon la revendication 1 ou 2, caractérisé en ce que le protocole de communication (6) est un protocole standard de l'industrie. 15 4. Procédé selon la revendication 3, caractérisé en ce que ledit protocole est le protocole connu par l'appellation "I2C" (de l'anglais "Inter Integrated circuit", soit "Inter Circuit Intégré"), ledit signal étant le signal "ACK" ou "ACKNOWLEDGE" de ce protocole. 5. Procédé selon l'une quelconque des revendications 1 à 4, caractérisé en ce que l'on commande un mode de fonctionnement du dispositif en y appliquant des signaux de commande à des moments prédéterminés, le procédé comprenant les étapes de - analyser une condition (PRE), à des moments déterminés, indiquant la prise en compte effective de la commande, - si cette condition indique la prise en compte de ladite commande, positionner dans le temps l'envoi dudit signal en concordance avec ce mode de fonctionnement. 6. Procédé selon l'une quelconque des revendications 1 à 5, caractérisé en ce que, pour au moins un mode à identifier, on retarde l'envoi du signal (ACK) avec un retard prédéterminé relativement au moment prévu par ledit protocole pour ce signal. 7. Procédé selon l'une quelconque des revendications 1 à 6, caractérisé en 35 ce qu'il prévoit d'imposer différents décalages dans le temps dans l'envoi du signal (ACK), relativement au moment prévu par ledit protocole pour ce signal, pour identifier différents modes de fonctionnement respectifs. 8. Procédé selon l'une quelconque des revendications 1 à 7, caractérisé en ce que le mode à identifier est un mode de fonctionnement du dispositif parmi: 5 - un mode de fonctionnement normal et au moins un mode test, et/ou - un ensemble de modes test possibles, chacun identifié par un positionnement respectif dans le temps de l'envoi dudit signal. 9. Procédé selon la revendication 8, caractérisé en ce que l'on envoie le 10 signal (ACK) au moment prévu par ledit protocole pour le cas d'un mode de fonctionnement normal. 10. Procédé selon l'une quelconque des revendications 1 à 9, caractérisé en ce que ledit protocole (6) opère sur la base de cycles d'horloge (SCL), ledit décalage du 15 signal (ACK) étant d'un ou de plusieurs cycles. 11. Procédé selon la revendication 10, caractérisé en ce que ledit décalage dans le temps de l'envoi du signal (ACK) est réalisé par l'ajout sélectif d'au moins un état antérieurement à l'envoi du signal, chaque état occupant au moins un cycle. 20 12. Procédé selon la revendication 11, caractérisé en ce que le fonctionnement du dispositif est régi par une machine d'états qui évolue par états successifs conformément au protocole (6) et qui est en outre aiguillé sélectivement vers au moins un autre état, additionnel, selon le mode de fonctionnement commandé au 25 dispositif (4). 13. Procédé selon la revendication 12, caractérisé en ce que l'on accède à certains au moins desdits états additionnels en cascade, l'accès à un niveau donné de la cascade étant fonction du mode de fonctionnement commandé. 30 14. Procédé selon l'une quelconque des revendications 1 à 13, caractérisé en ce le dispositif est une mémoire (4). 15. Procédé selon la revendication 14, caractérisé en ce que la mémoire est 35 une mémoire programmable, notamment une mémoire programmable et effaçable électriquement (EEPROM) (4). 16. Procédé selon la revendication 14 ou 15, caractérisé en ce que ladite identification sert à identifier au moins un mode de test en lecture de données. 17. Procédé selon l'une quelconque des revendications 14 à 16, caractérisé en ce ladite identification sert à identifier au moins un mode de test en inscription de données. 18. Procédé selon l'une quelconque revendication 14 à 17, caractérisé en ce que ladite identification sert à identifier au moins un test parmi 10 en mode lecture ou mode inscription: - un test dit "Set JKOTP" pour activer au moins une ligne particulière des circuits de la mémoire, destinée à un usage interne, par exemple pour établir un suivi de traçabilité,- en mode lecture: 1 5 - un test en accès en mémoire direct (DMA), - un test avec application de seuil externe de détection de niveau d'état de cellule (CGext), - la combinaison des tests DMA et CGext; - en mode inscription: - un test d'inscription sans cycle d'effacement préalable, dit "écriture seulement" (Wonly) - un test dit de "damier" (CHECKERBOARD), 19. Procédé selon l'une quelconque des revendications 1 à 18, caractérisé en ce que le mode de fonctionnement est sélectionné par un signal de commande de mode appliqué sur un point de contact (WCbar) lors de moments déterminés du fonctionnement du dispositif contrôlé. 20. Procédé selon la revendication 19, caractérisé en ce que ledit décalage est produit en fonction de la détection d'un signal (PRE) qui exprime la prise en compte dudit signal de commande de mode. 21. Procédé selon la revendication 19 ou 20, caractérisé en ce que tout mode 35 de fonctionnement identifié est commandé uniquement au moyen dudit signal de commande de mode, présent à des moments déterminés, chacun des moments correspondant à un état ou cycle de fonctionnement du dispositif contrôlé et étant associé à un mode de fonctionnement spécifique. 22. Procédé selon l'une quelconque des revendications 19 à 21, o le 5 dispositif contrôlé est une mémoire selon la revendication 14 ou 15, caractérisé en ce que ledit signal de commande de mode est appliqué sur le point de contact (WCbar) prévu pour le signal dit de contrôle en écriture ("Write Control" en terminologie anglosaxonne) normalement destiné à commander l'autorisation/l'interdiction d'inscription de données, le signal de commande comportant de préférence un état actif à une haute 10 tension relativement au signal de contrôle en écriture. 23. Méthode de détection d'un mode de fonctionnement d'un dispositif (4), caractérisé en ce que cette détection s'opère par le biais d'un protocole préétabli de communication (6) avec ce dispositif par la mise en oeuvre le procédé selon l'une 15 quelconque des revendications 1 à 22, la méthode comprenant les étapes de: - établir au préalable avec le dispositif une correspondance entre le ou chaque mode de fonctionnement à détecter et une valeur de décalage dans le temps de l'envoi du signal (ACK) propre à ce mode, - établir une communication avec le dispositif par ledit protocole de 20 communication (6), - déterminer le moment de l'envoi dudit signal par le dispositif relativement à celui prévu par le protocole de communication, et - utiliser ladite correspondance pour déduire le mode de fonctiomnement. 24. Méthode de commande d'un mode de fonctionnement à un dispositif (4) et de vérification que cette commande a été correctement interprétée par ce dispositif, caractérisé en ce cette vérification s'opère par le biais d'un protocole préétabli de communication (6) avec ce dispositif et qu'il met en oeuvre le procédé selon l'une quelconque des revendications 1 à 22, la méthode comprenant les étapes de: - établir au préalable avec le dispositif une correspondance entre le ou chaque mode de fonctionnement à détecter et une valeur de décalage dans le temps de l'envoi du signal (ACK) propre à ce mode, - établir une communication avec le dispositif par ledit protocole de communication (6), - commander le mode de fonctionnement, - déterminer le moment de l'envoi dudit signal par le dispositif relativement à celui prévu par le protocole de communication, utiliser ladite correspondance pour déduire le mode de fonctionnement dans lequel le dispositif se trouve effectivement, et - comparer ledit mode de fonctionnement ainsi déduit avec le mode de lonctionnement commandé. 25. Méthode selon la revendication 24, caractérisé en ce que l'étape de commander le mode de fonctionnement s'opère conformément à l'une quelconque des revendications 19 à 22. 1 26. Méthode de signalisation, par un dispositif (4), de son mode de fonctionnement, caractérisé en ce que cette signalisation s'opère par le biais d'un protocole préétabli de communication (6) de ce dispositif et en ce qu'il met en oeuvre le procédé selon l'une quelconque des revendications 1 à 22, la méthode comprenant, au niveau du dispositif, les étapes de: - établir au préalable dans le dispositif une correspondance entre le ou chaque mode de son fonctionnement à signaler et une valeur de décalage dans le temps de l'envoi du signal (ACK) propre à ce mode, réagir à une commande de mise dans un mode fonctionnement, - établir le moment de l'envoi dudit signal en accord du mode de 20 fonctionnement commandé, en conformité avec ladite correspondance préétablie, et envoyer le signal ledit signal au moment établi. 27. Dispositif d'identification d'un mode de fonctionnement d'un dispositif contrôlé, ce dernier communiquant selon un protocole de communication (6) qui prévoit 25 l'envoi, à des moments prévus, d'un signal (ACK) par le dispositif contrôlé, caractérisé en ce que le dispositif d'identification comprend des moyens pour identifier au moins un mode de fonctionnement du dispositif (4) par un décalage dans le temps du moment d'envoi du signal (ACK) relativement au moment prévu par ledit protocole pour ce signal. 28. Dispositif selon la revendication 27, caractérisé en ce qu'il comprend en outre: - des moyens de commande d'un mode de fonctionnement du dispositif contrôlé opérant par application de signaux de commande au dispositif contrôlé à des 35 moments prédéterminés, - des moyens d'analyse d'une condition (PRE), à des moments déterminés, indiquant la prise en compte effective de la commande, - des moyens, actifs si cette condition indique la prise en compte de ladite commande, pour positionner dans le temps l'envoi dudit signal en concordance avec ce mode de fonctionnement. 29. Dispositif selon la revendication 27 ou 28, caractérisé en ce que le dispositif contrôlé (4) comporte une machine d'états qui évolue par états successifs conformément au protocole (6) et en ce que cette machine est prévu en outre pour être aiguillée sélectivement vers au moins un autre état, additionnel, selon le mode de fonctionnement commandé au dispositif (4). 10 30. Dispositif selon l'une quelconque des revendications 27 à 29, caractérisé en ce le dispositif contrôle est une mémoire (4). 31. Dispositif selon la revendication 30, caractérisé en ce que la mémoire est 15 une mémoire programmable, notamment une mémoire programmable et effaçable électriquement (EEPROM). 32. Dispositif selon la revendication 30 ou 31, caractérisé en ce que ladite identification sert à identifier au moins un mode de test en lecture de données. 20 33. Dispositif selon l'une quelconque des revendications 30 à 32, caractérisé en ce que ladite identification sert à identifier au moins un mode de test en inscription de données. 34. Dispositif selon la revendication 32 ou 33, caractérisé en ce que ladite identification identifie au moins un test parmi: - en mode lecture ou mode inscription - un test dit "Set JKOTP" pour activer au moins une ligne particulière des circuits de la mémoire, destinée à un usage interne, par exemple pour établir un suivi de 30 traçabilité, - en mode lecture - un test en accès en mémoire direct (DMA), - un test avec application de seuil externe de détection de niveau d'état de 35 cellule (CGext), - la combinaison des tests DMA et CGext; - en mode inscription: - un test d'inscription sans cycle d'effacement préalable, dit "écriture seulement" (Wonly) - un test dit de "damier" (CHECKERBOARD), 35. Dispositif de détection d'un mode de fonctionnement d'un dispositif contrôlé (4), caractérisé en ce qu'il opère par le biais d'un protocole préétabli de communication (6) avec ce dispositif par la mise en oeuvre du procédé selon l'une 10 quelconque des revendications 1 à 22, le dispositif de détection comprenant: - des moyens de stockage d'une correspondance entre le ou chaque mode de fonctionnement à détecter et une valeur de décalage dans le temps de l'envoi du signal (ACK) propre à ce mode, - des moyens pour établir une communication avec le dispositif par ledit 1 5 protocole de communication (6), - des moyens pour déterminer le moment de l'envoi dudit signal par le dispositif relativement à celui prévu par le protocole de communication, et - des moyens pour utiliser ladite correspondance pour déduire le mode de fonctionnement. 36. Dispositif de commande d'un mode de fonctionnement à un dispositif contrôlé (4) et de vérification que cette commande a été correctement interprétée par ce dispositif contrôlé, caractérisé en ce qu'il opère par le biais d'un protocole préétabli de communication (6) avec ce dispositif et qu'il met en oeuvre le procédé selon l'une 25 quelconque des revendications 1 à 22, le dispositif comprenant: - des moyens pour établir au préalable avec le dispositif une correspondance entre le ou chaque mode de fonctionnement à détecter et une valeur de décalage dans le temps de l'envoi du signal (ACK) propre à ce mode, - des moyens pour établir une communication avec le dispositif par ledit 30 protocole de communication (6), - des moyens pour commander le mode de fonctionnement, - des moyens pour déterminer le moment de l'envoi dudit signal par le dispositif relativement à celui prévu par le protocole de communication, - des moyens pour utiliser ladite correspondance pour déduire le mode de 35 fonctionnement dans lequel le dispositif se trouve effectivement, et - des moyens pour comparer ledit mode de fonctionnement ainsi déduit avec le mode de fonctionnement commandé. 37. Dispositif de signalisation, opérant dans un dispositif contrôlé (4), destiné à signaler le mode de fonctionnement du dispositif contrôlé, caractérisé en ce que cette signalisation s'opère par le biais d'un protocole préétabli de communication (6) du dispositif contrôlé par des moyens mettant en oeuvre le procédé selon l'une quelconque des revendications 1 à 22, le dispositif de signalisation comprenant: - des moyens de stockage d'une correspondance entre le ou chaque mode de son fonctionnement à signaler et une valeur de décalage dans le temps de l'envoi du signal (ACK) propre à ce mode, - des moyens pour réagir à une commande de mise dans un mode fonctionnement, - des moyens pour établir le moment de l'envoi dudit signal en accord du mode de fonctionnement commandé, en conformité avec ladite correspondance préétablie, et - des moyens pour envoyer le signal ledit signal au moment établi. 15 38. Mémoire semiconducteur (4), caractérisée en ce qu'elle comprend des moyens pour communiquer son mode de fonctionnement par la mise en oeuvre du procédé selon l'une quelconque des revendications 1 à 22. 39. Mémoire selon la revendication 38, caractérisé en ce qu'elle est du type programmable, notamment une mémoire programmable et effaçable électriquement (EEPROM). 40. Machine d'états d'un dispositif contrôlé (4) selon l'une quelconque des 25 revendications 27 à 34, caractérisé en ce qu'elle est configurée pour mettre en oeuvre le procédé selon l'une quelconque des revendications 12 ou 13. 41. Machine d'états selon la revendication 40, caractérisé en ce qu'elle est réalisée sous forme de réseau logique programmable, connu par l'appellation anglaise de 30 PLA.