FR 2858717 A1 20050211 FR 0408659 A 20040805 L'invention concerne un dispositif semiconducteur. L'invention concerne plus particulièrement une cellule locale du type silicium-oxyde-nitrure-oxyde-silicium (SONOS) d'une mémoire rémanente ou non volatile (MNV) et un procédé pour sa fabrication. Des dispositifs de mémoire à semiconducteurs sont classés en mémoires volatiles et mémoires MNV selon que des données sont perdues ou conservées, respectivement, lorsque l'alimentation en énergie cesse. Des mémoires volatiles, 10 telles que des mémoires vives dynamiques DRAM, perdent les données stockées lorsque l'alimentation en énergie est arrêtée. Par contre, aucune donnée n'est perdue dans des mémoires MNV, telles que les mémoires flash, mémé lorsque l'alimentation en énergie est arrêtée. Par conséquent, les mémoires MNV ont été largement utilisées pour des dispositifs qui ne sont pas susceptibles d'être alimentés continuellement en énergie, tels que des systèmes de téléphone mobile et des dispositifs qui nécessitent une carte à mémoire pour le stockage de données 20 de musique et de données vidéo, ou pour des appareils électroniques dont l'alimentation en énergie peut être brusquement coupée. En général, une cellule de mémoire ayant une mémoire MNV comporte une structure de grille de type empilé et peut 25 être une cellule SONOS. La cellule SONOS est construite en empilant séquentiellement, sur une première couche de silicium, une couche d'oxyde qui forme une région de canal sur un dispositif semiconducteur, une couche de nitrure utilisée en tant que couche de piégeage de charges, une 30 couche d'oxyde utilisée en tant que couche d'arrêt, et une seconde couche de silicium utilisée en tant qu'élément de guidage de commande. Dans un procédé classique de fabrication d'une cellule SONOS à un bit, une couche de piégeage de charges formée 35 par un processus photolithographique, et plus particulièrement une longueur d'une couche de nitrure servant en tant que cette couche de piégeage de charges, affecte notablement les caractéristiques d'une mémoire MNV. La couche de nitrure utilisée en tant que couche de piégeage de charges est formée par une attaque chimique qui est 5 exécutée deux fois. Actuellement, une variation de la longueur de la couche de nitrure résultant d'un défaut d'alignement pendant l'attaque est un facteur qui nuit à l'uniformité de la cellule SONOS locale. Les figures 1 à 8 des dessins annexés et décrits ci10 après montrent des vues en coupe transversale d'étapes d'un procédé de fabrication d'une cellule SONOS locale d'une mémoire MNV classique. En référence aux figures 1 à 4, une couche ONO 101, 102 et 103 est formée par l'empilage séquentiel d'une 15 première couche d'oxyde 101, d'une couche de nitrure 102 et d'une seconde couche d'oxyde 103 sur un substrat semiconducteur 100, comme montré sur la figure 1. Un premier motif 104 de photorésist est formé sur la seconde couche d'oxyde 103 comme montré sur la figure 2. La couche 20 ONO 101, 102 et 103 est attaquée en utilisant le premier motif 104 de photorésist en tant que masque d'attaque, ce qui donne la structure représentée sur la figure 3. Après l'élimination du premier motif de photorésist 104, on forme une couche d'oxyde supérieure 105 sur la structure 25 résultante, comme montré sur la figure 4. En référence aux figures 5 à 8, une couche conductrice 106 de polysilicium est formée sur la couche supérieure 105 d'oxyde, comme montré sur la figure 5. Puis un second motif 111 de photorésist est formé sur la couche conductrice 106 30 de polysilicium, comme montré sur la figure 6. Le second motif 111 de photorésist est utilisé en tant que masque d'attaque pendant une attaque chimique de la couche 106 de polysilicium, de la couche supérieure 105 d'oxyde et de la couche ONO 101, 102 et 103, ce qui donne la structure 35 représentée sur la figure 7. Puis le second motif 111 de photorésist est éliminé, et des régions 109 et 110 de jonction à impuretés sont formées dans le substrat 100, comme montré sur la figure 8. Cependant, le procédé classique de fabrication de la cellule SONOS locale de la mémoire MNV présente les inconvénients suivants. Si un défaut d'alignement apparaît lorsque le premier motif 104 de photorésist est formé ou utilisé pour attaquer les couches sous-jacentes, les longueurs 107a et 107b de la couche 108 de nitrure utilisée en tant que couche de 10 piégeage de charges peuvent être différentes dans des cellules SONOS à un bit adjacentes. Si un défaut d'alignement apparaît aussi lorsque le second motif 111 de photorésist est formé ou utilisé pour attaquer les couches sous-jacentes, les longueurs 107a et 15 107b de la couche 108 de nitrure utilisée en tant que couche de piégeage de charge peuvent être différentes dans des cellules SONOS à un bit adjacentes. La variation de longueur de la couche 108 de nitrure apparaissant dans des cellules SONOS à un bit adjacentes, 20 par suite du défaut d'alignement précité, dégrade l'uniformité de la cellule SONOS à un bit, ce qui, par suite, dégrade les caractéristiques de la mémoire MNV. Plus particulièrement, lorsque la longueur de la couche 108 de nitrure utilisée en tant que couche de piégeage de charges 25 augmente, les caractéristiques de programmation de données de la cellule SONOS à un bit sont améliorées, mais les caractéristiques d'effacement de données de la cellule SONOS à un bit sont dégradées. En revanche, lorsque la longueur de la couche 108 de nitrure diminue, les 30 caractéristiques d'effacement de données sont améliorées, mais les caractéristiques de programmation de données sont dégradées. L'invention concerne donc une cellule de mémoire du type SONOS et un procédé de fabrication qui éliminent 35 sensiblement un ou plusieurs des problèmes dus aux limitations et inconvénients de la technique connexe. Une caractéristique d'une forme de réalisation de l'invention est de procurer des cellules SONOS autoalignées à un bit, adjacentes, qui sont uniformes par le fait qu'on empêche des variations de longueur d'une couche 5 de nitrure utilisée en tant que couche de piégeage de charges par l'utilisation d'une attaque auto-alignée lors de la formation de cellules SONOS à un bit. Une autre caractéristique de l'invention est de procurer un procédé de fabrication d'une cellule SONOS à un 10 bit auto-alignée, utilisant des masques d'attaque autoalignés. Une autre caractéristique encore de l'invention est de procurer des cellules SONOS à un bit adjacentes et uniformes ayant une structure intégrée symétrique par 15 rapport à la région de drain. Au moins l'une des caractéristiques et au moins l'un des avantages cidessus ainsi que d'autres peuvent être réalisés au moyen d'un procédé de fabrication d'une cellule auto-alignée à un bit, du type silicium-oxydenitrure20 oxyde-silicium (SONOS) comprenant la formation d'un motif de couche isolante ayant une forme sensiblement rectangulaire avec deux parois latérales opposées sur un substrat semiconducteur, la formation d'une couche ONO comprenant une couche inférieure d'oxyde, une couche de 25 nitrure et une couche supérieure d'oxyde, la couche ONO ayant une épaisseur uniforme sur le substrat semiconducteur et le motif de couche isolante, la formation d'entretoises auto-alignées d'attaque sur les deux parois latérales du motif de couche isolante, l'attaque de parties d'une couche 30 supérieure d'oxyde et d'une couche de nitrure de la couche ONO sur le motif de couche isolante en utilisant les entretoises autoalignées d'attaque en tant que masque d'attaque, l'élimination des entretoises auto-alignées d'attaque, l'élimination de la couche supérieure d'oxyde 35 mise à nu par l'élimination des entretoises auto- alignées d'attaque et de la couche d'oxyde inférieure de la couche ONO sur le substrat semiconducteur, la formation d'une couche d'oxyde sur une structure résultante sur le substrat semiconducteur, et la formation d'une ligne de mot pour une grille de la cellule SONOS en utilisant les parois 5 latérales du motif de couche isolante en tant que paroi latérale pour la ligne de mot. La formation du motif de couche isolante peut comprendre la formation d'un premier motif de couche isolante ayant une tranchée sur le substrat semiconducteur, la 10 formation d'entretoises d'une deuxième couche isolante sur des parois latérales de la tranchée, le remplissage de la tranchée par une troisième couche isolante, l'aplanissement de la troisième couche isolante, et l'élimination de la première couche isolante, formant ainsi le motif de couche 15 isolante des deuxième et troisième couches isolantes. Après la formation de l'entretoise de la deuxième couche isolante, une implantation ionique peut être réalisée pour former une région de drain dopée dans le substrat semiconducteur en dessous de la tranchée. La 20 première couche isolante peut être une couche de nitrure. La deuxième couche isolante peut être une couche d'oxyde. La troisième couche isolante peut être une couche d'oxyde. L'entretoise de la deuxième couche isolante peut être formée par une attaque ionique réactive (RIE). La troisième 25 couche isolante peut être aplanie par un polissage chimique-mécanique (PCM). L'entretoise d'attaque auto-alignée peut être formée d'un polysilicium. L'entretoise d'attaque auto-alignée peut être formée par RIE. L'entretoise d'attaque auto-alignée 30 peut être plus mince que la ligne de mot pour la grille. Un traitement thermique peut être exécuté après la formation de la couche d'oxyde. La formation de la ligne de mot pour la grille de la cellule SONOS peut comprendre le dépôt d'une couche conductrice de polysilicium sur la couche 35 d'oxyde et l'attaque de la couche conductrice de polysilicium. Une implantation ionique utilisant le motif de couche isolante et la ligne de mot pour la grille de la cellule SONOS en tant que masque d'implantation ionique peut être exécutée après la formation de la ligne de mot pour la grille de la cellule SONOS, formant ainsi une région de source dopée. Au moins l'une des caractéristiques et l'un des avantages ci-dessus et autres de l'invention peuvent être réalisés en procurant une cellule autoalignée de type SONOS à un bit, comprenant un substrat semiconducteur, une 10 région de drain dopée pour un drain formé dans une partie prédéterminée du substrat semiconducteur, un motif de couche isolante qui forme une paroi d'une ligne de mot, le motif isolant étant situé sur la région de drain dopé, une région de source dopée sur une partie prédéterminée du 15 substrat semiconducteur, la région de source dopée étant séparée de la région de drain dopée par l'interposition d'une région de canal, une couche ONO disposée sur une paroi latérale du motif de couche isolante et sur une partie de la région de canal, une couche isolante de grille 20 formée sur la région de canal où la couche ONO n'est pas formée, et une ligne de mot en forme d'entretoise pour une grille disposée sur la couche ONO disposée sur la paroi latérale du motif de couche isolante, et sur des surfaces supérieures de la couche ONO de la couche isolante de 25 grille. Le motif de couche isolante peut comprendre des entretoises d'une deuxième couche isolante et une troisième couche isolante qui remplit une région entre les entretoises de la deuxième couche isolante. La couche de 30 nitrure de la couche ONO peut être en forme de L. Une seconde cellule SONOS à un bit, auto-alignée, peut être formée symétriquement sur une paroi latérale opposée du motif de couche isolante. La région de drain dopée pour le drain peut être formée en utilisant des entretoises de la 35 deuxième couche isolante en tant que masque d'implantation ionique. Le motif de couche isolante peut comprendre en outre une couche d'oxyde de la même matière que la couche isolante de grille. Conformément à l'invention, les longueurs des couches 5 de nitrure utilisées en tant que couches de piégeage de charges dans la cellule SONOS à un bit d'une mémoire MNV sont uniformes et, par conséquent, toutes les cellules SONOS à un bit de la mémoire MNV sont uniformes. L'invention sera décrite plus en détail en regard des 10 dessins à titre d'exemples nullement limitatifs et sur lesquels: les figures 1 à 8 sont des vues à coupe transversale illustrant des stades d'un procédé de fabrication d'une cellule SONOS locale d'une mémoire MNV classique; et les figures 9 à 17 sont des vues à coupe transversale illustrant des stades d'un procédé de fabrication d'une cellule SONOS locale d'une mémoire MNV selon une forme de réalisation de l'invention. Sur les figures, les dimensions des couches et des 20 régions sont exagérées pour plus de clarté. On doit également comprendre que lorsqu'on indique qu'une couche se trouve "sur" une autre couche ou le substrat, elle peut être située directement sur cette autre couche ou sur substrat, ou bien avec l'interposition possible d'autres 25 couches. On doit en outre comprendre que lorsqu'on indique qu'une couche est située "sous" une autre couche, elle peut être située directement sous cette autre couche, ou bien avec l'interposition d'une ou plusieurs couches. Il convient également de noter que lorsqu'on indique qu'une 30 couche se trouve "entre" deux couches, il peut s'agir de la seule couche se trouvant entre les deux couches, ou bien avec la présence possible aussi d'une ou plusieurs couches intermédiaires. Les mêmes références numériques désignent les mêmes éléments partout. En référence à la figure 9, on exécute un processus d'isolation sur un substrat semiconducteur 200 pour former une couche d'oxyde de champ (non représentée) en utilisant tout procédé classique. Ensuite, on dépose une première couche isolante, par exemple une couche de nitrure, par exemple en utilisant un dépôt chimique en phase vapeur 5 (CVD), sur le substrat semiconducteur 200, à une épaisseur d'environ 100 à 300 nanomètres. La première couche isolante est façonnée suivant un motif, par exemple en utilisant un processus photolithographique, pour former un premier motif 201 de couche isolante ayant une tranchée 202 située 10 centralement. En référence à la figure 10, après la formation d'une deuxième couche isolante, par exemple une couche d'oxyde, sur le substrat semiconducteur 200 et sur le motif 201 de la première couche isolante, on élimine sélectivement la 15 deuxième couche isolante, par exemple en utilisant une attaque par ions réactifs (RIE), formant ainsi une entretoise 204 de la deuxième couche isolante sur une paroi latérale de la tranchée 202. Le motif 201 de la première couche isolante et l'entretoise 204 de la deuxième couche 20 isolante sont utilisés en tant que masques d'implantation ionique pendant une implantation ionique, formant ainsi une région dopée 205, par exemple une région dopée n+, dans le substrat semiconducteur 200. L'entretoise 204 de la deuxième couche isolante est formée de façon à chevaucher 25 une zone de jonction de commande d'un transistor de ligne de mot formé dans un processus suivant, qui peut être supprimé s Til n'est pas nécessaire. En référence à la figure 11, une troisième couche isolante 206, par exemple une couche d'oxyde est formée, 30 par exemple en utilisant un dépôt CVD, à une épaisseur d'environ 100 à 500 nanomètres sur le substrat semiconducteur 200, le motif 201 de la première couche isolante et l'entretoise 204 de la deuxième couche isolante pour remplir la tranchée 202. Le motif 201 de la première couche 35 isolante est ensuite utilisé en tant que couche d'arrêt de polissage lors de l'exécution d'un aplanissement, par exemple en utilisant un polissage chimique et mécanique (PCM), de manière que la troisième couche isolante 206 ne soit présente que dans la tranchée 202. À ce moment, l'entretoise 204 de la deuxième couche isolante et la 5 troisième couche isolante 206, qui remplissent la tranchée 202, sont utilisées en tant que motif 220 de couche isolante qui forme une ligne de mot de paroi latérale. En référence à la figure 12, le motif 201 de la première couche isolante est éliminé, par exemple en 10 utilisant une attaque chimique en milieu liquide effectuée pendant environ 100 à 300 minutes en utilisant une solution d'acide phosphorique (H3PO4) en tant qu'agent d'attaque. Le motif 220 de couche isolante restant sur le substrat 200 présente une forme sensiblement rectangulaire ayant des 15 parois latérales opposées. Une couche ONO 230, comprenant une couche inférieure 207 d'oxyde, une couche 208 de nitrure et une couche supérieure 209 d'oxyde, est formée de façon successive sur le substrat semiconducteur 200 et le motif 220 de couche isolante. La couche inférieure 207 20 d'oxyde est une couche à effet tunnel, qui peut être formée, par exemple, en utilisant une oxydation thermique, à une épaisseur d'environ 6 à 13 nanomètres. La couche 208 de nitrure est une couche de piégeage de charges, qui peut être formée, par exemple, en utilisant un dépôt CVD, à une 25 épaisseur d'environ 4 à 12 nanomètres. La couche supérieure 209 d'oxyde est une couche d'arrêt, qui peut être formée, par exemple, en utilisant un dépôt CVD, à une épaisseur d'environ 5 à 8 nanomètres. Une couche de polysilicium non dopée peut être déposée 30 sur la couche ONO 230 à une épaisseur de 20 à 100 nm. Puis une partie de la couche de polysilicium non dopée est éliminée, par exemple, en utilisant une attaque RIE, pour former une entretoise d'attaque auto-alignée 210 sur chaque paroi latérale de la couche ONO 230 formée sur les parois 35 latérales du motif de couche isolante 220. En plus du polysilicium, l'entretoise d'attaque auto-alignée 210 peut être formée de n'importe quelle matière qui peut être formée en une entretoise par l'intermédiaire de la réalisation d'un motif, par exemple en utilisant une attaque RIE, et présente une sélectivité d'attaque par rapport à une matière d'une couche contiguë. Après l'attaque RIE, l'épaisseur de la couche de polysilicium non dopée détermine la largeur de l'entretoise d'attaque auto-alignée 210 et la longueur finale de la couche de nitrure sous-jacente 208, qui est la couche de 10 piégeage de charges. En d'autres termes, la longueur finale de la couche de nitrure 208 utilisée en tant que couche de piégeage de charges dépend de l'épaisseur de la couche de polysilicium non dopée. La couche de polysilicium non dopée est donc plus mince qu'une couche conductrice de 15 polysilicium qui forme une ligne de mot pour une grille utilisée dans un processus subséquent. En référence à la figure 13, l'entretoise d'attaque auto-alignée 210 est utilisée en tant que masque d'attaque pendant l'élimination d'une partie à nu de la couche 20 supérieure 209 d'oxyde et de la couche de nitrure 208 de la couche ONO 230 sur le motif de couche isolante 220, d'une manière auto-alignée. Par conséquent, la couche de nitrure 208, c'est-à- dire la couche de piégeage de charges, peut être formée de façon à avoir des longueurs égales sur les 25 deux côtés du motif de couche isolante 220. Comme décrit ci-dessus, du fait de la présence de l'entretoise d'attaque auto-alignée 210, la couche de nitrure 208 utilisée en tant que couche de piégeage de charges a la même longueur sur les deux côtés du motif de 30 couche isolante 220. Il en résulte que les variations de longueur de la couche de nitrure 208 de transistors adjacents de lignes de mots peuvent être réduites. On peut ainsi former plusieurs cellules SONOS à un bit de la mémoire MNV ayant des caractéristiques uniformes. En référence à la figure 14, l'entretoise d'attaque auto-alignée 210 est éliminée du motif de couche isolante 220 et de la couche ONO 230, par exemple par une attaque chimique en milieu liquide. À ce moment, la couche inférieure 207 d'oxyde restant sur le substrat semiconducteur 200 et la couche supérieure d'oxyde 209 sur le motif 5 de couche isolante 220 sont également éliminées. La structure résultante est représentée sur la figure 14. En référence à la figure 15, une couche d'oxyde 211 est déposée, par exemple par dépôt CVD, à une épaisseur d'environ 2 à 10 nm sur la structure résultante sur le 10 substrat semiconducteur 200. Puis un traitement thermique est exécuté pendant environ 20 à 30 minutes à une température d'environ 950 à 1100 C afin d'activer la région dopée 205 formée en dessous du motif de couche isolante 220. En référence à la figure 16, une couche de polysilicium est rendue conductrice en étant dopée avec une impureté. Cette couche conductrice de polysilicium est déposée à une épaisseur d'environ 100 à 300 nm sur la couche d'oxyde 211. La couche de polysilicium conducteur 20 est éliminée, par exemple par attaque RIE, pour former des lignes 212 de mots de grille qui agissent en tant que transistors de lignes de mots. Les lignes de mots 212 sont formées sur les deux côtés du motif de couche isolante 220. Chacune des lignes de mots 212 fonctionne en tant que 25 cellule SONOS à un bit. Les lignes de mots 212 et le motif de couche isolante 220 sont utilisés en tant que masques d'implantation ionique lorsqu'une région de source dopée 213, par exemple une région de source dopée n+, est formée dans le substrat semiconducteur 200. On décrira ci-après une structure et des caractéristiques de la cellule SONOS à un bit, auto-alignée, selon une forme de réalisation de l'invention, en référence à la figure 16. Le cellule SONOS à un bit auto-alignée comprend le 35 substrat semiconducteur 200 et la région de drain dopée 205 formés dans une région prédéterminée du substrat semiconducteur 200. Le motif de couche isolante 220 formant une ligne de mot de paroi latérale est disposé sur la région de drain dopée 205. De plus, la région de source dopée 213, disposée dans une région prédéterminée du 5 substrat semiconducteur 200, est espacée d'une distance prédéterminée de la région de drain dopée 205, une région de canal étant interposée entre elles. La couche ONO 230 est disposée sur une paroi latérale du motif de couche isolante 220 et sur une partie de la région de canal. La 10 couche isolante de grille 211 est disposée sur toute la région de canal autre que celle où est formée la couche ONO 230. La ligne de mot 212, réalisée sous la forme d'une entretoise, est disposée sur la couche ONO 230, sur la paroi latérale du motif de couche isolante 220, et sur des 15 parties supérieures de la couche ONO 230 et de la couche isolante de grille 211. La cellule SONOS à un bit auto-alignée selon une forme de réalisation de l'invention comprend la formation du motif de couche isolante 220 qui forme la paroi latérale de 20 la ligne de mot et de la ligne de mot 212 sur sa paroi latérale, ce qui permet à la couche de nitrure 208, qui est la couche de piégeage de charges, d'avoir une même longueur sur les deux côtés du motif de couche isolante 220. En outre, étant donné que les entretoises d'attaque auto25 alignées (210 sur la figure 12) sont utilisées dans la fabrication de la cellule SONOS à un bit, la couche 208 de nitrure en forme de L peut être formée sans défaut d'alignement dans les cellules SONOS à un bit adjacentes. La couche de nitrure 208 en forme de L agit en tant que 30 couche de piégeage de charges capable d'emmagasiner des charges sur un bord de la région de source dopée 213. En référence à la figure 17, une couche isolante intercouche 214, par exemple une couche composite d'une couche de base en oxyde, est formée sur la couche isolante 35 de grille 211 et la ligne de mot 212. Ensuite, un trou de contact est formé dans la couche isolante intercouche 214, et un contact 215 de ligne de bits est formé dans le trou de contact en utilisant une broche de contact en matière électriquement conductrice, par exemple en tungstène ou en aluminium. Enfin, une ligne 216 de bits, par exemple une 5 interconnexion en aluminium, est formée sur la couche isolante intercouche 214 et le contact 215 de ligne de bits. Par conséquent, comme décrit ci-dessus, dans la cellule SONOS à un bit de la mémoire MNV selon une forme de 10 réalisation de l'invention, le motif de couche isolante qui forme la paroi latérale de la ligne de mot et l'entretoise d'attaque auto-alignée sont utilisés pour former de manière uniforme la couche de nitrure utilisée en tant que couche de piégeage de charges, d'une longueur prédéterminée, 15 améliorant ainsi l'uniformité de la mémoire MNV. Il va de soi que de nombreuses modifications peuvent être apportées au procédé et à la cellule décrits et représentés sans sortir du cadre de l'invention. REVENDICATIONS 1. Procédé de fabrication d'une cellule du type silicium-oxyde-nitrureoxyde-silicium (SONOS) à un bit, auto-alignée, caractérisé en ce qu'il comprend: la formation d'un motif (220) de couche isolante ayant une forme sensiblement rectangulaire avec deux parois latérales opposées sur un substrat semiconducteur (200) ; la formation d'une couche ONO (230) comprenant une couche inférieure (207) d'oxyde, une couche (208) de 10 nitrure et une couche supérieure (209) d'oxyde sur le substrat semiconducteur et le motif de couche isolante, la couche ONO ayant une épaisseur uniforme; la formation d'entretoises d'attaque auto-alignées (210) sur les deux parois latérales du motif de couche 15 isolante; l'attaque de parties de la couche supérieure d'oxyde et de la couche de nitrure de la couche ONO sur le motif de couche isolante en utilisant les entretoises d'attaque auto-alignées en tant que masque d'attaque; l'élimination des entretoises d'attaque autoalignées; l'élimination de la couche supérieure d'oxyde exposée par l'élimination des entretoises d'attaque auto-alignées et de la couche inférieure d'oxyde de la couche ONO sur le 25 substrat semiconducteur; la formation d'une couche d'oxyde (211) sur une structure résultante sur le substrat semiconducteur; et la formation d'une ligne de mot (212) pour une grille de la cellule SONOS en utilisant les parois latérales du 30 motif de couche isolante en tant que paroi latérale pour la ligne de mot. 2. Procédé selon la revendication 1, caractérisé en ce que la formation du motif de couche isolante comprend: la formation d'un premier motif de couche isolante 35 (201) ayant une tranchée (202) sur le substrat semiconducteur; la formation d'entretoises (204) de deuxième couche isolante sur des parois latérales de la tranchée; le remplissage de la tranchée par une troisième couche isolante (206) ; l'aplanissement de la troisième couche isolante; et l'élimination de la première couche isolante, formant ainsi le motif de couche isolante à l'aide des deuxième et troisième couches isolantes. 3. Procédé selon la revendication 2, caractérisé en 10 ce qu'il comprend en outre, après la formation de l'entretoise constituée par la deuxième couche isolante, l'exécution d'une implantation ionique pour former une région de drain dopée (205) dans le substrat semiconducteur en dessous de la tranchée. 4. Procédé selon la revendication 2, caractérisé en ce que la première couche isolante comprend une couche de nitrure. 5. Procédé selon la revendication 2, caractérisé en ce que la deuxième couche isolante comprend une couche 20 d'oxyde. 6. Procédé selon la revendication 2, caractérisé en ce que la troisième couche isolante comprend une couche d'oxyde. 7. Procédé selon la revendication 2, caractérisé en 25 ce que l'entretoise constituant la deuxième couche isolante est formée par une attaque par ions réactifs (RIE). 8. Procédé selon la revendication 2, caractérisé en ce que la troisième couche isolante est aplanie par un polissage chimique et mécanique (PCM). 9. Procédé selon la revendication 1, caractérisé en ce que l'entretoise d'attaque auto-alignée est formée de polysilicium. 10. Procédé selon la revendication 1, caractérisé en ce que l'entretoise d'attaque auto-alignée est formée par 35 attaque RIE. 11. Procédé selon la revendication 1, caractérisé en ce que l'entretoise d'attaque auto-alignée est plus mince que la ligne de mot pour la grille. 12. Procédé selon la revendication 1, caractérisé en 5 ce qu'il comprend en outre, après la formation de la couche d'oxyde, l'exécution d'un traitement thermique. 13. Procédé selon la revendication 1, caractérisé en ce que la formation de la ligne de mot pour la grille de la cellule SONOS comprend: le dépôt d'une couche de polysilicium conducteur sur la couche d'oxyde (211) ; et l'attaque de la couche de polysilicium conducteur. 14. Procédé selon la revendication 1, caractérisé en ce qu'il comprend en outre, après la formation de la ligne 15 de mot pour la grille de la cellule SONOS, l'exécution d'une implantation ionique utilisant le motif de couche isolante et la ligne de mot pour la grille de la cellule SONOS en tant que masque d'implantation ionique, formant ainsi une région de source dopée (213). 15. Cellule du type silicium-oxyde-nitrure-oxydesilicium (SONOS) à un bit, auto-alignée, caractérisée en ce qu'elle comporte un substrat semiconducteur (200) ; une région de drain dopée (205) pour un drain formé dans une partie prédéterminée du substrat semiconducteur; un motif 25 de couche isolante (220) qui forme une paroi latérale d'une ligne de mot (212), le motif isolant étant situé sur la région de drain dopée; une région de source dopée (213) sur une partie prédéterminée du substrat semiconducteur, la région de source dopée étant séparée de la région de drain 30 dopée par une région de canal intermédiaire; une couche ONO (230) disposée sur une paroi latérale du motif de couche isolante et sur une partie de la région de canal; une couche isolante de grille (211) formée sur la région de canal où la couche ONO n'est pas formée; et une ligne de 35 mot (212) en forme d'entretoise pour une grille disposée sur la couche ONO disposée sur la paroi latérale du motif de couche isolante, et sur des surfaces supérieures de la couche ONO et de la couche isolante de grille. 16. Cellule SONOS selon la revendication 15, caractérisée en ce que le motif de couche isolante comprend des 5 entretoises formant une deuxième couche isolante (204) et une troisième couche isolante (206) qui remplit une région située entre les entretoises formant la deuxième couche isolante. 17. Cellule SONOS selon la revendication 15, caracté10 risée en ce qu'une couche de nitrure (208) de la couche ONO est en forme de L. 18. Cellule SONOS selon la revendication 15, caractérisée en ce qu'elle comporte en outre une seconde cellule SONOS à un bit, auto-alignée, formée symétriquement sur une 15 paroi latérale opposée du motif de couche isolante. 19. Cellule SONOS selon la revendication 16, caractérisée en ce que la région de drain dopée pour le drain est formée en utilisant l'entretoise constituant la deuxième couche isolante en tant que masque d'implantation ionique. 20 20. Cellule SONOS selon la revendication 15, caractérisée en ce que le motif de couche isolante comporte en outre une couche d'oxyde formée de la même matière que la couche isolante de grille.