FR 2858113 A1 20050128 FR 0408074 A 20040721 L'invention concerne un circuit intégré à semiconducteur, et plus particulièrement un circuit intégré à semiconducteur comprenant une partie de protection contre l'ingénierie inverse, et un procédé pour la protection contre l'ingénierie inverse d'un circuit intégré. Les circuits intégrés à semiconducteur sont souvent soumis à une ingénierie inverse ayant pour but d'extraire des circuits encastrés dans des dispositifs semiconducteurs. Divers procédés ont été suggérés pour 10 empêcher cette ingénierie inverse. Par exemple, le brevet des Etats-Unis d'Amérique n 6 294 816 décrit un procédé consistant à utiliser des interconnexions implantées pour remplacer des interconnexions métalliques pour la connexion d'éléments de circuit dopés. Etant donné que ces 15 interconnexions implantées ne sont pas visibles au microscope électronique à balayage ou par des techniques optiques d'observation, le but ou la fonction des circuits intégrés sont masqués vis-à-vis d'une ingénierie inverse. Cependant, les procédés classiques pour empêcher cette 20 ingénierie inverse nécessitent des circuits supplémentaires ou un traitement supplémentaire. Des exemples de formes de réalisation de l'invention comprennent un circuit intégré à semiconducteur qui comporte une partie de protection contre l'ingénierie 25 inverse et un procédé pour cette protection, qui peuvent être aisément mis en oeuvre sans la nécessité de circuits ou d'un traitement supplémentaires. Dans un exemple de forme de réalisation de l'invention, un circuit intégré à semiconducteur comporte 30 une porte logique et une partie de protection contre l'ingénierie inverse qui permet à la porte logique de fonctionner dans un mode différent d'une fonction booléenne représentée dans le dessin du circuit, vu de dessus, de la porte logique. La partie de protection contre l'ingénierie 35 inverse comporte au moins un transistor de type PMOS et au moins un transistor de type NMOS. Au moins un transistor de type PMOS reste dans un état constant de déblocage ou de blocage indépendamment d'un signal d'entrée appliqué à sa grille, et au moins un transistor de type NMOS reste dans un état constant de déblocage ou de blocage indépendamment 5 d'un signal d'entrée appliqué à sa grille. Le transistor PMOS et le transistor NMOS sont tous deux inclus dans des transistors formant la porte logique. En outre, dans une autre forme de réalisation, le transistor PMOS qui reste dans un état constant de 10 déblocage ou de blocage est formé par l'implantation d'ions dans un canal de grille ou par le blocage d'implantation d'ions dans le canal de grille pendant la fabrication. Le transistor NMOS qui reste dans un état constant de déblocage ou de blocage formé par l'implantation d'ions 15 dans un canal de grille ou par le blocage d'implantation d'ions dans le canal de grille pendant la fabrication. Dans un autre exemple de forme de réalisation de l'invention, un procédé pour la protection contre l'ingénierie inverse d'un circuit intégré à semiconducteur 20 comprend plusieurs portes logiques ayant au moins un transistor de type PMOS et au moins un transistor de type NMOS. Le procédé pour la protection contre l'ingénierie inverse comprend l'implantation d'ions dans le canal de grille du, au moins un, transistor PMOS ou le blocage de 25 l'implantation d'ions dans le canal de grille pendant la fabrication, afin de maintenir le, au moins un, transistor PMOS dans un état constant de déblocage ou de blocage, indépendamment d'un signal d'entrée appliqué à une grille du transistor PMOS, et l'implantation d'ions dans un canal 30 de grille du, au moins un, transistor NMOS ou le blocage de l'implantation d'ions dans le canal de grille pendant la fabrication, afin de maintenir le, au moins un, transistor NMOS dans un état constant de déblocage ou de blocage indépendamment d'un signal d'entrée appliqué à une grille 35 du transistor NMOS. L'invention sera décrite plus en détail en regard des dessins annexés à titre d'exemples nullement limitatifs et sur lesquels: la figure 1 est un schéma d'un circuit inverseur 5 comprenant une partie de protection contre l'ingénierie inverse selon un exemple de forme de réalisation de l'invention; la figure 2 est une représentation du dessin de circuit vu de dessus de l'inverseur de la figure 1; la figure 3 est un schéma du circuit d'une porte NON-ET comprenant une partie de protection contre l'ingénierie inverse selon un autre exemple de forme de réalisation de l'invention; la figure 4 est une représentation du dessin de 15 circuit vu de dessus de la porte NON-ET de la figure 3; la figure 5 est un schéma du circuit d'une porte NON-OU comprenant une porte de protection contre l'ingénierie inverse selon un autre exemple encore de forme de réalisation de l'invention; la figure 6 est une représentation du dessin du circuit vu de dessus de la porte NON-OU de la figure 5; la figure 7 est une représentation du dessin du circuit vu de dessus d'un circuit intégré sans partie de protection contre l'ingénierie inverse selon un autre 25 exemple encore de forme de réalisation de l'invention; la figure 8 est un schéma d'un circuit extrait de l'agencement de la figure 7; la figure 9 illustre un circuit logique du circuit de la figure 8; la figure 10 est une représentation du dessin d'un circuit intégré sans partie de protection contre l'ingénierie inverse selon un exemple de forme de réalisation de l'invention; la figure 11 est un schéma d'un circuit 35 correspondant à l'agencement de la figure 10; la figure 12 illustre un circuit logique du circuit de la figure 11; et la figure 13 est un exemple de diagramme des temps illustrant un exemple de mode de fonctionnement du circuit de la figure 11. Sur les dessins, les mêmes références numériques sont utilisées pour désigner partout les mêmes éléments. La figure 1 est un schéma d'un circuit inverseur comprenant une partie de protection contre l'ingénierie l0 inverse selon un exemple de forme de réalisation de l'invention et la figure 2 est une représentation du dessin du circuit vu de dessus de l'inverseur de la figure 1, qui est obtenu après décapsulation de l'inverseur. En référence à la figure 1, un inverseur comprend 15 un transistor Pll de type PMOS et un transistor Nil de type NMOS. Le transistor PMOS Pll est connecté entre un noeud de tension d'alimentation ayant une tension VDD et une borne de sortie Y, et comporte une grille à laquelle un signal d'entrée A est appliqué. Le transistor NMOS Nil est 20 connecté entre la borne de sortie Y et une tension VSS ou la masse et comporte une grille à laquelle le signal d'entrée A est appliqué. Selon une autre forme de réalisation de l'invention, un ou plusieurs transistors de type PMOS 25 formant une porte logique sont maintenus dans un état constant de déblocage ou de blocage indépendamment d'un signal d'entrée appliqué à leurs grilles. De plus, un ou plusieurs transistors de type NMOS formant une porte logique sont maintenus dans un état constant de déblocage 30 ou de blocage indépendamment du signal d'entrée appliqué à leurs grilles. Les transistors PMOS, qui sont maintenus dans un état constant de déblocage ou de blocage indépendamment du signal d'entrée appliqué à leurs grilles, peuvent être 35 formés par l'implantation d'ions dans leurs canaux de grilles ou par le blocage de l'implantation d'ions dans leurs canaux de grilles pendant la fabrication. Similairement, les transistors NMOS, qui sont maintenus dans un état constant de déblocage ou de blocage indépendamment du signal d'entrée appliqué à leurs grilles, 5 peuvent être formés par l'implantation d'ions dans leurs canaux de grilles ou par le blocage de l'implantation d'ions dans leurs canaux de grilles pendant la fabrication. Ces transistors PMOS et NMOS fonctionnent différemment de transistors PMOS et NMOS ordinaires, mais ils sont 10 identiques en apparence à des transistors PMOS et NMOS ordinaires, c'est-à-dire que leurs dessins d'architecture sont les mêmes que ceux de transistors PMOS et NMOS ordinaires. Comme représenté sur les figures 1 et 2, le 15 transistor PMOS Pll est maintenu dans un état constant de déblocage, le transistor NMOS Nil est maintenu dans un état constant de blocage et la borne de sortie Y est constamment à un niveau logique "haut", indépendamment du signal d'entrée A. En d'autres termes, le dessin d'architecture de 20 la figure 2 est celui d'un inverseur ordinaire en apparence, mais il délivre constamment en sortie un niveau logique "haut", indépendamment du signal d'entrée A, au lieu de fonctionner à la manière d'un inverseur. Autrement dit, le circuit logique de la figure 2 fonctionne dans un 25 mode différent de celui d'un inverseur ordinaire, qui est montré dans le dessin de circuit vu de dessus du circuit de la figure 1. Dans un autre exemple de forme de réalisation, le transistor PMOS Pll est maintenu dans un état constant de 30 blocage, le transistor NMOS Nil est maintenu dans un état constant de déblocage et la borne de sortie Y est constamment à un niveau logique "bas", indépendamment du signal d'entrée A. Dans ce cas, le dessin d'architecture de la figure 2 est celui en apparence d'un inverseur 35 ordinaire, mais il délivre en sortie un niveau logique "bas" sensiblement constamment, indépendamment du signal d'entrée A. Par conséquent, si l'on tente de procéder à une ingénierie inverse et extraire un circuit de la 5 représentation du dessin du circuit vu de dessus de la figure 2, le circuit ne fonctionne pas à la manière d'un inverseur; cependant, étant donné qu'il apparaît être un inverseur, un inverseur est extrait. L'ingénierie inverse du circuit de la figure 2 donne donc un circuit extrait de 10 façon erronée. La figure 3 est un schéma de circuit d'une porte NON-ET comprenant une partie de protection contre l'ingénierie inverse selon un autre exemple de forme de réalisation de la présente invention, et la figure 4 est 15 une représentation du dessin du circuit vu de dessus de la porte NON-ET de la figure 3. En référence à la figure 3, une porte NON-ET comprend plusieurs transistors P31 et P32 de type PMOS et plusieurs transistors N31 et N32 de type NMOS. Les 20 multiples transistors PMOS P31 et P32 sont connectés en parallèle entre un noeud de tension d'alimentation ayant une tension VDD et une borne de sortie Y. Les multiples transistors NMOS N31 et N32 sont connectés en série entre la borne de sortie Y et une tension VSS ou la masse. Ici, 25 la porte NON-ET est une porte NON-ET à deux entrées, un signal d'entrée A est appliqué en entrée aux grilles du transistor PMOS P31 et du transistor NMOS N32, et un signal d'entrée B est appliqué en entrée aux grilles du transistor PMOS P32 et du transistor NMOS N31. Comme montré sur les figures 3 et 4, le transistor PMOS P32 est maintenu dans un état constant de blocage, le transistor NMOS N31 est maintenu dans un état constant de déblocage, et la porte NON-ET de la figure 3 fonctionne à la manière d'un inverseur. En d'autres termes, 35 le dessin du circuit vu de dessus de la figure 4 présente l'aspect d'une porte NONET ordinaire, mais fonctionne essentiellement à la manière d'un inverseur au lieu d'une porte NON-ET. Autrement dit, la fonction apparente du circuit, une fonction booléenne NON-ET, est en réalité une fonction d'inversion. Il convient de noter que, bien que le transistor PMOS P32 soit décrit comme étant dans un état constant de blocage et que le transistor NMOS N31 soit décrit comme étant dans un état constant de déblocage, on dispose de diverses combinaisons pour permettre au circuit de la 10 figure 3 de fonctionner selon différentes fonctions booléennes en plus d'une fonction d'inverseur. Ainsi, si l'on tente de procéder à une ingénierie inverse et d'extraire un circuit de la représentation du dessin du circuit vu de dessus de la figure 4, le circuit 15 ne fonctionne pas à la façon d'une porte NON-ET; cependant, étant donné qu'il apparaît comme étant une porte NON-ET, un circuit d'une porte NON-ET serait extrait si l'on tentait de procéder à une ingénierie inverse. Par conséquent, une ingénierie inverse du circuit de la figure 20 4 donne un circuit extrait de façon erronée. La figure 5 est un schéma du circuit d'une porte NON-OU comprenant une partie de protection contre l'ingénierie inverse selon un autre exemple encore de forme de réalisation de l'invention, et la figure 6 est une 25 représentation du dessin du circuit vu de dessus de la porte NON-OU de la figure 5. En référence à la figure 5, une porte NON-OU comprend de multiples transistors P51 et P52 de type PMOS et de multiples transistors N51 et N52 de type NMOS. Les 30 multiples transistors PMOS P51 et P52 sont connectés en série entre un noeud de tension d'alimentation ayant une tension VDD et une borne de sortie Y. Les multiples transistors NMOS N51 et N52 sont connectés en parallèle entre la borne de sortie Y et une tension VSS ou la masse. 35 Ici, la porte NON-ET est une porte NON-ET à deux entrées, un signal d'entrée A est appliqué en entrée aux grilles du transistor PMOS P51 et du transistor NMOS N51, et un signal d'entrée B est appliqué aux grilles du transistor PMOS P52 et du transistor NMOS N52. Comme montré sur les figures 5 et 6, le 5 transistor PMOS P52 est maintenu dans un état constant de déblocage, le transistor NMOS N52 est maintenu dans un état constant de blocage et la porte NON-OU de la figure 5 fonctionne à la manière d'un inverseur. En d'autres termes, le dessin du circuit vu de dessus de la figure 6 présente 10 l'aspect d'une porte NON-OU ordinaire, mais il fonctionne essentiellement à la manière d'un inverseur au lieu d'une porte NON-OU. Autrement dit, l'une des fonctions propres du circuit, telle que la fonction booléenne NON-OU, a été changée en une fonction d'inverseur. Il convient de noter que, bien que le transistor PMOS P52 soit décrit comme étant maintenu dans un état constant de déblocage et que le transistor NMOS N52 soit décrit comme étant maintenu dans un état constant de blocage, on dispose de diverses combinaisons pour permettre 20 au circuit de la figure 5 de fonctionner suivant différentes fonctions booléennes en plus d'une fonction d'inverseur. Par conséquent, si l'on tente de procéder à une ingénierie inverse et d'extraire un circuit à partir de la 25 représentation du dessin du circuit vu de dessus de la figure 6, le circuit ne fonctionne pas à la manière d'une porte NON-OU; cependant, étant donné que le circuit de dessus présente l'aspect d'une porte NON-OU, on extrait un circuit d'une porte NON-OU. Par conséquent, une ingénierie 30 inverse du circuit de la figure 6 donne un circuit extrait de façon erronée. Les figures 7, 8 et 9 illustrent un circuit intégré comportant des multiples portes logiques sans partie de protection contre l'ingénierie inverse. La figure 35 7 est une représentation du dessin du circuit vu de dessus du circuit intégré sans partie de protection contre l'ingénierie inverse. La figure 8 illustre un circuit extrait du dessin de circuit vu de dessus de la figure 7. La figure 9 illustre le schéma du circuit intégré des figures 7 et 8. Les figures 10, 11 et 12 illustrent un circuit intégré comportant plusieurs portes logiques ayant des parties de protection contre l'ingénierie inverse. La figure 10 illustre un dessin du circuit vu de dessus qui apparaît comme étant identique à celui représenté sur la 10 figure 7. La figure 11 illustre un circuit comportant des parties de protection contre l'ingénierie inverse et ayant un dessin de circuit vu de dessus de la figure 10, qui est identique à celui de la figure 7. La figure 12 illustre un schéma du circuit intégré des figures 10 et 11. Comme représenté sur les figures 8 et 11, une porte logique 90 (90') est un inverseur et comporte un transistor N81 (Nlll) de type NMOS et un transistor P81 (P111) de type PMOS. Le transistor PMOS P81 (Plll) est connecté entre un noeud de tension d'alimentation ayant une 20 tension VDD et une borne de sortie A, et comporte une grille à laquelle un signal d'entrée DATA0 est appliqué. Le transistor NMOS N81 (Nlll) est connecté entre la borne de sortie A et une tension VSS ou la masse et comporte une grille à laquelle le signal d'entrée DATA0 est appliqué. 25 Les figures 8 et 11 montrent en outre deux portes NON-ET 91 et 91', qui comprennent plusieurs transistors P82 (P112) et P83 (P113) de type PMOS, et plusieurs transistors N82 (N112) et N83 (N113) de type NMOS. Les multiples transistors PMOS P82 (P112) et P83 (P113) sont connectés en 30 parallèle entre un noeud de tension d'alimentation ayant une tension VDD et une borne de sortie B. Les multiples transistors NMOS N82 (N112) et N83 (N113) sont connectés en série entre la borne de sortie B et une tension VSS ou la masse. Ici, les portes NON-ET 91 et 91' sont des portes 35 NON-ET à deux entrées, un signal d'entrée A est appliqué en entrée aux grilles du transistor PMOS 82 (P112) et du transistor NMOS N83 (N113), et un signal d'entrée DATA1 est appliqué en entrée aux grilles du transistor PMOS P83 (P113) et du transistor NMOS N82 (N112). En outre, les figures 8 et 11 montrent également deux portes NON-OU 5 comprenant plusieurs transistors P84 (P114), P85 (P115) et P86 (P116) de type PMOS et plusieurs transistors N84 (P114), N85 (N115) et N86 (N116) de type NMOS. Les multiples transistors PMOS (P84 (P114), P85 (P115) et P86 (P116) sont connectés en série entre un noeud de tension 10 d'alimentation ayant une tension VDD et une borne de sortie OUT. Les multiples transistors NMOS N84(N114), N85 (N115) et N86 (N116) sont connectés en parallèle entre la borne de sortie OUT et une tension VSS ou la masse. Ici, les deux portes NON-ET sont des portes NON-ET à trois entrées, un 15 signal d'entrée B est appliqué en entrée aux grilles du transistor PMOS P84 (P114) et du transistor NMOS N84 (N114), un signal d'entrée DATA2 est appliqué en entrée aux grilles du transistor PMOS P85 (P115) et du transistor NMOS N85 (Ni15), et un signal d'entrée DATA3 est appliqué en 20 entrée aux grilles du transistor PMOS P86 (P116) et du transistor NMOS N86 (N116). Le circuit intégré de la figure 7 ne comprend pas de partie de protection contre l'ingénierie inverse, c'està-dire sans transistor PMOS qui reste dans un état constant 25 de déblocage ou de blocage, indépendamment d'un signal d'entrée appliqué à sa grille ni transistor NMOS qui reste dans un état constant de déblocage ou de blocage indépendamment d'un signal d'entrée appliqué à sa grille. Dans ce cas, si l'on tente de procéder à une ingénierie 30 inverse et d'extraire un circuit du dessin du circuit vu de dessus de la figure 7, on extrait le circuit de la figure 8. Le circuit de la figure 8 peut être exprimé sous la forme d'un circuit logique, comme représenté sur le schéma de la figure 9. La figure 10 montre un autre exemple de forme de réalisation de l'invention. Sur la figure 10, on suppose que les transistors Plll, N112 et P116 sont maintenus dans un état constant de déblocage et que les transistors NMl, P113 et N116 sont maintenus dans un état constant de blocage. Bien que ces transistors apparaissent comme étant 5 identiques à des transistors ordinaires, tels que ceux représentés sur la figure 7, ils fonctionnent dans des modes différents de ceux de leurs contreparties de la figure 7. Par conséquent, les portes logiques 90', 91' et 92' comportant ces transistors fonctionnent aussi dans des 10 modes qui sont différents de ceux des portes logiques 90, 91 et 92 représentés sur la figure 8. En conséquence, la figure 12, qui est un schéma du circuit de la figure l, montre un inverseur 121, ce qui est différent de la figure 9, qui correspond au schéma de la figure 8. Par conséquent, 15 alors que la figure 10 montre un circuit ayant le même dessin de circuit vu de dessus que celui du circuit de la figure 7, le circuit de la figure 10 fonctionne différemment du circuit de la figure 7. Par conséquent, si l'on procède à une intervention d'ingénierie inverse et 20 qu'on tente d'extraire un circuit du dessin du circuit vu de dessus de la figure 10, on extrait le circuit de la figure 8, et on obtient le circuit logique de la figure 9. Cependant, le circuit réel correspondant à l'agencement est un circuit tel que montré sur la figure 11. Le circuit de 25 la figure 11 peut être exprimé par un circuit logique, comme représenté sur le dessin schématique de la figure 12. La figure 13 est un diagramme des temps portant sur le fonctionnement du circuit de la figure 11. En référence à la figure 13, un signal de sortie OUT est 30 indépendant des signaux DATA0, DATA1 et DATA3, mais il est en opposition de phase avec le signal DATA2. En conclusion, si un circuit doit être extrait du dessin de circuit vu de dessus de la figure 10, on extrait un circuit qui fonctionne dans des modes différents de ses 35 modes réels. Par conséquent, l'application d'une ingénierie inverse au circuit de la figure 11 donne un circuit extrait de façon erronée. Comme décrit ci-dessus, dans un circuit intégré ayant une partie de protection contre l'ingénierie inverse 5 selon l'invention, des transistors qui apparaissent comme étant des transistors ordinaires tels que représentés dans leurs dessins d'architecture, mais qui ont des fonctions différentes de celles de transistors ordinaires, sont formés. Il en résulte que si l'on extrait un circuit à 10 partir d'une représentation de dessins du circuit vu de dessus, on extrait un circuit ayant des fonctions différentes de ses fonctions réelles. En conséquence, la partie de protection contre l'ingénierie inverse est capable de protéger les fonctions du circuit intégré et de 15 s'opposer à l'ingénierie inverse. Il va de soi que de nombreuses modifications peuvent être apportées au circuit intégré et au procédé décrit et représenté sans sortir du cadre de l'invention. REVENDICATIONS 1. Circuit intégré à semiconducteur caractérisé en ce qu'il comporte: une porte logique et une partie de protection 5 contre l'ingénierie inverse qui modifie les fonctions booléennes apparentes d'une porte logique, la partie de protection contre l'ingénierie inverse comprenant au moins un transistor (Pli) de type PMOS qui reste dans un état de déblocage ou de blocage constant indépendamment d'un signal 10 d'entrée (A) appliqué à sa grille; et au moins un transistor (N11il) de type NMOS qui reste dans un état de déblocage ou de blocage constant indépendamment d'un signal d'entrée (A) appliqué à sa grille, le transistor PMOS et le transistor NMOS étant inclus dans des transistors formant la porte logique. 2. Circuit intégré à semiconducteur selon la revendication 1, caractérisé en ce que le, au moins un, transistor PMOS qui reste dans un état de déblocage ou de 20 blocage constant est formé par l'implantation d'ions dans un canal de grille ou par le blocage de l'implantation d'ions dans les canaux de grilles pendant la fabrication. 3. Circuit intégré à semiconducteur selon la revendication 1, caractérisé en ce que le, au moins un, 25 transistor NMOS qui reste dans un état constant de déblocage ou de blocage est formé par l'implantation d'ions dans un canal de grille ou par le blocage d'implantation d'ions dans le canal de grille pendant la fabrication. 4. Circuit intégré à semiconducteur selon la 30 revendication 1, caractérisé en ce qu'un transistor (Pll) de type PMOS est connecté entre un noeud ayant une tension d'alimentation (VDD) et une borne de sortie (Y) et comporte une grille à laquelle un signal d'entrée (A) est appliqué ; et un transistor (Nil) de type NMOS est connecté 35 entre la borne de sortie et la masse et comporte une grille à laquelle le signal d'entrée (A) est appliqué ; les transistors PMOS et NMOS restant dans un état constant de déblocage ou de blocage indépendamment du signal d'entrée. 5. Circuit intégré à semiconducteur selon la revendication 1, caractérisé en que: le, au moins un, transistor PMOS comprend plusieurs transistors (P31, P32) de type PMOS qui sont connectés en parallèle entre un noeud ayant une tension d'alimentation (VDD) et une borne de sortie (Y), et le, au moins un, transistor NMOS comprend plusieurs transistors (N31, N32) de type NMOS qui sont connectés en série entre la borne de sortie et la masse, au moins l'un des transistors PMOS restant dans un état constant de déblocage ou de blocage indépendamment 15 d'un signal d'entrée et au moins l'un des transistors NMOS restant dans un état constant de déblocage ou de blocage indépendamment du signal d'entrée. 6. Circuit intégré à semiconducteur selon la revendication 1, caractérisé en ce que: le, au moins un, transistor PMOS comprend plusieurs transistors (P51, P52) de type PMOS qui sont connectés en série entre une tension d'alimentation (VDD) et une borne de sortie (Y) ; et le, au moins un, transistor NMOS comprend 25 plusieurs transistors (N51, N52) de type NMOS qui sont connectés en parallèle entre la borne de sortie et une tension de masse, au moins l'un des transistors PMOS restant dans un état constant de déblocage ou de blocage indépendamment d'un signal d'entrée et au moins l'un des 30 transistors NMOS restant dans un état constant de déblocage ou de blocage indépendamment du signal d'entrée. 7. Procédé pour la protection contre l'ingénierie inverse d'un circuit intégré à semiconducteur comprenant plusieurs portes logiques ayant au moins un transistor de 35 type PMOS et au moins un transistor de type NMOS, le procédé étant caractérisé en ce qu'il comprend: la construction d'au moins un transistor (Pli) de type PMOS afin qu'il reste dans un état de déblocage ou de blocage constant indépendamment d'un signal d'entrée (A) appliqué à une grille de ce transistor PMOS, par 5 l'implantation d'ions dans un canal de grille du, au moins un, transistor PMOS ou par le blocage de l'implantation d'ions dans le canal de grille pendant la fabrication; et la construction d'au moins un transistor (Nil) de type NMOS afin qu'il reste dans un état de déblocage ou de 10 blocage constant indépendamment d'un signal d'entrée (A) appliqué à une grille de ce transistor NMOS, par l'implantation d'ions dans un canal de grille du, au moins un, transistor NMOS ou le blocage de l'implantation d'ions dans le canal de grille pendant la fabrication. 8. Procédé pour la protection contre l'ingénierie inverse selon la revendication 7, caractérisé en ce qu'il comprend en outre: la connexion d'un transistor (Pl1) de type PMOS entre une alimentation (VDD) et une borne de sortie (Y) et 20 l'application d'un signal d'entrée (A) à la grille du transistor PMOS; et la connexion d'un transistor (N1l) de type NMOS entre la borne de sortie et la masse et l'application du signal d'entrée à la grille du transistor NMOS, les transistors PMOS et NMOS étant maintenus dans un état constant de déblocage ou de blocage indépendamment du signal d'entrée. 9. Procédé pour la protection contre l'ingénierie inverse selon la revendication 7, caractérisé en ce qu'il 30 comprend en outre: la connexion de plusieurs transistors (P31, P32) de type PMOS en parallèle entre un noeud ayant une tension d'alimentation (VDD) et une borne de sortie (Y) ; et la connexion de plusieurs transistors (N31, N32) 35 de type NMOS en série entre la borne de sortie et la masse, au moins l'un des transistors PMOS étant maintenu dans un état de déblocage ou de blocage constant indépendamment d'un signal d'entrée et au moins l'un des transistors NMOS étant maintenu dans un état constant de déblocage ou de blocage indépendamment du signal d'entrée. 10. Procédé de protection contre l'ingénierie inverse selon la revendication 7, caractérisé en ce qu'il comprend en outre: la connexion de plusieurs transistors (P51, P52) 10 de type PMOS en série entre un noeud ayant une tension d'alimentation (VDD) et une borne de sortie (Y) ; et la connexion de plusieurs transistors (N51, N52) de type NMOS en parallèle entre la borne de sortie et la masse, au moins l'un des transistors PMOS étant maintenu dans un état constant de déblocage ou de blocage indépendamment d'un signal d'entrée et au moins l'un des transistors NMOS étant maintenu dans un état constant de déblocage ou de blocage indépendamment du signal d'entrée.