FR 2858114 A1 20050128 FR 0406073 A 20040604 La présente invention concerne un transistor à effet de champ métal-oxyde-semiconducteur (ou MOSFET) et un procédé de fabrication de celui-ci. La présente invention concerne plus particulièrement un MOSFET du type silicium 5 sur isolant à double canal vertical, et un procédé de fabrication de celui-ci. Au cours des dernières années, on a utilisé dans de nombreuses applications des dispositifs fabriqués sur des substrats du type silicium sur isolant (SOI pour Silicon10 On-Insulator"). Lorsque les dispositifs sont fabriqués sur des substrats SOI, des courants de fuite de jonction et des capacités de jonction parasites sont réduits. Un faible courant de fuite de jonction conduit à une faible dissipation de puissance et, par conséquent, à une 15 relativement longue durée de vie pour l'alimentation à courant continu. Une faible capacité de jonction parasite facilite l'obtention d'une vitesse de dispositif élevée. La figure 1 illustre une structure d'un dispositif MOSFET complémentaire SOI à canal latéral classique. En se référant à la figure 1, on note qu'un transistor à canal N 12 et un transistor à canal P 14 comprennent une couche d'oxyde enterrée 20 et une couche monocristalline 22 formées sur un substrat 18. Un empilement 16 comprend le substrat 18, la couche d'oxyde 25 enterrée 20 et la couche de silicium monocristallin 22. On peut utiliser un procédé classique de séparation par implantation d'oxygène (SIMOX pour "Separation by Implantation of Oxygen") pour former la couche d'oxyde enterrée 20. Dans cette structure de dispositif, des îlots 30 de dispositif isolés 28 sont formés par des tranchées 30 remplies d'oxyde. Le numéro de référence 36 désigne une interface entre la couche d'oxyde enterrée 20 et les îlots isolés 28. Le dispositif comprend en outre des régions de source et de drain de transistor, respectivement 52 et 54. 35 Des régions faiblement dopées 48 entourent les régions de source et de drain 52 et 54. Une grille de transistor 38 est formée sur une partie centrale de l'îlot isolé 28. La grille de transistor 38 comprend une couche d'oxyde sur une surface supérieure de l'îlot 28 et une couche de silicium polycristallin dans laquelle on a défini un motif. Un 5 contact de corps du transistor 56 est formé en contact avec la région de source 52. Des contacts électriques 58 sont formés sur la couche de silicium polycristallin, portant un motif, de la grille de transistor 38 et sur les régions de source et de drain 52 et 54. Une caractéristique de cette structure de dispositif consiste en ce qu'elle n'exige pas une étape de processus d'assemblage de tranches. Cependant, des transistors SOI à canal latéral, comme celui illustré sur la figure 1, sont des dispositifs à structure plane qui 15 exigent une grande étendue de transistor sur la surface du substrat pour améliorer les valeurs de performances de dispositif, comme le courant à l'état passant. De ce fait, des structures de dispositif SOI à canal vertical, qui procurent de meilleures performances sans exiger une 20 étendue supplémentaire sur la surface de la tranche, présentent une autre solution prometteuse. Cependant, un transistor SOI vertical classique peut exiger des étapes de traitement complexes, comme l'assemblage d'une tranche retournée, après qu'une partie de la structure de 25 dispositif a été formée sur une première tranche. La figure 2 illustre une structure d'un dispositif MOSFET SOI à canal vertical classique. En se référant à la figure 2, on note qu'une structure du dispositif MOSFET SOI à canal vertical 30 classique comprend une région de source 19, une région de canal l1a et une région de drain 26. La structure du dispositif comprend en outre un drain en silicium polycristallin 15 et des électrodes de source 24. Un sillon 20 est formé à travers la région de source 19 et la région 35 de canal lia, et une couche d'oxyde de grille 21 est ensuite formée sur un fond et des parois latérales du sillon 20. Le sillon 20 est ensuite rempli avec une électrode de grille en silicium polycristallin, 22. L'étendue du dispositif actif est recouverte sur les côtés et sur une partie de fond par une pellicule isolante 16. 5 Une pellicule isolante 23 est formée sur la surface du dispositif et une pellicule d'interconnexion de grille en silicium polycristallin, 25, est formée au sommet de l'électrode de grille 22. Une pellicule de silicium polycristallin 17 est prévue pour l'assemblage de tranches 10 en configuration retournée. Des couches 26, 15, 16 et 17 sont formées sur une surface d'une première tranche (non représentée) avant de transférer sur une seconde tranche 18 la structure de dispositif partiellement achevée sur la surface de la première tranche, par assemblage de tranches 15 en configuration retournée, ceci étant suivi par une gravure ou un polissage de la première tranche jusqu'à ce que la pellicule isolante 16 soit à nu. Le reste du traitement de dispositif est effectué après l'achèvement de la structure de dispositif partiellement formée sur la 20 première tranche. Le traitement de la structure de dispositif illustrée sur la figure 2 exige des étapes de traitement de dispositif complexes et une étape coûteuse d'assemblage de tranches en configuration retournée. L'étendue de surface 25 du substrat 18 occupée par le transistor est grande. Par conséquent, la structure de dispositif SOI à canal vertical classique de la figure 2 ne convient pas pour l'intégration de dispositifs à densité élevée. Pour s'efforcer de résoudre certains au moins des 30 problèmes décrits cidessus, une caractéristique de la présente invention est de procurer un transistor à effet de champ (FET) du type silicium sur isolant (SOI) à double canal vertical. De plus, une autre caractéristique de la présente invention est de procurer des procédés de 35 fabrication du transistor silicium sur isolant à double canal vertical. Selon un mode de réalisation de la présente invention, un transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal vertical comprend une paire de deux couches de semiconducteur verticales en 5 contact avec une paire de couches d'isolation par tranchée de faible profondeur parallèles sur un substrat, une source, un drain et une région de canal sur chacune de la paire de couches de semiconducteur verticales, avec des régions correspondantes sur la paire de couches de 10 semiconducteur verticales disposées face à face en alignement, un oxyde de grille sur la région de canal des deux couches de la paire de couches de semiconducteur verticales, et une électrode de grille, une électrode de source et une électrode de drain connectant électriquement 15 les régions respectives de la paire de couches de semiconducteur verticales. Conformément à une caractéristique de la présente invention, le transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal vertical du mode de réalisation peut en outre 20 comprendre un canal de fond, ayant une tension de seuil plus élevée qu'une tension de seuil de la région de canal sur chacune de la paire de couches de semiconducteur verticales, formé sur le substrat. Conformément à une autre caractéristique de la présente invention, le transistor à 25 effet de champ FET silicium sur isolant (SOI) à double canal vertical de ce mode de réalisation peut en outre inclure une couche d'isolant au sommet de la paire de couches d'isolation par tranchée de faible profondeur parallèles, sur le substrat entre la paire de deux couches 30 de semiconducteur verticales, et entre des parties médianes de la paire de deux couches de semiconducteur verticales des deux côtés de l'électrode de grille. Selon encore une autre caractéristique de la présente invention, le transistor à effet de champ (FET) silicium sur isolant 35 (SOI) à double canal vertical est du type à structure plane. Selon encore une autre caractéristique de la présente invention, dans le transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal vertical, l'électrode de grille peut être formée soit en siliciure de tungstène, soit en tungstène, et l'électrode de 5 source/drain peut être formée soit en silicium polycristallin dopé, soit en tungstène. Selon une caractéristique de la présente invention, dans le transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal vertical, une profondeur de la paire 10 de deux couches de semiconducteur verticales est approximativement égale aux 2/3 d'une profondeur de la paire de couches d'isolation par tranchée de faible profondeur parallèles. Selon un autre mode de réalisation de la présente 15 invention, un transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal vertical comprend un substrat ayant une région active, une paire de régions d'isolation par tranchée de faible profondeur (STI pour "Shallow Trench Isolation") verticales dans la région 20 active du substrat, et s'étendant dans une direction longitudinale, une paire de régions de source/drain verticales adjacentes à la paire de régions d'isolation par tranchée de faible profondeur verticales, avec une région de canal de transistor entre les régions de source/drain 25 dans la région active du substrat, et s'étendant dans la direction longitudinale, un canal de fond, ayant une tension de seuil supérieure à une tension de seuil du canal de transistor, formé sur le substrat et en contact avec les deux régions de la paire de régions de source/drain 30 verticales, une première couche d'oxyde formée sur la paire de régions d'isolation par tranchée de faible profondeur verticales, et au-dessus de ces régions, une électrode de source/drain formée à l'intérieur de la première couche d'oxyde, l'électrode de source/drain étant formée sur la 35 paire de régions de source/drain verticales, une couche d'oxyde de grille formée entre la paire de régions de source/drain verticales sur le canal de fond, une couche d'oxyde de grille formée dans une direction latérale dans une région médiane du substrat, et une électrode de grille formée sur la paire de régions d'isolation par tranchée de faible profondeur et sur la couche d'oxyde de grille. Le dispositif peut en outre comprendre un masque de grille formé sur l'électrode de grille. Le dispositif peut en outre comprendre une seconde couche d'oxyde formée sur le canal de fond et entre la paire de régions de 10 source/drain verticales adjacentes à l'électrode de grille. Le dispositif peut en outre comprendre un élément d'espacement de paroi latérale formé sur une surface supérieure des régions de source/drain verticales. Le masque de grille est de préférence une couche de nitrure de 15 silicium. De préférence, la paire de régions d'isolation par tranchée de faible profondeur verticales ont une profondeur d'environ 300 nm et les régions de source/drain verticales ont une profondeur d'environ 200 nm. Selon encore un autre mode de réalisation de la présente invention, un procédé de fabrication d'un transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal vertical comprend la formation d'une paire de régions d'isolation par tranchée de faible 25 profondeur (STI) dans une région active d'un substrat, de façon qu'une surface supérieure des régions d'isolation par tranchée de faible profondeur fasse saillie au-dessus d'une surface supérieure du substrat, l'accomplissement d'un premier processus d'implantation ionique sur la région 30 active du substrat, pour former une paire de canaux de transistor verticaux et un canal de fond, la paire de canaux de transistor verticaux et le canal de fond s'étendant dans une direction longitudinale, la formation d'éléments d'espacement de paroi latérale sur la région 35 active du substrat audessus de la paire de canaux de transistor verticaux et en position adjacente à la partie en saillie de la paire de régions d'isolation par tranchée de faible profondeur, la gravure de la région active du substrat, en utilisant les éléments d'espacement de paroi latérale comme un masque, pour mettre à nu la paire de 5 canaux de transistor verticaux et le canal de fond, la paire de canaux de transistor verticaux et le canal de fond définissant une tranchée, l'accomplissement d'un second processus d'implantation ionique sur le canal de fond à nu, la formation d'une couche d'oxyde de grille entre la paire 10 de canaux de transistor verticaux sur le canal de fond, dans une direction latérale, dans une région médiane du substrat, la formation d'une électrode de grille sur la couche d'oxyde de grille, les éléments d'espacement de paroi latérale, et une surface supérieure de la paire de 15 régions d'isolation par tranchée de faible profondeur verticales, l'accomplissement d'un troisième processus d'implantation ionique sur la paire de canaux de transistor verticaux à nu, pour former une paire de régions de source/drain verticales, le dépôt d'une couche d'oxyde sur 20 le canal de fond, les éléments d'espacement de paroi latérale et une surface supérieure des régions d'isolation par tranchée de faible profondeur, de façon que la couche d'oxyde soit adjacente à la couche d'oxyde de grille et à l'électrode de grille, le remplissage de la tranchée par 25 une couche d'oxyde, la gravure de la couche d'oxyde pour mettre à nu une partie supérieure de la paire de régions de source/drain verticales, et la formation d'une électrode de contact de source/drain sur le canal de fond et entre la paire de régions de source/drain verticales, de façon 30 qu'une surface supérieure de l'électrode de contact de source/drain affleure une surface supérieure du masque de grille. Selon ce premier mode de réalisation du procédé de fabrication, le premier processus d'implantation ionique 35 peut être une implantation à faible dose effectuée sous un angle d'implantation de 0 . Le second processus d'implantation ionique peut être une implantation à dose élevée effectuée sous un angle de 0 . Le troisième processus d'implantation ionique peut être effectué sous un angle d'implantation oblique de 7 . Plus préférablement, le 5 troisième processus d'implantation ionique est un processus de dopage par plasma. Selon encore un autre mode de réalisation de la présente invention, un procédé de fabrication d'un transistor à effet de champ (FET) silicium sur isolant 10 (SOI) à double canal vertical comprend la formation d'une paire de régions d'isolation par tranchée de faible profondeur (STI) dans une région active d'un substrat, de façon qu'une partie supérieure des régions d'isolation par tranchée de faible profondeur fasse saillie au- dessus d'une 15 surface supérieure du substrat, la formation d'éléments d'espacement de paroi latérale sur la région active du substrat en position adjacente à la partie en saillie de la paire de régions d'isolation par tranchée de faible profondeur, la gravure de la région active du substrat, en 20 utilisant les éléments d'espacement de paroi latérale comme un masque, pour définir une tranchée, l'accomplissement d'un premier processus d'implantation ionique sur des parois latérales et une partie de fond de la tranchée, pour former respectivement une paire de canaux de transistor 25 verticaux et un canal de fond, la paire de canaux de transistor verticaux et le canal de fond s'étendant dans une direction longitudinale, la formation d'une couche d'oxyde de grille entre la paire de canaux de transistor verticaux sur le canal de fond, dans une direction 30 latérale, dans une région médiane du substrat, la formation d'une électrode de grille sur la couche d'oxyde de grille, les éléments d'espacement de paroi latérale et une surface supérieure de la paire de régions d'isolation par tranchée de faible profondeur, l'accomplissement d'un second 35 processus d'implantation ionique sur la paire à nu de canaux de transistor verticaux, pour former une paire de régions de source/drain verticales, le dépôt d'une couche d'oxyde sur le canal de fond, les éléments d'espacement de paroi latérale, et une surface supérieure des régions d'isolation par tranchée de faible profondeur, la couche 5 d'oxyde étant adjacente à la couche d'oxyde de grille et à l'électrode de grille, le remplissage de la tranchée par une couche d'oxyde, la gravure de la couche d'oxyde pour mettre à nu une partie supérieure de la paire de régions de source/drain verticales, et la formation d'une électrode de 10 contact de source/drain sur le canal de fond et entre la paire de régions de source/drain verticales, de façon qu'une surface supérieure de l'électrode de contact de source/drain affleure une surface supérieure du masque de grille. Selon ce second mode de réalisation du procédé de fabrication, le premier processus d'implantation ionique peut être un processus d'implantation ionique à faible dose oblique, pour former la paire de canaux de transistor verticaux, et un processus d'implantation ionique à dose 20 élevée, à angle nul, pour former le canal de fond. Plus préférablement, le premier processus d'implantation ionique est un processus de dopage par plasma. Le second processus d'implantation ionique peut être effectué sous un angle d'implantation oblique de 7 . Plus préférablement, le 25 second processus d'implantation ionique est un processus de dopage par plasma. Selon l'un ou l'autre procédé de fabrication de la présente invention, le procédé peut en outre inclure la formation d'un masque de grille sur l'électrode de grille 30 après la formation de l'électrode de grille. La formation de la paire de régions STI peut comprendre le dépôt d'une couche de masque sur le substrat, l'accomplissement d'un processus de gravure anisotrope pour enlever la couche de masque et former une paire de régions de tranchée, et le 35 remplissage de la paire de régions de tranchée avec une couche isolante. La couche de masque est de préférence une couche de nitrure de silicium. Le processus de gravure pour enlever la couche de masque est de préférence une gravure par voie humide. La formation de l'élément d'espacement de paroi 5 latérale peut inclure le dépôt d'une couche d'éléments d'espacement sur une surface supérieure du substrat, incluant la partie en saillie de la région d'isolation par tranchée de faible profondeur, et la gravure de la couche d'éléments d'espacement en utilisant un procédé de gravure 10 anisotrope pour former les éléments d'espacement de paroi latérale adjacents à la partie en saillie de la région d'isolation par tranchée de faible profondeur. La couche d'éléments d'espacement peut être formée soit par du nitrure de silicium obtenu par dépôt chimique en phase 15 vapeur à basse pression (LPCVD pour "Low-Pressure Chemical Vapor Deposition"), soit par du nitrure de silicium obtenu par dépôt chimique en phase vapeur renforcé par plasma (PECVD pour "Plasma-Enhanced Chemical Vapor Deposition"). La couche d'éléments d'espacement est de préférence déposée 20 avec une épaisseur comprise entre environ 50 nm et 80 nm. Les éléments d'espacement de paroi latérale ont de préférence une épaisseur d'environ 50 nm. La couche d'oxyde de grille est de préférence un oxyde formé par croissance thermique. La formation de l'électrode de grille et la formation du masque de grille peuvent inclure le dépôt de l'électrode de grille sur la couche d'oxyde de grille, les éléments d'espacement de paroi latérale et une surface supérieure de la paire de régions d'isolation par tranchée 30 de faible profondeur verticales, en utilisant un processus de dépôt chimique en phase vapeur à basse pression (LPCVD), l'aplanissement de la couche d'électrode de grille en utilisant un polissage mécano-chimique (CMP pour "Chemical Mechanical Polishing"), le dépôt du masque de grille sur la 35 couche d'électrode de grille aplanie en utilisant un processus LPCVD, et la définition d'un motif dans le masque de grille et l'électrode de grille par photolithographie et gravure. De préférence, l'électrode de grille consiste en siliciure de tungstène ou en tungstène, et le masque de grille est une couche de nitrure de silicium. L'électrode de contact de source/drain peut consister en silicium polycristallin dopé ou en tungstène. Le tranchée peut être gravée en utilisant une gravure ionique réactive (RIE pour "Reactive Ion Etching") jusqu'à une profondeur d'environ 200 nm. Les régions d'isolation 10 par tranchée de faible profondeur peuvent avoir une profondeur d'environ 300 nm. Le canal de fond a de préférence une tension de seuil élevée, égale ou supérieure à environ 2 V. Une profondeur de gravure de la tranchée est de 15 préférence approximativement égale aux 2/3 d'une profondeur de la région d'isolation par tranchée de faible profondeur. D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la description détaillée qui va suivre de modes de réalisation 20 préférés de celle-ci, donnés à titre d'exemples non limitatifs. La suite de la description se réfère aux dessins annexés, dans lesquels: la figure 1 montre une structure d'un dispositif MOSFET complémentaire SOI à canal latéral classique; la figure 2 montre une structure d'un dispositif MOSFET SOI à canal vertical classique; la figure 3 montre une vue tridimensionnelle en perspective d'une structure de transistor SOI à double canal vertical conforme à un mode de réalisation de la 30 présente invention; et les figures 4a à 13e montrent de façon schématique des coupes, des vues de dessus et des vues tridimensionnelles en perspective, pour expliquer des phases dans un procédé de fabrication d'une structure d'un 35 transistor SOI à double canal vertical conforme à des modes de réalisation de la présente invention. De façon plus spécifique, les figures 4a, 5a, 6a, 7a, 8a, 9a, 10a, lia, 12a et 13a montrent des coupes selon une ligne A-B-C de la figure 3. Les figures 4b, 5b, 6b, 7b, 8b, 9b, 10b, llb, 12b et 13b montrent des coupes selon une ligne D-D' de la figure 3. Les figures 4c, 5c, 6c, 7c, 8c, 9c, 10c, 11c, 12c et 13c montrent des coupes selon une ligne E-F-G de la figure 3. Les figures 5d, 9d, 11d, 12d et 13d montrent des vues de dessus. Les figures 4d, 5e, 6d, 7d, 8d, 9e, 10d, l1e, 12e et 13e montrent des vues en perspective 10 tridimensionnelles. On va maintenant décrire plus complètement la présente invention dans ce qui suit, en se référant aux dessins annexés, qui montrent des modes de réalisation préférés de l'invention. L'invention peut cependant être 15 matérialisée sous différentes formes et on ne doit pas considérer qu'elle est limitée aux modes de réalisation présentés ici. Ces modes de réalisation sont au contraire présentés pour que cet exposé soit approfondi et complet, et permette à l'homme de l'art d'apprécier pleinement la 20 portée de l'invention. Dans les dessins, les épaisseurs de couches et de régions sont exagérées pour la clarté. On notera également que lorsqu'il est dit qu'une couche est "sur" une autre couche ou un substrat, elle peut être directement sur l'autre couche ou le substrat, ou bien des 25 couches intermédiaires peuvent également être présentes. En outre, il faut noter que lorsqu'il est dit qu'une couche est "sous" une autre couche, elle peut être directement audessous, et une ou plusieurs couches intermédiaires peuvent également être présentes. De plus, il faut également noter 30 que lorsqu'il est dit qu'une couche est "entre" deux couches, elle peut être la seule couche entre les deux couches, ou bien une ou plusieurs couches intermédiaires peuvent également être présentes. Des numéros de référence semblables dans différents dessins désignent des éléments 35 semblables. La figure 3 montre une vue tridimensionnelle en perspective d'une structure de transistor SOI à double canal vertical conforme à un mode de réalisation de la présente invention. En se référant à la figure 3, on note qu'une 5 source, un drain et une région de canal d'un transistor SOI à double canal vertical (toutes les régions ne sont pas visibles sur cette vue) sont formés dans un substrat 110 sur deux couches de semiconducteur verticales parallèles 121a. Une couche d'isolation par tranchée de faible 10 profondeur (STI pour "Shallow Trench Isolation") 112 est adjacente aux deux couches de semiconducteur verticales parallèles 121a. Une partie supérieure de la couche STI 112 fait saillie au-dessus d'une surface supérieure du substrat 110. Un élément d'espacement de paroi latérale 114 formé 15 sur des parois latérales de la partie en saillie de la couche STI 112, facilite la formation des couches de semiconducteur verticales parallèles 121a en position adjacente à la couche STI 112 pendant une gravure d'une tranchée dans une zone active du substrat 110. Une 20 profondeur des couches de semiconducteur verticales parallèles 121a est inférieure à une profondeur de la couche STI 112. La profondeur des couches de semiconducteur verticales parallèles 121a est de préférence approximativement égale aux 2/3 de la profondeur de la couche STI 112. Après avoir été fortement dopées, les couches de semiconducteur verticales 121a deviennent des régions de source/drain. De plus, une partie de canal de fond 113b de la tranchée est fortement dopée. Une région de canal (non représentée) est formée entre les régions de source/drain 30 dans une région médiane longitudinale des deux couches de semiconducteur verticales 121a. Une couche d'oxyde de grille (non représentée) est formée sur la région de canal, qui est faiblement dopée en comparaison avec les régions de source/drain 121a. Une électrode de grille 118 et un masque 35 de grille 120 sont formés au-dessus de la couche d'oxyde de grille (non représentée). Une couche d'isolant 122 est formée au-dessus de la couche d'isolation par tranchée de faible profondeur 112 et de la région médiane de la tranchée à côté de l'électrode de grille 118 et du masque de grille 120, au même niveau 5 que le masque de grille 120. La couche d'isolant 122 peut en outre être formée dans la tranchée au-dessus de la surface du canal de fond fortement dopé 113b, de façon que la couche d'isolant 122 remplisse partiellement la tranchée et laisse à nu une partie supérieure des régions de 10 source/drain sur les parois latérales des couches de semiconducteur verticales 121a. Des électrodes de source/drain 124a et 124b sont formées dans la tranchée pour connecter électriquement les régions de source/drain 121a des parois latérales de 15 couches de semiconducteur verticales parallèles, transversalement à la tranchée. Cette structure aboutit à une électrode de source et une électrode de drain pour la structure de MOSFET SOI vertical à double canal. Dans ce mode de réalisation, la résistance parasite de source/drain 20 est diminuée, du fait que les électrodes de source/drain 124a et 124b sont directement en contact avec les régions de source/drain fortement dopées des parois latérales de couches de semiconducteur verticales parallèles 121a. Conformément à la structure de dispositif du mode de 25 réalisation, comme représenté sur la figure 3, lorsque la couche d'isolant 122 est présente en supplément sur la surface de canal de fond 113b, les électrodes de source/drain (S/D) 124a et 124b ne viennent pas directement en contact avec la surface du canal de fond de tranchée 30 113b, fortement dopé. Une concentration de dopage du canal de fond de tranchée 113b fortement dopé est choisie de façon qu'aucune couche d'inversion ne soit formée sur une surface de celuici pendant le fonctionnement normal, pour les tensions de 35 source continues utilisées dans le circuit. Par conséquent, aucun canal de conduction parasite n'est créé sur la surface horizontale du substrat semiconducteur. Dans la structure de dispositif du mode deréalisation de la présente invention, comme représenté sur la figure 3, les parois latérales de couches de semiconducteur verticales 5 parallèles 121a sont formées en utilisant un élément d'espacement 114 pendant un processus de gravure. On peut utiliser une profondeur de retrait de tranchée pour commander une largeur de canal de transistor. La structure de dispositif SOI de la présente 10 invention est de préférence réalisée sur une tranche de silicium massif 110. Dans la structure de dispositif finale, des surfaces supérieures des électrodes de source/drain 124a et 124b, du masque de grille 120 et de la couche d'isolant 122 sont à un même niveau, ce qui procure 15 la planéité. En outre, l'électrode de grille est de préférence formée de siliciure de tungstène ou de tungstène, la couche de masque de grille peut être formée d'une couche de nitrure de silicium, et l'électrode de contact de source/drain peut être formée de silicium 20 polycristallin dopé ou de tungstène. Les régions STI ont de préférence une profondeur d'environ 300 nm. Les régions de source/drain verticales ont de préférence une profondeur d'environ 200 nm. La structure du dispositif de la présente invention ressortira davantage après que des détails de 25 traitement de la présente invention auront été présentés, comme décrit ci-dessous. Les figures 4a à 13e montrent schématiquement des coupes, des vues de dessus et des vues en perspective tridimensionnelles illustrant des phases dans un procédé de 30 fabrication d'une structure de transistor à double canal vertical conforme à un mode de réalisation de la présente invention. De façon plus spécifique, les figures 4a, 5a, 6a, 7a, 8a, 9a, 10a, lia, 12a et 13a montrent des coupes selon une ligne A-B-C de la figure 3; les figures 4b, 5b, 35 6b, 7b, 8b, 9b, 10b, llb, 12b et 13b montrent des coupes selon une ligne D-D' de la figure 3; les figures 4c, 5c, 6c, 7c, 8c, 9c, 10c, llc, 12c et 13c montrent des coupes selon une ligne E-F-G de la figure 3; les figures 5d, 9d, lld, 12d et 13d montrent des vues de dessus; et les figures 4d, 5e, 6d, 7d, 8d, 9e, 10d, lie, 12e et 13e montrent des vues en perspective tridimensionnelles. En se référant aux figures 4a à 4e, on note qu'une couche de masque 113 est formée sur le substrat 110. La couche de masque 113 est de préférence une couche de nitrure et est de préférence formée par un processus de 10 dépôt chimique en phase vapeur à basse pression (LPCVD). Une région d'isolation de champ 112 est formée dans le substrat 110 pour définir une région active, dans laquelle la structure de dispositif sera formée. La région d'isolation de champ 112 est de préférence une isolation 15 par tranchée de faible profondeur (STI). La couche STI 112 peut être formée par un procédé bien connu consistant à effectuer une gravure anisotrope d'une tranchée entourant la région active 110, à déposer une couche d'isolation sur la tranchée et à aplanir la couche d'isolation en utilisant 20 un processus de gravure de réduction d'épaisseur, de préférence un processus de polissage mécano-chimique (CMP) . Le numéro de référence 110 désigne à la fois la région de dispositif active et le substrat utilisé pour fabriquer le dispositif de la présente invention. La région de 25 dispositif active du substrat 110 est protégée par la couche de masque 113 pendant la formation de tranchée de faible profondeur dans le substrat 110, par gravure. La profondeur de la couche STI est de préférence d'environ 300 nm. La profondeur de la couche STI est sélectionnée sur 30 la base de la largeur de canal de transistor désirée. En se référant aux figures 5a à 5d, on note que la couche de masque de nitrure 113 est enlevée sur la région de dispositif active 110, par un processus de gravure par voie humide. Dans la structure résultante, la couche STI 35 112 fait saillie à partir de la surface du substrat 110. Dans un mode de réalisation de la présente invention, sur la structure résultante, illustrée sur les figures 5a à 5d, un dopant de commande de tension de seuil (Vth) est introduit dans la région de dispositif active du 5 substrat 110 en utilisant un processus d'implantation ionique optionnel. Une distance de pénétration des ions implantés est de préférence d'environ 100 nm. L'espèce implantée peut être BF2+ si le substrat 110 est un matériau consistant en silicium de type p. Le substrat n'est de 10 préférence pas incliné pendant cette implantation ionique. Cette étape d'implantation ionique donne des régions de semiconducteur verticales 113a, faiblement dopées, après l'accomplissement d'une étape de gravure ionique réactive (RIE) pour former une tranchée, comme on le décrira par la 15 suite en référence aux figures 8a à 8d. Une partie médiane des régions de semiconducteur verticales dopées 113a est utilisée comme la région de canal vertical. Le dopage du canal de fond 113b (si le dopage par implantation ionique initiale est utilisé pour les régions de semiconducteur 20 verticales dopées 113a) est effectué à la suite d'un processus de gravure pour former une tranchée, comme décrit en relation avec les figures 8a à 8d. En se référant aux figures 6a à 6d, on note qu'une couche de nitrure de silicium est déposée sur la structure 25 résultante représentée sur les figures 6a à 5d, pour former des éléments d'espacement de paroi latérale sur la partie supérieure en saillie de la couche STI 112. La couche de nitrure de silicium est de préférence déposée par un processus de LPCVD ou par un processus de dépôt chimique en 30 phase vapeur renforcé par plasma (PECVD), jusqu'à une épaisseur d'environ 50-80 nm. La couche de nitrure de silicium est gravée de façon anisotrope pour former des éléments d'espacement de paroi latérale 114 en nitrure de silicium sur des parois latérales de la partie supérieure 35 en saillie de la couche STI 112. Une épaisseur de l'élément d'espacement de paroi latérale est de préférence d'environ nm. Une épaisseur de l'élément d'espacement de paroi latérale 114 est une considération importante, du fait que cette épaisseur détermine une épaisseur des canaux de source/drain verticaux 121a, 121b. En se référant aux figures 7a à 7d, on note qu'en utilisant à titre de masque l'élément d'espacement en nitrure de silicium 114 et la couche STI 112, la région de dispositif active du substrat 110 est gravée en utilisant un processus de gravure ionique réactive (RIE) pour former 10 une tranchée dans la zone de dispositif active entourée par la couche STI 112. Une profondeur de gravure de la région de dispositif active est de préférence d'environ 2/3 de la profondeur de la couche STI 112 dans le substrat 110. La profondeur de gravure de tranchée est de préférence environ 15 200 nm. La profondeur de gravure de tranchée détermine la largeur de canal du dispositif. Le processus de gravure par RIE donne des parois latérales de couches de semiconducteur verticales parallèles lisses et un fond plat pour la tranchée. Les parois latérales de couches de semiconducteur 20 verticales parallèles qui sont en contact avec la couche STI 112 sont ensuite utilisées pour former les régions de canal, de source et de drain du dispositif. En se référant aux figures 8a à 8d, on note qu'une implantation ionique de commande de Vth, à angle 25 d'obliquité nul, marquée (1) sur la figure 8d, est effectuée, de préférence en utilisant des ions BF2+, pour former une surface de canal de fond de tranchée 113b fortement dopée. Cette implantation de commande de Vth contribue à maintenir bloquée la région de canal de fond de 30 tranchée pendant le fonctionnement normal du dispositif. Le processus d'implantation ionique à dose élevée peut fixer la valeur de Vth de la région de canal de fond de tranchée au-dessus de la tension d'alimentation continue qui sera utilisée pour alimenter les dispositifs à transistors. La 35 valeur de Vth de la surface de fond de tranchée est de préférence égale ou supérieure à environ 2 V. Les parois latérales verticales 113a de la tranchée sont soumises à un processus de dopage à faible dose pour commander la tension Vth de la région de canal de transistor vertical. La valeur de Vth de la région de canal de transistor vertical 113a 5 est inférieure à la valeur de Vth de la région de canal de fond 113b. Le processus de dopage de paroi latérale de couche de semiconducteur verticale, à faible dose, est accompli soit par un processus d'implantation ionique sous un angle oblique, marqué (2) sur la figure 8d, soit, plus 10 préférablement, par un processus de dopage par plasma. Les ions utilisés dans ce processus peuvent être des ions BF2+. L'angle d'obliquité pendant l'implantation est de préférence d'environ 7 . Le processus d'implantation ionique sous un angle oblique a cependant un problème 15 d'effet d'ombre. On peut minimiser ou éliminer le problème d'effet d'ombre en sélectionnant une faible profondeur de tranchée, qui correspond à une hauteur de la paroi latérale verticale 113a. Une profondeur de tranchée relativement faible limite la largeur de canal du transistor à une 20 faible valeur. Par conséquent, on doit faire un compromis entre la profondeur de tranchée et l'effet de masque. En variante, le processus de dopage par plasma conduit à doper seulement une région peu profonde, mais ne souffre pas du problème d'effet de masque. Bien que l'accomplissement du 25 processus de dopage par implantation ionique initial à ce moment soit préférable, le processus de dopage par implantation ionique à faible dose (2) n'est pas exigé si le processus de dopage par implantation ionique initial optionnel, comme décrit ci-dessus en relation avec les 30 figures 5a à 5d, a été accompli. Cependant, le processus de dopage par implantation ionique à dose élevée (1) est encore exigé pour achever le canal de fond 113b. En se référant aux figures 9a à 9e, on note qu'une couche d'oxyde de grille 116 est formée sur les parois 35 latérales de couches de semiconducteur verticales 113a et également sur la partie de fond à nu, 113b, de la tranchée. La couche d'oxyde de grille 116 est de préférence formée par oxydation thermique. Une épaisseur de la couche d'oxyde de grille est de préférence de 5 nm. Une couche d'électrode de grille 118 est ensuite déposée sur la tranchée. La 5 couche d'électrode de grille consiste de préférence en siliciure de tungstène ou en tungstène. La couche d'électrode de grille 118 est déposée de préférence par un processus de LPCVD. La couche d'électrode de grille est ensuite aplanie par un processus de gravure de réduction 10 d'épaisseur, qui est de préférence un processus de polissage mécano-chimique. Une couche de masque de grille 120, consistant de préférence en nitrure de silicium, est ensuite déposée sur la couche d'électrode de grille 118 aplanie, de préférence par un processus de LPCVD. Un motif 15 de grille incluant un empilement de la couche d'oxyde de grille 116, de la couche d'électrode de grille 118 et de la couche de masque de grille 120, est ensuite formé dans une région médiane longitudinale de la tranchée, en utilisant la photolithographie et un processus de gravure. Après 20 cette étape de traitement, l'empilement de motif de grille, incluant la couche d'oxyde de grille 116, la couche d'électrode de grille 118 et la couche de masque de grille 120, reste seulement dans la région médiane longitudinale de la tranchée, transversalement à la zone de fond 113b, en 25 recouvrant des parties de région médiane des deux parois latérales de couches de semiconducteur verticales parallèles 113a. La couche d'oxyde de grille 116 sur la partie de surface de fond fortement dopée, 113b, de la tranchée isole la couche d'électrode de grille 118 vis-à30 vis de la partie de surface de fond 113b de la tranchée. La tension de seuil de la combinaison électrode de grille oxyde de grille - partie de surface de fond de la tranchée 113b, est plus élevée à cause du fort dopage de la partie de surface de fond de la tranchée, en comparaison avec la 35 région de canal de transistor 113a sur la paroi latérale de couche de semiconducteur verticale de la tranchée. En se référant aux figures 10a à 10d, on note que des régions de source/drain fortement dopées 121a/121b (la région 121b n'est pas représentée sur les figures lOa à O10d) sont formées dans les parties de parois latérales de 5 couches de semiconducteur verticales à nu, 113a, des deux côtés du motif de grille incluant l'empilement de la couche d'oxyde de grille 116, de la couche d'électrode de grille 118 et de la couche de masque de grille 120. Des ions utilisés pour la formation des régions de source/drain 10 peuvent être des ions As+ lorsque la région de canal de transistor des parois latérales de couches de semiconducteur verticales 113a a une conductivité de type p. Les régions de source/drain fortement dopées 121a/121b peuvent être formées par un processus d'implantation sous 15 un angle oblique ou, plus préférablement, par un processus de dopage par plasma. Cependant, comme décrit précédemment, le processus d'implantation sous un angle oblique souffre d'un certain problème d'effet d'ombre. Le processus de dopage par plasma peut être utilisé pour le dopage d'une région de 20 faible profondeur et ne présente aucun effet d'ombre. En se référant aux figures l1a à lie, on note qu'une couche d'oxyde 122 est déposée sur la tranchée et la couche de masque de grille 120, de préférence par un procédé de LPCVD. La couche d'oxyde 122 est ensuite aplanie 25 par un processus de gravure de réduction d'épaisseur. Le processus de gravure de réduction d'épaisseur est de préférence un processus de polissage mécano-chimique. La couche de masque de grille 120 remplit la fonction d'une couche d'arrêt de gravure. En se référant aux figures 12a à 12e, on note que la couche d'oxyde 122 est gravée de façon anisotrope pour former des zones de contact de source/drain à l'intérieur de la couche d'oxyde 122. Après cette étape de gravure, une partie de la couche d'oxyde 122 reste sur la partie de fond 35 fortement dopée 113b de la tranchée et laisse à nu une partie supérieure des régions de source/drain fortement dopées 121a/121b sur les parties de parois latérales de couches de semiconducteur verticales. Après l'accomplissement de cette étape de gravure, une partie non gravée de la couche d'oxyde 122 reste sur la couche STI 112 et également 5 en position adjacente à la zone de motif de grille incluant un empilement de la couche d'oxyde de grille 116, de la couche d'électrode de grille 118 et de la couche de masque de grille 120, dans la partie centrale de la tranchée. En se référant aux figures 13a à 13e, on note que 10 la couche d'électrode de contact de source/drain 124 (non représentée) est déposée sur la couche d'oxyde 122 gravée, à l'intérieur de la zone de contact de source/drain. L'électrode de contact de source/drain est de préférence constituée de silicium polycristallin dopé ou de tungstène. 15 La couche d'électrode de contact de source/drain 124 est de préférence déposée par un processus de LPCVD. La couche d'électrode de contact de source/drain 124 est ensuite aplanie par un processus de gravure de réduction d'épaisseur, de préférence un processus de polissage 20 mécano-chimique, jusqu'à ce que la couche de masque de grille 120 et la couche d'oxyde 122 soient à nu. Le processus de gravure de réduction d'épaisseur aboutit à des électrodes de contact de source/drain 124a et 124b, venant en contact avec les régions de source/drain fortement 25 dopées 121a/121b sur les parties de parois latérales verticales de la tranchée laissées à nu par la couche d'oxyde 122, qui reste au-dessus de la partie de fond, fortement dopée, de la tranchée. Les électrodes de contact de source/drain 124a et 124b connectent les régions de 30 source/drain 121a/121b sur une partie de paroi latérale de couche de semiconducteur verticale de la tranchée, avec des régions correspondantes sur la partie de paroi latérale de couche de semiconducteur verticale opposée. L'électrode de grille commune 118 et les électrodes de source/drain 35 communes 124a et 124b donnent une structure de transistor SOI à double canal vertical. La structure d'un dispositif conforme à un mode de réalisation de la présente invention, illustré sur la figure 3, résulte de cette séquence de traitement. Après la séquence de traitement, comme décrit ci5 dessus, les régions de source, de drain et de grille des deux parties de parois latérales verticales sont connectées en parallèle, ce qui donne un dispositif avec un courant d'état passant élevé, sans avoir à utiliser une aire de surface considérable du substrat. Ce dispositif bénéficie 10 en plus d'avantages de dispositifs SOI, du fait que les régions de source, de drain et de canal sont formées sur les parois latérales en silicium verticales qui sont en contact avec la couche isolante (STI). Un transistor SOI à double canal vertical conforme 15 à un mode de réalisation de la présente invention peut minimiser ou éliminer certains des problèmes associés à des structures de dispositifs classiques. De plus, le transistor SOI à double canal vertical conforme à un mode de réalisation de la présente invention a plusieurs 20 caractéristiques avantageuses. Premièrement, la structure de transistor SOI à double canal vertical facilite la fabrication de circuits intégrés peu coûteux et à hautes performances. De façon plus spécifique, le transistor SOI à double canal vertical peut être formé sur un substrat en 25 silicium massif classique, ce qui simplifie le traitement. Deuxièmement, l'épaisseur de corps du transistor à double canal vertical est commandée par l'épaisseur d'un élément d'espacement formé sur la couche d'isolation par tranchée de faible profondeur (STI), qui entoure la zone de 30 dispositif active. Par conséquent, il est relativement aisé de commander l'épaisseur de canal du dispositif dans les structures de transistor à double canal vertical. Troisièmement, du fait que le transistor SOI à double canal vertical a un double canal sur des parois de couches de 35 semiconducteur verticales parallèles d'une tranchée dans un substrat semiconducteur, on peut obtenir un grand courant à l'état passant même avec des tensions d'alimentation limitées, ce qui améliore la vitesse du dispositif. Quatrièmement, du fait de la structure de canal vertical, il est aisé de commander la largeur de canal des 5 transistors à double canal vertical, sans sacrifier l'aire de surface de la tranche. Dans le transistor SOI à double canal vertical conforme à un mode de réalisation de la présente invention, les régions de source, de drain et de canal de MOSFET sont 10 formées sur deux parois latérales de couches de semiconducteur verticales parallèles d'une tranchée dans un substrat semiconducteur massif. Les parois latérales de couches de semiconducteur verticales sont en contact direct avec la couche d'isolation par tranchée de faible 15 profondeur, qui entoure la tranchée définie par des parois latérales de couches de semiconducteur. Par conséquent, dans cette structure de dispositif, les régions de source, de drain et de canal de chaque paroi latérale de couche de semiconducteur verticale sont en contact direct avec la 20 couche d'isolation par tranchée de faible profondeur, ce qui procure la plupart des avantages de dispositifs semiconducteur sur isolant (SOI) latéraux traditionnels. De plus, une couche d'oxyde de grille est formée sur la région de canal de chaque paroi latérale de couche de 25 semiconducteur verticale, et ensuite une électrode de grille, une électrode de source et une électrode de drain sont formées entre les parois latérales de couches de semiconducteur verticales parallèles en connectant les régions respectives des parois latérales de couches de 30 semiconducteur verticales. Cette structure conduit à de meilleures performances de dispositif en comparaison avec des dispositifs SOI traditionnels, sans sacrifier l'aire de la surface du substrat semiconducteur. Des modes de réalisation préférés de la présente 35 invention ont été exposés ici et, bien que des termes spécifiques soient employés, ils sont utilisés et doivent être interprétés seulement en un sens générique et descriptif, et non dans un but limitatif. Par conséquent, l'homme de l'art notera que divers changements de forme et de détails peuvent être effectués sans sortir de l'esprit 5 et du cadre de la présente invention, exposés dans les revendications suivantes. REVENDICATIONS 1. Transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal vertical, caractérisé en ce qu'il comprend: une paire de deux couches de 5 semiconducteur verticales (121a) en contact avec une paire de couches d'isolation par tranchée de faible profondeur parallèles (112) sur un substrat (110); une région de source, une région de drain et une région de canal (113a) sur chacune de la paire de couches de semiconducteur 10 verticales (121a), avec des régions correspondantes de la paire de couches de semiconducteur verticales se faisant face, en alignement; un oxyde de grille (116) sur la région de canal (113a) des deux couches de la paire de couches de semiconducteur verticales (121a); et une électrode de 15 grille (118), une électrode de source (124a) et une électrode de drain (124b) connectant électriquement les régions respectives de la paire de couches de semiconducteur verticales (121a). 2. Transistor à effet de champ (FET) silicium sur 20 isolant (SOI) à double canal vertical selon la revendication 1, caractérisé en ce qu'il comprend en outre: un canal de fond (113b), ayant une tension de seuil supérieure à une tension de seuil de la région de canal (113a) de chacune de la paire de couches de semiconducteur verticales 25 (121a), formé sur le substrat (110). 3. Transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal vertical selon la revendication 1, caractérisé en ce qu'il comprend en outre: une couche d'isolant (122) au-dessus de la paire de couches 30 d'isolation par tranchée de faible profondeur (112), audessus du substrat (110) entre la paire de deux couches de semiconducteur verticales (121a), et entre des parties médianes de la paire de deux couches de semiconducteur verticales (121a) des deux côtés de l'électrode de grille 35 (118). 4. Transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal vertical selon la revendication 1, caractérisé en ce que le transistor à effet de champ est du type à structure plane. 5. Transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal vertical selon la revendication 1, caractérisé en ce que l'électrode de grille (118) est constituée de siliciure de tungstène ou de tungstène. 6. Transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal vertical selon la revendication 1, caractérisé en ce que l'électrode de source/drain (124a, 124b) est constituée de silicium polycristallin dopé ou de tungstène. 7. Transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal vertical selon la revendication 1, caractérisé en ce qu'une profondeur de la paire de deux couches de semiconducteur verticales (121a) représente approximativement les 2/3 d'une profondeur de la paire de 20 couches d'isolation par tranchée de faible profondeur parallèles (112). 8. Transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal vertical, caractérisé en ce qu'il comprend: (a) un substrat (110) ayant une région 25 active; (b) une paire de régions d'isolation par tranchée de faible profondeur (STI) verticales (112) dans la région active du substrat et s'étendant dans une direction longitudinale; (c) une paire de régions de source/drain verticales (121a/121b) adjacentes à la paire de régions 30 d'isolation par tranchée de faible profondeur (112) , avec une région de canal de transistor (113a) entre les régions de source/drain (121a/121b) dans la région active du substrat (110) et s'étendant dans la direction longitudinale; (d) un canal de fond (113b), ayant une 35 tension de seuil supérieure à une tension de seuil du canal de transistor, formé sur le substrat (110) et en contact avec les deux régions de la paire de régions de source/drain verticales (121a/121b); (e) une première couche d'oxyde (122) formée sur la paire de régions d'isolation par tranchée de faible profondeur (112) et au5 dessus d'elle; (f) une électrode de source/drain (124a, 124b) formée à l'intérieur de la première couche d'oxyde (122), l'électrode de source/drain (124a, 124b) étant formée sur la paire de régions de source/drain verticales (121a/121b); (g) une couche d'oxyde de grille (116) formée 10 entre la paire de régions de source/drain verticales (121a/121b) sur le canal de fond (113b), la couche d'oxyde de grille (116) étant formée dans une direction latérale dans une région médiane du substrat (110); et (h) une électrode de grille (118) formée sur la paire de régions 15 d'isolation par tranchée de faible profondeur (112) et sur la couche d'oxyde de grille (116). 9. Transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal vertical selon la revendication 8, caractérisé en ce qu'il comprend en outre: un 20 masque de grille (120) formé sur l'électrode de grille (118). 10. Transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal vertical selon la revendication 8, caractérisé en ce qu'il comprend en outre: une 25 seconde couche d'oxyde (122) formée sur le canal de fond (113b) et entre la paire de régions de source/drain verticales (121a, 121b) adjacentes à l'électrode de grille (118). 11. Transistor à effet de champ (FET) silicium sur 30 isolant (SOI) à double canal vertical selon la revendication 8, caractérisé en ce qu'il comprend en outre: un élément d'espacement de paroi latérale (114) formé sur une surface supérieure des régions de source/drain verticales (121a, 121b). 12. Transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal vertical selon la revendication 8, caractérisé en ce que le masque de grille (120) est une couche de nitrure de silicium. 13. Transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal vertical selon la 5 revendication 8, caractérisé en ce que la paire de régions d'isolation par tranchée de faible profondeur verticales (112) ont une profondeur d'environ 300 nm. 14. Transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal vertical selon la revendica10 tion 8, caractérisé en ce que les régions de source/drain verticales (121a/121b) ont une profondeur d'environ 200 nm. 15. Procédé de fabrication d'un transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal vertical, caractérisé en ce qu'il comprend: (a) la 15 formation d'une paire de régions d'isolation par tranchée de faible profondeur (STI) (112) dans une région active d'un substrat (110), de façon qu'une surface supérieure des régions d'isolation par tranchée de faible profondeur (112) fasse saillie au- dessus d'une surface supérieure du 20 substrat (110); (b) l'accomplissement d'un premier processus d'implantation ionique sur la région active du substrat (110) pour former une paire de canaux de transistor verticaux (113a) et un canal de fond (113b), la paire de canaux de transistor verticaux (113a) et le canal 25 de fond (113b) s'étendant dans une direction longitudinale; (c) la formation d'éléments d'espacement de paroi latérale (114) sur la région active du substrat au-dessus de la paire de canaux de transistor verticaux (113a) et en position adjacente à la partie en saillie de la paire de 30 régions d'isolation par tranchée de faible profondeur (112); (d) la gravure de la région active du substrat (110), en utilisant les éléments d'espacement de paroi latérale comme un masque, pour mettre à nu la paire de canaux de transistor verticaux (113a) et le canal de fond 35 (113b), la paire de canaux de transistor verticaux et le canal de fond définissant une tranchée; (e) l'accomplissement d'un second processus d'implantation ionique sur le canal de fond (113b) à nu; (f) la formation d'une couche d'oxyde de grille (116) entre la paire de canaux de transistor verticaux (113a) sur le canal de fond 5 (113b), dans une direction latérale dans une région médiane du substrat (110); (g) la formation d'une électrode de grille (118) sur la couche d'oxyde de grille (116), les éléments d'espacement de paroi latérale (114) et une surface supérieure de la paire de régions d'isolation par 10 tranchée de faible profondeur verticales (112); (h) l'accomplissement d'un troisième processus d'implantation ionique sur la paire de canaux de transistor verticaux à nu, pour former une paire de régions de source/drain verticales (121a/121b); (i) le dépôt d'une couche d'oxyde 15 (122) sur le canal de fond (113b), les éléments d'espacement de paroi latérale (114), et une surface supérieure des régions d'isolation par tranchée de faible profondeur (112), de façon que la couche d'oxyde (122) soit adjacente à la couche d'oxyde de grille (116) et à 20 l'électrode de grille (118), la couche d'oxyde (122) remplissant la tranchée; (j) la gravure de la couche d'oxyde (122) pour mettre à nu une partie supérieure de la paire de régions de source/drain verticales (121a/121b); et (k) la formation d'une électrode de contact de source/drain 25 (124a, 124b) sur le canal de fond (113b) et entre la paire de régions de source/drain verticales (121a/121b) , de façon qu'une surface supérieure de l'électrode de contact de source/drain (124a, 124b) affleure une surface supérieure du masque de grille (120). 16. Procédé de fabrication d'un transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal vertical selon la revendication 15, caractérisé en ce qu'il comprend en outre la formation d'un masque de grille (120) sur l'électrode de grille (118) après la formation de 35 l'électrode de grille. 17. Procédé de fabrication d'un transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal vertical selon la revendication 15, caractérisé en ce que la formation de la paire de régions d'isolation par 5 tranchée de faible profondeur (STI) (112) comprend: (a) le dépôt d'une couche de masque (113) sur le substrat (110); (b) l'accomplissement d'un processus de gravure anisotrope pour enlever la couche de masque (113) et former une paire de régions de tranchée; et (c) le remplissage de la paire 10 de régions de tranchée avec une couche isolante (112). 18. Procédé de fabrication d'un transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal vertical selon la revendication 17, caractérisé en ce que la couche de masque (113) est une couche de nitrure de 15 silicium. 19. Procédé de fabrication d'un transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal vertical selon la revendication 17, caractérisé en ce que le processus de gravure pour enlever la couche de masque 20 (113) est une gravure par voie humide. 20. Procédé de fabrication d'un transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal vertical selon la revendication 15, caractérisé en ce que le premier processus d'implantation ionique est une 25 implantation à faible dose effectuée sous un angle d'implantation de 0 . 21. Procédé de fabrication d'un transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal vertical selon la revendication 15, caractérisé en ce que 30 le second processus d'implantation ionique est une implantation à dose élevée effectuée sous un angle de 0 . 22. Procédé de fabrication d'un transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal vertical selon la revendication 15, caractérisé en ce que 35 le troisième processus d'implantation ionique est effectué sous un angle d'implantation oblique. 23. Procédé de fabrication d'un transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal vertical selon la revendication 22, caractérisé en ce que l'angle d'implantation oblique est de 7 . 24. Procédé de fabrication d'un transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal vertical selon la revendication 15, caractérisé en ce que le troisième processus d'implantation ionique est un processus de dopage par plasma. 25. Procédé de fabrication d'un transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal vertical selon la revendication 15, caractérisé en ce que la formation de l'élément d'espacement de paroi latérale (114) comprend: (a) le dépôt d'une couche d'espacement 15 (114) sur une surface supérieure du substrat (110), incluant la partie en saillie de la région d'isolation par tranchée de faible profondeur (112); et (b) la gravure de la couche d'espacement (114) en utilisant un procédé de gravure anisotrope pour former les éléments d'espacement de 20 paroi latérale (114) adjacents à la partie en saillie de la région d'isolation par tranchée de faible profondeur (112). 26. Procédé de fabrication d'un transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal vertical selon la revendication 25, caractérisé en ce que 25 la couche d'espacement consiste soit en nitrure de silicium formé par dépôt chimique en phase vapeur à basse pression (LPCVD), soit en nitrure de silicium formé par dépôt chimique en phase vapeur renforcé par plasma (PECVD). 27. Procédé de fabrication d'un transistor à effet 30 de champ (FET) silicium sur isolant (SOI) à double canal vertical selon la revendication 26, caractérisé en ce que la couche d'espacement (114) est déposée jusqu'à une épaisseur comprise entre environ 50 nm et 80 nm. 28. Procédé de fabrication d'un transistor à effet 35 de champ (FET) silicium sur isolant (SOI) à double canal vertical selon la revendication 15, caractérisé en ce que les éléments d'espacement de paroi latérale (114) ont une épaisseur d'environ 50 nm. 29. Procédé de fabrication d'un transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal 5 vertical selon la revendication 15, caractérisé en ce que la couche d'oxyde de grille (116) est un oxyde formé par croissance thermique. 30. Procédé de fabrication d'un transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal 10 vertical selon la revendication 16, caractérisé en ce que la formation de l'électrode de grille (118) et la formation du masque de grille (120) comprennent: le dépôt de l'électrode de grille (118) sur la couche d'oxyde de grille (116) , les éléments d'espacement de paroi latérale (114) et 15 une surface supérieure de la paire de régions d'isolation par tranchée de faible profondeur (112), en utilisant un processus de dépôt chimique en phase vapeur à basse pression (LPCVD); l'aplanissement de la couche d'électrode de grille (118) en utilisant un polissage mécano-chimique 20 (CMP); le dépôt du masque de grille (120) sur la couche d'électrode de grille aplanie, en utilisant un processus de LPCVD; et la définition du motif du masque de grille (120) et de l'électrode de grille (118) en utilisant la photolithographie et la gravure. 31. Procédé de fabrication d'un transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal vertical selon la revendication 15, caractérisé en ce que l'électrode de grille (118) consiste en siliciure de tungstène ou en tungstène. 32. Procédé de fabrication d'un transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal vertical selon la revendication 16, caractérisé en ce que le masque de grille (120) est une couche de nitrure de silicium. 33. Procédé de fabrication d'un transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal vertical selon la revendication 15, caractérisé en ce que l'électrode de contact de source/drain (124a, 124b) consiste en silicium polycristallin dopé ou en tungstène. 34. Procédé de fabrication d'un transistor à effet 5 de champ (FET) silicium sur isolant (SOI) à double canal vertical selon la revendication 15, caractérisé en ce que la tranchée est gravée en utilisant une gravure ionique réactive (RIE). 35. Procédé de fabrication d'un transistor à effet 10 de champ (FET) silicium sur isolant (SOI) à double canal vertical selon la revendication 15, caractérisé en ce que la tranchée est gravée jusqu'à une profondeur d'environ 200 nm. 36. Procédé de fabrication d'un transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal 15 vertical selon la revendication 15, caractérisé en ce que les régions d'isolation par tranchée de faible profondeur (112) ont une profondeur d'environ 300 nm. 37. Procédé de fabrication d'un transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal 20 vertical selon la revendication 15, caractérisé en ce que le canal de fond (113b) a une tension de seuil élevée, égale ou supérieure à environ 2 V. 38. Procédé de fabrication d'un transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal 25 vertical selon la revendication 15, caractérisé en ce qu'une profondeur de gravure de la tranchée représente approximativement les 2/3 d'une profondeur de la région d'isolation par tranchée de faible profondeur (112). 39. Procédé de fabrication d'un transistor à effet 30 de champ (FET) silicium sur isolant (SOI) à double canal vertical, caractérisé en ce qu'il comprend: (a) la formation d'une paire de régions d'isolation par tranchée de faible profondeur (STI) (112) dans une région active d'un substrat (110), de façon qu'une partie supérieure des 35 régions d'isolation par tranchée de faible profondeur (112) fasse saillie audessus d'une surface supérieure du substrat (110); (b) la formation d'éléments d'espacement de paroi latérale (114) sur la région active du substrat (110) en position adjacente à la partie en saillie de la paire de régions d'isolation par tranchée de faible profondeur 5 (112); (c) la gravure de la région active du substrat (110), en utilisant les éléments d'espacement de paroi latérale (114) comme un masque, pour définir une tranchée; (d) l'accomplissement d'un premier processus d'implantation ionique sur des parois latérales et une partie de fond de 10 la tranchée, pour former respectivement une paire de canaux de transistor verticaux (113a) et un canal de fond (113b), la paire de canaux de transistor verticaux (113a) et le canal de fond (113b) s'étendant dans une direction longitudinale; (e) la formation d'une couche d'oxyde de 15 grille (116) entre la paire de canaux de transistor verticaux (113a) sur le canal de fond (113b), dans une direction latérale, dans une région médiane du substrat (110); (f) la formation d'une électrode de grille (118) sur la couche d'oxyde de grille (116), les éléments 20 d'espacement de paroi latérale (114) et une surface supérieure de la paire de régions d'isolation par tranchée de faible profondeur verticales (112); (g) l'accomplissement d'un second processus d'implantation ionique sur la paire de canaux de transistor verticaux à 25 nu, pour former une paire de régions de source/drain verticales (121a/121b); (h) le dépôt d'une couche d'oxyde (122) sur le canal de fond (113b), les éléments d'espacement de paroi latérale (114) et une surface supérieure des régions d'isolation par tranchée de faible 30 profondeur (112), la couche d'oxyde (122) étant adjacente à la couche d'oxyde de grille (116) et à l'électrode de grille (118), la couche d'oxyde (122) remplissant la tranchée; (i) la gravure de la couche d'oxyde (122) pour mettre à nu une partie supérieure de la paire de régions de 35 source/drain verticales (121a/121b); et (j) la formation d'une électrode de contact de source/drain (124a, 124b) sur le canal de fond (113b) et entre la paire de régions de source/drain verticales (121a/121b), de façon qu'une surface supérieure de l'électrode de contact de source/drain (124a, 124b) affleure une surface supérieure du masque de grille (120). 40. Procédé de fabrication d'un transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal vertical selon la revendication 39, caractérisé en ce qu'il comprend en outre la formation d'un masque de grille (120) 10 sur l'électrode de grille (118) après la formation de l'électrode de grille. 41. Procédé de fabrication d'un transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal vertical selon la revendication 39, caractérisé en ce que 15 la formation de la paire de régions d'isolation par tranchée de faible profondeur (STI) (112) comprend: (a) le dépôt d'une couche de masque (113) sur le substrat (110); (b) l'accomplissement d'un processus de gravure anisotrope pour enlever la couche de masque (113) et former une paire 20 de régions de tranchée; et (c) le remplissage de la paire de régions de tranchée avec une couche isolante (112). 42. Procédé de fabrication d'un transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal vertical selon la revendication 41, caractérisé en ce que la couche 25 de masque (113) est une couche de nitrure de silicium. 43. Procédé de fabrication d'un transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal vertical selon la revendication 41, caractérisé en ce que le processus de gravure pour enlever la couche de masque 30 (113) est une gravure par voie humide. 44. Procédé de fabrication d'un transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal vertical selon la revendication 39, caractérisé en ce que le premier processus d'implantation ionique comprend: un 35 processus d'implantation ionique oblique à faible dose pour former la paire de canaux de transistor verticaux (113a); et un processus d'implantation ionique à angle nul, à dose élevée, pour former le canal de fond (113b). 45. Procédé de fabrication d'un transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal 5 vertical selon la revendication 39, caractérisé en ce que le premier processus d'implantation ionique comprend un processus de dopage par plasma. 46. Procédé de fabrication d'un transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal 10 vertical selon la revendication 39, caractérisé en ce que le second processus d'implantation ionique est effectué sous un angle d'implantation oblique. 47. Procédé de fabrication d'un transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal 15 vertical selon la revendication 46, caractérisé en ce que l'angle d'implantation oblique est de 7 . 48. Procédé de fabrication d'un transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal vertical selon la revendication 39, caractérisé en ce que 20 le second processus d'implantation ionique est un processus de dopage par plasma. 49. Procédé de fabrication d'un transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal vertical selon la revendication 39, caractérisé en ce que 25 la formation de l'élément d'espacement de paroi latérale (114) comprend: (a) le dépôt d'une couche d'espacement (114) sur une surface supérieure du substrat (110), incluant la partie en saillie de la région d'isolation par tranchée de faible profondeur (112); et (b) la gravure de 30 la couche d'espacement (114) en utilisant un procédé de gravure anisotrope pour former les éléments d'espacement de paroi latérale (114) adjacents à la partie en saillie de la région d'isolation par tranchée de faible profondeur (112). 50. Procédé de fabrication d'un transistor à effet 35 de champ (FET) silicium sur isolant (SOI) à double canal vertical selon la revendication 49, caractérisé en ce que la couche d'espacement consiste soit en nitrure de silicium formé par dépôt chimique en phase vapeur à basse pression (LPCVD), soit en nitrure de silicium formé par dépôt chimique en phase vapeur renforcé par plasma (PECVD). 51. Procédé de fabrication d'un transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal vertical selon la revendication 50, caractérisé en ce que la couche d'espacement (114) est déposée jusqu'à une épaisseur comprise entre environ 50 nm et 80 nm. 52. Procédé de fabrication d'un transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal vertical selon la revendication 39, caractérisé en ce que les éléments d'espacement de paroi latérale (114) ont une épaisseur d'environ 50 nm. 53. Procédé de fabrication d'un transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal vertical selon la revendication 39, caractérisé en ce que la couche d'oxyde de grille (116) est un oxyde formé par croissance thermique. 54. Procédé de fabrication d'un transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal vertical selon la revendication 40, caractérisé en ce que la formation de l'électrode de grille (118) et la formation du masque de grille (120) comprennent: le dépôt de 25 l'électrode de grille (118) sur la couche d'oxyde de grille (116), les éléments d'espacement de paroi latérale (114) et une surface supérieure de la paire de régions d'isolation par tranchée de faible profondeur (112), en utilisant un processus de dépôt chimique en phase vapeur à basse 30 pression (LPCVD); l'aplanissement de la couche d'électrode de grille (118) en utilisant un polissage mécano-chimique (CMP); le dépôt du masque de grille (120) sur la couche d'électrode de grille aplanie, en utilisant un processus de LPCVD; et la définition du motif du masque de grille (120) 35 et de l'électrode de grille (118) en utilisant la photolithographie et la gravure. 55. Procédé de fabrication d'un transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal vertical selon la revendication 39, caractérisé en ce que l'électrode de grille (118) consiste en siliciure de tungstène ou en tungstène. 56. Procédé de fabrication d'un transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal vertical selon la revendication 40, caractérisé en ce que le masque de grille (120) est une couche de nitrure de 10 silicium. 57. Procédé de fabrication d'un transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal vertical selon la revendication 39, caractérisé en ce que l'électrode de contact de source/drain (124a, 124b) 15 consiste en silicium polycristallin dopé ou en tungstène. 58. Procédé de fabrication d'un transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal vertical selon la revendication 39, caractérisé en ce que la tranchée est gravée en utilisant une gravure ionique 20 réactive (RIE). 59. Procédé de fabrication d'un transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal vertical selon la revendication 39, caractérisé en ce que la tranchée est gravée jusqu'à une profondeur d'environ 25 200 nm. 60. Procédé de fabrication d'un transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal vertical selon la revendication 39, caractérisé en ce que les régions d'isolation par tranchée de faible profondeur 30 (112) ont une profondeur d'environ 300 nm. 61. Procédé de fabrication d'un transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal vertical selon la revendication 39, caractérisé en ce que le canal de fond (113b) a une tension de seuil élevée, 35 égale ou supérieure à environ 2 V. 62. Procédé de fabrication d'un transistor à effet de champ (FET) silicium sur isolant (SOI) à double canal vertical selon la revendication 39, caractérisé en ce qu'une profondeur de gravure de la tranchée représente 5 approximativement les 2/3 d'une profondeur de la région d'isolation par tranchée de faible profondeur (112).