FR 2839388 A1 20031107 FR 0205539 A 20020503 a L6) et en colonnes (C1 a C5) sous forme de matrice. Procede d' emission d'un photon unique, dispositif semiconducteur et procede de fabrication correspondents. L' invention concerne les circuits integres, et plus particulibrement les sources a photon unique. L'invention s'applique avantageusement mais non limitativement au domaine des communications cryptographiees. Le problime actuel des communications cryptographiees reside dans le fait que le message transmis d'un point A a un point B peut etre copie dans l'intervalle qui separe les deux points. Afin de remedier a ce problime, il a ete propose l'utilisation de sources ntemettant qu'un seul photon a la fois pour la transmission de messages binaires, du type cle aleatoire. Un tel exemple d'utilisation est decrit dans ['article de J. Rarity et autres, intitule >, In Confined Photon System Fundamental and Applications, Springer Verlag LNP 351, pages 352-365. Le problime reste cependant la fabrication d'une telle source ntemettant qutun senl photon a la foist Actuellement, deux techniques majeures existent. La premibre est basee sur ['attenuation extreme d'une source laser. La deuxieime est basee sur l'utilisation d'un filtre spectral du type microcavite sur des emetteurs de type >. La premibre solution presente ['inconvenient que la probabilite d' emission de deux photons au lieu d'un nt est pas negligeable, rendant par consequent la copie de ces photons possible puisque les deux photons auront la meme polarisation. La seconde solution, decrite par exemple dans ['article de E.Moreau et autres, intitule >, Applied Physics Letters, Vol. 79, N 18, pages 2865-2867, requiert l'utilisation de materiaux a > directs (gap = difference entre la bande de conduction et la bande de valence) de type II-VI ou III-V, qui vent des materiaux extremement delicate a travailler. L'invention vise a apporter une solution a ce probleme concernant les sources a photon unique, queues que solent leurs applications. Un but de ['invention est de proposer une solution radicalement differente de celle de l'art anterieur et basee sur une fabrication silicium >>, ou plus precisement >. Plus precisement, selon ['invention, un transistor MOS sert de source a electron unique. Cet electron est ensuite collecte par une bote quantique qui va emettre un photon unique lors de la recombinaison de cet electron unique. Et, ['invention est remarquable en ce sens que la delivrance de cet electron unique steffectue de fa,con contr61ee par application d'une tension de commande appliquee sur la grille du transistor. La delivrance d'un electron unique est basee, soit sur un phenomene de blocage de Coulomb, soit sur un phenomene d'effet tunnel resonant. Un effet de blocage de Coulomb, se traduisant par des oscillations dans le canal d'un transistor MOS, a deja ete decrit dans ['article de Frederic Bcuf et autres, intitule specific design and optimisation >>, proceedings IEDM 2001, pp. 637. Cependant, le phenomene d'oscillation resultait du desordre electrostatique de la structure et ntetait done pas contr81e, et par consequent ne pouvait pas etre industriellement utilise de fa,con reproductible. L' invention propose done un circuit integre, comprenant un dispositif semiconducteur formant source a photon unique, comportant sur un substrat en silicium un transistor MOS ayant une grille en forme de champignon, ou en forme de T. capable de delivrer sur son drain, de fa, con contr81ee, un electron unique en reponse a une tension de commande appliquee sur sa grille. Par ailleurs, le dispositif semiconducteur formant source a photon unique comporte au moins une bote quantique compatible silicium, electriquement couplee a la region de drain du transistor, et capable d'emettre un photon unique a la reception d'un electron unique emis par le transistor. Au sens de la presente invention, une bote quantique > est une bote formee de materiaux compatibles avec du silicium, par exemple du silicium et un alliage de silicium germanium. La grille en forme de champignon du transistor peut etre realisee par un pied de grille ayant une longueur L et une largeur W. surmonte d' un chapeau. Des regions isol antes laterales (espaceurs) stappuient sur les francs de la grille, et les regions de source et de drain du transistor vent situees dans le substrat a distance des bords lateraux du pied de grille. Ainsi, en raison d'une telle architecture, une large concentration de porteurs est creee au milieu du canal, comparativement aux regions du canal qui ne vent pas surmontees par le pied de grille. Ainsi, ['application de la tension de commande sur la grille du transistor provoque un potentiel dans le canal presentant une forme de >, ce qui permet de confiner les porteurs dans un puits quantique. Et, cette forme en dos de chameau permet d'obtenir de fa,con contr81ee 1'effet de blocage de Coulomb ou l'effet tunnel resonant. La temperature de fonctionnement du dispositif, ainsi que son dimensionnement et les tensions appliquees, vent autant de parametres sur lesquels il est possible d'agir pour assurer le principe de blocage de Coulomb ou d'effet tunnel resonant. L'homme du metier saura ajuster ces parametres en fonction de ['application envisagee. Ceci etant, si l'on souhaite travailler a des tensions de grille compatibles avec les tensions habituellement utilisees dans les dispositifs CMOS, il est preferable que la largeur W du pied de grille soit inferieure a quelques centaines de nanometres, par exemple inferieure a 500 nm. En effet, au-dela, il sera possible d'observer un phenomene de blocage de Coulomb, mais celui-ci sera du au desordre electrostatique de la structure. Et, il ne sera done pas possible de contr81er la tension de fonctionnement du dispositif. Par ailleurs, selon un mode de realisation de ['invention, les valeurs de L et de W vent choisies de sorte que lt energie thermique des electrons dans la source du transistor soit inferieure a l'energie electrostatique d'un electron penetrant dans le canal du transistor. Ceci est une facon d' assurer le principe de blocage de Coulomb. Ainsi, par exemple, la temperature de fonctionnement du dispositif est avantageusement choisie inferieure a 77 K, et L est choisi de preference inferieur a 50 nm. Par aill eurs, il est particul ierement avantageu x, dan s le s applications envisagees, que la tension appliquee sur le drain du transistor soit inferieure a 10 mV. En effet, la tension de drain doit etre suffisamment faible pour que la tension de grille puisse permettre la creation d'une structure double barriere (forme en dos de chameau), permettant le blocage de Coulomb ou l'effet tunnel resonant. Selon un mode de realisation de ['invention, le circuit integre comporte des moyens de commande apses a delivrer ladite tension de commande, cette tension de commande ayant une premiere valeur en reponse a laquelle le transistor est bloque, cette premiere valeur etant au moins nulle, ce qui permet d'assurer une nullite du courant dans ltetat bloque, et une deuxieme valeur permettant la creation d'un puits quantique dans le canal du transistor et le passage d'un electron unique de la source vers le canal, puis vers le drain. Lorsque L est superieur ou egal a 10 nm et inferieur a 50 nm, la delivrance de ['electron unique est basee sur le phenomene de blocage de Coulomb. Dans ce cas, le produit de la deuxieme valeur de la tension de commande par la charge d'un electron est un multiple entier de l'energie electrostatique d'un electron penetrant dans le canal du transistor. On choisira de preference une deuxieme valeur, tel que le produit de cette deuxieme valeur par la charge d'un electron soit egal a ltenergie electrostatique d'un electron penetrant dans le canal du transistor. Lorsque L est inferieur a 10 nm, le blocage de Coulomb peut etre remplace par un effet tunnel resonant. Dans ce cas, la deuxieme valeur de la tension de commande correspond a un alignement du niveau fondamental d'energie du dispositif avec le niveau de Fermi de la source du transistor. Afin de pouvoir emettre des electrons uniques successifs, les moyens de commande vent avantageusement apses a delivrer successivement les deux valeurs de la tension de commande a une frequence de travail qui est superieure a la frequence de sortie d'un electron du canal. En effet, ceci permet d'assurer qu'un senl electron ne sorte a la foist A titre indicatif, une telle frequence de travail peut etre comprise entre 1 MHz et 1 GHz. Le dispositif selon ['invention comporte avantageusement plusieurs botes quantiques adjacentes, qui peuvent etre disposees dans un meme plan horizontal et/ou dans des plans horizontaux adjacents emples. On augmente ainsi la probabilite d' emission d'un photon unique par recombinaison de lt electron unique dans l' une des botes quantiques. Afin d'assurer un meilleur couplage electrique entre la region de drain du transistor et les botes quantiques, il est preferable que le substrat comprenne une region implantee supplementaire, situee sous chaque bote quantique, de meme type de conductivite que celui de la region de drain, et en contact avec la region de drain. Chaque bote quantique peut comporter par exemple du germanium encapsule dans du silicium. Le circuit integre comporte egalement, selon un mode de realisation de ['invention, une couche de materiau isolant enrobant le transistor, cette couche de materiau isolant comportant un orifice debouchant au-dessus des botes quantiques et formant un guide d'onde optique. Pour certaines applications, le circuit integre peut etre dispose dans une enceinte refrigeree. L' invention a egalement pour objet un dispositif de cryptographic comportant un circuit integre tel que defini ci-avant. L'invention a encore pour objet un procede d' emission d' un photon unique, comportant une application sur la grille en forme de champignon d'un transistor MOS, d'une tension de commande de fa,con a generer un unique electron au niveau du drain du transistor, et un piegeage de cet electron unique dans une bote quantique, provoquant ['emission d'un photon unique. L'invention a encore pour objet un procede de fabrication d'un circuit integre, comprenant un dispositif semiconducteur formant source a photon unique, dans lequel on realise dans et sur un substrat en silicium - un transistor MOS ayant une grille de forme de champignon, capable de delivrer sur son drain, de fac,on contr81ee, un electron unique en reponse a une tension de commande appliquee sur sa grille, et - au moins une bote quantique compatible silicium, electriquement couplee a la region de drain du transistor, et capable d'emettre un photon unique a la reception d'un electron unique emis par le transistor. Selon un mode de mise en ceuvre de ['invention, on realise plusieurs botes quantiques adjacentes et cette realisation comporte par exemple une croissance selective de germanium sur la surface d'une premiere region predeterminee de substrat, puis une croissance selective de silicium sur le germanium. Selon un mode de mise en ceuvre de ['invention, la realisation du transistor comporte la formation sur la surface d'une deuxieme region predeterminee du substrat, d'un corps de grille isole de ladite surface par un oxyde de grille, puis une gravure laterale du corps de grille de fa,con a former un pied de grille surmonte d'un chapeau. Le corps de grille est par exemple un empilement heterogene comprenant une couche inferieure et une couche superieure, le materiau de la couche superieure pouvant etre grave selectivement par rapport au materiau de la couche superieure. Le materiau de la couche inferieure est par exemple un alliage de silicium et de germanium, tandis que le materiau de la couche superieure est du silicium. Par ailleurs, les regions de source et de drain du transistor vent avantageusement implantees dans le substrat en utilisant le chapeau de grille comme masque dur. D'autres avantages et caracteri stiques de l'inventi on apparatront a lt examen de la description detaillee de modes de real i sati on et de mises en ceuvre, nullement limitatifs, et des dessins annexes, sur lesquels: -la figure 1 illustre schematiquement un mode de realisation d'un dispositif semiconducteur formant source d'un photon unique selon ['invention; -la figure 2 illustre schematiquement une representation du dispositif de la figure 1 sous une forme integree; - la figure 3 illustre schematiquement un puits quantique forme sous la grille d'un transistor d'un dispositif selon ['invention; -les figures 4a a 4f illustrent schematiquement un mode de fonctionnement du dispositif selon ['invention faisant intervenir un blocage de Coulomb; -les figures Sa a Se illustrent un autre mode de fonctionnement du dispositif selon ['invention faisant intervenir un effet tunnel resonant; -la figure 6 illustre un profil de la bande de conduction d'un dispositif selon ['invention; et -les figures 7a a 7i illustrent schematiquement les principales etapes d'un mode de mise en ceuvre d'un procede de fabrication selon l'inventi on. Sur la figure 1, la reference DSP designe un dispositif semiconducteur formant source a photon unique. Ce dispositif comporte un transistor MOS, reference TR dont la source est reliee a la masse, et capable de delivrer sur son drain un electron unique en reponse a une tension de commande appliquee sur sa grille G et delivree par des moyens de commande MCG. Ces moyens de commande MCG appliquent egalement une tension sur le drain D. A ce drain, est connectee une bote quantique BQ dans laquelle ['electron unique emis par le transistor va etre piege et se recombiner en provoquant ltemission d'un photon unique ph. En pratique, comme illustre sur les figures 2 et 3, ce dispositif DSP est realise sous forme integree sur une puce semiconductrice dont le substrat, par exemple dope P, est reference SB. Le transistor TR, par exemple un transistor NMOS, a une grille G en forme de champignon, ou de T. Plus precisement, la grille G du transistor comporte un pied de grille GP ayant une longueur L (la longueur etant une distance comptee parallelement a la direction source/drain) et une largeur W (la largeur W etant une dimension comptee perpendiculairement a la longueur). Le pied de grille GP est surmonte d'un chapeau GCH ayant une longueur plus importante que la longueur du pied de grille. Le transistor TR comporte par ailleurs des regions laterales isolantes (espaceurs) ESP s'appuyant sur les francs de la grille, ainsi que des regions de source et de drain S et D qui vent implantees dans le substrat a distance des bords lateraux du pied de grille GP. La region de canal du transistor presente done des zones ZNO qui ne vent pas recouvertes par le pied de grille GP. De ce fait, la structure presente dans la bande de conduction et sous ['application d'une tension de grille predeterminee, un profil en dos de chameau (figure 3) conduisant a ['apparition d'un puits quantique PQ se situant sensiblement au milieu du canal. La grille G du transistor TR est isolee de la surface superieure du substrat SB par un oxyde de grille OX et est encapsulee dans un milieu isolant ENR. Le dispositif comporte egalement des vies metalliques CS, CG et CD, permettant des prises de contact sur les regions respectives de source, de grille et de drain. La zone active du substrat SB, delimitee par des regions dtisolation STI, par exemple du type tranchee peu profonde, comporte plusieurs botes quantiques BQ disposees a la surface du substrat. Sous ces botes quantiques BQ, le substrat SB comporte une zone implantee ZIM, de mime type de conductivite (par exemple N+) que la region de drain D du transistor et qui est en contact avec cette region de drain. Les botes quantiques BQ vent par consequent couplees electriquement a la region de drain du transistor. Le photon emis par l'une de ces botes quantiques BQ sera dirige vers l'exterieur du dispositif par un guide d'onde optique GUD menage dans un orifice du milieu enrobant ENR qui debouche au dessus de ces botes quantiques BQ. On va maintenant decrire plus en detail, en se referent plus particulierement aux figures 4a a 4f, un mode de fonctionnement du dispositif selon ['invention, et plus particulierement un mode de fonctionnement du transistor TR base sur le principe de blocage de Coulomb. Le phenomene de blocage de Coulomb, bien connu de l'homme du metier, est base sur l' utilisation d' une capacite suffisamment petite pour pouvoir 8tre pleine et interdire de ce fait la rentree d'un nouvel el e ctron. Dans le regime de fonctionnement utilisant le principe de blocage de Coulomb, on neglige ['aspect quantique du canal, c'est-a dire que la quantification de l' energie est negligeable devant l' energie electrostatique. Afin d'assurer le principe de blocage de Coulomb, il faut que ltenergie thermique des electrons dans la source du transistor soit inferieure a ltenergie electrostatique d'un electron penetrant dans le canal du transistor. En premiere approximation, l'energie electrostatique d'un transistor penetrant dans le canal est definie par la formule (I) ci dessous: e /(2 EsrEo d) (I) dans laquelle e designe la charge d'un electron, 6si designe la permittivite du silicium et d est le > du dispositif qui est egal en premiere approximation a (WxL)"2. L'energie thermique est egale a kxT, ou k designe la constante de Boltzmann et T la temperature de fonctionnement du dispositif. Ainsi, pour un fonctionnement a une temperature T=300 K, il faut que d soit approximativement egal a S nm. Pour un fonctionnement a basse temperature, c'est-a-dire inferieur a 77 K, il faut un diametre d egal a 200 nm environ. A titre indicatif, des valeurs de L et de W. respectivement egales a 30 nm et a 300 nm, conviennent pour un fonctionnement a une temperature egale a 4,2 K. D'une fa,con generale, si W est tres grand, par exemple egal a 1 m ou 10 m, on pourra observer un phenomene de blocage de Coulomb, mais celui-ci sera du au desordre electrostatique de la structure. II ne sera done pas possible alors de contr81er la delivrance d'un electron unique. C'est la raison pour laquelle on se limitera en pratique a des valeurs de W inferieures a 500 nm. Sur les figures 4a a 4f, on a represente le profil de l'energie dans le canal du transistor. EF designe le niveau de Fermi de la source et Vd designe la tension appliquee sur le drain du transistor. Sur la figure 4a, la tension Vg appliquee sur la grille du transistor est nulle. II nty a pas de creation de puits de potential. Et, la temperature de fonctionnement du dispositif est choisie de telle sorte que la valeur de ltenergie thermique des electrons soit tres inferieure a la hauteur de la barriere de potentiel ainsi definie. De ce fait, il nty a aucun passage d'electron et le transistor est bloque. Sur la figure 4b, la tension de grille devient positive. Le puits de potentiel commence a se creer, mais l'energie minimale reste bien au-dessus du niveau de Fermi de la source. Aucun courant ne passe. Lorsque la tension de grille atteint une deuxieme valeur egale a VgO, le puits quantique PQ est en dessous ou au niveau de Fermi de la source, et un electron peut rentrer dans le canal (figures 4c et 4d). A cet egard, la tension de drain doit etre suffisamment faible pour que la tension de grille puisse permettre la creation de la structure double barriere permettant le blocage de Coulomb. Typiquement, dans le cas present, on choisira une tension de drain inferieure a 10 mV. La tension de grille minimum a appliquer pour arriver dans ltetat passant du transistor est la tension de seuil de ce transistor, determinee de maniere classique par ltepaisseur de l'oxyde de grille OX, le dopage du canal et le travail de sortie du materiau servant d'electrode de grille. Le produit de cette tension de grille VgO par la charge e d'un electron, doit etre egal a ltenergie electrostatique de cet electron penetrant dans le canal du transistor. Une fois que ltelectron a penetre dans le canal du transistor (figure 4e), celui-ci modifie 1'energie du canal d'une valeur egale a son energie electrostatique. La capacite du transistor est par consequent pleine, empechant un deuxieme electron de rentrer dans le canal. Par ailleurs, comme illustre sur la figure 4f, ['electron ayant penetre dans le canal passe dans le drain D par effet tunnel, provoquant la creation d'un courant de drain. Cet electron va etre ensuite piege dans l'une des botes quantiques BQ et provoquer ['emission d'un photon unique ph. Chaque fois que le produit de la charge d'un electron par la valeur de la tension de grille prend une valeur multiple de ltenergie electrostatique, un electron peut rentrer dans le canal et le transistor est debloque. En-dehors de ces valeurs, le transistor est bloque. Bien qu'il serait possible de travailler autour de I'une quelconque de ces valeurs multiples, il s'avere preferable de faire varier la tension de grille entre la valeur O et une valeur telle que le produit de cette valeur par la charge de ['electron soit egale a ltenergie electrostatique. Les moyens de commande vent alors apses a delivrer successivement les deux valeurs de la tension de commande a une frequence de travail qui est superieure a la frequence de sortie d'un electron du canal, en pratique comprise entre 1 MHz et 1 GHz. Ceci permet d' assurer qutun seul electron ne sorte a la foist Le profil de la structure dans la bande de conduction, tel que represente sur la figure 6, illustre le fonctionnement du dispositif selon 1'invention. Si les botes quantiques presentaient un rendement de conversion egal a 1, le debit de donnees transmises par un tel dispositif serait egal a la frequence de travail f. Ceci etant, les rendements de conversion dans un systime utilisant des materiaux a gap non directs vent en general tres faibles. Mais, ceci n'est pas genant dans les applications de cryptographic, puisque la quantite d'informations a transmettre par cryptographic quantique peut rester relativement faible. Typiquement, une cle de codage est codee sur 128 bits. A titre d'exemple, pour une frequence de travail de 1 MHz et un rendement de conversion egal a 10-7, le nombre de bits transmis par seconde est egal a 0,1, ce qui necessite alors un temps d'environ 20 minutes pour transmettre une cle de 128 bits. Ceci etant, on peut montrer quta ['aide de cristaux photoniques, le rendement quantique des botes a base de silicium peut passer a 10-3, ce qui ramenerait dans le cas present la duree de transmission d'une cle de 128 bits a 0,1 seconde. Lorsque la longueur L du pied de grille est particulibrement falble, typiquement inferieure a 10 nm, le blocage de Coulomb peut etre remplace par un effet tunnel resonant. Ceci conduit au meme resultat, mais les conditions de determination des etats bloques et passants du transistor vent differentes. Un exemple de fonctionnement a base d'effet tunnel resonant, est illustre sur les figures Sa a 5e. Dans ce regime, l'energie des niveaux quantifies est superieure a ltenergie electrostatique. La condition de passage d'un electron de la source au drain est determinee a la fois par l'alignement du niveau fondamental N1 du puits quantique avec le niveau de Fermi EF de la source et ltenergie electrostatique apportee par ['electron dans le canal. Plus precisement, comme illustre sur la figure Sa, I' application de la tension de commande de la grille permet la creation d'un puits quantique. Lorsque la tension de grille augmente, le puits se creuse (figure 5b) et les niveaux d'energies quantiques apparaissent. Cependant, si le niveau fondamental N1 n'est pas aligne avec le niveau de Fermi EF de la source, I'electron ne peut pas rentrer dans le canal. Par contre (figure Sc), si le niveau fondamental N1 est aligne avec le niveau de Fermi, I'electron entre dans le canal. Et, l'energie electrostatique apportee decale alors le niveau fondamental, interdisant alors a un autre electron de rentrer dans le canal (figure 5d). L'electron qui est dans le canal peut sortir par effet tunnel, ramenant le systeme dans un etat initial (figure Se). La determination de la condition de blocage impose de connatre la valeur de ltenergie du niveau fondamental N1. Un tel calcul est bien connu de l'homme du metier et il depend en particulier de la forme de la grille, ctest-a-dire de la longueur L du pied de grille et du non-recouvrement des zones d' extension avec la grille, ainsi que du profil de la jonction source/canal et canal/drain. En ce qui concerne les botes quantiques, les articles - de Boucaud, intitules >, Physical Review B. Volume 64, 155310, et - de T. Brunhes, et autres, intitules > (Applied Physics Letters, Volume 77, N 12, 18 septembre 2000, en ont montre un exemple de realisation. Un autre exemple de realisation va maintenant etre illustre sur les figures 7a a 7i, qui ont trait a un mode de mise en ceuvre d'un procede de fabrication d'un dispositif selon ['invention. Sur la figure 7a, la reference SB designe le substrat de silicium, par exemple dope P, au sein duquel on a realise une zone active delimitee de facon classique et connue en soi par des regions d' isolation STI, par exemple cites >. On fait crotre ensuite un oxyde thermique OX sur la surface du substrat. Puis, on definit ltemplacement des futures botes quantiques a l' aide d'un masque dur realise par exemple en une couche de nitrure de silicium. On realise alors, a ltendroit des futures botes quantiques, une implantation d'une zone ZIM qui aura le meme type de conductivite que la zone de drain du transistor (figure 7b). Puis, on procede au-dessus de la zone ZIM a une desoxydation (figure 7c), puis a une croissance selective de germanium suivie d'une croissance selective de silicium. La croissance de germanium se traduit par la formation de gouttelettes hemispheriques dont chacune d'entre elles forme une bote quantique BQ. On procede ensuite (figure 7d) a une implantation puis a un retrait selectif du masque dur. Les etapes suivantes consistent a realiser le transistor avec sa grille en forme de champignon. A cet egard, l'homme du metier pourra se referer, a toutes fins utiles, a la demande de brevet franc,ais n 2 791 177, qui decrit une telle realisation. On en rappelle ici, en se referent plus particulierement aux figures 7e a 7g, les principales etapes. Plus precisement, la premiere d'elle elles consiste a deposer un empilement d'une couche inferieure formee par exemple d'un alliage polycristallin de silicium et de germanium, tel que du Si075Ge025, en une epaisseur par exemple de 500 A. La couche inferieure est surmontee d'une couche superieure de polysilicium, ayant par exemple une epaisseur de 1000 A. On procede ensuite a une gravure classique de la grille, de facon a obtenir un corps de grille CRG, ayant une longueur L par exemple egale a 80 nm. On procede ensuite a une gravure laterale GRL de la couche inferieure CH2 jusqu'a obtenir un pied de grille GP ayant une longueur par exemple egale a 16 nm. La couche superieure CH2, non gravee, devient alors le chapeau degrille GCH (figure 7f). La gravure GRL peut s'effectuer en utilisant une solution chimique selective par rapport au silicium, telle qutune solution 40 ml HNO3 a 70% - 20 ml H2O2 - 5 ml HF 0,5%. On peut egalement effectuer une gravure laterale par attaque plasma isotrope selectif par rapport au silicium et a l t oxyde. On procede ensuite a ['implantation des zones d' extension de source et de drain LDD1 et LDD2. Puis, on realise de fa,con classique et connue en soi des regions laterales isolantes (espaceurs) s'appuyant sur les francs de la grille. Ces espaceurs ESP vent par exemple realises en nitrure de silicium (figure 7g). On realise ensuite une deuxieme implantation, de facon a former les regions de source et de drain, la region de drain venant contacter la zone implantee ZIM situee sous les botes quantiques BQ. Puis, on depose une couche d'un milieu isolant ENR, par exemple de ltoxyde TEOS, sur la structure obtenue a la figure 7g. On grave ensuite des orifices dans le milieu isolant ENR que lton vient remplir de metal MTL (figure 7i). L'etape suivante, qui permet d'aboutir au dispositif illustre sur la figure 2, comporte notamment une etape de photolithographie de fac,on a definir ltemplacement de ['orifice debouchant au-dessus des botes quantiques, puis une gravure de la couche metallique et une ouverture de ['orifice au-dessus des botes quantiques. Cet orifice sert de guide d'onde. Il pourrait 8tre egalement rempli de silicium. La puce contenant le dispositif ainsi realise peut etre alors incorporee dans une enceinte refrigeree. L'ensemble peut alors former un dispositif de cryptographic capable d'emettre un train de photons, photon apres photon. REVENDICATIONS 1. Circuit integre, comprenant un dispositif semiconducteur formant source a photon unique, comportant sur un substrat en silicium (SB) un transistor MOS (TR) ayant une grille en forme de champignon, capable de delivrer sur son drain, de fa,con controlee, un electron unique en reponse a une tension de commande appliquee sur sa grille, et au moins une bote quantique (BQ) compatible silicium, electriquement couplee a la region de drain (D) du transistor, et capable d'emettre un photon unique a la reception d'un electron unique emis par le transistor. 2. Circuit integre selon la revendication 1, caracterise par le fait que la grille (G) du transistor comporte un pied de grille (GP) ayant une longueur L et une largeur W. surmonte d'un chapeau (GCH), des regions isolantes laterales (ESP) sur les francs de la grille, et des regions de source et de drain situees dans le substrat a distance des bords lateraux du pied de grille. 3. Circuit integre selon la revendication 2, caracterise par le fait que les valeurs de L et de W vent choisies de sorte que l'energie thermique des electrons dans la source du transistor (TR) soit inferieure a ltenergie electrostatique d'un electron penetrant dans le canal du transistor. 4. Circuit integre selon la revendication 3, caracterise par le fait que la temperature de fonctionnement du dispositif est inferieure a 77 K et par le fait que L est inferieur a 50 nanometres. 5. Circuit integre selon la revendication 3 ou 4, caracterise par le fait que W est inferieur a quelques centaines de nanometres, par exemple 500 nanometres. 6. Circuit integre selon l'une des revendications precedentes, caracterise par le fait que la tension appliquee sur le drain (D) du transistor est inferieure a 10 mV. 7. Circuit integre selon l'une des revendications precedentes, caracterise par le fait qu'il comporte des moyens de commande (MCG) apses a delivrer ladite tension de commande, cette tension de commande ayant une premiere valeur au moins nulle en reponse a laquelle le transistor est bloque, et une deuxieme valeur permettant la creation d'un puits quantique dans le canal du transistor et le passage d'un electron unique de la source dans le canal puis vers le drain. 8. Circuit integre selon les revendications 2 et 7, caracterise par le fait que L est superieur ou egal a 10 nanometres et inferieur a SO nanometres, et par le fait que le produit de la deuxieme valeur de la tension de commande par la charge (e) d'un electron est un multiple entier de l'energie electrostatique d'un electron penetrant dans le canal du transistor. 9. Circuit integre selon la revendication 8, caracterise par le fait que le produit de la deuxieme valeur de la tension de commande par la charge (e) d'un electron est egal a l'energie electrostatique d'un electron penetrant dans le canal du transistor. 10. Circuit integre selon les revendications 2 et 7, caracterise par le fait que L inferieur a 10 nanometres, et par le fait que la deuxieme valeur de la tension de commande correspond a un alignement du niveau fondamental d'energie du dispositif avec le niveau de Fermi de la source du transistor. 11. Circuit integre selon l'une des revendications 7 a 10, caracterise par le fait que les moyens de commande (MCG) vent apses a delivrer successivement les deux valeurs de la tension de commande a une frequence de travail (f) superieure a la frequence de sortie d'un electron du canal. 12. Circuit integre selon la revendication 11, caracterise par le fait que la frequence de travail (f) est comprise entre 1 MHz et 1 GHz. 13. Circuit integre selon l'une des revendications precedentes, caracterise par le fait que le dispositif comporte plusieurs botes quantiques adjacentes (BQ). 14. Circuit integre selon l'une des revendications precedentes, caracterise par le fait que le substrat (SB) comporte une region implantee supplementaire (ZIM), situee sous chaque bote quantique, de meme type de conductivite que celui de la region de drain, et en contact avec la region de drain. 15. Circuit integre selon l'une des revendications precedentes, caracterise par le fait que chaque bote quantique (BQ) comporte du germanium encapsule dans du silicium. 16. Circuit integre selon l'une des revendications precedentes, caracterise par le fait que le dispositif comporte une couche de materiau isolant (ENR) enrobant le transistor, cette couche de materiau isolant comportant un orifice debouchant au dessus des botes quantiques et formant un guide d'ondes optique (GUD). 17. Circuit integre selon l'une des revendications precedentes, caracterise par le fait qu'il est dispose dans une enceinte refrigeree. 18. Dispositif de cryptographic, caracterise par le fait qu'il comporte un circuit integre selon l'une des revendications 1 a 17. 19. Procede de fabrication d'un circuit integre comprenant un dispositif semiconducteur formant source a photon unique, dans lequel on realise dans et sur un substrat en silicium (SR), un transistor MOS (TR) ayant une grille en forme de champignon, capable de delivrer sur son drain, de fac,on contr81ee, un electron unique en reponse a une tension de commande appliquee sur sa grille, et au moins une bote quanti que (B Q) compatible silicium, ele ctriquement couple e a la regi o n de drain du transistor, et capable d'emettre un photon unique a la reception d'un electron unique emis par le transistor. 20. Procede selon la revendication 19, caracterise par le fait quton realise plusieurs botes quantiques adjacentes (BQ), et par le fait que realisation comporte une croissance selective de germanium sur la surface d'une premiere region predeterminee du substrat, puis une croissance selective de silicium sur le germanium. 21. Procede selon la revendication 19 ou 20, caracterise par le fait que la realisation du transistor comporte la formation sur la surface d'une deuxieme region predeterminee du substrat d'un corps de grille (CRG) isolee de ladite surface par un oxyde de grille (OX), puis une gravure laterale du corps de grille de fa,con a former un pied de grille surmonte d'un chapeau. 22. Procede selon la revendication 21, caracterise par le fait que le corps de grille est un empilement heterogene comprenant une couche inferieure (CH2) et une couche superieure (CH1), le materiau de la couche superieure pouvant etre grave selectivement par rapport au materiau de la couche superieure. 23. Procede selon la revendication 22, caracterise par le fait que le materiau de la couche inferieure (CH2) est un alliage de silicium et de germanium, tandis que materiau de la couche superieure (CH1) est du silicium. 24. Procede selon l'une des revendications 21 a 23, caracterise par le fait que les regions de source et de drain vent implantees dans le substrat en utilisant le chapeau de grille comme masque dur. 25. Procede d'emission d'un photon unique, comportant une application sur la grille en forme de champignon d'un transistor MOS, d'une tension de commande de fac,on a generer un unique electron au niveau du drain du transistor, et un piegeage de cet electron unique dans une bote quantique provoquant ['emission d'un photon unique.