FR 2838563 A1 20031017 FR 0204690 A 20020415 drain (42), sont réalisces en chrome. Dispositif semiconducteur de mémoire, non volatile, programmable et effaçable électriquement, à une seule couche de matériau de grille. L' invention concerne les circuits intogrés, et plus particulièrement les dispositifs semiconducteurs de mémoire du type non volatiles, programmables et effaçables électriquement à une seule couche de matériau de grille. La structure d'un tel point mémoire est bien connue de l'homme du métier. Le brevet américain n 5 761 121 en donne un exemple pour une structure PMOS. Plus précisément, une telle cellule comporte un transistor à grille flottante et une grille de commande qui est réalisée par implantation au sein d'un substrat semiconducteur. Cette couche enterrée, qui fait office de grille de commande, est couplée de façon capacitive à la grille flottante. La grille de commande et le transistor à grille flottante sont électriquement isolés par une zone d' isolation, par exemple du type à tranchées peu profondes (STI: " Shallow Trench Isolation "). La couche de matériau de grille, en général du polysilicium, au sein de laquelle est réalisée la grille flottante du transistor, est isolée de la zone active par un diélectrique, par exemple du dioxyde de .. slcum. Alors que la programmation d'une telle cellule-mémoire s'effectue par injection d'électrons chauds dans la grille flottante du transistor (CHE: " Channel Hot Electrons " en langue anglaise), l'effacement électrique d'une telle cellule-mémoire s'effectue par application d'une tension élevée sur la source, le drain et le substrat du transistor et par application d'une tension beaucoup plus faible sur la grille de commande, ce qui provoque un fort champ électrique inversé et donc une évacuation des électrons stockés dans la grille flottante vers les régions de source, de drain et de canal du transistor, et ce en traversant l'oxyde de grille du transistor. Or, ce processus d' effacement, lorsqu'il est répété de façon cyclique, comme c' est généralement le cas pour des applications mémoire, provoque une dogradation de l'oxyde de grille du transistor ainsi qu'une dogradation de la tension de seuil de ce transistor. En d'autres termes, les évacuations répétées des électrons à travers 1'oxyde de grille du transistor provoquent à terme un vieillissement de celui-ci. L' invention vise à apporter une solution à ce problème. L'invention a pour but de proposer une structure de cellule mémoire évitant le phénomène de vieillissement du transistor lors des cycles répétés d' effacement. L' invention a également pour but de permettre une pro grammati on de la c ellule, soi t par une pro grammati on du type " porteurs chauds ", soit par une programmation du type " Fowler Nordheim ". L' invention a également pour but de fournir une telle mémoire dont le procédé de fabrication soit totalement compatible avec un procédé classique de fabrication CMOS. L' invention propose donc un dispositif semiconducteur de mémoire, comprenant une cellule-mémoire non volatile, programmable et effaçable électriquement, à une seule couche de matériau de grille, et comportant un transistor à grille flottante et une grille de commande. Selon une caractéristique générale de l'invention, les régions de source, de drain et de canal du transistor à grille flottante forment la grille de commande. Par ailleurs, la cellule-mémoire comporte une zone diélectrique disposée entre une première partie de la couche de matériau de grille et une première zone active semiconductrice électriquement isolée d'une deuxième zone active incorporant la grille de commande. Cette zone diélectrique forme alors une zone " tunnel " pour, lors d'un effacement de la cellule, permettre le transfert vers ladite première zone active des charges stockées dans la grille flottante. La région de canal s'éntend ici comme étant la région semiconductrice s'étendant entre la région de source et la région de drain sous la grille du transistor. La structure de la cellule-mémoire, selon l'invention, est par conséquent totalement différente des structures classiques en ce sens qu'elle ne comporte pas de grille de commande distincte du transistor à grille flottante. En effet, selon l'invention, c'est une partie du S transistor à grille flottante, et plus particulièrement les régions de source, de drain et de canal de ce transistor, qui forment la grille de commande. Par ailleurs, l' évacuation des charges lors d' un effacement de la cellule s'effectue à travers, non plus l'oxyde de grille du transistor à grille flottante, mais à travers un oxyde de grille (matériau diélectrique) qui est situé en regard d'une zone active électriquement isolée de la zone active incorporant la grille de commande, et par conséquent les régions de source, de canal et de drain du transistor à grille flottante. En conséquence, la dégradation de l'oxyde de la zone tunnel selon l' invention, ne provoque pas le vieillissement du transistor de la cellule. Le fait que les régions de source, drain et canal du transistor forment la grille de commande et que la zone tunnel situce en regard de ladite première zone active constitue la zone de transfert de charges, est lié au fait que le couplage capacitif entre la deuxième zone active (celle dans laquelle sont réalisées les régions de source, de drain et de canal du transistor) et la grille flottante, est plus important que le couplage capacitif au niveau de la zone tunnel. Les différents couplages capacitifs dépendent des surfaces de matériau de grille en regard des zones actives ainsi que des différentes tensions appliquées sur les différentes électrodes de la cellule-mémoire. L'homme du métier saura ajuster ces différents paramètres pour obtenir l'effet recherché. Cependant, pour obtenir les avantages de la cellule-mémoire selon l' invention, tout en appliquant des tensions raisonnables sur les électrodes de la cellule-mémoire, c' est-à-dire des tensions de l' ordre de quelques volts à la dizaine de volts, on choisira avantageusement une valeur capacitive de la zone tunnel inférieure ou égale à 30% de la valeur capacitive totale entre la couche de matériau de grille et l' ensemble des zones actives de la cellule-mémoire. Selon un mode de réalisation de l' invention, le transistor a une grille annulaire et la couche de matériau de grille comporte, outre la grille annulaire et ladite première partie, une partie de liaison entre cette première partie et la grille annulaire. Plusieurs possibilités existent pour l'isolement électrique entre la première zone active (celle dans laquelle vont être évacuées les charges lors de l'effacement) et la deuxième zone active (celle dans laquelle est réalisé le transistor). Selon un premier mode de réalisation, la première zone active et la deuxième zone active peuvent étre électriquement isolées l'une par rapport à l'autre en profondeur par des jonctions PN destinées à être polarisces en inverse, et en surface par une région d'isolation, par exemple une région d' isolation du type tranchées peu profondes. Dans ce cas, et selon un exemple de réalisation, la première zone active est réalisée dans une première région de substrat (par exemple un caisson) ayant un premier type de conductivité, par exemple le type de conductivité N. La deuxième zone active est réalisée dans une deuxième région de substrat (par exemple un caisson) ayant également le premier type de conductivité. La première région de substrat et la deuxième région de substrat sont alors séparées par une troisième région de substrat (par exemple un autre caisson) ayant un deuxième type de conductivité différent du premier, par exemple le type de conductivité P. La région d'isolation s'étend entre la première région de substrat et la deuxième région de substrat et comporte alors un orifice débouchant sur une zone de prise de contact (zone P+ par exemple) de la troisième région semiconductrice. En variante, la première zone active et la deuxième zone active peuvent être électriquement isolées l'une par rapport à l'autre uniquement par des jonctions PN destinées à être polarisces en inverse. Un tel mode de réalisation permet d'obtenir une meilleure rétention de données. En effet, il a été observé qu'il convenait de choisir une épaisseur du diélectrique supérieure à 60 A, de façon à obtenir une bonne rétention des donnces. Or, il a été observé qu'il se produisait un amincissement du diélectrique de grille à l' interface entre la zone d' isolation, par exemple du type tranchées peu profondes, et le matériau de grille. Et, ceci conduit à une moins bonne rétention de donnces. Par conséquent, le mode de réalisation qui ne prévoit aucun chevauchement de région d' isolation par la couche de matériau de grille résout ce problème. Plus précisément, selon un mode de réalisation, la couche de matériau de grille s'étend intogralement au-dessus des trois régions de substrat précitées, sans chevaucher de région d'isolation. Quel que soit le mode de réalisation, la première région de substrat comporte en surface une zone de prise de contact ayant le premier type de conductivité, par exemple une zone de prise de contact de type N+ dans un caisson N. Ceci étant, afin de faciliter l'effacement, il peut s'avérer avantageux de ménager en surface de la première zone active, outre la prise de contact précitée, une zone surfacique ayant le deuxième type de conductivité, par exemple le type P+, et s'étendant autour de ladite zone tunnel. Bien entendu, cette zone surfacique est électriquement reliée à la zone de prise de contact, par exemple par une silicluration. Ainsi, on réalisera avec la première partie de matériau de grille, un transistor PMOS par exemple, dont les régions de source et de drain sont court-circuitées. Ceci permettra de rendre bien conductrice la partie de zone active située sous la première partie du matériau de grille. I1 serait également possible de ne pas limiter localement la prise de contact, mais de réaliser en surface toute une zone fortement dopée ayant le premier type de conductivité, par exemple le type N+. Ceci étant, ceci conduirait probablement à un effacement périmétrique. Selon un mode de réalisation de l' invention, le dispositif comporte en outre des moyens de polarisation possédant un état de programmation de la cellule-mémoire, un état de lecture de la cellule mémoire et un état d' effacement de la cellule-mémoire. Dans l'état d'effacement, les moyens de polarisation provoquent un effacement du type Fowler-Nordheim, en appliquant une tension sur la première zone active beaucoup plus élevée que les tensions appliquées sur les régions de source, de drain et de substrat du transistor. A cet égard, dans l'état d' effacement, les moyens de polarisation appliquent de préférence des tensions égales sur les régions de source, de drain et de substrat du transistor. Dans l'état de programmation, les moyens de polarisation peuvent provoquer une programmati on par porteurs chauds au nive au du transistor. Ils peuvent également provoquer une programmation du type Fowler-Nordbeim, en appliquant sur les régions de source, de drain et de substrat du transistor, des tensions, de préférence égales, et beaucoup plus élevées que celles appliquées sur la première zone active. Par ailleurs, dans l'état de lecture, on choisira avantageusement une différence de tension drain/source limitée à 1 volt en valeur absolue. Ceci permet d'éviter une reprogrammation très lente de la cellule-mémoire, ou bien une programmation parasite non-voulue d'une cellule-mémoire vierge. Le transistor à grille flottante est de préférence un transistor PMOS. Ceci étant, l'invention s'applique également à un transistor du type NMOS. Le dispositif peut comporter un plan-mémoire comportant plusieurs cellules-mémoires. Le dispositif peut ainsi former une mémoire du type EEPROM ou du type FLASH. L' invention a encore pour objet un circuit intégré comportant un dispositif tel que défini ci-avant. D' autres avantages et caractéristiques de l' invention apparatront à l'examen de la description détaillée de modes de réalisation nullement limitatifs, et des dessins annexés, sur lesquels: les figures 1, la, lb illustrent schématiquement un premier mode de réalisation d'un dispositif de mémoire, selon l'invention; -les figures 2, 2a, 2b illustrent schématiquement un deuxième mode de réalisation d'un dispositif de mémoire, selon l'invention; -les figures 3, 3a, 3b illustrent schématiquement un troisième mode de réalisation d'un dispositif de mémoire, selon l'invention; et -la figure 4 illustre schématiquement des polarisations appliquées sur les électrodes d'un dispositif de mémoire, selon l' invention, en fonction de l'état de ce dispositif. Dans la suite, les figures la (respectivement 2a et 3a) et lb (respectivement 2b, et 3b) sont respectivement des sections selon les lignes A-A et B-B de la figure 1 (respectivement de la figure 2 et de la figure 3). Sur les figures la et lb, la référence SB désigne un substrat semiconducteur, par exemple en silicium dopé P, d'un circuit intégré. Ce substrat SB comporte une première région de substrat RG1 formée d'un caisson semiconducteur dopé N. ainsi qu'une deuxième région de substrat RG2 formée d'un autre caisson semiconducteur dopé N. Les deux caissons RG1 et RG2 sont séparés par une troisième région semiconductrice RG3 formée d'un caisson dopé P. Le caisson RG3 assure l'isolation électrique mutuelle en profondeur des deux caissons RG1 et RG2. En effet, cette isolation électrique est réalisée par des jonctions PN qui seront polarisées en inverse. En surface, l' isolation électrique mutuelle des deux caissons RG1 et RG2 est assurée par une région d' isolation STI, par exemple du type tranchées peu profondes. La région d' isolation STI comporte un orifice débouchant sur une zone de prise de contact PSB, dopée P+, et situce en surface du caisson RG3. Cette prise de contact PSB va permettre d'assurer une polarisation du caisson RG3 et également du substrat sous-jacent SB. Le caisson RG1 forme une première zone active, tandis que le caisson RG2 forme une deuxième zone active. Au-dessus de ces deux zones actives, est prévue une couche d'un matériau de grille, par exemple du polysilicium, reposant sur la surface des deux zones actives par l'intermédiaire d'un oxyde de grille OX, par exemple du dioxyde de siliclum. La couche de matériau de grille, qui forme dans son ensemble une grille flottante, comporte une première partie P1 surplombant la première zone active RG1. La couche de matériau de grille comporte également une partie FG annulaire disposée au-dessus de la deuxième zone active RG2. Cette partie annulaire de matériau de grille définit la grille FG d'un transistor PMOS, également appelée transistor de stockage des charges ou de lecture, dont la source S. formée d'une région implantée de type P+, se situe dans le caisson RG2 à l'extérieur de la grille annulaire, et dont le drain D formé également d'une région implantée de type P+, se situe dans le caisson RG2 à l'intérieur de l'anneau formant la grille FG. La couche de matériau de grille comporte également une partie de liaison PL reliant la partie annulaire FG et la première partie P1. La géométrie de la première partie P1 a été choisie de façon à ce que la valeur capacitive de la zone d'oxyde OX situce sous cette première partie P1, et également appelée zone tunnel ZTN pour des raisons qui seront explicitées plus en détail ci-après, soit inférieure ou égale à 30% de la valeur capacitive totale entre la couche de matériau de grille et l'ensemble des zones actives de la cellule-mémoire, c'est à-dire la somme des capacités formoes entre le matériau de grille et chacune des zones actives de la cellule-mémoire. De ce fait, les régions de source, de drain et de canal, qui sont couplées de façon capacitive à la grille FG, vont former une grille de commande pour cette cellule-mémoire, tandis que la zone tunnel ZTN va former une zone de transfert des charges permettant l'évacuation, lors d'un effacement de la cellule-mémoire, des charges stockées dans la grille flottante vers la première zone active RG1. En ce qui concerne la grille de commande, c'est bien entendu la zone de canal qui participe essentiellement au couplage capacitif avec la grille annulaire FG. Ceci étant, l'homme du métier sait que les régions de source et de drain débordent également par diffusion sous la grille annulaire FG. Aussi, ces régions de source et de drain participent-elles également en pratique à ce couplage capacitif. Afin de polariser de façon adéquate la première zone active RG1, celle-ci comporte une zone implantée N+, référencée PC 1, et permettant une prise de contact. Par ailleurs, dans ce mode de réalisation, il est également prévu une zone surfacique ZS, dopée P+, et s'étendant autour de la zone tunnel ZTN. L'homme du métier aura noté que l'on a ainsi formé avec la première partie P1 de la couche de matériau de grille, un transistor PMOS court- cTrcuité, c'est-à-dire dont les régions de source et de drain, dopées P+, sont reliées électriquement. Cette zone surfacique ZS est électriquement reliée à la zone de prise de contact PC1, par exemple par une silicluration surfacique. En ce qui concerne la deuxième zone active RG2, il est également prévu une région implantée N+, référencée BK, permettant une prise de contact et une polarisation de ce caisson RG2, et par conséquent une polarisation du substrat du transistor de lecture. Le procédé de fabrication d'une telle cellule-mémoire comporte, tout d'abord, la réalisation connue en soi dans le substrat SB de type P des régions d' isolation latérales STI. Puis, on procède de façon connue en soi, à l' implantation des caissons RG1, RG2 et RG3. Puis, après avoir réalisé sur la surface de la structure ainsi obtenue une couche d'oxyde OX, on dépose une couche de matériau de grille, par exemple du polysilicium, que l' on grave de façon à former dans cette couche la grille annulaire FG, la partie de liaison PL et la première partie P1. On procède ensuite à la réalisation des différentes régions implantées P+ et N+, la couche de matériau de grille servant alors notamment de masque dur. On procède ensuite à une siliciuration classique des régions de source, de drain et des prises de contact PC1, BK, ainsi que de la zone surfacique ZS. On termine ensuite le procédé de fabrication par des prises de contact classiques sur les régions de source, de drain, sur la région BK et sur la prise de contact PC1. On va maintenant décrire, en se référant plus particulièrement à la figure 4, le fonctionnement de la cellule-mémoire selon l'invention. A cet égard, le dispositif de mémoire selon l' invention, comporte des moyens de polarisation MPL, par exemple des sources de tension associées à une logique de commande, ces moyens de polarisation possédant un état de programmation de la cellule mémoire, un état de lecture de cette cellule-mémoire et un état d' effacement de cette cellule-mémoire. Dans chacun de ces états, les moyens MPL délivrent sur la source S. le drain D et le substrat BK du transistor, des tensions VS, VD et VBK. Ils polarisent également le substrat RO3 avec une tension VPSB appliquce sur la zone de contact PSB, et la première zone active RG1 avec une tension VZ1 appliquée sur la zone de contact PC1. Une première possibilité pour programmer électriquement la cellulemémoire, consiste à adopter une programmation dite " par électrons chauds ". Plus précisément, lorsqu'on veut programmer électriquement la cellulemémoire, c' est-à-dire lorsqu' on veut stocker des charges dans la grille flottante, on applique par exemple sur la source du transistor une tension égale à 5 volts et sur le drain une tension égale à 0 volt. On polarise par ailleurs le substrat du transistor à 5 volts et on applique sur la prise de contact PC1 de la première zone active une tension qui peut varier en pratique entre 0 et 5 volts, par exemple 5 volts. On polarise par ailleurs le substrat (prise de contact PSB) à 0 volt. Le transistor est alors passant (sous réserve d'une tension grille/source suffisante pour initialiser la conduction du transistor), ce qui crée une saturation de ce transistor et provoque un courant de trous provenant de la source. Ces trous entrent en collision avec le réseau cristallin et forment des trous chauds et des électrons chauds. Les électrons chauds sont attirés dans la grille flottante dont le potentiel chute logèrement par rapport à celui appliqué sur la source. Une autre possibilité de programmation de la cellule-mémoire, selon l'invention, consiste à effectuer une programmation du type FowlerNordheim, c'est-à-dire appliquer un champ électrique important pour abaisser les barrières énergétiques et permettre le transit des électrons vers la grille flottante. Plus précisément, dans ce cas, on appliquera par exemple sur la source, le drain et le substrat du transistor, des tensions égales dont la valeur est relativement élevée, par exemple comprise entre 8 et 11 volts, et typiquement 11 volts. Parallèlement, alors que le caisson RG3 est toujours polarisé à 0 volt, on applique une tension égale à 0 volt sur la prise de contact PC1 de la première zone active. De ce fait, la grille flottante est portée à un potentiel sensiblement égal à 10 volts, tandis que la première zone active est à 0 volt. I1 se crée donc un fort champ électrique qui va attirer les électrons de la première zone active RG1 vers la grille flottante à travers l'oxyde de la zone tunnel ZTN. La cellule-mémoire, selon l'invention, présente donc l'avantage de pouvoir être programmoe de deux façons différentes, soit par une programmation du type électrons chauds, soit par une programmation du type Fowler-Nordbeim. Il sera ainsi possible de choisir le type de programmation en fonction des applications envisagées. En effet, une programmation par électrons chauds est plus consommatrice de courant, mais est par contre plus rapide qu'une programmation du type Fowler-Nordheim, qui présente une consommation moindre. On choisira donc, de préférence, une programmation du type Fowler-Nordheim dans des applications de téléphonie mobile. Dans l'état de lecture, on limite volontairement la différence de tension drain/source à-1 volt de façon à éviter une reprogrammation très lente de la cellule-mémoire. On choisira ainsi par exemple une tension sur la source de 3,3 volts, et une tension sur le drain de 2,3 volts. Le substrat BK sera polarisé à 3,3 volts et la grille de commande (source et drain) pourra étre polarisée avec une tension variant entre O et 3,3 volts. Ainsi, si lors de la programmation, on a programmé un zéro dans la cellule-mémoire, c'est-à-dire si l'on n'a en fait effectué aucune programmation, le transistor sera bloqué lors de la lecture. Si, par contre, lors de l'état de programmation, on a programmé un " 1 " (par exemple) dans la cellule-mémoire, c'est-à-dire si l' on a stocké des charges dans la grille flottante, le transistor conduira lors de la lecture. Ainsi, la détection ou non d'un courant dans l' état de lecture permet de déterminer la valeur logique qui a été écrite ou programmée dans la cellule. Pour procéder à l' effacement de la cellule-mémoire, on applique une tension sur la première zone active beaucoup plus élevée que celles appliquées sur les régions de source, de drain et de substrat du transistor. A titre indicatif, on applique une tension nulle sur la source, le sub strat et le drain du transistor, et une tension par exemple égale à ll volts sur la prise de contact PC1, le substrat RG3 étant toujours polarisé à 0 volt. Cet effacement, du type Fowler-Nordheim, conduit donc à l' application d'un champ électrique très élevoe, inverse de celui de la programmation, et provoque par conséquent l'évacuation des charges stockées dans la grille flottante vers la zone active RG1 jusqu'à la prise de contact PC1, via la zone tunnel ZTN. Il n'y a donc pas de dégradation de l'oxyde du transistor de la cellule-mémoire qui correspond à la zone de plus fort couplage. L'invention n'est pas limitée au mode de réalisation qui vient d'être décrit, mais en embrasse toutes les variantes. Ainsi, comme illustré sur les figures 2, 2a et 2b, la prise de contact PCl, dopée N+ de la première zone active, peut s'étendre sur toute la surface de cette première zone active, sauf bien entendu sous la première partie P1 du matériau de grille Ceci étant, puisqu'il n'y a pas d'implantation dans la partie de liaison PL du matériau de grille, il se forme alors, dans le matériau de grille, une diode PIN, c'est-à-dire une diode formée d'une région P+, et d'une région N+ séparée par une région de matériau de grille intrinsèque. Or, lors de l' effacement, cette diode est polarisée en inverse et peut contrecarrer quelque peu l' efficacité d' effacement. C' est la raison pour laquelle, dans certaines applications, on préfèrera utiliser le mode de réalisation illustré sur les figures 1, la et lb. Dans un autre mode de réalisation, la prise de contact PC1 peut rester localisce et le reste de la zone active RG1 dopée N. Un autre mode de réalisation envisageable est celui illustré sur les figures 3, 3a et 3b. On remarque, sur ces figures, l' absence en surface de zones d'isolation STI entre la première zone active et la deuxième zone active. L' isolation est réalisée ici uniquement par des jonctions PN polarisces en inverse. Dans l'exemple décrit sur ces figures 3, la première zone active est implantée en surface du type N+. Cependant, la prise de contact N+ pourrait être localisée et l'on pourrait également avoir une implantation P+ du type zone surfacique analogue à celle illustrce sur les figures 1. Ce mode de réalisation, dans lequel la couche de matériau de grille s'étend intégralement au-dessus des zones actives de la cellule mémoire sans chevaucher de région d'isolation latérale, permet une meilleure rétention des données. En effet, on évite ainsi le phénomène d'amincissement d'oxyde à l'interface entre une zone d'isolation et le matériau de grille. Il conviendra toutefois dans ce mode de réalisation d'utiliser un masque approprié lors de l'étape de siliciuration afin de ne pas siliciurer la grille flottante ni les fonctions PN en surface, et donc de ne pas crcer de court-circuit métallique. En outre, le fait de ne pas siliciurer la grille flottante permet une meilleure rétention des données. Bien entendu, la programmation, la lecture et l'effacement de cellules-mémoires telles que celles illustrées sur les figures 2 et sur les figures 3, sont analogues à celles décrites en référence aux figures 1. Enfin, bien que la cellule-mémoire non volatile programmable et effaçable électriquement qui vient d'étre décrite utilise un transistor PMOS, une réalisation à base d'un transistor NMOS est également envisageable. Par ailleurs, on peut prévoir plusieurs cellules-mémoires, de façon à former un plan- mémoirequi peut être effaçable bit par bit de façon à former une mémoire du type EEPROM, ou bien effaçable par banc ou par page de façon à former une mémoire du type FLASH. Cependant, il conviendra alors d'associer un transistor d'accès à chaque cellule-mémoire de façon à pouvoir la sélectionner. REVENDICATIONS 1. Dispositif semiconducteur de mémoire, comprenant une cellule-mémoire non volatile programmable et effaçable électriquement à une seule couche de matériau de grille et comportant un transistor à grille flottante et une grille de commande, caractérisé par le fait que les régions de source (S), de drain (D) et de canal du transistor à grille flottante forment la grille de commande et par le fait que la cellule-mémoire comporte une zone diélectrique (ZTN) disposée entre une première partie (P1) de la couche de matériau de grille et une première zone active semiconductrice (RG1) électriquement isolée d'une deuxième zone active (RG2) incorporant la grille de commande, cette zone diélectrique formant une zone tunnel (ZTN) pour lors d'un effacement de la cellule, le transfert vers ladite première zone active des charges stockées dans la grille flottante. 2. Dispositif selon la revendication 1, caractérisé par le fait que la valeur capacitive de la zone tunnel (ZTN) est inférieure ou égale à 30% de la valeur capacitive totale entre la couche de matériau de grille et l' ensemble des zones actives de la cellule-mémoire. 3. Dispositif selon la revendication 1 ou 2, caractérisé par le fait que le transistor a une grille annulaire (FG), et par le fait que la couche de matériau de grille comporte outre ladite grille annulaire (FG) et ladite première partie (P1), une partie de liaison (PL) entre cette première partie et la grille annulaire. 4. Dispositif selon l'une des revendications précédentes, caractérisé par le fait que la première zone active (RG1) et la deuxième zone active (RG2) sont électriquement isolées l'une par rapport à l'autre par des jonctions PN destinces à être polarisoes en nverse. 5. Dispositif selon la revendication 4, caractérisé par le fait que la première zone active (RG1) et la deuxième zone active (RG2) sont électriquement isolées l'une par rapport à l'autre en surface par une région d'isolation (STI). 6. Dispositif selon la revendication 5, caractérisé par le fait que la première zone active réalisoe dans une première région de substrat (RG1) ayant un premier type de conductivité, par le fait que la deuxième zone active est réalisée dans une deuxième région de sub strat (RG2) ayant également le premier type de conductivité, par le fait que la première région de substrat et la deuxième région de substrat sont séparées par une troisième région de substrat (RG3) ayant un deuxième type de conductivité différent du premier, et par le fait que la région d'isolation s'étend entre la première région de substrat et la deuxième région de substrat et comporte un orifice débouchant sur une zone de prise de contact (PSB) de la troisième région semiconductrice. 7. Dispositif selon la revendication 4, caractérisé par le fait que la première zone active réalisce dans une première région de substrat (RG1) ayant un premier type de conductivité, par le fait que la deuxième zone active est réalisce dans une deuxième région de substrat ayant également le premier type de conductivité, par le fait que la première région de substrat et la deuxième région de substrat sont séparées par une troisième région de substrat (RG3) ayant un deuxième type de conductivité différent du premier, et par le fait que la couche de matériau de grille (FG, P1, P2) s'étend intégralement au dessus des trois régions de substrat sans chevaucher de région d'isolation (STI). 8. Dispositif selon la revendication 6 ou 7, caractérisé par le fait que la première région de substrat (RG1) comporte en surface une zone de prise de contact (PC1) ay ant le premier type de conductivité. 9. Dispositif selon la revendication 8, caractérisé par le fait que la première région de substrat (RG1) comporte en outre une zone surfacique (ZS) ayant le deuxième type de conductivité et s'étendant autour de ladite zone tunnel, cette zone surfacique (ZS) étant électriquement reliée à ladite zone de prise de contact (PC1). 10. Dispositif selon l'une des revendications précédentes, caractérisé par le fait qu'il comporte en outre des moyens de polarisation (MPL) possédant un état de programmation de la cellule mémoire, un état de lecture de la cellule-mémoire, et un état d' effacement de la cellule-mémoire, par le fait que dans chacun des états, les moyens de polarisation sont aptes à appliquer des tensions prédéterminces sur la source, le drain et le substrat du transistor et sur la première zone active, et par le fait que dans l'état d'effacement les moyens de polarisation provoquent un effacement du type Fowler Nordheim en appliquant une tension sur la première zone active beaucoup plus élevoe que celles appliquées sur les régions de source, de drain et de substrat du transistor. 11. Dispositif selon la revendication 10, caractérisé par le fait que dans l'état d' effacement, les moyens de polarisation (MPL) appliquent des tensions égales sur les régions de source, de drain et de substrat du transistor. 12. Dispositif selon l'une des revendications 10 ou 11, caractérisé par le fait que dans l'état de programmation, les moyens de polarisation (MPL) provoquent une programmation par porteurs chauds au niveau du transistor. 13. Dispositif selon l'une des revendications 10 ou 11, caractérisé par le fait que dans l'état de programmation, les moyens de polarisation (MPL) provoquent une programmation du type Fowler Nordheim en appliquant sur les régions de source, de drain et de substrat du transistor des tensions égales beaucoup plus élevées que celle appliquée sur la première zone active. 14. Dispositif selon l'une des revendications 10 à 13, caractérisé par le fait que dans l'état de lecture, la différence de tension drain/source est limitée à 1 volt en valeur absolue. 15. Dispositif selon l'une des revendications précédentes, caractérisé par le fait que le transistor est un transistor PMOS. 16. Dispositif selon l'une des revendications précédentes, caractérisé par le fait qu'il comporte un plan-mémoire comportant plusieurs cellules-mémoires, chaque cellule-mémoire étant affectée d'un transistor d'accès. 17. Dispositif scion l'une des revendications précédentes, caractérisé par le fait qu'il forme une mémoire du type EEPROM ou du type FLASH. 18. Circuit intégré, caractérisé par le fait qu'il comporte un