FR 2840454 A1 20031205 FR 0206650 A 20020530 Pro cede et dispositif de caracterisation d' une cellule logique CMOS destinee a etre realisee dans une technologie du type silicium sur isolant partiellement appauvri s L'i nventi on concerne le comportement des circuits lo gi ques CMOS realises dans une technologie du type silicium sur isolant partiellement appauvri (PD-SOI: "Partially Depleted Silicon-on Insulator" en langue anglaise), et plus particulierement la caracterisation de ces circuits, en termes par exemple de retard temporel. Ces derrieres annees, la technologie SOI (silicium sur isolant: "Silicon On Insulator" en langue anglaise) s'est revelee etre une alternative particulierement interessante a la technologie classique CMOS realisee sur silicium massif. Plus particulierement, les effete dits de >, bien connu par l'homme du metier dans la technologie SOI, et la reduction des capacites de jonction vent les causes principales des performances ameliorees apportees par cette technologie SOI. Par contre, les effete de substrat flottant presentent des inconvenients. L'un d'entre eux est l'effet dthysteresis de la tension de seuil d'un transistor, qui se traduit par des variations de retard temporel, c'est-adire des variations dans le temps de propagation d'un signal entre ltentree et la sortie d'une cellule logique incorporant de tels transistors, par exemple un inverseur. Une technologie du type silicium sur isolant partiellement appauvri introduit une dependence "temporelle" des retards, de telle sorte que la meme structure peut presenter des retards differents de cycle a cycle lorsqu'elle est cadencee par un signal d'horloge. Une methode d'initialisation de la tension du substrat flottant est general ement utili see dans l a conception des circuits S OI et de s tolerances d'erreurs vent utilisees pour prendre en compte ces contraintes temporelles. Cependant, une telle solution peut conduire a surestimer ou sous-estimer les performances de la structure realisee. Par ailleurs, non seulement les retards dans les situations de pires cas mais egalement les retards dans les situations de meilleurs cas doivent etre connus, notamment pour prendre en compte des problemes de synchronisation. Cependant, tent les pires cas que les meilleurs cas vent difficiles a identifier car les parametres de process et de conception tels que le gain en courant, la pente d'entree, la charge, l'alimentation et la temperature, jouent un r81e cle. Et, la nature variable des tensions de seuils dans les technologies PDSOI est telle que la propagation d'une transition l0 donnee entre ltentree et la sortie d'une cellule logique conduit a un retard different selon que l'on se trouve dans des conditions d'equilibre statique (DC) ou bien si l'on a atteint un etat d'equilibre dynamique (AC "steady state"). Et, il s'avere en pratique impossible de caracteriser une cellule logique par des simulations exhaustives car plusieurs milkers de cycles, done plusieurs heures de simulation, vent necessaires pour atteindre l'equilibre dynamique, et ce pour des cellules simples de type inverseur. La caracterisation d'une cellule beaucoup plus complexe set totalement inenvisageable par cette methode. L'invention vise a apporter une solution a ce probleme. Un but de ['invention est de permettre une evaluation rapide des retards temporels dans ltetat d'equilibre dynamique, ainsi qu'une evaluation rapide des retards dans les situations de meilleur et de pire cas, et ce meme pour des cellules complexes. L'inventi on propose done un procede de caracteri sati on d'une cellule logique CMOS destinee a etre realisee dans une technologie du type silicium sur isolant partiellement appauvri. Ce procede comprend une modelisation de la cellule, par exemple en utilisant un modele de transistor du type BSIM3SOI, et une phase de determination des potentials internee (ou potentials des substrats flottants) des transistors de la cellule dans un etat d'equilibre dynamique, cette phase de determination etant basee sur une simulation fonctionnelle de la cellule modelisee utilisant un signal binaire de stimulation ayant une valeur logique initiale, et sur une annulation, a une erreur de precision pres, de la somme des carres des variations des quantites de charges dans les substrats flottants des transistors de la cellule au cours d'une periode englobant deux transitions successives du signal de stimulation. En d'autres termes, ['invention part de ['observation que ltetat d'equilibre dynamique ("steady state") peut se definir comme le point de fonctionnement ou le potentiel interne des transistors ne varie plus entre deux transitions successives, c'est-a-dire que la variation de charge est nulle dans le substrat flottant. Selon un mode de mise en ceuvre de ['invention, la phase de determination des potentials internee des transistors de la cellule dans ledit etat d'equilibre dynamique comporte, de fa,con iterative et jusqu'a obtenir l'annulation de ladite somme sur une periode du signal de stimulation: une simulation fonctionnelle de la cellule modelisee delivrant pour une periode courante du signal de stimulation les variations des quantites de charge dans les substrats flottants des transistors de la cellule a partir de valeurs courantes des potentials internee, et - un traitement d'optimisation des valeurs des potentials internee comportant l 'annul ati on, a ladite erreur de preci si on pres, d'une fonction > egale a ladite somme. En d'autres termes, on utilise avantageusement un optimiseur de parametres ayant pour moteur par exemple un algorithme de MARQUARDT, qui est utilise pour determiner les valeurs des potentials internee des transistors lorsque la variation de charge est nulle entre deux transitions successives, c'est-a-dire dans l'etat d'equilibre dynamique. Plus simplement, on peut dire que l'algorithme fait varier les n potentials internee des n transistors de la cellule consideree en cherchant a annuler la somme des carres des variations de charge. L'optimiseur de parametres restitue alors les valeurs optimisees des potentials internee des n transistors. Selon un mode de mise en ccuvre de ['invention, le procede comporte en outre une phase de determination des potentials internee des transistors de la cellule dans un etat d'equilibre statique, c'est a dire avant la premiere occurrence d'une transition du signal de stimulation, et une phase de determination de la difference entre la vitesse d'evolution respective des potentials internee des transistors a S canal P et a canal N de la cellule entre l'etat d'equilibre statique et ltetat d'equilibre dynamique obtenus pour ce signal de stimulation. On determine egalement avantageusement les potentials internee des transistors de la cellule apres la premiere occurrence d'une transition du signal de stimulation, et apres la deuxieme occurrence de ladite transition du signal de stimulation et on determine les potentials internee des transistors correspondent au pire cas ou au meilleur cas de retard temporel de la cellule, a partir des potentials internee des transistors apres lesdites premiere et deuxieme occurrences, des potentials internee dans l'etat d'equilibre statique et dans l' etat d' equilibre dynamique et de ladite difference de vitesses d' evolution. En effet, il a ete observe que le pire cas (ou le meilleur cas) de retard temporel pouvait se situer soit apres la premiere occurrence soit apres la deuxieme occurrence de la transition, soit dans l'etat d'equilibre dynamique, soit entre la premiere occurrence de la transition et l'etat d'equilibre dynamique. Et, ctest ['observation de la difference entre les vitesses d'evolution respective des potentials internee des transistors a canal P et a canal N qui va permettre de distinguer les differents cast I1 convient egalement de noter ici que la deuxieme occurrence d'une transition est obtenue a partir d'un signal de stimulation ayant une valeur logique initiale opposee a celle du signal de stimulation permettant d'obtenir la premiere occurrence de la transition. Lorsque la cellule comporte au moins deux transistors complementaires relies au moins a une entree de la cellule, comme c'est le cas par exemple d'un inverseur, on applique le signal de stimulation sur ladite entree. Lorsque la cellule comporte plusieurs padres de transistors complementaires relies a plusieurs entrees de la cellule, comme par exemple pour une porte NON ET a deux entrees, on applique le signal de stimulation successivement sur chacune des entrees tandis qu'on fixe une valeur logique pour les autres entrees, de facon a obtenir des commutations sur les valeurs logiques delivrees en sortie de la cellule. Le terme > signifie ici quton effectue des simulations successives differentes. Pour des cellules plus complexes, on decompose avantageusement la cellule en cellules elementaires, et on determine separement les potentials internee des transistors de chaque cellule elementaire dans l'etat d'equilibre dynamique. Selon un mode de mise en cuvre de ['invention, la determination de la difference de vitesse d'evolution respective des potentials internee d'un transistor a canal P et d'un transistor a canal N dont ltetat varie en reponse au signal de stimulation, comporte la determination de la pente initiale d'une courbe representant ['evolution, entre ltetat d'equilibre statique et l'equilibre dynamique, du potentiel interne du transistor a canal P en fonction du potentiel interne du transistor a canal N. Si la valeur absolue de cette pente est proche de 0, le potentiel interne du transistor a canal P correspondent au pire cas ou au meilleur cas de retard temporel pour cette stimulation est obtenu a partir du potentiel interne de ce transistor dans son etat d'equilibre statique, tandis que le potentiel interne du transistor a canal N correspondent au pire cas de retard temporel pour cette stimulation est obtenu a partir du potentiel interne de ce transistor dans son etat d'equilibre dynami que. Si la valeur absolue de cette pente est largement superieure a 1, le potentiel interne du transistor a canal N correspondent au pire cas ou au meilleur cas de retard temporel pour cette stimulation est obtenu a partir du potentiel interne de ce transistor dans son etat d'equilibre statique, tandis que le potentiel interne du transistor a canal P correspondent au pire cas de retard temporel pour cette stimulation est obtenu a partir du potentiel interne de ce transistor dans son etat d'equilibre dynamique. Si la valeur absolue de cette pente est sensiblement egale a 1, les potentials internee des transistors correspondent au pire cas ou au meilleur cas de retard temporel pour cette stimulation vent obtenus soit a partir des potentials internee respectifs de ces transistors apres les premiere ou deuxieme occurrence de la transition, soit a partir des potentials internee respectifs de ces transistors dans l'etat d'equilibre dynamique Selon un mode de mise en oeuvre de ['invention, le procede comporte une determination des differents retards temporels de la cellule a partir des potentials internee correspondents determines, ainsi qu'une determination du retard temporel correspondent au pire cas ou au meilleur cas pour chaque stimulation. On peut egalement determiner d'autres parametres de caracterisation de la cellule comme par exemple la consommation, le courant de fuite, a partir des potentials internee des transistors de la cellule correspondent au pire cas ou au meilleur cas, pour chaque stimulation. L'i nventi on a egalement pour obj et un di spositif de caracterisation d'une cellule logique CMOS destinee a etre realisee dans une technologie du type silicium sur isolant partiellement appauvri, comprenant des moyens de modelisation de la cellule et des moyens de traitement apses a effectuer une phase de determination des potentials internee des transistors de la cellule dans leur etat d'equilibre dynamique basee sur une simulation fonctionnelle de la cellule modelisee utilisant un signal binaire de stimulation ayant une valeur logique initiale, et sur une annulation, a une erreur de precision pres, de la somme des carres des variations des quantites de charges dans les substrats flottants des transistors de la cellule au cours d'une periode englobant deux transitions successives du signal de stimulation. S el on un mo de de real i sation, l es moy ens de traitement comportent des moyens de simulation apses a effectuer une simulation fon ctionnelle de la cell ule mo del i see delivrant pour une periode courante du signal de stimulation les variations des quantites de charge dans les substrats flottants des transistors de la cellule a partir de valeurs courantes des potentials desdits substrats flottants, des moyens d'optimisation apses a effectuer un traitement d'optimisation des valeurs des potentials des substrats flottants comportant l'annulation, a ladite erreur de precision pres, d'une fonction objectif egale a ladite somme, et des moyens de commande apses a activer les moyens de simulation et les moyens d'optimisation de fac,on iterative et jusqu'a obtenir 1'annulation de ladite somme sur une periode du signal de stimulation. Selon un mode de realisation, les moyens de traitement vent en outre apses a effectuer une phase de determination des potentials des substrats flottants des transistors de la cellule dans un etat d'equilibre statique, et une phase de determination de la difference entre les vitesses d'evolution respectives des potentials des substrats flottants des transistors a canal P et a canal N de la cellule entre l'etat d' equilibre statique et ltetat d' equilibre dynamique obtenus pour ce signal de stimulation. Selon un mode de realisation, les moyens de traitement vent apses a determiner les potentials internee des transistors de la cellule apres la premiere occurrence d'une transition du signal de stimulation, et apres la deuxieme occurrence de ladite transition du signal de stimulation et a determiner les potentials internee des transistors correspondent au pire cas ou au meilleur cas de retard temporel de la cellule, a partir des potentials internee des transistors apres lesdites premiere et deuxieme occurrences, des potentials internee dans l'etat d'equilibre statique et dans l'etat d'equilibre dynamique et de ladite difference de vitesses d'evolution. Selon un mode de realisation, les moyens de traitement comportent des moyens de calcul apses a determiner la pente initiale d'une courbe representant ['evolution, entre ltetat d'equilibre statique et l'etat d'equilibre dynamique, du potentiel interne d'un transistor a canal P en fonction du potentiel interne d'un transistor a canal N. Si la valeur absolue de cette pente est proche de 0, le potentiel interne du transistor a canal P correspondent au pire cas ou au meilleur cas de retard temporel pour cette stimulation est obtenu a partir du potentiel interne de ce transistor dans son etat d'equilibre statique, tandis que le potentiel interne du transistor a canal N correspondent au pire cas de retard temporel pour cette stimulation est obtenu a partir du potentiel interne de ce transistor dans son etat d'equilibre dynamique. Si la valeur absolue de cette pente est largement superieure a 1, le potentiel interne du transistor a canal N correspondent au pire cas ou au meilleur cas de retard temporel pour cette stimulation est obtenu a partir du potentiel interne de ce transistor dans son etat d'equilibre statique, tandis que le potentiel interne du transistor a canal P correspondent au pire cas de retard temporel pour cette stimulation est obtenu a partir du potentiel interne de ce transistor dans son etat d'equilibre dynamique. Si la valeur absolue de cette pente est sensiblement egale a 1, les potentials internee des transistors correspondent au pire cas ou au meilleur cas de retard temporel pour cette stimulation vent obtenus soit a partir des potentials internee respectifs de ces transistors apres les premiere ou deuxieme occurrence de la transition, soit a partir des potentials internee respectifs de ces transistors dans l'etat d'equilibre dynami que Selon un mode de realisation, les moyens de traitement comportent des moyens de determination des differents retards temporels de la cellule a partir des potentials internee correspondents determines, ainsi qu'une determination du retard temporel correspondent au pire cas ou au meilleur cas pour chaque stimulation. Selon un mode de realisation, les moyens de traitement vent apses a determiner d'autres parametres de caracterisation de la cellule a partir des potentials internee des transistors de la cellule correspondent au pire cas ou au meilleur cas pour chaque stimulation. D'autres avantages et caracteristiques de ['invention apparatront a l'examen de la description detaillee du mode de realisation et de mise en ceuvre, nullement limitatif, et des dessins annexes sur lesquels: - la figure 1 illustre schematiquement un transistor realise dans une technologie du type silicium sur isolant partiellement app auvri, - la figure 2 illustre schematiquement ['evolution des potentials internee d'un transistor NMOS d'un inverseur apres une, puis deux transitions de deux signaux de stimulation ayant respectivement deux valeurs logiques initiales differentes, - la figure 3 represente des courbes d' evolution temporelle de retards, - la figure 4 illustre trots evolutions temporelles possibles des retards de propagation dans une cellule logique, - les figures 5 et 6 illustrent schematiquement mais plus particulierement l'optimisation des potentials internee des transistors dans l'etat d'equilibre dynamique, - la figure 7 illustre schematiquement une fa,con de determiner le pire cas de retard temporel, - la figure 8 illustre schematiquement un organigramme de fonctionnement d'un dispositif de caracterisation selon ['invention, permettant une mise en ceuvre du procede selon ['invention, - la figure 9 illustre une mise en ceuvre de ['invention dans le cas d'une cellule logique a deux entrees et, - la figure 10 illustre schematiquement la mise en ccuvre de ['invention dans le cas d'un circuit logique plus complexe. Sur la fi gure 1, la reference T designe un transistor NMOS realise sur un substrat SB en silicium reposant sur une couche isolante OX1. Cette couche isolante OX1 repose elle-meme sur un substrat porteur SBO. Cette structure est typique d'une structure cite SOI bien connue de l'homme du metier. Lorsque ltepaisseur de la couche d'oxyde OX1 est suffisamment importante, par exemple typiquement superieure a 50 nanometres, le substrat SB est du type partiellement appauvri ("partially depleted"). Dans un tel transistor, il existe une zone neutre B se situant sous la region appauvrie et entre les regions de source et de drain. Cette zone neutre, qui va accueillir des trous, n'est pas connectee a un potentiel fixe. On parle alors d'une zone de . Bien entendu, outre cette zone de substrat flottant, le transistor comprend de fa,con classique des zones de source S. de drain D et de grille G. cette derriere etant isolee du substrat SB par un oxyde de grille OG. Les variations du potentiel interne Vb du transistor T. c'est-a dire du potentiel du substrat flottant BN, vent causees notamment par le coupl age capacitif source/grille/drain ainsi qu e par une ioni sati on par impact, des effete de generation/recombinaison et des effete tunnel de grille. Ces variations de potentials internee conduisent notamment a des variations de la tension de seuil et a des variations des courants de fuite et de saturation du transistor. Par ailleurs, les structures en technologie SOI partiellement appauvries presentent des > qui se traduisent en particulier par une dependence temporelle des retards. Plus p reci sement, l ' hi stoire recense d'une borne d' entree a un impact sur la performance. Ceci est illustre en particulier sur la figure 2 dans le cas d'un inverseur IV possedant une entree A et une sortie Z. Sur cette figure, la courbe C1 illustre ltevolution du potentiel interne du transistor NMOS de l'inverseur en reponse a un signal binaire de stimulation ST0 ayant la valeur logique 0 comme valeur initiale. La courbe C2 illustre la meme evolution du potentiel interne du transistor NMOS de l'inverseur en reponse a un signal de stimulation ST1 ayant la valeur logique 1 comme valeur initiale. Pour observer la premiere occurrence de la transition 0/1, et la deuxieme occurrence de la transition 0/1, il est necessaire d'utiliser les deux signaux de stimulation ST0 et ST1. Il en est de meme pour observer la premiere occurrence de la transition 1/0 et la seconde occurrence de la transition 1/0. On observe sur la sortie Z. en technologie SOI, comme en technologie silicium massif, que les temps de montee vent differents des temps de descente. Cependant, dans la technologie SOI, la premiere occurrence et la deuxieme occurrence d'une meme transition ne conduisent pas a ltobtention des memes potentials internee et par consequent ne presentent pas les memes retards temporels. Ceci est du aux variations du potentiel de la zone neutre BN qui a des valeurs differentes selon qu'il se trouvent en situation d'equilibre statique (situation A) ou qu'il a subit une recense transition et qu'il n'a pas eu le temps de retrouver un etat d'equilibre (situation B). L'etat d'equilibre dynamique ("steady state") peut se definir comme le point de fonctionnement ou le potentiel interne des transistors ne varie plus entre deux transitions successives du signal de stimulation, c'est-adire que la variation de charge est nulle dans la zone neutre BN. A ce stade, les charges entrant dans la zone neutre (par le courant de fuite de la jonction zone neutre/drain polarisee en inverse, et par un phenomene dtionisation par impact) vent egales aux charges sortant par la jonction zone neutre/source devenue passante. Si l'on envole un grand nombre d'impulsions sur ['entree d'une cellule logique, par exemple un inverseur, en utilisant le signal de stimulation ST1 qui demarre de la condition logique 1, puis le signal de stimulation ST0 qui demarre de la condition logique 0, on constate (fig. 3) que les retards correspondents aux premiere et deuxieme occurrences d'une meme transition convergent (courbe CR1 et CR2 d'une part et CR3 et CR4 d'autre part). On obtient deux etats d'equilibre dynamique differents pour les deux signaux de stimulation, c' est a dire pour deux valeurs logiques initiales differentes. De meme les quatre retards temporels correspondent respectivement aux premiere et seconde occurrences de la transition 1/0 et aux premiere et deuxieme occurrences de la transition 0/1, vent differents. Il conviendra done de les determiner, au meme titre que les retards temporels correspondents aux deux etats d'equilibre dynamique, de fa,con a pouvoir determiner le retard temporel en situation de pire cas et/ou en situation de meilleur cast En effet, dans une technologie SOI partiellement appauvrie, le retard temporel pire cas (ou meilleur cas) peut se situer, comme illustre sur la figure 4, pour un signal de stimulation donne (c'est a dire ayant une valeur logique initiale donnee), lors de la premiere occurrence d'une transition (premier cas) ou bien dans l'etat d'equilibre dynamique (deuxieme cas) ou bien quelque part entre les deux (troisieme cas). En theorie, ltetat d'equilibre dynamique est atteint apres plusieurs centaines de milkers d'impulsions sur ['entree de la porte consideree, ce qui represente un temps de simulation de l'ordre d'une douzaine dtheures pour un simple inverseur et est par consequent impossible a simuler pour une cellule plus complexe. L'invention permet de resoudre ce probleme et permet notamment de determiner tres rapidement les potentials internee des transistors d'une cellule logique dans leur etat d'equilibre dynamique. A cet egard, il est prevu pour caracteriser une cellule logique, des moyens de modelisation de la cellule, utilisant par exemple un modele de transistor du type > disponible sur le site Internet de l'Universite de Berkeley (Etats-Unis) ou bien un modele du type > disponible aupres de l'universite de Floride (Etats Unis), et des moyens de traitement MT (fig. 6) apses a effectuer une phase de determination des potentials internee Vb des transistors de la cellule dans leur etat d'equilibre dynamique. Cette determination est basee sur une annulation, a une erreur de precision pres, de la somme des carres des variations des quantites de charge dans les substrats flottants des transistors de la cellule au cours d'une periode P (fig. 5) englobant deux transitions successives TRn et TRn+1 d'un signal de stimulation ST, lors d'une simulation fonctionnelle de la cellule modelisee. Cette simulation fonctionnelle peut etre effectuee par des moyens de simulation logiciels MSIM, mettant en ccuvre par exemple un logiciel de simulation connu sous la denomination ELDO et commercialise par le societe MENTOR GRAPHICS. Ainsi, plus precisement, les parametres d'entree de la cellule modelisee et des moyens de simulation MSIM, par exemple ELDO, vent la valeur de la tension de source, la definition de la grille et du drain en tent que entree et sortie de l'inverseur, la valeur des potentials internee des transistors, la valeur de la tension du substrat SB, par exemple portee a 0, la valeur des pentes des transitions des signaux de simulation ainsi que la valeur des capacites de charge. Les moyens de simulation MSIM fournissent en sortie les quantites de charge dans les substrats flottants BN des transistors, ain si que le s val eurs de retard et de cons omm ati on notamment. La determination du potentiel interne dans l'etat d'equilibre dynamique des transistors steffectue comme illustre sur la figure 6 en 1 5 combinant les moyens de simulation avec des moyens d' opti misati on de parametres MOPT ayant par exemple pour moteur un algorithme de MARQUARDT, tel que celui decrit dans ['article de D. MARQUARDT intitule "An algorithm for least square estimates of non linear parameters", SIAM Journal, Vol. 11, p. 431-441, 1963. Dans le cas present, le traitement d'optimisation effectue par les moyens d'optimisation MOPT va consister a annuler, a une erreur de precision pres, une fonction > egale a la somme des carres des variations des quantites de charge dans les substrats flottants des transistors de la cellule au cours de la periode P. En pratique, la determination des parametres Vb des transistors de la cellule s'effectue de fa,con iterative. Plus precisement pour un signal de stimulation donne ayant une valeur logique initiale donnee, des moyens de commande, egalement logiciels, vont activer les moyens de simulation MSIM et les moyens dioptimisation MOPT de fa,con iterative jusqu'a obtenir l'annulation de ladite somme sur une periode du signal de stimulation. Plus precisement, a chaque periode du signal de stimulation, les moyens MSIM vont delivrer a partir des valeurs des potentials internee Vbi delivres par les moyens d'optimisation MOPT au cycle precedent, les differentes variations de charges /\Qi des transistors de la cellule. Ces variations de charges AQi vent traitees par les moyens d'optimisation MOPT qui vont faire varier les valeurs des potentials internee dans le but d'annuler, a une erreur de precision pres, la fonction objectif. Lorsque la fonction objectif est annulee, a une erreur de precision pres, les valeurs des potentials internee Vbi delivres par l es moyens d'optimi sation MOPT vent l es valeurs des potentials internee dans l'etat d'equilibre dynamique des transistors. De maniere simplifiee, on peut dire que l'algorithme d'optimisation a fait varier les potentials internee des transistors de la cellule consideree en cherchant a annuler la somme des carres des variations de charge. Les moyens d'optimisation delivrent alors les valeurs optimisees des potentials internee qui vent ensuite utilisees a nouveau par les moyens de simulation MSIM pour determiner le retard temporel correspondent a l'etat d'equilibre dynamique. I1 convient de noter ici qu'un tel traitement de determination des potentials internee dans l'etat d'equilibre dynamique prend environ deux minutes pour un inverseur contre environ 24 heures pour une simulation theorique classique. Si l'on effectuait une simulation classique, la determination du retard temporel dans une situation de pire cas ou dans une situation de meilleur cas stavererait tres delicate si cette situation se situait entre l'etat d'equilibre dynamique et l'etat d'equilibre statique. En effet, la situation de pire cas ou de meilleur cas peut se situer dans une echelle de temps completement inaccessible par une simulation classique, c'est-adire necessitant un tres grand nombre dtimpulsions, et par consequent un temps extrimement important de simulations. L'invention apporte egalement une solution a ce probleme et permet de determiner rapidement et simplement les potentials internee des transistors dans une situation de pire cas ou de meilleur cas et ce, m8me si cette situation se situe entre l'etat d'equilibre statique et l'etat d'equilibre dynamique. Plus precisement, il a ete observe, dans le cas ou la situation de pire cas ou de meilleur cas ne se situait ni lors des premieres occurrences des transitions ni a l'equilibre dynamique, que ltevolution du retard temporel pour un signal de stimulation donne partant d'une val eur lo gi que donne e, pass ait par un maximum intermediaire entre la premiere transition et l'etat d'equilibre dynamique. Ce maximum correspond a la situation de pire cast Par ailleurs, pour le signal de stimulation oppose, c'est-a-dire partant d'une valeur logique opposee, le retard temporel passe alors par un minimum intermediaire entre la premiere transition et ltetat d'equilibre dynamique. I1 s'agit de la situation de meilleur cast II a ete observe que ce type de situation se produit dans des conditions "extremes" de fonctionnement de la cellule, c'est-a-dire lorsqu'on applique une pente d'entree relativement faible et/ou une forte capacite de charge par rapport a la cellule consideree. Dans les autres cas, c' est- a-dire en condition de foncti onnement equilibre (la pente appliquee en entree et la capacite de charge ont des valeurs raisonnables par rapport a la taille de la cellule consideree), on assiste generalement a une variation sensiblement monotone du retard temporel en fonction du temps. Dans les conditions extremes, on observe, alors que les potentials internee des transistors a canal N et a canal P n'arrivent pas en meme temps a ltetat d'equilibre dynamique. En effet, le potentiel interne du transistor NMOS evolue beaucoup plus rapidement vers l'etat d'equilibre que le potentiel interne du transistor PMOS. Par contre, dans des conditions de fonctionnement equilibre, les potentials internee des deux transistors evoluent generalement a la meme vitesse. Les courbes illustrees sur la figure 7 et representant le potentiel interne VbP du transistor PMOS en fonction du potentiel interne VbN du transistor NMOS montrent bien la difference de vitesse d'evolution de ces deux potentials vers l'etat d'equilibre dynamique. Plus precisement, le chemin 1 represente ['evolution des potentials internee du transistor NMOS et du transistor PMOS depuis la condition d'equilibre statique DC jusqu'a ltequilibre dynamique ("steady state") pour un inverseur utilise sous des conditions de fonctionnement equilibrees. On constate que les potentials internee VbN et VbP evoluent a peu pres a la meme vitesse, ce qui correspond a une variation monotone du retard depuis l'equilibre statique jusqu'a l'equilibre dynamique. Le chemin 2, en revanche, caracterise la situation dans laquelle le potentiel interne VbN evolue dans un premier temps beaucoup plus rapidement que le potentiel interne VbP. On est alors dans la situation ou un retard maximum (ou minimum selon la valeur logique de depart de la simulation) se situe entre l'equilibre statique et l'equilibre dynami que. Dans ce cas, une excellente approximation de ce retard pire cas (ou meilleur cas) est le point denomme WC sur la courbe qui a comme coordonnees la valeur du potentiel interne VbN dans l'etat d'equilibre dynamique et la valeur du potentiel interne VbP dans l'etat d'equilibre statique. I1 suffit ensuite de lancer une simulation avec les moyens de simulation MSIM en utilisant ces parametres de potentials internee comme conditions initiales pour obtenir le retard temporel correspondent. On a egalement represente sur la figure 7 a des fins de clarte, un chemin 3 qui caracterise une situation dans laquelle le potentiel interne VbP evolue dans un premier temps beaucoup plus rapidement que le potentiel interne VbN. On est alors dans la situation ou un retard minimum (si le point WC correspond a un pire cas) ou maximum (si le point WC correspond a un meilleur cas) se situe entre l'equilibre statique et l'equilibre dynamique. Dans ce cas, une excellente approximation de ce retard meilleur cas (ou pire cas) est le point denomme BC sur la courbe qui a comme coordonnees la valeur du potentiel interne VbP dans l'etat d'equilibre dynamique et la valeur du potentiel interne VbN dans l';etat d'equilibre statique. On volt sur la figure 7 que les chemins 1, 2 et 3 se distinguent par la valeur de la pente initiale de la courbe representant ['evolution, entre ltetat d'equilibre statique et lietat d'equilibre dynamique, du potentiel interne d'un transistor a canal P en fonction du potentiel interne d'un transistor a canal N. Plus precisement, une pente proche de 0 correspond au chemin 2, une pente sensiblement egale a 1 correspond au chemin 1, et une pente largement superieure a 1 correspond au chemin 3. En pratique, pour determiner cette pente, on lance une simulation sur un nombre de cycles reduits, par exemple une dizaine, ce qui permet diobtenir une premiere variation des potentials internee VbN et VbP depuis l'etat d'equilibre statique, pour un signal de stimulation donnee. On connat par ailleurs la variation de ces memes potentials internee entre ltetat d'equilibre statique et ltetat d'equilibre dynamique. Un rapport normalise entre ces variations permet d'en deduire la valeur de la pente. La figure 8 illustre d'une fac, on generale le flot de caracterisation d'une cellule logique. Dans l'etape 80, on determine pour chaque signal de stimulation (partant des deux valeurs logiques opposees) les potentials internee des transistors de la cellule consideree lors de la premiere et de la deuxieme occurrences de chaque transition, ainsi que les potentials internee des transistors dans leurs etats d'equilibre statiques et dans leurs deux etats d'equilibre dynamique correspondent aux deux signaux de stimulation. Puis, a partir de ces potentials internee, les moyens de simulation effectuent dans l'etape 81 le calcul des retards temporels correspondents et les moyens de calcul determinant dans ltetape 82 la valeur de la pente de la courbe representant la difference de vitesse d'evolution entre les potentials internee des transistors a canal P et les transistors a canal N. Si l'on se trouve dans la situation dans laquelle le pire cas ou le meilleur cas se situe entre l'etat d'equilibre statique et ltetat d'equilibre dynamique (etape 83), on determine alors les potentials internee des transistors dans ce pire cas (ou meilleur cas) et on en deduit alors les retards temporels correspondents (etape 85). Par contre, si l'on ne se situe pas dans cette situation alors, on determine a partir des retards calcules pour les premiere et deuxieme occurrences de chacune des transitions et pour les deux etats d'equilibre dynamique correspondent aux deux valeurs logiques opposees des signaux de simulation, le retard temporel correspondent au pire cas et le retard temporel correspondent au meilleur cas (etape 82). Puis, on peut egalement dans l'etape 86 definir a partir des potentials internee d'autres caracteristiques de la cellule, comme la consommation, le courant de fuite, On peut recommencer le cycle en modifiant la temperature, la pente d'entree, les parametres capacitifs de charge, etc... (etape 87). La caracterisation d'une cellule plus complexe qutun inverseur est plus l on gue que celle de l 'inverseur. C' est le cas par exempl e lorsqutune cellule comporte plusieurs entrees comme par exemple le cas de la cellule CEL illustree sur la figure 9 qui est une cellule du type NON ET (NAND) a deux entrees. En effet, il faut determiner le potentiel interne et par consequent, les retards temporels pour les premiere et deuxieme occurrenc es ai n si que pour l ' etat d'equilibre dynamique concern ant le s transitions de chacune des entrees pendant que les autres vent fixces. Cependant, tout ce qui a ete decrit ci-avant pour l'inverseur reste valide. Ceci etant, il faut appliquer des signaux qui entranent une commutation de la sortie. Pour ce faire, on examine la table de verite de la cellule consideree (en haut de la figure 9). On volt en effet ici que si ['entree a est fixce a 0, la sortie de la porte CEL restera inchangee queue que soit la valeur appliquee sur ltentree b. De meme, si lton fixe ltentree b a 0, la sortie z de la cellule restera inchangee queue que soit la valeur appliquee sur ltentree a. Dans ces conditions, on fixera ['entree a a 1 et l'on examinera successivement les transitions sur ['entree b. De meme, on fixera ensuite ltentree b a 1 et l'on examinera les transitions sur ['entree a. Ceci est resume dans le tableau figurant en teas a droite de la figure 9. Dans le cas de cellules plus complexes, comme par exemple une cellule NON OU EXCLUSIF(XNOR) telle que celle illustree sur la figure 10, le nombre de transistors a caracteriser peut rapidement devenir un facteur limitant pour certains algorithmes d'optimisation. Si tel est le cas, on peut alors decomposer la cellule CEL en plusieurs sous-cellules elementaires plus simplex, et dont la reunion de tous les potentials internee d'equilibre dynamique, calcules separement, correspondent a l'etat d'equilibre dynamique global de toute la cellule. Ainsi, dans l'exemple illustre sur la figure 10, la sous-cellule CEL est une simple porte NON ET a deux entrees dont la caracterisation est parfaitement matrisee par l'algorithme d'optimisation decrit ci-avant. On va done lancer une optimisation sur la cellule CEL en ne s'interessant tout d'abord qu'aux potentials internee des transistors appartenant a la sous-cellule CEL 1. Il en sera de meme ensuite avec les sous-cellules CEL2 et CEL 3. La encore, comme dans le cas precedent, on examine la table de verite de la cellule consideree et representee sur la partie gauche de la figure 10. Ainsi, pour la transition t0, ['entree a ne varie pas et reste fixce a 0, ce qui se traduit par la sortie de la sous-cellule CEL 1 fixee a 1. De ce fait, les potentials internee des transistors constituent la sous cellule CEL 1 ntinterviennent pas dans la recherche de l'etat d'equilibre dynamique correspondent a la transition t0. On ne s'interessera done qu'a l'optimisation des transistors MN3, MN4, MN5, MP3, MP4 et MP5. Plus precisement, en fixant ['entree a a 0, et en appliquant sur ['entree b la transition 0/1/0, les transistors MP5 et MN3 vent initialement passants. Les nceuds flottants du circuit vent alors initialement polarises a un potentiel connu et on peut alors optimiser les potentials internee des transistors des sous-cellules CEL 2 et CEL 3 dans de bonnes conditions. En ce qui concerne la transition tl, b est bloque a 0, et la encore la sortie de la sous-cellule CEL 1 est fixee a 1. On ne s'interessera done pas au transistor de cette sous-cellule CEL 1. Par ailleurs, le transistor MN5 est bloque durant toute la transition. On ne s'interessera done pas non plus a son potentiel interne. En appliquant la transition 0/110, on tire la sortie z initialement a 1 vers 0 via les transistors NMOS, ce qui nous permet d'optimiser leur potentiel interne. A ['inverse, la transition 1/0/l charge la sortie z a 1 alors qu'elle etait a 0 initialement, ce qui permet d'optimiser les transistors PMOS de la sous-cellule CEL 2. Dans les transitions t2 et t3, la sortie de la sous-cellule CEL 1 commute, ce qui implique qutil faut optimiser les potentials internee de ces transistors. Une transition 1/0/1 permet d'optimiser la sous cellule CEL 1. I1 faut ensuite extraire les potentials internee des transistors a l'etat d'equilibre dynamique correspondent a la transition 0/l/0 et les injecter comme parametres initiaux dans une optimisation des potentials internee des transistors MN3, MN4, MN5, MP3, MP4 et MP5 avec a = 0 et b = 0/l/0 pour la transition t3 et b=0 et a=0/l/0 pour la transition t2. REVENDICATIONS 1. Procede de caracterisation d'une cellule logique CMOS destinee a etre realisee dans une technologie du type silicium sur isolant partiellement appauvri, comprenant une modelisation de la cellule et une phase de determination des potentials internee (Vb) des transistors de la cellule dans un etat d'equilibre dynamique basee sur une simulation fonctionnelle de la cellule modelisee utilisant un signal binaire de stimulation (ST0) ayant une valeur logique initiale, et sur une annulation, a une erreur de precision pres, de la somme des carres des variations des quantites de charges dans les substrats flottants (BN) des transistors de la cellule au cours d'une periode (P) englobant deux transitions successives (TRn, TRn+1) du signal de stimulation. 2. Procede selon la revendication 1, caracterise par le fait que ladite phase de determination des potentials internee des transistors de la cellule dans ledit etat d'equilibre dynamique comporte, de fa,con iterative et jusqu'a obtenir l'annulation de ladite somme sur une periode du signal de stimulation, - une simulation fonctionnelle (MSIM) de la cellule modelisee delivrant pour une periode courante du signal de stimulation les variations des quantites de charge dans les substrats flottants des transistors de la cellule a partir de valeurs courantes des potentials internee des transistors, et - un traitement d'optimisation (MOPT) des valeurs des potentials internee comportant 1'annulation, a ladite erreur de precision pres, d'une fonction objectif egale a ladite somme. 3. Procede selon la revendication 1 ou 2, caracterise par le fait qu'il comprend en outre une phase de determination des potentials des substrats flottants des transistors de la cellule dans un etat d'equilibre statique (DC), et une phase de determination de la difference entre les vitesses d'evolution respectives des potentials des substrats flottants des transistors a canal P et a canal N de la cellule entre l'etat d'equilibre statique et l'etat d'equilibre dynamique obtenus pour ce signal de stimulation. 4. Procede selon la revendication 3, caracterise par le fait qu'on determine les potentials internee des transistors de la cellule apres la premiere occurrence d'une transition du signal de stimulation, et apres la deuxieme occurrence de ladite transition du signal de stimulation et on determine les potentials internee des transistors correspondent au pire cas ou au meilleur cas de retard temporel de la cellule, a partir des potentials internee des transistors apres lesdites premiere et deuxieme occurrences, des potentials internee dans l'etat d' equilibre statique et dans l' etat d'equilibre dynamique et de ladite difference de vitesses d'evolution. 5. Procede selon l'une des revendications precedentes, caracterise par le fait que la cellule comporte au moins deux transistors complementaires relies a au moins une entree de la cellule et par le fait qu'on applique le signal de stimulation sur ladite entree. 6. Procede selon l'une des revendications 1 a 4, caracterise par le fait que la cellule comporte plusieurs padres de transistors complementaires reliees a plusieurs entrees de la cellule, et par le fait qu'on applique le signal de stimulation successivement sur chacune des entrees tandis qu'on fixe la valeur logique des autres entrees de fa,con a obtenir des commutations sur les valeurs logiques delivrees en sortie de la cellule. 7. Procede selon l'une des revendications 1 a 6, caracterise par le fait qu'on decompose la cellule en cellules elementaires, et on determine separement les potentials internee des transistors de chaque sous-cellule elementaire dans l'etat d'equilibre dynamique. 8. Procede selon l'une des revendications 5 a 7 prise en combinais on avec la revendi cation 3 ou 4, caracteri se par le fait que la determination de ladite difference de vitesses d'evolution respectives des potentials internee d'un transistor a canal P et d'un transistor a canal N dont l'etat varie en reponse au signal de stimulation, comporte la determination de la pente initiale d'une courbe representant ltevolution, entre ladite premiere occurrence et ltetat d'equilibre dynamique, du potentiel interne du transistor a canal P en fonction du potentiel interne du transistor a canal N. par le fait que si la valeur absolue de cette pente est proche de 0, le potentiel interne du transistor a canal P correspondent au pire cas ou au meilleur cas de retard temporel pour cette stimulation est obtenu a partir du potentiel interne de ce transistor dans son etat d'equilibre statique, tandis que le potentiel interne du transistor a canal N correspondent au pire cas de retard temporel pour cette stimulation est obtenu a partir du potentiel interne de ce transistor dans son etat d'equilibre dynamique, par le fait que si la valeur absolue de cette pente est largement superieure a 1, le potentiel interne du transistor a canal N correspondent au pire cas ou au meilleur cas de retard temporel pour cette stimulation est obtenu a partir du potentiel interne de ce transistor dans son etat d'equilibre statique, tandis que le potentiel interne du transistor a canal P correspondent au pire cas de retard temporel pour cette stimulation est obtenu a partir du potentiel interne de ce transistor dans son etat d'equilibre dynamique, et par le fait que si la valeur absolue de cette pente est sensiblement egale a 1, les potentials internee des transistors correspondent au pire cas ou au meilleur cas de retard temporel pour cette stimulation vent obtenus soit a partir des potentials internee respectifs de ces transistors apres les premiere ou deuxieme occurrence de la transition, soit a partir des potentials internee respectifs de ces transistors dans l'etat d'equilibre dynamique. 9. Procede selon l'une des revendications 3 a 8, caracterise par le fait qu'il comporte une determination des differents retards temporels de la cellule a partir des potentials internee correspondents determines, ainsi qu'une determination du retard temporel correspondent au pire cas ou au meilleur cas pour chaque stimulation. 10. Procede selon la revendication 8, caracterise par le fait qu' on determine d' autres parametres de caracterisation de la cellule a partir des potentials internee des transistors de la cellule correspondent au pire cas ou au meilleur cas pour chaque stimulation. 11. Dispositif de caracterisation d'une cellule logique destinee a etre realisee dans une technologie CMOS du type substrat sur isolant partiellement appauvri, comprenant des moyens de modelisation de la cellule et des moyens de traitement apses a effectuer une phase de determination des potentials internee des transistors de la cellule dans leur etat d'equilibre dynamique basee sur une simulation fonctionnelle de la cellule modelisee utilisant un signal binaire de stimulati on (STO) ayant une valeur logique initial e, et sur une annulation, a une erreur de precision pres, de la somme des carres des variations des quantites de charges dans les substrats flottants (BN) des transistors de la cellule au cours d'une periode (P) englobant deux transitions successives (TRn, TRn+1) du signal de stimulation. 12. Dispositif selon la revendication 11, caracterise par le fait que les moyens de traitement comportent des moyens de simulation apses a effectuer une simulation fonctionnelle de la cellule modelisee delivrant pour une periode courante du signal de stimulation les variations des quantites de charge dans les substrats flottants des transistors de la cellule a partir de valeurs courantes des potentials desdits substrats flottants, et des moyens d'optimisation apses a effectuer un traitement d'optimisation des valeurs des potentials des substrats flottants comportant l'annulation, a ladite erreur de precision pres, d'une fonction objectif egale a ladite somme, et des moyens de commande apses a activer les moyens de simulation et les moyens d' optimisation de fa,con iterative et jusqu' a obtenir l' annulation de ladite somme sur une periode du signal de stimulation. 13. Dispositif selon la revendication 11ou 12, caracterise par le fait que les moyens de traitement vent en outre apses a effectuer une phase de determination des potentials des substrats flottants des transistors de la cellule dans un etat d'equilibre statique (DC), et une phase de determination de la difference entre les vitesses d'evolution respectives des potentials des substrats flottants des transistors a canal P et a canal N de la cellule entre l'etat d'equilibre statique et l'etat d'equilibre dynamique obtenus pour ce signal de stimulation. 14. Dispositif selon la revendication 13, caracterise par le fait que les moyens de traitement vent apses a determiner les potentials internee des transistors de la cellule apres la premiere occurrence d'une transition du signal de stimulation, et apres la deuxieme occurrence de ladite transition du signal de stimulation et a determiner les potentials internee des transistors correspondent au pire cas ou au meilleur cas de retard temporel de la cellule, a partir des potentials internee des transistors apres lesdites premiere et deuxieme occurrences, des potentials internee dans l' etat d' equilibre statique et dans ltetat d'equilibre dynamique et de ladite difference de vitesses d' evolution. 15. Dispositif selon l'une des revendications 11 a 14, caracterise par le fait que la cellule comporte au moins deux transistors complementaires relies a au moins une entree de la cellule et par le fait que le signal de stimulation est applique sur ladite entree. 16. Dispositif selon l'une des revendications 11 a 13, caracterise par le fait que la cellule comporte plusieurs padres de transistors complementaires reliees a plusieurs entrees de la cellule, et par le fait que le signal de stimulation est applique successivement sur chacune des entrees tandis que la valeur logique des autres entrees est fixee de fa,con a obtenir des commutations sur les valeurs logiques delivrees en sortie de la cellule. 17. Dispositif selon l'une des revendications 11 a 16, caracterise par le fait que la cellule est decomposee en sous-cellules elementaires, et les moyens de traitement vent apses a determiner separement les potentials internee des transistors de chaque sous cellule elementaire dans leur etat d'equilibre dynamique. 18. Dispositif selon l'une des revendications 15 a 17 prise en combinaison avec la revendication 13 ou 14, caracterise par le fait que les moyens de traitement comportent des moyens de calcul apses a determiner la pente initiale d'une courbe representant ['evolution, entre l'etat d'equilibre statique et l'etat d'equilibre dynamique, du potentiel interne d'un transistor a canal P en fonction du potentiel interne d'un transistor a canal N. par le fait que si la valeur absolue de cette pente est proche de 0, le potentiel interne du transistor a canal P correspondent au pire cas ou au meilleur cas de retard temporel pour cette stimulation est obtenu a partir du potentiel interne de ce transistor dans son etat d'equilibre statique, tandis que le potentiel interne du transistor a canal N correspondent au pire cas de retard temporel pour cette stimulation est obtenu a partir du potentiel interne de ce transistor dans son etat d'equilibre dynamique, par le fait que si la valeur absolue de cette pente est largement superieure a 1, le potentiel interne du transistor a canal N correspondent au pire cas ou au meilleur cas de retard temporel pour cette stimulation est obtenu a partir du potentiel interne de ce transistor dans son etat d'equilibre statique, tandis que le potentiel interne du transistor a canal P correspondent au pire cas de retard temporel pour cette stimulation est obtenu a partir du potentiel interne de ce transistor dans son etat d'equilibre dynamique, et par le fait que si la valeur absolue de cette pente est sensiblement egale a 1, les potentials internee des transistors correspondent au pire cas ou au meilleur cas de retard temporel pour cette stimulation vent obtenus soit a partir des potentials internee respectifs de ces transistors apres les premiere ou deuxieme occurrence de la transition, soit a partir des potentials internee respectifs de ces transistors dans l'etat d'equilibre dynamique. 19. Dispositif selon l'une des revendications 13 a 17, caracterise par le fait que les moyens de traitement comportent des moyens de determination des differents retards temporels de la cellule a partir des potentials internee correspondents determines, ainsi qu'une determination du retard temporel correspondent au pire cas ou au meilleur cas pour chaque stimulation. 20. Dispositif selon la revendication 18, caracterise par le fait que les moyens de traitement vent apses a determiner d'autres parametres de caracterisation de la cellule a partir des potentials internee des transistors de la cellule correspondent au pire cas ou au