FR 2842001 A1 20040109 FR 0304000 A 20030401 La présente invention concerne globalement une conception de circuit et concerne particulièrement un logiciel utilisé pour modéliser la synchronisation de circuits ou la temporisation minimum à travers une porte statique. Des systèmes sont actuellement connus comme utilisent les informations fournies dans des listes d'interconnexions pour évaluer la synchronisation de circuit et autres paramètres connexes. Plus particulièrement, des systèmes sont connus qui réalisent une analyse de la synchronisation de circuits utilisant des fichiers de listes d'interconnexions. Bien que les spécificités opérationnelles puissent varier d'un système à l'autre, généralement ces systèmes fonctionnent en identifiant certains chemins de synchronisation critique, puis en évaluant le circuit pour déterminer si des violations de synchronisation peuvent se produire à travers les chemins critiques. Comme cela est connu, les spécifications de temps peuvent être fournies à ces systèmes au moyen d'un fichier de configuration. Un système existant est commercialisé sous le nom PATHMILL , par Synopsys, Inc. PATHMILL est un outil d'analyse basé sur un transistor utilisé pour rechercher des chemins critiques et vérifier la synchronisation dans des conceptions à semi-conducteurs. En utilisant une analyse de synchronisation statique et de niveau mixte, PATHMILL traite les transistors, les portes et les modèles de synchronisation. Il calcule également des temporisations, réalise des recherches de chemin, et vérifie les exigences de synchronisation. PATHMILL peut analyser des conceptions combinatoires contenant des portes, et des conceptions séquentielles contenant des portes, des bascules, des circuits bistables et des horloges. Les conceptions combinatoires sont généralement mesurées à travers les chemins les plus longs et les plus courts. Alors que des outils tels que ceux-ci peuvent s'avérer utiles pour le processus de vérification de conception après installation, il existe divers inconvénients dans le produit PATMILL et autres produits d'analyse de synchronisation statique similaires. Par exemple, il existe souvent un besoin d'identifier certaines portes de logique ou combinaisons particulières de portes de logique. PATHMILL peut être conf iguré pour évaluer un fichier de liste d'interconnexions et identifier certains noeuds mais n'identifie pas automatiquement certaines configurations qui peuvent s'avérer pénibles. La présente invention est dirigée vers un procédé destiné à évaluer une conception de circuit pour identifier des conditions de conflit potentielles comprenant les étapes consistant à identifier des éléments de commutation dans une conception; stocker des informations de paire de noeuds commutés et de noeud de contrôle pour chacun des éléments de commutation; identifier des piles d'éléments commutés; stocker des informations concernant les piles d'éléments commutés; identifier les éléments de commutations connectés parallèles; identifier les piles parallèles; et calculer un courant de commutation combinée pour les éléments de commutation et les piles parallèles. La figure 1 est un schéma de principe d'un analyseur de synchronisation statique selon l'art antérieur; la figure 2 est un schéma d'une porte NONET à deux entrées qui peut être analysée à l'aide de la présente invention; la figure 3 est un schéma d'une porte NON-ET à trois entrées qui peut être analysée à l'aide de la présente invention; la f igure 4 est un schéma d' une porte NON-OU à deux entrées qui peut être analysée à l'aide de la présente invention; la figure 5 est un schéma d'un circuit de logique ET/OU qui peut être analysé à l'aide de la présente invention; et la figure 6 est un organigramme d'un procédé destiné à identifier des structures parallèles créant des situations de conflit dans un circuit selon un mode de réalisation de l'invention. La présente invention peut analyser des circuits pour déterminer des zones dans lesquelles deux entrées ou plus vers une structure de commutation peuvent amener la sortie de la structure à commuter encore plus rapidement qu'un outil de synchronisation le suppose normalement. C'est-à-dire, lorsque deux dispositifs ou éléments de commutation ou plus sont activés simultanément, l'effet est de fournir une circulation du courant temporaire accrue au niveau de leurs sorties communes comparée à l'activation séquentielle des dispositifs. Ces éléments ou dispositifs de commutation comprennent, mais sans s'y limiter, les transistors à effet de champ (TEC), les TEC de semi-conducteur d'oxyde de métal (TECSCOM), les TEC à jonction (TECJ) et les TEC de semi-conducteur métallique (MESFET), les diodes, les transistors à jonctions bipolaires (TJB comprenant mais sans s'y limiter les transistors bipolaires à porte isolée (TBPI)), les transistors à induction statique, les tryistors et d'autres dispositifs et éléments de commutation. La présente invention reconnaît cet effet, identifie les configurations d'éléments de commutation susceptibles de produire l'effet, et analyse les configurations pour identifier un paramètre, tel qu'une circulation de courant, associé à la configuration dans des conditions prédéterminées (par exemple, une activation simultanée des dispositifs). Un ensemble de commandes de configuration peut être générer pour simuler la condition et, conjointement à la liste d'interconnexions appropriée, peut être fournie à et utilisée par un analyseur de synchronisation statique pour simuler le circuit global dans lequel les dispositifs ou éléments sont utilisés. La figure 1 est un schéma de principe d'un programme d'analyse de synchronisation statique de l'art antérieur qui illustre le flux d'informations de base dans un tel système. En particulier, un tel système est commercialisé sous le nom PATHMILL . Au centre du schéma se trouve un analyseur de synchronisation statique 10, représentant le programme d'analyse de synchronisation statique. Entourant le bloc 10 se trouve un certain nombre d'autres blocs qui représentent divers fichiers et/ou informations d'entrée et sortie. Plus particulièrement, le programme d'analyse de synchronisation statique peut utiliser le fichier de configuration 12, un fichier de modèles de synchronisation 14, un ou plusieurs fichiers de liste d'interconnexions 16, un fichier de technologie 18, et un fichier passif 20, pour diverses informations d'entrée. En outre, le programme d'analyse de synchronisation statique peut générer un certain nombre de différents fichiers de sortie ou autres informations de sortie, comprenant un rapport de chemin critique 22, un fichier journal d'exécution 24, un rapport d'erreur 26, un fichier d'interface logicielle 28 et une liste d'interconnexions SPICE 30. Lorsqu'il est démarré, le programme d'analyse de synchronisation statique traite les fichiers de liste d'interconnexions d'entrée 16, le fichier de technologie 18, et les fichiers de configuration 12. Les informations provenant de ces fichiers sont utilisées ultérieurement pour réaliser des analyses de chemin. Etant donné que les programmes d'analyse de synchronisation statique sont disponibles et commercialisés pour le public, leur fonction et leur fonctionnement sont bien connus et, par conséquent, n'ont pas besoin d'être décrits ici. Par convention, l'analyseur de synchronisation statique 10 est configuré pour identifier les temporisations du pire cas absolu en fonction d'un quelconque ensemble de conditions initiales telles qu'elles sont définies par le fichier de configuration 12. Ainsi, certaines configurations ou conditions ne sont pas calculées puisqu'il serait lourd et consommateur de temps de compter toutes les possibilités de conditions initiales. La présente invention s'adresse au cas dans lequel deux signaux d'entrée commutent en même temps et dans la même direction. Par exemple, si les entrées sont initialement toutes deux à zéro et toutes deux sont commutées à un, ou si les entrées sont toutes deux à un et sont commutées à zéro, le courant total est différent du courant produit lorsque la commutation se produit en séquence. Les présents inventeurs reconnaissent qu'un analyseur de synchronisation statique est simplement configuré pour trouver la temporisation du pire cas entre une entrée et la sortie correspondante. Ce faisant, il fixe l'autre entrée à des valeurs différentes lors du calcul de la temporisation de l'entrée vers la sortie, comme cela est généralement une technique acceptable pour une analyse de synchronisation maximum, c'est-àdire donne la temporisation la plus longue. Cependant, le circuit peut afficher une temporisation " plus rapide " ou plus petite à travers le circuit si les deux entrées commutent en même temps; un analyseur de synchronisation statique manque cette condition. Lorsque l'analyseur de synchronisation statique 10 calcule une temporisation totale de la bascule de départ jusqu'à la bascule de réception suivante à chaque étape d'un circuit, il peut supposer de manière incorrecte que des structures parallèles commutent à des moments différents. Ainsi, la temporisation minimum totale calculée peut être supérieure à la temporisation minimum possible. Si la temporisation minimum réelle possible peut être inférieure à la temporisation calculée par les analyseurs de synchronisation statiques, alors il peut exister une condition d'augmentation de vitesse. Cette condition d'augmentation de vitesse se produit lorsque la temporisation est trop petite. Pour éviter l'augmentation de vitesse, un degré de temporisation fixe doit être fourni entre des paires quelconques données de bascules. Si la temporisation est inférieure à une certaine valeur seuil, la condition d'augmentation de vitesse résultante peut amener les circuits à fonctionner de manière incorrecte. Ainsi, la présente invention comprend un procédé pour analyser les circuits et identifier des opportunités o, si deux (ou plus) des entrées commutent en même temps, le signal concident est susceptible de résulter en une différence considérable de temporisation et rend la commutation sensiblement plus rapide. Ces opportunités sont identifiées et quantifiées. Un procédé selon la présente invention identifie et quantifie les entrées qui peuvent aller plus vite et fournit des commandes de configuration à l'analyseur de synchronisation statique de sorte que le circuit est analysé de manière appropriée. Lors du calcul de la temporisation minimum d'un circuit, le fichier de configuration fourni à l'analyseur de synchronisation statique doit préciser que plusieurs entrées commutent en même temps. La logique entre les bascules est divisée en portes. Ainsi, un chemin allant d'une sortie d'une bascule à l'entrée de la bascule suivante comprend la temporisation à travers toutes les portes intervenant le long du chemin. Généralement, une porte est composée d'un ou plusieurs éléments de commutation qui réagissent à un signal de commande appliqué à un noeud de contrôle de l'élément de commutation pour terminer et interrompre sélectivement un chemin ou une connexion électrique entre une paire de -7 noeuds commutés (c'est-à-dire, une " paire de noeuds commutés ") de l'élément de commutation. Dans le présent exemple, l'élément de commutation peut prendre la forme d'un TEC bien que d'autres types et formes d'éléments (ou dispositifs> de commutation comprenant, mais sans s'y limiter, des transistors à jonctions bipolaires et des diodes, puissent être utilisés et analysés. Dans le cas de la mise en oeuvre d'un TEC de ces portes de logique, les TEC agissent comme de petits commutateurs réagissant à un signal de commande de porte pour activer et désactiver le TEC. Différentes structures de logiques utilisant des éléments de commutation tels que des commutateurs TEC ont éventuellement deux (ou de multiples) éléments de commutation s'activent en même temps de manière à commuter la sortie plus rapidement que cela n'est conçu si un seul des commutateurs est actionné; ces configurations peuvent être identifiées. En particulier, la liste d'interconnexions fait l'objet d'une recherche pour identifier des commutateurs qui présentent des sources de signal de commande de porte différentes mais présentent les mêmes connexions de source et de drain (ou supérieure et inférieure). Si les deux éléments de commutation s'activent au même instant (ou dans un temps de propagation antérieur au signal de sortie provenant de l'un des éléments de commutation stabilisant), le signal multiple émis par l'action de la paire (ou triplette, etc.) d'éléments de commutation (par exemple, des TEC) agit pour optimiser le signal de manière à amener un étage commandé à commuter plus rapidement. C'est-à-dire, le courant qui est conduit à travers les éléments de commutation est initialement deux fois plus grand si deux éléments de commutation commutent en même temps, et est trois fois plus grand si trois éléments de commutation commutent en même temps, etc. Par conséquent, si une étape initiale identifie des éléments de commutation (par exemple, des TEC> présentant des signaux différents appliqués à leurs noeuds de contrôle (par exemple, des portes dans le cas des TEC), mais les mêmes connexions (par exemple source et drain) de noeuds commutés. Dans le présent exemple de logique basée sur les TEC, le procédé identifie les noms de noeuds qui se trouvent sur la source de porte et le drain de chacun de ces TEC présents dans les circuits. Si les sources et les drains sont identiques et les portes sont reliées à différentes entrées, alors la combinaison est identifiée de sorte que, si les deux portes peuvent être commutées en même temps et l'analyseur de synchronisation statique manquerait autrement l'analyse de la combinaison, la configuration est indiquée. En effet, l'analyseur de synchronisation statique est configuré de sorte que, lorsqu'il parcourt le circuit, il suppose que ces portes provoquent réellement une transition plus rapide qu'elles ne le feraient dans un autre cas. La figure 2 est un schéma d'une passerelle NON-ET à deux entrées comprenant une sortie 206, un signal d'entrée " a " appliqué à un TEC de type " p " 201 et un TEC de type " N " 203, et un signal d'entrée " b " appliqué au TEC de type " P " 202 et au TEC de type " N " 204. La connexion en série des TEC 203 et 204 requiert que les deux soient " activés " en réponse aux signaux appliqués à des entrées a et b pour tirer la borne de sortie 206 " vers le bas ", tout en interrompant simultanément l'application d'un VDD à la borne de sortie 206 en " désactivant " les TEC 201 et 202. A l'inverse, l'application d'un signal de logique bas à l'une quelconque des bornes a ou b (ou les deux) résulte en l'application d'un VDD à la borne de sortie 206 par le TEC 201 ou 202, respectivement (ou les deux) et l'interruption du chemin vers la masse en " désactivant " le TEC 203 ou 204, respectivement (ou les deux). Le TEC 201 et le TEC 202 sont deux TEC de type " P " opérationnels de sorte que lorsqu'un signal de niveau inférieur (par exemple, inférieur à un état supérieur. Par convention, un analyseur de synchronisation statique 10 réalise les étapes d'analyse consistant à commuter " a " et " b " bas séparément, mais il ne réalise pas l'analyse de ces deux événements de commutation en même temps. La présente invention s'adresse à cette déficience en observant les trois connexions de chaque TEC figurant dans la conception; elle observe la porte (c'est-à-dire, le noeud de contrôle), la source et le drain (c'est-à-dire les deux noeuds commutés) ou le " côté ", la " partie supérieure " et la " partie inférieure " de chacun des TEC figurant dans la conception pour déterminer s'ils présentent la même partie supérieure et la même partie inférieure, c'est-àdire, la même source et le même drain, mais des portes différentes de sorte qu'il existe une opportunité pour une vitesse de commutation accrue résultant dans une situation de conflit potentielle. Notez que les TEC doivent également être du même type pour montrer cet effet d'augmentation de vitesse. Ces configurations potentiellement problématiques des éléments de commutation (par exemple des TEC) sont connectées et maintenues comme une liste de TEC parallèles dans la conception. Un ensemble de commandes de configuration est ensuite créé pour indiquer à l'analyseur de synchronisation statique pour " augmenter la vitesse " de ce chemin encore plus rapidement (c'est-à-dire, réduire la temporisation de propagation du temps de commutation) lors de la réalisation de l'analyse de synchronisation minimum. Etant donné que la " force de commande " de ces TEC est double, le courant est doublé par rapport à ce qu'il serait s'il existait un seul TEC, diminuant de ce fait une temporisation de commutation d'une bascule ultérieure. La figure 3 est un schéma d'une porte NON-OU à trois entrées. Les TEC 301, 302 et 303 réagissent à des signaux au niveau des entrées a, b et c, respectivement, pour appliquer un VDD à la borne de sortie 309 lorsqu'un quelconque des signaux est une logique basse, alors que la connexion en série des TEC 304, 305 et 306 interrompt un chemin vers la masse en " tirant vers le bas " la borne de sortie 309 lorsqu'un quelconque (ou tous) des signaux est une logique haute. Comme cela est illustré, les TEC 301, 302 et 303 sont reliés en parallèle. Ainsi, ces trois éléments de commutation de type TEC peuvent s'activer en même temps de sorte qu'il peut y avoir trois fois le courant à la sortie 309 comparé à la sortie de courant lorsqu'un seul TEC est activé, en supposant que tous les TEC présentent la même dimension. Le présent procédé ajoute le courant de commutation total des TEC individuels qui sont identifiés comme étant en parallèle et génère des commandes de configuration à l'analyseur de synchronisation statique en répartissant le courant de commutation de cette quantité totale à chacun des TEC. Lors de l'identification du parallélisme dans la configuration des ces TEC, le procédé amène l'analyseur de synchronisation statique à traiter ce chemin comme s'il existe un courant accru au niveau de la sortie 309. La figure 4 est un circuit NON-OU à deux entrées comprenant des TECN parallèles 401 et 402. Lorsque les entrées respectives (a et b) s'élèvent, les TECN " s'activent ". Par conséquent, si a et b s'élèvent en même temps, le signal au niveau de la sortie 403 est " tirée vers le bas " beaucoup plus rapidement que si a seulement est commuté et b reste identique (ou vice versa). Cette situation est considérée par le présent procédé qui identifie ces deux TEC en parallèle car, comme précédemment, ils présentent le même noeud inférieur (masse), le même noeud supérieur (sortie 406) et des noeuds de porte différents (a et b). Après avoir identifié les TECN parallèles 401 et 402 en utilisant la présente invention, l'analyseur de synchronisation statique peut compenser la possibilité que le courant puisse être augmenté si les TECN 401 et 402 sont commutés en même temps. Une structure un peu plus complexe est représentée sur la figure 5. Cet ensemble de porte fournit une structure ET/OU mettant en oeuvre l'équation Booléenne: SORTIE = NON((a ET b) ou (c ET d)). Les TEC 501 et 502 sont en parallèles, c'est-à-dire, leur noeud supérieur commun est VDD, leur noeud inférieur commun est 509, et les portes sont " c " et " d ". Si les signaux appliqués à c et d commutent en même temps, le noeud 509 est tiré vers le haut plus vite que si " c " ou " d " est commuté seul. En outre, si " a " ou " b " sont bas en même temps, la sortie 512 est tirée vers le haut avec deux fois plus de courant que cela ne serait normalement si un seul TEC était commuté. Dans cet exemple, l'analyseur de synchronisation statique est configuré pour calculer la temporisation de " c " ou " d " vers la sortie 512 en réalisant le calcul en utilisant le double du courant total produit par des TEC individuels. Dans le présent exemple, il existe plusieurs paires de parallélisme. C'est-à-dire, non seulement 501 et 502 sont des paires parallèles, mais les TEC 503 et 504 le sont également. En outre, il existe un agencement empilé complexe en parallèle à la " partie inférieure " du circuit tel que cela est décrit sur le schéma. C'est-àdire, le procédé s'adresse non seulement aux TEC individuels en parallèle, mais également empile (c'està15 dire relie en série) les TEC en parallèle. Ainsi, les TEC 505 et 507 forment une pile reliée à un noeud 510. Il s'agit d'une pile à deux étages formée par deux TECN (ou TECP) reliés en série. Si deux TECN se trouvent dans une pile qui présente la même partie supérieure et la même partie inférieure qu'une autre pile à deux étages de TECN (ou TECP), alors cette configuration est désignée comme étant des piles en parallèle. Les TEC 506 et 508 sont également dans une configuration en pile et reliés au noeud 511 au milieu. Les TEC 506 et 508 forment de même une pile à deux étages, la partie supérieure de cette pile étant reliée à la sortie 512 et la partie inférieure de cette pile étant reliée à la masse. Etant donné que ces piles sont toutes deux à deux niveaux et présentent les mêmes types de TEC et présentent la même partie supérieure et la même partie inférieure, alors elles sont considérées comme étant parallèles. Tous les TEC figurant dans le présent exemple sont des TECN, bien que la présente invention soit également applicable à une combinaison de TECP et d'autres dispositifs de commutation. Notez que si " b " et " d " sont tous deux hauts et qu'une analyse est réalisée du chemin de " a " vers la " sortie ", et " a " et " c " commutent en même temps, le courant accru produit amène un signal au niveau de la sortie 512 à tomber beaucoup plus rapidement que lorsqu'une seule pile est commutée. Le calcul pour les piles présente un résultat d'interconnexions comme si les TEC 505 et 506 étaient en parallèle. Ainsi, non seulement les TEC 505 et 506 sont analysés comme une paire, mais les TEC 507 et 508 sont traités comme une paire, leur courant total est calculé comme si ces deux paires étaient parallèles. La figure 6 décrit le flux global d'une routine logicielle selon un mode de réalisation de la présente invention. Bien que le procédé soit présenté en termes de TEC, il est également applicable à d'autres types et formes d'éléments de commutation comme cela est décrit précédemment. Commençant en 601, le processus se déplace à l'étape 602 o tous les éléments de commutation (par exemple des TEC) de la conception sont identifiés, c'està-dire la conception est lue par le logiciel en mémoire. La conception peut être représentée, par exemple, par un fichier de liste d'interconnexions. Un tableau est ensuite généré à l'étape 603 qui répertorie les noeuds de contrôle et les noeuds contrôlés ou commutés (c'est-à-dire, porte, source et drain) pour chaque élément de commutation figurant dans la conception. Des piles de TEC sont identifiées à l'étape 604. Ceci est réalisé en recherchant deux portes du même type dont l'une présente une source identique au drain d'un autre TEC de sorte qu'elles ressemblent à une pile. Les piles peuvent être hautes d'un nombre quelconque d'éléments de commutation ou TEC, par exemple, hautes de deux TEC, hautes de trois TEC, etc. Lorsqu'elles sont identifiées, les piles sont désignées par la manière dont elles sont hautes (c'est-àdire le nombre de TEC y figurant), les portes et à quoi la partie supérieure et la partie inférieure de la pile sont reliées. Par conséquent, ensuite, à l'étape 605, les informations de pile sont stockées dans un tableau similaire au tableau utilisé pour les portes de l'étape 602. A l'étape 606, des jeux parallèles sont identifiés en comparant chaque TEC de la conception à tous les autres TEC. Une manière de réaliser la comparaison consiste à représenter tous les TEC dans un hachage basé sur leur source et leur drain. Le hachage répartit les listes de TEC de manière à identifier tous les TEC présentant les mêmes source et sortie. Chacun des TEC présentant les mêmes source et drain est examiné, et les TEC qui présentent des portes différentes sont identifiés pour fournir une liste des TEC parallèles. A l'étape 607, un processus similaire est réalisé avec les piles en ce que les piles qui présentent la même partie supérieure, la même partie inférieure et le même type de TEC, et le même nombre de TEC sont identifiées. De nouveau, cette liste (ou hachage le cas échéant) de TEC empilés est parcourue pour rechercher les piles dans lesquelles les TEC présentent des portes différentes l'une de l'autre. Si l'étape identifie des piles qui présentent le même nombre de TEC les unes par rapport aux autres, le même type de TEC, la même partie supérieure et la même partie inférieure, alors ces piles sont désignées comme étant en parallèle et stockées en tant que telles. A l'étape 608, tous les parallélismes qui ont été stockés aux étapes 606 et 607 sont récupérés et le courant combiné de la configuration parallèle de TEC et de piles est calculé. Les commandes de configuration appropriées sont ensuite fournies à l'outil d'analyse de synchronisation statique à l'étape 609 pour l'amener à modéliser le circuit ou le sous-courant en fonction des courants accrus qui résultent des TEC parallèles et/ou empilés. La routine se termine en 610. La commande de configuration destinée à adapter le courant accru peut être mise en oeuvre de différentes manières. Par exemple, une propriété de courant de chacun des transistors peut être modifiée pour refléter le courant total à travers le parallélisme de sorte que lorsqu'un des TEC (ou autre type d'élément de commutation) commute, ce TEC est représenté comme étant traversé par une plus grande quantité de courant. Par exemple, un TEC dans une combinaison parallèle peut représenter une valeur source de courant accru. En variante, le groupement parallèle de TEC peut être défini pour commuter simultanément. Dans chaque cas, les calculs de courant sont reflétés comme des commandes de configuration qui fonctionnent avec un analyseur de synchronisation statique de sorte que, lorsque l'analyse de synchronisation statique est exécutée, l'analyseur calcule la temporisation diminuée (c'est-à-dire un temps de commutation plus rapide) à travers le circuit. Notez que les caractéristiques de ce TEC peuvent être différentes des caractéristiques standard de sorte que lorsque le TEC commute, il esttraité comme s'il est traversé par le courant combiné au lieu du courant de ce TEC uniquement. Par exemple, se rapportant à la figure 2, si on suppose que le TEC 201 et le TEC 202 sont de même dimension, alors ils présentent le même courant de commutation normal. Par conséquent, l'analyseur de synchronisation statique est configuré pour amener le TEC 201 pour avoir deux fois le courant standard qu'il ne devrait avoir normalement. De cette manière, lorsque l'analyseur calcule le courant sur le chemin de " b " à la sortie 206, la sortie 206 commute comme si le TEC 201 et le TEC 202 sont tous deux activés car il présente deux fois le courant de commutation. Bien entendu, l'invention n'est pas limitée aux exemples de réalisation ci-dessus décrits et représentés, à partir desquels on pourra prévoir d'autres modes et d'autres formes de réalisation, sans pour autant sortir du cadre de l'invention. 1 6 REVENDICATIONS 1. Procédé destiné à évaluer une conception de circuit pour identifier des situations de conflit potentielle comprenant les étapes consistant a identifier des éléments de commutation dans la conception (602); stocker les informations de noeud de contrôle et de paire de noeuds commutés pour chacun desdits éléments de commutation (603) identifier des piles desdits éléments de commutation (604) stocker les informations concernant lesdites piles d'éléments de commutation (605); identifier les éléments reliés en parallèle parmi lesdits éléments de commutation (606>; identifier les piles parallèles (607); et calculer un courant de commutation combiné pour lesdits éléments de commutation et piles parallèles (608). 2. Procédé selon la revendication 1 comprenant en outre l'étape consistant à créer un ensemble de commandes de configuration (609). 3. Procédé selon la revendication 2 comprenant en outre l'étape consistant à réaliser une analyse de synchronisation statique d'un circuit comprenant lesdits éléments de commutation à l'aide desdites commandes de configuration (609). 4. Procédé selon la revendication 3 comprenant en outre l'étape consistant à stocker lesdites informations pour chacun desdits éléments de commutation dans un tableau de hachage (603). 5. Programme d'analyse de circuit stocké dans un support lisible par ordinateur, ledit programme d'analyse comprenant une logique pour identifier des éléments de commutation dans une conception (602) une logique pour stocker les informations de noeud de contrôle et de paire de noeuds commutés pour chacun desdits éléments de commutation (603); une logique pour identifier des piles desdits éléments de commutation (604); une logique pour stocker les informations concernant lesdites piles d'éléments de commutation (605); une logique pour identifier les éléments reliés en parallèle parmi lesdits éléments de commutation (606); une logique pour identifier les piles parallèles (607); et une logique pour calculer un courant de commutation combiné pour lesdits éléments de commutation et piles parallèles (608). 6. Programme d'analyse de circuit selon la revendication 5 comprenant en outre une logique pour créer un ensemble de commandes de configuration (609). 7. Programme d'analyse de circuit selon la revendication 6 comprenant en outre une logique pour réaliser une analyse de synchronisation statique d'un circuit comprenant lesdits éléments de commutation en utilisant lesdites commandes de configuration (609). 8. Programme d'analyse de circuit selon la revendication 7 comprenant en outre une logique pour stocker lesdites informations pour chacun desdits éléments de commutation dans un tableau de hachage (603). 9. Programme d'analyse de circuit selon la revendication 5 dans lequel ladite logique pour identifier des piles desdits éléments de commutation comprend: une logique pour identifier ceux parmi les éléments de commutation présentant une connexion de paire de noeuds commutés commune et des connexions de noeud de contrôle différentes. 10. Analyseur de circuit comprenant des moyens pour identifier des éléments de commutation dans une conception (602); des moyens pour stocker les informations de noeud de contrôle et de paire de noeuds commutés pour chacun desdits éléments de commutation (603) i des moyens pour identifier des piles desdits éléments de commutation (604); des moyens pour stocker les informations concernant lesdites piles d'éléments de commutation (605); des moyens pour identifier les éléments reliés en parallèle parmi lesdits éléments de commutation (606); des moyens pour identifier les piles parallèles (607); et des moyens pour calculer un courant de commutation combiné pour lesdits éléments de commutation et piles parallèles (608).