FR 2843245 A1 20040206 FR 0209939 A 20020805 i DISPOSITIF ET PROCEDE DE PROTECTION D'UN COMPOSANT ELECTRONIQUE CONTRE DES SURCHARGES DOMMAGEABLES L'invention concerne la protection de composants électroniques susceptibles d'être soumis à une surcharge, par exemple des commutateurs semiconducteurs de puissance tels que des transistors de commutation MOSFET (acronyme anglais de " metal oxide silicon field effect transistor "), des thyristors, des diacs, etc. Elle permet également de 10 protéger des composants autres que des commutateurs, par exemple dans des amplificateurs, des oscillateurs, des variateurs, des circuits de gestion de puissance etc, qui utilisent des composants exposés aux risques d'une surcharge. En ce qui concerne les transistors de commutation de 15 puissance, ces derniers sont maintenant couramment utilisés à la place des relais électromécaniques classiques dans des domaines tels que celui des équipements de véhicules. Dans cette application, ils sont utilisés pour la commande de servitudes telles que: la distribution et la protection des lignes primaires et diverses fonctions, la protection des lignes 20 d'alimentation de fonctions, la commutation de certains actionneurs, le transit de puissance du générateur vers les boîtes fusibles ou autres boîtiers de servitude, l'acquisition et le traitement de signaux provenant de capteurs ou d'autres organes, la communication sur le réseau carrosserie, le diagnostic de sorties, etc. Il existe pour ce type d'application des transistors de commutation dits autoprotégés, qui intègrent leur propre protection contre les surcharges. Ils se présentent sous forme de modules autonomes offrant des broches de contrôle en plus des connexions de commutation proprement dites (grille, source et drain dans le cas d'un MOSFET). Selon 30 que leur connexion vis-à-vis de la charge commutée est du côté de l'alimentation positive ou du côté de la masse, ces modules portent l'appellation anglaise respectivement de "high side" (côté haut) et de "low side" (côté bas). Les modules "high side" permettent de disposer la charge dans une configuration classique, avec une mise à la masse directe et 35 permanente, mais sont onéreux. Les modules "low side" sont plus économiques, mais nécessitent une polarisation adaptée et isolent la charge de la masse, ce qui peut être dommageable pour sa fiabilité. Par ailleurs, il a été proposé dans le document brevet US-A-4 896 245 d'évaluer la température de substrat d'un transistor MOSFET en mesurant à la fois sa tension source-drain et son courant de passage, une condition de surchauffe étant identifiée lorsqu'une combinaison de ces paramètres dépasse un seuil établi. On connaît également des montages qui emploient de simples transistors MOSFET de commutation (sans protection intégrée), en y 10 associant des composants de protection contre des surcharges ou des surchauffes. A titre d'exemple, le document brevet DE-A-197 04 861 décrit une protection par des moyens combinés de détection de la température et de la tension drain-source du MOSFET sous contrôle. Dès que cette 15 tension dépasse un seuil fixe prédéterminé, signifiant une baisse d'impédance de la charge commandée, un circuit logique intervient pour forcer la mise en état de blocage du transistor. Ces approches connues utilisent des seuils fixes établis pour des régimes stabilisés après la mise sous tension de la charge, et ne 20 prennent donc pas en compte les caractéristiques dynamiques du commutateur et/ou de sa charge, notamment dans sa phase de commutation vers l'état conducteur avec une charge en cours de stabilisation, o la puissance gérée peut être sensiblement plus élevée par rapport au régime stable, mais pendant une période suffisamment courte pour ne pas entraîner de risques. Au vu de ce qui précède, un objet de l'invention est de permettre d'accommoder dans la protection contre des surcharges les phénomènes transitoires présents dans l'ensemble formant le commutateur et sa charge lors de la phase de commutation à l'état conducteur. Plus particulièrement, l'invention propose, conformément à un premier objet, un dispositif de protection d'un composant électronique contre des surcharges dommageables, comprenant: - des moyens de détection pour détecter une valeur d'un paramètre qui évolue avec la charge soumise au composant (ce qui correspond à la puissance dissipée par le composant), des moyens d'établissement de seuil de surcharge pour établir une valeur seuil dudit paramètre, dont le franchissement correspond à une mise en surcharge du composant, - des moyens de comparaison pour comparer ladite valeur s détectée à la valeur seuil, et - des moyens d'intervention pour faire cesser ou réduire la charge sur le composant en réponse à un franchissement de ce seuil, caractérisé en ce qu'il comprend des moyens pour faire varier ladite valeur seuil dans le temps selon une évolution déterminée. Avantageusement, le dispositif comprend en outre des moyens de détection de durée de surcharge, interposés fonctionnellement entre les moyens de comparaison et les moyens d'intervention, pour établir une durée de tolérance d'un franchissement du seuil de surcharge avant que les moyens d'intervention agissent pour empêcher ou réduire la charge sur le composant. Le dispositif peut comprendre en outre des moyens de programmation de l'évolution dans le temps de la valeur dudit seuil de surcharge. L'évolution dans le temps de la valeur du seuil de surcharge est 20 de préférence dans le sens d'une diminution dans le temps du niveau de dissipation de puissance par le composant tolérée avant le franchissement de ce seuil. La variation dans le temps de la valeur de seuil de surcharge commence de préférence sensiblement au moment de la mise sous charge 25 du composant, ou dès que la valeur dudit paramètre détecté correspond à la charge effectivement soumise au composant, par exemple pour prendre en compte un temps d'établissement du composant. De préférence, cette variation dans le temps de la valeur de seuil de surcharge cesse après un temps déterminé, ledit seuil assumant ensuite une valeur sensiblement constante. La valeur du seuil de surcharge peut varier durant une phase initiale de fonctionnement du composant et/ou de la charge, correspondant à une période d'établissement ou de surcharge momentanée, et rester sensiblement constant au-delà de cette phase. La valeur du seuil de surcharge varie avantageusement de manière sensiblement linéaire sur au moins un intervalle de temps, par exemple selon une succession de pentes. En variante, le seuil de surcharge peut varier selon une courbe exponentielle. Les moyens de détection peuvent comprendre un amplificateur opérationnel recevant en entrée une différence de potentiel entre deux terminaux du composant, la sortie de l'amplificateur produisant ladite valeur du paramètre. Dans le mode de réalisation envisagé, le composant électronique est un commutateur associé à une charge à commuter, s'agissant par exemple, s'agissant par d'un transistor monté en série avec la charge à commuter, ledit paramètre étant détecté entre deux terminaux du transistor. Ce dernier peut être du type FET, par exemple un MOSFET de 15 puissance, le paramètre étant la tension drain-source, la valeur du seuil de surcharge évoluant en diminuant durant la période de démarrage de la charge. Avantageusement, le dispositif comprend en outre des moyens pour empêcher la comparaison tant que le commutateur n'ait pas 20 terminé d'établir sa commutation vers l'état conducteur, c'est-à-dire tant que le paramètre détecté n'ait pas assumé une valeur significative pour déterminer la charge à laquelle est soumise le commutateur. Le dispositif peut comprendre en outre des moyens de détection de courtcircuit, associés aux moyens d'intervention pour empêcher ou 25 réduire la charge sur le composant lorsque ledit composant est exposé à une condition de court-circuit. Ces moyens de détection de court-circuit peuvent comprendre des moyens d'établissement de seuil de court-circuit pour établir une valeur seuil du paramètre correspondant à la condition de court-circuit, cette valeur étant supérieure à ladite valeur de surcharge. De préférence le dispositif est réalisé au moins en partie sous forme de circuit intégré à application spécifique (ASIC). En variante, il peut être réalisé au moins en partie sous forme de microcontrôleur, ou sous forme réseau prédiffusé programmable, connu par l'acronyme anglais "FPGA" (field programmable gate array). Selon un deuxième aspect, l'invention concerne l'utilisation du dispositif selon le premier aspect pour la protection d'un commutateur semiconducteur dans une application embarquée en véhicule. Selon un troisième aspect, l'invention concerne un procédé de protection d'un composant électronique contre des surcharges dommageables, comprenant les étapes de: - détecter une valeur d'un paramètre qui évolue avec la charge soumise au composant, - établir une valeur seuil dudit paramètre, dont le franchissement correspond à une mise en surcharge du composant, comparer ladite valeur détectée à la valeur seuil, et - faire cesser ou réduire la charge sur le composant en réponse à un franchissement de ce seuil, caractérisé en ce qu'il comprend en outre une étape de faire varier dans le temps ladite valeur seuil de surcharge selon une évolution déterminée. L'invention et les avantages qui en ressortent apparaîtront plus clairement à la lecture de la description qui suit des modes de réalisation préférés, donnés purement à titre d'exemples non limitatifs, par référence aux dessins annexés dans lesquelles: - la figure 1 est un schéma d'un dispositif de protection contre 25 les surcharges selon un premier mode de réalisation, associé à un composant à protéger sous forme de commutateur à transistor de puissance MOSFET relié à une charge; - la figure 2 est un schéma du générateur programmable d'un seuil de surcharge évolutif dans le temps utilisé dans le dispositif de la figure 1; - la figure 3 est un schéma d'un détecteur de durée de tolérance de surcharge utilisé dans le dispositif de la figure 1; - la figure 4 est un schéma d'un dispositif de protection contre les surcharges et les court-circuits selon un deuxième mode de réalisation, utilisé dans le même contexte que celui de la figure 1; - la figure 5 est un diagramme d'une cartographie stockée dans la mémoire du générateur de la figure 2, montrant l'évolution dans le temps de la valeur du seuil de surcharge; les figure 6a-6g sont des chronogrammes des signaux du dispositif selon le deuxième mode de réalisation pour le cas d'une surcharge survenant lors d'une phase initiale de commutation à l'état conducteur du transistor MOSFET, et ayant une durée dépassant la durée de tolérance programmée; les figure 7a-7g sont des chronogrammes des signaux du 10 dispositif selon le deuxième mode de réalisation pour le cas d'une surcharge survenant après la phase initiale de commutation à l'état conducteur du transistor MOSFET, et ayant une durée dépassant la durée de tolérance programmée; les figure 8a-8g sont des chronogrammes des signaux du 15 dispositif selon le deuxième mode de réalisation pour le cas d'une surcharge survenant lors d'une phase initiale de commutation à l'état conducteur du transistor MOSFET, mais ayant une durée ne dépassant pas la durée de tolérance programmée; - les figure 9a-9g sont des chronogrammes des signaux du 20 dispositif selon le deuxième mode de réalisation pour le cas d'une surcharge survenant lors de la phase initiale de commutation à l'état conducteur du transistor MOSFET, et atteignant rapidement un seuil de court-circuit; et - les figure 1Oa-1Og sont des chronogrammes des signaux du 25 dispositif selon le deuxième mode de réalisation pour le cas d'une surcharge survenant après la phase initiale de commutation à l'état conducteur du transistor MOSFET, et atteignant rapidement un seuil de court-circuit. A la figure 1, un commutateur de puissance à protéger contre 30 les surcharges se présente sous la forme d'un transistor MOSFET 2 de type N monté en série avec une charge à commuter 4, par exemple un organe électrique d'un véhicule automobile. Plus particulièrement, le drain D et la source S du transistor 2 sont reliés respectivement à une tension positive +Vbat, typiquement de l'ordre 12v provenant d'une batterie de véhicule, 35 et au terminal positif d'alimentation 4a de la charge, le terminal négatif 4b de celle-ci étant relié à la masse. Dans l'exemple, le transistor 2 intègre une diode zener 6 qui constitue un clamp limiteur de tension de polarisation. La commande de commutation du transistor 2 est assurée par un circuit d'attaque 8 (aussi connu par le terme anglais de " driver ") dont la sortie (signal GAT) est reliée à la grille G et l'entrée est reliée à la sortie de commutation d'un circuit logique de commande 10. De manière classique, le circuit d'attaque 8 agit comme translateur de tension, produisant le signal GAT à une tension de polarisation (de l'ordre de 10v (volts) supérieur à la tension de la batterie, soit typiquement 22v) 10 suffisante pour basculer le transistor 2 à l'état conducteur (en mode saturation) en réponse à un signal de commande de commutation CDE de niveau logique 1 (typiquement 5v) à son entrée, et produisant une tension de polarisation GAT nulle (0v) pour bloquer le transistor en réponse à un signal de commande CDE de niveau logique 0 (0v) à son entrée. En variante, on peut utiliser pour le transistor 2 un commutateur MOS dit "niveau logique" qui permet d'utiliser une tension externe de commutation à l'état conducteur de +5v par rapport à la tension de d'alimentation, soit une tension de commutation de +17v pour une tension d'alimentation provenant d'une batterie de lév. Dans l'exemple, ce signal de commande CDE est appliqué depuis l'extérieur à une première de deux entrées d'une porte ET 12 dont la sortie SL est transmise en entrée du circuit d'attaque 8. La seconde entrée de la porte ET reçoit un signal logique de validation VAL en sortie d'un dispositif de protection 14, permettant d'inhiber la transmission du 25 signal de commande de commutation CDE vers le circuit d'attaque 8 en cas de surcharge prolongée au niveau du transistor 2. Le dispositif de protection 14 opère à partir d'une mesure de la tension drain-source Vds du transistor MOSFET 2, ce paramètre étant indicatif de la puissance dissipée par le transistor lorsqu'il est à l'état 30 conducteur. La tension Vds est détectée au moyen d'un amplificateur opérationnel 16 monté en suiveur de tension, dont les entrées noninverseuse (+) et inverseuse (-) sont reliées respectivement au drain D et à la source S du transistor. Ce montage permet de reproduire la tension Vds en sortie de l'amplificateur 16 (celui-ci ayant un gain unitaire en raison du 35 rebouclage de sa sortie sur l'entrée inverseuse) avec une charge quasi nulle sur le transistor. Par souci de simplification, les figures 1 et 4 ne reproduisent pas le montage des composants périphériques de l'amplificateur 16 (résistances, diodes de protection, etc.) permettant d'obtenir le gain unitaire, cet aspect relevant des connaissances générales. La tension Vds en sortie de l'amplificateur 16 est transmise à une première entrée i8a de multiplexage d'un multiplexeur 18, celui-ci ayant une seconde entrée de multiplexage 18b reliée à la masse via une résistance RI de valeur relativement élevée. L'entrée de sélection 18c du multiplexeur reçoit le signal SL du circuit logique 10 de manière que le 10 multiplexeur sélectionne en sortie 18d le signal présent sur la première entrée 18a lorsque SL est à l'état logique 1, et le signal présent sur la seconde entrée 1 8b lorsque SL est à l'état logique 0. On note que lorsque le transistor MOS 2 est à l'état bloqué, sa tension Vds est maximale, quasiment égale à la tension de la batterie, et 15 chute lors de sa transition ver l'état conducteur sur une période brève, typiquement de l'ordre de 5 à 15 micro secondes. De ce fait, une valeur Vds significative pour évaluer correctement le taux de charge ne peut être prise en compte qu'à l'issue de ce temps de commutation. A cette fin, il est prévu un élément retard 19 dans la liaison qui amène le signal SL de la sortie du 20 circuit logique 10 à l'entrée de sélection 18c du multiplexeur. La valeur du retard imposé par cet élément est adapté au temps de commutation correspond au moins à ce temps de commutation, étant par exemple de 10 à 15 microsecondes. Cette valeur de retard est insignifiante comparativement à l'échelle de temps de l'évolution du seuil Ssc(t) de surcharge et donc du 25 temps de la phase initiale de fonctionnement de la charge durant laquelle se situe la période d'établissement et de surcharges momentanées (par exemple des courants d'appel) de la charge. L'élément de retard 19 peut être réalisé selon divers moyens classiques, tels qu'un compteur à rebours, une cascade d'inverseurs, un montage RC sur la ligne du signal SL, etc. La tension drain-source Vdsdu transistor MOS 2 présente à la sortie 1 8d du multiplexeur est présentée à un comparateur analogique 20, désigné premier comparateur, pour comparaison avec une valeur seuil Ssc(t) de surcharge. Dans l'exemple, ce comparateur est constitué par un amplificateur opérationnel dont l'entrée non-inverseuse (+) recueille la tension à la sortie du multiplexeur 18 et l'entrée inverseuse est polarisée par la tension seuil Ssc(t). Etant en boucle ouverte, l'amplificateur fonctionne aux limites de saturation, sa sortie basculant de la tension de masse à une limite de saturation positive dès que la tension à l'entrée non inverseuse dépasse le seuil Ssc(t) de surcharge, et inversement. Les tensions de masse et positive de l'amplificateur 20 sont fixées pour correspondre respectivement à un état logique 0 et 1. Conformément à l'invention, le seuil Ssc(t) de surcharge est évolutif dans le temps durant une phase initiale suivant la mise à l'état conducteur du transistor 2, cette phase correspondant sensiblement au temps d'établissement tE, typiquement d'une seconde ou moins, qui précède le régime stable de fonctionnement, et durant lequel il existe des 15 phénomènes transitoires au niveau du transistor 2 et/ou de la charge 4 (courant d'appel, temps d'établissement, etc.). On note que l'évolution du seuil Ssc(t) est dans le sens d'une diminution dans le temps de la charge tolérée sur le transistor au-delà duquel on estime qu'il y a surcharge. Cette évolution du seuil durant cette phase permet ainsi d'accommoder la pointe d'énergie nécessaire au démarrage des charges. Dans l'exemple, la valeur du paramètre contrôlé Vds augmente avec la puissance dissipée par le transistor 2; le seuil Ssc(t) évolue donc en diminuant durant la phase initiale (cf. figure 5). A l'issue de cette phase, le seuil Ssc(t) est constant dans le temps. En variante, la tension 25 mesurée par l'amplificateur 16 peut être celle à travers les terminaux 4a et 4b de la charge, dans lequel cas l'évolution du seuil sera ascendante dans le temps. Le seuil Ssc(t) est produit par un générateur de tension variable et programmable 24, dont un mode de réalisation est maintenant décrit par référence à la figure 2. Comme le montre la figure 2, le générateur de tension variable et programmable 24 est réalisé à partir d'un convertisseur numériqueanalogique (CNA) 26 recevant à son entrée numérique des données DOD7 d'une mémoire vive (RAM) 28 qui contient à des adresses successives 35 la cartographie 30 de la variation dans le temps du seuil Ssc(t). Plus particulièrement, la cartographie 30 est constituée par un ensemble de points de coordonnées Pi(ti, Ssci) sur un axe de temps t (abscisse) et un axe de valeurs du seuil Ssci (ordonnée) pour i=0 à n, o tO correspond au temps de la commande de mise à l'état conducteur du transistor 2 et tn correspond au temps tE de la fin de la phase initiale, au-delà de laquelle le seuil Ssc(t) de surcharge est constant. Les valeurs de seuil Ssc(t) successives sont séparées d'un intervalle de temps 8t uniforme et relativement court pour conférer une évolution sensiblement continue (faible granularité) à une échelle macroscopique. La cartographie 30 est élaborée et chargée dans la mémoire 28 au moyen d'une unité de programmation 32 comportant une interface utilisateur (non représentée), permettant de définir pour tout i une valeur de seuil Ssci prévue pour le temps i.Ut après le moment tO de commande de commutation. Il est ainsi possible de définir toute courbe d'évolution 15 du seuil Ssc(t) de surcharge, notamment celle de la figure 5. La mémoire 28 contient ainsi l'ensemble des valeurs SscO à Sscn à des adresses successives. La lecture de la mémoire 28 est assurée par un compteur 34 dont la sortie de comptage 34a est reliée aux entrées d'adresse respectives 20 AO-A7 de la mémoire 28, l'adresse 000..0 correspondant à l'emplacement mémoire de la valeur SscO. Le compteur 34 est incrémenté d'une unité à chaque période d'un signal de cadencement appliqué sur son entrée d'horloge clk. Ce signal est produit de manière à présenter une périodicité 1/St en sortie d'un 25 diviseur de fréquence (.N) 36 recevant un signal d'un oscillateur 38, afin de respecter le synchronisme de la cartographie en sortie de la mémoire 28. Le signal de cadencement est également appliqué à l'entrée horloge clk du convertisseur 26. Le compteur 34 démarre à partir de la valeur de comptage 0 en 30 réponse à un état logique 1 sur son entrée de validation Valid. Le compteur est réinitialisé (valeur de comptage remis à 0) par son entrée de remise à zéro RàZ, laquelle est reliée à la sortie d'un monostable 40 produisant une impulsion de logique 1 courte en réponse à une transition vers l'état logique 1 sur son entrée. Celle-ci et l'entrée de validation du 35 compteur 34 sont toutes deux reliées à la sortie SL du circuit logique 10, en aval de l'élément de retard 19. L'arrêt du comptage s'opère à partir de l'entrée d'arrêt (ou l'entrée d'inhibition) du compteur 34, qui est reliée à la sortie de comptage 34a de manière qu'un état logique 1 y apparaisse lorsque la valeur de comptage atteint n. A cette fin, un circuit logique (non représenté) peut être interposé pour sortir cet état logique 1 sur l'entrée d'arrêt en réponse à la combinaison des éléments AO-A7 qui correspond à l'adresse de la valeur n. Revenant à la figure 1, la sortie du premier comparateur 20 est présentée à l'entrée d'un circuit détecteur de durée de surcharge 42, dont 10 la fonction est de produire à sa sortie un état logique 1 seulement lorsque la durée d'un état logique 1 ininterrompu à son entrée dépasse une durée seuil t, dite de tolérance de surcharge, programmable à partir d'un module de programmation 44. La sortie du circuit détecteur de durée de surcharge 42 est présentée à l'entré S d'une bascule 46 de type RS pour y être 15 mémorisée. La sortie Q de cette bascule est présentée à un inverseur logique 48 dont la sortie reproduit le signal VAL appliqué à la seconde entrée de la porte ET 12. L'entrée R de la bascule est mise par défaut à l'état logique 0 par une connexion à la masse via une résistance R2. De la sorte, la 20 bascule 46 peut garder sur sa sortie Q un état logique 1 mémorisé jusqu'à une remise à zéro externe par un signal à l'état logique 1 appliqué directement à son entrée R. Ce signal correspond à une commande de réinitialisation (ou réarmement) du dispositif de protection 14. Dans l'exemple, il est prévu en outre une remise à zéro automatique de la 25 bascule 46 par une transition vers l'état logique 0 du signal de commande commutation CDE. Cette disposition est réalisé par une porte OU 47 qui recueille sur ces deux entrées respectivement la connexion de remise à zéro externe et le signal CDE inversé produit par un inverseur 49, la sortie de Cette porte OU étant reliée à l'entrée R de la bascule 46. La figure 3 montre un exemple de réalisation du circuit 42 détecteur de durée de tolérance de surcharge t. Celui-ci est basé sur un compteur à rebours programmable 50 qui émet à sa sortie "fin" un créneau logique 1 après un nombre R de cycles d'horloge sur son entrée horloge clk, comptés à partir d'une transition vers l'état logique 1 sur son entrée 35 "début". La fréquence f du signal d'horloge et la valeur R déterminent la valeur de la durée de tolérance de surcharge par la relation T = R/f Cette durée est programmée en sélectionnant la valeur de R pour le compteur, appliquée sur une entrée de programmation "Rin" à partir du module de programmation 44. Une entrée de remise à zéro RàZ, active à l'état logique 1, permet de réinitialiser le compteur. La sortie du premier comparateur 20 est présentée directement à l'entrée "début", et via un inverseur 52 à l'entrée RàZ du compteur, de manière que celui ci démarre un compte à rebours depuis R dès que la sortie du premier comparateur 20 passe à l'état logique 1, et interrompe ce compte à rebours avec remise à 10 zéro dès que cette sortie passe à l'état logique 0. De la sorte, la sortie "fin" du compteur 50 ne produit le créneau à l'état logique 1 que si la sortie du comparateur 20 est présente de manière ininterrompue pendant toute la durée de tolérance de surcharge T. La sortie "fin" du comparateur 52 constitue la sortie du détecteur de durée de tolérance T, ses créneaux étant mémorisés par la bascule 46. La figure 4 représente un deuxième mode de réalisation de l'invention qui diffère de celui de la figure 1 par le fait qu'il prévoit en outre une protection contre un court-circuit de la charge 4. Le courtcircuit est interprété comme produisant une charge sur le transistor 2 20 généralement au-delà du seuil Ssc(t) de surcharge et nécessitant son blocage immédiat. Seules les différences entre les dispositifs des figures 1 et 4 seront décrits, leurs éléments commun en termes de réalisation et de fonction portant les mêmes références et ayant déjà été décrits dans le cadre de la figure 1. Comme le montre la figure 4, la sortie i8d du multiplexeur est appliquée en outre à un second comparateur 54, pour comparaison avec une valeur seuil Scc de court-circuit produit par un générateur de tension 56. Celui-ci est programmable pour produire la valeur de seuil Scc adaptée aux caractéristiques du transistor 2 et aux critères de court-circuit. Ce comparateur 54 est réalisé par un amplificateur opérationnel de la même manière que le premier comparateur, son entrée noninverseuse (+ ) recevant la sortie 1 8d du multiplexeur et son entrée inverseuse (-) recevant une tension fixe du générateur de tension 56. La sortie du second comparateur 54 et celle du détecteur de 35 durée de surcharge 42 sont reliées aux entrées respectives d'une porte OU 58 dont la sortie est reliée à l'entrée S de la bascule 46. De la sorte, le signal VAL passe à l'état logique 0 soit dès que le seuil Scc de courtcircuit est franchi, soit lorsque le seuil Ssc(t) de surcharge est franchi durant une période dépassant la durée X de tolérance de surcharge. Comme le montre la figure 5, la courbe 30 de l'évolution dans le temps t en millisecondes (abscisse) du seuil Ssc(t) de surcharge en volts (ordonnée) va dans le sens d'un décroissement de la valeur de Ssc(t) dans le temps. Cette courbe, qui constitue la loi de protection du transistor 2, est formée d'une succession de pentes linéaires (au nombre de quatredans 10 l'exemple) 30a-30d définies de la manière suivante en termes d'intervalle de temps t: 0 t 2 700 ms: seuil Ssc(t) constant. On note que ces paramètres de la courbe, aussi bien d'un point de vu qualitatif que quantitatif, ne constituent qu'un exemple parmi d'autres courbes d'évolution envisageables pour le seuil Ssc(t) de surcharge, cette évolution prenant en compte divers facteurs tels que les caractéristiques du 25 transistor, son environnement thermodynamique, les caractéristiques de la charge, etc. A titre indicatif, le seuil Ssc(t) en régime constant est adapté pour correspondre à une température limite de jonction de l'ordre de 175 C pour le cas d'un composant reporté sur un substrat du type T3 S, soit 30 de faible résistance thermique, ou d'un substrat du type PCB, avec dans ce dernier cas une éventuelle adaptation du seuil pour la partie constante de la courbe d'évolution. La figure 5 comprend également la valeur du seuil Scc de court-circuit produit par le générateur 56 dans le cadre du deuxième mode de réalisation (figure 4). Dans l'exemple, ce seuil est constant à 2,5 V, soit la valeur initiale du seuil Ssc(t) de surcharge. En fonctionnement, pour les deux mode de réalisation (figures 1 et 4), le transistor 2 bascule à l'état conducteur (mode de saturation) pour alimenter la charge 4 à l'aide du circuit d'attaque 8 lorsque le signal de commande CDE effectue la transition vers l'état logique 1. En parallèle, la transition vers l'état 1 au niveau de la sortie SL du circuit logique 10 provoque: - d'une part la présentation par le multiplexeur 18 de la tension 10 Vds, au lieu de la tension de masse (OV), sur l'entrée du premier comparateur 20, et - d'autre part l'initialisation du compteur 34 (figure 2, impulsion du monostable 40 sur l'entrée RàZ) et le démarrage du comptage (apparition de l'état 1 sur l'entrée valid). Le compteur 34 produit alors les adresses successives de la mémoire 28 pour y extraire la séquence de valeurs SscO, Sscl,...Sscn transmises au convertisseur 30 à intervalle ôt pour reproduire l'évolution de tension de seuil Ssc(t) conformément à la cartographie programmée 30. A la fin de la phase initiale, au temps tE, le compteur 34 est arrêté 20 (apparition de l'état 1 sur son entrée arrêt) et la sortie de la mémoire reste alors calée à la valeur n, de sorte que la tension de seuil Ssc(t) reste ensuite fixée à la valeur Sscn, correspondant au seuil de surchargé fixé pour le régime stabilisé. Dans le cas du deuxième mode de réalisation (figure 4), tant 25 que la valeur de Vds détectée par l'amplificateur 16 reste inférieure reste inférieure au seuil Scc de court-circuit ou ne reste pas au dessus du seuil Ssc(t) de surcharge durant une période supérieure à durée de tolérance T, ou, les comparateurs respectifs 20 et 54 demeurent chacun à l'état logique 0, maintenant la sortie de la porte OU 58 à l'état logique 0, et donc le signal VAL de l'inverseur 48 à l'état logique 1. Dans le cas du premier mode de réalisation (figure 1), o seule la condition de surcharge est détectée, tant que la valeur de Vds détectée par l'amplificateur 16 ne reste pas au-delà du seuil instantané Ssc(t) de surcharge durant une période supérieure à durée de tolérance T, le premier comparateur 20 demeure à l'état logique 0, maintenant la sortie VAL de l'inverseur 48 à l'état logique 1. Cet état est reporté à la seconde entrée de la porte ET 12, permettant ainsi de valider le transfert de la commande CDE vers le circuit d'attaque 8. Les chronogrammes des figures qui suivent sont basés sur des exemples de surcharge et/ou de court-circuit détectés par le dispositif de protection 140 selon le deuxième mode de réalisation (figure 4), étant clair qu'une simple abstraction des signaux spécifiques au seuil Ssc(t) de 10 surcharge, ainsi que l'adaptation logique correspondante de la porte OU 58 permettent de retrouver immédiatement les chronogrammes équivalents pour le premier mode de réalisation. Chacune des figure 6 à 10 est décomposée en sept chronogrammes identifiés par un suffixe respectif a à g correspondant aux signaux au différentes portions de circuit comme suit: - fig.(6-lO)a: signal CDE de commande de commutation, - fig.(6-lO)b: signal SL en sortie du circuit logique 10, et tension du signal GAT appliqué à la grille du transistor 2, - fig.(6-IO) c: signal Vds du transistor 2 et seuils Ssc(t) de surcharge et Scc de court-circuit, - fig.(6-lO)d: signal en sortie du premier comparateur 20 (seuil Ssc(t) de surcharge), - fig.(6-lO)e: signal en sortie Q de la bascule 46 (mémorisation d'un créneau du détecteur de durée de surcharge 46), - fig.(6- 1 O)f: signal en sortie du second comparateur 54 (seuil Scc de court-circuit) - fig.(6-10)g: signal VAL en sortie du dispositif de protection. Le cas d'une intervention du dispositif de protection 140 lors d'une surcharge survenant durant la phase d'établissement (lorsque le seuil 30 Ssc(t) de surcharge est évolutif) est représenté aux figures 6a-6g. Au départ, les transitions vers l'état logique 1 au temps tO=tA du signal CDE de commande de commutation (figure 6a) et, par répercussion, des signaux SL et GAT, respectivement de sortie du circuit logique 10 et du circuit d'attaque (figure 6b) provoquent la commutation du transistor 2 35 vers l'état conducteur. Dans l'exemple, la condition de surcharge intervient dès cette commutation, provoquant peu de temps après une montée exponentielle de la tension Vds à partir d'une tension initiale inférieure au seuil Ssc(t) de surcharge S(figure 6c). Cette tension Vds est transmise au premier comparateur 20, l'entrée de multiplexage 18c du multiplexeur 18 étant à l'état logique 1 du signal SL. La tension Vds croise l'évolution du seuil Sse(t) de surcharge au temps tB (figure 6c), lorsque la valeur du seuil a la valeur Sscj. La sortie du premier comparateur 20 bascule alors à l'état logique 1 (figure 6d), et à partir de cet instant le compteur à rebours 50 est démarré (entrées "début" et RaZ 10 respectivement à l'état logique 1 et 0). Le seuil Ssc(t) étant restant dépassé de manière continue, le compteur effectue le décompte sans interruption, jusqu'à atteindre la valeur de comptage 0 au temps tC, après R cycles correspondant à la durée de tolérance T (o tC - tB = T). A ce moment, le compteur à rebours 50 produit le créneau à l'état logique 1, qui est 15 verrouillé à la sortie Q de la bascule 46 (figure 6e). La valeur du seuil de surcharge à ce moment a baissé à la valeur Ssck. Le signal VAL passe alors à l'état logique 0, depuis son état logique 1 initial, et force un état logique 0 du signal SL en entrée du circuit d'attaque 8 (figure 6b). Ce dernier bloque le transistor 2 malgré la 20 présence continue du signale de commande de commutation CDE (figure 6a), prévenant ainsi tout dommage que pourrait occasionner cette surcharge pendant une période prolongée. On note que lors du blocage du transistor 2, le signal SL applique un état logique 0 à l'entrée de sélection 18c du multiplexeur 18, afin que ce dernier produise en sortie la tension 25 nulle provenant de la résistance Rl. Cette disposition assure que la sortie du premier comparateur 20 soit maintenue à l'état logique 0 lorsque le transistor 2 est bloqué (cf. figure 6d, portion avant tA et après tC), alors que la tension Vds du transistor 2 dans ce mode est maximale. Par ailleurs, on note que la tension Vds n'ayant à aucun moment 30 franchi le seuil Scc de court-circuit, la sortie du second comparateur 54 reste à l'état logique 0. Le cas d'une intervention du dispositif de protection 140 lors d'une surcharge survenant après la phase d'établissement (lorsque le seuil Sse(t) de surcharge est constant) est représenté aux figures 7a-7g. A la 35 différence de la figure précédente, le début de la condition de surcharge (temps tF) intervient alors que le seuil de Ssc(t) de surcharge est constant, avec pour effet que à la fois le début (temps tG) et l'arrêt (temps tH) du comptage à rebours au niveau du circuit de détection de durée de surcharge 42 sont déclenchés pour des valeurs fixes et égales de Vds, correspondant à la valeur Sscn de la cartographie 30. Le cas d'une surcharge momentanée lors de la phase initiale de commutation du transistor, mais d'une durée inférieure à la durée de tolérance r, est représenté aux figures 8a-8g. Dans l'exemple le franchissement du seuil Ssc(t) de surcharge (figure 8c) intervient au temps 10 tB, à la valeur de seuil Sscj, comme à la figure 6c. Toutefois, la valeur de Vds retourne sous le seuil Ssc(t) à un temps tD situé dans le durée de tolérance déclenché au temps tB, soit tD - tB 8e), de sorte que le signal de validation VAL reste à l'état logique 1. On note que lors de la diminution de la surcharge, la tension Vds passe sous le seuil Ssc de surcharge à une valeur Sscl qui est toujours au-delà de sa valeur Sscn en régime stable. Si, contrairement à l'invention, le seuil de surcharge était constant à cette valeur Sscn depuis de début de 20 la commutation, il y aurait eu déclenchement du blocage du transistor dans le cas o Vds > Sscn au temps tB + Tr, alors qu'une telle surcharge peut être absorbée dans les limites des critères établis lors de la phase initiale sans nécessiter un blocage de transistor 2. Le cas d'une intervention du dispositif de protection 140 lors 25 d'une surcharge allant jusqu'au franchissement du seuil Scc de courtcircuit durant la phase d'établissement (lorsque le seuil Ssc(t) de surcharge est évolutif) est représenté aux figures 9a-9g. La surcharge commence au temps tA et franchit le seuil Ssc(t) de surcharge au temps tB (figure 9c), provoquant à ce moment la transition à l'état logique 1 en sortie du 30 premier comparateur 20 (figure 9d). Le franchissement du seuil Scc de court-circuit se produit au moment tI, et provoque aussitôt une transition à l'état logique 1 au niveau de second comparateur 54 (figure 9f), et donc en sortie de la porte OU 58, qui est verrouillée par la bascule 46 (figure 9e) pour produire l'état logique 0 sur le signal de validation VAL (figure 9b). Le franchissement du seuil Scc de court-circuit ayant lieu avant la fin de la durée de tolérance T, la sortie de circuit détecteur de durée surcharge 42 reste à l'état logique 0. On note que la durée de l'état logique 1 en sortie du second comparateur 54 n'existe que durant le temps de propagation des signaux qui lui sont en aval. Le cas d'une intervention du dispositif de protection 140 lors d'une surcharge allant jusqu'au franchissement du seuil Scc de courtcircuit en dehores de la phase d'établissement (lorsque le seuil Ssc(t) de surcharge est constant) est représenté aux figures 10a-10g. Les chronogrammes sont sensiblement les mêmes qu'au figures 9a-9g en 10 termes de positionnement relatif, à la différence prêt que la transition à l'état logique 1 en sortie du premier comparateur a lieu pour la valeur de seuil Ssc(t) de surcharge égale à sa va constante Sscn. Dans l'exemple, le dispositif de protection 14 ou 140 est réalisé sous forme de circuit intégré à application spécifique, aussi connu par 15 l'acronyme anglais ASIC ("application specific integrated circuit) de technologie hybride (linéaire/non-linéaire). Ce type de circuit permet ainsi d'intégrer à la fois l'ensemble de la logique câblée du dispositif et la partie analogique (résistances Ri, R2, sources de tension (notamment pour le générateur 56 de seuil Scc de court-circuit, convertisseur numérique/analogique 26, amplificateurs opérationnels 16, 20 et 54). En variante, le dispositif peut être réalisé, au moins en partie, sous forme de microcontrôleur ou analogue, ou sous forme de réseau prédiffusée (ou matrice prédiffusée) connue par l'acronyme anglais de FPGA (field programmable gate array). Bien entendu, il existe de nombreuses possibilités autres que celles décrites pour réaliser l'invention, tant au niveau fonctionnel, de gestion de signaux, que de construction matérielle. A titre d'exemple, l'évolution de la tension du seuil Ssc(t) de surcharge peut être obtenue par des composants analogiques (circuits LC, RC,...actifs ou passifs). Cette évolution peut aussi prendre d'autres formes, par exemple une courbe exponentielle, ou toute autre forme adaptée aux caractéristiques du composant. En variante, cette tension de seuil Ssc(t) peut être programmée et produite par exécution d'un code logiciel par un microprocesseur ou 35 microcontrôleur, lequel pourrait également établir la durée de tolérance T et gérer les entrées et sorties des différents signaux sous contrôle pour reproduire les fonctionnalités de l'invention. Bien que les mode de réalisation décrits opèrent en arrêtant la charge sur le composant protégé en cas de surcharge, il peut être également envisagé de réduire seulement la charge gérée par le composant en pareil cas, par exemple en commandant une diminution de la tension grille sur le transistor 2. Le commutateur peut être de toute technologie connue, et peut être remplacé par tout autre organe électronique pouvant être soumis à une éventuelle surcharge. Enfm, le domaine d'application couvre tout les secteurs de l'industrie. REVENDICATIONS 1. Dispositif (14; 140) de protection d'un composant électronique (2) contre des surcharges dommageables, comprenant: - des moyens (16) de détection pour détecter une valeur d'un paramètre qui évolue avec la charge soumise au composant, - des moyens (24) d'établissement de seuil de surcharge pour établir une valeur seuil dudit paramètre, dont le franchissement correspond à une mise en surcharge du composant, - des moyens de comparaison (20) pour comparer ladite valeur détectée à la valeur seuil, et - des moyens d'intervention (12) pour faire cesser ou réduire la charge sur le composant en réponse à un franchissement de ce seuil de surcharge, caractérisé en ce qu'il comprend des moyens (24) pour faire varier ladite valeur seuil (Ssc(t)) de surcharge dans le temps selon une évolution déterminée. 2. Dispositif selon la revendication 1, caractérisé en ce qu'il comprend en outre des moyens (42) de détection de durée de surcharge, interposés fonctionnellement entre les moyens (20) de 25 comparaison et les moyens (12) d'intervention, pour établir une durée (T) de tolérance d'un franchissement dudit seuil (Ssc(t)) de surcharge avant que lesdits moyens d'intervention agissent pour empêcher ou réduire la charge sur le composant. 3. Dispositif selon la revendication 1 ou 2, caractérisé en ce qu'il comprend en outre des moyens (32) de programmation de l'évolution dans le temps de la valeur dudit seuil (Ssc(t)) de surcharge. 4. Dispositif selon l'une quelconque des revendications 1 à 3, caractérisé en ce que l'évolution dans le temps (30) de la valeur dudit seuil (Ssc(t)) de surcharge est dans le sens d'une diminution dans le temps du niveau de dissipation de puissance par le composant tolérée avant le franchissement dudit seuil. 5. Dispositif selon l'une quelconque des revendications 1 à 4, caractérisé en ce que la variation (30a-30d) dans le temps de la valeur de seuil (Ssc(t)) de surcharge commence sensiblement au moment (tO) de la mise sous charge du composant (2), ou dès que la valeur dudit paramètre détecté correspond à la charge effectivement soumise au composant. 6. Dispositif selon l'une quelconque des revendications 1 à 5, caractérisé en ce que ladite variation dans le temps de la valeur de seuil (Ssc(t)) de surcharge cesse après un temps (tE) déterminé, ledit seuil assumant ensuite une valeur sensiblement constante (Sscn). 7. Dispositif selon l'une quelconque des revendications 1 à 6, caractérisé en ce que la valeur dudit seuil (Ssc(t)) de surcharge varie (30a-30d) durant une phase initiale (tA à tE) de fonctionnement dudit 20 composant (2) et/ou de la charge, correspondant à une période d'établissement ou de surcharge momentanée, et reste sensiblement constant (30e) au-delà de cette phase. 8. Dispositif selon l'une quelconque des revendications 1 à 7, caractérisé en ce que la valeur dudit seuil (Ssc(t)) de surcharge varie (30a-30d) de manière sensiblement linéaire sur au moins un intervalle de temps. 9. Dispositif selon l'une quelconque des revendications 1 à 8, caractérisé en ce que la valeur dudit seuil (Ssc(t)) de surcharge évolue (30a-30d) évolue dans le temps selon une succession de pentes. 10. Dispositif selon la revendication l'une quelconque des revendications 1 à 8, caractérisé en ce que ledit seuil (Ssc(t)) de surcharge évolue selon une courbe exponentielle. 11. Dispositif selon l'une quelconque des revendications 1 à 10, caractérisé en ce que les moyens de détection comprennent un amplificateur opérationnel (16) recevant en entrée une différence de potentiel entre deux terminaux (D, S) du composant, la sortie de l'amplificateur produisant ladite valeur du paramètre. 12. Dispositif selon l'une quelconque des revendications 1 à 11, caractérisé en ce que le composant électronique est un commutateur (2) associé à une charge (4) à commuter. 13. Dispositif selon la revendication 12, caractérisé en ce que le commutateur est un transistor (2) monté en série avec la charge (4) à commuter, ledit paramètre étant détecté entre deux terminaux (D, S) du transistor. 14. Dispositif selon la revendication 13, caractérisé en ce que ledit transistor est du type FET, par exemple un MOSFET de puissance (2), ledit paramètre est la tension drain-source (Vds), la valeur 20 dudit seuil (Ssc(t)) de surcharge évolue (30a-30d) en diminuant durant la période de démarrage de la charge. 15. Dispositif selon l'une quelconque des revendications 5 à 14, caractérisé en ce qu'il comprend en outre des moyens (18, 19) pour 25 empêcher la comparaison (20, 24) tant que ledit commutateur (2) n'ait pas terminé d'établir sa commutation vers l'état conducteur. 16. Dispositif selon l'une quelconque des revendications 1 à 15, caractérisé en ce que qu'il comprend en outre des moyens (54, 56) de 30 détection de court-circuit, associés aux moyens d'intervention (12) pour empêcher ou réduire la charge sur le composant lorsque ledit composant (2) est exposé à une condition de court-circuit. 17. Dispositif selon la revendication 16, caractérisé en ce 35 que les moyens (54, 56) de détection de court-circuit comprennent des moyens (56) d'établissement de seuil (Scc) de court-circuit pour établir une valeur seuil (Scc) dudit paramètre correspondant à ladite condition de court-circuit, cette valeur étant supérieure à ladite valeur de surcharge. 18. Dispositif selon l'une quelconque des revendications 1 à 17, caractérisé en ce qu'il est réalisé au moins en partie sous forme de circuit intégré à application spécifique (ASIC). 19. Dispositif selon l'une quelconque des revendications 1 1o à 17, caractérisé en ce qu'il est réalisé au moins en partie sous forme de microcontrôleur. 20. Dispositif selon l'une quelconque des revendications 1 à 17, caractérisé en ce qu'il est réalisé au moins en partie sous forme réseau 15 prédiffusé programmable, connu par l'acronyme anglais "FPGA" (field programmable gate array). 21. Utilisation du dispositif selon l'une quelconque des revendications 1 à 20 pour la protection d'un commutateur semiconducteur (2) dans une application embarquée en véhicule. 22. Procédé de protection d'un composant électronique (2) contre des surcharges dommageables, comprenant les étapes de: - détecter (16) une valeur d'un paramètre qui évolue avec la charge soumise au composant, établir (24) une valeur seuil dudit paramètre, dont le franchissement correspond à une mise en surcharge du composant, - comparer (20, 24) ladite valeur détectée à la valeur seuil, et - faire cesser ou réduire (12) la charge sur le composant en réponse à un franchissement de ce seuil, caractérisé en ce qu'il comprend en outre une étape de faire varier dans le temps ladite valeur seuil (Ssc(t)) de surcharge selon une évolution déterminée (30).