FR 2838256 A1 20031010 FR 0204303 A 20020408 la tension d'alimentation de ces amplificateurs (801;802;803;804). Procédé de mise en veille d'un compo ant et circuit intégré associé L' invention concerne un procédé de mise en veille dun composant ou dun circuit intégré, et un mode de mise en _uvre du procédé sous la forme d'un circuit intégré associé. L' invention peut être utilisée pour la réalisation de tout circuit intégré comportant des transistors MOS. L' invention est particulièrement intéressante dans le domaine des systèmes à base de circuits intégrés nécessitant une faible consommation dénergie lorsqu'ils sont en mode veille. C'est le cas par exemple dans le domaine de la téléphonie mobile ou du matériel informatique portable. La miniaturisation ininterrompue et progressive des circuits électroniques permet d'obtenir des circuits intégrés de plus en plus performants, de plus en plus complexes, intégrant de plus en plus de composants. L'augmentation de la densité d'intogration (nombre de transistors par unité de surface) s'accompagne de contraintes technologiques parmi lesquelles on peut citer la réduction de la longueur du canal des transistors MOS, et en conséquence une diminution du potentiel VDDO haut dalimentation appliqué sur ces transistors MOS afin qu'ils puissent tenir la tension maximale appliquée. Le seuil de conduction VTN dun transistor N peut être défini comme la tension VGS (positive) minimale devant être appliquée entre la grille et la source d'un transistor MOS N afin qu'il puisse conduire un courant électrique. Un potentiel VSS0 bas d'alimentation (ou encore potentiel de masse, généralement égal à 0 V) est habituellement appliqué sur la source dun transistor N. Le seuil VTN doit être inférieur au potentiel VDDO, afin que le transistor N conduise un courant de drain IDS pour des tensions VGS comprises entre VTN et VDDO. Le seuil VTN est en général supérieur à VSS0 afin que le transistor soit bloqué pour une tension VGS nulle. Le seuil de conduction - VTP d'un transistor P est défini de manière symétrique. - VTP est la tension VGS s maximale (négative) devant être appliquée entre la grille et la source d'un transistor MOS P afin qu'il puisse conduire un courant électrique. Le potentiel VDDO est habituellement appliqué sur sa source. Le seuil - VTP doit être supérieur au potentiel - VDDO, afin que le transistor P conduise un courant de drain IDS pour des tensions VGS comprises entre -VDDO et - VTP. Le seuil - VTP est en général inférieur à VSS0 afin que le transistor P soit bloqué pour une tension VGS nulle. La figure l illustre l'évolution (courbe en trait plein) du courant IDS circulant entre le drain et la source d'un transistor MOS de type N pour une tension de drain VDS constante et positive entre le drain et la source. La tension VGS est portée en abscisse et le courant IDS est porté en ordonnée, en valeur absolue et en échelle logarithmique. On distingue trois zones, en fonction de la valeur de la tension VGS: - Pour VGS fortement négative, le courant IDS est faible et pratiquement constant, il est égal à un courant de fuite If des janctions formant le transistor MOS. - Pour VGS au voisinage de 0 V, le courant IDS est égal à un courant Ii dit de faible inversion. Le courant Ii varie exponentiellement avec la tension VGS - VTN. Ceci se traduit approximativement par une droite de pente non nulle sur la figure l au voisinage de VGS = 0 V. Le courant Ii dépend très faiblement de la tension VDS positive appliquée au transistor MOS. - Pour VGS supérieure au seuil de conduction VTN, le courant IDS est important et il varie fortement avec la tension VDS dans cette zone. La figure 1 illustre également (courbe en pointillés) l'évolution du courant IDS cTrculant entre le drain et la source d'un transistor MOS de type P pour une tension VDS constante et négative entre le drain et la source. La tension VGS est portée en abscisse et le courant IDS est porté en ordonnée, en valeur absolue et en échelle logarithmique. On distingue trois zones, en fonction de la valeur de la tension VGS: - Pour VGS fortement positive, le courant IDS est faible et pratiquement constant, il est égal à un courant de fuite If des jonctions formant le transistor MOS. - Pour VGS au voisinage de 0 V, le courant IDS est égal au courant Ii de faible inversion. Le courant Ii vari e exponent iel lement avec la tens i on VGS + VTP (VTP positif). Ceci se traduit approximativement par une droite de pente non nulle sur la figure 1 au voisinage de VGS = 0 V. Le courant Ii dépend très faiblement de la tension VDS négative appliquée au transistor MOS. - Pour VGS inférieure au seuil de conduction -VTP, le courant IDS est important et il varie fortement avec la tension VDS dans cette zone. Comme on le voit sur la figure 1, même en mode bloqué (VGS = 0 V), un transistor MOS N ou P fuit, c'est- à-dire qu'il consomme une certaine quantité d'énergie car 2s un courant résiduel IDS = IR non nul le traverse. La tension VT (VTN ou -VTP) des transistors MOS se rapprochant de zéro lorsque la densité dintégration augmente, il s'ensuit que, lorsque la densité dintégration augmente: - la courbe (figure 1) log(IDS) = f(VGS) pour un transistor MOS N se décale vers la gauche, et - la courbe log(IDS) = g(VGS) pour un transistor MOS P se décale vers la droite. La pente en régime de faible inversion des courbes 3s de la figure 1 étant constante, il en résulte que les courants résiduels IR des transistors N ou P augmentent. Les circuits intégrés consomment donc inutilement de l'énergie même lorsqu'ils sont dans un mode statique, c'est-à-dire lorsqu'une partie de leurs composants est maintenue dans un état bloqué tout en étant alimentée en énergie. Ainsi, par exemple, une porte logique en technologie CMOS est réputée ne pas consommer d'énergie en dehors de ses périodes de commutation. En réalité, en mode statique, une porte MOS consomme de l'énergie car elle est parcourue par le courant résiduel des transistors bloqués. On définit généralement des tensions dalimentation spécifiques lorsqu'on sait que les portes logiques d'un circuit intégré ne sont pas susceptibles de commuter. Ces tensions sont déterminées de facon à minimiser la consommation statique du circuit intégré tout en gardant les états logiques précédemment acquis. Le mode de fonctionnement correspondant est appelé le mode de veille. Pour ce mode de fonctionnement, on appellera courant de veille le courant consommé par le composant. A contrario, le mode de fonctionnement permettant aux portes logiques de commuter est appelé le mode actif. La quantité d'énergie consommée par les fuites des transistors d'un circuit intégré en mode veille n'est pas très importante par rapport à la consommation du circuit intégré en mode actif. Cependant, dans les applications portables par exemple, un circuit intégré est en mode veille pendant plus de 90 % de son temps et en mode actif pendant moins de 10 % de son temps environ. La consommation en mode veille réduit donc de manière importante la quantité d'énergie disponible au niveau de la source d'énergie qui alimente le cTrcuit intégré. Ceci pose des problèmes notamment lorsque la source d'énergie qui alimente un circuit intégré dispose d'une quantité d'énergie limitée, comme c'est le cas par exemple d'une batterie utilisée pour des applications portables. Un problème pour les concepteurs est la diminution des courants résiduels, notamment en mode veille, dans le but final de diminuer la consommation globale d'énergie des circuits intégrés. Il n'est pas efficace, pour réduire la consommation résiduelle en mode veille, de diminuer le potentiel VDD0 alimentant le circuit intégré. En effet, comme on l'a vu précédemment, la consommation résiduelle est due à un courant résiduel IDS = IR égal à un courant de faible inversion, peu sensible à la valeur de VDD0. Pour diminuer le courant résiduel d'un transistor N. on peut augmenter le seuil de conduction VTN d'un transistor N afin de décaler 1'ensemble de la courbe IDS = f(VGS) (figure l) vers la droite: on obtient ainsi un courant IR égal ou proche du courant de fuite If pour une tension VGS entre la grille et la source égale à 0 V. De façon symétrique, et pour les mêmes raisons, on peut diminuer (ou augmenter en valeur absolue) le seuil de conduction - VTP (négatif) dun transistor MOS à canal P. Le seuil de conduction VT d'un transistor MOS dépend directement de la polarisation du substrat de ce transistor, selon les équations: VTN = VTN0 + KN*(-VBSN)1/2 pour un transistor MOS N - VTP = -VTP0 - KP*(VBSP) 1/2 pour un transistor MOS p VTN, - VTP sont respectivement les seuils de conduction des MOS à canal N et à canal P; VTN0 et - VTP0 sont respectivement les seuils de conduction des transistors MOS à canal N et à canal P pour un potentiel de substrat égal au potentiel de source du transistor MOS considéré (VBSN = 0, VBSP = 0); KN et KP sont des constantes positives qui représentent des effets de substrat pour les transistors MOS à canal N. P; VBSN et VBSP sont les tensions appliquées entre le s substrat et la source des transistors MOS à canal N. P. Pour augmenter la tension VTN d'un transistor N ou diminuer la tension - VTP d'un transistor P. il est donc possible d'agir sur les tensions VBSN ou VBSP selon le cas. Une solution connue pour cela consiste à polariser, en mode veille, le substrat de type N (NWELL) d'un transistor P à un potentiel qui est supérieur au potentiel appliqué sur sa source, ou à polariser le substrat de type P (PWELL) dun transistor de type N à un potentiel qui est inférieur à celui appliqué sur sa source. Cette solution est connue sous l'expression "polarisation inverse du substrat", soit en langage anglo-saxon "reverse body blas". Une mise en _uvre pratique de cette solution est illustrée sur les figures 2 et 3. La figure 2 représente un inverseur MOS I comprenant un transistor Pl de type P et un transistor Nl de type N associés en série. Le potentiel VSS0 est appliqué sur la source de Nl et un potentiel VPWELL est appliqué sur son substrat. Le potentiel VDD0 est appliqué sur la source de Pl et un potentiel VNWELL est appliqué sur son substrat. Un point commun des grilles de Pl, Nl connectées ensemble forme une entrée IN de l'inverseur I et un point commun des drains de Pl, Nl connectés ensemble forme une sortie OUT de l'inverseur I. Conformément à la solution connue de polarisation inverse de substrat, pour diminuer la consommation résiduelle de l'inverseur I, on lui applique des tensions VBSN, VBSP appropriées en fonction du mode de fonctionnement de l'inverseur I. La figure 3 résume les deux modes de fonctionnement de l'inverseur: le mode 1 est le mode actif et le mode 0 est le mode veille. Figure 3 sont représentés en tirets épais le potentiel VDD0 et le potentiel VSS0 en fonction du temps. Ils restent constants au cours du temps, quel que soit le mode de fonctionnement de l'inverseur. Dans l'exemple de la figure 3, le potentiel VDD0 est choisi égal à 1,2 V et le potentiel VSS0 est choisi égal à 0 V pour un inverseur MOS réalisé en technologie 0,13,um. Figure 3 sont également représentés en trait plein fin le potentiel VNWELL et le potentiel VPWELL en fonction du temps. En mode actif (mode 1) le potentiel VNWELL est égal au potentiel VDD0 et le potentiel VPWELL est égal à VSS0, ce qui signifie en d'autres termes que le substrat de chaque transistor P1, N1 est connocté à sa source. En mode veille (mode 0) , le potentiel VNWELL est augnenté et le potentiel VPWELL est diminué. Les potentiels de substrat ainsi modifiés génèrent une tension VBS1 positive entre le substrat et la source de P1 et une tension VBS2 négative entre le substrat et la source de N1. La variation de la tension VBS1 entraîne une diminution (ou une augmentation en valeur absolue) du seuil de conduction VTP de P1, et donc une réduction de son courant résiduel. De la méme façon, la variation de la tension VBS2 entraîne une augmentation du seuil de conduction VTN de N1, et donc une réduction de son courant résiduel. La consommation résiduelle de l'inverseur en mode veille est ainsi réduite. La solution connue de polarisation inverse du substrat est en pratique difficile à mettre en _uvre. En effet, le potentiel au niveau de la source d'un transistor P est généralement égal au potentiel d'alimentation VDDO, de l'ordre de 1 à 5 V selon la technologie utilisée pour réaliser le circuit. Appliquer un potentiel supérieur à VDDO sur le substrat (NWELL) dun transistor P suppose donc de disposer d'un s générateur de potentiel pour fournir un potentiel supérieur à VDDO. De la même facon, le potentiel au niveau de la source d'un transistor N est généralement égal au potentiel de masse, le plus souvent nul. Appliquer un potentiel inférieur au potentiel nul sur le substrat (PWELL) du transistor N suppose donc de disposer d'un générateur de potentiel négatif. Les potentiels supérieurs à VDDO, de même que les potentiels négatifs sont le plus souvent obtenus en utilisant des générateurs de potentiels de type pompe de charge, qui sont des 1S cTrcuits particulièrement volumineux et consommateurs d'énergie. Ceci limite évidement l'intérêt de la solution de polarisation inverse du substrat. Par ailleurs, pour pouvoir appliquer des potentiels supérieurs à VDDO ou des potentiels négatifs sur les substrats des transistors, ces derniers doivent être isolés de la masse électrique (en général relice au boîtier du cTrcuit intogré). Cela nécessite un substrat supplémentaire d'isolement réalisé selon une technologie adaptée dite triple well, particulièrement onéreuse en 2s terme de process. Un objet essentiel de l 'invention est de mettre en _uvre un procédé nouveau de mise en veille d'un composant d'un circuit intégré, adapte à diminuer la consommation résiduelle du composant en mode veille. Un autre objet essentiel de l' invention est de réaliser un circuit intégré dont la consommation globale en mode veille est faible. Un autre objet de l' invention est de réduire la 3s consommation résiduelle d'un composant en mode veille sans augmenter la taille globale du cTrcuit intégré. Un autre objet de l 'invention est de réduire la consommation résiduelle d'un composant en mode veille sans augmenter la complexité de la technologie utilisée pour réaliser le circuit intégré. s Avec ces objectifs en vue, l' invention concerne un procédé de mise en veille d'un composant comprenant au moins un transistor MOS réalisé sur un substrat d'un premier type sur lequel est appliqué un premier potentiel de substrat (VPWELL, VNWELL). Le composant est alimenté entre un potentiel bas et un potentiel haut. Le composant (C) peut être tout composant comprenant au moins un transistor ou un ensemble de transistors CMOS. Le composant (C) peut ainsi être par exemple un transistor, un inverseur, un circuit de logique, une mémoire, une partie logique d'un microcontrôleur, etc. Selon l' invention, le composant est mis en veille en diminuant le potentiel haut ou en augmentant le potentiel bas, le premier potentiel de substrat restant inchangé. En d'autres termes, en mode de fonctionnement normal, on applique au composant un potentiel de substrat et un potentiel d'alimentation, haut ou bas, classique. 2s Par contre, en mode veille, on diminue le potentiel haut ou on augmente le potentiel bas, le potentiel de substrat étant maintenu à sa valeur en mode normal. Ainsi, avec l 'invention, en mode veille, on augmente en valeur absolue la tension entre le substrat et la source des transistors d'un type donné du composant. Ceci permet de modifier leur seuil de conduction, de sorte que le courant résiduel du composant soit réduit; on réduit également le potentiel d'alimentation haut ou bas et donc la consommation 3s globale du composant en mode veille. On notera qu'avec l 'invention, et contrairement à lart antérieur connu, il n'est pas nécessaire de disposer d'un potentiel supérieur au potentiel haut ou d'un potentiel négatif (inférieur au potentiel bas) pour augnenter la tension entre le substrat et la source des transistors du composant. Ainsi, on évite l'utilisation de cTrcuits complexes et gros consommateurs d'énergie tels que les circuits à pompe de charge. Par ailleurs, puisque les potentiels alimentant le composant en mode veille restent compris entre les potentiels haut et bas (VDD0, VSS0) alimentant le composant en mode normal, il n'est pas nocessaire de réaliser le circuit intégré dans une technologie complexe telle qu'une technologie triple well. Dans un exemple, le potentiel haut (VDD0) en mode normal est égal à 1,2 V et le potentiel haut est diminué à la valeur (VDD1) 0,9 V en mode veille pour un circuit intégré réalisé en technologie 0,13,um. Le potentiel haut (VDD) appliqué au composant est ainsi égal à 1,2 V en mode actif et à 0,9 V en mode veille. Dans un autre exemple, le potentiel bas (VSS0) est égal à 0 V en mode normal et le potentiel bas est augmenté à la valeur (VSS1) 0,3 V en mode veille. Le potentiel bas (VSS) appliqué au composant est dans ce cas égal à 0 V en mode actif et à 0,3 V en mode veille. De préférence, pour un composant comprenant plusieurs transistors MOS complémentaires réalisés sur des substrats complémentaires sur lesquels sont appliqués des potentiels de substrat (VPWELL, VNWELL) complémentaires, au cours du procédé selon l 'invention, on diminue le potentiel haut et on augmente le potentiel bas, les potentiels de substrat restant inchangés. On augmente ainsi le potentiel bas et on diminue le 3s potentiel haut de manière symétrique en mode veille tout en maintenant constants les potentiels appliqués sur les substrats des transistors du composant: le courant résiduel du composant en mode veille en est d'autant plus réduit. Si le circuit intégré comprend plusieurs composants, il est possible en mode veille de diminuer le potentiel haut ou d' augmenter le potentiel bas de manière différente selon les composants et la fonction qu'ils remplissent. Ainsi dans un exemple d'un circuit dont le potentiel haut est égal à 1,2 V en mode normal et comprenant trois composants différents, on pourra par exemple appliquer le potentiel haut égal à 1,2 V sur le composant n l en mode normal, d'appliquer le potentiel haut réduit à 0,9 V sur le composant n 2 en mode veille et le potentiel haut réduit à 0,75 V sur le composant n 3 en mode veille. De façon symétrique, le potentiel bas peut être augmenté différemment selon les composants. L' invention concerne également un cTrcuit intogré susceptible d'être utilisé pour mettre en _uvre le procédé ci-dessus. Le circuit intégré comprend notamment un composant dont on souhaite réduire le courant résiduel. Le composant (C) peut être tout composant comprenant au moins un transistor ou un ensemble de 2s transistors CMOS. Le composant (C) peut ainsi être par exemple un transistor, un inverseur, un circuit de logique, une mémoire, une partie logique d'un microcontrôleur, etc. Un premier potentiel de référence (VDD0 ou VSS0) est appliqué sur un substrat d'un premier type (N ou P) du composant. Selon l' invention, le circuit intégré comprend également un premier limiteur de potentiel (R1) pour fournir au composant (C), en fonction d'un mode de 3s fonctionnement, un premier potentiel dalimentation (VDD ou VSS) égal: au premier potentiel de référence (VDD0 ou VSS0), ou - à un premier potentiel limité (VDD1 ou VSS1) compris entre un premier potentiel de référence (VDD0 ou VSS1) et un deuxième potentiel d'alimentation (VSS ou VDD) également fourni au composant (C). Ainsi, selon l' invention, on ajoute un limiteur de potentiel pour limiter le courant résiduel du composant. Par rapport à la solution connue de polarisation inverse du substrat, la taille globale du cTrcuit est considérablement réduite dans la mesure o la taille d'un limiteur de potentiel est très inférieure à celle d'une pompe de charge, comme on le verra mieux par la suite. Par ailleurs, un limiteur de potentiel consomme très peu d'énergie par rapport à une pompe de charge, comme on le verra mieux dans des exemples de réalisation, de sorte que la consommation globale du cTrcuit intégré est également limitée. De préférence, un deuxième potentiel de référence (VSS0 ou VDD0) est appliqué sur un substrat d'un deuxTème type (P ou N) du composant et le circuit intégré comprend également un deuxième limiteur de potentiel (R2) pour fournir, en fonction du mode de fonctionnement, le deuxième potentiel d'alimentation (VSS ou VDD) égal à: 2s - un deuxTème potentiel de référence (VSS0 ou VDD0), ou - un deuxTème potentiel limité (VSS1 ou VDD1) compris entre le deuxième potentiel de référence (VSS0 ou VDD0) et le premier potentiel d'alimentation (VDD ou VSS). On rend ainsi symétrique le cTrcuit intégré et on limite encore plus le courant résiduel du composant en mode veille, comme on le verra mieux par la suite. Le deuxième limiteur de potentiel peut être réalisé de 3s manière symétrique au premier. Selon un premier mode de réalisation, le premier limiteur de potentiel (R1) comprend un commutateur comprenant deux entrées d'alimentation sur lesquelles sont appliqués respectivement le premier potentiel de s référence (VDDO ou VSSO) et le premier potentiel limité (VDD1 ou VSS1). Le commutateur produit le premier potentiel d'alimentation haut ou bas (VDD ou VSS) en fonction d'un premier signal de commande (/REGUL) représentatif du mode de fonctionnement du composant: le premier potentiel d'alimentation haut ou bas est ainsi égal soit à sa valeur de référence, soit à sa valeur limitée en fonction du premier signal de commande. Ce premier mode de réalisation peut être utilisé dans le cas o le composant (C) a deux modes de fonctionnement privilégié, par exemple un mode de fonctionnement normal et un mode veille. Ce mode de réalisation du -premier limiteur de potentiel (R1) est particulièrement simple à mettre en _uvre. Ce mode de réalisation reste cependant intéressant par rapport à la solution connue de polarisation inverse du substrat: en effet, une source de potentiel fournissant un potentiel limité compris entre le premier potentiel de référence (VDDO) et le deuxième potentiel d'alimentation (VSS) inférieur ou égal au potentiel de référence alimentant le circuit intégré est beaucoup moins volumineuse et beaucoup moins consommatrice d'énergie qu'une source de type pompe de charge indispensable pour produire des potentiels supérieurs à VDDO ou des potentiels négatifs. Par ailleurs, ce mode de mise en _uvre peut être réalisé sans utiliser une technologie de type triple well. Selon un deuxième mode de réulisation, le premier limiteur de potentiel (R1) comprend (figure 4): 3s - un premier transistor (PO), ayant une source et un substrat sur lesquels est appliqué le premier potentiel de référence (VDDO ou VSSO), une grille sur laquelle est appliqué le premier signal de commande ( /REGUL) représentatif du mode de fonctionnement du composant, et s - un deuxième transistor (N3), ayant un drain connocté à la source du premier transistor (PO), et une source connectée à une grille par l'intermédiaire d'un premier inverseur (Il). Le premier potentiel d'alimentation (VDD ou VSS) est accessible sur le drain du premier transistor (PO) et son niveau est fonction du premier signal de commande ( / REGUL). Ce deuxième mode de réalisation peut être utilisé dans le cas o le composant (C) a deux modes de fonctionnement privilagié, par exemple un mode de fonctionnement normal et un mode veille. Dans le cas o le composant (C) comprend trois modes de fonctionnement privilégiés, par exemple un mode normal, un mode veille et un mode rétention, le premier limiteur de potentiel (Rl) sera avantageusement complété par un troisième limiteur (R3), les deux étant associés en parallèle pour fournir au composant, en fonction du mode de fonctionnement, le premier potentiel d'alimentation (VDD ou VSS) égal: 2s - au premier potentiel de référence (VDDO ou VSSO), - au premier potentiel limité (VDDl ou VSSl), ou - à un troisième potentiel limité (VDD2 ou VSS2) compris entre le premier potentiel limité et le deuxième potentiel d'alimentation (VSS ou VDD). L' invention et les avantages qui en découlent apparaîtront plus clairement à la lecture de la description qui suit d'un exemple préféré de réalisation d'un circuit intégré comprenant un composant à faible 3s courant résiduel, selon l'invention. ba description est à lire en référence aux dessins annexés dans lesquels: - la figure 1, déjà décrite, est un diagramme montrant de manière schématique l'évolution du courant IDS circulant entre le drain et la source d'un transistor MOS de type N en fonction de la tension appliquée entre sa grille et sa source, pour une tension entre son drain et sa source donnée, - la figure 2, déjà décrite, est un schéma électronique d'un inverseur connu, - la figure 3, déjà décrite, est un chronogramme montrant l'évolution des tensions aux bornes du circuit connu de la figure 2 en fonction du temps, - la figure 4 est un schéma électronique d'un circuit intégré selon l 'invention, et la figure 5 est un chronogramme montrant l'évolution des tensions aux bornes du cTrcuit de la figure 4 en fonction du temps. La figure 4 est un circuit intégré selon l 'invention qui comprend deux limiteurs de potentiel R1, R2, et un composant dont le courant résiduel est limité dans un mode veille. Dans un exemple non limitatif, le composant est une mémoire de type SRAM réalisoe dans une technologie CMOS 0,13,um. Plus généralement, le composant C est un composant électronique quelconque comportant au moins un élément CMOS (transistor, mémoire, inverseur, porte logique, etc.), susceptible de fuir lorsqu'il est bloqué. Les substrats des transistors MOS constituant le composant C sont polarisés par deux potentiels VNWELL, VPWELL, respectivement pour les CMOS de type P et les CMOS de type N. Selon 1'invention, les potentiels VNWELL, WPWELL sont constants et sont égaux respectivement à un potentiel VDD0 (ler potentiel de référence) et à un potentiel de masse VSS0 (2ème potentiel de référence) du cTrcuit. Le potentiel VDD0 et le potentiel VSS0 sont choisis en fonction du composant C à alimenter et de la technologie dans laquelle il est réalisé. Dans l'exemple du composant C réalisé en technologie CMOS 0,13,um,, le potentiel VDD0 est choisi égal à 1,2 V et le potentiel VSS0 est choisi égal à 0 V. Le cTrcuit R1 comprend une entrce d'alimentation sur laquelle est appliqué le potentiel de référence VDD0, une entrée de commande sur laquelle est appliqué un signal de commande /REGUL, inverse d'un signal REGUL, et une sortie connectée à une première entrée d'alimentation du composant C sur laquelle est accessible un potentiel d'alimentation VDD. Enfin, le potentiel VPWELL = VSS0 est appliqué sur le substrat de type P des transistors N du circuit R1. Le signal REGUL indique dans quel état se trouve le composant et prend deux valeurs. Un signal REGUL inactif (par exemple REGUL = 1, /REGUL = 0) indique un mode de fonctionnement actif du composant C. Inversement, un signal REGUL actif (REGUL = 0, /REGUL = 1) indique un mode veille du composant C dans lequel seul un fonctionnement minimal est assuré. Le circuit R1 fonctionne de la manière suivante: il fournit sur sa sortie le potentiel VDD qui est égal - soit au potentiel de référence VDD0 si le signal REGUL est inactif (REGUL = 1, /REGUL = 0), - soit à un potentiel VDD1 compris entre le potentiel VSS appliqué sur la deuxième entrée du composant C et le potentiel de référence VDD0 si le signal REGUL est actif (REGUL = 0, /REGUL = 1). Le composant est alimenté par le potentiel VDD. Ainsi, en mode actif du composant, le potentiel VDD a sa valeur habituelle VDD0. Par contre, en mode veille, et conformément à l 'invention, on réduit le potentiel VDD à sa valeur VDD1. Dans un exemple numérique, le potentiel VDD1 est égal à 0,9 V. Ainsi, le potentiel appliqué sur la première entrce d'alimentation du composant C est égal à VDDO = 1,2 V si le signal REGUL est inactif (composant en fonctionnement normal) et est égal à VDD1 = 0,9 V si le signal REGUL est actif (composant en mode veille). Le circuit R2 comprend une entrée d'alimentation sur laquelle est appliqué le potentiel de masse VSSO, une entrée de commande sur laquelle est appliqué le signal REGUL, et une sortie connectée à une deuxTème entrée d'alimentation du composant C sur laquelle est accessible un potentiel VSS. Enfin, le potentiel VNWELL = VDDO est appliqué sur le substrat de type N des transistors de type P du circuit R2. Le circuit R2 fonctionne de manière similaire au ctrcuit R1: le circuit R2 fournit, sur sa sortie, le potentiel VSS qui est égal soit au potentiel de masse VSSO si le signal REGUL est inactif, soit à un potentiel VSS1 compris entre le potentiel VDD appliqué sur la première entrée du composant C et le potentiel de masse VSSO si le signal REGUL est actif. I1 est à noter que, comme le potentiel VDD est égal soit à VDDO, soit à VDD1, le potentiel VSS1 est choisi entre VSSO et VDD1 pour alimenter correctement le composant. Le composant est alimenté par le potentiel VSS. Ainsi, en mode actif du composant, le potentiel VSS a sa valeur habituelle VSSO. Par contre, en mode veille, et conformément à l 'invention, on augmente le potentiel VSS à sa valeur VSS1. Dans un exemple, le potentiel VSS1 est égal à 0,3 V. Ainsi, le potentiel appliqué sur la deuxième entrée d'alimentation du composant C est égal à VSSO = 0 V si le signal REGUL est inactif (composant en fonctionnement normal) et est égal à VSS1 = 0,3 V si le signal REGUL est actif (composant en mode veille). La figure 5 résume les modes de fonctionnement du circuit de la figure 4. Le mode 1 est le mode actif du composant C. Le mode O est le mode veille du composant C. Figure 5 sont représentés en tirets épais le potentiel VNWELL = VDDO appliqué sur les substrats des transistors P et VPWELL = VSSO appliqué sur les substrats des transistors N du composant C. Les potentiels VNWELL, VPWELL sont constants dans le temps, quel que soit le mode de fonctionnement du composant C. Dans l'exemple de la figure 5, le potentiel VDDO est choisi égal à 1,2 V et le potentiel VSSO est choisi égal à O V pour un composant CMOS réalisé en technologie 0,13um. Figure 5 sont également représentés en fonction du temps, en traits fins continus, les potentiels VDD et VSS appliqués sur les entrces d'alimentation du composant C. En mode de fonctionnement normal du composant, le signal REGUL est inactif (mode 1, REGUL = 1, /REGUL = 0) le potentiel VDD est égal au potentiel VDDO et le potentiel VSS est égal à VSSO, ce qui signifie en dautres termes que la source de chaque transistor P. N du composant C est connectée à son substrat. En mode veille du composant, le signal REGUL est actif (mode 0, REGUL = 0, /REGUL = 1), le potentiel VDD est diminué et le potentiel VSS est augmenté. Les potentiels VDD, VSS ainsi modifiés génèrent une tension VBS1 positive entre le substrat et la source des transistors P et une tension VBS2 négative entre le substrat et la source des transistors N du composant C. Les variations de la tension VBS1 entraînent une diminution des seuils de conduction VTP des transistors P du composant C et donc une réduction de leur courant résiduel. De la méme facon, les variations de la tension VBS2 entraînent une augmentation des seuils de conduction des transistors N du composant C et donc une réduction de leur courant résiduel. Ceci réduit globalement le courant résiduel du composant C en mode veille, et donc sa consommation résiduelle. On notera qu'avec l'invention, les potentiels appliqués VPWELL, VNWELL sur les substrats des transistors du composant restent inchangés quel que soit le mode de fonctionnement du composant. On modifie par contre les potentiels dalimentation VDD, VSS du composant, de sorte à augmenter la tension entre le substrat et la source des transistors P du composant, et / ou à diminuer la tension entre le substrat et la source des transistors N du composant. Selon un autre mode de réalisation, le cTrcuit R1 comprend, conformément à la figure 4, un transistor P0 de type P. un transistor N3 de type N et un inverseur I1. Le transistor P0 a une source et un substrat connectés ensemble à l'entrée VDDO d'alimentation du circuit R1, une grille connoctée à l'entrce de commande pour recevoir le signal /REGUL inverse du signal REGUL, et un drain connecté à la sortie VDD du circuit R1. Le transistor P0 est choisi de sorte que la chute de tension à ses bornes, lorsqu'il est en conduction, soit la plus faible possible. 2s Le transistor N3 a un drain connecté à l'entrée d'alimentation VDDO du circuit R1, une source connectée dune part à la grille de N3 par l'intermédiaire de linverseur I1 et dautre part à la sortie VDD du circuit R1. N3 a également un substrat connecté au substrat P sur lequel est réalisé le cTrcuit intogré. L'inverseur I1 est réalisé selon le schéma connu de la figure 1. Le ctrcuit R1 fonctionne de la manière suivante. Lorsque le signal REGUL est inactif (fonctionnement normal du composant), le signal inverse /REGUL est égal à 3s ''0,, le transistor P0 est passant et le potentiel dalimentation VDDO qui est appliqué sur sa source est reproduit sur son drain: le potentiel VDD0 apparaît ainsi sur la première entrée du composant C et le transistor N3 est court-cTrcuité. Lorsque le signal REGUL devient actif (REGUL = "0', /REGUL = ''1", passage en mode veille du composant), le transistor P0 se bloque, et la différence de potentiel VDD - VSS aux bornes d'alimentation du composant diminue. La diminution du potentiel sur l'entrée de l'inverseur I1 va entraîner une augnentation du potentiel sur la sortie de I1, mettant en conduction le transistor N3. Dès lors le transistor N3 va fournir le courant résiduel du composant C et le potentiel sur la source de N3 va se stabiliser à la valeur VDD1 inférieure à VDD. Le circuit R1 s'est ainsi mis en fonctionnement sans Is nocessiter d'apport d'énergie complémentaire. En mode veille, le circuit R1 permet de fournir le courant résiduel consommé par le composant C en lui appliquant le potentiel VDD1 sur son entrce d'alimentation. Ceci a deux conséquences: - comme le potentiel VDD1 appliqué sur l'entrée d'alimentation du composant est inférieur au potentiel VDD0, le courant résiduel consommé par le composant C en mode veille est inférieur à celui qui serait consommé par le composant C s'il recevait le potentiel VDD0 sur son entrée d'alimentation. - comme le composant C recoit le potentiel VDD1 sur son entrée d'alimentation et comme le potentiel VNWELL = VDD0 est appliqué sur les substrats des transistors MOS P du composant C, la tension VBS1 appliquée aux transistors P du composant est augmentée et le seuil de conduction VTP des transistors P est augmenté (ou diminué en valeur absolue) en conséquence. On notera que le circuit R1 de la figure 4 est plus intéressant qu'un simple commutateur, car il ne nécessite pas l'utilisation d'une source de potentiel complémentaire pour produire le potentiel VDD1. Le potentiel VDD1 est en effet fixé par le transistor N3 et le seuil de basculement de l'inverseur I1. Le cTrcuit R2 est construit symétrique au cTrcuit R1. Le circuit R2 comprend ainsi (figure 4) un transistor NO de type N. un transistor P3 de type P et un inverseur I2. Le transistor NO a un drain connecté à la sortie du circuit R2, une grille connectée à l'entrée de commande de R2 pour recevoir le signal REGUL, et une source et un substrat connoctés à l'entrée dalimentation du circuit R2 sur la quelle est appliqué le potentiel VSSO. Le transistor P3 a une source connectée à la sortie du circuit R2, un drain connecté d'une part à sa grille par l'intermédiaire de l'inverseur I2 et d'autre part à l'entrée d'alimentation du cTrcuit R2. LE transistor P3 a également un substrat sur lequel est appliqué le potentiel VNWELL = VDDO. Le circuit R2 fonctionne de la manière suivante. Lorsque le signal REGUL est inactif (fonctionnement normal du composant), égal à "1", le transistor NO est passant et le potentiel VSSO qui est appliqué sur sa source est reproduit sur son drain: VSS = VSSO apparaît ainsi sur la deuxTème entrée du composant C et le transistor P3 est court-cTrcuité. Lorsque le signal REGUL devient inactif (passage en mode veille du composant), le transistor NO se bloque (REGUL = "0"). Par transfert de charges à travers le composant C, il y a augmentation du potentiel VSS en sortie du circuit R2, c'est-à-dire du potentiel à l'entrée de l'inverseur I2. Ceci entraîne une diminution du potentiel sur la grille du transistor P3 et une mise en conduction de P3. Dès lors le transistor P3 va fournir le courant résiduel du composant C et le potentiel sur la source de P3 va se stabiliser à une valeur VSS1 supérieure à VSSO. Comme le potentiel VSS1 est supérieur au potentiel VSS0, le courant résiduel consommé par le composant C est inférieur à celui qui serait fourni par le composant C s'il recevait le potentiel VSS0 sur son entrée dalimentation. Le cTrcuit R2 permet donc bien de limiter le courant résiduel dans le composant C. Par ailleurs, VSS augmente aux bornes du composant C: ceci augmente la tension VBS2 (nagative) entre le substrat P et la source des transistors N du composant. En conséquence, le seuil de conduction VTN des transistors N du composant C augmente. Des modifications peuvent être apportées au circuit de la figure 4. En particulier, la figure 4 est un mode de réalisation préféré de l' invention dans lequel on utilise, en mode veille: - un limiteur R1 pour limiter le potentiel VDD, - un limiteur R2 pour limiter le potentiel VSS. On obtient ainsi un circuit symétrique, avec une efficacité maximale (en terme de réduction du courant résiduel du composant C) dans la mesure o le limiteur R1 et le limiteur R2 permettent d'agir simultanément sur tous les transistors, de type P et de type N. du composant C. Un circuit intégré selon l' invention peut aussi comprendre un seul limiteur de potentiel, soit le limiteur R1, soit le limiteur R2. Le courant résiduel est aussi limité par rapport à un circuit intégré ne comprenant pas de limiteur, mais dans une proportion moindre dans la mesure o un seul limiteur permet dagir sur les transistors P ou sur les transistors N du composant C, mais pas sur les deux simultanément. Dans l'exemple décrit en relation avec la figure 4, 3s on a supposé que le composant avait deux modes de fonctionnement: mode normal ou mode veille. Cependant, l' invention peut être également utilisée pour un composant ayant d'autres modes de fonctionnement, par exemple: un mode de fonctionnement normal, un mode de veille dans lequel des potentiels limités sont appliqués sur les transistors du composant (pour des actions de surveillance par exemple), et un mode de rétention dans lequel des potentiels encore plus limités sont appliqués sur les transistors (pour des actions de rétention de données par exemple). En pratique, on pourra par exemple utiliser deux circuits de réqulation R1 en parallèle pour fournir au composant un potentiel d'alimentation VDD qui est égal à: VDD = VDDO en mode normal, VDD = VDD1 pointillés figure 5). On utilisera de préférence également deux cTrcuits de réqulation R2 en parallèle pour fournir au composant un potentiel d'alimentation VSS qui est égal à: VSS = VSS0 en mode normal, VSS = VSS1 > VSS0 en mode veille, et VSS = VSS2 > VSS1 en mode rétention (courbe en pointillés figure 5). Ainsi, en mode rétention, le courant résiduel 2s consommé par le composant est encore diminué par rapport au courant consommé en mode veille. REVENDICATIONS 1. Procédé de mise en veille d'un composant (C) comprenant au moins un transistor MOS réalisé sur un substrat d'un premier type sur lequel est appliqué un premier potentiel de substrat (VPWELL, VNWELL), le composant étant alimenté entre un potentiel bas et un potentiel haut, le procédé étant caractérisé en ce qu'on diminue le potentiel haut ou on augmente le potentiel bas, le potentiel de substrat restant inchangé. 2. Procédé selon la revendication 1, le composant (C) comprenant plusieurs transistors MOS complémentaires réalisés sur des substrats complémentaires sur lesquels sont appliqués des potentiels de substrat (VPWELL, VNWELL) complémentaires, procédé au cours duquel on diminue le potentiel haut et on augmente le potentiel bas, les potentiels de substrat restant inchangés. 3. Circuit intégré comprenant un composant (C), un premier potentiel de substrat (VDD0 ou VSS0) étant appliqué sur un substrat d'un premier type du composant, caractérisé en ce qu'il comprend également un premier limiteur de potentiel (R1) pour fournir au composant (C), en fonction dun mode de fonctionnement, un premier potentiel d'alimentation (VDD ou VSS) égal: - au premier potentiel de substrat (VDD0 ou VSS0), ou - à un premier potentiel limité (VDD1 ou VSS1) compris entre le premier potentiel de substrat (VDD0 ou VSS0) et un deuxTème potentiel d'alimentation (VSS ou VDD) également fourni au composant (C). 4. Circuit intogré selon la revendication 3, caractérisé en ce qu'un deuxTème potentiel de substrat (VSSO ou GNDO) est appliqué sur un substrat d'un deuxTème type (P ou N) du composant (C) et en ce qu'il comprend également un deuxième limiteur de potentiel (R2) pour fournir, en fonction du mode de fonctionnement, le deuxième potentiel d'alimentation (VSS ou VDD) égal: - au deuxième potentiel de substrat (VSSO ou VDDO), - à un deuxTème potentiel limité (VSS1 ou VDD1) compris entre le deuxTème potentiel de substrat (VSSO ou VDDO) et le premier potentiel dialimentation (VDD ou VSS). 5. Circuit intégré selon l'une des revendications 3 ou 4, caractérisé en ce qu'il comprend également: - un troisième limiteur de potentiel (R3) connecté en parallèle avec le premier limiteur de potentiel (R1), le premier limiteur de potentiel et le deuxième limiteur de potentiel fournissant au composant (C), en fonction du mode de fonctionnement, le premier potentiel dalimentation (VDD ou VSS) égal: - au premier potentiel de substrat (VDDO ou VSSO), - au premier potentiel limité (VDD1 ou VSS1), ou - à un troisième potentiel limité (VDD2 ou VSS2) compris entre le premier potentiel limité et le deuxième potentiel d'alimentation (VSS ou VDD). 6. Circuit intégré selon l'une des revendications 3 à 5, caractérisé en ce que le premier limiteur de potentiel (R1) comprend un commutateur comprenant deux entrées dalimentation sur lesquelles sont appliqués respectivement le premier potentiel de substrat (VDDO ou VSSO) et le premier potentiel limité (VDD1 ou VSS1), le commutateur produisant le potentiel d'alimentation (VDD ou VSS) en fonction dun premier signal de commande (/REGUL ou REGUL) représentatif du mode de fonctionnement du composant. 7. Circuit intogré selon l'une des revendications 3 à 5, caractérisé en ce que le premier limiteur de potentiel (R1) comprend: - un premier transistor (PO), ayant une source et un substrat sur lesquels est appliqué le premier potentiel de substrat (VDDO), une grille sur laquelle est appliqué le premier signal de commande (/REGUL) représentatif du mode de fonctionnement du composant, le premier potentiel d'alimentation (VDD) étant produit sur le drain du premier transistor (PO) en fonction du premier signal de commande (/REGUL), et - un deuxième transistor (N3), ayant un drain connecté à la source du premier transistor (PO), et une source connectée à une grille par l'intermédiaire d'un premier inverseur (Il). 8. Circuit intégré selon l'une des revendications 4 à 7, caractérisé en ce que le deuxTème circuit de régulation (R2) comprend: - un troisième transistor (NO), ayant une source et un substrat sur lequel est appliqué le deuxTème potentiel de substrat (VSSO), une grille sur laquelle est appliqué le premier signal de commande (REGUL), le deuxième potentiel d'alimentation (VSS) étant produit sur le drain du troisième transistor (NO) en fonction du premier signal de commande (/REGUL), et - un quatrième transistor (P3), ayant un drain connecté à la source du troisième transistor (NO), et une source connoctée à une grille par l'intermédiaire d'un