FR 2837611 A1 20030926 FR 0214516 A 20021120 souples sont des pièces rapportées au carter. 283761 1 La présente invention concerne un circuit de conservation de donnces comme un circuit à verrouillage. Plus particulièrement, la présente invention concerne un circuit de conservation de donnces qui réduit l' apparition d' erreurs logiques dues à des rayons alpha, des neutrons, etc. Les dispositifs à semi-conducteur utilisés dans l'espace ou dans les avions posent le problème de l' apparition d' erreurs logiques dues à des rayons radioactifs comme des rayons alpha, des neutrons, etc. Récemment, des dispositifs à semiconducteur mis au point pa rmi ceux pré s ent ant une int égrat ion é levée et des tensions basses, ont présenté un problème en ce que l' apparition d' erreurs logiques dues à des rayons radioactifs commence à avoir une influence même sur des dispositifs à semi-conducteur utilisés au sol. La figure 1 est un schéma qui représente la relation entre la quantité de charge critique et le taux d'erreurs logiques dues à des rayons alpha et des neutrons dans un cTrcuit à verrouillage fabriqué par un procédé à 0, 35 microns et qui fonctionne à une tension de 3,3 volts. Le taux d'erreurs logiques est exprimé par 1 FIT = 1 erreur/109 dispositif.temps. Tel que représenté de façon schématique, lorsque la quantité de charge critique est inférieure ou égale à 75 fC, la fréquence d' apparition d'erreurs logiques dues à des rayons alpha est importante et lorsque la quantité de charge critique est supérieure ou égale à 75 fC, la fréquence d' apparition des erreurs logiques dues à des neutrons est importante. La quantité de charge critique d'un cTrcuit à verrouillage fabriqué par un procédé à 0,35 microns et fonctionnant à 3,3 volts est approximativement de 150 Fc. Il s'avère que le problème 283761 1 des erreurs logiques dues aux neutrons est le plus important dans ce circuit. Les dispositifs utilisés dans les équipements spatiaux et dans les avions présentent des problèmes, par exemple l' augmentation du taux de défaillance de stimulateurs cardiaques dans un avion. Il est évident que l' augmentation de la fréquence d' apparition des erreurs logiques dues à des rayons radioactifs est prévisible également dans les di spos it i fs à semi -conducteur uti li sés sur la terre et leur influence ne peut pas étre négligée si la structure d'un dispositif à semi-conducteur devient plus fine dans un futur proche. En outre, non seulement des neutrons mais également des rayons alpha sont censés engendrer des problèmes liés aux erreurs logiques. Compte tenu du problème mentionné cidessus, des mesures à l'encontre les erreurs logiques sont requises dans différents domaines mettant en _uvre des dispositifs à semi- conducteur. Bien que l' apparition d'erreurs logiques dans une mémoire puisse être détectée et corrigée grâce à la fourniture de bits redondants, des mesures contre les erreurs logiques sont requises de la méme facon dans les circuits logiques. Dans les circuits logiques, un circuit de conservation de donnses comme un circuit à verrouillage est le plus sensible aux erreurs logiques se produisant à l'intérieur de celui-ci. Méme si les donnces contenues dans un tel circuit combinatoire sont temporairement inversées, elles reviennent à l'état original tant que les donnces de l'étape antérieure ne sont pas inversées, par conséquent, l' importance de la sensibilité peut étre limitée; mais si les données conservées sont inversées et conservées telles qu'elles, les données inversées se propagent et produisent un 283761 1 effet sensible à plus longue échéance. De ce fait, les mesures approprices contre les erreurs logiques dans un circuit de conservation de donnéss sont particulièrement nécessaires et la présente invention concerne de telles mesures prises contre les erreurs logiques dans un circuit de conservation de données. La figure 2A et la figure 2B sont des schémas qui illustrent le mécanisme d' apparition des erreurs logiques. Tel que représenté sur la figure 2A, un transistor comprend une grille G. une source S et un drain D; un canal est formé entre la source et le drain sous la grille, et une couche d'appauvrissement E est formée autour de la source et du drain. Lorsque des particules comme des rayons alpha et des neutrons pénètrent dans la région de drain du transistor, de nombreuses paires de trous et d'électrons sont générées sur la trajectoire des particules du fait de collisions avec les noyaux atomiques. A ce stade, la forme de la couche d'appauvrissement est agrandie par les paires de trous et électrons. Cette région est appelée région en entonnoir F. Dans la couche d'appauvrissement et la région en entonnoir, des électrons et des trous se déplacent par dérive, tel que représenté sur la figure 2B. Puisque le déplacement par dérive est effectué à grande vitesse, un groupe de charges générées se déplace rapidement en direction du drain. Les électrons et les trous générés à un autre endroit que la couche d'appauvrissement et la région en entonnoir se déplacent par diffusion, mais le déplacement par diffusion est effectué à une vitesse inférieure à celle du déplacement par dérive, par conséquent, presque toutes les paires de trous et d'électrons disparaissent, par paires, par annihilation 283761 1 mutuelle, mais une partie s'écoule dans la couche d'appauvrissement et la région en entonnoir et se déplace par dérive en direction du drain. Le sens de déplacement des électrons est différent de celui des trous dans les NMOS et le-s PMOS, c'est-à dire que les électrons s'écoulent dans le n_ud du drain dans le NMOS et les trous dans le PMOS. A ce stade, lorsque la quantité de charge qui s'écoule dans le n_ud du drain est supérieure à la quantité de charge critique du n_ud, un phénomène se produit, au cours duquel les données conservées par le transistor sont inversées, ce que l'on appelle une erreur logique. Dans un transistor MOS, une erreur logique se produit de façon caractéristique de facon à effectuer une inversion d'un niveau logique haut (données = 1) à un niveau logique bas (données = 0) dans le NMOS, et de façon à provoquer une inversion d'un niveau logique bas (donnces = 0) à un niveau logique haut (donnces = 1) dans le PMOS, du fait de chaque structure. En tant qu'exemples de mesures prises contre les erreurs logiques dans un circuit de conservation de données, on citera, K. Joe Hass, et Jody W. Gamples: ("Mitigating Single Event Upsets From Combinational Logic" 7ème Symposium de la NASA sur la configuration VLSI, 1998) qui ont décrit le circuit représenté sur la figure 3, et le brevet américain n 6 026 011, contenant notamment le circuit représenté sur la figure 4. Chaque circuit présente une structure dans laquelle le n_ud qui conserve les données verrouillées est divisé en une partie composoe uniquement de NMOS et une autre partie composée seulement de PMOS, chacune présentant les mêmes données et corrigeant les données conservées pour chacun, la caractéristique selon laquelle seules des 283761 1 erreurs allant de 1 à 0 se produisent dans des NMOS et seules des erreurs allant de 0 à 1 se produisent dans les PMOS étant prise en considération. Puisque chacun présente les mêmes donnces, les erreurs logiques ne se produisent que dans l'un d'entre eux et les erreurs ne se produisent pas dans l'autre, par conséquent, les données dans lesquelles l'erreur se produit sont corrigées par les donnces de l'autre partie dans laquelle aucune erreur ne s'est produite. Plus concrètement, dans le circuit de la figure 3, lorsque les données d'entrée D sont égales à 0, les données PP et NN devant étre prélevoes sont également égales à 0, PQ et QN deviennent égales à 1 et une sortie Q devient égale à 0. Dans ce cas, PP conservé dans la section de conservation de données composée d'un PMOS offre la possibilité qu'apparaisse une erreur logique changeant de 0 en 1, et QN conservé dans la section de conservation de donnces composce d'un NMOS offre la possibilité d'un changement de 1 à 0, mais il est peu probable que NN et QP effectuent une inversion. Lorsque QN change pour passer de 1 à 0, le transistor NMOS de la section de sortie se désactive, le transistor PMOS de la section de sortie est désactivé car QP égale 1, et la sortie Q entre dans un état de flottement, mais les données ne sont pas inversées du fait de la capacité parasite. Ensuite, QN est ramené aux données originales 1 du fait de NN et QP donc l'état normal est retrouvé. Comme pour PP, il est également ramené aux données originales 0 du fait de NN et QP. Lorsque les donnces d'entrée D sont égales à 1, il est possible qu'une erreur logique se produise dans NN et QP, mais puisque aucune erreur logique ne se produit dans PP et QN, l'étape originale est de la même façon retrouvée. 283761 1 Dans le cTrcuit de la figure 4, les donnces PP et NN sont les mêmes que les données d'entrce D et, lorsqu'elles sont conservées dans la section de conservation de donnces composce d'un PMOS et dans la section composée d'un NMOS, respectivement, une erreur logique ne va se produire que dans l'une d'entre elles, par conséquent il leur est possible de retrouver leur état d'origine car elles se corrigent mutuellement. Par ailleurs, la possibilité que les données HLD dans la lO section de conservation de donnces de sortie changent est très faible car les sorties des deux inverseurs, dont les entrées de grille sont les données PP et NN, sont connectées de façon courante et si l'une des sorties change provisoirement à cause d'une erreur logique, l'autre sortie est maintenue correcte. Dans les circuits de la figure 3 et de la figure 4, lorsque la quantité de charge provoquant une erreur logique est faible et que l' inversion des données due à une erreur logique est replacée dans l'état original rapidement par correction, il est possible de conserver un état correct, mais si l'état de l' inversion des données prend du temps, les données inversées se propagent dans tout le circuit et les données conservées sont complètement inversées en conséquence. Dans ce cas, les données inversées sont conservées telles qu'elles. Il est peu probable dans l'utilisation réelle que l'état d' inversion des donnces dure suffisamment longtemps pour que les données conservées soient complètement inversées, et ceci ne pose aucun problème d'un point de vue pratique. Dans le futur, toutefois, puisque les dispositifs à semiconducteur vont devenir de plus en plus fins, ce qui va entraîner la réduction des composants capacitifs et la réduction des potentiels, 283761 1 avec pour conséquence la réduction de la quantité de charge critique, l'état de l' inversion des données provoquée par une erreur logique devient plus long et il y a un risque que l'apparition d'erreurs logiques ne puisse être suffisamment empéchée mémeen utilisant les circuits des figure 3 et 4. Dans les structures de circuit des figures 3 et 4, le n_ud du côté NMOS et celui du côté PMOS sont connectés de façon à garantir une rétroaction entre les deux, par conséquent, un problème survient du fait que la vitesse de fonctionnement est lente. En outre, un autre problème se pose du fait que la structure est compliquée et la taille du circuit devient importante du fait que de nombreux transistors sont utilisés. Le dispositif à semi-conducteur doit devenir plus dense en termes d'intogration de circuit, plus rapide et plus économique en matière de consommation d'énergie, et le circuit de conservation de données tel qu'un verrou se trouve dans la méme situation. On propose, par conséquent, qu'un verrou à impulsion soit utilisé en tant que bascule dans une structure représentée à la figure 5. Un tel verrou, toutefois, conserve les données de façon dynamique, par conséquent, il présente une caractéristique très peu résistante aux erreurs logiques. Il est par conséquent nécessaire que le circuit de conservation de données représenté sur la figure 5 présente une résistance améliorée aux erreurs logiques. L'objet de la présente invention est d'obtenir un circuit de conservation de donnces grâce auquel on peut améliorer la densité de l'intégration, la vitesse de fonctionnement et la consommation d'énergie et qui présente une résistance élevée aux erreurs logiques. 283761 1 Afin de réaliser l'objet mentionné ci-dessus, dans le circuit de conservation de données selon un premier aspect de la présente invention, lorsqu'une erreur logique se produit dans les données devant être sorties, celle-ci est corrigée au moyen d'un chemin d' excursion haute ou un chemin d' excursion basse, et lorsqu'une erreur se produit dans les données situées à l'intérieur du chemin d' excursion haute ou du chemin d' excursion basse, la fonction de correction est désactivée de telle sorte que les données à sortir ne sont pas affectées et simultanément, les données d'erreurs contenues dans le chemin d' excursion haute et dans le chemin d' excursion basse sont empêchée de s' affecter l'une l'autre. En d'autres termes, le circuit de conservation de données selon le premier aspect de la présente invention comprend une section de conservation de données qui conserve les données devant être sorties, un chemin d' excursion haute qui prend et conserve les données d'entrée en tant que signal de commande d' excursion 2 0 haute en synchroni sat ion avec une horloge et amène à l'état haut les données conservées dans la section de conservation de données lorsque le signal de commande d' excursion haute à une première valeur, et un chemin d' excursion basse qui prend et conserve les données d'entrée sous la forme d'un signal de commande d' excursion basse en synchronisation avec l'horloge et amène à l'état bas les données conservées dans la section de conservation de données lorsque le signal d' excursion basse à une autre valeur, caractérisé en ce que le chemin d' excursion haute est configuré de telle sorte qu'une erreur logique, qui fait que le signal de commande d' excursion haute change sa première en l'autre valeur, ne va pas se produire, le chemin d' excursion 283761 1 haute et le chemin d' excursion basse sont indépendants l'un de l'autre et le signal de commande d' excursion haute et le slgnal de commande d' excursion basse ne s'affectent pas l'un l'autre. Selon le cTrcuit de conservation de données du premier aspect de la présente invention, lorsqu'une erreur logique se produit dans les données conservées dans la section de conservation de données, elle est corrigée en utilisant le chemin d' excursion haute ou le chemin d' excursion basse. En outre, seul le signal de commande d' excursion haute conservé dans le chemin d' excursion haute offre la possibilité qu'une erreur logique se produise lorsque les données d'entrée présentent la première des valeurs, et qu'aucune erreur logique ne se produise dans le signal de commande d' excursion basse conservé dans le canal d' excursion basse. En outre, seul le signal de commande d' excursion basse conservé dans le chemin d' excursion basse offre la possibilité qu'une erreur logique se produise lorsque les données d'entrée présentent l'autre des valeurs, et qu'aucune erreur logique ne se produise dans le signal de commande d' excursion haute conservé dans le canal d' excursion basse. Si, par conséquent, la conception est telle que le signal de commande d' excursion haute amène à l'état haut les données dans la section de conservation de données lorsque les données d'entrée présentent la première des valeurs et lorsque les données d'entrce présentent l'autre valeur, le signal de commande d' excursion basse amène à l'état bas les données conservées dans la section de conservation de donnces, seule l'opération d' excursion haute sera terminée même si le signal de commande d' excursion haute est modifié par une erreur logique lorsque les données 283761 1 d'entrée présentent la première des valeurs, les données contenues dans la section de conservation ne sont pas amenées à l'état bas car le signal de commande d' excursion basse ne change pas et par conséquent, les données contenues dans la section de conservation de données ne changent pas. De la même façon, si le signal de commande d' excursion basse conservé dans le chemin d' excursion basse est modifié du fait d'une erreur logique lorsque les donnses d'entrée présentent l'autre valeur, seule l'opération d' excursion basse est terminée et, puisque le signal de commande d' excursion haute conservé dans le chemin d' excursion haute ne change pas, les donnces contenues dans la section de conservation de données ne sont pas amences à l'état haut et les données contenues dans la section de conservation de données ne changent pas. De cette façon, même si le signal de commande d' excursion haute ou le signal de commande d' excursion basse change du fait d'une erreur logique, les donnces contenues dans la section de conservation ne changent pas et l' influence de l'erreur ne se propage pas. Concrètement, le chemin d' excursion haute comprend une section de conservation de données qui conserve les données devant être sorties, un premier circuit de grille composé d'un transistor présentant une première polarité qui prend et conserve les données d'entrce sous la forme d'un signal de commande d' excursion haute en synchronisation avec une horloge, et un premier transistor présentant la première polarité, le signal de commande d' excursion haute étant appliqué directement à la grille qui amène à l'état haut les données conservées dans la section de conservation de données lorsque le signal de commande d' excursion haute présente la 283761 1 première des valeurs, et le chemin d' excursion basse comprend un deuxième circuit de grille composé d'un transistor présentant une deuxième polarité qui prend et conserve les donnces d'entrée en tant que signal de commande d' excursion basse en synchron:-isation avec une horloge et un deuxième transistor présentant la deuxième polarité, le signal de commande d' excursion basse étant appliqué directement à la grille qui amène à l'état bas les données conservées dans la section de conservation lorsque le signal de commande d' excursion basse présente l'autre valeur. Dans un tel circuit de conservation de données, lorsqu'une erreur logique se produit dans les données devant être sorties, elle est corrigée par les données d'entrce correctes conservées dans le premier circuit de grille et le deuxième circuit de grille. Dans le cas o le premier transistor dans le chemin d' excursion haute est activé et le deuxième transistor dans le chemin d' excursion basse est désactivé, une erreur logique se produit dans le signal de commande d' excursion haute conservé dans le premier circuit de grille, mais aucune erreur logique ne se produit dans le signal de commande d' excursion basse conservé dans le deuxième circuit de grille. Si une erreur logique se produit dans les données du signal de commande d' excursion haute conservoes dans le premier circuit de grille, le premier transistor est désactivé mais le deuxième transistor reste dans l'état désactivé, par conséquent, les donnces de sortie ne sont pas affectées. De la même façon, dans le cas o une erreur logique se produit dans le signal de commande d' excursion basse retenu dans le deuxième circuit de grille, le deuxième transistor est désactivé mais le premier transistor reste dans un état de 283761 1 désactivation, par conséquent, les données de sortie ne sont pas affectées. Si le circuit de conservation de donnces de la présente invention est réalisé de facon à correspondre au circuit représenté sur la figure 5-,- la description mentionnée ci-dessus est modifice de la facon suivante. Le circuit de conservation de données comprend un circuit de grille d'entrée qui prend et conserve les données d'entrce en synchronisation avec une horloge et un inverseur, auquel les donnces conservées dans le circuit de grille d'entrce sont appliquées et qui est composé d'un CMOS, dans lequel le cTrcuit de grille d'entrée est divisé en un premier cTrcuit de grille composé d'un transistor présentant une première polarité et un deuxième circuit de grille composé d'un transistor présentant une deuxième polarité et conçu de telle sorte qu'un signal de commande d' excursion haute conservé dans le premier circuit de grille est appliqué à la grille du transistor présentant la première polarité de l'inverseur et un signal de commande d' excursion basse conservé dans le deuxième ctrcuit de grille est appliqué à la grille du transistor présentant la deuxième polarité de l'inverseur. Dans le circuit de conservation de données du premier aspect de la présente invention, le premier circuit de grille et le deuxième circuit de grille prennent les données d'entrée lorsque les transistors qui les composent sont activés et les données qui sont prises sont conservées de facon dynamique. De ce fait, se pose le problème de la faiblesse face à l' influence des fuites. Afin de supprimer la fuite, on peut prendre certaines mesures, par exemple, la longueur de grille du transistor peut être accrue et un transistor, qui 283761 1 présente une tension de seuil élevée, peut être utilisé mais ces transistors posent un autre problème à savoir que la vitesse de la totalité du verrou est abaissée du fait que la vitesse de fonctionnement est basse. Le circuit de conservation de données du deuxième aspect de la présente invention est un circuit de conservation de données de type à vitesse élevée. Le cTrcuit de conservation de données du deuxième aspect comprend le chemin d' excursion haute mentionné ci-dessus et le chemin d' excursion basse mentionné ci-dessus en plus du circuit de conservation de données classique comprenant le cTrcuit de grille d'entrée qui prend et conserve les données d'entrée en synchronisation avec l'horloge et l'inverseur composé du CMOS et de la grille auxquels les données conservées dans le circuit de grille d'entrée sont appliquées, et est caractérisé en ce que les données conservées dans le circuit de conservation de données sont corrigées par le chemin d' excursion haute et le chemin d' excursion basse. Dans le cTrcuit de conservation de données selon le deuxième aspect de la présente invention, le circuit de conservation de données classique utilise des transistors à grande vitesse et le premier circuit de grille et le deuxième circuit de grille du chemin d' excursion haute et du chemin d' excursion basse utilisent des transistors dont la vitesse de fonctionnement est faible mais dont la fuite est faible. De cette façon, puisque le circuit de conservation de données classique prend et fait sortir les données d'entrée à vitesse élevée, la vitesse de fonctionnement de la totalité du circuit est rapide. En outre, lorsque le chemin d' excursion haute et le chemin d' excursion basse corrigent les données de telle sorte que les 283761 1 données normales sont conservées, les données conservées ne sont pas perdues même si la fuite dans le cTrcuit de conservation de donnces classique est importante. Il existe plusieurs autres mesures pouvant être prises contre la fuite. L'une de ces-mesures est une structure en pile dans laquelle un cTrcuit de grille est en outre ajouté au cours de l'étape antérieure du premier circuit de grille et du deuxième circuit de grille. Une autre mesure est de type statique dans lequel une structure de rétroaction est prévue entre le signal de commande d' excursion basse et les données conservées dans la section de conservation de données, ou entre le signal de commande d' excursion haute et les donnces conservées dans la section de conservation de données, de telle sorte qu'elles peuvent se corriger l'une l'autre. Dans ce cas, le chemin d' excursion haute et le chemin d' excursion basse ne sont pas indépendants l'un de l'autre et le signal de commande d' excursion basse et le signal de commande d' excursion haute s'affectent l'un l'autre, mais si une erreur logique se produit soit dans le signal de commande d' excursion basse soit dans le signal de commande d' excursion haute, il est important d'empêcher l'autre signal de commande de changer de telle sorte que l'erreur ne se propage pas. Le circuit de conservation de données, par conséquent, dans le troisième aspect de la présente invention, comprend un circuit de correction d' excursion haute qui commande le signal de commande d' excursion haute en fonction du signal de commande d' excursion basse et des données conservées dans la section de conservation de données et un circuit de correction d' excursion basse qui commande le signal de commande 283761 1 d' excursion basse en fonction du signal de commande d' excursion haute et des données conservoes dans la section de conservation de données, en plus de la section de conservation de données, le chemin d' excursion haute et le chemin d'excur-sion basse, dans lequel le circuit de correction d' excursion haute est configuré de façon à mettre fin à sa commande si une erreur se produit dans le signal de commande d' excursion basse ou dans les données conservées dans la section de conservation de donnces et le circuit de correction d' excursion basse est configuré de façon à mettre fin à sa commande lorsqu'une erreur se produit dans le signal de commande d' excursion haute ou dans les données conservées dans la section de conservation de données. De cette façon, le signal de commande d' excursion haute et le signal de commande d' excursion basse sont conservés de façon statique et, en même temps, même si une erreur se produit dans l'un d'eux, elle ne se propage pas vers l'autre ou vers les données devant être sorties. Tel que décrit ci-dessus, le circuit de conservation de données de la présente invention présente une structure plus simple que celle des circuits classiques dans lesquels on a introduit des mesures contre les erreurs logiques, tels que représentées sur la figure 3 et la figure 4, et la structure empêche l' influence d'une erreur logique d' affecter d'autres parties du circuit, par conséquent, l'on peut dire que le présent circuit présente la caractéristique selon laquelle la résistance aux erreurs logiques est importante. La présente invention est fondée sur la supposition selon laquelle la probabilité que se 283761 1 produisent des erreurs logiques simultanément en plusieurs points du circuit est très faible et que les erreurs logiques ne se produisent pas simultanément dans deux éléments de donnces ou plus, du point de vue de la probabilité d' apparition d'une erreur logique. En réalité, l' on peut dire que la probabilité que des neutrons ou des rayons alpha individuels entrent simultanément dans plusieurs drains qui conservent des données est quasiment nulle. Il est toutefois possible que des erreurs logiques se produisent dans plusieurs éléments de données car la quantité de charge générée par un neutron est très importante et que les charges générées sont recueillies au niveau de plusieurs drains de transistors existants à proximité. Si un tel événement se produit, il est impossible de retourner à l'état correct en utilisant la présente invention. Il est toutefois possible d'empêcher les erreurs logiques de se produire réellement dans plusieurs éléments de données en faisant en sorte que les drains des transistors, qui conservent les données dans lesquelles des erreurs logiques peuvent se produire en même temps, sont séparés sur le substrat semi-conducteur. Concrètement, le transistor du premier cTrcuit de grille est agencé le plus loin possible du deuxième transistor et le transistor du deuxième circuit de grille est agencé le plus loin possible du premier transistor. L'on sait qu'une bascule déclenchée par front d'impulsion peut être configurée en connectant deux verrous en série et en fournissant une horloge normale à l'un deux et l'horloge inverse à l'autre. Il va sans dire qu'une bascule déclenchée par front d'impulsion peut également être réalisée en utilisant le circuit de conservation de données de la présente invention. 283761 1 Les caractéristiques et avantages de la présente invention apparaîtront plus clairement à la lecture de la description suivante prise conjointement avec les dessins joints, parmi lesquels: la figure 1 est un schéma qui montre un exemple du taux d'erreurs logiques dues aux neutrons et aux rayons alpha. Les figures 2A et 2B sont des schémas qui illustrent le mécanisme d' apparition des erreurs logiques dues à des neutrons et des rayons alpha. La figure 3 est un schéma qui montre le circuit de conservation de données classique avec une mesure permettant de revenir à l'état original même si une erreur logique se produit. La figure 4 est un schéma qui montre le cTrcuit de conservation de données classique avec une mesure lui permettant de retourner à l'état original même si une erreur logique se produit. La figure 5 est un schéma qui montre un circuit de conservation de données dans lequel une bascule est configurée en utilisant un verrou d'impulsion. La figure 6 est un schéma qui montre le circuit de conservation de données dans le premier mode de réalisation de la présente invention. La figure 7 est un schéma qui montre la disposition du cTrcuit de conservation de données dans le premier mode de réalisation. La figure 8 est un schéma qui montre le cTrcuit de conservation de données dans un deuxième mode de réalisation de la présente invention. La figure 9A et la figure 9B sont des schémas qui illustrent le fonctionnement du circuit de conservation de données dans le deuxième mode de réalisation. 283761 1 La figure 10 est un schéma qui illustre le fonctionnement du circuit de conservation de donnces du deuxième mode de réalisation. La figure 11 est un schéma qui montre un exemple de modification du cTrcuit de conserv--ation de données dans le deuxième mode de réalisation. La figure 12 est un schéma qui montre un exemple de modification du cTrcuit de conservation de données du deuxième mode de réalisation. La figure 13 est un schéma qui montre un exemple de modification du circuit de conservation de donnces du deuxTème mode de réalisation. La figure 14 est un schéma qui montre le circuit de conservation de données d'un troisième mode de réalisation de la présente invention. La figure 15 est un schéma qui montre le circuit de conservation de données dans un quatrième mode de réalisation de la présente invention. La figure 16 est un schéma qui montre un exemple de modification du circuit de conservation de données dans le troisième mode de réalisation. La figure 17 est un schéma qui montre le circuit de conservation de données dans un cinquième mode de réalisation de la présente invention. La figure 18 est un schéma qui montre un exemple de modification du circuit de conservation de données dans le cinquième mode de réalisation. La figure 19 est un schéma qui montre un exemple de modification du circuit de conservation de données dans le cinquième mode de réalisation. La figure 20 est un schéma qui montre un exemple de modification du ctrcuit de conservation de données dans le cinquième mode de réalisation. 283761 1 La figure 21 est un schéma qui montre un exemple de modification du circuit de conservation de données dans le cinquième mode de réalisation. La figure 22 est un schéma qui montre un exemple de modification du circuit de conserv.ation de donnces dans le cinquième mode de réalisation. La figure 23 est un schéma qui montre un exemple de modification du circuit de conservation de données dans le cinquième mode de réalisation. La figure 24 est un schéma qui montre un exemple de modification du circuit de conservation de donnces dans le cinquième mode de réalisation. La figure 25 est un schéma qui montre une bascule déclenchée par front d'impuleLon qui utilise le circuit de conservation de données du premier mode de réalisation. La figure 26 est un schéma qui montre une bascule déclenchée par front d'impulsion qui utilise le circuit de conservation de données du deuxième mode de réalisation. La figure 6 est un schéma qui montre la configuration du circuit de conservation de données du premier mode de réalisation de la présente invention. Tel que cela est représenté de facon schématique, il comprend un chemin d' excursion haute 12 et présente un premier cTrcuit de grille configuré par un transistor à canal P PTrl qui prend et conserve les données d'entrée D sous la forme d'un signal de commande d' excursion haute en synchroni sat ion avec une horloge inversée /CK et un transistor à canal P PTr2 à la grille duquel les données conservées au niveau d'un n_ud PHLD sont directement appliquées et qui amène à l'état haut un n_ud DHLD dans une section de conservation de données 283761 1 11, lorsque les donnces d'entrée présentent la première des valeurs 0, et un chemin d' excursion basse 13 qui présente un deuxTème circuit de grille configuré par un transistor à canal N NTrl qui prend et conserve les données d'entrée D sous la forme d'un signal de commande d' excurs ion bas se en synchroni sat ion avec une horloge CK et un transistor à canal N NTr2, à la grille duquel les données conservées au niveau d'un n_ud NHLD sont directement appliquées et qui amène à l'état bas le n_ud DHLD dans la section de conservation de données lorsque - les données d'entrce présentent l'autre valeur 1. Les données au niveau du n_ud DHLD sont sorties sous la forme de donnéss de sortie Q par l'intermédiaire d'un inverseur Invl. Par rapport au cTrcuit de la figure 5, l'inverseur de l'état antérieur de la figure 5 correspond à l'inverseur de structure CMOS configuré par les transistors PTr2 et NTr2 et l'inverseur de la dernière étape correspond à Invl. La grille de transfert de la figure 5 est divisée en le transistor à canal P PTrl et le transistor à canal N Ntrl, et les données au niveau du n_ud PHLD prises par l'intermédiaire de PTrl sont appliquées à la grille de PTr2 qui compose l'inverseur et les données au niveau du n_ud NHLD prises par l'intermédiaire de NTrl sont appliquces à la grille de NTr2. Dans le cTrcuit de conservation de données du premier mode de réalisation, si une erreur logique se produit dans les données au niveau du n_ud DHLD devant être sorties, elle est corrigée par les données au niveau de PHLD ou NHLD sans erreur. Lorsque les données d'entrce D sont égales à 0, c'est-à-dire que les données au niveau de PHLD et NHLD sont égales à 0, PTr2 est 283761 1 activé et NTr2 est désactivé. Dans ce cas, il est possible qu'une erreur logique se produise dans les données au niveau de PHLD, mais aucune erreur logique ne se produit dans les données au niveau de NHLD. Lorsqu'une erreur logique se produit dans les données au niveau de PHLD et que la valeur change pour passer de O à 1, PTr2 passe de l'état activé à l'état désactivé. A ce moment, NTr2 est désactivé et DHLD est coupé et amené à un état de floLtement, mais les données sont maintenues et inchangées du fait d'une capacité parasite. De la même facon, lorsque les données d'entrée D sont égales à 1, c'est-à-dire que les données au niveau de PHLD et NHLD sont égales à 1, PTr2 est désactivé et NTr2 est activé. Dans ce cas, il est possible qu'une erreur logique se produise dans les donnces au niveau de NHLD, mais aucune erreur logique ne se produit dans les données au niveau de PHLD. Lorsqu'une erreur logique se produit dans les données au niveau de NHLD et que la valeur change pour passer de 1 à 0, NTr2 passe de l'état activé à l'état désactivé. A ce moment-là, PTr2 est désactivé et DHLD est coupé et amené à un état de flobtement mais les données sont maintenues et inchangées du fait d'une capacité parasite. Sur la base de la probabilité de l' apparition des erreurs logiques, la probabilité que plusieurs neutrons ou rayons alpha provoquent une erreur logique en méme temps est presque nulle. Il peut arriver, toutefois, que des erreurs logiques se produisent dans plusieurs éléments de données car la quantité de charge générée par un neutron est très importante, et par conséquent, les charges générées sont recueillies dans les différents drains de 283761 1 transistors. Si cela se produit, l'état ne peut pas être corrigé par la présente invention. Lorsque, par conséquent, le circuit de conservation de données de la figure 6 est réalisé sur un substrat, PTrl et NTrl qui génèrent les données au niveau de PHD et NHLD sont prévus à proximité d'un côté de la cellule, PTr2, NTr2 et Invl qui génèrent les données au niveau de DHLD et Q sont prévus à proximité de l'autre côté de la cellule, et des dispositifs tel que l'inverseur CKInv pour lO l'horloge sont prévus entre eux de telle sorte que les drains de transistors, qui présentent les données dans lesquelles les erreurs logiques peuvent se produire en même temps, sont séparés sur le substrat semi conducteur, tel que représenté sur la figure 7. Tel que décrit ci-dessus, en concevant la disposition du circuit de telle sorte que les drains des transistors, qui présentent les données dans lesquelles des erreurs logiques peuvent se produire en même temps, sont séparés le plus possible les uns des autres, l' apparition simultanée des erreurs logiques ne pouvant pas être corrigées peut être empêchée même si une grande quantité de charge est générée du fait de la collision d'un neutron présentant une énergie importante. De cette façon, le circuit de conservation de donnces de la présente invention présente une configuration très simple par rapport à celle du circuit classique, mais le signal de sortie final peut être maintenu de façon à présenter une valeur correcte par correction même si une erreur logique se produit. La figure 8 est un schéma qui montre la configuration du cTrcuit de conservation de données dans un deuxième mode de réalisation de la présente invention. Le circuit de conservation de données du 283761 1 deuxième mode de réal i sat ion comprend en outre un circuit de correction d' excursion haute 14 qui corrige les données au niveau de PHLD et un circuit de correction d' excursion basse 15 qui corrige les données au niveau de NHLD, en plus du cTrcuit dë conservation de données dans le premier mode de réalisation. Dans le circuit de correction d' excursion haute 14, les transistors à canal P PTr3 et PTr4 sont connectés en série entre le n_ud PHLD et le côté à faible potentiel de la source de courant (masse), dans lequel les donnces au niveau de NHLD sont fournies à la grille de PTr3 et la sortie Q est fournie à la grille de PTr4. Dans le circuit de correction d' excursion basse 15, les transistors à canal N NTr3 et NTr4 sont connectés en série entre le n_ud NHLD et le côté à potentiel élevé de la source de courant, dans lequel les données au niveau de PHLD sont fournies à la grille de NTr3 et la sortie Q est fournie à la grille de NTr4. Lorsque les données au niveau de PHLD et NHLD sont égales à 0, PTr3 et PTr4 sont activés pour maintenir le n_ud PHLD au niveau 0, par conséquent, la fuite n'est pas un problème. En d'autres termes, le circuit de conservation de donnces du deuxième mode de réalisation est de type statique. Ensuite, le fonctionnement lorsqu'une erreur logique se produit dans le cTrcuit de conservation de données du deuxième mode de réalisation, est décrit en référence aux figures 9A, 9B et 10. La figure 9A est un schéma qui montre un état dans lequel la valeur O est prise en tant que données d'entrée D. Une fois les données d'entrce D prises, PTrl et NTrl sont désactivés, les données au niveau de PHLD et NHLD deviennent égales à 0, PTr2 est activé et les donnces au niveau de DHLD 283761 1 deviennent égales à 1. NTr2 est désactivé. PTr3 et PTr4 sont activés et NTr3 et NTr4 sont désactivés. La figure 9B montre un cas o une particule entre à proximité du drain de NTr2 et une erreur logique se produit de telle sorte que les donnces-au niveau de DHLD changent pour passer de 1 à 0. Ceci entraîne le fait que la sortie Q change pour passer de O à 1, PTr4 est désactivé et NTr4 est activé. Dans cet état, NTr3 reste désactivé et les données en NHLD restent égales à 0. Les données au niveau de PHLD ne sont plus amenées à l'état bas car PTr4 est désactivé mais les données égales à 0 sont maintenues pendant une certaine période. PTr2 reste activé et DHLD est amené à l'état haut pour revenir aux données égales à 1 et Q est également remis à une valeur égale à 0. De ce fait, PTr4 est activé, NTr4 est désactivé et l'état de la figure 9A est restauré. De cette façon, même si une erreur logique se produit, l'état retourne à l'état correct. La figure 10 montre un cas o une particule pénètre à proximité du drain de PTrl et une erreur logique se produit de telle sorte que PHLD change pour passer de O à 1. Ceci fait en sorte que PTr2 passe de l'état activé à l'état désactivé, mais NTr2 reste désactivé et DHLD est amené dans un état de floLtement, mais les données sont maintenues égales à 1 pendant une certaine période. Pendant cette période, puisque PTr3 et PTr4 restent activés, PHLD est amené à l'état bas et ses données deviennent égales à 0, puis PTr2 et activé de nouveau et DHLD est amené à l'état haut. La figure 11 et la figure 13 sont des schémas qui montrent des exemples de modification du deuxième mode de réalisation. Dans le circuit de la figure 11, les données en DHLD, plutôt que la sortie Q. sont fournies 283761 1 au circuit de correction d' excursion haute 14 et au circuit de correction d' excursion basse 15, NTr5 est fourni au lieu de PTr4, PTr5 est fourni au lieu de NTr4, et les donnces au niveau de DHLD sont fournies à chaque grille. Puisque le fonctionnement est-très semblable à celui du cTrcuit du deuxième mode de réalisation, la description est omise. Dans le circuit de la figure 12, un transistor à canal P PTr6 et un transistor à canal N NTr4 sont connectés en série entre le n_ud PHLD et le côté à potentiel élevé de la source de courant, et les données en DHLD sont fournies à la grille de PTr6 et les données en NHLD sont fournies à la grille de NTr7. En outre, un transistor à canal N NTr6 et un transistor à canal P PTr7 sont connectés en série entre le n_ud NHLD et le côté à potentiel faible de la source de courant, et les données en DHLD sont fournies à la grille de NTr6 et les données en PHLD sont fournies à la grille de PTr7. Dans le circuit du deuxième mode de réalisation de la figure 8, PHLD est amené à l'état bas uniquement dans le sens du côté à faible potentiel et NHLD est amené à l'état haut uniquement dans le sens du côté à potentiel élevé, mais dans l'exemple de modification de la figure 12, PHLD est amené à l'état haut également dans le sens du côté à potentiel élevé et NHLD est amené à l'état bas également dans le sens du côté à potentiel faible. De cette façon, il est possible de conserver les données au niveau de PHLD et NHLD de façon plus sûre. Puisque les opérations sont très semblables à celles du circuit du deuxième mode de réalisation, la description est omise. Le circuit de la figure 13 diffère de celui de la figure 11 en ce que PHLD peut être amené à l'état haut également dans le sens du côté à potentiel élevé et NHLD 283761 1 peut être amené à l'état bas également dans le sens du côté à potentiel faible. La figure 14 est un schéma qui montre le circuit de conservation de donnces dans le troisième mode de réalisation de la présente invention Le cTrcuit du troisième mode de réalisation comprend en outre un circuit de correction de données conservées 16 qui corrige les donnces au niveau de DHLD, en plus du circuit de la figure 6. Dans le circuit de correction de données conservées 16, les transistors à canal P PTr8 et PTr9 sont connectés en série entre le n_ud DHLD et le côté à potentiel élevé de la source de courant et les transistors à canal N NTr8 et NTr9 sont connectés en série entre le n_ud DHLD et le côté à faible potentiel de la source de courant, dans lequel la grille de PTr9 est connectée à PHLD, la grille de NTr9 est connectée à NHLD, et la sortie Q est fournie aux grilles de PTr8 et NTr8. En d'autres termes, le circuit du troisième mode de réalisation présente une configuration de circuit dans laquelle les données au niveau de DHLD sont conservées de facon statique par une boucle de rétroaction de la sortie Q. Si une erreur logique se produit dans les donnces au niveau de DHLD, la boucle de rétroaction entre Q et DHLD est coupée et l'erreur logique peut être empêchée de se propager. La figure 15 est un schéma qui montre le circuit de conservation de données dans le quatrième mode de réalisation de la présente invention. Ce cTrcuit du quatrième mode de réalisation diffère de celui de la figure 6 en ce qu'un transistor à canal P PTrLK est fourni au cours de la dernière phase de PTrl, un transistor à canal N NTrLK est fourni au cours de la dernière phase de NTrl, dans lequel /CK est fourni à la 283761 1 grille de PTrLK et CK est fourni à la grille de NTrLK. Dans ce circuit, PTrl et NTrl présentent une configuration à deux étages pour supprimer la fuite. La figure 16 montre le circuit de conservation de données du troisième mode de réalisat-ion, qui est un exemple de modification dans lequel PTrLK et NTrLK sont fournis pour changer la section d'entrée de données en une configuration à deux étages. La figure 17 montre le circuit de conservation de données du cinquième mode de réalisation de la présente invention. Le circuit de conservation de données du cinquième mode de réalisation comprend en outre le chemin d' excursion haute 12 et le chemin d' excursion basse 13 représentés sur la figure 6, outre le cTrcuit de conservation de données classique qui comprend un inverseur InvO dans lequel sont entrées des donnéss d'entrée D, une grille de transfert, dans laquelle la sortie e st entrce et pri se en synchroni sat ion avec une horloge, et l'inverseur Invl qui fait sortir les données au niveau de DHLD conservées par la grille de transfert. La grille de transfert est configurce par un transistor à canal P PTrO et un transistor à canal N NTrO. Dans le cTrcuit de conservation de données du cinquième mode de réalisation, le circuit de conservation de données classique, configuré par l'inverseur InvO, la grille de transfert et l'inverseur Invl, utilise les transistors dont la fuite peut être importante mais dont le fonctionnement est rapide. PTrl, PTr2, NTrl et NTr2 qui composent le chemin d' excursion haute et le chemin d' excursion basse doivent être choisis de telle sorte que leur vitesse de fonctionnement peut être basse mais leur fuite faible. Par conséquent, le circuit de conservation de données 283761 1 prend et fait sortir les données d'entrce à grande vitesse, par conséquent, la vitesse de la totalité du circuit est rapide. En outre, le chemin d' excursion haute et le chemin d' excursion basse corrigent les données de telle sorte que les donncesoriginales sont conservées, par conséquent, il n' arrive pas que les données conservoes soient perdues même si la fuite dans le circuit de conservation de données classique est importante. La figure 18 est un schéma qui montre un exemple de modification du cinquième mode de réalisation, dans lequel, au lieu de l'inverseur InvO et de la grille de transfert, un inverseur cadencé CinvO qui cumule les fonctions des deux éléments est utilisé. En utilisant l'inverseur cadencé CinvO, la fuite est réduite mais un problème se pose en ce que la réduction de tension est difficile à obtenir. Les figures 19 à 24 montrent des exemples de circuit dans lesquels les caractéristiques représentées sur la figure 8 et les figures 11 à 15 sont ajoutées, respectivement, un cTrcuit de conservation de données du cinquième mode de réalisation. Une description détaillée est donc omise. L'on sait qu'une bascule déclenchée par front d'impulsion peut être configurée en connectant deux verrous en série et en fournissant une horloge normale à l'un d'eux et l'horloge inversée à l'autre. Une bascule déclenchée par front d'impulsion peut être réalisée en utilisant le cTrcuit de conservation de données de la présente invention en tant que verrou. La figure 25 montre une bascule déclenchée par front d'impulsion dans laquelle les deux circuits de conservation de données du premier mode de réalisation 283761 1 sont connectés en série, et la figure 26 montre la bascule déclenchée par front d'impulsion dans laquelle les deux circuits de conservation de données du deuxTème mode de réalisation sont connectés en série. Les transistors du circuit de conservation de données maître au cours de la première phase sont désignés par M plus le nom original et ceux du circuit de conservation de données esclave au cours de la dernière phase sont désignés par S plus les noms originaux. Dans les deux cas, dans le circuit de conservation de donnces maître de la première phase, les données d'entrée D sont prises lorsque l'horloge CK affiche O (niveau de côté à potentiel bas), et dans le circuit de conservation de données esclave de la dernière phase, la sortie du 1S ctrcuit de conservation de données maître de la première phase est prise lorsque l'horloge CK indique 1 (niveau de côté à potentiel élevé). Tel que décrit ci-dessus, selon la présente invention, un circuit de conservation de donnces peut être proposé dans lequel le signal de sortie final peut être conservé de facon à présenter une valeur correcte même si une erreur logique se produit, la configuration est simple et la vitesse de fonctionnement est rapide. Le cTrcuit de conservation de données de la présente invention est un élément de circuit de base et peut être utilisé dans plusieurs circuits, par exemple une bascule déclenchée par front d'impulsion, dans lesquelles l' influence d'une erreur logique dans ces cTrcuits peut être empêchée d'être propagée et dans lesquels les dysfonctionnements peuvent être évités. 283761 1 REVEN DI CAT IONS 1. Circuit de conservation de données, comprenant: une section de conservation de données qui conserve les données devant être sorties; un chemin d' excursion haute qui prend et conserve des données d'entrée sous la forme d'un signal de commande d' excursion haute en synchronisation avec une horloge et amène à l'état haut les données conservoes dans la section de conservation de données lorsque le signal de commande d' excursion haute correspond à une première valeur; et un chemin d' excursion basse qui prend et conserve les donnces d'entrée sous la forme d'un signal de commande d' excursion basse en synchronisation avec l'horloge et amène à l'état bas les données conservées dans la section de conservation de données lorsque le signal de commande d' excursion basse correspond à une valeur, dans lequel le chemin d' excursion haute est configuré de telle sorte qu'une erreur à cause de laquelle le signal de commande d' excursion haute change pour passer de l'autre valeur à la première valeur ne se produit pas, le chemin d' excursion basse est configuré de telle sorte qu'une erreur à cause de laquelle le signal de commande d' excursion basse passe de la première des valeurs à l'autre valeur ne se produit pas et le chemin d' excursion haute et le chemin d' excursion basse sont indépendants l'un de l'autre et le signal de commande d' excursion haute et le signal de commande d' excursion basse ne s'affectent pas l'un l'autre. 2. Circuit de conservation de donnces selon la revendication 1, dans lequel le chemin d' excursion haute comprend un premier circuit de grille composé d'un transistor présentant une première polarité, qui prend 283761 1 et conserve des données d'entrce sous la forme du signal de commande d' excursion haute en synchronisation avec une horloge, et un premier transistor présentant une première polarité, à la grille duquel est directement appliqué le signal de commande d' excursion haute et qui amène à l'état haut les données conservées dans la section de conservation de donnces lorsque le signal de commande d' excursion haute correspond à la première des valeurs, et le chemin d' excursion basse comprend un deuxième circuit de grille composé d'un transistor présentant une deuxième polarité, qui fait entrer et conserve des données d'entrée sous la forme du signal de commande d' excursion basse en synchronisation avec l'horloge, et un deuxTème transistor présentant une deuxième polarité, la grille du signal de commande amenée à l'état bas étant directement appliquée à celui- ci et qui amène à l'état bas les donnces conservées dans la section de conservation de données lorsque le signal de commande d' excursion basse correspond à l'autre valeur. 3. Circuit de conservation de données selon la revendication 2, dans lequel un circuit de correction de données conservées est en outre prévu, qui commande les données conservoes dans la section de conservation de données en fonction des données devant être sorties, du signal de commande d' excursion haute et du signal de commande d' excursion basse. 4. Circuit de conservation de données selon la revendication 2, dans lequel le chemin d' excursion haute comprend un premier circuit de grille supplémentaire qui est agencé dans le premier étage du premier circuit de grille et composé d'un transistor présentant une première polarité qui prend des données d'entrée en 283761 1 synchronisation avec l'horloge, et le chemin d' excursion basse comprend un deuxième cTrcuit de grille supplémentaire qui est agencé dans le premier étage du deuxième cTrcuit de grille et composé d'un transistor présentant une deuxTème polarité qui prend les données d'entrce en synchronisation avec l'horloge. 5. Circuit de conservation de données selon l'une quelconque des revendications 2 à 4, dans lequel le transistor du premier cTrcuit de grille et le deuxTème transistor sont agencés de façon à ne pas être adjacents, et le transistor du deuxTème circuit de grille et le premier transistor sont agencés de fa,con à ne pas être adjacents. 6. Circuit de conservation de données, comprenant une section de conservation de données qui prend et conserve les données d'entrée en synchronisation avec une horloge et fait sortir les données conservées, un premier circuit de correction qui prend et conserve les données d'entrée sous la forme d'un signal de commande d' excursion haute en synchronisation avec une horloge et amène à l'état haut les données conservées dans la section de conservation de données lorsque le signal de commande d' excursion haute correspond à la première des valeurs, et un deuxième circuit de correction qui prend et conserve les données d'entrée sous la forme d'un signal de commande d' excursion basse en synchronisation avec l'horloge et amène à l'état bas les donnces conservées dans la section de conservation de données lorsque le signal de commande d' excursion basse correspond à l'autre valeur, dans lequel le premier cTrcuit de correction est configuré de telle sorte qu'une erreur à cause de laquelle le signal de commande d' excursion haute change pour passer de l'autre valeur à 283761 1 la première valeur ne se produit pas, le deuxième circuit de correction est configuré de telle sorte qu'une erreur à cause de laquelle le signal de commande d' excursion basse change pour passer de la première des valeurs à l'autre valeur ne se produit pas, et le premier cTrcuit de correction et le deuxième circuit de correction sont indépendants l'un de l'autre et le signal de commande d' excursion haute et le signal de commande d' excursion basse ne s'affectent pas l'un l'autre. 7. Circuit de conservation de données selon la revendication 6, dans lequel le premier circuit de correction comprend un premier circuit de grille composé d'un transistor présentant une première polarité, qui 1S prend et conserve les donnces d'entrée sous la forme du signal de commande d' excursion haute en synchronisation avec une horloge et un premier transistor présentant une première polarité, à la grille duquel est directement appliqué le signal de commande d' excursion haute, et qui amène à l'état haut les données conservées dans la section de conservation de donnéss lorsque le signal de commande d' excursion haute correspond à la première des valeurs, et le deuxième circuit de correction comprend un deuxTème circuit de grille composé d'un transistor présentant une deuxième polarité, qui prend et conserve les données d'entrée sous la forme du signal de commande d' excursion basse en synchronisation avec l'horloge, et un deuxième transistor présentant une deuxième polarité, à la grille duquel est appliqué directement le signal de commande d' excursion basse, et qui amène à l'état bas les données conservées dans la section de conservation de données lorsque le signal de commande d' excursion basse correspond à l'autre valeur. :. 283761 1 8. Circuit de conservation de données selon la revendication 7, dans lequel un circuit de correction de données conservoes est en outre prévu, qui commande les données conservées dans la section de conservation de données en fonction des donnces devant être sorties, du signal de commande d' excursion haute et du signal de commande d' excursion basse. 9. Circuit de conservation de données selon la revendication 7, dans lequel le premier circuit de correction comprend un premier circuit de grille supplémentaire, qui est agencé dans le premier étage du premier circuit de grille et composé d'un transistor présentant une première polarité qui prend les données d'entrée en synchronisation avec l'horloge et le deuxTème circuit de correction comprend un deuxième circuit de grille supplémentaire qui est agencé dans le premier étage du deuxième circuit de grille et composé d'un transistor présentant une deuxTème polarité qui prend les données d'entrce en synchronisation avec l'horloge. 10. Circuit de conservation de données selon l'une quelconque des revendications 7 à 9, dans lequel le transistor du premier circuit de grille et le deuxième transistor sont agencés de façon à ne pas être adjacents et le transistor du deuxième cTrcuit de grille et le premier transistor sont agencés de façon à ne pas être adjacents. 11. Circuit de conservation de données, comprenant une section de conservation de données qui conserve les données devant être sorties, un chemin d' excursion haute qui fait entrer et conserve les données d'entrée sous la forme d'un signal de commande d' excursion haute en synchronisation avec une horloge et amène à l'état haut 283761 1 les données conservoes dans la section de conservation de donnces lorsque le signal de commande d' excursion haute correspond à la première des valeurs, un chemin d' excursion basse qui prend et conserve les données d'entrée sous la forme d'un signal de commande d' excursion basse en synchronisation avec l'horloge et amène à l'état bas les données conservées dans la section de conservation de données lorsque le signal de commande d' excursion basse correspond à l'autre valeur, un circuit de correction d' excursion haute qui commande le signal de commande d' excursion haute en fonction du signal de commande d' excursion basse et des donnces conservées dans la section de conservation de données, et un circuit de correction d' excursion basse qui commande le signal de commande d' excursion basse en fonction du signal de commande d' excursion haute et des données conservées dans la section de conservation de données, dans lequel le chemin d' excursion haute est configuré de telle sorte qu'une erreur à cause de laquelle le signal de commande d' excursion haute change pour passer de l'autre valeur à la première des valeurs ne se produit pas, le chemin d' excursion basse est configuré de telle sorte qu'une erreur à cause de laquelle le signal de commande d' excursion basse change pour passer de la première des valeurs à l'autre valeur ne se produit pas, le circuit de correction d' excursion haute est configuré de telle sorte que la commande prend fin lorsqu'une erreur se produit dans le signal de commande d' excursion basse ou dans les données conservées dans la section de conservation de données, et le circuit de correction d' excursion basse est configuré de telle sorte que la commande prend fin lorsqu'une erreur se produit dans le signal de commande 283761 1 d' excursion haute ou dans les données conservées dans la section de conservation de donnces. 12. Circuit de conservation de données selon la revendication 11, dans lequel le chemin d' excursion haute comprend un premier circuit de grille composé d'un transistor présentant une première polarité, qui prend et conserve des données d'entrée sous la forme du signal de commande d' excursion haute en synchronisation avec une horloge, et un premier transistor présentant une première polarité, à la grille duquel est directement appliqué le signal de commande d' excursion haute et qui amène à l'état haut les donnces conservées dans la section de conservation de données quand le signal de commande d' excursion haute correspond à la première des valeurs, et un chemin d' excursion basse comprend un deuxième circuit de grille composé d'un transistor présentant une deuxTème polarité, et prend et conserve les donnces d'entrée sous la forme du signal de commande d' excursion basse en synchronisation avec l'horloge, et un deuxième transistor présentant une deuxTème polarité, à la grille duquel le signal de commande d' excursion basse est directement appliqué et qui amène à l'état bas les données conservoes dans la section de conservation de données lorsque le signal de commande d' excursion basse correspond à l'autre valeur. 13. Circuit de conservation de données selon la revendication 12, dans lequel le transistor du premier circuit de grille et le deuxième transistor sont agencés de façon à ne pas être adjacents et le transistor du deuxième circuit de grille et le premier transistor sont agencés de façon à ne pas être adjacents. 14. Circuit de conservation de données selon la revendication 12, dans lequel le circuit de correction 283761 1 d' excursion haute est connecté en série entre un n_ud d' excursion haute qui conserve le signal de commande d' excursion haute et une source de courant qui correspond à la première des valeurs et comprend au moins deux transistors, à la grille dUquel le signal de commande d' excursion basse ou les donnces conservées dans la section de conservation de données sont appliqués, et au moins l'un des deux transistors devant être connectés au n_ud d' excursion haute est un transistor présentant une première polarité, et les deux transistors s'activent lorsque le signal de commande d' excursion basse correspond à la première des valeurs et les données conservées dans la section de conservation de données correspondent à cette valeur, et sont désactivés lorsque le signal de commande d' excursion basse correspond à la valeur et que les données conservées dans la section de conservation de données correspondent à cette valeur, et le circuit de correction d' excursion basse est connecté en série entre un n_ud d' excursion basse qui conserve le signal de commande d' excursion basse et une source de courant qui correspond à l'autre valeur et comprend au moins deux transistors, à la grille duquel le signal de commande d' excursion haute ou les donnces conservées dans la section de conservation de donnces sont appliqués, et au moins l'un des deux transistors devant être connectés au n_ud d' excursion basse est un transistor présentant une deuxième polarité, et les deux transistors sont activés lorsque le signal de commande d' excursion haute correspond à l'autre valeur et que les données conservées dans la section de conservation de données correspondent à cette valeur et sont désactivés lorsque le signal de commande d' excursion haute correspond à la 283761 1 première des valeurs et que les données conservées dans la section de conservation de données correspondent à cette valeur. 15. Circuit de conservation de donnces selon la revendication 14, dans lequel le circuit de correction d' excursion haute est connecté en série entre un n_ud d' excursion haute qui conserve le signal de commande d' excursion haute et une source de courant qui correspond à l'autre valeur et comprend au moins deux transistors, à la grille duquel le signal de commande d' excursion basse ou les donnces conservoes dans la section de conservation de données sont appliqués, et au moins l'un des deux transistors devant être connectés au n_ud d' excursion haute est un transistor présentant une première polarité, et les deux transistors sont activés lorsque le signal de commande d' excursion basse correspond à l'autre valeur et que les données conservoes dans la section de conservation de données correspondent à cette valeur et sont désactivés lorsque le signal de commande d' excursion basse correspond à la première des valeurs et que les données conservées dans la section de conservation de données correspondent à cette valeur, et le circuit de correction d' excursion basse est connecté en série entre un n_ud d' excursion basse qui conserve le signal de commande d' excursion basse et une source de courant qui correspond à la première des valeurs et comprend au moins deux transistors, à la grille duquel le signal de commande d' excursion haute ou les données conservées dans la section de conservation de donnces sont appliqués, et au moins l'un des deux transistors devant être connectés au n_ud d' excursion basse est un transistor présentant une deuxième polarité, et les deux transistors sont activés :: 283761 1 lorsque le signal de commande d' excursion haute correspond à la première des valeurs et que les donnces conservées dans la section de conservation de données correspondent à cette valeur et sont désactivés lorsque le signal de commande d' excursion haute correspond à l'autre valeur et que les données conservées dans la section de conservation de données correspondent à cette valeur. 16. Circuit de conservation de données, comprenant une section de conservation de données qui prend et conserve les données d'entrée en synchronisation avec une horloge et fait sortir les données conservoes, un premier circuit de correction qui prend et conserve les données d'entrée en synchronisation avec une horloge et amène à l'état haut les données conservées dans la section de conservation de données lorsque le signal de commande d' excursion haute correspond à la première des valeurs, un deuxTème circuit de correction qui prend et conserve les données d'entrée sous la forme d'un signal de commande d' excursion basse en synchronisation avec l'horloge et amène à l'état bas les données conservées dans la section de conservation de données lorsque le signal de commande d' excursion basse correspond à l'autre valeur, un circuit de correction d' excursion haute qui commande le signal de commande d' excursion haute en fonction du signal de commande d' excursion basse et des données conservées dans la section de conservation de donnces, et un circuit de correction d' excursion basse qui commande le signal de commande d' excursion basse en fonction du signal de commande d' excursion haute et des données conservées dans la section de conservation de données, dans lequel le premier circuit de correction est configuré de telle 283761 1 sorte qu'une erreur à cause de laquelle le signal de commande d' excursion haute change pour passer de l'autre valeur à la première des valeurs ne se produit pas, le deuxième circuit de correction est configuré de telle sorte qu'une erreur à cause de laquelle le signal de commande d' excursion basse change pour passer de la première des valeurs à l'autre valeur ne se produit pas, le circuit de correction d' excursion haute est configuré de telle sorte que la commande prend fin lorsqu'une erreur se produit dans le signal de commande d' excursion basse ou les données conservées dans la section de conservation de donnéss, et le circuit de correction d' excursion basse est configuré de telle sorte que la commande prend fin lorsqu'une erreur se produit dans le signal de commande d' excursion haute ou les données conservées dans la section de conservation de données. 17. Circuit de conservation de données selon la revendication 16, dans lequel le premier circuit de correction comprend un premier circuit de grille composé d'un transistor présentant une première polarité qui prend et conserve les donnces d'entrce sous la forme du signal de commande d' excursion haute en synchronisation avec une horloge, et un premier transistor présentant une premlère polarité, à la grille duquel le signal de commande d' excursion haute est appliqué directement et qui amène à l'état haut les données conservées dans la section de conservation de données lorsque le signal de commande d' excursion haute correspond à la première des valeurs, et le deuxième cTrcuit de correction comprend un deuxTème cTrcuit de grille composé d'un transistor présentant une deuxième polarité, qui prend et conserve les données d'entrée sous la forme du signal de commande d' excursion basse en synchronisation avec l'horloge, et 283761 1 un deuxième transistor présentant une deuxième polarité, à la grille duquel le signal de commande d' excursion basse est appliqué directement et qui amène à l'état bas les données conservées dans la section de conservation de données lorsque le signal de commande d' excursion basse correspond à l'autre valeur. 18. Circuit de conservation de données selon la revendication 17, dans lequel le transistor du premier circuit de grille et le deuxième transistor sont agencés de façon à ne pas être adjacents, et le transistor du deuxième cTrcuit de grille et le premier transistor sont agencés de façon à ne pas être adjacents. 19. Circuit de conservation de données selon la revendication 17, dans lequel le circuit de correction d' excursion haute est connocté en série entre un n_ud d' excursion haute qui conserve le signal de commande d' excursion haute et une source de courant qui correspond à la première des valeurs et comprend au moins deux transistors, à la grille duquel le signal de commande d' excursion basse ou les données conservées dans la section de conservation de données sont appliqués, et au moins l'un des deux transistors devant être connectés au n_ud d' excursion haute est un transistor présentant une première polarité, et les deux transistors sont activés lorsque le signal de commande d' excursion basse correspond à la première des valeurs et que les données conservoes dans la section de conservation de données correspondent à cette valeur et sont désactivés lorsque le signal de commande d' excursion basse correspond à l'autre valeur et que les données contenues dans la section de conservation de donnces correspondent à cette valeur, et le circuit de correction d' excursion basse est connecté en série entre 283761 1 un n_ud d'excurelon basse qui conserve le signal de commande d' excursion basse et une source de courant qui correspond à l'autre valeur et comprend au moins deux transistors, à la grille duquel le signal de commande d' excursion haute ou les données conservées dans la section de conservation de données sont appliqués, et au moins l'un des deux transistors devant être connectés au n_ud d' excursion basse est un transistor présentant une deuxième polarité, et les deux transistors sont activés lorsque le signal de commande d' excursion haute correspond à l'autre valeur et que les données conservées dans la section de conservation de données correspondent à cette valeur et sont désactivés lorsque le signal de commande d' excursion haute correspond à la première des valeurs et que les données conservées dans la section de conservation de données correspondent à cette valeur. 20. Circuit de conservation de données selon la revendication 19, dans lequel le circuit de correction d' excursion haute est connecté en série entre un n_ud d' excursion haute qui conserve le signal de commande d' excursion haute et une source de courant qui correspond à l'autre valeur et comprend au moins deux translstors, à la grille duquel le signal de commande d' excursion basse ou les donnéss conservées dans la section de conservation de données sont appliqués, et au moins l'un des deux transistors devant être connectés au n_ud d' excursion haute est un transistor présentant une première polarité, et les deux transistors sont activés lorsque le signal de commande d' excursion basse correspond à l'autre valeur et que les données conservées dans la section de conservation de données correspondent à cette valeur et sont désactivés lorsque le signal de commande d' excursion basse correspond à la première des valeurs et que les données conservées dans la section de conservation de données correspondent à la valeur, et un circuit de correction d'excursion basse est connecté en série entre un n_ud d' excursion basse qui conserve le signal de commande d' excursion basse et une source de courant qui correspond à l'une des valeurs et comprend au moins deux transistors, à la grille duquel le signal de commande d' excursion haute ou les données conservées dans la section de conservation de données sont appliqués, et au moins l'un des deux transistors devant être connectés au n_ud d' excursion basse est un transistor présentant une deuxième polarité, et les deux transistors sont activés lorsque le signal de commande d'excursion haute correspond à la première des valeurs et que les données conservées dans la section de conservation de données correspond à cette valeur et sont désactivés lorsque le signal de commande d'excursion haute correspond à l'autre valeur et que les données conservées dans la section de conservation de données correspondent à cette valeur. 21. Circuit de conservation -de données qui connocte en série le circuit de conservation de données selon l'une quelconque des revendications 1 à 20 et qui fournit une horloge au circuit de conservation de données du premier étage ou à celui du dernier étage et une horloge inversée au circuit de conservation de