FR 2839380 A1 20031107 FR 0304960 A 20030423 1 2839380 La presente invention concerne, en general, des dispositifs de memorisation a semi-conducteurs magnetoresistifs et, plus particulierement, la minimisation des erreurs dans un dispositif de memorisation a semi-conducteurs magnetoresistif. Un dispositif de memorisation a semi-conducteurs magnetoresistif typique, s tel qu'un dispositif de memoire vive magnetique (MRAM pour Magnetic Random Access Memory selon le terme anglo-saxon), inclut une matrice de cellules de memorisation. Chacune des cellules est typiquement constituee de deux couches d'un film magnetique, separees par une couche dielectrique. L'orientation de la magnetisation d'une des couches est modifiable, tandis que ltorientation de la o magnetisation de l'autre couche est fixe ou "fixee" dans une orientation particuliere. La couche de film magnetique ayant une magnetisation modifiable est typiquement appelee "couche de memorisation de donnees" et la couche de film magnetique qui est fixee est typiquement appelee "couche de reference". Les pistes conductrices vent typiquement acheminees a travers la matrice des cellules de memorisation. Ces pistes conductrices vent typiquement disposees en rangees et en colonnes. Les pistes conductrices stetendant le long des rangees des cellules de memorisation vent generalement appelees "lignes de mot" et les pistes conductrices s'etendant le long des colonnes des cellules de memorisation vent generalement appelees "lignes de bit". Les lignes de mot et les lignes de bit vent typiquement orientees perpendiculaires les unes aux autres. Place a chaque intersection d'une ligne de mot et d'une ligne de bit, chaque cellule de memorisation memo ri se un b it d'information sous forme d' ori entati o n de magneti s ation. Typiquement, ltorientation de magnetisation dans la couche de memorisation de donnees s'aligne le long d'un axe de la couche de memorisation de donnees qui est 2s habituellement appele son axe facile. Typiquement, des champs magnetiques externes vent appliques pour basculer ['orientation de magnetisation dans la couche de memorisation de donnees le long de son axe facile a une orientation soit parallele, soit anti- parallele par rapport a ltorientation de magnetisation dans la couche de reference, en fonction de ltetat logique sonhaite. L'orientation de magnetisation de chaque cellule de memorisation prendra une des deux orientations stables a tout instant donne. Typiquement, ces deux orientations stables, parallele et anti-parallele, representent les valeurs logiques de 2 2839380 " 1 " et "0", respectivement. En variante, un systeme peut etre configure pour interpreter ltetat anti-parallele comme un "1" logique et l'etat parallele comme un "0" logique. L'orientation de magnetisation d'une cellule de memorisation selectionnee peut etre changee (a savoir, de parallele a anti-parallele ou vice versa) en delivrant un s courant a une ligne de mot et a une ligne de bit se coupant a ['emplacement de la cellule de memorisation selectionnee. Les courants creent des champs magnetiques qui, lorsque combines, peuvent commuter ltorientation de magnetisation de la cellule de memorisation selectionnee de parallele a anti-parallele ou vice versa. De maniere ideale, les champs magnetiques dans chaque cellule d'une matrice o de memoire vive magnetique s'aligneront dans la direction soit parallele, soit anti- parallele. Malheureusement, toutefois, en raison des imperfections des materiaux magnetiques utilises pour former les matrices de memoire vive magnetique, chaque cellule dans la matrice de memoire vive magnetique ne peut pas etre un rectangle parfait. En consequence, les champs magnetiques dans certaines des cellules de memorisation peuvent etre desalignes les uns par rapport aux autres. Les champs magnetiques dans une telle cellule demontreront typiquement une preference pour l'alignement soit dans ['orientation anti-parallele, soit dans ltorientation parallele, qui peut aboutir a une erreur lorsqutun essai est fait pour ecrire des donnees dans la cellule. Dans certains cas, les champs magnetiques dans une cellule particuliere peuvent meme devenir attaches soit dans 1'orientation anti-parallele, soit dans ltorientation parallele. Une cellule ayant une propension a favoriser une orientation sur l'autre ne commute pas typiquement sur une orientation de maniere fiable lorsque les donnees vent ecrites dans celle-ci, introduisant ainsi une erreur dans les donnees. A titre d'exemple, on suppose que l'on desire memoriser le nombre binaire 0000 dans 2s une matrice de memoire vive magnetique. Toutefois, lorsque chaque bit du nombre binaire 0000 est ecrit dans une cellule dans la matrice, un des bits est ecrit dans une cellule qui a une propension a demeurer dans ['orientation de la magnetisation qui correspond au "1" logique. En consequence, lorsque le nombre est extrait de la matrice, un "1" au lieu d'un "0" sera lu dans la cellule ayant une propension a demeurer dans 1'orientation qui correspond a un " 1 " logique (par exemple, le nombre extrait de la matrice peut etre 0010 a la place de 0000), introduisant ainsi une erreur dans le systeme. 3 2839380 Avantageusement mais facultativement, le procede presente au moins l'une des caracteristiques suivantes: - ltetape d'identification comprend les etapes suivantes: definir un sous-ensemble des cellules dans le dispositif, tester les cellules dans le sous-ensemble afin d'identifier les cellules dans le sous-ensemble presentant un mode de defaillance caracterise par une propension a demeurer dans une orientation particuliere de magnetisation; et predire si une cellule dans le dispositif a l'exterieur du sous-ensemble presente un mode de defai l lance caracteri se par une propension a demeurer dans une o orientation particuliere de magnetisation, sur la base des cellules identifiees dans le sous-ensemble; -le procede comprend, en outre, ltetape consistant a determiner si la propension de chaque cellule identifiee est a l'orientation parallele ou a l'orientation anti-parallele; - ltetape dtidentification comprend les etapes suivantes: appliquer un champ magnetique aux cellules dans le dispositif; analyser la courbe BH pour chacune des cellules dans le dispositif auquel le champ magnetique est applique afin d' identifier les cellules dont la courbe BH est decalee. o - l'etape d'identification comprend, en outre, les etapes suivantes: appliquer un champ magnetique aux cellules dans le sous-ensemble; analyser la courbe BH de chacune des cellules dans le sous-ensemble auquel le champ magnetique est applique afin d' identifier des cellules dont la courbe BH est decalee; et predire le mode de defaillance des cellules dans le dispositif situe a ltexterieur du sous-ensemble, sur la base des cellules dans le sous-ensemble dont la courbe BH est identifiee comme etant decalee; et, - ltetape de localisation comprend les etapes suivantes: attribuer a un premier groupe les cellules estimees avoir une propension a 1'orientation parallele de magnetisation; attribuer a un second groupe les cellules estimees avoir une propension a l'orientation anti-parallele de magnetisation; 4 2839380 memoriser ['emplacement de chaque cellule dans le premier groupe; et memoriser ltemplacement de chaque cellule dans le second groupe. Avantageusement mais facultativement, le systeme presente au moins l'une des caracteristiques suivantes: - l'element de traitement est. de plus, configure pour determiner, pour chacune des cellules identifiees, si la cellule presente une propension a ltorientation parallele ou a ltorientation anti-parallele; - I'element de traitement est. de plus, configure pour attribuer a un premier o groupe les cellules ayant une propension a ['orientation parallele de magnetisation et a un second groupe les cellules ayant une propension a ltorientation anti-parallele de magnetisation et pour localiser ['emplacement de chaque cellule dans le premier groupe et ltemplacement de chaque cellule dans le second groupe dans ['element de memoire; et - I'element de traitement est. de plus, configure afin d'utiliser des cellules dans le premier groupe pour memoriser les donnees correspondent a l'etat parallele de magnetisation et pour utiliser des cellules dans le second groupe afin de memoriser les donnees correspondent a l'etat anti-parallele de magnetisation. - 2839380 En consequence, il est necessaire de surmonter les deficiences et les imperfections enoncees ci-dessus. La presente description propose des modes de realisation exemplaires qui permettent a des erreurs dans un dispositif de memorisation a semiconducteurs s magnetoresistif comportant une pluralite de cellules, tel qutune matrice d'un dispositif de memoire vive magnetique (MRAM), d'etre minimisees. Un procede illustratif peut etre caracterise en ce qu'il comprend les etapes consistent a identifier des cellules dans un dispositif de memorisation a semi-conducteurs magnetoresistif qui presentent un mode de defaillance caracterise par une propension a demeurer o dans une orientation particuliere de magnetisation, a localiser ['emplacement des cellules identifiees et a compenser le mode de defaillance d'une cellule a ltemplacement localise. Avantageusement mais facultativement, le procede presente au moins l'une des caracteristiques suivantes: - l'etape d'identification comprend les etapes suivantes: definir un soul-ensemble des cellules dans le dispositif; tester les cellules dans le soul-ensemble afin d' identifier les cellules dans le soul-ensemble presentant un mode de defaillance caracterise par une propension a demeurer dans une orientation particuliere de magnetisation; et predire si une cellule dans le dispositif a 1'exterieur du soul-ensemble presente un mode de defaillance caracterise par une propension a demeurer dans une orientation particuliere de magnetisation, sur la base des cellules identifiees dans le soul-ensemble; - le procede comprend, en outre, ltetape consistent a determiner si la 2s propension de chaque cellule identifiee est a ['orientation parallele ou a ['orientation anti-parallele; - l'etape d/identification comprend les etapes suivantes: appliquer un champ magnetique aux cellules dans le dispositif; analyser la courbe BH pour chacune des cellules dans le dispositif auquel le champ magnetique est applique afin d' identifier les cellules dont la courbe BH est decalee. - l'etape d'identifcation comprend, en outre, les etapes suivantes: 6 2839380 appliquer un champ magnetique aux cellules dans le soul-ensemble; analyser la courbe BH de chacune des cellules dans le soul-ensemble auquel le champ magnetique est applique afin dtidentifier des cellules dont la courbe BH est decalee, et predire le mode de defaillance des cellules dans le dispositif situe a l'exterieur du soul-ensemble, sur la base des cellules dans le soul-ensemble dont la courbe BH est identifiee comrne etant decalee; et, - I'etape de localisation comprend les etapes suivantes: attribuer a un premier groupe les cellules estimees avoir une o propension a ['orientation parallele de magnetisation; attribuer a un second groupe les cellules estimees avoir une propension a ['orientation anti-parallele de magnetisation; memoriser ['emplacement de chaque cellule dans le premier groupe; et memoriser ltemplacement de chaque cellule dans le second groupe. Un systeme illustratif comprend un element de test configure pour identifier des cellules dans un dispositif de memorisation a semi-conducteurs magnetoresistif qui comportent un mode de defaillance caracterise par une propension a demeurer dans une orientation particuliere de magnetisation, un element de memoire et un element de traitement configure pour localiser 1'emplacement des cellules identifiees dans ltelement de memoire et pour compenser le mode de defaillance d'une cellule localisee. Avantageusement mais facultativement, le systeme presente au moins l'une des caracteristiques suivantes: 2s - I'element de traitement est. de plus, configure pour determiner, pour chacune des cellules identifiees, si la cellule presente une propension a ['orientation parallele ou a ['orientation anti-parallele; - l'element de traitement est. de plus, configure pour attribuer a un premier groupe les cellules ayant une propension a ['orientation parallele de magnetisation et a un second groupe les cellules ayant une propension a ['orientation anti-parallele de magnetisation et pour localiser ltemplacement de chaque cellule dans le premier - 7 2839380 groupe et ['emplacement de chaque cellule dans le second groupe dans ['element de memoire; et - I'element de traitement est. de plus, configure afin d'utiliser des cellules dans le premier groupe pour memoriser les donnees correspondent a l'etat parallele s de magnetisati on et pour uti liser de s cellul es dans le sec ond groupe afi n de memoriser les donnees correspondent a l'etat anti-parallele de magnetisation. D'autres caracteristiques et avantages de la presente invention deviendront apparents a lthomme de l'art lors de l'examen des dessins suivants et de la description detaillee. II est prevu que de tels caracteristiques et avantages soient inclus a o l'interieur de la portee de la presente invention, telle que definie dans les revendications annexees. La presente invention, telle que definie dans les revendications, peut etre mieux comprise en se referent aux dessins suivants. Les composants a l'interieur des dessins ne vent pas necessairement a ltechelle les uns par rapport aux autres, ['accent etant, au lieu de cela, place sur le fait d'illustrer nettement les principes de la presente invention. La figure 1 est une illustration d'une matrice du dispositif de memoire vive magnetique simplifiee (MRAM), qui est un dispositif de memorisation a semi conducteurs magnetoresistif exemplaire, sur lequel les modes de realisation de la presente invention peuvent operer. La figure 2 est une illustration detaillee d'un mode de realisation de la matrice de dispositif MRAM de la figure 1. La figure 3 est une autre illustration de la matrice du dispositif MRAM de la figure 1. 2s La figure 4 est un schema synoptique sous forme de blocs simplifie d'un systeme d'ordinateur qui peut etre utilise pour implementer un mode de realisation de ['invention. La figure S est un organigramme exemplaire illustrant les etapes executees par la logique de minimisation d'erreurs de la figure 4 pour minimiser les erreurs dans une matrice de dispositif de memorisation a semi-conducteurs magnetoresistif, telle que la matrice du dispositif MRAM. - 8 2839380 Dans la description suivante de ['invention, on se referee aux dessins annexes qui forment une partie de celle-ci et sur lesquels vent representes a ['aide d/illustration des modes de realisation specifiques selon lesquels ['invention peut etre mise en pratique. I1 conviendra de comprendre que d'autres modes de realisation peuvent etre s utilises et que des changements structurels ou logiques peuvent etre effectues sans sortir de la portee de la presente invention. La description detaillee qui suit, en consequence, ne doit pas etre entendue dans un sens limitatif et la portee de la presente invention est definie par les revendications annexees. A titre d'exemple, bien que decrit ci-dessous comme appliquee a une matrice de memoire vive 0 magnetique (MRAM), ['invention est generalement applicable a tout dispositif qui utilise une cellule de memorisation magnetoresistive comme element de memorisation, incluant, mais pas limite a, les MRAM, les EEPROM, les bascules, les registres a decalage, etc. En se referent maintenant aux figures, caracterisees en ce que des references 1S numeriques identiques indiquent des composants correspondents sur la totalite des diverges vues, la figure 1 est une illustration d'un dispositif memoire vive magnetique simplifie (MRAM), qui est un dispositif de memorisation a semi-conducteurs magnetoresistif exemplaire, sur lequel les modes de realisation de la presente invention peuvent operer. La figure 1 illustre un dispositif MRAM simplifie 100 comprenant une matrice 110 de cellules de memorisation 116 couplee a des circuits de commande 118. Dans un mode de realisation typique, le dispositif MRAM 100 comprend approximativement 1024 par 1024 cellules de memorisation, dont seulement un petit nombre sera illustre. Les cellules de memorisation 116 vent chacune formees a une intersection entre les lignes de commande 112 et 114. Dans cet exemple, les lignes de commande 112 vent disposees en rangees et les lignes de colonnes 114 vent disposees en colonnes. Les lignes de colonne 112 et 114 vent generalement orthogonales mais d'autres structures de reseau matriciel plus complexes vent egalement possibles. De maniere appropriee, les lignes de rangees et de colonnes 112 et 114 vent couplees a des circuits de commande 118, qui incluent une pluralite de circuits de commande de lecture/ecriture. En fonction de ['implementation, un circuit 9 2839380 de commande de lecture/ecriture est prevu par colonne ou des circuits de commande de lecture/ecriture vent multiplexes ou partages entre les colonnes. Dans un acces au dispositif, tel qutune operation d'ecriture ou une operation de lecture, une rangee 112 et une ou plusieurs colonnes 114 vent typiquement selectionnees par les circuits de commande 118 pour acceder a la cellule ou aux cellules 116 de memorisation requise, tel qu'illustre sur la figure 1. En fonction de ['orientation de la matrice 110, toutefois, une colonne 114 et de nombreuses rangees 112 peuvent etre selectionnees par les circuits de commande 118. En se referent a la configuration a titre d'exemple illustree sur la figure 1, les cellules selectionnees 116, lo la ligne de rangee selectionnee 112 et les lignes de colonne selectionnees 114 vent chacune representees par des lignes en gras. Un dispositif MRAM typique demande une distance minimale m, telle que soixante-quatre cellules, entre les lignes de colonne selectionnees 114 pour minimiser ['interference entre cellules. Etant donne que chaque matrice 110 comporte des rangees d'une longueur 1, telle que 1024 cellules de memorisation, il est possible d'acceder simultanement jusqu'a l/m = 1024/64 = 16 cellules uniquement adressables dans la matrice 110. Chaque cellule de memorisation 16 memorise un bit de donnee representant de maniere appropriee une valeur numerique et, de preference, une valeur binaire (a savoir, un ou zero). De maniere appropriee, chaque cellule de memorisation inclut deux films qui prennent une des deux orientations de magnetisation stables, connues comme parallele et anti-parallele. L'orientation de la magnetisation influence la resistance de la cellule de memorisation. Lorsque la cellule de memorisation 16 est a ltetat antiparallele, la resistance est a sa valeur la plus elevee et lorsque la cellule de memorisation magnetique est a l'etat parallele, la resistance est a sa valeur la plus faible. De maniere appropriee, ltetat antiparallele a resistance elevee definit un etat logique "O" et ltetat parallele a faible resistance definit un etat logique "1" ou vice versa. Dans un mode de realisation typique d'un dispositif de memorisation a semi- conducteurs magnetoresistif, la resistance de chaque cellule de memorisation 116 est determinee en conformite avec un phenomene connu comme effet tunnel spin et les cellules vent appelees cellules de memorisation a jonction tunnel magnetique. La condition de la cellule de memorisation est determinee en mesurant le courant de detection (proportionnel a la resistance) ou un parametre apparente tel que le temps 2839380 de reponse pour decharger une capacite connue, qui procure une ou plusieurs valeurs parametriques pour chaque cellule de memorisation. Une valeur logique peut ensuite etre obtenue a partir de la valeur ou des valeurs parametriques obtenues. En fonction de la nature et de la structure du dispositif MRAM, I'operation de lecture peut s comprendre de multiples etapes ou demander des actions de lecture et de reecriture combmees. La figure 2 montre le dispositif MRAM 100 de la figure 1 de maniere plus detaillee. Une macro-matrice 200 est formee comprenant une pluralite importante de matrices individuelles 110, dont chacune est formee comme decrit ci-dessus o concernant la figure 1 (les circuits de commande 1 18 ont ete omis de la figure 2 a des fins de simplicite). L'utilisation de plusieurs matrices permet de maniere avantageuse d'obtenir un dispositif MRAM d'une capacite de memorisation de donnees totale sonhaitee, sans que les matrices individuelles 110 deviennent en elles-memes si grandes qutelles soient difficiles a fabriquer ou a controler. A des fins de simplicite, la figure 2 ne montre qutune partie de la macro-matrice 200. De nombreux choix de conception vent disponibles pour lthomme du metier lors de ['implementation des matrices 110 sur un substrat approprie pendant la fabrication du dispositif mats, entre autres problemes, il est habituellement souhaite de reduire la surface du substrat pour chaque matrice. De maniere commode, on a trouve que les matrices 110 peuvent etre fabriquees en couches. Dans l'exemple represente sur la figure 2, quatre matrices 110 vent disposees en couches pour former une pile 115. Dans un dispositif pratique exemplaire ayant une capacite de memorisation de l'ordre de 144 Mb, 1152 matrices 110 vent disposees en une macro- matrice d'une largeur de 16 matrices, d'une hauteur de 18 matrices, avec quatre 2s couches empilees. De maniere facultative, le dispositif MRAM comprend plus qu'une telle macro-ma/rice. Comme cela est illustre sur la figure 2, on peut acceder a la macromatrice en selectionnant une rangee 112 dans chacune de la pluralite des matrices 110 et en selectionnant plusieurs colonnes 114 a partir de chacune de la pluralite des matrices pour selectionner, de ce fait, une pluralite de cellules de memorisation 116 (figure 1). Les cellules auxquelles on accede a l'interieur de chacune de la pluralite des matrices correspondent a une petite partie d'une unite de donnees. E, semble, les 1 1 2839380 cellules auxquelles on accede procurent une unite complete de donnees, telle qutune unite de secteur complete ou au moins une partie substantielle de ['unite. De maniere avantageuse, chacune de la pluralite des matrices est accessible sensiblement simultanement, ce qui est connu dans l' art comme passer a travers la macro-ma/rice. En utilisant le passage par travers, la vitesse d'acces au dispositif en ce qui concerne une operation de lecture ou une operation d'ecriture est accrue. Comme cela est represente sur la figure 2, il est commode que la meme adresse de rangee et les memes adresses de colonne soient selectionnees dans chacune de la pluralite des matrices 110. C'est-a-dire qu'une unite de donnees est 0 memorisee a travers une pluralite de matrices 110, en utilisant les memes adresses de rangee et de colonne a l'interieur de chacune de la pluralite des matrices 110. Comme cela est egalement represente sur la figure 2, les matrices 110 vent typiquement disposees en couches pour former des piles. On peut acceder a une seule matrice a l'interieur de chaque pile en une foist De ce fait, il est commode que la pluralite des matrices 110 utilisees pour memoriser une unite de secteur de donnees soit chacune dans des piles differentes (a savoir, aucune de la pluralite selectionnee des matrices ntest dans la meme pile). De meme, il est commode de selectionner des matrices qui vent toutes dans la meme couche. De maniere ideale, une matrice est selectionnee a partir de chaque pile, les matrices etant chacune dans la meme couche a l'interieur de chaque pile. Dans l'exemple illustre sur la figure 2, la matrice la plus en haut a l'interieur de chaque pile a ete selectionnee. De maniere encore plus commode, le nombre des matrices disponible dans la macro-matrice 200 est adapte a la dimension d'unite de secteur de donnees qui doit etre memorisee dans le dispositif. Ici, il est commode de fournir le nombre total de matrices de sorte que, etant donne le nombre de cellules auxquelles on peut acceder simultanement dans une matrice, une unite de secteur est memorisee en utilisant des cellules a l'interieur de la totalite des matrices, d'une seule couche du dispositif pour memoriser une unite de secteur complete de donnees. Dans d'autres modes de realisation, il est commode qu'une fraction d'un nombre entier d'une unite de secteur de donnees (par exemple, la moitie ou un tiers d'une unite de secteur) soit simultanement accessible. 12 2839380 Bien que cela soit generalement fiable, on a trouve que des defaillances peuvent se produire qui influencent ['aptitude du dispositif a memoriser des donnees de maniere fiable dans les cellules de memorisation 116. Les defaillances vent hautement indesirables et signifient qu'au moins certaines cellules de memorisation dans le dispositif ne peuvent pas etre ecrites ni lues de maniere gable. Une cellule affectee par une defaillance peut devenir non risible, dans lequel cas aucune valeur logique ne peut etre extraite de la cellule, ou peut devenir non fiable, dans lequel cas la valeur logique extraite de la cellule n'est pas necessairement la meme que la valeur ecrite dans la cellule (par exemple, un "1" est ecrit mais un "0" est lu). La capacite de o memorisation et la fiabilite du dispositif peuvent etre affectees serieusement et dans le pire cas le dispositif entier devient inutilisable. Les mecanismes de lutte contre les defaillances peuvent prendre diverges formes. Un mode de realisation de la presente invention est dirige vers la minimisation des erreurs qui resultent d'une propension d'une cellule a demeurer dans l'etat soit parallele, soit anti-parallele pendant le fonctionnement normal, en depit des tentatives pour ecrire dans la cellule un etat different. Comme on utilise ici, la propension d'une cellule a demeurer dans un etat particulier inclut des situations dans lesquelles la resistance d'une cellule est beaucoup plus elevee ou beaucoup plus basse que la resistance d'une cellule typique dans la matrice, de meme que des situations dans lesquelles une cellule est collee dans une orientation particuliere. Si la resistance d'une cellule est beaucoup plus faible que la resistance d'une cellule typique dans la matrice (ce que l'on appelle typiquement "bit en court-circuit"), la cellule demeurera tvpiquement a l'etat parallele a des tensions de polarisation plus elevees que celles qui devraient etre necessaires pour faire basculer la cellule a ltetat anti-parallele. Si la resistance d'une cellule est beaucoup plus elevee que la resistance d'une cellule typique dans la matrice (ce que l'on appelle typiquement "bit ouvert"), la cellule demeurera typiquement a ltetat parallele a des tensions de polarisation plus elevees que celles qui devraient etre necessaires pour faire basculer la cellule a l'etat anti-parallele. Si une cellule est attachee ou collee soit en orientation parallele, soit en orientation anti-parallele, la cellule ne changera pas son orientation en reponse a un ordre d'ecriture meme si la tension de polarisation est accrue. - 13 2839380 Un mode de realisation de ['invention permet aux donnees d'etre ecrites et lues correctement dans des sections de memoire qui incluent des cellules ayant une propension soit pour l'etat parallele, soit pour ltetat anti-parallele. Une methodologie exemplaire pour tester les cellules dans une matrice MRAM afin de determiner s lesquelles, s'il y en a, des cellules ont une propension a demeurer soit dans l'etat parallele, soit dans l'etat anti-parallele pendant le fonctionnement normal sera maintenant decrite en se referent a la figure 3. Il conviendra de noter qu'un dispositif peut etre teste par l'intermediaire du test de chaque cellule dans le dispositif ou, en variante, par l'intermediaire du test des rangees et/ou des colonnes des cellules. Du o fait que certains desmodes de defaillance precedemment decrits peuvent aboutir a la defaillance de groupes apparentes de cellules (par exemple, des bits en court-circuit affectent typiquement toutes les cellules de memorisation se trouvant dans la meme rangee et dans la meme colonne; les bits ouverts peuvent, mais pas toujours, affecter toutes les cellules de memorisation se kouvant dans la meme rangee, ou colonne, ou les deux), la propension de chaque cellule dans la matrice a un etat particulier peut etre predit sans tester reellement chaque cellule individuellement tent qutun echantillon des cellules significatif du point de vue statistique est teste. La figure 3 montre, de maniere simplifiee, une partie d'une matrice 110, similaire a la matrice decrite ci-dessus en se referent a la figure 1. Sur la figure 3, la matrice 110 inclut une rangee 120 de cellules de test 160. De maniere commode, les cellules de test 160 vent configurees de maniere identique aux cellules de memorisation 116 du reste de la matrice. La rangee de test 120 peut etre disposee a tout emplacement commode quelconque, tel quten haut ou en teas ou a l'interieur de la matrice 110. Typiquement, une rangee de cellules de memorisation 116 de la matrice 110 est selectionnee pour fonctionner comme rangee de test 120. La rangee de test est selectionnee, de maniere appropriee, pour etre une rangee qui elle-meme ne contient pas de cellule defaillante mais qui est positionnee pour etre affectee par les cellules defaillantes dans d'autres rangees. La rangee de test est. de preference, determinee au moment de la fabrication du dispositif. Si on le desire, la rangee de test 120 peut etre reselectionnee ou deplacee de temps en temps. De maniere commode, on a trouve qu'en examinant la condition des cellules de test 160 dans la rangee de test 120, ceci permet que des predictions precises soient 14 2839380 effectuees concernant la condition des cellules de memorisation 116 dans les autres parties de la matrice. A titre d'exemple illustratif, la figure 3 montre une partie de la matrice 110 ou une cellule 161 souffre d'une defaillance de bit en court-circuit. En raison de la nature de cette defaillance dans le dispositif MRAM exemplaire de la s figure 3, la cellule a bit en court-circuit 161 affecte la totalite des cellules se trouvant dans la meme rangee et dans la meme colonne, incluant une cellule de test 162 parmi les cellules de test 160 dans la rangee de test 120. En consequence, la cellule de test 162 indique qutune defaillance de bit en court-circuit stest produite affectant la colonne dans laquelle se trouve cette cellule de test 162. 0 Pendant une operation de lecture, une ligne de rangees 112 et une ou plusieurs lignes de colonnes 114 vent activees (par exemple, par les circuits de commande 118 de la figure 1) pour selectionner un ensemble de cellules de memorisation 116 a l'interieur de la matrice 110, tel qu'illustre par les lignes en gras a la figure 3. Une cellule 163 qui a ete affectee par la cellule a bit en court-circuit 161 se trouve parmi ces cellules selectionnees. En examinant la condition de la cellule de test 162, on peut predire que la cellule 163 a ete affectee par une defaillance. Cette prediction permet ensuite que des ameliorations soient faites dans les etages suivants de ['operation de lecture concernant les cellules selectionnees. D'autres schemes peuvent etre employee pour determiner lesquelles, s'il y en a, des cellules dans la matrice presentent une propension a demeurer soit a 1'etat parallele, soit a l'etat anti-parallele pendant le fonctionnement normal. Dans un mode de fonctionnement simple, les cellules de test vent examinees une fois, afin de determiner les colonnes 114 a l'interieur de la matrice 110 qui vent affectees par des defaillances, particulierement des defaillances de bit en court-circuit, des defaillances de bit ouvert ou de bits "colles ou attaches". L'examen des cellules de test 160 peut prendre toute forme appropriee quelconque. Dans un mode de realisation, on ecrit dans chaque cellule de test 160 une valeur connue, telle qu'un "1" logique. On examine ensuite les cellules de test en lisant les valeurs logiques dans les cellules de test 160. Si l'une quelconque des cellules de test montre une valeur logique de "0", alors il peut etre predit qu'une defaillance, telle qu'une defaillance de bit en court-circuit, stest produite qui affecte la colonne 114 dans laquelle se trouve cette cellule de test 160. De maniere similaire, 2839380 l'ecriture d'un "0" dans les cellules de test et la lecture d'un " 1 " devraient indiquer une defaillance de bit ouvert. De maniere facultative, deux rangees de test peuvent etre prevues, la premiere con,cue pour indiquer une defaillance de bit en court-circuit et la seconde con,cue pour indiquer une defaillance de bit ouvert. On peut ecrire une fois s dans les cellules de test et on peut les fire de maniere repetee, ou on peut reecrire apres chaque lecture, comme requis pour maintenir l'integrite des cellules. L'emplacement et la nature des cellules de test 160 et le procede d'examen des cellules de test 160 vent facilement adaptes en conformite avec la nature specifique du dispositif MRAM particulier. 0 Bien que les cellules de test 160 puissent etre utilisees pour predire les modes de defaillance des cellules dans une matrice, en variante, chaque cellule dans la matrice peut etre testee, tel que pendant le deverminage, pour determiner le mode de defaillance de chaque cellule. A titre d'exemple, on suppose que ltetat parallele constitue un "1" logique et que ltetat anti-parallele constitue un "0" logique. Dans un mode de realisation, on ecrit dans chaque cellule dans la matrice 101 une valeur connue, telle qutun " 1 " logique. Si la lecture de la cellule renvoie un "0" logique alors la cellule est estimee avoir une propension a l'etat anti-parallele. De maniere similaire, ltecriture d'un "0" dans la cellule et la lecture en retour d'un "1" indiquerait que la cellule a une propension a l'etat parallele. Une fois que les cellules ayant une propension a une orientation particuliere vent identifiees, par le test de chaque cellule ou par le test d'un nombre significatif de cellules de test selectionnees du point de vue statistique et la prediction de la propension des autres cellules basee sur les resultats des cellules de test selectionnees, les donnees vent memorisees dans les cellules de manieres telles a 2s compenser les propensions. Ainsi, ['invention permet a ces cellules d'etre utilisees au lieu d'etre evitees. Des modes de realisation de ['invention peuvent etre implementes en logiciel (par exemple, micro-instruction), circuits ou une combinaison de ceux-ci. A titre d'exemple non limitatif, le systeme peut etre implemente dans un systeme d'ordinateur, lequel inclut un logiciel, sous forme de programme executable, qui est execute par un processeur special ou universel, tel qu'un processeur dans un ordinateur personnel (PC, compatible IBM, compatible Apple ou autre), une station 16 2839380 de travail, un mini-ordinateur ou un ordinateur de grande puissance. Un exemple d'un ordinateur universe! qui peut implementer les modes de realisation de la presente invention est represente sur la figure 4. Sur la figure 4, le systeme d'ordinateur est represente par la reference numerique 400. s En general, en termes d'architecture de circuits, comme represente sur la figure 4, le systeme d'ordinateur 400 inclut un dispositif MRAM 100 configure comme illustre ci-dessus en se rapportant a la figure 1, lequel est un dispositif de memorisation a semi-conducteurs magnetoresistif exemplaire pour lequel il est souhaite implementer les modes de realisation de la presente invention. Le systeme lo d'ordinateur 400 inclut egalement un processeur 412, un memoire 414 et un ou plusieurs dispositifs d'entree et/ou de sortie (E/S) 416 (ou des peripheriques), dont la totalite vent couples pour communication via une interface locale 418. L'interface locale 418 peut etre, par exemple mais non limitee a, un ou plusieurs bus ou autres connexions cablees ou sans fil, comme cela est connu dans ['art. L'interface locale 418 peut avoir des elements supplementaires, lesquels vent omis a des fins de simpl icite, tel s que de s unites de commande, des memo ire s tampons (des antememo ire s), des c ircu its d'attaque, d e s repeteurs et de s recepteurs pour permettre les communications. En outre, ['interface locale peut inclure des connexions d'adresse, de commande et/ou de donnees pour permettre des communications appropriees entre les composants precedemment mentionnes. Le processeur 412 est un dispositif materiel pour executer les logiciels, particulierement celui memorise dans la memoire 414. Le processeur 412 peut etre tout processeur que lton trouve sur le marche ou dedie, une unite centrale (UC), un proces seur auxi li aire parmi divers pro ce s seurs as soci es au systeme d 'ord inateur 4 0 0, un microprocesseur a base de semi-conducteurs (sous la forme dinne micro-puce ou d'un ensemble de puces), un macroprocesseur ou, en general, tout dispositif pour executer les instructions du logiciel. Les exemples de microprocesseur approprie que l'on trouve sur le marche vent comme suit: un microprocesseur de la serie PA-RISC de la societe Hewlett-Packard, un microprocesseur de la serie 80X86 ou Pentium de Intel Corporation, un microprocesseur PowerPc d'IBM, un microprocesseur Sparc de Sun Microsystems, Inc., ou un microprocesseur de la serie 68xxx de la societe Motorola. 17 2839380 La memoire 414 peut inclure l'une quelconque d'une combinaison d'elements memoire non remanents (par exemple, une memoire vive (RAM, telle que DRAM, SRAM, SDRAM, etc.)) et des elements memoire remanents (par exemple, memoire vive magnetique (MRAM), ROM, disque cur, bande, CD-ROM, etc.). Il conviendra s de noter qutune MRAM est remanente tandis que d'autres types de memoire vive (a savoir, DRAM, SRAM, SDRAM, etc.) vent non remanentes. Ainsi, il peut etre avantageux d'utiliser une MRAM remanente au lieu d'une RAM non remanente dans certaines applications. Ceci augmente encore la necessite de minimiser les erreurs dans une matrice MRAM. Bien que represente comme se trouvant a l'exterieur de la 0 memoire 414, le dispositif MRAM 100 peut comprendre une partie de la memoire 414. La memoire 414 peut egalement incorporer des types de support de memorisation electronique, magnetique, optique etlou d'autres types. Il conviendra de noter que la memoire 414 peut avoir une architecture distribuee, ou les divers composants vent situes distants les uns des autres mais auxquels le processeur 412 peut acceder. Le logiciel dans la memoire 414 peut inclure un ou plusieurs programmes separes, dont chacun comprend un listing ordonne d'instructions executables pour implementer les fonctions logiques. Dans l'exemple de la figure 4, le logiciel present dans la memoire 414 inclut une logique de minimisation d'erreurs 410 et un systeme d'exploitation approprie (O/S) 422. Une liste non exhaustive d'exemples de systeme d'exploitation 422 appropries que lton trouve sur le marche est comme suit: (a) un systeme d'exploitation Windows que lton trouve chez Microsoft Corporation; (b) un systeme d'exploitation Netware que l'on trouve chez Novell Inc.; (c) un systeme 2s d'exploitation Macintosh que l'on kouve chez Apple Computer, Inc.; (d) un systeme d'exploitation UNIX que lton trouve a l'achat chez de nombreux vendeurs, tels que Hewlett-Packard Company, Sun Microsystems, Inc. et AT&T Corporation; (e) un systeme d'exploitation LINUX qui est libre et que l'on peut se procurer rapidement sur Internet; (f) un systeme d'exploitation Vxworks en temps reel que l'on trouve chez WindRiver Systems, Inc.; ou (g) un systeme d'exploitation a base domestique, tel qu'implemente dans des ordinateurs portatifs ou des assistants de donnees personnelles (PDA) (par exemple, PalmOS que l'on trouve chez Palm Computing 18 2839380 Inc., et Windows CE que l'on trouve chez Microsoft Corporation). Le systeme d'exploitation 422 commande fondamentalement ltexecution d'autres programmes de ltordinateur, tels que la logique de minimisation d'erreurs 410, et procure la planification, la commande d'entreelsortie, la gestion des fchiers et des donnees, la gestion de memoire et la commande de communication et des services apparentes. La logique de minimisation d'erreurs 410 peut etre un programme source, un programme executable (code objet), un script ou toute autre entite comprenant un ensemble d/instructions qui doivent etre executees. Lorsque c'est un programme source, alors le programme est typiquement traduit via un compilateur, un 0 assembleur, un interpreteur ou analogues, qui peut ou non etre inclus dans la memoire 414, de facon a fonctionner correctement en liaison avec le systeme d'exploitation 422. En outre, la logique de minimisation d'erreurs 410 peut etre ecrite comme (a) un langage de programmation oriente objet, qui comporte des classes de donnees et des methodes, ou (b) un langage de programmation procedural, qui comporte des programmes, des sous-programmes etlou des fonctions, par exemple, mais pas limite a, C, C++, Pascal, Basic, Fortran, Cobol, Perl, Java et Ada. Les dispositifs d'entree/sortie 416 peuvent inclure des dispositifs d'entree, par exemple, mais pas limite a, un clavier, une souris, un numeriseur, un microphone, etc. En outre, les dispositifs d'entreelsortie 416 peuvent egalement inclure des dispositifs de sortie, par exemple, mais pas limite a, une imprimante, un afficheur, etc. Enfin, les dispositifs d'entreelsortie 416 peuvent inclure, en outre, des dispositifs qui communiquent avec a la fois les entrees et les sorties, par exemple, mais pas limite a, un modulateur/demodulateur (modem; pour acceder a un autre dispositif, systeme ou reseau), un emetteurlrecepteur radio frequence (RF) ou auke emetteur/recepteur radio, une interface telephonique, une passerelle, un routeur, etc. Si l'ordinateur 400 est un ordinateur personnel, une station de travail ou analogues, le logiciel dans la memoire 414 peut inclure, en outre, un systeme d'entreelsortie de base (BIOS) (omis a des fins de simplicite). Le BIOS est un ensemble de programmes logiciels essentials qui initialise et teste les circuits a la mise sous tension, lance le systeme d'exploitation 422 et supporte le transfert des donnees entre les dispositifs materiels. Le BIOS est memorise dans une memoire morte, de sorte que le BIOS peut etre execute lorsque l'ordinateur 300 estctive. 19 2839380 Lorsque l'ordinateur 400 est en fonctionnement, le processeur 412 est configure pour executer le logiciel memorise dans la memoire 414 pour communiquer les donnees vers et depuis la memoire 414 et pour commander generalement les operations de ltordinateur 400 se rapportant au logiciel. La logique de minimisation d'erreurs 410 et le systeme d'exploitation 422, en totalite ou en partie, mais typiquement le dernier cas, vent lus par le processeur 412, peut etre mis en memoire tampon dans le processeur 412 et ensuite execute. Lorsque la logique de minimisation d'erreurs 410 est implementee en logiciel, comme cela est represente sur la figure 4, il conviendra de noter que la 0 logique de minimisation d'erreurs 410 peut etre memorisee sur tout support risible par l'ordinateur quelconque pour utilisation par ou en liaison avec tout systeme ou procede lie a ltordinateur. Dans le contexte de ce document, un support risible par ordinateur est un dispositif physique, electronique, magnetique, optique ou autre dispositif physique ou signifie qu'il peut contenir ou memoriser un programme d'ordinateur pour utilisation par ou en liaison avec un systeme ou un procede lie a ltordinateur. La logique de minimisation d'erreurs 410 peut etre incorporee dans tout support risible par ordinateur pour utilisation par ou en liaison avec un systeme, un appareil ou un dispositif d'execution d'instructions tel qu'un dispositif a base d'ordinateur, un systeme contenant des processeurs ou autre systeme qui peut extraire les instructions du systeme, de l'appareil ou du dispositif d'execution d'instructions et executer les instructions. Dans le contexte de ce document, un "support risible par ordinateur" peut etre tout moyen quelconque qui peut memoriser, communiquer, propager ou transporter le programme pour utilisation par ou en liaison avec le systeme, l'appareil ou le dispositif d'execution d'instructions. Le support risible par ordinateur peut etre, par exemple, mais pas limite a, un systeme, appareil, dispositif ou support propagation optique, electromagnetique, infrarouge ou a semiconducteur. Des exemples plus specifiques (une liste non exhaustive) de support risible par ordinateur devraient inclure ce qui suit: une connexion electrique (electronique) ayant un ou plusieurs cables, une disquette d'ordinateur portable (magnetique), une memoire vive (RAM) (electronique), une memoire morte (ROM) (electronique), une memoire morte effa,cable et programmable (EPROM, EEPROM ou memoire Flash) (electronique), une fibre optique (optique) et une memoire morte compacte portable 2839380 (CD-ROM) (optique). On notera que le support risible par ordinateur pourrait meme etre du papier ou un autre support approprie sur lequel le programme est imprime du fait que le programme peut etre electroniquement saisi, ou via, par exemple, la numerisation optique du papier ou autre support, compile, interprete ensuite ou sinon s traite de maniere appropriee, si necessaire, puis memorise dans la memoire de ltordinateur. Dans un mode de realisation alternatif, lorsque le systeme est implemente en circuits, la logique de minimisation d'erreurs 410 peut chacune etre implementee avec l'une quelconque ou une combinaison des technologies suivantes, qui vent bien connues dans ['art: un (des) circuit(s) logique(s) discret(s) ayant des portes logiques pour implementer les fonctions logiques sur des signaux de donnees, un circuit integre specifique a ['application (ASIC) ayant des portes logiques combinatoires appropriees, un (des) reseau(x) de portes programmables (PGA), un reseau logique programmable par l'utilisateur (FPGA), etc. La figure 5 est un organigramme qui illustre un procede exemplaire qui peut etre implemente par la logique de minimisation d'erreurs 410 de la figure 4 pour minimiser les erreurs lors de la memorisation des donnees dans un dispositif de memorisation a semi-conducteurs magnetoresistif, tel que le dispositif MRAM 100. Toutes descriptions du traitement ou blocs dans les organigrammes devraient etre compris comme representant des modules, des segments ou des parties de code qui peuvent inclure une ou plusieurs instructions executables pour implementer les fonctions ou etapes logiques specifiques dans le traitement. Les implementations en variante vent incluses a l'interieur de la portee des modes de realisation de ['invention, dans lesquels les fonctions peuvent etre executees en dehors de l'ordre de celui represente ou decrit, incluant un ordre sensiblement simultane ou inverse, en fonction de la fonctionnalite impliquee, comme cela sera compris par l'homme de l'art de ['invention. Dans le pave 501, la logique de minimisation d'erreurs 410 identifie chaque cellule dans le dispositif MRAM 100 qui presente un mode de defaillance caracterise par une propension a favoriser une orientation de la magnetisation sur 1'autre (a savoir, parallele sur anti-parallele, ou ['inverse) et le mode de defaillance particulier associe a chaque cellule. Dans le mode de realisation illustre sur la figure 5, la determination du mode de defaillance est effectuee par la logique de minimisation d'erreurs 410. L'invention n'est pas limitee a la methodologie particuliere utilisee pour identifier les cellules dans la matrice qui ont une propension a favoriser une orientation de magnetisation sur l'autre. Toute methodologie de test connue de l'homme du metier peut etre utilisee pour determiner la propension des cellules dans le dispositif, incluant, mais non limitee a, les methodologies de test exemplaire decrites ci-dessus en se referent a la figure 3. Une autre methodologie de test potentielle pourrait impliquer l'analyse de la courbe BH pour certaines ou la totalite o des cellules dans le dispositif, comme cela est connu de lthomme du metier. A titre d'exemple, un champ magnetique pourrait etre applique a chaque cellule dans le dispositif (ou chaque cellule dans un ensemble de tests) et une determination du mode de defaillance pour chaque cellule pourrait ensuite etre realisee (ou predite si un ensemble de tests est utilise) sur la base de l'analyse du decalage de la courbe BH pour chaque cellule dans le dispositif (ou dans le soul-ensemble de tests des cellules). Une fois que ['identification du mode de defaillance a ete effectuee dans le pave 501, la logique de minimisation d'erreurs avance au pave 503. Dans le pave 503, les emplacements des cellules identifiees dans le pave 501 vent localises, tel quten memorisant les emplacements dans la memoire 414. Les paves 501 et 503 vent repetes jusqu'a ce que ['emplacement de chaque cellule dans le dispositif MRAM 100 qui a une propension a un etat particulier de magnetisation ait ete identifie et localise. Dans un mode de realisation en variante (non represente sur les dessins) les fonctions effectuees dans les paves 501 et 503 pourraient etre effectuees comme une partie du processus de deverminage du dispositif MRAM 100 et les emplacements de s cel lule s ay ant l es mo de s de d efai l lanc e determines peuvent etre pre- loc al i s es dans la memoire 414. En revenant au mode de realisation de la figure 5, une fois que les modes de defaillance particuliers pour chaque emplacement cellule vent identifies (dans le pave 501) et localises (dans le pave 503), la logique de minimisation d'erreurs 410 est configuree dans le pave 505 pour compenser le mode de defaillance particulier de chaque cellule localisee. La logique de minimisation d'erreurs 410 est ensuite utilisee 22 2839380 dans le pave 507 pour commander des operations d'ecriture et de lecture pour chaque emplacement localise dans le pave 503, permettant, en consequence, a ces emplacements d'etre utilises et minimisant les erreurs associees a une telle utilisation. La logique de minimisation d'erreurs 410 peut coder et decoder les donnees s de diverges manieres pour compenser le mode de defaillance associe a une cellule particuliere. A titre d'exemple, dans un mode de realisation, la logique de minimisation d'erreurs 410 peut utiliser des cellules ayant une propension a ltorientation " 1 " logique exclusivement pour memoriser les bits de donnees correspondent a un " 1 " logique et les cellules ayant une propension a ['orientation "0" o logique exclusivement pour memoriser les bits de donnees correspondent a un "O" logique. Dans un autre mode de realisation, la logique de minimisation d'erreurs 410 peut coder un bit de donnee correspondent a un " 1 " logique en inversant le bit a un "O" logique et peut ensuite memoriser le bit inverse dans une cellule ayant une propension a ltorientation "0" logique. La logique de minimisation d'erreurs 410 devrait ensuite retourner le bit a son etat logique correct lors du decodage. Dans encore un autre mode de realisation, la logique de minimisation d'erreurs 410 peut utiliser une analyse du decalage de la courbe BH pour chaque cellule dans un dispositif (ou dans un ensemble de tests du dispositif) pour compenser les cellules ayant une propension a un etat logique sur l'autre. Sur la base d'une telle analyse, la logique de minimisation d'erreurs devrait dynamiquement modifier l'intensite du champ magnetique applique aux donnees a ecrire dans une cellule particuliere afin de compenser le decal age de la cellule de la courbe BH (par exemple, en augmentant le courant applique aux lignes de mot et de bit particulieres qui se coupent au niveau de la cellule ayant un decalage de la courbe BH). I1 devrait etre apparent a lthomme du metier que de nombreuses modifications et variantes peuvent etre effectuees sur les modes de realisation preferes de la presente invention comme enoncee precedemment, sans sortir sensiblement des principes de la presente invention. D'autres modifications et variantes de ['invention peuvent etre implementees afin d'exploiter le concept de base de compenser la propension de certaines cellules dans une matrice a favoriser un etat logique sur l'autre. La totalite de ces modifications et variantes vent destinees a etre incluses ici a 23 2839380 I'interieur de la portee de la presente invention, comme defini dans les revendications qui suivent. 24 2839380 REVENDICATIONS 1. Procede pour minimiser des erreurs dans un dispositif de memorisation a semi-conducteurs magnetoresistif (100) comportant une pluralite de cellules (116), le procede comprenant les etapes suivantes: identifier les cellules dans le dispositif presentant un mode de defaillance caracterise par une propension a demourer dans une orientation particuliere de magnetisation (501); localiser ['emplacement des cellules identifiees (503); et 0 compenser le mode de defaillance d'une cellule a ['emplacement localise (505). 2. Procede selon la revendication 1, dans loquel ltetape d'identification comprend les etapes suivantes. definir un soul-ensemble des cellules dans le dispositif; tester les cellules dans le soul-ensemble afin d'identifier les cellules dans le soul-ensemble presentant un mode de defaillance caracterise par une propension a demeurer dans une orientation particuliere de magnetisation; et predire si une cellule dans le dispositif a l'exterieur du soulensemble presente un mode de defaillance caracterise par une propension a demeurer dans une orientation particuliere de magnetisation, sur la base des cellules identifiees dans le soul-ensemble. 3. Procede selon la revendication 1, comprenant, en outre, l'etape consistent a determiner si la propension de chaque cellule identifiee est a ['orientation parallele ou a ltorientation anti-parallele. 4. Procede selon la revendication 1, dans lequel l'etape d'identification comprend les etapes suivantes: appliquer un champ magnetique aux cellules dans le dispositif; analyser la courbe BH pour chacune des cellules dans le dispositif auquel le champ magnetique est applique afin d' identifier les cellules dont la courbe BH est decalee. 5. Procede selon la revendication 2, dans lequel 1'etape d'identification comprend, en outre, les etapes suivantes: 2839380 appliquer un champ magnetique aux cellules dans le soul-ensemble; analyser la courbe BH de chacune des cellules dans le soul-ensemble auquel le champ magnetique est applique afin d'identifer des cellules dont la courbe BH est decalee; et s predire le mode de defaillance des cellules dans le dispositif situe a l'exterieur du soul-ensemble, sur la base des cellules dans le soul-ensemble dont la courbe BH est identifiee comme etant decalee. 6. Procede selon la revendication 3, dans lequel l'etape de localisation comprend les etapes suivantes: o attribuer a un premier groupe les cellules estimees avoir une propension a ['orientation parallele de magnetisation; attribuer a un second groupe les cellules estimees avoir une propension a ['orientation anti-parallele de magnetisation; memoriser ltemplacement de chaque cellule dans le premier groupe; et memoriser ltemplacement de chaque cellule dans le second groupe. 7. Systeme pour minimiser des erreurs dans un dispositif de memorisation a semi-conducteurs magnetoresistif (100) comportant une pluralite de cellules (116), comprenant: un element de memoire (414); et un element de kaitement (412) configure pour identifier les cellules dans le dispositif presentant un mode de defaillance caracterise par une propension a demeurer dans une orientation particuliere de magnetisation afin de localiser ['emplacement des cellules identifiees et de compenser le mode de defaillance d'une 2s cellule localisee. 8. Systeme selon la revendication 7, dans loquel ltelement de traitement est. de plus, configure pour determiner, pour chacune des cellules identifiees, si la cellule presente une propension a ltorientation parallele ou a ['orientation anti parallele. 9. Systeme selon la revendication 8, dans lequel ['element de traitement est. de plus, configure pour attribuer a un premier groupe les cellules ayant une propension a ltorientation parallele de magnetisation et a un second groupe les 26 2839380 cellules ayant une propension a ltorientation anti-parallele de magnetisation et pour localiser ['emplacement de chaque cellule dans le premier groupe et ltemplacement de chaque cellule dans le second groupe dans ['element de memoire. 10. Systeme selon la revendication 9, dans lequel 1'element de traitement est. de plus, configure afin d'utiliser des cellules dans le premier groupe pour memoriser les donnees correspondent a l'etat parallele de magnetisation et pour utiliser des cellules dans le second groupe afin de memoriser les donnees correspondent a l'etat anti-parallele de magnetisation.