FR 2844404 A1 20040312 FR 0306982 A 20030611 Domaine de l'invention La présente invention concerne de façon générale des circuits de commande, et plus particulièrement un circuit de commande comportant des 5 transistors du type à première et seconde conductivités opposées qui sont empêchés de conduire simultanément pendant une transition entre des premier et second niveaux de tension par des circuits de mise en forme d'impulsions et un procédé pour leur fonctionnement. Contexte de la technique Un type de circuit de commande fréquemment utilisé, en particulier sur des puces de circuits intégrés, comporte des transistors du type à première et 15 seconde conductivités opposées, comportant chacun une électrode de commande et un chemin qui est commuté actif et non actif entre deux autres électrodes. Chaque chemin est commuté actif et non actif en réponse à une tension appliquée à l'électrode de commande du transistor 20 particulier, de part et d'autre d'un seuil. Les chemins des premier et deuxième transistors sont connectés en série aux bornes d'une alimentation en courant continu. Une borne de sortie située entre les chemins connectés en série commande une charge. Dans une puce de circuit intégré typique, les transistors sont des transistors à effet de champ du type métal-oxyde-semiconducteur (MOSFET) de conductivités opposées, o les électrodes de commande sont des électrodes de grilles et les autres électrodes 30 sont des électrodes de source et de drain. Un tel dispositif de commande comporte un transistor à effet de champ à canal positif (PFET) et un transistor à effet de champ à canal négatif (NFET). Le chemin commuté entre les électrodes de source et de drain de chaque 35 transistor à effet de champ (FET) est souvent appelé chemin source-drain et les chemins source-drain des PFET et NFET sont connectés en série entre les bornes de polarités opposées de l'alimentation. La puce de circuit intégré typique comporte un grand nombre de ces dispositifs de commande, qui 5 réagissent à des sources à deux niveaux comportant des transitions allant dans le sens positif et négatif entre des premier et second niveaux de tension, qui sont habituellement approximativement égaux aux tensions des bornes de l'alimentation. Les sources à deux niveaux 10 peuvent être des sources de données ou d'horloge. En réponse au passage de la source à deux niveaux au premier niveau de tension (bas), les PFET et NFET sont respectivement actif et non actif, tandis que les NFET et PFET sont respectivement actif et non actif en 15 réponse au passage de la source à deux niveaux au second niveau de tension (haut). Une impédance relativement élevée est constituée par le chemin source-drain du NFET ou PFET qui est désactivé, de telle sorte qu'il ne circule aucun courant substantiel à la fois à travers le 20 PFET et le NFET du dispositif de commande, lorsque la source à deux niveaux se trouve aux premier et second niveaux de tension. Pour minimiser la consommation de puissance, les PFET et NFET ne doivent pas être actifs en même temps pendant les transitions. Un grand nombre des dispositifs de commande du type précédent sur une puce de circuit intégré typique réagissent simultanément aux transitions. Si un grand nombre des dispositifs de commande du type précédent réagissent simultanément aux transitions et si les PFET 30 et NFET de chacun de ces dispositifs de commande sont actifs en même temps pendant les transitions, une quantité substantielle de courant, appelée fréquemment courant de limitation, est extraite de l'alimentation. Le courant peut avoir une valeur telle à provoquer une 35 surchauffe de la puce de circuit intégré et avoir pour conséquence une diminution sensible de la tension entre les bornes de l'alimentation. Des problèmes similaires peuvent également exister avec des dispositifs de commande bipolaires comportant des transistors PNP et NPN dont les chemins émetteur-collecteur sont connectés en série. Autrefois, une approche à la résolution du problème mettait en oeuvre des circuits compliqués prenant en compte des variables de traitement pendant la réalisation des circuits intégrés, ainsi que les 10 modifications se produisant sur les éléments du circuit, en conséquence des variations de tension d'alimentation et de température de la puce de circuit intégré portant les circuits. Une autre approche compliquée mettait en oeuvre l'étagement d'un certain nombre de transistors à 15 effet de champ. Ces circuits compliqués occupent une quantité d'espace significative sur la puce de circuit intégré et consomment davantage de puissance, ce qui a pour conséquence un échauffement possible inutile de la puce. Il existe un circuit de l'art antérieur dans lequel des condensateurs classiques sont connectés dans des chemins de réinjection négative aux grilles de transistors à effet de champ de types de conductivités opposées comportant des chemins sourcedrain connectés 25 en série. Une électrode de chaque condensateur est connectée à une borne de sortie entre les chemins source-drain, tandis que l'autre électrode de chaque condensateur est connectée à l'électrode de grille de l'un des transistors à effet de champ. Avec cette 30 approche, un problème est que la tension aux bornes de chacun des condensateurs varie en fonction des variations de charge. Ainsi, la commutation des transistors à effet de champ est une fonction des variations de charge, ce qui peut avoir pour conséquence 35 un contrôle médiocre. Dans ce circuit de l'art antérieur, les deux transistors à effet de champ sont simultanément rendus actifs pendant une transition, ce qui a pour conséquence une circulation substantielle de courant. Un autre problème avec ce circuit de l'art antérieur est que les condensateurs sont chargés et 5 déchargés à travers les chemins source- drain d'autres transistors à effet de champ, plutôt qu'à travers les résistances. Résumé de l'invention Selon un aspect de l'invention, un circuit comprend une borne d'entrée pour connexion à une source de tension ayant des premier et second niveaux et une transition entre les niveaux, et un dispositif de commande comporte des transistors du type à première et 15 seconde conductivités opposées, comportant chacun une électrode de commande et un chemin commuté actif et non actif, en réponse au fait que la tension de l'électrode de commande se trouve de part et d'autre d'un seuil. Les premier et second chemins de transistors sont connectés 20 en série entre des bornes opposées de l'alimentation. Des circuits de mise en forme d'impulsions rendent les premier et second chemins de transistors respectivement (1) actif et non actif lorsque la source de tension est au premier niveau, et (2) non actif et actif lorsque la 25 source de tension est au second niveau. Les circuits de mise en forme d'impulsions empêchent également les deux chemins d'être actifs en même temps. Les circuits comportent une première impédance résistive et un premier condensateur shunt, la première impédance 30 résistive étant connectée de manière à fournir du courant au premier condensateur et à l'électrode de commande du premier transistor. Le premier condensateur est connecté entre l'électrode de commande du premier transistor et une première des bornes de l'alimentation. 35 Un autre aspect de l'invention concerne un circuit comprenant une borne d'entrée pour connexion à une source de tension ayant des premier et second niveaux et une transition entre les niveaux. Un dispositif de commande comporte des transistors du type à première et seconde conductivités opposées, comportant 5 chacun une électrode de commande et un chemin commuté actif et non actif, en réponse au fait qu'une tension appliquée à l'électrode de commande se trouve de part et d'autre d'un seuil. Les premier et second chemins de transistors sont connectés en série entre des bornes 10 opposées. de l'alimentation. Des circuits de mise en forme d'impulsions rendent les premier et second chemins de transistors respectivement (1) actif et non actif lorsque la source de tension est au premier niveau, et (2) non actif et actif lorsque la source de tension est 15 au second niveau. Les circuits de mise en forme d'impulsions empêchent également les premier et deuxième transistors d'être actifs en même temps. Les circuits comportent des premier et second circuits de commutation adaptés à être connectés pour réagir en même temps à la 20 tension de la borne d'entrée. Les premier et second circuits de commutation comportent respectivement des bornes de sortie ayant des connexions en courant continu vers les électrodes de commande des premier et deuxième transistors. Les circuits de mise en forme d'impulsions 25 comportent également des premier et second condensateurs possédant respectivement des connexions en courant continu entre (1) la première électrode de commande de la première borne d'alimentation et (2) la seconde électrode de commande de la seconde borne 30 d'alimentation. Le premier circuit de commutation comporte une première impédance résistive pour fournir du courant de la première borne de l'alimentation à l'électrode de commande du premier transistor et au premier 35 condensateur, lorsque la tension sur la borne d'entrée est au premier niveau. Le premier circuit de commutation est agencé pour fournir une tension sensiblement égale à la tension de la seconde borne de l'alimentation (1) à l'électrode de commande du premier transistor et (2) au premier condensateur lorsque la tension sur la borne d'entrée est au second niveau. Le second circuit de commutation comporte une seconde impédance résistive pour fournir du courant de la seconde borne de l'alimentation à l'électrode de commande du deuxième transistor et au second 10 condensateur, lorsque la tension sur la borne d'entrée est au second niveau. Le second circuit de commutation est agencé pour fournir une tension sensiblement égale à la tension de la première borne de l'alimentation (1) à l'électrode de commande du deuxième transistor et (2) au 15 second condensateur lorsque la tension sur la borne d'entrée est au premier niveau. Dans un mode de réalisation préféré, le premier circuit de commutation comprend un premier inverseur comportant des troisième et quatrième 20 transistors, respectivement activé et désactivé, en réponse au fait que la tension de la borne d'entrée est respectivement à une première et à une seconde valeur. Le premier inverseur possède la première impédance résistive pour fournir du courant de la première borne 25 de l'alimentation à l'électrode de commande du premier transistor et au premier condensateur lorsque le troisième transistor est activé. Le second circuit de commutation comprend un second inverseur comportant un cinquième et un sixième transistors, respectivement 30 activé et désactivé, en réponse au fait que la tension de la borne d'entrée est respectivement à une première et une seconde valeur. Le second inverseur possède la seconde impédance résistive pour fournir du courant de la seconde borne de l'alimentation à l'électrode de 35 commande du deuxième transistor et au second condensateur lorsque le sixième transistor est activé. Dans le mode de réalisation préféré, les quatrième et cinquième transistors, lorsqu'ils sont activés, sont connectés pour fournir les tensions sensiblement des seconde et première bornes de 5 l'alimentation, respectivement aux électrodes de commande des premier et deuxième transistors et des premier et second condensateurs. Un autre aspect de l'invention concerne un procédé pour faire fonctionner un dispositif de commande 10 comportant des transistors du type à première et seconde conductivités opposées, comportant chacun une électrode de commande et un chemin commandé en réponse à une tension appliquée à l'électrode de commande. Les chemins des premier et deuxième transistors sont connectés en 15 série entre les bornes opposées d'une alimentation. Des premier et second condensateurs sont respectivement connectés en shunt avec les électrodes de commande. Pendant un premier intervalle: les chemins des premier et deuxième transistors sont respectivement activés et 20 désactivés, pendant que le second condensateur est chargé et que le premier condensateur est déchargé en appliquant (1) une première tension ayant une première valeur à l'électrode de commande du premier transistor, (2) la valeur de la première tension aux bornes du 25 second condensateur, et (3) une seconde tension ayant la première valeur à l'électrode de commande du deuxième transistor. Pendant un second intervalle: les chemins des premier et deuxième transistors sont respectivement désactivés et activés, pendant que le second 30 condensateur est déchargé et que le premier condensateur est chargé en appliquant (1) la seconde valeur de la première tension à l'électrode de commande du premier transistor, (2) la valeur de la première tension aux bornes du premier condensateur, et (3) la seconde valeur 35 de la seconde tension à l'électrode de commande du deuxième transistor. Pendant une partie initiale d'une première période de transition entre les premier et second intervalles: le chemin du premier transistor est activé tandis que le chemin du deuxième transistor est maintenu désactivé en faisant passer la première tension 5 de la première valeur à la seconde valeur pendant que le premier condensateur reste sensiblement déchargé et que le second condensateur reste sensiblement chargé. Pendant une seconde partie de la première période de transition, le chemin du deuxième transistor est activé 10 tandis que le chemin du premier transistor est maintenu désactivé en modifiant la charge du second condensateur de façon qu'il y ait une variation de la valeur de la seconde tension de la première valeur vers la seconde valeur. Pendant une partie initiale d'une seconde 15 période de transition entre les second et premier intervalles le chemin du deuxième transistor est désactivé tandis que le chemin du premier transistor est maintenu désactivé en faisant passer la seconde tension de la seconde valeur à la première valeur pendant que le 20 second condensateur reste sensiblement déchargé et que le premier condensateur reste sensiblement chargé. Pendant une seconde partie de la seconde période de transition, le chemin du premier transistor est activé tandis que le chemin du deuxième transistor est maintenu 25 désactivé en modifiant la charge du premier condensateur de façon qu'il y ait une variation de la valeur de la première tension de la seconde valeur vers la première valeur. Les objets, caractéristiques et avantages ci30 dessus de la présente invention ainsi que d'autres, apparaîtront en considérant la description détaillée qui suit d'un mode de réalisation de celle-ci, en particulier, conjointement avec les dessins annexés. Brève description des dessins La figure 1 est un schéma de circuit d'un mode de réalisation préféré de la présente invention; et la figure 2 comporte une série de formes d'ondes utiles pour décrire le fonctionnement du circuit de la figure 1. Description détaillée des dessins Référence est maintenant faite à la figure 1 des dessins, sur laquelle un circuit de commande 10 est 10 illustré comme étant connecté entre une source de tension à deux niveaux 12 et une charge 14. Le circuit de commande 10, la source 12 et la charge 14 sont des circuits métal-oxydesemiconducteur complémentaires (CMOS) sur une puce de circuit intégré comportant une 15 borne d'alimentation positive en courant continu 16, à un potentiel de +1,0 Vdd et une borne d'alimentation négative en courant continu 18, au potentiel de la masse, c'est-à-dire, 0 Vdd. La sortie à deux niveaux de la source de tension 12, qui peut être une source de 20 données ou d'horloge, commute typiquement entre des potentiels de 1,0 Vdd et 0 Vdd, et comporte des transitions de courte durée allant dans le sens positif et négatif entre ces potentiels. La charge 14, constituée typiquement d'autres circuits sur le circuit 25 intégré et/ou de circuits en dehors de la puce, est soumise à des variations substantielles, en fonction du nombre de circuits de la charge 14 qui sont activés à un moment particulier. Le circuit de commande 10 comporte des 30 inverseurs 20 et 22, connectés pour être commandés en parallèle par la sortie de la source 12. Le circuit de commande 10 comprend également un étage de sortie 24, comportant une borne de sortie 26, qui est connectée dans un circuit en courant continu pour commander la 35 charge 14. Un étage de sortie 24 est connecté de manière à réagir aux tensions de sortie des inverseurs 20 et 22 par l'intermédiaire de circuits en courant continu 28 et 30 qui comportent respectivement des condensateurs shunt commandés par une commutation de tension 32 et 34. L'inverseur 20 comporte des transistors 5 complémentaires sous la forme d'un PFET 36 et d'un NFET 38 ayant des électrodes de grilles connectées de manière à être commandées en parallèle par la sortie à deux niveaux de la source 12 sur la borne 39 et des chemins source-drain qui sont commutées actifs et non actifs 10 d'une manière complémentaire, par la tension appliquée aux électrodes de grilles des PFET et NFET. Les chemins drain-source du PFET 36 et du NFET 38 sont connectés en série entre eux et entre les bornes 16 et 18 de l'alimentation en courant continu. Une impédance 15 résistive, à savoir une résistance 40, est connectée en série aux chemins source-drain du PFET 36 et du NFET 38, entre les drains des PFET et NFET de l'inverseur 20. L'utilisation de la résistance 40 comme impédance résistive est avantageuse car (1) elle permet.d'obtenir 20 une résistance plus faible et (2) elle procure une meilleure stabilité de valeur de résistance par rapport aux variations de la température du circuit intégré et de la tension d'alimentation et de la fabrication de circuit intégré. Une première extrémité du circuit en 25 courant continu 28 est connectée à une borne commune d'un côté de la résistance 40 et à l'électrode de drain du PFET 36. L'inverseur 22 est similaire à l'inverseur 20, en ce que l'inverseur 22 comporte un PFET 42 et un NFET 30 44 et une impédance résistive sous la forme d'une résistance 46. Les électrodes de grilles du PFET 42 et du NFET 44 sont connectées de manière à être commandées en parallèle par la tension de sortie de la source 12 sur la borne 39 et les chemins sourcedrain du PFET 42 35 et du NFET 44 sont connectés en série entre eux et à une impédance résistive, à savoir, la résistance 46. il Toutefois, l'inverseur 22 diffère de l'inverseur 20, car la borne commune de la résistance 46 et le drain du NFET 44 sont connectés à une première extrémité d'un circuit en courant continu 30. Les inverseurs 20 et 22 peuvent 5 ainsi être considérés comme des circuits de commutation pour fournir de façon sélective aux bornes de sortie de ceux-ci des tensions sensiblement égales aux tensions d'alimentation 1,0 Vdd et 0 Vdd. L'étage de sortie 24 comporte un PFET 48 et un 10 NFET 50 ayant des chemins source-drain connectés en série entre eux aux bornes 16 et 18 de l'alimentation en courant continu. Les électrodes de drain du PFET 48 et du NFET 50 ont une connexion commune avec la borne de sortie 26 qui est connectée à la charge 14. Le PFET 48 15 et le NFET 50 ont des électrodes de grilles respectivement connectées aux secondes extrémités des circuits en courant continu 28 et 30. Les électrodes de grilles du PFET 48 et du NFET 50 sont respectivement connectées aux premières électrodes de condensateurs 20 shunt 32 et 34. La seconde électrode du condensateur 32 est connectée à la borne de masse 18 de l'alimentation en courant continu, tandis que la seconde électrode du condensateur 34 est connectée à la borne d'alimentation +Vdd 16. En raison des connexions des électrodes des 25 condensateurs 32 et 34 aux électrodes de grilles du PFET 48 et du NFET 50 et aux tensions constantes des bornes 16 et 18 de l'alimentation, les formes d'ondes aux bornes des condensateurs sont indépendantes du courant que la charge 14 extrait de l'étage de sortie 24. Le 30 PFET 48 et le NFET 50 possèdent des seuils tels que (1) en réponse au fait que la tension appliquée à l'électrode de grille du PFET 48 est inférieure et supérieure à la tension de seuil du PFET, le chemin source-drain du PFET est respectivement activé et 35 désactivé, et (2) en réponse au fait que la tension appliquée à l'électrode de grille du NFET 48 est inférieure et supérieure à la tension de seuil du NFET, le chemin source-drain du NFET est respectivement désactivé et activé. Dans le mode de réalisation préféré, les 5 condensateurs 32 et 34 sont respectivement constitués du NFET 52 et du PFET 54. Une électrode de chacun des condensateurs 32 et 34 est respectivement constituée des électrodes de grilles du NFET 52 et du PFET 54. L'autre électrode de chacun des condensateurs 32 et 34 est 10 respectivement constituée des chemins source-drain du NFET 52 et du PFET 54. Les électrodes de source et de drain du NFET 52 sont connectées ensemble et à la borne de masse 18, tandis que les chemins de source et de drain du PFET 54 sont connectés ensemble et à la borne 15 d'alimentation +Vdd 16. Chacun des NFET 52 et PFET 54 comporte un isolateur entre l'électrode de grille et le chemin source-drain de celui-ci. Les circuits de la figure 1, comportant les seuils des PFET 48 et NFET 50, sont tels que les chemins 20 source-drain des PFET 48 et NFET 50 ne sont jamais activés en même temps. En conséquence, le courant de limitation ne peut pas circuler entre les bornes d'alimentation 16 et 18 à travers les chemins sourcedrain des PFET 48 et NFET 50. Il est maintenant fait référence à la figure 2 des dessins, qui est utile pour décrire le fonctionnement du circuit de la figure 1. La tension de sortie de la source 12, indiquée par une forme d'onde à deux niveaux 60, est illustrée comme ayant un rapport 30 cyclique de 50-50, bien que l'on doive comprendre que la sortie de la source 12 puisse avoir un rapport cyclique convenable quelconque pour une source d'horloge ou de données. Pendant les demi-cycles de la source 12, 35 lorsque la tension de sortie de la source a une valeur de 1,0 Vdd, les NFET 38 et 44 sont activés et les PFET 36 et 42 sont désactivés. En conséquence, une tension approximativement égale à la tension de la masse sur la borne 18 est fournie à la première extrémité du circuit en courant continu 28 (sur le drain du PFET 36) par 5 l'intermédiaire dé la faible impédance, du chemin source-drain activé du PFET 38 et de la résistance 40. En même temps, la tension de masse sur la borne 18 est fournie à la première extrémité d'entrée du circuit en courant continu 30 (sur le drain du NFET 44) par 10 l'intermédiaire de la faible impédance, du chemin source-drain activé du NFET 44. Juste avant la fin des demi-cycles lorsque la tension de sortie de la source 12 a une valeur de 1,0 Vdd, les inverseurs 20 et 22 appliquent des tensions basses, sensiblement égales à la 15 tension de la borne de masse 18, aux électrodes de grilles des PFET 48 et NFET 50, rendant respectivement actif et non actif les PFET et NFET. De plus, il n'y a à ce moment virtuellement aucune tension de part et d'autre de l'isolateur du NFET 52, car son électrode de 20 grille et son chemin source-drain sont tous deux sensiblement au potentiel de la masse, ayant pour conséquence que la tension aux bornes du condensateur 32 est nulle. Par opposition, puisque (1) le NFET 44 est activé, mettant sensiblement à la masse l'entrée du 25 chemin en courant continu 30, c'est-à-dire à 0 Vdd, et (2) la source du chemin de drain du PFET 54 est à 1,0 Vdd, il existe une tension sensiblement égale à 1,0 Vdd de part et d'autre de l'isolateur du PFET 54 qui constitue le condensateur 34. Pendant les demi-cycles de la source 12, lorsque la tension de sortie de la source a une valeur de O Vdd, les NFET 38 et 44 sont désactivés et les PFET 36 et 42 sont activés. En conséquence, la tension à 1,0 Vdd sur la borne 16 est fournie à la première extrémité 35 du circuit en courant continu 28 (sur le drain du PFET 36) par l'intermédiaire de la faible impédance, du chemin source-drain activé du PFET 36. En même temps, la tension à 1,0 Vdd sur la borne 16 est fournie à la première extrémité du circuit en courant continu 30 (sur le drain du NFET 44) par l'intermédiaire de la 5 résistance 46 et du chemin source-drain activé à faible impédance du PFET 42. Juste avant la fin des demi-cycles lorsque la tension de sortie de la source 12 a une valeur de 0 Vdd, les inverseurs 20 et 22 appliquent des tensions hautes, sensiblement égales à la tension de 1,0 10 Vdd de la borne 16 de l'alimentation, aux électrodes de grilles des PFET 48 et NFET 50, rendant respectivement non actif et actif les PFET et NFET. ce moment également, il n'y a virtuellement aucune tension de part et d'autre de l'isolateur du PFET 54, car son électrode 15 de grille et son chemin source-drain sont tous deux sensiblement à 1,0 Vdd, ayant pour conséquence que la tension aux bornes du condensateur 34 est nulle. Par opposition, puisque (1) le PFET 36 est activé, mettant sensiblement à 1,0 Vdd l'entrée du chemin en courant 20 continu 28, et (2) le chemin source-drain du NFET 52 est au potentiel de la masse, il existe une tension sensiblement égale à 1,0 Vdd de part et d'autre de l'isolateur du NFET 52, ayant une valeur de capacité finie. Comme indiqué par les formes d'ondes 62 et 63, le PFET 48 est activé pendant les intervalles 64, tandis que le NFET 50 est activé pendant les intervalles 66 les intervalles 64 et 66 alternent entre eux et sont mutuellement exclusifs. Au début de et pendant les transitions de courte durée allant dans le sens négatif 68 de la tension de la source 12, de 1,0 Vdd à 0 Vdd, comme indiqué par la forme d'onde 60, le PFET 36 passe rapidement de l'état désactivé à activé, tandis que le 35 NFET 38 passe rapidement de l'état activé à désactivé. En réponse aux transitions 68, la tension sur le drain du PFET 36, à l'entrée du circuit en courant continu 28, varie rapidement, dans le sens positif, de telle sorte que la tension appliquée à la grille du PFET 48, indiquée par la forme d'onde 69, varie rapidement, comme 5 indiqué par la partie de forme d'onde 70, d'une valeur sensiblement égale à 0 Vdd jusqu'à une valeur sensiblement égale à 1,0 Vdd. Ceci a pour conséquence que le PFET 48 passe rapidement de l'état actif à l'état non actif, comme indiqué par les transitions allant dans 10 le sens négatif aux extrémités des intervalles 64 de la forme d'onde 62, mais n'a pas d'effet immédiat sur la tension nulle aux bornes du condensateur déchargé 32. Au début de et pendant les transitions allant dans le sens négatif 68, le PFET 42 passe rapidement de 15 l'état désactivé à l'état activé, tandis que le NFET 44 passe rapidement de l'état activé à l'état désactivé. Puisque le condensateur 34 est entièrement chargé à 1,0 Vdd au début des transitions allant dans le sens négatif 68, le courant circulant à travers la résistance 46 20 n'augmente pas brutalement, mais augmente de façon exponentielle à une vitesse principalement déterminée par la valeur de la résistance 46 et de la capacité finie du condensateur 34. L'augmentation exponentielle du courant traversant la résistance 46 provoque 25 l'augmentation exponentielle de la tension aux bornes du condensateur 34 et entre la grille et la source du NFET 50, comme indiqué par la partie 72 de la forme d'onde 74, qui représente la tension entre la grille et lasource du NFET 50. Pendant la partie 72, la tension sur 30 la grille du NFET 50 est inférieure au seuil du NFET, qui est supposé, sur la figure 2, être de 0,33 Vdd. Ainsi, le NFET 50 reste désactivé pendant un intervalle prédéterminé faisant suite à la transition allant dans le sens négatif 68. Pendant cet intervalle prédéterminé, 35 aussi bien le PFET 48 que le NFET 50 sont désactivés, empêchant un courant de limitation de circuler à travers les chemins source-drain de ceux-ci entre les bornes 16 et 18 de l'alimentation. En réponse au passage de la tension de la grille du NFET 50 par le seuil du NFET, le NFET est activé, comme indiqué par la transition allant 5 dans le sens positif au début des intervalles 66 de la forme d'onde 63, de telle sorte qu'un courant puisse circuler entre la charge 14 et le NFET 50 pendant les intervalles 66. mesure qu'un courant exponentiel continue à 10 circuler à travers le condensateur 34 et la résistance 46, tandis que la tension de la source 12 est égale à 0 Vdd, il se produit une diminution progressive de la pente de la tension appliquée à la grille du NFET 50, comme indiqué par la partie 76 de la forme d'onde 74. 15 Pour que la tension cible de 1,0 Vdd puisse être atteinte, la valeur de la résistance 46 et la capacité du condensateur 34 et la durée du demi-cycle de la source 12 entre les transitions 68 et 80 de la forme d'onde 60 sont convenablement sélectionnées. La forme 20 d'onde 74 atteint sa valeur cible de 1,0 Vdd peu de temps avant l'apparition de la transition allant dans le sens positif 80 de la forme d'onde 60. Pendant la totalité du demi-cycle de la source 12, *pendant que la source applique une tension de 0 Vdd 25 au circuit de commande 10, la tension sur la grille du PFET 48 reste sensiblement à 1,0 Vdd, comme indiqué par la partie 82 de la forme d'onde 69. Ceci est d au fait que le PFET 36 couple la tension de 1,0 Vdd sur la borne 16 à la grille du PFET 48. En réponse aux transitions allant dans le sens positif 80 de la forme d'onde 60, des opérations complémentaires s'effectuent dans le circuit de commande 10, par rapport aux opérations qui s'effectuent en réponse aux transitions allant dans le sens négatif 68. 35 Ainsi, le courant circulant à travers la résistance 46 diminue brutalement, tout comme la tension sur la grille du NFET 50, comme indiqué par la partie 84 de la forme d'onde 74. Ainsi, le NFET 50 passe brutalement de l'état actif à non actif, comme indiqué par les transitions négatives de la forme d'onde 63 à l'extrémité des 5 intervalles 66. En réponse à la transition allant dans le sens positif 80, la tension sur la grille du PFET 48 diminue de façon exponentielle comme indiqué par la partie 86 de la forme d'onde 69. Le PFET 48 reste désactivé jusqu'à ce que son seuil soit franchi, qui est 10 supposé, sur la figure 2, être de 0,67 Vdd. En réponse au passage de la partie de forme d'onde 86 par le seuil de 0, 67 Vdd, le PFET 48 est activé, comme indiqué par les transitions allant dans le sens positif de la forme d'onde 62 au début des intervalles 64. La tension aux 15 bornes du condensateur 32 continue à diminuer de façon exponentielle jusqu'à ce que la tension aux bornes du condensateur 32 passe sensiblement à zéro. La tension aux bornes du condensateur 32 et sur la grille du PFET 48 atteint une valeur cible sensiblement égale à 0 Vdd 20 peu de temps avant la transition suivante allant dans le sens négatif 68 de la forme d'onde 60. Le fonctionnement se poursuit ainsi. Bien qu'il ait été décrit et illustré un mode de réalisation spécifique de l'invention, il apparaîtra 25 que des variantes des détails du mode de réalisation spécifiquement illustré et décrit peuvent être réalisés sans s'écarter de l'esprit réel et de la portée de l'invention telle que définie dans les revendications annexées. Les principes de l'invention peuvent 30 s'appliquer, par exemple, à des transistors bipolaires et à des condensateurs discrets, bien que l'utilisation de FET pour les transistors et les condensateurs soit particulièrement avantageuse pour des circuits intégrés. REVEND I CAT IONS 1. Circuit comprenant une borne d'entrée (39) pour connexion à une source de tension (12) ayant des premier 5 et second niveaux et une transition entre les niveaux, un dispositif de commande comportant des transistors du type à première et seconde conductivités opposées (48, 50), comportant chacun une électrode de commande et un chemin commuté actif et non actif, en réponse au fait 10 que la tension de l'électrode de commande se trouve de part et d'autre d'un seuil, les premier et second chemins de transistors étant connectés en série entre des bornes opposées (16, 18) d'une alimentation, et des circuits de mise en forme d'impulsions (28, 30) pour (a) 15 rendre les premier et second chemins de transistors respectivement (i) actif et non actif lorsque la source de tension est au premier niveau, et (ii) non actif et actif lorsque la source de tension est au second niveau, et (b) empêcher les deux chemins d'être actifs en même 20 temps, les circuits comportant une première impédance résistive (40) et un premier condensateur shunt (32), la première impédance étant connectée de manière à fournir du courant au premier condensateur et à l'électrode de commande du premier transistor, le premier condensateur 25 étant connecté entre l'électrode de commande du premier transistor et une première des bornes de l'alimentation. 2. Circuit selon la revendication 1, caractérisé en ce que les circuits comportent en outre une seconde 30 impédance résistive (46) et un second condensateur shunt (34), la seconde impédance résistive étant connectée pour fournir du courant au second condensateur shunt et à l'électrode de commande du deuxième transistor, le second condensateur shunt étant connecté entre 35 l'électrode de commande du deuxième transistor et une seconde des bornes de l'alimentation. 3. Circuit selon la revendication 2, caractérisé en ce que les premier et deuxième transistors sont respectivement un PFET et un NFET et les premier et 5 second condensateurs shunt sont respectivement un NFET et un PFET, les premier et deuxième transistors, les première et seconde impédances résistives et les premier et second condensateurs shunt étant respectivement inclus sur une puce de circuit intégré, les première et 10 seconde impédances résistives comportant des première et seconde résistances. 4. Circuit selon la revendication 2 ou 3, comportant en outre des premier et second circuits de commutation (20, 15 22) ayant chacun (a) une borne d'entrée pour permettre aux premier et second circuits de commutation de réagir simultanément à la tension sur la borne d'entrée et (b) une borne de sortie, la borne de sortie du premier circuit de commutation étant connectée de façon qu'un 20 courant puisse circuler par l'intermédiaire d'un premier chemin en courant continu (28) entre (a) la première borne de l'alimentation et (b) le premier condensateur shunt et l'électrode de commande du premier transistor, la borne de sortie du second circuit de commutation 25 étant connectée de façon qu'un courant puisse circuler par l'intermédiaire d'un second chemin en courant continu (30) entre (a) la seconde borne de l'alimentation et (b) le second condensateur shunt et l'électrode de commande du deuxième transistor, les 30 premier et second chemins comportant respectivement les première et seconde impédances résistives. 5. Circuit comprenant une borne d'entrée (39) pour connexion à une source de tension (12) ayant des premier 35 et second niveaux et une transition entre les niveaux, un dispositif de commande comportant des transistors du type à première et seconde conductivités opposées (48, 50), comportant chacun une électrode de commande et un chemin commuté actif et non actif, en réponse au fait qu'une tension appliquée à l'électrode de commande se 5 trouve de part et d'autre d'un seuil, les premier et second chemins de transistors étant connectés en série entre les bornes opposées (16, 18) d'une alimentation, une borne de sortie entre les chemins (26), des circuits de mise en forme d'impulsions (20, 22, 32, 34) connectés 10 entre la borne d'entrée et les électrodes de commande pour (a) rendre les premier et second chemins de transistors respectivement (i) actif et non actif lorsque la source de tension est au premier niveau, et (ii) non actif et actif lorsque la source de tension est 15 au second niveau, et (b) empêcher les chemins des premier et deuxième transistors d'être actifs en même températures, les circuits comportant (a) des premier et second circuits de commutation (20, 22) connectés pour réagir en même temps à la tension de la borne 20 d'entrée, les premier et second circuits de commutation comportant respectivement des bornes de sortie ayant des connexions en courant continu (28, 30) vers les électrodes de commande des premier et deuxième transistors, et (b) des premier et second condensateurs 25 (32, 34) possédant respectivement des connexions en courant continu entre (i) la première électrode de commande et la première borne d'alimentation et (ii) la seconde électrode de commande et la seconde borne d'alimentation, le premier circuit de commutation 30 comportant une première impédance résistive (40) pour fournir du courant de la première borne (16) de l'alimentation à l'électrode de commande du premier transistor et au premier condensateur, lorsque la tension sur la borne d'entrée est au premier niveau, le 35 premier circuit de commutation étant agencé pour fournir une tension sensiblement égale à la tension de la seconde borne de l'alimentation (i) à l'électrode de commande du premier transistor et (ii) au premier condensateur lorsque la tension sur la borne d'entrée est au second niveau; le second circuit de commutation 5 (22) comportant une seconde impédance résistive (46) pour fournir du courant de la seconde borne (18) de l'alimentation à l'électrode de commande du deuxième transistor et au second condensateur, lorsque la tension sur la borne d'entrée est au second niveau, le second 10 circuit de commutation étant agencé pour fournir une tension sensiblement égale à la tension de la première borne de l'alimentation (i) à l'électrode de commande du deuxième transistor et (ii) au second condensateur lorsque la tension sur la borne d'entrée est au premier 15 niveau. 6. Circuit selon la revendication 5, caractérisé en ce que le premier circuit de commutation comprend un premier inverseur (20) comportant des troisième et 20 quatrième transistors (36, 38), respectivement activé et désactivé, en réponse au fait que la tension de la borne d'entrée est respectivement à une première et à une seconde valeur, le premier inverseur possédant la première impédance résistive (40) pour fournir du 25 courant de la première borne (16) de l'alimentation à l'électrode de commande du premier transistor et au premier condensateur lorsque le troisième transistor est activé; le second circuit de commutation comprenant un second inverseur comportant respectivement un cinquième 30 et un sixième transistors (42, 44), respectivement activé et désactivé, en réponse au fait que la tension de la borne d'entrée est respectivement à une première et une seconde valeur, le second inverseur comportant une seconde impédance résistive (46) pour fournir du 35 courant de la seconde borne de l'alimentation à l'électrode de commande du deuxième transistor et au second condensateur lorsque le sixième transistor est activé. 7. Circuit selon la revendication 6, caractérisé en ce 5 que les quatrième et cinquième transistors, lorsqu'ils sont activés, sont connectés pour fournir les tensions des seconde et première bornes de l'alimentation, respectivement aux électrodes de commande des premier et deuxième transistors et des premier et second 10 condensateurs. 8. Circuit selon la revendication 6 ou 7, caractérisé en ce que tous les transistors et les condensateurs sont des dispositifs à effet de champ. 9. Circuit selon l'une quelconque des revendications 6 à 8, caractérisé en ce que tous les transistors et les condensateurs sont inclus sur une puce de circuit intégré, les première et seconde impédances résistives 20 comportant des première et seconde résistances sur la puce. 10. Procédé pour faire fonctionner un dispositif de commande comportant des transistors du type à première 25 et seconde conductivités opposées (48, 50), comportant chacun une électrode de commande et un chemin commandé en réponse à une tension appliquée à l'électrode de commande, les chemins des premier et deuxième transistors étant connectés en série entre les bornes 30 opposées (16, 18) d'une alimentation, une borne de sortie entre les chemins connectés en série (26), des premier et second condensateurs (32, 34) étant respectivement connectés en shunt avec les électrodes de commande, le procédé comprenant: pendant un premier 35 intervalle: l'activation et la désactivation des chemins des premier et second transistors, respectivement pendant que le second condensateur est chargé et que le premier condensateur est déchargé en appliquant (a) une première tension ayant une première valeur à l'électrode de commande du premier transistor, 5 (b) la valeur de la première tension aux bornes du second condensateur, et (c) une seconde tension ayant la première valeur à l'électrode de commande du deuxième transistor, pendant un second intervalle: la désactivation et l'activation les chemins des premier et 10 deuxième transistors, respectivement pendant que le second condensateur est déchargé et que le premier condensateur est chargé en appliquant (a) la seconde valeur de la première tension à l'électrode de commande du premier transistor, (b) la valeur de la première 15 tension aux bornes du premier condensateur, et (c) la seconde valeur de la seconde tension à l'électrode de commande du deuxième transistor; pendant une partie initiale d'une première période de transition entre les premier et second intervalles: l'activation du chemin 20 du premier transistor tout en maintenant désactivé le chemin du deuxième transistor en faisant passer la première tension de la première valeur à la seconde valeur pendant que le premier condensateur reste sensiblement déchargé et que le second condensateur 25 reste sensiblement chargé; pendant une seconde partie de la première période de transition, l'activation du chemin du deuxième transistor tandis que le chemin du premier transistor est maintenu désactivé en modifiant la charge du second condensateur de façon qu'il y ait 30 une variation de la valeur de la seconde tension de la première valeur vers la seconde valeur; pendant une partie initiale d'une seconde période de transition entre les second et premier intervalles: la désactivation du chemin du deuxième transistor tandis 35 que le chemin du premier transistor est maintenu désactivé en faisant passer la seconde tension de la seconde valeur à la première valeur pendant que le second condensateur reste sensiblement déchargé et que le premier condensateur reste sensiblement chargé; et pendant une seconde partie de la seconde période de 5 transition, l'activation du chemin du premier transistor tandis que le chemin du deuxième transistor est maintenu désactivé en modifiant la charge du premier condensateur de façon qu'il y ait une variation de la valeur de la première tension de la seconde valeur vers la première 10 valeur. - y TRADUCTION DES FIGURES FIGURE 1 12 SOURCE 14 CHARGE FIGURE 2 PFET 48 PFET 48 PFET 48 PFET 48 PFET 48 15 PFET 48 NFET 50 NFET 50 NFET 50 NFET 50 20 NFET 50 NFET 50 Temps DESACTIV ACTIVE DE SACTIVE ACTIVE DESACTIVE ACTIVE ACTIV D SACTIVE ACTIV D SACTIVE ACTIVE D SACTIVE