FR 2838237 A1 20031010 FR 0204165 A 20020403 électroluminescents, de grandes dimensions. Procédé de fabrication d'un transistor à effet de champ à grille isolée à canal contraint et circuit intégré comprenant un tel transistor. L' invention concerne les circuits intégrés, et plus particulièrement les transistors à effet de champ à grilles isolées. Le développement des technologies CMOS (transistors complémentaires à effet de champ à grilles isolées) se heurte actuellement à plusieurs problèmes, parmi lesquels les effets de canaux courts et la mobilité des porteurs sont au premier plan. On rappelle ici qu'un canal court, c'est-àdire présentant une distance (longueur) très faible entre la source et le drain, conduit à une diminution de la tension de seuil du transistor, ce qui peut à l'extréme limite conduire à l'obtention d'un transistor très difficilement contrôlable. De nombreuses recherches sont mences auj ourd'hui sur des développements d' architecture pouvant remédier à ces problèmes d'effets " canaux courts " et de mobilité des porteurs. Or, on se heurte jusqu'à maintenant à une incompatibilité entre les solutions respectives à ces deux problèmes. En effet, les canaux en silicium contraint en tension fournissent des porteurs à mobilité accrue. Mais, une fois ce type de canal réalisé dans un transistor à canal très court, il devient alors nocessaire de recourir à un dopage fort du canal afin de contrecarrer les effets de canaux courts. Et, ce dopage inévitable réduit, voire anéantit, le gain en mobilité intrinsèquement obtenu par l'utilisation du canal contraint. L'invention vise à apporter une solution à ce problème. Un but de l' invention est de pouvoir réaliser des transistors à canal contraint mais faiblement dopés. Ainsi, une mobilité importante des porteurs et, simultanément, un bon contrôle des effets canaux courts seront accessibles pour des transistors très courts, par exemple de l'ordre de 30 à 50 nanomètres de longueur de grille, voire moins. L' invention propose donc un procédé de fabrication d'un transistor à effet de champ à grille isolée, comprenant - la formation sur un substrat de siliclum d'une couche de base formée d'un alliage relaxé de siliciumgermanium, - la formation sur une partie de la surface supérieure de la couche de base d'une première couche de silicium contraint, surmontée d'une couche intermédiaire de siliclum germanium, surmontée d'une deuxième couche de silicium contraint, - la formation sur ladite deuxième couche de la grille isolée du transistor flanquée de régions isolantes (espaceurs), - une gravure de ladite couche intermédiaire de façon à former un tunnel sous la grille isolée flanquée de ses régions isolantes, et - le remplissage du tunnel par un matériau isolant, puis - la formation des régions de source et de drain. Ce procédé permet d'obtenir une deuxième couche de silicium contraint dans laquelle est formé le canal du transistor, et dont l'épaisseur est faible. Ainsi, les effets " canaux courts " sont contrôlés et minimisés de façon géométrique de par l' architecture du transistor qui autorise l'obtention d'une mince couche de canal. Ce contrôle n'est pas réalisé ici par un dopage fort de la région de canal qui peut rester faiblement dopée. Par conséquent, la mobilité accrue des porteurs obtenue par la présence de silicium contraint est préservée. L'épaisseur des première et deuxième couches ainsi que de la couche intermédiaire est avantageusement beaucoup plus faible que celle de la couche de base. A titre indicatif, l'épaisseur des première et deuxTème couches ainsi que de la couche intermédiaire peut être de l'ordre de quelques dizaines de nanomètres, par exemple 20 nanomètres, tandis que l'épaisseur de la couche de base est par exemple de l'ordre de quelques microns, typiquement 2 microns. Selon une première variante de l' invention, la couche de base, les première et deuxième couches ainsi que la couche intermédiaire, sont formées par épitaxie non sélective de façon à former un empilement. Puis une zone d' isolation, par exemple du type tranchée peu profonde, délimitant ladite partie de la surface supérieure de la couche de base, est formée dans l'empilement et en partie dans la couche de base, et ce sous un budget thermique compatible avec une non-relaxation des contraintes dans les couches de silicium contraint. Selon une autre variante de l' invention, la couche de base peut être formée par épitaxie non sélective, puis la zone d' isolation délimitant ladite partie de la surface supérieure de la couche de base peut être formée en partie dans la couche de base. Puis, les première et deuxième couches ainsi que la couche intermédiaire sont alors avantageusement formées par épitaxie sélective sur ladite partie de la surface supérieure de la couche de base. Une telle variante de mise en _uvre permet de réaliser des zones d' isolation avec un budget thermique plus important, puisque les couches de silicium contraint ne sont alors pas encore formées. Selon une mise en _uvre de l'invention, la formation du tunnel comporte une gravure verticale de la deuxième couche, de la couche intermédiaire et d'une partie de la première couche, de part et d'autre de la grille isolée flanquée de ses régions isolantes, de façon à former des évidements. Puis, on procède à une gravure sélective latérale du reste de la couche intermédiaire. Par ailleurs, la formation des régions de source et de drain comporte le remplissage des évidements par épitaxie de silicium. L' invention a également pour objet un circuit intégré comportant un transistor à effet de champ à grille isolée. Selon une caractéristique générale de l' invention, le transistor se situe au-dessus d'une couche de base reposant sur un substrat semiconducteur, cette couche de base étant formée d'un alliage relaxé de siliclum-germanium. Par ailleurs, le transistor comporte sous la grille isolée, une première couche de silicium contraint reposant sur la couche de base, cette couche de silicium contraint étant surmontée d'une couche isolante enterrée, elle-même surmontée d'une deuxième couche de silicium contraint s'étendant entre les régions de source et de drain. D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de réalis ati on et de mi se en _uvre, nullement li mitatifs, et des des sins annexés, sur lesquels: - les figures 1 à 7 illustrent schématiquement les principales étapes d'un mode de mise en _uvre de l' invention aboutissant à un mode de réalisation d'un transistor selon l'invention; et - la figure 8 illustre schématiquement une autre variante de mise en _uvre de l'invention. Sur la figure 1, la référence SB désigne un substrat semiconducteur, par exemple en silicium. On fait crotre ensuite par une opération d'épitaxie connue en soi, une couche épaisse 1 formée d'un alliage de siliciumgermanTum. Cette épitaxie s'effectue dans un four sous atmosphère de silane et de germane. Le silicium-germanium présente une maille cristalline différente de celle du silicium. Plus précisément, la maille cristalline du SiGe est plus grande que celle du silicium. Par conséquent, lorsque la couche de siliclum-germanium à former est épaisse, il se produit une dislocation du silicium-germanium provoquant alors une relaxation de s contraintes dans le siliclum- germanium. Ceci se produit dans la partie inférieure de la couche de base 1. Puis, à partir d'une certaine épaisseur, du siliciumgermanium monocristallin commence à croitre avec une maille cristalline qui lui est propre et qui est non contrainte, c'est-à-dire relaxée. Cette croissance s'effectue à concentration croissante de germanium, puis, on termine l'épitaxie à concentration constante de germanium de façon à former dans la partie supérieure de la couche de base 1, une couche de siliclum-germanium monocristalline à concentration constante de germanium. A titre indicatif, l'épaisseur totale de la couche de base 1 est de l'ordre de 2 microns. On procède ensuite à la formation d'une première couche 2 de siliclum contraint sur la surface supérieure de la couche de base 1. Cette formation s'effectue également par une opération d'épitaxie connue en soi. Cette fois-ci, l'épaisseur de la première couche 2 est faible, par exemple de l'ordre de 20 nanomètres. De ce fait, il se produit une continuité de mailles entre le silicium de la couche 2 et le silicium-germanTum de la partie supérieure de la couche de base 1. Ainsi, la maille cristalline du silicium, qui est intrinsèquement plus petite que la maille cristalline de l'alliage de silicium-germanTum, va s'ajuster à la maille de silicium-germanium et va par conséquent se dilater, ce qui induit des contraintes en tension dans la couche 2. On procède ensuite, également par une épitaxie non sélective connue en soi, à la formation d'une couche intermédiaire 3 formoe d'un alliage de silicium-germanium. La couche de-siliclum-germanium 3, qui a également une épaisseur faible, par exemple de l'ordre de 20 nanomètres, n'est pas contrainte. En effet, la maille cristalline de silicium-germanium va être en continuité avec la maille cristalline dilatée du silicium contraint de la couche 2. Puis, on forme sur la couche intermédiaire 3 une deuxième couche de siliclum contraint, également par épitaxie non sélective. L'obtention des contraintes dans le silicium 4 est obtenue d'une façon analogue à l'obtention des contraintes dans le silicium 2. Plus précisément, la maille cristalline du silicium, va, par continuité, se dilater et s'ajuster à la maille cristalline plus grande du silicium germanium de la couche intermédiaire 3. L'épaisseur de la couche 4 est également de l'ordre de 20 nanomètres. On procède ensuite (figure 2) à la formation d'une zone d' isolation S. par exemple du type tranchée peu profonde. Les étapes de réalisation d' une telle zone d' isolation, qui comportent notamment une gravure de l'empilement des couches 2, 3 et 4, ainsi qu'une gravure partielle de la couche de base 1, sont connues de l'homme du métier. Toutefois, il est connu qu'au-delà d'une certaine température, se produit une relaxation des contraintes dans le silicium. I1 conviendra donc de réaliser les zones d' isolation S sous un budget thermique compatible avec une non- relaxation des contraintes dans les couches de siliclum contraint 2 et 4. A titre indicatif une température de l'ordre de 900 C convient. Bien entendu, tout autre type de zones d'isolation, par exemple une zone d'isolation du type Locos, selon une dénomination bien connue de l'homme du métier, est possible à condition toutefois de ne pas conduire à une relaxation des contraintes dans le siliclum contraint. Puis, on procède à une réalisation classique de la grille isolée du transistor MOS (figure 3) . Plus précisément, cette réalisation comporte tout d'abord la formation d'un oxyde de grille 6, puis la formation de la grille 7. Celle-ci est alors flanquée de régions isolantes ou espaceurs, formées ici d' un premier type d' espaceurs 8, par exemple en nitrure de silicium et d'un deuxième type d'espaceurs 9, par exemple en dioxyde de silicium. I1 convient de noter qu'avant la formation des espaceurs 8 et 9, on a procédé à une implantation de dopants dans la couche 4, de façon à former des extensions 4a et 4b des régions de source et de drain. L'étape suivante (figure 4) consiste à retirer la couche intermédiaire 3. A cet égard, on grave, par exemple au moyen d'un plasma, la couche d'oxyde de grille 6 (qui, bien que cela n'a pas été représenté sur la figure 3, s'étend également sur la surface supérieure de la couche 4 à l'extérieur des espaceurs), la deuxième couche 4 de siliclum contraint, la couche intermédiaire 3 et une partie supérieure de la première couche 2, et ce, de chaque côté des espaceurs 9, de manière à former deux évidements EV. Puis, on procède à une gravure sélective latérale GRL du reste de la couche intermédiaire 3 situce sous la grille flanquée de ses espaceurs. Les caractéristiques d'une telle gravure latérale sont par exemple décrites dans la demande de brevet français n 2 791 178. Plus précisément, on pourra utiliser une chimie oxydante bien connue, telle qu'une solution 40 ml HNO3 à 70% + 20 ml H2O2 + 5 ml HF 0,5%, ou bien une attaque plasma isotrope. Il convient de noter ici, que bien que tout matériau sélectivement éliminable par rapport au silicium puisse convenir, les alliages Si xGex sont recommandés car ils sont aisément éliminables sélectivement par une telle chimie oxydante ou par une attaque plasma isotrope. A l'issu de cette gravure sélective latérale GRL, on a formé un tunnel entre la première couche de silicium contraint 2 et la deuxième couche de silicium contraint 4. On notera, à cet égard, comme illustré sur la figure S. que lors de la formation du tunnel, la grille est suspendue et forme un pont reposant sur les bords de la région d' isolation 5. L'étape suivante, illustrée sur la figure 6, consiste à remplir le tunnel par un matériau isolant 10. A cet égard, on peut procéder à une oxydation du tunnel. Plus précisément, la couche isolante 10, qui peut être par exemple du dioxyde de silicium, est obtenue par oxydation thermique. L'oxyde thermique ainsi formé va comporter la partie 10 remplissant le tunnel, mais également une partie situce dans le fond des évidements ainsi qu'une partie situce sur les flancs verticaux de la deuxième couche de silicium contraint 4. On procède ensuite, par exemple à une gravure plasma anisotrope, de façon à retirer la couche isolante d'oxyde au fond des évidements EV. Il convient de noter ici que cette gravure plasma anisotrope ne provoque pas le retrait de la couche isolante 10 située dans le tunnel, puisque l'intérieur du tunnel est abrité de la gravure plasma. En outre, lors de cette opération de retrait du matériau isolant à l'extérieur du tunnel, et de nettoyage des évidements, le deuxième espaceur 9 disparaît, dégageant les extrémités de la couche de canal 4. Celles-ci sont ainsi débarrassées de tout résidu de matériau isolant. L'étape suivante, illustrce sur la figure 7, consiste à remplir les évidements EV par une épitaxie sélective de silicium qui va en outre croître sur les extrémités dégagées de la couche 4, créant ainsi le lien entre la région de canal et les régions de source et de drain. Cette épitaxTe sélective est suivie d'une implantation classique, de façon à former les régions de source et de drain. La suite du procédé de réalisation du transistor est classique, et comporte notamment les prises de contact sur les régions de source, de drain et de grille. On obtient alors, comme illustré sur la figure 7, un transistor à canal contraint et faiblement dopé. Ce transistor se situe au-dessus de la couche de base 1, reposant sur le substrat semiconducteur SB, cette couche de base étant formée d'un alliage relaxé de silicium-germanium. Par ailleurs, le transistor comporte sous la grille isolée 7 une première couche de siliclum contraint 2 reposant sur la couche de base 1, cette couche de silicium contraint 2 étant surmontée d'une couche isolante enterrée 10, surmontée d'une deuxTème couche de silicium contraint 4 s'étendant entre les régions de source et de drain, et dans lequel va se crécr le canal du transistor. 1S La finesse de la couche de canal 4 va permettre géométriquement un bon contrôle des effets canaux courts. Par ailleurs, le silicium contraint, et faiblement dopé, va permettre d'obtenir des porteurs à mobilité accrue. L'invention n'est pas limitée au mode de mise en _uvre et de réalisation qui vient d'étre décrit, mais en embrasse toutes les variantes. Ainsi, comme illustré sur la figure 8, il est possible de réaliser la zone d'isolation 5, après la formation de la couche de base 1, mais avant la formation des couches 2, 3 et 4. Ceci permet alors de réaliser ces zones d' isolation 5 sous un budget thermique classique, sans craindre de relaxer les couches de siliclum contraint, puisque ces couches n'ont pas encore été réalisées. Par contre, il convient alors de réaliser l'empilement des couches 2, 3 et 4 par une épitaxie sélective, bien connue de l'homme du métier, de façon à obtenir une croissance de ces couches uniquement sur la surface supérieure de la couche de base 1, délimitée par la zone d'isolation 5. REVENDICATIONS 1-Procédé de fabrication d'un transistor à effet de champ à grille isolée, caractérisé par le fait qu'il comprend la formation sur un substrat de silicium (SB) d'une couche de base (1) formée d'un alliage relaxé de siliclum-germanium, la formation sur une partie de la surface supérieure de la couche de base (1) d'une première couche de silicium contraint (2), surmontée d'une couche intermédiaire de silicium germanium (3), surmontée d'une deuxième couche de silicium contraint (4), la formation sur ladite deuxième couche (4) de la grille isolée (7) du transistor flanquée de régions isolantes (8, 9), une gravure de ladite couche intermédiaire (3) de façon à former un tunnel sous la grille isolée flanquée de ses régions isolantes, le remplissage du tunnel par un matériau isolant (10), puis la formation des régions de source (S) et de drain (D). 2-Procédé selon la revendication 1, caractérisé par le fait que l'épaisseur des première (2) et deuxième (4) couches ainsi que de la couche intermédiaire (3) est beaucoup plus faible que celle de la couche de base (1). 3-Procédé selon la revendication 2, caractérisé par le fait que l'épaisseur des première (2) et deuxième (4) couches ainsi que de la couche intermédiaire (3) est de l'ordre de quelques dizaines de nanomètres, par exemple 20 nanomètres. 4-Procédé selon l'une des revendications précédentes, caractérisé par le fait que la couche de base (1), les première (2) et deuxième (4) couches ainsi que la couche intermédiaire (3) sont formoes par épitaxie non sélective de fa,con à former un empilement, puis une zone d'isolation (5) délimitant ladite partie de la surface supérieure de la couche de base, est formée dans l'empilement et en partie dans la couche de base sous un budget thermique compatible avec une non relaxation des contraintes dans les couches de silicium contraint. -Procédé selon l'une des revendications 1 à 3, caractérisé par le fait que la couche de base (1) est formoe par épitaxie non sélective, puis une zone d' isolation (5) délimitant ladite partie de la surface supérieure de la couche de base, est formée en partie dans la couche de base, puis les première et deuxième couches ainsi que la couche intermédiaire sont formées par épitaxie sélective sur ladite partie de la surface supérieure de la couche de base. 6-Procédé selon l'une des revendications précédentes, caractérisé par le fait que la formation du tunnel comporte une gravure verticale de la deuxième couche (4), de la couche intermédiaire (3), et d'une partie de la première couche (2) de part et d'autre de la grille isolée flanquée de ses régions isolantes, de façon à former des évidements (EV), puis une gravure sélective latérale (GRL) du reste de la couche intermédiaire, et par le fait que la formation des régions de source et de drain comporte le remplissage des évidements par épitaxie de silicium. 7-Circuit intogré comportant un transistor à effet de champ à grille isolée, caractérisé par le fait que le transistor se situe au dessus d'une couche de base (1) reposant sur un substrat semiconducteur (SB) et formée d'un alliage relaxé de silicium-germanium, et comporte sous la grille isolée (7) une première couche de silicium contraint (2) reposant sur la couche de base (1), surmontée d'une couche isolante enterrée (10), surmontée d'une deuxième couche de silicium contraint (4) s'étendant entre les régions de source (S) et de drain (D). 8-Circuit selon la revendication 7, caractérisé par le fait que l'épaisseur des première (2) et deuxième couches (4) ainsi que de la couche isolante (10) est beaucoup plus faible que celle de la couche de base. 9-Circuit selon la revendication 8, caractérisé par le fait que l'épaisseur des première (2) et deuxième (4) couches ainsi que de la couche isolante (10) est de l'ordre de quelques dizaines de nanomètres, par exemple 20 nanomètres. 10-Circuit scion la revendication 8 ou 9, caractérisé par le fait que l'épaisseur de la couche de base (1) est de l'ordre de quelques