FR 2838233 A1 20031010 FR 0204184 A 20020404 capteur. 1 - 2838233 PRO _DE DE PROGRMMTION DE cF1TULES MEMOIRE PAR CLQU_ D' ELEMENTS ANTIFUSIBLE La présente invent ion concerne un procédé de programmat ion d'une rangée de cellules mémoire antifusible, comprenant une étape de claquage d'au moins N éléments antifusible présents dans les cellules mémoire, le claquage d'un élément antifusible comprenant l' application d'une tension de claquage sur l' anode de l'élément antifusible. L'utilisation de cellules mémoire antifusible dans les circuits intégrés permet de réaliser à moindre coût des zones mémoire non-volatiles ayant une capacité de stockage moyenne mais suffisante pour enregistrer des données permanentes de faible longueur comme un numéro de série de circuit intégré, un code secret, des donnses de paramétrage de grandeurs analogiques du circuit intégré, etc.. De façon générale, les mémoires de type fusible ou antifusible constituent une alternative avantageuse aux mémoires non-volatiles basées sur le principe de la rétention de charges électriques, utilisant par exemple des transistors à grille flottante. Une cellule mémoire de type fusible comprend un élément fusible, par exemple un fusible en polysilicium, qui est initialement conducteur et devient non conducteur lorsqu'il est claqué, le claquage pouvant être fait au laser ou obtenu par application d'une tension de claquage. Inversement, une cellule mémoire antifusible comprend un élément antifusible, généralement une couche d'oxyde, qui est initialement isolant et devient conducteur après être claqué, le claquage provoquant 1' apparition d'un chemin conducteur dans l'oxyde. 2 2838233 Entre ces deux technologies, fusible ou antifusible, l'antifusible représente à l'heure actuelle la meilleure solution en termes de densité d'intégration et de flexibilité. Les mémoires antifusible présentent toutefois un temps de programmation assez long, qui constitue un inconvénient majeur dans certaines applications, par exemple dans le cadre d'une production à grande échelle de circuits intégrés comprenant chacun une zone mémoire antifusible devant être programmée. Pour fixer les idées, le claquage collectif de 20 éléments antifusible nécessite l' application d'une tension de claquage pendant une durée de 50 ms environ. Cette durée n'est pas négligeable dans le- domaine de la microélectronique, o les durées de programmation se chiffrent généralement en quelques dixièmes de milliseconde ou en quelques millisecondes plutôt qu'en plusieurs dizaines de millisecondes. A titre de rappel, la figure 1 illustre l'agencement classique de N éléments antifusible AF1, AF2... AFN pendant le claquage des éléments antifusible. Les éléments antifusible sont représentés comme des condensateurs et le matériau isolant présent entre les électrodes des condensateurs forme l'élément antifusible à proprement parler. Les cathodes des éléments antifusible sont reliées à la masse et les anodes sont reliées à un nud commun N1. Le nxud N1 est relié à une source de tension Vhv par l'intermédiaire dun interrupteur SWg. L'interrupteur SWg : est fermé pendant un temps t(N) prédéterminé, pendant lequel les éléments antifusible repoivent la tension de claquage Vhv sur leurs anodes. Le claquage du matériau antifusible fait apparaître entre les électrodes une résistance série Rc qui rend l'élément antifusible conducteur. En pratique, ces éléments antifusible sont agencés dans une rangée de cellules mémoire comprenant des moyens de sélection, d'accès et de lecture qui ne sont pas représentés ici dans un souci de simplicité, la programmation de la rangée de cellules mémoire correspondant au claquage des éléments antifusible. La figure 2 représente une courbe donnant le temps de claquage t(N) en fonction du nombre N d'éléments antifusible claqués collectivement. Il apparaît que le temps t(N) n'est pas 3 2838233 constant et dépend du nombre N. Plus particulièrement, cette courbe n'est pas linéaire et tend à croître de façon pseudo- exponentielle avec le nombre N. Ainsi, la présente -invention vise à réduire le temps de claquage d'un groupe de N éléments antifusible. Plus particulièrement, la présente invention vise à résoudre le problème que représente l' augmentation rapide du temps de claquage en fonction du nombre N d'éléments antifusible à claquer. De façon générale, la présente invention vise un procédé de programmation de cellules mémoire antifusible permettant de diminuer le temps de claquage d'un groupe de N éléments antifusible. Pour atteindre ces objectifs, la présente invention prévoit un procédé de programmation d'une rangée de cellules mémoire antifusible en parallèle comprenant une étape de claquage d' au moins N éléments antifusible présents dans les cellules mémoire, le claquage d'un élément antifusible comprenant 1' application d'une tension de claquage sur l' anode de l'élément antifusible, dans lequel les éléments antifusible sont claqués séquentiellement par groupes de P éléments antifusible avec P inférieur à N et au moins égal à 1, les éléments antifusible d'un même groupe recevant la tension de claquage simultanément, le claquage d'un groupe d'éléments antifusible suivant intervenant immédiatement après le claquage d'un groupe d'éléments antifusible précédent. Selon un mode de réalisation P est égal à 1, les éléments antifusible étant claqués individuellement les uns après les autres. Selon un mode de réalisation, P est choisi parmi plusieurs valeurs possibles de manière que le temps total de claquage des N éléments antifusible soit optimal. Selon un mode de réalisation, le nombre P d'éléments antifusible claqués simultanément n'est pas constant pendant la programmation de la rangée de cellules mémoire. Selon un mode de réali sat ion, le procédé comprend une étape de détection du claquage des éléments antifusible. 4 2838233 Selon un mode de réalisation, P éléments antifusible suivants ne sont pas claqués tant que le claquage de P éléments antifusible précédents n'a pas été détecté. Selon un mode de réalisation, le claquage d'un élément antifusible est détecté lorsqu'une tension supérieure à un seuil déterminé apparaît sur la cathode de l'élément antifusible pendant que son anode repoit la tension de claquage. Selon un mode de réalisation, le procèdé est appliqué à une mémoire comprenant des rangées de cellules agencées en lignes de mot et en lignes de bit, la programmation d'une rangée de cellules comprenant la sélection d'une ligne de mot et l' application séquentielle de la tension de claquage aux lignes de bit, par groupes de P lignes de bit recevant simultanément la tension de claquage. Selon un mode de réalisation, le procédé est appliqué à une rangée de cellules mémoire antifusible ayant une architecture différentielle et comprenant chacune deux éléments antifusible, la programmation de chaque cellule comprenant le claquage d'un élément antifusible choisi parmi les deux éléments antifusible de la cellule en fonction de la valeur d'une donnée binaire à programmer, le claquage de la rangée de cellules comprenant le claquage séquentiel d'un seul élément antifusible dans chaque cellule de la rangée. La présente invention concerne également une mémoire antifusible en circuit intégré comprenant au moins une rangée de cellules mémoire antifusible en parallèle, les cellules mémoire étant programmables par claquage de N éléments antifusible présents dans les cellules mémoire, des moyens de programmation de la rangée de cellules par application d'une tension de claquage sur une anode de chaque l'élément antifusible à claquer, dans laquel le les mo yens de programmat ion comprennent des mo yens pour appliquer séquentiellement la tension de claquage à des groupes de P éléments antifusible, P étant inférieur à N et au moins égal à 1, les éléments antifusible d'un même groupe recevant la tension de claquage simultanément, le claquage d'un groupe d'éléments antifusible suivant intervenant immédiatement après le claquage d'un groupe d'éléments antifusible précédent. s 2838233 Selon un mode de réalisation, P est égal à 1 et les moyens de programmation sont agencés pour appliquer individuellement la tension de claquage aux éléments antifusible, de manière à claquer les éléments antifusible les uns après les autres. Selon un mode de réalisation, le nombre P d'éléments antifusible dans les groupes d'éléments antifusible claqués simultanément n'est pas constant pendant la programmation d'une rangée de cellules mémoire. Selon un mode de réalisation, la mémoire comprend des moyens de détection du claquage déléments antifusible, délivrant un signal de détection de claquage. Selon un mode de réalisation, les moyens de programmation sont agencés pour ne pas appliquer pas la tension de claquage à un groupe d'éléments antifusible suivant tant que le claquage d'un groupe précèdent n'est pas détecté. Selon un mode de réali sat ion, les moyens de détect ion comprennent au moins un comparateur comprenant une première entrse reliée à la cathode d'au moins un élément antifusible, une deuxième entrée recevant une tension de référence et une sortie délivrant le signal de détection de claquage. Selon un mode de réalisation, la mémoire comprend un circuit séquenceur et des interrupteurs pilotés par le circuit séquenceur pour appliquer séquentiellement la tension de claquage aux élements antifusible, le circuit séquenceur recevant le signal de détection de claquage. Selon un mode de réalisation, la mémoire comprend plusieurs rangées de cellules agencées en lignes de mot et en lignes de bit, chaque ligne de bit comprenant une ligne de distribution de la tension de claquage, les moyens de programmation étant agencés pour sélectionner une ligne de mot et appliquer séquentiellement la tension de claquage aux lignes de distribution des lignes de bit, par groupes de P lignes de bit recevant simultanément la tension de claquage. Selon un mode de réalisation, la mémoire comprend des cellules mémoire ayant une architecture différentielle et comprenant chacune deux éléments antifusible en parallèle, et des interrupteurs de sélection d'un élément antifusible à claquer 6 2838233 parmi les deux en fonction de la valeur d'une donnée binaire à enregistrer. Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés plus en détail dans la description suivante du procédé de l' invention et d'un exemple de réalisation d'une mémoire antifusible selon l' invention, faite à titre non limitatif en relation avec les figures jointes parmi lesquelles: - la figure 1 précédemment décrite illustre un procédé de claquage classique d'une rangée d'éléments antifusible, - la figure 2 précédemment décrite est une courbe représentant le temps de claquage collectif d'éléments antifusible en fonction du nombre d'éléments antifusible, - la figure 3 illustre le procédé de claquage d'éléments antifusible selon l' invention, - la figure 4 représente sous forme de blocs une mémoire antifusible selon l' invention, - la figure 5 est le schéma électrique d'une cellule mémoire antifusible présente dn. la mémoire de la figure 4, - la figure 6 est un schéma plus détaillé d'un plan mémoire et de certains autres éléments de la mémoire de la figure 4, et - la figure 7 est un diagramme d'états d'un séquenceur de programmation selon l' invention, représenté sous forme de bloc en figure 4. Description du procèdé Premier aspect du procédé S e lon des cons tatat ions et hypothè se s ent rant dans le cadre de la présente invention, la relation non linéaire existant entre le temps de claquage t(N) et le nombre N d'éléments antifusible à claquer collectivement est due au fait que le temps de claquage d'un élément antifusible considéré individuellement dépend de l'intensité du courant disponible--pour le claquage, et est d'autant plus long que ce courant est faible. Or, lorsqu'une tension de claquage Vhv est appliquée sur les anodes de N éléments antifusible AF1, AF2...AFN en parallèle, comme illustré en figure 1, tous les éléments antifusible ne claquent pas exactement au même moment. Si l'on observe des éléments 7 2838233 antifusible entre le commencement et la fin d'un processus de claquage collectif, il apparaît que le nombre d'éléments antifusible claqués croit progressivement jusqu'à ce que tous soient claqués. Ainsi, lorsque le nombre d'éléments antifusible à claquer est important, le courant délivré par la source de tension tend à se répartir dans les éléments antifusible déjà claqués, au détriment de ceux qui ne le sont pas encore. Plus le nombre d'éléments à claquer est élevée, plus les derniers éléments antifusible sont long à claquer car la source de tension est affaiblie par le courant délivré dans les éléments antifusible déjà claqués. La présente invention se base sur l'idée simple mais non moins inventive de limiter le nombre d'éléments à claquer simultanément en subdivisant un groupe de N éléments antifusible à claquer en N/P groupes de P éléments antifusible, et en procédant à N/P cycles de claquage de P éléments antifusible. En désignant par t(P) le temps de claquage collectif de P éléments antifusible, et par TP la durée totale du claquage selon le procédé de l' invention, on peut écrire que: (1) TP = t(P)+t(P)+ +t(P) = (N/P)*t(P) selon l'art antérieur). Le nombre P est de préférence choisi de manière que le temps total de claquage TP soit optimal. Ainsi, en désignant par t(P+1) le temps de claquage collectif de P+1 éléments antifusible, et par t(P-1) le temps de claquage collectif de P-1 éléments antifusible, P est choisi de manière que: (2) TP = (N/P)*t(P) tous les courants de claquage. Ainsi, dans ce qui suit, des exemples de mise en _uvre de l' invention seront décrits en choisissant P=1. Le nombre P optimal étant toutefois dépendant de divers paramètres technologiques, de la sortance du circuit survolteur délivrant la tension de claquage Vhv (son aptitude à délivrer du courant), etc., ce choix ne constitue qu'un exemple non limitatif. A titre d'exemple numérique, le temps de claquage d'un élément antifusible en oxyde est de 0,5 ms tandis que le temps de claquage de 20 éléments antifusible est de 50 ms. Gn a donc dans ce cas: (4) TP = N/l*t(P=1) = 20/1 * 0,5 ms = 10 ms (5) t(N=20) = 50 ms soit une durée de claquage de 10 ms comprenant vingt cycles de claquage de 0,5 ms chacun, au lieu d'une durée de 50 ms pour le claquage collectif de 20 éléments antifusible. Deuxième aspect du procèdé Un obstacle à la mise en _uvre du premier aspect de l' invention réside dans la détermination du temps de claquage t(P) à appliquer à chacun des groupes de P éléments antifusible. Bien qu'une détermination expérimentale de t(P) soit 9 2838233 envisageable, les dérives de la technologie entre lots de circuits intégrés risquent de rendre ce temps insuffisant. Inversement, le choix à titre de précaution d'un temps t(P) très long pourrait faire perdre tout ou partie des avantages du procédé de l' invention. Ainsi, selon un deuxième aspect de l' invention, on propose que la durée de claquage d'un groupe de P éléments antifusible soit déterminée en temps réel grâce à une détection du claquage de chaque élément antifusible. Selon l' invention, la détection du claquage de chaque élément antifusible est obtenue en observant la tension présente sur la cathode de l'élément antifusible, pendant que-celui-ci reçoit la tension Vhv sur son anode. Tant que la tension de cathode est flottante, l'élément antifusible est électriquement isolant et n'est pas claqué. Lorsque le claquage commence, l'élément antifusible devient conducteur bien qu' encore fortement résistif et la tension de cathode commence à monter. Le claquage est considéré comme détecté lorsque la tension de cathode atteint une valeur déterminée Vref, qui correspond à une certaine valeur de résistance électrique de l'élément antifusible. Afin que cette tension de cathode puisse être valablement utilisée aux fins de la présente invention, un élément résistif et/ou capacitif doit de préférence être prévu sur la cathode, afin de former avec l'élément antifusible un pont diviseur de tension. Comme cela apparaîtra plus loin, cet élément 2s réa ist if et /ou capacitif est généralement présent du seul fait de la présence de transistors de sélection reliant les cathodes des éléments antifusible à la masse. Exemple de mise en _uvre du procèdé La figure 3 représente un exemple de mise en muvre conjointe des deux aspects du procédé de l' invention, dans le cas ou P=1. On retrouve les N éléments antifusible AFl à AFN de la figure l dont les anodes sont relices au nud N1 recevant la tension de claquage Vhv. Selon l' invention, l'interrupteur général SWg reliant le n_ud N1 à la tension Vhv est supprimé et est remplacé par N interrupteurs individuels SWA1, SWA2, SWA3...SWAN agencés chacun entre 1' anode d'un élément antifusible et le n_ud N1. 2838233 La cathode de chaque élément antifusible est reliée ici à la masse par l'intermédiaire d'une résistance, respectivement Rll, Rl2, Rl3..RlN Cette résistance correspond généralement à la résistance drain-source dun transistor de sélection de l'élément antifusible, ccmme cela apparaîtra plus loin dans la description d'un exemple de mémoire antifusible selon l' invention. Selon l' invention touj ours, la cathode de chaque élément antifusible est également relise à un n_ud N2 par l'intermédiaire d'un interrupteur individuel, respectivement SWBl, SWB2, SWB3...SWBN. Le nud N2 est connecté à l'entrée positive d'un comparateur CMP dont l'entrée négative reçoit la tension Vref. La sortie du comparateur CMP délivre un signal SHIFT qui est appliqué sur une entrce de ccmmande de décalage d'un registre à décalage SREG comprenant N cellules en cascade Cl, C2... CN Le registre à décalage comprend N sorties correspondant chacune à une cellule, délivrant respectivement des signaux SELl, SEL2, SEL3,...SELN. Le signal SELl pilote les interrupteurs SWA1 et SWBl, le signal SF,' pilote les interrupteurs SWA2 et SWB2, etc, le signal SELN pilotant les interrupteurs SWN et SW8N. Le processus de claquage des N éléments antifusible se déroule comme suit. Le registre SREG est mis à 0, la tension de claquage Vhv est appliquée sur le nud Nl et un bit à "l" est chargé dans la première cellule Cl du registre SREG. Le signal SELl passe à l, les autres signaux SEL2... SELN étant à 0, de sorte que les interrupteurs SWi, SWBl se ferment. La tension Vhv se retrouve sur 1' anode du premier élément antifusible AFl, dont la cathode est reliée à 1'entrée positive du comparateur CMP. Lorsque 1'élément AFl commence à devenir conducteur, une tension de cathode Vcl apparaît. Lorsque la tension de cathode Vcl atteint le seuil Vref, le signal SHIFT à la sortie du comparateur passe à 1. Le bit à l se décale dans la cellule suivante C2 tandis que la cellule Cl repasse à 0. Le signal Shl' passe à 1, le signal SELl repasse à O et les autres signaux Sh7,... SELN restent à O. Les interrupteurs SWA1, SWBl s'ouvrent et les interrupteurs SWA2, SWB2 se ferment. La tension Vhv se retrouve sur 1' anode du premier élément antifusible AF2 et la cathode de 1'élément antifusible AF2 est reliée à 1'entrée positive du comparateur CMP. Une tension de cathode Vc2 apparaît et provoque un nouveau décalage du registre SREG. Le processus se poursuit ainsi jusqu'à ce que tous les éléments antifusible soient claqués. Ainsi, le ccmparateur CMP et les interrupteurs SWB1 à SWBN permettent de détecter le claquage de chaque élément, et de contrôler le passage au cycle de claquage suivant. Le temps conféré à chaque cycle de claquage est ainsi asservi à sa valeur minimale, qui peut être différente d'un élément antifusible à l'autre. Comme indiqué plus haut, le seuil Vref correspond à une certaine valeur de résistance électrique de l'élément antifusible, une résistance inférieure à 100 KQ étant considérée en pratique comme représentative d'un claquage satisfaisant. Pour calculer le seuil Vref, on tient compte du fait que 1'élément antifusible claqué forme avec la résistance série R11 à R1N un pont diviseur de tension. En pratique, une tension Vref représentant 20% de la tension Vhv, soit 2V pour une tension Vhv de 10V, peut être choisie. Exemple de mémoire antifusible selon l' invention La figure 4 représente un exemple de réalisation en technologie CMOS d'une mémoire antifusible AFMEM selon 1' invention. La mémoire AFMEM ccmprend classiquement un plan mémoire MA ("memory array") comprenant des cellules mémoire antifusible CELi,j, un décodeur de ligne RDEC recevant en entrée une adresse de ligne AD, un registre de données DREG ('data register"), un circuit de lecture SENSE et une unité centrale CPU. La mémoire AEMEM est implémentée ici dans un circuit intégré comprenant une unité centrale ou CPU contrôlant les opérations d'écriture et de lecture de la mémoire. Ainsi, le CPU charge dn.C le registre DREG des données à enregistrer dans le plan mémoire et lit en sortie du circuit SENSE des données lues dans la plan mémoire. Selon l' invention, la mémoire comprend les interrupteurs SWA1 à SWAN décrits plus haut, un séquenceur de programmation PSEC à logique câblée pour piloter les interrupteurs SW, et un circuit de contrôle CONTC pour contrôler le processus de claquage 12 2838233 d'éléments antifusible et délivrer un signal VERIF appliqué au séquenceur PSEO. Les interrupteurs SWA1 à SWN sont ici des transistors MOS reliés par leur drain au n_ud N1 qui repoit la tension Vhv. Le séquenceur délivre les signaux de sélection SEL1, ShT....SEI décrits plus haut, de manière à rendre passants les uns après les autres les transistors SWA1 à SWA. Architecture des cellules mémoire La figure 5 représente l' architecture d'une cellule mémoire antifusible t',i,j, ici une architecture différentielle commune à toutes les cellules du plan mémoire. La cellule mémoire comprend deux éléments antifusible AFAj, AFBj. Les anodes des éléments AFAj, AFBj sont reliées à une entrée PIN1 de la cellule. La cathode de l'élément AFAj est reliée au drain d'un transistor T1 dont la source est connectée à la masse, et au drain d'un transistor T2 dont la source est connectée à une sortie OUT1 de la cellule. De façon similaire, la cathode de l'élément AFBj est reliée au drain d'un transistor T3 dont la source est connoctée à la masse, et au drain d'un transistor T4 dont la source est connectée à une sortie OUT2 de la cellule. La grille du transistor T1 est reliée à une entrse IN1 de la cellule par l'intermédiaire d'un transistor T5. La grille du transistor T3 est reliée à une entrée IN2 de la cellule par l'intermédiaire d'un transistor T6. Les grilles des transistors T5, T6 sont connectées à une entrée SIN de la cellule. Les grilles des transistors T2, T4 sont reliées à une entrée PIN2 de la cellule par l'intermédiaire d'un transistor T7 dont la grille est connectée à l'entrée SIN. La sélection d'une cellule mémoire en écriture ou en lecture est faite en appliquant un signal de sélection à 1 (tension d'alimentation Vcc du circuit intégré) sur l'entrée SIN de la cellule, ce qui rend les transistors T5, T6, T7 passants. Proqrammation d'une cellule mémoire L'écriture d'un bit Bi dans une cellule mémoire est faite en appliquant le bit Bi sur 1'entrce IN1 et le bit inverse /Bi 3s sur 1'entrée IN2. La tension de claquage Vhv est appliquée sur 1'entrée PIN1 et provoque le claquage de 1'élément AFAj ou de l'élément AFBj selon que le bit Bi est à 1 (transistor T1 13 2838233 passant) ou à 0 (bit /Bi à l, transistor T3 passant). Selon l' invention, le claquage de l'élément AFAj ou AFBj est détecté par une surveillance de sa tension de cathode, via le transistor T2 ou T4 et la sortie OUTl ou OUT2 de la cellule. Ainsi, la paire de transistors T2, T4 est utilisée pendant le processus de programmation comme l'un des interrupteurs SWB (SWBl à SWBN) décrit plus haut (fig. 3). Lecture d'une cellule mémoire La lecture d'un bit dans la cellule mémoire est faite en appliquant une tension Vread sur ses entrées PINl et PIN2, et en observant les sorties OUTl et OUT2. Si la sortie OUTl est à l (tension Vread) et la sortie OUT2 à 0, cela signifie que la donnée chargée dans la cellule mémoire est le "l" logique (élément AFAj claqué). Si la sortie OUTl est à 0 et la sortie OUT2 à l, cela signifie que la donnce chargée dans la cellule mémoire est le "0" logique (élément AFBj claqué). Architecture du plan mémoire La figure 6 représente plus en détail l' architecture du plan mémoire MA ainsi que celles du circuit CONTC et du circuit SENSE. Le circuit SENSE comprend des amplificateurs de lecture SENSEl, SENSE2... SENSEN comprenant chacun deux entrées RINl, RIN2 et une sortie DOUT (voir SENSEj sur la figure). Chaque amplificateur de lecture comprend par exemple trois portes inverseuses Sl, S2, S3 (voir SENSEl sur la figure). Les portes Sl, S2 sont connectées tête-bêche, l'entrée de la porte Sl étant connoctée à l'entrée RIN1 et l'entrée de la porte S2 connectée à l'entrée RIN2. La porte S3 a son entrée connectée à la sortie de 1'une des portes Sl, S2 et sa sortie forme la sortie DOUT de l'amplificateur de lecture. Le circuit CONTC comprend deux comparateurs CMPl, CMP2 recevant sur leurs entrées nagatives la tension Vref. Les sorties des comparateurs sont appliquées à l'entrée d'une porte XOR (OU EXCLUSIF) dont la sortie délivre le signal VERIF. 3 5 Dans le plan mémoire MA, les cel lules mémoire ant i fusible différentielles CELi,j sont agencées en N lignes de bit BLj (BLl, BL2,... BLN) et en K lignes de mot WLi, pour former des rangées de 14 2838233 N cellules mémoire chacune, une rangée correspondant à une ligne de mot. Chaque ligne de mot WLi comprend une ligne de sélection SWLi connectée aux entrées SIN des cellules mémoire de la ligne de mot. La ligne SWLi recoit un signal de sélection SELWLi délivré par le décodeur RDEC, qui est à 1 lorsque l'adresse recue correspond à la ligne de mot considérée. Chaque ligne de bit BLj comprend: - une première ligne de distribution detension LPlj, connoctée aux entrées PIN1 des cellules de la ligne de bit, - une deuxième ligne de distribution de tension LP2j connectée aux éntrées PIN2 des cellules de la ligne de bit, - une ligne de données LDlj reliant une sortie OUTj du registre DREG aux entrées IN2 des cellules de la ligne de bit, - une ligne de donnéss LD2j reliant, par l'intermédiaire d'une porte inverseuse INVj, la sortie OUTj du registre DREG aux entrées IN2 des cellules de la ligne de bit, - une ligne de lecture LRlj reliant les sorties OUT1 des cellules de la ligne de bit à l'entrée RIN1 d'un amplificateur de lecture SENSEj, et - une ligne de lecture LR2j reliant les sorties OUT1 des cellules de la ligne de bit à une entrée RIN2 de l'amplificateur de lecture SENSEj. Selon l' invention, chaque ligne de lecture LRlj est connsctée à 1'entrce positive du comparateur CMP1 et chaque ligne de lecture LR2j est connectée à 1'entrée positive du comparateur CMP2. Chaque ligne de distribution LPlj est connectée au nud N1 par l'intermédiaire d'un transistor SWAj de rang j correspondant (SWI, SWA2,...SWN). Les lignes LPlj sont également connectées à une ligne auxiliaire ccmmune AUXL, permettant d'appliquer la tension Vread aux lignes LPlj pendant des phases de lecture. La tension Vread est appliquée à la ligne AUXL par l'intermédiaire d'un transistor d'isolement IT piloté par un signal RED. La sélection d'une rangée de cellules mémoire en écriture ou en lecture est faite en appliquant une adresse AD au décodeur RDEC. Celui-ci délivre alors un signal de sélection SELWLi égal à 1 (tension d'alimentation Vcc du circuit intégré) sur la ligne 2838233 SWLi désignée par l'adresse AD. Le siqual SELWLi se retrouve sur les entrces SIN des cellules de la ligne de mot, ce qui rend les transistors T5, T6, T7 passants dans chacune des cellules. Lecture d'une ranqée de cellules La lecture de cellules mémoire s'effectue en appliquant la tension Vread sur les lignes LPlj (via la liqne AUXL) et sur les liqnes LP2j, et en sélectionnant une liqne de mot à lire au moyen du décodeur RDEC. Les cellules sélectionnées ont chacune une sortie OUT1 ou OUT2 qui passe à 1, et chacun des amplificateurs de lecture SENSE1 à SENSEN délivre une donnée. Ecriture d'une ranqée de cellules L'écriture d'une donnée dans une lique de mot WLi sélectionnce par le décodeur RDEC est obtenue en programmant chacune des cellules de la ligne de mot, la programmation de chaque cellule correspondant au claquage d'un élément antifusible AFA ou AFB. La donnée est préalablement enregistrée dans le registre DREG. Cette donnée prend la forme d'une suite de bits B1, B2,... BN' chaque bit Bj étant appliqué sur une ligne LDlj et chaque bit inversé /Bj appliqué sur une ligne LD2j. La tension Vhv est appliquée sur le n_ud N1. Selon 1' invention, la tension Vread est également appliquée sur les lignes LP2j afin que les transistors T2, T4 des cellules sélectionnées (fig. 5) soient passants et que les sorties OUT1, OUT2 délivrent une tension d' anode permettant aux comparateurs CMP1, CMP2 de contrôler le processus de claquage. I1 va de soi que toute autre tension permettant de rendre passant les transistors T2, T4 pourrait être utilisée. Le CPU applique un signal START au séquenceur PSEQ, qui met alors le signal SEL1 à 1, tous les autres signaux SFl à SELN restant à 0. Seul le transistor SWA1 est passant et seule la première cellule de la rangée à programmer recoit la tension Vhv. L'un des deux éléments antifusible AFAj, AFBj recoit la tension Vhv, selon la valeur de la donnée présente sur les entrées IN1, IN2 (bits B1 et /B1). Lorsque l'élément AFAj ou AFBj est claqué, la tension de cathode présente sur l'entrée positive de l'un des comparateurs CMP1, CMP2 fait basculer la sortie du comparateur à 1 tandis que la sortie de l'autre comparateur reste à 0. Le 16 2838233 signal VERIF passe à 1, ce qui déclenche le cycle de programmation de la cellule suivante. Le séquenceur PSEQ met alors à 1 le signal SFF et remet à 0 le signal SEL1, tous les autres signaux SF? à SELN restant à 0. Le transistor SWA2 devient passant et la deuxième cellule de la rangée à programmer recoit la tension Vhv. Lorsque un élément antifusible de la deuxième cellule est claqué, le signal VERIF repasse à 1 et déclenche le cycle de programmation de la cellule suivante, ainsi de suite jusqu'à ce que les N cellules soient programmées. Lorsque la dernière cellule est programmée, le séquenceur envoie un signal REDY. Le séquenceur PSEQ est par exemple réalisé à partir du diagramme d'états représenté en figure 7. Le séquenceur présente un état de repos IDL et bascule dn.C un état PROG1 (programmation de la première cellule) sur réception du signal START. Le séquenceur bascule dans un état PROG2 (programmation de la seconde cellule) sur réception du signal VERIF à 1, puis bascule dans un état PROG3 sur réception du signal VERIF à 1, et ainsi de suite jusqu'à un état PROGN. Le séquenceur dans l'état PROGN retourne à l'état IDLE en émettant le signal READY lorsque le signal VERIF passe à 1. Une temporisation peut être prévue dans l'hypothèse o une cellule ne parviendrait pas à être programmée (élément antifusible n'atteignant jamais l'état claqué). Dans ce cas, si le signal VERIF reste à 0 un certain temps après basculement dans l'un des états PROG1, PROG2,... PROGN, le séquenceur bascule dans un état ERROR o il n'émet pas le signal REDY, et ne peut être remis dn l'état IDLE que par l' application d'un signal RESET. Le séquenceur de programmation est bien entendu susceptible de diverses autres variantes de réalisation et peut également prendre la forme d'un registre à décalage, comme décrit plus haut, le signal VERIF étant alors utilisé comme signal de décalage (SHIFT). Il apparaîtra clairement à l'homme de l'art que le procédé selon l' invention est susceptible de diverses variantes. Le séquenceur PSEQ pourrait par exemple piloter les transistors SWA1 à SAN par paires pour la programmation simultance de deux 17 2838233 cellules armoire (=2), ou les piloter par grouper de this (P=3) ou plus. D'autre part, le gamble P d'61 nLs antifusible dans dDague groupe d'Alments antifusible Plaques simulLanment peat n'8tre pas constant pendamL la pogrammation done Dangle de cellular armoire. AinGi, si le rapport N/P n'est pas un nombre entier le de=nier groupe de cellules simulLanment peut Lre gal au reste de la diision de par P. Par exemple, si une raDge de cellules compend 10 cellules eL que la pograetion esL effectue par groupes de trois, on pourra prvoir tois cycles de prograLion simultande de trois cellules SUiViG d'n cycle de p ion d'une seule cellule. ' () nAcessite de prvoir que deu comparateurs CMP1, CMP2. Si une p io par paires est prvue, deux circuiLs CON1C 13 compenant dLacun deux copalateurs CMP1, CMP2 devcnt Atre p pour coot6ler simulLanment le claquage des AlmenLs anLifusible dan les deux cellules, eL ainsi de suiLe selon le nombre de cellules programmes simulLanment. ini, un autre avante d'avoir P=1 est qu'un seul moyen de dAtecLion peut ALre utilisA pour dALecter le claquage de Lous les lmenLs antifusible, ceux-ci ALant claquAs les uns aprs les autres. Aini, ^ si 1 n'esL paG la valeur optimale de cn tenmes de teps gldLal de programmation, cette valeur peut Atre dhoiGie pour la s lification des mcyens de dAtection. I1 s'agit alors d'un c G le teps Lotal claquage e ia G1mpliciLd de mise en euvre du deuxi _ aspect du procAd@. ['aute part, bien que l'on ait proposA dans ce qui prcde d'utiliser les tranGistors de lecture T2, T4 eL leG sorties OOll, OUT2 deG celluleG pour surveiller la tension de catcde pendant le processuG de claquage, des tranGistor Sp6CitiqUeG et des sorLies spAcifiques pourraient Atre p _ cet effet danG les cellules. Egalement, bien que l'on ait propos danG ce gui prAcAde d'appliquer la tenGio Vead sur leG grilles des tranGistors 2, I4 pendant le processus de claquage, pour rende ceux-ci conducturG et sulveiller la tension de cathode des Alments antitusible peztir deG sorties OUTI eL OUT1, une auLre tension -18 2838233 de contrôle pourrait leur être appliquée, par exemple la tension Vhv. D'autre part, la présente invention est applicable à diverses architectures de mémoires antifusible. Bien que la mémoire décrite cidessus ne comprenne qu'une colonne de N lignes de bit, une mémoire antifusible selon l' invention peut aussi coprendre plusieurs colonnes de N lignes de bit chacune. Enfin, divers autres moyens peuvent être prévos pour surveiller la tension de cathode, par exemple des portes logiques ayant des seuils de commutation déterminés, des amplificateurs différentiels, etc.. Exemple de résultat cbtenu Supposons ici que la mémoire comprenne 10 lignes de mot de bits chacune (soit 20 lignes de bit, N=20), que le temps de claquage collectif de 20 éléments antifusible soit de 50 ms et que le temps de claquage individuel d'un élément antifusible soit de 0,5 ms, comme indiqué plus haut. Dans ce cas, le temps de sélection des cellules mémoire étant négligeable devant le temps de programmation, le temps nécessaire pour claquer 200 éléments antifusible est de l'ordre de 200*0,5 soit 100 ms avec le procédé selon l' invention. Ce temps de claquage est de l'ordre de 50 ms*10 soit 500 ms avec le procédé selon l'art antérieur. Le gain en termes de temps de programmation est ainsi de 400 ms pour le claquage de 200 éléments antifusible.. 19 2838233 RENEWDICATIONS 1. Procédé de programmation d'une rangée de cellules mémoire antifusible en parallèle ('h',i,j) comprenant une étape de claquage d'au moins N éléments antifusible (AF1-AFN, AFAj, AFBj) présents dans les cellules mémoire, le claquage d'un élément antifusible comprenant l' application d'une tension de claquage (Vhv) sur l' anode de l'élément antifusible, caractérisé en ce que les éléments antifusible sont claqués séquentiellement par groupes de P éléments antifusible avec P inférieur à N et au moins égal à 1, les éléments antifusible d'un même groupe recevant la tension de claquage simultanément, le claquage d'un groupe d'éléments antifusible suivant intervenant immédiatement après le claquage d'un groupe d'éléments antifusible précédent. 2. Procédé selon la revendication 1, dans lequel P est égal à 1, les éléments antifusible étant claqués individuellement les uns après les autres. 3. Procédé selon 1'une des revendications 1 et 2, dans lequel P est choisi parmi plusieurs valeurs possibles de manière que le temps total (TP) de claquage des N éléments antifusible soit optimal. 4. Procédé selon l'une des revendications 1 à 3, dans lequel le nombre P d'éléments antifusible claqués simultanément n'est pas constant pendant la programmation de la rangée de cellules mémoire. 5. Procédé selon 1'une des revendications 1 à 4, comprenant une étape de détection (SHIFT, VERIF) du claquage des éléments antifusible. 6. Procédé selon la revendication 5, dans lequel P éléments antifusible suivants ne sont pas claqués tant que le claquage de P éléments antifusible précédents n'a pas été détecté (SHIFT, VERIF). 2838233 7. Procédé selon l'une des revendications 5 et 6, dans lequel le claquage d'un élément antifusible est détecté lorsqu'une tension supérieure à un seuil déterminé (Vref) apparaît sur la cathode de l'élément antifusible pendant que son anode recoit la tension de claquage (Vhv). 8. Procédé selon l'une des revendications 1 à 7, appliqué à une mémoire (AFMEM) comprenant des rangées de cellules (chi,j) lo agencées en lignes de mot (Wi) et en lignes de bit (BLj), la programmation d'une rangée de cellules comprenant la sélection (SELWLi) d'une ligne de mot et l' application séquentielle de la tension de claquage aux lignes de bit, par groupes de P lignes de bit recevant simultanément la tension de claquage. 9. Procédé selon l'une des revendications 1 à 8, appliqué à une rangée de cellules mémoire antifusible (chri,j) ayant une architecture différentielle et comprenant chacune deux éléments antifusible (AFAj, AFBj), la programmation de chaque cellule comprenant le claquage d'un élément antifusible choisi parmi les deux éléments ant ifusible de la cellule en fonct ion de la valeur d'une donnée binaire à programmer (Bj, /Bj), le claquage de la rangée de cellules comprenant le claquage séquentiel d'un seul élément antifusible dans chaque cellule de la rangée. 10. Mémoire antifusible (AF M) en circuit intégré comprenant: - au moins une rangée de cellules mémoire antifusible en parallèle (t 'h Ài, j), les cellules mémoire étant programmables par claquage de N éléments antifusible (AF1-AFN, AFAj, AFBj) présents dans les cellules mémoire, des moyens de programmation de la rangée de cellules par application d'une tension de claquage (Vhv) sur une anode de chaque l'élément antifusible à claquer, caractérisée en ce que les moyens de programmation comprennent des moyens (PSEQ, SWA1_SWN) pour appliquer séquentiellement la tension de claquage à des groupes de P 21 2838233 éléments antifusible, P étant inférieur à N et au moins égal à 1, les éléments antifusible d'un même groupe recevant la tension de claquage simultanément, le claquage d'un groupe d'éléments antifusible suivant intervenant immédiatement après le claquage d'un groupe d'éléments antifusible précédent. 11. Mémoire selon la revendication 10, dans laquelle P est égal à 1 et les moyens de programmation sont agencés pour appliquer individuellement la tension de claquage aux éléments antifusible, de manière à claquer les éléments antifusible les uns après les autres. 12. Mémoire selon l'une des revendications 10 et 11, dans laquelle le nombre P d'éléments antifusible dans les groupes d'éléments antifusible claqués simultanément n'est pas constant pendant la programmation d'une rangée de cellules mémoire. 13. Mémoire selon l'une des revendications 10 à 12, comprenant des moyens (CONTC, CMP, CMP1, CMP2) de détection du claquage d'éléments antifusible, délivrant un signal de détection de claquage ( SHIFT, VERIF). 14. Mémoire selon la revendication 13, dans laquelle les moyens de programmation sont agencés pour ne pas appliquer pas la tension de claquage à un groupe d'éléments antifusible suivant tant que le claquage dun groupe précédent nest pas détecté. 15. Mémoire selon l'une des revendications 13 et 14, dans laquelle les moyens de détection comprennent au moins un comparateur (CMP, CMP1, CMP2) comprenant une première entrée reliée à la cathade d'au moins un élément antifusible (AF1-AFN, AFAj, AFBj), une deuxième entrée recevant une tension de référence (Vref) et une sortie délivrant le signal de détection de claquage (SHIFT, VERIF). 16. Mémoire selon l'une des revendications 13 à 15, comprenant un circuit séquenceur (PSEQ, SREG) et des 22 2838233 interrupLeurs (SWA1-S) pilots par le circuit squenceur pour appliques squenLiellement la Lension de claguage aux Al antifusible, le circuit squenceur relevant le signal de d6LecLion de claguage (SERIES SHIET). 17. armoire salon lane des evendicaLions 10 16, comprenant plusieurs es de cellules agencies en lignes de moL (Li) eL en lignes de biL (BLj), chaque ligne de biL c une ligne (Plj) de disLribution de la Lension de cl (Vh), les mcyen de prograaLion ALanL agencAs pour sAlecLionner uDe ligne de mot (Li) eL appliquer sguentiell la Lension de claquage aux llgnes de disLibution des lignes de biL, paL groopes de P lignes de biL recevant simulLaD6ment la Lensi m de claguage. 18. Mmoire selon 1'une des revendicatioDs 10 17, s 1 i diffArentielle eL compranant dbacune deux Alments antifusible (Al(, AFBj) en parallle, eL des interrupLeurs (1, T3) sAlecLi m d'un 61 antifusible claguer pami les deux cn foncLion de la valeur d'une donne binaire (E], /Bj)