FR 2838888 A1 20031024 FR 0205003 A 20020422 Pro cede de contr81e de 1 ' impedance d' un dispo sitif sem iconducteur d'amplification de sortie, et dispositif amplificateur de sortie correspondent. L'invention concerne les amplificateurs de sortie de circuits integres, et plus particulierement un amplificateur de sortie en technologie CMOS dont ['impedance de l'etage de sortie est susceptible de varier en fonction des parametres d'environnement des transistors CMOS qui le composent, ctest-a-dire en particulier la temperature, la tension d'alimentation et la qualite ou conditions de fabrication ( process de fabrication dans le silicium). Un amplificateur de sortie est utilise pour transmettre des signaux electriques vers l'exterieur d'un circuit. Generalement, des signaux vent fournis a des conducteurs electriques (broches, pistes) assimilables a des charges inductives et capacitives. La fonction de l'amplificateur de sortie est principalement d'adapter le signal emis vers l'exterieur du circuit a la ligne electrique recevant le signal. L' etage de sortie d' un amplificateur comporte classiquement une padre de transistors MOS complementaires ( >) formant un etage de sortie. L'impedance de l'etage de sortie varie considerablement en fonction des parametres d'environnement des transistors, c'est-a-dire en fonction de la temperature, de la tension d'alimentation et des conditions de fabrication du silicium (Process). I1 en resulte deux consequences importantes. La premiere reside dans le fait que l'integrite du signal de sortie peut etre degradee, du fait de la difference d'impedance entre la ligne electrique recevant le signal et l'etage de sortie. La deuxieme reside dans le fait que, dans le cas ou les transistors vent rapides, le pic de courant maximum est beaucoup plus important, ce qui genere un bruit excessif sur les plots d'alimentation. L' invention vise a apporter une solution a ce probleme. Un but de ['invention est de contr81er 1'impedance de l'amplificateur de sortie en limitant la variation de ['impedance de 1'etage de sortie en fonction de sa temperature, de la tension de l'alimentation et des conditions de fabrication des transistors, conditions qui dependent du deroulement des etapes de la fabrication du circuit integre. L' invention propose done un dispositif semiconducteur d' amplification de sortie, comprenant un etage de sortie comportant deux transistors MOS complementaires dits >. Selon une caracteristique generale de ['invention, le dispositif comporte en outre des moyens de contr81e apses a delivrer un mot numerique representatif de la conductivite des transistors MOS principaux, ct eat-adire representatif du courant que ces transistors peuvent fournir. La conductivite intrinseque des transistors evolue egalement en fonction de la temperature, de la valeur de la tension d'alimentation et de la qualite de fabrication des transistors. Par ailleurs, ltetage de sortie comporte en outre au moins une padre supplementaire de transistors MOS complementaires connectee en parallele sur la padre de transistors principaux par l'intermediaire d' une padre d' interrupteurs commandee par ledit mot numerique pour activer ou non ces transistors supplementaires. Ainsi, selon ['invention, l'etage de sortie se compose d'au moins deux > de sortie, le premier > (transistors principaux) etant toujours actif. Bien qutun contr81e de ['impedance puisse etre deja effectue en utilisant un senl > supplementaire de sortie, il est preferable que 1'etage de sortie comporte plusieurs padres supplementaires de transistors MOS complementaires connectees en parallele sur la padre de transistors principaux par l'intermediaire de plusieurs padres d'interrupteurs commandees par ledit mot numerique pour activer ou non selectivement ces padres de transistors supplementaires. Ainsi, on pourra par exemple utiliser un mot numerique ayant un nombre de bits egal au nombre de > supplementaires, chaque bit commandant la padre d'interrupteurs associee a un > supplementaire. En d'autres termes les moyens de contr81e envoient un code sur un certain nombre de bits correspondent aux conditions de fonctionnement des transistors CMOS de 1'etage de sortie. Selon la valeur de ce code, les transistors peuvent etre consideres comme >, c'est-a-dire que leur conductivite intrinseque (les courants qu'ils vent capables de fournir) est faible, ou bien au contraire etre consideres comme >, c'est-a-dire presentant une conductivite intrinseque elevee (ctest-a-dire qutils vent capables de fournir des courants forts). La > des transistors peut egalement prendre des valeurs discretes intermediaires entre ces deux valeurs extremes. Et, les > de sortie supplementaires seront actives selectivement en fonction de la valeur du code. Ainsi, a titre indicatif, on peut associer chaque bit du code a un > de sortie, celui-ci etant active selon la valeur logique de ce bit. Selon un mode de realisation de ['invention, les transistors supplementaires vent dimensionnes de sorte que lors de leur activation, I'impedance equivalente de l'etage de sortie soit sensiblement constante, par exemple egale a I' impedance minimale des transistors . pr1 nclpaux. Selon un mode de realisation de ['invention, les moyens de contr81e comportent une source de courant variable fournissant un courant variable en fonction des parametres d'environnement du dispositif, une source de courant constant fournissant un courant sensiblement constant queues que soient les valeurs de ces parametres d'environnement, et des moyens de comparaison entre ces deux courants apses a delivrer ledit mot numerique. L' invention a egalement pour objet un circuit integre comportant un dispositif semiconducteur d' amplification de sortie tel que defini ci-avant. L'invention a encore pour objet un procede de contr81e de ['impedance d'un dispositif semiconducteur d'amplification de sortie, comprenant un etage de sortie comportant des transistors MOS complementaires principaux. Selon une caracteristique generale de ['invention, on elabore un mot numerique representatif de la conductivite intrinseque des transistors MOS principaux, et on connecte effectivement ou non au moins une padre supplementaire de transistors MOS complementaires en parallele sur la padre de transistors principaux en fonction de la valeur du mot numerique, les transistors supplementaires etant par exemple dimensionnes de sorte que lors de leur connexion effective, ['impedance equivalente de l'etage de sortie soit egale a ['impedance minimale des transistors principaux. Selon un mode prefere de mise en ceuvre de ['invention, on connecte effectivement ou non, selectivement, plusieurs padres supplementaires de transistors MOS complementaires en parallele sur la padre de transistors principaux en fonction de la valeur du mot numerique. Selon un mode de mise en ceuvre, l'etape d'elaboration du mot numerique comporte ['elaboration d'un courant variable en fonction des parametres d'environnement du dispositif, ltelaboration d'un courant constant queues que soient les valeurs de ces parametres d'environnement, et une comparaison entre les deux courants. D'autres avantages et caracteristiques de ['invention apparatront a l'examen de la description detaillee de modes de realisation et de mise en ccuvre, nullement limitatifs, et des dessins annexes, sur lesquels: -la figure 1 illustre schematiquement un mode de realisation d'un dispositif amplificateur de sortie, selon ['invention; la figure 2 illustre plus en detail mais toujours schematiquement un mode de realisation de moyen de contr81e d'un dispositif, selon ['invention; et -la figures 3 illustre plus en detail mais toujours schematiquement des modes de realisation de differentes parties de ces moyens de controle. Sur la figure 1, la reference DAS designe un amplificateur de sortie d'un circuit integre, destine a attaquer une charge generalement capacitive. L'amplificateur DAS comprend un etage de sortie ETS s comportant un > de sortie principal forme de deux transistors MOS complementaires TPA et TPB. Le transistor TPA est un transistor MOS a canal P connecte entre une borne d'alimentation Vdd et une borne de sortie OUT. Ce transistor principal TPA est commande par la sortie d'un inverseur IVP appartenant a un etage de pre-amplification ETPA. L'autre transistor principal de ce > principal est un transistor MOS a canal N. reference TPB, connecte entre la masse et la borne de sortie OUT. Ce transistor TPB est commande par la sortie d'un inverseur IVN. Les entrees des inverseurs IVP et IVN vent connectees respectivement a des bornes d' entrees INP et INN. Outre les transistors principaux TPA et TPB, l'etage de sortie ETS comporte plusieurs > de sortie supplementaires (seuls trots vent representes a titre d'exemple sur la figure 1), composes chacun de deux transistors MOS complementaires TSAi et TSBi. Chaque padre supplementaire de transistors TSAi et TSBi est connectee en parallele sur la padre de transistors principaux TPA et TPB, par l' intermediaire d' une padre dt interrupteurs ITSAi et ITSBi. Plus precisement, la grille de chaque transistor supplementaire est reliee au transistor principal correspondent par l'interrupteur correspondent. Ainsi, le transistor supplementaire pourra etre active (respectivement desactive), ctest-a-dire effectivement connecte (respectivement non connecte) en parallele sur le transistor principal correspondent en fonction de la fermeture (respectivement de l'ouverture) de l'interrupteur. En pratique, ces interrupteurs peuvent etre formes de transistors commandes sur leurs grilles et capables de prendre un etat bloque (ouverture de l'interrupteur) ou un etat passant (fermeture de l'interrupteur). Les interrupteurs vent commandes respectivement par les bits (ici trots bits) d'un mot numerique MN delivre par des moyens de controle MCTL. Un interrupteur est considere ici comme ferme lorsque le bit correspondent du mot numerique est a 0. Les moyens de controle ont ete representes ici a des fins de simplification au sein de ltetage pre-amplificateur ETPA. Bien entendu, ils peuvent etre disposes en pratique a un autre endroit du circuit integre. On va maintenant decrire plus en detail, en se referent plus particulierement aux figures 2 et suivantes, les moyens de controle S MCTL selon ['invention. Les moyens de contr81e MCTL comportent ici une source de courant SF fournissant un courant Iref sensiblement constant et independent des parametres d'environnement du circuit, ctest-a-dire de la temperature, de la tension d'alimentation et de la qualite des transistors du circuit. Une telle source de courant peut etre par exemple un generateur a bande interdite (band Gap). Par ailleurs, une source de courant variable SV fournit un courant de mesure IMS, representatif de la conductivite intrinseque des transistors MOS, ce courant IMS variant en fonction des variations des parametres d'environnement du circuit. Un moyen de comparai s on ST R. de structure classi que et compose d'un diviseur analogique suivi d'un convertisseur analogique/numerique, fournit le rapport entre le courant Iref et le courant IMS et delivre par consequent le mot numerique MN. Comme illustre sur la figure 3, la source de courant variable SV comporte un transistor MOS de mesure a canal N. reference TR1, equivalent au transistor NMOS TPA et monte ici en source de courant du type NMOS. Par ailleurs, la source de courant variable SV comporte un transistor de mesure PMOS TR2, equivalent au transistor PMOS TPB, et monte egalement en source de courant du type PMOS. Le courant de drain I1 du transistor TR1 est recopie par un premier miroir de courant du type PMOS, M10 et M11, puis par un deuxieme miroir de courant du type NMOS, M20 et M21. De meme, le courant de drain I2 du transistor TR2 est recopie par un troisieme miroir de courant M30 et M31. On realise par consequent une a moyenne >> des deux sources de courant TR1 et TR2, et le courant mesure moyen IMS est alors un courant variable en fonction de la temperature, de la tension d'alimentation et en fonction du process de fabrication, que ce soit pour les transistors NMOS ou pour les transistors PMOS. Ce courant IMS est ainsi representatif de la conductivite de ces transistors NMOS et PMOS. Ainsi, lorsque les parametres d'environnement varient, de sorte que la conductivite intrinseque des transistors MOS augmente, le courant variable IMS augmente. On va maintenant decrire plus en details un fonctionnement du dispositif selon ['invention Un mot numerique MN dont tous les bits vent a par exemple a 0, est representatif de transistors consideres comme > . En d'autres termes, leur conductivite intrinseque est faible, c'est-adire que les courants qutils vent capables de fournir vent faibles. Ceci est representatif d'une impedance elevee. A contrario, lorsque tous les bits du mot numerique vent a 1, les transistors vent alors consideres comme >. Leur conductivite intrinseque est elevee, c'est-a-dire que les courants qu'ils vent capables de fournir vent forts. L'impedance de l'etage de sortie est alors minimale. L'augmentation de ['impedance se traduit par ['activation de > supplementaires. L'homme du metier salt que ['impedance d'un transistor est liee a sa taille, c'est-a-dire au rapport W/L, ou W et L designent respectivement la largeur et la longueur du canal. De fa,con a conserver une impedance de sortie la plus stable possible, queues que soient les conditions de temperature de tension d'alimentation et de process, la taille des transistors supplementaires est definie de telle sorte que lors de leur activation, ['impedance equivalente de l'etage de sortie reste sensiblement constante. Ainsi par exemple si l'on se place dans le cas le plus >, seuls les transistors principaux TPA et TPB vent actives (tous les bits du mot numerique MN vent a 1). Zmin designe ['impedance du transistor TPA (respectivement TPB) dans le cas le plus rapide, et Zmax ['impedance du transistor TPA (respectivement TPB) dans le cas ou les conditions d'environnement vent telles que le bit 1 du mot numerique soit proche de sa transition. Lorsque le bit 1 passe a l'etat teas, ctest a dire prend la valeur logique 0, les transistors TSA1 et TSB1 vent passants. Et leur taille est determinee de telle maniere que lors de leur activation, ['impedance equivalente de la padre des transistors TPA et TSA1 (resp. TPB et TSB1) actives soit egale a Zmin. De meme lorsque le bit 2 passe a l'etat teas (le bit 1 etant toujours a l'etat teas), les transistors TSA1 et TSB1 vent passants. Et leur taille est determinee de telle maniere que lors de leur activation, ['impedance equivalente des transistors TPA,TSA1,TSA2 (resp. TPB, TSB1,TSB2) actives soit egale a Zmin, et ainsi de suite au fur et a mesure que les bits du mot numeriques prennent successivement la valeur 0. L'invention permet done, grace notamment a l'utilisation d'un mot numerique qui permet de reduire la dispersion technologique, de stabiliser la valeur de ['impedance de sortie. En outre, ce mot numerique peut etre utilise dans un dispositif MCCP connecte a l'inverseur IVP et dans un dispositif MCCN connecte a l'inverseur IVN, qui etablissent respectivement un courant reglable, proportionnel au mot numerique MN, de fa,con a agir sur la vitesse de commutation de l'amplificateur. De tels dispositifs MCCP et MCCN vent connus de l'homme du metier et celui-ci peut, a toutes fins utiles, se reporter a la demande de brevet internationale numero WO 00/05818 REV ENDICATIONS 1-Dispositif semiconducteur d' amplification de sortie, comprenant un etage de sortie comportant deux transistors MOS complementaires principaux, caracterise par le fait qu'il comporte en outre des moyens de controle (MCTL) apses a delivrer un mot numerique (MN) representatif de la conductivite des transistors MOS principaux (TPA, TPB), par le fait que l'etage de sortie comporte en outre au moins une padre supplementaire de transistors MOS complementaires (TSAR, TSBi) connectee en parallele sur la padre de transistors principaux par l'intermediaire d'une padre d'interrupteurs (ITSAi, ITSBi) commandee par ledit mot numerique pour activer ou non ces transistors supplementaires. 2-Dispositif selon la revendication 1, caracterise par le fait que les transistors supplementaires vent dimensionnes de sorte que lors de leur activation, ['impedance equivalente de ltetage de sortie soit sensiblement constante, par exemple egale a ['impedance minimale des transistors principaux. 3-Dispositif selon la revendication 1 ou 2, caracterise par le fait que ltetage de sortie comporte plusieurs padres supplementaires de transistors MOS complementaires TSAi, TSBi) connectees en parallele sur la padre de transistors principaux par l'intermediaire de plusieurs padres dtinterrupteurs (ITSAi, ITSBi) commandees par ledit mot numerique pour activer ou non, selectivement, ces padres de transistors supplementaires. 4-Dispositif selon la revendication 1, 2 ou 3, caracterise par le fait que les moyens de controle (MCTL) comportent une source de courant variable (SV) fournissant un courant variable en fonction des parametres d'environnement du dispositif, une source de courant constant (SF) fournissant un courant sensiblement constant queues que soient les valeurs de ces parametres d'environnement, et des moyens de comparaison (STR) entre ces deux courants et apses a delivrer ledit mot numerique. -Circuit integre comprenant un dispositif selon l'une des revendications 1 a 4. 6-Procede de controle de ['impedance d'un dispositif semiconducteur d' amplification de sortie, comprenant un etage de sortie comportant deux transistors MOS complementaires principaux, caracterise par le fait qu'on elabore un mot numerique (MN) representatif de la conductivite des transistors MOS principaux, et par le fait quton connecte effectivement ou non au moins une padre supplementaire de transistors MOS complementaires en parallele sur la padre de transistors principaux en fonction de la valeur du mot numerique. 7-Procede selon la revendication 6, caracterise par le fait que les transistors supplementaires vent dimensionnes de sorte que lors de leur connexion effective, ['impedance equivalente de ltetage de sortie soit sensiblement constante, par exemple egale a ['impedance minimale des transistors principaux. 8-Procede selon la revendication 6 ou 7, caracterise par le fait quton connecte effectivement ou non, selectivement, plusieurs padres supplementaires de transistors MOS complementaires (TSAR, TSBi) en parallele sur la padre de transistors principaux en fonction de la valeur du mot numerique. 9-Procede selon la revendication 6, 7 ou 8, caracterise par le fait que lt etape d' elaboration du mot numerique (MN) comporte ['elaboration d'un courant (IMS) variable en fonction des parametres d'environnement du dispositif, I'elaboration d'un courant (Iref) sensiblement constant queues que solent les valeurs de ces parametres