FR 2845215 A1 20040402 FR 0311242 A 20030925 La présente invention concerne une carte à circuit intégré (CI) sans contact, et elle concerne en particulier un circuit pour générer un signal d'horloge à partir d'un signal radiofréquence reçu et pour rétablir des données dans la carte à CI sans contact. Depuis l'apparition de la carte de crédit dans les années vingt, il est apparu un certain nombre de cartes électroniques porteuses d'information, telles que les cartes de débit (ou de paiement), les cartes de crédit, les 10 cartes d'identification, les cartes de grands magasins, et autres. Récemment, des cartes à circuit intégré (CI), appelées ainsi du fait qu'un ordinateur miniature est intégré dans les cartes, se sont fortement répandues du fait de leur commodité, de leur stabilité et de leurs 15 nombreuses applications. De façon générale, les cartes à CI ont une forme dans laquelle un dispositif à semiconducteur mince est fixé à une carte en matière plastique de la même taille qu'une carte de crédit. En comparaison avec une carte de crédit 20 classique, incluant une piste de support magnétique, les cartes à CI bénéficient de divers avantages tels qu'une stabilité élevée, des données protégées en écriture, et une sécurité élevée. Pour cette raison, les cartes à CI sont maintenant largement acceptées comme le support 25 d'information multimédia de la prochaine génération. Les cartes à CI peuvent être classées grossièrement en une carte à CI avec contact, une carte à CI sans contact (CICC pour "Contactless IC Card"), et une carte de communication à couplage à distance (RCCC pour "Remote 30 Coupling Communication Card"). En relation avec la carte CICC, les organismes ISO (International Organization for Standardization) et IEC (Internation Electrotechnical Commission) ont établi un système spécialisé pour la normalisation à l'échelle mondiale. En particulier, la 35 norme internationale ISO/IEC 14443 spécifie les caractéristiques physiques de cartes de proximité, la puissance radiofréquence et l'interface de signal, l'initialisation et l'anti-collision, et le protocole de transmission. Conformément à la norme ISO/IEC 14443, les cartes à CI sans contact comprennent un circuit intégré 5 (CI) qui procure une fonctionnalité de traitement de données et/ou de mémoire. La technologie de la carte à CI sans contact est possible grâce à la réalisation d'un échange de signal par couplage inductif avec un dispositif de couplage de proximité (c'est-à-dire un lecteur de 10 cartes) , et à l'aptitude à fournir de l'énergie à la carte sans l'utilisation d'éléments galvaniques (c'est-à-dire en l'absence d'un chemin ohmique à partir de l'équipement d'interface externe vers le ou les circuits intégrés contenus à l'intérieur de la carte). Un lecteur de cartes 15 produit un champ radiofréquence (RF) de fourniture d'énergie qui est couplé à la carte afin de transférer de l'énergie, et qui est modulé pour la communication. La fréquence fc du champ d'activation RF est de 13,56 MHz 7 kHz. Les figures lA et 1B illustrent des concepts de 20 signaux de communication pour des interfaces de Type A et de Type B de la norme ISO/IEC 14443. Le signal de communication de la figure lA est transféré d'un lecteur de cartes vers une carte à CI sans contact, et le signal de communication de la figure 1B est transféré de la carte à 25 CI sans contact vers le lecteur de cartes. Le protocole ISO/IEC 14443 décrit deux interfaces de signal de communication, de Type A et de Type B. Dans l'interface de signal de communication de Type A, une communication à partir d'un lecteur de cartes vers une carte à CI sans 30 contact utilise le principe de modulation ASK (modulation par déplacement d'amplitude) de 100% du champ RF d'activation, et un principe de code de Miller Modifié. La cadence de bits pour la transmission du lecteur de cartes vers la carte à CI sans contact est fc/128, c'est-à-dire 35 106 kbps (kbit/s). La transmission à partir de la carte à CI sans contact vers le lecteur de cartes est codée avec le principe de code Manchester et est ensuite modulée par le principe de modulation par tout ou rien (OOK pour "On-Off Key"). A l'heure actuelle, des cartes qui sont gérées par l'interface de signal de communication de Type A dans des 5 métros et des autobus de Séoul, Corée, génèrent un signal de temps correspondant à un intervalle de temps constant, en utilisant un signal modulé en ASK reçu d'un lecteur de cartes, et elles reçoivent et émettent des données un bit à la fois. Lorsque des données sont transférées à partir d'une carte à CI vers un lecteur de cartes, de l'énergie est fournie de façon stable à la carte à CI à partir du lecteur de cartes. Cependant, lorsque des données sont transférées vers la carte à CI à partir du lecteur de cartes, une 15 période de pause t2, comme représenté sur la figure 2, est créée. Ainsi, la fourniture d'énergie au lecteur de cartes à partir de la carte à CI est interrompue pendant la période de pause t2. A ce moment, un signal d'horloge généré dans un récepteur RF a une forme d'onde discontinue. 20 Dans ces conditions, il est difficile de maintenir le débit binaire spécifié de 106 kbps pour le protocole ISO/IEC 14443 de Type A, du fait qu'un signal d'horloge synchrone pour l'émission et la réception est généré en divisant un tel signal d'horloge ayant une période discontinue. Les figures 3A et 3B montrent des trames de données pour des données ISO/IEC 14443, Type A. La figure 3A illustre une trame courte qui est utilisée pour commencer la communication, et consiste en un signal de début de communication S, 7 bits de données émis dans un ordre de 30 bit le moins significatif (LSB) en premier, bl - b7, et un signal de fin de communication E, dans cet ordre. La figure 3B illustre des trames standards qui sont utilisées pour l'échange de données et consistent en un signal de début de communication S, 8 bits de données + bit de parité impaire, 35 bl - b7 et P, et un signal de fin de communication E. Le LSB de chaque multiplet est émis en premier. Chaque multiplet est suivi d'un bit de parité impaire P. Le bit de parité P est fixé de façon que le nombre de 1 soit impair (bl à bS et P). Un circuit de décodage classique dans une carte à 5 CI sans contact extrait des bits respectifs d'un signal RF reçu en synchronisme avec un signal d'horloge synchrone, sépare les bits extraits en un bit de début S, en bits de données bl - b7 et en un bit de fin E, et détecte des données reçues d'après l'information de bits séparée. Un 10 signal d'horloge synchrone n'ayant pas de période discontinue (c'est-à-dire une période de pause) est exigé pour permettre au circuit de décodage de fonctionner normalement. Il est donc nécessaire de générer un signal 15 d'horloge synchrone d'une fréquence constante à partir d'un signal radiofréquence ayant une période discontinue ou de pause t2, comme représenté sur la figure 2, pour la technologie de carte à CI sans contact. Un but de l'invention est donc de procurer un 20 circuit capable de produire un signal d'horloge synchrone d'une fréquence constante à partir d'un signal RF reçu, sans une période de pause, dans une carte à circuit intégré sans contact. Un dispositif pour générer un signal d'horloge et 25 décoder des données pour l'utilisation dans un dispositif à circuit intégré sans contact comprend: un récepteur pour recevoir un signal radiofréquence (RF) ayant une période de pause; un diviseur pour diviser le signal RF reçu, pour fournir un signal divisé; un premier compteur pour compter 30 une période du signal divisé à chaque période de non-pause du signal RF reçu; un second compteur pour compter une période du signal divisé; et un décodeur pour générer un signal d'horloge synchrone et un signal de données décodé en réponse à des signaux de sortie des premier et second 35 compteurs, dans lequel le second compteur est restauré par le signal d'horloge synchrone. Selon un aspect de la présente invention, le premier compteur est restauré pendant la période de pause du signal RF. Selon un aspect de la présente invention, le second 5 compteur est restauré sur un front descendant du signal d'horloge synchrone. Selon un aspect de la présente invention, le signal RF est basé sur une interface ISO/14443, Type A. Selon un aspect de la présente invention, le 10 décodeur génère en outre un signal indiquant une fin d'une trame reçue, en réponse aux signaux de sortie des premier et second compteurs. Un autre but de l'invention est de procurer un circuit capable de rétablir des données de façon précise à 15 partir d'un signal RF reçu, dans une carte à circuit intégré sans contact. Un dispositif de rétablissement de données pour l'utilisation dans une carte à circuit intégré sans contact comprend: un récepteur pour recevoir un signal RF ayant 20 une période de pause et pour extraire des signaux de données et d'horloge du signal RF; un diviseur pour diviser le signal d'horloge pour générer un signal d'horloge divisé; un premier compteur pour compter une période du signal d'horloge divisé à chaque période de non-pause du 25 signal de données; un second compteur pour compter une période du signal d'horloge divisé; et un décodeur pour générer un signal d'horloge synchrone et un signal de données décodé, en réponse à des signaux de sortie des premier et second compteurs, dans lequel le second compteur 30 est restauré par le signal d'horloge synchrone. Selon un autre aspect de la présente invention, le premier compteur est restauré à un début de la période de pause du signal de données. Le premier compteur est de préférence un compteur à 3 bits. Le second compteur est restauré de 35 préférence sur un font descendant du signal d'horloge synchrone. Le second compteur peut être un compteur à 2 bits. Un signal de sortie du second compteur varie de préférence séquentiellement entre "0" et "2". De préférence, le premier compteur est un compteur à 4 bits. Le second compteur peut être restauré par une 5 combinaison des signaux de sortie des premier et second compteurs. Le second compteur peut être un compteur à 3 bits. Le décodeur génère en outre de préférence un signal indiquant une fin d'une trame reçue, en réponse aux signaux 10 de sortie des premier et second compteurs. De préférence, le dispositif comprend en outre une porte OU pour recevoir un signal de restauration pour restaurer la carte et le signal de données et le premier compteur est restauré par un signal de sortie de la porte 15 OU. Le diviseur peut inclure une multiplicité d'unités de division connectées en série entre une borne d'entrée et une borne de sortie, la borne d'entrée recevant le signal d'horloge provenant du récepteur et chaque unité 20 de division divisant un signal d'entrée par N (N est un entier); et un sélecteur pour sélectionner l'un des signaux de sortie des unités de division en réponse à un signal de sélection externe, pour le signal d'horloge divisé. Les buts, caractéristiques et avantages de 25 l'invention qui précèdent, ainsi que d'autres, ressortiront de la description plus particulière de modes de réalisation préférés de l'invention, illustrés dans les dessins annexés dans lesquels des caractères de référence semblables désignent les mêmes éléments dans l'ensemble des 30 différentes représentations. Les dessins ne sont pas nécessairement à l'échelle, l'accent étant mis plutôt sur l'illustration des principes de l'invention. Les figures lA et 1B sont des diagrammes montrant des signaux de communication pour des interfaces de Type A 35 et de Type B conformes au protocole ISO/IEC 14443; -7 la figure 2 est un diagramme de forme de signal montrant un signal transféré d'un lecteur de cartes vers une carte à circuit intégré; les figures 3A et 3B sont des diagrammes montrant 5 des trames de données pour le protocole ISO/IEC 14443, Type A; la figure 4 est un schéma synoptique d'un circuit de génération d'horloge et de rétablissement de données d'une carte à circuit intégré sans contact conforme à la 10 présente invention; la figure 5 est un diagramme temporel de l'évolution de divers signaux du circuit de la figure 4; et la figure 6 représente un mode de réalisation préféré du diviseur d'horloge de la figure 4. la figure 7 est un schéma synoptique d'un circuit de génération d'horloge et de rétablissement de données d'une carte à circuit intégré sans contact conforme à un autre mode de réalisation de la présente invention, capable de rétablir des codes exacts même avec une grande variation 20 de rapport cyclique pendant une période de pause; et la figure 8 est un diagramme temporel de l'évolution de divers signaux du circuit représenté sur la figure 7. On va maintenant décrire plus complètement le mode 25 de réalisation préféré de l'invention, en se référant aux dessins annexés. La figure 4 est un schéma synoptique d'un circuit de génération d'horloge et de rétablissement de données d'une carte à circuit intégré sans contact conforme à la 30 présente invention. En se référant à la figure 4, on note qu'un circuit de génération d'horloge et de rétablissement de données est incorporé dans une carte à CI sans contact et comprend un bloc RF 110, un diviseur d'horloge 120, une porte OU 130, un compteur à 3 bits 140, un compteur à 2 35 bits 150, un bloc de générateur d'horloge et de décodeur , et une unité de commande de restauration 170. Le bloc RF 110 reçoit un signal RF, par exemple un signal ayant une fréquence de 13,56 MHz et un débit binaire de 106 kbps, basé sur un protocole ISO/IEC 14443, type A, et il convertit le signal reçu en un signal d'horloge 5 RF CLK et un signal de données RF IN qui sont appropriés pour un circuit numérique. Le diviseur d'horloge 120 divise le signal d'horloge RFCLK provenant du bloc 110 pour générer un signal d'horloge divisé DIVCLK. Comme on le décrira ci-après, le diviseur d'horloge 120 génère diverses 10 fréquences de signaux d'horloge et émet l'un des signaux d'horloge en réponse à un signal de sélection SEL. Une porte 130 reçoit un signal de restauration de système SYS RST et le signal de données RF IN provenant du bloc 110. En continuant à se référer à la figure 4, on note que le compteur à trois bits 140 est restauré par un signal de sortie de la porte 130 et compte la période du signal d'horloge divisé DIV CLK provenant du diviseur d'horloge 120. Le signal de sortie RXINCNT3 du compteur à 3 bits 20 140 varie séquentiellement de "0" à "7" (en un nombre binaire, de "000" à "111"). Le compteur à 2 bits 150 est restauré par un signal de restauration RST généré par l'unité de commande de restauration 170, et compte la période du signal d'horloge divisé DIVCLK provenant du 25 diviseur d'horloge 120. Le signal de sortie STATECNT2 du compteur à 2 bits 150 varie séquentiellement de "0" à "2" (en un nombre binaire de "00" à "10"). Le bloc de générateur d'horloge et de décodeur 160 fonctionne en réponse aux signaux de sortie RXINCNT3 et 30 STATECNT2 provenant des compteurs 140 et 150, et génère un signal d'horloge synchrone ETURXCLK, un signal de données décodé RX IN, et un signal de fin de trame END OF RX. L'unité de commande de restauration 170 est restaurée par le signal de restauration de système SYSRST et génère le 35 signal de restauration RST en réponse au signal d'horloge synchrone ETU RX CLK. La figure 5 est un diagramme temporel illustrant la réponse et l'évolution de divers signaux du circuit de la figure 4, dans le cas o une trame courte est utilisée pour commencer la communication. On va maintenant décrire 5 complètement ci-dessous le fonctionnement du circuit de génération d'horloge et de rétablissement de données, en se référant aux figures 4 et 5. En se référant aux figures 4 et 5, on note qu'avant qu'une trame courte soit reçue d'un lecteur de cartes (non 10 représenté), le compteur à 3 bits 140 et l'unité de commande de restauration 170 sont restaurés par un signal de restauration de système SYSRST. A ce moment, un compteur à 2 bits 150 est restauré par un signal de restauration RST provenant de l'unité de commande de 15 restauration 170. Lorsqu'il est restauré, des valeurs de sortie RX INCNT3 et STATECNT2 provenant des compteurs 140 et 150 prennent la valeur "0". Comme illustré sur la figure 5, avant que la trame courte soit reçue, le bloc RF 110 émet un signal de données RFIN à un niveau haut. Lorsqu'un bit de début S qui est un premier bit de la trame courte est reçu, le signal de données RF-IN provenant du bloc RF 110 accomplit une transition d'un niveau haut ("1" logique) vers un niveau bas ("0" logique). A ce moment, le diviseur d'horloge 120 commence à diviser 25 le signal d'horloge RFCLK. Si l'on suppose qu'une période de chaque bit d'une trame courte illustrée sur la figure 3A est une unité de temps élémentaire, ETU ("Elementary Time Unit"), dans ce mode de réalisation, le signal d'horloge divisé DIV-CLK émis par le diviseur d'horloge 120 a une 30 période de ETU/4. Après restauration, les compteurs 140 et 150 effectuent une opération de comptage en réponse au front descendant du signal d'horloge divisé DIVCLK. Le bloc de générateur d'horloge et de décodeur 160 génère des fronts 35 montants et descendants d'un signal d'horloge synchrone ETURXCLK lorsque les signaux de sortie RX INCNT3 et STATE CNT2 des compteurs 140 et 150 ont des valeurs spécifiées. Le tableau suivant montre les conditions dans lesquelles le signal d'horloge synchrone ETURXCLK est 5 généré en réponse aux signaux de sortie RX IN CNT3 et STATE CNT2 des compteurs 140 et 150. TABLEAU 1 ETU RX CLK RX IN CNT3 STATE CNT2 [O] [0] 0 0 0 1 1 1 Horloge Montante 2 1 4 1 1 6 1 0 2 2 0 2 2 Horloge Descendante 3 0 4 0 6 0 7 0 Par exemple, lorsque le signal de sortie RXINCNT3 du compteur à 3 bits 140 est 1 et le signal de sortie 10 STATECNT2 du compteur à 2 bits 150 est 1, un front montant du signal d'horloge synchrone ETURXCLK est établi. Lorsque le signal de sortie RX IN CNT3 du compteur à 3 bits 140 est 2 et le signal de sortie STATECNT2 du compteur à 2 bits 150 est 2, un front descendant du signal d'horloge 15 synchrone ETURXCLK est établi. L'unité de commande de restauration 170 de la figure 4 active un signal de restauration RST en réponse à un front descendant du signal d'horloge synchrone ETURXCLK provenant du bloc de générateur d'horloge et de décodeur 160. Le compteur à 2 bits 150 est restauré par l'activation du signal de restauration RST. Le compteur à 3 5 bits 140 est restauré lorsqu'un signal de données RF IN provenant du bloc RF 110 accomplit une transition d'un niveau haut vers un niveau bas. Lorsque les opérations cidessus sont répétées, le signal d'horloge synchrone ETU RX CLK d'une fréquence de 0,11 MHz est produit. D'autre part, le bloc de générateur d'horloge et de décodeur 160 génère un signal de données décodé RXIN en réponse aux signaux de sortie RXINCNT3 et STATECNT2 des compteurs 140 et 150. Le tableau suivant montre les conditions dans 15 lesquelles le signal de données décodé RX IN est généré en réponse aux signaux de sortie RXINCNT3 et STATE CNT2 des compteurs 140 et 150. TABLEAU 2 RF IN RX IN CNT3 STATE CNT2 1 ETU 2 2 0111 0 LOGIQUE 4 0 2 1111 7 2 0 2 1 LOGIQUE 3 0 1101 7 0 Le signal de données RFIN est le code de Miller 20 modifié, et indique un "0" logique lorsque sa valeur est "0111" ou "1111" pendant une ETU, et indique un "1" logique lorsque sa valeur est "1101". Par exemple, lorsqu'un signal de sortie RX IN CNT3 du compteur 140 est "0" et un signal de sortie STATECNT2 du compteur 150 est "2", le bloc 160 25 fournit en sortie un signal de données décodé RX IN à un niveau haut. Lorsque le signal de sortie RX IN CNT3 du compteur 140 est "4" et le signal de sortie STATECNT2 du compteur 150 est "0", le bloc 160 fournit en sortie un signal de données décodé RX_ IN à un niveau bas. 5 Conformément à cette condition, les données reçues RF IN "1111011101111101" sont converties en données décodées RXIN "0001". Un procédé pour détecter un bit de fin E indiquant la fin d'une trame est le suivant. Le bloc 160 génère un 10 signal de fin de trame END_ OFRX en réponse aux signaux de sortie RX INCNT3 et STATECNT2 provenant des compteurs 140 et 150. Le tableau suivant montre les conditions dans lesquelles le signal de fin de trame END_ OFRX est généré en réponse aux valeurs des signaux de sortie RX IN CNT3 et 15 STATE CNT2 des compteurs 140 et 150. TABLEAU 3 RX IN RX IN CNT3 STATE CNT2 END OF RX 6 0 7 0 Comme on le comprend d'après le Tableau 3, lorsque la valeur de sortie RX IN _CNT3 du compteur à 3 bits 140 est 6 ou 7 et la valeur de sortie STATECNT2 du compteur à 2 20 bits 150 est 0, le générateur d'horloge et décodeur 160 active le signal de fin de trame END OF RX à un niveau haut. De cette manière, la présente invention est capable de recevoir des données conformes au protocole ISO/IEC 25 14443, Type A, en générant un signal d'horloge synchrone ETURXCLK de 0,11 MHz et un signal de données décodé RXIN. Bien que la présente invention soit décrite en utilisant un débit binaire de 106 kbps, la présente 30 invention peut supporter divers débits binaires. La figure 6 est un exemple de mode de réalisation du diviseur d'horloge 120 de la figure 4. En se référant à la figure 6, on note qu'un diviseur d'horloge 120 comprend une multiplicité de diviseurs (ou unités de division) 121-127 5 et un sélecteur de débit binaire 128. Les diviseurs 121-127 sont connectés en série entre une borne d'entrée 120a et une borne de sortie 120b. Chacun des diviseurs 121-127 divise par 2 la fréquence d'un signal reçu. Le sélecteur de débit binaire 128 sélectionne l'un de signaux d'horloge 10 divisés ETUD2-ETUD64 provenant des diviseurs 121-127, en tant que signal de sortie DIVCLK. Conformément à la norme ISO/IEC 14443, le signal d'horloge RFCLK a une fréquence de 13,56 MHz. Pour supporter un débit binaire de 106 kbps, un signal d'horloge 15 ETUD4 provenant du diviseur 125 est utilisé comme un signal d'horloge DIV_CLK qui est appliqué à des compteurs à 2 bits et 3 bits 140 et 150 et à un bloc de générateur d'horloge et décodeur 160. Par exemple, pour supporter un débit binaire de 212 kbps, un signal d'horloge ETUD8 provenant du 20 diviseur 124 est utilisé comme le signal d'horloge DIVCLK qui est appliqué aux compteurs à 2 bits et 3 bits 140 et 150 et au bloc de générateur d'horloge et de décodeur 160. Par conséquent, le circuit de génération d'horloge et de rétablissement de données conforme à la présente invention 25 peut supporter un débit binaire de 3,2 Mbps. Comme expliqué précédemment, le rapport cyclique de la période de pause d'un signal RF émis par un lecteur de cartes vers une carte à CI varie lorsque la carte à CI s'approche du lecteur de cartes (terminal). Une telle 30 période de pause est variable conformément à une distance entre un lecteur de cartes et une carte à CI, à l'adaptation d'impédance avec une antenne, ou au niveau d'un signal RF. Le circuit de génération d'horloge et de rétablissement de données de la carte à CI sans contact 35 représenté sur la figure 4 fonctionne dans une condition normale seulement lorsque le rapport cyclique de la période de pause est fixé à une valeur spécifique dans la plage de Min - Max, comme représenté sur la figure 2. Il pourrait se faire que le circuit 100 ne rétablisse pas des codes exacts lorsque le rapport cyclique de la période de pause varie 5 dans la plage de Min - Max. La raison de ceci consiste en ce que le compteur 150 peut fonctionner en comptage à 2 bits qui limite une résolution à 25% dans une période unité. La figure 7 illustre une structure fonctionnelle d'un circuit de génération d'horloge et de rétablissement 10 de code d'une carte à CI sans contact, conforme à un autre mode de réalisation. En se référant à la figure 7, on note qu'un circuit de génération d'horloge et de rétablissement de données 200 est similaire au circuit 100 représenté sur la figure 4, à 15 l'exception du fait qu'un compteur 240 peut fonctionner en comptage à 4 bits, tandis qu'un compteur 250 peut fonctionner en comptage à 3 bits. Un signal restaurant le compteur 250 est produit par un circuit de génération d'horloge et de décodage 260. Le compteur à 4 bits 240 est synchronisé avec des fronts montants et descendants d'un signal d'horloge DIV CLK divisé par un diviseur d'horloge 220, lorsqu'un signal de données RFIN est à un niveau haut, et il génère un signal de sortie RX INCNT4. Le compteur à 4 bits 240 25 est restauré lorsque le signal de données RFIN est à un niveau bas. Le signal de sortie RX_ INCNT4 du compteur à 4 bits 240 change séquentiellement de "0000" à "1111" (de O à 15). Le compteur à 3 bits 250 est restauré en réponse à un signal de remise à zéro CLEAR qui est produit par le 30 circuit de génération d'horloge et de décodage 260. Le compteur à 3 bits 250 est synchronisé avec des fronts montants et descendants d'un signal d'horloge DIVCLK divisé par le diviseur d'horloge 220, et il génère un signal de sortie STATE_ CNT3. Le signal de sortie STATE_ CNT3 35 du compteur à 3 bits 250 change séquentiellement de "000" à "111" (de O à 7). Le circuit de génération d'horloge et de décodage 260 génère un signal d'horloge synchrone ETURXCLK en réponse aux signaux de sortie RXINCNT4 et STATECNT3, et génère le signal de données décodé RX_IN, un signal de terminaison de trame ENDOF-RX, et le signal de remise à zéro CLEAR. La figure 8 illustre des conditions temporelles de fonctionnement du circuit 200 recevant un signal de trame courte qui est utilisé pour initialiser une condition de communication. En se référant aux figures 7 et 8, on note que le 10 compteur 240 et le circuit 260 sont restaurés par un signal de restauration de système SYSRST avant de recevoir une trame courte provenant d'un lecteur de cartes (non représenté). Le compteur 250 est également restauré par le signal de remise à zéro CLEAR provenant du circuit de 15 génération d'horloge et de décodage 260, qui fait passer à zéro les signaux de sortie initiaux des compteurs 240 et 250. D'autre part, un bloc RF 210 émet le signal de données RF_IN d'un niveau haut. Si un premier bit y est introduit, le signal de données RFIN généré par le bloc RF 210 20 effectue une transition d'un niveau haut vers un niveau bas. A partir de ce moment, le diviseur d'horloge 220 commence une opération de division de fréquence. Une période de cycle du signal d'horloge divisé DIVCLK fourni par le diviseur d'horloge 220 est égale à ETU/4. Les compteurs 240 et 250 à l'état restauré effectuent des opérations de comptage en sens croissant à chaque front montant et descendant du signal d'horloge divisé DIVCLK. Le circuit de génération d'horloge et de décodage 260 reçoit les signaux de sortie des compteurs 240 30 et 250 et établit ensuite des fronts montants et descendants du signal d'horloge synchrone ETU RX CLK, lorsque les signaux de sortie deviennent des valeurs spécifiques prédéterminées. Les configurations du signal d'horloge synchrone ETURXCLK généré par le circuit 260 35 conformément aux signaux de sortie des compteurs 240 et 250, sont résumées dans le Tableau 4 suivant. TABLEAU 4 ETU RX CLK RX IN CNT4 STATE CNT3 Code Hexadécimal [3] [2] [1] [0] [2] [1] [0] RX IN CNT4[3:0] 11 STATE CNT3[2:0] Horloge 0 0 0 0 0 1 0 02 Montante 0 0 0 1 0 0 1 11 0 1 0 0 0 1 1 43 1 0 0 0 0 1 0 82 1 1 0 0 0 1 0 C2 Horloge 0 0 0 0 0 0 0 00 Descendante 0 0 0 1 1 0 0 14 0 0 0 1 1 0 1 15 0 0 0 1 1 1 0 16 0 0 0 1 1 1 1 17 0 1 0 0 1 0 0 44 0 1 0 0 1 1 0 46 0 1 0 1 0 0 1 51 0 1 1 0 0 0 1 61 1 0 0 0 1 1 1 87 1 O O 1 O O 1 91 1 0 1 0 0 0 1 A1 1 1 0 0 1 1 0 C6 1 1 0 1 0 0 1 D1 1 1 1 0 0 0 1 E1 Par exemple, si le signal de sortie RX IN CNT4 du compteur 240 est 1 et le signal de sortie STATE_CNT3 du 5 compteur 250 est 1, un front montant du signal d'horloge synchrone ETUCXCLK est établi. Si le signal de sortie RXINCNT4 du compteur 240 est 4 et le signal de sortie STATE CNT3 du compteur 250 est 4, un front descendant du signal d'horloge synchrone ETURXCLK est établi. On 10 obtient ainsi le signal d'horloge synchrone ETURX_CLK avec une cadence de données de 106 kbps. Le signal d'horloge synchrone ETURXCLK composé de combinaisons des valeurs de sortie des compteurs 240 et 250, peut être généré au moyen de circuits de combinaisons 15 logiques formés dans le circuit de génération d'horloge et de décodage 260. Le circuit de génération d'horloge et de décodage 260 génère le signal de données RXIN conformément aux signaux de sortie RXINCNT4 et STATECNT3 des compteurs 20 240 et 250, en réponse au front descendant du signal d'horloge synchrone ETU RX CLK. Le signal de données RFIN, consistant en un code de Miller modifié, prend la valeur logique 0 lorsque le signal de sortie de comptage est 0111 ou 1111 pendant 1 ETU. Le Tableau 5 résume le cas de l'établissement du 5 signal de données décodé RX IN à la valeur logique 1 conformément aux signaux de sortie des compteurs 240 et 250 sur le front descendant du signal d'horloge synchrone ETURXCLK. Lorsque les signaux de sortie des compteurs 240 et 250 sont différents de ceux indiqués dans le Tableau 5, 10 le signal de données RX IN est fixé à la valeur logique 0. TABLEAU 5 Signal & Niveau RX IN CNT4 STATE CNT3 Code Hexadécimal de RF IN [3] [2] [1] [0] [2] [1] [0] RX IN CNT4[3:0] 11 STATE CNT3[2:0] RXIN 1101 O O O O O 1 1 03 1 logique (1 ETU) O O O O 1 O O 04 0 0 0 0 1 0 1 05 o o o o 1 1 0 06 0 0 0 1 1 0 0 14 0 0 0 1 1 0 1 15 0 0 0O 1 1 1 0 16 O O O 1 1 1 1 17 Par exemple, comme sur le front descendant représenté du signal sur la figure 8, si d'horloge synchrone ETU_RX_CLK, le signal de sortie RXINCNT4 du compteur 240 est 0 et le signal de sortie STATECNT3 du compteur 250 est 3, le circuit de génération d'horloge et de décodage 260 fournit en sortie le signal de données RXIN consistant en un 1 logique. Si sur le front descendant du signal 20 d'horloge synchrone ETU_RX_CLK, le signal de sortie RXINCNT4 du compteur 240 est 0 et le signal de sortie STATECNT3 du compteur 250 est 3, le circuit de génération d'horloge et de décodage 260 fournit en sortie le signal de données RX IN consistant en un 0 logique. De cette manière, le signal de données RFIN de valeur "0111 1101 1101 1111 0111 1101" est converti sous la forme du signal de données décodé RX IN de valeur "011001". Le nombre binaire "011001" correspond au nombre décimal "26". Le Tableau 6 suivant montre une structure de code dans le circuit de génération d'horloge et de décodage 260 pour générer le signal de remise à zéro CLEAR pour restaurer le compteur 250. 10 TABLEAU 6 CLEAR RX IN CNT STATE CNT Code Hexadécimal [3] [2] [1] [0] [2] [1] [0] RX IN CNT[3:0] 11 STATE CNT3[2:0] NON-CLEAR 0 0 0 0 0 0 0 00 x x x x x x x Autre cas CLEAR 0 0 0 0 0 0 1 01 0 0 0 1 1 0 0 14 0 0 0 1 1 0 1 15 0 0 0 1 1 1 0 16 0 0 0 1 1 1 1 17 0 1 0 0 1 0 0 44 0 1 0 0 1 1 0 46 0 1 0 1 0 0 1 51 0 1 1 0 0 0 1 61 1 0 0 0 1 1 1 87 1 O O 1 O O 1 91 1 0 1 0 0 0 1 A1 1 1 0 0 1 1 0 C6 1 1 0 1 0 0 1 D1 1 1 1 0 0 0 1 E1 Comme le montre le Tableau 6, le compteur 250 est restauré par des combinaisons logiques sortie des compteurs 240 et 250. avec les signaux de La structure de code pour identifier un bit de fin E qui indique la terminaison d'une trame est la suivante. Le circuit de génération d'horloge et de décodage 260 génère un signal de fin ENDOF_RX conformément aux signaux 5 de sortie des compteurs 240 et 250, comme indiqué dans le Tableau 7 suivant. TABLEAU 7 Signal & Niveau RXINCNT4 STATECNT3 Code Hexadécimal de RFIN [3] [21 [1] [O] [2] [1] [0] RXINCNT4[3:0] 11 STATE CNT3[2:0] ENDOFRX 1 1 0 i 1 1 0 D6 11111111 1 1 1 1 0 0 1 Fi (lETU) 1 1 1 1 i 0 1 F5 Le circuit de génération d'horloge et de décodage 10 260 active le signal de fin de trame ENDOF_RX en le faisant passer à un niveau haut lorsque des combinaisons logiques avec les signaux de sortie des compteurs 240 et 250 sont représentées comme le montre la figure 7. Conformément aux modes de réalisation de 15 l'invention décrits ci-dessus, le circuit de génération d'horloge et de rétablissement de données 200 génère le signal d'horloge synchrone ETURXCLK de 0,11 MHz et le signal de données décodé RX IN, ce qui lui permet de recevoir des données adaptées au protocole ISO/IEC 14443, 20 type A. La période de pause pour des données à 1 bit est de huit cycles d'horloge lorsqu'une cadence de données est de 106 kbps, et des données à 1 bit apparaissent pendant 32 cycles du signal d'horloge RFCLK. Le circuit 100 25 représenté sur la figure 4 peut rétablir un signal exact si la période de pause est à l'intérieur de la plage de six à onze cycles d'horloge. Alors que les 6 - 11 cycles d'horloge correspondent à 1,764 - 3,234 ps, la période de pause du signal RF CLK est pratiquement de 0,294 - 4,704 ps dans une condition de fonctionnement pratique. Le circuit de génération d'horloge et de rétablissement de données 200 de la carte à CI sans contact comporte le compteur 240 qui 5 est un compteur à quatre bits et le compteur 250 qui est un compteur à 3 bits, pour suivre une variation de la période de pause. Le circuit 200 permet à la période de pause de varier dans la plage de 0,884 - 4,129 us. Il peut être disponible de manière à permettre à la période de pause 10 d'être dans la plage de 0,589 2,604 ps pour une cadence de données de 212 kbps, ou dans la plage de 0,294 - 0,884 ps pour 424 kbps. Comme décrit ci-dessus, une carte à CI sans contact génère un signal d'horloge synchrone à partir d'un signal 15 RF reçu d'un lecteur de cartes, qui peut être adapté à un protocole ISO/IEC 14443, Type A, et elle décode le signal de données reçu. En outre, il est possible d'obtenir un résultat de décodage exact même lorsqu'une période de pause du signal RF varie dans une plage prédéterminée. Bien que cette invention ait été montrée et décrite spécialement en référence à des modes de réalisation préférés de celle-ci, l'homme de l'art notera que divers changements de forme et de détails peuvent être effectués ici, sans sortir de l'esprit et du cadre de l'invention, 25 tels qu'ils sont définis par les revendications annexées. REVENDICATIONS 1. Dispositif (100, 200) pour générer un signal d'horloge et décoder des données pour l'utilisation dans un dispositif à circuit intégré sans contact, caractérisé en 5 ce qu'il comprend: un récepteur (110, 210) pour recevoir un signal radiofréquence (RF) ayant une période de pause; un diviseur (120, 220) pour diviser le signal RF reçu, pour produire un signal divisé (DIVCLK); un premier compteur (140, 240) pour compter une période du signal divisé à 10 chaque période de non-pause du signal RF reçu; un second compteur (150, 250) pour compter une période du signal divisé (DIVCLK); et un décodeur (160, 260) pour générer un signal d'horloge synchrone (ETU RX CLK) et un signal de données décodé (RXIN), en réponse à des signaux de sortie 15 des premier et second compteurs (140, 240; 150, 250). 2. Dispositif selon la revendication 1, caractérisé en ce que le premier compteur (140, 240) est restauré pendant la période de pause du signal RF. 3. Dispositif selon la revendication 1, caractérisé 20 en ce que le second compteur (150) est restauré sur un front descendant du signal d'horloge synchrone (ETURXCLK). 4. Dispositif selon la revendication 1, caractérisé en ce que le signal RF est basé sur une interface 25 ISO/14443, Type A. 5. Dispositif selon la revendication 4, caractérisé en ce que le décodeur (160, 260) génère en outre un signal (ENDOF_RX) indiquant une fin d'une trame reçue, en réponse aux signaux de sortie des premier et second compteurs (140, 30 150; 240, 250). 6. Dispositif de rétablissement de données (100, ) pour l'utilisation dans une carte à circuit intégré sans contact, caractérisé en ce qu'il comprend: un récepteur (110, 210) pour recevoir un signal RF ayant une 35 période de pause, et extraire des signaux de donnée et d'horloge du signal RF reçu; un diviseur (120, 220) pour diviser le signal d'horloge pour générer un signal d'horloge divisé (DIVCLK); un premier compteur (140, 240) pour compter une période du signal d'horloge divisé à chaque période de non-pause du signal de données; un second 5 compteur (150, 250) pour compter une période du signal d'horloge divisé (DIV_ CLK); et un décodeur (160, 260) pour générer un signal d'horloge synchrone (ETURXCLK) et un signal de données décodé (RXIN) en réponse à des signaux de sortie des premier et second compteurs (140, 150; 240, 10 250). 7. Dispositif selon la revendication 6, caractérisé en ce que le premier compteur (140, 240) est restauré à un début de la période de pause du signal de données. 8. Dispositif selon la revendication 7, caractérisé 15 en ce que le premier compteur (140) est un compteur à 3 bits. 9. Dispositif selon la revendication 6, caractérisé en ce que le second compteur (150) est restauré en réponse au signal d'horloge synchrone (ETURXCLK). 10. Dispositif selon la revendication 9, 20 caractérisé en ce que le second compteur (150) est restauré sur un front descendant du signal d'horloge synchrone (ETURXCLK). 11. Dispositif selon la revendication 9, caractérisé en ce que le second compteur (150) est un 25 compteur à 2 bits. 12. Dispositif selon la revendication 10, caractérisé en ce qu'un signal de sortie du second compteur (150) varie séquentiellement entre "0" et "2". 13. Dispositif selon la revendication 7, 30 caractérisé en ce que le premier compteur (240) est un compteur à 4 bits. 14. Dispositif selon la revendication 13, caractérisé en ce que le second compteur (250) est restauré par une combinaison avec les signaux de sortie des premier 35 et second compteurs (240, 250). 15. Dispositif selon la revendication 14, caractérisé en ce que le second compteur (250) est un compteur à 3 bits. 16. Dispositif selon l'une des revendications 12 et 5 15, caractérisé en ce que le signal RF est basé sur une interface ISO-14443, Type A. 17. Dispositif selon la revendication 16, caractérisé en ce que le décodeur (160, 260) génère en outre un signal (ENDCOF RX) indiquant une fin d'une trame 10 reçue, en réponse aux signaux de sortie des premier et second compteurs (140, 150; 240, 250). 18. Dispositif selon la revendication 6, comprenant en outre une porte OU (130, 230) pour recevoir un signal de restauration pour restaurer la carte et le signal de 15 données, caractérisé en ce que le premier compteur (140, 240) est restauré par un signal de sortie de la porte OU (130, 230). 19. Dispositif selon la revendication 6, caractérisé en ce que le diviseur (120) comprend: une 20 multiplicité d'unités de division (121- 127) connectées en série entre une borne d'entrée et une borne de sortie, la borne d'entrée recevant le signal d'horloge (RFCLK) provenant du récepteur, et chaque unité de division (121127) divisant un signal d'entrée par N (N est un entier); 25 et un sélecteur (128) pour sélectionner l'un des signaux de sortie des unités de division (121-127) en réponse à un signal de sélection externe (SEL), pour le signal d'horloge divisé (DIVCLK).