FR 2840443 A1 20031205 FR 0206863 A 20020604 (501 a). 1 2840443 Element memoire presentant un nombre defini de cycles d'ecriture s Domaine technique de ['invention La presente invention concerne les circuits memoires et plus specialement un element memoire autorisant un nombre predefini de cycles d'ecriture. Etat de la technique On conna^rt deja dans l'etat de la technique des circuits memoires de type s OTP, connue sous la denomination One-TimeProgrammable memory dans la litterature anglo-saxonne, lesquelles permettent une unique ecriture en memoire. Ces circuits peuvent etre realises au moyen de memoires EPROM ou Electrically Programmable Read Only Memory. Pour un certain nombre d'applications, il serait souhaitable de pouvoir disposer de circuits memoires FTP ou (Few Times Programmables dans la litterature anglo-saxonne), c'est-a-dire susceptible de permettre un nombre successif et predefinit de cycles d'effacement et reecriture. Classiquement, pour realiser de tels circuits memoires, on utilise des memoires de type EEPROM (Electrically Erasable Programmable Read Only Memory) ou FLASH, lesquelles vent malheureusement couteux a mettre en osuvre en raison de leur technologie double polysilicium complexe. Pour cette raison, on reserve traditionnellement leur emploi a des applications bien specifiques. Dans bien des applications, memes celles qui ne justifient pas le prix eleve de la mise en cauvre d'une technologie EEPROM ou FLASH, il serait pourtant ST - Ol-GRl-298 - 2 - 2840443 souhaitable de pouvoir disposer d'une fonctionnalite de type FTP ou Few Times Programmable. La presente invention a pour but de remedier a cette situation en realisant un s circuit memoire de type FTP, particulierement bon marche, et qui autorise un nombre defini de cycles d'effacement-ecriture. Expose de ['invention La presente invention a pour but de proposer une architecture simple d'un circuit memoire autorisant un nombre predefini de cycles d'effacementecriture. Un autre but de la presente invention consiste a pouvoir realiser une memoire de type FLASH a partir d'une technologie fusible/antifusibles qui normalement ne permet pas une telle fonction. L'invention realise ces buts au moyen d'un element memoire comportant un ensemble n d'unites memoires, chacune comportant un bus d'adresses, de donnees, de commande respectivement connectes a un bus principal d'adresse, un bus principal de donnees et un bus principal de commande. Les circuits memoires elementaires comportent des elements de type fusible permettant l'enregistrement irreversible d'information. Chaque unite memoire elementaire est associee a une unite de selection qui produit de maniere automatique le signal de selection CSj afin de permettre l'acces audit circuit memoire selectionne des lors qu'une condition predeterminee est remplie. Preferentiellement la condition predeterminee resulte de la detection de o l'ecriture d'un bit d'etat predefini contenu dans chacune des unites memoires, en sorte que l'ecriture de ce bit particulier par l'utilisateur conduise a la selection automatique de ['unite suivante, autorisant ainsi un nouveau cycle d'ecriture dans ['element memoire. ST - Ol-GRI-298 - 3 - 2840443 On volt ainsi que l'on parvient, tres simplement et ce a partir d'une technologie de type fusible/antifusible tres bon marche, a realiser ['equivalent d'une memoire une nouvelle fois programmable et ce autant de fois que l'on dispose de circuits memoires elementaires. On obtient ainsi la fonctionnalite equivalente a celle d'une memoire de type Flash particulierement coGteuse a realiser. La capacite d'oxyde mince de la technologie CMOS peut etre avantageusement utilisee a cette fin pour realiser une structure memoire reprogrammable n foist Preferentiellement, on realisera la selection automatique des differentes unites memoires au moyen d'un ensemble de n circuits de selection connectes de maniere a former une chane, chaque unite de selection de rang i permettant de generer le signal de selection du circuit de rang i suivant la formule: CSj = ( 1 AND S. AND Sj) AND ( SNj AND SN(i+) AND SNn) Pour i > 2 et transmis au et re,cus de ['unite de selection (12j+) de rang i+1. La chane pourra etre organisee de maniere a ce que chaque unite de o selection (12j) de rang i re,coive de ['unite de selection (12j') de rang i-1 une information Sj et genere a son tour une information Sj transmise a ['unite de selection (12j+,) de rang i+1 suivant une formule: Sj = Sj ET SB le premier circuit de selection (12) genere une information S. = SB transmise a la seconde unite de selection (122) Inversement, chaque unite de selection (12j) de rang i re,coit de ['unite de so selection (12j+,) de rang i+1 une information SN' et genere une information SN transmise a ['unite de selection de rang i-1 (12j) suivant une formule: SNj = SNj ETSNB ST - Ol-GRI-298 avec SNBj etant ['inverse logique de SBj et la derriere unite de selection (12n) generant une information SNn = SNBn transmise a ['avant derriere unite de selection (12n) On realise ainsi la selection automatique des unites memoires de maniere a permettre la reprogrammation de ['element memoire global, et ce jusqu'a epuisement des derrieres unites memoires. o Description des dessins D'autres caracteristiques, but et avantages de ['invention apparaftront a la lecture de la description et des dessins ci-apres, donnes uniquement a titre d'exemples non limitatifs. Sur les dessins annexes: La figure 1 illustre un mode de realisation d'un circuit memoire selon ['invention. La figure 2 illustre plus particulierement la partie logique de commande des circuits PROM elementaires. La figure 3 illustre un premier mode de realisation d'une unite de selection 12i. La figure 4 illustre un second mode de realisation d'une unite de selection 12i. La figure 5 illustre 1'enchanement des unitbs de selection de la figure 4. ST - Ol-GRI-298 - 5 - 2840443 Description d'un mode de realisation prefere s La figure 1 illustre un mode de realisation prefere d'un element memoire 100 selon la presente invention, lequel est compose de n unites memoires 10, a 10n. Pour des raisons de clarte de la figure, on a represente quatre unites memoires, respectivement 10j,, 10', 10j+ et 1 Oi+2 -Chacune des unites 10, a 10n pourra etre realisee au moyen d'une memoire de type PROM ou EPROM par exemple, et o dispose d'un bus d'adresse, un bus de donnees en entree (Djn) et un bus de donnees en sortie (Dou), ce dernier etant de type a trots etats afin de realiser une interconnexion facile. Ces trots bus etant respectivement connectes a un bus principal d'adresse 101, un bus principal d'entree de donnees Din 102 et, en sortie, un bus principal de donnees DoU 103. L'element memoire 100 dispose egalement s de circuits de commande, et notamment un circuit de commande d'ecriture ou Write Enable (WE) 104 qui est distribue sur chacun des unites 10, a 10n, lesquelles disposent egalement d'une entree de selection de circuit CS, a CSn (ChipSelect) correspondante. Les entrees CS, a CSn re,coivent des signaux de commande qui vent respectivement generes par un ensemble de n unites logiques de selection 12 a 1 2n, la figure 1 representant les unites logiques de selection 1 2j, 1 2j, 1 2j+, et 12j+2 generant respectivement les signaux CS', CSj, CSj+ et CSj+2 des unites memoires 10j, 10j, 10j+, et 10i+2. La commande des unites 12 a 12n est realisee au moyen d'un signal logique genere en sortie d'une porte NOR 105 et transmis a chaque unite logique via un circuit 106. La porte NOR 107 dispose d'une premiere entree recevant un signal d'initialisation (RESET) et d'une seconde entree recevant le signal de commande d'ecriture WEN sur le circuit 104. A titre d'illustration, on considerera que chaque unite memoire 10, a 10n est dimensionnee a 33 bits, dont les 32 premiers bits serviront au stockage d'une page so de quatre mots de 8 bits, ou d'un mot de 32 bits. Clairement, I'homme du metier pourra fixer la dimension des circuit 10j de maniere a adapter ces derrieres a ses besoins propres. ST - Ol-GRI-298 - 6 - 2840443 Chaque unite memoire 10' comporte un bit supplementaire- en l'espece un 336me bit -, lequel vient s'ajouter aux bits correspondent a la page i stockee dans le circuit. Ce bit supplementaire - ou bit d'etat SBj (Status Bit) est utilise par ['unite de selection associe a ['unite memoire consideree comme on le verra plus loin. En reference a la figure 2 on decrit a present, dans un premier mode de realisation, I'enchanement logique des unites memoires 10' permettant de realiser un element memoire assurant, globalement, une fonctionnalite de type FTP. Dans un souci de clarte, on a represente sur la figure les trots premieres unites memoire 0 10, 1O2, 1O3 ainsi que la derriere unite 10n ferment la chane, ainsi que les unites de selection correspondantes, respectivement 121, 122, 123 et 12n. Dans ce premier mode de realisation, d'une maniere generale, a ['exception des unites de selection 12' et 12n qui vent placees en bout de chane, chaque unite 12' re,coit ['information de bit d'etat SBi (reference 11-i sur la figure 2) de la page i lui correspondent, ainsi qu'une information emanant de ['unite qui la precede dans la chane et une information de ['unite qui lui succede dans cette meme chane. On realise ainsi deux chanes d'information - respectivement une chane S' et une chane SNj - se propageant en sens contraire. Dans le sens gauche-droite, on volt que chaque unite 12j de rang i re, coit de ['unite precedente 12j, de rang i-1 situee sur sa gauche (sur la figure 2) une information Sj et genere a son tour une information Sj qu'elle transmet a ['unite 12j+ de rang i+1 placee a sa droite. La relation entre les deux informations S' et S est donnee par la formule suivante: Sj = Sj ET SBj La premiere unite 12 recoit, quant a elle, une information qui est un signal so logique fixe a 1 en sorte qu'elle genere une information S = SB, qui est transmise a sa voisine immediate, a savoir ['unite 122. Dans l'autre sens on realise un chane des >, laquelle se propage de la derriere unite de selection 12n vers la premiere unite 12. Dans le sens droite ST - Ol-GRI-298 - 7 - 2840443 gauche, chaque unite 12j de rang i re,coit de ['unite 12j+' de rang i+1 situee immediatement a sa droite une information SNi et genere a son tour une information SNj qu'elle transmet a ['unite 12j de rang i-1 placee a sa gauche. La relation entre les deux informations SNj et SNj est donnee par la formule suivante: SNj1 = SNj ETSNB' Avec SNB'etant ['inverse logique de SBj. La derriere unite 12n re,coit, comme precedemment, une information SNn qui est un signal logique fixe a 1 en sorte qu'elle genere une information SNn = SNBn Les deux chanes Sj et SNi vent utilisees au sein de chacune des unites logiques de selection 12-i, afin de realiser la generation automatique des signaux de selection des unites memoires 10j d'une maniere totalement transparente pour l'utilisateur, et ce afin de realiser la fonction FTP qui est recherchee. Plus precisement, le signal de commande est calcule au moyen de la formule: CS' = ( 1 AND S. AND S') AND ( SNj AND SNj+) AND SNn) Pouri>2 et La figure 3 illustre la maniere concrete de realisation une unite logique de selection (12j) de rang i associe a chaque unite memoire PROM dans le premier mode de realisation. L'unite de selection 12j comporte une premiere porte logique 19j de type ET disposant d'une premiere entree recevant ['information SBj du bit d'etat correspondent a ['unite memoire 1 0j de rang i. La porte ET 19' dispose d'une seconde entree recevant ['information Sj generee et transmise par ['unite de o selection 12j de rang i-1, et une sortie permettant de generer ['information S transmise a ['unite de selection 12j+ de rang i+1. Une seconde porte ET 18j presente une premiere entree recevant la sortie d'un inverseur 20j dont ['entree re,coit ['information SBj du bit d'etat correspondent a ST - Ol-GRI-298 I'unite memoire 10j de rang i. La porte ET 18' presente une seconde entree recevant ['information SNj transmise par ['unite logique de selection 12j+ de rang i+1 et la sortie genere ['information SN' qui est transmise a ['unite de selection 1 2j de rang i-1. Une troisieme porte ET 1 7j dispose d'une premiere entree recevant ['information Sj generee et transmise par ['unite de selection 12j de rang i-1 et une seconde entree connectee a la sortie de la seconde porte ET 18j. En sortie, la porte ET 17' genere un signal de commande qui est transmis a entree D d'une o bascule 15' dont la sortie Q genere le signal de selection CSj de ['unite memoire correspondante. L'entree d'horloge de la bascule D re,coit un signal de programmation permettant d'assurer que, lorsque l'on ecrit un 1 logique dans le bit d'etat du circuit memoire courant 10j, ce dernier ne se trouve desactive qu'en fin de cycle d'ecriture. Plus particulierement, on volt que ['entree d'horloge re,coit le signal de commande genere par la porte NOR 105 de la figure 1 et transmise via le circuit 106. De cette maniere, la bascule 15j echantillonne sur le front descendant de ces deux signaux, et le signal d'initialiser RESET sert a charger la premiere bascule au demarrage. Comme on le volt, la double chane des Sj et SNj permet de generer automatiquement les signaux de commande CS, a CSn de maniere a permettre la selection automatique de la page courante active correspondent a une unite memoire 10j selectionnee. A cet effet, I'element memoire 100 est initialise avec tous les bits d'etat SB a SBn positionnes a 0. On constate alors, qu'apres le front descendant du signal RESET, c'est ['unite 10, qui se trouve selectionnee des la mise sous tension du circuit. Les adresses transmises par le bus d'adresse 101 visent par consequent cette unite memoire particuliere et les acces en memoires, lecture et egalement une ecriture vent des realises dans cette derriere. o Des que l'on enregistre un 1 logique dans le bit d'etat SB de cette premiere unite memoire 10,, on constate que l'on provoque un decalage dans la chane des Sj et SNj, lequel decalage vient provoquer, lors de la fin de l'enregistrement du bit, la deselection du circuit memoire 10, et, correlativement, la selection automatique de ['unite memoire suivante, en l'espece la seconde unite 1O2. On volt que l'on ST - Ol-GRI-298 9 2840443 realise ainsi, d'une maniere totalement automatique et sans que l'utilisateur n'ait a se preoccuper de la selection des differents unites memoires contenues dans ['element memoire 100, la selection de la bonne page jusqu'a l'epuisement des pages contenues dans la memoire 100. s Lorsque l'on ecrit le bit d'etat SBn de la derriere unite memoire 10n, on epuise alors les possibilites de selection des differents unites memoires 10 a 10n et, par vole de consequent, les possibilites de reprogrammation de ['element memoire 100, lequel reste alors figee sur la derriere page 10n. On ne peut alors o proceder plus qu'a une lecture de cette derriere page et ['ensemble memoire 100 se comporte alors comme une ROM. On volt done que l'on realise de cette maniere d'une fa,con particulierement economique et avantageuse la fonction Few Times Programmable qui est recherchee et ce, sans avoir besoin de recourir a des technologies couteuses, comme celles des memoires Flash ou EEPROM. Un mode de realisation particulier consistera en une carte electronique qui comportera plusieurs modules memoires independents combines comme cela a ete decrit. Mais ['invention ne se limite nullement a une telle realisation et l'on pourra avantageusement adapter la description a la realisation d'un ensemble memoire comportant n unites elementaires qui pourront ne pas etre des memoires EPROM parfaitement individualises, mais simplement des elements d'un unique circuit semiconducteur. On peut ainsi realiser une nouvelle structure de circuit memoire au sein d'un meme circuit integre, et doter ce circuit de la fonctionnalite de FTP avec de nombreuses applications possibles. La figure 4 decrit un second mode de realisation de ['unite logique de selection (12j) de rang i associee a chaque unite memoire. Dans ce second mode de realisation, on peut s'affranchir de la seconde chaine d'information SNj, ce qui o permet ainsi une realisation plus simple. Chaque unite logique 12j comporte une porte NOR 22j disposant d'une premiere entree re,cevant le signal S' generee par ['unite precedente, et une seconde entree recevant le bit de status SBj correspondent a ['unite memoire concernee. Par ailleurs, ce meme bit de status est transmis a une entree d'un inverseur 21 de maniere a generer ['information S' qui ST Ol-GRI-298 - 10- 2840443 est transmise a ['unite de selection situee immediatement a droite dans la chane representee en figure 5. La premiere unite de selection 120 re, coit un signal logique fixe a 0 en sorte que la sortie de la porte NOR qu'elle comporte se trouve a un etat logique haut. Ainsi, le circuit de selection CS0 se trouve active, ce qui permet s l'utilisation de la premiere page de ['unite memoire. Des l'enregistrement du bit d'etat CS, on realise alors la commutation de la logique de commande et c'est alors la porte NOR suivante qui bascule permettant ['activation de la page suivante. On constate ainsi que l'on selectionne exclusivement une et une seule page, laquelle est definie par un CSj qui est egal a 1, et toutes les autres pages vent deselectionnees. Parmi les applications, on observera que la technique permet de realiser des circuits de memoires de type FLASH simplement basee sur une technologie fusible s antifusible, de type EPROM. On pourra en particulier utiliser avantageusement, soit la capacite d'oxyde mince de la technologie CMOS ou tout autre technique basee sur des circuits a deux etats de type EPROM. ST - Ol-GRI-298 - 1 1 - 2840443 Revendications 1. Element memoire comportant un ensemble n d'unites memoires (10,... 10n) ' chaque unite comportant un bus d'adresses, de donnees, de commande respectivement connectes a un bus principal d'adresse, un bus principal de donnees et un bus principal de commande, caracterise en ce qu'il comporte: o - des moyens de selection (12,... 12n) permettant de generer successivement un signal de selection CSj d'une desdites unites memoires (10') de maniere a permettre exclusivement l'acces a ladite unite memoire selectionnee; lesdits moyens de selection commutant automatiquement la selection du circuit suivant lors de la detection d'une condition predeterminee. 2. Circuit memoire selon la revendication 1 caracterise en ce que chacun desdits circuits memoires elementaires (10',... 1 n) est de type programmable. 3. Element memoire selon la revendication 2 caracterise en ce que chacune des unites memoires programmables (10,... 1 n) comporte un bit d'etat (SBj) permettant de stocker une information de fin de selection de ladite memoire, ladite condition predeterminee correspondent a l'ecriture du bit d'etat (SB') de ladite unite . memolre. 4. Element memoire selon la revendication 3 caracterise en ce qu'il comporte un ensemble de n unites de selection (12'), chacune desdites unites de selection (12 ) etant associee a une desdites unites memoires (10,,... 10n) et generant un signal de commande destine a ['activation de ladite unite memoire. o 5. Element memoire selon la revendication 4 caracterise en ce que les n unites de selection vent connectees de maniere a former une chane permettant de calculer le signal de selection de ['unite memoire de rang i suivant la formule: CSj = ( 1 ANDS,AND Sj) AND(SNjANDSNj+ AND SNn) ST Ol-GRI-298 - 12- 2840443 Pour i 2 et n-1, avec Sj et SNj etant deux signaux respectivement transmis au et re,cus de ['unite selection (12j+) de rang i+1. 6. Element memoire selon la revendication 5 caracterise en ce que chaque unite de selection (12j) de rang i re,coit de ['unite de selection (12j) de rang i-1 une information Sj et genere a son tour une information Sj transmise a ['unite de selection (12j+') de rang i+1 suivant une formule: o Sj = Sj ET SBj le premier circuit de selection (12) generant une information S = SB' transmise a la seconde unite de selection (122) 7. Element memoire selon la revendication 6 caracterise en ce que chaque unite de selection (12j) de rang i re,coit de ['unite de selection (12j+) de rang i+1 une information SNj et genere une information SN' transmise a ['unite de selection de rang i-1 (12') suivant une formule: SNj = SNj ETSNBj avec SNBi etant ['inverse logique de SBi et la derriere unite de selection (12n) generant une information SNn = SNBn transmise a ['avant derriere unite de selection (12n) 8. Element memoire selon la revendication 7 caracterise en ce que chaque unite de selection comporte: - une bascule D presentant une entree D, une entree d'horloge, et une sortie Q. I'entree d'horloge recevant un signal en fin de cycle d'ecriture de programmation; so - un circuit inverseur (20j) ayant une entree re,cevant ['information SBi du bit d'etat correspondent a ['unite memoire (1 0j) de rang i); - une premiere porte ET (19j) presentant une premiere entree, une seconde entree et une sortie; ladite premiere entree de la premiere porte recevant ['information SB du bit d'etat correspondent a ['unite memoire (1 0') de rang i; ladite seconde entree ST - Ol-GRI-298 l ianvier snn? - 13 - 2840443 recevant ['information Sj transmise par ['unite de selection (12j ') de rang i-1, ladite sortie generant ['information Sj a ['unite de selection (12j+) de rang i+1; - une seconde porte ET (18j) presentant une premiere entree, une seconde entree et une sortie, la premiere entree de ladite seconde porte ET etant connectee a la s sortie audit inverseur (20j), la seconde entree recevant ['information SNj transmise par ['unite de selection de rang i+1, ladite sortie de la seconde porte generant ['information SNj transmise a ['unite de selection (12j) de rang i-1;. - une troisieme porte ET (17j) presentant une premiere entree, une seconde entree et une sortie; la premiere entree de la troisieme porte recevant ['information S' transmise par ['unite de selection (12j) de rang inferieur, la seconde entree etant connectee a la sortie de ladite seconde porte ET (18j), la sortie de la troisieme porte ET generant un signal de commande transmis a ['entree D de ladite bascule; - la sortie de ladite bascule generant un signal de selection de rang i destine a selectionnerl'unite memoirecorrespondante. 9. Element memoire selon la revendication 1 caracterise en ce que chacune desdites unites memoires (10,,... 10n) est basee sur l'emploi de fusibles afin de realiser une unite de memoire programmable plusieurs foist 10. Element memoire selon la revendication 9 caracterise en ce que chacune desdites unites memoires (10,... 10n) est realisee au moyen d'une technologie de type CMOS et que les elements fusibles vent constitues par la capacite d'oxyde mince.