FR 2842640 A1 20040123 FR 0209228 A 20020719 AFFICHAGE D'UNE IMAGE SUR UN CRAN MATRICIEL PAR ADRESSAGE SELECTIF DE LIGNES DE L'ECRAN La présente invention concerne un procédé et un dispositif d'affichage d'une image sur un écran matriciel par activation de pixels de l'écran disposés en lignes et en colonnes. La présente invention trouve une application notamment pour les écrans matriciels dans lesquels chaque pixel est constitué d'une diode électroluminescente, par exemple de nature organique ou polymère (écran du type OLED de l'anglais Organic Light Emetting Display, ou PLED de l'anglais Polymer Light Emetting Display). Les cathodes des diodes d'une même ligne sont reliées à une électrode de ligne et les anodes des diodes d'une même colonne sont reliées à une électrode de colonne. L'affichage d'une image sur l'écran, selon les standards habituellement utilisés, est obtenu par l'affichage d'une trame ou de deux trames successives. Lors de l'affichage d'une trame, l'adressage d'un écran matriciel se fait ligne après ligne par l'intermédiaire d'un circuit de commande de lignes (communément appelé driver lignes). Dans le cas d'un écran matriciel à diodes, l'électrode de ligne de la ligne active peut être reliée à la masse alors que les autres électrodes de ligne peuvent être laissées à haute impédance ou être reliées à un potentiel élevé. Parallèlement, l'information correspondant à l'activation ou à la non activation des pixels de la ligne sera transmise par les électrodes de colonne par l'intermédiaire d'un circuit de commande de colonnes (communément appelé driver colonnes) qui injecte ou non un courant dans chaque électrode de colonne de manière à allumer ou non le pixel de la colonne. Il se peut qu'aucun pixel d'une ou de plusieurs lignes ne soit allumé lors de l'affichage de plusieurs trames successives, par exemple dans certaines applications pour des écrans de téléphones portables ou des écrans d'agendas électroniques. Or, de telles lignes seront toutefois activées lors de l'adressage successif de toutes les lignes de l'écran. L'énergie nécessaire au circuit de commande de lignes pour adresser des lignes o aucun pixel n'est allumé est alors inutilement dépensée. En outre, dans le cas d'un écran matriciel à diodes électroluminescentes, lors de l'activation d'une ligne, il y a souvent une étape préalable de précharge de toutes les diodes de la ligne à une tension voisine de la tension de seuil. L'allumage éventuel des diodes peut alors être obtenu plus rapidement. Dans le cas o aucun pixel de la ligne n'est à activer, l'énergie requise pour l'étape de précharge est dépensée inutilement. La présente invention vise un procédé et un dispositif d'affichage d'une image sur un écran matriciel par activation de pixels de l'écran disposés en lignes et en colonnes permettant de réaliser une économie d'énergie. La présente invention vise également un procédé et un dispositif d'affichage d'une image sur un écran matriciel à diodes permettant d'améliorer la durée de vie des pixels de l'écran. Pour atteindre ces objets, la présente invention prévoit un procédé d'affichage d'une image sur un écran matriciel par activation de pixels de l'écran disposés en lignes et en colonnes, chaque pixel d'une même ligne correspondant à un point mémoire d'une même rangée d'une mémoire, ledit point mémoire étant mis à un état d'activation lorsque le pixel correspondant est à activer, comprenant les étapes consistant à identifier, parmi des ensembles de rangées de la mémoire, les ensembles de rangées pour lesquels au moins un point mémoire d'une rangée de l'ensemble est à l'état d'activation; et sélectionner successivement les seules lignes correspondant aux rangées des ensembles de rangées identifiées pour l'activation de pixels. Selon un mode de réalisation de l'invention, la première étape comprend les étapes consistant à mettre, pour chaque rangée de la mémoire, un point mémoire d'une mémoire auxiliaire à l'état d'activation si au moins un point mémoire de la rangée est à l'état d'activation; déterminer les points mémoires de la mémoire auxiliaire à l'état d'activation; et identifier les blocs de rangées correspondant auxdits points mémoires de la mémoire auxiliaire à l'état d'activation. Selon un mode de réalisation de l'invention, la première étape comprend les étapes consistant à mettre, pour chaque rangée de la mémoire, un point mémoire d'une mémoire auxiliaire à l'état d'activation si un point mémoire de la rangée est mis à l'état d'activation; déterminer les points mémoires de la mémoire auxiliaire à l'état d'activation; et identifier les blocs de rangées correspondant auxdits points mémoires de la mémoire auxiliaire à l'état d'activation. Selon un mode de réalisation de l'invention, le procédé comprend, en outre, les étapes consistant à lire, pour chaque rangée sélectionnée, les états des points mémoires de la rangée sélectionnée; et mettre un point mémoire de la mémoire auxiliaire à l'état d'inactivation si tous les points mémoires de la rangée sont à l'état d'inactivation. Selon un mode de réalisation de l'invention, le procédé comprend, en outre, avant la seconde étape, les étapes consistant à déterminer un signal d'horloge de lecture à partir du nombre d'ensembles de rangées identifiés, les lignes de l'écran étant sélectionnées à la fréquence dudit signal d'horloge de lecture. Selon un mode de réalisation de l'invention, la fréquence du signal d'horloge de lecture multipliée par le nombre total de rangées des ensembles de rangées identifiés est sensiblement constante. Selon un mode de réalisation de l'invention, lorsqu'un ensemble de rangées a comporté au moins un point mémoire à l'état d'activation pour l'affichage d'une image déterminée, on sélectionne, au moins pour l'affichage de l'image suivante, les lignes de l'écran correspondant audit ensemble de rangées même si tous les points mémoires dudit ensemble de rangées sont à l'état d'inactivation. La présente invention prévoit également un dispositif d'affichage d'une image sur un écran matriciel par activation de pixels de l'écran disposés en lignes et en colonnes, comprenant une mémoire principale, chaque pixel d'une même ligne de l'écran correspondant à un point mémoire d'une même rangée de la mémoire principale, ledit point mémoire étant mis à un état d'activation lorsque le pixel correspondant est à activer; un moyen d'adressage pour fournir successivement des adresses de rangées de la mémoire principale; un moyen de lecture, recevant lesdits identifiants successifs, et adapté à lire, pour chaque adresse, les états des points mémoires de la rangée correspondante; un circuit de commande de lignes pour sélectionner des lignes de l'écran à partir des adresses; et un circuit de commande de colonnes pour activer des pixels des lignes sélectionnées, comprenant en outre un moyen d'identification, parmi des ensembles de rangées de la mémoire, des ensembles de rangées pour lesquels au moins un point mémoire d'une rangée de l'ensemble est à l'état d'activation, et en ce que le moyen d'adressage est adapté à fournir successivement les adresses des rangées des ensembles de rangées identifiés. Selon un mode de réalisation de l'invention, le dispositif comprend un moyen pour fournir un signal de commande de lecture transmis au moyen d'adressage, dont la fréquence dépend du nombre total de rangées des ensembles de rangées identifiés. Selon un mode de réalisation de l'invention, le dispositif comprend en outre une mémoire auxiliaire reliée au moyen d'identification et dont chaque point mémoire est associé à une rangée de la mémoire principale et est à l'état d'activation si un point mémoire de la rangée correspondante est à l'état d'activation. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles: la figure 1 représente, de façon schématique, un premier mode de réalisation d'un dispositif d'affichage d'une image sur un écran matriciel; et la figure 2 représente, de façon schématique, un second mode de réalisation du dispositif d'affichage. La figure 1 représente un écran matriciel 10 dont chaque case 12 correspond à un pixel. Il peut s'agir d'un écran matriciel à diodes o chaque pixel est constitué d'une diode électroluminescente par exemple organique ou polymère. Des pixels allumés sont symbolisés par une croix 14. L'adressage des pixels 12 est réalisé par un circuit de commande de lignes 16 (ROW DRIVERS), et un circuit de commande de colonnes 18 (COLUMN DRIVERS). Chaque pixel 12 est associé à un point mémoire 19 d'une mémoire principale 20, par exemple une mémoire RAM. Les points mémoires 19 sont disposés en Y rangées et en X colonnes et peuvent être mis à l'état 0 ou à l'état 1 par l'intermédiaire d'une interface d'écriture 22 (WRITING INTERFACE) qui reçoit des données à inscrire WDATA ainsi que les adresses WADDRESS de ces données. L'interface d'écriture 22 est commandée par un signal d'horloge d'écriture WCLK. La trame à afficher sur l'écran 10 est stockée au préalable sous forme numérique dans la mémoire principale 20. A titre d'exemple, un point mémoire 19 est mis à 1 lorsque le pixel 12 correspondant de l'écran 10 est à allumer, et mis à 0 dans le cas contraire. Les états de tous les points mémoires 19 d'une rangée peuvent être lus par une interface de lecture 24 (READING INTERFACE) à la fréquence d'un signal d'horloge de lecture RCLK. L'interface de lecture 24 reçoit un signal d'adressage RADDRESS indiquant la rangée de la mémoire principale 20 à lire. L'interface de lecture 24 fournit alors au circuit de commande de colonnes 18 des données RDATA représentant les états des points mémoires 19 de la rangée d'adresse RADDRESS. Le circuit de commande de lignes 16 reçoit également un signal d'adresse ADDRESS correspondant à l'image du RADDRESS fournie par un décodeur 26 et qui permet l'activation de la ligne de l'écran 10 associée à la rangée d'adresse RADDRESS de la mémoire principale 20. Le circuit de commande de lignes 16 active alors la ligne de l'écran 10 correspondant à l'adresse ADDRESS et le module de commande de colonnes 16 allume ou non les pixels 12 de la ligne activée en fonction des données RDATA. Le dispositif d'affichage comprend une mémoire auxiliaire 28 comportant Y points mémoires. Dans le mode de réalisation illustré en figure 1, les mémoires principale 20 et auxiliaire 28 sont conçues de telle façon qu'un point mémoire de la mémoire auxiliaire 28, associé à une rangée de la mémoire principale 20, est à 0 si tous les points mémoires de la rangée sont à 0 et est à un 1 si au moins un point mémoire de la rangée est à un 1. Les Y rangées de la mémoire principale 20 sont regroupées en A blocs comprenant chacun N rangées successives. A partir de l'état des points mémoires de la mémoire auxiliaire 28, un module de décision 30 détermine, parmi les A blocs de rangées, K blocs de rangées dits "actifs" comportant chacun au moins un point mémoire à l'état 1. L'entier K peut être nul si tous les points mémoires de la mémoire principale 20 sont à 0. Le module de décision 30 peut consister en un registre à A points mémoires, chaque point mémoire étant mis à 1 si le bloc de rangées correspondant est "actif". Un module de détection d'adresse 32 (ADDRESS DETECTION) détermine, à partir de données fournies par le module de décision 30, une liste des adresses des rangées de la mémoire principale 20 appartenant aux K blocs de rangées "actifs". Le module de décision 30 et le module de détection d'adresse 32 sont commandés par un signal d'horloge de trame FCLK dont la fréquence correspond à la fréquence d'affichage d'une trame sur l'écran 10. Le module de détection d'adresse 32 commande un compteur d'adresse 34 qui fournit, à la fréquence du signal d'horloge de lecture RCLK, les adresses RADDRESS des rangées des K blocs de rangées "actifs". Le compteur d'adresses 34 transmet les adresses RADDRESS dans un ordre tel que les lignes de l'écran 10 sont activées, par exemple, du haut vers le bas de l'écran. En conséquence, lors de l'affichage de la trame correspondant aux données inscrites dans la mémoire principale , l'interface de lecture 24 reçoit, à la fréquence du signal d'horloge de lecture RCLK, les adresses successives RADDRESS correspondant seulement aux rangées de la mémoire principale 20 appartenant aux K blocs de rangées "actifs", c'est-à-dire pour lesquels au moins un point mémoire de la mémoire principale 20 est à 1. Parallèlement, le compteur d'adresse 34 transmet, par l'intermédiaire du décodeur 26, les adresses au module de commande de lignes 16. Par conséquent, le circuit de commande de lignes 16 active seulement les lignes de l'écran 10 qui sont associées à une rangée de la mémoire principale 20 appartenant à l'un des K blocs de rangées "actifs". Selon le premier mode de réalisation de l'invention, lors de l'affichage d'une trame, les lignes de l'écran 10 correspondant à des rangées de la mémoire principale 20 appartenant à un bloc de rangées dont tous les points mémoires sont à 0 ne sont pas activées. On réalise ainsi une économie d'énergie. Il est souhaitable que la fréquence d'affichage de la trame reste sensiblement constante quelque soit le nombre de lignes de l'écran 10 activées lors de l'affichage d'une trame. Pour ce faire, avant le début de l'affichage d'une trame, le module de décision 30 transmet à un module de conversion 36 (CONVERSION) un signal indiquant quels sont les K blocs de rangées "actifs". Le module de conversion 36 détermine un facteur multiplicatif par lequel la fréquence d'un signal d'horloge interne ICLK au dispositif d'affichage doit être multipliée pour obtenir la fréquence du signal d'horloge de lecture RCLK adéquate afin que la fréquence du signal d'horloge de trame FCLK soit sensiblement constante. Le module de conversion 36 transmet la valeur du facteur multiplicatif à un compteur de lignes 38 (ROW COUNTER) qui fournit à partir du signal d'horloge interne ICLK le signal d'horloge de lecture RCLK. Le signal d'horloge de lecture RCLK est transmis notamment au compteur 34 et à l'interface de lecture 24. Le signal d'horloge de lecture RCLK est également transmis à un compteur de trame 40 (FRAME COUNTER) qui fournit le signal d'horloge de trame FCLK. Généralement, on cherche à obtenir une fréquence de trame FCLK autour de 60 hertz ou autour de 120 hertz selon les standards utilisés. tant donné les calculs numériques réalisés par le module de conversion 36, le compteur de ligne 38, et le compteur de trame 40, les variations de la fréquence du signal d'horloge de trame FCLK restent inférieures à 2%. Par exemple, pour un écran matriciel de 64 lignes et 128 colonnes, les variations de la fréquence d'horloge de trame FCLK sont inférieures à 1,25%. La figure 2 représente un second mode de réalisation du dispositif d'affichage selon l'invention. L'interface d'écriture 22 est reliée à la mémoire auxiliaire 28 qui n'est pas liée à la mémoire principale 20. A chaque fois que l'interface d'écriture 22 met à 1 un point mémoire 19 d'une rangée de la mémoire principale 20, elle transmet à la mémoire auxiliaire 28 un signal de sorte que le point mémoire de la mémoire auxiliaire 28 associé à ladite rangée est mis à 1. Dans le cas o l'interface d'écriture 22 met un point mémoire de la mémoire principale 20 à 0, aucun signal n'est transmis à la mémoire auxiliaire 28. L'interface de lecture 24 est également reliée à la mémoire auxiliaire 28. Lors de l'affichage d'une trame, l'interface de lecture 24, recevant une adresse RADDRESS correspondant à une rangée de la mémoire principale 20, détermine si au moins un point mémoire de ladite rangée est à 1. Dans l'affirmative, l'interface de lecture 24 transmet à la mémoire auxiliaire 28 un signal de sorte que le point mémoire de la mémoire auxiliaire 28 associé à ladite rangée lue est mis à 1 ou ne transmet aucun signal à la mémoire auxiliaire 28. Dans le cas o tous les pixels de la rangée d'adresse RADDRESS de la mémoire principale 20 sont à zéro, l'interface de lecture 24 transmet à la mémoire auxiliaire 28 un signal de sorte que le point mémoire de la mémoire auxiliaire 28 correspondant à ladite rangée est mis à zéro. Dans le second mode de réalisation selon l'invention, les modifications des états des points mémoires de la mémoire auxiliaire 28 sont donc réalisées à deux étapes différentes. En effet, l'interface d'écriture permet d'indiquer qu'un point mémoire est mis à l'état 1 et donc que le bloc de rangées auquel appartient ledit point mémoire doit être sélectionné lors de l'affichage. L'interface de lecture 24 permet éventuellement de déterminer que tous les points mémoires d'un bloc de rangées sont à 0, et donc que les lignes associées à ce bloc ne seront pas activées lors de l'affichage de la trame suivante si les points mémoires des rangées dudit bloc de rangées sont maintenues à 0. Le deuxième mode de réalisation permet l'utilisation d'une mémoire principale 20 classique. Selon une variante des deux modes de réalisation, lorsqu'au moins l'un des points mémoires de la mémoire auxiliaire 28 associés à un bloc de rangées est à 1, et donc que le bloc est "actif", et que, lors de l'affichage de la trame suivante, tous les points mémoires du bloc sont à 0, le module de décision 30 peut décider de maintenir le bloc "actif". Les lignes correspondantes de l'écran 10 seront donc activées lors de l'affichage de la trame suivante. Ceci permet d'éviter des changements trop fréquents d'activation et d'inactivation des lignes de l'écran 10. Le maintien à l'état "actif" d'un bloc de rangées ne comportant que des points mémoires à 0 peut éventuellement s'étendre sur plusieurs trames successives. La présente invention permet de réaliser une économie d'énergie en réduisant le nombre de lignes de l'écran activées dans le cas o tous les pixels de certaines lignes sont éteints. Dans le cas d'un écran matriciel à diodes pour lequel une précharge des diodes est réalisée avant l'allumage des pixels, la présente invention permet d'éviter les charges et décharges de lignes o tous les pixels sont éteints. En outre, la présente invention permet d'augmenter la période du signal d'horloge de lecture RCLK par rapport à un affichage dans lequel toutes les lignes de l'écran seraient systématiquement activées. Dans le cas particulier d'un écran matriciel à diodes, la luminance émise par un pixel est proportionnelle à la durée d'allumage dudit pixel. L'augmentation de la période du signal de lecture RCLK, qui correspond à la durée d'activation d'une ligne de l'écran, permet alors, pour une même luminance, de diminuer l'amplitude de la commande à fournir au pixel. Ceci permet donc de diminuer encore davantage la consommation totale de l'écran matriciel et d'améliorer la durée de vie des pixels. il Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. REVENDICATIONS 1. Procédé d'affichage d'une image sur un écran (10) matriciel par activation de pixels (12) de l'écran disposés en lignes et en colonnes, chaque pixel d'une même ligne correspondant à un point mémoire (19) d'une même rangée d'une mémoire (20), ledit point mémoire étant mis à un état d'activation lorsque le pixel correspondant est à activer, caractérisé en ce qu'il comprend les étapes suivantes: identifier, parmi des ensembles de rangées de la mémoire, les ensembles de rangées pour lesquels au moins un point mémoire d'une rangée de l'ensemble est à l'état d'activation; et sélectionner successivement les seules lignes correspondant aux rangées des ensembles de rangées identifiées pour l'activation de pixels. 2. Procédé selon la revendication 1, dans lequel la première étape comprend les étapes suivantes: mettre, pour chaque rangée de la mémoire (20), un point mémoire d'une mémoire auxiliaire (28) à l'état d'activation si au moins un point mémoire (19) de la rangée est à l'état d'activation; déterminer les points mémoires de la mémoire auxiliaire à l'état d'activation; et identifier les blocs de rangées correspondant auxdits points mémoires de la mémoire auxiliaire à l'état d'activation. 3. Procédé selon la revendication 1, dans lequel la première étape comprend les étapes suivantes: mettre, pour chaque rangée de la mémoire (20), un point mémoire d'une mémoire auxiliaire (28) à l'état d'activation si un point mémoire (19) de la rangée est mis à l'état d'activation; déterminer les points mémoires de la mémoire auxiliaire à l'état d'activation; et identifier les blocs de rangées correspondant auxdits points mémoires de la mémoire auxiliaire à l'état d'activation. 4. Procédé selon la revendication 3, comprenant, en outre, les étapes suivantes: lire, pour chaque rangée sélectionnée, les états des points mémoires (19) de la rangée sélectionnée; et mettre un point mémoire de la mémoire auxiliaire (28) à l'état d'inactivation si tous les points mémoires (19) de la rangée sont à l'état d'inactivation. 5. Procédé selon la revendication 1, comprenant, en outre, avant la seconde étape, les étapes consistant à déterminer un signal d'horloge de lecture (RCKL) à partir du nombre d'ensembles de rangées identifiés, les lignes de l'écran (10) étant sélectionnées à la fréquence dudit signal d'horloge de lecture. 6. Procédé selon la revendication 1, dans lequel la fréquence du signal d'horloge de lecture (RCKL) multipliée par le nombre total de rangées des ensembles de rangées identifiés est sensiblement constante. 7. Procédé selon la revendication 1, dans lequel, lorsqu'un ensemble de rangées a comporté au moins un point mémoire (19) à l'état d'activation pour l'affichage d'une image déterminée, on sélectionne, au moins pour l'affichage de l'image suivante, les lignes de l'écran (10) correspondant audit ensemble de rangées même si tous les points mémoires (19) dudit ensemble de rangées sont à l'état d'inactivation. 8. Dispositif d'affichage d'une image sur un écran matriciel (10) par activation de pixels (12) de l'écran disposés en lignes et en colonnes, comprenant une mémoire principale (20), chaque pixel d'une même ligne de l'écran correspondant à un point mémoire (19) d'une même rangée de la mémoire principale, ledit point mémoire étant mis à un état d'activation lorsque le pixel correspondant est à activer; un moyen d'adressage (34) pour fournir successivement des adresses de rangées de la mémoire principale; un moyen de lecture (24), recevant lesdits identifiants successifs, et adapté à lire, pour chaque adresse, les états des points mémoires de la rangée correspondante; un circuit de commande de lignes (16) pour sélectionner des lignes de l'écran à partir des adresses; et un circuit de conimande de colonnes (18) pour activer des pixels des lignes sélectionnées, caractérisé en ce qu'il comprend un moyen d'identification (30), parmi des ensembles de rangées de la mémoire, des ensembles de rangées pour lesquels au moins un point mémoire d'une rangée de l'ensemble est à l'état d'activation, et en ce que le moyen d'adressage est adapté à fournir successivement les adresses des rangées des ensembles de rangées identifiés. 9. Dispositif selon la revendication 8, comprenant en outre un moyen (38) pour fournir un signal de commande de lecture (RCLK) transmis au moyen d'adressage (34), dont la fréquence dépend du nombre total de rangées des ensembles de rangées identifiés. 10. Dispositif selon la revendication 8, comprenant en outre une mémoire auxiliaire (28) reliée au moyen d'identification (30) et dont chaque point mémoire est associé à une rangée de la mémoire principale (20) et est à l'état d'activation si un point mémoire (19) de la rangée correspondante est à l'état d'activation.