FR 2823598 A1 20021018 FR 0105015 A 20010412 la revendication 6. 282359g 01/0693 FR Procédé de fabrication d'un transistor MOS à faibles capacités et transistor MOS correspondant. L'invention concerne les circuits intogrés, plus particulièrement la fabrication des transistors MOS (transistors à effet de champ à grille isolée). Actuellement, la longueur de grille, c'est-à-dire sensiblement la longueur du canal d'un transistor MOS, est fixce par les limites de la résolution des étapes de photolithographie. En d'autres termes, la longueur minimale de grille est fixée par la finesse minimale de la fenêtre de gravure définie par l'étape de photolithographie et par conséquent par la finesse minimale de l'opération de gravure qui suit l'étape de photolithographie. Cette finesse caractérise généralement la technologie utilisce. Ainsi, lorsqu'on parle d'une technologie de 0,18,um par exemple, on ne pourra pas réaliser des longueurs de grille inférieures à 0,18 m. Or, l'invention permet de franchir cette limite technologique imposce par la photolithographie et de réaliser des transistors MOS dont la longueur de grille est inférieure aux limites de la photolithographie, c'est-àdire inférieure à la finesse minimale imposce par la technologie employée. L'invention a également pour but de proposer un tel transistor MOS dont la capacité totale de la grille est plus faible que celle d'un transistor MOS classique. Un autre but de l'invention est de proposer un tel transistor MOS dont la capacité de la jonction drain/substrat ("bulk" en langue anglaise) ou source/substrat est considérablement réduite. L'invention propose donc un procédé de fabrication d'un transistor MOS, comprenant: - la définition par photolithographie d'une zone d'un substrat semiconducteur ayant un premier type de conductivité, par exemple le type P. - la formation de deux évidements dans le substrat de part et d'autre de ladite zone de substrat, - la formation dans chaque évidement d'un empilement formé d'une première couche isolante, par exemple du dioxyde de silicium, et d'une deuxième couche semiconductrice ayant un deuxième type de conductivité différent du premier, par exemple le type N. - la formation sur les empilements d'une deuxième couche isolante, par exemple du dioxyde de silicium, comportant une cavité dont la géométrie correspond à celle de la surface supérieure de ladite zone de substrat, - la formation dans la cavité d'une région isolante interne (espaceurs internes), par exemple du nitrure de silicium, s'appuyant sur les flancs de la cavité et possédant une ouverture traversante débouchant sur la surface supérieure de ladite zone de substrat, - la formation sur la surface supérieure de ladite zone de substrat à travers ladite ouverture traversante d'une couche d'oxyde de grille, et - le remplissage de l'ouverture traversante de la région isolante par un matériau de grille reposant sur la couche d'oxyde de grille. L'invention permet donc de réduire la longueur de grille (et par conséquent la longueur du canal) en-deçà des limites de la photolithographie par réalisation d'espaceurs internes. Par ailleurs, la présence de ces espaceurs internes permet un meilleur contrôle de la longueur de la grille, par exemple en polysiliclum ou en métal, et par conséquent une réduction de la capacité totale de grille par rapport à celle d'un transistor MOS classique. En outre, la présence dans les empilements de la première couche isolante, qui va devenir par conséquent une couche isolante enterrce, permet de réduire considérablement la capacité de la jonction drain/bulk et source/bulk. v Selon un mode de mise en oeuvre de l'invention, la formation de la région isolante interne comporte un dépôt conforme d'une couche d'un matériau isolant, par exemple une couche de nitrure de silicium, sur la deuxième couche isolante et dans la cavité, puis une gravure plasma anisotrope de ladite couche de matériau isolant. On effectue avantageusement un recuit de diffusion des empilements de façon à former des zones diffusces de source et de drain dans ladite zone de substrat. La source de dopants est formoe par les couches semiconductrices de source et de drain. Selon un mode de mise en oeuvre de l'invention, la définition de ladite zone de substrat comporte: - un dépôt d'une couche sacrificielle sur le substrat, par exemple du nitrure de silicium, - la définition par photolithographie sur la surface de la couche sacrificielle d'une fenêtre dont la géométrie correspond à celle de ladite zone de substrat, et - la gravure de la couche sacrificielle de part et d'autre de la fenêtre de façon à laisser subsister sur le substrat un bloc de matériau sacrificiel. Par ailleurs, la formation des évidements comporte une gravure du substrat de part et d'autre du bloc de matériau sacrificiel. La formation de la cavité de ladite deuxième couche isolante comporte avantageusement la formation de la deuxième couche isolante de part et d'autre du bloc de matériau sacrificiel, et le retrait du bloc de matériau sacrificiel. L'invention a également pour objet un transistor MOS comprenant: - une région de source et une région de drain comportant respectivement, d'une part, deux couches semiconductrices ayant un même type de conductivité, par exemple N+, et mutuellement séparces par une zone de substrat ayant un type de conductivité différent, par exemple P. et, d'autre part, deux zones diffusces dans ladite zone de substrat, - deux premières couches isolantes enterrces mutuellement séparces par ladite zone de substrat et respectivement situces entre les deux couches semiconductrices de source et de drain et le substrat, - un bloc reposant sur la surface supérieure des couches semiconductrices de source et de drain ainsi que sur la surface supérieure de substrat, ce bloc comportant une région isolante externe reposant sur les couches semiconductrices de source et de drain, une région isolante interne s'appuyant sur les flancs internes de la région isolante externe et sur la surface supérieure de la zone de substrat et comportant une ouverture traversante moins large dans sa partie basse, une couche d'oxyde de grille disposce dans la partie basse de l'ouverture traversante de la région isolante interne, et une région de grille située sur ladite couche d'oxyde de grille et dans ladite ouverture traversante de la région isolante interne. Selon un mode de réalisation de l'invention, le transistor comporte par ailleurs deux zones métalliques de contact situces de part et d'autre de la région isolante externe et reposant respectivement sur les couches semiconductrices de source et de drain. L'invention a également pour objet un circuit intogré comportant au moins un transistor MOS tel que défini ci-avant. D'autres avantages et caractéristiques de l'invention appara^tront à l'examen de la description détaillée de modes de mise en oeuvre et de réalisation, nullement limitatifs, et des dessins annexés, sur lesquels: - les figures 1 à 24 illustrent schématiquement les principales étapes d'un mode de mise en oeuvre du procédé selon l'invention, permettant d'aboutir à un mode de réalisation d'un transistor selon l'invention. On va maintenant décrire la réalisation d'un transistor NMOS selon l'invention, étant bien entendu que l'invention s'applique également à la réalisation d'un transistor PMOS moyennant des modifications du type de conductivité de certaines couches à la portée de l'homme du métier. Sur la figure 1, la référence SB désigne un substrat semi conducteur, par exemple de type de conductivité P. Ce substrat peut être par exemple en fait un caisson ménagé dans une plaquette semi conductrice. On forme sur ce substrat, de façon classique, une fine couche d'oxyde 1, puis on dépose une couche 2 d'un matériau sacrificiel, par exemple du nitrure de silicium. On définit ensuite par une étape classique de photolithographie et à l'aide d'un bloc de résine 3, une fenêtre sur la surface supérieure de la couche 2 (figures 2 à 4). Puis, toujours de façon classique, on procède à une gravure (figure 5) de la couche de matériau sacrificiel de part et d'autre du bloc de résine 3, de façon à ne laisser subsister sur la couche d'oxyde 1 qu'un bloc de matériau sacrificiel 2. Dans une technologie 0,18 m par exemple, la longueur L du bloc de résine serait égale au rninimum à 0,18,um. On procède ensuite (figure 6) toujours en laissant subsister le bloc de résine, à une gravure 4 du substrat SB en silicium de part et dautre du bloc de matériau sacrificiel 2. Une telle gravure 4 est parfaitement classique et connue de l'homme du métier. En variante, il serait possible de retirer le bloc de résine et d'utiliser le bloc de matériau sacrificiel 2 comme masque dur pour la gravure du silicium. Puis, on retire le bloc de résine 3 (figure 7). Sur cette figure, on voit que le substrat SB comporte une zone 50 séparant deux évidements 5. La zone 50, qui se situe sous le bloc de matériau sacrificiel 2, a donc été définie géométriquement par l'étape de photolithographie précédemment , evoquce. L'étape suivante consiste à former dans chacun des deux évidements deux couches isolantes 6, par exemple en dioxyde de silicium (figure 8). A cet égard, on peut déposer sur la structure illustrée sur la figure 7, une couche de dioxyde de silicium que l'on aplanit, par exemple par polissage mécano-chimique. Puis, on grave cette couche jusqu'à obtenir les deux couches 6 illustrces sur la figure 8. L'épaisseur de ces couches isolantes 6 est par exemple de l'ordre de 40 nm. Puis, comme illustré sur la figure 9, on forme sur les deux couches isolantes 6 deux couches semiconductrices 7, par exemple en polysilicium de type N. Pour ce faire, on peut, comme pour les couches isolantes 6, déposer une couche de polysilicium sur la structure illustrce sur la figure 8, puis procéder à un polissage mécano-chimique et enfin à une gravure classique et connue en soi du polysilicium de part et d'autre d bloc sacrificiel 2, de façon à obtenir les couches 7 illustrces sur la figure 9. A titre indicatif, l'épaisseur de ces couches semiconductrices 7 est de l'ordre de 50 nm. Ces couches semiconductrices 7 peuvent être par exemple dopées in situ et présenter un dopage N+, par exemple avec une conformation de dopants de l'ordre de 5.102 at/cm3. L'étape suivante consiste à combler les évidements par une deuxième couche isolante 8 (figure 10). A cet égard, on peut également déposer la couche isolante 8, par exemple en dioxyde de silicium, ou bien en oxyde TEOS, puis procéder à un polissage mécano-chirnique de fa,con à obtenir la structure illustrce sur la figure 10. Alors que l'on a évoqué ci-avant une possibilité de dopage in situ des couches semiconductrices 7, il serait également possible de procéder à une implantation de ces couches avant le dépôt de la couche 8, ou bien après le dépôt de cette couche 8. On procède ensuite (figure 11) à un recuit, par exemple à une température de 1025 C pendant 1 minute, de façon à provoquer une diffusion de dopants 9 dans la zone de substrat 50 depuis les couches semiconductrices 7. On procède ensuite (figure 12) à un retrait du bloc de matériau sacrificiel 2, par une opération de gravure chimique classique et connue en soi. On a alors ménagé à ce stade du procédé une cavité 10 dans la deuxième couche isolante 8. On effectue ensuite (figure 13) une désoxydation de façon à éliminer la couche initiale d'oxyde 1, puis on forme une autre couche d'oxyde 11 dans la cavité 10 entre les deux parties de la couche isolante 8 (figure 14). Cette formation de l'oxyde 11 peut s'effectuer par dépôt ou par croissance thermique. On procède ensuite (figure 15) à un dépôt conforme d'une couche 12 d'un matériau isolant, par exemple du nitrure de silicium, puis (figure 16) à une gravure anisotrope de la couche 12, avec arrêt sur l'oxyde 1 1, de façon à former une région isolante interne 13 (espaceurs internes). La région isolante 13 comporte par conséquent une ouverture traversante ayant une longueur L1 qui va définir la longueur de la future grille du transistor. Cette longueur est inférieure à 0,18 m, par exemple de l'ordre de 0,15,um. Cette longueur L1 est donc inférieure aux limites technologiques de la photolithographie. I1 convient de noter ici que la présence de la couche 11 a permis de limiter les problèmes de contrainte lors du dépôt de la couche de nitrure de silicium. L'étape suivante, illustrce sur la figure 17, consiste en une désoxydation et un nettoyage de la surface du substrat, de façon à éliminer la portion de couche 11 situce entre les espaceurs internes 13. Puis, comme illustré sur la figure 18, on fait croître sur la surface du substrat dans la partie basse de l'ouverture traversante de la région isolante interne 13, une couche d'oxyde de grille 14. L'étape suivante consiste à remplir l'ouverture traversante par un matériau de grille 15. A cet égard, on peut déposer une couche du matériau de grille, par exemple du polysilicium (avantageusement dopé in situ) sur la surface supérieure de la couche isolante 8 et dans l'ouverture traversante de la région isolante interne 13. Puis, on procède à un aplanissement, par exemple par un polissage mécano-chimique. L'étape suivante (figure 20) consiste à définir les zones de contact source/drain par dépôt d'un masque 16. Puis, on effectue une gravure 17 de la couche 8 de part et d'autre du masque de résine 16. Après élimination du masque 16 (figure 22), on dépose un matériau métallique, par exemple du tungstène, de façon à former les régions de contact 18 Le transistor MOS obtenu par l'invention est illustré sur la figure 24. Sur cette figure, on n'a néanmoins pas représenté de contact métallique de grille. Ce transistor MOS comporte une région de source et une région de drain, comportant respectivement deux couches semi-conductrices 7 ayant le type de conductivité N+ et mutuellement séparces par une zone de substrat 50 ayant le type de conductivité P. Les régions de source et de drain comportent par ailleurs deux zones diffusces 9, qui s'étendent dans la zone de substrat 50 jusque sous la grille 15. Le transistor MOS comporte par ailleurs deux couches isolantes enterrces 6, mutuellement séparées par la zone de substrat 50 et situces entre les couches semiconductrices 7 de source et de drain et le substrat SB. Le transistor TR comporte par ailleurs un bloc BL reposant sur la surface supérieure des couches semiconductrices de source et de drain 7, ainsi que sur la surface supérieure de la zone de substrat 50. Ce bloc BL comporte une région isolante externe 8 reposant sur les couches semiconductrices de source et de drain. Le bloc comporte par ailleurs une région isolante interne 13 (espaceurs internes) s'appuyant sur les flancs internes de la région isolante externe 8 et sur la surface supérieure de la zone de substrat 50. Cette région isolante interne comporte une ouverture traversante moins large dans sa partie basse, ayant une longueur L1. Le bloc BL comporte par ailleurs une couche d'oxyde de gri I I e 14 disposce dans la partie basse de l'ouverture traversante de la région isolante interne 13, et une région semiconductrice de grille 15 situce sur la couche d'oxyde de grille 14 et sur ladite ouverture traversante de la région isolante interne. Le transistor comporte par ailleurs deux zones métalliques de contact 18 situces de part et d'autre de la région isolante externe 8 et reposant respectivement sur les couches semiconductrices de source et de drain 7. A titre indicatif, pour une technologie 0,18,um, la longueur L de la cavité ménagée dans la région isolante externe 8 n'est pas inférieure à 0, 18,um. Par contre, la longueur de grille L1 est inférieure à 0,18 m, par exemple de l'ordre de 0,15,um. La longueur du canal CHL est de liordre de 0,12 m. A titre indicatif, l'épaisseur E1 des couches isolantes enterrces 6 peut être de l'ordre de 40 nm et l'épaisseur E2 des espaceurs peut être de l'ordre de 30 nm. REVENDICATIONS 1. Procédé de fabrication d'un transistor MOS, caractérisé par le fait qu'il comprend la définition par photolithographie d'une zone (50) d'un substrat semiconducteur ayant un premier type de conductivité, la formation de deux évidements (5) dans le substrat de part et d'autre de ladite zone, la formation dans chaque évidement d'un empilement formé d'une première couche isolante (6) et d'une deuxième couche semiconductrice (7) ayant un deuxième type de conductivité différent du premier, la formation sur les empilements d'une deuxième couche isolante (8) comportant une cavité (10) dont la géométrie correspond à celle de la surface supérieure de ladite zone de substrat (50), la formation dans la cavité d'une région isolante interne (13) s'appuyant sur les flancs de la cavité et possédant une ouverture traversante débouchant sur la surface supérieure de ladite zone de substrat, la formation sur la surface supérieure de ladite zone de substrat à travers ladite ouverture traversante d'une couche d'oxyde de grille (14), et le remplissage de l'ouverture traversante de la région isolante par un matériau de grille ( 15) reposant sur la couche d'oxyde de grille. 2. Procédé selon la revendication 1, caractérisé par le fait que la formation de la région isolante interne (13) comporte un dépôt conforme d'une couche d'un matériau isolant (12) sur la deuxième couche isolante (8) et dans la cavité, puis une gravure plasma anisotrope de ladite couche de matériau isolant. 3. Procédé selon la revendication 2, caractérisé par le fait que le matériau isolant est du nitrure de silicium. 4. Procédé selon l'une des revendications précédentes, caractérisé par le fait qu'on effectue un recuit de diffusion des couches semiconductrices (7) des empilements. 5. Procédé selon l'une des revendications précédentes, caractérisé par le fait que la définition de ladite zone de substrat (50) comporte un dépôt d'une couche sacrificielle (2) sur le substrat, la définition par photolithographie sur la surface de la couche sacrificielle d'une fenêtre dont la géométrie correspond à celle de ladite zone de substrat, et la gravure de la couche sacrificielle de part et d'autre de la fenétre de façon à laisser subsister sur le substrat un bloc de matériau sacrificiel (2), par le fait que la formation des évidements comporte une gravure du substrat de part et d'autre du bloc de matériau sacrificiel, et par le fait que la formation de la cavité de ladite deuxième couche isolante comporte la formation de la deuxième couche isolante de part et d'autre du bloc de matériau sacrificiel, et le retrait du bloc de matériau sacrificiel. 6. Transistor MOS, caractérisé par le fait qu'il comprend - une région de source et une région de drain comportant respectivement d'une part deux couches semiconductrices (7) ayant un même type de conductivité et mutuellement séparces par une zone de substrat (50) ayant un type de conductivité différent, et d'autre part deux zones diffusces (9) dans ladite zone de substrat, -deux premières couches isolantes enterrces (6) mutuellement séparces par ladite zone de substrat et respectivement situces entre les deux couches semiconductrices de source et de drain et le substrat, -un bloc (BL) reposant sur la surface supérieure des couches semiconductrices de source et de drain ainsi que sur la surface supérieure de la zone de substrat, ce bloc comportant une région isolante externe (8) reposant sur les couches semiconductrices de source et de drain, une région isolante interne (13) s'appuyant sur les flancs internes de la région isolante externe et sur la surface supérieure de la zone de substrat et comportant une ouverture traversante moins large dans sa partie basse, une couche d'oxyde de grille (14) disposce dans la partie basse de l'ouverture traversante de la région isolante interne, et une région de grille (15) situce sur ladite couche d'oxyde de grille et dans ladite ouverture traversante de la région isolante interne. 7. Transistor selon la revendication 6, caractérisé par le fait qu'il comporte deux zones métalliques de contact (18) situces de part et d'autre de la région isolante externe et reposant respectivement sur les couches semiconductrices de source et de drain. 8. Circuit intogré comportant au moins un transistor MOS selon