FR 2830365 A1 20030404 FR 0112519 A 20010928 -0,2 MEMOIRE vivE DYNAMIQUE La présente invention concerne, de facon générale, le domaine des mémoires à semiconducteur. Plus particulièrement, la présente invention concerne la structure de mémoires vives dynamiques (DRAM) à haute densité. De facon générale, une mémoire DRAM est constituce d'une matrice de cellules mémoire élémentaires placées à l'inter section de rangées ou lignes de mot et de colonnes ou lignes de bit. Comme 1'illustre la figure 1A, une telle cellule lo mémoire élémentaire est constituce dun point mémoire capacitif (condensateur) MP et dun élément de commande T de ce point mémoire, généralement un transistor MOS. La grille du transistor T est connectée à la ligne de mot WL de la cellule. La source ou le drain du transistor de commande T est en contact avec une première électrode du point mémoire MP dont l'autre électrode ou plateau est commune à toutes les cellules d'au moins une colonne et est polarisée à une tension de plateau VP très stable. Le drain ou la source du transistor de commande T est connoctée à une ligne de bit BL commune à toutes les cellules dune colonne. 2 0 À titre d'exemple, ccmme cela est illustré en vue de dessus en figure 1B, on considérera dans la description ci-après que les cellules mémoire sont réalisces par groupe de deux dans i des zones actives A d'un substrat semiconducteur. Chaque zone active A est rectangulaire, son plus grand côté étant vertical, selon l'axe des colonnes. Deux transistors MOS de mêmes type et dimensions sont formés dans la zone active A de façon à avoir une région de drain ou de source commune. Un contact de ligne de bit BLC est formé sur cette région de drain ou de source ccmmune. Le contact BLC est représenté au centre de la zone active A par une croix dans un carré. La grille de chaque transistor passe d'un côté du contact BLC. Ces grilles sont des lignes isolées repré sentéss par des zones horizontales hachurces. Chacune constitue la ligne de mot dune cellule. Chaque extrémité de la zone active A correspond à une région de source ou de drain de chaque transistor en contact avec une électrode d'un point mémoire MP. Chaque point mémoire MP est représenté par un carré indiquant le contact MPC avec la région de source ou de drain, et, autour de ce contact MPC, par un parallélogramme en pointillés symbolisant la surface du condensateur. Si on désigne par F la plus petite dimension possible pour une ligne conductrice, qui est également appelée règle minimale car elle correspond à une règle de dessin imposoe au concepteur pour une technologie de fabrication, le carré F2 de cette règle minimale F étant alors la surface minimale ou surface unitaire d'un motif, on pourrait théoriquement réaliser des cellules élémentaires dune surface de quatre fois la surface unitaire (4F2). En pratique, les cellules ont une dimension plus grande généralement de l'ordre de huit fois la surface unitaire (8F2). Pour former des mémoires DRAM à partir de cellules élé- mentaires identiques à celles de la figure 1A, on a tout d'abord proposé de répéter un motif élémentaire constitué d'une cellule mémoire élémentaire. La figure 2A illustre schématiquement l'agencement de la mémoire DRAM ainsi obtenue. Dans une telle matrice, toute intersection dune rangée WLi, WLi+l, WLi+2 et dune colonne BLj, BLj+1, BLj+2, BLj+3 comporte une cellule mémoire élémentaire représentée par un point. Chaque ligne de bit BLj, BLj+1, BLj+2, BLj+3 est connectée à une entrée d'un amplificateur de lecture respectif SAj, SA+1, SAj+2 et SAj+3. Afin de permettre la lec- ture, une deuxième entrée de chaque amplificateur SA est connocté à une ligne de référence RBL. Comme l'illustre la figure 2B, la réalisation sous forme intogrée dans un substrat semiconducteur d'une telle matrice consiste alors à répéter tant dans la direction des rangées (horizontale) que dans la direction des colonnes (verticale) la structure décrite en relation avec la figure 1B. Un problème dans ce type de structure réside dans le placement d'amplificateurs de lecture qui nécessitent une largeur supérieure à celle d'une colonne. Un autre problème réside dans le fait que la ou les lignes de référence sont indépendantes des lignes de bit et présentent un bruit non corrélé avec le bruit dans celles-ci. Pour pallier ces problèmes, on a proposé un deuxième type de mémoire tel qu'illustré en figure 3A dont le motif élé- mentaire s'étend sur deux rangées et deux colonnes et comporte seulement deux cellules. Deux lignes de bit adjacentes d'un même motif reçoivent respectivement un signal et son ccmplément. Les deux cellules d'un motif sont disposces de façon que chacune des deux rangées et chacune des deux colonnes du motif élémentaire comporte une seule cellule. Par rapport à une matrice du premier type décrite en relation avec la figure 2A, une rangée ou une colonne de même dimension d'une matrice du deuxième type comporte deux fois moins de cellules, une intersection sur deux avec une ligne ou une rangée, respectivement, étant vide. De plus dans le sens vertical, deux motifs adjacents sont disposés symétriquement. Ainsi les lignes de mot sont disposces dans l'ordre WLo, WL1 WL3, WL2... WL2k, WL2k+1' WL2k+3' WL2k+2-- La figure 3B illustre, en vue de dessus, la réalisa- tion, selon la filière technologique définie en figure 1B, d'une mémoire du deuxième type. Plus particulièrement, la figure 3B illustre la réalisation de la partie de la matrice comportant les intersections des quatre rangées WL2k, WL2k+1, WL2k+3' WL2k+2 et des quatre colonnes BLt, BLt, BLt+1 et BLt+1 de la figure 3A. Les cellules élémentaires d'une même colonne sont alignces. Toutefois, d'une colonne donnce BLt à la suivante BLt les zones actives dans chacune desquelles sont formées deux cellules, sont décalées de façon que les lignes de mot WL2k+1, WL2k+3 de la colonne BLt puissent traverser la colonne suivante BLt à l' aplomb d'une zone d'isolement séparant deux zones actives. Comme cela est illustré en figure 3C, pour permettre le passage entre deux zones actives de deux lignes conductrices WL2k+1, WL2k+ 3, en minimisant l'encombrement, on confère aux rangées (lignes de mot) WL2k, WL2k+1, WL2k+3' WL2k+2 une forme en zigzag. Avec cette disposition, la cellule élémentaire d'une mémoire du deuxième type présente une surface théorique de huit fois la surface unitaire (8F2), en pratique de dix à quatorze fois celle-ci. Lors dun accès à une cellule d'une rangée donnée WL2k+1 à l' intersection avec une ligne de bit donnce BLt, la ligne de bit voisine BLt pour laquelle la rangée considérée WL2k+1 ne comporte aucune cellule est utilisée comme ligne de référence. Inversement, pour la rangée précédente WL2k ou suivante WL2k+2, lors de l'accès à la cellule de cette rangée placce à l' intersection avec la ligne de bit BLt, la ligne de bit voisine BLt sert de ligne de bit de référence. Alnsi, chaque paire élémentaire de colonnes BLt, BLt ou BLt+1, BLt+1 de la matrice est connactée à un amplificateur de lecture SAt, SAt+1. Il y a donc un amplificateur de lecture pour deux colonnes et non plus un par colonne comme dans le premier type de mémoire. Une telle utilisation comme ligne de bit de référence d'une ligne voisine permet en premier lieu de récupérer la surface utilisée dans une mémoire du premier type par la matrice de référence pour former des cellules mémoire. En deuxième lieu, pour réaliser des amplificateurs de lecture de même dimension, on dispose maintenant de l'espace occupé par deux colonnes au lieu d'une dans le cas d'une matrice du premier type. En outre, le nombre damplificateurs de lecture est réduit de moitié par rapport à une mémoire du premier type. La longueur des colonnes peut alors être accrue. En troisième lieu, le fait de réaliser la ligne de bit BLt, BLt, BLt+1, BLt+1 et sa ligne de référence correspondante BLt, sLt, BLt+1' sLt+l dans une même matrice leur permet davoir un bruit corrélé. Les densités et performances d'accès des mémoires du deuxième type sont donc améliorées par rapport aux mémoires du premier type. Un problème avec ce type de structure est que, avec les progrès de la technologie, quand on réduit les dimensions des cellules élémentaires et des métallisations constituant les lignes de mot, il devient impossible de réaliser des lignes en zigzag telles que représentées en figure 3C. On doit donc revenir à un dessin du type de celui de la figure 3B et le gain de place théorique provenant de la réduction des dimensions des lignes est perdu. La présente invention vise par conséquent à proposer une mémoire vive dynamique (DRAM) qui cumule les avantages des mémoires du premier type et du deuxième type. La présente invention vise à proposer une telle mémoire dont les cellules élémentaires présentent des dimensions aussi proches que possible de celles des cellules d'une mémoire du premier type. La présente invention vise également à proposer une telle mémoire dont la densité est accrue par rapport à une mémoire du deuxième type. La présente invention vise également à proposer une telle mémoire dont la fiabilité en accès (lecture/écriture) est au moins égale à celle dune mémoire du deuxième type. La présente invention vise également à proposer une telle mémoire dont la fabrication soit simple. Pour atteindre ces objets, la présente invention prévoit une mémoire vive dynamique (DRAM) constituée d'une matrice de cellules dont chacune comprend un point mémoire capacitif et un transistor de commande, la matrice étant constituce de la répétition dun motif élémentaire sétendant sur trois rangées et trois colonnes et comportant six cellules disposées de façon que chacune des trois rangées et chacune des trois colonnes du motif élémentaire comporte deux cellules. Selon un mode de réalisation de la présente invention, au moins une des extrémités du groupe de trois colonnes du motif élémentaire est connectée à un dispositif de lecture pour sélectionner, à partir de l'adresse dune cellule, la ligne de lo bit comportant la cellule et la ligne de référence correspondante. Selon un mode de réalisation de la présente invention, le dispositif de lecture comporte des moyens d'accès pour sélectionner, à partir de l'adresse de la rangée comportant la cellule adressée, les deux lignes de bit susceptibles de comporter la cellule et au moins une ligne de référence correspondante et un moyen pour valider la sortie de celui des moyens d'accès permettant d'accéder à la ligne de bit comportant la cellule adressce. Selon un mode de réalisation de la présente invention, les moyens daccès comprennent un amplificateur de lecture et un multiplexeur. Selon un mode de réalisation de la présente invention, chaque colonne du motif élémentaire comprend une unique ligne de bit. Selon un mode de réalisation de la présente invention, pour une cellule adressée, la ligne de référence est la ligne de bit du motif élémentaire ne comportant pas de cellules pour la ... rangee conslderce. Selon un mode de réalisation de la présente invention, chaque colonne du motif élémentaire comprend une première et une seconde ligne de bit, chaque première et seconde ligne de bit étant connectée à une moitié des cellules mémoire comportées par la colonne. Selon un mode de réalisation de la présente invention, pour une cellule adressce, la ligne de référence est celle des première et seconde lignes de bit non connactée à ladite cellule adressée. Selon un mode de réalisation de la présente invention, l' ensemble des première et seconde lignes de bit occupe trois niveaux de métal l i sat ion, chacune des première et seconde l ignes de bit occupant partiellement les premier et troisième des trois niveaux les croisements se faisant par l'intermédiaire du lo deuxième des trois niveaux. Ces objets, caractéristiques et avantages, ainsi que dautres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles: la figure 1A est un schéma électrique équivalent dune cellule élémentaire d'une mémoire vive dynamique; la figure 1B est une vue de dessus partielle et schéma- tique d'un exemple de réalisation de la cellule de la figure 1A dans un substrat semiconducteur; les figures 2A et 2B illustrent, schématiquement et partiellement, une mémoire vive dynamique d'un premier type connu; les figures 3A à 3C illustrent, schématiquement et par tiellement, une mémoire vive dynamique d'un deuxième type connu; les figures 4A et 4B illustrent, schématiquement et partiellement, une matrice mémoire vive dynamique selon la présente invention; la figure 5 illustre schématiquement une partie de la mémoire de la figure 4 selon un mode de réalisation de la présente invention; la figure 6 illustre schématiquement une partie de la mémoire de la figure 4 selon un autre mode de réalisation de la présente invention; la figure 7 illustre, en vue en coupe schématique et partielle, une partie d'une colonne de la mémoire de la figure 6 selon un mode de réalisation de la présente invention; la figure 8 illustre, en vue en coupe schématique et partielle, une partie dune colonne de la mémoire de la figure 6 selon un autre mode de réalisation de la présente invention; et la figure 9 illustre l 'association dune partie de la mémoire de la figure 4 à plusieurs dispositifs de lecture selon un mode de réalisation de la présente invention. Par souci de clarté, les mêmes éléments sont désignés par de mêmes références aux différentes figures. En outre, comme cela est habituel dans la représentation des circuits intogrés, les différentes figures ne sont pas tracées à l'échelle. La figure 4A illustre schématiquement en vue de dessus l'agencement matriciel de cellules élémentaires dans une mémoire vive dynamique selon la présente invention. La figure 4B illustre schématiquement, en vue de dessus partielle et schématique, une partie dune matrice mémoire selon la présente invention réalisée dans un substrat semiconducteur. Par souci de clarté, on a repré senté en figure 4B la même partie de la matrice mémoire qu'en figure 4A. On a également considéré à titre d'exemple non- limitatif que la filière technologique utilisée pour réaliser la mémoire selon l' invention est similaire à celle décrite en relation avec la figure ls et déjà utilisée pour décrire la réalisation dune mémoire du premier type (figure 2B) ou du deuxième type (figure 3B). Une mémoire selon la présente invention est constituée de la répétition d'un motif élémentaire particulier encadré en pointillés en figure 4A. Le motif élémentaire selon l'invention s'étend sur trois rangéss Ro-Rl-R2 ou Rm_l-Rm-Rm+l et sur trois colonnes C0-C1-C2 ou Cn_l-Cn-Cn+l. Le motif selon l' invention comporte six cellules mémoire élémentaires réparties aux inter- sections des rangées et colonnes de façon que chacune des trois rangées Ro-Rl-R2 et Rm l-Rm-Rm+l et chacune des trois colonnes C0-Cl-C2 et CnlCnCn+1 du motif élémentaire comporte seulement deux cellules. On suppose à titre d'exemple non limitatif que la première rangée Ro, Rm 1 du motif comporte une cellule aux intersections avec les première et deuxTème colonnes C0 et C1 ou Cn 1 et Cn et aucune à l' intersection avec la troisième colonne C2 ou Cn+l. De facon similaire, la deuxième rangée R1, Rm du motif comporte une cellule aux intersections avec les deuxTème et troisième colonnes C1 et C2 ou Cn et Cn+1 et aucune à l' intersection avec la première colonne C0 ou Cn l. La troisième rangée R2, Rm+1 comporte une cellule aux intersections avec les première et troisième colonnes C0 et C2 ou Cn 1 et Cn+1 et aucune à l' intersection avec la deuxième colonne C1 ou Cn. Chaque groupe élémentaire de trois colonnes, C0, C1, C2 ou Cn l, Cn, Cn+1 est connecté à un dispositif de lecture AD1, AD[(n+2)/3]. Comme l'illustre la figure 4B, cette structure est réalisoe dans un substrat semiconducteur en associant à chaque rangée R une ligne de mot WL. Dans la suite de la description, on remplacera les références Ro, R1, R2, Rm-l' Rm et Rm+1 des rangées par les références WLo, WL1, WL2, WLm l, WLm et WLm+1 des lignes de mot. Une seule ligne de mot WL doit alors passer entre deux zones actives d'une colonne sur trois. Sur une colonne donnée C0, C1, C2 d'un motif élémentaire sont alignces des cellules mémoire élémentaires similaires à la cellule de la figure 1B. Conformément à l'agencement décrit en relation avec la figure 4A, une première ligne de mot WLo est alors ccmmune aux deux premières colonnes C0 et C1 mais non à la colonne suivante C2. La ligne de mot suivante WL1 est ccmmune aux deuxième et troisième colonnes C1 et C2. La troisième ligne de mot WL2 est commune aux première et troisième colonnes C0 et C2. Alors, par rapport à la colonne centrale C1, les cellules des colonnes voisines C0, C2 sont décalées respectivement vers le haut et vers le bas (ou inversement). Ainsi, la première ligne de mot WLo passe successivement entre un contact de ligne de bit et un point mémoire, entre un point mémoire et un contact de ligne de bit, et à l' aplomb d'un isolement de champ séparant deux zones de forma tion de cellule. La ligne de mot suivante WL1 traverse la colonne CO entre deux régions actives, la colonne C1 entre un contact de ligne de bit et un point mémoire et la colonne C2 entre un point mémoire et un contact de ligne de bit. La troisième ligne de mot WL2 traverse la colonne CO entre un point mémoire et un contact de ligne de bit, la colonne centrale C1 à l' aplomb d'une région d'isolement séparant deux zones actives et la troisième colonne C2 entre un contact de ligne de bit et un point mémoire. Cet agencement se répète ensuite conformément à la répartition décrite précédemment. Selon l' arrangement de la présente invention, deux points mémoire voisins de deux cellules voisines sont séparés par une seule ligne de mot. Cette ligne de mot peut alors être rectiligne, perpendiculaire à toutes les colonnes. La surface maximale occupée par une cellule peut alors être ramenée à des dimensions standard minimales, en théorie de l'ordre de six fois la surface unitaire (6F2). En pratique, les dimensions réelles pourront être très proches de cette valeur théorique. La matrice mémoire peut donc être réalisée de façon au moins aussi dense que la mémoire du premier type. Selon un mode de réalisation de la présente invention dont l'agencement est illustré en figure 5, chacune des colonnes Cn_l, Cn, Cn+1 comprend une seule ligne de bit BLn l, BLn, BLn+l. Lors dun accès à toute cellule du motif selon l' invention, il existe alors une ligne de bit du motif "vide", c'est-à-dire qui ne comporte pas de cellule pour la rangée considérce. Cette ligne de bit "videt' peut alors être utilisée comme ligne de référence lors de l'accès à la cellule. Chaque ligne de bit constituant alors une ligne de référence pour chacune des deux autres lignes de bit comportant une cellule pour la ligne de mot sélectionnce, le dispositif de lecture correspondant AD[(n+2) /3] comporte un amplificateur de lecture SA[(n+2)/3] et un multiplexcur dentrée MUX[(n+2)/3]. Le multiplexeur MUX[(n+2)/3] comporte trois entrces dont chacune est connactée à l'une des trois lignes de bit des trois colonnes considérées. Le multiplexcur MUX[(n+2)/3] comporte deux sorties OUr at CRjT ainsi qu'uDe borne de commands CN1RL qui repoit les consigner dadressage dune cellule afin de slectionner la ligne de big et la ligne de reference appropriate. En utilisant comme ligne de bit de rfrence une ligne de la s maLrice mmoire, on amAliore le rapport signal/bruit, comme dans le cas dune 6moire du deuxime type. La ralisation d'une mmoire selon la prAsenLe inven- tion semble s'acco pagner d'une complication des disLifs de lecture (amplificaLeur de lecLure et multipl _ ur). Toutefois, d'une part le nombre de circuits de lecture esL rAduit au tiers du nombre nAcessaire pour une matrice du premier type ou au deux- tiers du nombre nAcessaire pour une atrice du deuxime type. C'autre part, on dispose pour rdaliser chacun d'eux d'une surface accrue correspondant trois colonnes. Ainsi, 1'accrciss _ nt de 1'encombremenL du ctrcuiL de lecLure esL largement compensA par la rduction des dimensions des cellules et 1'accroissemenL relaLif la surface disponible entre deux ctrcuits de lecture voisins oins nombreux. Lans une puce de surface standand de quelques nm7, on ralisera selon 1,invention une ^ ire de deux millions de poinLs mmoire conLre seulement vingt mille pour une mmoire du premier type. Par rapport une mmoire du deuxime type, le gain de surface est de l'ordre de trois. Selon un autre mode de ralisaLion de la prdsenLe invention, illustrA en figure 6, dLaque colonne Cn-l, Cn, Cn+1 du moLif Almentaire comprend deux lignes de biL coplmenLaires _ _ _ Ln-l/Bn-l, ELn/BLn' et BLn+l/ELn+l. Les deux lignes de biL - PLn' BLn dune colonne donne Cn sonL ralises de faon que chacune d'elle soit connacte Une seule oitiA des cellules de la colonne considAre Cn et que chaque cellule soit connecte une seule ligne de bit ELn ou n Lors d'un accAs d la colonne Cn une llule connecte la ligne de bit BLn ou BLn, 1,autre ligne BLn ou GLn peut alors tre avanLageusemenL utilise comme ligne de rf6rence. Le multipl _ ur MOX'[(n+ 2)/3] du dispositif de lecture AD L (n+2)/3] connecLA au groupe 61 _ ntaire correspondant de trois colonnes Cn-l, Cn, Cn+1 est I alors modifié par rapport au multiplexcur MUX[(n+2)/3] du mode de réalisation de la figure 5 pour recevoir en entrée les six lignes de bit regroupées par paires de lignes complémentaires BLn_1/BLn-l' BLn/BLn, et BLn+1/3Ln+1. Réalisées sous forme intogrée, les lignes de bit BLn/BLn d'une colonne Cn sont superposées, comme 1'illustrent les figures 7 et 8. Les figures 7 et 8 sont des vues en coupe simplifiées, partielles et schématiques d'une mémoire similaire à la mémoire décrite en relation avec la figure 6. Les vues en coupe des figures 7 et 8 sont effectuées selon l'axe d'une colonne Cn de la matrice. Les deux lignes de bit BLn et BLn de la colonne consi- dérce Cn sont réalisées simultanément dans deux niveaux de métal- lisation distincts inférieur M1 et supérieur M3, de préférence séparés par un niveau intermédiaire M2 dans lequel elles se croisent. Chacune des lignes BLn, BLn est connectée dans le niveau de métallisation inférieur M1 à la moitié des cellules de la colonne Cn. Le partage en deux moitiés des cellules d'une colonne Cn peut être effectué, comme l'illustre la figure 7, de façon que la ligne BLn s'étend sur le niveau inférieur M1 du début de la colonne Cn jusqu'au premier quart de la colonne, puis passe dans le niveau supérieur M3 jusqu' au trois-quarts de la colonne et revient au niveau inférieur M1 sur le dernier quart de la colonne. De façon complémentaire, la ligne de bit BLn passe dans le niveau supérieur M3 sur le premier quart de la colonne, sur le niveau inférieur M1 du quart au trois-quarts de la colonne et repasse sur le niveau supérieur M3 pour le dernier quart. Selon une variante illustrce en figure 8, la ligne BLn s'étend sur le niveau inférieur M1 sur une première moitié de la colonne, puis passe sur le niveau supérieur M3 pour la seconde moitié de la colonne et inversement pour la ligne de bit complé- mentaire BLn. De préférence, dans une matrice selon l' invention, les motifs des figures 7 et 8 alternent d'une colonne à l'autre. Une telle alternance permet avantageusement d'éviter ou de réduire et d'équilibrer tout éventuel couplage parasite dans tout niveau de métallisation M1, M2 ou M3. Ceci améliore les performances d'accès à une cellule de la mémoire selon la présente invention en réduisant et homogénéisant le bruit des colonnes. On a considéré jusqu'à présent que chaque groupe de trois colonnes est connecté à un dispositif d'accès comportant un amplificateur de lecture et un multiplexeur. Lors d'un accès à une cellule donnce, La sélection de la ligne de bit et de la ligne de référence est effectuée en fournissant au multiplexeur l'adresse de la cellule sélectionnée, qu'il s'agisse de deux lignes de bit affectées à des colonnes différentes (figure 5) ou de deux lignes de bit superposces affectées à la colonne comportant la cellule adressce (figure 6). Comme l'illustre la figure 9, selon un mode de réalisa tion préféré de la présente invention, on prévoira pour chaque groupe élémentaire de trois colonnes Cn 1, Cn, Cn+1 deux disposi tifs de lecture HAD[(n+2)/3] et LAD[(n+2)/3]. Chacun des disposi tifs HAD[(n+2)/3] et LAD[(n+2)/3] est placé à une extrémité haute ou basse des colonnes, respectivement. Les multiplexeurs HMUX[(n+2)/3] et LMUX[(n+2)/3] sont alors concus pour que chaque amplificateur de lecture correspondant HSA[(n+2)/3], LSA[(n+2)/3] accède, à partir de la seule adresse WLA dune ligne de mot WLm, à une des deux colonnes Cn ou Cn+1 susceptibles, pour la rangée considérée, de comporter la cellule adressée. Pour chaque colonne Cn, Cn+1, l'amplificateur de lecture correspondant HSA[(n+2)/3], LSA[(n+2)/3] accède à une ligne de bit BL susceptible dêtre connectée à la cellule et à la ligne de référence RBL correspon dante. Par exemple, à partir de l'adresse de la deuxTème ligne de mot WLm, avec la structure de la figure 5 à une seule ligne de bit par colonne, le dispositif de lecture haut HAD[(n+2)/3] permettra d'accéder à la ligne de bit BLn et à sa référence correspondante BLn 1. De façon complémentaire, le dispositif de lecture bas ADL[(n+2)/3] permettra alors d'accéder à la ligne de bit BLn+1 et à la ligne de référence correspondante BLn l. De facon similaire, touj ours à partir de la ligne de mot WLm, avec la structure de la figure 6 à deux lignes de bit par colonne, le dispositif de lecture haut HAD[(n+2)/3] permettra par exemple d'accéder aux deux lignes de bit complémentaires BLn/BLn de la colonne Cn, alors que le dispositif de lecture bas ADL[(n+2)/3] permettra daccéder aux lignes complémentaires BLn+l/BLn+l de la colonne Cn+l. Ensuite, celui des amplificateurs HSA[(n+2)/3], LSA[(n+2)/3] permettant d'accéder à la cellule adressée est validé à partir de l'adresse de la ligne de bit connoctée à la cellule adressse. Une telle réalisation à l' aide de deux dispositifs de lecture HAD (HMUX, HSA) et LAD (LMUX, LSA) présente deux avan- tages essentiels. D'une part, il permet de simplifier la struc- ture et la commande des multiplexeurs individuels par rapport à un multiplexeur unique. D'autre part, on accède généralement à une cellule d'une mémoire vive dynamique en sélectionnant tout d'abord la rangée correspondante puis la colonne correspondante. La présélection simultance des deux lignes de bit possibles et de leur référence peut être effectuée pendant le temps de latence séparant la sélection de la rangée et la sélection de la colonne. Ainsi, un tel accès à une cellule adressée n'est pas ralenti par rapport à une mémoire standard du premier ou deuxième type. La présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l' art. En particulier, tous les éléments de structure propre à une filièretechnologique considérée peuvent être modifiés de facon appropriée en fonction des enseignements de la présente invention. Ainsi, on a considéré dans la description précédente que deux cellules élémentaires d'une même colonne sont formées dans une même zone active d'un substrat semiconducteur, l'élément de commande de chaque cellule étant un transistor latéral, la ligne de bit et le point mémoire étant formés sur la surface du substrat de part et d'autre d'une ligne isolée également formée sur le substrat et constituant la ligne de mot. Toutefois, on pourrait également appliquer la présente invention à des cellules élémentaires formoes chacune dans une zone active individuelle, l'élément de commande étant alors un transistor MOS vertical dont la grille est formée dans une tranchée, la première électrode du point mémoire ou/et le contact de ligne de bit étant également formés dans la tranchée. On a supposé précédemment que, dans le cas o chaque colonne comporte deux lignes de bit complémentaires superposces, celles-ci sont formées sur trois niveaux de métallisation successifs. On notera toutefois qu'elles pourraient être formées sur seulement deux niveaux ou sur plus de trois niveaux. De préférence, les niveaux intermédiaires ne sont alors utilisés, en ce qui concerne les lignes de bit, que pour effectuer les croisements. De même, on a représenté en figures 7 et 8 sur les niveaux de métal l i sat ion seulement des lignes de bit complémen- taires. Toutefois, les niveaux de métallisation peuvent compren dre tout élément approprié. Ainsi, dans l'exemple considéré de trois niveaux de métallisation, le niveau intermédiaire, outre les croisements de lignes de bits, pourra comporter les lignes de mot. REVENDICATIONS 1. Mémoire vive dynamique (DRM) constituée d'une matrice de cellules dont chacune comprend un point mémoire capacitif (MP) et un transistor de commande (T), caractérisée en ce que la matrice est constituce de la répétition d'un motif élémentaire s'étendant sur trois rangées (Ro, R1, R2 i Rm-1' Rm Rm+2) et trois colonnes (C0, C1, C2 i Cn-1' Cn' Cn+1) et compor tant six cellules disposces de facon que chacune des trois rangées et chacune des trois colonnes du motif élémentaire comporte deux cellules. 2. Mémoire selon la revendication 1, caractérisée en ce qu'au moins une des extrémités du groupe de trois colonnes (C0, C1, C2 i Cn_1, Cn, Cn+1) du motif élémentaire est connectée à un dispositif de lecture (AD1, AD[(n+ 2)/3]) pour sélectionner, à partir de l'adresse d'une cellule, la ligne de bit comportant la cellule et la ligne de référence correspondante. 3. Mémoire selon la revendication 2, caractérisce en ce que le dispositif de lecture comporte des moyens d'accès (HAD, LAD) pour sélectionner, à partir de l'adresse (WLA) de la rangée (Wm-l, WLm, WLm+2) comportant la cellule adressce, les deux lignes de bit susceptibles de comporter la cellule et au moins une ligne de référence correspondante et un moyen pour valider la sortie de celui des moyens d'accès permettant d'accéder à la ligne de bit comportant la cellule adressée. 4. Mémoire selon la revendication 3, caractérisée en ce que les moyens daccès (HAD, LAD) comprennent un amplificateur de lecture (HSA, LSA) et un multiplexeur (HMUX, LMUX). 5. Mémoire selon l'une quelconque des revendications 1 à 4, caractérisce en ce que chaque colonne (Cn 1, Cn, Cn+1) du motif élémentaire comprend une unique ligne de bit (BLn 1, Bn' BLn+1). 6. Mémoire selon la revendication 5 et l'une quelconque des revendications 2 à 4, caractérisce en ce que, pour une cellule adressce, la ligne de référence est la ligne de bit du motif élémentaire ne comportant pas de cellules pour la rangée considérce. 7. Mémoire selon ltune quelconque des revendications 1 à 4, caractérisée en ce que chaque colonne (Cn 1, Cn, Cn+1) du motif élémentaire comprend une première et une seconde ligne de bit, chaque première et seconde ligne de bit étant connactée à une moitié des cellules mémoire comprises dans la colonne. 8. Mémoire selon la revendication 7 et l'une quelcouque des revendications 2 à 4, caractérisce en ce que pour une cellule adressoe, la ligne de référence est celle des première et seconde lignes de bit non connectée à ladite cellule adressée. 9. Mémoire selon la revendication 7, caractérisce en ce que l' ensemble des première et seconde lignes de bit occupe trois niveaux de métallisation (M1, M2, M3), chacune des première et seconde lignes de bit occupant partiellement les premier et troisième des trois niveaux, les croisements se faisant par l'intermédiaire du deuxième des trois niveaux.