FR 2832003 A1 20030509 FR 0213109 A 20021021 rémanente. L' invention concerne de façon générale un appareil et un procédé d'émission/réception de données dans un système de communication mobile du type AMRC (accès multiple par répartition par code), et en particulier un appareil et un procédé d'émission/réception de données utilisant un codage de canal et une adaptation de déUit. Dans un système de communication mobile, il est actuellement impossible de recevoir un signal transmis depuis un émetteur par un réseau sans fil sans distorsions ni parasites. On a donc proposé diverses techniques pour minimiser les distorsions et les parasites, et une technique de codage pour la protection contre les erreurs est l'une, typique, des techniques proposées. Dans le dernier système de communication mobile AMRC, des turbacodes et des codes à convolution sont utilisés pour la technique de codage pour la protection contre les erreurs. Un appareil pour la technique de codage pour la protection contre les erreurs est généralement appelé "codeur de canal". La figure 1 des dessins annexés et décrits ci-après illustre une structure d'un émetteur commun dans un système de communication mobile AMRC. En référence à la figure 1, N blocs de transport de donnces (N Tx) émis depuis une couche supérieure sont appliqués à l'entrée d'un dispositif 110 2s d' insertion de bits de quene. Le dispositif 110 d' insertion de bits de queue insère des bits de quene dans chacun des N blocs de transport de données. Lorsqu r il utilise des codes à convolution, le dispositif 110 d' insertion de bits de queue est agencé de façon à précéder un codeur 120 de canal. Cependant, lorsqu'il utilise des turbocodes, le dispositif 110 d' insertion de bits de queue pet être inclus dans le codeur 120 de canal. Autrement dit, pour l' insertion des bits de queue, une mémoire dans le codeur de canal est initialisée à un instant o s'achève le codage d'une unité de données d'entrée. Le codeur 120 de canal comprend au moins un taux de code pour coder les N blocs de transport. Un taux de code (k/n) typique est 1/2 ou 3/4. Dans le taux de code, k(k=1,3,..) indique le nombre de bits de l'unité de données d'entrce appliqués au codeur de canal, et n(n=2,4,..) indique le nombre de bits en sortie du codeur 120 de canal. Par conséquent, à un taux de code de 1/2, le codeur 120 de canal repoit, par exemple, bits et délivre en sortie 200 bits, et à un taux de code de 3/4, le codeur 120 de canal reçoit, par exemple, 300 bits et délivre en sortie 400 bits. Autrement dit, le taux de code représente un rapport du nombre de bits de l'unité de données d'entrée au nombre de bits de sortie codés. De plus, le codeur 120 de canal supporte plusieurs taux de code par un poinçonnage ou une répét it ion ayant pour base commune un taux de code mère de 1/3 ou 1/5. Dans le cas du taux de code mère de 1/3, pour supporter le taux de code de 1/2, le codeur 120 de canal génère 300 bits pour bits d'entrée au taux de code mère de 1/3, puis poinçonne 100 bits des 300 bits. Le codeur 120 de canal, s'il utilise les turbacodes, génère des bits systématiques en sortie et des bits de parité ayant une capacité de correction d'erreur pour les bits systématiques. Sur la figure 1, le codeur 120 de canal détermine un taux de code à utiliser sous la commande d'une unité de commande 160. Récemment, les projets 3GPP ("3rd Generation Partnership 2s Project") et 3GPP-2 qui ont défini la norme de communication mobile de la 3ème génération, ont examiné l'accès en mode de paquets de données à haute vitesse (HSDPA pour "High Speed Data Packet Access") et les normes lxEVDV pour un service de données par paquets radio à haute vitesse par un canal partagé. Une technique de codoge et de modulation adaptatifs est l'une des techniques de base déterminées pour les normes. Cette technique modifie de façon adaptative le taux de code et un ordre de modulation en fonction d'une condition de la liaison radio. Dans la technique, l'unité de commande détermine un taux de code approprié en fonction d'une condition du canal afin que le codeur de canal puisse effectuer un codage à un taux de code souhaité. Une telle technique d' adaptation de liaison peut être divisée en une technique de commande de puissance et en une technique de modulation et codage adaptatifs (AMCS pour 'Adaptative Modulation and Coding Scheme). La technique de commande de puissance est communément utilisée dans le système de communication du service mobile existant, mais la technique AMCS est utilisée uniquement dans un système de communication mobile HSDPA. Dans la norme UMTS (Universal Mobile Telecommunications System) (édition "99") établie par le 3GPP, des bits codés en sortie du codeur 120 de canal sont appliqués à un adaptateur 130 de débit. L'adaptateur 130 de déLit effectue une adaptation de débit sur les bits codés. Communément, le nombre de bits codés en sortie du codeur de canal n'est pas identique au nombre total de bits d'une unité de transport (TU pour "Transport Unit") dans l' air. L' adaptation de débit est une opération consistant à adapter le nombre de bits codés au nombre total de bits demandé dans l'air par répétition et poinçonnage des bits codés. L' adaptation de déUit est décrite en détail dans la norme adoptée par le 3GPP, en sorte qu'elle ne sera pas décrite davantage. Il est prévu que l' adaptation de déUit soit utilisée même dans la norme HSDPA. Les bits codés, dont le nombre est déterminé par l'adaptateur de débit 130, sont appliqués à un dispositif d'entrelacement 140. Ce dispositif d'entrelacement 140 effectue un entrelacement sur les bits codés. L'entrelacement est effectué pour espacer aussi loin que possible les uns des autres des bits codés voisins, maximisant ainsi une capacité de correction d'erreur bien qu'une perte apparaisse dans des données spécifiques pendant une transmission de données sur un canal radio. Par exemple, comme indiqué ci-dessus, étant donné que le codeur de canal génère des bits systématiques et des bits de parité, les bits codés voisins comprennent des bits systématiques et des bits associés de parité. Par conséquent, lorsque les bits systématiques et les bits de parité sont perdus simultanément, la capacité de correction d'erreur d'un décodeur de canal dans un récepteur est fortement diminuce. Par exemple, dans un environnement radio commun qui est affecté d'un évanouissement, une erreur en rafale indiquant que des bits de données dans une position spécifique sont perdus simultanément apparaît lO souvent. Le dispositif d'entrelacement 140 remplit une fonction consistant à espacer aussi loin que possible les uns des autres des bits codés voisins afin de minimiser la perte de donnces due à l'erreur en rafale. Les bits codés entrelacés sont appliqués à un ]5 modulateur 150. Dans la norme HSDPA, les bits codés entrelacés sont modulés par l'une, prédéterminée, de diverses techniques de modulation telles qu'une modulation de phase en quadrature (QPSK pour "Quadrature Phase Shift Keying"), une modulation de phase d'ordre 8 (8PSK), une modulation d'amplitude en quadrature d'ordre 16 (16QAM) et une modulation d'amplitude en quadrature d'ordre 64 (64QAM) avant d'être émis. Parmi les techniques de modulation, une technique de modulation d'ordre élevé permet d'émettre davantage d'informations en comparaison avec une technique de modulation d'ordre bas. Cependant, si l'on suppose que l'émetteur émet des données au même niveau de puissance des différentes techniques de modulation, la probabilité de perte de données est relativement élevée lorsque la technique de modulation d'ordre élevé en comparaison avec l'utilisation de la technique de modulation d'ordre bas. Il est donc nécessaire de sélectionner une technique de modulation optimale en fonction de l'environnement du canal. Ceci est commandé par l'unité de commande AMCS 160. La figure 2 des dessins annexés et décrits ci-après illustre une structure détaillée du codeur 120 de canal représenté sur la figure 1. Comme illustré sur la figure 2, le codeur 120 de canal comprend deux codeurs constituants 212 et 214 avec un taux de code mère de 1/M, un dispositif d'entrelacement 210 et un dispositif de poinçonnage 216. En référence à la figure 2, le premier codeur constituant 212 reçoit un nombre prédéterminé de bits de données d'entrce Xk et délivre en sortie des bits codés à son accès de sortie Yk,1, si un taux de code mère prédéterminé est de 1/3. Le dispositif d'entrelacement 210 entrelace les bits de données d'entrée Xk. Le second codeur constituant 214 code les bits de donnces entrelacés X' k requs du dispositif d'entrelacement 210. Si le taux de code mère est de 1/3, le second codeur constituant 214 délivre en sortie les bits codés à son accès de sortie Yk, (M+l>/2. Les bits systématiques Xk signifient des donnces réclles d'émission, et les bits de parité Yk sont ajoutés pour corriger une erreur générée pendant le décodage au récepteur. Sur la figure 2, des signaux de sortie du premier codeur 212 sont représentés par Yk, 1, À, Yk, (M-1y /2 et des signaux de sortie du second codeur 214 sont reprécentés par Yk, (M+1/2, Yk,M-Autrement dit, lorsque le taux de code mère est élevé à 1/3, 1/5 et 1/7, le nombre d'accès de sortie des premier et second codeurs constituants 212 et 214 augnente. Le dispositif de poinçonnage 216 est commandé en fonction d'un taux de code déterminé par l'unité de commande 160. En particulier, le dispositif de poinçonnage 216 poinçonne sélectivement les bits systématiques ou les bits de parité en fonction d'une configuration de poinçonnage prédétermince, et délivre en sortie des bits codés poinçonnés Cn, satisfaisant ainsi à un taux de code et à un taux de modulation prédéterminés. Autrement dit, le dispositif de poinçonnage 216 reçoit de l'unité de commande une configuration de poinçonnage prédéterminée en fonction du taux de code, et poinçonne les bits codés en sortie des premier et second codeurs 212 et 214. La figure 3 des dessins annexés et décrits ci-après illustre une structure détaillée des premier et second codeurs 212 et 214 montrés sur la figure 2. Comme illustré sur la figure 3, les premier et second codeurs 212 et 214 comprennent chacun généralement plusieurs registres à s décalage. En référence à la figure 3, le codeur code un bit d'entrée Xk en un bit systématique Xk et un bit de parité Yk. Le codeur peut générer un bit de parité différent pour le même bit d'entrée en fonction de la façon dont les registres à décalage sont connoctés. Les valeurs initiales des registres à décalage sont toutes à 0, et les sorties du codeur avec un taux de code mère 1/M (M=3,5,7,..) sont Xl, Y1,1r Y1,2,, Y1,M-1, X2! Y2,1, Y2,2,, Y2,M-1,, Yk,1, Yk,2,, YkM1, o k représente le nombre total de bits d'entrce. Après le codage de tous les bits d'entrée, un commotateur sur la figure 3 est basculé de manière que les bits codés soient appliqués par rétroaction aux registres à décalage. Les bits codés de rétroaction sont utilisés en tant que bits de quene. Par conséquent, le codeur illustré sur la figure 3 peut générer trois bits de queue. Etant donné que le codeur 120 de canal est constitué des deux codeurs 212 et 214, le codeur 120 de canal génère un total de six bits de queue. Le nombre de bits de quene générés par le codeur est identique au nombre de registres à décalage comprenant 2s le codeur. Si les trois bits de queue sont appliqués au premier codeur constituant 212, le premier codeur constituant 212 code les bits de queue requs, puis initialise les registres à décalage à leurs valeurs initiales 0. Les trois bits de queue générés par le second codeur constituant 214 sont appliqués au second codeur constituant 214, et ce second codeur constituant 2'4 code les bits de queue requs, puis initialise les registres à décalage. Par ailleurs, les bits de queue générés par les codeurs constituants et les bits codés générés par le codage des bits de queue sont appelés bits de terminaison de treillis (TT). Si les deux codeurs avec un taux de code - mère de 1/M comprennent chacun L registres à décalage, (M+l)xL bits TT sont générés. Les bits TT subissent un poinçonnage ou une répétition par l'adaptateur de débit 130 en même temps que les bits codés. S La figure 4 des dessins annexés et décrits ci-après illustre une structure détaillée de l'adaptateur 130 de déUit représenté sur la figure 1. Comme illustré sur la figure 4, l'adaptateur 130 de débit est divisé en un séparateur (ou démultiplexeur) de bits 410, un collecteur (ou multiplexcur) de bits 450 et des processeurs 420, 430 et 440 d' adaptation de débit. La figure 5 illustre un processus général pour effectuer une adaptation de débit. En référence aux figure 4 et 5, un signal d'entrée Cn provenant du codeur de canal 120 est appliqué à l'adaptateur de déhit 130. Pour le signal d'entrce Cn, l'adaptateur 130 de débit détermine si le nombre AN de bits devant être poinçonnés et répétés est un nombre positif ou un nombre négatif, et détermine d'effectuer une répétition ou un poinçonnage en fonction des résultats déterminés (étape 512 de la figure 5). Autrement dit, si AN est un nombre négatif, l'adaptateur 130 de débit poinçonne un nombre de bits égal à AN dans le signal Cn. Autrement, si AN est un nombre positif, l'adaptateur 130 de débit répète un nombre de bits égal au nombre AN dans le signal Cn. Par exemple, si AN est un nombre négatif, le signal Cn est appliqué au séparateur 410 de bits. Le séparateur 410 de bits sépare les bits d'entrée Cn en M bits SO à SM_1. SO représente tous les bits systématiques Xk parmi les bits d'entrée Cn. Ici, SO peut comprendre quelques bits TT. S1 à SM_1 représentent Yk1 à Yk,M1, respectivement. Chacun de S1 à SM=1 peut également comprendre quelques bits TT. S1 à SM_1 sont appliqués à leurs processeurs associés 430 et 440 d' adaptation de débit qui déterminent les bits devant être poinçonnés conformément à une quantité de poinçonnage AN (i=1 N-1). Un processus par lequel les processeurs 430 et 440 d'adaptation de débit déterminent s'il faut poinçonner chacun de S1 à SM_1 est exécuté dans des étapes 514 à 522 de la figure 5. Dans la plupart des cas, le poinçonnage est effectué sur les bits de parité plutôt que sur les bits systématiques. Par conséquent, comme illustré sur la figure 4, les bits systématiques SO sont appliqués directement au collecteur 450 de bits sans adaptation de débit séparée. Le collecteur 450 de bits poinçonne les bits déterminés comme devant être poinçonnés parmi les bits codés provenant des processeurs 430 et 440 d'adaptation de débit, et délivre en sortie les bits codés non poinçonnés en même temps que les bits systématiques SO provenant du séparateur 410 de bits. Cependant, si AN est un nombre positif, une répétition de bits doit être effectuée. Par conséquent, les bits d'entrce Cn sont appliqués au processeur 420 d' adaptation IS de débit o ils subissent une répétition de bits. Le processeur 420 d' adaptation de débit pour la répétition de bits est appliqué à la fois aux bits systématiques et aux bits de parité, et ce processus est effectué dans des étapes 524 à 534 de la figure 5. Les bits codés gr sortant du processeur 420 d' adaptation de déhit et du collecteur de bits 450 sont entrelacés par le dispositif d'entrelacement 140 et finalement modulés par le modulateur 150 avant d'être émis vers un recepteur. La figure 5 des dessins annexés et décrits ci-après illustre un processus général pour l'exécution de l' adaptation de débit. Les paramètres utilisés dans la description de l'opération d'adaptation de déLit en référence aux figures 4 et 5 comprennent: e: une erreur initiale entre un taux de perforation en cours et un taux de perforation souhaité eini: une valeur initiale de e; emOins: un décrément de e; eplus: un incrément de e; m: un index d'un bit en cours; : une valeur sauf 0 et 1 (un bit à l r exception de 0 et 1 est poinçonné par le collecteur 450 de bits); et D: le nombre total de bits appliqués à un algorithme d' adaptation de déLit. Les paramètres eini, emOins et eplus sont déterminés d'après le nombre AN de bits devant être poinçonnés ou répétés, et le procédé de détermination est basé sur une technique d' adaptation de débit détinie par la norme 3GPP. Les positions initiales de poinçonnage sont déterminées par le paramètre eini. En référence à la figure 5, dans l'étape 510, l'adaptateur 130 de déUit établit un paramètre e à une valeur initiale eini et établit une valeur de comptage m à 1. Dans une étape 512, l'adaptateur 130 de débit compare le nombre AN de bits devant être poinçonnés ou répétés à "0" pour déterminer si AN est un nombre positif ou un nombre négatif. S'il est déterminé à l'étape 512 que AN est un nombre négatif, l'adaptateur 130 de débit effectue un processus de poinçonnage au moyen d'étapes 514 à 522. Autrement, s'il est déterminé à l'étape 512 que AN est un nombre positif, l'adaptateur 130 de débit effectue un processus de répétition par des étapes 524 à 530. On décrira d'abord en détail le processus de poinçonnage. Dans l'étape 514, l'adaptateur 130 de débit 2s compare un paramètre m indiquant l'ordre d'un bit devant être alors traité au nombre total D de bits d'entrée (m d'entrée, l'adaptateur 130 de débit passe à une étape 516. Dans l'étape 516, l'adaptateur 130 de débit met à j our la valeur e en calculant une différence e-emOinS entre e et une L valeur de décrément emOins fournie par une couche supérieure. Après la mise à j our de e, l'adaptateur 130 de débit détermine lors d'une étape 518 si la valeur e mise à j our est inférieure ou égale à "0". S'il est déterminé à l'étape 518 que la valeur e mise à j our est inférieure ou égale à "0", l'adaptateur 130 de débit passe à une étape 520, car le bit d'entrce correspondant est un bit de poinçonnage. A l'étape 520, l'adaptateur 130 de déLit établit à une valeur autre que 0 et 1. L'établissement de à une valeur autre que 0 et 1 équivaut à désigner un bit devant être poinçonné par le collecteur 450 de bits. En outre, à l'étape 520, l'adaptateur 130 de déLit met à j our e en calculant une somme e+eplus de e et d'une valeur d'incrément eplUS fournie par la couche supérieure. Si e est l5 supérieur à "0" à l'étape 518 ou si l'opération de l'étape 520 est achevée, l'adaptateur 130 de déUit augmente, à l'étape 522, m de 1 pour sélectionner le bit suivant, puis revient à l'étape 514 pour répéter le processus de poinconnage. On décrira maintenant en détail le processus de répétition. A une étape 524, l'adaptateur 130 de débit compare m à D (m le bit d'entrée correspondant est un bit de répétition. Dans l'étape 530, l'adaptateur 130 de débit répète le bit d'entrée correspondant Si,m. En outre, dans l'étape 530, l'adaptateur 130 de déLit met à j our e en calaulant une somme e+eplus de e et de eplus, puis il revient à l'étape 528 et compare de nouveau la valeur de e mise à j our à "0", afin de déterminer si la répétition doit de nouveau être effectuée. Autrement, l'adaptateur 130 de débit répète le bit d'entrée correspondant un nombre prédéterminé de fois, par les étapes 528 et 530. Cependant, si e est supérieur à "O" à l'étape 528, l'adaptateur 130 de débit augmente, dans une étape 532, m de 1 pour sélectionner le bit suivant, puis il revient à l'étape 524 pour répéter le processus de répétition. Comme décrit ci-dessus, dans un émetteur pour le système de communication mobile AMRC classique, le codeur l5 de canal et l'adaptateur de déLit sont construits séparément. Dans ce cas, un poinçonnage est effectué par un dispositif de poinçonnage dans le codeur de canal et un autre poinçonnage est de nouveau effectué par l'adaptateur de déLit, provoquant ainsi une augmentation de la complexité du matériel et du temps de traitement et une diminution des performances du codeur de canal. Par conséquent, un objet de l' invention est de proposer un appareil et un procédé d'émission/réception de données pour améliorer les performances de l'ensemble du système en rassemblant et réunifiant un poinconnage/une répét it ion pour un codage de canal et un poinçonnage /une répétition pour une adaptation de débit. Un autre objet de l' invention est de proposer un appareil et un procédé d'émission/réception de données pour effectuer simultanément un poinçonnage/une répétition pour un codage de canal et un poinçonnage/une répétition pour une adaptation de débit en exéautant une seule opération de poinçonnage/répétition sur des bits codés. Un autre objet encore de l' invention est de proposer un appareil et un procédé pour rassembler un poinçonnage/une répétition pour un codage de canal avec un poinçonnage/une répétition pour une adaptation de débit, afin d' augmenter les performances d'un codeur de canal et de simplifier une demande automatique de réémission hybride (HARQ pour "Hybrid Automatic Retransmission Request"). Conformément à un premier aspect de l' invention, il est proposé un émetteur destiné à être utilisé dans un système de communication mobile comprenant un codeur destiné à coder un train de bits d'information requ pendant un période d'émission donnée à un taux de code mère et à générer le train de bits systématiques et plusieurs trains de bits de parité, et un processeur destiné à fournir plusieurs paramètres pour une adaptation de débit à zéro (O) d'une différence détermince en soustrayant le nombre total de bits systématiques et de bits de parité générés par le codeur du nombre total de bits émis sur un canal radio pendant la période d'émission donnce. L'émetteur comporte un adaptateur de débit destiné, si la différence est une valeur négative, à poinçonner uniformément un nombre égal de bits correspondant à la différence dans les trains des bits de parité sans poinçonner le train de bits systématiques, et, si la différence est une valeur positive, à répéter un nombre égal de bits correspondant à la différence dans le train des bits systématiques et dans les trains des bits de parité pour adapter le nombre de bits devant être émis. Conformément à un second aspect de l' invention, il est proposé un procédé d'émission dans un système de communication mobile comprenant un codeur destiné à coder un train de bits d' information requ pendant une période d'émission donnce à un taux de code mère et à générer le train de bits systématiques et plusieurs trains de bits de parité, et un processeur destiné à fournir plusieurs paramètres pour une adaptation de déhit à zéro (O) d'une différence déterminée en soustrayant le nombre total des bits systématiques et des bits de parité générés par le codeur du nombre total de bits émis sur un canal radio pendant la période d'émission donnée. A la réception d'une demande de poinçonnage basée sur la différence, l'émetteur poinçonne uniformément les trains des bits de parité du nombre égal de bits dans chacun des trains de bits de parité sans poinçonner le train des bits systématiques, poinçonnant ainsi un nombre de bits égal à la différence. A la suite de la réception d'une demande de répétition le processeur modifié des paramètres pour émettre des bits différents pour des bits d'émission précédents. L'émetteur répète un certain nombre de bits dans le train des bits systématiques et les trains des bits de parité du nombre à peu près égal de bits, répétant ainsi un nombre de bits égal à la différence. L' invention sera décrite plus en détail au regard des dessins annexés à titre d'exemples nullement limitatifs et sur lesquels: la figure 1 illustre une structure d'un émetteur commun dans un système de communication mobile AMRC i la figure 2 illustre une structure détaillée du codeur de canal représenté sur la figure 1; la figure 3 illustre une structure détaillée des codeurs représentés sur la figure 2; la figure 4 illustre une structure détaillée de l'adaptateur de débit représenté sur la figure 1; la figure 5 est un organigramme d'un processus général pour exécuter une adaptation de débit; la figure 6 illustre une structure d'un émetteur dans un système de communication mobile AMRC selon une forme de réalisation de l' invention; la figure 7 illustre une structure unifice d'un codeur de canal et d'un adaptateur de débit selon une forme de réalisation de l' invention; et la figure 8 illustre un processus pour effectuer de facon combinée un codage de canal et une adaptation de débit selon une forme de réalisation de l' invention. Dans la description qui suit, des fonctions ou des modes de réali sat ion bien connus ne sont pas décrit s en détail pour ne pas obscurcir inutilement l' invention. Dans un émetteur pour un système de communication mobile AMRC commun, le but d'un dispositif de poinçonnage dans un codeur de canal est différent de celui d'un adaptateur de débit. Cependant, étant donné que le dispositif de poinçonnage dans le codeur de canal effectue également une répétition aussi bien qu'un poinçonnage, le fonctionnement du dispositif de poinçonnage est similaire à celui de l'adaptateur de débit. Il est donc nécessaire dans une forme de réalisation de l' invention de gérer le dispositif de poinçonnage dans le codeur de canal et l'adaptateur de débit ensemble plutôt qu'indépendemment. En outre, il est nécessaire d'améliorer les performances du codeur de canal en empêchant qu'une répétition soit effectuce par l'adaptateur de débit après qu'un poinçonnage a été réalisé par le codeur de canal. Un codeur de canal appliqué à la norme de communication par paquets (par exemple HSDPA ou lxEV-DV) dans le dernier système de communication mobile AMRC a introduit une technique d' adaptation de liaison basée sur la procédure AMSC. Par conséquent, le codeur de canal génère des bits de parité dont le nombre est généralement 2s supérieur (ou inférieur) au nombre de bits pouvant être émis. Ceci signifie qu'un taux de code mère n'est pas identique à un taux de code réellement appliqué. Par conséquent, le dispositif de poinçonnage effectue un poinçonnage ou une répétition.De plus, lorsqu' on utilise la technique HARQ (demande de réémission automatique hybride), qui est une technique d'émission de données par paquets typique, à haute vitesse, une configuration de poinçonnage peut être modifiée pendant une réémission. La technique HARQ est une technique de commande de liaison utilisée lorsqu'une erreur apparaît dans des données en paquets initialement émises. Par conséquent, la technique HARQ est une technique pour la réémission de données en paquets qui étaient défectueuses dans leur émission initiale afin de compenser ces données en paquets défectueuses. La technique HARQ peut être divisce en une combinaison Chase (CC), une redondance incrémentielle complète (FIR pour "Full Incremental Redundancy") et une redondance incrémentielle partielle (PIR pour "Partial Incremential Redundancy"). La combinaison CC est une technique pour l'émission au cours d'une réémission du même paquet que celui émis lors d'une émission initiale afin qu'une configuration de poinçonnage utilisée lors d'une réémission soit identique à la configuration de poinçonnage utilisée lors de l'émission initiale. La redondance FIR est une technique pour la transmission de bits systématiques et de bits de parité dans un rapport spécifique lors d'une émission initiale, et la transmission d'un paquet constituée uniquement de certains ou de la totalité des bits de parité lors d'une réémission afin d'améliorer un gain de codage d'un codeur dans un récepteur. La redondance PIR est une technique pour la transmission au cours d'une rcémission d r un paquet de données constitué de bits systématiques et de nouveaux bits de parité précédemment non émis. La technique PIR a un effet similaire à la combinaison CC en combinant pendant le décodage les bits systématiques avec des bits systématiques initialement émis, et elle a un effet similaire à la technique FIR en décodant les bits de parité. A la différence de la combinaison CC, la redondance incrémentielle (IR) constituée des techniques FIR et PIR devrait modifier une configuration de poinçonnage lors d'une réémission. Par conséquent, la technique HARQ devrait également être prise en considération pour générer ensemble le dispositif de poinçonnage dans le codeur de canal et dans l'adaptateur de débit. Une forme de réalisation de l' invention propose donc un procédé pour générer de façon combinée le dispositif de poinçonnage dans le codeur de canal et l r adaptateur de débit en prenant en considération la technique HARQ. Bien que l' invention soit décrite en référence à un exemple dans lequel un turbocodeur est utilisé en tant que codeur de canal, l' invention peut également être appliquce à un cas s dans lequel un codeur à convolution est utilisé en tant que codeur de canal. Dans ce cas, les bits systématiques et les bits de parité servent tous de bits de parité. Avant de décrire une forme de réalisation de l' invention, on donnera une description d'exemples de configurations de poinçonnage basées sur les taux de code utilisés dans la procédure AMCS, et de processus de codage de canal et d' adaptation de déLit exécutés par les configurations de poinçonnage. Ici, un taux de code mère est supposé être de l/3, et des taux de code utilisés dans la procébure AMCS comprennent les taux l/4 et l/2 parmi l/4, l/2 et 3/4. Les taux de code l/2 et 3/4 nécessitent un poinçonnage, car ils sont plus élevés que le taux de code mère l/3. Cependant, le taux de code l/4 nécessite une répétition, car il est inférieur au taux de code mère l/3. Dans les configurations de poinçonnage données ci-dessous, "0" signifie un poinçonnage d'un bit codé correspondant, "l" signifie un non- poinçonnage du bit codé correspondant, et une valeur supérieure à "l" signifie une répétition du bit codé correspondant. Par exemple, "2" dans la configuration de poinçonnage signifie deux répétitions du bit codé correspondant. On décrira tout d'abord des exemples de configurations de poinçonnage basées sur les taux de code utilisés dans la procédure AMCS. Premièrement, le tableau l illustre des exemples de configurations de poinçonnage conformément à une émission initiale et à des réémissions, pour un taux de code mère de l/3 et un taux de code de l/2. TABLEAU 1 Emission initiale Conflgurations de poinçonnage et réémissions xkXk+l Xk+ 2 1 1 1 Emission initiale! Yk, Yk+, l Yk+2, = I o 1 Yk,2 Yk+l'2 Yk+2,2, 0 1 0 xk xk+] Xk+2 1 1 CC Yk,, Yk+],l Yk+2,] = 1 0 1 _Yk,2 Yk+1,2 Yk+2, 2 0 1 0 PIR Xk Xk+l Xk+2 1 1 1 1 Yk 2 Yk+, 2 Yk+2 2 1 0 1 xk xk+] Xk+2 O O O FIR Yk7, Yk+]] Yk+2 I = I 1 1 k,2 k+l,2 k+2,2 Un codeur de canal utilise un taux de code mère de 1/3 code 3 bits d r entrée en 9 bits codés conformément à la configuration de poinçonnage illustrée sur la figure 1, puis poinçonne 3 bits à partir des 9 bits codés, délivrant ainsi en sortie 6 bits codés. Pendant une réémission, la combinaison CC utilise la même configuration de poinçonnage que celle utilisce à l'émission initiale, mais les processus PIR et FIR utilisent une configuration de poinçonnage différente de la configuration de poinçonnage utilisée à 1 r émission initiale. Deuxièmement, le tableau 2 illustre des exemples de configurations de poinçonnage conformément à une émission initiale et à des rcémissions, pour un taux de code mère de 1/3 et un taux de code de 1/4. TAsLEAu 2 _ Emission initiale- Configurations de poinçonnage et réémissions xkXk+ Xk+2 _ 1 2 1 Emission initiale Yk,Yk+,, Yk+2 = 1 1 2 Yk 2 Yk+l.2 Yk+2 22 1 1 k Xk+l Xk+2 1:1 2 C C tYk,} Yk +1,1 Yk +2, I k,2 k+l, 2 k+2,2 xk Xk+, X;+21:1 2 1 PIR Yk l Yk+, Yk+2 1= 2 1 1 Yk 2 Yk+1 2 Yk+2 2_ 2 xk Xk+1 Xk+2O O O FIR Yk l Yk+l l Yk+2 l= 2 2 2 _ Yk 2 Yk+l 2 Yk+2 2_ 2 2 2 Un codeur de canal utilisant un taux de code mère de 1/3 code 3 bits d'entrée en 9 bits codés conformément à la configuration de poinçonnage illustrce dans le tableau 2, puis il répète 3 bits parmi les 9 bits codés, délivrant ainsi en sortie 12 bits codés. On décrira ensuite des processus de codage de canal et d' adaptation de débit exéautés par les configurations de poinçonnage. L' adaptation de déLit est nécessaire lorsque le nombre de bits codés générés par un codage de canal n'est pas identique au nombre total de bits pouvant être émis. Autrement dit, pour adapter le nombre des bits codés au nombre total de bits pouvant être émis, une adaptation de déhit pour un poinc, onnage ou une répétition des bits codés est exécutée. Tout d'abord, le tableau 3 illustre des exemples de sorties du nombre total de bits codés pouvant être transmis par l'intermédiaire d'un codage de canal et d'une adaptation de débit, pour un taux de code mère de 1/3 et un taux de code de 1/2. TABLEAU 3 0 Bits d'entrée Bits codés j Sorties: Exemple N 1 1 1 1 1 P -1 P 1 1-1 1 1 0 1 1-lPlP ct br L l O O r 1S Exemple N 2 1 -1 1 O O 1 1 -1 P 1 P _ 010 Parmi les bits codés ou les sorties dans le tableau 3, 1 ou -1 représente des bits systématiques et P représente des bits de parité. Dans l'exemple N 1 du tableau 3, si le nombre total de bits pouvant étre transmis est de 5, le codeur de canal utilisant un taux de code mère de 1/3 code 3 bits d'entrée en 9 bits codés, génère 6 bits codés en poinçonnant 3 bits à partir des 9 bits codés conformément à la configuration de poinçonnage, puis poinçonne l'un des 6 bits codés, pour une adaptation de débit. L'exemple N 1 du tableau 3 montre le procédé classique dans lequel le codage de canal et l' adaptation de déUit sont séparés. Par contre, l'exemple N 2 du tableau 3 montre un procédé nouveau dans lequel un codage de canal et une adaptation de débit sont réunis conformément à la présente invention. Comme illustré dans l'exemple N 1 du tableau 3, un deuxième bit codé est poinçonné à partir des 6 bits codés par une adaptation de débit, en sorte que 5 bits codés sont délivrés en sortie en tant que nombre total de bits codés pouvant être transmis. Dans l'exemple N 2 du tableau 3 correspondant à l'exemple N 1, il est possible de délivrer en sortie 5 bits codés pouvant être transmis par un seul processus de poinçonnage s en introduisant "O" (poinçonnage) dans la configuration de poinçonnage, dans une position d'un bit codé poinçonné par une adaptation de débit de l'exemple N 1. Un signal de sortie résultant de l'exemple N 1 est identique à un signal de sortie résultant de l'exemple N 2. l0 Deuxièmement, le tableau 4 illustre des exemples de sortie du nombre total de bits codés pouvant être tansmis par codage de canal et adaptation de débit, pour un taux de code mère de 1/3 et un taux de code de 1/4. TABLEAU 4 Confi rations Bits de Bits codés Sorties d entrce ponçonnage Exemple N6- 3 1 2 1 ilda-ton _ 2 _ lPPP-l-lPPlPPP lPP-l-lPlPP " eN'4 -I 1 1 0 1 I p p p I p p L'exemple N 3 du tableau 4 montre le procédé classique dans lequel, si le nombre total de bits pouvant être transmis est de 9, 3 bits sont poinçonnés à partir des 12 bits codés pour une adaptation de débit. Par contre, l'exemple N 4 du tableau 4 montre un procédé nouveau dans lequel un codage de canal et une adaptation de débit sont réunis conformément à une forme de réalisation de la présente invention. En particulier, l'exemple N 4 montre une configuration de poinçonnage, et des bits codés générés par l'exécution simultanée d'un codage de canal et d'une adaptation de débit conformément à la configuration de poinçonnage. Comme illustré dans l'exemple N 3 du tableau 4, des quatrième, septième et ouzième bits codés sont S poinçonnés à partir des 12 bits codés pour une adaptation de débit, afin que 9 bits codés soient délivrés en sortie en tant que nombre total de bits pouvant être transmis. Dans l'exemple N 4 du tableau 4 correspondant à l'exemple N 3, il est possible de sortir 9 bits codés pouvant être transmis par un seul processus de poinçonnage en introduisant "0" (poinçonnage) dans la configuration de poinçonnage, dans des positions de bits codés poinçonnés par l' adaptation de débit de l'exemple N 3. Un signal de sortie résultant de l'exemple N 3 est identique à un signal de sortie résultant de l'exemple N 4. On notera d'après les tableaux 3 et 4 que, lorsque des bits codés prédéterminés sont poinçonnés pour une adaptation de débit, des bits de parité sont poinçonnés en premier au lieu des bits systématiques. Troisièmement, le tableau 5 illustre des exemples de sortie du nombre total de bits codés pouvant être transmis par codage de canal et adaptation de déUit, pour un taux de code mère de 1/3 et un taux de code de 1/2. TABLEAU 5 , _ Bits d'entréeonfigurations de Bits codés I Sorties noinconnage. _ _ ExempleN S 1 -1 1 t1 0 11 1 P-1 P 1 1 P-1 -1 P 1 rlon c L ] r ExempleN 6 1 -1 1 1 0 1 | P Dans l'exemple N 5 du tableau 5, si le nombre total de bits pouvant être transmis est de 7, 1 bit sur 6 bits codés est répété pour une adaptation de déUit. L'exemple N 5 du tableau 5 montre une configuration de poinçonnage pour le cas o un codage de canal et une adaptation de débit sont séparés conformément à l' art antérieur, de bits codés basés sur la configuration de poinçonnage, et de bits codés générés par l'exécution d'une adaptation de déUit sur les bits codés. L'exemple N 6 du tableau 5 montre une configuration de poinçonnage dans le cas o un codage de canal et une adaptation de débit sont réunis conformément à la présente invention, et des bits codés générés en effectuant un codage de canal et une adaptation de déLit conformément à la configuration de poinçonnage. Comme IS illustré dans l'exemple N 5 du tableau 5, un bit codé parmi les 6 bits codés est répété pour une adaptation de débit, en sorte que 7 bits codés sont délivrés en sortie en tant que nombre total de bits pouvant être transmis. Dans l'exemple N 5, un troisième bit codé "-1" parmi les 6 bits codés est répété une fois ("2" dans le tableau 5 représente une répétition). Dans l'exemple N 6 du tableau 5 correspondant à l'exemple N 5, il est possible de délivrer en sortie 7 bits codés pouvant être transmis par un seul processus de poinçonnage en insérant "1" (répétition) dans la configuration de poinçonnage, dans une position d'un bit codé répété par une adaptation de débit de l'exemple N 5. Un signal de sortie résultant de l'exemple N 5 est identique à un signal de sortie résultant de l'exemple N 6 Comme on peut l'apprécier d'après les exemples précédents, une gestion indépendante du dispositif de poinçonnage dans le codeur de canal et dans l'adaptateur de déUit nécessite un processus supplémentaire et inutile, et il n'est pas possible d'effectuer un poinçonnage efficace avec la gestion indépendante. : j: Par ailleurs, une configuration de poinçonnage résultante donnce par l'exemple 6 du tableau 5 est représentée par Matrice(l) 1 0 1 On notera d'après la matrice (1) qu'un bit d'entrée dans une deuxième colonne d'une première rangée est répété. Pour obtenir un gain de codage plus efficace en comparaison avec la configuration de poinçonnage et la matrice (1), il est préférable de transmettre un bit de parité avec la répétition d'un bit systématique, au lieu de poinçonner un bit de parité puis de répéter un bit systématique. Une configuration de poinçonnage à cet effet est représentée par Matrice(2) 1 1 1 Les exemples précédents ont montré qu'il est possible de réaliser une configuration de poinçonnage unifice par des exemples de poinçonnage ou de répétition d'un nombre prédéterminé de bits par configuration de poinçonnage dans des processus de codage de canal et d' adaptation de débit. Cependant, lorsque tous les bits codés devant être émis sont générés en utilisant une configuration de poinçonnage de 9(3*3), la configuration de poinçonnage peut être utilisée plusieurs fois. Autrement, on doit utiliser une très grande configuration de poinçonnage indiquant tous les bits codés. On donnera une description de l' invention dans le cas o une configuration de poinçonnage de l'exemple N 1 montré dans le tableau 3 est utilisce. Si le nombre de bits d'entrce est de 30, un codeur de canal ayant un taux de code mère de 1/3 génèrera 90 bits codés. Etant donné que la configuration de poinçonnage de l'exemple N 1 représente une unité de poinçonnage pour 9 bits, si la configuration de poinçonnage est appliquée 10 fois, 3 bits sont poinçonnés à chaque fois, poinçonnant ainsi un total de 30 bits. En conséquence, 60 bits codés sont générés. Si une adaptation de débit pour le poinçonnage de 4 bits est nécessaire, il n'est pas possible d'effectuer l' adaptation de débit avec un procédé de gestion combince du poinçonnage par le codeur de canal et du poinçonnage par l'adaptateur de déUit. Autrement, une unité à configuration de poinçonnage de 90 doit être utilisoe. Les deux cas nécessitent un traitement compliqué. Pour cette raison, le principe de fonctionnement de la présente invention est réalisé par l' application de chaque bit codé à un algorithme d' adaptation de débit au lieu d'une configuration de poinçonnage basée sur le nombre total de bits d'émission. On décrira maintenant en détail une forme appréciée de réalisation de la présente invention en référence aux dessins annexés. La figure 6 illustre une structure d'un émetteur dans un système de communication mobile AMRC selon une forme de réalisation de l' invention. En rétérence à la figure 6, N blocs de transport de donnces émis depuis une couche supérieure vers une couche physique sont appliqués à un dispositif 610 d' insertion de bits de queue. Le dispositif 610 insère des bits de queue dans chacun des blocs de transport de données. Les N blocs de transport de données dans lesquels des bits de quene sont insérés sont d'abord codés par un codeur/adaptateur de déLit 620 à un taux de i code. Etant donné que les bits codés au taux de code n'est pas identique en nombre aux bits de données devant être transmis par un canal radio, certains des bits codés subissent un poinconnage ou une répétition pour une adaptation de débit afin d' adapter le nombre des bits codés au nombre des bits transmis par le canal radio. Les bits codés générés par l' adaptation de débit sont entrelacés par un dispositif d'entrelacement 630, et les bits codés entrelacés sont modulés par un modulateur 640 suivant une technique de modulation prédéterminée avant d'être émis. Comme illustré sur la figure 6, dans la forme de réalisation de l' invention, une structure destince à effectuer un codage de canal et une structure destinée à effectuer une adaptation de débit sont réunies en une seule structure. Un processeur 650 génère plusieurs paramètres (eOinSr eplus, AN) pour une adaptation de débit et un signal de commande de modulation pour le modulateur. La figure 7 illustre une structure destinée à exécuter en commun un codage de canal et une adaptation de débit dans un émetteur pour un système de communication mobile AMRC selon une forme de réalisation de l'invention. En particulier, la figure 7 illustre une structure unifiée pour l'exécution d'un codage de canal à un taux de code de 1/M et l'exéaution d'un poinçonnage ou d'une répétition en utilisant un algorithme d' adaptation de débit. Avant de décrire la structure de la figure 7 selon une forme de réalisation de l' invention, on définira ci-après les termes utilisés ici. L' expression "bits d'entrse" désigne des bits requs pour un codage de canal, et l' expression "train de bits d'entrce" désigne un train formé par les bits d'entrée appliqués séquentiellement à un codeur. L' expression "bits codés" désigne des bits délivrés en sortie du codeur, et l' expression "train de bits codés'T désigne un train formé par les bits codés délivrés séquentiellement en sortie du - codeur. L' expression "bits systématiques" désigne les mêmes bits que les bits d'entrée parmi les bits codés, et l' expression "train de bits systématiques't désigne un train formé par des bits systématiques délivrés séquentiellement en sortie du codeur. L' expression "bits de parité" désigne des bits de parité pour une correction d'erreur portant sur les bits systématiques au niveau d'un récepteur, parmi les bits codés, et l' expression "séquence de bits de parité" désigne un train formé par les bits de parité délivrés séquentiellement en sortie du codeur. L' expression "bits TT" désigne des bits délivrés en sortie du codeur, uniquement pour une adaptation de débit, et l' expression "train de bits TT" désigne un train formé par les bits TT délivrés séquentiellement en sortie du codeur. L' expression "premiers bits TT" désigne des bits TT délivrés en sortie d'un premier codeur, l 'expression "seconds bits TT" désigne des bits TT délivrés en sortie d'un second codeur. L'expression "premier train de bits TT" désigne un train formé par les premiers bits TT délivrés séquentiellement en sortie du premier codeur, et l 'expression "second train de bits TT" désigne un train formé par les seconds bits TT délivrés séquentiellement en sortie du second codeur. L' expression "groupe de bits TT" désigne chaque groupe obtenu en divisant les bits TT en plusieurs groupes associés à plusieurs adaptateurs de débit, pour une adaptation de déUit. Dans certains cas, les bits systématiques et les bits de parité peuvent comprendre des bits de queue et des bits TT. AN signifie le nombre total de bits devant être poinçonnés ou répétés par la pluralité d'adaptateurs de débit. Autrement dit, AN indique une différence entre le nombre total de bits codés au taux de code mère et le nombre total de bits devant être émis. AN désigne le nombre de bits devant être poinçonnés ou répétés par un iième adaptateur de débit, o "i" est utilisé pour indiquer un adaptateur de débit parmi la pluralité d'adaptateurs de débit ou pour distinguer le nombre de bits devant être poinçonnés ou répétés par chaque adaptateur de déUit. ANo déaigne le nombre de bits devant être répétés pour le train de bits systématiques, et AN1 à ANi désignent le nombre de bits devant être répétés pour chaque train de bits de parité. Les autres expressions ont les significations définies plus haut. En référence à la figure 7, un train de bits d'entrée constitués de bits d'entrée d'unité Mk est appliqué en commun à un premier codeur constituant 702 et à un second codeur constituant 703 par l'intermédiaire d'un dispositif d'entrelacement 701. Le premier codeur constituant 702 code les bits d'entrée Mk à un taux de code donné et délivre en sortie un premier train de bits TT en même temps que des trains de bits codés. Par exemple, si un taux de code mère est 1/M, les trains de bits codés délivrés en sortie du premier codeur constituant 702 comprennent un train de bits systématiques Xk et (M-l)/2 trains de bits de parité Yk,1 à Yk, (M- 1) /2 Le second codeur constituant 703 code des bits d'entrce entrelacés X' k provenant du dispositif d'entrelacement 701 à un taux de code donné et délivre en sortie un second train de bits TT en même temps que des trains de bits codés. Par exemple, si un taux de code mère est 1/M, les trains de bits codés délivrés en sortie du 2s second codeur constituant 703 comprennent un train de bits systématiques X' k et (M-1) /2 trains de bits de parité Yk,M+1/2 à Yk,m1. En général, le train de bits X' k n'est pas délivré en sortie. Cependant, des bits de quene pour initialiser le premier codeur constituant 702 et des bits de queue pour initialiser le second codeur constituant 703 sont délivrés en sortie. Si un taux de code mère est de 1/3, des bits codés Xk, Yk,1 et Yk,2 sont délivrés fondamentalement en sortie. De plus, il existe des premiers bits de queue pour initialiser 3s le premier codeur constituant 702, des seconds bits de queue pour initialiser le second codeur constituant 703, des premiers bits TT obtenus en codant les premiers bits de queue par le premier codeur constituant 702, et des seconds bits TT obtenus en codant les seconds bits de queue par le second codeur constituant 703. Un train de bits TT comprend les premiers et seconds bits de queue et les premiers et seconds bits TT. Un premier train de bits TT comprend les premiers bits de queue et les premiers bits TT, et un second train de bits TT comprend les seconds bits de queue et les seconds bits TT. Ici, k est un indice indiquant l'ordre d'un signal de bits. Par ailleurs, le nombre total de bits constituant le premier train de bits TT et le second train de bits TT délivrés en sortie du premier codeur constituant 702 et du second codeur constituant 703 est défini comme étant (M+l)xL, si le nombre L de bits de queue est déterminé. Ici, L signifie le nombre de bits de queue générés par le premier codeur constituant 702 et le second codeur constituant 703. Le premier train de bits TT et le second train de bits TT sont appliqués à un distributeur 716 de bits TT. Les premiers et seconds bits TT, pendant une adaptation de débit sur les trains de bits codés, sont utilisés pour être multiplexés avec des bits codés de chacun des trains de bits codés. Une définition et une fonction des bits TT 2s constituant le premier train de bits TT et le second train de bits TT ont déjà été décrites. Le distributeur 716 des bits TT distribue les premiers et seconds bits TT constituant les premier et second trains de bits TT provenant du premier codeur constituant 702 et du second codeur constituant 703 en groupes de bits TT dont le nombre est identique au nombre de trains de bits codés provenant du premier codeur constituant 702 et du second codeur constituant 703. Le distributeur 716 de bits TT distribue les bits TT de façon que des groupes de bits TT pour chaque train de bits codés aient le même nombre de bits TT. Sur la figure 7, étant donné qu'un taux de code mère des premier et second codeurs constituants 702 et 703 est déLini comme étant 1/M, le distributeur 716 de bits TT distribue les bits TT constituant les trains de bits TT en M groupes de bits TT. Les M groupes de bits TT constitués chacun d'un nombre prédéterminé de bits TT par le distributeur 716 de bits TT sont appliqués à M multiplexcurs associés (MUX) 704 à 708. Sur la figure 7, les M groupes de bits TT sont représentés, respectivement, par bits TT1, bits TT2,.... bits TTM-1/2 bits TTM+1/2,..., et bits TT Par ailleurs, le nombre des multiplexeurs 704 à 708 recevant les signaux de sortie du premier codeur constituant 702 et du second codeur constituant 703 et les bits TT dans une unité de groupes de bits TT provenant du distributeur 716 de bits TT est identique au nombre de trains de bits codés générés par le taux de code mère. Par exemple, si le taux de code mère est de 1/3, le codeur de canal 620 doit comprendre 3 multiplexcurs, car 3 trains de bits codés comprenant le train de bits systématiques et les signaux de sortie du premier codeur constituant 702 et du second codeur constituant 703 sont générés par le taux de code mère. Autrement dit, les 3 multiplexeurs correspondent au train de bits systématiques, au signal de sortie du premier codeur constituant 702 et au signal de sortie du second codeur constituant 703, respectivement. Sur la figure 7, étant donné que le taux de code mère du premier codeur constituant 702 et du second codeur constituant 703 est 1/M, le codeur de canal 620 comprend M multiplexcurs. Les multiplexcurs 704 à 708 multiplexent chacur leurs trains de bits codés d'entrée avec les bits TT dans l'unité de groupes de bits TT. Parmi les multiplexeurs 704 à 708, le multiplexeur 704 recevant le train de bits systématiques multiplexe le train de bits systématiques avec les bits TT dans le groupe de bits TT correspondant. Les trains de bits codés multiplexés avec des bits TT, délivrés en sortie des multiplexcurs 704 à 708, sont appliqués à des adaptateurs de débit correspondants (RM) 709 à 713. Autrement dit, le train de bits systématiques multiplexé avec des bits TT1, délivrés en sortie du multiplexeur 704, est appliqué à l'adaptateur de déhit 709, et le train de bits de parité multiplexé avec des bits TT2, délivrés en sortie du multiplexeur 705, est appliqué à l'adaptateur de débit 710. Le train de bits de parité multiplexé avec des bits TT multiplexeur 706, est appliqué à l'adaptateur de déLit 711. Le train de bits de parité multiplexé avec des bits TTM+l'/2, délivrés en sortie du multiplexeur 707, est appliqué à l'adaptateur de débit 712. Enfin, le train de bits de parité multiplexé avec des bits TTM-1, délivrés en sortie du multiplexeur 708, est appliqué à l'adaptateur de débit 713. IS Par conséquent, le nombre d'adaptateurs de débit 709 à 713 doit être identique au nombre de multiplexeurs 704 à 708. De plus, les adaptateurs de débit 709 à 713 sont affectés des nombres ANo à ANM-1 de bits devar.t être poinçonnés ou répétés, provenant d'une couche supérieure. La somme des nombres ANO à ANM-1 de bits devant être poinçonnés ou répétés, appliqués aux adaptateurs de débit 709 à 713, est égale au nombre total de bits devant être poinçonnés ou répétés par un codage de canal et une adaptation de débit. Ceci est exprimé par 2s Equation (3) Ad- l AN = j i=o Des adaptateurs de débit 710 à 713 déterminent des bits devant être répétés ou poinçonnés dans les trains de bits codés provenant desmultiplexeurs 705 à 708 sur la base des nombres, qui leur sont affectés, des bits devant être répétés ou poinçonnés. Par ailleurs, l'adaptateur 709 3s de débit reçoit le train de bits systématiques multiplexé avec les bits TT dans le premier groupe de bits TT, délivrés en sortie du multiplexeur 704, et détermine des bits systématiques devant être répétés parmi les bits systématiques constituant le train de bits systématiques. Autrement dit, le multiplexeur 709 gérant les bits systématiques est inactivé pendant un poinçonnage. Ceci peut être exprimé par ANo=0 pour AN le nombre ANo de bits systématiques devant être répétés. lO Ici, les bits devant être répétés ou poinçonnés parmi les bits codés dans un train de bits codés peuvent être déterminés par le processus décrit en regard de la figure 5. Après la détermination des bits codés devant être répétés ou poinçonnés, les adaptateurs de déLit 709 à 713 appliquent leurs trains de bits codés à un collecteur de bits ou multiplexeur (MUX) 714. Le collecteur de bits (ou MUX) 714 poinçonne ou répète les bits déterminés comme devant être poinçonnés ou répétés par les adaptateurs de débit 709 à 713, et délivre en sortie un nombre de bits égal au nombre de bits d'émission demandés. Le dispositif de poinçonnage dans le codeur de canal classique 120 et le séparateur de bits 410 dans l'adaptateur de déUit classique 130 peuvent être exclus, car le codeur/adaptateur de débit 620 de la figure 7 comprend les multiplexeurs 704 à 708 associés à des trains de bits codés provenant du premier codeur constituant 702 et du second codeur constituant 703. La figure 8 illustre un processus pour exéauter en commun un codage de canal et une adaptation de déLit dans un émetteur pour un système de communication mobile AMRC selon une forme de réalisation de l' invention. Le processus de la figure 8 est divisé en une opération effectuée pendant une émission initiale et une opération effectuée pendant une réémission. On définira de la façon suivante des paramètres utilisés sur la figure 8. Une constante de condition k désigne le nombre d'adaptateurs de débit destiné à effectuer une répétition ou un poinçonnage parmi les adaptateurs de débit, et i est une valeur désignant un adaptateur de débit destiné à effectuer la répétition ou le poinçonnage. Une plage du paramètre i est déterminée selon que l'on doive effectuer une répétition ou un poinçonnage. Dans la description qui suit, le nombre total d'adaptateurs de débit est représenté par M. En référence à la figure 8, le codeur/adaptateur de déUit 620 détermine lors d'une étape 810 si l'émission en cours est une rcémission. S' il est déterminé à l' étape 810 que l'émission en cours est une réémission, le codeur/adaptateur de débit 620 effectue une adaptation de déLit par des étapes 812 à 820. Par contre, s'il est déterminé à l'étape 810 que l'émission en cours est une émission initiale, le codeur/adaptateur de débit 620 effectue une adaptation de débit par des étapes 824 à 892. L'adaptateur de déLit a lieu après chacun des processus ci- dessus. On décrira d'abord une opération effectuée au cours d'une émission initiale. Dans l'étape 824, le codeur/adaptateur de débit 620 calcule le nombre total AN 2s de bits devant être poinçonnés ou répétés pendant l'émission initiale, sur la base du nombre total de bits pouvant être émis et du nombre total de bits générés lors du codage d'un nombre prédéterminé K de bits d'entrée à un taux de code mère. Après avoir calaulé AN, le codeur/adaptateur de débit 620 détermine lors de l'étape 826 si AN est égal à "0". Si AN est égal à "0", ceci signifie que le nombre de bits pouvant être émis est identique au nombre de bits codés et que, par conséquent, aucun poinçonnage ou aucune répétition ne doit être appliqué aux bits codés. Par conséquent, s'il est déterminé à l'étape 826 que AN est égal à "0", le codeur/adaptateur de débit 620 applique le train de bits codés au dispositif d'entrelacement 630 sans effectuer d' adaptation de débit. Par contre, s'il est déterminé à l'étape 826 que AN n'est pas égal à "O", le codeur/adaptateur de débit 620 détermine à l'étape 828 si AN est supérieur ou inférieur à À7O'', Le fait que AN est inférieur à "O" signifie que AN bits doivent être poinçonnés parmi les bits codés. Par contre, le fait que AN est supérieur à "O" signifie que AN bits parmi les bits codés doivent être répétés. Par conséquent, s'il est déterminé à l'étape 828 que AN est supérieur à "O", le codeur/adaptateur de débit 620 passe à l'étape 830 pour répéter AN bits parmi les bits codés. Par contre, s'il est déterminé à l'étape 828 que AN est inférieur à "O", le codeur/adaptateur de débit 620 passe à l'étape 836 pour IS poinconner AN bits parmi les bits codés. Dans l'étape 830, le codeur/adaptateur de débit 620 positionne des plages de k et de i de façon que le nombre ANi de bits devant être répétés soit affecté à chacun des M adaptateurs de débit, dans l'exécution de l' adaptation de débit sur les bits codés. Par conséquent, à l'étape 830, le codeur/adaptateur de débit 620 positionne k au nombre total M d'adaptateurs de débit afin que le nombre de bits devant être répétés puisse être affecté à tous les adaptateurs de débit, et positionne également une plage de i à OSi une opération de poinçonnage. Après le positionnement des plages de k et i pour une répétition ou un poinçonnage au moyen des étapes 830 et 836, le codeur/adaptateur de débit 620 effectue une opération d' affectation de ANi. ANi indique le nombre de bits devant être poinçonnés ou répétés par l'adaptateur de débit correspondant. I1 y a plusieurs procédés pour distribuer le nombre total AN de bits devant être poinçonnés ou répétés aux adaptateurs de débit. Ici, l' invention propose 4 procédés possibles. 2s Dans un premier procédé, AN est un multiple de k, et les bits codés sont tous affectés de la même priorité. Par exemple, on suppose que M=4, AN=6 et qu'un poinçonnage est effectué. Dans ce cas, k=3 et l déUit répète 2 bits. Dans un deuxième procédé, AN est un multiple de k, et les différentes priorités sont affectées aux bits codés. Par exemple, on suppose que M=4, AN=6 et qu'un poinçonnage est effectué. Dans ce cas, k=3 et l s affecte 3 à AN1, on affecte 2 à AN2 et on affecte 1 à AN3. En outre, on affecte O à ANo correspondant à l'adaptateur de déUit destiné à la gestion du train de bits systématiques. Par contre, si l' on suppose que M=3, AN=6 et qu'une répétition est effectuée, on a alors k=3 et O Par conséquent, on affecte 3 à ANo, on affecte 2 à AN1 et on affecte 1 à AN2. Autrement dit, la priorité des bits codés gérés par les adaptateurs de débit correspondants est affectée au nombre différent de bits devant être poinçonnés ou répétés par les adaptateurs de débit correspondants. ]5 Ici, lors d'une émission initiale, le train de bits systématiques est d'une priorité supérieure à celui des bits de parité et, à une réémission, des bits de parité précédemment non émis sont d'une priorité supérieure à celle du train de bits systématiques. Dans un troisième procédé, AN n'est pas un multiple de k, et on affecte la même priorité à tous les bits codés. Par exemple, on suppose que M=4, AN=5 et qu'un poinçonnage est effectué. Dans ce cas, on a k=3 et l qu'une répétition est effectuce, on a alors k=3 et O Par conséquent, on affecte 2 à ANo, on affecte 2 à AN1 et on affecte 1 à AN2. Dans ce procédé, on maintient à des valeurs aussi similaires que possibles les nombres de bits affectés aux adaptateurs de déUit correspondant au cas o AN n'est pas un multiple de k. Dans un quatrième procédé, AN n'est pas un multiple de 3s k, et différentes priorités sont affectées aux bits codés. Par exemple, on suppose que M=4, AN=5 et qu'un poinçonnage est effectué. Dans ce cas, on a k=3 et l * qu'une répétition est effectuée, on a alors k=3 et 0 Par conséquent, on affecte 3 à ANo, on affecte 1 à AN1 et on affecte 1 à AN2. Dans ce procédé, les bits systématiques ayant une priorité supérieure à celle des bits de parité sont traités en premier. Par conséquent, pour l' affectation de ANi sur la base de AN et de k, on utilise l'un des quatre procédés. Bien que quatre procédés soient illustrés ici, d'autres procédés peuvent être envisagés. On décrira en référence à la figure 8 un processus pour exésuter les procédés ci-dessus. Dans une étape 832, le codeur/adaptateur de débit 620 détermine si AN est un multiple de k. A cet effet, le codeur/adaptateur de débit 620 effectue une opération modulo AN sur k. Si le résultat de l'opération modulo est "0", le codeur/adaptateur de débit 620 détermine que AN est un multiple de k. Autrement, si le résultat de l'opération modulo est "1", le codeur/adaptateur de déhit 620 détermine que AN n'est pas un multiple de k. S'il est déterminé à l'étape 832 que AN est un multiple de k, le codeur/adaptateur de déUit 620 passe à une étape 834 o il affecte ANi à une première condition. La première condition est une condition pour appliquer le premier procédé et le deuxième procédé. Par conséquent, dans l'étape 834, le codeur/adaptateur de débit 620 peut affecter ANi dans le premier procédé et dans le deuxième procédé. Par contre, s'il est déterminé à l'étape 832 que AN n'est pas un multiple de k, le codeur/adaptateur de débit 620 passe à une étape 838 dans laquelle il affecte ANi sur une seconde condition. La seconde condition est une condition pour appliquer le troisième procédé et le quatrième procédé. Par conséquent, à l'étape 838, le codeur/adaptateur de débit 620 peut affecter ANi dans le troisième procédé et le quatrième procédé. Après l' affectation de ANi dans l'étape 834 ou 838, le codeur/adaptateur de déUit 620 détermine, lors d'une étape 840, des paramètres RM conformément au ANi déterminé. Les paramètres RM comprennent des paramètres d' adaptation de déUit eini, emOinS, eplus et Di demandés pour exéauter une adaptation de débit par l'algorithme montré sur la figure 5. Le paramètre Di indique le nombre de bits codés appliqués à chaque adaptateur de débit. Les paramètres RM sont déterminés suivant le taux de code mère prédéterminé, le taux de code de canal et le nombre de bits d'émission. Le paramètre eini est un paramètre pour déterminer un bit devant être initialement poinçonné ou répété et, sur la base de la valeur eplus et de la valeur emOinS, le codeur/adaptateur de débit 620 détermine une période à laquelle il poinçonnera ou répètera les bits codés appliqués aux adaptateurs de débit. Autrement dit, si le nombre de bits devant être poinçonnés ou répétés est de 4, le codeur/adaptateur de débit 620 détermine les paramètres de manière que les bits codés appliqués aux adaptateurs de déLit soient poinçonnés ou répétés à des périodes de 4 bits. Il est préférable de déterminer la période afin qu'elle soit aussi longue que possible. 2s Après la détermination des paramètres RM dans l'étape 840, le codeur/adaptateur de déLit 620 stocke les paramètres déterminés dans un tampon donné dans une étape 842. Ensuite, le codeur/adaptateur de déUit 620 passe à une étape 822 o les adaptateurs de débit poinçonnent ou répètent chacun un nombre de bits codés égal au nombre déterminé basé sur les paramètres déterminés. On décrira ensuite une opération effectuée au cours d'une réémission. Dans l'étape 812, le codeur/adaptateur de déUit 620 lit les paramètres RM stockés dans le tampon lors d'une étape 842. Les paramètres RM indiquent les paramètres stockés lors d'une émission initiale à l'étape 842. Après la lecture des paramètres RM, le codeur/adaptateur de débit 620 détermine dans l'étape 814 si la combinaison CC est utilisée en tant que processus HARQ. La combinaison CC est communément une technique HARQ pour l'émission des mêmes bits codés que ceux émis lors d'une émission initiale, même au cours d'une réémission. Par conséquent, s'il est déterminé à l'étape 814 que la combinaison CC est utilisée en tant que technique HARQ, le codeur/adaptateur de débit 620 passe à une étape 822 dans laquelle il effectue une adaptation de débit sur la base des paramètres RM lus. Par contre, si la combinaison CC n'est pas supportée, le codeur/adaptateur de débit 620 exclut l'opération de l'étape 814 et passe à une étape 816. Cependant, s'il est déterminé à l'étape 814 que la IS combinaison CC n'est pas utilisée en tant que technique HARQ, ceci signifie qu'une redondance IR est utilisée en tant que technique HARQ. Par conséquent, le codeur/adaptateur de débit 620 passe à une étape 816 dans laquelle il modifie le paramètre eini déterminé lors de l'émission initiale. Par exemple, dans le cas de la redondance IR, les bits codés émis sont modifiés à une émission initiale et à chaque réémission. La raison pour laquelle on modifie eini est la répétition ou le poinçonnage de différents bits codés à chaque émission en modifiant la valeur initiale pour un poinçonnage initial ou une répétition initiale. Autrement dit, lorsqu 'on modifie eini, bien que le nombre de bits devant être poinçonnés ou répétés soit constant, les positions des bits devant être poinçonnés ou répétés sont modifiées. Le processeur 650 modifie la valeur eini lorsque la rcémission est requise par une demande de réémission automatique hybride (HARQ). Après avoir modifié eini, le codeur/adaptateur de déUit 620 détermine lors d'une étape 818 si l'on utilise une redondance PIR en tant que technique HARQ. La redondance 3s PIR est communément une technique HARQ destince à maintenir les bits systématiques parmi les bits codés initialement émis et à ne modifier que les bits de parité, au cours d'une réémission. A cet effet, ANo doit être maintenu à 0. Par conséquent, ANi n'est pas modifié. Pour cette raison, parmi tous les bits de parité générés par le taux de code mère, des bits de parité différents des bits de parité émis lors de l'émission initiale sont émis, car eini modifié est différent de eini établi lors de l'émission initiale. Dans la description du procédé ci-dessus avec une configuration de poinçonnage, l'opération (4) montre un exemple d'exéau tion d' un poinçonnage dans une position décalée d' un bit conformément à eini différent. Opération (4) 0 1 11 -11 0 1 0 0 0 1 0 Dans l'opération (4), la configuration de poinçonnage de gauche a été utilisoe en tant qu'émission précédente, et la configuration de poinçonnage de droite sera utilisce lors d'une réémission en cours. En comparaison avec la configuration de poinçonnage utilisée à l'émission précédente, la configuration de poinçonnage devant être utilisée lors d'une réémission en cours a une deuxième rangée décalée vers la droite d'une unité. De plus, la dernière rangée est également décalée vers la droite d'une unité. Autrement dit, la modification de eini équivaut à modifier la configuration de poinçonnage comme illustré dans l'opération (4). Par conséquent, s'il est déterminé à l'étape 818 que la redondance PIR est utilisée en tant que technique HARQ, le codeur/adaptateur de débit 620 passe à une étape 822 o il effectue une adaptation de déLit sur la base des paramètres RM lus et de eini modifié. Par contre, s'il est déterminé à l'étape 818 que la redondance PIR n'est pas utilisée en tant que technique HARQ, le codeur/adaptateur o de débit 620 passe à une étape 820, car ceci signifie que la redondance FIR est utilisce en tant que technique HARQ. La redondance FIR est une technique HARQ pour l'émission d'aucun bit systématique et l'émission uniquement de bits de parité modifiée, pendant une réémission. Par conséquent, dans l'étape 820, pour empêcher les bits systématiques d'être émis, le codeur/adaptateur de déUit 620 positionne ANo au nombre de bits systématiques. Autrement dit, tous les bits systématiques sont poinçonnés. De plus, étant donné qu'il est possible de transmettre davantage de bits de parité, le codeur/adaptateur de débit 620 affecte ANi à l' exception ANo en utilisant l'un des quatre procédés. Après l' affectation de ANi, le codeur/adaptateur de déLit 620 détermine les paramètres sur la base du ANi affecté, puis passe à l'étape 822 pour effectuer l' adaptation de déLit. Comme décrit ci-dessus, l' invention réunit le codage de canal à l' adaptation de débit pour diminuer la complexité du matériel dans un émetteur pour un système de communication mobile AMRC, contribuant ainsi à une réduction du coût. De plus, il est possible d'effectuer rapidement un codage de canal et une adaptation de débit sur des données d'émission, réduisant ainsi le temps de retard du traitement des données au niveau de l'émetteur. I1 va de soi que de nombreuses modifications peuvent être apportées à l'émetteur et au procédé décrits et représentés sans sortir du cadre de l'invention. REVENDICATIONS 1. Emetteur destiné à être utilisé dans un système de communication mobile comprenant un codeur (620) destiné à coder un train de bits d' information et à générer un train de bits systématiques et plusieurs trains de bits de parité, et un processeur destiné à fournir plusieurs paramètres pour une adaptation de déLit à zéro (0) d'une différence détermince en soustrayant le nombre total des bits systématiques et des bits de parité générés par le l0 codeur du nombre total de bits devant être émis sur un canal radio pendant la période d'émission donnée, caractérisé en ce qu'il comporte un adaptateur de débit couplé au codeur et au processeur et destiné, si la différence est une valeur négative, à poinçonner uniformément des bits correspondants à la différence dans les trains des bits de parité sans poinçonner le train des bits systématiques, et si la différence est une valeur positive, à répéter uniformément des bits correspondant à la différence dans le train des bits systématiques et les trains des bits de parité. 2. Emetteur selon la revendication 1, caractérisé en ce que les paramètres comprennent au moins eini déterminant une première position de poinçonnage du train des bits de parité. 3. Emetteur selon la revendication 2, caractérisé en ce que le processeur modifie la valeur eini lorsque l'émetteur réémet les bits d' information par une demande de rcémission automatique hybride (HARQ). 4. Emetteur selon la revendication 1, caractérisé en ce que les bits correspondant à la différence sont modifiés lorsqu'une redondance incrémentielle complète (FIR) ou une redondance incrémentielle partielle (PIR) est demandée pour une demande de réémission automatique hybride (HARQ). 5. Emetteur selon la revendication 1, caractérisé en ce qu'il comporte en outre un distributeur (716) de bits de queue destiné à recevoir un premier train de bits de queue et un second train de bits de quene générés par le codeur (702, 703), et à distribuer uniformément le premier train de bits de queue et le second train de bits de queue au train des bits systématiques et aux trains des bits de parité. 6. Emetteur selon la revendication 5, caractérisé en ce qu'il comporte en outre un collecteur (714) de bits destiné à recevoir des signaux de sortie de l'adaptateur de déhit et à délivrer en sortie un train de bits codés. IO 7. Emetteur destiné à être utilisé dans un système de communication mobile comprenant un codeur (620) destiné à coder un train de bits d'information et à générer un train de bits systématiques et plusieurs trains de bits de parité, et un processeur destiné à fournir plusieurs paramètres pour une adaptation de débit à zéro (0) d'une différence détermince en soustrayant le nombre total des bits systématiques et des bits de parité générés par le codeur du nombre total de bits devant être émis sur un canal radio pendant la période d'émission donnée, caractérisé en ce qu'il comporte un adaptateur de déUit couplé au codeur et au processeur et destiné, si la différence est une valeur négative, à poinçonner de façon non uniforme des bits correspondant à la différence dans les trains des bits de parité sans poinçonner le train des 2s bits systématiques, et, si la différence est une valeur positive, à répéter de façon non uniforme des bits correspondant à la différence dans le train des bits systématiques et les trains des bits de parité. 8. Emetteur selon la revendication 7, caractérisé en ce que les paramètres comprennent au moins eini déterminant une première position de poinçonnage du train des bits de parité. 9. Emetteur selon la revendication 8, caractérisé en ce que le processeur modifie la valeur eini lorsque l'émetteur rcémet les bits d' information par une demande de réémission automatique hybride (HARQ). 10. Emetteur selon la revendication 7, caractérisé en ce que les bits correspondant à la différence sont modifiés lorsqu'une redondance incrémentielle complète (FIR) ou une redondance incrémentielle partielle (PIR) est demandée pour la demande de réémission automatique hybride (HARQ). 11. Emetteur selon la revendication 7, caractérisé en ce qu'il comporte en outre un distributeur (716) de bits de queue destiné à recevoir un premier train de bits de queue et un second train de bits de queue générés par le codeur (702, 703), et à distribuer uniformément le premier train de bits de queue et le second train de bits de queue au train des bits systématiques et aux trains des bits de parité. 12. Emetteur selon la revendication 11, caractérisé en ce qu'il comporte en outre un collecteur (714) de bits destiné à recevoir des signaux de sortie de l'adaptateur de débit et à délivrer en sortie un train de bits codés. 13. Emetteur selon la revendication 11, caractérisé en ce que les bits correspondant à la différence sont poinçonnés de façon non uniforme en fonction d'une priorité des trains des bits de parité ou sont répétés de façon non uniforme en fonction d'une priorité du train des bits systématiques et des trains des bits de parité. 14. Procédé d'émission dans un système de 2s communication mobile comprenant un codeur (620) destiné à coder un train de bits d' information et à générer un train de bits systématiques et plusieurs trains de bits de parité, et un processeur de débit destiné à fournir plusieurs paramètres pour une adaptation de débit à zéro (0) d'une différence déterminée en soustrayant le nombre total des bits systématiques et des bits de parité générés par le codeur du nombre total de bits devant être émis sur un canal radio pendant la période d'émission donnée, caractérisé par les étapes qui consistent, à la réception d'une demande de poinçonnage basée sur la différence, à poinçonner d'un nombre jà peu près égal de bits, chacun des : - = 2832003 trains des bits de parité sans poinçonner le train des bits systématiques, poinçonnant ainsi un nombre de bits égal à la différence i et, lors de la réception d'une demande de répétition basée sur la différence, à répéter le train des bits systématiques et les trains des bits de parité du nombre à peu près égal de bits, répétant ainsi un nombre de bits égal à la différence. 15. Procédé d'émission selon la revendication 14, caractérisé en ce que les paramètres comprennent au moins eini déterminant une première position de poinçonnage du train des bits de parité. 16. Procédé d'émission selon la revendication 15, caractérisé en ce que la valeur eini est modifiée lorsque les bits d' information sont réémis par une demande de réémission automatique hybride (HARQ). 17. Procédé d'émission selon la revendication 14, caractérisé en ce que les bits correspondant à la différence sont modifiés lorsqu'une redondance incrémentielle complète (FIR) ou une redondance incrémentielle partielle (PIR) est demandée pour une demande de rcémission automatique hybride (HARQ). 18. Procédé d'émission selon la revendication 14, caractérisé en ce qu'il comprend en outre les étapes qui consistent à recevoir des premiers de bits de queue et des seconds de bits de quene générés par le codeur et à distribuer de façon égale les premiers bits de queue et les seconds bits de queue au train des bits systématiques et aux trains des bits de parité. 19. Procédé d'émission selon la revendication 14, caractérisé en ce qu'il comprend en outre l'étape consistant à délivrer en sortie un train de bits codés. 20. Procédé d'émission dans un système de communication mobile comprenant un codeur (620) destiné à coder un train de bits d' information et à générer un train de bits systématiques et plusieurs trains de bits de parité, et un processeur destiné à fournir plusieurs paramètres r pour une adaptation de débit à zéro (O) d'une différence détermince en soustrayant le nombre total des bits systématiques et des bits de parité générés par le codeur du nombre total de bits devant être émis sur un canal radio pendant la période d'émission donnce, caractérisé en ce qu'il comprend les étapes qui consistent, à la réception d'une demande de poinçonnage basée sur la différence, à poinçonner les trains des bits de parité d'un nombre non égal de bits sans poinçonner le train des bits systématiques, poinçonnant ainsi un nombre de bits égal à la différence, et, à la réception d'une demande de répétition basée sur la différence, à répéter le train des bits systématiques et les trains des bits de parité du nombre non égal de bits, répétant ainsi un nombre de bits égal à la différence. 21. Procédé d'émission selon la revendication 20, caractérisé en ce que les bits correspondant à la différence sont modifiés lorsqu'une redondance incrémentielle complète (FIR) ou une redondance incrémentielle partielle (PIR) est demandée pour une demande de rcémission automatique hybride (HARQ). 22. Procédé d'émission selon la revendication 20, caractérisé en ce qu'il comprend en outre les étapes qui consistent à recevoir des premiers bits de queue et des 2s seconds bits de queue générés par le codeur, et à distribuer de façon égale les premiers bits de queue et les seconds bits de queue au train des bits systématiques et aux trains des bits de parité. 23. Procédé d'émission selon la revendication 20, caractérisé en ce qu'il comprend l'étape qui consiste à délivrer en sortie un train de bits codés. 24. Procédé d'émission selon la revendication 20, caractérisé en ce que les bits correspondant à la différence sont poinçonnés de façon asymétrique en fonction d'une priorité des trains des bits de parité QU sont répétés de façon asymétrique en fonction d'une priorité du train des bits systématiques et des trains des bits de parité. 25. Emetteur destiné à être utilisé dans un système de communication mobile comprenant un codeur destiné à coder S un train de bits d' information pour générer un train de bits systématiques et plusieurs trains de bits de parité en tant que bits codés, l'émetteur étant caractérisé en ce qu'il comporte un processeur destiné à fournir plusieurs paramètres pour une adaptation de déUit à zéro (9) d'une différence déterminée en soustrayant le nombre total de bits systématiques et des bits de parité générés par le codeur du nombre total de bits devant être émis par un canal radio pendant la période d'émission donnée, et un adaptateur de déLit couplé au codeur et au processeur et destiné, si la différence est une valeur négative, à poinçonner un nombre à peu près égal de bits correspondant à la différence dans chacun des trains des bits de parité sans poinçonner le train des bits systématiques sur la base des paramètres. 26. Emetteur selon la revendication 19, caractérisé en ce que les paramètres comprennent au moins eini déterminant une première position de poinçonnage du train des bits de parité. 27. Emetteur selon la revendication 20, caractérisé en ce que le processeur modifie la valeur eini lorsque l'émetteur réémet les bits d' information par une demande de