FR 2824971 A1 20021122 FR 0106585 A 20010518 couplée à une source VSS. La présente invention est relative à un convertisseur analogique/numérique réalisé de prétérence en technologie C-MOS. L' invention a pour but de fournir un convertisseur de ce type présentant une structure simple et une faible consommation L T invention a donc pour objet un convertisseur analogique/numérique destiné, au cours de cycles de conversion successifs, à convertir un signal analogique d'entrée se présentant en mode différentiel en une succession de mots binaires comprenant chacun n bits, caractérisé en ce qutil comprend: deux n_uds d'entrce sur lesquels, au cours d'une première phase de chaque cycle, sont appliquées respectivement les composantes différentielles dudit signal d'entrée, n cellules de conversion comprenant chacune deux entrées et deux sorties, un registre de sortie comprenant n entrées dont chacune est connectée à l'une des sorties de l'une respective desdits cellules et aux sorties duquel sont fournis lesdits mots binaires, et repartis sur lesdites n cellules: - des moyens d'analyse et de commande pour, pendant ladite première phase, activer successivement chacune desdites cellules afin d'échantillonner sur lesUites entrées les potentiels régnant respectivement sur lesdits n_uds d'entrce et pour, pendant une seconde phase de chaque cycle de conversion, comparer successivement les potentiels régnant sur lesdits n_uds d'entrée, tout en désactivant successivement lesUites cellules, lesdits moyens d'analyse et de commande étant également agencés pour imposer le résultat de la comparaison sous la forme de niveaux logiques opposés sur lesdites sorties desUites cellules, et des moyens de ré-injection pour, à la suite de la comparaison effectuée dans chaque cellule, ré-injecter dans lesdits n_uds d'entrée lesdits niveaux logiques résultant de la comparaison dans cette cellule, la ré- ingection étant pondérée en fonction du rang qu'occupe chaque cellule parmi lesdites n cellules. Grâce à ces caractéristiques, le convertisseur peut être composé de cellules de structure identique et chaque cycle de conversion peut être initié moyennant un seul signal de déclenchement. En outre, le temps de conversion nécessaire à l'obtention de chaque mot binaire est proportionnel au nombre de bits de ce mot. Suivant d'autres particularités intéressantes de l' invention, - lesdits moyens d'analyse et de commande comprennent dans chacune desdites n cellules, un circuit d'échantillonnage et de comparaison comprenant deux entrées et deux sorties formant respectivement lesUites entrces et lesdites sorties de la cellule considérce, ainsi qu'une entrce de commande destinée à déterminer l'état d'échantillonnage de ladite cellule pendant ladite première phase de chaque cycle de conversion; - lesdits moyens d'analyse et de commande comprennent dans chacune desdites cellules des moyens logiques établissant une combinaison logique de type OU sur lesUites sorties de la cellule considérée et fournissant, en fonction du résultat de cette combinaison, un signal de commande sur une sortie qui est raccordée à l'entrée de commande de la cellule de rang immédiatement inférieur à celui de la cellule considérée parmi lesdites n cellules, compté dans le sens du bit de poids le plus significatif au bit de poids le plus faible; - lesdits moyens dTanalyse et de commande comprennent, dans chacune desUites cellules, un circuit à retard connecté par son entrée à l'une des sorties de ladite cellule considérée et par sa sortie à l'entrée de commande de la cellule de rang immédiatement inférieur à celui de la cellule considérée parmi lesdites n cellules, compté dans le sens du bit de poids le plus significatif au bit de poids le moins significatif, la sortie des moyens de combinaison logique de la cellule de rang le plus faible est connectée audit registre de sortie pour y placer le résultat de la conversion à l'achèvement d'un cycle de conversion, - lesdits moyens de ré-ingection comprennent deux bancs de capacités dont les capacités sont réparties à raison d'une capacité par cellule, l'une des armatures de chaque capacité étant reliée à l'un desdits n_uds d'entrée et l'autre armature étant connectée à l'une des sorties de la cellule considérce, pour pondérer ladite ré-ingection, les valeurs des capacités de chaque banc de capacités augmentent chaque fois d'un facteur 2, de la capacité de la cellule de rang le plus faible parmi lesdites n cellules à la capacité de la cellule de rang le plus élevé parmi lesdites n cellules, - chacun desdits bancs de capacités comprend également des capacités supplémentaires raccordées respectivement entre chacun desdits n_uds d'entrée et la masse et la valeur totale de capacité de chaque banc de capacités ainsi agencé satisfait à la relation 3 O CINN = CINP = CS + (2 1)CI SB dans laquelle: - CTNN et CINP sont respectivement les valeurs totales des capacités des deux bancs de capacités, - C est la valeur de la capacité supplémentaire, - CESB est la valeur de la capacité appartenant à la cellule de rang le plus faible parmi lesdites n cellules, et - n est le nombre de cellules du convertisseur, - l'entrce de commande du circuit de maintien et de comparaison de la cellule de rang le plus élevé parmi lesdites n cellules est connectée à une borne de déclenchement sur laquelle peut être appliqué un signal de déclenchement de chaque cycle de conversion, - ladite borne de déclenchement est également reliée à deux interrupteurs connectés respectivement auxdits n_uds d'entrée pour ne leur appliquer ledit signal analogique en mode différentiel que lorsque ledit signal de déclenchement est actif; - ledit circuit d'échantillonnage et de 2 O comparaison comprend deux inverseurs reLouclés montés entre deux lignes de tension dTalimentation, les entrées de déséquilibrage de cesUits deux inverseurs étant raccordées à une unité différentielle comportant deux entrées destinées à recevoir lesdits signaux d'entrée et dont les sorties sont reliées respectivement aux entrées de déséquilibrage desUits inverseurs, ladite unité différentielle étant destinée à provoquer le basculement du circuit en faveur de l'un ou l'autre desdits inverseurs en fonction de la différence entre lesdits signaux d'entrce constatée pendant ladite phase de comparaison, une unité de polarisation pour polariser ladite unité différentielle et une unité de mise en court-circuit activée, pendant ladite phase déchantillonnage et sous la commande dudit signal de commande, de manière à porter les sorties desdits inverseurs à un même potentiel prédéterminé pour permettre l'échantillonnage desdits signaux dTentrée au cours de ladite phase d'échantillonnage, - chacun desdits inverseurs comprend deux transistors d'un premier type de conductivité et un transistor du type de conductivité opposée, les trajets drain-source de ces transistors étant connectés en série entre lesdites lignes de tension d'alimentation et leurs grilles étant connectéss ensemble, l'entrce de déséquilibrage de chaque inverseur étant formé par le n_ud entre les trajets drain-source des transistors de même type de conductivité et la sortie dudit circuit étant formée par le n_ud entre les trajets source-drain des transistors de conductivité opposée, ce même n_ud étant raccordé à la grille du transistor de conductivité opposée de l'autre inverseur du circuit, - ladite unité différentielle comprend deux transistors ayant ladite conductivité opposée et dont les trajets source-drain sont raccordés entre ladite unité de polarisation et les entrées de déséquilibrage respectives desdits inverseurs, - l'unité de polarisation, formée d'une ou deux chaînes de transistors de conductivités opposées, est agencée de telle sorte que le courant n'est établi que pendant la phase d'échantillonnage, le courant établi dépendant dudit potentiel prédéterminé, - ladite unité de mise en court-circuit est agencée pour, au cours de ladite phase dléchantillonnage, connocter l'une à l'autre les sorties dudit circuit d'échantillonnage et de comparaison. D'autres caractéristiques et avantages de la présente invention apparaîtront au cours de la description qui va suivre, donnée uniquement à titre d'exemple et faite en se référant aux dessins annexés sur lesquels: - la figure 1 est un schéma simplifié d'un convertisseur analogique/numérique concu selon le mode de réalisation préféré de l' invention; - la figure 2 est un diagramme des temps illustrant le fonctionnement du convertisseur analogique/numérique représenté sur la figure 1; - la figure 3 est un schéma d'un circuit d'échantillonnage et de comparaison utilisé de préférence dans le convertisseur de la figure 1; - la figure 4 est un schéma équivalent de ce circuit d'échantillonnage et de comparaison pour en illustrer le fonctionnement; et - la figure 5 est un schéma fonctionnel illustrant également le fonctionnement d'une partie du circuit représenté sur les figures 3 et 4. On va maintenant décrire le mode de réalisation prétéré du convertisseur selon l' invention en se rétérant aux figures 1 et 2. Ce convertisseur analogique/numérique comprend n cellules C0... Cn2, Cn1, le nombre n définissant la résolution binaire c'est à dire le nombre de bits avec lequel la valeur analogique d'entrée peut étre exprimée. Le convertisseur comprend également des moyens d'analyse et de commande MAC comportant dans chaque cellule un circuit d'échantillonnage et de comparaison. Ces circuits sont désignés respectivement par les références lo... ln2, ln1. La cellule C0 est celle qui a le rang le plus faible parmi les n cellules et elle fournit le bit LSB de poids le plus faible. La cellule Cn1, au contraire, est celle qui a le rang le plus élevé parmi les n cellules et elle fournit le bit MSB de poids le plus fort. Chaque cellule comprend deux entrces INN, INP et deux sorties OUTN et OUTP. Dans l'exemple décrit, celles-ci sont formées respectivement par les entrées et les sorties du circuit d'échantillonnage et de comparaison de la cellule considérée. En outre, chaque circuit d'échantillonnage et de comparaison comprend une entrée de commande SAMPLE. Les entrées INN et INP des circuits d'échantillonnage et de comparaison lo à ln1 de toutes les cellules CO à Cn1 sont respectivement raccordées en parallèle à des lignes de connexion 2 et 3 qui, par l'intermédiaire de suiveurs (ou amplificateurs de gain unitaire) 4 et 5, sont reliées à des n_uds d'entrce 6 et 7 sur lesquels sont présents des potentiels respectifs VCN et Vcp. Le signal analogique d'entrée à convertir est appliqué, en mode différentiel, à des bornes d'entrce et 9 sur lesquelles sont présentes respectivement les composantes différentielles VINN et VINP de ce signal. Si ce dernier ne se présente pas en mode différentiel, il convient de prévoir un circuit d' adaptation adéquat (non représenté) connu des spécialistes par l'intermédiaire duquel le signal analogique en mode direct sera transformé en un signal en mode différentiel. Les bornes d'entrce et 9 sont raccordées respectivement à deux lignes 10 et 11 par 1 T intermédiaire d'interrupteurs 12 et 13. Les lignes 10 et 11 font partie de deux bancs de capacités 14 et 15 respectifs. Ces bancs de capacités comprennent chacun des capacités Cs' et CESB à 2n-1CsB. L'une des armatures de chacune de ces capacités est connectée à la ligne respective 10 ou 11. Les autres armatures des capacités Cs sont relices à la masse. Chaque cellule CO à Cn1 comprend deux capacités, de valeur égale, dont les armatures opposées aux lignes 10 et 11 sont raccordées aux sorties respectives OUTP et OUTN des circuits d'échantillonnage et de comparaison lo à ln. Dans chaque banc de capacités 14 et 15, les valeurs des capacités augmentent chaque fois d'un facteur 2 en allant de la capacité de la cellule C0 à la capacité de la cellule Cn1. Les suiveurs 4 et 5 servent à isoler les bancs de capacités 14 et 15 des capacités parasites présentes sur les bornes d'entrée INN et INP des circuits d'échantillonnage et de comparaison lo à ln1. Ils peuvent éventuellement étre omis si ces capacités parasites sont faibles ou si on peut se contenter d'une faible résolution de la conversion analogique/numérique. Les sorties OUTN et OUTP des circuits d'échantillonnage et de comparaison lo à ln1 sont raccordées à des moyens de combinaison logique de type OU formés dans le présent exemple par des portes NOR correspondantes 160 à 16n_1. L'entrée SAMPLE du circuit d'échantillonnage et de comparaison ln1 de la cellule Cn1 est connectée à une borne de déclenchement 17 à laquelle peut être appliqué un signal START de démarrage de chaque cycle de conversion. Ce signal peut être présenté à une fréquence de l'ordre de 5 MHz par exemple, cette valeur n'étant donnée que pour fixer les idées. Les entrées SAMPLE des circuits d'échantillonnage et de comparaison lo à ln2 de toutes les autres cellules C0 à Cn2 sont raccordées respectivement à la sortie de la porte NOR 16 à 16n1 de la cellule dont le rang est immédiatement supérieur à celui de la cellule considérée. L'une des sorties, en 1loccurrence la sortie OUTP, de chaque circuit d'échantillonnage et de comparaison est en outre raccordée à un registre de sortie 18 composé de n bascules D l9o à 1 9n-1. Les entrées d'horloge C de ces bascules sont raccordées en commun à la sortie de la porte NOR 160 sur laquelle apparait le complément d'un signal DATA READY. Les entrées d'horloge des bascules D sont inversées, de sorte que celles-ci basculent sur le flanc descendant du complément du signal DATA_READY. Les sorties 2Oo à 20n1 des bascules D l9o à l9n1 fournissent ensemble le mot binaire préparé par le convertisseur pendant le cycle de conversion qui vient de s'achever. Le fonctionnement de ce convertisseur sera maintenant examiné en faisant rétérence au diagramme des temps de la figure 2. Sur cette figure, on a supposé à titre d'exemple et pour simplifier que le convertisseur effectue une conversion sur 3 bits et ne comporte donc que trois cellules de rangs 0, 1 et 2. Cependant, il est évident que l'on peut prévoir un nombre quelcouque de cellules en fonction de la résolution binaire que l'on souhaite obtenir. En outre, le diagramme illustre seulement deux cycles de conversion CC1 et CC2 successifs s'étendant respectivement de l' instant t2 à l' instant t24 et de l T instant t24 à un instant situé au- delà de l' instant t40, non visible sur le diagramme. Chaque cycle de conversion CC1, CC2 est divisé en deux phases, une première phase P1 dite d'"échantillonnage" et une seconde phase P2 dite de ''comparaison". La conversion s'effectue en cascade en passant de la cellule C2 du bit MSB à la cellule C0 du bit LSB. Lorsque au temps t2, le signal START passe à "1", les sorties OUTN et OUTP du circuit d'échantillonnage et de comparaison 12 sont d'abord courtcircuitées, cette action résultant du fonctionnement de ce circuit qui est encore à décrire. Le potentiel de ces deux sorties s'établit alors à une valeur VSPMPTE de sorte que la porte NOR 162 voit ses deux entrces portées à la valeur "0". De ce fait, au temps t3 la sortie de cette porte NOR 162 passe à "1". AU même instant, le circuit d'échantillonnage et de comparaison 1 passe en mode d'échantillonnage et les sorties OUTN et OUTP sont portées au potentiel VSPMPLE. Le même processus se déroule ainsi en cascade pour la dernière cellule CO. Il en résulte que les armatures de toutes les capacités des deux bancs 14 et 15 connectées aux sorties OUTP et OUTN se trouvent au potentiel VSPMPLE. Dans le même temps, le signal d'entrce VIN, représenté par ses composantes différentielles VIL[N et VINP, est échantillonné sur les bancs de capacités 14 et qui représentent en fait, chacun, une capacité respective CINN, respectivement CINP, constituée par la somme des capacités du banc respectif 14 ou 15 selon l'expression: CINN=CINP=CS+(2 1KLSB Tant que le signal START est maintenu à "1", le convertisseur reste en phase d'échantillonnage P1. Dans l'exemple de la figure 2, la seconde phase de conversion P2 peut donc commencer au temps t9, lorsque le signal START passe à "0". Dans l'exemple de la figure 2, il est supposé que le signal VIM est croissant. Les signaux d'entrée INN et INP reflètent les valeurs correspondantes des signaux VCN et Vcp présents sur les n_uds 6 et 7. Les valeurs des signaux INN et INP sont telles que le circuit 12 bascule en fournissant un "1" sur sa sortie OUTN et par conséquent un "0" sur sa sortie OUTP. Le bit MSB de la valeur convertie sera donc un "1" qui est appliqué à l'entrée D de la bascule 192 (voir la deuxième ligne du diagramme de la figure 2). Simultanément, il se produit une inversion de polarité sur les n_uds 6 et 7, les valeurs des tensions Vcp et VCN étant majorées des potentiels induits, respectivement, par les capacités connectées sur les sorties OUTN et OUTP du circuit d'échantillonnage et de comparaison 12. Le circuit d'échantillonnage et de comparaison 12 ayant basculé, la porte NOR 162 recoit désormais des signaux de niveaux logiques différents sur ses entrées de sorte que le signal SAMPLE du circuit d'échantillonnage et de comparaison 1l passe à "0", initi ant ains i la comparai son, par ce derni er de s nouvelles valeurs des signaux INN et INP. Ces valeurs sont telles (dans l'exemple) que le circuit d'échantillonnage et de comparaison 1l bascule de manière à fournir un niveau "0" sur sa sortie OUTP et un niveau "1" sur sa sortie OUTN. Par conséquent, la valeur du bit intermédiaire sera "0" transmis sur la bascule D 191. Le niveau "0" fourni par le circuit d'échantillonnage et de comparaison 11 est visible sur la quatrième ligne du diagramme de la figure 2. La porte NOR 161 recevant désormais des signaux différents sur ses entrces, elle bascule peu après le temps tl2, ce qui démarre la conversion pour la dernière cellule CO du convertisseur. Dans ce cas, le circuit d'échantillonnage et de comparaison lo bascule également de manière à fournir un "0" sur sa sortie OUTP en raison de la redistribution sur les capacités des valeurs des tensions VINP et VINN majorées des valeurs respectives des signaux présents aux sorties OUTP et OUTN du circuit d'échantillonnage et de comparaison 1l. Cette valeur de niveau "0" est visible à la 6ièe ligne du diagramme de la figure 2. La valeur "0", résultat de la dernière conversion, est appliquce à l'entrée D de la bascule l9. Le cycle de conversion CC1 étant ainsi achevé au niveau du dernier circuit d'échantillonnage et de comparaison lo' la porte NOR 160 bascule ramenant son signal de sortie (DATA_READY) à "0". De la sorte, la valeur convertie du cycle de conversion CC1 qui vient d'étre décrit apparait aux sorties des bascules D l9o à 192. En l' occurrence, cette valeur est "100". Le cycle de conversion CC2 suivant commence au temps t24, lorsque le signal START prend de nouveau la valeur "1". D'abord, les valeurs actuelles des signaux VINN et VINP sont échantillonnées comme pendant le cycle de conversion précédent et les portes NOR 160 à 162 transmettent le signal SAMPLE d'un circuit d'échantillonnage et de comparaison à l'autre. La conversion commence au temps t31, lorsque le signal START prend de nouveau la valeur "0". Ensuite, dans le présent exemple les deux premières conversions donnent des résultats identiques (voir les valeurs "1" et "0" sur les deuxième et quatrième lignes du diagramme de la figure 2). Cependant, comme les valeurs des signaux VINN et VINP ont évolué en sens contraires, pendant la dernière conversion juste avant le temps t35, le circuit d'échantillonnage et de comparaison lo bascule dans le sens opposé par rapport à celui dans lequel il a basculé au cours du cycle de conversion précédent CC1 (voir les portions de courbe entourées d'un cercle A sur la figure 2). Par conséquent, la valeur binaire globale obtenue par le cycle de conversion est "101", cette valeur sortant des bascules l9o à 192, lorsque le signal DATA_READY apparait à la sortie de la porte NOR 160. Il est à noter que, d'une facon générale, l'utilisation des portes NOR permet de rendre optimal le temps total de conversion. En effet, la charge capacitive aux sorties des circuits d'échantillonnage et de comparaison lo à ln1 étant différente dans chaque cellule, il est possible, en conférant aux portes NOR un seuil de basculement élevé, de s'adapter au transitoire de chacun de ces circuits. 1e seuil des portes NOR se situe donc de préférence à une valeur VSEUIL supérieure à la valeur VSPLE, comme montré dans la phase d'échantillonnage P1 du premier cycle de conversion CC1 représenté sur la figure 2. Selon une première variante de l' invention qui s'applique en particulier, lorsque la vitesse de conversion n'est pas une exigence critique, il est possible de remplacer les moyens de combinaison logique formés par les portes NOR 160 à 16n par des circuits à retard connoctés respectivement entre les entrces SAMPLE de chaque paire contigué de circuits d'échantillonnage et de comparaison. Dans ce cas, il est avantageux pour ne pas ralentir le temps de conversion, que les délais introduits par ces circuits à retard ne courent qu'à partir du flanc descendant du signal START ou SAMPLE provenant, selon le cas, du circuit d'échantillonnage et de comparaison ayant travaillé précédemment dans un cycle de conversion. Par ailleurs, les délais doivent étre suffisamment longs pour permettre au circuit d'échantillonnage et de comparaison associé de transiter, étant entendu que le circuit correspondant au bit MSB présente le temps de transition le plus long. Selon une autre variante de l' invention, les moyens de ré-injection formés par les bancs de capacités peuvent étre remplacés par des réseaux de résistances ou de conductances permettant de redistribuer les tensions dans chaque cellule sur les entrées des circuits d'échantillonnage et de comparaison après chaque conversion. La figure 3 représente un schéma d'un exemple de circuit d'échantillonnage et de comparaison du type CMOS pouvant étre utilisé avantageusement dans le convertisseur analogique/numérique de l' invention. Ce circuit d'échantillonnage et de comparaison est désigné globalement par la référence 1. Il comprend cinq unités fonctionnelles à savoir des premier et second inverseurs 21a et 21b qui sont reLoualés l'un sur l'autre par des connexions croisées 23 et 24, un interropteur d'échantillonnage 25, une source de courant 26 et une unité de comparaison 27. Chaque inverseur 21a et 21b comprend deux transistors p, ML3a, ML2a, respectivement ML3b, ML2b et un transistor n, MLla, respectivement MLlb, les trajets source-drain de ces transistors étant connoctés en série entre des lignes d'alimentation VDD et Vss. Dans chaque inverseur 21a et 21b, les grilles de ces transistors sont connectées ensemble. L'unité de comparaison 27 comprend deux transistors n MD1 et MD2 dont les drains sont interconnsatés et dont les sources sont respectivement reliées à des n_uds situés entre le drain du transistor ML3a, respectivement ML3b, et la source du transistor ML2a, respectivement ML2b. Ces n_uds sont appelés "entrées de déséquilibrage" de l'inverseur respectif. Les grilles des transistors MD1 et MD2 constituent, respectivement, les entrces INP et INN du circuit d'échantillonnage et de comparaison 1. Les n_uds entre les transistors MLla, ML2a et MLlb, ML2b constituent, respectivement, les sorties OUTN et OUTP du circuit. La source de courant 26 comprend quatre transistors n MBla, MB2a et MBlb, MB2b connectés, par paire, en série entre la ligne vss et la connexion commune des transistors MD1 et MD2 de l'unité de comparaison 27. Les grilles des transistors MBla, et MB2b sont connectées ensemble par l'intermédiaire de l'une des connexions croisées 24, le n_ud correspondant étant également relié à la grille du transistor MLla et à la borne de sortie OUTP. De même, les grilles des transistors MB2a, et MBlb sont connectées ensemble par l'intermédiaire de l'autre connexion croisée 23, le n_ud correspondant étant également relié à la grille du transistor MLlb et à la borne de sortie OUTN. L'interrupteur d'échantillonnage 25 comprend un transistor n MS1 et un transistor p MS2 dont les trajets source-drain sont reliés en parallèle. La grille du transistor MS1 est connectée à une entrce de commande d'échantillonnage SAMPLE à laquelle est également reliée la grille du transistor MS2 par l'intermédiaire d'un inverseur 28. Le schéma de la figure 4 est un circuit équivalent quelque peu simplifié du circuit d'échantillonnage et de comparaison 1. On y retrouve les cinq unités représentées sur la figure 3. Pendant la phase d'échantillonnage P1, l'interrupteur 25 est fermé par le signal SAMPLE, les transistors MS1 et MS2 étant rendus conducteurs. Les deux sorties OUTN et OUTP sont alors portées au potentiel Vsample de ce signal, moyennant quoi le circuit est maintenu en équilibre instable. Un courant de polarisation 2Ib est établi dans les transistors MB1 et MB2 aux grilles desquels est présente la tension Vsample. Le déséquilibre du circuit 1 est alors établi en fonction de la différence Vin des potentiels VI1AP et VTNN présents, respectivement, sur les entrées INP et INN, des courants différents Ib+AIb et Ib-AIb étant envoyss, respectivement, dans les inverseurs 21a et 21b par une répartition différente du courant 2Ib. Dès que le signal de commande d'échantillonnage SAMPLE change de niveau, la réaction positive du circuit 1 va renforcer le déséquilibre ainsi crée pour faire finalement basculer le circuit. Dans l'état basculé, les deux sorties OUTN et OUTP sont complémentaires, leur niveau dépendant de la différence des signaux appliqués aux entrées INP et INN. Le courant de polarisation de la paire différentielle de transistors MD1 et MD2 est annulé car, en fonction des signaux d'entrée INN et INP, l'un ou l'autre des transistors MB1 ou MB2 a sa grille portée au potentiel VsS. Le circuit d'échantillonnage et de comparaison 1 est alors verrouillé, seul un nouveau signal SAMPLE pouvant déclencher la comparaison suivante. Le circuit d'échantillonnage et de comparaison 1 qui vient d'étre décrit ne consomme pas de courant dans l'état verrouillé et est extrémement simple puisqu'il peut étre réalisé avec quatorze transistors seulement. Un autre avantage de ce circuit résulte de la représentation schématique de la figure 5 o on voit représenté un miroir de courant formé dans chaque inverseur respectivement par le transistor MLla (ou MLlb) en entrée de miroir et par les transistors MBla (ou MBlb) et MB2a (ou MB2b). Dans ce montage, le courant I présente un rapport avec le courant I circulant entre les transistors MLla,b et ML2a,b qui est uniquement déterminé par le rapport géométrique du transistor MLla,b et de la combinaison des transistors MB1 et MB2 se trouvant en sortie du miroir de courant. Ainsi, le rapport des courants peut facilement étre déterminé par un dimensionnement adéquat des transistors concernés. En particulier, on s'assurera que la contre-réaction résultant de la correction appliquce au travers des capacités soit inférieure à la réaction positive des deux inverseurs reboualés. REVENDICATIONS 1. Convertisseur analogiqueinmérique destiné, au cours de cycles de conversion successifs (CC1, CC2j, à convertir un signal analogique d'entrée (VINN, VN?) se présentant en mode différentiel en une succession de mots binaires comprenant chacun n bits, caractérisé en ce qu'il comprend: - deux n_uds d'entrée (6, 7) sur lesquels, au cours d'une première phase (P1) de chaque cycle (CC1, CC2), sont appliquées respectivement les valeurs différentielles dudit signal d'entrée, - n cellules de conversion (C0 à Cn1) comprenant chacune deux entrces ( INN, INP) et deux sorties (OUTN, OUTP), un registre de sortie (18) comprenant n entrées (D) dont chacune est connectée à l'une des sorties (OUTP) de l'une respective desdits cellules (C0 à Cn1) et aux sorties (2Oo à 20n1) duquel sont fournis lesUits mots binaires, et repartis sur lesUites n cellules: - des moyens d'analyse et de commande (MAC) pour, pendant ladite première phase (P1), activer successivement chacune desdites cellules (C0 à C,,1) afin d'échantillonner sur lesdites entrces ( INN, INP) les potentiels régnant respectivement sur lesdits n_uds d'entrce (6, 7) et pour, pendant une seconde phase (P2) de chaque cycle de conversion (CC1, CC2), comparer successivement les potentiels régnant sur lesdits n_uds d'entrée (6, 7), tout en désactivant successivement lesdites cellules, lesdits moyens d'analyse et de commande (MAC) étant également agencés pour imposer le résultat de la comparaison sous la forme de niveaux logiques opposés sur lesdites sorties (OUTN, OUTP) desdites cellules, et - des moyens de ré- ingection (14, 15) pour, à la suite de la comparaison effectuée dans chaque cellule, ré ingocter dans lesdits n_uds d'entrée ( 6, 7) lesUits niveaux logiques résultant de la comparaison dans cette cellule, la ré- injection étant pondérée en fonction du rang (0 à n-1) qu'occupe chaque cellule parmi lesdites n cellules (CO à Cn1). 2. Convertisseur suivant la revendication 1, caractérisé en ce que lesdits moyens d'analyse et de commande (MAC) comprennent dans chacune desdites n cellules (CO à Cn1), un circuit d'échantillonnage et de comparaison comprenant deux entrées et deux sorties formant respectivement lesUites entrées (INN, INP) et lesdites sorties (OUTN, OUTP) de la cellule considérée, ainsi qu'une entrée de commande (SAMPLE) destinée à activer l'état d'échantillonnage de ladite cellule pendant ladite première phase (P1) de chaque cycle de conversion (CC1, CC2). 3. Convertisseur suivant la revendication 2, caractérisé en ce que lesdits moyens d'analyse et de commande (MAC) comprennent dans chacune desdites cellules des moyens logiques (160 à 16n-) établissant une combinaison logique de type OU sur lesdites sorties (OUTN, OUTP) de la cellule considérce et fournissant, en fonction du résultat de cette combinaison, un signal de commande sur une sortie qui est raccordée à l'entrée de commande (SAMPLE) de la cellule de rang immédiatement inférieur à celui de la cellule considérée parmi lesUites n cellules, compté dans le sens du bit de poids le plus significatif (MSB) au bit de poids le plus faible (LSB). 4. Convertisseur suivant la revendication 2, caractérisé en ce que lesdits moyens d'analyse et de commande (MAC) comprennent, dans chacune desUites cellules, un circuit à retard connecté par son entrée à l'une des sorties de ladite cellule considérce et par sa sortie à l'entrée de commande de la cellule de rang immédiatement inférieur à celui de la cellule considérée parmi lesdites n cellules, compté dans le sens du bit de poids le plus significatif au bit de poids le moins significatif. 5. Convertisseur suivant l'une quelconque des revendications 3 et 4, caractérisé en ce que la sortie des moyens de combinaison logique (160 à 16nl)de la cellule de rang le plus faible est connectée audit registre de sortie (18) pour y placer le résultat de la conversion à l'achèvement d'un cycle de conversion (CC1, CC2). 6. Convertisseur suivant l'une quelconque des revendications précédentes, caractérisé en ce que lesdits moyens de ré-ingection (14, 15) comprennent deux bancs de capacités dont les capacités (CSB à 2n-1c1sB) sont réparties à raison d'une capacité par cellule, l'une des armatures de chaque capacité étant respectivement reliée à l'un desUits n_uds d'entrée (6, 7) et l'autre armature étant connectée à l'une des sorties (OUTN, OUTP) de la cellule considérce. 7. Convertisseur suivant la revendication 6, caractérisé en ce que, pour pondérer ladite ré-injection, les valeurs des capacités (CESB à 2n-1 CSB) de chaque banc de capacités (14, 15) augmentent chaque fois d'un facteur 2, de la capacité de la cellule (C0) de rang le plus faible parmi lesdites n cellules à la capacité de la cellule (Cnl) de rang le plus élevé parmi lesdites n cellules 8. Convertisseur suivant la revendication 6, caractérisé en ce que chacun desUits bancs de capacités (14, 15) comprend également des capacités supplémentaires (Cs) raccordées respectivement entre chacun desdits n_uds d'entrée (6, 7) et la masse et en ce que la valeur totale des capacités de chaque banc de capacités ainsi agencé satisfait à la relation CINN = CINP = CS + (2 1)CLSB dans laquelle: - CINN et CINP sont respectivement les valeurs totales des capacités des deux bancs de capacités, - Cs est la valeur de la capacité supplémentaire, - CESB est la valeur de la capacité appartenant à la cellule de rang le plus faible parmi lesdites n cellules, et - n est le nombre de cellules du convertisseur. 9. Convertisseur suivant l'une quelcouque des revendications 2 à 8, caractérisé en ce que l'entrée de commande (SAMPLE) du circuit d'échantillonnage et de comparaison de la cellule (Cn1) de rang le plus élevé parmi lesUites n cellules est connectée à une borne de déclenchement (17) sur laquelle peut étre appliqué un signal de déclenchement (START) de chaque cycle de conversion (CC1, CC2). 10. Convertisseur suivant la revendication 9, caractérisé en ce que ladite borne de déclenchement (17) est également reliée à deux interrupteurs (12, 13) connectés respectivement auxdits n_uds d'entrée (6, 7) pour ne leur appliquer ledit signal analogique en mode différentiel que lorsque ledit signal de déclenchement (START) est actif. 11. Convertisseur suivant l'une quelconque des revendications 2 à 10, caractérisé en ce que ledit circuit dTéchantillonnage et de comparaison comprend: - deux inverseurs rebouclés (21a, 21b) montés entre deux lignes de tension d'alimentation (VDD, VSS) les entrées de déséquilibrage de cesUits deux inverseurs étant raccordées à une unité différentielle (27) comportant deux entrces destinées à recevoir lesdits signaux d'entrée (INN, INP) et dont les sorties sont reliées respectivement aux entrées de déséquilibrage desdits inverseurs (21a, 21b), ladite unité différentielle (27) étant destince à provoquer le basculement du circuit en faveur de l'un ou l'autre desdits inverseurs en fonction de la différence entre lesdits signaux d'entrée (INN, INP) constatée pendant ladite phase de comparaison (P1), - une unité de polarisation (26) pour polariser ladite unité différentielle (27) et - une unité de mise en court-circuit (25) activée, pendant ladite phase d'échantillonnage (P1) et sous la commande dudit signal de commande (SAMPLE) de manière à porter les sorties (OUTN, OUTP) desdits inverseurs à un même potentiel prédéterminé (VSAPLE) pour permettre l'échantillonnage desdits signaux d'entrce (INN, INP) au cours de ladite phase d'échantillonnage (P2). 12. Convertisseur selon la revendication 11, caractérisé en ce que chacun desdits inverseurs comprend deux transistors (ML2a, ML3a, ML2b, ML3b) d'un premier type de conductivité et un transistor (MLla, MLlb) du type de conductivité opposée, les trajets drain-source de ces transistors étant connectés en série entre lesdites lignes de tension d'alimentation (VDD, VSS) et leurs grilles étant connectées ensemble, l'entrée de déséquilibrage de chaque inverseur étant formée par le n_ud entre les trajets drain-source des transistors (ML2a, ML3a, ML2b, ML3b) de même type de conductivité et la sortie dudit circuit étant formée par le n_ud entre les trajets source-drain des transistors (MLla, MLlb) de conductivité opposée, ce même n_ud étant raccordé à la grille du transistor de conductivité opposoe de l'autre inverseur du cTrcuit. 13. Convertisseur selon la revendication 12, caractérisé en ce que ladite unité différentielle (27) comprend deux transistors (MD1, MD2) ayant ladite conductivité opposée et dont les trajets source-drain sont raccordés entre ladite unité de polarisation (26) et les entrces de déséquilibrage respectives desUits inverseurs (21a, 21b). 14. Convertisseur selon l'une quelconque des revendications 11 à 13, caractérisé en ce que l'unité de polarisation (26), formée d'une ou de deux chaînes de transistors de conductivités opposces, est agencée de telle sorte que le courant n'est établi que pendant la phase d'échantillonnage (P1), le courant établi dépendant dudit potentiel prédéterminé (VSPLE). 15. Convertisseur selon l'une quelconque des revendications 11 à 13, caractérisé en ce que ladite unité de mise en court-circuit (25) est agencée pour, au cours de ladite phase d'échantillonnage (P1), connecter l'une à l'autre les sorties dudit circuit d'échantillonnage et de