FR 2831313 A1 20030425 FR 0213197 A 20021023 d'une machine automatique. [OMAIN DE L'INVENTIO CeLLe invention concere de fagon grale des cicuiLs lecLroniques. CeLLe invenLion concerne plus parLiculidremenL la rAducLion de la puisance moYenne dans deG maLices de RAM. CONIEXTE DE 'INVENTION mesure qu'un plus grand nombre de cicuiLs lecLoniques sonL inclus sur une simple puce, la puissance dissipe par une puce unique conLinue augmenLer. Pour mainLenir la Lemp6raLure d'un CI (circuiL inL6gr6) unique une LempraLure raisonnable, un grand nombre de Lechniques onL td uLilises pour refroidir le CI. Par exemple, des aileLLes de refroidissemenL erfecLionndes onL Ld fixeG aux subsLaLs des CI. Des venLilaLeurs onL Ld galemenL posiLionnAs prs d'un groupe de CI pour les refroidir. Oans cerLains cas, des liquides onL Ld uLiliss pour rduire la chaleur produiLe par des CI. Ces soluLions peuvenL Lre co0Leuses eL peuvenL ncessiLer un espace imporLanL, 1'espace ALanL primordial. Si la puissance sur les CI peuL aLre rduiLe LouL en obLenanL en mme Lemps de hauLs niveaux d'inLAgraLion, le coQL eL la suface des disposiLifs uLilisanL les CI peuvenL Lre rduiLa. Le nombre de bits conLenuG dan une puce de mmoire semiconducteur a, en moyenne, quadupl Lous les trois ans. En consquence, la puissance que consomment les mmoires semiconducLeur a augment description suivante d'un dispoGitif et d'un procd pour commander la tenGion applique deG sections de mmoire individuelles traite le beGoin dans la technique de rduire la puiGGance dans leG CI eL les GyGL@mes informaLiques LouL en conservanL leG exigenceG de performance G. , RSuME DE L'INVEIION Un mode de ralisaLion de l'invenLion fourniL un cicuiL pour comander la puissance danG des GeCLions de mmoire individuelles d'une mmoire semiconducLeur. Les secLion individuelles de mmoire d'une mmoire GemiconducLeur GonL iGoles d'une alimenLaLion fixe en inGAranL un ou pluGieurs PFFI enLre l'alimenLaLion fixe eL la connexion posiLive, VD, d'une GecLion de mmoire individuelle. La Lension applique chaque secLion de mmoire eGL commande en appliquanL une Lension spare variable chaque grille de Lous les PFI connecLs une secLion de mmoire parLiculi@re. Si l'on n'accde pas une GecLion de mmoire, la Lension Gur ceLLe secLion peuL Lre diminude, conomisanL de l'@nergie. Si l'on accde une secLion de mmoire, la Lension sur ceLLe GecLion peuL Lre augmenL6e, fourniGGanL davanLage de puissance et raccourcissant les temps de lecture et d'écriture. Cette invention satisfait un besoin pour réduire la puissance globale sur une puce de semiconducteur, tout en permettant en même temps des temps d'accès plus rapide. D'autres aspects et avantages de la présente invention apparaîtront d'après la description détaillée suivante, effectuée conjointement avec le dessin annexé, illustrant à titre d'exemple, les principes de l'invention. BRÈVE DESCRIPTION DES DESSINS La figure 1 est un dessin schématique d'éléments de mémoire à semiconducteur connectés à une alimentation fixe par l'intermédiaire de PFET contrôlés. DESCRIPTION DÉTAILLÉE DU MODE DE RÉALISATION PRÉFÉRÉ La figure 1 représente quatre matrices de mémoire à semi-conducteur, MA1, MA2, MA3 et MA4, respectivement connoctées à une alimentation positive, 102, par l'intermédiaire de huit PFET, PF1 et PF2, PF3 et PF4, PF5 et PF6 et PF7 et PF8. Dans cet exemple, les sources des PFET, PF1, PF2, PF3, PF4, PF5, PF6, PF7 et PF8 sont connectés électriquement à l'alimentation positive 102. Les grilles de PF1 et PF2 sont connoctées à un noeud 104. Le noeud 104 est commandé par une source de tension variable. Les grilles de PF3 et PF4 sont connectées à un noeud 106. Le noeud 106 est commandé par une source de tension variable. Les grilles de PF5 et PF6 sont connectées à un noeud 108. Le noeud 108 est commandé par une source de tension variable. Les grilles de PF7 et PF8 sont connectées à un noeud 110. Le noeud est commandé par une source de tension variable. Les drains de PF1 et PF2 sont connectées à un noeud 112. Le noeud 112 est une connexion de tension positive à la matrice de mémoire MA1. Les drains de PF3 et PF4 sont connectées à un noeud 114. Le noeud 114 est une connexion de tension positive à la matrice de mémoire MA2. Les drains de PF5 et PF6 sont connectées à un noeud 116. Le noeud 116 est une connexion de tension positive à la matrice de mémoire MA3. Les drains de PF7 et PF8 sont connectées à un noeud 118. Le noeud 118 est une connexion de tension positive à la matrice de mémoire MA4. L'énergie peut être mieux utilisée en diminuant la tension sur des matrices de mémoire sélectionnées et en augment ant la tension sur les autres matrices de mémoire sélectionnées. Si par exemple, une tension "basse" est appliquée au noeud 104, les PFET, PF1 et PF2 présentent une faible impédance à la circulation de courant et en conséquence, la tension sur la connexion de tension positive 112 de la matrice de mémoire MA1 est supérieure à ce qu'elle aurait été si une tension "haute" avait été appliquée au noeud 104. Une tension plus élevée sur la connexion de tension positive 112 peut permettre à la matrice de mémoire MA1 désirée d'écrire des données en une durée plus courte, toutefois, la puissance dissipée par la matrice de mémoire MA1 est plus grande. En surveillant les matrices de mémoires qui sont actives et celles qui ne sont pas 2s actives, la pulesance peut être réglée en augmentant la tension sur les matrices actives et en diminuant la tension sur les matrices inactives. Par exemple, si les matrices de mémoire MA1 et MA2 sont actives et que MA3 et MA4 sont inactives, une tension "basse" est appliquée aux grilles 104 et 106 des PFET, PF1, PF2, PF3 et PF4 et une tension "haute" est appliquée aux grilles 108 et 110 des PFET, PF5, PF6, PF7 et PF8. Cette condition provoque l' augmentation de la tension sur les matrices de mémoire MA1 et MA2 et la diminution de la tension sur les matrices de mémoire MA3 et MA4. Les matrices de mémoire MA1 et MA2 peuvent avoir des temps de lecture et d'écriture plus courts et les matrices de mémoire MA3 et MA4 ont une puissance inférieure. En conséquence, davantage d'énergie est dirigée vers les matrices pouvant profiter d'une plus grande puissance. La figure l montre l'utilisation de deux PFET par matrice de mémoire. Ceci n'est qu'un exemple. Un ou plusieurs PFET peuvent être utilisés dans chaque section en fonction de la puissance nécessaire et de la façon dont les matrices de mémoire sont physiquement conçues. La description précédente de la présente invention a été présentée à des fins d' illustration et de description. Elle n'est pas destince à être exhaustive ou à limiter l' invention à la forme précise décrite et d'autres modifications et variantes peuvent être possibles à la lumière des enseignements ci-dessus. Le mode de réalisation a été choisi et décrit pour mieux expliquer les principes de l 'invention et son application pratique de manière à permettre à d'autres hommes de l'art de mieux utiliser l 'invention dans divers modes de réalisation et diverses modifications convenant à l'utilisation particulière envisagée. Il est voulu que les revendications annexces soient considérées comme incluant d'autres modes de réalisation de l'invention, sauf dans la mesure de ce qui est limité 2s par l'art antérieur. RÉVENDICAIONS 1. Cicuit pour rduire la puissance dans une maLice de mmoire comprenanL: un PFET, lediL [FEI ayanL un drai, une source eL une grille; une source de Lension variable; das lequel lediL drain esL {lecLiquemenL connactd une borne positive de ladite matrice de mmoire; dans lequel ladite source est lectriquement connecte une alimentation ositive; dans lequel ladite grille est lectriquement connecL6e ladiLe source de Lension variable. 2. CicuiL pour diminuer les temps de lecture et d'@criture dans une matrice de mmoire comprenant: un PFET, ledit PFEI ayant un drain, une source et une grille; une source de tension variable; dans lequel ledit drain est lectriquement connectd une borne ositive de ladiLe maLrice de mmoire; dans lequel ladiLe source esL AlecLiquement connecL4e une alimentaLion poG1Live; dans lequel ladite grille est AlectriguemenL connecte ladite source de tension variable. 3. Cicuit pour rAduire la puissance dans une pluralit de matrices de mmoire comprenant: un enGemble de sourceG de tension variables; un ensemble de PFEI; dans lequel touLes les Gources dudit ensemble de [FET sont Alectriquement connectes une alimentation positive; dans lequel au moins on drain d'un PÉEI dudiL esemble de PFI est lecLiquement connecLd one connexion lecLique posiLive d'un l@menL de ladiLe luraliLd de maLices de mmoire; dans lequel LouLes lesdiLes maLices de mmoire sonL connecL@es au moins un drain dudiL ensemble de PFFI; dans leoel au moins one grille d'on PFET dodiL ensemble de PFEI esL lecLiguemenL connecLA on lmenL dodiL ensemble de sources de Lension variables. 4. CicuiL selon la revendicaLion 3, dans lequel 1eGdiLes pluraliL6s de maLrices de mmoire GonL des maLices de SAM. 5. CicuiL selon la revendicaLion 3, dans lequel lesdiLes pluraliL4s de maLices de mmoire sonL deG maLices de regiGLres. 6. Procd pour rduire la puissance dans une ploraliLd de maLices de mmoire comprenanL: la commande lecLigue de la Lension sur one grille de chague PFEI d'un ensemble de PFEI; la connexion de LouLes les sources dodiL esemble de PFEI one alimenLaLio posiLive; la conexion d'ao moins un drain d'un PFE1 dudiL ensemble de PFEI une connexion AlecLique posiLive d'un AlmenL de ladiLe pluraliL de maLices de . memore; dans leoel LouLes lesdiLes maLices de mmoire sonL connecL@es ao moins on drain dudiL ensemble de PFE1. 7. CicuiL pour diminuer les Lemps de lecLure eL d'AcriLure dans une pluraliLd de maLices de mmoire comprenanL: un ensemble de sources de tension variables; un ensemble de PFET; dans lequel toutes les sources dudit ensemble de PFET sont électriquement connsctées à une alimentation positive; dans lequel au moins un drain d'un PFET dudit ensemble de PFET est électriquement connecté à une connexion électrique positive d'un élément de ladite pluralité de matrices de mémoire; dans lequel toutes lesdites matrices de mémoire sont connectées à au moins un drain dudit ensemble de PFET; dans lequel au moins une grille d'un PFET dudit ensemble de PFET est électriquement connectée à un élément dudit ensemble de sources de tension variables. 8. Procédé pour diminuer les temps de lecture et d'écriture dans une pluralité de matrices de mémoire comprenant: la commande électrique de la tension sur une grille de chaque PFET d'un ensemble de PFET; la connexion de toutes les sources dudit ensemble de PFET à une alimentation positive; la connexion d'au moins un drain d'un PFET 2s dudit ensemble de PFET à une connexion électrique positive d'un élément de ladite pluralité de matrices de mémoire; dans lequel toutes lesdites matrices de mémoire sont connectées à au moins un drain dudit ensemble de PFET. 9. Procédé selon la revendication 8, dans lequel lesdites pluralités de matrices de mémoire sont des matrices de SRAM. 10. Procédé selon la revindication 8, dans lequel lesdites pluralités de matrices de mémoire sont des