FR 2823339 A1 20021011 FR 0104562 A 20010404 1 à 3. CIRCUIT INTEGRE SANS CONTACT COMPRENANT UN CIRCUIT ANTICOLLISION A LOGIQUE CABLEE La présente invention concerne les circuits intogrés et notamment les circuits intégrés sans contact, pourvus d'une interface de communication fonctionnant par induction électromagnétique et couplage inductif. La présente invention concerne plus particulièrement la mise en _uvre, dans un circuit intogré, d'une fonction à logique câblée permettant d'exécuter une demande d' identification sélective accompagnée d'un code de sélection. La figure 1 représente de façon schématique une situation dans laquelle une demande d' identification sélective est utilisable. Une station ST d'émission réception de données équipée d'une bobine d'antenne et fonctionnant par couplage induct if émet un champ magnétique FLD. Une pluralité de circuits intégrés sans contact CIC1, CIC2,... CICn, ou transpondeurs, également t équipés de bobines d'antenne, se trouvent dans le périmètre d'émission de la station (champ d' interrogation) et sont susceptibles d'engager une communication avec cette dernière. Chaque circuit intégré est identifiable grâce à un code didentification ID1, ID2, ...IDn stocké dans une mémoire interne. Bien que cela ne soit pas représenté, chaque circuit intégré est en pratique agencé sur un support portable pour former un objet fonctionnant sans contact comme une carte à puce sans contact, une étiquette électronique, etc.. Lorsque la station ST veut communiquer avec l'un des circuits intégrés, ou faire l'inventaire des circuits intégrés présents dans le champ d' interrogation, la station envoie une demande d' identification sélective accompagnce d'un code de sélection. Chaque cTrcuit intégré compare son code ID avec le code de sélection et 2 2823339 renvoie à la station un message d' identification comprenant le code ID si le résultat de la comparaison est positif. En pratique, le code de sélection envoyé par la station est généralement d'une longueur inférieure au code ID. De plus, la demande d' identification sélective peut être accompagnée d'un paramètre spécifiant le nombre N de bits devant être comparés entre les deux codes. Enfin, les circuits intégrés ayant un code ID identique au code de sélection répondent généralement sur une échelle de réponse comprenant plusieurs positions de réponse, afin d'éviter les collisions entre réponses. Ces positions de réponse peuvent être aléatoires ou dépendre de données internes aux circuits intégrés. A titre d'exemple, la figure 2A représente le format standard d'une demande d' identification sélective telle que prévue par la norme ISO/IEC/FCD 15693-3, appelée commande INVENTORY et permettant à une station d'émission-réception de données de faire l'inventaire des circuits sans contact présents dans son champ d' interrogation. La commande INVENTORY comprend un champ d'ouverture de trame SOF ("Start Of Frame"), un champ "drapeaux de requête" RF ("Request Flags") d'une longueur de 8 bits, un champ "commande" CMD d'une longueur de 8 bits (contenant le code de la commande INVENTORY), un champ "longueur de masque" ML ("Mask Length") d'une longueur de 8 bits, un champ ''valeur de masque" MV (''Mask Value") d'une longueur de 0 à 8 octets, un code CRC et un champ de fin de trame EOF ("End Of Frame"). Le terme "masque" désigne le code de sélection, chaque circuit intégré devant comparer son code d' identification ID au masque MV fourni par la station. Le nombre N de bits à comparer entre le code ID et le masque MV est spécifié par le champ ML. Ainsi, comme cela est illustré en figure 2B, un circuit intégré ayant un code ID de M bits recevant une demande d' identification sélective comprenant un champ ML égal à N. ne compare que N bits du code ID avec N bits du masque MV. 3 2823339 La figure 2C représente le format de la réponse que renvoie un circuit intégré ayant un code ID comprenant N bits similaires au masque MV. Cette réponse comprend simplement le numéro d' identification ID du circuit s intégré précédée du champ SOF et suivie d'un code CRC et du champ de fin de trame EOF. Touj ours pour fixer les idées, la figure 2D représente l'échelle de réponse à une commande INVENTORY. Cette échelle de réponse comprend diverses positions de réponse TS0, TS1,. .. TSn ("Time Slots") sur lesquelles les circuits intégrés peuvent se positionner. Ces positions de réponse TS sont ici sous le contrôle de la station et sont déterminées par l'envoi de messages de fin de trame EOF, auxquels s'ajoute un temps de réponse tl. Les circuits intégrés choisissent leur position de réponse en fonction d'un nombre P. qui est ici défini par les 4 bits du code ID qui suivent les N bits à comparer avec le masque MV (16 positions de réponse possibles). Il sera noté qu'une station peut également forcer tous les circuits intégrés à répondre sur la première position de réponse TS0 en mettant à 1 le bit 5 du champ RF. En pratique, le traitement d'une demande d' identification sélective dans un circuit intagré à microprocesseur ne pose généralement pas de difficulté et est effectué par un programme se chargeant de comparer les codes et d'émettre le code ID si le résultat de la comparaison est positif. Le traitement d'une demande d' identification sélective dans un circuit intégré à logique câblée s'avère par contre plus délicat et nécessite la prévision d'une "circuiterie" relativement complexe occupant une surface de silicium non négligeable. Un objectif général de la présente invention est de prévoir un circuit à logique câblée d'une structure simple et peu encombrante capable de traiter une demande d' identification sélective. 4 2823339 Un autre objectif de la présente invention est de prévoir un circuit à logique câblée du type mentionné ci- dessus qui soit compatible avec un stockage du code d' identification d'un circuit intégré dans une mémoire à sortie série. Une mémoire à sortie série présente en effet l'avantage d'être d'une structure simple et peu coûteuse en ce qu'elle ne nécessite qu'un seul amplificateur de lecture. Une telle mémoire présente en contrepartie un temps de lecture (bit à bit) assez long au regard du temps conféré pour répondre à une demande d' identification. Si l 'on se réfère par exemple à la norme précitée, le temps minimal tl entre la réception de la commande INVENTORY et la première position de réponse TS0 est de l'ordre de 320 microsecondes (figure 2D). Il faut ainsi prévoir un premier registre tampon pour stocker le masque MV et un second registre tampon pour stocker le code d' identification ID, le second registre tampon permettant d'émettre rapidement le code ID après l'avoir comparé au code de sélection, sans devoir lire une deuxième fois la mémoire série. Toutefois, deux registres tampons de plusieurs octets chacun occupent une place non négligeable et vont à l'encontre des exigences de simplicité d'un circuit à logique câblée. Ainsi, encore un autre objectif de la présente invention est de prévoir un circuit à logique câblée capable de traiter une demande d' identification sélective avec un minimum de registres tampons. Ces objectifs sont atteints par la prévision d'un procédé pour exécuter, dans un circuit intégré auquel est attribué un code d' identification, une demande d' identification sélective accompagnée d'un code de sélection, comprenant les étapes consistant à prévoir un registre à décalage, une mémoire série et un comparateur logique, stocker le code d' identification du circuit intégré dans la mémoire série, charger le code de s 2823339 sélection recu dans le registre à décalage, relier une sortie série du registre à décalage à-une première entrce d'un comparateur logique, relier une sortie série de la mémoire à une deuxième entrée du comparateur et à une entrée série du registre à décalage, appliquer M impulsions de décalage au registre à décalage et M impulsions de lecture à la mémoire, inhiber le comparateur quand N impulsions de décalage et de lecture ont été appliquées au registre et à la mémoire, et délivrer à une interface de communication du circuit intégré, à un instant déterminé, des données présentes dans le registre à décalage, si le comparateur délivre un signal d'égalité. Selon un mode de réalisation, le procédé comprend une étape de décomptage du nombre N au moyen d'un premier décompteur dans lequel le nombre N est chargé, et une étape de délivrance d'un signal d' inhibition du comparateur quand le zéro est atteint. Selon un mode de réalisation, le procédé comprend une étape d' inhibition anticipée du comparateur quand le comparateur délivre un signal d'inégalité. Selon un mode de réalisation, l'étape de délivrance à l' interface de communication de données présentes dans le registre à décalage comprend la connexion d'une sortie du registre à décalage à l' interface de communication du circuit intégré lorsqu'un signal d'autorisation est délivré, et la délivrance du signal d'autorisation au plus tard lorsque l' instant déterminé est atteint, sanf si le comparateur délivre un signal d'inégalité. Selon un mode de réalisation, le signal d'autorisation est délivré au moyen d'un second décompteur prévu pour compter un nombre P. le signal d'autorisation étant délivré quand le décompteur atteint le zéro, un signal de décomptage d'une unité étant appliqué au second décompteur à chaque réception par le circuit intégré d'une demande de réponse à la demande d' identification sélective. 6 2823339 Selon un mode de réalisation, le procédé comprend une étape de chargement du nombre P dans le second décompteur après application de N impulsions de décalage au registre à décalage et de N impulsions de lecture à la mémoire, effectuée si le comparateur ne délivre pas un signal d'inégalité. Selon un mode de réalisation, le chargement du nombre P dans le second décompteur comprend le chargement bit à bit dans le second décompteur de L bits du code d' identification délivrés par la mémoire après application de N impuleions de lecture. Selon un mode de réalisation, le registre à décalage est réalisé au moyen d'au moins deux registres à décalage agencés en parallèle, ayant des entrées séries reliées à un démultiplexeur et des sorties séries reliées à un multiplexeur. Selon un mode de réalisation, le procédé est mis en oeuvre pour l'exécution d'une commande INVENTORY prévue par la norme ISO/IEC/FCD 15693-3. La présente invention concerne également un circuit intégré comprenant un code d' identification de M bits et des moyens d'exécution d'une demande d' identification sélective accompagnée d'un code de sélection, dans lequel les moyens d'exécution comprennent un registre à décalage comprenant une sortie série reliée à une première entrée d'un comparateur logique, une mémoire série contenant le code d' identification et comportant une sortie série reliée à une deuxième entrée du comparateur et à une entrée série du registre à décalage, des moyens pour charger dans le registre à décalage un code de sélection requ, des moyens pour appliquer M impulsions de décalage au registre à décalage et M impulsions de lecture à la mémoire, des moyens pour inhiber le comparateur quand N impulsions de décalage et de lecture ont été appliquées au registre et à la mémoire, et des moyens pour délivrer à une interface de communication du circuit intégré, à un instant déterminé, des données présentes dans le registre 7 2823339 à décalage, si le comparateur délivre un signal d'égalité. Selon un mode de réalisation, les moyens pour inhiber le comparateur comprennent un premier circuit de comptage agencé pour compter le nombre N en synchronisat ion avec les impuls ions de décalage et de lecture et pour délivrer un signal d' inhibition du comparateur lorsque le nombre N est compté. Selon un mode de réalisation, le premier circuit de comptage comprend un décompteur, des moyens pour charger le nombre N dans le décompteur, et un circuit logique pour délivrer le signal d'inhibition quand le décompteur atteint la valeur zéro. Selon un mode de réalisation, les moyens pour inhiber le comparateur sont également agencés pour indiber le comparateur lorsque le comparateur délivre un signal dinégalité. Selon un mode de réalisation, les moyens pour inhiber le comparateur sont également agencés pour inhiber le premier circuit de comptage lorsque le comparateur délivre un signal d'inégalité. Selon un mode de réalisation, le comparateur comprend des bascules synchrones pilotées par un signal synchronisé aux impulsions de décalage et de lecture. Selon un mode de réalisation, les moyens pour inhiber le comparateur comprennent une porte logique pour bloquer le signal de synchronisation des bascules du comparateur. Selon un mode de réalisation, les moyens pour délivrer à l' interface de communication du circuit intagré des données présentes dans le registre à décalage comprennent: des moyens pour relier une sortie série du registre à décalage à l' interface de communication du circuit intégré lorsqu'un signal d'autorisation est délivré, des moyens pour délivrer le signal d'autorisation au plus tard lorsque l' instant déterminé est atteint, et des moyens pour empêcher la délivrance du 8 2823339 signal d'autorisation quand la sortie du comparateur présente une valeur d'inagalité. Selon un mode de réalisation, les moyens pour délivrer le signal d'autorisation comprennent: un second circuit de comptage agencé pour compter un nombre P. et pour délivrer le signal d'autorisation quand le nombre P est compté, et un contrôleur pour appliquer au circuit de comptage un signal de comptage d'une unité à chaque réception par le circuit intégré d'une demande de réponse à la demande d' identification sélective. Selon un mode de réalisation, le second circuit de comptage comprend un décompteur, des moyens pour charger le nombre P dans le décompteur, et des moyens pour délivrer le signal d'autorisation quand le décompteur atteint la valeur zéro. Selon un mode de réalisation, les moyens pour charger le nombre P dans le décompteur sont agencés pour commencer le chargement du nombre P après application de N impuleions de décalage au registre à décalage et de N impulsions de lecture à la mémoire, si le comparateur ne délivre pas un signal d'inégalité. Selon un mode de réalisation, les moyens pour charger le nombre P dans le décompteur comprennent des moyens pour charger bit à bit L bits du code d' identification délivrés par la mémoire après N impuleions de lecture. Selon un mode de réalisation, les moyens pour charger L bits du code d'identification dans le décompteur comprennent un compteur agencé pour compter L cycles de chargement d'un bit et des moyens pour inhiber le chargement du décompteur lorsque le nombre L est atteint. Se lon un mode de réal isat ion, le regi stre à décalage comprend également une entrce parallèle pour recevoir le code de sélection. Selon un mode de réalisation, le registre à décalage comprend au moins deux registres à décalage en 9 2823339 parallèle ayant des entrées séries relices à un démult iplexeur et de s sort ies séries re l ices à un multiplexeur. Selon un mode de réalisation, le circuit intégré comprend une interface de communication sans contact fonctionnant par couplage inductif. Selon un mode de réalisation, le circuit intégré est agencé pour exécuter une demande d' identification sélective INVENTORY prévue par la norme ISO/IEC/FCD 15693-3. La présente invention concerne également un objet portatif électronique du type carte à puce, étiquette électronique ou équivalent, comprenant un circuit intogré selon l'invention. Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés plus en détail dans la description suivante d'un circuit intégré selon l' invention, faite à titre non limitatif en relation avec la norme ISO/IEC/FCD 15693-3 et avec les figures jointes parmi lesquelles: - la figure 1 précédemment décrite représente une station d'émission-réception de données et plusieurs circuits intégrés sans contact, - les figures 2A à 2D précédemment décrites illustrent la mise en _uvre d'une demande d' identification sélective selon la norme ISO/IEC/FCD 15693-3, - la figure 3 est le schéma bloc d'un circuit intégré comprenant une fonction à logique câblée selon l' invention pour l'exécution d'une demande d' identification sélective, - la figure 4 est un schéma détaillé d'un élément représenté sous forme de bloc en figure 3, - la figure 5 est un schéma détaillé d'un autre élément représenté sous forme de bloc en figure 3, - la figure 6 est un schéma détaillé d' encore un autre élément représenté sous forme de bloc en figure 3, 2823339 - les figures 7A à 7K représentent divers signaux électriques apparaissant dans le circuit intégré de la figure 3 lors de l'exécution d'une demande d' identification sélective, et - les figures 8A à 8M représentent divers signaux électriques apparaissant dans le circuit intogré de la figure 3 lors de l'exécution d'une demande d' identification sélective, les figures 8A à 8K étant identiques aux figures 7A à 7K mais représentées avec une échelle de temps comprimée. La figure 3 est le schéma d'un circuit intégré sans contact CIC selon l' invention, comprenant un circuit à logique câblée prévu pour exéauter une demande d' identification sélective accompagnée d'un code de sélection, ou masque MV. Le circuit intégré représenté ici est spécifiquement conçu pour exécuter une demande d' identification sélective selon la norme ISO/IEC/FCD 15693-3, ou commande INVENTORY, déjà décrite au préambule. Il présente ainsi certaines caractéristiques particulières prévues en relation avec cette norme, qui ne seront décrites qu'à titre non limitatif et uniquement à titre d'exemple de mise en _uvre de l' invention. Le circuit intégré CIC comprend de façon classique une interface de communication sans contact RFI et un contrôleur CNTR. Le contrôleur est ici un séquenceur à logique câblée ou machine d'état ("state machine"), qui délivre des signaux de commande aux divers éléments du circuit intégré. L' interface RFI est équipée d'une bobine d'antenne pour échanger par couplage inductif des donnces DATA avec une station d'émission-réception de données (non représentée). Les données échangées DATA sont ici codées PPM ("Pulse Position Modulation"). Elles sont transformées en octets par un décodeur/codeur ADC. L' interface RFI délivre également une tension Vcc d'alimentation du circuit intégré obtenue par redressement d'une tension induite dans sa bobine, et délivre au contrôleur CNTR un signal d'horloge CLKS extrait de la fréquence d' oscillation du champ magnétique ambiant émis par la station d'émission-réception de données. Le circuit intégré CIC comprend classiquement divers registres pour stocker les champs d'une commande INVENTORY, notamment un registre RFR pour stocker le champ "Drapeaux de Requête" RF (8 bits), un registre CMDR pour stocker le champ "Commande" CMD (8 bits), un registre MLR pour stocker le champ ''Longueur de Masque" ML (8 bits), et un registre SREG pour stocker le masque MV (0 à 8 octets). Ces registres sont ici à chargement parallèle, les données étant reques par groupes de 8 bits en raison du codage PPM précité. Le chargement des registres est effectué par le contrôleur CNTR par l'intermédiaire d'un bus de donnces parallèle PB. Les divers signaux de sélection et de chargement des registres ne sont pas représentés dans un souci de simplicité. Touj ours de façon classique, ces registres ont des sorties appliquées directement au contrôleur CNTR (non représentées) de manière que ce dernier exécute, en tant que machine d'état, des actions prédéfinies qui sont fonction des valeurs des champs stockés dans les registres. Le circuit intégré CIC comprend également une mémoire SMEM présentant une sortie série MOUT, par exemple une mémoire EEPROM, dans laquelle est stocRé de façon permanente le code d'identification ID du circuit intégré, d'une longueur de M bits. On considèrera ici que le code ID présente 8 octets, M étant ainsi égal à 64. La mémoire SMEM repoit des signaux d'adresse ADR envoyés par le contrôleur CNTR et des signaux de lecture READ. Les signaux d'adresse ADR comprennent classiquement un signal de sélection de ligne de mot et un signal de sélection de colonne, non représentés et bien connus de l'homme de l'art, permettant de lire la mémoire bit à bit sur la sortie MOUT. 12 2823339 Selon l' invention, le registre SREG est un registre à décalage comprenant une entrée série RIN connectée à la sortie série MOUT de la mémoire et une sortie série ROUT connectée à une entrée CINl d'un comparateur SCOMP. Le comparateur SCOMP comporte une deuxième entrée CIN2 connectée à la sortie MOUT de la mémoire. Le registre SREG est formé ici par huit sous-registres à décalage de 8 bits chacun, respectivement SREG0, SREGl,...SREG7. Les sous-registres sont agencés en parallèle, ont leurs entrées série connectées aux sorties d'un démultiplexeur DMUX et leurs sorties série connectées aux entrées d'un multiplexeur MUX. L'entrée du démultiplexcur DMUX forme l'entrée RIN du registre SREG et la sortie du multiplexeur MUX forme la sortie ROUT du registre SREG. Les éléments MUX et DMUX sont pilotés par un décodeur MUXDEC recevant en entrée les signaux d'adresse ADR appliqués à la mémoire SMEM, et les sousregistres sont pilotés par un signal de décalage SCK délivré par la sortie d'une porte OU référencée Ol. La porte Ol rec,oit en entrée un signal de décalage CKl pendant des phases de comparaison et de chargement du registre SREG et un signal de décalage CK2 pendant des phases de réponse à une commande INVENTORY, comme cela sera vu plus loin. Le signal CK est ainsi égal au signal CKl ou au signal CK2 selon la phase de fonctionnent en cours d'exécution. L' ensemble formé par les sous-registres, le multiplexeur et le démultiplexeur constitue ainsi l'équivalent d'un registre à décalage "monolithique" de 64 bits. On notera que cette structure de registre à décalage est décrite à titre d'exemple non limitatif et a été retenue ici pour faciliter le chargement par octets du masque MV ("Mask Value") chaque sous-registre SREG0 à SREG7 présentant une entrée parallèle connectée au bus de données PB et recevant un octet du masque MV, respectivement des octets MV0 à MV7. Le comparateur SCOMP est ici un comparateur synchrone piloté par un signal de synchronisation DEC. Il 13 2823339 délivre un signal EQ ("EQUAL") égal à 1 après application sur les entrées CIN1 et CIN2 de deux chaînes de bits identiques ou égal à 0 si au moins deux bits des chaînes de bits sont différents. Un signal LOAD délivré par le contrôleur assure la mise à 1 du signal EQ avant le déclenchement d'un cycle de comparaison. Un exemple de réalisation du comparateur est représenté en figure 4. Le comparateur comprend trois bascules D1, D2 et D3. Les entrces D des bascules D1 et D2 forment respectivement les entrées CIN1 et CIN2 du comparateur. Les sorties Q des bascules D1 et D2 sont connectées aux entrées d'une porte NON OU EXCLUSIF référencée NX1 dont la sortie est envoyée sur une entrée d'une porte ET référencée A1. La sortie de la porte A1 est connectée à l'entrée D de la bascule D3. La sortie Q de la bascule D3 forme la sortie du comparateur et délivre le signal EQ. Le signal EQ est ramené sur une deuxième entrée de la porte A1 afin de bloquer le comparateur lorsque le signal EQ passe à 0. Les bascules D1 et D2 reçoivent le signal de synchronisation DEC sur leurs entrées d'horloge CLK, tandis que la bascule D3 reçoit le signal DEC sur une entrce d'horloge inversée. Le signal LOAD est appliqué sur des entrées de remise à zéro RST des bascules D1, D2 et sur une entrce de mise à 1 SET de la bascule D3. Ainsi, le comparateur charge deux bits requs par les entrées CIN1, CIN2 sur front montant du signal DEC et délivre le résultat de la comparaison sur front descendant du signal DEC. La comparaison est effectuée par la porte NX1. L'application du signal EQ au comparateur met à 1 la sortie Q de la bascule D3 (signal EQ) et remet à 0 les sorties Q des bascules D1 et D2. Si l'on se réfère à nouveau à la figure 3, on voit que le signal DEC est délivré par la sortie d'une porte A2 de type ET qui reçoit en entrée le signal EQ, le signal CK1 mentionné plus haut et un signal NSTOP délivré 14 2823339 par une porte inverseuse I1 recevant en entrée un signal STOP. Le signal STOP est délivré par un circuit de comptage MLCT, présentant huit entrées mO-m7 reliées à des sorties correspondantes du registre MLR. Le circuit de comptage MLCT, représenté plus en détail sur la figure , comprend un décompteur DCT1 à chargement parallèle, dont les entrées forment les entrées mO-m7 du circuit MLCT, et huit sorties dO-d7 connectées aux entrées d'une porte NON OU référencée NO1. La sortie de la porte NO1 délivre le signal STOP. Le chargement dans le décompteur DCT1 de champ "longueur de masque" ML présent dans le registre MLR est assuré par le signal LOAD, et le signal DEC est appliqué sur l'entrée d'horloge CLK du décompteur DCT1 en tant que signal de décomptage. Le circuit à logique câblée selon l' invention fonctionne ainsi comme suit. Après réception d'une commande INVENTORY, les champs de la commande sont chargés dans leurs registres respectifs par le contrôleur: le masque MV est chargé dans le registre SREG, le champ commande CMD est chargé dans le registre CMDR, le champ RF est chargé dans le registre RFR et le champ ML est chargé dans le registre MLR. Après avoir décodé le champ "commande" CMD, le contrôleur déclenche une séquence de comparaison de N bits du masque MV avec N bits du code ID présent dans la mémoire SMEM, le nombre N de bits à comparer étant défini par le champ "longueur de masque" ML. Cette séquence de comparaison est illustrée par les figures 7A à 7F, qui représentent respectivement le signal LOAD, le signal CK1, le signal STOP, le signal DEC, les signaux dO-d7 à la sortie du décompteur DCT1 (circuit de comptage MLCT), et le signal READ. Les données DOUT délivrées par la mémoire SMEM (bits du code ID) sont représentées en figure 7J. On considère dans cet exemple que N = 7 (soit un champ ML égal à "00000111" dans le registre MLR). Pour initialiser la séquence de comparaison, le contrôleur met tout d'abord le signal LOAD à 1 (fig. 7A) à un instant tl. Ainsi, le comparateur SCOMP est remis à zéro et le champ ML est chargé dans le circuit de comptage MLCT. Le contrôleur émet ensuite une suite d'impulsions de lecture READ et de décalage CK1 qui sont synchrones (fig. 7B et 7F), chaque impulsion READ apparaissant sensiblement avant chaque impulsion CK1 pour tenir compte du temps de lecture d'un bit dans la mémoire SMEM. A chaque nouvelle impulsion READ, le contrôleur incrémente d'une unité l'adresse ADR appliquée à la mémoire SMEM, la première adresse appliquée étant l'adresse du bit de plus faible poids du code ID. L'adresse ADR détermine également le sous-registre qui est sélectionné dans le registre SREG, grâce au décodeur MUXDEC. Tant que le signal STOP est à 0, la porte A2 est passante et le signal DEC recopie le signal CK1 (fig. 7D) en activant le comparateur SCOMP et le circuit de comptage MLCT. Ainsi, les bits du masque MV sont requs les uns après les autres par l'entrée CIN1 du comparateur tandis que les bits du code ID sont recus par l'entrée CIN2. Pendant cette étape de comparaison, les bits du code ID sont également présents sur l'entrée RIN du registre SREG et pénètrent dans le registre, en remplagant progressivement les bits du masque MV, qui sont délivrés par la sortie ROUT et sont donc "évacués" du registre SREG. Si à un instant donné deux bits des codes ID et MV sont différents, le signal EQ passe à 0 et bloque la porte A2, de sorte que le signal DEC n'est plus appliqué au circuit de comptage MLCT ni au comparateur SCOMP. Le circuit à logique câblée reste alors bloqué jusqu'à réception d'un nouveau signal LOAD égal à 1, qui ne sera émis qu'après réception, le cas échéant, d'une nouvelle commande INVENTORY. 16 2823339 Si par contre les N bits du code ID sont identiques aux N bits du masque MV, le cycle de comparaison se termine à un instant t2 lorsque le décompteur DCT1 atteint la valeur 0 (fig. 7E), le signal STOP passant à 1 (fig. 7C). La porte A2 se bloque et le signal DEC (fig. 7D) n'est plus appliqué au circuit de comptage MLCT ni au comparateur SCOMP. Le signal EQ est maintenu à 1 par la bascule D3 du comparateur. Après l' instant t2, le contrôleur continu d'appliquer des impulsions de lecture READ à la mémoire (fig. 7F) et des impulsions de décalage CK1 (fig. 7F) au registre SREG, de sorte que les M-N bits restant du code ID sont chargés dans le registre SREG. Le nombre M-N d'impulsions à appliquer est connu par le contrôleur puisque la longueur M du code ID est prédéfinie dans le circuit intégré. Ainsi, selon l' invention, deux opérations sont réalisées en même temps: la comparaison bit à bit du masque MV avec le code ID et le chargement des N premiers bits du code ID dans le registre SREG. Outre un gain de temps non négligeable dans le chargement du code ID dans le registre SREG, l'avantage de cet agencement d'éléments est que le registre SREG est utilisé à la fois comme tampon de réception du masque MV pour sa comparaison avec le code ID, et comme tampon de stockage du code ID pour l'émission dune réponse à une demande didentification. Pour l'émission du code ID à partir du registre SREG, la sortie ROUT du registre est connectée au décodeur/codeur ADC du contrôleur CNTR par l'intermédiaire d'une porte ET référencée A3, recevant sur une autre entrée un signal d'autorisation de transmission TRANSEN ("Transmit Enable") qui passe à 1 au plus tard lorsque la position de réponse à la commande INVENTORY est atteinte. Selon un aspect de l' invention apparaissant en figure 3, la position de réponse est déterminée par un circuit de comptage TSCT délivrant un signal TRANSEN1 17 2823339 appliqué à une porte OU référencée 02, dont la sortie délivre le signal TRANSEN. Ce cTrcuit de comptage fonctionne de préférence en décompteur et effectue un compte à rebours à partir d'un nombre P qui lui est fourni. Il repoit en entrée le signal STOP et reste bloqué tant que le signal STOP n'est pas à l. Il reçoit ! également en entrée le signal EQ et reste bloqué quand le signal EQ est à 0, car aucune réponse ne doit être envoyée si le résultat de la comparaison entre les N bits du code ID et les N bits du masque MV n'est pas positif. Le décomptage effectué par le circuit TSCT est cadencé par des impulsions NTS ("Next Time Slot") délivrées par le contrôleur chaque fois que celuici reçoit une demande de réponse à la commande INVENTORY (champ de fin de trame "EOF", Cf. fig. 2D) et le signal TRANSENl passe à l lorsque P impuleions NTS ont été appliquées au circuit TSCT. D'autre part, comme cela est rappelé au préambule, le champ RF ("Request Flag") de la commande INVENTORY peut spécifier (quand le bit 5 est à l) que la réponse d' identification doit, le cas échéant, être émise sur la première position de réponse. Cette éventualité est traitée ici par la prévision d'une porte ET référencée A4 qui reçoit en entrée les signaux STOP et EQ ainsi qu'un signal IMMEDIATE. La porte A4 délivre un signal TRANSEN2 appliqué sur une deuxième entrée de la porte 02. Le signal IMMEDIATE est délivré par le contrôleur et est mis automatiquement à l si le bit 5 du champ RF est égal à l dans le registre RFR. Ainsi, trois cas peuvent se produire sur réception par le contrôleur de la premier demande de réponse (EOF). Si le bit 5 du champ RF est égal à l, le contrôleur met à l le signal IMMEDIATE et envoie une réponse contenant le code ID présent dans le registre SREG. Si le bit 5 est égal à O et le signal TRANSENl égal à l (P=O), le contrôleur procède également à l'envoi d'une réponse contenant le code ID. Enfin, si le bit 5 et le signal 18 2823339 TRANSEN1 sont tous deux égaux à 0, le contrôleur applique une impulsion de décomptage NTS au circuit TSCT. Lorsqu'une nouvelle demande de réponse est reçue, le contrôleur envoie une réponse contenant le code ID si le signal TRANSEN1 est à 1, sinon applique une impulsion NTS au circuit TSCT. Pour envoyer une réponse contenant le code ID, le contrôleur balaye en M cycles les adresses ADR des bits du code ID en appliquant des signaux de décalage CK2 au registre SREG sans appliquer les signaux READ à la mémoire SMEM, qui reste ainsi inactive. En conséquence, les bits du code ID sont lus dans le registre SREG au ryChme du signal CK2 et sont appliqués via la porte A3 au décodeur/codeur ADC, avant d'être envoyés à l' interface RFI. Dans une variante de réalisation, une lecture parallèle du code ID par le contrôleur, faite octet par octet par l'intermédiaire du bus PB, peut être prévue. On décrira maintenant un mode de réalisation particulier du circuit de comptage TSCT, prévu en relation avec la norme ISO/IEC/FCD 15693-3. Il convient de noter ici que le nombre P fourni au circuit de comptage TSCT peut en pratique être déterminé de diverses manières et être par exemple un nombre aléatoire ou un nombre peuso-aléatoire fonction de données présentes dans le circuit intagré. Toutefois, dans le cadre de la norme précitée, le nombre P est défini par les quatre bits du code ID qui suivent immédiatement les N bits comparés aux bits du masque MV. Le mode de réalisation du circuit TSCT représenté sur la figure 6 est prévu en relation avec cette caractéristique. Le circuit TSCT comprend un décompteur DCT2 et un compteur BCT. Le décompteur DCT2 est un décompteur par 16 à chargement série, comprenant une entrée de données DTIN et une entrce SHIFT pour cadencer un chargement bit à bit. Il comprend également une entrée SET de mise à 1 de son contenu (nombre P), une entrée d'horloge CLK pour le 19 2823339 décomptage et quatre sorties s0-s3. L'entrée d'horloge CLK reçoit le signal NTS et l'entrée DTIN est connectée à la sortie MOUT de la mémoire. L'entrée SHIFT est pilotée par un signal INC délivré par une porte ET référencée A5, recevant en entrée les signaux STOP et CKl ainsi qu'un signal DISABLE. L'entrce SET reçoit l 'inverse du signal STOP, par l'intermédiaire d'une porte inverseuse I2. Les sorties s0-s3 sont envoyées sur des entrées d'une porte NON OU référencée NO2. La porte NO2 délivre le signal TRANSENl et reçoit sur une cinquième entrce l'inverse du signal EQ, par l'intermédiaire d'une porte inverseuse I3. Le compteur BCT est un compteur par 8 comprenant une entrce de remise à zaro RST, une entrée d'horloge CLK et trois sorties c0-c2. L'entrée CLK reçoit un signal NSTOP inverse du signal STOP, délivré par une porte inverseuse I4. L' entrée CLK recoit un signal NOINC inverse du signal INC, délivré par une porte inverseuse I5. Les sorties c0 et cl sont appliquées sur deux entrées d'une porte OU référencée 03 et la sortie c2 est appliquée sur une troisième entrée de la porte 03 par l'intermédiaire d'une porte inverseuse I6. La porte 03 délivre le signal DISABLE. Le fonctionnement du circuit TSCT est illustré par les figures 7G, 7H, 7I et 7K qui représentent respectivement les sorties c2-c0, le signal INC, le signal DISABLE et les sorties s3-s0. A l' instant t2 mentionné plus haut, la phase de comparaison est terminée et le signal STOP passe à l (fig. 7C), ce qui remet à zéro le compteur BCT et met à l le signal DISABLE, quelle que soit sa valeur précédente ("l" en figure 7I). La porte A5 devient passante et laisse passer les impulsions CKl délivrées par le contrôleur, qui parviennent à l'entrée SHIFT du décompteur DCT2. Ainsi, les bits délivrés par la sortie MOUT de la mémoire sont chargés dans le décompteur DCT2 (entrée DTIN), parallèlement à leur chargement dans le registre SREG. Le signal NOINC recopie également les impulsions CKl et le compteur BCT 2823339 s'incrémente d'une unité après chaque chargement d'un bit dans le décompteur DCT2 lorsque les impulsions CK1 présentent un front descendant. A un instant t3, lorsque quatre bits ont été chargés dans le décompteur DCT2, la sortie du compteur BCT devient égale à 4 ("100") et le signal DISABLE passe à 0 (fig. 7I). Le signal DISABLE à 0 bloque la porte A5 et rend impossible tout autre chargement de bits dans le décompteur DCT2 et tout autre incrémentation du compteur BCT. Le chargement des quatre bits du code ID est alors terminé et le décompteur DCT2 est prêt à recevoir sur son entrée CLK des impulsions de décomptage NTS envoyées par le contrôleur sur réception de demandes de réponse EOF. Les figures 8A à 8M illustrent le fonctionnement général du circuit à logique câblée selon l'invention. Les figures 8A à 8K sont identiques aux figures 7A à 7K et représentent les mêmes signaux sur une échelle de temps comprimée. La figure 8L représente le signal NTS et la figure 8M le signal TRANSEN1. On distingue sur ces figures la phase de comparaison de N bits, qui s'étend entre les instants tl et t2, la phase de chargement de quatre bits de code ID dans le circuit TSCT, qui s'étend entre les instants t2 et t3, et la phase de chargement dans le registre SREG des M-N bits restant du code ID, qui s'étend entre l' instant t2 et un instant t4. Après l' instant t4, le circuit est au repos et le contrôleur attend la première demande de réponse EOF. On suppose ici que le nombre P représenté par les quatre bits du code CI chargé dans le circuit TSCT est égal à 2 et que le champ RF n'est pas égal à zéro. Cela signifie que la réponse devra être envoyée, le cas échéant, sur une troisième position de réponse TS2, après des positions de réponse TS0 et TS1. A un instant t5, la première demande de réponse est reque (position de réponse TS0) et le contrôleur applique une impulsion NTS au circuit TSCT (fig. 8L) car le signal TRANSEN1 n'est pas égal à 1. La sortie du circuit TSCT 21 2823339 passe de P=2 à P=l (fig. 8K) et le signal TRANSENl reste à 0. A un instant t6, une deuxième demande de réponse est reque (position de réponse TSl) et le contrôleur applique une nouvelle impulsion NTS au circuit TSCT. La sortie du décompteur passe de P=l à P=0 et le signal TRANSENl passe à l (fig. 8M). La porte A3 (fig. 3) devient passante, libérant le chemin de données entre la sortie du registre SREG et l' interface de communication RFI. La réponse est envoyée à un instant t7, à réception d'une troisième demande de réponse. Il apparaîtra clairement à l'homme de l'art que la présente invention est susceptible de diverses variantes de réal i sat ion, notamment en ce qui concerne la structure et l'agencement des divers circuits qui viennent d'être décrits, tout en restant dans l' esprit et le cadre de la présente invention. De façon générale, la présente invention est applicable à l'exéaution de divers types de demandes d' identification sélective répondant à divers protocoles autres que celui prévu par la norme ISO/IEC/FCD 15693-3, moyennant une adaptation à la portée de l'homme de l'art de l' architecture de circuit décrite ci-dessus. La présente invention est également applicable à l'exéaution de demandes d' identification sélectives personnalisées prévues dans des applications o aucune norme ne s'applique. 22 2823339 REVENDICATIONS 1. Circuit intégré (CIC) comprenant un code d' identification ( ID) de M bits et des moyens d'exécution d'une demande d' identification sélective (INVENTORY) accompagnée d'un code de sélection (MV), caractérisé en ce que les moyens d'exécution comprennent: - un registre à décalage (SREG) comprenant une sortie série (ROUT) relice à une première entrée (CIN1) d'un comparateur logique (SCOMP), - une mémoire série ( SMEM) contenant le code d' identification (ID) et comportant une sortie série (MOUT) reliée à une deuxième entrée (CIN2) du comparateur et à une entrée série (RIN) du registre à décalage, - des moyens ( CNTR) pour charger dans le registre à décalage (SREG) un code de sélection recu (MV), - des moyens (CNTR) pour appliquer M impulsions de ! décalage (CK1) au registre à décalage et M impuleions de lecture (READ) à la mémoire, - des moyens (MLCT, A2) pour inhiber le comparateur quand N impulsions de décalage et de lecture ont été appliquées au registre et à la mémoire, et - des moyens pour délivrer à une interface de communication (ADC, RFI) du circuit intégré, à un instant déterminé (t7), des données présentes dans le registre à décalage, si le comparateur délivre un signal d'égalité (EQ=1). 2. Circuit intégré selon la revendication 1, dans lequel les moyens pour inhiber le comparateur comprennent un premier circuit de comptage (MLCT) agencé pour compter le nombre N en synchronisation avec les impuleions de décalage (CK1) et de lecture (READ) et pour délivrer un signal (STOP) d' inhibition du comparateur lorsque le nombre N est compté. 23 2823339 3. Circuit intégré selon la revendication 2, dans lequel le premier circuit de comptage (MLCT) comprend: - un décompteur (DCT1), - des moyens (CNTR, LOAD) pour charger le nombre N (ML) dans le décompteur, et - un circuit logique (NO1) pour délivrer le signal d' inhibition (STOP) quand le décompteur atteint la valeur zéro. 4. Circuit intégré selon l'une des revendications 2 et 3, dans lequel les moyens (A2, EQ) pour inhiber le comparateur sont également agencés pour inhiber le comparateur lorsque le comparateur délivre un signal d'inégalité (EQ=0). 5. Circuit intégré selon l'une des revendications 2 à 4, dans lequel les moyens (MLCT, A2) pour inhiber le comparateur sont également agencés pour inhiber le premier circuit de comptage (MLCT) lorsque le comparateur délivre un signal d'inégalité (EQ=0). 6. Circuit intégré selon l'une des revendications 2 à 5, dans lequel le comparateur comprend des bascules synchrones (D1, D2, D3) pilotées par un signal (DEC) 2s synchronisé aux impulsions de décalage (CK1) et de lecture ( READ). 7. Circuit intégré selon la revendication 6, dans lequel les moyens pour inhiber le comparateur comprennent une porte logique (A2) pour bloquer le signal de synchronisation (DEC) des bascules du comparateur. 8. Circuit intégré selon l'une des revendications 1 à 7, dans lequel les moyens pour délivrer à l' interface 3s de communication du circuit intégré des données présentes dans le registre à décalage comprennent: - des moyens (CNTR, TRANSEN, A3) pour relier une sortie série du registre à décalage à l' interface de communication (ADC, RFI) du circuit intégré lorsqu'un signal d'autorisation (TRANSEN1) est délivré, - des moyens (TSCT) pour délivrer le signal d'autorisation (TRANSEN1) au plus tard lorsque l' instant déterminé est atteint, et - des moyens (N02, I3) pour empêcher la délivrance du signal d'autorisation quand la sortie du comparateur présente une valeur d'inégalité. 9. Circuit intégré selon la revendication 8, dans lequel les moyens pour délivrer le signal d'autorisation comprennent: - un second circuit de comptage (TSCT) agencé pour compter un nombre P (ML), et pour délivrer le signal d'autorisation quand le nombre P est compté, et - un contrôleur (CNTR) pour appliquer au circuit de comptage un signal (NTS) de comptage d'une unité à chaque réception par le circuit intégré d'une demande de réponse (EOF) à la demande d'identification sélective. 10. Circuit intégré selon la revendication 9, dans lequel le second circuit de comptage (TSCT) comprend: - un décompteur (DCT2), - des moyens (CNTR, A5, CK1) pour charger le nombre P dans le décompteur, et - des moyens (N02) pour délivrer le signal d'autorisation (TRANSEN1) quand le décompteur atteint la valeur zéro. 11. Circuit intégré selon la revendication 10, dans lequel les moyens pour charger le nombre P dans le décompteur sont agencés pour commencer le chargement du nombre P après application de N impuleions de décalage (CK1) au registre à décalage et de N impulsions de lecture (READ) à la mémoire, si le comparateur ne délivre pas un signal d'inégalité (EQ=0). 12. Circuit intégré selon l'une des revendications et 11, dans lequel les moyens pour charger le nombre P dans le décompteur comprennent des moyens pour charger S bit à bit L bits du code d' identification (ID) délivrés par la mémoire (SMEM) après N impulsions de lecture. 13. Circuit intégré selon la revendication 12, dans lequel les moyens pour charger L bits du code d'identification dans le décompteur comprennent un compteur (BCT) agencé pour compter L cycles de chargement d'un bit et des moyens (A5) pour indiber le chargement du décompteur (DCT2) lorsque le nombre L est atteint. 14. Circuit intégré selon l'une des revendications 1 à 13, dans lequel le registre à décalage (SREG) comprend également une entrée parallèle pour recevoir le code de sélection (MV, MV0-MV7). 15. Circuit intégré selon l'une des revendications 1 à 14, dans lequel le registre à décalage (SREG) comprend au moins deux registres à décalage (SREG0-SREG7) en parallèle ayant des entrées séries reliées à un démultiplexeur (DMUX) et des sorties séries reliées à un multiplexcur (MUX). 16. Circuit intégré selon l'une des revendications 1 à 15, comprenant une interface de communication sans contact (RFI) fonctionnant par couplage inductif. 17. Circuit intégré selon l'une des revendications 1 à 16, agencé pour exécuter une demande d'identification sélective INVENTORY prévue par la norme ISO/IEC/FCD 15693-3. 26 2823339 18. Objet portatif électronique du type carte à puce, étiquette électronique ou équivalent, comprenant un circuit intégré selon l'une des revendications 1 à 17. 19. Procédé pour exécuter, dans un circuit intégré (CIC) auquel est attribué un code d' identification (ID), une demande d' identification sélective (INVENTORY) accompagnée d'un code de sélection (MV), caractérisé en ce qu'il comprend les étapes suivantes: - prévoir un registre à décalage (SREG), une mémoire série (SMEM) et un comparateur logique (SCOMP), - stocker le code d'identification (ID) du circuit intégré dans la mémoire série, - charger le code de sélection requ (MV) dans le registre à décalage, - relier une sortie série (ROUT) du registre à décalage à une première entrée (CIN1) dun comparateur logique, - relier une sortie série (MOUT) de la mémoire à une deuxième entrée (CIN2) du comparateur et à une entrée série (RIN) du registre à décalage, appliquer M impulsions de décalage au registre à décalage et M impulsions de lecture à la mémoire, - inhiber le comparateur quand N impulsions de décalage et de lecture ont été appliquées au registre et à la mémoire, et - délivrer à une interface de communication (ADC, RFI) du circuit intégré, à un instant déterminé (t7), des donnces présentes dans le registre à décalage, si le comparateur délivre un signal d'égalité (EQ). 20. Procédé selon la revendication 19, comprenant une étape de décomptage du nombre N au moyen d'un premier décompteur (MLCT, DCT1) dans lequel le nombre N (ML) est chargé, et une étape de délivrance d'un signal (STOP) d' inhibition du comparateur quand le zéro est atteint. 27 2823339 21. Procédé selon l'une des revendications 19 et , comprenant une étape d'inhibition anticipée du comparateur quand le comparateur délivre un signal d'inégalité (EQ=0). s 22. Procédé selon l'une des revendications 19 à 22, dans lequel l'étape de délivrance à l' interface de communication de données présentes dans le registre à décalage comprend la connexion d'une sortie (ROUT) du registre à décalage à l' interface de communication du circuit intégré (ADC, RFI) lorsqu'un signal d'autorisation (TRANSEN1) est délivré, et la délivrance du signal d'autorisation (TRANSENl=l) au plus tard lorsque l' instant déterminé est atteint, sauf si le comparateur délivre un signal d'inégalité (EQ=0). 23. Procédé selon la revendication 22, dans lequel le signal d'autorisation est délivré au moyen d'un second décompteur (TSCT, DCT2) prévu pour compter un nombre P. le signal d'autorisation étant délivré quand le décompteur atteint le zéro, un signal de décomptage d'une unité (ST) étant appliqué au second décompteur à chaque réception par le circuit intogré d'une demande de réponse (EOF) à la demande d' identification sélective. 24. Procédé selon la revendication 23, comprenant une étape de chargement du nombre P dans le second décompteur après application de N impulsions de décalage au registre à décalage et de N impulsions de lecture à la mémoire, effectuce si le comparateur ne délivre pas un signal d'inégalité ( EQ=0). 25. Procédé selon la revendication 24, dans lequel le chargement du nombre P dans le second décompteur comprend le chargement bit à bit dans le second décompteur de L bits du code d'identification (ID) 28 2823339 délivrés par la mémoire après application de N impulsions de lecture (READ). 26. Procédé selon l'une des revendications 20 à 25, dans lequel le registre à décalage est réalisé au moyen dau moins deux registres à décalage (SREG0-SREG7) agencés en parallèle, ayant des entrées séries relices à un démultiplexeur (DMUX) et des sorties séries (MUX) reliées à un multiplexeur. 27. Procédé selon l'une des revendications 20 à 26, mis en oeuvre pour l'exécution d'une commande INVENTORY