FR 2824683 A1 20021115 FR 0106139 A 20010509 valeur fixe haute. _,! - rs Dispositif électronique de bascule multIplexce. L'invention concerne les circuits intogrés, et plus particulièrement les dispositifs électroniques de bascules multiplexces. Les dispositifs de bascules multiplexces sont par exemple utilisés dans les microprocesseurs en tant que structures de chemins de donnces. Habituellement, un dispositif de bascule multiplexce comporte des moyens de multiplexage à entrces multiples, suivis d'une bascule (flip-flop). Ces deux éléments sont des composants indépendants issus de bibliothèques de composants classiques. Or, ceci conduit à des structures ayant un encombrement surfacique non négligeable, des temps de propagation de signaux relativement importants, et une consommation de courant élevoe. L'invention vise à remédier à ces inconvénients. Un but de l'invention est de proposer un dispositif électronique de bascule multiplexce qui comporte des éléments communs aux moyens de multiplexage et à la bascule, ce qui conduit à une réduction de surface de la cellule de circuit intogré correspondante. L'invention a également pour but d'utiliser un signal d'horloge contrôlé ("gatod clock" en langue anglaise) pour commander l'étage de commutation esclave ("slave-switch") de la bascule, ce qui permet d'éviter une oscillation de certains noeuds du circuit et par conséquent de permettre une économie de consommation de courant. L'invention a encore pour but de combiner les moyens permettant de générer ce signal d'horloge contrôlé avec le circuit logique de décodage des moyens de multiplexage. L'invention vise ainsi non seulement à économiser de l'encombrement surfacique et de la consommation de courant, mais aussi à réduire les temps de propagation des signaux à l'intérieur du dispositif, notamment sur les chemins de donnces et sur les chemins de sélection des entrces de donnces. L'invention propose donc un dispositif électronique de bascule multiplexce comprenant des moyens de multiplexage à N entrces et une sortie, ces moyens de multiplex age étant commandés par un circuit logique de décodage, ainsi qu'une bascule comportant un premier étage de commotation commandé par un premier signal de commutation et précédant deux étages de mémorisation (par exemple deux paires d'inverseurs tête- bêche), ces deux étages de mémorisation étant séparés par un deuxième étage de commutation commandé par un deuxième signal de commutation. Selon une caractéristique générale de l'invention, les moyens de multiplexage comportent N interrupteurs individuellement commandables et formant également le premier étage de commutation ou étage de commutation maître ("master switch"). Le circuit logique de décodage délivre le premier signal de commutation et le dispositif comporte des moyens de contrôle recevant un signal d'horloge et délivrant un signal d'horloge contrôlé ("gatod clock") formant le deuxième signal de commutation. Ainsi, selon l'invention, le premier étage de commutation faisant office d'étage de commutation maître pour la bascule, fait également partie des moyens de multiplexage. Par ailleurs, le signal d'horloge contrôlé qui commande le deuxième étage de commutation (étage de commutation esclave) de la bascule, permet d'éviter un bagotement des noeuds de ce deuxième étage de commutation (bagotement qui se produisait dans l'art antérieur en raison du fait que cet étage de commutation esclave était directement commandé par le signal d'horloge). Par conséquent, cet absence de bagotement conduit à une réduction de la consommation de courant. Selon un mode de réalisation de l'invention, les moyens de contrôle comportent une mémoire-verrou ("latch" en langue anglaise) possédant une entrce de validation pour recevoir un signal de validation ("enable" en langue anglaise), une entrce de commande pour recevoir le signal d'horloge inversé, et une sortie de validation. Les moyens de contrôle comportent par ailleurs une porte logique ET possédant une première entrce relice à la sortie de validation et une deuxième entrce recevant le signal d'horloge, et une sortie délivrant le signal d'horloge contrôlé, c'est-à-dire le deuxième signal de commutation. Par ailleurs, le circuit de décodage possède une première entrce de contrôle recevant le signal d'horloge inversé et une deuxième entrce de contrôle connoctée à la sortie de validation de la mémoire-verrou. En d'autres termes, le premier signal de commutation est également conditionné par le signal d'horloge contrôlé ("gatod clock"). Selon un mode de réalisation de l'invention, le circuit de décodage comporte n entrces de décodage, avec N = 2n, et N portes de décodage de type ET. Chaque porte de décodage possède une première entrce formant ladite première entrce de contrôle, une deuxième entrce formant ladite deuxième entrce de contrôle, et n entrces supplémentaires relices aux n entrces de décodage. D'autres avantages et caractéristiques de l'invention apparâîtront à l'examen de la description détaillée d'un mode de réalisation, nullement limitatif, et des dessins annexés, sur lesquels: la figure 1 illustre schématiquement l'architecture interne d'un dispositif électronique de bascule multiplexce selon l'invention; et - la figure 2 représente des chronogrammes temporels illustrant le fonctionnement du dispositif de la figure 1 sur un exemple particulier. Sur la figure 1, les références A, B. C et D désignent les quatre entrces d'un dispositif électronique de bascule multiplexce DFF selon l'invention. Ces quatre entrces comportent, d'une façon classique, quatre inverseurs IVA, IVB, IVC et IVD. Les inverseurs IVA-IVD sont respectivement reliés aux entrces de quatre interrupteurs MSA-MSD, qui peuvent être par exemple formés chacun d'une paire de transistors complémentaires. Chaque interrupteur est commandé par un premier signal de commutation. Lorsque les interrupteurs sont formés d'une paire de transistors complémentaires, ce signal de commutation agit sur la grille de commande des deux transistors complémentaires. Plus précisément, l'interrupteur MSA est commandé par le signal de commutation a, l'interrupteur MSB par le signal de commutation b, l'interrupteur MSC par le signal de commutation c et l'interrupteur MSD par le signal de commutation d. C es quatre interrupteurs MS A-MSD forment le premier étage de commutation (étage de commutation maître) de la bascule du dispositif. Il. s forment également des moyens de multiplex age permettant de sélectionner sur commande l'une des quatre entrces A, B. C, D. Au noeud de sortie NI1, commun à ces quatre interrupteurs MSA-MSD, est relié le reste des composants de la bascule. Plus précisément, celle-ci comporte un premier étage de mémorisation BS1 formé ici et cl as siquement de deux inverseurs tête-bêche. La bascule comporte également un deuxième étage de mémorisation BS2 formé également de façon classique par deux inverseurs tête-bêche. Les deux étages de mémorisation BS 1 et BS2 sont mutuellement connoctés par l'intermédiaire d'un deuxième étage de commutation SS (étage de commotation esclave) formé ici d'un seul interrupteur. Cet interrupteur (par exemple également formé de deux transistors complémentaires) est commandé par un deuxième signal de commutation ENA2 dont on reviendra plus en détail ci-après sur la provenance. Enfin, de façon à conserver la parité des signaux logiques, un inverseur IVS est disposé en sortie BS de la bascule, puisque des inverseurs IVA-IVD sont disposés aux entrces du dispositif. Sur la partie haute de la figure 1, on a représenté le circuit logique de décodage du multiplexcur ainsi que des moyens de contrôle qui vont délivrer un signal d'horloge contrôlé formant le deuxième signal de commutation ENA2 et conditionnant les premiers signaux de cornmutation a,b, c, d. Plus précisément, ces moyens de contrôle comportent une mémoire-verrou LT ("latch" en langue anglaise) de structure classique et connue en soi, possédant une entrce de validation pour recevoir un signal de validation EN ("enable"), une entrce de commande pour recevoir le signal d'horloge CK inversé et une sortie délivrant un signal ENA1. Cette mémoire-verrou LT est transparente lorsque le signal d'horloge est à O et active lorsque le signal d'horloge est à 1, c'est-à-dire lorsque le signal d'horloge inversé est à O. Les moyens de contrôle comprennent, outre la mémoire- verrou LT, une porte logique ET, référencce P5, possédant une entrce relice à la sortie de validation de la mémoire-verrou et une autre entrce recevant le signal d'horloge. La sortie de cette porte-logique P5 délivre le deuxième s signal de commutation ENA2. Le circuit de logique de décodage comporte ici quatre portes logiques ET référencces P1, P2, P3, P4, délivrant respectivement les premiers signaux de commutation d, c, b et a. En fonction de la valeur logique O ou 1 des deux signaux de sélection SO et S1 présents aux deux entrces de sélection SO et S1 du circuit de décodage, un seul de ces quatre signaux de commutation a à d sera actif pour rendre passant l'interrupteur ma^tre correspondant et délivrer au noeud NI1 la donnce présente sur l'entrce correspondante. Plus précisément, si l'on note p, q, r et s les quatre entrces de chacune des portes P1 à P4, les entrces p et q forment deux entrces de contrôle pour la porte considérce. Une première entrce de contrôle p reçoit le signal d'horloge CK inversé, tandis qu'une deuxième entrce de contrôle q reçoit le signal ENA1 issu de la sortie de validation de la mémoire verrou LT. En fait, comme on le verra en détail ci-après, le signal d'horloge inversé arrivant sur la première entrce de contrôle p d'une porte logique Pi, sert à valider la sélection du chemin lorsque le signal d'horloge CK est à O. c'est-à-dire avant la fin du cycle et avant qu'il ne remonte à 1. Le signal ENA 1 sert quant à lui à éviter de faire osciller les noeuds a, b, c et d lorsque le signal d'horloge CK et de validation EN sont à 0. Ceci permet donc de minimiser la consommation de courant. Les entrces supplémentaires r et s de chacune des portes logiques Pi servent à la logique de décodage proprement dit. Plus précisément, l'entrce r de la porte P1 est relice à l'entrce de sélection SO, tandis que l'entrce supplémentaire s de la porte P1 est relice à l'entrce de sélection S1. L'entrce r de la porte P2 est également relice à l'entrce de sélection S 1 et l'entrce s de la porte P2 est relice à l'entrce SO par l'intermédiaire d'un inverseur IVO. L'entrce r de la porte P3 est relice à l'entrce S 1 par l'intermédiaire d'un inverseur IV1 et l'entrce s de la porte P3 est relice directement à l'entrce SO. L'entrce r de la porte P4 est relice à l'entrce S 1 par l'intermédiaire de l'inverseur IV1 et l'entrce s de la porte P4 est relice à l'entrce SO par l'intermédiaire de l'inverseur IVO. Ainsi, à titre d'exemple, la valeur logique O à l'entrce SO et la valeur logique 0 à l'entrce S1 vont permettre de mettre à 1 la valeur du signal a (lorsque le signal d'horloge CK est à O et lorsque le signal de validation EN passera à 1) et par conséquent de délivrer la donnce présente à l'entrce A au premier étage de mémorisation BS1 de la bascule. On va maintenant décrire plus en détail en se référant plus particulièrement à la figure 2, un tel exemple de mise en oeuvre. Sur cette figure 2, le signal d'horloge CK est représenté en haut de la figure. Un peu avant la fin d'un cycle du signal d'horloge, c'est-à-dire un peu avant que le signal d'horloge CK ne remonte à 1, on active à 1 le signal de validation EN. Et on place les signaux SO et S 1 dans leur état logique O. Les signaux r et s de la porte P4 étant inversés par rapport aux signaux S0 et S1, ils prennent alors la valeur 1. Le signal présent sur l'entrce p de la porte P4 est le signal d'horloge inversé. Il en résulte donc que le signal présent sur l'entrce q de la porte P4, c'est-à-dire le signal ENA 1, prend la valeur 1 lors de la montée à 1 du signal de validation EN et conserve cette valeur 1 jusqu'à ce que le signal de validation EN redescende à 0, ce qui se produit juste avant la fin du cycle d'horloge suivant. Par conséquent, lors de la montée à 1 du signal de validation EN, les quatre entrces de la porte logique P4 sont à 1, ce qui conduit à une montée à 1 du signal de commutation a. Le signal a reste à la valeur logique 1 jusqu'au front montant du signal d'horloge CK. Ceci a pour conséquence de valider la sélection de l'entrce A tant que le signal d'horloge CK est à O. Bien entendu, l'homme du métier saura choisir les caractéristiques des différents éléments logiques utilisés de façon à ce que le temps de propagation des signaux conduise effectivement à une montée à 1 du signal de commutation a avant l'occurence du front montant du signal d'horloge CK. On suppose maintenant qu'une donnce A 1 était présente à l'entrce A lors de la montée àl du signal de commutation a. Il en résulte que cette donnce A1 se trouve mémorisce dans l'étage de mémorisation BS l, la donnce complémentée NA1 étant disponible au noeud NI2. Lorsque le deuxième signal de commutation ENA2 passe à 1 sur le front montant du signal d'horloge CK, la donnce A1 est alors disponible en sortie BS de la bascule. On voit donc que le dispositif a permis de sélectionner une entrce du multiplexcur avant le front montant du signal d'horloge, de valider cette sélection puis de délivrer en sortie de la bascule la donnce présente à l'entrce sélectionnce du multiplexcur lors de l'occurence dudit front montant du signal d'horloge CK. I1 convient de noter ici que l'invention perrnet également de s'affranchir d'un multiplexcur de rebouclage pour la bascule de mémorisation. En effet, si l'on souhaite conserver une donnce dans la bascule au rythme des fronts d'horloge du signal CK, il suffit de maintenir le signal de validation EN à la valeur 0. REVENDICATIONS 1. Dispositif électronique de bascule multiplexce, comprenant des moyens de multiplexage à N entrces et une sortie commandés par un circuit logique de décodage, ainsi qu'une bascule comportant un premier étage de commutation commandé par un premier signal de commutation et précédant deux étages de mémorisation séparés par un deuxième étage de commutation commandé par un deuxième signal de commutation, caractérisé par le fait que les moyens de multiplexage comportent N interrupteurs individuellement commandables (MSA-MSD) et formant également le premier étage de commutation, par le fait que le circuit logique de décodage délivre le premier signal de commutation (a-d), et par le fait que le dispositif comporte des moyens de contrôle recevant un signal d'horloge (CK) et délivrant un signal d'horloge contrôlé (ENA2) formant le deuxième signal de commutation. 2. Dispositif selon la revendication 1, caractérisé par le fait que les moyens de contrôle comportent - une mémoire-verrou (LT) possédant une entrce de validation pour recevoir un signal de validation (EN), une entrce de commande pour recevoir le signal d'horloge inversé, et une sortie de validation, et - une porte logique ET (P5) possédant une première entrce relice à la sortie de validation, une deuxième entrce recevant le signal d'horloge, et une sortie délivrant le deuxième signal de commutation (ENA2), et par le fait que le circuit de décodage possède une première entrce de contrôle (p) recevant le signal d'horloge inversé et une deuxième entrce de contrôle (q) connoctée à la sortie de validation de la mémoire verrou. 3. Dispositif selon la revendication 2, caractérisé par le fait que le circuit de décodage comporte - n entrces de décodage (S0, S1), N étant égal à 2n, - N portes logiques de décodage de type ET (P1-P4) possédant chacune une première entrée (p) formant ladite première entrce de contrôle, une deuxième entrée (q) formant ladite deuxième entrce de contrôle, et n entrces supplémentaires (r, s) relices aux n entrces de