FR 2826496 A1 20021227 FR 0108347 A 20010625 revendications 5 à 9. MEMOIRE EEPROM PROTEGEE CONTRE LES EFFETS D'UN CLAQUAGE DE TRANSISTOR D'ACCES La présente invention concerne les mémoires effagables et programmables électriquement, comprenant des cellules mémoire comportant chacune un transistor à grille flottante et un transistor d'accès de type MOS. La présente invention concerne plus particulièrement une mémoire effagable et programmable électriquement, comprenant des cellules mémoire comprenant chacune un transistor à grille flottante et un transistor d'accès de type MOS, le transistor à grille floLtante ayant une première borne connectée au transistor d'accès, et des moyens pour appliquer, pendant des phases d' effacement de cellules mémoire, une première tension électrique et une seconde tension électrique respectivement sur la grille de contrôle et sur une deuxième borne des transistors à grille flottante de cellules mémoire à effacer. La figure 1 représente un exemple de mémoire EEPROM du type précité. La mémoire comprend des cellules mémoire CEij connectées à des lignes de sélection de ligne de mot WLSLi et à des lignes de bits BLj. Les lignes de bits sont groupées en colonnes COLk comprenant M lignes de bit BLo,... BLj...,BLMl. Les cellules mémoire connectéss à une même ligne de sélection WLSLi forment une ligne de mot WLi. Les cellules mémoire d'une même ligne de mot WLi connoctées aux M lignes de bit d'une colonne COLk forment un mot mémoire Wi k permettant de stocker M bits. Dans un souci de simplicité, un seul mot 2 2826496 Wi k appartenant à une colonne COLk et à une ligne de mot WLi est représenté sur la figure 1. Chaque cellule mémoire CEij comprend un transistor à grille flobtante FGT et un transistor d'accès AT de s type MOS. Le transistor AT a sa grille G connactée à la ligne WLSLi, son drain D connecté à une ligne de bit BLj et sa source S connoctée au drain D du transistor FGT. Le transistor FGT a sa grille de contrôle G connectée à une ligne de contrôle de grille CGLk et sa source S connectée à une ligne de source SL. La ligne SL est connectée à la masse par l'intermédiaire d'un transistor SLT piloté par un signal SLS. La ligne CGLk est reliée à une ligne de sélection de colonne CLk par l'intermédiaire d'un transistor de contrôle de grille CGTk ayant sa grille connectée à la ligne WLSLi. Chaque ligne WLSLi est contrôlée par un signal V délivré par une sortie OUTi d'un décodeur de ligne RDEC. Chaque ligne CLk est contrôlée par un signal de contrôle de grille VCG délivré par un verrou de colonne LTk et chaque verrou LTk est contrôlé par un signal de sélection de colonne SCOLk délivré par une sortie OUTk d'un décodeur de colonne CDEC. Les décodeurs RDEC et CDEC reçoivent respectivement les bits de poids fort ADH et de poids faible ADL de l'adresse dun mot Wi à sélectionner. Chaque ligne de bit BLj est reliée à un verrou de programmation LPj piloté par un signal de sélection de colonne SCOLk. Chaque verrou LPj est connsaté à un bus WB pour recevoir, avant une opération de programmation, un bit de données bj parmi M bits bo à bM1. Chaque ligne de bit BLj est également reliée à un amplificateur de lecture SAj par l'intermédiaire d'un transistor de sélection de colonne TSk, d'un transistor de lecture TR et d'un bus de multiplexage MB. Les transistors TSk sont pilotés par le signal de sélection de colonne SCOLk 3 2826496 tandis que les transistors TR sont pilotés par un signal de lecture READ. Des: amplificateurs de lecture SAo à SAM1, connectés en entrce au bus MB et en sortie à un bus RB, permettent de lire les M bits d'un mot Wi k. Dans une telle mémoire, une opération d' effacement ou de programmation de cellules mémoire consiste dans l' injection ou l' extraction de charges électriques par effet tunnel (effet Fowler Nordheim) dans la grille flobLante des transistors FGT. Un transistor FGT effacé présente une tension de seuil VT1 et un transistor FGT programmé présente une tension de seuil VT2. Lorsqu'une tension de lecture Vread comprise entre VT1 et VT2 est appliquée sur sa grille de contrôle, un transistor FGT effacé reste bloqué, ce qui correspond par convention à un "1" logique, et un transistor programmé est passant, ce qui correspond par convention à un "O" logique, une convention inverse pouvant être retenue. L' effacement collectif des transistors FGT d'une ligne de mot WLi est obtenu en appliquant une tension Vpp de 15 à 20 V sur la grille de contrôle des transistors FGT, pendant que la ligne de source SL est à O et que le drain des transistors FGT est à un potentiel flottant. La programmation individuelle de transistors FGT est obtenue en appliquant la tension Vpp sur les drains des transistors FGT via les transistors d'accès AT, pendant que la grille de contrôle des transistors FGT est à O et que la ligne de source SL est à un potentiel flottant. Ces opérations sont réalisées au moyen des décodeurs RDEC, CDEC, des verrous LCk et LPj, en faisant monter la tension d'alimentation Vcc de ces éléments, de l'ordre de 3 à 5V, jusqu'à la tension Vpp. Le tableau 1 ci-après résume les valeurs des signaux de contrôle pendant les opérations d' effacement, programmation et lecture d'une cellule mémoire CEij. Vs est le signal de contrôle présent sur la ligne de source 4 2826496 SL, VB est le signal de contrôle présent sur la ligne de bit BLj et Vsense est un signal délivré par les amplificateurs de lecture. Tableau 1 Opération EFFACEMENT PROGRAMMATION LECTURE Signaux de contrôle VCG VPP O (maSSe) Vread VWI] Vpp Vpp Vcc Vs 0 (masse) flottant 0 (masse) VBE floLtant Vpp Vsense En raison de l' application de la tension Vpp sur leur grille ou leur drain, les transistors d'accès AT et les transistors à grille flottante FGT subissent un stress électrique non négligeable au cours de cycles successifs d' effacement/ programmation. Les oxydes de grille de ces transistors sont choisis en conséquence, et sont des oxydes haute tension présumés capables de supporter des tensions pouvant atteindre les 30 V. Toutefois, ces oxydes de grille ne sont pas parfaits et présentent divers défauts ou impuretés susceptibles d'entraîner leur claquage dans des conditions normales d'utilisation. Ainsi, on observe parfois le claquage d'un transistor d'accès ou d'un transistor à grille flobLante après quelques centaines ou milliers de cycles d'effacement/programmation. Bien que la probabilité de claquage d'un transistor soit faible, le nombre de cellules mémoire présent dans une mémoire EEPROM est élevé et, statistiquement, le taux de rejet de mémoires défaillantes n'est pas négligeable. Pour pallier cet inconvénient, il est connu d'associer aux bits de données stockés dans la mémoire un code de correction d'erreur, ou code ECC, permettant de détecter et corriger au moins un bit erroné dans une chaîne de bits. Par exemple, un code de Hamming de 4 bits s 2826496 ajouté à 8 bits de données permet de détecter et corriger un bit erroné au moment de la lecture de la chaîne de bits. Cette précaution s'avère généralement suffisante pour corriger les conséquences du claquage d'un transistor à grille flobtante, mais s'avère inefficace pour contrer une défaillance d'un transistor d'accès. En effet, selon des constatations faites par la demanderesse, il est souvent impossible d' effacer correctement les cellules mémoire d'une ligne de mot WLi comprenant un transistor d'accès défectueux, ou de programmer correctement des cellules mémoire connectées à une ligne de bit BLj comprenant un transistor d'accès défectueux. Comme cela sera expliqué en détail plus loin, ces inconvénients sont attribuables à l' existence d'un court- circuit entre la grille et le drain ou la source du transistor d'accès, qui fait chuter la tension Vpp sur la ligne de sélection de ligne de mot au cours d'un cycle d' effacement ou fait chuter la tension Vpp sur la ligne de bit au cours d'un cycle de programmation. La présente invention vise à pallier ces ,. nconvenlent s. Plus particulièrement, un objectif de la présente invention est de prévoir un moyen permettant d' effacer 2s des cellules mémoire appartenant à une ligne de mot comprenant un transistor d'accès défectueux. Un autre objectif de la présente invention est de prévoir un moyen permettant de programmer des cellules rattachéss à une ligne de bit comprenant un transistor d'accès défectueux. Un objectif de la présente invention est atteint par la prévision d'une mémoire effacable et programmable électriquement du type décrit ci-dessus, comprenant des moyens pour appliquer sur la grille de transistors 3s d'accès de cellules mémoire à effacer, un signal 6 2826496 électrique déterminé dont la valeur en tension est différente de la première tension électrique et présente une différence de potentiel faible ou nulle relativement à la deuxième-tension électrique. Selon un mode de réalisation, la seconde tension présente une valeur nulle pendant des phases d' effacement. Selon un mode de réalisation, le signal électrique déterminé présente une valeur en tension nulle pendant des phases d' effacement. Selon un mode de réalisation, le signal électrique déterminé est porté à un potentiel flottant pendant des phases d' effacement. Selon un mode de réalisation, la mémoire comprend des cellules mémoire agencées en lignes de mot, un décodeur de ligne délivrant au moins un signal de sélection de ligne de mot pendant des phases d' effacement, de programmation ou de lecture de cellules mémoire, des premiers moyens conducteurs, pour amener un signal de sélection de ligne de mot sur la grille des transistors d'accès des cellules mémoire d'une ligne de mot, et des moyens pour empêcher l 'application du signal de sélection de ligne de mot sur les premiers moyens conducteurs pendant des phases deffacement, et pour appliquer le signal électrique déterminé à la place du signal de sélection de ligne de mot. Selon un mode de réalisation, les moyens pour empêcher l'application d'un signal de sélection de ligne de mot comprennent un circuit logique connecté en sortie aux premiers moyens conducteurs, recevant en entrée le signal de sélection de ligne de mot et un signal de contrôle, recopiant le signal de sélection de ligne de mot lorsque le signal de contrôle présente une première valeur et délivrant le signal électrique déterminé 7 2826496 lorsque le signal de contrôle présente une seconde valeur. Se lon un mode de réal isat ion, la mémoire comprend des transistors de contrôle de grille pour contrôler des grilles de contrôle de transistors à grille flobLante, et des seconds moyens conducteurs, distincts des premiers moyens conducteurs, pour amener un signal de sélection de ligne de mot sur des grilles de transistors de contrôle de grille. Selon un mode de réalisation, la mémoire comprend des lignes de bit connectées aux transistors d'accès, pour la programmation ou la lecture de cellules mémoire, et des moyens pour limiter un courant de programmation circulant dans au moins une ligne de bit pendant la programmation d'au moins une cellule mémoire. Selon un mode de réalisation, la mémoire comprend un limiteur de courant agencé entre chaque ligne de bit et une source de tension de programmation. Selon un mode de réalisation, la mémoire comprend un limiteur de courant agencé dans un verrou de programmation relié à au moins une ligne de bit. Selon un mode de réalisation, le limiteur de courant comprend un transistor piloté par une tension de référence délivrée par un circuit de contrôle de courant commun à tout ou partie des lignes de bit de la mémoire. Selon un mode de réalisation, la mémoire comprend des transistors de contrôle de grille pour contrôler des grilles de contrôle de transistors à grille floLtante, et des moyens pour appliquer sur les grilles de transistors de contrôle de grille, pendant des phases de programmation, une tension inférieure à une tension de programmation. La présente invention concerne également un procédé d' effacement et de programmation de cellules mémoire 3s comprenant chacune un transistor à grille flottante et un transistor d'accès de type MOS, le transistor à grille flobLante ayant une première borne connectée au transistor d'accès, l 'effacement d'une cellule mémoire comprenant l'application d'une première tension électrique et une seconde tension électrique respectivement sur la grille de contrôle et sur une deuxième borne des transistors à grille flottante de cellules mémoire à effacer, procédé dans lequel l' effacement de cellules mémoire comprend l'application, sur la grille de transistors d'accès de cellules mémoire à effacer, d'un signal électrique déterminé dont la valeur en tension est différente de la première tension électrique et présente une différence de potentiel faible ou nulle relativement à la deuxième tension électrique. Selon un mode de réalisation, la seconde tension présente une valeur nulle pendant des phases d' effacement. Selon un mode de réalisation, le signal électrique déterminé présente une valeur en tension nulle pendant des phases d'effacement. Selon un mode de réalisation, le signal électrique déterminé est porté à un potentiel flottant pendant des phases d' effacement. Selon un mode de réalisation, le procédé est mis en oeuvre dans une mémoire comprenant des cellules mémoire agencées en lignes de mot, un décodeur de ligne délivrant au moins un signal de sélection de ligne de mot pendant des phases d' effacement, de programmation ou de lecture de cellules mémoire, et des premiers moyens conducteurs, pour amener un signal de sélection de ligne de mot sur la grille des transistors d'accès des cellules mémoire d'une ligne de mot, et comprend une étape consistant à empêcher l 'application du signal de sélection de ligne de mot sur le s premiers moyens conducteurs pendant de s phases d' effacement, et à appliquer le signal électrique 9 2826496 déterminé à la place du signal de sélection de ligne de mot. Selon un mode de réalisation, on empêche l 'application d'un signal de sélection sur les premiers moyens conducteurs au moyen d'un circuit logique connecté en sortie aux premiers moyens conducteurs, recevant en entrée le signal de sélection de ligne de mot et un signal de contrôle, recopiant le signal de sélection de ligne de mot lorsque le signal de contrôle présente une première valeur et délivrant le signal électrique déterminé lorsque le signal de contrôle présente une seconde valeur. Selon un mode de réalisation, le procédé est mis en oeuvre dans une mémoire comprenant des transistors de contrôle de grille pour contrôler des grilles de contrôle de transistors à grille flottante, et comprend une étape consistant à prévoir des seconds moyens conducteurs, distincts des premiers moyens conducteurs, pour amener un signal de sélection de ligne de mot sur des grilles de transistors de contrôle de grille. Selon un mode de réalisation, la programmation d'une cellule mémoire comprend l'application d'une tension de programmation sur une ligne de bit connectée au transistor d'accès de la cellule mémoire, et la limitation d'un courant de programmation circulant dans la ligne de bit, si le courant de programmation atteint une valeur détermince. Selon un mode de réalisation, la limitation d'un courant de programmation est assurée au moyen d'un limiteur de courant agencé entre la ligne de bit et une source de tension de programmation. Se lon un mode de réal isat ion, on agence le l imiteur de courant de programmation dans un verrou de programmation relié à la ligne de bit. o 2826496 Selon un mode de réalisation, le procédé est mis en oeuvre dans une mémoire comprenant des transistors de contrôle de grille pour contrôler des grilles de contrôle de transistors à grille flottante, et comprend l 'application sur des grilles de transistors de contrôle de grille, pendant des phases de programmation, d'une tension inférieure à une tension de programmation. Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés plus en détail dans la description suivante du procédé selon l' invention et d'une mémoire EEPROM selon l 'invention, faite à titre non limitatif en relation avec les figures jointes parmi lesquelles: - la figure 1 précédemment décrite représente un exemple d' architecture de mémoire EEPROM classique, - la figure 2 est une vue en coupe d'un transistor d'accès dont l'oxyde de grille a claqué, - les figures 3A à 3E représentent les tensions électriques appliquées à une cellule mémoire EEPROM classique dans cinq situations différentes, et illustrent une analyse de défaillance faisant intégralement partie de la présente invention, - la figure 4 représente une architecture de ligne de mot selon la présente invention, - la figure 5 représente une variante de réalisation de l' architecture de ligne de mot représentée en figure 4, la figure 6 représente une caractéristique d'un décodeur de ligne selon l'invention, prévue en relation avec l' architecture de ligne de mot représentée sur les figures 4 ou 5, - la figure 7 représente un variante de réalisation du décodeur de la figure 6, - la figure 8 est le schéma d'une mémoire EEPROM selon l' invention, et 1 1 2826496 - la figure 9 est le schéma d'un verrou de programmation selon l'invention. La présente invention se fonde sur une analyse détaillée des problèmes entraînés par la défaillance d'un transistor d'accès d'une cellule mémoire EEPROM, qui sera exposée plus loin. Il sera préalablement noté que l'objectif de la présente invention n'est pas de permettre la réparation d'une cellule mémoire comprenant un transistor d'accès défectueux, dont l'état est irréversible, mais de maintenir la mémoire dans un état opérationnel malgré l' existence d'un transistor d'accès défectueux. On entend par "état opérationnel" le fait qu'il soit possible de procéder à des opérations d' effacement ou de programmation sur des cellules mémoire voisines appartenant à la même ligne de mot ou à la même ligne de bit que la cellule défectueuse. En d'autres termes, l'idée de la présente invention est de confiner les effets d'une défaillance d'un transistor d'accès à la cellule contenant le transistor défectueux, et d'éviter une contamination du dysfonctionnement aux cellules voisines, en termes d'effagabilité ou de programmabilité de ces cellules. En effet, un défaut portant sur une seule cellule mémoire peut touj ours être corrigé en lecture par les techniques classiques de correction d'erreur utilisant des codes ECC, par exemple des codes de Hamming, tandis qu'un défaut affectant un ensemble de cellules ne peut être corrigé. La présente invention repose tout d'abord sur l'hypothèse qu'une défaillance d'un transistor d'accès AT est attribuable à un claquage de l'oxyde de grille du transistor. Comme cela est représenté en figure 2, la grille d'un transistor d'accès AT comprend un matériau de grille l (silicium polycristallin) déposé sur un substrat de silicium 2, par exemple de type P, par l'intermédiaire d'une couche d'oxyde 3. Des régions de 12 2826496 drain D et de source S. par exemple de type N+, sont implantées de chaque coté du matériau de grille 1. Ces régions de drain et de source sont respectivement connectées, grâce à des contacts métalliques M1 et M2, à une ligne de bit BLj et au drain D d'un transistor à grille flottante FGT. Un claquage de la couche d'oxyde 3 se traduit par l' apparition d'une résistance de fuite Rd. dont la valeur peut être estimée de l'ordre de quelques centaines de KQ. Cette réaistance Rd est représentée ici dans une position centrale relativement aux régions de drain et de source, mais peut également apparaître en bordure de grille, côté drain ou côté source. Les figures 3A à 3E représentent une cellule mémoire CEij classique dans cinq situations différentes, et illustrent l'analyse conduite par les inventeurs pour comprendre les effets du claquage d'un transistor d'accès sur les cellules voisines, et pour trouver des remèdes pratiques, sur la base de l'hypothèse suementionnée (existence d'une résistance de fuite Rd) . Des défauts tels que le claquage d'une ligne conductrice ne sont pas pris en compte ici. Sur ces figures, l'agencement de la cellule CEij est conforme à celui décrit au préambule et les références des divers éléments sont conservées. La cellule CEij comprend ainsi un transistor d'accès AT et un transistor FGT. Le transistor AT a sa grille G connectée à une ligne de sélection de ligne de mot WLSLi recevant un signal de contrôle Vw, son drain D connecté à une ligne de bit BLj recevant un signal de contrôle VBE, et sa source connectée au drain du transistor FGT. Le transistor FGT a sa source S connactée à une ligne de source SL recevant un signal de contrôle Vs. et sa grille de contrôle connoctée à une ligne de contrôle de grille CGLk. La ligne CGLk repoit par l'intermédiaire d'un transistor de contrôle de grille CGTk un signal de 13 2826496 contrôle de grille VCG délivré par un verrou de colonne LCk (non représenté, voir fig. l). Le transistor CGTk a par ailleurs sa grille connsctée à la ligne de sélection WLSLi. Sur la figure 3A, la cellule CEij est en phase d' effacement et les signaux de contrôle présentent les valeurs mentionnées dans le tableau l figurant au préambule, colonne "EFFACEMENT". Le transistor d'accès AT recoit la tension Vpp sur sa grille, son drain est à un potentiel flottant (symbole "#") et sa source est connectée à la masse (Vs=0) par l'intermédiaire du transistor FGT, qui est passant (tension Vpp sur la grille de contrôle du transistor FGT). Dans ces conditions, un claquage de la couche d'oxyde entre la grille et la source du transistor d'accès AT provoque un court-circuit entre la tension Vpp et la masse. Il en résulte un effondrement de la tension Vpp car la source de tension délivrant la tension Vpp, par exemple une pompe de charge PMP représentée en figure l, ne présente pas une sortance suffisante pour supporter le courant de fuite. L'effondrement de la tension Vpp empêche l' effacement des autres cellules mémoire de la ligne de mot concernée. Un premier objectif de l' invention est ainsi de remédier à ce problème. Sur la figure 3B, la cellule est en phase de programmation et les signaux de contrôle présentent les valeurs mentionnées dans le tableau l, colonne "PROGRAMMATION". Le transistor d'accès AT recoit la tension Vpp sur sa grille et sur son drain, sa source est à un potentiel flottant (signal Vs flobtant et tension nulle sur la grille de contrôle du transistor FGT). Dans ces conditions, un canal conducteur 4 (Cf. fig. 2) apparaît dans le transistor AT. Si l'oxyde de grille du transistor AT est claqué et présente une résistance de 14 2826496 fuite Rd. le canal 4 isole la tension Vpp présente sur la grille du substrat de silicium 2. Le défaut peut ainsi être toléré car il n'empêche par la programmation simultanée de cellules mémoire appartenant à la même ligne de mot. Il n'y a pas de contamination du défaut aux cellules voisines. Le déroulement du processus de programmation du transistor FGT demeure aléatoire pour la cellule CEij. En tout état de cause, la cellule mémoire est considérée comme défectueuse et ne pourra pas être lue, comme cela sera vu plus loin. Sur la figure 3C, la cellule CEij n'est pas en phase de programmation mais est connectée à une ligne de bit BLj recevant la tension Vpp car une autre cellule mémoire connectée à cette ligne de bit est en phase de programmation. Le transistor d'accès AT a sa grille à la masse car la ligne de mot à laquelle il appartient n'est pas sélectionnée. Si l'oxyde de grille du transistor AT est claqué, et que la résistance de claquage Rd se trouve côté drain, la tension Vpp sur la ligne de bit est en courtcircuit avec la masse. Il se produit une fuite de courant qui conduit à l'effondrement de la tension Vpp, empêchant la programmation de la cellule mémoire connectée à la ligne de bit. Un second objectif de la présente invention est ainsi de remédier à ce problème. Sur la figure 3D, la cellule mémoire est en phase de lecture et les signaux de contrôle présentent les valeurs mentionnées dans le tableau l, colonne ''LECTURE". Le transistor d'accès AT recoit la tension Vsense sur son drain et la tension Vcc sur sa grille. Sa source est à la masse (Vs=O) par l'intermédiaire du transistor FGT (tension Vread sur la grille de contrôle du transistor FGT). Ici, un claquage de la couche d'oxyde de grille du transistor d'accès entraîne un court-circuit entre sa grille et son canal conducteur 4 (fig. 2). L'état du 2826496 transistor d'accès AT, passant ou bloqué, est incertain. Quoi qu'il en soit, la cellule est considérée comme défectueuse et le bit qui y est lu considéré comme non valable. Le défaut de lecture peut être corrigé au moyen s d'un code ECC, comme indiqué plus haut. Il n'y a pas de contamination des effets du défaut sur le processus de lecture de cellules voisines. Sur la figure 3E, la cellule mémoire n'est pas en phase de lecture mais est connectée à une ligne de bit BLj recevant la tension Vsense car une autre cellule mémoire connsctée à cette ligne de bit est en train d'être lue. Le drain du transistor d'accès AT reçoit ainsi la tension Vsense, tandis que sa grille est à la masse, la ligne de mot n'étant pas sélectionnée. Ici, un claquage de la couche d'oxyde du transistor d'accès entraîne un court-circuit entre la tension Vsense et la masse, et l' apparition d'un courant de fuite qui fausse la détection de l'état passant ou bloqué de la cellule voisine en cours de lecture. En conséquence, toute autre cellule mémoire connectée à la ligne de bit BLj ne peut être lue correctement. Comme dans le cas précédent, ce défaut peut être toléré et corrigé au moyen d'un code ECC, comme indiqué plus haut, car il ne concerne qu'une seule cellule mémoire par ligne de mot. 2s En définitive, selon la présente invention, il apparaît que la présence d'un transistor d'accès défectueux dans une mémoire entraîne une erreur de stockage d'un bit qui peut être corrigee en lecture au moyen d'un code de correction d'erreur classique, mais entraîne deux conséquences rédhibitoires, la première apparaissant lors de l' effacement de cellules appartenant à la ligne de mot comprenant le transistor d'accès défectueux, la seconde apparaissant lors de la programmation de cellules connectées à la même ligne de bit que le transistor d'accès défectueux. 16 2826496 On décrira maintenant deux aspects de la présente invention permettant de pal lier respect ivement ces deux inconvénients. Correction des effets du claquaqe d'un transistor s d'accès pendant des phases d' effacement La présente invention repose ici sur la constatation selon laquelle la sélection d'un transistor d'accès au moyen de la tension Vpp est inutile en phase d' effacement, le processus d' effacement nécessitant seulement l 'application de la tension Vpp sur la grille de contrôle des transistors à grille flottante et l 'application d'un potentiel électrique de valeur déterminée sur la source de ces transistors, généralement la masse. Selonun premier aspect de la présente invention, on propose ainsi de ne pas appliquer la tension Vpp sur la grille des transistors d'accès pendant les périodes deffacement. Plus particulièrement, la tension devant être appliquée sur la grille des transistors d'accès doit être telle que la tension Vpp ne s'effondre pas pendant une opération d' effacement, en cas de court-circuit entre la grille et la source d'un transistor d'accès. La figure 4 est une vue partielle d'une mémoire 20 selon l 'invention et représente une architecture de ligne de mot WLi permettant de mettre en _uvre le premier aspect de l'invention. Dans un souci de simplicité de la figure, un seul mot Wi k comprenant M cellules mémoire CEij est représenté sur la ligne de mot WLi. Le mot Wi k appartient à une colonne COLk comprenant M lignes de bit BLo,...BLj... BLM1. De façon classique, chaque cellule mémoire comprend un transistor à grille floUtante FGT et un transistor d'accès AT. Le transistor d'accès AT a son drain connecté à une ligne de bit BLj et sa source connectée au drain du transistor FGT, dont la source est connectée à une ligne de source SL. La grille de contrôle 17 2826496 du transistor FGT est connectée à une ligne de contrôle de grille CGLk qui est reliée à une ligne de sélection de colonne CLk par l'intermédiaire d'un transistor de contrôle de grille CGTk commun à toutes les cellules du mot Wi k. La ligne de sélection de colonne CLk recoit un signal de contrôle de grille VCG délivré par un verrou de colonne (non représenté), et la grille de contrôle du transistor CGTk est relise à une ligne de sélection de ligne de mot WLSLi. Selon l 'invention, la grille du transistor d'accès AT de chaque cellule mémoire n'est pas connectée à la ligne de sélection de ligne de mot WLSLi et est connectée à une ligne spéciale ATLi, prévue pour le contrôle des grilles des transistors d'accès. La ligne de sélection WLSLi n'est connectée qu'au transistor de contrôle de grille CGTk, ainsi qu'aux transistors de contrôle de grille des autres mots appartenant à la ligne de mot WL (non représentés). La ligne de sélection WLSLi est connectée à une sortie OUTi d'un décodeur de ligne RDEC1 délivrant de facon classique un signal Vw de sélection de ligne de mot. Selon l' invention, le décodeur REDC1 comprend une deuxième sortie OUTi', qui est connectée à la ligne ATLi et qui délivre un signal VAT assurant le contrôle de la grille des transistors d'accès. Le signal VAT est identique au signal Vw pendant des phases de programmation ou de lecture, et la mémoire 20 fonctionne ainsi de facon classique en programmation et lecture. Par contre, pendant des phases d' effacement, le signal VAT est porté à une tension égale à celle du signal Vs se trouvant sur la source des transistors à grille floUtante, soit ici une tension nulle. On voit que le problème exposé plus haut en relation avec la figure 3A n'existe plus ici car la différence de tension entre la grille d'un transistor 18 2826496 d'accès AT et la source du transistor à grille floLtante FGT est nulle, les signaux VAT et Vs étant égaux en tension pendant les périodes d'effacement. Ainsi, le claquage de l'oxyde de grille d'un transistor d'accès ne S provoque pas de court-circuit entre la tension Vpp et la tension Vs. Le défaut éventuel d'un transistor d'accès est donc confiné à la cellule mémoire contenant le transistor d'accès, sans contamination aux autres cellules, en termes d'effagabilité de ces cellules. Le tableau 2 ci-après résume les valeurs des signaux de contrôle pendant les opérations d' effacement, de programmation et de lecture de la mémoire 20 Comme précédemment, le signal de contrôle présent sur la ligne de bit BLj est désigné VBL. La tension Vcc est de l'ordre de 3 à 5V, la tension Vpp de l'ordre de 15 à 20V, la tension délivrse par des amplificateurs de lecture est désignce Vsense. Les valeurs mentionnées en caractère gras distinguent la mémoire selon l 'invention d'une mémoire classique. Il apparaît clairement qu'en phase d' effacement la différence de tension entre le signal VAT et le signal Vs est nulle. Il apparaît également qu'en phase de programmation, la structure de ligne de mot selon l' invention permet d'appliquer indifféremment la tension Vpp ou la tension Vcc sur la ligne de sélection de ligne de mot WLSLi (signal Vw), car le transistor de contrôle de grille CGTk doit seulement connecter à la masse la grille de contrôle des transistors FGT (signal VCG = 0). Le signal Vw peut donc être choisi différent du signal VAT en phase de programmation, en ce qui concerne sa valeur en tension. L'avantage de commander des transistors de contrôle de grille CGT avec la tension Vcc en phase de programmation, est de limiter le stress électrique subi par ces transistors. 19 2826496 Tableau 2 Opération EFFACEMENT PROGRAMMATION LECTURE Signaux de contrôle VCG = VPP O (maSSe) Vread VWL VPP VPP ( OU VC C) VC C VAT O (maS8e) Vpp Vcc vs 0 (masse) floUtant 0 (masse) VBL flobLant Vpp Vsense De fac,on générale, la mise en _uvre de cet aspect de la présente l' invention nécessite peu de changements par rapport à une mémoire classique. Ces changements comprennent l'ajout de la ligne ATLi et une modification des connections électriques au niveau des grilles des transistors d'accès AT. La figure 5 représente une architecture de ligne de mot WLi semblable à la précédente mais pouvant être obtenue simplement à partir de la topographie ("layout") d'une mémoire classique, avec un minimum de modifications. Le transistor de contrôle de grille originel, désigné CGTOLDk, est conservé mais n'est pas connecté à la ligne de sélection de colonne CLk. Un nouveau transistor de contrôle de grille CGTk est ajouté à chaque mot présent dans la ligne de mot WLi. Est également ajoutée la ligne de sélection WLSLi, qui correspond en pratique à une ligne métallique passant sur la grille du transistor de contrôle de grille CGTk (et sur les grilles de contrôle des transistors CGTk des autres mots présents sur la ligne de mot, non représentés ici). Le drain du transistor inutilisé CGTOLDk peut être connecté au drain des autres transistors CGTOLDk présents sur les autres lignes de mot de la mémoire (non représentés). 2826496 Ainsi, ce mode de réalisation ne nécessite pas de défaire les connexions originelles entre les grilles des transistors d'accès AT, car la ligne de sélection WLSLi originelle devient la ligne de contrôle ATLi réservée aux transistors d'accès AT. Les modifications à prévoir dans un décodeur de ligne classique RDEC, pour obtenir un décodeur REDC1 selon l' invention, sont également simples comme cela est illustré en figure 6. Sur cette figure, on voit que le décodeur originel REDC est conservé, la sortie OUTi du décodeur RDEC formant la sortie OUTi du décodeur RDEC1 selon l' invention. La sortie OUTi', qui délivre le signal VAT! est formée par la sortie d'une porte ET A1 recevant en entrée le signal Vw et un signal /ERASE. La porte A1 est obtenue classiquement par l' association d'une porte NON ET référencée NA1 en série avec une porte inverseuse Ilo Le signal /ERASE est à 1 (tension Vpp) pendant les phases de programmation, et est également à 1 (tension Vcc) pendant les phases de lecture, de sorte que le signal VAT recopie le signal Vw. Pendant une phase d'effacement, le signal /ERASE est à 0 et le signal VAT passe à 0. La valeur en tension du signal VAT assurant une différence de tension nulle entre la grille dun transistor AT et la source d'un transistor FGT peut également, au lieu d'être la masse, être un potentiel flobtant. En effet, s'il existe un court-circuit entre la grille et la source du transistor d'accès, la grille du transistor d'accès se retrouve au même potentiel électrique que la source du transistor à grille flobLante (Vs), ce qui est compatible avec l 'application d'un potentiel flottant sur la ligne ATLi. La figure 7 illustre un mode de réalisation d'un décodeur RDEC2 selon l' invention dans lequel le signal VAT est délivré par la source S d'un transistor MOS dont le drain D est connecté 21 2826496 à la sortie OUTi du décodeur RDEC. Le transistor MOS est piloté par le signal /ERASE et son drain délivre un signal de contrôle VAT qui est flottant quand le signal /ERASE est à 0. D'autre part, bien que l'on ait proposé dans ce qui précède l'application d'une tension nulle ou d'un potentiel flottant sur les grilles des transistors d'accès pendant les phases d' effacement, il va de soi que le signal VAT pourrait être porté à une autre valeur si la tension Vs appliquée sur la source des transistors à grille flottante était différente de 0. Par exemple, certains procédés d' effacement font intervenir une tension de source négative. On appliquerait dans ce cas une tension négative sur la grille des transistors d'accès pendant les phases d' effacement. Enfin, une variante du décodeur décrit ci-dessus consiste à prévoir, pendant les phases de programmation, l 'application de la tension Vcc au lieu de la tension Vpp sur les grilles des transistors CGTk afin de limiter le stress électrique de ces transistors, comme cela a déjà été proposé plus haut. Correction des effets du claquaqe dun transistor d'accès pendant des phases de proqrammation La figure 8 est une vue plus étendue de la mémoire 20 selon l'invention. On y retrouve l' architecture de ligne de mot WLi selon l' invention et le décodeur de ligne REDC1. Sont également représentés un décodeur de colonne CDEC classique, un verrou de colonne classique LCk, qui est connecté à la ligne CLk, et des verrous de programmation LPIl,...LPIj...,LPIMl selon l' invention. Ces verrous sont connsctés aux lignes de bit BLo,...BLj,...BLM1 de la colonne COLk ainsi qu'à un bus de donnses WB permettant d'appliquer aux verrous des bits à programmer. Ils reçoivent également un signal de remise à zéro RST et un signal de sélection de colonne SCOLk. 22 2826496 Les autres éléments de la mémoire ne sont pas représentés et sont par exemple identiques à ceux représentés sur la figure l décrite au préambule. Selon l' invention, chaque verrou de programmation s LPIj est asservi en courant par un circuit de contrôle de courant ICC, et délivre dans la ligne bit BLj à laquelle il est rattaché, pendant une phase de programmation, un courant ne pouvant pas dépasser une valeur maximale Imax. Cette valeur maximale Imax est calculée de manière que la somme des courants délivrés dans chacune des lignes de bit n'excède pas le courant maximal pouvant être délivré par la source de tension Vpp, ici une pompe de charge PMP. On supposera ici que la mémoire comprend n colonnes de M lignes de bit chacune, et que n*M cellules mémoire sont programméss simultanément (programmation d'une suite de "0" dans toute une page de la mémoire). Si la mémoire est saine, chaque ligne de bit est traversée par un courant nominal de programmation Iprog et le courant délivré par la pompe de charge est égal à n*M*Iprog. Si par contre une ligne de bit comprend un transistor d'accès claqué, cette ligne de bit est traversée par un courant de fuite If qui est nettement supérieur à Iprog mais qui est limité à la valeur Imax imposée par le verrou de programmation concerné. Ainsi, si l'on suppose que chaque colonne comprend un transistor d'accès claqué, le courant total IP délivré par la pompe de charge est égal à: (l) IP = n*Imax + n(M-l)Iprog En désignant par IPmax le courant maximal pouvant être délivré par la pompe de charge, il vient que le courant Imax imposé dans chaque ligne de bit doit être inférieur à: 23 2826496 (2) Imax c [IPmax - n(M-l)Iprog]/n Dans ces conditions, la tension Vpp délivrée par la pompe de charge ne peut pas s'effondrer pendant une phase de programmation, et le problème exposé plus haut en relation avec la figure 3C est résolu. On a supposé pour le calcul de l'équation (2) que l'on accepte au maximum un transistor d'accès défectueux par colonne, et cela correspond au cas o l'on prévoit un code EEC permettant de corriger un bit et un seul par chaîne de bit. Toutefois, si l'on prévoit un code ECC permettant de corriger K bits par chaîne de bits, la relation (2) devient: (3) Imax de bits. La figure 9 représente un exemple de réalisation du circuit ICC et d'un verrou de programmation LPIj selon l' invention, dans lequel on utilise le principe du miroir de courant. Le circuit ICC comprend un transistor PMOS TPl ayant sa grille ramenée sur son drain, agencé en série avec un générateur de courant IGEN imposant un courant Imax dans le transistor TP1. Une tension Vref est prélevée sur la grille du transistor TPl et est appliquée au verrou de programmation LPIj. Le verrou LPI comprend classiquement une cellule mémoire volatile formée par deux portes inverseuses INVl, INV2 connectées tête-bêche. L'entrée de la porte INVl est reliée à la masse par l'intermédiaire de deux transistors NMOS TNl, TN2. Le transistor TNl reçoit sur la grille un bit b issu du bus de données WB et le transistor TN2 24 2826496 reçoit le signal de sélection de colonne SCOLk. La sortie de la porte INVl est reliée à la masse par l'intermédiaire d'un transistor NMOS TN3, piloté par le signal de remise à zéro RST. La sortie de la porte INVl est connectée à la grille d'un transistor NMOS TN4 formant le transistor de sortie du verrou. Le transistor TN4 a sa source connectée à une ligne de bit BLj associée au verrou et son drain reçoit la tension Vcc/Vpp, c'est- à-dire la tension Vcc pendant le chargement du bit bj et la tension Vpp pendant la phase de programmation proprement dite. Selon l' invention, la tension Vcc/vpp est appliquée sur le drain du transistor TN4 par l'intermédiaire d'un transistor PMOS TP2, ayant un rapport largeur sur longueur de grille W/L identique à celui du transistor TPl du circuit ICC, et formant un limiteur de courant. La grille du transistor TP2 reçoit le signal Vref délivré par le circuit de contrôle ICC. Lorsqu'un bit à 0 est appliqué au transistor TNl et que le signal de sélection SCOLk est appliqué au transistor TN2, la sortie de la porte INVl bascule à l et le transistor TN4 devient passant. Lorsque la tension Vcc monte à Vpp, le transistor TN4 délivre la tension Vpp sur la ligne de bit BLj et un courant de programmation Iprog circule dans la ligne de bit. Si les cellules mémoire reliées à la ligne de bit BLj sont saines, le courant Iprog est de l'ordre du nanoampère car une programmation par effet tunnel ne consomme qu'un courant très faible contrairement à une programmation par injection de porteurs chauds (mémoires Flash). Si par contre une cellule mémoire connectée à la ligne de bit BLj présente un transistor d'accès claqué, le courant délivré dans la ligne de bit augmente très fortement mais est limité par le transistor TP2 à la valeur Imax, choisie par exemple de l'ordre du microampère. 2826496 On a décrit dans ce qui précède un procédé et une architecture de mémoire EEPROM permettant de neutraliser les effets du claquage de transistors d'accès vis-à-vis de cellules voisines, en phase d' effacement d'une part et s en phase de programmation d'autre part. En pratique, la présente invention peut être mise en uvre en combinaison avec la prévision d'un code ECC permettant de corriger au moins un bit erroné dans chaque mot Wi k de la mémoire. La mémoire obtenue sera résistante aux défauts provenant indifféremment d'un claquage d'oxyde dans un transistor d'accès ou dans un transistor à grille flottante. Des codes ECC de plus grande longueur peuvent également permettre de corriger en lecture des défauts portant sur deux cellules, voire plus, dans chaque mot Wi k. La présente invention est bien entendu susceptible de diverses variantes à la portée de l'homme de l'art, tant en ce qui concerne le choix de la tension à appliquer sur les grilles des transistors d'accès pendant les périodes d' effacement, le choix des moyens permettant d'appliquer cette tension, et le choix des moyens permettant de limiter le courant de programmation Iprog dans les lignes de bit pendant les périodes de programmation. La présente invention est également applicable à diverses structures de mémoire EEPROM. En particulier, bien que l'on ait décrit dans ce qui précède une mémoire EEPROM du type programmable par page, comprenant autant de verrous de programmation que de lignes de bit, le procédé selon l' invention est également applicable à une mémoire programmable par mot, ne comprenant que M verrous de programmation. Dans ce cas et comme précédemment, les limiteurs de courants selon l' invention sont agencés dans les M verrous ou dans les lignes reliant chaque verrou à la sortie de la source de tension Vpp. 26 2826496 REVENDICATIONS 1. Mémoire effaçable et programmable électriquement, comprenant: - des cellules mémoire (CEij) comprenant chacune un transistor à grille flobLante (FGT) et un transistor d'accès (AT) de type MOS, le transistor à grille flottante ayant une première borne (D) connectée au transistor d'accès, et - des moyens (PMP, RDEC1, CDEC, LCk) pour appliquer, pendant des phases d' effacement de cellules mémoire, une ' 10 première tension électrique (VCG=VPP) et une seconde tension électrique (Vs=0) respectivement sur la grille de contrôle (G) et sur une deuxième borne (S) des transistors à grille flottante (FGT) de cellules mémoire à effacer, caractérisée en ce que qu'elle comprend des moyens (RDEC1, OUTi', ATLi) pour appliquer sur la grille de transistors d'accès de cellules mémoire à effacer, un signal électrique déterminé (VAT) dont la valeur en tension (VAT=O) est différente de la première tension électrique (Vpp) et présente une différence de potentiel faible ou nulle relativement à la deuxième tension électrique (Vs=0). 2. Mémoire selon la revendication 1, dans laquelle 2s la seconde tension (vs) présente une valeur nulle pendant des phases d' effacement. 3. Mémoire selon l'une des revendications 1 et 2, dans laquelle le signal électrique déterminé (VAT) présente une valeur en tension nulle pendant des phases d' effacement. 27 2826496 4. Mémoire selon l'une des revendications 1 et 2, dans laquelle le signal électrique déterminé (VAT) est porté à un potentiel floUtant pendant des phases d' effacement.. 5. Mémoire selon l'une des revendications 1 à 4, comprenant: - des cellules mémoire agencées en lignes de mot (WLi), - un décodeur de ligne (REDC, RDEC1) délivrant au moins un signal de sélection de ligne de mot (Vw) pendant des phases d' effacement, de programmation ou de lecture de cellules mémoire, - des premiers moyens conducteurs (ATLi), pour amener un signal de sélection de ligne de mot (Vw) sur la grille des transistors d'accès des cellules mémoire d'une ligne de mot, et - des moyens (A1, NA1, I1, /ERASE) pour empêcher l 'application du signal de sélection de ligne de mot (Vw) sur les premiers moyens conducteurs (ATLi) pendant des phases d' effacement, et pour appliquer le signal électrique déterminé (VAT=O) à la place du signal de sélection de ligne de mot. 6. Mémoire selon la revendication 5, dans laquelle les moyens pour empêcher l 'application d'un signal de sélection de ligne de mot comprennent un circuit logique (A1, NA1, I1) connecté en sortie aux premiers moyens conducteurs (ATLi), recevant en entrée le signal de sélection de ligne de mot (Vw) et un signal de contrôle (/ERASE), recopiant le signal de sélection de ligne de mot lorsque le signal de contrôle présente une première valeur et délivrant le signal électrique déterminé (VAT=O) lorsque le signal de contrôle présente une seconde valeur. 28 2826496 7. Mémoire selon l'une des revendications 5 et 6, comprenant: - des transistors de contrôle de grille (CGTk) pour contrôler des grilles de contrôle de transistors à grille S flottante (FGT), et des seconds moyens conducteurs (WLSLi), distincts des premiers moyens conducteurs (ATLi), pour amener un signal de sélection de ligne de mot (Vw) sur des grilles de transistors de contrôle de grille (CGTk). 8. Mémoire selon l'une des revendications l à 7, comprenant: - des lignes de bit (BLj) connectées aux transistors d'accès (AT), pour la programmation ou la lecture de cellules mémoire, - des moyens (ICC, LPIj, TP2) pour limiter un courant de programmation (Iprog) circulant dans au moins une ligne de bit pendant la programmation d' au moins une cellule . memolre. 9. Mémoire selon la revendication 8, comprenant un limiteur de courant (TP2) agencé entre chaque ligne de bit et une source (PMP) de tension de programmation (Vpp). lO. Mémoire selon la revendication 9, comprenant un limiteur de courant (TP2) agencé dans un verrou de programmation (LPIj) relié à au moins une ligne de bit. ll. Mémoire selon l'une des revendications 9 et lO, dans laquelle le limiteur de courant (TP2) comprend un transistor piloté par une tension de référence (Vref) délivrée par un circuit de contrôle de courant (ICC) commun à tout ou partie des lignes de bit (BLj) de la mémoire. 29 2826496 12. Mémoire selon l'une des revendications 1 à 11, comprenant des transistors de contrôle de grille (CGTk) pour contrôler des grilles de contrôle de transistors à grille flottante (FGT), et des moyens pour appliquer sur les grilles de transistors de contrôle de grille (CGTk), pendant des phases de programmation, une tension (Vcc) inférieure à une tension de programmation (Vpp). 13. Procédé d' effacement et de programmation de cellules mémoire (CEij) comprenant chacune un transistor à grille flottante (FGT) et un transistor d'accès (AT) de type MOS, le transistor à grille floUtante ayant une première borne (D) connectée au transistor d'accès, l' effacement d'une cellule mémoire comprenant l'application d'une première tension électrique (VCG=VPP) et une seconde tension électrique (Vs=0) respectivement sur la grille de contrôle (G) et sur une deuxième borne (S) des transistors à grille flottante (FGT) de cellules mémoire à effacer, caractérisé en ce que l' effacement de cellules mémoire comprend l'application, sur la grille de transistors d' accès de cellules mémoire à effacer, d' un signal électrique déterminé (VAT) dont la valeur en tension (VAT=0) est différente de la première tension électrique (Vpp) et présente une différence de potentiel faible ou nulle relativement à la deuxième tension électrique (Vs=0). 14. Procédé selon la revendication 13, dans lequel la seconde tension (Vs) présente une valeur nulle pendant des phases d' effacement. 15. Procédé selon l'une des revendications 13 et 14, dans lequel le signal électrique déterminé (VAT) 2826496 présente une valeur en tension nulle pendant des phases d' effacement. 16. Procédé selon l'une des revendications 13 et 14, dans lequel le signal électrique déterminé (VAT) est porté à un potentiel floLtant pendant des phases d' effacement. 17. Procédé selon l'une des revendications 13 à 16, mis en oeuvre dans une mémoire comprenant des cellules mémoire agencées en lignes de mot (WLi), un décodeur de ligne (REDC, RDEC1) délivrant au moins un signal de sélection de ligne de mot (Vw1) pendant des phases d' effacement, de programmation ou de lecture de cellules mémoire, et des premiers moyens conducteurs (ATLi), pour amener un signal de sélection de ligne de mot (Vw1) sur la grille des transistors d'accès des cellules mémoire d'une ligne de mot, et comprenant une étape consistant à empêcher l 'application du signal de sélection de ligne de mot (Vw1) sur les premiers moyens conducteurs (ATLi) pendant des phases d' effacement, et à appliquer le signal électrique déterminé (VAT=O) à la place du signal de sélection de ligne de mot. Procédé selon la revendication 17, dans lequel on empêche l 'application d'un signal de sélection sur les premiers moyens conducteurs au moyen d'un circuit logique (A1, NA1, I1) connecté en sortie aux premiers moyens conducteurs (ATLi), recevant en entrée le signal de sélection de ligne de mot (Vw) et un signal de contrôle (/ERASE), recopiant le signal de sélection de ligne de mot lorsque le signal de contrôle présente une première valeur et délivrant le signal électrique déterminé 31 2826496 (VAT=0) lorsque le signal de contrôle présente une seconde valeur. 19. Procédé selon l'une des revendications 17 et 18, mis en oeuvre dans une mémoire comprenant des transistors de contrôle de grille (CGTk) pour contrôler des grilles de contrôle de transistors à grille flobLante (FGT), et comprenant une étape consistant à prévoir des seconds moyens conducteurs (WLSLi), distincts des premiers moyens conducteurs (ATLi), pour amener un signal de sélection de ligne de mot (Vw) sur des grilles de transistors de contrôle de grille (FGT). 20. Procédé selon l'une des revendications 13 à 19, dans lequel la programmation d'une cellule mémoire comprend: l'application d'une tension de programmation (Vpp) sur une ligne de bit (BLj) connectée au transistor d'accès (AT) de la cellule mémoire, et - la limitation d'un courant de programmation (Iprog) circulant dans la ligne de bit, si le courant de programmation atteint une valeur déterminée (Imax). 21. Procédé selon la revendication 20, dans lequel la limitation d'un courant de programmation est assurée au moyen d'un limiteur de courant (TP2) agencé entre la ligne de bit et une source (PMP) de tension de programmation (Vpp). 22. Procédé selon l'une des revendications 20 et 21, dans lequel on agence le limiteur de courant de programmation (TP2) dans un verrou de programmation (LPIj) relié à la ligne de bit. 32 2826496 23. Procédé selon l'une des revendications 13 à 22, mis en oeuvre dans une mémoire comprenant des transistors de contrôle de grille (CGTk) pour contrôler des grilles de contrôle de transistors à grille flottante (FGT), et comprenant l'application sur des grilles de transistors de contrôle de grille (CGTk), pendant des phases de programmation, une tension (Vcc) inférieure à une tension