FR 2829280 A1 20030307 FR 0111485 A 20010905 Dispositif de mémoire claquable et procédé de claquage d'une telle mémoire. La présente invention concerne le domaine des mémoires intogrées, comprenant une pluralité de points mémoire ou cellules mémoire. En général, chaque cellule mémoire comprend une capacité et un transi stor, en général du type MOS. Les points mémoire sont disposés en matrices rectangulaires avec un adressage par rangées et par colonnes. On peut se reporter à l'article " A Survoy of Circuit Innovations in Ferroelectric Random-Access Memories " de Messieurs Ali Sheikholeslami et P. Glenn Gulak, in Proceedings Of The IEEE, Vol. 88, N S, Mai 2000, qui décrit différents types de mémoires. En référence à la figure 23 de l'article, il est décrit un diagramme bloc d'une mémoire ferroélectrique classique, non claquable, comprenant une matrice de cellules mémoire, l'adressage étant assuré par une ligne de bits par colonnes et une ligne de mots et une ligne de plaques par rangée. La ligne de mots d'une rangée est disposée d'un côté des cellules mémoire de ladite rangée, tandis que la ligne de plaques est disposée du côté opposé en étant adjacente à la ligne de mots de la rangée suivante. Chaque cellule mémoire comprend un transistor MOS dont la grille est relice à la ligne de mots, un drain relié à la ligne de bits et une source relice à la capacité, l'autre borne de la capacité étant reliée à la ligne de plaques. Dans le domaine des mémoires claquables, on cherche à claquer au moyen d'une tension supérieure à la tension normale de fonctionnement, les capacités de cellules mémoire déterminées, sans nuire aux cellules mémoire voisines. A titre d'exemple, dans un circuit dont la tension normale de fonctionnement est 3,3 volts, on applique une tension de 6 volts sur l'une des lignes d'adressage et l'on rend le transistor de la cellule mémoire à claquer passant, l'autre ligne d'adressage étant mise à 0 volt de façon que la capacité subisse une tension de 6 volts suffisante pour la claquer, en d'autres termes pour modifier de façon irrémédiable ses caractéristiques. Dans les mémoires connues, I' application de la tension de claquage se traduit par des tensions excessives aux bornes des cellules voisines qui pourront être endommagées selon le rapport d'impédance entre la capacité et le transistor de chaque cellule mémoire. La présente invention propose une architecture de mémoire claquable, à fiabilité améliorce, de façon que le claquage d'une cellule mémoire ne présente pas d'inconvénients pour d'autres cellules mémoire de la méme matrice. Le dispositif de mémoire claquable, selon un aspect de l' invention, comprend une pluralité de cellules mémoire disposées en matrice. Chaque cellule mémoire comprend un transistor et une capacité montés en série, et est reliée à une ligne de bits reliée aux cellules mémoire d'une colonne, à une ligne de mots et à une troisième ligne. La grille du transistor d'une cellule mémoire est relice à la ligne de mots. Une troisième ligne est reliée aux sources des transistors d'une rangée de cellules mémoire, une ligne de bits est reliée aux capacités des transistors d'une colonne de cellules mémoire et une ligne de mots est reliée aux transistors d'une colonne de cellules mémoire pour former une colonne de mots, de façon que l'on puisse commander la tension vue par le transistor par la colonne de mots et la troisième ligne. Dans un mode de réalisation de l' invention, chaque troisième ligne est équipée d'un pilote apte à imposer une tension sur ladite troisième ligne. Dans un mode de réalisation de l' invention, le dispositif comprend un module de prédécodage apte à commander une pluralité de pilotes de troisième ligne. Avantageusement, un pilote est capable d' imposer une première ou une deuxième tension sur une troisième ligne. Dans un mode de réalisation de l' invention, le dispositif comprend un module de décodage apte à commander une pluralité de colonnes de mots et un module de décodage apte à commander une pluralité de lignes de bits. Le dispositif peut comprendre au moins une capacité de type claquable. Le di spo sitif peut comprendre un mo yen de mul ti plex age pourvu d'un module par ligne de bit et un moyen d'évaluation, le moyen de multiplexage étant apte à relier sélectivement une cellule mémoire au moyen d'évaluation. Le moyen d'évaluation peut étre apte à émettre en sortie un niveau logique correspondant à l'impédance de la cellule mémoire sélectionnée. L' invention propose également un procédé de claquage d' une capacité de cellule mémoire comprenant une capacité et un transistor montés en série, dans lequel on impose une tension élevée V, sur une borne de la capacité, on impose une tension intermédiaire V2 sur la grille du transistor, et une tension V3, faible, nulle ou négative sur la source du transistor, tout en imposant la tension élevoe V, sur les bornes des capacités des cellules mémoire de la même colonne, et une tension intermédiaire V4 sur les sources des transistors des autres rangées. Ainsi, seule la capacité de la cellule mémoire que l'on choisit de cl aquer voit à ses borne s une tension importante, proche de la différence V - V3, tandis que les éléments des autres cellules mémoire voient à leurs bornes des tensions proches de la tension normale de fonctionnement. Avantageusement, on impose la tension intermédiaire V2 sur les grilles des transistors de la méme colonne. Dans un mode de réalisation de l' invention, les tensions V2 et V4 sont égales. On peut avoir V3 = 0 volt et V2 et V4 proches de V,/2. Plus précisément, on peut prévoir V2 et V4 compris entre 40 et 60 % de la valeur de V préférablement entre 50 et 60 %. À titre d'exemple, on avait V = 6 volts, V2 = V4 = 3,3 volts et V3 = 0 volt. La présente invention sera mieux comprise à l'étude de la description détaillée de quelques modes de réalisation pris à titre d'exemples nullement limitatifs et illustrés par les dessins annexés, sur lesquels: -la figure 1 est un schéma bloc d'un dispositif de mémoire selon l'invention; -la figure 2 est un schéma bloc plus complet dans lequel ont été représentés les pilotes et les modules de décodage; - la figure 3 est un schéma d'un moyen de lecture du dispositif de mémoire; et - les figures 4 et 5 sont des schémas partiels illustrant la lecture d'une capacité à l'état non claqué et à l'état claqué. Comme on peut le voir sur la figure 1, un dispositif de mémoire référencé l dans son ensemble et dont seule une partie a été représentée, comprend une pluralité de cellules mémoire CM disposces en rangées et en colonnes. La cellule mémoire de la colonne i de la rangée j est notée CMj j. Chaque cellule mémoire CM est reliée à une ligne de bits BL disposée verticalement sur la figure 1 et desservant donc les cellules mémoire d'une colonne. Il est également prévu des colonnes de mots WC également disposoes verticalement, et desservant donc les cellules mémoire CM d'une colonne et des lignes de source SL disposées horizontalement et desservant les cellules mémoire CM d'une rangée. En d'autres termes, la cellule mémoire CMjj de la colonne i de la rangée j est reliée à la ligne de bits BLj, à la colonne de mots WCj et à la ligne de source SLj. Plus précisément, la grille du transistor Ti j de la cellule mémoire CMj j est reliée à la colonne de mots WCj de la colonne à laquelle appartient la cellule mémoire, tandis que la source du transistor Tj j est reliée à la ligne de source SLj de la rangée à laquelle appartient la cellule mémoire CMj j. La capacité Cj j de la cellule mémoire CMj j est relice, d'une part, au drain du transistor T et, d'autre part, à la ligne de bits BLj de la colonne à laquelle appartient la cellule mémoire CMj j. Sur la figure 1, les capacités CMj j+l, CMi+, j+l et CMj+2j ont déj à été claquées et sont représentées de façon particulière avec un rectangle entre les deux segments figurant la capacité. Le claquage de la capacité Cjj de la cellule mémoire CMjj est effectué de la façon suivante. On applique une tension élevée V" par exemple 6 volts, sur la ligne de bits BL;, une tension intermédiaire V2 sur la colonne de mots WCi, avec V2 par exemple égal à 3,3 volts, la tension V3, par exemple nulle, sur la ligne de source WCj. En outre, on applique une tension intermédiaire V4, par exemple égale à 3,3 volts, sur les lignes de source SL autres que la ligne de source SLj, et une tension intermédiaire, faible ou nulle, sur les lignes de bits BL autres que la ligne BLj et une tension nulle sur les colonnes de mots WC autres que la colonne de mots WCj. Il en découle que le transistor Tj j voit sur sa source une tension V3 suffisamment inférieure à la tension qu'il voit sur sa grille pour le rendre passant, de sorte que le drain du transistor Tj j est à une tension proche de la tension V3. La capacité Cj j subit une tension proche de la différence V, - V3 qui est suffisante pour la claquer. Les transistors de la même colonne, par exemple le transistor Tj j+, a une tension entre sa grille et sa source Vgs = V2 - V4 qui est quasi nulle, et en tout état de cause telle que ledit transistor Tjj+, est bloqué. La tension aux bornes de la cellule mémoire CMj j+, est égale à la différence V, - V4, par exemple de l'ordre de 2,7 volts, tension qui peut être parfaitement supportée par le transistor T; j+, ou plus généralement par l'un ou l'autre des deux éléments formant la cellule mémoire CMj j+,. La cellule mémoire CMj+, j de la même rangée que la cellule mémoire CMjj que l'on claque voit les tensions suivantes. Une tension V3, par exemple nulle, sur la ligne de source SLj, une tension que l'on choisira généralement nulle sur la colonne de mots WCj+, et une tension que l'on pourra également choisir nulle sur la ligne de bits BLj+,. On comprend qu'il n'y a pas de danger particulier d'endommagement de la cellule mémoire CMj+, j de la même rangée que la cellule mémoire CMj j en cours de claquage. Plus généralement, la ligne de source SLj étant proche de 0 volt, toute tension comprise entre 0 volt et la tension normale de fonctionnement, par exemple 3,3 volts, pourra être appliquée sans dommage ou inconvénient particulier sur la colonne de mots WCj+ et de bits BLj+. Dans la présente architecture, un transistor de la colonne i et d'une rangée différente de j lors du claquage de la cellule mémoire CMjj, subit une tension qui est égale au maximum entre la tension V2 et la différence V - V2. En effet, la tension entre la grille et le drain est égale à: Vgd = V, - V2/ Vgs avec Vgs = V2. À titre d'exemple, avec une tension V de 6 volts et une tension V2 et V4 de 3,3 volts, un transistor T pouvant supporter 3,3 volts maximal entre grille et source, grille et drain et grille et base, peut fonctionner. Le transistor voit 3,3 volts maximum à ses bornes et n'est pas stressé ou endommagé, tandis que dans d'autres architectures, il subirait 6 volts et risquerait une détérioration. On choisira donc V suffisamment élevé pour claquer les capacités tout en restant inférieur à deux fois la tension d' alimentation d' un transistor standard MOS. Sur la figure 2, ont été représentés en outre, les pilotes P de chaque ligne de source SL. Le pilote Pj relié à la ligne de source SLj est apte à imposer soit la tension V3, soit la tension V4 sur ladite ligne SLj en fournissant le courant nocessaire à l'obtention de la tension. À titre d'exemple, le pilote Pj pourra être apte à imposer une tension nulle ou une tension égale à 3,3 volts. Une pluralité de pilotes P sont reliés à un module de prédécodage référencé 2, et permettant de générer les ordres de commande nécessaires aux différents pilotes P à partir d'un mot de commande reçu par ledit module de prédécodage 2 en provenant d'éléments extérieurs à la mémoire. Le module de prédécodage 2 pourra être de type cl as sique. Grâce à l' invention, on dispose d'une architecture mémoire très bien adaptée aux mémoires claquables et permettant de les réaliser dans de nombreuses technologies, y compris les technologies MOS sensibles aux surtensions, en évitant de mettre en _uvre les transistors MOS très robustes aux surtensions qui sont généralement plus encombrants et plus onéreux. La lecture d'une telle mémoire s'effectue par évaluation de l'impédance de la capacité C qui est différente selon qu'elle est vierge ou claquée. On peut envoyer pour la lecture de la cellule mémoire CMj j, une première tension de lecture sur la ligne de bits BLi, une deuxième tension de lecture sur la colonne de mots WCi, une tension nulle ou proche de 0 sur la ligne de source SLj et une autre tension, par exemple égale à la deuxième tension de lecture sur les lignes de source des autres rangées différentes de la rangée j. Un mode de réalisation de dispositif de lecture est décrit en référence à la figure 3 dans laquelle quatre cellules mémoire CM; j, CMj j+, CMj+, j, CMj+, j+, ont été représentées. L'extrémité de chaque ligne de mot WC est reliée à un pilote PW. Chaque pilote PWj est commandé par une ligne de sélection Sel;. Les pilotes des lignes de source SL n'ont pas été représentés. L'extrémité de chaque ligne de bit BL est reliée à un module de lecture/écriture MB. Plusieurs modules de lecture/écriture MB sont reliés à un module d'évaluation ME. Le module de lecture/écriture MBj comprend un élément 3, du type buffer à trois états dont la sortie est reliée à la ligne de bit BLj, don t une entrée est rel i ée à une li gn e de pro grammati on Pro g et dont l'autre entrée est reliée à la ligne de sélection Sel;. Le module de lecture/écriture MBi comprend également un transistor Mos 4 et une porte AND 5. La porte AND 5 possède une sortie reliée à la grille du transistor 4, une entrée relice à la ligne de sélection Sel; et une autre entrée est reliée à une ligne de commande de lecture Lec. Le transistor 4 est reliée d'une part à la ligne de bit BLj et d'autre part à une ligne 6 commune à plusieurs lignes de bit BL et reliée à l'entrée du module d'évaluation ME. Le module d'évaluation ME comprend deux transistors Mos 7 et 8, une résistance 9 et un pilote 10. Les grilles des deux transistors 7 et 8 sont relices à la ligne 6. Les drains des deux transistors 7 et 8 sont reliés à une source de tension Vdd. La source du transistor 7 est également reliée à la ligne 6. La source du transistor 8 est reliée d'une part à la résistance 9 dont l'autre borne est mise à la masse, et d'autre part à l'entrée du pilote 10. La sortie du pilote 10 forme la sortie du module d'évaluation ME. Le fonctionnement est le suivant. Lorsque la ligne Prog est à la valeur logique 0, la sortie des éléments 3 est en circuit ouvert, c'est-à dire que les lignes BL sont à une tension indépendante des lignes Sel; correspondantes. La lecture est possible et l'écriture est inhibée. Lorsque la ligne Prog est à la valeur logique 1, les lignes BL peuvent être à 1 et l'accès en programmation est possible, selon la valeur logique de la ligne Selj. Si Sel; est à la valeur logique 1 alors la sortie de l'élément 3 de la colonne i prend la valeur logique 1. On prévoit que la valeur logique 1 en sortie des éléments 3 est élevoe, en particulier égal à V,. Ainsi, pour claquer une cellule mémoire CM de la colonne i, on met les lignes Prog et Sel; au niveau 1. Si Prog est à 1 et Sel; à 0, alors la sortie de l'élément 3 de la colonne i est à la valeur logique 0 et l'impose sur la ligne BLj. Lorsque la ligne Lec est à la valeur logique 0, les grilles des transistors 4 sont à 0, les transistors 4 sont bloqués et l'accès en lecture est inhibé. Lorsque la ligne Lec est à la valeur logique 1, les grilles des transistors 4 peuvent étre à 1, les transistors 4 peuvent étre à 1 et l'accès en lecture est possible selon la valeur logique de la ligne Sel; qui va autoriser ou non la lecture des cellules mémoire de la colonne i. Soit Lec à 1, une seule ligne Sel pourra étre à 1 à un instant donné pour un module ME. Soit Sel; à 1 et Lec à 1, la grille du transistor 4 du module MBj est à la valeur logique 1 et ledit transistor 4 est passant. Le pilote PWj commandé par la ligne Sel; envoie sur la ligne WCj une tension telle que les transistors Tj des cellules mémoire CMj peuvent étre passants. Simultanément, la ligne de source SLj est mise à une tension faible ou nulle et les autres lignes de source SL sont mises à une tension de l'ordre de V2, de sorte que le transistor T; est passant et les autres transistors Tj j de la colonne i sont bloqués. Ainsi, seul le transistor Tj j est passant et tous les autres transistors dépendant du méme module ME sont bloqués. Il en résulte que le courant traversant le transistor Tj j est égal au courant traversant le transistor 4 du module MBj et au courant passant par l'entrée du module ME. La capacité C du transistor T.; j est présente une impéJance Zc à l 'état cl aqué et Zn à l'état normal, non cl aqué. Le foncti onnement dan s les deux états est représenté sur les figures 4 et S. Comme décrit ci dessus, lors de la lecture, le transistor Tj j et le transistor 4 du module MBj sont passants. À l'impédance Zc correspond un courant Ic dans le transistor 8 et la résistance 9 et une tension Uc au point commun au transistor 8 et à la résistance 9. À l'impédance Zn correspond un courant In dans le transistor 8 et la résistance 9 et une tension Un au point commun au transistor 8 et à la résistance 9. Le pilote 10 permet ensuite de donner en sortie des valeurs de tension aux niveaux requis par le reste du circuit ou d'autres circuits. Le module ME permet de lire l'impédance des cellules mémoire auquel il est relié et de traduire une impédance en un niveau logique. En d'autres termes, le dispositif comprend un moyen de multiplexage pourvu d'un module par ligne de bit et un moyen d'évaluation, le moyen de multiplexage étant apte à relier sélectivement une cellule mémoire au moyen d'évaluation, et le moyen d'évaluation étant apte à émettre en sortie un niveau logique correspondant à l'impédance de la cellule mémoire sélectionnée. Un seul moyen d'évaluation est associé à des cellules mémoire d'une pluralité de colonnes. REVENDICATIONS 1-Dispositif de mémoire (1), comprenant une pluralité de cellules mémoire (CM) disposées en matrice, chaque cellule mémoire comprenant un transistor (T) et une capacité (C) en série, et étant reliée à une ligne de bits (BL) reliée aux cellules mémoire d'une colonne, à une ligne de mots et à une troisième ligne (SL), la grille du transistor d'une cellule mémoire étant relice à ladite ligne de mots, caractérisé par le fait qu'au moins une troisième ligne (SL) est reliée aux sources des transistors d'une rangée de cellules mémoire, une ligne de bits (BL) étant relice aux capacités des transistors d'une colonne et une ligne de mots étant reliée aux transistors d'une colonne pour former une colonne de mots (WC), de façon que l'on puisse commander la tension entre la grille et la source d'un transistor par la colonne de mots et la troisième ligne. 2-Dispositif selon la revendication 1, caractérisé par le fait que chaque troisième ligne est équipée d'un pilote (P) apte à imposer une tension sur ladite troisièrne ligne. 3-Dispositif selon la revendication 2, caractérisé par le fait qu'il comprend un module de prédécodage (2) apte à commander une pluralité de pilotes de troisième lignes. 4-Dispositif selon la revendication 2 ou 3, caractérisé par le fait qu'un pilote est capable d'imposer une première tension ou une deuxième tension sur ladite troisième ligne. -Dispositif selon l'une quelconque des revendications précédentes, caractérisé par le fait qu'il comprend un module de décodage relié aux colonnes de mots et un module de décodage relié aux lignes de bits. 6-Dispositif selon l'une quelconque des revendications précédentes, caractérisé par le fait qu'au moins une capacité est claquable. 7-Dispositif selon l'une quelcouque des revendications précédentes, caractérisé par le fait qu'il comprend un moyen de multiplexage pourvu d'un module (MB) par ligne de bit (BL) et un moyen d'évaluation (ME), le moyen de multiplexage étant apte à relier sélectivement une cellule mémoire au moyen d'évaluation. 8-Dispositif selon la revendication 7, caractérisé par le fait que le moyen d'évaluation est apte à émettre en sortie un niveau logique correspondant à l'impédance de la cellule mémoire sélectionnce. 9-Procédé de claquage d'une capacité de cellule mémoire comprenant une capacité et un transistor en série, dans lequel on impose une tension élevée V sur une borne de ladite capacité, une tension intermédiaire V2 sur la grille dudit transistor, et une tension faible, nulle ou négative V3 sur la source dudit transistor, tout en imposant la tension élevoe V sur les bornes des cellules mémoire de la méme colonne, une tension intermédiaire V4 sur les sources des transistors des autres rangées. 10-Procédé selon la revendication 9, dans lequel on impose la tension intermédiaire V: sur les grilles des transistors de la même