FR 2831315 A1 20030425 FR 0113635 A 20011022 anode d'une diode parmi ledit jeu de diodes. MEMOIRE EEPROM COMPRENANT DES MOYENS DE LECTURE SIMULTANEE DE BITS SPECIAUX D'UN PREMIER ET D'UN SECOND TYPE La présente invention concerne les mémoires EEPROM (mémoires effagables et programmables électriquement) et notamment les mémoires EEPROM série (à entrée/sortie ., ,. serle ou a entree serle). La présente invention concerne plus particulièrement la lecture et le stockage dans une mémoire EEPROM série de bits spéciaux tels que des bits de condition et des bits de configuration. La figure 1 représente une mémoire série classique MEM1, comprenant un plan mémoire MA1 composé de cellules mémoire CEL effagables et programmables électriquement connectées à des lignes de mot WLi et à des lignes de bit BLj. Le plan mémoire MA1 comprend m lignes de mot WLo à WLm1 et n colonnes COLo à COLnl, chaque colonne comprenant M lignes de bit BLo à BLM1. La sélection des cellules en lecture ou écriture est assurée par un décodeur WLDEC1 relié aux lignes de mot WLi et un décodeur COLDEC1 relié aux lignes de bit. L'écriture de données est assurée par des verrous de programmation LTB1 ("latches") connectés aux colonnes via le décodeur COLDEC1, tandis que la lecture de données est assurée par un circuit de lecture RC1. Le circuit RC1 comprend M amplificateurs de lecture SAo à SAM1 ("sense amplifiersi') permettant la lecture simultanée de M cellules mémoire appartenant à une colonne sélectionnée par le décodeur COLDEC1 et à une ligne sélectionnée par le décodeur WLDEC1. Ces divers éléments sont pilotés par un séquenceur SEQ1 relié par un bus de données DTB aux sorties du 2 2831315 circuit RC1 et aux entrées des verrous LTB1 et relié par un bus d'adresse ADB aux décodeurs COLDEC1 et WLDEC1. Le séquenceur SEQ1 est connecté à des bornes T1, T2, T3, T4 pour recevoir ou émettre des signaux décrits plus loin. La mémoire MEM1 comprend également deux registres STREG1 et CFREG1 de type volatile. Le registre STREG1 contient des bits spéciaux d'un premier type, par exemple des bits de protection du plan mémoire. Ces bits devant être conservés en dehors des périodes d'utilisation de la mémoire, une zone spéciale A1 est prévue dans le plan mémoire pour les stocker de façon non volatile. La zone spéciale A1 du plan mémoire est par exemple connectée à une ligne de mot supplémentaire WLm ajoutée aux m lignes de mot du plan mémoire. Le registre CFREG1 contient des bits spéciaux d'un second type, par exemple des bits de configuration agissant sur certains éléments de la mémoire. Ce registre est utilisé par le fabriquant pour paramétrer la mémoire lors d'une phase de test et de réglages précédant la commercialisation. Les paramètres pouvant être réglés grâce aux bits de configuration sont très variés, et sont par exemple: le niveau d'une haute tension Vpp d' effacement programmation, le niveau d'une 2s tension de contrôle de grille pendant les phases de lecture, le nombre de générateurs de courant activés dans les amplificateurs de lecture, le réglage des courants dans les générateurs de courant, les durées de certaines temporisations internes, etc Les bits de configuration devant également être conservés pendant les périodes de mise hors tension de la mémoire, une zone spéciale A2 leur est réservée dans le plan mémoire, la zone A2 étant par exemple connectée à une deuxième ligne de mot supplémentaire WLm+l. De façon classique, le registre STREG1 est accessible en lecture et la zone mémoire A1 est 3 2831315 accessible en écriture en appliquant à la mémoire des instructions spéciales se présentant sous forme de codes opération. La zone mémoire A2 est par ailleurs accessible en lecture et écriture en appliquant à la mémoire des codes opération qui ne sont généralement pas communiqués à l'utilisateur et demeurent réservés au constructeur (l'utilisateur étant présumé ignorer l' existence des bits de configuration). En pratique, il est obligatoire de prévoir dans un telle mémoire une lecture de la zone A2 avant l'exécution d'une première instruction, car les bits de configuration définissent le fonctionnement de la mémoire et doivent être chargés dans le registre CFREG1 pour que la configuration soit effective avant l'exécution de la première instruction. Pour des raisons exposées ci-après, il est également obligatoire de prévoir une lecture de la zone A1 avant l'exécution d'une première instruction, et un chargement des bits de condition dans le registre STREG1. Considérons en effet en relation avec les figures 2A à 2D l'exécution d'une première instruction après activation de la mémoire, par exemple une instruction de lecture du plan mémoire. La figure 2A représente un signal de sélection CS ("chip select") appliqué sur la borne T1, la figure 2B représente des signaux d'horloge appliqués sur la borne T2, la figure 2C représente des données DTIN appliquses sur la borne T3, et la figure 2D représente des données DTOUT délivrées par le séquenceur sur la borne T4, soit des données lues dans le plan mémoire ou dans les registres. Le signal CS est mis à 0 pour activer la mémoire et le signal d'horloge CK est ensuite appliqué sur la borne T2. Dès le premier cycle d'horloge, des données DTIN sont appliquées sur la borne T3. Ces données comprennent un code opération COP, 4 2831315 comprenant généralement 8 bits, ici un code relatif à une opération de lecture, puis des bits d'adresse ADD. Après avoir reçu le code opération et les bits d'adresse, le séquenceur SEQ1 peut lire la zone mémoire s concernée et délivrer les données DTOUT. Pendant la réception des bits d'adresse, le séquenceur a le temps de décoder le code opération. Toutefois, si le premier code opération reçu est une instruction de lecture du registre STREG1, ce code n'est pas accompagné de bits d'adresse. Si l'on attend que tous les bits de code soit reçus pour exécuter l' instruction, soit ici le huitième coup d'horloge, le contenu de la zone A1 doit être lu dans le plan mémoire, chargé dans le registre STREG1, puis délivré sur la borne T4 dans un temps très court, égal en pratique à 0,5 cycle d'horloge ou 1,5 cycles d'horloge selon le protocole de communication série utilisé. La lecture de la zone A1 avant l'exécution de la première instruction est donc une lecture "à toutes fins utiles", qui permet de charger les bits de condition dans le registre STREG1 et de les délivrer sur la sortie .. sérle de la mémolre S1 la première instruction reçue est une instruction de lecture du registre STREG1. Ainsi, en pratique, les bits de condition et les bits de configuration doivent être lus dans les zones A1, A2 et chargés dans leurs registres respectif avant l'exécution d'une première instruction, c'est-à-dire pendant la réception des premiers signaux d'horloge. Le temps conféré au séquenceur pour ces deux opérations de lecture successives correspond en théorie à huit cycles d'horloge. En réalité, les premiers cycles d'horloges sont nécessaires à la stabilisation de circuits de référence intervenant dans la lecture du plan mémoire, et le temps effectif dont dispose le séquenceur est beaucoup plus réduit. Ce temps est suffisant avec des fréquences d'horloge lentes mais 2831315 devient critique à l'heure actuelle avec l' augmentation des fréquences d'horloge, notamment avec des fréquences d'horloge égales ou supérieures à 20MHz. Pour pallier cet inconvénient, la présente invention se base la constatation pratique que la somme des bits du premier type et du second type est généralement inférieure ou égale à M, M étant le nombre de lignes de bit par colonne, de sorte que M amplificateurs de lecture prévus dans une mémoire pour lire les M cellules mémoire d'une colonne sélectionnée peuvent permettre de lire simultanément les bits de condition et les bits de configuration. Par exemple, diverses mémoires commercialisées par la demanderesse comprennent 3 bits de condition et 5 bits de configuration. Les trois bits de condition comprennent un bit de protection du plan mémoire en écriture (bit "Write Enable") et deux bits supplémentaires formant un code déterminant la fraction du plan mémoire protégée en écriture (1/4, 1/2, 3/4 ou 100 du plan mémoire). Les cinq bits de configuration forment un code de configuration offrant 25 possibilités de paramétrage d'une mémoire. Ainsi, une première idée de la présente invention est de lire simultanément les bits du premier et du second type. Les bits du premier et de second type ne peuvent toutefois être agencés sur une même ligne de mot, car un effacement des bits du premier type entraînerait un effacement des bits du second type et vice-versa. Ainsi, la présente invention vise un moyen et un - procédé permettant de lire simultanément au moins deux zones spéciales dans lesquelles sont enregistrés des bits spéciaux de deux types distincts ne pouvant être effacés simultanément. Pour atteindre cet objectif, une autre idée de la présente invention est de prévoir deux zones spéciales 6 2831315 qui sont connectées à deux lignes de mot distinctes mais dont les connexions à des lignes de bit sont telles qu'elles permettent une lecture simultanée de certaines cellules mémoire présentes dans chacune des zones. s Plus particulièrement, la présente invention prévoit une mémoire effagable et programmable électriquement, comprenant un plan mémoire comportant des cellules mémoire connoctées à des lignes de mot et à des lignes de bit, les lignes de bit étant agencéss en colonnes, le plan mémoire comprenant au moins une première zone spéciale réservée au stockage de bits spéciaux d'un premier type et au moins une seconde zone spéciale réservée au stockage de bits spéciaux d'un second type, dans laquelle: la première zone spéciale comprend au moins une première rangée de cellules mémoire connectées à une première ligne de mot, dans laquelle N1 cellules mémoire sont connectées à N1 lignes de bit d'au moins une colonne déterminée du plan mémoire comprenant M lignes de bit; la seconde zone spéciale comprend au moins une seconde rangée de cellules mémoire connectées à une seconde ligne de mot, dans laquelle N2 cellules mémoire sont connectées à N2 autres lignes de bit de ladite colonne déterminée du plan mémoire; les N1 lignes de bit de la colonne déterminée qui sont 2s connectéss aux N1 cellules mémoire de la première rangée ne sont pas connectées à des cellules mémoire de la seconde rangée, et les N2 lignes de bit de la colonne déterminée qui sont connectées aux N2 cellules mémoire de la deuxième rangée ne sont pas connoctées à des cellules mémoire de la première rangée. Se lon un mode de réalisat ion, N2 = M-N1 Selon un mode de réalisation, la première rangée comprend M cellules mémoire connectées à la première ligne de mot, et la seconde rangée comprend M cellules 3s mémoire connectées à la seconde ligne de mot. 7 2831315 Selon un mode de réalisation, la mémoire comprend des moyens agencés pour appliquer simultanément une tension de lecture à la première et à la seconde rangée de cellules mémoire lors d'une lecture des bits spéciaux. Selon un mode de réalisation, la mémoire comprend au moins M amplificateurs de lecture pour lire simultanément N1 cellules mémoire de la première rangée et N2 cellules mémoire de la seconde rangée. Selon un mode de réal i sat ion, la mémoire comprend un premier registre pour stocker temporairement des bits spéciaux du premier type lus dans les cellules mémoire de la première rangée et un second registre pour stocker temporairement des bits spéciaux du second type lus dans des cellules mémoire de la seconde rangée. Selon un mode de réalisation, la mémoire comprend un séquenceur agencé pour déclencher automatiquement une lecture simultanée de bits spéciaux du premier et du second types lors de la réception de premiers signaux d'horloge. Selon un mode de réalisation, les bits spéciaux du premier type sont des bits de condition dont la valeur détermine l'accessibilité en écriture de tout ou partie du plan mémoire. Selon un mode de réal i sat ion, les bit s spéc iaux du second type sont des bits de configuration dont la valeur détermine la configuration matérielle de certains éléments de la mémoire. La présente invention concerne également un procédé de stockage et de lecture de bits spéciaux d'un premier type et d'un second type dans une mémoire effagable et programmable électriquement, comprenant un plan mémoire comportant des cellules mémoire connactées à des lignes de mot et à des lignes de bit, les lignes de bit étant agencées en colonnes, comprenant les opérations consistant à prévoir dans le plan mémoire: au moins une première zone spéciale comprenant au moins une première rangée de cellules mémoire connoctées à au moins une première ligne de mot, dans laquelle N1 cellules mémoire sont connectées à N1 lignes de bit d'au moins une colonne déterminse du plan mémoire comprenant M lignes de bit; au moins une seconde zone spéciale comprenant au moins une seconde rangée de cellules mémoire connectées à au moins une seconde ligne de mot, dans laquelle N2 cellules mémoire sont connectées à N2 autres lignes de bit de ladite colonne déterminée du plan mémoire, et dans lequel: les N1 lignes de bit de la colonne déterminée qui sont connectées aux N1 cellules mémoire de la première rangée ne sont pas connectées à des cellules mémoire de la seconde rangée, et les N2 lignes de bit de la colonne déterminée qui sont connectées aux N2 cellules mémoire de la deuxième rangée ne sont pas connectées à des cellules mémoire de la , prem1ere rangee. Selon un mode de réalisation, N2 = M-N1. Selon un mode de réalisation, la première rangée comprend M cellules mémoire connectées à la première ligne de mot, et la seconde rangée comprend M cellules mémoire connectées à la seconde ligne de mot. 2s Selon un mode de réalisation, on lit simultanément les deux rangées de cellules. Selon un mode de réalisation, les bits spéciaux du premier type sont des bits de condition dont la valeur détermine l'accessibilité en écriture de tout ou partie du plan mémoire. Selon un mode de réalisation, les bits spéciaux du second type sont des bits de configuration dont la valeur détermine la configuration matérielle de certains éléments de la mémoire. 3s Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés plus en 9 2831315 détail dans la description suivante d'une mémoire selon l' invention, faite à titre non limitatif en relation avec les figures jointes parmi lesquelles: - la figure 1 précédemment décrite représente une mémoire série classique, - le s figure s 2A à 2D précédemment décrite s sont de s chronogrammes illustrant l'exécution d'une première instruction, - la figure 3 représente une mémoire selon l 'invention, - la figure 4 représente l' architecture de deux zones spéciales selon l' invention prévues dans la mémoire de la figure 3, - la figure 5 représente une variante de réali sat ion des deux zones spéciales selon l'invention, et - la figure 6 représente une autre variante de réalisation des deux zones spéciales selon l' invention. La figure 3 représente une mémoire EEPROM MEM2 selon l'invention. L' architecture générale de la mémoire MEM2 est identique à celle la mémoire MEM1 décrite au préambule. La mémoire MEM2 comprend ainsi un plan mémoire MA2, des cellules mémoire CEL connectées à des lignes de mot WLi et à des lignes de bit BLj. Le plan mémoire MA2 comprend m lignes de mot WLo à WLm1 et n colonnes COLo à COLn1, chaque colonne comprenant M lignes de bit BLo à BLM1. La sélection des cellules en lecture ou écriture est assurée par un décodeur de ligne de mot WLDEC2 et par un décodeur de colonne COLDEC2. L'écriture de données est assurée par des verrous ("latches") de programmation LTB1 connectés aux colonnes via le décodeur de colonne, tandis que la lecture de données est assurée par un circuit de lecture RC2 comprenant M amplificateurs de lecture SAo à SAM1 (' sense amplifiers"), permettant la lecture simultanée de M cellules mémoire. 3s Un séquenceur SEQ2 à logique câblée ou à microprocesseur est relié par un bus de données DTB aux 2831315 sorties du circuit RC2 et aux entrées des verrous LTB1 et par un bus d'adresse ADB aux décodeurs COLDEC2 et WLDEC2. Le séquenceur SEQ2 est connecté à des bornes T1, T2, T3 pour recevoir les signaux CS, CK et DTIN (codes instruction et adresses) décrit au préambule et à une borne T4 pour délivrer des donnéss DTOUT. La mémoire MEM2 comprend également des registres STREG2 et CFREG2 de type volatile, contenant respectivement des bits spéciaux d'un premier type et d'un second type, par exemple des bits de condition (par exemple de protection du plan mémoire) et des bits de configuration. Des zones spéciales B1, B2 sont prévues dans le plan mémoire pour le stockage de ces bits, la zone B1 étant par exemple connectée à une ligne de mot supplémentaire WLm et la zone B2 connectée à une ligne de mot WLm+1. La mémoire MEM2 se distingue de la mémoire classique MEM1 par une structure particulière des zones spéciales B1, B2, qui peuvent être lues simultanément tout en étant effagables l'une indépendamment de l'autre. La mémoire MEM2 se distingue également de la mémoire MEM1 par le fait que le décodeur de ligne de mot WLDEC2 est agencé pour sélectionner simultanément les lignes de mot WLm et WLm+1 lors d'une opération de lecture. Un exemple d' architecture des zones B1 et B2 est représenté en figure 4. Les cellules mémoire des zones B1, B2 sont connectées aux lignes de bit d'une colonne du plan mémoire, par exemple la première colonne COL0. Dans un souci de simplification du schéma, on considère ici que chaque colonne comprend huit lignes de bit BLoà BL7 (M=8). Le circuit de lecture RC2 comprend dans ce cas huit amplificateurs de lecture SAo à SA7 permettant 3s une lecture simultance de huit cellules mémoire. ti 2831315 La zone B1 comprend huit cellules mémoire C10 à C17 connectées à la ligne de mot WLm. Chaque cellule mémoire comprend de facon classique un transistor à grille flobtante FGT et un transistor d'accès AT. Dans chaque cellule mémoire, le transistor FGT a sa source S connectée à une ligne de source SL, son drain D connecté à la source S du transistor d'accès AT et sa grille G connectée à une ligne de contrôle de grille CGL par l'intermédiaire d'un transistor de contrôle de grille CGT1 commun aux huit cellules mémoire. La grille G du transistor CGT1 et les grilles des transistors d'accès AT sont connectées à la ligne de mot WLm. La zone B2 comprend huit cellules mémoire C20 à C27 connactées à la ligne de mot WLm+1. Chaque cellule mémoire comprend de facon classique un transistor à grille flottante FGT et un transistor d'accès AT. Dans chaque cellule mémoire, le transistor FGT a sa source S connectée à la ligne de source SL, son drain D connecté à la source S du transistor d'accès AT et sa grille G connectée à la ligne de contrôle de grille CGL par l'intermédiaire d'un transistor de contrôle de grille CGT2 commun aux huit cellules mémoire. La grille G du transistor CGT2 et les grilles des transistors d'accès AT sont connectées à la ligne de mot WLm+1. 2s Les drains D des transistors d'accès AT des cellules C15, C16, C17 de la zone B1 sont connectés respectivement aux lignes de bit BLs, BL6, BL7 et les drains D des transistors daccès AT des cellules C20, C21, C22, C23 et C24 sont connoctés respectivement aux lignes de bit BLo, BL1, BL2, BL3, BL4 de la colonne COL0. Selon l'invention, les drains D des transistors d'accès AT des cellules C10, C11, C12, C13 et C14 de la zone B1 ne sont pas connectés aux lignes de bit BLo, BL1, BL2, BL3, BL4 et les drains D des transistors d'accès AT 3s des cellules C25, C26, C27 de la zone B1 ne sont pas connectés aux lignes de bit BL5, BL6, BL7 (les absences de connexions sont illustrées sur la figure par des croix entourées d'un cercle). Cette architecture des zones B1, B2 permet avantageusement une lecture simultanée des cellules C20, C21, C22, C23, C24, C15, C16, C17 au moyen des amplificateurs de lecture SAo à SA7, en appliquant simultanément une tension de lecture Vread sur les deux lignes de mot WLm et WLm+1. Ainsi, par exemple, les cellules C20, C21, C22, C23, C24 sont utilisées pour le stockage de 5 bits de configuration destinés à être chargés dans le registre CFREG2 lors de l' activation de la mémoire, tandis que les cellules C15, C16, C17 sont utilisées pour le stockage de 3 bits de condition destinés à être chargés dans le registre STREG2 lors de l' activation de la mémoire. Le tableau 1 ci-après décrit les signaux appliqués au plan mémoire lors de la lecture simultanée des zones B1 et B2. Par ailleurs, les tableaux 2, 3, 4 et 5 ci- après décrivent des opérations d' effacement et de programmation de chacune des zones B1 et B2, ces opérations étant en soi classique et s'effectuant distinctement pour chacune des zones B1 et B2. Dans ces divers tableaux: - V(CGL) est la tension de contrôle de grille appliquée sur la ligne CGL, - V(WLm) est la tension appliquée sur la ligne de mot WLm - V(WLm+1) est la tension appliquée sur la ligne de mot WLm+1 I(VBL) est le courant apparaissant dans une ligne de bit BLoà BL7 en phase de lecture, - V(BL) est une tension appliquée à une ligne de bit BLo à BL7 en phase de programmation, - V(SL) est la tension appliquée sur la ligne de source SL, 13 2831315 - Vpp est une tension d'effacement/programmation par effet tunnel (effet Fowler-Nordheim), typiquement de l'ordre de 10 à 15 Volts, et - Vcc est une tension d'alimentation de la mémoire, typiquement de l'ordre de 3 à 5 V. Tableau 1 - Lecture simultanee des zones B1, B2 V(CGL) Vread V(WLm) Vcc (sélection de la ligne de mot) V(WLm+1) Vcc (sélection de la ligne de mot) I(BL) Courant de lecture nul ou non nul selon la valeur du bit stocké dans la grille flottante V(SL) O (masse) Tableau 2 - Effacement collectif des cellules memoire de la zone B1 V(CGL) Vpp V(WLm) Vpp (pour laisser passer la haute tension sur les grilles des transistors FGT via le transistor CGT1) V(WLm+1) masse V(BL) haute impédance V(SL) O (masse) Tableau 3 Effacement collectif des cellules mémoire de la zone B2 V(CGL) Vpp V(WLm) masse V(WLm+1) Vpp (pour laisser passer la haute tension sur les grilles des transistors FGT via le transistor CGT2) V(BL) haute impédance V(SL) O (masse) 14 2831315 Tableau 4 - Programmation individuelle des cellules mémoire de la zone B1 V(CGL) 0 (masse) V(WLm) Vpp (pour connecter à la masse les grilles des transistors FGT via le transistor CGT1 et rendre passant les transistors d'accès) V(WLm+1) masse V (BL) Vpp ou haute impédance selon la valeur du bit à programmer (tension définie par les verrous de programmation) V (SL) haute impédance Tableau 5 - Programmation individuelle des cellules mémoire de la zone B2 V (CGL) O (masse) V(WLm) masse V (WLm+1) Vpp V(BL) Vpp ou haute impédance selon la valeur du bit à programmer V(SL) haute impédance 2831315 En définitive, outre la différence d' architecture des zones B1 et B2 relativement aux zones A1 et A2 décrites au préambule, la mémoire MEM2 se distingue de la mémoire classique MEM1 par le fait que son activation par le signal CS et la réception des premier bits d'horloge CK (figure 2B) entraînent la lecture simultanse des zones B1 et B2 ttableau 1) pour le chargement des bits spéciaux du premier et du second type dans leurs registres respectifs STREG2 et CFREG2. L' architecture des zones B1 et B2 est bien entendu susceptible de diverses variantes de réalisation entrant dans le cadre de la présente invention. Notamment, les cellules mémoire C10 à C14 et C25 à C27 pourraient être supprimées puisqu'elles ne sont pas connactées aux lignes de bit BLo à BL7 et ne sont pas accessibles en programmation ou en lecturé. En pratique, la présence des cellules mémoire non utiles se justifie par le fait que les régions B1 et B2 sont réalisées au moyen des masques standards utilisés pour l' implantation des plans mémoire sur une plaquette de silicium (wafer). Seul le masque d'interconnexion pour la réalisation des connexions de ces cellules aux lignes de bit (connexion des transistors d'accès) doit être modifié afin de ne pas réaliser ces connexions au niveau des cellules non utiles. I1 découle de ce qui précède quune caractéristique essentielle et suffisante pour la lecture simultanée des bits spéciaux du premier et du second type est qu'une ligne de bit connectée à une cellule mémoire utile d'une zone spéciale ne soit pas connectée à une cellule mémoire utile de l'autre zone spéciale. Les figures 5 et 6 représentent deux variantes de réalisation des zones B1 et B2. Sur la figure 5, la zone B1 est associée à une zone 3s B1' qui est l' image de la zone B1 mais dont les cellules mémoire sont connectées à une ligne de mot Wlm' qui est 16 2831315 à la masse et n'est pas reliée au décodeur WLDEC2. De même, la zone B2 est associée à une zone B2' qui est l' image de la zone B2 mais dont les cellules mémoire sont connectées à une ligne de mot Wlm+1' qui est à la S masse et n'est pas connectée au décodeur de lignes de mot WLDEC2. Les cellules mémoire des zones B1' et B2' ne sont pas utilisées et leur existence est due à l'utilisation d'un masque d' implantation symétrique, bien connu de l'homme de l'art, utilisé pour le reste du plan mémoire. Le mode de réalisation de la figure 6 est identique à celui de la figure 5, mais la ligne de mot WLm' de la zone B1' est ici connectée à la ligne de mot WLm de la zone B1, et la ligne de mot WLm+1' de la zone B1' est connectée à la ligne de mot WLm+l de la zone B1. Les cellules valides des zones B1' et B2' sont dans ce cas lues, effacées et programmées en même temps que les cellules mémoire correspondantes des zones B1 et B2. Les bits de condition et de configuration font alors l'objet d'un double stockage (redondance), ce qui représente une garantie de sécurité en cas de défaillance d'une cellule mémoire utile de la zone B1 ou d'une cellule mémoire utile la zone B2. Au- de là de la constatat ion init iale exposée au 2s préambule, selon laquelle le nombre total de bits spéciaux est généralement inférieur au nombre M de lignes de bit par colonne, il apparaîtra clairement à l'homme de l'art que le procédé de lecture simultanée selon l' invention peut être étendu à plus d'une colonne. Supposons par exemple que le nombre de bits spéciaux du premier type et du second type soit supérieur au nombre M de lignes de bit par colonne. Dans ce cas, les deux zones mémoire B1 et B2 doivent être étendues sur deux colonnes. En appliquant la présente invention, la 3s lecture de chaque demi-zone mémoire (correspondant à une colonne) peut être effectuée simultanément, de sorte que 17 2831315 la lecture de tous les bits spéciaux nécessite deux opérations de lecture au total (une par colonne) au lieu de quatre opérations de lecture dans l'art antérieur. Dans un tel mode de réalisation, la mémoire peut également être modifieepour comprendre un nombre d'amplificateurs de lecture égal au nombre de bits spéciaux à lire simultanément dans chaque colonne. Dans ce cas, le décodeur de colonne COLDECl est également modifié pour permettre la connexion des lignes de bit des deux colonnes aux amplificateurs de lecture lors de la lecture des bits spéciaux. Il apparaît donc en définitive que la mise en _uvre de la présente invention n'est pas limitée aux cas o le nombre total de bits spéciaux est inférieur à nombre M. REVENDICATIONS l. Mémoire (MEM2) effaçable et programmable électriquement, comprenant un plan mémoire (MA2) comportant des cellules mémoire (CEL) connectées à des lignes de mot (WLi) et à des lignes de bit (BLj), les lignes de bit étant agencées en colonnes (COL0-COLnl), le plan mémoire comprenant au moins une première zone spéciale (Bl) réservée au stockage de bits spéciaux d'un premier type et au moins une seconde zone spéciale (B2) réservée au stockage de bits spéciaux d'un second type, caractérisée en ce que: - la première zone spéciale comprend au moins une première rangée de cellules mémoire (Cl0-Cl7) connactées à une première ligne de mot (WLm), dans laquelle Nl cellules mémoire (Cl5-Cl7) sont connectées à Nl lignes de bit (BLs-BL7) d'au moins une colonne déterminée (COL0) du plan mémoire comprenant M lignes de bit, - la seconde zone spéciale comprend au moins une seconde rangée de cellules mémoire (C20-C27) connectées à une seconde ligne de mot (WLm+l), dans laquelle N2 cellules mémoire (C20-C24) sont connectées à N2 autres lignes de bit (BLoBL4) de ladite colonne déterminée (COL0) du plan mémoire, - les Nl lignes de bit (BLs-BL7) de la colonne déterminée qui sont connectées aux Nl cellules mémoire (Cl5-Cl7) de la première rangée ne sont pas connectées à des cellules mémoire (C25- C27) de la seconde rangée, et - les N2 lignes de bit (BLo-BL4) de la colonne déterminée qui sont connectées aux N2 cellules mémoire (C20-C24) de la deuxième rangée ne sont pas connectées à des cellules mémoire (Cl0-Cl4) de la première rangée. 2. Mémoire selon la revendication l, dans laquelle N2 = M-Nl 19 2831315 3. Mémoire selon l'une des revendications 1 et 2, dans laquelle la première rangée comprend M cellules mémoire (C10-C17) connectées à la première ligne de mot (WLm), et la seconde rangée comprend M cellules mémoire (C20-C27) connectées à la seconde ligne de mot (WL+1). 4. Mémoire selon l'une des revendications 1 à 3, comprenant des moyens (WLDEC2, CGT1, CGT2) agencés pour appliquer simultanément une tension de lecture (Vread) à la première et à la seconde rangée de cellules mémoire lors d'une lecture des bits spéciaux. 5. Mémoire selon l'une des revendications 1 à 4, comprenant au mo ins M ampl if icateurs de lecture ( SAo SAM1) pour lire simultanément N1 cellules mémoire de la première rangée et N2 cellules mémoire de la seconde rangée. 6. Mémoire selon l'une des revendications 1 à 5, comprenant un premier registre (STREG2) pour stocker temporairement des bits spéciaux du premier type lus dans les cellules mémoire de la première rangée et un second registre (CFREG2) pour stocker temporairement des bits spéciaux du second type lus dans des cellules mémoire de la seconde rangée. 7. Mémoire selon l'une des revendications 1 à 6, comprenant un séquenceur (SEQ2) agencé pour déclencher automatiquement une lecture simultanée de bits spéciaux du premier et du second types lors de la réception de premiers signaux d'horloge. 8. Mémoire selon l'une des revendications 1 à 7, dans laquelle les bits spéciaux du premier type sont des bits de condition dont la valeur détermine 2831315 l'accessibilité en écriture de tout ou partie du plan mémoire. 9. Mémoire selon l'une des revendications 1 à 8, dans laquelle les bits spéciaux du second type sont des bits de configuration dont la valeur détermine la configuration matérielle de certains éléments de la mémoire. 10. Procédé de stockage et de lecture de bits spéciaux d'un premier type et d'un second type dans une mémoire (MEM2) effaçable et programmable électriquement, comprenant un plan mémoire (MA2) comportant des cellules mémoire (CEL) connsctées à des lignes de mot (WLi) et à des lignes de bit (BLj), les lignes de bit étant agencées en colonnes (COL0-COLn1), caractérisé en ce qu'il comprend les opérations consistant à prévoir dans le plan mémoire: - au moins une première zone spéciale (B1) comprenant au moins une première rangée de cellules mémoire (C10-C17) connectéss à au moins une première ligne de mot (WLm), dans laquelle N1 cellules mémoire (C15-C17) sont connectées à N1 lignes de bit (BL5-BL7) d'au moins une colonne déterminée (COL0) du plan mémoire comprenant M 2s lignes de bit, - au moins une seconde zone spéciale (B2) comprenant au moins une seconde rangée de cellules mémoire (C20-C27) connectées à au moins une seconde ligne de mot (WLm+1), dans laquelle N2 cellules mémoire (C20-C24) sont connectées à N2 autres lignes de bit (BLoBL4) de ladite colonne déterminée (COL0) du plan mémoire, et en ce que: - les N1 lignes de bit (BLs-BL7) de la colonne déterminée qui sont connectées aux N1 cellules mémoire (C15-C17) de la première rangée ne sont pas connoctées à des cellules mémoire (C25-C27) de la seconde rangée, et 2 2831315 - les N2 lignes de bit (BLo-BL4) de la colonne déterminée qui sont connectées aux N2 cellules mémoire (C20-C24) de la deuxième rangée ne sont pas connoctées à des cellules mémoire (C10-C14) de la première rangée. 11. Procédé selon la revendication 10, dans lequel N2 = M-N1. 12. Procédé selon l'une des revendications 10 et lO 11, dans lequel la première rangée comprend M cellules mémoire (C10C17) connsctées à la première ligne de mot (WLm), et la seconde rangée comprend M cellules mémoire (C20-C27) connectées à la seconde ligne de mot (WLm+1). 13. procédé selon l'une des revendications 10 à 12, dans lequel on lit simultanément les deux rangées de cellules. 14. Procédé selon l'une des revendications 10 à 13, dans lequel les bits spéciaux du premier type sont des bits de condition dont la valeur détermine l'accessibilité en écriture de tout ou partie du plan mémoire. 15. Procédé selon l'une des revendications 10 à 14, dans lequel les bits spéciaux du second type sont des bits de configuration dont la valeur détermine la configuration matérielle de certains éléments de la mémoire.