FR 2824424 A1 20021108 FR 0114218 A 20011102 CIRCUIT INTEGRE DE HAUTE FREQUENCE La présente invention concerne un circuit intégré de haute fré- quence, et plus particulièrement un circuit intégré de haute fréquence dont la section d'amplification est constituée par des transistors bipolaires (par exemple des transistors bipolaires à hétérojonction). Un amplificateur de puissance devient habituellement un dispo- sitif de grande taille lorsqu'on désire obtenir une puissance de sortie éle- vée. Du fait que le produit d'une tension et d'un courant détermine la puissance, si la tension est constante, un dispositif dans lequel un cou rant élevé peut circuler est exigé pour obtenir une puissance de sortie élevée. Dans la plupart des dispositifs, du fait que le courant qu'un dispo- sitif peut faire circuler est proportionnel à la taille du dispositif, un dispo- sitif de grande taille est exigé pour obtenir une puissance de sortie éle- vée. Par exemple, un transistor bipolaire exige une grande taille d'émet teur pour obtenir une puissance de sortie élevée. Dans un téléphone cellulaire du système AMRC (Accès Multiple par Répartition par Code), on doit faire varier la puissance émise par une antenne dans une plage de 50 dB ou plus. Par conséquent, dans l'amplifi- cateur de puissance utilisé dans le téléphone cellulaire, la puissance de sortie au moment auquel des signaux de haute fréquence sont appliqués en entrée doit également varier de 50 dB ou plus. D'autre part, pour pro- longer la durée de vie de la batterie pour un téléphone cellulaire, il est important que la puissance consommée par l'amplificateur de puissance soit maintenue à un niveau faible. Pour atteindre ce but, il est nécessaire d'augmenter le rendement de puissance en réduisant le courant de polari- sation dans le mode d'attente ou similaire, lorsque des signaux de haute fréquence ne sont pas appliqués en entrée. Cependant, dans un amplificateur de puissance qui utilise des transistors bipolaires ayant une grande taille d'émetteur, si le courant de polarisation est réduit lorsque des signaux de haute fréquence ne sont pas appliqués en entrée, le gain au moment auquel un petit signal est ap- pliqué en entrée est diminué. Ceci vient du fait que le gain en courant d'un transistor bipolaire dépend de la densité de courant de l'émetteur, et bien que le gain en courant soit pratiquement constant et ne varie pas lorsque la densité de courant est supérieure ou égale à une valeur déter- minée, le gain en courant diminue lorsque la densité de courant est ex- cessivement diminuée. Par conséquent, si la densité de courant lorsque des signaux de haute fréquence ne sont pas appliqués en entrée est ex- cessivement réduite, les signaux sont notablement dégradés dans le cas o de petits signaux sont appliqués en entrée. D'autre part, pour obtenir des puissances de sortie élevées en réalisant un amplificateur avec des transistors bipolaires, on a habituel lement employé un circuit de polarisation produisant une tension de pola- risation constante. Dans cette structure, si la puissance d'entrée de haute fréquence est augmentée, ie courant de base est augmenté de façon cor- respondante, ce qui entrane un courant de collecteur accru. En d'autres termes, du fait que la densité de courant de l'émetteur augmente ainsi, le gain en courant est augmenté. Dans ce cas, si la densité de courant de l'émetteur au stade initial est faible, le gain de l'amplificateur varie sous l'effet de la puissance d'entrée. La présente invention a été faite pour résoudre de tels problè- mes, et un but de la présente invention est d'obtenir une puissance de sortie élevée lorsque de grands signaux sont appliqués en entrée, et de maintenir la consommation de puissance à une valeur faible sans abaisser le gain lorsque de petits signaux sont appliqués en entrée. Un autre but de la présente invention est de diminuer la dégra- dation en haute fréquence lorsque de petits signaux sont appliqués en entrée. Un autre but de la présente invention est de réduire une diffé- rence de gain entre des cas dans lesquels des grands signaux et de petits signaux sont appliqués en entrée. Selon un aspect de la présente invention, un circuit intégré de haute fréquence comprend des sections d'amplification de signal de haute fréquence, une multiplicité de transistors bipolaires incorporés en paral- lèle dans les sections d'amplification, et un circuit de polarisation pour générer une multiplicité de tensions de polarisation devant être appli- quées aux bases de la multiplicité de transistors bipolaires. Il est possible de commander individuellement la multiplicité de tensions de polarisation. D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la description qui va suivre de modes de réalisation, donnés à titre d'exemples non limitatifs. La suite de la des- cription se réfère aux dessins annexés, dans lesquels: La figure 1 est un schéma montrant un exemple de configuration d'un circuit intégré de haute fréquence conforme à un premier mode de réalisation de la présente invention; La figure 2 est un schéma montrant un exemple de configuration d'un circuit de polarisation pour obtenir des tensions de base conformé ment au premier mode de réalisation de la présente invention; La figure 3 est une représentation graphique caractéristique montrant la dépendance du degré d'amplification de courant d'un transis tor vis-à-vis de la densité de courant; La figure 4 est une représentation graphique caractéristique montrant la relation entre la puissance d'entrée et le gain d'un amplifica teur, et la densité de courant du transistor; La figure 5 est une représentation graphique montrant les ca ractéristiques de l'amplificateur lorsqu'un second signal de référence est une tension d'état conducteur et une tension d'état bloqué, conformément au premier mode de réalisation de la présente invention; La figure 6 est une représentation graphique montrant la carac téristique de l'amplificateur lorsque le second signal de référence est une tension d'état conducteur et une tension d'état bloqué, conformément au premier mode de réalisation de la présente invention; La figure 7 est un schéma montrant un exemple de configuration d'un circuit intégré de haute fréquence conforme à un second mode de réalisation de la présente invention; La figure 8 est un schéma montrant un exemple de configuration d'un circuit intégré de haute fréquence conforme à un troisième mode de réalisation de la présente invention; La figure 9 est un schéma montrant un exemple d'une configu ration d'un circuit intégré de haute fréquence conforme à un quatrième mode de réalisation de la présente invention. Premier mode de réalisation La figure 1 est un schéma montrant un exemple de configuration d'un circuit intogré de haute fréquence conforme au Premier Mode de Réalisation de la présente invention. Le circuit intégré de haute fréquence représenté sur la figure 1 est constitué par deux étages de sections d'am plification consistant en amplificateurs bipolaires connectés verticalement. Sur la figure 1, Pin est une borne d'entrée pour des signaux de haute fréquence; Po est une borne de sortie pour des signaux amplifiés; Vcc est une borne de tension de source d'alimentation; N11, N21, N22 sont des circuits de polarisation pour générer des tensions de base; M11, M12, M21 à M23 sont des circuits d'adaptation; T11 et T21 à T25 sont des transistors bipolaires; C1, C21, C22 sont des condensateurs; S1 est une section d'amplification de premier étage; et S2 est une section d'amplifi cation de dernier étage. Bien que chacun des transistors bipolaires T11 et T21 à T25 soit représenté par un seul symbole, il peut être constitué par une multiplicité de transistors. Dans le premier mode de réalisation, la section d'amplification de premier étage S1 comprend un transistor bipolaire T11. La base du transistor bipolaire T11 est connectée au premier circuit de polarisation de base N11. La section d'amplification de dernier étage S2 comprend cinq transistors bipolaires T21 à T25 disposés en parallèle. La base de chacun des transistors bipolaires T21 à T25 est connectée à deux circuits de po larisation de base N21 et N22. Ainsi, la base du premier transistor bipo laire T21 est connectée au second circuit de polarisation de base N21, et les bases des quatre autres transistors bipolaires T22 à T25 sont con nectées au troisième circuit de polarisation de base N22. La taille totale de la section d'amplification de dernier étage S2 est la somme de toutes les tailles des transistors bipolaires T21 à T25. Par conséquent, par exemple, s'il faut 10 000 um2 pour l'aire totale d'une section d'émetteur afin d'obtenir 1 W pour la puissance de sortie de la section d'amplification de dernier étage S2, déterminée par la puissance de sortie maximale exigée par un amplificateur, la taille d'émetteur de chacun des transistors bipolaires T21 à T25 est de 2000 um2. Le premier circuit de polarisation N11 et le second circuit de polarisation N21 génèrent et fournissent la première tension de base Vb11 et la seconde tension de base Vb21, à partir du même premier si- gnal de référence Vref1. Le troisième circuit de polarisation V22 génère et fournit la troisième tension de polarisation Vb22 à partir du second signal de référence Vref2 qui diffère du premier signal de référence Vref1. Par conséquent, dans la section d'amplification de dernier étage S2, la ten sion de base du premier transistor T21 diffère de la tension de base des quatre autres transistors T22 à T25. La figure 2 est un schéma montrant un exemple de configuration d'un circuit de polarisation pour obtenir les tensions de base Vb11, Vb21 et Vb22. Sur la figure 2, D41 et D42 sont des diodes, R41 et R42 sont des résistances, et T41 est un transistor. La résistance R41 et deux diodes D41 et D42 sont connectées en série entre la borne de signal de réfé- rence Vref et la masse, et en parallèle sur ce circuit série, le transistor T41 et la résistance R42 sont connectés en série entre la borne de ten- sion de source d'alimentation Vcc et la masse. La base du transistor T41 est connectée entre la résistance R41 et la diode D41. De plus, I'émetteur du transistor T41 fournit la tension de base Vb. La figure 3 est une représentation graphique caractéristique montrant la dépendance du facteur d'amplification de courant d'un tran- sistor vis-à-vis de la densité de courant. Comme le montre la figure 3, le facteur d'amplificateur de courant (gain en courant) d'un transistor bipo- iaire augmente brusquement sous l'effet de l'augmentation de la densité de courant de l'émetteur (O à Jc1), et il devient pratiquement une valeur constante,B1 dans une certaine plage de courant (Jc1 à Jc2). Cependant, dans la condition de Jc3 dans laquelle la densité de courant est faible, le facteur d'amplification de courant prend une valeur,B3 inférieure à la va- leur constante,B1. La figure 4 est une représentation graphique caractéristique montrant la relation entre la puissance d'entrée et le gain d'un amplifica- teur, et la densité de courant du transistor. Lorsqu'on fait fonctionner le circuit de polarisation représenté sur la figure 2 de façon que la tension de base Vb de l'amplificateur devienne constante, le courant de base augmente et la densité de courant de l'élément augmente sous l'effet d'une augmentation de la puissance d'entrée des signaux de haute fré quence. Lorsque la densité de courant de l'élément augmente ainsi sous I'effet de l'augmentation de la puissance d'entrée, I'amplification de cou rant de l'élément est augmentée, et le gain augmente sous l'effet de l'augmentation de la puissance d'entrée. Pour maintenir une consommation de courant faible lorsque de petits signaux sont appliqués en entrée, il est nécessaire de diminuer le courant circulant dans un transistor dans la condition dans laquelle aucun signal de haute fréquence n'est appliqué en entrée. Cependant, pour ob tenir une puissance de sortie maximale, on utilise un transistor qui a une aire d'émetteur de 10 000 um2, par exemple. Si le courant circulant dans ce transistor est de 100 mA, la densité de courant à ce moment est de 1000 A/cm2. Cependant, si la densité de courant est de 1000 A/cm2 ou moins, le gain de l'amplificateur diminue de 5 dB ou plus lorsque le cou rant d'entrée est faible. Bien que le premier mode de réalisation représenté sur la figure 1 utilise cinq transistors dans la section d'amplification de dernier étage S2, une seconde tension de base Vb21 est appliquée à un transistor T21, et une troisième tension de base Vb22 est appliquée à tous les autres transistors T22 à T25. La seconde tension de base Vb21 est commandée par un premier signal de référence Vref1, et la troisième tension de base Vb22 est commandée par un second signal de référence Vref2. Dans la configuration de la figure 1, lorsqu'une puissance de sortie maximale est exigée pour la puissance de sortie de l'amplificateur, un courant est fourni à la base de chacun des transistors T11 et T21 à T25 en appliquant en entrée une tension d'état conducteur (par exemple 2,8 V pour un transistor bipolaire à hétérojonction à base de GaAs (qu'on dési gne ci-après en abrégé par HBT)) pour les premier et second signaux de référence Vref1 et Vref2 pour les circuits de polarisation N11, N12 et N22. Dans ce cas, on applique pour les première à troisième tensions de base Vb11, Vb21 et Vb22 des tensions qui permettent à chacun des transistors T11 et T21 à T25 dans la section d'amplification de dernier étage S2 d'amplifier un courant. Les tensions de base Vb11, Vb21 et Vb22 sont d'environ 0,7 V ou plus pour un transistor bipolaire consistant en Si, et d'environ 1,3 V ou plus pour un HBT qui utilise AlGaAs ou InGaP pour l'émetteur. Comme décrit ci-dessus, lorsqu'une tension d'état conducteur est appliquée pour les premier et second signaux de référence Vref1 et Vref2, du fait que les cinq transistors T21 à T25 effectuent tous une am plification de courant, les trarsistors T11 et T21 à T25 effectuent tous une amplification de puissance, et on peut obtenir une puissance de sortie maximale. Si le gain total des transistors T21 à T25 dans la section d'am plification de dernier étage S2 est de 12 dB, et la perte dans le circuit d'atténuation M21 disposé entre la section d'amplification de premier étage S1 et la section d'amplification de dernier étage S2 est de 2 dB, la puissance de sortie exigée pour la section d'amplification de premier étage S1 peut être inférieure de 10 dB (= 12 dB - 2 dB) à la puissance de sortie de la section d'amplification de dernier étage S2. En d'autres ter mes, la puissance de sortie de la section d'amplification de premier étage S1 peut être le dixième de la puissance de sortie de la section d'amplifi cation de dernier étage S2. Ceci signifie que si la taille totale des transistors T21 à T25 dans la section d'amplification de dernier étage S2 est de 10 000,um2, la taille du transistor T11 dans la section d'amplification de premier étage S1 peut être égale au dixième de la taille totale des transistors T21 à T25. Ainsi, la taille du transistor T11 dans la section d'amplification de premier étage S1 peut être de 1000 um2. Ici, si la section d'amplification de dernier étage S2 est constituée par un transistor d'une taille de 000,um2, comme dans un circuit intégré de haute fréquence classique, pour éviter que le gain diminue lorsque la puissance d'entrée est faible, ii est nécessaire de faire circuler un courant de: 1000 Alcm2 x 11 000,um2 = 110 mA Cependant, dans la configuration représentee sur la figure 1, du fait que le transistor dans la section d'amplification de dernier étage S2 est divisé en cinq transistors T21 à T25, et la tension de base à appliquer en entrée est également divisée en deux tensions de base Vb21 et Vb22, un seul transistor T21 peut être placé à l'état conducteur et les quatre autres transistors T22 à T25 peuvent être bloqués. En d'autres termes, un seul transistor T21 peut être utilisé pour l'amplification, en appliquant une tension d'état conducteur pour le premier signal de référence Vref1, et une tension d'état bloqué (tension basse telle que O V) pour le second signal de référence Vref2. Ainsi, la taille de la région qui fonctionne dans la section d'am- plification de dernier étage S2, lorsque la puissance d'entrée est faible, peut être seulement de 2000,um2. Par conséquent, le courant exigé pour que le gain ne soit pas diminué, même lorsqu'un petit signal est appliqué en entrée, est 1000 Alcm2 x 3000 %m2 = 30 mA Par conséquent, le courant lorsqu'un petit signal est appliqué en entrée peut être le quart du courant lorsqu'un seul grand transistor est utilisé pour constituer la section d'amplification de dernier étage S2. Dans l'amplificateur représenté sur ia figure 1, des signaux de haute fréquence appliqués à partir de la borne d'entrée Pin traversent le circuit d'adaptation M21 à partir de la section d'amplification de premier étage S1, traversent en outre des condensateurs C21 et C22, et sont ap pliqués à la section d'amplification de dernier étage S2. Dans ce cas, si une tension d'état bloqué est appliquée pour le second signal de réfé rence Vref2, de façon à bloquer les quatre transistors T22 à T25 dans la section d'amplification de dernier étage S2, la tension de base des tran sistors T22 à T25 connectés au condensateur C22 est diminuée. Par conséquent, I'impédance des transistors T22 à T25 devient supérieure à l'impédance du transistor T21 connecté au condensateur C21, et presque toute la puissance traverse le condensateur C21 et est appliquée au transistor T21. Pendant ce temps, bien que les signaux qui sont émis par le transistor T21 soient appliqués au circuit d'adaptation M23 et aux collecteurs des transistors T22 à T25, la majeure partie des signaux traverse le circuit d'adaptation M23 et est émise sous la forme de puissance de sortie, du fait que l'impédance des transistors T22 à T25 est élevée. D'autre part, les circuits d'adaptation M11, M12 et M21 à M23 de l'amplificateur représenté sur la figure 1 sont optimisés dans l'état dans lequel une tension d'état conducteur est appliquée pour les premier et se cond signaux de référence Vref1 et Vref2 pour faire passer à l'état conducteur tous les transistors T21 à T25 dans la section d'amplification de dernier étage S2. Bien que l'adaptation soit perdue lorsque les quatre transistors T21 à T25 sont bloqués, le gain est diminué seulement d'envi- ron 2 dB. La figure 5 est une représentation graphique montrant les ca ractéristiques de l'amplificateur lorsque le second signal de référence Vref2 est une tension d'état conducteur et une tension d'état bloqué. Sur la figure 5, lorsque la puissance de sortie est dans une plage comprise entre Po2 et Pomax, le second signal de référence Vref2 et fixé à une tension d'état conducteur; et lorsque la puissance de sortie est Po1 (Po2 c Po1 Pomax) ou moins, le second signal de référence Vref2 est fixé à une tension d'état bloqué. Les caractéristiques présentent une hystérésis entre les puis- sances de sortie Po1 et Po2 dans le but de minimiser la variation de gain, lorsque le système peut utiliser initialement une puissance de sortie de Pomax, et ensuite diminuer progressivement la puissance de sortie. En d'autres termes, du fait que la variation de gain lorsque le second signal de référence Vref2 est commuté d'une tension d'état conducteur à une tension d'état bloqué peut occasionner des problèmes, le second signal de référence Vref2 peut être soit une tension d'état conducteur soit une tension d'état bloqué à l'intérieur d'une plage dans laquelle la puissance de sortie est intermédiaire, afin de résoudre de tels problèmes. Avec la configuration pour commuter l'état de conduction/blocage du second signal de référence Vref2 en fonction du niveau de puissance de sortie, on obtient la caractéristique représentée sur la figure 6. Par conséquent, le courant lorsque de petits signaux sont appliqués en entrée peut être notablement réduit, à environ 1t4. Second mode de réalisation La figure 7 est un schéma montrant un exemple de configuration d'un circuit intégré de haute fréquence conforme à un second mode de réalisation de la présente invention. Le circuit intégré de haute fréquence représenté sur la figure 7 a la même configuration que le premier mode de réalisation auquel un circuit inverseur de signal N31 pour inverser le second signal de référence Vref2, et une inductance L1 et un transistor T3 pour commander la troisième tension de base Vb22 sont ajoutés. Dans le premier mode de réalisation décrit ci-dessus, lorsqu'une tension d'état bloqué est appliquée pour le second signal de référence Vref2, la troisième tension de base Vb22 devient la tension pour bloquer le courant de base de chacun des transistors T22 à T25, ce qui élève I'impédance de chaque transistor T22 à T25. Ainsi, si le circuit de polarisation est constitué de la manière représentée sur la figure 2, et le signal de référence Vref est fixé à O V, I'impedance de sortie du circuit de polarisation devient pratiquement identique à la valeur de la résistance 42. La valeur de la résistance 42 est aussi élevée que possible (par exemple plusieurs centaines d'ohms) pour diminuer la consommation de puissance du circuit de polarisation. Par conséquent, l'impédance de sortie du troisième circuit de polarisation N22 lorsque le second signal de référence Vref2 est au niveau de blocage, devient la valeur de la résistance 42 de plusieurs centaines d'ohms. Ainsi, comme décrit dans le premier mode de réalisation, lors que le second signal de référence Vref2 est au niveau de blocage, l'impé dance des transistors T22 à T25 est augmentée, et le signal provenant de la section d'amplification de premier étage S1 est appliqué au transistor T21 ayant une plus faible impédance. Cependant, si l'impédance de sortie du troisième circuit de polarisation N22 est élevée, des signaux de haute fréquence peuvent faire varier la tension de base des transistors T22 à T25, et les transistors T22 à T25 peuvent fonctionner en occasionnant une dégradation de l'opération d'amplification. Dans le second mode de réalisation, pour éviter de tels incon vénients, une inductance L1 et un transistor T3 sont intercalés en série entre la base de chacun des transistors T22 à T25 et la masse, et le si gnal inversé par rapport au second signal de référence Vref2 est appliqué à la base du transistor T3. Ainsi, lorsque le second signal de référence Vref2 est une tension d'état bloqué, le transistor T3 devient conducteur pour abaisser l'impédance en courant continu de chacun des transistors 1 1 T22 à T25. Cependant, du fait que l'inductance L1 est intercalée pour des fréquences élevées, I'impédance de chacun des transistors T22 à T25 dans la région de haute fréquence est élevee, et des signaux de haute fréquence traversent le transistor T21 et sont émis. Conformément au second mode de réalisation, comme décrit ci dessus, si chacun des transistors T22 à T25 est bloqué, I'impédance de chaque transistor T22 à T25 pour le courant continu peut être diminuée, et la variation de la tension de base sous l'effet de signaux de haute fré quence peut être matrisée pour réduire la dégradation. Troisième mode de réalisation La figure 8 est un schéma montrant un exemple de configuration d'un circuit intégré de haute fréquence conforme au troisième mode de réalisation de la présente invention. Dans le circuit intégré de haute fré quence représenté sur la figure 8, la section d'amplification de premier étage S1 comprend deux transistors bipolaires T11 et T12 qui sont con nectés en parallèle. Les bases de ces transistors bipolaires T11 et T12 sont respectivement connectées aux premier et quatrième circuits de po larisation de base N11 et N12. Avec ces deux circuits de polarisation N11 et N12, les transis tors bipolaires T11 et T12 peuvent être commandés respectivement par des signaux de référence Vref1 et Vref2. En d'autres termes, le premier circuit de polarisation N11 et le quatrième circuit de polarisation N12 gé nèrent la première tension de base Vb11 et la quatrième tension de base Vb12 à partir des signaux de référence respectifs Vref1 et Verf2, et ils les émettent pour la tension de base des transistors T11 et T12 dans la sec tion d'amplification de premier étage S1. La secti on d' a m pl ification de de rn ier étag e S2 co m pre nd tro is transistors bipolaires T21 à T23 qui sont connectés en parallèle. Les ba ses de ces trois transistors T21 à T23 sont respectivement connectées à trois circuits de polarisation de base N21, N22 et N23. Plus précisément, la base du premier transistor bipolaire T21 est connectée au second cir cuit de polarisation de base N21; la base du second transistor bipolaire T22 est connectée au troisième circuit de polarisation de base N22; et la base du troisième transistor bipolaire T23 est connectée au cinquième circuit de polarisation de base N23. Avec ces trois circuits de polarisation N21, N22 et N23, les transistors T21, T22 et T23 peuvent être commandés respectivement par les signaux de référence Vref1, Vref2 et Vref3. En d'autres termes, le se cond circuit de polarisation N21, le troisième circuit de polarisation N22 et le cinquième circuit de polarisation N23 génèrent les seconde, troisième et cinquième tensions de base Vb21, Vb22 et Vb23 à partir des signaux de référence respectifs Vref1, Vref2 et Vref3, et il les émettent pour la tension de base des transistors T21, T22 et T23 dans la section d'amplifi cation de dernier étage S2. Dans ce cas, les aires des transistors T11 et T12 dans la sec tion d'amplification de premier étage S1, et les aires des transistors T21, T22 et T23 da ns la section d' a m pl ifi cation de dern ie r étage S2 peuvent avoir des rapports d'aires choisis. Par exemple, le rapport des aires des transistors T21, T22 et T23 dans la section d'amplification de dernier étage S2 peut être 1:4:20. Le rapport des aires des transistors T11 et T12 dans la section d'amplification de premier étage S1 est de préférence 1:1. Dans ce cas, de façon similaire au premier mode de réalisation, si l'aire totale de la section d'amplification de dernier étage S2 est de 000,um2, et l'aire totale de la section d'amplification de premier étage S1 est de 1000,um2, c'est-à-dire le dixième de l'aire totale de la section d'amplification de dernier étage S2, I'aire de chacun des transistors T11 et T12 dans la section d'amplification de premier étage S1 est de 500 m2, et les aires des transistors T21, T22 et T23 dans la section d'ampli fication de dernier étage S2 sont respectivement de 400,um2, 1600 m2 et 8000 m2. Dans le second mode de réalisation, pour obtenir une puissance de sortie maximale de l'amplificateur, des tensions d'état conducteur sont établies pour la totalité des premier à troisième signaux de référence Vref1 à Vref3. De plus, pour obtenir une puissance de sortie moyenne égale à la puissance de sortie maximale moins 10 dB, des tensions d'état conducteursont établies seulement pour les premier et second signaux de référence Vref1 et Vref2, et pour obtenir une puissance de sortie faible égale à la puissance de sortie maximale moins 20 dB, des tensions d'état conducteur sont établies seulement pour le premier signal de référence Vref 1. Par la commande décrite ci-dessus, il est possible de réduire notablement la consommation de courant lorsque de petits signaux don nant une puissance de sortie inférieure de 20 dB à la puissance de sortie maximale, sont appliqués en entrée. Plus précisément, Iorsque seul le premier signal de référence Vref1 est une tension d'état conducteur, et les second et troisième signaux de référence Vref2 et Vref3 sont des ten sions d'état bloqué, les aires d'émetteur des transistors en fonctionne ment sont de 500,um2 pour la section d'amplification de premier étage S1, et de 400,um2 pour la section d'amplification de dernier étage S2. Par conséquent, la valeur de courant peut être réduite à: 1000 A/cm2 x 900, um2 = 9 mA La raison pour laquelle ie rapport d'aires des transistors T11 et T12 dans ia section d'amplification de premier étage S1 est 1: 1, est la suivante: si le rapport d'aires est 1:5, et le transistor ayant l'aire la plus grande est bloqué, I'impédance d'entrée de la section d'amplification de premier étage S1 change fortement, et peut occasionner des problèmes. Si le rapport d'aires est 1:1, même si un transistor est bloqué, le change ment d'impédance est au maximum dans un rapport de deux, et il n'occa sionne normalement aucun problème. Cependant, si un mécanisme de commande d'impédance est incorporé du côté d'entrée pour effectuer une commande visant à minimiser les problèmes, même lorsque le transistor ayant une pius grande aire est bloqué, le rapport d'aires des transistors T11 et T12 peut être par exemple de 1:5. Quatrième mode de réalisation La figure 9 est un schéma montrant un exemple de configuration d'un circuit intégré de haute fréquence conforme au quatrième mode de réalisation de la présente invention. Le circuit intégré de haute fréquence représenté sur la figure 9 a la même configuration que le premier mode de réalisation représenté sur la figure 1, à laquelle des résistances R51 et R52 et un transistor T51 sont ajoutés, à titre de circuit pour commander la seconde tension de base Vb21. Plus précisément, une résistance R51 et un transistor T51 sont connectés en série entre la base du transistor T21 dans la section d'am plification de dernier étage S2 et la masse. De plus, une résistance R52 est connectee à la base du transistor T51, à laquelle le second signal de référence Vref2 est appliqué par l'intermédiaire de la résistance R52. Sur la figure 9, lorsque le premier signal de référence Vref1 est une tension d'état conducteur, la seconde tension de base Vb21 est une tension déterminée pour permettre au transistor T21 d'effectuer une am plification de courant. A ce moment, lorsque le second signal de référence Vref2 est une tension d'état conducteur, une tension de base est appli quée au transistor T51 par l'intermédi-aire de la résistance R52, et le col lecteur et l'émetteur du transistor T51 deviennent conducteurs. Ainsi, une différence de potentiel est produite entre la seconde tension de base Vb21 et la masse, et un courant circule à travers la résistance R52 et le transistor T51. Ce courant est choisi de façon à avoir la même valeur que le courant qui entre dans la base du transistor T21. Par conséquent, la se conde tension de base Vb21 diminue. Même si cette diminution de tension se produit, le second circuit de polarisation N21 est constitué de façon à générer une tension déterminée pour la seconde tension de base Vb21. Par conséquent, lorsque les premier et second signaux de référence Vref1 et Vref2 sont to us deux des tension s d'état cond u cte u r, les caractéristi ques de l'amplificateur sont les mêmes que lorsque les résistances R51, R52 et le transistor T51 ne sont pas présents. D'autre part, lorsque le second signal de référence devient une tension d'état bloqué, la troisième tension de base Vb22 correspond à I'état bloqué, et chacun des transistors T22 à T25 est bloqué. Par consé quent, I'impédance depuis le circuit d'adaptation M21 jusqu'à la section d'amplification de dernier étage S2 augmente légèrement. Cependant, dans le quatrième mode de réalisation, le second signal de référence Vref2 est appliqué au transistor T51 par l'intermé diaire de la résistance R52. Lorsque le second signal de référence Vref2 est une tension d'état bloqué, le transistor T51 est bloqué, et aucun cou rant ne circule à travers la résistance R51 et le transistor T51. Par consé quent, il n'y a pas de diminution de tension due à la consommation par ce circuit, et la seconde tension de base Vb21 est légèrement augmentée. Ainsi, le premier signal de référence Vref1 devient une tension d'état conducteur, I'impédance du transistor T21 conducteur diminue, et l'élévation de l'impédance lorsque d'autres transistors T22 à T25 sont bloqués peut étre compensée. Du fait que la densité de courant du tran- sistor T21 augmente, le gain du transistor T21 est augmenté, et il est possible d'éviter une diminution du gain à cause du retard de variation de l'impédance. Par conséquent, même lorsqu'un petit signal est appliqué en entrée, on peut obtenir le gain qui équivaut au gain à la puissance de sortie maximale. Dans la configuration de circuit représentée sur la figure 9, du fait que le courant qui entre dans le transistor T21 lorsque le second si- gnal de référence Vref2 est une tension d'état bloqué, est égal au double du courant lorsque le second signal de référence Vref2 est une tension d'état conducteur, le courant nominal devient: 1000 A/cm2 x (1000 um2 + 2000 um2 x 2) = 50 mA Dans les modes de réalisation 1 à 4 décrits cidessus, bien qu'un amplificateur bipolaire soit établi en connectant verticalement deux étages de sections d'amplification S1 et S2, le nombre d'étages de sec tions d'amplification connectées verticalement n'est pas limité à deux. De plus, dans les modes de réalisation 1, 2 et 4 décrits ci dessus, bien que cinq transistors T21 à T25 soient incorporés dans la section d'amplification de dernier étage S2, et que ces transistors soient divisés dans le rapport 1:4, le nombre et le rapport de division des tran- sistors ne sont pas limités respectivement à cinq et 1:4. En outre, dans le troisième mode de réalisation décrit ci-dessus, les transistors sont divisés en trois dans la section d'amplification de der- nier étage S2. Le nombre correspondant à la division n'est cependant pas limité à cette division en trois. Les modes de réalisation 1 à 4 décrits ci-dessus sont seulement des exemples pour la mise en oeuvre de la présente invention, et on ne doit pas considérer qu'ils limitent le cadre technique de la présente in- vention. La présente invention peut être mise en oeuvre sous diverses formes sans sortir de son esprit et de ses caractéristiques. On peut résumer de la façon suivante les caractéristiques et avantages de la présente invention. Selon un aspect de l'invention, dans un circuit intagré de haute fréquence, toutes les tensions de polarisation sont fixées à la tension pour laquelle tous les transistors d'une multiplicité de transistors bipolai res peuvent effectuer une amplification de courant. On peut donc obtenir une puissance de sortie désirée. Au moins une tension de polarisation parmi une multiplicité de tensions de polarisation est fixée de façon à être une tension qui bloque le courant de base du transistor bipolaire. Par conséquent, il est possible d'obtenir une puissance de sortie inférieure à la puissance de sortie désirée, et de réduire la consommation de courant, sans diminuer le gain. Selon un autre aspect, dans le circuit intégré de haute fré quence, lorsqu'une puissance de sortie inférieure à la puissance de sortie désirée doit étre obtenue, la base du transistor bipolaire dont le courant de base est bloqué est directement mise à la masse, même lorsque au moins une tension de polarisation est fixée à la tension qui bloque le cou rant de base du transistor bipolaire. Par conséquent, I'impédance peut étre maintenue à une valeur faible, la variation de la tension de base sous l'effet de signaux de haute fréquence est évitée, et la dégradation de I'amplification peut être empêchée. Selon un autre aspect, dans le circuit intégré de haute fré quence, une multiplicité de transistors bipolaires sont incorporés dans chacun de multiples étages de sections d'amplification, et une multiplicité de tensions de polarisation appliquées à la multiplicité de transistors bi polaires sont commandées individuellement dans chaque section d'amplifi cation. Par conséquent, il est possible de réduire la consommation de courant de chaque section d'amplification lorsqu'on doit obtenir une puis sance de sortie inférieure à la puissance de sortie désirée, et il est possi ble de diminuer la consommation de courant totale. Selon un autre aspect, dans le circuit intégFé de haute fré quence, la puissance de sortie peut être commandée en trois étages. La consommation de courant peut donc être dim in uée en correspondance avec chaque puissance de sortie. Selon un autre aspect, dans le circuit intégré de haute fréquence, même si une tension pour bloquer le courant de base du transistor bipo laire est fixée pour au moins une tension de polarisation, afin d'obtenir une puissance de sortie inférieure à la puissance de sortie désirée, I'élé- vation d'impédance qui l'accompagne est compensée par une diminution de l'impédance du transistor auquel est appliquée une tension pour ef fectuer une amplification de courant, et la tension de base du transistor considéré peut être plus élevée en comparaison avec le cas dans lequel on doit obtenir la puissance de sortie désirée. Par conséquent, il est pos- sible d'éviter la réduction du gain due au retard de variation d'impédance, et même si on doit obtenir une faible puissance de sortie, on obtient le gain qui équivaut au gain dans le cas de la puissance de sortie désirée. Dans le circuit intégré de haute fréquence, de multiples étages des sections d'amplification peuvent de préférence être connectés verti- calement. Le circuit de polarisation peut commander individuellement une multiplicité de tensions de polarisation appliquées aux bases d'une multi plicité de transistors bipolaires connectés en parallèle au moins dans la section d'amplification de dernier étage. Dans le circuit intégré de haute fréquence, lorsqu'on doit obtenir une puissance de sortie inférieure à une puissance de sortie prédétermi- née ou désirée, une tension pour bloquer le courant de base des transis tors bipolaires peut être fixée pour au moins une tension de polarisation de la multiplicité de tensions de polarisation, et une tension à laquelle les transistors bipolaires effectuent une amplification de courant peut être fixée pour d'autres tensions de polarisation. Dans le circuit intégré de haute fréquence, la multiplicité de transistors bipolaires peut comprendre de préférence un transistor auquel une première tension de polarisation est appliquée, et un ou plusieurs transistors auxquels une seconde tension de polarisation est appliquée. Lorsqu'on doit obtenir la puissance de sortie inférieure à la puissance de sortie prédéterminée ou désirée, une tension à laquelle le transistor con sidéré effectue une amplification de courant peut être fixée pour la pre- mière tension de polarisation, et une tension pour bloquer le courant de base du ou des autres transistors peut être fixée pour la seconde tension de polarisation. Le circuit intégré de haute fréquence peut en outre comprendre un circuit pour mettre à la masse la base du transistor bipolaire dont le courant de base est bloqué, lorsqu'une tension pour bloquer le courant de base des transistors bipolaires est fixée pour au moins une tension de polarisation de la multiplicité de tensions de polarisation, pour obtenir la puissance de sortie inférieure à la puissance de sortie prédéterminée ou désirée. Dans le circuit integré de haute fréquence, le circuit pour mettre à la masse la base du transistor bipolaire dont le courant de base est blo- qué, peut comprendre de préférence une inductance et un transistor bi- polaire qui sont connectés en série entre la base et la masse, et un circuit inverseur de signal pour inverser le signal de référence devant être la source d'une tension de polarisation pour bloquer ie courant de base, et pour appliquer le signal de référence inversé à la base des transistors bipolaires connectés en série. Dans ie circuit intégré de haute fréquence, de multiples étages des sections d'amplification peuvent de préférence être connectés verti- calement. Le circuit de polarisation peut commander individueilement une multiplicité de tensions de polarisation qui sont appliquées aux bases d'une multiplicité de transistors bipolaires incorporés en parallèle dans la section d'amplification de premier étage, et peut également commander individuellement une multiplicité de tensions de polarisation qui sont ap- pliquées aux bases d'une multiplicité de transistors bipolaires incorporés en parallèle dans la section d'amplification de dernier étage. Dans le circuit intégré de haute fréquence, la multiplicité de transistors bipolaires peut comprendre de préférence un premier transis tor auquel une première tension de polarisation est appliquée, un second transistor auquel une seconde tension de polarisation est appliquée, et un troisième transistor auquel une troisième tension de polarisation est ap- pliquée. Lorsqu'une puisse de sortie maximale doit être obtenue, une t: sion à laquelle les premier à troisième transistors effectuent tous une am plification de courant peut être établie pour les première à troisième ten- sions de polarisation. Lorsqu'une puissance de sortie moyenne doit être obtenue, une tension à laquelle les premier et second transistors effec- tuent une amplification de courant peut être établie pour les première et seconde tensions de polarisation. Lorsqu'une puissance de sortie mini male doit être obtenue, une tension à laquelle le premier transistor effec tue une amplification de courant peut être établie pour la première tension de polarisation. Dans le circuit intégré de haute fréquence, lorsqu'une tension qui bloque le courant de base des transistors bipolaires est établie pour au moins une tension de polarisation de la multiplicité de tensions de polarisation, pour obtenir une puissance de sortie inférieure à la puissance de sortie prédéterminée ou désirée, un circuit peut être incorporé pour augmenter la tension de base d'autres transistors bipolaires auquel la tension de polarisation pour effectuer l'amplification de courant est appli quée, en comparaison avec le cas dans lequel la puissance de sortie pré- déterminée ou désirée doit être obtenue. Dans le circuit intégré de haute fréquence, le circuit pour aug- menter la tension de base des autres transistors bipolaires, en comparai- son avec le cas dans lequel la puissance de sortie prédéterminée ou dési rée doit être obtenue, peut comprendre de préférence une résistance et un transistor bipolaire connectés en série entre les bases des autres tran- sistors bipolaires et la masse. Les transistors bipolaires connectés en sé- rie peuvent fonctionner en utilisant pour le signal d'entrée de base un si- gnal de référence qui est la source d'une tension de polarisation pour bloquer le courant de base lorsqu'une puissance de sortie inférieure à la puissance de sortie prédéterminée ou désirée doit être obtenue. Il va de soi que de nombreuses modifications peuvent être ap- portées au dispositif décrit et représenté, sans sortir du cadre de l'inven- tion. REVENDICATIONS 1. Circuit intégré de haute fréquence caractérisé en ce qu'il comprend: des sections d'amplification de signal de haute fréquence (S1, S2); une multiplicité de transistors bipolaires (T11, T21-T25) disposés en parallèle dans les sections d'amplification (S1, S2); et un circuit de pola risation (N11, N21, N22) pour générer de multiples tensions de polarisa tion (Vb11, Vb21, Vb22) destinées à être appliquées aux bases de la mul tiplicité de transistors bipolaires, les multiples tensions de polarisation pouvant être commandées individuellement. 2. Circuit intégré de haute fréquence selon la revendication 1, caractérisé en ce que de multiples étages des sections d'amplification (S1, S2) sont connectés verticalement; et le circuit de polarisation com mande individuellement de multiples tensions de base (Vb21, Vb22) appli quées aux bases d'une multiplicité de transistors bipolaires (T21-T25) disposés en parallèle au moins dans la section d'amplification de dernier étage (S2). 3. Circuit intégré de haute fréquence selon l'une des revendica tions 1 ou 2, caractérisé en ce que lorsqu'on doit obtenir une puissance de sortie inférieure à une puissance de sortie prédéterminée, une tension pour bloquer le courant de base des transistors bipolaires (T21-T25) est fixée pour au moins une tension de polarisation parmi les multiples ten sions de polarisation, et une tension à laquelle les transistors bipolaires effectuent une amplification de courant est fixée pour d'autres tensions de polarisation. 4. Circuit intégré de haute fréquence selon la revendication 3, caractérisé en ce que la multiplicité de transistors bipolaires comprend un transistor (T21) auquel une première tension de polarisation (Vb21) est appliquée, et un ou plusieurs autres transistors (T22-T25) auxquels une seconde tension de polarisation (Vb22) est appliquée; et une tension à laquelle le transistor précité (T21) effectue une amplification de courant est fixée pour la première tension de polarisation (Vb21), et une tension pour bloquer le courant de base du ou des autres transistors (T22-T25) est fixée pour la seconde tension de polarisation (Vb22). 5. Circuit intégré de haute fréquence selon la revendication 3, caractérisé en ce qu'il comprend en outre un circuit (N31, L1, T3) pour mettre à la masse la base du transistor bipolaire dont le courant de base est bloqué, lorsqu'une tension pour bloquer le courant de base des tran sistors bipolaires (T22-T25) est fixée pour au moins une tension de pola risation (Vb22) parmi les multiples tensions de polarisation. 6. Circuit intégré de haute fréquence selon la revendication 5, caractérisé en ce que le circuit pour mettre à la masse la base du tran sistor bipolaire dont le courant de base est bloqué, comprend: une in ductance (L1) et un transistor bipolaire (T3) qui sont connectés en série entre la base et la masse; et un circuit inverseur de signal (N31) pour in verser le signai de référence (Vref2) qui constitue la source d'une tension de polarisation pour bloquer le courant de base, et pour appliquer le si gnal de référence inversé à la base du transistor bipolaire (T3) connecté en série. 7. Circuit intégré de haute fréquence selon la revendication 1, caractérisé en ce que de multiples étages des sections d'amplification (S1, S2) sont connectés verticalement; et le circuit de polarisation (N11, N21, N22, N23) commande individuellement une multiplicité de tensions de polarisation (Vb11, Vb12) appliquées aux bases d'une multiplicité de transistors bipolaires (T11, T12) incorporés en parallèle dans la section d'amplification de premier étage (S1), et commande également indivi duellement une multiplicité de tensions de polarisation (Vb21, Vb22, Vb23) appliquées aux bases d'une multiplicité de transistors bipolaires (T21, T22, T23) incorporés en parallèle dans la section d'amplification de dernier étage (S2). 8. Circuit intégré de haute fréquence selon la revendication 1, caractérisé en ce que la multiplicité de transistors bipolaires comprend: un premier transistor (T21) auquel une première tension de polarisation (Vb21) est appliqué; un second transistor (T22) auquel une seconde ten sion de polarisation (Vb22) est appliquée; et un troisième transistor (T23) auquel une troisième tension de polarisation (Vb23) est appliquée; et lorsqu'une puissance de sortie maximale doit être obtenue, une tension à laquelle tous les premier à troisième transistors (T21-T23) effectuent une amplification de courant est fixée pour les première à troisième tensions de polarisation (Vb21-Vb23), lorsqu'une puissance de sortie moyenne doit être obtenue, une tension à laquelle les premier et second transistors (T21, T22) effectuent une amplification de courant est fixée pour les pre- mière et seconde tensions de polarisation (Vb21, Vb22), et lorsqu'une puissance de sortie minimale doit être obtenue, une tension à laquelle le premier transistor (T21) effectue une amplification de courant est fixée pour la première tension de polarisation (Vb21). 9. Circuit intégré selon la revendication 3, caractérisé en ce que lorsqu'une tension (Vref2) qui bloque le courant de base des transistors bipolaires (T22-T25) est fixée pour au moins une tension de polarisation parmi les muitiples tensions de polarisation, un circuit (R51, T51) est in corporé pour augmenter la tension de base d'autres transistors bipolaires (T21) auxquels la tension de base pour effectuer l'amplification de cou- rant est appliquée, en comparaison avec le cas dans lequel la puissance de sortie prédéterminée ou désirée doit être obtenue. 10. Circuit intégré de haute fréquence selon la revendication 9, caractérisé en ce que le circuit pour augmenter la tension de base des autres transistors bipolaires (T21), en comparaison avec le cas dans le- quel la puissance de sortie prédéterminée ou désirée doit être obtenue, comprend une résistance (R51) et un transistor bipolaire (T51) connectés en série entre les bases de ces autres transistors bipolaires (T21) et la masse, et le transistor bipolaire connecté en série (T51) fonctionne en utilisant à titre de signal d'entrée de base un signal de référence (Vref2) qui est la source d'une tension de polarisation pour bloquer le courant de