FR 2822581 A1 20020927 FR 0203604 A 20020322 d'entranement selon l'une quelconque des revendications 1 à 12. Procédé et dispositif de transmission de données L'invention concerne un procédé de transmission de données sur une section intérieure eVou extérieure de transmission dans un composant à semiconducteur eVou à un composant semiconducteur, s notamment une mémoire à semiconducteur et un dispositif correspondant de transmission de données. Les progrès efficaces de la technique des semiconducteurs ont permis de développer des processeurs ayant des débits de l'ordre du gigahertz. Afin de pouvoir utiliser de manière efficace des processeurs de ce o genre, il est nécessaire que les mémoires à semiconducteur qui contiennent les données pour les processeurs opèrent elles aussi à des vitesses de traitement aussi grandes et que pour la transmission des données entre les processeurs et les mémoires à semiconducteur, on ait à disposition de grandes largeurs de bandes de transmission de données. C'est ainsi par exemple que dans des cartes graphiques modernes, I'élément limitant la puissance est la largeur de bande de transmission qui est prescrite entre le processeur utilisé comme contrôleur sur la carte graphique et la mémoire à semiconducteur servant de mémoire de donrées d'image. Comme mémoire à semiconducteur pour échanger des données avec des o processeurs ou des contrôleurs, on utilise surtout des mémoires à écritu re/lectu re à accès (RAM) l ibre dans lesquels on peut en registrer et l ire des données aussi souvent que l'on veut. Les mémoires à écriture/lecture sont soit des mémoires statiques (SRAM) dans lesquelles les données enregistrées peuvent être mémorisées aussi longtemps que l'on veut alors que la tension de fonctionnement est appliquée, soit des mémoires dynamiques (DRAM) dans lesquelles les données dans les cellules de mémoire doivent être régénérées à des intervalles cycliques. Mais les DRAM ont, par rapport aux SRAM, des avantages notables pour l'intégration des cellules de mémoire et sont en conséquence les mémoires à semiconducteur o préférées dans l es ord inateu rs. La transmission de don nées entre le processeur ou le contrôleur et la mémoire à semiconducteur et le traitement de données sur la mémoire à semiconducteur s'effectuent habituellement en synchronisme avec une cadence de système prescrite intérieure ou extérieure. On transmet habituellement par entrée/sortie de données de la s mémoire à semiconducteur un signal de bit en synchronisme dans un cycle d'horloge. L'état logique du signal de bit est défini par un niveau de tension. C'est ainsi que pour un niveau de tension maximum prescrit de par exemple 3,3 V, un signal de 0 V appliqué à l'un des fronts d'horloge montant l'horloge du système signifie un "zéro" logique et qu'un signal de 3,3 V signifie un "un" o logique. Afin de pouvoir évaluer d'une manière sûre le niveau de signal qui est transmis, la zone de niveau prescrite est quantifiée habituellement en deux paliers et interprétée respectivement sous la forme d'un signal de bit. Un domaine de niveau de signal de 0 V à 1,65 V définit par exemple le niveau de signal pour un "zéro" logique et un domaine de niveau de signal de 1,66 V à 3,3 V définit le niveau de signal pour un "un" logique. Pour augmenter encore davantage le débit de transmission des données dans des mémoires à semiconducteur de ce genre qui fonctionnent de manière synchrone, il a été mis au point par la société RAMBUS un procédé de transmission, dans lequel les mémoires à semiconducteur o peuvent fonctionner à un débit double de transmission. Dans ce procédé, on transmet par cycle d'horloge tant sur un front ascendant que sur un front descendant de l'horloge du système, respectivement un signal de bit qui est évalué par la mémoire à semiconducteur. En raison d'autres exigences de plus en plus grandes imposées à la la rgeu r de bande de transmission des don nées entre les processeu rs ou les contrôleurs et les mémoires à semiconducteur, il est toutefois nécessaire d'augmenter encore le débit de transmission des donnces allant aux mémoires à semiconducteur ou dans les mémoires à semiconducteur, notamment pour des DRAM fonctionnant de manière synchrone. Une so possibilité consiste à augmenter la fréquence d'horloge du système pour la transmission des données, des limitations étant imposées toutefois par les effets de la haute fréquence à une fréquence d'horloge possible maximum. Une autre possibilité consiste à augmenter le nombre des entrées/sorties parallèles de données de la mémoire à semiconducteur. Mais dans ce cas, il y a des limites de fabrication dues à la dimension prescrite des puces. Par le US 5 095 230, on conna^'t un procédé de transmission de données en liaison avec un circuit d'émission de données d'un composant à semiconducteur, dans lequel une suite de données est codée par fixation d'un niveau de tension pour un signal de données, puis le signal de données est transmis et ensuite le signal de données est décodé en évaluant le niveau de s tension pour déterminer la suite de données qui a été transmise. Par le US 4 477 896, on conna^'t un autre procédé de transmission de données et un dispositif correspondant, dans lesquels des données sont transmises dans une direction sous la forme d'impuisions de courant et dans l'autre direction sous la forme d'impuisions de tension sur la même lignç. o La présente invention vise un procédé et un dispositif de transmission de données sur une section de transmission allant à une mémoire à semiconducteur ou dans une mémoire à semiconducteur, par lequel on peut augmenter d'une façon simple et fiable la largeur de bande de transmission des données. Le procédé suivant l'invention est caractérisé en ce qu'il comprend les étapes de procédé suivantes: codage d'une suite de données par fixation d'un niveau de courant et d'un niveau de tension pour un signal de données; transmission du signal de données; et décodage du signal de données par évaluation du niveau de courant et du niveau de tension pour déterminer la suite de données qui a été transmise. De préférence: - la suite de données transmises est une suite de bits rapportée à la tension; - le signal de données est transmis en synchronisme avec un signal d'horloge, de préférence en ayant un front d'horloge ascendant eVou descendant; - le niveau de courant est multiplexé à partir d'au moins deux intensités de courant et le niveau de tension est multiplexé à partir d'au moins deux niveaux de tension; - I'on transmet en plus un signal de référence ayant un niveau so de courant et un niveau de tension pour comparer le niveau de courant du signal de données au niveau de courant du signal de référence et le niveau de tension du signal de données au niveau de tension du signal de référence. L'invention vise également un dispositif de transmission de données sur une section intérieure eVou extérieure de transmission dans un as composant à semiconducteur eVou à un composant à semiconducteur, notamment une mémoire à semiconducteur, caractérisé en ce qu'il comprend un premier multiplexeuridémultiplexeur destiné à coder une suite de données par fixation d'un niveau de courant et d'un niveau de tension pour un signal de données; une section de transmission du signal de données; et un deuxième multiplexeur/démultiplexeur destiné à décoder le signal de données par s évaluation du niveau de courant reçu et du niveau de tension reçu pour déterminer la suite de données qui a été transmise. De prétérence: - la section de transmission est conçue pour une transmission bidirectionnelle de données; o - le multi plexeu r comprend au moins deux inverseu rs CM OS pouvant être commutés séparément et ayant la même intensité d'attaque pour multiplexer le niveau de courant composé d'au moins deux intensités de courant et le niveau de tension composé d'au moins deux niveaux de tension; - le démultiplexeur comporte un récepteur de tension, un s récepteur de courant, un comparateur de tension et un comparateur de courant, le comparateur de tension évaluant la tension mesurée par le récepteur de tension et le comparateur de courant évaluant l'intensité du courant mesurée par le récepteur de courant. Suivant l'invention, on code une suite de données en fixant un o niveau de courant et un niveau de tension pour un signal de données, puis on transmet le signal de données par la section de transmission et ensuite on redécode le signal de données en évaluant le niveau de courant et le niveau de tension pour déterminer la suite de données qui a été transmise. Par le codage de signal suivant l'invention, on a la possibilité d'utiliser, outre le niveau de tension, également le niveau de courant pour le codage du signal et ainsi pour la transmission de signaux de bits. On peut ainsi augmenter sensiblement le débit de transmission des données. En utilisant à la fois le niveau de courant et le niveau de tension pour le multiplexage de données, il est possible par rapport au multiplexage habituel de simplement le niveau de so tension de faire en sorte, en ayant un grand degré de multiplexage, d'avoir une distance entre signal suffisante entre les niveaux individuels, de sorte que même si le signal est amorti et si des bruits influencent l'arrière-plan du niveau, on est assurés d'avoir à la réception une bonne résolution du signal. Dans le codage du signal suivant l'invention, on peut transformer notamment une suite de bits rapportée à la tension d'une manière simple dans un multiplexeur multiple. Suivant un mode de réalisation préféré, on transmet en plus un signal de référence ayant un niveau de courant et un niveau de tension pour comparer le niveau de courant du signal de données au niveau de courant du signal de référence et le niveau de tension du signal de données au niveau de tension du signal de référence. Par la transmission supplémentaire d'un signal de référence, on a la possibilité d'effectuer un multiplexage à niveaux multiples, dans lequel seul un petit intervalle de signal entre les niveaux individuels est nécessaire, puisqu'en raison du référencement à niveau de signal effectué indépendamment du niveau maximum et de l'arrière-plan du o niveau, on est sûrs d'obtenir une bonne résolution de niveau, même pour une petite distance entre les niveaux. Suivant l'invention, on utilise comme multiplexeur pour le codage d'une suite donnée, par fixation d'un niveau de courant et d'un niveau de tension pour un signal de données un circuit qui comprend au moins deux inverseurs CMOS pouvant être commutés séparément et ayant la même intensité d'attaque pour multiplexer le niveau de courant composé d'au moins deux intensités de courant et le niveau de tension composé d'au moins deux niveaux de tension. Par ce circuit simple, il est notamment possible de transformer une suite de bits rapportée à la tension d'une manière simple en o un signal de données multiplexé ayant un niveau de courant et un niveau de tension. Suivant l'invention, on préfère en outre que le démultiplexeur destiné à décoder le signal de données en évaluant le niveau de courant reçu, comporte un récepteur de tension, un récepteur de courant, un comparateur de tension et un comparateur de courant, le comparateur de tension évaluant la tension mesurée par le récepteur de tension et le comparateur de courant évaluant l'intensité du courant mesurée par le récepteur de courant. Ce circuit simple de démultiplexeur assure d'une manière fiable une retraduction d'un signal de données multiplexé à partir d'un niveau de courant et d'un niveau de so tension en une suite de bits rapportée à la tension. L'invention sera explicitée d'une manière plus précise dans ce qui suit au moyen des dessins annexés, dans lesquels: La fgure 1A représente la structure de principe d'une RAM ayant une transmission intérieure de données suivant l'invention; ss la figure 1 B représente la structure de principe d'une RAM ayant une transmission extérieure de données suivant l'invention; la figure 2 illustre un procédé de transmission de données suivant l'invention à multiplexage à simple niveau; la figure 3 représente un dispositif de transmission suivant l'invention; et sla figure 4 illustre un codage de données suivant l'invention par le multiplexeur du dispositif de transmission de données qui est représenté à la figure 3. La figure 1A représente la structure de principe d'une mémoire à écriture/lecture constituée en mémoire à matrice à accès libre (RAM). La o matrice de mémoire se compose en l'occurrence d'une pluralité de cellules 2 de mémoire qui se trouvent aux points d'intersection de lignes d'adresse XY, ce que l'on appelle les lignes 3 de bits et les lignes 4 de mots. Les données peuvent être mémorisées bit à bit dans ces cellules 2 de mémoire. Les lignes 4 de mots sont raccordées à un décodeur 5 de ligne. Ce décodeur 5 de ligne s décode les adresses de ligne appliquées par le conducteur 6 d'adresse de ligne. Les lignes 3 de bits sont raccordées à une unité 7 de commande qui comporte un décodeur 8 de colonne, lequel décode les adresses de colonne appliquées par un conducteur 15 d'adresse de mémoire. L'unité 8 de commande comporte en outre un circuit 9 d'entrée/sortie à amplificateur d'écriture et de lecture qui sert à réaliser une fonction souhaitée pour une cellule 2 de mémoire sélectionnée par les adresses de ligne et de colonne, c'est-à-dire pour écrire dans la cellule 2 de mémoire ou pour lire dans la cellule 2 de mémoire. Le circuit 9 d'entrée/sortie est relié par un conducteur 10 bidirectionnel de transmission de données aux entrées/sorties 11 de données de la mémoire à semiconducteur, seule une entrée/sortie de données ayant une section de transmission étant représentée à titre d'exemple à la figure 1A. Outre les bornes représentées à la figure 1A sur l'unité 10 de commande, il est prévu, suivant la conception de la RAM, encore d'autres bornes pour l'entrée de données de commande. o Pour permettre d'avoir une transmission interne de données rapide de l'entrée/sortie 11 de données au circuit 9 d'entrée/sortie, il est prévu à l'entrée/sortie 11 de données un premier multiplexeur/démultiplexeur 12 et à l'extrémité de la section 10 intérieure de transmission dans le circuit 9 d'entrée/sortie, un deuxième multiplexeur/démultiplexeur 13. Le premier et le s deuxième multiplexeur/démultiplexeur 12, 13 servent à effectuer un multiplexage du niveau de signal sur la section 10 intérieure de transmission de données par lequel on obtient un grand débit de transmission de données sur la section 10 de transmission dans la RAM. Le multiplexage de niveau de signal suivant l'invention est effectué en convertissant du côté de l'émission une suite de données constituée d'un nombre déterminé à l'avance de bits s rapportée à la tension en un niveau de courant déterminé à l'avance et en un niveau de tension déterminé à l'avance et ensuite en transmettant un signal de données ayant ce niveau de courant multiplexé et ce niveau de tension multiplexé. Du côté de la réception, on retraduit le niveau de courant et le niveau de tension du signal de données transmis en la suite de données o constituée de bits rapportée à la tension. La figure 2 représente un multiplexage de niveau simple suivant l'invention ayant deux niveaux différents de tension, à savoir le niveau V0 de tension et le niveau V' de tension et deux niveaux différents de courant, à savoir le niveau lo de courant et le niveau l, de courant. Par ces deux niveaux s de tension et ces deux niveaux de courant, on peut transmettre une information à deux bits pour chaque signal de données. Un signal de données qui est transmis en ayant le niveau V0 de tension et le niveau lo de courant correspond ainsi à une suite logique de bits "00". Par le niveau V0 de tension et le niveau l, de courant pour le signal de données, on transmet la suite o logique de bits "01". Le niveau V' de tension et le niveau lo de courant pour le signal de données correspondent à une suite de bits "10" et le niveau V, de tension et le niveau l, de courant à une suite de bits "11". D'une manière générale, on obtient, pour un multiplexage du niveau de signal par composition de N + 1 niveaux de tension et de N + 1 niveaux de courant la s possibilité de rassembler (N + N) informations binaires en un signal de données multiplexées en courant et en tension. Suivant l'invention, on effectue d'une manière particulièrement avantageuse un multiplexage combiné de niveaux de courant et de niveaux de tension. On peut ainsi obtenir, par rapport au multiplexage simple de so niveau de tension effectué habituellement une plus grande largeur de bande de transmission et en outre être sûr de n'avoir à utiliser qu'un nombre limité de niveaux, de sorte que l'on obtient toujours un intervalle de séparation des signaux sufffisant entre les niveaux individuels. Afin de pouvoir cependant effectuer d'une manière fiable une résolution du niveau de signal ss indépendamment d'une perturbation du signal tant du niveau de tension que du niveau de courant, on a la possibilité de transmettre en outre à un signal de données ayant un niveau de courant multiplexé et un niveau de tension multiplexé un signal de référence ayant un niveau de courant de rétérence et un niveau de tension de référence qui sont utilisés alors comme niveau de comparaison pour la résolution du niveau de courant multiplexé et du niveau de tension multiplexé du signal de données qui est transmis. Le procédé de transmission de données suivant l'invention, qui est explicité, à niveau de courant et de tension multiplexé peut être utilisé non seulement sur une section intérieure de transmission dans une RAM, comme cela est représenté à la figure 1 A, mais aussi pour une transmission o extérieure de données entre une RAM et un contrôleur ou un processeur. La figure 1B représente un deuxième mode de réalisation de ce genre, dans lequel il est réalisé un multiplexage de niveau du signal du niveau de courant et du niveau de tension sur une section 16 extérieure de transmission de données entre l'entrée/sortie 11 de données de la RAM 1 et un contrôleur 18. A cet effet, il est monté en amont de l'entrée/sortie 11 de données de la RAM un troisième multiplexeur/démultiplexeur 17 extérieur. Avec cette structure, on peut effectuer une transmission extérieure des données du contrôleur 18 extérieur à la RAM 1 qui est réalisé de manière analogue à la transmission de données dans la RAM 1 représentée en liaison avec la figure 1A. On a en o outre la possibilité d'effectuer tant la transmission extérieure de données à la RAM que la transmission intérieure de données dans la RAM par la technique de transmission de données suivant l'invention, dans laquelle tant le niveau de tension transmis que le niveau de cou rant tra nsmis sont multi plexés. Com me dispositif de transmission de données, on peut utiliser une combinaison des modes de réalisation représentés à la figure 1A et à la figure 1 B. Les RAM représentées à la figure 1A et à la figure 1B sont une RAM statique (SRAM) et une RAM dynamique (DRAM). Pour une SRAM, les données sont maintenues dans les cellules de mémoire pendant toute la durée pendant laquelle une tension de fonctionnement est appliquée. Pour une DRAM, il faut régénérer périodiquement les données dans les cellules de mémoire. Outre des RAM de ce genre, le procédé de transmission de données suivant l'invention dans lequel tant le niveau de courant que le niveau de tension du signal de données qui est transmis est multiplexé, peut être utilisé aussi dans d'autres composants à semiconducteur pour la transmission intérieure ou la transmission extérieure de donnces. La figure 3 représente un mode de réalisation éventuel 9 2822581 comprenant une unité 20 de multiplexage du côté émission, une section 100 de transmission et une unité 30 de démultiplexage du côté émission de la section de transmission. L'unité 20 de multiplexage sert, dans le mode de réalisation représenté, au multiplexage de niveau de deux niveaux de courant et de deux niveaux de tension. L'unité 20 de multiplexage se compose d'un circuit 21 de commande et d'un circuit 22 inverseur monté en aval. Les suites de bits à multiplexer sont envoyées au circuit 21 de commande par des entrées DATAO, DATA 1 paral lèles de don nées. Da ns le mode de réal isation représenté, une suite de données à deux bits est multiplexée, le premier bit o étant appliqué à l'entrée DATA0 de données et le deuxième bit à iéentrée DATA1 de données. Le circuit 21 de commande a en outre une entrée ENABLE (EN) de commande par laquelle le circuit de commande est activé. Le circuit 22 inverseur se compose de deux inverseurs 23,24 CMOS sensiblement identiques montés en parallèle. Chacun des inverseurs 23,24 CMOS comprend un circuit série constitué d'un transistor P0, P1 à effet de champ à canal P et d'un transistor N0, N1 à effet de champ à canal N. Tous les transistors P0, N0, P1, N1 à effet de champ sont du type à couche d'arrêt, le transistor à effet de champ à canal N étant auto- bloquant, c'est-à dire qu'à l'état de base il n'y a pas de flux de courant, et qu'il ne passe un flux o de courant entre la source et le drain que lors de l'application d'une tension de seuil à la grille, tandis que le transistor à effet de champ à canal P est autoconducteur, c'est-à-dire qu'il passe un flux de courant entre la source et le drain, s'il n'est pas appliqué de tension à la grille., le transistor à canal P étant bloqué en revanche lorsque la grille est mise à la tension de seuil. Chacun des deux inverseurs 23,24 CMOS est mis par l'entrée de source du transistor P0, P1 à effet de champ à canal P au potentiel de terre, tandis que la sortie de drain du dispositif N0, N1 à canal N est raccordé au potentiel VCC d'alimentation. Les entrées de commande de grille des transistors sont toutes reliées au circuit 21 de commande. La sortie OUT1 o entre le transistor P0 à canal P et le transistor N0 à canal N du premier inverseur 23 et la sortie OUT2 entre le transistor P1 à canal P et le transistor N1 à canal N du deuxième inverseur sont montées en parallèle et sont reliées à la section 100 de transmission. Du côté de la réception de la section 100 de transmission, le démultiplexeur 30 comporte un récepteur 31 combiné couranVtension par lequel le niveau de courant ou le niveau de tension du signal de données qui est transmis peut être déterminé. Le récepteur 31 est relié à son tour à un comparateur 30 de couranVtension combiné duquel partent les sorties DATA0, DATA1 de données. Comme dans le cas présent on décode deux données, il est prévu, comme du côté de la sortie deux sorties de données sur s le démultiplexeur 30. Le récepteur 31 combiné couranVtension qui est représenté dans le mode de réalisation de la flgure 3 ou le comparateur 32 couranVtension peuvent aussi être conçus sous la forme d'unité distinctes. On peut prévoir aussi un récepteur de signal de référence (non représenté) lorsqu'il est transmis outre un signal de données en plus un signal de o référence. Un récepteur de signal de référence de ce genre serait alors relié au comparateur 32 du démultiplexeur 30. Une opération possible de codage pour une suite de données à deux bits, à l'aide du codeur 20 représenté à la figure 3, peut s'effectuer suivant le schéma représenté à la figure 4. La figure 4 représente les signaux s sur les entrées DATA0, DATA1 de données et sur l'entrée EN de commande du circuit 21 de commande, les signaux de commande qui en résultent sur les sorties du circuit 21 de commande de grille qui sont appliqués aux lignes de commande des transistors P0, P1, N1 du circuit 22 inverseur, ainsi que les niveaux de courant et de tension du circuit 22 inverseur qui vont à la section 100 de transmission. La transmission de données dans des mémoires à semiconducteur s'effectue habituellement en synchronisme avec l'horloge du système. Cela signifie que le signal de données est transmis en synchronisme avec un signal d'horloge qui est prescrit par un contrôleur ou un processeur extérieur ou par la mémoire à semiconducteur soi-même, le niveau de signal qui est transmis étant évalué sur les fronts du signal d'horloge du système. Dans les procédés habituels de transmission de données dans des mémoires à semiconducteur synchrones, le signal de données est transmis en général en synchronisme avec les fronts ascendants du signal d'horloge. Suivant une o variante utilisée par la société RAMBUS, on a toutefois en outre la possibilité de transmettre aussi un signal de données sur les fronts descendants de l'horloge du système, ce qui permet de doubler le débit de transmission de données. Dans le mode de réalisation représenté à la figure 3 et à la figure 4, la transmission synchrone de données est réglée par l'entrée EN de commande du circuit 21 de commande. Si l'on ne doit pas transmettre de données, c'est-à-dire s'il n'est pas appliqué de données aux entrées DATA0, DATA1 de données du circuit 21 de commande, il s'applique à l'entrée EN de commande du circuit 21 de commande un niveau bas. Le circuit 21 de commande se trouve alors à l'état de base, un niveau haut étant appliqué aux entrées de commande de grille des transistors P0, P1 à effet de champ à canal P et un niveau bas aux entrées de commande de grille des transistors N0, N1 à effet de champ à canal N. Tous les transistors sont alors bloqués, de sorte que le circuit 22 inverseur est hors circuit, et qu'il n'est pas envoyé de signal de données à la section 100 de transmission de données. Si en revanche il s'applique aux entrées DATA0, DATA1 de données du circuit 21 de commande des signaux de bit, le circuit 21 de commande est mis par le conducteur EN de commande au niveau haut pour effectuer un multiplexage de niveau. S'il s'applique sur les entrées DATA0, DATA1 de données la suite de bits "00", c'est-à-dire s'il est prescrit respectivement un niveau bas, il est appliqué par le cIrcuit 21 de commande au conducteur de commande de grille de tous les transistors des deux inverseurs 23 CMOS un niveau haut. Cela a pour résultat que respectivement le transistor N0, N1 à canal N de l'inverseur 23, 24 CMOS devient passant et qu'en revanche les transistors P0, P1 à canal P deviennent bloqués. Cela fait o qu'il sort sur la sortie du circuit 21 inverseur un niveau V0 bas de tension, les deux courants passant dans les transistors N0, N1 à canal N s'additionnant cependant pour donner un niveau 21 haut de courant à la sortie. On transmet ainsi un signal de données ayant le niveau V0 bas de tension et l'intensité 21 haute de courant. Dans le cas o il s'applique sur les entrées DATA0, DATA1 de données une suite de bits "01", c'est-à-dire un niveau bas et un niveau haut, les conducteurs de commande de grille des transistors P0, N0, P1 sont mis à un niveau haut, tandis que le conducteur de commande de grille du transistor N1 est à un niveau bas. Dans cet état de commutation, il est envoyé à la sortie du circuit 21 inverseur un signal de données ayant le niveau V0 bas de tension et une intensité I de courant puisqu'alors seul le transistor N1 de l'inverseur 23 CMOS est passant, tandis que les autres transistors sont bloqués. Dans le cas d'une suite de bits "10" sur les entrées DATA0 et DATA1 de données du circuit 21 de commande, les conducteurs de commande de grille des transistors P0, N0, N1 du circuit 22 inverseur sont maintenus au niveau bas, tandis que le transistor P1 est mis au niveau haut. Cela fait que le transistor P0 de l'inverseur 23 CM OS est passant tandis que tous les autres transistors sont bloqués. A la sortie du circuit inverseur, on obtient ainsi un signal de données qui a un niveau V, de tension haut et le niveau I bas de courant. Dans le cas o il s'applique sur les deux entrées DATA0, DATA1 de données du circuit 21 de commande respectivement à un niveau de signal haut qui indique une suite de bits "11", il est émis par l'unité 21 de commande sur les entrées de commande de grille des transistors respectivement un o niveau bas. Cela fait que les deux transistors P0, P1 à canal P des inverseurs 23,24 CM OS sont passants, de sorte qu'il est envoyé à la sortie du circuit 22 inverseur un signal de données ayant le niveau V haut de tension et l'intensité 21 haute de courant. Par le multiplexeur 20 suivant l'invention, on peut ainsi t5 transformer de manière simple une suite de données à deux bits rapportée à la tension en un signal de données ayant un niveau de courant multiplexé et un niveau de tension multiplexé. Le circuit représenté se caractérise par une structure simple et peu de circuit. Si l'on utilisait des niveaux de courant différents pour les deux o inverseurs 23, 24 CM OS, on pourrait transmettre en variante au lieu des quatre états d'informations représentés déjà huit états d'informations, de sorte que l'on pourrait multiplexer une suite de données à 3 bits. On a bien entendu aussi la possibilité de prévoir des circuits inverseurs CM OS supplémentaires pour multiplexer un nombre correspondant plus grand de bits de données en s affinant notamment le niveau de courant utilisé du signal de données qui est transmis. On a bien entendu aussi la possibilité de prévoir des niveaux supplémentaires de tension pour transmettre aussi ainsi une plus grande suite de bits avec un signal de données. Le signal de données multiplexé qui est transmis est ensuite so redécodé dans le démultiplexeur 30 pour retrouver la suite de données de bits rapportées à la tension. A cet effet, on détermine le niveau de tension ou de courant dans le récepteur 31 de couranVtension et on l'évalue dans le dispositif 32 de comparaison pour déterminer la suite de bits multiplexés que l'on envoie alors en parallèle aux sorties DATA0, DATA1 de données du démultiplexeur 30. Les caractéristiques de l'invention décrites dans la description précédente complétée par les dessins peuvent avoir de l'importance tent individuellement que dans n'importe quelle combinaison pour la mise en _uvre de l'invention dans ses divers modes de réalisation. REVENDICATIONS 1. Procédé de transmission de données sur une section intérieure eVou extérieure de transmission dans un composant à semiconducteur eVou à un composant semiconducteur, notamment une mémoire à semiconducteur, caractérisé en ce qu'il comprend les étapes de procédé suivantes: codage d'une suite de données par fixation d'un niveau de courant et d'un niveau de tension pour un signal de données; transmission du signal de données; et décodage du signal de données par évaluation du niveau de courant et du niveau de tension pour déterminer la suite de données qui a été transmise. 2. Procédé suivant la revendication 1, caractérisé en ce que la suite de données transmises est une suite de bits rapportée à la tension. 3. Procédé suivant la revendication 1 ou 2, caractérisé en ce o que le signal de données est transmis en synchronisme avec un signal d'horloge, de préférence en ayant un front d'horloge ascendant eVou descendant. 4. Procédé suivant l'une des revendications 1 à 3, caractérisé en ce que le niveau de courant est multiplexé à partir d'au moins deux intensités de courant et le niveau de tension est multiplexé à partir d'au moins deux niveaux de tension. 5. Procédé suivant l'une des revendications 1 à 4, caractérisé en so ce que l'on transmet en plus un signal de référence ayant un niveau de courant et un niveau de tension pour comparer le niveau de courant du signal de données et le niveau de courant du signal de référence et le niveau de tension du signal de données au niveau de tension du signal de référence. 6. Dispositif de transmission de données sur une section s intérieure eVou extérieure de transmission dans un composant à semiconducteur eVou à un composant à semiconducteur, notamment une mémoire à semiconducteur, caractérisé en ce qu'il comprend un premier multiplexeur/démultiplexeur (12, 13, 17) destiné à coder une suite de données par fixation d'un niveau de courant et d'un niveau de tension pour un signal de odonnées; une section (10, 16, 100) de transmission du signal de données; et un deuxième multiplexeur/démultiplexeur (12, 13, 17) destiné à décoder le signal de données par évaluation du niveau de courant reçu et du niveau de tension reçu pour déterminer la suite de données qui a été transmise. s7. Dispositif suivant la revendication 6, caractérisé en ce que la section de transmission est conçue pour une transmission (10, 16, 100) bidirectionnelle de données. 8. Dispositif suivant la revendication 6 ou 7, caractérisé en ce o que le multiplexeur (20) comprend au moins deux inverseurs (23, 24) CMOS pouvant être commutés séparément et ayant la même intensité d'attaque pour multiplexer le niveau de courant composé d'au moins deux intensités de courant et le niveau de tension composé d'au moins deux niveaux de tension. s9. Dispositif suivant l'une des revendications 6 à 8, caractérisé en ce que le démultiplexeur (30) comporte un récepteur (31) de tension, un récepteur (31) de courant, un comparateur (32) de tension et un comparateur (32) de courant, le comparateur de tension évaluant la tension mesurée par le récepteur de tension et le comparateur de courant évaluant l'intensité du