FR 2820254 A1 20020802 FR 0101335 A 20010131 DIVISION FRACTIONNELLE DE FREQUENCE D'UN SIGNAL NUMERIQUE La présente invention concerne le domaine des diviseurs de fréquence de signaux numériques. L'invention concerne, plus particulièrement, la réalisation d'un diviseur fractionnel dans un circuit d'o l'on peut extraire plusieurs signaux de même fré- quence déphasés les uns par rapport aux autres. Un exemple d'application de la présente invention concerne les boucles de verrouillage de phase (PLL) qui utilisent un divi- seur de fréquence numérique dans la boucle de régulation. La figure 1 représente, de façon très schématique et sous forme de blocs, un exemple classique d'une boucle de ver- rouillage de phase. Un tel circuit est basé sur l'utilisation d'un oscillateur commandé en tension 1 (VCO) dont la sortie fournit un signal OUT représentant le signal régulé en phase. En entrée, la PLL reçoit un signal IN sur lequel doit être régulé le signal de sortie. Le signal IN est envoyé sur un comparateur de phase 2 (Ap) fournissant un signal d'erreur à un filtre passe-bas 3 (LPF) dont la sortie commande le VCO 1. Une deuxième entrée du comparateur 2 reçoit un signal de contre-réaction correspondant au signal OUT ayant traversé un diviseur de fréquence 4. Dans l'application de la présente invention, le diviseur 4 est un diviseur fractionnel. Classiquement, pour obtenir un diviseur fractionnel, on divise la fréquence du signal numérique par deux entiers naturels non nuls distincts P et Q. Les divisions par P et Q sont réali- sées en alternance, de façon appropriée; on obtient ainsi une division moyenne comprise entre ces deux valeurs. Le signal résultant correspond donc bien au signal numérique d'entrée dont la fréquence est divisée par un nombre fractionnel compris entre P et Q. Un inconvénient des diviseurs fractionnels classiques est que le signal résultant présente une erreur de phase d'autant plus importante que les valeurs P et Q sont distantes l'une de l'autre. Or, comme P et Q sont des entiers, l'écart minimum entre ces deux valeurs est de 1. Dans l'absolu, l'erreur ou gigue de phase du signal résultant est proportionnelle à la période du signal d'entrée multipliée par la différence entre les valeurs P et Q. La présente invention vise à pallier l'inconvénient des diviseurs fractionnels connus en terme d'erreur de phase du signal résultant. En d'autres termes, l'invention vise à améliorer la résolution des diviseurs fractionnels. La présente invention vise plus particulièrement à pro- poser un diviseur fractionnel de fréquence d'un signal numérique ayant un pas de résolution de 1/N o N est un entier naturel non nul. L'invention vise également à proposer un diviseur frac- tionnel qui soit programmable. Pour atteindre ces objets, la présente invention pré- voit un procédé de division fractionnelle d'une fréquence d'un signal numérique à partir de N répliques dudit signal numérique déphasées les unes par rapport aux autres de 2 front montant et une deuxième réplique pour générer le front des- cendant, les première et deuxième répliques d'une période du signal résultant étant différentes des première et deuxième répliques utilisées à la période suivante. Selon un mode de réalisation de la présente invention, la deuxième réplique d'un cycle courant constitue la première réplique du cycle suivant. Selon un mode de réalisation de la présente invention, les répliques sont choisies pour que le front de la deuxième réplique, qui est utile dans un cycle courant, apparaisse posté- rieurement au front de même type de la première réplique du cycle courant. Selon un mode de réalisation de la présente invention, pour obtenir un rapport de division de (1 + K/N), o K représente un nombre entier, le numéro d'ordre AD2 de la deuxième réplique d'un cycle courant est obtenu, à partir du numéro d'ordre AD1 de la première réplique, par la formule suivante: AD2 = (AD1 + K) modulo N. La présente invention prévoit aussi un diviseur frac- tionnel d'un signal numérique, comportant des moyens pour la mise en oeuvre du procédé susmentionné. Selon un mode de réalisation de la présente invention, le diviseur fractionnel comporte des moyens pour sélectionner, à chaque cycle du signal résultant, une phase d'un oscillateur coemandé en tension fournissant le signal numérique pour un des fronts du cycle et une phase différente pour le front oppose. Selon un mode de réalisation de la présente invention, le signal résultant est fourni par une bascule de sortie dont une sortie est bouclée par un inverseur sur son entrée, une entrée d'horloge de la bascule de sortie étant reliée, par un inverseur, en sortie d'un premier multiplexeur et une entrée de mise à un de la bascule de sortie étant reliée en sortie d'un deuxième multi- plexeur, les premier et deuxième multiplexeurs recevant, en entrée, les N phases du signal à diviser. Selon un mode de réalisation de la présente invention, le multiplexeur est commandé par un signal issu d'une bascule d'adressage, lesdites bascules d'adressage étant montées en série et une première bascule d'adressage recevant un signal d'adresse de sélection de la phase du cycle courant. Selon un mode de réalisation de la présente invention, l'entrée d'horloge de la première bascule d'adressage est reliée à la sortie du deuxième multiplexeur, l'entrée d'horloge de la deuxième bascule étant reliée à la sortie de l'inverseur associé au premier multiplexeur. Selon un mode de réalisation de la présente invention, le diviseur fractionnel comporte un circuit de génération, à chaque cycle du signal résultant, d'un signal d'adresse de sélec- tion d'une phase du signal numérique à partir d'un nombre entier de programmations compris entre O et N-1. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles: la figure 1 qui a été décrite précédemment représente un schéma classique de boucle à verrouillage de phase; la figure 2 représente un mode de réalisation d'un diviseur fractionnel selon la présente invention; la figure 3 illustre, sous forme de chronogrammes, le fonctionnement du diviseur fractionnel de la figure 2; et la figure 4 représente un mode de réalisation d'un circuit de sélection de phase selon la présente invention. Les mêmes éléments ont été désignés par les mêmes réfé- rences aux différentes figures. Pour des raisons de clarté, seuls les éléments qui sont nécessaires à la compréhension de l'inven- tion ont été représentés aux figures et seront décrits par la suite. En particulier, les circuits amont et aval d'un diviseur fractionnel n'ont pas été détaillés et ne font pas l'objet de la présente invention. Notamment, l'obtention des répliques du signal à diviser, exploitées par l'invention, est à la portée de l'homme du métier, par exemple, en utilisant les différentes sorties d'inverseurs d'un oscillateur en anneau classique, ou tout autre moyen. Une caractéristique de la présente invention est de sélectionner, parmi les répliques de phases différentes d'un signal numérique dont on souhaite diviser la fréquence, une des phases pour le front montant et une autre phase pour le front descendant de chaque cycle du signal résultant, en faisant en sorte que les deux phases soient différentes l'une de l'autre. Ainsi, selon la présente invention, on prévoit non seulement que les fronts montant et descendant de chaque cycle du signal divisé proviennent de deux phases différentes du signal numérique d'ori- gine, mais également que le numéro d'ordre des phases utilisées change à chaque cycle ou période du signal résultant. Pour un taux de division donné, on réutilise bien entendu cycliquement les mêmes phases afin de garder une fréquence constante. Un avantage de changer de phase, cycliquement, à chaque période est que l'on supprime l'erreur de phase avec une résolu- tion correspondant à la période du signal d'origine divisée par le nombre de phases. La sélection des phases utilisées du signal numérique à diviser dépend bien entendu du nombre de phases disponibles, c'est-à-dire du nombre de répliques de phases différentes dont on dispose et du rapport de division souhaité. Une autre caractéristique de la présente invention est que la phase utilisée pour le deuxième front d'un cycle courant est la même que celle utilisée pour le premier front du cycle suivant. Un avantage est alors que, même si deux phases différen- tes sont nécessaires pour chaque cycle, une seule programmation suffit par cycle du signal numérique résultant. En supposant que l'on utilise N phases d'un même signal numérique à diviser, déphasées les unes par rapport aux autres de 27z/N, et en considérant que les N phases sont ordonnées et numé- rotées de 1 à N, le rang AD2 (compris entre 1 et N) de la phase du deuxième front d'un cycle est, de préférence, donné par la relation suivante: AD2 = (AD1 + K) modulo N, o AD1 représente le rang de la phase du premier front du cycle courant (donc de la phase du deuxième front du cycle précédent), et o K est un nombre entier fixant le rapport de division sou- haité d'après la relation 1 + K/N. Comme le nombre N de phases disponibles dans un divi- seur fractionnel de l'invention est fixé par conception, la sélection de la phase de chaque cycle requiert de connaître la variable K qui fixe la valeur de la division fractionnelle de rapport 1 + K/N, et d'être synchronisé sur le signal résultant de la division. La figure 2 représente un mode de réalisation d'un diviseur fractionnel programmable 10 selon la présente invention. La figure 2 représente la partie exécutant la division proprement dite. En d'autres termes, le circuit 10 de la figure 2 reçoit en entrée, les N phases ou répliques PH[1: N] du signal numérique à diviser ainsi que, à chaque cycle, l'adresse AD[1: M] ou rang sur M bits de la phase utile au deuxième front. Le circuit 10 fournit le signal CK correspondant à un signal d'horloge dont la fréquence est égale à la fréquence du signal numérique d'entrée divisée par 1 + K/N. Dans l'exemple de la figure 2, le circuit 10 cormporte une bascule 11 de sortie dont la sortie (par exemple, directe) Q fournit le signal CK et qui est commandée à partir des phases du signal numérique à diviser. La sortie Q de la bascule 11 est bouclée sur son entrée de données D au moyen d'un inverseur 12. L'entrée CLK d'horloge de la bascule 11 reçoit un signal CK3 correspondant à la sortie d'un premier multiplexeur 13, inversée par un inverseur 14. L'entrée de mise à un (SET) de la bascule 11 reçoit un signal CK1 correspondant à la sortie d'un deuxième mul- tiplexeur 15. Les multiplexeurs 13 et 15 sont des multiplexeurs N vers 1 recevant les N phases PH[1: N] du signal à diviser sur leurs entrées respectives. La sélection d'une des phases par les multiplexeurs 13 et 15 est effectuée à partir du signal d'adresse AD[1: M] iden- tifiant le numéro d'ordre de la phase. Le nombre de bits du signal AD dépend du codage éventuel réalisé et des caractéris- tiques des multiplexeurs. Au plus simple, le nombre M de bits correspond au nombre N de phases, chaque bit du signal AD repré- sentant une phase. Si la sélection d'une phase requiert un état haut, un seul des bits du signal AD est à l'état haut à un ins- tant donné. Selon le mode de réalisation exposé, l'entrée de sélection du premier multiplexeur 13 est reliée à la sortie (par exemple, directe) Q (signal AD1) d'une bascule d'adressage 16 dont l'entrée de données D reçoit le signal AD. Comme ce signal est sur plusieurs bits, on utilise en pratique plusieurs bascules 16 connectées de façon similaire pour adresser le multiplexeur 13 correctement. Ce recours à plusieurs bascules a été symbolisé par des pointillés en figure 2. Pour chaque bit du signal AD, l'entrée de sélection du deuxième multiplexeur 15 est reliée à la sortie de la bascule 16 correspondante par l'intermédiaire d'une deuxième bascule d'adressage 17. Les sorties Q des bascules 17 (signal AD2) sont reliées aux entrées d'adresse du multiplexeur tandis que leurs entrées de données sont reliées aux sorties Q des bascules 16. Le rôle des bascules 16 et 17 est de transférer successivement une même adresse d'un multiplexeur à l'autre, le premier front du cycle courant utilisant la même phase que le deuxième front du cycle précédent. La synchronisation du circuit 10 s'effectue de la façon suivante. L'entrée d'horloge CLK de la bascule 16 est reliée à la sortie du multiplexeur 15 (borne SET de la bascule 11). L'entrée d'horloge CLK de la bascule 17 est reliée à la sortie de l'inver- seur 14 (entrée d'horloge de la bascule 11). Dans l'exemple de la figure 2, les entrées de réinitialisation respectives des bascules 16 et 17 ne sont pas connectées. Cela entraîne un démar- rage du système dans une position aléatoire. En variante, on pourra bien entendu connecter ces entrées de réinitialisation à un signal particulier pour démarrer dans un état déterminé. Les phases PH[l: N] sont appliquées dans le même ordre aux entrées respectives des multiplexeurs 13 et 15 de façon à pouvoir utiliser les mêmes signaux d'adresse. En variante, l'ordre pourra être différent pourvu d'adapter en conséquence les signaux de commande des multiplexeurs afin de respecter les fonc- tionnalités du procédé de l'invention. Le fonctionnement du circuit 10 de la figure 2 sera exposé par la suite en relation avec la figure 3 qui illustre, sous forme de chronogrammes, un exemple d'allures de signaux caractéristiques. Dans l'exemple de la figure 3, on suppose un fonctionnement au moyen de trois phases PHl, PH2 et PH3 d'un signal de fréquence fixe à diviser. La figure 3 représente un exemple de ces trois phases ainsi qu'un exemple d'allures des signaux AD, AD1, AD2, CK1, CK3 et CK pour une division fraction- nelle de la fréquence de quatre tiers. En appliquant la relation indiquée précédemment pour la sélection des phases successives, le nombre K est égal à 1 (4/3 = 1 + 1/3). On doit donc sélection- ner successivement les différentes phases PHI, PH2, PH3 dans l'ordre. Par conséquent, le signal d'adresse AD véhicule succes- sivement le code de sélection des phases successives PHi, PH2 et PH3. En prenant l'exemple de la figure 2 o les bascules 16 et 17 ne sont pas initialisées sur un signal particulier, on suppose arbitrairement que les signaux AD1 et AD2 sont dans un état représentant le code de la phase PH1. Par conséquent, les multiplexeurs 13 et 15 fournissent sur leurs sorties respectives le signal PHi. A un instant tl correspondant à l'apparition d'un front montant sur la phase PH1, le signal CK1 bascule à l'état 1 ce qui force la sortie Q de la bascule 11 à l'état 1 (signal CK). Par ailleurs, le front montant du signal CK1 provoque la lecture du signal présent en entrée de la bascule 16. Par conséquent, le signal AD1 prend la valeur PH3 à partir de cet instant tl. Le multiplexeur 13 sélectionne donc la phase PH3 (à l'état haut), sa sortie bascule vers l'état haut en même temps que la sortie du multiplexeur 15. Toutefois, par la présence d'un inverseur 14, le signal CK3 passe à l'état bas à un instant t'l légèrement posté- rieur. A un instant t2, légèrement postérieur au front descendant de la phase PH3, le signal CK3 passe à l'état haut. La bascule 17 transfert alors l'adresse de la phase PH3 (signal AD1) sur le signal AD2. Quand cette sélection est effective (instant t3), le signal CK1 prend l'état de la phase PH3 et commute donc vers l'état bas. L'entrée D de la bascule de sortie 11 est alors à l'état bas. Toutefois, comme à l'instant t2 l'entrée SET était encore à l'état haut, cela n'a pas entraîné de changement de l'état du signal CK. A la fin du cycle courant de la phase 3 (instant t4), le front montant du signal TH3 se reproduit sur les signaux CK1 et CK3 (avec un léger retard pour le signal CK3). A un instant t5, correspondant au front descendant suivant de la phase PH3, le signal CK1 cormmute vers l'état bas plaçant ainsi la bascule 11 dans un état comnandable par son entrée d'horloge. Il en découle que lorsque, à un instant t5' retardé par l'inverseur 14, le signal CK3 passe à l'état 1, la bascule 11 lit la donnée présente sur son entrée. Par conséquent, le signal CK présente un front descendant. Le léger retard apporté par l'inverseur 14 garantit que le signal CK1 soit redescendu avant que se produise le front montant du signal CK3. La phase PH3 va conditionner le front montant du cycle suivant du signal CK. Par conséquent, à un instant t6 correspon- dant au front montant de la phase PH3, le signal CK passe à l'état 1 en même temps que le signal d'adresse AD1 prend la valeur de la phase suivante PH1. Le signal CK3 redescend à un instant t6' légèrement postérieur. A un instant t7 o le signal CK3 présente un front montant par la prise en compte de l'état de la phase PH1, l'adresse de la phase 1 est transférée sur le signal AD2 par la bascule 17. Le signal CK3 redescend à un instant t8 o la phase PH1 présente le front montant suivant. Dans cet exemple, le signal CK1 reste quant à lui à l'état haut dans la mesure o les phases PH3 et PH1 ont successivement des états hauts se chevauchant. Au front descendant suivant (instant t9) de la phase PH1, le signal CK1 passe à l'état bas, libérant la bascule 11. Il en découle que lorsque le front descendant du signal PH1 est traduit sur le signal CK3 par un front montant (instant t'9), le signal CK passe à l'état bas. La phase PH1 sert au front montant du cycle suivant (instant tlO). Le fonctionnement se poursuit. La phase PH2 sert au front descendant du cycle en court (instant t1l'). Cette phase PH2 sert au front montant du cycle suivant t12. Puis on revient à un front descendant conditionné par la phase PH3 (instant t5'). Selon l'état initial des signaux AD1 et AD2, le premier cycle du signal CK peut ne pas être exact. C'est le cas dans la représentation de la figure 3. Toutefois, dès le deuxième cycle, on obtient le signal avec le rapport fractionnel désiré. Dans la sélection des phases pour la mise en oeuvre de l'invention au moyen du circuit de la figure 2, on veillera à ce que le front descendant de la phase utilisée pour le front descendant d'un cycle intervienne postérieurement au front descendant de la phase utilisée pour le front montant de ce cycle. Un avantage de la présente invention est qu'elle permet une division par un rapport fractionnel en minimisant l'écart de phase du signal CK obtenu. On notera que si l'on ne modifie pas l'adresse de la phase utilisée, le signal CK reproduit la phase correspondante. Dans ce cas, la variable K vaut 0. La période du signal CK de sortie d'un diviseur frac- tionnel selon l'invention est comprise entre T et [l+(N-1)/N]*T, o T représente la période du signal numérique à diviser (phases PH1, PH2, PH3). On obtient donc bien un diviseur fractionnel per- mettant d'effectuer des divisions de fréquence avec un pas de 1/N. De plus, la progranmmnation du diviseur fractionnel peut être modifié, si besoin, à chaque cycle du signal résultant. On peut utiliser différentes méthodes pour fixer le signal AD de programmation du circuit 10. L'important est de res- pecter la règle de sélection des phases indiquées précédemment. La figure 4 représente un exemple de réalisation d'un circuit 20 de sélection de phase d'un diviseur fractionnel selon l'invention. Ce circuit 20 est destiné à être associé à un circuit 10 tel qu'illustré par la figure 2. Le circuit de sélec- tion 20 reçoit, en entrées, le signal d'horloge CK, la consigne K fixant le rapport de division et un signal d'initialisation INIT. Le circuit 20 fournit le signal AD sur M bits. Dans l'exemple de la figure 4, on suppose un diviseur fractionnel exploitant cinq phases du signal numérique d'entrée et un signal AD comprenant un bit par phase (M = N). Le circuit 20 est basé sur l'utilisation de bascule et de multiplexeurs. Il comporte autant de bascules et de multi- plexeurs que de phases à traiter. Par conséquent, cinq bascules 21, 22, 23, 24 et 25 ont été représentées en figure 4. Toutes ces bascules reçoivent sur leurs entrées d'horloge CLK respectives, le signal CK issu du circuit 10 (figure 2). Une première bascule 21 présente une entrée de mise à un (SET) tandis que les autres bascules 22 et 25 présentent une entrée de remise à zéro (RESET). Les entrées d'initialisation et de réinitialisation des bascules 21 à 25 reçoivent le signal INIT permettant le démarrage du sys- tème. Le circuit 20 comprend en outre cinq multiplexeurs 26, 27, 28, 29 et 30 ayant chacun un nombre d'entrées correspondant au nombre de phases du signal numérique à diviser (dans cet exemple, 5). Chaque multiplexeur fournit un signal de sortie en direction d'une des bascules 21 à 25. La sortie du multiplexeur 26 est reliée à l'entrée de données D de la bascule 21. La sortie du multiplexeur 27 est reliée à l'entrée D de la bascule 22 et ainsi de suite jusqu'au multiplexeur 30 dont la sortie est reliée à l'entrée de données D de la bascule 25. Les sorties directes respectives (Q) des bascules 21 à 25 constituent le signal AD [1: M] à destination du circuit 10. Dans l'exemple représenté en figure 4, la bascule 21 fournit un bit Pl d'adressage de la phase PH1. La bascule 22 fournit un bit P2 d'adressage de la phase PH2 et ainsi de suite jusqu'à la bascule 25 qui fournit un bit P5 d'adressage de la phase PH5. Chaque bit Pl à P5 est, par exemple, actif à l'état haut pour sélectionner la phase corres- pondante. Un seul bit P1 à P5 doit être au niveau haut à un ins- tant donné de sorte que le signal AD comporte quatre bits à l'état zéro et un bit à l'état 1 selon la phase sélectionnée. Chaque multiplexeur 26 à 30 reçoit les N signaux de sortie respectifs des bascules 21 à 25, successivement décalés dans l'ordre des entrées des multiplexeurs. Le multiplexeur 26 reçoit les bits Pl à P5 dans leur ordre numérique. Le multi- plexeur 22 reçoit respectivement sur ses différentes entrées les bits P2, P3, P4, P5 et Pl. Le multiplexeur 28 reçoit sur ses cinq entrées, respectivement, les bits P3, P4, P5, Pl et P2. Le multi- plexeur 29 reçoit sur ses cinq entrées, respectivement, les bits P4, P5, Pl, P2 et P3. Enfin, le multiplexeur 30 reçoit dans l'ordre les bits PS, Pl, P2, P3 et P4. L'ordre d'affectation des bits aux différentes entrées des multiplexeurs a pour objet d'or- ganiser, au moyen d'un seul signal de configuration K relié aux entrées de sélection respectives ADR des multiplexeurs 26 à 30, la succession des différentes phases en entrée du circuit 10 de la figure 2. Initialement, le signal d'initialisation INIT est placé à l'état 1 ce qui force la sortie de la bascule 21 à l'état haut tandis que les sorties respectives des bascules 22 à 25 (jusqu'à N de façon générale) sont forcées à l'état bas. Par conséquent, seul le bit Pl est à l'état 1. La sélection du nombre K compris entre O et N-1 permet de programmer le diviseur fractionnel selon la relation (1 + K/N) décrite précédemment. Tant que le rapport de division reste le même, le nombre K reste inchangé. A chaque cycle CK du signal résultant fourni par le circuit 10 de la figure 2, on procède au décalage de l'ordre de phase selon le nombre K de programmations. En supposant que l'on souhaite une division par 8/5ème, le nombre K doit être égal à 3 (8/5 = 1 + 3/5). La séquence des phases que l'on doit obtenir cycliquement est donc 1, 4, 2, 5 et 3. Dans l'exemple de la figure 4, un nombre K égal à 3 signifie que les différents multiplexeurs 26 à 30 sélectionnent leurs troisièmes entrées respectives. Le signal AD d'un cycle courant du signal CK correspond donc à la séquence P3, P4, P5, Pl, P2 des bits du signal AD du cycle précédent. Initialement, le signal AD présente la séquence 00010 (P3, P4, P5, Pl, P2). La seule bascule dont l'entrée de données est à l'état 1 est la bascule 24. Au cycle d'horloge suivant, c'est le signal P4 qui passe par conséquent à l'état 1. Le signal AD devient donc 01000 (P3, P4, P5, Pl, P2). La bascule 22 a alors son entrée de données à l'état 1. Au cycle suivant, c'est le bit P2 qui passe à l'état 1 (bit sélectionné par le multiplexeur 30). La séquence AD est donc 00001. Au cycle suivant, c'est le bit P5 correspondant à la troisième entrée du multiplexeur 28 qui donnera le code 00100. Enfin, au cinquième cycle, le bit P3 passe à l'état 1 et le multiplexeur 26 fournit un état haut sur sa sortie. L'adresse est 10000. On revient alors dans la situation d'une mise à l'état haut du bit Pl. Le signal d'adresse AD représente à chaque fois les entrées de données des bascules 16 (figure 2), donc l'entrée du multiplexeur 13 puis 15 devant être sélectionnée. On obtient bien la séquence de phases indiquée ci-dessus. Un avantage du mode de réalisation de la figure 4 est qu'il est particulièrement simple à réaliser. Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, le nombre de bascules et de multiplexeurs du système de sélection de phase est à adapter au nombre de phases appliquées au signal numérique à diviser. De plus, les bascules et multiplexeurs pourront être remplacés par d'autres moyens équivalents que ce soit dans la portion 10 ou dans la portion 20 du système. En outre, d'autres moyens de mises en oeuvre pourront être choisis pourvu de respecter les fonctionna- lités décrites. Par exemple, le signal d'adresse AD pourra être fourni au diviseur 10 à partir d'une programmation logicielle d'un microprocesseur au lieu d'être fourni par le circuit 20 ou par un circuit en logique câblée équivalent. De même, la variable K du circuit 20 pourra être fournie par tout moyen (commutateurs, microprocesseur, circuit logique, etc.). Le choix étant fait, par exemple, en fonction de la fréquence envisagée de programmation (de modification du rapport de division). REVENDICATIONS 1. Procédé de division fractionnelle d'une fréquence d'un signal numérique à partir de N répliques (PH1, PH2, PH3) dudit signal numérique déphasées les unes par rapport aux autres de 2iT/N, caractérisé en ce qu'il consiste à sélectionner une première réplique pour générer le front montant et une deuxième réplique pour générer le front descendant, les première et deuxième répliques d'une période du signal résultant (CK) étant différentes des première et deuxième répliques utilisées à la période suivante. 2. Procédé selon la revendication 1, caractérisé en ce que la deuxième réplique d'un cycle courant constitue la première réplique du cycle suivant. 3. Procédé selon la revendication 1 ou 2, caractérisé en ce que les répliques sont choisies pour que le front de la deuxième réplique qui est utile dans un cycle courant apparaisse postérieurement au front de même type de la première réplique du cycle courant. 4. Procédé selon l'une quelconque des revendications 1 à 3, caractérisé en ce que, pour obtenir un rapport de division de (1 + K/N), o K représente un nombre entier, le numéro d'ordre AD2 de la deuxième réplique d'un cycle courant est obtenu, à partir du numéro d'ordre AD1 de la première réplique, par la formule suivante: AD2 = (AD1 + K) modulo N. 5. Diviseur fractionnel d'un signal numérique, caracté- risé en ce qu'il conmporte des moyens pour la mise en oeuvre du procédé selon l'une quelconque des revendications 1 à 4. 6. Diviseur fractionnel selon la revendication 5, caractérisé en ce qu'il comporte des moyens pour sélectionner, à chaque cycle du signal résultant, une phase (PH1, PH2, PH3) d'un oscillateur commandé en tension fournissant le signal numérique pour un des fronts du cycle et une phase différente pour le front opposé. 7. Diviseur fractionnel selon la revendication 5 ou 6, caractérisé en ce que le signal résultant (CK) est fourni par une bascule de sortie (11) dont une sortie (Q) est bouclée par un inverseur (12) sur son entrée (D), une entrée d'horloge (CLK) de la bascule de sortie étant reliée, par un inverseur (14), en sortie d'un premier multiplexeur (13) et une entrée de mise à un (SET) de la bascule de sortie étant reliée en sortie d'un deuxième multiplexeur (15), les premier et deuxième multiplexeurs recevant, en entrée, les N phases du signal à diviser. 8. Diviseur fractionnel selon la revendication 7, caractérisé en ce que chaque multiplexeur (13, 15) est commandé par un signal (AD1, AD2) issu d'une bascule d'adressage (16, 17), lesdites bascules d'adressage étant montées en série et une première bascule d'adressage (16) recevant un signal d'adresse (AD) de sélection de la phase du cycle courant. 9. Diviseur fractionnel selon la revendication 8, caractérisé en ce que l'entrée d'horloge (CLK) de la première bascule d'adressage (16) est reliée à la sortie du deuxième multiplexeur (15), l'entrée d'horloge (CLK) de la deuxième bascule (17) étant reliée à la sortie de l'inverseur (14) associé au premier multiplexeur (13). 10. Diviseur fractionnel selon l'une quelconque des revendications 6 à 9, caractérisé en ce qu'il comporte un circuit (20) de génération, à chaque cycle du signal résultant, d'un signal d'adresse (AD) de sélection d'une phase du signal numé- rique à partir d'un nombre entier (K) de programmations compris entre O et N-1.