FR 2817417 A1 20020531 FR 0015307 A 20001128 1 2817417 MICROPROCESSEUR COMPRENANT DES MOYENS D'ENTREE EN MODE TEST La présente invention concerne les microprocesseurs et plus particulièrement le contrôle du basculement d'un microprocesseur dans un mode de fonctionnement déterminé. La figure 1 représente schématiquement un microprocesseur MP équipé d'un dispositif classique permettant de faire basculer le microprocesseur dans un mode de fonctionnement déterminé. Ce dispositif comprend un compteur CNTR dont la sortie est appliquée à l'unité centrale CPU du microprocesseur par l'intermédiaire d'un décodeur DEC. Le compteur CNTR présente une entrée El de comptage, une entrée E2 de remise à zéro et une entrée E3 de validation et de verrouillage de la sortie du compteur. L'entrée El est reliée à une borne Pl du microprocesseur et les entrées E2 et E3 reçoivent le signal de remise à zéro du microprocesseur, ou signal RESET. Par convention, la valeur active du signal RESET est considérée dans ce qui suit comme étant la valeur "0". Le compteur CNTR est inhibé et maintenu à zéro quand le signal RESET est à 1, et est actif quand le signal RESET présente la valeur active, ici 0. Comme cela est bien connu de l'homme de l'art, le démarrage d'un tel microprocesseur MP commence par une séquence d'initialisation dont la durée correspond à un nombre déterminé de cycles d'horloge, pendant laquelle le signal RESET est mis à 0 (valeur active). La mise à 0 temporaire du signal RESET a pour effet d'activer le compteur CNTR, de sorte qu'un signal MS de sélection de mode, constitué par une suite d'impulsions, peut être 2 2817417 appliqué sur l'entrée de comptage El par l'intermédiaire de la borne Pl. Lorsque le signal RESET repasse à 1, le front montant du signal RESET sur l'entrée E3 du compteur active des verrous de sortie du compteur (non représentés), de sorte que le compteur délivre un nombre N représentatif du nombre d'impulsions appliquées sur son entrée El pendant que le signal RESET était à 0. Le nombre N est reçu par l'entrée du décodeur DEC qui délivre alors deux bits de mode M0 et M1 à l'unité centrale CPU du microprocesseur, un seul de ces deux bits étant à 1 selon la valeur de N. Le bit M1 est par exemple égal à 1 lorsque N est compris entre des valeurs Nl et N2, et le bit M0 est à 1 lorsque N n'est pas compris entre ces deux valeurs Ni et N2, qui définissent ainsi une fenêtre de sélection du mode Mi. Le mode M0 (bit M0 à 1) ou mode par défaut du microprocesseur est généralement le mode utilisateur, c'est-à-dire le mode de fonctionnement normal du microprocesseur dans l'application pour laquelle il a été programmé. Ainsi, lorsque aucune impulsion n'est appliquée sur la borne Pi pendant la période d'initialisation, le microprocesseur démarre toujours en mode utilisateur, ce qui signifie qu'il va lire la première instruction d'un programme application agencé dans sa mémoire programme principale, par exemple une mémoire FLASH (non représentée). Le mode Ml (bit Ml à 1) est généralement un mode de test ou de maintenance dans lequel le compteur ordinal PC ("Program Counter") de l'unité CPU est aiguillé sur une adresse déterminée correspondant à la première instruction d'un programme de test. Un tel programme de test est généralement prévu par le constructeur et est préenregistré dans une mémoire particulière, par exemple une mémoire ROM. Ce programme "de test" peut aussi être un programme de chargement en mémoire d'un programme de test, pour une plus grande flexibilité du mode test. 3 2817417 En pratique, le mode test est réservé à la maintenance du microprocesseur ou au test du microprocesseur avant sa première mise en service. Lorsque le microprocesseur est agencé sur une carte à circuit imprimé et est connecté à divers éléments périphériques, l'utilisateur doit faire en sorte que l'environnement du microprocesseur n'applique jamais une suite d'impulsions sur la borne Pl pendant la période d'initialisation. Ainsi, pour faire basculer le microprocesseur en mode test, il est généralement nécessaire d'accéder à la borne Pl au moyen d'un outillage externe, par exemple une pince conductrice, pour appliquer les impulsions du signal de sélection de mode MS. Il est en effet essentiel de s'assurer que le microprocesseur ne va pas basculer en mode test de façon involontaire, car dans ce cas le microprocesseur n'exécuterait pas le programme application et ne fonctionnerait plus comme il le devrait. Un démarrage involontaire en mode test risquerait notamment d'entraîner des aberrations de fonctionnement dans un système contrôlé par le microprocesseur, pouvant entraîner de graves désagréments aux utilisateurs. A cet effet, les nombres Nl et N2 sont choisis assez proches pour définir une fenêtre de sélection étroite, comprise par exemple entre 33 et 38 impulsions, et peuvent même être choisis égaux pour une sécurité maximale. Malgré ces précautions, l'expérience montre qu'un microprocesseur équipé d'un dispositif du type décrit ci- dessus peut basculer accidentellement en mode test, notamment lorsque le microprocesseur et la carte à circuit imprimé sur laquelle il est agencé se trouvent dans un environnement électromagnétique très bruité susceptible de générer des signaux parasites sur l'entrée de comptage El. Un tel dispositif de sélection du mode de fonctionnement d'un microprocesseur présente toutefois 4 2817417 l'avantage d'être simple à mettre en oeuvre en ce qu'il ne nécessite que la prévision d'un compteur et d'un décodeur de faible prix de revient et de faible encombrement. Ainsi, un objectif de la présente invention est de trouver une solution pour améliorer la sécurité du basculement d'un microprocesseur dans un mode de fonctionnement spécifique, tout en utilisant un dispositif de comptage du type décrit ci-dessus. Cet objectif est atteint par la prévision d'un microprocesseur comprenant des moyens de sélection d'un mode de fonctionnement du microprocesseur, les moyens de sélection comprenant un compteur présentant une entrée de comptage et une entrée de remise à zéro, et des moyens pour relier l'entrée de comptage à une première borne du microprocesseur, dans lequel les moyens de sélection comprennent en outre des moyens pour relier l'entrée de remise à zéro du compteur à une deuxième borne du microprocesseur, et des moyens internes ou externes au microprocesseur, pour maintenir par défaut l'entrée de remise à zéro du compteur à une première valeur logique assurant le maintien à zéro du compteur en l'absence d'un signal de contrôle susceptible d'être appliqué sur la deuxième borne pour activer le compteur. Selon un mode de réalisation, les moyens pour relier l'entrée de remise à zéro du compteur à la deuxième borne du microprocesseur comprennent un circuit logique comportant une sortie reliée à l'entrée de remise à zéro, une première entrée reliée à la deuxième borne du microprocesseur, et une deuxième entrée recevant un signal assurant l'inhibition de la sortie du circuit logique relativement à sa première entrée en dehors de périodes de sélection du mode de fonctionnement du microprocesseur. Selon un mode de réalisation, le signal d'inhibition du circuit logique est un signal de remise à zéro du microprocesseur. 2817417 Selon un mode de réalisation, le circuit logique comprend une porte ET ayant une première entrée connectée à la deuxième borne et une deuxième entrée connectée à la sortie d'une porte inverseuse recevant en entrée le signal de remise à zéro du microprocesseur. Selon un mode de réalisation, les moyens pour maintenir par défaut l'entrée de remise à zéro du compteur à une première valeur logique comprennent une résistance de polarisation. Selon un mode de réalisation, la sortie du compteur est appliquée à une unité centrale du microprocesseur par l'intermédiaire d'un décodeur délivrant à l'unité centrale des bits de mode dont la valeur est fonction d'un résultat de comptage délivré par le microprocesseur. Selon un mode de réalisation, les moyens pour relier l'entrée de comptage du compteur à une première borne du microprocesseur comprennent un circuit logique comportant une sortie reliée à l'entrée de comptage, une première entrée reliée à la première borne du microprocesseur, et une deuxième entrée recevant un signal assurant l'inhibition de la sortie du circuit logique relativement à sa première entrée en dehors de périodes de sélection du mode de fonctionnement du microprocesseur. Selon un mode de réalisation, le mode de fonctionnement est un mode de test ou de maintenance nécessitant l'application d'un nombre déterminé d'impulsions électriques sur l'entrée de comptage du compteur pendant une période de sélection du mode de fonctionnement du microprocesseur. Selon un mode de réalisation, la première et la deuxième borne sont des ports d'entrée/sortie du microprocesseur utilisables en tant que tels en dehors de périodes de sélection du mode de fonctionnement du microprocesseur. La présente invention concerne également un procédé de sélection d'un mode de fonctionnement d'un 6 2817417 microprocesseur, au moyen d'un compteur ayant une entrée de comptage et une entrée de remise à zéro, comprenant une étape consistant à appliquer un nombre déterminé d'impulsions sur l'entrée de comptage par l'intermédiaire d'une première borne du microprocesseur, et les étapes consistant à: prévoir des moyens pour relier l'entrée de remise à zéro du compteur à une deuxième borne du microprocesseur, piloter l'entrée de remise à zéro du compteur au moyen d'un signal de contrôle appliqué sur la deuxième borne du microprocesseur, de manière à activer le compteur, et prévoir des moyens internes ou externes au microprocesseur, pour maintenir par défaut l'entrée de remise à zéro du compteur à une première valeur logique assurant le maintien à zéro du compteur en l'absence du signal de contrôle. Selon un mode de réalisation, le procédé comprend une étape consistant à prévoir un premier circuit logique comportant une sortie reliée à l'entrée de remise à zéro du compteur, une première entrée reliée à la deuxième borne du microprocesseur, et une deuxième entrée recevant un signal assurant l'inhibition de la sortie du circuit logique relativement à sa première entrée en dehors de périodes de sélection du mode de fonctionnement du microprocesseur. Selon un mode de réalisation, le procédé comprend une étape consistant à prévoir un second circuit logique comportant une sortie reliée à l'entrée de comptage du compteur, une première entrée reliée à la première borne du microprocesseur, et une deuxième entrée recevant un signal assurant l'inhibition de la sortie du circuit logique relativement à sa première entrée en dehors de périodes de sélection du mode de fonctionnement du microprocesseur. Selon un mode de réalisation, le signal d'inhibition est un signal de remise à zéro du microprocesseur. 7 2817417 Selon un mode de réalisation, le mode de fonctionnement est un mode de test ou de maintenance sélectionné en appliquant un nombre déterminé d'impulsions électriques sur l'entrée de comptage du compteur pendant qu'un signal de remise à zéro du microprocesseur présente une valeur active. Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés plus en détail dans la description suivante d'un exemple de réalisation d'un dispositif selon l'invention, faite à titre non limitatif en relation avec les figures jointes parmi lesquelles: - la figure 1 précédemment décrite représente schématiquement un microprocesseur comprenant un dispositif classique de sélection du mode de fonctionnement du microprocesseur, - la figure 2 représente schématiquement un microprocesseur comprenant un dispositif selon l'invention de sélection du mode de fonctionnement du microprocesseur, et - les figures 3A, 3B et 3C représentent des signaux électriques qui illustrent le fonctionnement du dispositif de sélection selon l'invention. La figure 2 représente schématiquement un microprocesseur MP1, équipé d'un dispositif selon l'invention assurant la sélection du mode de fonctionnement du microprocesseur par comptage d'impulsions, selon un principe déjà décrit au préambule. Le dispositif comprend ainsi un compteur CNTR dont la sortie est appliquée à l'unité centrale CPU du microprocesseur par l'intermédiaire d'un décodeur DEC qui délivre des bits de mode M0 et Mi. Le compteur CNTR présente une entrée de comptage El et une entrée E2 de remise à zéro, l'entrée El étant reliée à une borne Pl du microprocesseur pour recevoir un signal de sélection de mode MS constitué par une suite d'impulsions électriques. Le signal RESET est délivré classiquement par un 8 2817417 générateur interne RGEN assurant la remise à zéro du microprocesseur à sa mise sous tension, mais peut également être forcé à 0 par l'intermédiaire d'une borne RSTP du microprocesseur, par exemple lorsqu'une remise à zéro est souhaitée pendant l'exécution d'un programme. Comme précédemment, la période d'initialisation du microprocesseur est la période pendant laquelle le signal RESET est porté à sa valeur active, ici la valeur "0". Selon l'invention, l'entrée E2 du compteur est pilotée par la sortie d'un circuit logique ayant une première entrée connectée à une borne P2 du microprocesseur et une seconde entrée recevant le signal RESET. Ce circuit logique comprend ici une porte Al de type ET ayant une première entrée connectée à la borne P2 et une seconde entrée connectée à la sortie d'une porte inverseuse Il recevant en entrée le signal RESET. Ainsi, pendant la période d'initialisation du microprocesseur o le signal RESET est à "0", l'entrée E2 du compteur peut être pilotée au moyen d'un signal de contrôle CS appliqué sur la borne P2, car la porte Al reçoit un "1" sur son entrée connectée à la sortie de la porte Il et est ainsi transparente relativement au signal CS. Selon l'invention toujours, le signal de contrôle CS présent sur la borne P2 est maintenu par défaut à une valeur logique qui assure l'inhibition du compteur CNTR lorsque le signal RESET est à 0. La valeur par défaut du signal CS, ici la valeur "1", est imposée ici par une résistance Ri de polarisation à l'état haut (résistance "pull-up") dont une extrémité reçoit la tension d'alimentation Vcc du microprocesseur et dont l'autre entrée est connectée à la borne P2. La résistance Ri est de préférence une résistance interne au microprocesseur, mais peut également être prévue sur une ligne externe connectée à la borne P2. Dans une variante de réalisation conduisant à un résultat similaire, la résistance Ri peut être connectée directement à la sortie de la porte Al et à l'entrée E2 9 2817417 du compteur. Toutefois, le fait de laisser le signal CS dans un état flottant peut entraîner des commutations indésirables de la porte A1. Une autre variante consiste à prévoir la résistance Ri sur une ligne conductrice externe connectée à la borne P2. De façon optionnelle mais avantageuse, la première borne Pi du microprocesseur, qui reçoit le signal de sélection MS, est reliée à l'entrée de comptage El par l'intermédiaire d'un circuit logique assurant l'isolement de l'entrée El vis-à-vis de la borne Pl en dehors des périodes d'initialisation. Ce circuit logique comprend par exemple une porte A2 de type ET, ayant une première entrée connectée à la borne Pi et une deuxième entrée connectée à la sortie d'une porte inverseuse I2 recevant en entrée le signal RESET. La porte A2 empêche l'application du signal MS sur l'entrée El lorsque le signal RESET est à 1. Le tableau 1 ci-après décrit, en relation avec les figures 3A, 3B, 3C, les opérations à effectuer pour assurer l'entrée du microprocesseur dans un mode de fonctionnement particulier, par exemple un mode test, pendant la période d'initialisation du microprocesseur. La figure 3A représente le signal RESET, la figure 3B représente le signal de contrôle CS, et la figure 3C représente les impulsions constituant le signal MS. Au cours d'une première phase PH1 de la période d'initialisation, le signal RESET est à 0 et la porte Al reçoit ainsi un "1" sur son entrée connectée à la porte inverseuse Il. La porte Al est ainsi transparente vis-à- vis du signal CS, qui est maintenu à 1 par la résistance R1. Ainsi, le signal RSTC est à 1 à la sortie de la porte Al, le compteur est inactif et maintenu à zéro. Au cours d'une deuxième phase PH2 de la période d'initialisation, le signal CS est forcé à 0 (fig. 3B) par une intervention volontaire sur la borne P2, faite par exemple au moyen d'un outil approprié (pince ou pointe conductrice) si le microprocesseur est agencé sur 2817417 une carte à circuit imprimé prévue pour une application déterminée. Lorsque le signal CS est forcé à 0, le signal RSTC passe à 0 à la sortie de la porte Ai et le compteur CNTR est activé. Une série d'impulsions comprenant entre Nl et N2 impulsions peut alors être appliquée sur la borne P1 (signal MS, fig. 3C). Tableau 1 RESET CS RST Phase C 0 1 1 PH1: compteur inactif et maintenu à zéro 0 0 0 PH2: compteur actif (période de comptage) 1 X 0 PH3: la sortie du compteur est (1 ou verrouillée car l'entrée de comptage 0) El est isolée de la borne P1 par le circuit logique A2/I2 - L'entrée E2 du compteur est inhibée par le signal RESET (sortie du circuit Ai à 1) Au cours d'une troisième phase PH3, le signal RESET passe à 1 et la période d'initialisation est terminée. Le passage à 1 du signal RESET inhibe le comptage car la porte A2 n'est plus transparente, sa sortie étant forcée à 0. Le nombre N présent à la sortie du compteur, correspondant au nombre d'impulsions reçues sur l'entrée El, est transformé par le décodeur DEC en un bit de mode M0 ou Ml. Le passage à 1 du signal RESET force également à 0 le signal RSTC à la sortie de la porte Al, de sorte que le signal de contrôle CS n'a plus d'influence sur le compteur et peut être relâché quelques cycles d'horloge après la fin de la période d'initialisation. De façon en soi classique, le décodeur DEC met à "1" le bit de mode Ml si le nombre N est compris entre Nl et N2, par exemple entre 33 et 38 impulsions, de sorte nIl 2817417 que l'unité centrale CPU exécute un programme de test se trouvant à une adresse particulière de la mémoire du microprocesseur. Dans le cas contraire, le bit de mode M0 est mis à 1 (mode utilisateur) et le bit de mode Ml reste à 0. Comme cela apparaîtra clairement à l'homme de l'art, le microprocesseur MP1 présente une excellente immunité contre un basculement involontaire dans le mode test Ml en présence de perturbations électromagnétiques. En effet, le basculement en mode test est ici soumis à deux conditions: une condition classique liée au nombre d'impulsions appliquées sur la borne Pl, - une condition supplémentaire tenant à la nécessité de forcer à zéro le signal CS sur la borne P2 pour que le compteur soit active. Ainsi, en supposant que des parasites électromagnétiques génèrent N impulsions électriques sur la borne Pl pendant la période d'initialisation du microprocesseur, et en admettant également que N soit compris entre Nl et N2, le basculement en mode test ne pourra se produire que si la borne P2 est en outre forcée à 0 pendant l'apparition des N impulsions parasites. Or, la probabilité qu'une telle combinaison de signaux se produise de façon involontaire peut être considérée comme quasiment nulle, car il est peu probable qu'un phénomène perturbateur puisse maintenir de façon stable le signal CS à 0 tout en générant N impulsions sur l'entrée El. En réalité, il suffit que l'influence du phénomène perturbateur cesse un court instant pour que le signal CS repasse à 1 grâce à la résistance de polarisation Rl et que le compteur soit remis à zéro. La présente invention est bien entendu susceptible de diverses variantes à la portée de l'homme de l'art. Notamment, bien que le compteur décrit dans ce qui précède ne comporte pas de moyens de verrouillage de sa sortie en raison de l'inhibition de son entrée de 12 2817417 comptage, relativement à la borne Pl, par le circuit logique A2/I2, de tels moyens de verrouillage devront être prévus si le circuit logique A2/I2 est supprimé et l'entrée El directement connectée à la borne P1. Egalement, l'entrée E2 du compteur peut être directement pilotée par le signal de contrôle CS sans interposition du circuit logique A1/I1. Toutefois, le fait que les circuits logiques A2/I2 et A1/I1 isolent les entrées El et E2 du compteur relativement aux bornes Pi, P2 quand le signal RESET est à 1, permet d'utiliser les bornes Pl, P2 pour recevoir d'autres signaux pendant les périodes de fonctionnement normales du microprocesseur, c'est-à-dire en dehors des périodes d'initialisation. Ainsi, dans un mode de réalisation préféré de l'invention, les bornes Pi et P2 sont également utilisées en tant que ports d'entrée/sortie et sont à cet effet reliées à des tampons d'entrée/sortie du microprocesseur (non représentés). Ceci permet de réduire le nombre de bornes externes du microprocesseur en évitant d'avoir à prévoir deux bornes dédiées pour la sélection du mode de fonctionnement. D'autre part, il va de soi que les valeurs logiques des signaux décrits dans ce qui précède n'ont qu'une valeur relative. Ainsi, le circuit logique comprenant les portes Ai et Il, qui est transparent vis-à-vis du signal de contrôle CS pendant la période d'initialisation PHi- PH2, pourrait être réalisé au moyen d'une porte OU en choisissant des conventions inverses quant à la valeur active des signaux. Egalement, bien que l'on ait décrit dans ce qui précède un microprocesseur comprenant un mode de fonctionnement par défaut M0 (bit M0 à 1) et un mode de fonctionnement particulier Mi protégé contre les phénomènes parasites, il va de soi que la présente invention est applicable à la sélection de plusieurs modes de fonctionnement particuliers Mi, M2, M3,... chaque mode de fonctionnement étant identifié par un 13 2817417 nombre d'impulsions déterminé appliqué sur l'entrée El du compteur, ce nombre d'impulsions pouvant être fixe ou compris entre deux valeurs prédéterminées. 14 2817417 REVENDICATIONS 1. Microprocesseur comprenant des moyens de sélection d'un mode de fonctionnement (Ml) du microprocesseur, les moyens de sélection comprenant: - un compteur (CNTR) présentant une entrée de comptage (El) et une entrée de remise à zéro (E2), et - des moyens (A2, I2) pour relier l'entrée de comptage (El) à une première borne (Pl) du microprocesseur, caractérisé en ce que les moyens de sélection comprennent en outre: - des moyens (Al, I1) pour relier l'entrée de remise à zéro (E2) du compteur à une deuxième borne (P2) du microprocesseur, et - des moyens (Rl) internes ou externes au microprocesseur, pour maintenir par défaut l'entrée de remise à zéro (E2) du compteur à une première valeur logique ("1") assurant le maintien à zéro du compteur en l'absence d'un signal de contrôle (CS) susceptible d'être appliqué sur la deuxième borne (P2) pour activer le compteur. 2. Microprocesseur selon la revendication 1, dans lequel les moyens pour relier l'entrée de remise à zéro (E2) du compteur à la deuxième borne (P2) du microprocesseur comprennent un circuit logique (AI, Il) comportant une sortie reliée à l'entrée de remise à zéro (E2), une première entrée reliée à la deuxième borne (P2) du microprocesseur, et une deuxième entrée recevant un signal (RESET) assurant l'inhibition de la sortie du circuit logique (Ai, Il) relativement à sa première entrée en dehors de périodes de sélection du mode de fonctionnement du microprocesseur. 3. Microprocesseur selon la revendication 2, dans lequel le signal d'inhibition du circuit logique (Ai, Il) 2817417 est un signal de remise à zéro (RESET) du microprocesseur. 4. Microprocesseur selon la revendication 3, dans lequel le circuit logique comprend une porte ET (A1) ayant une première entrée connectée à la deuxième borne (P2) et une deuxième entrée connectée à la sortie d'une porte inverseuse (Il) recevant en entrée le signal de remise à zéro (RESET) du microprocesseur. 5. Microprocesseur selon l'une des revendications 1 à 4, dans lequel les moyens pour maintenir par défaut l'entrée de remise à zéro (E2) du compteur à une première valeur logique ("1") comprennent une résistance de polarisation (R1). 6. Microprocesseur selon l'une des revendications 1 à 5, dans lequel la sortie du compteur est appliquée à une unité centrale (CPU) du microprocesseur par l'intermédiaire d'un décodeur (DEC) délivrant à l'unité centrale des bits de mode (B0, Bl) dont la valeur est fonction d'un résultat (N) de comptage délivré par le microprocesseur. 7. Microprocesseur selon l'une des revendications 1 à 6, dans lequel les moyens pour relier l'entrée de comptage (El) du compteur à une première borne (Pl) du microprocesseur comprennent un circuit logique (A2, I2) comportant une sortie reliée à l'entrée de comptage (El), une première entrée reliée à la première borne (Pl) du microprocesseur, et une deuxième entrée recevant un signal (RESET) assurant l'inhibition de la sortie du circuit logique (A2, I2) relativement à sa première entrée en dehors de périodes de sélection du mode de35 fonctionnement du microprocesseur. 16 2817417 8. Microprocesseur, selon l'une des revendications 1 à 7, dans lequel le mode de fonctionnement (Ml) est un mode de test ou de maintenance nécessitant l'application d'un nombre déterminé (N1-N2) d'impulsions électriques sur l'entrée de comptage (El) du compteur pendant une période de sélection du mode de fonctionnement du microprocesseur. 9. Microprocesseur selon l'une des revendications 1 à 8, dans lequel la première et la deuxième borne (Pl, P2) sont des ports d'entrée/sortie du microprocesseur utilisables en tant que tels en dehors de périodes de sélection du mode de fonctionnement du microprocesseur. 10. Procédé de sélection d'un mode de fonctionnement (Mi) d'un microprocesseur, au moyen d'un compteur (CNTR) ayant une entrée de comptage (El) et une entrée de remise à zéro (E2), comprenant une étape consistant à appliquer un nombre déterminé (N1-N2) d'impulsions (MS) sur l'entrée de comptage (El) par l'intermédiaire d'une première borne (Pl) du microprocesseur, caractérisé en ce qu'il comprend les étapes consistant à: - prévoir des moyens (Al, Il) pour relier l'entrée de remise à zéro (E2) du compteur à une deuxième borne (P2) du microprocesseur, - piloter l'entrée de remise à zéro (E2) du compteur au moyen d'un signal de contrôle (CS) appliqué sur la deuxième borne (P2) du microprocesseur, de manière à activer le compteur, et - prévoir des moyens (Rl) internes ou externes au microprocesseur, pour maintenir par défaut l'entrée de remise à zéro (E2) du compteur à une première valeur logique ("1") assurant le maintien à zéro du compteur en l'absence du signal de contrôle (CS). 17 2817417 11. Procédé selon la revendication 10, comprenant une étape consistant à prévoir un premier circuit logique (AI, Il) comportant une sortie reliée à l'entrée de remise à zéro (E2) du compteur, une première entrée reliée à la deuxième borne (P2) du microprocesseur, et une deuxième entrée recevant un signal (RESET) assurant l'inhibition de la sortie du circuit logique (Al, Il) relativement à sa première entrée en dehors de périodes de sélection du mode de fonctionnement du microprocesseur. 12. Procédé selon l'une des revendications 10 et 11, comprenant une étape consistant à prévoir un second circuit logique (A2, I2) comportant une sortie reliée à l'entrée de comptage (El) du compteur, une première entrée reliée à la première borne (Pl) du microprocesseur, et une deuxième entrée recevant un signal (RESET) assurant l'inhibition de la sortie du circuit logique (A2, I2) relativement à sa première entrée en dehors de périodes de sélection du mode de fonctionnement du microprocesseur. 13. Procédé selon l'une des revendications 11 et 12, dans lequel le signal d'inhibition est un signal de remise à zéro (RESET) du microprocesseur. 14. Procédé selon l'une des revendications 10 à 13, dans lequel le mode de fonctionnement (Mi) est un mode de test ou de maintenance sélectionné en appliquant un nombre déterminé (N1-N2) d'impulsions électriques sur l'entrée de comptage (El) du compteur pendant qu'un signal de remise à zéro (RESET) du microprocesseur présente une valeur active ("0").