FR 2811433 A1 20020111 FR 0108995 A 20010706 La présente invention concerne un procédé pour tester des circuits numériques avec un moins un circuit logique et des éléments de mémoire combinés au moins suivant une chaîne à décalage, selon lequel on introduit des vecteurs de test dans la chaîne à décalage et on extrait les vecteurs de résultat de la chaîne à décalage. L'invention concerne également un dispositif pour tester les circuits numériques comprenant au moins un circuit logique et des élé- ments de mémoire combinés au moins selon une chaîne à décalage. Etat de la technique Pour déterminer les défauts de circuits numériques intégrés il est connu d'appliquer des données de contrôle aux circuits et d'analyser les données de sortie résultant des données de tests et du traitement de celles-ci à l'intérieur des circuits numériques. Pour cela, on utilise fré- quemment des éléments de mémoire faisant partie de manière générale de l'implémentation à contrôler et qui sont combinés suivant des chaînes à décalage, longues; les données de tests sont introduites en série dans ces chaînes à décalage sous la forme de vecteurs de tests. De tels procédés sont connus selon l'état de la technique comme procédés de balayage complet ou de tests de balayage. En principe ces procédés conviennent bien pour tester des circuits numériques intégrés car on peut simuler en logique n'importe quel scénario et en outre les éléments de mémoire, réali- sés généralement sous la forme de bascules (flip-flop), peuvent efficace- ment s'utiliser dans une double fonction, à savoir d'une part comme partie du circuit numérique et d'autre part comme partie de la chaîne à déca- lage. Toutefois, il faut remarquer que du fait du fonctionnement en série, l'introduction ou la lecture nécessitent un temps considérable pour l'opération de test. Avantages de l'invention La présente invention a pour but de remédier à ces incon- vénients et concerne à cet effet un procédé du type défini ci-dessus, ca- ractérisé en ce que dans au moins une partie de la chaîne à décalage on couple en réaction des valeurs des éléments de mémoire vers les unités logiques, dans les unités logiques on combine des valeurs de couplage en réaction aux valeurs de sortie actuelles du circuit logique et dans un mode de test interne on enregistre les valeurs de sortie des unités logiques comme des vecteurs de test internes dans des éléments de mémoire de la chaîne à décalage. Le procédé selon l'invention a l'avantage qu'au moins une partie des valeurs de la chaîne à décalage peut être couplée en retour à partir des éléments de mémoire vers les unités logiques, de sorte que dans ces unités logiques on combine les valeurs de réaction aux valeurs de sor- tie actuelles du circuit logique et dans un mode de test interne, on mémorise les valeurs de sortie des unités logiques comme les vecteurs de tests internes dans les éléments de mémoire de la chaîne à décalage. L'invention crée ainsi un mode de test interne supprimant l'introduction ou la lecture en série des vecteurs de tests. En créant des unités logiques et la combinaison qui en résulte des valeurs de réaction avec les valeurs de sortie actuelles du circuit logique, on peut créer de manière interne au circuit, un vecteur de test ayant la caractéristique d'une valeur aléatoire. Du fait que les valeurs de sortie soient mémorisées en mode de test interne dans les éléments de mémoire fournis à la fin du mode de test interne d'une valeur plus significative dans les éléments de mémoire cela permet de tirer des conclusions concernant le déroulement pendant le mode de test interne. Cette valeur significative est appelée si- gnature; en particulier du point de vue de défauts de circuit qui se pro- duisent sporadiquement, cette signature est utile car ces défauts se retrouvent dans la signature. En lisant et en analysant la signature, on peut alors limiter très largement un défaut. De manière préférentielle, les unités logiques sont associées aux éléments de mémoire d'une chaîne à décalage et les valeurs des élé- ments de mémoire sont renvoyées en réaction à plusieurs unités logiques; les valeurs de sortie des unités logiques sont mémorisées dans les élé- ments de mémoire associés. Ainsi, du fait de l'association biunivoque en- tre les unités logiques et les éléments de mémoire, on détermine l'information contenue dans l'élément de mémoire respectif. De plus, grâce à la réaction multiple, on favorise la création de vecteurs de tests de na- ture aléatoire. De manière préférentielle, en liaison avec le mode de test interne, dans un mode de test-balayage, on introduit un vecteur de test dans la chaîne à décalage et on extrait les valeurs de sortie enregistrées dans les unités logiques dans la chaîne à décalage. Selon un autre mode de test interne, il est également possible de passer à un mode de test- balayage classique selon lequel on introduit soit un vecteur de test calculé soit un vecteur aléatoire généré par un module externe dans la chaîne à décalage. En même temps, par la lecture de la chaîne à décalage, en liai- son au mode de test interne, on saisit la signature, ce qui permet de juger les défauts du circuit, produits pendant le mode de test interne. Il est avantageux qu'en liaison avec un mode de test- balayage, le vecteur de test soit fourni au circuit logique et soit traité par s celui-ci et que les données de sortie du circuit logique soient enregistrées dans les éléments de mémoire d'une chaîne à décalage. Cela correspond à une opération d'un procédé de test classique de sorte que l'invention peut se combiner avantageusement au procédé de test de l'état de la technique. De manière préférentielle, à la suite de la mise en mémoire de données de sortie du circuit logique dans des éléments de mémoire d'une chaîne à décalage dans un mode de test-balayage, on peut intro- duire un vecteur de test dans une chaîne à décalage et lire les données de sortie du circuit logique mémorisée dans les éléments de mémoire de la chaîne à décalage. Il s'agit dans ce cas également d'une opération déjà ap- pliquée dans le procédé de l'état de la technique. Toutefois, on dispose seulement des données de sortie du circuit logique comme résultat d'un mode de test-balayage usuel et en plus des résultats du mode de test in- terne. Cela permet de réaliser de manière plus efficace et plus significative un test numérique sur des circuits intégrés. Il est avantageux qu'en liaison avec la mise en mémoire de données de sortie du circuit logique dans des éléments de mémoire d'une chaîne à décalage dans un mode de test-balayage, les données de sortie du circuit logique soient mémorisées dans des éléments de mémoire de la chaîne à décalage. Ainsi, il n'est pas nécessaire d'introduire un nouveau lecteur de test dans la chaîne à décalage si les données de sortie résultant du mode de test-balayage ont été extraites. On termine ainsi le mode de testbalayage. Il est avantageux qu'en liaison avec un mode de test- balayage, le circuit logique fonctionne normalement. Si aucun vecteur de test introduit de l'extérieur se trouve dans la chaîne à décalage et si de plus le mode de test interne n'a pas été activé, les éléments de mémoire peuvent fonctionner normalement dans le circuit et en assurer ainsi le fonctionnement normal. De manière préférentielle, le mode de test interne a une du- rée de (m) cadences de sorte que l'on crée ainsi (m) vecteur de test interne. On ne peut choisir (m) de manière quasi quelconque et ainsi aussi la du- rée du mode de test interne. Cela permet d'optimiser le nombre des ca- dences (m) du point de vue de la signification de la signature et de la du- rée d'ensemble du test. De manière préférentielle, une phase d'un mode de test- balayage a une durée de (n) cadences de sorte que l'on introduit ou que l'on extrait un vecteur de test ou de contrôle ayant (n) composants. Cela correspond à l'état de la technique. En combinant le mode de test- balayage sur (n) cadences avec le mode de test interne sur (m) cadences, on augmente considérablement la signification des résultats des tests ob- tenus dans un certain intervalle de temps. De manière préférentielle, l'envoi d'un vecteur de test au circuit logique se fait pendant une cadence. Une cadence suffit pour four- nir le vecteur de test et l'introduire en parallèle dans le circuit logique. En- suite on peut passer à une autre fonction, ce qui optimise la durée du procédé. La présente invention concerne également un dispositif du type défini ci-dessus, caractérisé en ce qu'au moins une partie de la chaîne à décalage comporte des unités logiques, les sorties des éléments de mémoire de la chaîne à décalage sont reliées aux entrées des unités logiques et les valeurs de sortie d'une unité logique reçoivent les entrées des éléments de mémoire. Au moins une partie des unités logiques est associée à la chaîne à décalage et les sorties des éléments de mémoire de la chaîne à décalage sont reliées aux entrées des unités logiques et les valeurs de sor- tie d'une unité logique reçoivent les entrées des éléments de mémoire. En plus du branchement des éléments de mémoire sous la forme d'une chaîne à décalage global, on peut également former des chaînes partielles locales. Les résultats de tests actuels sont alors disponibles de même que les résultats d'un mode de test interne sous la forme d'une signature. Cela permet, par la combinaison des résultats de tests actuels avec les valeurs de mémoire jusqu'alors, de former de nouvelles valeurs de signature. Une telle logique de formation de signature avec réaction locale, permet de dé- terminer d'une manière particulièrement significative les résultats des éléments de circuit en amont; de plus, les résultats de la logique de for- mation de signature de réaction locale servent de vecteurs de tests pour d'autres parties de circuits. En principe, selon l'invention, l'ensemble de la chaîne à décalage est équipé de logiques de formation de signature de réaction locale. Toutefois, il peut être particulièrement avantageux que la fourniture de logiques de formation de signature de réaction locale soit limitée à des chaînes partielles car ainsi les circuits supplémentaires à mettre en oeuvre sont limités à l'intérieur du circuit numérique intégré. De manière préférentielle, les unités logiques sont associées à des éléments de mémoire d'une chaîne à décalage et une sortie d'un élément de mémoire est reliée aux entrées de plusieurs unités logiques et les valeurs de sortie des unités logiques ne sont appliquées qu'aux entrées des éléments de mémoires associés. Comme les sorties d'un élément de mémoire sont reliées aux entrées de plusieurs unités logiques, cela permet de créer d'une manière particulièrement efficace, des nombres aléatoires, d'origine interne. L'association biunivoque des valeurs de sortie des unités logiques aux entrées des éléments de mémoire correspondants va dans le sens du caractère significatif de la signature obtenue pendant le mode de test interne. Il est avantageux que les valeurs de sortie du circuit logique reçoivent les entrées des unités logiques et des éléments de mémoire. Ain- si, le dispositif selon l'invention peut fonctionner au choix selon un mode de test interne, en mode de test-balayage ou en mode normal. Si les va- leurs de sortie du circuit logique reçoivent les entrées des unités logiques, on peut combiner des valeurs de sortie aux données de réaction des élé- ments de mémoire. En conséquence, on a le mode de test interne. Dans le cas contraire, si les valeurs de sortie du circuit logique sont appliquées aux entrées des éléments de mémoire sans passer par les unités logiques, cela permet, d'une part, d'extraire les résultats des tests du circuit logi- que. D'autre part, les éléments de mémoire, par exemple comme flip-flop faisant partie du circuit numérique intégré, peuvent fonctionner normale- ment. De manière préférentielle, les valeurs de sortie du circuit lo- gique et les valeurs de sortie des unités logiques sont appliquées aux en- trées de premiers multiplexeurs. Un multiplexeur respectif peut décider par l'état d'un signal appliqué de manière externe au multiplexeur, si les valeurs de sortie des unités logiques peuvent être traitées (cela se fait en mode de test interne) ou si les résultats du circuit logique doivent être transmis aux éléments de mémoire (cet état existe pendant le procédé ha- bituel de test-balayage ou en mode de fonctionnement normal). Les valeurs de sortie du premier multiplexeur et les valeurs de sortie des éléments de mémoire sont de préférence appliquées aux en- trées de seconds multiplexeurs; les valeurs de sortie du second multi- plexeur sont appliquées comme entrées aux éléments de mémoire. Un se- cond multiplexeur peut se commander à partir d'un autre signal externe de façon à décider si un signal de sortie doit être fourni à une unité logi- que ou si une valeur de sortie du circuit de commutation doit être appliquée à un élément de mémoire ou si les éléments de mémoire sont utilisés sous la forme d'une chaîne à décalage de sorte qu'un élément de mémoire reçoit la valeur de données de sortie de chaque élément de mémoire en amont dans la chaîne à décalage. La présente invention applique de manière surprenante le fait que la fourniture d'unités logiques locales conçues comme des logi- ques formant la signature de réaction, permet de diminuer considérable- ment la durée d'un test (essai) d'un circuit intégré numérique. D'une part, on génère de manière interne des vecteurs aléatoires si bien qu'aucun module externe n'est nécessaire pour cela. D'autre part, les unités logi- ques servent à former une signature particulièrement significative du point de vue de la localisation d'un défaut à la fois dans le temps et dans l'espace. Dessins La présente invention sera décrite ci-après de manière plus détaillée à l'aide de modes de réalisation représentés dans les dessins an- nexés dans lesquels: - la figure 1 est une vue schématique d'un dispositif selon l'invention, - la figure 2 montre un chronogramme donné à titre d'exemple. Description des modes de réalisation préférentiels La figure 1 montre schématiquement un dispositif selon l'invention. Un circuit logique 10 est représenté symboliquement par un contour courbe. On voit en outre une partie d'un second circuit logique 12. Des éléments de mémoire 14-28 sont constitués par des flip-flops. Une partie des éléments de mémoire 22-28 est associée à des unités logiques -36. On a ainsi une association biunivoque entre les éléments de mé- moire 22-28 des unités logiques 30-36. Par exemple, l'élément de mémoire 24 est associé à l'unité logique 32. Entre les éléments de mémoire associés 22-28 et les unités logiques 30-36 on a chaque fois un premier multi- plexeur 38-44 et un second multiplexeur 46-52. Chacun des premiers multiplexeurs 38-44 reçoit deux signaux d'entrée; un signal d'entrée est le signal de sortie d'un circuit logique 10 et l'autre signal d'entrée, le si- gnal de sortie d'une unité logique associée 30-36. Par exemple, le multi- plexeur 40 reçoit ses signaux d'entrée de l'unité logique 32. Le signal de sortie du premier multiplexeur respectif 38-44 est un signal d'entrée pour les seconds multiplexeurs 46-52 respectifs. Par exemple, le premier multi- plexeur 40 fournit un signal d'entrée au second multiplexeur 48. Un autre signal d'entrée pour les seconds multiplexeurs 46- 52 est fourni par les signaux de sortie des éléments de mémoire 14-26 qui sont en amont des seconds multiplexeurs respectifs 46-52 dans la chaîne à décalage. Par exemple, à l'entrée du multiplexeur 48, on a le signal de sortie de l'élément de mémoire 22. Les seconds multiplexeurs 46-52 de la chaîne partielle avec les éléments de mémoire 22-28 correspondent aux multiplexeurs 54-60 des chaînes partielles 14-20 sans unité logique. Dans ces dernières, les multiplexeurs 54-60 servent également à commuter en- tre eux le mode test-balayage et le mode normal. Le signal de sortie d'un second multiplexeur 46-60 est le signal d'entrée des éléments de mémoire respectifs 14-28. Les premiers multiplexeurs 38-44 sont commandés par un premier signal BTM. Les seconds multiplexeurs 46-60 sont comman- dés par un second signal TSM. Suivant l'état des signaux BTM, TSM, l'une ou l'autre sortie des multiplexeurs 38-60 est transmise à sa sortie. Il est à remarquer que le schéma de la figure 1 ne correspond qu'à un exemple. En particulier, les différents chemins d'attribution, par exemple vers l'unité logique 32, le multiplexeur 40, le multiplexeur 48, l'élément de mémoire 24 et l'unité logique 34, le multiplexeur 42, le multiplexeur 50, l'élément de mémoire 26 ne sont pas nécessairement identiques. Au con- traire, à la fois le branchement des éléments et les éléments eux-mêmes peuvent être modifiés. Le fonctionnement du dispositif de la figure 1 peut s'illustrer à l'aide du chronogramme de la figure 2. La ligne (a) de la figure 2 donne le nombre de cadences N dans les périodes caractérisées chaque fois par des lignes verticales en trait interrompu. A la ligne (b) on a représenté l'état du signal TSM corres- pondant à un commutateur en mode test-balayage. La ligne (c) représente le signal BTM; il s'agit d'un commutateur en mode de test interne (" établissement en mode de test "). Dans la ligne (d), les chiffres romains correspondent aux fonctions exécutées par le circuit de la figure 1 suivant les signaux TSM et BTM. Période I: On applique m vecteurs de test au circuit numérique à contrô- ler 10, 12. La durée de la période I représente m cadences. Pendant ce temps, le signal TSM est à l'état logique zéro alors que le signal BTM est à l'état logique branché. L'état logique zéro du signal TSM a pour consé- quence que les éléments de mémoire 14-28 ne fonctionnent pas comme une chaîne à décalage. Au contraire, les entrées, par exemple de l'élément de mémoire 24, reçoivent par le multiplexeur 48, la sortie du multiplexeur 40. Comme en outre le signal BTM est à l'état logique branché, l'entrée supérieure respective du premier multiplexeur 38-44 est commutée. Cela signifie par exemple que par les multiplexeurs 40, 48, la sortie de l'unité logique 32 est appliquée à l'entrée de l'unité de mémoire 24. La sortie de cette unité de mémoire 24 prise à titre d'exemple est alors appliquée en réaction aux entrées des unités logiques 30-36. Les unités logiques 30-36 reçoivent par d'autres entrées, les sorties du circuit logique 10. Par la combinaison des données appliquées en réaction par les éléments de mé- moire 22-28 aux données de sortie du circuit logique 10, on forme une signature dans les unités logiques 30-36 appelées également logiques de formation de signature de réaction. Cette signature est transmise par les multiplexeurs aux éléments de mémoire 22-28. A chaque cadence on a une nouvelle réaction et un nouveau traitement logique dans les unités logiques 30-36. De cette manière, après m cadences les éléments de mé- moire 22-28 contiennent des valeurs qui dépendent de l'état initial d'un vecteur de test appliqué avant le début des m cadences; en même temps on a une signification pour cette signature, représentant les opérations pendant les m cadences. Période II: On extrait d'une part la signature des éléments de mémoire 22- 28. De plus, on introduit un vecteur de test dans les éléments de mémoire 14-28. Pour cela, on fixe le signal TSM à l'état logique branché. Il en ré- sulte que les sorties du premier multiplexeur, c'est-à-dire par exemple celles des multiplexeurs 40 ne sont plus transmises aux éléments de mé- moire, par exemple à l'élément de mémoire 24. Au contraire, les éléments de mémoire 14-28 sont réunis pour former une chaîne à décalage com- plète. De plus, la réaction des éléments de mémoire 22-28 sur les unités logiques 30-36 ne joue plus aucun rôle car le signal BTM est à l'état logi- que zéro si bien qu'une sortie directe de signal du circuit logique 10 est appliquée à l'entrée des éléments de mémoire 22-28. En conséquence, après n cadences on a un vecteur de test dans les éléments de mémoire 14-28. Période III: Dans une seule cadence suivante on transmet le vecteur de test contenu dans les éléments de mémoire 14-28 au circuit logique 10, 12; pour cela il suffit d'une seule cadence. Pendant cette cadence, le si- gnal BTM est à l'état logique zéro. Le signal TSM sera mis à l'état logique zéro pendant cette durée. Période IV: Ensuite on remet le signal TSM à l'état logique branché. Dans le cas d'un état logique zéro du signal BTM il en résulte de nouveau s l'introduction d'un vecteur de test alors que le vecteur de test introduit pendant la période II et le résultat des opérations du circuit logique pen- dant la période III ont été extraits. Période V: Pendant cette période on transmet de nouveau un vecteur de test au circuit logique 10, 12, à savoir le vecteur qui a été introduit pen- dant la période IV. Pour cela, le signal BTM reste à l'état logique zéro alors que le signal TSM est mis à l'état logique zéro. Période VI: Dans les petites n cadences de la période VI on extrait le ré- sultat du test provenant du vecteur de test appliqué pendant la période IV et résultant des opérations de la logique de commutation pendant la pé- riode V. Pour cela on met le signal TSM à l'état logique un alors que le si- gnal BTM reste à l'état logique zéro. Une nouvelle introduction d'un vecteur de test n'est plus faite ici. Période VII: On met le signal TSM ainsi que le signal BTM au même état logique zéro de sorte que le circuit reste dans son mode de fonctionnement normal. A la suite du mode de fonctionnement normal on peut envi- sager de générer de nouveau un mode de test interne par le branchement du signal BTM. De plus, on peut également, selon les exigences présentes, produire un mode de test de balayage en transférant le signal TSM à l'état branché. N'importe quelle combinaison et succession de périodes avec un mode de test-balayage et un mode de test interne sont envisageables sui- vant les nécessités. On peut également optimiser les circuits par une con- ception spéciale des unités logiques 30-36 ou de leur branchement de même que par la cadence des différentes périodes. La description ci-dessus des exemples de réalisation selon la présente invention sert uniquement à titre d'illustration et non pas à limiter l'invention. Dans le cadre de l'invention on peut envisager diffé- rentes variantes et modifications sans sortir du domaine des équivalents. o10 REVENDICATIONS 1 ) Procédé pour tester des circuits numériques avec un moins un circuit logique (10, 12) et des éléments de mémoire (14-28) combinés au moins suivant une chaîne à décalage selon lequel: on introduit des vecteurs de test dans la chaîne à décalage et on extrait les vecteurs de résultat de la chaîne à décalage, caractérisé en ce que dans au moins une partie de la chaîne à décalage on couple en réaction des valeurs des éléments de mémoire (22-28) vers les unités logiques (30- 36), dans les unités logiques (30-36) on combine des valeurs de couplage en réaction aux valeurs de sortie actuelles du circuit logique (10, 12) et dans un mode de test interne (BTM) on enregistre les valeurs de sortie des unités logiques (30-36) comme des vecteurs de test internes dans des élé- ments de mémoire (22-28) de la chaîne à décalage. 2 ) Procédé selon la revendication 1, caractérisé en ce que les unités logiques (30-36) sont associées aux éléments de mémoire (22- 28) d'une chaîne à décalage, les valeurs des éléments de mémoire (22-28) étant couplées en réaction à plusieurs unités logiques (30-36) et les va- leurs de sortie des unités logiques (30-36) sont mémorisées dans les élé- ments de mémoire associés (22-28). 3 ) Procédé selon les revendications 1 ou 2, caractérisé en ce que - en liaison avec le mode de test interne dans un mode de test-balayage (TSM), on introduit un vecteur de test dans une chaîne à décalage et - on extrait les valeurs de sortie des unités logiques (30-36) enregistrées dans la chaîne à décalage. 4 ) Procédé selon la revendication 1, caractérisé en ce qu' - en liaison avec un mode de test-balayage on applique le vecteur de test au circuit logique (10, 12) et on le traite avec le circuit logique (10; 12) et - on enregistre les données de sortie du circuit logique (10, 12) dans les éléments de mémoire (22-28) d'une chaîne à décalage. ) Procédé selon la revendication 1, caractérisé en ce qu' - en liaison avec la mise en mémoire de données de sortie du circuit logi- que (10, 12) dans des éléments de mémoire (22-28) d'une chaîne à dé- calage dans un mode de test-balayage, on introduit un vecteur de test dans une chaîne à décalage et - on extrait les données de sortie du circuit logique (10, 12) enregistrées dans les éléments de mémoire (22-28) de la chaîne à décalage. 6 ) Procédé selon la revendication 1, caractérisé en ce qu' à la suite de l'enregistrement des données de sortie du circuit logique dans des éléments de mémoire (22-28) d'une chaîne à décalage dans un mode de testbalayage, on extrait les données de sortie du circuit logique (10, iS 12) mémorisées dans les éléments de mémoire (22-28) de la chaîne à dé- calage. 7 ) Procédé selon la revendication 1, caractérisé en ce qu' après un mode de test-balayage le circuit numérique reprend son mode de fonctionnement normal. 8 ) Procédé selon la revendication 1, caractérisé en ce que le mode de test interne s'étend sur (m) cadences, ce qui génère (m) vec- teurs de test internes. 9 ) Procédé selon la revendication 1, caractérisé en ce qu' une phase du mode de test-balayage s'étend sur (n) cadences de sorte que l'on introduit ou que l'on extrait un vecteur de test à (n) composants. ) Procédé selon la revendication 1, caractérisé en ce qu' on applique un vecteur de test au circuit logique (10, 12) pendant une ca- dence. 11 ) Dispositif pour tester des circuits numériques avec au moins un cir- cuit logique (10, 12) et des éléments de mémoire (14-28) combinés suivant au moins une chaîne à décalage, caractérisé en ce qu' - au moins une partie de la chaîne à décalage comporte des unités logi- ques (30-36), les sorties des éléments de mémoire (22-28) de la chaîne à décalage sont reliées aux entrées des unités logiques (30-36) et - les valeurs de sortie d'une unité logique (30-36) reçoivent les entrées des éléments de mémoire (22-28). 12 ) Dispositif selon la revendication 11, caractérisé en ce que les unités logiques (30-36) comportent des éléments de mémoire (22-28) d'une chaîne à décalage et une sortie d'un élément de mémoire (22-28) est reliée aux entrées de plusieurs unités logiques (30-36) et les valeurs de sortie des unités logiques ne sont appliquées qu'aux entrées d'éléments de mémoire associées (22-28). 13 ) Dispositif selon la revendication 11, caractérisé en ce que les valeurs de sortie du circuit logique (10, 12) reçoivent les entrées d'unités logiques (30-36) et d'éléments de mémoire (22-28). 14 ) Dispositif selon la revendication 11, caractérisé en ce que les valeurs de sortie du circuit logique (10, 12) et les valeurs de sortie des unités logiques (30-36) sont appliquées aux entrées de premiers multi- plexeurs (38-44). ) Dispositif selon la revendication 11, caractérisé en ce que - les valeurs de sortie des premiers multiplexeurs (38-44) et les valeurs de sortie des éléments de mémoire (22-28) sont appliquées aux entrées de deux multiplexeurs (46-52) et - les valeurs de sortie des seconds multiplexeurs (46-52) sont appliquées aux entrées des éléments de mémoire (22-28).