FR 2816109 A1 20020503 FR 0106930 A 20010528 1 2816109 DISPOSITIF A SEMICONDUCTEUR ET PROCEDE DE FABRICATION La présente invention concerne un dispositif à semiconducteur contenant un transistor du type à grille isolée, et un procédé de fabrica- tion de celui-ci. De façon classique, on a fabriqué un dispositif à semiconduc- teur contenant un transistor du type à grille isolée, tel qu'un transistor MOS, avec un procédé dans lequel un transistor pour une tension élevée et un transistor pour une tension basse (vitesse élevée) sont formés si- multanément sur une seule puce (tranche). Ainsi, dans le but de réduire le plus possible le nombre d'étapes, le transistor du type à grille isolée com- prenant un élément à tension élevée et un élément à tension basse ont été formés avec un plus petit nombre d'étapes. Il a cependant été très difficile de réaliser l'élément à tension élevée et l'élément à tension basse à un niveau tel qu'une caractéristique de tension de claquage élevée de l'élément à tension élevée et une ca- ractéristique de vitesse élevée des deux éléments soient obtenues simul- tanément, tout en maintenant un petit nombre d'étapes. Une pratique classique a consisté à former dans des étapes différentes les éléments à tension élevée et à tension basse. Par exem- ple, une pellicule isolante de grille pour une tension élevée et celle pour une tension basse sont formées dans des étapes différentes, et l'étape d'une implantation LDD (une première implantation d'impureté pour former une région qui devient une région à drain faiblement dopé ou LDD), est effectuée séparément dans l'élément à tension élevée et l'élément à ten- sion basse. Les figures 24 à 28 sont des coupes illustrant une séquence d'étapes dans un procédé de fabrication classique d'un dispositif à semi- conducteur contenant un transistor pour une tension élevée et un tran- 2 2816109 sistor pour une tension basse. On décrira le procédé classique en se réfé- rant à ces figures. En se référant à la figure 24, on note qu'on forme une pellicule isolante 2, ayant une relativement grande épaisseur, sur un substrat se- miconducteur 1 tel qu'un substrat en silicium. En se référant à la figure 25, on note qu'on forme une matière de réserve 3 dans laquelle est défini un motif, de façon à recouvrir la surface d'une région de fonctionnement à tension élevée A1. En utilisant la matière de réserve 3 à titre de masque, on effectue un traitement d'at- taque sur la pellicule isolante 2 pour enlever la pellicule isolante 2 qui est formée sur la surface d'une région de fonctionnement à tension basse A2. En se référant à la figure 26, on note qu'on enlève ensuite la matière de réserve 3 et on forme sur la surface entière une pellicule iso- lante ayant une relativement faible épaisseur. De cette manière, une pel- licule isolante 4 est formée dans la région de fonctionnement à tension basse A2, et l'épaisseur de la pellicule isolante 2 dans la région de fonc- tionnement à tension élevée A1 est légèrement augmentée. Ensuite, on dépose une couche conductrice 5 sur la surface entière. En se référant à la figure 27, on note qu'on attaque sélective- ment la couche conductrice 5 de façon qu'une pellicule isolante de grille 61 et une électrode de grille 62 soient formées dans la région de fonc- tionnement à tension élevée A1, et qu'une pellicule isolante de grille 71 et une électrode de grille 72 soient formées en même temps dans la région de fonctionnement à tension basse A2. Dans ce cas, la pellicule isolante de grille 61 est formée de façon à avoir une plus grande épaisseur que la pellicule isolante de grille 71, et l'électrode de grille 62 est formée de fa- çon à avoir une plus grande longueur de grille que l'électrode de grille 72. Ensuite, on accomplit un processus d'implantation LDD pour former une région de diffusion d'impureté 63 qui devient une région LDD, par implantation d'un ion d'impureté 64 seulement dans la région de fonc- tionnement à tension élevée A1, tandis que la région de fonctionnement à tension basse A2 est recouverte par une première matière de réserve (non représentée sur la figure 27). Un second traitement d'implantation LDD pour former une région de diffusion d'impureté 73 qui devient une région LDD est effectué en implantant un ion d'impureté 74 seulement 3 2816109 dans la région de fonctionnement à tension basse A2, pendant que la ré- gion de fonctionnement à tension élevée A1 est recouverte par une se- conde matière de réserve (non représentée sur la figure 27). Par conséquent, les première et seconde implantations LDD sont effectuées dans des étapes différentes, et la région de diffusion d'impureté 63 est habituellement formée de façon à être plus profonde que la région de diffusion d'impureté 73. En se référant à la figure 28, on note qu'on forme ensuite une couche isolante (pellicule de paroi latérale) qui devient une paroi latérale de couche inférieure ou une paroi latérale de couche supérieure, ceci étant suivi par une attaque de réduction d'épaisseur. Par conséquent, dans la région de fonctionnement à tension élevée A1, une paroi latérale constituée par une paroi latérale de couche supérieure 65 et une paroi latérale de couche inférieure 66 est formée sur la surface latérale de I'électrode de grille 62. De plus, dans la région de fonctionnement à ten- sion basse A2, une paroi latérale constituée par une paroi latérale de couche supérieure 75 et une paroi latérale de couche inférieure 76 est formée sur la surface latérale de l'électrode de grille 72. Ensuite, dans les régions de fonctionnement à tension élevée et à tension basse A1 et A2, on effectue un processus de formation de ré- gion de source/drain en implantant respectivement un ion d'impureté 55, par le dessus. Dans cette implantation, l'électrode de grille 62, la paroi latérale de couche supérieure 65 et la paroi latérale de couche inférieure 66 sont utilisées à titre de masque dans la région de fonctionnement à tension élevée A1, et l'électrode de grille 72, la paroi latérale de couche supérieure 75 et la paroi latérale de couche inférieure 76 sont utilisées à titre de masque dans la région de fonctionnement à tension basse A2. De cette manière, une région de source/drain 67 et une région LDD 68 (une région de diffusion d'impureté 63 située au-dessous des parois latérales 65 et 66) sont formées dans la région de fonctionnement à tension élevée A1, et une région de source/drain 77 et une région LDD 78 (une région de diffusion d'impureté 73 située au-dessous des parois latérales 75 et 76) sont formées dans la région de fonctionnement à tension basse A2. On notera que la région LDD est également appelée "région d'extension". Il en résulte qu'un transistor MOS Qll pour une tension élevée, 4 2816109 constitué par la pellicule isolante de grille 61, I'électrode de grille 62, la paroi latérale de couche supérieure 65, la paroi latérale de couche infé- rieure 66, la région de source/drain 67 et la région LDD 68, est formé dans la région de fonctionnement à tension élevée A1, et un transistor MOS Q12 pour une tension basse, constitué par la pellicule isolante de grille 71, I'électrode de grille 72, la paroi latérale de couche supérieure , la paroi latérale de couche inférieure 76, la région de source/drain 77 et la région LDD 78, est formé dans la région de fonctionnement à tension basse A2. Telle qu'elle est utilisée ici, I'expression "transistor MOS pour une tension élevée" désigne principalement un transistor MOS pour des fonctions d'entrée-sortie qui fonctionne à environ 3,3 V, et l'expression "transistor MOS pour une tension basse" désigne principalement un tran- sistor MOS pour une opération logique qui fonctionne à environ 1,8 V. La figure 29 est un organigramme illustrant une procédure dans le cas o un dispositif à semiconducteur d'une structure CMOS est obtenu par le procédé classique décrit ci-dessus. L'organigramme de la figure 29 illustre une séquence d'étapes qui sont accomplies après la formation d'une pellicule isolante de grille et d'une électrode de grille dans chacune des régions de fonctionnement à tension élevée et à tension basse, A1 et A2. A l'étape S1, on effectue un processus d'implantation LDD dans un transistor NMOS pour une tension basse. A une étape S2, on effectue un processus d'implantation LDD dans un transistor PMOS pour une ten- sion basse. A une étape S3, on effectue un processus d'implantation LDD dans un transistor NMOS pour une tension élevée. A une étape S4, on effectue un processus d'implantation LDD dans un transistor PMOS pour une tension élevée. Il est possible de changer l'ordre des étapes S1 à S4. Un pro- cessus d'implantation de poche pour former une région de poche peut être ajouté respectivement dans les étapes S1 et S2. A une étape S5, on effectue un pré-traitement utilisant un pro- cessus par voie humide (comprenant une attaque par voie humide et un nettoyage avec un liquide). Le nettoyage RCA est un exemple du pré- traitement utilisant le processus par voie humide. L'expression "nettoyage RCA" désigne un processus qui comprend un traitement avec NH4OH/ 2816109 H202 (un processus d'enlèvement de particules) et un traitement avec HCI/H202 (un processus d'enlèvement de contamination par un métal). A l'étape S6, on forme une pellicule de paroi latérale de couche inférieure. A l'étape S7, on forme une pellicule de paroi latérale de cou- che supérieure, ceci étant suivi par un post-traitement, tel qu'une attaque de réduction d'épaisseur et un traitement avec HF (acide fluorhydrique), de façon à former une paroi latérale sur la surface latérale de l'électrode de grille de tous les transistors MOS. A l'étape S8, on effectue un processus de formation de région de source/drain pour tous les transistors NMOS (pour une tension élevée et pour une tension basse). A l'étape S9, on effectue un processus de formation de région de source/drain pour tous les transistors PMOS. On peut changer l'ordre des étapes S8 et S9. Ensuite, on forme un siliciure (siliciure auto-aligné) tel que CoSi2 ou TiSi2 sur la surface des régions de source/drain et sur la sur- face des électrodes de grille, pour achever tous les transistors MOS. Avec le procédé de fabrication classique qu'on a décrit, le tran- sistor MOS pour une tension élevée et le transistor MOS pour une tension basse peuvent être formés sur une seule puce avec relativement peu d'étapes. Entre un transistor MOS Qll pour une tension élevée et un transistor MOS Q12 pour une tension basse sur la figure 28, il y a trois différences qui sont les suivantes: la pellicule isolante de grille 61 a une plus grande épaisseur que la pellicule isolante de grille 71; I'électrode de grille 62 a une plus grande longueur de grille que l'électrode de grille 72; et la région LDD 68 est formée de façon à être plus profonde que la ré- gion LDD 78. Ainsi, le transistor MOS pour une tension élevée diffère du tran- sistor MOS pour une tension basse par les trois points consistant en ce que la pellicule isolante de grille pour une tension élevée a une plus grande épaisseur que la pellicule isolante de grille pour une tension basse; en ce que l'électrode de grille pour une tension élevée a une plus grande longueur de grille que l'électrode de grille pour une tension basse; et en ce que la région LDD pour une tension élevée est formée de façon à être plus profonde que la région LDD pour une tension basse. 6 2816109 Cependant, ces trois différences conduisent à une faible liberté de conception, et il est donc difficile d'optimiser les caractéristiques de fonctionnement à la fois du transistor MOS pour une tension élevée et du transistor MOS pour une tension basse. Selon un premier aspect de l'invention, un dispositif à semicon- ducteur contenant des premier et second transistors d'un type à grille isolée formés dans un substrat semiconducteur, chacun des premier et second transistors comprenant: une pellicule isolante de grille disposée sélectivement sur le substrat semiconducteur, la surface du substrat se- miconducteur se trouvant au-dessous de la pellicule isolante de grille étant définie comme une région de canal; une électrode de grille disposée sur la pellicule isolante de grille; une paroi latérale disposée de façon adjacente à la surface latérale de l'électrode de grille; et une région de source/drain disposée dans la surface du substrat semiconducteur, avec la région de canal interposée entre la source et le drain, est caractérisé en ce que la paroi latérale du premier transistor a une plus petite largeur de formation et une plus petite hauteur de formation que la paroi latérale du second transistor. Selon un second aspect de l'invention, dans le dispositif à semi- conducteur du premier aspect, les parois latérales des premier et second transistors ont une paroi latérale de couche inférieure disposée sur la surface latérale de l'électrode de grille et sur la surface du substrat semi- conducteur, et ont une paroi latérale de couche supérieure disposée sur la paroi latérale de couche inférieure, et une épaisseur de pellicule de la paroi latérale de couche inférieure de la paroi latérale du premier tran- sistor est inférieure à une épaisseur de pellicule de la paroi latérale de couche inférieure du second transistor. Selon un troisième aspect de l'invention, le dispositif à semi- conducteur du second aspect est caractérisé en ce que: une distance de retrait de la partie d'extrémité de la paroi latérale de couche inférieure par rapport à la partie d'extrémité de la paroi latérale de couche supérieure, en direction de l'électrode de grille dans le premier transistor, est plus grande qu'une distance de retrait de la partie d'extrémité de la paroi laté- rale de couche inférieure à partir de la partie d'extrémité de la paroi laté- rale de couche supérieure en direction de l'électrode de grille dans le se- cond transistor; et en ce qu'une longueur de formation de la région de source/drain à partir de la partie d'extrémité de la paroi latérale vers l'électrode de grille dans le premier transistor est plus grande qu'une lon- gueur de formation de la région de source/drain à partir de la partie d'ex- trémité de la paroi latérale vers l'électrode de grille dans le second tran- sistor. Selon un quatrième aspect de l'invention, le dispositif à semi- conducteur du second aspect est caractérisé en ce que: I'épaisseur de pellicule de la paroi latérale de couche inférieure du premier transistor comprend une première épaisseur de pellicule dans la zone adjacente à la surface latérale de l'électrode de grille, et une seconde épaisseur de pel- licule dans la zone sur la surface du substrat semiconducteur; et en ce que la première épaisseur de pellicule est inférieure à la seconde épais- seur de pellicule ou se réduit à zéro. Selon un cinquième aspect de l'invention, le dispositif à semi- conducteur du premier aspect est caractérisé en ce que: la paroi latérale du second transistor a une paroi latérale de couche inférieure disposée sur la surface latérale de l'électrode de grille et sur la surface du substrat semiconducteur, et a une paroi latérale de couche supérieure disposée sur la paroi latérale de couche inférieure; et en ce que la paroi latérale du premier transistor comprend une paroi latérale dont la forme est prati- quement la même que celle de la paroi latérale de couche supérieure du second transistor. Selon un sixième aspect de l'invention, le dispositif à semicon- ducteur du cinquième aspect est caractérisé en ce que la paroi latérale du premier transistor a une pellicule d'oxyde thermique dans sa couche la plus inférieure. Selon un septième aspect de l'invention, le dispositif à semicon- ducteur du premier aspect est caractérisé en ce que le substrat semicon- ducteur comporte un substrat SOI consistant en un substrat dont la sur- face au moins est isolante, et en une couche de semiconducteur disposée sur la surface du substrat. Selon un huitième aspect de l'invention, le dispositif à semicon- ducteur du premier aspect est caractérisé en ce que le type de conducti- vité des premier et second transistors comprend un type N. Selon un neuvième aspect de l'invention, le dispositif à semi- conducteur du premier aspect est caractérisé en ce que le type de con- ductivité des premier et second transistors comprend un type P. Selon un dixième aspect, un procédé de fabrication d'un dispo- sitif à semiconducteur contenant des premier et second transistors d'un type à grille isolée formés dans un substrat semiconducteur, comprend les étapes suivantes: (a) on forme des première et seconde pellicules iso- lantes de grille respectivement dans des première et seconde régions sur le substrat semiconducteur, la surface du substrat semiconducteur au- dessous des première et seconde pellicules isolantes de grille étant défi- nie respectivement comme des première et seconde régions de canal; (b) on forme des première et seconde électrodes de grille respectivement sur les première et seconde pellicules isolantes de grille; (c) on forme une seconde région de diffusion d'impureté en introduisant une impureté seu- lement dans la seconde région, en utilisant la seconde électrode de grille à titre de masque; (d) on forme une pellicule de paroi latérale de couche inférieure sur la totalité de la surface; (e) on forme une première région de diffusion d'impureté en introduisant une impureté seulement dans la première région sur la pellicule de paroi latérale de couche inférieure, en utilisant la première électrode de grille à titre de masque; (f) on forme une pellicule de paroi latérale de couche supérieure sur la totalité de la sur- face; (g) on effectue un processus d'attaque de réduction d'épaisseur sur la pellicule de paroi latérale de couche supérieure, de façon que sur les surfaces latérales des première et seconde électrodes de grille, des pre- mière et seconde parois latérales de couche supérieure soient formées avec la pellicule de paroi latérale de couche inférieure interposée entre elles; (h) on enlève sélectivement la pellicule de paroi latérale de couche inférieure pour former des première et seconde parois latérales de couche inférieure sur les surfaces latérales des première et seconde électrodes de grille et sur la surface du substrat semiconducteur audessous des première et seconde parois latérales de couche supérieure; et (i) on forme une première région de source/drain en introduisant une impureté en utilisant à titre de masque les premières parois latérales de couche supérieure et de couche inférieure et la première électrode de grille, et on forme une seconde région de source/drain en introduisant une impureté en utilisant à titre de masque les secondes parois latérales de couche su- périeure et de couche inférieure et la seconde électrode de grille, la pre- mière région de diffusion d'impureté adjacente à la première région de source/drain dans la direction de la première électrode de grille étant dé- finie comme une première région LDD, la seconde région de diffusion d'impureté adjacente à la seconde région de source/drain dans la direc- tion de la seconde électrode de grille étant définie comme une seconde région LDD, le premier transistor comprenant la première pellicule iso- lante de grille, la première électrode de grille, la première paroi latérale de couche supérieure, la première paroi latérale de couche inférieure, la première région de source/drain et la première région LDD, et le second transistor comprenant la seconde pellicule isolante de grille, la seconde électrode de grille, la seconde paroi latérale de couche supérieure, la se- conde paroi latérale de couche inférieure, la seconde région de source/drain et la seconde région LDD. Conformément à un onzième aspect de l'invention, le procédé du dixième aspect est caractérisé en ce que: le premier transistor com- prend un transistor NMOS pour une tension élevée; et en ce que le se- cond transistor comprend un transistor NMOS pour une tension basse, un transistor PMOS pour une tension basse et un transistor PMOS pour une tension élevée. Selon un douzième aspect de l'invention, le procédé du dixième aspect est caractérisé en ce que: le premier transistor comprend un tran- sistor NMOS pour une tension élevée et un transistor PMOS pour une ten- sion élevée; et en ce que le second transistor comprend un transistor NMOS pour une tension basse et un transistor PMOS pour une tension basse. Selon un treizième aspect de l'invention, le procédé dixième as- pect est caractérisé en ce que: le premier transistor comprend un tran- sistor NMOS pour une tension élevée et un transistor PMOS pour une ten- sion basse; et en ce que le second transistor comprend un transistor NMOS pour une tension basse et un transistor PMOS pour une tension élevée. Selon un quatorzième aspect de l'invention, le procédé du dixième aspect est caractérisé en ce que: le premier transistor comprend 2816109 un transistor NMOS pour une tension élevée, un transistor PMOS pour une tension élevée et un transistor PMOS pour une tension basse; et en ce que le second transistor comprend un transistor NMOS pour une ten- sion basse. Selon un quinzième aspect de l'invention, le procédé du dixième aspect comprend en outre l'étape suivante: (j) on effectue, avant l'étape (d), un processus de recuit thermique rapide (ou RTA pour "rapid thermal annealing"). Selon un seizième aspect de l'invention, le procédé du dixième aspect est caractérisé en ce que l'étape (d) comprend l'étape de forma- tion de la pellicule de paroi latérale de couche inférieure en utilisant pour un matériau du TEOS. Selon un dix-septième aspect de l'invention, le procédé du dixième aspect est caractérisé en ce que l'étape (d) comprend l'étape de formation de la pellicule de paroi latérale de couche inférieure en utilisant pour un matériau une pellicule thermique formée par dépôt chimique en phase vapeur (ou CVD) à haute température. Selon un dix-huitième aspect de l'invention, le procédé du dixième aspect comprend en outre l'étape suivante: (k) on effectue, entre les étapes (e) et (f), un pré-traitement avec un processus par voie hu- mide. Selon un dix-neuvième aspect de l'invention, le procédé du dix- huitième aspect est caractérisé en ce que l'étape (h) comprend l'étape consistant à enlever la pellicule de paroi latérale de couche inférieure par une attaque par voie humide. Selon un vingtième aspect de l'invention, le procédé du dixième aspect est caractérisé en ce que l'étape (e) comprend l'étape d'introduc- tion d'azote dans la première région de diffusion d'impureté. Dans le dispositif à semiconducteur du premier aspect, la paroi latérale du premier transistor est formée de façon à avoir une largeur de formation inférieure et une hauteur de formation inférieure en comparai- son avec la paroi latérale du second transistor. Ceci permet d'obtenir le premier transistor ayant une possibilité d'attaque supérieure à celle du second transistor, et le second transistor ayant une capacité parasite in- férieure à celle du premier transistor. i 1 2816109 Par conséquent, I'utilisation du premier transistor pour le fonc- tionnement a tension élevée et l'utilisation du second transistor pour le fonctionnement à tension basse permettent de procurer un dispositif à semiconducteur qui optimise les caractéristiques de fonctionnement à la fois d'un transistor du type à grille isolée pour une tension élevée, et d'un transistor du type à grille isolée pour une tension basse. Dans le dispositif à semiconducteur du second aspect, entre les parois latérales des premier et second transistors, il est possible de changer relativement aisément la largeur de formation et la hauteur de formation, en réduisant l'épaisseur de la paroi latérale de couche infé- rieure de la paroi latérale du premier transistor par rapport à l'épaisseur de la paroi latérale de couche inférieure de la paroi latérale du second transistor. Avec la structure de dispositif à semiconducteur du troisième aspect, il est possible de parvenir à une amélioration supplémentaire de la possibilité d'attaque du premier transistor en réduisant la longueur de canal effective de la région de canal. Dans le dispositif à semiconducteur du quatrième aspect, il est possible d'augmenter la possibilité d'attaque du premier transistor, du fait que l'influence du champ formé par l'électrode de grille du premier tran- sistor peut être appliquée fortement à la région de source/drain se trou- vant au-dessous de la paroi latérale, en faisant en sorte que la première épaisseur de pellicule soit plus petite que la seconde épaisseur de pelli- cule, pour réduire davantage la largeur de formation de la paroi latérale du premier transistor. Dans le dispositif à semiconducteur du cinquième aspect, il est possible d'augmenter la possibilité d'attaque du premier transistor du fait que l'influence du champ formé par l'électrode de grille du premier tran- sistor peut être appliquée fortement à la région de source/drain se trou- vant au-dessous de la paroi latérale, en faisant en sorte que la largeur de formation de la paroi latérale du premier transistor soit plus étroite que la largeur de formation de la seconde paroi latérale, de la quantité corres- pondant à la paroi latérale de couche inférieure. Dans le dispositif à semiconducteur du sixième aspect, il est possible d'augmenter la possibilité d'attaque du premier transistor du fait que l'influence du champ formé par l'électrode de grille du premier tran- sistor peut être appliquée fortement à la région de source/drain se trou- vant au-dessous de la paroi latérale, en faisant en sorte que la largeur de formation de la paroi latérale du premier transistor soit plus étroite que la largeur de formation de la seconde paroi latérale, de la quantité corres- pondant à l'absence d'une paroi latérale de couche inférieure dans la di- rection de la largeur de formation. Avec le septième aspect, il est possible d'obtenir, même sur un substrat SOI, un dispositif à semiconducteur qui optimise les caractéristi- ques de fonctionnement à la fois d'un transistor du type à grille isolée pour une tension élevée et d'un transistor du type à grille isolée pourune tension basse. Avec le dispositif à semiconducteur du huitième aspect, il est possible d'utiliser le premier ou le second transistor, en fonction des cir- * constances, dans un transistor du type à grille isolée dont le type de con- ductivité est le type N. Avec le dispositif à semiconducteur du neuvième aspect, il est possible d'utiliser le premier ou le second transistor, en fonction des cir- constances, dans un transistor du type à grille isolée dont le type de con- ductivité est le type P. Avec le procédé du dixième aspect, la résistance aux porteurs chauds du premier transistor peut être augmentée de la quantité corres- pondant à la suppression de la formation d'un état de piège sur la surface du substrat semiconducteur, du fait que dans l'étape (e) la première ré- gion de diffusion d'impureté est formée seulement dans la première ré- gion, en introduisant une impureté sur la pellicule de paroi latérale de couche inférieure en utilisant à titre de masque la première électrode de grille. De plus, du fait que l'impureté est introduite sur la pellicule de paroi latérale de couche inférieure, à la même énergie d'implantation, la première région de diffusion d'impureté devant être une région LDD peut être formée de façon à être relativement peu profonde, en comparaison avec le cas de l'introduction directe d'une impureté. Il est donc possible d'obtenir une bonne caractéristique de canal court, grâce à quoi le dispo- sitif n'est pas sensible à l'effet de canal court. 13 2816109 Avec le procédé du dixième aspect, il est possible de minimiser le nombre d'étapes, du fait que les étapes autres que les étapes (e) et (c) pour former les première et seconde régions de diffusion d'impureté peu- vent être accomplies en commun entre les premier et second transistors. Avec le procédé du onzième aspect, il est possible d'obtenir un transistor NMOS pour une tension élevée avec une meilleure résistance aux porteurs chauds. Avec le procédé du douzième aspect, il est possible d'obtenir des transistors NMOS et PMOS pour une tension élevée avec une meilleure résistance aux porteurs chauds. Avec le procédé du treizième aspect, il est possible d'obtenir un transistor NMOS pour une tension élevée avec une meilleure résistance aux porteurs chauds, et un transistor PMOS pour une tension basse avec une meilleure caractéristique de canal court. Avec le procédé du quatorzième aspect, il est possible d'obtenir des transistors NMOS et PMOS pour une tension élevée avec une meilleure résistance aux porteurs chauds, et un transistor PMOS pour une tension basse avec une meilleure caractéristique de canal court. Avec le procédé du quinzième aspect, il est possible d'atténuer effectivement un phénomène de diffusion renforcée par transitoire (ou TED pour "transient enhanced diffusion") qui se produit à l'étape (d) en effectuant un traitement de recuit thermique rapide à l'étape (j) avant l'étape (d) pour la formation de la pellicule de paroi latérale de couche inférieure. Avec le procédé du seizième aspect, il est possible de réduire encore davantage l'état de piège à l'interface entre la pellicule de paroi latérale de couche inférieure et le substrat semiconducteur, par le fait qu'à l'étape (d) la pellicule de paroi latérale de couche inférieure est for- mée en utilisant pour un matériau du TEOS. Avec le procédé du dix-septième aspect, on peut réduire encore davantage l'état de piège à l'interface entre la pellicule de paroi latérale de couche inférieure et le substrat semiconducteur, par le fait qu'à l'étape (d) la pellicule de paroi latérale de couche inférieure est formée en utili- sant pour un matériau une pellicule d'oxyde thermique formée par CVD à haute température. 14 2816109 Avec le procédé du dix-huitième aspect, le première région a une épaisseur de pellicule inférieure à celle de la seconde région dans la pellicule de paroi latérale de couche inférieure, du fait que l'épaisseur de pellicule de la première région de la pellicule de paroi latérale de couche inférieure dans laquelle l'impureté est introduite à l'étape (e), est réduite à cause du pré-traitement avec un processus par voie humide à l'étape (k). Il en résulte que la paroi latérale du premier transistor (les pre- mières parois latérales de couches supérieure et inférieure) a une plus petite largeur de formation et une plus petite hauteur de formation que la paroi latérale du second transistor (les secondes parois latérales de cou- ches supérieure et inférieure). Par conséquent, le premier transistor a une plus grande possibilité d'attaque que le second transistor, et le se- cond transistor a une plus faible capacité parasite que le premier tran- sistor. Avec le procédé du dix-neuvième aspect, la pellicule de paroi latérale de couche inférieure peut être attaquée dans la zone s'étendant à partir de la partie d'extrémité des première et seconde parois latérales de couche supérieure jusqu'aux première et seconde électrodes de grille, respectivement, du fait qu'à l'étape (h) la pellicule de paroi latérale infé- rieure est enlevée par une attaque par voie humide. Par conséquent, en utilisant le fait que l'épaisseur de pellicule de la première région est inférieure à celle de la seconde région dans la pellicule de paroi latérale de couche inférieure, la distance de retrait de la partie d'extrémité de la première paroi latérale de couche inférieure, à partir de la partie d'extrémité de la première paroi latérale de couche su- périeure vers la première électrode de grille, peut être augmentée par rapport à la distance de retrait de la partie d'extrémité de la seconde pa- roi latérale de couche inférieure à partir de la partie d'extrémité de la se- conde paroi latérale de couche supérieure, vers la seconde électrode de grille. Il en résulte que dans les première et seconde régions de source/drain formées à l'étape (i), la longueur de formation à partir de la partie d'extrémité de la première paroi latérale de la première région de source/drain jusqu'à la première électrode de grille est plus grande que la 2816109 longueur de formation de la seconde région de source/drain à partir de la partie d'extrémité de la seconde paroi latérale jusqu'à la seconde élec- trode de grille. Par conséquent, on peut obtenir le premier transistor avec une possibilité d'attaque encore améliorée, en réduisant davantage la longueur de canal effective de la région de canal. Avec le procédé du vingtième aspect, I'état de piège à l'inter- face avec le substrat semiconducteur, au-dessous de la paroi latérale de couche inférieure, peut être réduit davantage en introduisant de l'azote dans la première région de diffusion d'impureté à l'étape (e). Un but de la présente invention est de surmonter les inconvé- nients précédents en procurant un dispositif à semiconducteur qui opti- mise les caractéristiques de fonctionnement par exemple à la fois d'un transistor du type à grille isolée pour une tension élevée et d'un transistor du type à grille isolée pour une tension basse, ainsi qu'un procédé de fa- brication de celui-ci. D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la description qui va suivre de modes de réalisation, donnés à titre d'exemples non limitatifs. La suite de la des- cription se réfère aux dessins annexés, dans lesquels: Les figures 1 à 12 sont des coupes illustrant une séquence d'étapes dans un procédé de fabrication d'un dispositif à semiconducteur conforme à un premier mode de réalisation préféré de la présente inven- tion; La figure 13 est une coupe illustrant la structure d'un dispositif à semiconducteur fabriqué avec le procédé du premier mode de réalisa- tion préféré; La figure 14 est un schéma explicatif d'une composante de ca- pacité parasite entre une électrode de grille et une région de source/ drain d'un transistor MOS dans le premier mode de réalisation préféré; La figure 15 est une coupe illustrant une formation d'une paroi latérale de couche inférieure (type 1) dans l'étape représentée sur la fi- gure 9; La figure 16 est une coupe illustrant une formation d'une paroi latérale de couche inférieure (type 2) dans l'étape représentée sur la fi- gure 9; 16 2816109 La figure 17 est une coupe illustrant une formation d'une paroi latérale de couche inférieure (type 3) dans l'étape représentée sur la fi- gure 9; La figure 18 est un organigramme illustrant un procédé de fabri- cation d'un dispositif à semiconducteur conforme au second mode de réalisation préféré; La figure 19 est un organigramme illustrant un procédé de fabri- cation d'un dispositif à semiconducteur conforme à un troisième mode de réalisation préféré; La figure 20 est un organigramme illustrant un procédé de fabri- cation d'un dispositif à semiconducteur conforme à un quatrième mode de réalisation préféré; La figure 21 est un organigramme illustrant un procédé de fabri- cation d'un dispositif à semiconducteur conforme à un cinquième mode de réalisation préféré; La figure 22 est une coupe illustrant une structure d'un dispositif à semiconducteur conforme à un sixième mode de réalisation préféré; La figure 23 est une coupe illustrant une structure d'isolation par tranchée partielle du sixième mode de réalisation préféré; Les figures 24 à 28 sont des coupes illustrant une séquence d'étapes dans un procédé de fabrication classique d'un dispositif à semi- conducteur; et La figure 29 est un organigramme illustrant une procédure de fabrication d'un dispositif à semiconducteur d'une structure CMOS par I'utilisation du procédé classique. Premier mode de réalisation préféré Les figures 1 à 10 sont des coupes illustrant une séquence d'étapes dans un procédé de fabrication d'un dispositif à semiconducteur contenant un transistor MOS pour une tension élevée et un transistor MOS pour une tension basse, conforme à un premier mode de réalisation préféré de l'invention. On décrira ci-après le procédé du premier mode de réalisation préféré en se référant à ces figures. En se référant à la figure 1, on note qu'on forme une pellicule isolante 2 ayant une relativement grande épaisseur sur un substrat semi- conducteur 1 tel qu'un substrat en silicium. 17 2816109 En se référant à la figure 2, on note qu'on forme une matière de réserve 3 dans laquelle est défini un motif, de façon de façon à recou- vrir la surface d'une région de fonctionnement à tension élevée A1. En utilisant la matière de réserve 3 à titre de masque, on accomplit un proces- sus d'attaque sur la pellicule isolante 2 pour enlever la pellicule isolante 2 qui est formée sur une région de fonctionnement à tension basse A2. En se référant à la figure 3, on note qu'on enlève ensuite la ma- tière de réserve 3 et qu'on forme sur la surface entière une pellicule iso- lante ayant une relativement faible épaisseur. De cette manière, une pel- licule isolante 4 est formée sur la région de fonctionnement à tension basse A2, et l'épaisseur de la pellicule isolante 2 dans la région de fonc- tionnement à tension élevée A1 est légèrement augmentée. Ensuite, on dépose une couche conductrice 5 sur la surface entière. En se référant à la figure 4, on note qu'on attaque sélectivement la couche conductrice 5 de façon à former une pellicule isolante de grille 11 et une électrode de grille 12 dans la région de fonctionnement à ten- sion élevée A1, et à former une pellicule isolante de grille 21 et une élec- trode de grille 22 dans la région de fonctionnement à tension basse A2, en même temps. Dans ce cas, la pellicule isolante de grille 11 est formée de façon à avoir une plus grande épaisseur que la pellicule isolante de grille 21, et l'électrode de grille 12 est formée de façon à avoir une lon- gueur de grille L1 qui est plus grande qu'une longueur de grille L2 de l'électrode de grille 22. Les longueurs de grille L1 et L2 sont par exemple respectivement de 0,4 pm et 0,18 pm. La surface du substrat semicon- ducteur 1 se trouvant au-dessous de la pellicule isolante de grille 11 et celle se trouvant au-dessous de la pellicule isolante de grille 21 devien- nent respectivement une région de canal d'un transistor MOS pour une tension élevée et d'un transistor MOS pour une tension basse. En se référant à nouveau à la figure 4, on note qu'on forme une matière de réserve 15 dans laquelle est défini un motif, de façon à recou- vrir la région de fonctionnement à tension élevée A1. En utilisant à titre de masque la matière de réserve 15, on effectue un premier processus d'implantation LDD consistant à implanter un ion d'impureté 24, de façon qu'une région de diffusion d'impureté 23 qui devient une région LDD soit formée de manière à être relativement peu profonde dans la surface du substrat semiconducteur 1, dans la région de fonctionnement à tension basse A2. Bien que ceci ne soit pas représenté sur la figure 4, les pelli- cules isolantes 2 et 4 qui sont formées sur la surface entière du substrat semiconducteur 1 pour l'utilisation des pellicules isolantes de grille 11 et 21, conservent une faible épaisseur même après l'attaque des électrodes de grille 12 et 22. Ceci conduit au fait qu'une pellicule d'oxyde thermique est présente avec une faible épaisseur. A titre d'exemple du processus d'implantation de l'ion d'impureté 24, on peut considérer le cas suivant pour des transistors NMOS. Avec un ion d'arsenic, on effectue son implantation à une énergie de 3 à 20 keV, une dose de 1 x 1014 à 1 x 1015/cm2, et un angle de 0 . Dans la formation d'une région de poche (non représentée sur la figure 4) du transistor NMOS, on effectue une implantation ionique en uti- lisant un ion de bore à une énergie de 10 à 20 keV, une dose de I x 1013 à 3 x 1013/cm2, et un angle de 0 à 45 . A titre d'exemple du processus d'implantation de l'ion d'impureté 24, on peut considérer le cas suivant pour des transistors PMOS. Avec un ion BF2, son implantation est effectuée à une énergie de 3 à 20 keV, une dose de 1 x 1014 à 1 x 1015/cm2, et un angle de 00. Dans la formation d'une région de poche (non représentée sur la figure 4) du transistor PMOS, on effectue une implantation ionique en uti- lisant un ion d'arsenic à une énergie de 50 à 150 keV, une dose de 1 x 1013 à 3 x 1013/cm2, et un angle de 0 à 45 . En se référant à la figure 5, on note qu'on enlève ensuite la ma- tière de réserve 15, et on dépose sur la surface entière une pellicule d'oxyde de silicium 6 qui est une pellicule de paroi latérale de couche in- férieure. Pour une pellicule d'oxyde de silicium 6, on peut considérer l'uti- lisation de TEOS (tétraéthoxysilane: Si(OC2H5)4), ou de HTO (oxyde à haute température, c'est-à-dire une pellicule d'oxyde thermique formée par CVD à haute température), avec une épaisseur d'environ 10 nm. En se référant à la figure 6, on note qu'on forme une matière de réserve 25 dans laquelle un motif est défini, de façon à recouvrir la région de fonctionnement à tension basse A2. En utilisant à titre de masque la matière de réserve 25, on effectue un second processus d'implantation LDD consistant à implanter un ion d'impureté 14, de façon qu'une région 19 2816109 de diffusion d'impureté 13 qui devient une région LDD soit formée de ma- nière à être relativement profonde dans la surface du substrat semicon- ducteur 1, dans la région de fonctionnement à tension élevée A1. Par conséquent, la profondeur de formation de la région de diffusion d'impu- reté 13 est plus grande que celle de la région de diffusion d'impureté 23. A titre d'exemple du processus d'implantation de l'ion d'impureté 14, on peut considérer le cas suivant pour des transistors NMOS. Avec un ion d'arsenic, son implantation est effectuée à une énergie de 100 à 200 keV, une dose de 1 x 1013 à 4 x 1013/cm2, et un angle de 0 à 60 . Dans le but d'atténuer le champ dans la région de drain, on ef- fectue une implantation ionique utilisant un ion de phosphore à une éner- gie de 30 à 100 keV, une dose de 5 x 1012 à 2 x 1013/cm2, et un angle de 0 à 600. En outre, on peut ajouter de l'azote à cette implantation. L'ajout d'azote permet de réduire l'état de piège à l'interface entre le substrat semiconducteur 1 et la pellicule de paroi latérale de couche inférieure. Plus précisément, on implante l'ion d'azote à une énergie de 5 à 20 keV, une dose de 1 x 1015 à 1 x 1016/cm2, et un angle de 0 à 300. A titre d'exemple du processus d'implantation de l'ion d'impureté 14, on peut considérer le cas suivant pour des transistors PMOS. Avec l'ion BF2, son implantation est effectuée à une énergie de 10 à 50 keV, une dose de 1 x 1014 à 1 x 1015/cm2, et un angle de 0 à 45 . Par conséquent, le second processus d'implantation LDD dans la région de fonctionnement à tension élevee A1 est effectué sur la pelli- cule d'oxyde de silicium 6. Il en résulte que la pellicule d'oxyde thermique elle-même qui reste sur la surface du substrat semiconducteur 1 dans la formation de la pellicule isolante de grille 11 n'est pas directement expo- sée à l'ion d'impureté 14 dans le second processus d'implantation LDD. Par conséquent, la formation d'un état de piège dans la surface du subs- trat semiconducteur 1 est atténuée, pour améliorer la résistance aux por- teurs chauds. Après l'étape de la figure 6, la structure résultante est telle que la pellicule d'oxyde de silicium 6 dans la région de fonctionnement à ten- sion élevée A1 contient l'impureté introduite pendant le second processus d'implantation LDD, tandis que la pellicule d'oxyde de silicium 6 dans la 2816109 région de fonctionnement à tension basse A2 ne contient pas d'impureté. On enlève ensuite la matière de réserve 25, après quoi on ef- fectue un pré-traitement avec un processus par voie humide. Par le pré- traitement, il se produit une réduction de l'épaisseur de la pellicule d'oxyde de silicium 6 contenant l'impureté dans la région de fonctionnement à tension élevée A1, et il n'y a pas de réduction de l'épaisseur de la pellicule d'oxyde de silicium 6 ne contenant pas d'impureté, dans la région de fonctionnement à tension basse A2. Ceci vient du fait que dans le pré- traitement avec le processus par voie humide, une pellicule dopée avec I'impureté est habituellement attaquée à une vitesse d'attaque élevée. Par conséquent, I'épaisseur D1 de la pellicule d'oxyde de sili- cium 6a dans la région de fonctionnement à tension élevée A1 est infé- rieure à l'épaisseur D2 de la pellicule d'oxyde de silicium 6b dans la ré- gion de fonctionnement à tension basse A2, d'une valeur égale à la réduc- tion d'épaisseur comme décrit ci-dessus (voir la région E1 sur la figure 7). En se référant à la figure 7, on note qu'on dépose sur la surface entière une pellicule de nitrure de silicium 7 qui est une pellicule de paroi latérale de couche supérieure constituant un élément de paroi latérale. La pellicule de nitrure de silicium 7 a de préférence une épaisseur d'environ 50 nm. En se référant à la figure 8, on note qu'en effectuant un proces- sus d'attaque de réduction d'épaisseur sur la surface entière du substrat semiconducteur 1, une paroi latérale de couche supérieure 16 est formée dans la région de fonctionnement à tension élevée A1, et une paroi laté- raie de couche supérieure 26 est formée dans la région de fonctionne- ment à tension basse A2. En se référant à la figure 9, on note qu'une attaque par voie humide est effectuée pour enlever les parties inutiles des pellicules d'oxyde de silicium 6a et 6b, de façon qu'une paroi latérale de couche in- férieure 17 soit formée dans la région de fonctionnement à tension élevée A1, et une paroi latérale de couche inférieure 27 soit formée dans la ré- gion de fonctionnement à tension basse A2. Ceci conduit à une paroi laté- rale pour un transistor MOS pour une tension élevée qui est constituée par la paroi latérale de couche supérieure 16 et la paroi latérale de cou- che inférieure 17, et à une paroi latérale pour un transistor MOS pour une tension basse qui est constituée par la paroi latérale de couche supé- rieure 26 et la paroi latérale de couche inférieure 27. La paroi latérale de couche inférieure 17 est formée sur une partie de la région de diffusion d'impureté 13 et sur la surface latérale de l'électrode de grille 12. La paroi latérale de couche supérieure 16 est for- mée sur la paroi latérale de couche inférieure 17. La paroi latérale 27 est formée sur une partie de la région de diffusion d'impureté 23 et sur la surface latérale de l'électrode de grille 22. La paroi latérale de couche supérieure 26 est formée sur la paroi latérale de couche inférieure 27. Dans l'attaque par voie humide, on utilise une solution de HF pour la pellicule d'oxyde de silicium 6 contenant par exemple une pellicule d'oxyde TEOS et une pellicule de HTO. Par l'attaque par voie humide de la pellicule d'oxyde de silicium 6 (6a, 6b), la pellicule d'oxyde de silicium 6 est également enlevée par attaque dans la zone s'étendant à partir des parties d'extrémité des sur- faces latérales des parois latérales de couche supérieure 16 et 26 jus- qu'aux électrodes de grille 12 et 22. A ce moment, du fait que la pellicule d'oxyde de silicium 6a a une épaisseur inférieure à celle de la pellicule d'oxyde de silicium 6b, une distance de retrait C1 de la pellicule d'oxyde de silicium 6a dans la direc- tion allant de la partie d'extrémité de la surface latérale de la paroi laté- rale de couche supérieure 16 vers l'électrode de grille 12, est plus grande qu'une distance de retrait C2 de la pellicule d'oxyde de silicium 6b dans la direction allant de la partie d'extrémité de la surface latérale de la paroi latérale de couche supérieure 26 vers l'électrode de grille 22. De plus, une distance de retrait C5 de la pellicule d'oxyde de silicium 6a à partir de la partie supérieure de la paroi latérale de couche supérieure 16, vers une partie inférieure de celle-ci, est plus grande qu'une distance de retrait C6 de la pellicule d'oxyde de silicium 6b à partir de la partie supérieure de la paroi latérale de couche supérieure 26, vers une partie inférieure de celle-ci. En se référant à la figure 10, on note qu'on accomplit un pro- cessus de formation de région de source/drain dans lequel un ion d'impu- reté 8 est implanté en commun dans tous les transistors MOS du même type de conductivité, de façon qu'une région de source/drain 18 et une région LDD 19 (c'est-à-dire une région de diffusion d'impureté 13 dans laquelle aucun ion d'impureté 8 n'est implanté) soient formées dans la région de fonctionnement à tension élevée A1, et une région de source/drain 28 et une région LDD 29 (c'est-à-dire une région de diffusion d'impureté 23 dans laquelle aucun ion d'impureté 8 n'est implanté) soient formées dans la région de fonctionnement à tension basse A2. Plus préci- sément, les régions de source/drain 18 et 28 sont disposées avec les ré- gions de canal du transistor MOS pour une tension élevée et du transistor MOS pour une tension basse respectivement interposées entre elles. L'ion d'impureté 8 est implanté par une implantation oblique, comme représenté sur la figure 10, et en utilisant également le fait que la distance de retrait C1 est plus grande que la distance de retrait C2. De cette manière, la distance de retrait C3 de la région de source/drain 18 vers l'électrode de grille 12 dans la région de fonctionnement à tension élevée A1 peut être établie de façon à être plus grande que la distance de retrait C4 de la région de source/drain 28 vers l'électrode de grille 22 dans la région de fonctionnement à tension basse A2. La figure 11 est un schéma explicatif du cas dans lequel l'ion d'impureté 8 est implanté sous un angle de zéro. Comme représenté sur la figure 11, même lorsque l'ion d'impureté est dirigé sous un angle de zéro, au lieu d'une implantation oblique, un dégagement 9 au-dessous de la paroi latérale de couche supérieure 16 évite le blocage de l'ion d'impu- reté 8. Par conséquent, la distance de retrait C3 de la région de source/ drain 18 est plus grande que la distance de retrait C4 de la région de source/drain 28, de la quantité de laquelle le dégagement 9 de la région de fonctionnement à tension élevée A1 est supérieur à celui de la région de fonctionnement à tension basse A2 (c'est-à-dire qu'on a C1 > C2). A titre d'exemple du processus d'implantation de l'ion d'impureté 8, on peut considérer le cas suivant pour des transistors NMOS. Avec un ion d'arsenic, son implantation est effectuée à une énergie de 20 à 70 keV, une dose de 1 x 1015 à 1 x 1016/cm2, et un angle de 0 à 30 . En outre, pour réduire la fuite à partir d'une partie de jonction entre la région de source/drain 18 (28) et le substrat semiconducteur 1, qui est occasionnée par la formation de la région de siliciure, une im- plantation ionique utilisant un ion de phosphore est effectuée avec une énergie de 10 à 50 keV, une dose de 5 x 1012 à 4 x 1013/cm2, et un angle de 0 à 30 . A titre d'exemple du processus d'implantation de l'ion d'impureté 8, dans le cas de transistors PMOS, on effectue une implantation ionique utilisant l'ion BF2 à une énergie de 10 à 30 keV, une dose de 1 x 1015 à 1 x 1016/cm2, et un angle de 0 à 30 . En outre, dans le but de réduire la fuite à partir d'une partie de jonction entre la région de source/drain 18 (28) et le substrat semicon- ducteur 1, qui est occasionnée par la formation de la région de siliciure, on effectue une implantation ionique utilisant un ion de bore à une éner- gie de 10 à 50 keV, une dose de 5 x 1012 à 4 x 1013/cm2, et un angle de 0 à 300. En se référant à la figure 12, on note qu'un processus de for- mation de siliciure est ensuite effectué de façon à former des régions de siliciure 31 et 41 sur la surface des régions de source/drain 18 et 28, res- pectivement, et à former des couches de siliciure 32 et 42 respectivement * sur la surface des électrodes de grille 12 et 22. Sur la figure 12, le siliciure est formé à la fois dans les parties à tension basse et à tension élevée. Selon une variante, il existe une structure dans laquelle, en particulier dans la partie d'entrée/sortie dela partie à tension élevée, il n'existe pas de siliciure, dans le but d'améliorer la résistance aux décharges électrostatiques. On peut obtenir cette structure de la manière suivante selon laquelle seule une partie à tension élevée désirée est recouverte avec une pellicule d'oxyde, etc., et un pro- cessus de formation de siliciure est ensuite effectué. Des exemples con- sistent en CoSi2, TiSi2 et NiSi2. Par les étapes précédentes, un transistor MOS Q1 pour une tension élevée et un transistor MOS Q2 pour une tension basse sont en- tièrement formés respectivement dans la région de fonctionnement à ten- sion élevée A1 et la région de fonctionnement à tension basse A2. Ainsi, lorsque les ions d'impureté 8, 14 et 25 sont du type N, le transistor NMOS pour une tension élevée et le transistor NMOS pour une tension basse sont entièrement formés respectivement sous la forme du transistor MOS Q1 pour une tension élevée et du transistor MOS Q2 pour une tension basse. Lorsque les ions d'impureté 8, 14 et 24 sont du type P, le transis- tor PMOS pour une tension élevée et le transistor PMOS pour une tension basse sont entièrement formés respectivement sous la forme du transistor MOS Q1 pour une tension élevée et du transistor MOS Q2 pour une ten- sion basse. La figure 13 est une coupe illustrant une structure d'un dispositif à semiconducteur fabriqué avec le procédé du premier mode de réalisa- tion préféré. En se référant à la figure 13, on va comparer la taille des composants entre le transistor MOS Q1 pour une tension élevée et le transistor MOS Q2 pour une tension basse. Entre l'épaisseur Il de la pellicule isolante de grille 11 et l'épaisseur 12 de la pellicule isolante de grille 21, on a la relation suivante: Il > 12. Entre la largeur W1 de la paroi latérale de couche supérieure 16 et la largeur W2 de la paroi latérale de couche supérieure 26, on a la re- lation suivante: W1 = W2. Entre l'épaisseur D1 de la paroi latérale de couche inférieure 17 et l'épaisseur D2 de la paroi latérale de couche infé- rieure 27, on a la relation suivante: D1 L2. Entre une distance de retrait C1 de la paroi latérale de couche inférieure 17 et une distance de retrait C2 de la paroi latérale de couche inférieure 27, on a la relation suivante: C1 > C2. Entre une distance de retrait C3 de la région de source/drain 18 et une distance de retrait C4 de la région de source/drain 28, on a la re- lation suivante: C3 > C4. Ainsi, en réalisant la structure qui vérifie la relation: la distance de retrait C1 > la distance de retrait C2 (C3 > C4), il est possible d'amé- liorer la possibilité d'attaque de la quantité de laquelle la résistance série entre les régions de source/drain 18 et 18 dans la région de fonctionne- ment à tension élevée A1, est diminuée par rapport à la résistance série entre les régions de source/drain 28 et 28 dans la région de fonctionne- ment à tension basse A2. D'autre part, en minimisant la distance de retrait C2 dans la ré- gion de fonctionnement à tension basse, la distance entre les régions de source/drain 28 et 28 peut être fixée pratiquement à (L2+2. W2+2. D2). Ceci procure une bonne caractéristique de canal court, grâce à quoi le dispositif n'est pas sensible à l'effet de canal court. 2816109 La figure 14 est un schéma explicatif de la composante de ca- pacité parasite entre l'électrode de grille et la région de source/drain du transistor MOS du dispositif à semiconducteur dans le premier mode de réalisation préféré. En se référant à la figure 14, on fera une comparaison entre des condensateurs parasites Cll à C13 du transistor MOS Q1 pour une ten- sion élevée, et des condensateurs parasites C21 à C23 du transistor MOS Q2 pour une tension basse. Du fait de la relation: épaisseur D1 seur D2, une comparaison de capacité conduit au résultat suivant: Cll > C21 et C13 > C23. De plus, du fait que W1 = W2, on a la relation suivante C12 = C22. Par conséquent, la capacité parasite du transistor MOS Q2 pour une tension basse pour être minimisée par rapport à celle du transistor MOS Q1 pour une tension élevée. Dans un dispositif à semiconducteur (circuit intégré complexe) dans lequel un transistor MOS pour une tension élevée et un transistor MOS pour une tension basse sont incorporés pour réagir à diverses tensions, le transistor MOS Q2 pour une tension basse convient habituellement pour la réduction de sa capacité parasite, de fa- çon à parvenir à une vitesse élevée, du fait qu'il est relatif à une partie logique intérieure rapide. D'autre part, du fait qu'une pellicule isolante de grille mince est utilisée dans la partie logique rapide, il est impossible de réaliser un cir- cuit exigeant une tension élevée, comme un circuit de commande pour l'interface avec une tension élevée utilisée sur une carte, par exemple une carte de circuit imprimé, et un circuit de commande pour une mémoire flash. Par exemple, dans un circuit d'entrée/sortie à tension élevée exigeant une telle tension élevée, il est nécessaire d'attaquer une grande capacité externe et d'améliorer en premier lieu la possibilité d'attaque du transistor lui-même. Par conséquent, une augmentation de capacité para- site est négligeable en faisant en sorte que la résistance aux porteurs chauds respecte une référence prédéterminée. Dans ce qui suit, on décrira l'effet résultant du dispositif à semi- conducteur du premier mode de réalisation préféré, en se référant à la figure 13. 26 2816109 (1) Des transistors MOS du même type de conductivité peuvent être réalisés avec peu ou pas d'augmentation du nombre d'étapes par rapport à ce qui était désiré jusqu'à présent. Ceci vient du fait qu'entre la région de fonctionnement à tension élevée A1 et la région de fonctionne- ment à tension élevée A2, l'implantation LDD est effectuée en différentes étapes, la formation de parois latérales au moyen d'un attaque de réduc- tion d'épaisseur est effectuée en même temps, et le processus de forma- tion de région de source/drain est effectué en même temps. (Il) La résistance aux porteurs chauds du transistor MOS Q1 pour une tension élevée est considérablement améliorée du fait que le processus d'implantation LDD de la région de fonctionnement à tension élevée A1 est effectué après la formation de la pellicule d'oxyde de sili- cium 6 pour former la paroi latérale de couche inférieure, c'est-à-dire qu'une implantation ionique est effectuée sur la pellicule d'oxyde de sili- cium 6, ce qui fait qu'un état de piège est peu ou pas formé sur la surface du substrat semiconducteur 1. (IIl) Lorsqu'une implantation d'ion d'impureté est effectuée sur la pellicule d'oxyde de silicium 6 comme décrit en (Il) ci-dessus, il reste une crainte qu'une perte d'implantation d'impureté se produise et dégrade la possibilité d'attaque du transistor MOS Q1 pour une tension élevée. Cependant, il est possible d'éliminer pratiquement une telle crainte du fait que seule la pellicule d'oxyde de silicium 6a dans la région de fonction- nement à tension élevée A1 peut être formée dans une pellicule mince, en effectuant un pré-traitement avec un processus par voie humide avant de déposer la pellicule de nitrure de silicium 7 qui est une pellicule de paroi latérale de couche supérieure. (IV) En ce qui concerne le point (III) ci-dessus, du fait que l'ion d'impureté est directement implanté dans la région de fonctionnement à tension basse A2 (en fait, par l'intermédiaire d'une pellicule d'oxyde ther- mique qui reste dans la formation de la pellicule isolante de grille 21), au- cun problème ne se produit même si l'énergie d'implantation est faible. Par conséquent, la région de diffusion d'impureté 23 (région LDD 29) peut être formée dans une région relativement peu profonde à partir de la surface du substrat semiconducteur 1, ce qui fait qu'elle n'occasionne au- cune dégradation de la caractéristique de canal court (résistance au per- 27 2816109 çage). (V) La possibilité d'attaque du transistor MOS Q1 pour une ten- sion élevée peut être augmentée, du fait que la région de source/drain 18 est formée plus près de l'électrode de grille 12, en faisant en sorte qu'au moment de l'enlèvement de la pellicule d'oxyde de silicium 6a pour une paroi latérale de couche inférieure, la distance de retrait C1 de la paroi latérale de couche inférieure 17 de la région de fonctionnement à tension élevée A1 soit augmentée par rapport à la distance de retrait C2 de la pa- roi latérale de couche inférieure 27 de la région de fonctionnement à ten- sion basse A2. De façon similaire, la possibilité d'attaque du transistor MOS Q1 pour une tension élevée peut être augmentée en formant la ré- gion de siliciure 31 au voisinage du bord de l'électrode de grille 12. (VI) En ce qui concerne le point (V) ci-dessus, la distance de retrait C2 de la région de fonctionnement à tension basse A2 peut être établie de façon à être relativement faible, et les régions de source/drain 28 et 28 peuvent être espacées d'une distance suffisante, ce qui fait qu'il n'y a aucune dégradation de la caractéristique de canal court. (VII) La possibilité d'attaque du transistor MOS Q1 pour une tension élevée est améliorée du fait que l'influence du champ formé par l'électrode de grille 12 peut être appliquée fortement à la région LDD 19 se trouvant au-dessous des parois latérales 16 et 17, en formant la paroi latérale de couche inférieure 17 du transistor MOS Q1 pour une tension élevée de façon qu'elle ait une épaisseur D1 relativement faible. (VIII) En ce qui concerne le point (VII) ci-dessus, en formant la paroi latérale de couche inférieure 27 du transistor MOS Q2 pour une ten- sion basse de façon qu'elle ait une relativement grande épaisseur D2, il est possible de réduire la capacité parasite entre l'électrode de grille et la région de source/drain pour parvenir à un fonctionnement rapide avec une faible consommation de puissance. (IX) Dans la région de fonctionnement à tension basse A2, il est possible d'obtenir un profil abrupt (c'est-à-dire un changement rapide de concentration) avec une implantation ionique d'impureté à une énergie faible, en effectuant un processus d'implantation LDD avant de former la pellicule d'oxyde de silicium 6. Du fait que la région de diffusion d'impu- reté 23 peut être formée en utilisant effectivement un tel profil abrupt, il est possible d'obtenir le transistor MOS Q2 pour une tension basse qui résiste à l'effet de canal court et a une possibilité d'attaque élevée. (X) En ce qui concerne le point (IX) ci-dessus, en utilisant ef- fectivement l'implantation ionique d'impureté sur la pellicule d'oxyde de silicium 6 dans la région de fonctionnement à tension élevée A1, un pro- cessus d'implantation ionique à une énergie élevée et un processus d'im- plantation ionique sur la pellicule d'oxyde de silicium 6 sont combinés de façon appropriée pour faire en sorte que le profil d'impureté soit large. De cette manière, la concentration de champ qui se produisait à la partie d'extrémité de la région de drain peut être atténuée pour améliorer la ré- sistance aux porteurs chauds. Autres asDects En se référant à la figure 15, on note que dans la région de fonctionnement à tension élevée A1, seule la paroi latérale de couche su- périeure 16 peut être formée sur la surface latérale en effectuant une at- taque par voie humide de façon que seule la pellicule d'oxyde de silicium 6a soit complètement enlevée, en utilisant une différence d'épaisseur en- tre les pellicules d'oxyde de silicium 6a et 6b à l'étape de la figure 9. En se référant à la figure 16, on note que la structure peut être telle qu'une partie de la pellicule d'oxyde de silicium 6a reste sous la forme d'une pellicule d'oxyde thermique 17a, sous la paroi latérale de couche supérieure 16. En se référant à la figure 17, on note qu'une épaisseur de pelli- cule Dll de la paroi latérale de couche inférieure 17 qui est adjacente à I'électrode de grille 12 peut être inférieure à une épaisseur de pellicule D12 de la paroi latérale inférieure 17 qui est présente sur la surface du substrat semiconducteur 1 (c'est-à-dire la région de diffusion d'impureté 13). Lorsque Dll = 0, on obtient la structure de la figure 16. Dans toutes les structures représentées sur les figures 15 à 17, la largeur de formation de la paroi latérale dans la région de fonctionne- ment à tension élevée A1 est plus étroite que celle dans la structure de la figure 9. Ainsi, dans la structure de la figure 15, la taille de la paroi laté- rale du transistor MOS Q1 pour une tension élevée est inférieure de la quantité correspondant à l'absence de la paroi latérale de couche infé- rieure 17. Dans la structure de la figure 16, la largeur de formation de la 29 2816109 paroi latérale du transistor MOS Q1 pour une tension élevée est plus étroite, de la quantité correspondant au fait que la paroi latérale de cou- che inférieure 17 n'est pas présente dans la direction de la largeur de formation. Dans la structure de la figure 17, la largeur de formation de la paroi latérale du transistor MOS Q1 pour une tension élevée est plus étroite, de la quantité correspondant au fait que l'épaisseur Dll est infé- rieure à l'épaisseur D12. Par conséquent, avec les structures des figures 15 à 17, la pos- sibilité d'attaque du transistor MOS Q1 pour une tension élevée qui doit être fabriqué finalement peut être augmentée davantage, de la quantité de laquelle la largeur de formation de la paroi latérale de la région de fonctionnement à tension élevée A1 est plus étroite que celle de la struc- ture de la figure 9. Second mode de réalisation préféré Le procédé de fabrication du premier mode de réalisation préfé- ré met l'accent sur le procédé de fabrication d'un transistor MOS pour une tension élevée et d'un transistor MOS pour une tension basse qui sont du même type de conductivité. Un second mode de réalisation préféré porte sur un procédé de fabrication d'un dispositif à semiconducteur d'une structure CMOS. Dans le procédé de fabrication du second mode de réalisation préféré, I'accent est mis en particulier sur l'amélioration de la résistance aux porteurs chauds d'un transistor NMOS pour une tension élevée, dans la structure CMOS. La figure 18 est un organigramme illustrant un procédé de fabri- cation d'un dispositif à semiconducteur conforme au second mode de réa- lisation préféré. On décrira une procédure du procédé en se référant à la figure 18. L'organigramme de la figure 18 illustre une séquence d'étapes qui sont accomplies après qu'une pellicule isolante de grille et une élec- trode de grille ont été formées à la fois dans une région de fonctionne- ment à tension élevée A1 et une région de fonctionnement à tension basse A2, par les étapes représentées sur les figures 1 à 3 dans le pre- mier mode de réalisation préféré. L'étape Sll est un premier processus d'implantation LDD d'un transistor NMOS pour une tension basse. L'étape S12 est un premier pro- 2816109 cessus d'implantation LDD d'un transistor PMOS pour une tension basse. L'étape S13 est un premier processus d'implantation LDD d'un transistor PMOS pour une tension élevée. Les étapes Sll à S13 correspondent au premier processus d'implantation LDD dans la région de fonctionnement à tension basse A2, comme représenté sur la figure 4 dans le premier mode de réalisation préféré (Le transistor PMOS pour une tension élevée est fabriqué inten- tionnellement avec une structure qui équivaut à celle du transistor MOS Q2 pour une tension basse.). Pour des transistors NMOS, un ion d'impu- reté de type N est implanté pour un ion d'impureté 24. Pour des transis- tors PMOS, un ion d'impureté de type P est implanté pour un ion d'impu- reté 24. L'ordre des étapes Sll à S13 peut être changé. Un processus d'implantation de poche pour former une région de poche peut être ac- compli conjointement aux étapes Sl1 et S12, respectivement. A l'étape S14, on effectue un pré-traitement avec un processus par voie humide. A l'étape S15, on forme une pellicule de paroi latérale de couche inférieure. L'étape S15 correspond au processus de formation de la pellicule d'oxyde de grille 6, comme représenté sur la figure 5 dans le premier mode de réalisation préféré. A l'étape S16, on effectue un second processus d'implantation LDD d'un transistor NMOS pour une tension élevée, sur la pellicule de pa- roi latérale de couche inférieure. L'étape S16 correspond au second pro- cessus d'implantation LDD dans la région de fonctionnement à tension élevée A1, comme représenté sur la figure 6 dans le premier mode de réalisation préféré. A l'étape S17, on effectue un pré-traitement avec un processus par voie humide. A l'étape S18, on forme une pellicule de paroi latérale de couche supérieure, et on effectue un post-traitement, comme une attaque de réduction d'épaisseur et un traitement avec HF (acide fluorhydrique) qui est un processus par voie humide, pour former une paroi latérale sur la surface latérale de l'électrode de grille de chaque transistor MOS. Les processus des étapes S17 et S18 correspondent au pré-traitement avec le processus par voie humide et au processus de formation de la pellicule de nitrure de silicium 7, comme représenté sur la figure 7 dans le premier mode de réalisation préféré. Le processus de l'étape S18 correspond également aux processus de formation de la paroi latérale de couche su- périeure 16 et de la paroi latérale de couche inférieure 17, comme repré- senté sur les figures 8 et 9 dans le premier mode de réalisation préféré, respectivement. A l'étape S19, on effectue un processus de formation de région de source/drain pour tous les transistors NMOS (pour la tension élevée et pour la tension basse). A l'étape S20, on effectue un processus de forma- tion de région de source/drain pour tous les transistors PMOS. Les étapes S19 et S20 correspondent au processus de forma- tion de région de source/drain qui est représenté sur la figure 10 dans le premier mode de réalisation préféré. Pour les transistors NMOS, un ion d'impureté 8 est un ion d'impureté de type N. Pour les transistors PMOS, l'ion d'impureté 8 est un ion d'impureté de type P. L'ordre des étapes S19 et S20 peut être changé. A l'étape S21, on forme un siliciure (siliciure auto-aligné) sur la surface de la région de source/drain et sur la surface de l'électrode de grille, ce qui donne la structure CMOS. L'étape S21 correspond au pro- cessus de formation de siliciure, comme représenté sur la figure 12 dans le premier mode de réalisation préféré. Par conséquent, le procédé de fabrication du second mode de réalisation préféré peut procurer un dispositif à semiconducteur de struc- ture CMOS dans lequel les effets résultants décrits dans le premier mode de réalisation préféré peuvent être obtenus seulement dans les transis- tors NMOS. Troisième mode de réalisation préféré Comme le second mode de réalisation préféré, un troisième mode de réalisation préféré porte sur un procédé de fabrication d'un dis- positif à semiconducteur d'une structure CMOS. Dans le procédé de fabrication du troisième mode de réalisation préféré, I'accent est mis en particulier sur l'amélioration de la résistance aux porteurs chauds d'un transistor PMOS pour une tension élevée, ainsi que d'un transistor NMOS pour une tension élevée, dans la structure CMOS. La figure 19 est un organigramme illustrant un procédé de fabri- cation d'un dispositif à semiconducteur conforme au troisième mode de 32 2816109 réalisation préféré. On décrira une procédure du procédé en se référant à la figure 19. L'organigramme de la figure 19 illustre une séquence d'éta- pes qui sont accomplies après qu'une pellicule isolante de grille et une électrode de grille ont été formées à la fois dans une région de fonction- nement à tension élevée A1 et une région de fonctionnement à tension basse A2, par les étapes représentées sur les figures 1 à 3 dans le pre- mier mode de réalisation préféré. L'étape S31 est un premier processus d'implantation LDD d'un transistor NMOS pour une tension basse. L'étape S32 est un premier pro- cessus d'implantation LDD d'un transistor PMOS pour une tension basse. Les étapes S31 et S32 correspondent au premier processus d'implantation LDD dans la région de fonctionnement à tension basse A2, comme représenté sur la figure 4 dans le premier mode de réalisation préféré. L'ordre des étapes S31 et S32 peut être changé. Un processus d'implantation de poche pour former une région de poche peut être ac- compli conjointement aux étapes S31 et S32, respectivement. A l'étape S33, on effectue un pré-traitement avec un processus par voie humide. A l'étape S34, on forme une pellicule de paroi latérale de couche inférieure. L'étape S34 correspond au processus de formation de la pellicule d'oxyde de silicium 6, comme représenté sur la figure 5 dans le premier mode de réalisation préféré. A l'étape S35, on effectue un second processus d'implantation LDD d'un transistor NMOS pour une tension élevée, sur la pellicule de pa- roi latérale de couche inférieure. A l'étape S36 on effectue un second processus d'implantation LDD d'un transistor PMOS pour une tension éle- vée, sur la pellicule de paroi latérale de couche inférieure. Les étapes S35 et S36 correspondent au second processus d'implantation LDD dans la région de fonctionnement à tension élevée A1, comme représenté sur la figure 6 dans le premier mode de réalisation préféré. L'ordre des étapes S35 et S36 peut être changé. A l'étape S37, on effectue un pré-traitement avec un processus par voie humide. A l'étape S38, on forme une pellicule de paroi latérale de couche supérieure, et on effectue un post-traitement, tel qu'une attaque de réduction d'épaisseur et un traitement avec HF (acide fluorhydrique), pour former une paroi latérale sur la surface latérale d'une électrode de grille de chaque transistor MOS. Les processus des étapes S37 et S38 correspondent au pré- traitement avec le processus par voie humide et le processus de forma- tion de la pellicule de nitrure de silicium 7, comme représenté sur la fi- gure 7 dans le premier mode de réalisation préféré. Le processus de l'étape S38 correspond également aux processus de formation de la paroi latérale de couche supérieure 16 et de la paroi latérale de couche infé- rieure 17, comme représenté sur les figures 8 et 9 dans le premier mode de réalisation préféré, respectivement. A l'étape S39, on effectue un processus de formation de région de source/drain pour tous les transistors NMOS. A l'étape S40, on effec- tue un processus de formation de région de source/drain pour tous les transistors PMOS. Les étapes S39 et S40 correspondent au processus de forma- tion de région de source/drain qui est représenté sur la figure 10 dans le premier mode de réalisation préféré. L'ordre des étapes S39 et S40 peut être changé. A l'étape S41, on forme du siliciure (siliciure auto-aligné) sur la surface de la région de source/drain et sur la surface de l'électrode de grille, ce qui donne la structure CMOS. L'étape S41 correspond au pro- cessus de formation de siliciure qui est représenté sur la figure 12 dans le premier mode de réalisation préféré. Le procédé de fabrication du troisième mode de réalisation préféré peut donc procurer un dispositif à semiconducteur ayant la struc- ture CMOS dans lequel les effets résultants, décrits dans le premier mode de réalisation préféré, peuvent être obtenus à la fois dans les transistors *NMOS et PMOS. Quatrième mode de réalisation préféré Comme le second mode de réalisation préféré, un quatrième mode de réalisation préféré concerne un procédé de fabrication d'un dis- positif à semiconducteur d'une structure CMOS. On considère le cas de la formation d'un transistor MOS pour une tension basse dont la longueur de canal est extrêmement courte, par exemple 0,18 pm ou moins. Dans le cas de transistors PMOS pour une tension basse, à la même énergie, une région LDD peut être formée avec 34 2816109 une plus faible profondeur par un second processus d'implantation LDD sur une paroi latérale de couche inférieure, en comparaison avec un pre- mier processus d'implantation LDD. Ceci permet une amélioration de la caractéristique de canal court. Dans le procédé de fabrication du quatrième mode de réalisa- tion préféré, I'accent est mis sur l'amélioration de la résistance aux por- teurs chauds d'un transistor NMOS pour une tension élevée et de la ca- ractéristique de canal court d'un transistor PMOS pour une tension basse, dans la structure CMOS. La figure 20 est un organigramme illustrant un procédé de fabri- cation d'un dispositif à semiconducteur conforme au quatrième mode de réalisation préféré. On décrira une procédure du procédé en se référant à la figure 20. L'organigramme de la figure 20 illustre une séquence d'éta- pes qui sont accomplies après qu'une pellicule isolante de grille et une électrode de grille ont été formées à la fois dans une région de fonction- nement à tension élevée A1 et une région de fonctionnement à tension basse A2, par les étapes représentées sur les figures 1 à 3 dans le pre- mier mode de réalisation préferé. L'étape S51 est un premier processus d'implantation LDD d'un transistor NMOS pour une tension basse. L'étape S52 est un premier pro- cessus d'implantation LDD d'un transistor PMOS pour une tension élevée. Les étapes S51 et S52 correspondent au premier processus d'implantation LDD dans la région de fonctionnement à tension basse A2, comme représenté sur la figure 4 dans le premier mode de réalisation préféré (Le transistor PMOS pour une tension élevée est fabriqué inten- tionnellement avec une structure qui équivaut au transistor MOS Q2 pour une tension basse.). L'ordre des étapes S51 et S52 peut être changé. Unprocessus d'implantation de poche pour former une région de poche peut être effectué conjointement à l'étape S51. A l'étape S53, on effectue un pré-traitement avec un processus par voie humide. A l'étape S54, on forme une pellicule de paroi latérale de couche inférieure. L'étape S54 correspond au processus de formation de la pellicule d'oxyde de silicium 6, comme représenté sur la figure 5 dans le premier mode de réalisation préféré. A l'étape S55, on effectue un second processus d'implantation 2816109 LDD d'un transistor PMOS pour une tension basse, sur la pellicule de pa- roi latérale de couche inférieure. A l'étape S56 on effectue un second processus d'implantation LDD d'un transistor NMOS pour une tension éle- vée sur la pellicule de paroi latérale de couche inférieure. Les étapes S55 et S56 correspondent au second processus d'implantation LDD dans la région de fonctionnement à tension élevée A1, comme représenté sur la figure 6 dans le premier mode de réalisation préféré (Le transistor PMOS pour une tension basse est fabriqué inten- tionnellement avec une structure qui équivaut au transistor MOS Q1 pour une tension élevée dans le premier mode de réalisation préféré.). L'ordre des étapes S55 et S56 peut être changé. On peut effectuer un processus d'implantation de poche pour former une région de poche conjointement à l'étape S55. A l'étape S57, on effectue un pré-traitement avec un processus par voie humide. A l'étape S58, on forme une paroi latérale de couche su- périeure, et on effectue un post-traitement, comme une attaque de réduc- tion d'épaisseur et un traitement avec HF (acide fluorhydrique), pour for- mer une paroi latérale sur la surface latérale d'une électrode de grille de chaque transistor MOS. Les processus des étapes S57 et S58 correspondent au pré- traitement avec le processus par voie humide et au processus de forma- tion de la pellicule de nitrure de silicium 7, comme représenté sur la fi- gure 7 dans le premier mode de réalisation préféré. Le processus de l'étape S58 correspond également aux processus de formation de la paroi latérale de couche supérieure 16 et de la paroi latérale de couche infé- rieure 17, comme représenté respectivement sur les figures 8 et 9 dans le premier mode de réalisation préféré. A l'étape S59, on effectue un processus de formation de région de source/drain pour tous les transistors NMOS. A l'étape S60, on effec- tue un processus de formation de région de source/drain pour tous les transistors PMOS. Les étapes S59 et S60 correspondent au processus de forma- tion de région de source/drain qui est représenté sur la figure 10 dans le premier mode de réalisation préféré. L'ordre des étapes S59 et S60 peut être changé. 36 2816109 A l'étape S61, on forme un siliciure (siliciure auto-aligné) sur la surface de la région de source/drain et sur la surface de l'électrode de grille, ce qui donne la structure CMOS. L'étape S61 correspond au pro- cessus de formation de siliciure qui est représenté sur la figure 12 dans le premier mode de réalisation préféré. Le procédé de fabrication du quatrième mode de réalisation préféré peut donc procurer un dispositif à semiconducteur de structure CMOS dans lequel les effets résultants, décrits dans le premier mode de réalisation préféré, peuvent être obtenus dans les transistors NMOS, et la caractéristique de canal court est améliorée dans les transistors PMOS pour une tension basse. Cinquième mode de réalisation préféré Comme le second mode de réalisation préféré, un cinquième mode de réalisation préféré concerne un procédé de fabrication d'un dis- positif à semiconducteur d'une structure CMOS. Dans le procédé de fabrication du cinquième mode de réalisa- tion préféré, I'accent est mis sur l'amélioration de la résistance aux por- teurs chauds d'un transistor NMOS pour une tension élevée et d'un tran- sistor PMOS pour une tension élevée, et sur l'amélioration de la caracté- ristique de canal court d'un transistor PMOS pour une tension basse, dans la structure CMOS. La figure 21 est un organigramme illustrant un procédé de fabri- cation d'un dispositif à semiconducteur conforme au cinquième mode de réalisation préféré. On décrira une procédure du procédé en se référant à la figure 21. L'organigramme de la figure 21 illustre une séquence d'éta- pes qui sont accomplies après qu'une pellicule isolante de grille et une électrode de grille ont été formées à la fois dans une région de fonction- nement à tension élevée A1 et dans une région de fonctionnement à ten- sion basse A2, par les étapes représentées sur les figures 1 à 3 dans le premier mode de réalisation préféré. L'étape S71 est un premier processus d'implantation LDD d'un transistor NMOS pour une tension basse. L'étape S71 correspond au pre- mier processus d'implantation LDD dans la région de fonctionnement à tension basse A2, comme représenté sur la figure 4 dans le premier mode de réalisation préféré. Un processus d'implantation de proche pour former une région de poche peut être effectué conjointement à l'étape S71. A l'étape S72, on effectue un pré-traitement avec un processus par voie humide. A l'étape S73, on forme une pellicule de paroi latérale de couche inférieure. L'étape S73 correspond au processus de formation de la pellicule d'oxyde de silicium 6, comme représenté sur la figure 5 dans le premier mode de réalisation préféré. A l'étape S74, on effectue un second processus d'implantation LDD d'un transistor PMOS pour une tension basse sur la pellicule de paroi latérale de couche inférieure. A l'étape S75, on effectue un second pro- cessus d'implantation LDD d'un transistor NMOS pour une tension élevée sur la pellicule de paroi latérale de couche inférieure. A l'étape S76, on effectue un second processus d'implantation LDD d'un transistor PMOS pour une tension élevée sur la pellicule de paroi latérale de couche infé- rieure. Les étapes S74 à S76 correspondent au second processus d'im- plantation LDD dans la région de fonctionnement à tension élevée A1, comme représenté sur la figure 6 dans le premier mode de réalisation préféré (Le transistor PMOS pour une tension basse est fabriqué inten- tionnellement avec une structure qui équivaut au transistor MOS Q1 pour une tension élevée dans le premier mode de réalisation préféré.). L'ordre des étapes S74 à S76 peut être changé. Un processus d'implantation de poche pour former une région de poche peut être effectué conjointement à l'étape S74. A l'étape S77, on effectue un pré-traitement avec un processus par voie humide. A l'étape S78, on forme une pellicule de paroi latérale de couche supérieure, et on effectue un post-traitement, tel qu'une attaque de réduction d'épaisseur et un traitement avec HF (acide fluorhydrique), pour former une paroi latérale sur la surface latérale de l'électrode de grille de chaque transistor MOS. Les processus des étapes S77 et S78 correspondent au pré- traitement avec le processus par voie humide et au processus pour former la pellicule de nitrure de silicium 7, comme représenté sur la figure 7 dans le premier mode de réalisation préféré. Le processus de l'étape S78 cor- respond également aux processus de formation de la paroi latérale de couche supérieure 16 et de la paroi latérale de couche inférieure 17, comme représenté respectivement sur les figures 8 et 9 dans le premier mode de réalisation préféré. A l'étape S79, on effectue un processus de formation de région de source/drain pour tous les transistors NMOS. A l'étape S80, on effec- tue un processus de formation de région de source/drain pour tous les transistors PMOS. L'ordre des étapes S79 et S80 peut être changé. Les étapes S79 et S80 correspondent au processus de formation de région de source/drain qui est représenté sur la figure 10 dans le premier mode de réalisation préféré. A l'étape S81, on forme un siliciure (siliciure auto-aligné) sur la surface de la région de source/drain et sur la surface de l'électrode de grille, ce qui donne la structure CMOS. L'étape S81 correspond au pro- cessus de formation de siliciure qui est représenté sur la figure 12 dans le premier mode de réalisation préféré. Le procédé de fabrication du cinquième mode de réalisation préféré peut donc procurer un dispositif à semiconducteur de structure CMOS dans lequel les effets résultants, décrits dans le premier mode de réalisation préféré, peuvent être obtenus dans les transistors NMOS et les transistors PMOS pour une tension élevée, et la caractéristique de canal court est améliorée dans les transistors PMOS pour une tension basse. Sixième mode de réalisation préféré La figure 22 est une coupe illustrant une structure d'un dispositif à semiconducteur conforme à un sixième mode de réalisation préféré. Comme représenté sur la figure 22, ce dispositif à semiconducteur diffère du dispositif à semiconducteur du premier mode de réalisation préféré re- présenté sur la figure 13 par les points consistant en ce que le substrat semiconducteur 1 est remplacé par un substrat SOI (substrat en silicium 51, pellicule d'oxyde enterrée 52 et couche silicium sur isolant, ou SOI, 53), et en ce qu'une région de source/drain 18 d'un transistor MOS Q3 pour une tension élevée et une région de source/drain 28 d'un transistor MOS Q4 pour une tension basse sont formées à partir de la surface vers l'arrière de la couche SOI 53. La structure est par ailleurs similaire à celle du premier mode de réalisation préféré, et sa description est donc omise. Avec la structure SOI représentée sur la figure 22, il est très difficile d'augmenter la résistance aux porteurs chauds par un effet de 39 2816109 transistor bipolaire parasite, et ceci se manifeste particulièrement dans le transistor MOS Q3 pour une tension élevée formé dans une région de fonctionnement à tension élevée A1. Il est cependant possible d'obtenir les mêmes effets que dans le premier mode de réalisation préféré en exécutant sur le substrat SOI le procédé de fabrication d'un dispositif à semiconducteur du premier mode de réalisation préféré. Pour augmenter encore davantage la caractéristique du tran- sistor MOS Q3 pour une tension élevée, il est efficace d'appliquer à la couche SOI 53 une structure de fixation de potentiel de corps pour fixer le potentiel d'une région de corps d'un transistor MOS. La figure 23 est une coupe illustrant une structure SOI obtenue par une isolation par tranchée partielle. Comme représenté sur la figure 23, chaque région de formation de transistor d'une couche SOl 53 est isolée par une pellicule d'oxyde partielle 131, dont une partie de couche inférieure est munie d'une région de caisson. Une région de caisson de type p 111 est disposée dans une couche inférieure de la pellicule d'oxyde partielle 131 qui isole les uns des autres des transistors NMOS. Une région de caisson de type n 112 est disposée dans une couche infé- rieure de la pellicule d'oxyde partielle 131 qui isole les uns des autres des transistors PMOS. La région de caisson de type p 111 (du côté du tran- sistor NMOS) et la région de caisson de type n 112 (du côté du transistor PMOS) sont disposées dans une couche inférieure de la pellicule d'oxyde partielle 131 isolant les transistors NMOS et PMOS. La région de caisson 111 est formée de façon à entourer une région de drain 105 et une région de source 106 du groupe de transistors NMOS, et la région de caisson 112 est formée de façon à entourer une région de drain 105 et une région de source 106 du groupe de transistors PMOS. Une pellicule isolante in- ter-couche 104 recouvre la surface de la couche SOI 53. Dans cette structure, une unité consistant en un transistor MOS isolé d'un autre transistor par la pellicule d'oxyde partielle 131 comprend la région de drain 105, la région de source 106 et la région de formation de canal 107, qui sont formées dans la couche SOl 53, une pellicule d'oxyde de grille 108 formée sur la région de formation de canal 107; et une électrode de grille 109 formée sur la pellicule d'oxyde de grille 108. 2816109 Une couche d'interconnexion 122 formée sur la pellicule isolante inter- couche 104 est connectée électriquement par l'intermédiaire d'un contact 121 à la région de drain 105 ou à la région de source 106. Une région de corps (non représentée sur la figure 23) est for- mée entre les régions de caisson 111 dans la couche SOI 53, et la région de corps est en contact avec la région de caisson 111 adjacente. Une couche d'interconnexion pour la région de corps (non représentée) formée sur la pellicule isolante inter-couche 104 est connectée électriquement à la région de corps par l'intermédiaire d'un contact de corps (non repré- sente) placé sur la pellicule isolante inter-couche 104. Par conséquent, dans le dispositif à semiconducteur ayant la structure d'isolation par tranchée partielle, comme représenté sur la fi- gure 23, la pellicule d'oxyde partielle 131 dans une région d'isolation d'élément n'atteint pas une partie inférieure de la couche SOI 53. Les ré- gions de caisson 111 et 112 sont disposées dans une couche inférieure de la pellicule d'oxyde partielle 131, et une impureté du même type de conductivité que la région de formation de canal des transistors à isoler a été introduite dans ces régions. Par conséquent, le potentiel de substrat de chaque transistor peut être fixé par l'intermédiaire de la couche d'interconnexion pour la région de corps, du contact de corps, de la région de corps ayant une concentration élevée et de la région de caisson 111. De façon similaire, du côté du transistor PMOS, le potentiel de substrat de chaque transistor peut être fixé par l'intermédiaire de la couche d'interconnexion pour la région de corps, du contact de corps, de la région de corps ayant une concentration élevée, et de la région de caisson 111. La structure d'isolation par tranchée partielle qui est décrite est exposée par exemple dans les Publications Non Examinées de Brevets Japonais N 11-177091 (1999) et N 2000-39484, et dans le document "Bulk-Layout-Compatible 0,18 pm SOI-CMOS Technology Using Body- Fixed Partial Trench Isolation (PTI)" par Y. Hirano et al., 1999 IEEE Inter- national SOI Conference, octobre 1999. Septième mode de réalisation préféré Lorsqu'une pellicule de paroi latérale de couche inférieure est formée à partir d'une pellicule d'oxyde du type TEOS, il apparaît l'incon- vénient suivant. Ainsi, si elle est déposée à une température relativement basse, par exemple de 700 C, I'impureté implantée dans une région de diffusion d'impureté, une région de canal ou une région de poche, qui sont formées par le processus d'implantation LDD précédent, est diffusée de façon anormale à cause du phénomène de diffusion renforcée par transitoire (ou TED pour "transient enhanced diffusion"). Pour éviter cet inconvénient, il est préférable d'effectuer, par exemple avant la formation d'une pellicule d'oxyde de type TEOS, une opération de recuit thermique rapide ou RTA ("rapid thermal annealing") (c'est-à-dire un premier RTA) dans une atmosphère d'azote à une tempé- rature relativement élevée de 900 C, pendant environ 30 minutes. Lorsqu'une pellicule de paroi latérale de couche supérieure est formée à partir d'une pellicule de nitrure de silicium, son dépôt à environ 720 C peut occasionner le phénomène de TED, pour la même raison que ci-dessus. Pour éviter ceci, il est souhaitable d'effectuer un RTA (un se- cond RTA). Le procédé de fabrication du dispositif à semiconducteur con- forme au septième mode de réalisation préféré est caractérisé par l'incor- poration du traitement de RTA mentionné, dans une séquence d'étapes. Cependant, le second traitement de RTA n'est pas nécessairement exigé, mais le premier traitement de RTA est essentiel. Dans le cas du procédé du second mode de réalisation préféré représenté sur la figure 18, le moment idéal du premier traitement de RTA est immédiatement avant l'étape S15. Cependant, si on craint qu'à cause du premier traitement de RTA, le degré de diffusion soit augmenté et dé- grade la caractéristique de canal court, le traitement peut être effectué immédiatement avant l'étape S12 ou S13. Le moment du second traite- ment de RTA est de préférence immédiatement avant l'étape S18. Dans le cas du procédé du troisième mode de réalisation préfé- ré représenté sur la figure 19, le moment idéal du premier traitement de RTA est immédiatement avant l'étape S34. Cependant, si on craint une dégradation de la caractéristique de canal court, comme décrit ci-dessus, le traitement peut être effectué immédiatement avant l'étape S32. Le mo- ment du second traitement de RTA est de préférence immédiatement avant l'étape S38. 42 2816109 Dans le cas du procédé du quatrième mode de réalisation préfé- ré représenté sur la figure 20, le moment idéal du premier traitement de RTA est immédiatement avant l'étape S54. Cependant, si on craint une dégradation de la caractéristique de canal court, comme décrit ci-dessus, le traitement peut être effectué immédiatement avant l'étape S52. Le moment du second traitement de RTA est de préférence immédiatement avant l'étape S58. Dans le cas du procédé du cinquième mode de réalisation préfé- ré représenté sur la figure 21, le moment idéal du premier traitement de RTA est immédiatement avant l'étape S73. Le moment du second traite- ment de RTA est de préférence immédiatement avant l'étape S78. Huitième mode de réalisation préféré Lorsqu'une pellicule de paroi latérale de couche inférieure est formée à partir d'une pellicule de HTO, elle est déposée à une tempéra- ture relativement élevée de 750 à 850 C. Ceci permet de réduire encore davantage l'état de piège à l'interface entre un substrat semiconducteur 1 et la pellicule de paroi latérale de couche inférieure, ce qui permet une amélioration supplémentaire de la résistance aux porteurs chauds d'un transistor MOS Q1 pour une tension élevée. Lorsqu'une pellicule de paroi latérale de couche inférieure est formée à partir d'une pellicule d'oxyde de type TEOS, la résistance aux porteurs chauds peut être augmentée bien qu'elle soit inférieure à celle obtenue avec la pellicule de HTO. Il va de soi que de nombreuses modifications peuvent être ap- portées au dispositif et au procédé décrits et représentés, sans sortir du cadre de l'invention. 43 2816109 REVENDICATIONS 1. Dispositif à semiconducteur contenant des premier et second transistors (Q1, Q2 [Q3, Q4]) d'un type à grille isolée formés dans un substrat semiconducteur (1 [51, 52, 53]), chacun des premier et second transistors comprenant: une pellicule isolante de grille (11, 21) disposée sélectivement sur le substrat semiconducteur, la surface du substrat se- miconducteur se trouvant au-dessous de cette pellicule isolante de grille étant définie comme une région de canal; une électrode de grille (12, 22) disposée sur la pellicule isolante de grille; une paroi latérale (16, 17, 27) disposée de façon adjacente à la surface latérale de l'électrode de grille; et une région de source/drain (18, 28) disposée dans la surface du semi- conducteur avec interposition de la région de canal, caractérisé en ce que la paroi latérale du premier transistor a une plus petite largeur de forma- tion et une plus petite hauteur de formation que la paroi latérale du se- cond transistor. 2. Dispositif à semiconducteur selon la revendication 1, caracté- risé en ce que les parois latérales des premier et second transistors ont une paroi latérale de couche inférieure (17, 27) disposée sur la surface latérale de l'électrode de grille et sur la surface du substrat semiconduc- teur, et ont une paroi latérale de couche supérieure (16, 26) disposée sur la paroi latérale de couche inférieure; et une épaisseur de pellicule (D1) de la paroi latérale de couche inférieure de la paroi latérale du premier transistor est inférieure à une épaisseur de pellicule (D2) de la paroi laté- rale de couche inférieure du second transistor. 3. Dispositif à semiconducteur selon la revendication 2, caracté- risé en ce qu'une distance de retrait (C1l) de la partie d'extrémité de la paroi latérale de couche inférieure à partir de la partie d'extrémité de la paroi latérale de couche supérieure, vers l'électrode de grille, dans le premier transistor, est plus grande qu'une distance de retrait (C2) de la 44 2816109 partie d'extrémité de la paroi latérale de couche inférieure à partir de la partie d'extrémité de la paroi latérale de couche supérieure vers l'élec- trode de grille, dans le second transistor; et une longueur de formation (C3) de la région de source/drain à partir de la partie d'extrémité de la paroi latérale vers l'électrode de grille dans le premier transistor, est plus grande qu'une longueur de formation (C4) de la région de source/drain à partir de la partie d'extrémité de la paroi latérale vers l'électrode de grille dans le second transistor. 4. Dispositif à semiconducteur selon la revendication 2, caracté- risé en ce que l'épaisseur de pellicule de la paroi latérale de couche infé- rieure du premier transistor comprend une première épaisseur de pellicule dans la zone adjacente à la surface latérale de l'électrode de grille, et une seconde épaisseur de pellicule dans la zone se trouvant sur la sur- face du substrat semiconducteur; et la première épaisseur de pellicule est inférieure à la seconde épaisseur de pellicule ou se réduit à zéro. 5. Dispositif à semiconducteur selon la revendication 1, caracté- risé en ce que la paroi latérale du second transistor a une paroi latérale de couche inférieure (27) disposée sur la surface latérale de l'électrode de grille et sur la surface du substrat semiconducteur, et a une paroi laté- rale de couche supérieure (26) disposée sur la paroi latérale de couche inférieure; et la paroi latérale du premier transistor comprend une paroi latérale dont la forme est pratiquement la même que celle de la paroi laté- rale de couche supérieure du second transistor. 6. Procédé de fabrication d'un dispositif à semiconducteur con- tenant des premier et second transistors (Q1, Q2, [Q3, Q4]) d'un type à grille isolée formés dans un substrat semiconducteur (1 [51, 52, 53]), ca- ractérisé en ce qu'il comprend les étapes suivantes: (a) on forme des première et seconde pellicules isolantes de grille (11, 21) respectivement dans des première et seconde régions (A1, A2) sur le substrat semicon- ducteur, la surface du substrat semiconducteur au-dessous des première et seconde pellicules isolantes de grille étant définie respectivement comme des première et seconde régions de canal; (b) on forme des pre- mière et seconde électrodes de grille (12, 22) respectivement sur les première et seconde pellicules isolantes de grille; (c) on forme une se- conde région de diffusion d'impureté (23) en introduisant une impureté 2816109 seulement dans la seconde région, en utilisant la seconde électrode de grille à titre de masque; (d) on forme une pellicule de paroi latérale de couche inférieure (6) sur la surface entière; (e) on forme une première région de diffusion d'impureté (13) en introduisant une impureté seule- ment dans la première région, sur la pellicule de paroi latérale de couche inférieure, en utilisant la première électrode de grille à titre de masque; (f) on forme une pellicule de paroi latérale de couche supérieure (7) sur la surface entière; (g) on effectue un traitement d'attaque de réduction d'épaisseur sur la pellicule de paroi latérale de couche supérieure, de fa- çon que sur les surfaces latérales des première et seconde électrodes de grille, des première et seconde parois latérales de couche supérieure (16, 26) soient formées avec la pellicule de paroi latérale de couche inférieure interposée entre elles; (h) on enlève sélectivement la pellicule de paroi latérale de couche inférieure pour former des première et seconde parois latérales de couche inférieure (17, 27) sur les surfaces latérales des pre- mière et seconde électrodes de grille et sur la surface du substrat semi- conducteur au-dessous des première et seconde parois latérales de cou- che supérieure; et (i) on forme une première région de source/drain (18) en introduisant une impureté en utilisant à titre de masque les premières parois latérales de couche supérieure et de couche inférieure et la pre- mière électrode de grille, et on forme une seconde région de source/drain (28) en introduisant une impureté en utilisant à titre de masque les se- condes parois latérales de couche supérieure et de couche inférieure et la seconde électrode de grille, la première région de diffusion d'impureté adjacente à la première région de source/drain dans la direction de la première électrode de grille étant définie comme une première région du type "drain faiblement dopé", ou LDD (19), la seconde région de diffusion d'impureté adjacente à la seconde région de source/drain dans la direc- tion de la seconde électrode de grille étant définie comme une seconde région LDD (29); et en ce que le premier transistor comprend la pre- mière pellicule isolante de grille, la première électrode de grille, la pre- mière paroi latérale de couche supérieure, la première paroi latérale de couche inférieure, la première région de source/drain et la première ré- gion LDD, et le second transistor comprend la seconde pellicule isolante de grille, la seconde électrode de grille, la seconde paroi latérale de cou- che supérieure, la seconde paroi latérale de couche inférieure, la seconde région de source/drain et la seconde région LDD. 7. Procédé de fabrication d'un dispositif à semiconducteur selon la revendication 6, caractérisé en ce que le premier transistor comprend un transistor NMOS pour une tension élevée, et le second transistor comprend un transistor NMOS pour une tension basse, un transistor PMOS pour une tension basse et un transistor PMOS pour une tension élevée. 8. Procédé de fabrication d'un dispositif à semiconducteur selon la revendication 6, caractérisé en ce que le premier transistor comprend un transistor NMOS pour une tension élevée et un transistor PMOS pour une tension élevée, et le second transistor comprend un transistor NMOS pour une tension basse et un transistor PMOS pour une tension basse. 9. Procédé de fabrication d'un dispositif à semiconducteur selon la revendication 6, caractérisé en ce que le premier transistor comprend un transistor NMOS pour une tension élevée et un transistor PMOS pour une tension basse, et le second transistor comprend un transistor NMOS pour une tension basse et un transistor PMOS pour une tension élevée. 10. Procédé de fabrication d'un dispositif à semiconducteur se- lon la revendication 6, caractérisé en ce que le premier transistor com- prend un transistor NMOS pour une tension élevée, un transistor PMOS pour une tension élevée et un transistor PMOS pour une tension basse, et le second transistor comprend un transistor NMOS pour une tension basse.