FR 2818482 A1 20020621 FR 0016316 A 20001214 CIRCUIT DE LECTURE DE CHARGES A PREAMPLIFICATION ADAPTATIVE ET PROCEDE DE LECTURE DE CHARGES A PREAMPLIFICATION ADAPTATIVE Domaine technique et art antérieur La présente invention concerne un circuit de lecture de charges ainsi qu'un procédé de lecture de charges. L'invention concerne également un circuit détecteur de rayonnement. Selon l'art connu, un circuit détecteur de rayonnement comprend un ensemble de détecteurs élémentaires pour convertir en charges électriques le rayonnement détecté et un circuit de lecture des charges détectées. Le circuit de lecture des charges détectées comprend, pour chaque détecteur élémentaire, un circuit intégrateur élémentaire de type suiveur commuté. Un circuit intégrateur élémentaire est représenté en figure 1. Il comprend un condensateur d'intégration Cint, un interrupteur Ia et un circuit suiveur S. Les charges détectées constituent un courant Iph qui est intégré dans le condensateur Cint. L'interrupteur Ia permet de réinitialiser le potentiel du noeud de lecture par application d'une tension de réinitialisation Vr. Le circuit suiveur S délivre une variation de tension Vsproportionnelle au courant Iph. Le courant photonique maximum admissible IPhmax, le temps Ti d'intégration des charges dans le condensateur Cint et le condensateur d'intégration Cint vérifient la relation: Iphmax x Ti la suite de la description, le gain G sera pris égal à 1 qui est la valeur théorique du gain d'un suiveur de tension. De même le courant photonique minimum admissible Iphmin dû à la charge photonique de bruit (bruit de lecture) vérifie la relation: Jq x Iphmin x Ti = Cint x o q est la charge de l'électron et est le bruit rms ramené à l'entrée du suiveur. Ces deux relations peuvent être combinées pour obtenir l'excursion d'entrée en courant du circuit intégrateur élémentaire: Iphmin = 1 x Cint x 2. IphmaX q x AVS max A titre d'exemple, pour AVsmax sensiblement égal à 2 volts, Cint sensiblement égal à lpF et sensiblement égal à lOOpVrms, l'excursion d'entrée est sensiblement égale à 1/32, sachant que le rapport signal sur bruit de la photodiode est dégradé de X sous éclairement minimal. Certaines applications s'accommodent de ces performances. D'autres applications cependant nécessitent d'augmenter l'excursion d'entrée du point élémentaire afin de permettre une dynamique d'éclairement plus importante, par exemple pour résoudre les problèmes d'éblouissement ou de scènes à fort contraste. L'invention permet de répondre avantageusement à ce besoin. Exposé de l'invention En effet, l'invention concerne un circuit de lecture de charges comprenant un premier moyen capacitif, de capacité Ca, pour stocker des charges et des moyens pour lire une tension prélevée aux bornes du premier moyen capacitif. Le circuit de lecture comprend un deuxième moyen capacitif, de capacité Cb inférieure à Ca, des moyens de comparaison (COMP) pour comparer la tension lue aux bornes du premier moyen capacitif à une valeur de seuil (Vseuil), des moyens pour commander le transfert des charges stockées dans le premier moyen capacitif vers le deuxième moyen capacitif lorsque la tension lue aux bornes du premier moyen capacitif franchit la valeur de seuil (Vseuil) et des moyens pour lire une tension prélevée aux bornes du deuxième moyen capacitif. L'invention concerne également un procédé de lecture de charges comprenant une étape d'intégration de charges dans un premier moyen capacitif, de capacité Ca, et une étape de lecture d'une tension aux bornes du premier moyen capacitif. Le procédé comprend, successivement, une étape de comparaison de la tension lue aux bornes du premier moyen capacitif avec une tension de seuil (Vseuil), une étape de transfert des charges stockées dans le premier moyen capacitif vers un deuxième moyen capacitif, de capacité Cb inférieure à Ca, lorsque la tension lue aux bornes du premier moyen capacitif franchit la valeur de seuil (Vseuij), et une étape de lecture d'une tension aux bornes du deuxième moyen capacitif. L'invention concerne encore un circuit détecteur de rayonnement comprenant au moins un photodétecteur pour convertir en charges électriques un rayonnement détecté et un circuit de lecture des charges électriques. Le circuit de lecture des charges électriques est un circuit de lecture de charges selon l'invention. Brève description des figures D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture d'un mode de réalisation préférentiel de l'invention fait en référence aux figures ci-annexées parmi lesquelles: - la figure 1 représente un circuit intégrateur élémentaire de type suiveur selon l'art antérieur, - la figure 2 représente un circuit intégrateur élémentaire de type suiveur selon un premier mode de réalisation de l'invention, - la figure 3 représente des chronogrammes relatifs au fonctionnement du circuit intégrateur de type suiveur de la figure 2, - la figure 4 représente un circuit intégrateur élémentaire de type suiveur selon un deuxième mode de réalisation de l'invention, - la figure 5 représente un circuit intégrateur élémentaire de type suiveur selon un troisième mode de réalisation de l'invention. Sur toutes les figures, les mêmes repères désignent le mêmes éléments. Description détaillée de modes de mise en oeuvre de l'invention La figure 1 a été décrite précédemment, il est donc inutile d'y revenir. La figure 2 représente un circuit intégrateur élémentaire de type suiveur selon un premier mode de réalisation de l'invention. Le circuit intégrateur élémentaire comprend deux transistors de technologie MOS T1 et T2 (MOS pour " Métal Oxyde Semi-conducteur "), trois interrupteurs Il, I2, I3, un transistor TS monté en suiveur de tension, un comparateur COMP et un moyen de contrôle CONT. Le circuit intégrateur est connecté à un détecteur constitué d'une photodiode D et d'un transistor MOS d'injection directe Tid commandé sur sa grille par une tension Did. Selon le premier mode de réalisation de l'invention, les deux transistors Tl et T2 sont montés en série. Le drain du transistor Tid attaque le canal des transistors T1 et T2. Le transistor TS a sa source reliée à un bus colonne BC par l'intermédiaire de l'interrupteur I3. Le bus colonne BC est relié à un circuit de traitement CT. L'interrupteur I2 permet de réinitialiser le potentiel Vn du noeud de lecture à une tension de réinitialisation Vr. Le comparateur COMP a une première entrée reliée, par l'intermédiaire de l'interrupteur I3, à la sortie du transistor TS et une deuxième entrée reliée à une source de tension Vseuil. La sortie du comparateur est reliée, via l'interrupteur Il, au moyen de contrôle CONT. L'interrupteur Il est commandé par une tension V. Lorsque l'interrupteur Il est fermé, le signal ScoMP issu du comparateur est appliqué au moyen de contrôle CONT. Pendant la phase d'intégration, le moyen de contrôle CONT porte la grille du transistor Tl à un potentiel fc. Le transistor Tl est alors polarisé en capacité d'intégration C1 et l'intégration des charges s'effectue également dans le transistor T2 qui est polarisé en capacité d'intégration C2. Les capacités Cl et C2 sont en parallèle. Le fonctionnement du circuit intégrateur élémentaire de la figure 2 va maintenant être décrit en liaison avec les chronogrammes de la figure 3. Il faut noter ici que le sens de variation des tensions des chronogrammes de la figure 3 peut également être inversé en fonction de la nature des charges que l'on transfère. Le circuit intégrateur permet une intégration du courant dans le canal des transistors MOS Tl et T2 qui constituent les capacités Cl et C2. Le potentiel Vn du noeud de lecture évolue en fonction du temps comme décrit sur la figure 3(A) ou la figure 3(B) selon que le courant détecté Iph est un fort courant ou un faible courant. Par fort courant, il faut entendre un courant Iph tel qu'au bout du temps d'intégration Ti, la tension de sortie du suiveur TS est inférieure à la tension de seuil Vseuil. De même, par faible courant, il faut entendre un courant Iph tel qu'au bout du temps d'intégration Ti, la tension de sortie du suiveur TS est supérieure à la tension de seuil Vseuil. Dans le premier cas (fort courant) la tension lue est alors directement la tension prise en sortie du suiveur TS, soit: AV1 = Qph / (C1+C2) o Qph = Iph x Ti et o Cl et C2 sont les capacités de canal respectives des transistors T1 et T2. La tension AV1 est alors échantillonnée et multiplexée vers la sortie vidéo. Dans le deuxième cas (faible courant), le comparateur bascule à un instant ta (cf. figure 3(C)) et le signal qu'il délivre pilote le moyen de contrôle CONT de façon à appliquer un front descendant sur la grille de T1 (cf. figure 3(D)). Les charges stockées dans le canal de T1 sont alors injectées dans le canal de T2 entre les instants ta et tb. A la fin de ce transfert de charges, la variation de tension sur le noeud de lecture est: AV2 = Qph / C2. La réponse en tension du circuit élémentaire de lecture est donc avantageusement multipliée par le facteur C1 + C2 Dans la pratique, ce facteur est au C2 moins égal à 5. Avantageusement, le bruit dû au transistor TS est divisé par ce même facteur. Ainsi, pour un bruit de suiveur donné, le bruit de lecture en charge est-il diminué, ce qui a pour conséquence une augmentation du rapport Iphmax/Iphmin. Par ailleurs, le fait que la réponse en tension du circuit intégrateur augmente à bas courant permet, si cela s'avère nécessaire, de réduire les exigences sur le bruit d'entrée de la chaîne de multiplexage aval. Par couplage capacitif avec le noeud de lecture, la commutation de l'interrupteur I3 perturbe l'information mémorisée sur les moyens capacitifs d'intégration. Ce couplage est toutefois minimum car l'entrée du circuit intégrateur est chargée par la somme des capacités Cl et C2 lors de l'adressage du circuit intégrateur (fermeture de l'interrupteur I3). Le signal de comparaison SCOMP délivré par le comparateur permet de connaître la capacité sur laquelle la mesure des charges a été réalisée. Le signal de comparaison SCOMP couplé à la mesure de tension lue permet alors de calculer la valeur de la charge détectée par le détecteur D. Selon le premier mode de réalisation de l'invention décrit ci-dessus, le circuit intégrateur comprend deux transistors MOS en série Tl et T2. D'autres modes de réalisation de l'invention sont également possibles, tels que les modes représentés aux figures 4 et 5. Selon le mode représenté en figure 4, les moyens de stockage des charges détectées sont des capacités C3 et C4 montées en parallèle respectivement réalisées à l'aide des transistors MOS Tll et T22 montés en parallèle. Le moyen de contrôle CONT commande la grille du transistor Tll et le transistor T22 est polarisé en capacité d'intégration. Selon encore un autre mode de réalisation de l'invention représenté en figure 5, les moyens de stockage des charges détectées sont des capacités C5 et C6 montées en parallèle respectivement réalisées à l'aide d'un transistor MOS T12 et d'un condensateur de valeur fixe. La grille du transistor T12 est commandée par le moyen de contrôle CONT. Quel que soit le mode de réalisation, le circuit intégrateur selon l'invention peut être réalisé à l'aide de différentes technologies. La photodiode peut ainsi être connectée par billes, via un dispositif d'adaptation d'impédance, au canal d'intégration. Elle peut également être réalisée sur le circuit intégré de lecture (diode N ou P pour une détection dans le visible). Les transistors MOS peuvent être, par exemple, réalisés sur une même couche active (CMOS BULK ou SOI standard) ou bien sur différentes couches actives reportées l'une sur l'autre par des techniques de type adhésion moléculaire. REVENDICATIONS 1. Circuit de lecture de charges comprenant un premier moyen capacitif (Cl, C2), de capacité Ca, pour stocker des charges et des moyens pour lire une tension prélevée aux bornes du premier moyen capacitif, caractérisé en ce qu'il comprend un deuxième moyen capacitif, de capacité Cb inférieure à Ca, des moyens de comparaison (COMP) pour comparer la tension lue aux bornes du premier moyen capacitif à une valeur de seuil (Vseuil), des moyens pour commander le transfert des charges stockées dans le premier moyen capacitif vers le deuxième moyen capacitif lorsque la tension lue aux bornes du premier moyen capacitif franchit la valeur de seuil (Vseuil) et des moyens pour lire une tension prélevée aux bornes du deuxième moyen capacitif. 2. Circuit de lecture selon la revendication 1, caractérisé en ce que le premier moyen capacitif comprend un transistor MOS. 3. Circuit de lecture selon la revendication 2, caractérisé en ce que le premier moyen capacitif comprend un deuxième transistor en série avec le premier transistor, le deuxième transistor constituant le deuxième moyen capacitif. 4. Circuit de lecture selon la revendication 2, caractérisé en ce que le premier moyen capacitif comprend un deuxième transistor en parallèle avec le il premier transistor, le deuxième transistor constituant le deuxième moyen capacitif. 5. Circuit de lecture selon la revendication 2, caractérisé en ce que le deuxième moyen capacitif est un condensateur de valeur fixe (C6). 6. Circuit de lecture selon l'une quelconque des revendications précédentes, caractérisé en ce que les moyens pour lire une tension prélevée aux bornes du premier moyen capacitif constituent les moyens pour lire une tension prélevée aux bornes du deuxième moyen capacitif. 7. Circuit de lecture selon l'une quelconque des revendications précédentes, caractérisé en ce que les moyens pour lire une tension prélevée aux bornes du premier moyen capacitif comprennent un suiveur de tension (TS). 8. Circuit détecteur de rayonnement comprenant au moins un photodétecteur (D) pour convertir en charges électriques un rayonnement détecté et un circuit de lecture des charges électriques, caractérisé en ce que le circuit de lecture des charges électriques est un circuit de lecture de charges selon l'une quelconque des revendications précédentes. 9. Procédé de lecture de charges comprenant une étape d'intégration de charges dans un premier moyen capacitif, de capacité Ca, et une étape de lecture d'une tension aux bornes du premier moyen capacitif, caractérisé en ce qu'il comprend, successivement, une étape de comparaison de la tension lue aux bornes du premier moyen capacitif avec une tension de seuil (Vseuil), une étape de transfert des charges stockées dans le premier moyen capacitif vers un deuxième moyen capacitif, de capacité Cb inférieure à Ca, lorsque la tension lue aux bornes du premier moyen capacitif franchit la valeur de seuil (Vseuil), et une étape de lecture d'une tension aux bornes du deuxième moyen capacitif. 10. Procédé de lecture de charges selon la revendication 9, caractérisé en ce qu'il comprend une étape pour mesurer la valeur des charges intégrées dans le premier moyen capacitif à partir d'une valeur de tension de comparaison issue de l'étape de comparaison et de la valeur de tension lue.