FR 2820219 A1 20020802 FR 0200493 A 20020116 L'invention concerne un dispositif électronique de mise en mémoire d'état permettant de surveiller la disponibilité de tensions d'alimentation de systèmes électriques, notamment essentiels pour la sécurité, dans des véhicules. Des systèmes électriques essentiels pour la sécurité dans des véhicules sont par exemple représentés par les systèmes de freinage électromécaniques qui sont de plus en plus utilisés. Par nature, il convient de pouvoir faire fonctionner un tel système de freinage avec une sécurité la plus grande possible vis-à-vis des défaillances. Un critère d'aptitude est constitué par la question de savoir si, lors de l'alimentation du système en énergie dans son état inactif, donc lorsque l'alimentation en énergie n'est pas du tout nécessaire, une défaillance et notamment une défaillance totale, est ou non présente. En effet, il est possible de faire appel à de telles défaillances en tant qu'indice qu'une défaillance totale de l'alimentation en énergie menace également dans un état actif du système. Par l'état de la technique, il est connu de procéder à la surveillance de la disponibilité d'éléments constitutifs, et notamment de tensions d'alimentation, au moyen du dispositif de commande - qu'il est convenu d'appeler "contrôleur" - de l'ensemble du système. Etant donné qu'en vue de rendre minimale la consommation de courant dans les réseaux de bord, il est en général exigé que, dans un état inactif, un courant de repos déterminé d'environ 100 pA ne soit pas dépassé pour tous les éléments constitutifs de bord, les contrôleurs qui prennent en soi en charge la surveillance de la tension d'alimentation ne sont pas non plus utilisables. Donc, de ce fait, la constatation et la mise en mémoire d'une défaillance totale de la tension d'alimentation ne sont pas possibles dans le cas d'un système commandé par contrôleur qui se trouva à l'état inactif. En outre, dans l'état de la technique, un problème réside dans le fait que, dans le cas d'une alimentation en énergie défaillante, la montée en fonction du système et la constatation et le traitement d'erreur appropriés ne sont plus possibles, à moins que ne soit encore disponible une source d'énergie qui puisse fournir l'énergie nécessaire à l'activation. La constatation de la défaillance de tension d'alimentation peut alors avoir lieu après le démarrage du système. On peut sans difficulté constater d'après ce qui a été exposé ci-dessus que le problème d'une surveillance et une mise en mémoire, indépendantes d'un contrôleur, de l'état de l'alimentation en énergie de systèmes essentiels pour la sécurité, notamment dans leur état de repos désactivé, n'est pas plus que précédemment résolu. L'invention résout ce problème en prévoyant au moins une mémoire d'état, qu'il est possible de faire fonctionner avec un courant de repos limité et qui, du fait d'une défaillance de la tension d'alimentation, peut passer d'un état prêt à un état de signal qui est significatif pour la défaillance et ne peut pas être effacé par une nouvelle application de la tension d'alimentation, une entrée de mise à un état défini, sur la mémoire d'état, accouplée à la tension d'alimentation à surveiller, une sortie de signalisation accouplée à un dispositif de commande du système et servant à transmettre l'état de mémoire au dispositif de commande, et une entrée de remise à l'état initial, accouplée au dispositif de commande, par l'intermédiaire de laquelle la mémoire d'état peut être remise à l'état initial, de l'état de signal à l'état prêt, par le dispositif de commande. Ainsi, les éléments qui précèdent sont prévus d'une manière séparée vis-à-vis du contrôleur proprement dit. Donc, d'une manière brièvement esquissée, le coeur de l'invention réside dans le fait que l'information pertinente pour la sécurité, d'après laquelle une source d'énergie n'est plus disponible, est déposée directement dans une mémoire d'état. La mise en mémoire a lieu sans l'aide du dispositif de commande du système (contrôleur) et peut par conséquent être réalisée avec un courant de repos très fortement limité. Pour exclure en outre que, du fait d'une régénération de la source d'énergie, donc du fait d'une nouvelle application de la tension d'alimentation, la mémoire d'état qui indique la défaillance de la tension d'alimentation ne soit de nouveau effacée, le dispositif de mémoire d'état conforme à l'invention est conçu d'une manière telle que la mémoire d'état ne puisse être ramenée de l'état de signal à l'état prêt que par le dispositif de commande, par l'intermédiaire d'une entrée de remise à l'état initial. Ainsi, la mise en mémoire de défaillance a lieu d'une manière telle qu'en cas de défaillance d'une source d'énergie, la mémoire d'état associée à la source d'énergie est mise dans un état défini qui reste maintenu même si la source d'énergie devait éventuellement ensuite être de nouveau disponible temporairement. Dans le cas d'un système de commande activé, cet état peut ensuite être interrogé et analysé. Le dispositif de mémoire d'état peut alors être de nouveau remis dans l'état prêt dans lequel une nouvelle défaillance de tension peut être détectée et mise en mémoire. Avantageusement, il est en outre prévu qu'en cas de tension d'alimentation normale, il est délivré un niveau de signal faible sur la sortie de signalisation d'au moins une mémoire d'état. Sur le plan de la technique des circuits, cela signifie que la sortie n'agit pas sur l'entrée correspondante du dispositif de commande (contrôleur), ce qui, dans le cas d'un système arrêté, donc lorsque le dispositif de commande n'est plus alimenté en tension, conduirait à un courant de repos plus élevé. Le dispositif électronique de mémoire d'état peut aussi comporter une ou plusieurs des particularités suivantes: - pour surveiller deux tensions d'alimentation parallèles, il est prévu deux mémoires d'état comportant des entrées de mise à un état défini, sorties de signalisation et entrées de remise à l'état initial agencées par paires, - le courant de repos est limité à une valeur inférieure à 100 pA, - chaque mémoire d'état contient une paire de transistor MOSFET connectés en croix entre borne de grille et borne de drain en tant qu'étage de bascule bistable à position préférentielle, - en cas de tension d'alimentation telle que normalement prévue, un niveau de signal faible est présent sur la ou chaque sortie de signalisation. D'autres caractéristiques et avantages de l'invention ressortiront de la description qui va suivre à titre d'exemple non limitatif et en regard des dessins annexés sur lesquels: la figure 1 est un schéma-blocs d'un dispositif électronique de mémoire d'état comportant deux mémoires d'état et la figure 2 est un schéma de l'une de ces mémoires d'état. A la figure 1, le repère 1 désigne un dispositif électronique de mémoire d'état prévu pour deux tensions d'alimentation EV1, EV2 appliquées en parallèle qui servent de sources d'énergie pour un système de freinage électromagnétique désigné schématiquement par le repère 2. L'application des tensions d'alimentation EV1, EV2 s'effectue par l'intermédiaire de diodes de protection 3, 4. Pour pouvoir suivre l'état des deux tensions d'alimentation EV1, EV2 sans aucune lacune et même lorsque le système de freinage 2 est désactivé, les tensions d'alimentation EV1, EV2 sont reliées par l'intermédiaire de lignes de prélèvement 5, 6 correspondantes à des entrées de mise à un état défini 7, 8 du dispositif de mémoire d'état 1. En outre, dans le dispositif de mémoire d'état 1, il est prévu deux sorties de signalisation 9, 10 par lesquelles le dispositif de mémoire d'état 1 est relié à un dispositif de commande central 11, ce qu'il est convenu d'appeler contrôleur. Enfin, le dispositif de mémoire d'état 1 comporte deux entrées de remise à l'état initial 12, 13 par lesquelles le contrôleur 11 peut remettre à l'état initial les mémoires d'état 14, 15 correspondantes du dispositif de mémoire d'état 1. Les deux mémoires d'état 14, 15 sont agencées chacune d'une manière telle qu'il soit possible de les faire fonctionner avec un courant de repos limité ayant une valeur inférieure à 100 pA, ce qui assure une indépendance visà- vis de l'état de fonctionnement du contrôleur 11. Aussi longtemps que les tensions d'alimentation EV1, EV2 sont appliquées de la manière normalement prévue, un niveau de signal faible est délivré sur les sorties de signalisation 9, 10. Dès que l'une des tensions d'alimentation EV1, EV2 ou les deux font l'objet, au moins brièvement, d'une défaillance, cela est enregistré dans les mémoires d'état respectives 14 ou 15 au moyen d'un passage à un niveau de signal. Cet état de signal ne peut pas de nouveau être supprimé, même par une nouvelle application de la ou des tensions d'alimentation EV1, EV2 respectives et entraîne la présence, sur la sortie de signalisation 9, 10, d'un signal sans équivoque pouvant être constaté par le contrôleur 11. De ce fait, même des défaillances de tension d'alimentation pendant l'état désactivé du contrôleur 11 peuvent donc être détectées et analysées en conséquence après la montée en fonction de ce contrôleur. Par la suite, les deux mémoires d'état 14, 15 peuvent être ramenées de l'état de signal à l'état prêt par le contrôleur 11, par l'intermédiaire des entrées de remise à l'état initial 12, 13. La figure 2 représente l'agencement des mémoires d'état en ce qui concerne la mémoire d'état 14 surveillant la tension d'alimentation EV1. Les éléments formant le coeur de la mémoire d'état conçue sous forme d'étage de bascule bistable à position préférentielle sont constitués par les deux transistors à effet de champ FET1, FET2 qui, par leur trajet drain-source (D1- S1, D2-S2), sont chacun connectés, moyennant l'interposition d'une résistance de drain R1, R2, entre l'entrée de mise à un état défini 7 et la masse. En outre, les transistors FET1, FET2 sont reliés, en croix, par leur borne de grille G1, G2 et moyennant l'interposition de résistances de grille R3, R4, à la borne de drain D1, D2 de l'autre transistor FET1, FET2 respectif. Enfin, la borne de grille G1 du transistor FET1 est reliée à la masse par l'intermédiaire d'un condensateur C. Comme cela est indiqué à la figure 2, la borne de drain D1 du transistor FET1 constitue la sortie de signalisation 9 de la mémoire d'état 14. L'entrée de remise à l'état initial 12 est connectée à la borne de grille G1 du transistor FET1. Grâce au montage de circuit représenté et décrit, le faible niveau déjà indiqué est présent sur la sortie de signalisation 9 pour autant que la tension d'alimentation EV1 normalement prévue est présente sur l'entrée de mise à un état défini 7. Dès que cette tension est coupée, les transistors FET2, FET2 commutent, de sorte que la sortie de signalisation 9 passe à un niveau haut. L'état de commutation des transistors FET1, FET2 peut de nouveau être modifié par l'intermédiaire de l'entrée de remise à l'état initial 12 et le système peut être ramené dans son état prêt. REVENDICATIONS 1. Dispositif électronique de mise en mémoire d'état permettant de surveiller la disponibilité de tensions d'alimentation (EV1, EV2) de systèmes électriques, notamment ceux essentiel pour la sécurité, dans des véhicules, caractérisé par - au moins une mémoire d'état (14, 15), qu'il est possible de faire fonctionner avec un courant de repos limité et qui, du fait d'une défaillance de la tension d'alimentation (EV1, EV2), peut passer d'un état prêt à un état de signal qui est significatif pour la défaillance et ne peut pas être effacé par une nouvelle application de la tension d'alimentation (EV1, EV2), - une entrée de mise à un état défini (7, 8), sur la mémoire d'état (14, ), accouplée à la tension d'alimentation (EV1, EV2) à surveiller, - une sortie de signalisation (9, 10) accouplée à un dispositif de commande (11) du système et servant à transmettre l'état de mémoire au dispositif de commande (11), et - une entrée de remise à l'état initial (12, 13), accouplée au dispositif de commande (11), par l'intermédiaire de laquelle la mémoire d'état (14, 15) peut être remise à l'état initial, de l'état de signal à l'état prêt, par le dispositif de commande (1 1). 2. Dispositif électronique de mémoire d'état suivant la revendication 1, caractérisé en ce que, pour surveiller deux tensions d'alimentation (EV1, EV2) parallèles, il est prévu deux mémoires d'état (14, 15) comportant des entrées de mise à un état défini (7, 8), sorties de signalisation (9, 10) et entrées de remise à l'état initial (12, 13) agencées par paires. 3. Dispositif électronique de mémoire d'état suivant l'une quelconque des revendications 1 et 2, caractérisé en ce que le courant de repos est limité à une valeur inférieure à 100 lpA. 4. Dispositif électronique de mémoire d'état suivant l'une quelconque des revendications 1 à 3, caractérisé en ce que chaque mémoire d'état (14, 15) contient une paire de transistor MOSFET (FET1, FET2) connectés en croix entre borne de grille et borne de drain (G1, D1, G2, D2) en tant qu'étage de bascule bistable à position préférentielle. 5. Dispositif électronique de mémoire d'état suivant l'une quelconque des revendications 1 à 4, caractérisé en ce qu'en cas de tension d'alimentation (EV1, EV2) telle que normalement prévue, un niveau de signal faible est présent sur la ou chaque sortie de signalisation (9, 10).