FR 2811464 A1 20020111 FR 0008746 A 20000705 -1 2811464 CIRCUIT M0IRE COEPORTANT DES CMEULES DE SECOURS La présente invention concerne les circuits mémoire, et en particulier les circuits mémoire comportant des cellules de secours. Les cellules mémoire d'un circuit mémoire sont classi- quement réparties en blocs disposant de leurs propres décodeurs d'adresse. Dans un circuit mémoire, certaines cellules mémoire peuvent s'avérer défectueuses à l'issue de la fabrication du circuit. Pour cela, on ajoute à chaque bloc du circuit mémoire des cellules mémoire supplémentaires, ou cellules mémoire de secours, destinées à remplacer les cellules mémoire défectueuses. La figure 1 représente un circuit de mémoire dynamique (DRAM) 2 comprenant huit (dont trois seulement sont représentés) blocs 4 de cellules mémoire organisées en rangées et en colonnes (non représentées). Chaque bloc 4 est associé à un décodeur de rangée 8, disposé pour activer sélectivement l'une des rangées du bloc. Chaque décodeur de rangée 8 est connecté à un bus d'adresse pour en recevoir une adresse de bloc et une adresse de rangée. Chaque bloc 4 est relié à un bus d'entrée/sortie 12 par l'inter- médiaire d'amplificateurs de lecture/écriture 14. En outre, chaque bloc 4 comprend une rangée de secours 16 identique aux autres rangées du bloc. Chaque bloc 4 est associé à un moyen de commande 18 propre à activer ou inactiver la rangée de secours 16. Chaque moyen de commande 18 est en outre relié au bus d'adresse 10, et au décodeur 8 du bloc auquel il est associé. A l'issue de la fabrication du circuit mémoire 2, le circuit est testé pour déterminer s'il comporte ou non des cel- lules mémoire défectueuses. Si une rangée d'un bloc 4 comporte au moins une cellule défectueuse, l'adresse de ce bloc et l'adresse de la rangée "défectueuse" sont stockées dans le moyen de commande 18 du bloc. Par la suite, lorsqu'on veut accéder en lecture ou en écriture à une rangée d'un bloc du circuit 2, chaque décodeur 8 et chaque circuit de commande 18 reçoivent l'adresse du bloc et l'adresse de la rangée par l'intermédiaire du bus 10. Si la rangée ne comporte pas de cellule mémoire défec- tueuse, les adresses présentes sur le bus 10 ne coïncident avec aucune adresse stockée dans les moyens de commande 18, et ceux-ci restent inactifs. Le décodeur 8 du bloc désigné par l'adresse de bloc présente sur le bus 10 est activé. La rangée du bloc qui correspond à l'adresse de rangée présente sur le bus 10 est alors activée par le décodeur 8 du bloc et elle est accessible en lecture/écriture par l'intermédiaire du bus 12. Si par contre la rangée est défectueuse, les adresses présentes sur le bus 10 coïincident avec les adresses de bloc et de rangée stockées dans un moyen de commande 18. Ce moyen de commande 18 inactive le décodeur 8 et active la rangée de secours 16 de ce bloc. De cette manière, tout accès à la rangée défec- tueuse d'un bloc est remplacé par un accès à la rangée de secours 16 du bloc. En figure 1, chaque bloc 4 comporte une seule rangée de secours et, si le circuit 2 ne comporte qu'une seule rangée défectueuse, celle-ci peut être remplacée de façon certaine. Si le circuit 2 comporte deux rangées défectueuses, la seconde rangée défectueuse a sept chances sur huit (pour un circuit à huit blocs) de se trouver dans un bloc 4 différent de celui dans lequel se trouve la première rangée défectueuse. Par conséquent, la probabilité que le circuit 2 soit réparable dans ce cas est de 7/8. Plus généralement, si le circuit 2 comporte un nombre n de rangées défectueuses (n étant compris entre un et huit), la probabilité que le circuit soit réparable est égale à: Pn = (8!)/[(8-n).8n] Cette probabilité diminue très vite lorsque le nombre de rangées défectueuses augmente. Ainsi, pour n = 3, on a Pn = 0,656; pour n = 4, Pn 0,410 et, pour n = 8, Pn tombe à 0,002, ce qui signifie qu'il est pratiquement impossible de réparer huit rangées défectueuses dans le circuit mémoire de la figure 1. Pour garantir une réparation à cent pour cent du cir- cuit 2 s'il comporte huit rangées défectueuses, il faut munir chaque bloc 4 de huit rangées de secours 16, ce qui porte le nombre total de rangées de secours à 64. Or, chaque rangée de secours supplémentaire accroît la taille et le coût du circuit. On notera par ailleurs que, plus le nombre de blocs du circuit mémoire est important, plus le nombre de rangées de secours requis doit être grand. Un autre inconvénient du circuit 2 est que les rangées de secours sont profondément imbriquées dans la structure de chaque bloc. Il en résulte qu'il est très difficile, si besoin est, de supprimer ou d'ajouter des rangées de secours d'un bloc sans modifications complexes et coûteuses. Or, on peut vouloir supprimer des rangées de secours en excès. En effet, lorsque le processus de fabrication du circuit est bien maîtrisé, le nombre de rangées défectueuses diminue, et un nombre élevé de rangées de secours ne se justifie plus. Un objet de la présente invention est de prévoir un circuit mémoire organisé en blocs de cellules mémoire, qui uti- lise un nombre réduit de cellules mémoire de secours. Un autre objet de la présente invention est de prévoir un tel circuit mémoire dans lequel il est facile de supprimer des cellules mémoire de secours en excès. Selon la présente invention, les cellules mémoire de secours sont disposées en dehors des blocs de cellules mémoire, de manière que les cellules mémoire de secours puissent remplacer des cellules mémoire défectueuses de l'un quelconque des blocs de cellules mémoire. Plus particulièrement, la présente invention prévoit un circuit mémoire comportant plusieurs blocs de cellules mémoire organisées en rangées et en colonnes, et au moins une rangée de secours formée de cellules mémoire de secours, dans lequel la rangée de secours est disposée hors des blocs du circuit mémoire. Selon un mode de réalisation de la présente invention, le circuit mémoire comprend un moyen pour invalider l'écriture, respectivement la lecture, d'une cellule mémoire défectueuse d'une rangée d'un bloc quelconque du circuit mémoire et pour permettre en remplacement l'écriture, respectivement la lecture, d'une cellule mémoire de la rangée de secours. Selon un mode de réalisation de la présente invention, chaque bloc comprend un décodeur d'adresse et ledit moyen est relié au décodeur d'adresse de chaque bloc et invalide au moins le décodeur d'adresse du bloc contenant la cellule mémoire défec- tueuse pour invalider l'écriture, respectivement la lecture, de la cellule mémoire défectueuse. Selon un mode de réalisation de la présente invention, les cellules mémoire des rangées des blocs du circuit mémoire et de la rangée de secours forment des mots, un mot d'une rangée d'un bloc quelconque contenant une cellule mémoire défectueuse étant remplacé par un mot de la rangée de secours. Selon un mode de réalisation de la présente invention, une rangée d'un bloc quelconque du circuit mémoire contenant une cellule mémoire défectueuse est remplacée par la ou une des rangées de secours. Selon un mode de réalisation de la présente invention, chaque cellule mémoire de secours est une cellule de mémoire statique. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles: la figure 1, précédemment décrite, représente sous forme de blocs un circuit mémoire classique comportant des cellu- les mémoire de secours; la figure 2, représente sous forme de blocs un circuit mémoire selon un mode de réalisation de la présente invention; et la figure 3, représente sous forme de blocs un circuit mémoire selon une variante de la présente invention. Dans les figures, de mêmes références représentent de mêmes éléments; pour des raisons de clarté, seuls les éléments nécessaires à la compréhension de l'invention ont été repré- sentés. La figure 2 représente un circuit mémoire selon la pré- sente invention. Dans le mode de réalisation représenté, le circuit, ici un circuit de mémoire dynamique (DRAM), comprend huit (dont trois sont représentés) blocs 4 de cellules mémoire organisées en rangées et en colonnes (non représentées). On supposera que toutes les rangées du circuit sont identiques car cela simplifie l'exposé de la présente invention, même si en pratique il y a deux types de rangées dans une mémoire DRAM, du fait de l'entrelacement des cellules mémoire. Chaque bloc 4 est relié à un décodeur de rangée 8. Chaque décodeur 8 est connecté à un bus d'adresse 10 pour en recevoir une adresse de bloc et une adresse de rangée. Chaque bloc 4 est relié à un bus d'entrée/sortie 12 par l'intermédiaire d'amplificateurs de lecture/écriture 14. Le circuit comprend en outre une rangée de secours 16'. La rangée de secours 16' est située en dehors des blocs 4 de cellules mémoire. Un moyen de commande 18', relié au bus d'adresse 10, permet d'activer ou d'inactiver la rangée de secours 16', ainsi que le décodeur de rangée 8 de chacun des blocs 4. De préférence dans l'exemple représenté, les cellules mémoire de la rangée de secours 16' ne sont pas des cellules de mémoire dynamique mais des cellules de mémoire statique (SRAM), ce qui évite leur rafraîchissement et fait que leur lecture ou leur écriture peut être réalisée sans amplificateurs de lecture/écriture. De préférence, ces cellules ont la même structure que les amplificateurs de lecture/écriture 14 et sont reliées directement au bus d'entrée/sortie 12. A l'issue de la fabrication du circuit mémoire, le cir- cuit est testé pour déterminer s'il comporte ou non des cellules mémoire défectueuses. Si une rangée d'un bloc 4 comporte au moins une cellule défectueuse, l'adresse de ce bloc 4 et celle de la rangée défectueuse sont stockées dans le moyen de commande 18'. Par la suite, lorsqu'on veut accéder en lecture ou en écriture à une rangée d'un bloc du circuit 2, si la rangée ne comporte pas de cellule mémoire défectueuse, le décodeur 8 du bloc désigné par l'adresse de bloc et la rangée du bloc qui correspond à l'adresse de rangée sont activés. Si la rangée est défectueuse, les adresses présentes sur le bus 10 coïncident avec les adresses de bloc et de rangée stockées dans le moyen de commande 18'. Le moyen de commande 18' inactive alors les déco- deurs de rangée 8 du circuit, ou du moins le décodeur correspondant au bloc contenant la rangée défectueuse, et active la rangée de secours 16'. Ainsi, une seule rangée de secours 16' selon la pré- sente invention permet de remplacer une rangée défectueuse d'un bloc quelconque du circuit mémoire. Plus généralement, un nombre n de rangées de secours 16' selon la présente invention permet de remplacer n rangées défectueuses, quel que soit le bloc auquel celles-ci appartiennent. Bien entendu, si l'on utilise n rangées de secours, le moyen de commande 18' sera prévu pour mémoriser les adresses des n rangées défectueuses. A titre d'exemple, un circuit selon la présente invention muni de huit rangées de secours 16' permet de remplacer huit rangées défectueuses avec une probabilité de réparation égale à 100%, à comparer aux 0.2 % obtenus avec le circuit de la figure 1. En outre, il est relativement facile de supprimer des rangées de secours 16' du circuit si celles-ci s'avèrent super- flues. En effet, les rangées de secours 16' ne font pas partie des blocs de cellules mémoire 4 et leur suppression peut être faite sans modifier les blocs mémoire, c'est-à-dire sans modifier profondément le dessin du circuit. La figure 3 représente sous forme de blocs un circuit selon une variante de la présente invention. Ce circuit comprend huit (dont trois seulement sont représentés) blocs 4 de cellules mémoire organisées en rangées et en colonnes (non représentées). Toutes les rangées du circuit sont supposées identiques. Chaque bloc 4 est relié à un décodeur de rangée 8. Chaque décodeur 8 est connecté à un bus d'adresse 10 pour en recevoir une adresse de bloc et une adresse de rangée. Chaque bloc 4 est relié à un bus d'entrée/sortie 12 par l'intermédiaire d'un décodeur de colonne et d'amplificateurs de lecture/écriture 14. Chaque décodeur de colonne 20 est relié au bus d'adresse 10 pour recevoir une adresse de mot. Chaque rangée est divisée en un nombre prédé- terminé de mots de même taille. Chaque mot comprend un nombre prédéterminé de bits, par exemple soixante quatre, seize ou huit bits. Chaque mot peut aussi être formé d'un seul bit. Le circuit comprend en outre une rangée de secours 16'. Un moyen de commande 18", relié au bus d'adresse 10, permet d'activer ou d'inactiver la rangée de secours 16' mot par mot. Le moyen de commande 18" permet également d'activer ou d'inactiver le décodeur de rangée 8 de chacun des blocs 4. A l'issue de la fabrication du circuit mémoire, le cir- cuit est testé pour déterminer s'il comporte ou non des cellules mémoire défectueuses. Lorsqu'une cellule défectueuse est repérée dans un mot d'une rangée d'un bloc 4, l'adresse du bloc 4, l'adresse de la rangée et l'adresse du mot "défectueux", c'est-à- dire comportant la cellule mémoire défectueuse, sont stockées dans le moyen de commande 18". Par la suite, lorsqu'on accède en lecture ou en écri- ture à un mot d'une rangée d'un bloc du circuit, si le mot contient une cellule défectueuse, les adresses de bloc, de rangée et de mot présentes sur le bus 10 coïncident avec les adresses de bloc, de rangée et de mot stockées dans le moyen de commande 18". Le moyen de commande 18" inactive alors tous les décodeurs de rangée 8, ou du moins celui qui correspond au bloc contenant le mot défectueux, et active le mot de la rangée 16' "de même rang", c'est à dire correspondant à l'adresse de mot présente sur le bus 10. De cette manière, l'accès au mot défectueux est remplacé par un accès au mot de même adresse de la rangée de secours 16', et l'accès aux autres mots de la rangée qui contient la cellule mémoire défectueuse se fait normalement. Ce mode de réalisation de la présente invention permet le remplacement de plusieurs mots défectueux avec une seule rangée de secours, et il permet une meilleure utilisation de la ou des rangées de secours. Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme du métier. A titre d'exemple, on a décrit des circuits mémoire qui comportent huit blocs de cellules mémoire mais le nombre des blocs de cellules mémoire peut être quelconque. A titre d'exemple également, on a représenté des ran- gées de secours 16' qui utilisent des cellules de mémoire statique. Cependant, la présente invention est également adaptée à l'utilisation de cellules de secours de mémoire dynamique. Dans un tel cas, les rangées de secours seront connectées au bus d'entrée/sortie par l'intermédiaire d'amplificateurs de lec- ture/écriture tels que les amplificateurs 14. A titre d'exemple également, on a décrit la présente invention dans le cadre d'un circuit mémoire de type DRAM, mais la présente invention est également adaptée à des circuits mé- moire de type SRAM, ou à d'autres types de circuits mémoire tels que des mémoires mortes électriquement programmnables (EPROM ou EEPROM) organisées en blocs et munies de cellules de secours. A titre d'exemple également, on a représenté et décrit des modes de réalisation particuliers de circuits mémoire dans lesquels les cellules mémoire de secours sont disposées en ran- gées, mais l'honmme du métier adaptera sans difficulté la présente invention à un circuit mémoire dans lequel les cellules mémoire de secours sont disposées en colonnes. On notera aussi que la façon d'adresser les blocs, les rangées et les mots dans les circuits des figures 2 et 3 n'a été décrite qu'à titre d'exemple seulement, et que d'autres modes d'adressage peuvent être mis en oeuvre sans sortir du domaine de la présente invention. REVENDICATIONS 1. Circuit mémoire comportant plusieurs blocs (4) de cellules mémoire organisées en rangées et en colonnes, et au moins une rangée de secours (16') formée de cellules mémoire de secours, caractérisé en ce que la rangée de secours (16') est disposée hors des blocs (4) du circuit mémoire. 2. Circuit mémoire selon la revendication 1, comprenant un moyen (18', 18") pour invalider l'écriture, respectivement la lecture, d'une cellule mémoire défectueuse d'une rangée d'un bloc quelconque du circuit mémoire et pour permettre en remplacement l'écriture, respectivement la lecture, d'une cellule mémoire de la rangée de secours. 3. Circuit mémoire selon la revendication 2, dans le- quel chaque bloc (4) comprend un décodeur d'adresse (8) et dans lequel ledit moyen (18', 18") est relié au décodeur d'adresse de chaque bloc et invalide au moins le décodeur d'adresse du bloc contenant la cellule mémoire défectueuse pour invalider l'écri- ture, respectivement la lecture, de la cellule mémoire défectueuse. 4. Circuit mémoire selon une des revendications 1 à 3, dans lequel les cellules mémoire des rangées des blocs du circuit mémoire et de la rangée de secours forment des mots et dans lequel un mot d'une rangée d'un bloc quelconque contenant une cellule mémoire défectueuse est remplacé par un mot de la rangée de secours. 5. Circuit mémoire selon une des revendications 1 à 3, dans lequel une rangée d'un bloc quelconque du circuit mémoire contenant une cellule mémoire défectueuse est remplacée par la ou une des rangées de secours (16'). 6. Circuit mémoire selon l'une quelconque des revendi- cations précédentes, dans lequel chaque cellule mémoire de secours est une cellule de mémoire statique.