FR 2819633 A1 20020719 FR 0100691 A 20010118 PROCEDE D'INTEGRATION D'UNE MEMOIRE DRAM La présente invention se rapporte à un procédé d'intégration d'une mémoire de type DRAM, acronyme pour l'expression anglo-saxonne " Dynamic Random Access Memory ". Chaque cellule mémoire DRAM composant la mémoire, définie par une ligne de bit et une ligne de mot, est composée d'une capacité de type semiconducteur/diélectrique/semiconducteur pour stocker l'information binaire et d'un transistor jouant le rôle d'un interrupteur. La présente invention concerne plus particulièrement les architectures de cellule DRAM de type " superposée ", c'est à dire o la capacité est réalisée au-dessus du transistor, entre la ligne de mot et la ligne de bit. Une telle architecture est représentée à la figure 1. Le point mémoire ainsi représenté à la figure 1 est défini par une ligne de mot 1 et une ligne de bit 2. Il comprend un transistor d'accès 3 de type MOS avec ses implantations 4 de dopants type N+. Un plot de contact 5 permet le contact entre le transistor et la capacité. La capacité est réalisée par litho-gravure en faisant une tranchée dans l'oxyde de silicium TEOS formant ainsi une couronne 6 pour la capacité. La capacité est formée d'une électrode inférieure elec 1 et d'une électrode supérieure elec 2, les deux électrodes étant séparées par un diélectrique 7. Un autre plot de contact 8 permet de faire le contact entre la ligne de bit 2 et le transistor 3. Afin d'augmenter la surface développée par la capacité sans augmenter la surface occupée, soit sans augmenter la taille de la couronne 6, l'électrode inférieure elec 1 est déposée sous forme de grains de polysilicium hémisphérique, selon le procédé HSG, acronyme pour l'expression anglo-saxonne " Hemisphérical Grain Polysilicom ". Ce procédé permet de doubler la surface et donc la capacité. En effet: C=E. S/E, avec e l'épaisseur du diélectrique, S la surface de la capacité et ú la constante diélectrique. Cependant, dans une telle architecture, la taille de la capacité est limitée par des tolérances d'alignement qui sont nécessaires au passage du contact de la ligne de bit. En effet, tout contact est interdit entre la capcité et la ligne de bit. Ainsi, lorsqu'on cherche à augmenter la densité d'intégration, c'est-àdire que l'on cherche à réaliser davantage de cellules mémoire sur une même unité de surface, la réalisation du contact 8 de la ligne de bit devient problématique l'explication est donnée en référence à la figure 2. En effet, il est nécessaire tout d'abord de graver une large ouverture 9 dans le plateau d'électrode supérieure elec 2 au milieu des capacités pour le passage du contact de la ligne de bit 8. Cette étape de photogravure de l'électrode supérieure met en oeuvre un masque spécifique appelé par la suite réticule elec 2 avec des contraintes d'alignement très strictes par rapport aux marques d'alignement du réticule elec 1 mis en oeuvre au niveau inférieur pour réaliser l'ouverture de la capacité. Ainsi, une première règle d'alignement de l'électrode supérieure de la capacité elec 2 par rapport à l'électrode inférieure elec 1 doit être respectée. Les limites des techniques de photolithographie imposent de tenir de compte d'une distance minimum référencée a sur le schéma de la figure 2, de façon à ce que l'électrode elec 2 ne déborde jamais sur l'électrode elec 1. Une étape préliminaire à l'étape de photogravure du contact consiste à effectuer un dépôt d'oxyde de silicium qui vient combler les cylindres des capacités ainsi que l'ouverture réalisée dans le plateau d'électrode supérieure elec 2. Cette étape a pour but de planariser la surface et d'éviter tout contact entre la capacité et la ligne de bit. On vient alors réaliser la gravure du contact. Cette étape nécessite de mettre en oeuvre un masque contact spécifique appelé réticule contact. Le réticule contact doit lui aussi être parfaitement aligné de façon à pouvoir passer le contact parfaitement au milieu de l'ouverture 9 précédemment réalisée dans le plateau d'électrode elec 2. Cette condition est imposée par la nécessité de connecter le contact 8 avec un plot du niveau d'interconnexion en tungstène qui permet le contact vers le transistor. De plus, il faut absolument éviter que la partie métallique du contact 8 ait un contact électrique avec l'électrode supérieure elec 2 de la capacité. Ainsi, une deuxième règle d'alignement du contact par rapport au plateau d'électrode elec 2 doit être respectée. Cette règle d'alignement impose de prendre en compte une distance minimum référencée b sur le schéma de la figure 2 pour sécuriser la gravure du contact 8 et s'assurer ainsi que le dimensionnel du réticule contact est inclus dans le dimensionnel du réticule elec 2 utilisé pour graver l'ouverture du plateau d'électrode elec 2. Les règles d'alignement qu'il est nécessaire de respecter pour réaliser le contact 8 de la ligne de bit impose donc de prendre en compte des marges d'alignement, respectivement a et b, qui sont spécifiques aux limites des équipements de photolithographie utilisés. Cette architecture limite donc la capacité d'intégration des cellules mémoire DRAM. En effet, toute réduction des dimensions de la cellule reste subordonnée au respect des marges d'alignement qui sont inhérentes aux outils de photolithographie utilisés. La taille de la capacité se trouve ainsi limitée par les deux tolérances d'alignement nécessaires au passage du contact de la ligne de bit. Donc, sauf à considérer des améliorations dans les équipements qui permettent la mise en coïncidence des masques de gravure d'un niveau par rapport à un autre, il n'est pas possible de réduire toutes les dimensions dans la cellule mémoire et par conséquent, on perd en densité d'intégration. Or, la course à l'intégration dans les procédés DRAM est un enjeu majeur, notamment en ce qui concerne les mémoires DRAM embarquées. Ainsi, quelle que soit l'application, pour une capacité équivalente, il est important que la mémoire prenne la place la plus faible possible sur la puce sur laquelle elle est embarquée, afin de pouvoir intégrer le maximum de fonctions logiques sur la puce. Les inconvénients de l'architecture de l'art antérieur exposés plus haut sont donc un frein au développement des applications DRAM en ce sens qu'ils limitent la densité d'intégration des cellules mémoire. Un autre inconvénient de l'architecture de l'art antérieur concerne l'aspect robustesse du procédé de mise en oeuvre. En effet, lorsque le dimensionnel du réticule elec 2 n'est pas bon ou bien lorsqu'il est trop déplacé, une boucle de recyclage doit être mise en oeuvre avant de commencer l'étape de gravure. L'architecture de l'art antérieur entraîne donc également des limitations en terme de productivité et de temps de cycle. Aussi, le but que se propose d'atteindre la présente invention est de proposer une architecture de mémoire DRAM qui permet d'améliorer la densité d'intégration en gardant la même capacité tout en palliant les inconvénients de l'art antérieur. A cet effet, l'invention prévoit la suppression du réticule elec 2 dans la réalisation du passage du contact de la ligne de bit, permettant ainsi notamment d'éviter le passage à de nouvelles générations d'équipement de photolithographie. L'invention a donc également un intérêt en terme de réduction du coût. L'architecture de cellule DRAM selon l'invention permet ainsi de s'affranchir de la marge d'alignement a qu'il est normalement nécessaire de respecter lors de l'étape de photogravure du plateau d'électrode supérieure elec 2. Pour ce faire, l'ouverture de l'électrode supérieure elec 2 pour le passage du contact de la ligne de bit est auto-définie par rapport à l'électrode inférieure de la capacité elec 1. L'invention permet alors de réaliser un auto-alignement elec 2 sur elec 1 et ainsi de réaliser la gravure de l'ouverture dans le plateau d'électrode supérieure elec 2 sans avoir à faire de photo et donc en s'affranchissant des contraintes d'alignement inhérentes à la mise en place du réticule elec 2 par rapport au niveau inférieur. De façon avantageuse, l'auto-alignement du retrait de la couche d'électrode supérieure elec 2 sur l'électrode inférieure elec 1 est obtenu par la formation d'une différence de topographie à l'endroit o l'ouverture du plateau d'électrode supérieure elec 2 doit être réalisée pour le passage du contact de la ligne de bit. L'invention concerne donc un procédé d'intégration d'une mémoire DRAM, o chaque cellule mémoire, définie par une ligne de bit et une ligne de mot, est composée d'une capacité de stockage et d'un transistor d'accès, lequel procédé est caractérisé en ce qu'il comprend les étapes suivantes consistant à: a déposer une couche d'arrêt puis une couche d'oxyde de silicium; b réaliser une photogravure de la couche d'oxyde de silicium de façon à définir des cylindres dans lesquels les capacités vont être formées; c déposer une première couche de polysilicium pour former l'électrode inférieure des capacités; d réaliser un polissage mécanochimique pour retirer le polysilicium de ladite première couche entre les capacités; e effectuer un retrait de la couche d'oxyde de silicium de façon à créer une différence de topographie entre chaque électrode inférieure et la couche d'oxyde de silicium; f déposer une couche de diélectrique; g déposer une deuxième couche de polysilicium dopé de façon à former un plateau ininterrompu d'électrode supérieure, la différence de topographie étant alors uniquement conservée dans une zone o il est nécessaire d'ouvrir ledit plateau d'électrode supérieure pour réaliser le passage du contact de la ligne de bit; h déposer une troisième couche de polysilicium non dopé; i réaliser une implantation de dopants très fortement inclinée de la troisième couche de polysilicium non dopé de façon à n'implanter que la partie haute de ladite couche située dans la zone présentant la différence de topographie; j effectuer une gravure sélective pour retirer uniquement la partie de la couche de pdlysilicium non dopé située dans la partie basse de ladite zone; k réaliser une gravure pour retirer toute la partie restante de la troisième couche de polysilicium ainsi que la partie de la couche d'électrode supérieure située dans ladite partie basse, le retrait de la couche d'électrode supérieure étant alors auto-aligné sur l'électrode inférieure. D'autres caractéristiques et avantages de l'invention apparaîtront plus clairement à la lecture de la description suivante d'un exemple particulier de la réalisation, en référence aux figures suivantes dans lesquelles: - la figure 1 est un schéma illustrant l'architecture d'une cellule mémoire DRAM de type " superposée " selon l'art antérieur; - la figure 2 est un schéma illustrant les étapes à mettre en oeuvre pour réaliser le passage du contact de la ligne de bit dans l'architecture selon l'art antérieur; les figures 3 à 9 sont des schémas illustrant les différentes étapes du procédé selon l'invention. Les signes de référence des éléments en commun aux différentes figures sont identiques dans toute la demande. Les applications numériques dans la description qui va suivre ne sont données qu'à titre d'exemple et ne doivent pas être comprises comme une limitation de la portée de l'invention. Le procédé selon l'invention nécessite donc de mettre en oeuvre la suite d'opérations spécifiques suivante. On considère ici que les transistors d'accès, les tranchées d'isolation servant à isoler les zones actives entre elles ainsi que les niveaux d'interconnexion en tungstène ont déjà été réalisés. Ainsi, en référence, à la figure 3 une première opération spécifique consiste à déposer une première couche de nitrure de silicium Si3N4 , d'une épaisseur de 800 A (Angstrbm) par exemple, puis une couche d'oxyde de silicium TEOS sur une épaisseur de 1,2 im (micromètre). Cette hauteur de la couche d'oxyde de silicium TEOS correspond à la hauteur du cylindre de la capacité puisque c'est dans cette couche TEOS que l'on va venir graver les cylindres qui définiront la capacité de la cellule. La fine couche 10 Si3N4 sert de couche d'arrêt pour la gravure de la couche TEOS. Ces deux couches sont déposées par la mise en oeuvre du procédé particulier PECVD, acronyme pour l'expression anglo-saxonne, " Plasma Enhanced Chemical Vapor Deposition ". La figure 4 montre l'opération suivante de photogravure permettant de définir les cylindres 11 dans lesquels les capacités vont être formées. Cette opération utilise un masque appelé réticule elec 1. La gravure utilisée est une gravure sèche, c'est à dire une gravure utilisant un plasma pour attaquer la surface à graver de manière anisotrope. L'opération suivante consiste alors à déposer une première couche de polysilicium pour former l'électrode inférieure elec 1 de la capacité. Afin d'augmenter la surface développée par la capacité sans augmenter la surface occupée, l'électrode elec 1 est déposée sous forme de grains de polysilicium hémisphériques par lé procédé HSG. Pour retirer le polysilicium entre les différentes capacités, un polissage mécano- chimique est effectué. Pour éviter de détériorer les capacités, on dépose de la résine qui vient remplir les cylindres 11. Ensuite, le polissage de la résine et du polysilicium est effectué avant de nettoyer la résine restante. L'électrode inférieure elec 1 est alors définie et on obtient la structure montrée à la figure 5. A ce stade, une étape originale du procédé selon la présente invention consiste à effectuer un retrait de la couche d'oxyde de silicium TEOS. Ce retrait est effectué par gravure chimique sur une hauteur de 4 000 et crée ainsi une différence de topographie entre chaque électrode inférieure elec 1 et la couche d'oxyde de silicium TEOS. La profondeur du retrait est définit par le temps de gravure, voir figure 6. Une fois que ce retrait est effectué, une couche de diélectrique, non représentée à la figure 6, est déposée. Le diélectrique choisi est le nitrure de silicium pour sa forte permittivité. Ce dépôt est précédé d'une oxydation du polysilicium. Le diélectrique est donc formé d'un bicouche, une couche d'oxyde est une couche de nitrure. L'opération suivante consiste à déposer une deuxième couche de polysilicium de façon à former l'électrode supérieure de la capacité elec 2. Ce dépôt, sur une épaisseur de 1 000 , est très conforme et est réalisé en polysilicium dopé in situ N+. L'électrode supérieure elec 2 constitue un plateau ininterrompu d'électrode. Or, de part la géométrie de la cellule et les distances inter-elec 1 D1 et D2, après le dépôt conforme de polysilicium pour définir l'électrode elec 2, la différence de topographie n'est conservée que dans une zone référencée A sur la figure 6, o il est nécessaire d'ouvrir le plateau d'électrode supérieure elec 2 pour réaliser le passage du contact de la ligne de bit. En effet, la couche de polysilicium elec 2 ayant une épaisseur de 1 000 À, elle remplit complètement les cylindres des capacités ainsi que l'espace inter-elec 1 de largeur Dl, D1 étant de l'ordre de 2 000. Quant à l'espace inter-elec 1 de largeur D2, D2 étant de l'ordre de 7 500 A, il est beaucoup plus large que D1 et n'est donc pas entièrement bouché par la couche de polysilicium elec 2. La différence de topographie réalisée par le retrait de l'oxyde de silicium TEOS est ainsi conservée uniquement dans la zone A, soit la zone qu'il est nécessaire d'ouvrir pour passer le contact de la ligne de bit. A ce stade, on souhaite donc ouvrir le plateau d'électrode supérieure elec 2 pour le passage du contact de la ligne de bit dans la zone A. On cherche donc à retirer le polysilicium de la couche elec 2 uniquement dans la partie basse de la zone A et pas dans la partie haute. La figure 7 illustre la suite d'opérations à mettre en oeuvre. Une troisième couche de polysilicium non dopé poly3 est déposée sur une épaisseur de 1 500 À. Puis, une implantation ionique très fortement inclinée de la couche de polysilicium poly3 est réalisée de façon à n'implanter que la partie haute h de la couche de polysilicium poly3 située dans la zone A présentant la différence de topographie. On utilise des dopants de type BF2 par exemple pour l'implantation. La profondeur et l'inclinaison de l'implantation peuvent être contrôlées. Une gravure sélective de type gravure humide est alors effectuée. Elle permet un retrait sélectif de la partie de la couche de polysilicium poly3 non dopé par rapport à la partie de la couche de polysilicium poly3 qui a été implantée à l'étape précédente, voir figure 8. Des solutions humides du type KOH ou NH4OH peuvent être utilisées pour le retrait sélectif des zones non dopées. Seule la partie de la couche de polysilicium poly3 située dans la partie basse de la zone A est alors retirée. Selon un mode de réalisation particulier de l'invention, l'étape d'implantation de la couche de polysilicium poly3 est précédée d'une étape supplémentaire. Cette étape est nécessaire quand le procédé selon l'invention est appliqué à la réalisation de mémoire DRAM embarquée. Cette étape a pour rôle d'empêcher l'implantation de la couche de polysilicium poly3 située dans les zones logiques de la puce. Un masque de type MUV, acronyme pour l'expression anglo saxonne > est alors mis en oeuvre pour que la couche de polysilicium poly3 qui recouvre les circuits logiques ne soit pas implantée. Ainsi, lors de l'étape suivante de retrait sélectif de la couche de polysilicium poly3 non dopé, la couche de poly3 recouvrant les zones logiques et qui nia pas été implantée grâce au masque est retirée. La zone à protéger par le masque MUV étant grande, cette étape ne subit pas de contraintes d'alignement. Enfin, une dernière étape consiste à réaliser une gravure ionique par plasma de type RIE, acronyme pour l'expression anglo-saxonne >. Cette gravure peut être réalisée de façon isotropique ou anisotropique, de préférence on met en oeuvre une gravure isotropique. En contrôlant parfaitement le temps de gravure, cette étape permet de retirer toute la couche poly3 restante ainsi que la partie de la couche d'électrode supérieure elec 2 située dans la partie basse de la zone A qui n'est donc plus recouverte par la couche poly3 suite à l'étape précédente de retrait sélectif. La structure illustrée à la figure 9 est alors obtenue. Le retrait de la couche d'électrode supérieure elec 2 située dans la partie basse de la zone A, c'est-à-dire la zone o l'espace inter-elec 1 est le plus large et qui est destinée à accueillir le passage du contact de la ligne de bit, est auto-aligné avec l'électrode inférieure elec 1. En effet, la distance c du retrait de la couche d'électrode supérieure elec 2 à la couche de polysilicium définissant l'électrode elec 1 est donnée par l'épaisseur de la couche elec 2. Le retrait de la couche elec 2 est donc toujours situé à la même distance par rapport à l'électrode inférieure elec 1. A ce stade, il reste à ouvrir le contact de la ligne bit. Soit on comble les cylindres des capacités en effectuant un dépôt d'oxyde de silicium directement, soit on réalise un espaceur nitrure dans la zone o le contact doit passer et on remplit ensuite avec un dépôt d'oxyde de silicium. Un polissage mécano chimique de la couche d'oxyde de silicium est alors effectué. Cette étape a pour but de planariser la surface. Il reste alors à réaliser la photogravure du contact. Ainsi, le procédé selon l'invention permet d'obtenir un auto-alignement du retrait de la couche d'électrode supérieure elec 2 par rapport à l'électrode inférieure elec 1 par la formation d'une différence de topographie à l'endroit o la couche elec 2 doit être ouverte pour le passage du contact. Il est alors possible par une implantation angulaire de faire un retrait sélectif entre les parties hautes et les parties basses. R E V E N D I C A T IONS 1. Procédé d'intégration d'une mémoire DRAM, o chaque cellule mémoire, définie par une ligne de bit (2) et une ligne de mot (1), est composée d'une capacité de stockage et d'un transistor d'accès, lequel procédé est caractérisé en ce qu'il comprend les étapes suivantes consistant à: a déposer une couche d'arrêt (10) puis une couche d'oxyde de silicium (TEOS) ; b réaliser une photogravure de la couche d'oxyde de silicium (TEOS) de façon à définir des cylindres (11) dans lesquels les capacités vont être formées; c déposer une première couche de polysilicium pour former l'électrode inférieure (elec 1) des capacités; d réaliser un polissage mécano-chimique pour retirer le polysilicium de ladite première couche entre les capacités; e effectuer un retrait de la couche d'oxyde de silicium (TEOS) de façon à créer une différence de topographie entre chaque électrode inférieure (elec 1) et la couche d'oxyde de silicium (TEOS); f déposer une couche de diélectrique; g déposer une deuxième couche de polysilicium dopé de façon à former un plateau ininterrompu d'électrode supérieure (elec 2), la différence de topographie étant alors uniquement conservée dans une zone (A) o il est nécessaire d'ouvrir ledit plateau d'électrode supérieure (elec 2) pour réaliser le passage du contact de la ligne de bit; h déposer une troisième couche de polysilicium non dopé (poly3); i réaliser une implantation de dopants très fortement inclinée de la couche de polysilicium non dopé (poly3) de façon à n'implanter que la partie haute (h) de ladite couche située dans la zone (A) présentant la différence de topographie; j effectuer une gravure sélective pour retirer uniquement la partie de la couche de polysilicium non dopé (poly3) située dans la partie basse de ladite zone (A); k réaliser une gravure pour retirer toute la partie restante de la troisième couche de polysilicium (poly3) ainsi que la partie de la couche d'électrode supérieure (elec 2) située dans ladite partie basse, le retrait de la couche d'électrode supérieure (elec 2) étant alors autoaligné sur l'électrode inférieure (elec 1). 2. Procédé selon la revendication 1 caractérisé en ce que l'étape i est précédée d'une étape supplémentaire dans le cas d'une mémoire DRAM embarquée consistant à mettre en oeuvre un masque pour que la partie de la couche de polysilicium non dopé (poly3) recouvrant des circuits logiques ne soit pas implantée. 3. Procédé selon la revendication 1 ou 2 caractérisé en ce que l'électrode inférieure (elec 1) est déposée sous forme de grains de polysilicium hémisphériques. 4. Procédé selon la revendication 1 ou 2 caractérisé en ce que l'étape e est réalisée par gravure chimique, la profondeur du retrait étant déterminée par le temps de gravure. 5. Procédé selon la revendication 1 ou 2 caractérisé en ce que le diélectrique déposé à l'étape f est formé d'un bicouche: une couche d'oxyde et une couche de nitrure. 6. Procédé selon la revendication 1 ou 2 caractérisé en ce que l'implantation réalisée à l'étape i est effectuée avec des dopants de type BF2. 7. Procédé selon la revendication 1 ou 2 caractérisé en ce que des solutions humides du type KOH ou NH4OH sont utilisées pour réaliser le retrait sélectif de l'étape j. 8. Procédé selon la revendication 1 ou 2 caractérisé en ce que la gravure réalisée à l'étape k est une gravure ionique par plasma. 9. Procédé selon la revendication 8, caractérisé en ce que ladite gravure est réalisée de façon isotropique. 10. Procédé selon la revendication 8, caractérisé en ce que ladite gravure est réalisée de façon anisotropique.