FR 2821485 A1 20020830 FR 0202406 A 20020226 (K1) et est reliée aux secondes puces (C2) au moyen de liaisons de bonding (B). 1 2821485 Dispositif à circuit intégré à semiconducteur et procédé de fabrication de ce dernier La présente invention se rapporte à un dispositif à circuit intégré à semiconducteur et à un procédé de fabrication de ce dernier, et plus précisément à un dispositif à circuit intégré à semiconducteur qui est muni d'un transistor MIS de type à déplétion, d'un transistor constituant une mémoire morte ROM masquée et d'un CMOS submicronique. Classiquement, les transistors MOS de type à déplétion ont été utilisés pour des circuits de tension de référence ayart une précision de tension de sortie élevée. Le transistor MOS de type à déplétion est un dispositif qui est formé en implantant des ions d'impureté dans un transistor M OS de type à en rich issement de so rte que d u cou rant peut être transporté même lorsqu'une tension de source-grille est nulle. Une mémoire morte ROM masquée est un dispositif qui est formé en modifiant une partie de transistors MOS disposés sous la forme d'une matrice en une résistance. Classiquement, dans un dispositif associé à la gestion de puissance, tel qu'un équipement portatif, un circuit numérique ayant une ROM masquée et un circuit de production de tension de référence fournissant du courant au circuit numérique sont installés dans des puces à circuit intégré différentes. Cependant, dans un dispositif associé à la gestion du courant, tel qu'un équipement portatif, un circuit numérique ayant une ROM masquce et un circuit de production de tension de référence constitué d'un transistor MOS de type à déplétion sont préférablement installés sur une puce à circuit intégré tout en minimisant l'augmentation du nombre d'étapes dans la fabrication du transistor MOS de type à déplétion afin d'obtenir la réduction des coûts et analogues avec la réduction du nombre de pièces et la simplification d'un processus. Un objectif de la présente invention est par conséquent d'obtenir un dispositif à circuit intégré à semiconducteur qui permet l'intégration d'un transistor MIS à déplétion, d'un transistor constituant une ROM masquce et 2 2821485 d'un CMOS submicronique sur un substrat à semiconducteur, tout en minimisant l'augmentation du nombre d'étapes de fabrication du transistor MIS de type à déplétion, et un procédé de fabrication de ce dernier. Pour réaliser l'objet mentionné ci-dessus, la présente invention vise un dispositif à circuit intégré à semiconducteur qui implante des ions d'impureté pour modifier un transistor constituant une ROM masquée en une résistance, lorsque l'on implante des ions pour modifier un transistor de type à enrichissement en un transistor de type à déplétion, de sorte qu'un transistor MIS de type à déplétion, un transistor constituant une ROM masquée et un CMOS submicronique peuvent être intégrés sur un substrat à semiconducteur. Conformément à la présente invention, I'implantation d'ions d'impureté pour modifier le transistor de type à enrichissement en le transistor de type à déplétion et l'implantation d'ions d'impureté pour modifier le transistor constituant la ROM masquée en la résistance sont effectuées par le même processus d'implantation ionique. Des modes de réalisation préférés de la présente invention sont maintenant décrits en détail en référence aux dessins. Dans la description qui suit, le type P est considéré comme le premier type de conductivité, tandis que le type N est considéré comme le deuxième type de conductivité, bien que ces types de conductivité puissent être inversés. La figure 1 est une vue en coupe longitudinale représentant une partie principale d'un dispositif à circuit intégré à semiconducteur conforme à un mode de réalisation 1 de la présente invention; la figure 2 est une vue en coupe longitudinale représentant la partie principale du dispositif à circuit intogré à semiconducteur dans une étape de fabrication conforme à un mode de réalisation 1 de la présente invention; la figure 3 est une vue en coupe longitudinale représentant la partie principale du dispositif à circuit intégré à semiconducteur dans l'étape de fabrication conforme à un mode de réalisation 1 de la présente invention; la figure 4 est une vue en coupe longitudinale représentant la partie principale du dispositif à circuit intégré à semiconducteur dans l'étape de fabrication conforme à un mode de réalisation 1 de la présente invention; la figure 5 est une vue en coupe longitudinale représentant une partie principale d'un dispositif à circuit intogré à semiconducteur conforme à 3 2821485 un mode de réalisation 2 de la présente invention; la figure 6 est une vue en coupe longitudinale représentant la partie principale du dispositif à circuit intégré à semiconducteur dans une étape de fabrication conforme à un mode de réalisation 2 e la présente invention; la figure 7 est une vue en coupe longitudinale représentant la partie principale d'un dispositif à circuit intégré à semiconducteur conforme à un mode de réalisation 3 de la présente invention; la figure 8 est une vue en coupe longitudinale représentant la partie principale du dispositif à circuit intégré à semiconducteur dans une étape de fabrication conforme au mode de réalisation 3 de la présente invention; la figure 9 est une vue en coupe longitudinale représentant la partie principale du dispositif à circuit intégré à semiconducteur dans l'étape de fabrication conforme au mode de réalisation 3 de la présente invention; la figure 10 est une vue en coupe longitudinale représentant la partie principale du dispositif à circuit intégré à semiconducteur dans l'étape de fabrication conforme au mode de réalisation 3 de la présente invention; la figure 11 est une vue en coupe longitudinale représentant une partie principale d'un dispositif à circuit intégré à semiconducteur conforme à un mode de réalisation 4 de la présente invention; la figure 12 est une vue en coupe longitudinale représentant la partie principale du dispositif à circuit intégré à semiconducteur dans une étape de fabrication conforme au mode de réalisation 4 de la présente invention; la figure 13 est une vue en coupe longitudinale représentant la partie principale du dispositif à circuit intégré à semiconducteur dans l'étape de fabrication conforme au mode de réalisation 4 de la présente invention; la figure 14 est une vue en coupe longitudinale représentant la partie principale du dispositif à circuit intégré à semiconducteur dans l'étape de fabrication conforme au mode de réalisation 4 de la présente invention; la figure 15 est une vue en coupe longitudinale représentant une partie principale d'un dispositif à circuit intégré à semiconducteur conforme à un mode de réalisation 5 de la présente invention; la figure 16 est une vue en coupe longitudinale représentant la partie principale du dispositif à circuit intégré à semiconducteur dans une 4 2821485 étape de fabrication conforme au mode de réalisation 5 de la présente invention; la figure 17 est une vue en coupe longitudinale représentant la partie principale du dispositif à circuit intégré à semiconducteur dans l'étape de fabrication conforme au mode de réalisation 5 de la présente invention; la figure 18 est une vue en coupe longitudinale représentant la partie principale du dispositif à circuit intégré à semiconducteur dans l'étape de fabrication conforme au mode de réalisation 5 de la présente invention; la figure 19 est une vue en coupe longitudinale représentant une partie principale d'un dispositif à circuit intégré à semiconducteur conforme à un mode de réalisation 6 de la présente invention; la figure 20 est une vue en coupe longitudinale représentant la partie principale du dispositif à circuit intégré à semiconducteur dans une étape de fabrication conforme au mode de réalisation 6 de la présente invention; la figure 21 est une vue en coupe longitudinale représentant la partie principale du dispositif à circuit intégré à semiconducteur dans l'étape de fabrication conforme au mode de réalisation 6 de la présente invention; la figure 22 est une vue en coupe longitudinale représentant la partie principale du dispositif à circuit intégré à semiconducteur dans l'étape de fabrication conforme au mode de réalisation 6 de la présente invention; la figure 23 est une vue en coupe longitudinale représentant la partie principale du dispositif à circuit intégré à semiconducteur conforme à un mode de réalisation 7 de la présente invention; la figure 24 est une vue en coupe longitudinale représentant la partie principale du dispositif à circuit intégré à semiconducteur dans une étape de fabrication conforme au mode de réalisation 7 de la présente invention; la figure 25 est une vue en coupe longitudinale représentant la partie principale du dispositif à circuit intégré à semiconducteur dans l'étape de fabrication conforme au mode de réalisation 7 de la présente invention; la figure 26 est une vue en coupe longitudinale représentant la partie principale du dispositif à circuit intégré à semiconducteur dans l'étape de fabrication conforme au mode de réalisation 7 de la présente invention; la figure 27 est une diagramme schématique représentant un exemple d'une puce à circuit intégré à laquelle est appliqué le dispositif à 2821485 circuit intégré à semiconducteur conforme à la présente invention. Mode de réalisation 1 La figure 1 est une vue en coupe longitudinale représentant une partie principale d'un dispositif à circuit intégré à semiconducteur conforme à un mode de réalisation 1 de la présente invention. Dans le dispositif à circuit intégré à semiconducteur, un transistor 101 NMOS (que l'on appelle ci-après un "transistor MOS à déplétion") servant en tant que transistor MIS de type à déplétion pour l'utilisation dans un circuit de production de tension de référence, par exemple, et un transistor NMOS (appelé ci-après un "transistor ROM masquée") constituant une ROM masquée sont formés sur un substrat 1 à semiconducteur. Une région 2 de puits de type P est formée au côté principal du substrat 1 à semiconducteur de type P. Une pellicule 3 d'oxyde de champ pour la séparation d'éléments est formoe sur la surface de la région 2 de puits. La pellicule 3 d'oxyde de champ sépare le transistor 101 MOS de déplétion et le transistor 102 de ROM masquée l'un de l'autre. Le transistor 101 MOS de déplétion est constitué d'une région 11 de source N+, d'une région 12 de drain N+, d'une région 13 de canal interposée entre la région 11 de source N+ et la région de drain N+, d'une pellicule 14 d'isolation de grille et d'une électrode 15 de grille formée sur la région 13 de canal. La région 13 de canal est formée par implantation d'ions pour former une région de canal P dans la région 13 de canal et par implantation d'ions pour modifier la région de canal P en une région de déplétion N-. L'implantation d'ions pour former la région de canal P est effectuée afin de réguler une tension de seuil d'un autre transistor, qui n'est pas illustré, qui est intégré avec le transistor 101 MOS de déplétion sur le substrat 1 à semiconducteur. La région de déplétion N- est formée par des ions ayant une quantité de dosage de 1 x 1042 à 5 x 1042/cm2. Bien que non restreinte de manière particulière, une quantité de dosage d'ions pour former la région de canal P est d'environ 1,2 x 1042/cm2, et une quantité de dosage d'ions pour former la région de déplétion N- est d'environ 3 x 1042/cm2. Dans ce cas, la quantité de dose totale d'ions pour former la région 13 de canal est d'environ 1,8 x 1042/cm2. Dans le cas o le transistor 101 MOS de déplétion est utilisé pour un circuit de production de tension de référence, une tension 6 2821485 de sortie varie à l'intérieur du domaine de + 0,5 %. Le transistor 102 de ROM masquée est constitué d'une région 21 de source N+, d'une région 22 de drain N+, d'une région 23 de canal interposée entre la région 21 de source N+ et la région 22 de drain N+, et d'une pellicule 24 d'isolation de grille et d'une électrode 25 de grille formée sur la région 23 de canal. La région 23 de canal est formée en modifiant une région de canal P+ formée dans la région 23 de canal en une résistance par implantation d'ions en même temps que l'implantation d'ions pour réguler une tension de seuil d'un autre transistor qui n'est pas illustré. Une quantité de dosage d'ions pour modifier la région de canal P en une résistance est de 1 x 1042 à 5 x 1042/cm2, et ainsi l'implantation d'ions pour modifier la région de canal P en une résistance est effectuée en même temps que l'implantation d'ions pour modifier la région 13 de canal en le transistor 101 MOS de déplétion dans la région de déplétion. Le transistor 15102 de ROM masquce a une longueur de canal d'environ 1,6 um, et une largeur de canal d'environ 2 um, par exemple. La résistance à l'état passant du transistor 102 de ROM masquée est d'environ 100 kQ. Parmi les transistors constitu ant la RO M masq uée, seu is l es transistors correspondant aux adresses souhaitées de la ROM masquée sont modifiés en des résistances, comme c'est le cas avec le transistor 102 ROM masquée mentionné ci-dessus. Les ions d'impureté pour modifier des transistors en des résistances ne sont pas implantés dans les autres transistors constituant la ROM masquce puisqu'elle est protégée par un masque pendant cette période. Il convient de noter qu'une pellicule d'isolation d'intercouche, une électrode de source, une électrode de drain, un câblage, une pellicule de passivation et analogues, sontomis de la figure 1 (ceci s'applique également aux autres dessins). On donne maintenant une description d'un processus de fabrication du dispositif à circuit intégré à semiconducteur conforme au mode de réalisation 1. Lesfigures 1 à 4 sont des vues en coupe longitudinale représentant une partie principale du dispositif à circuit intégré à semiconducteur dans une étape de fabrication conforme au mode de réalisation 1. Premièrement, comme représenté à la figure 2, la région 2 de puits et la pellicule 3 d'oxyde de champ sont formées au côté principal du substrat 1 à semiconducteur par des procédés respectifs connus. Des ions BF2 ayant une quantité de dosage d'environ 1,2 x 7 2821485 1042/cm2 sont implantés dans toute la surface du substrat par un procédé d'implantation ionique pour former une région de canal P. Ensuite, en utilisant un masque qui est ouvert dans une région o le transistor 101 MOS de déplétion est formé et une région o le transistor 102 de ROM masquée est formé, des ions P avec une quantité de dosage d'environ 3 x 1042/cm2 sont implantés dans la région o le transistor 101 MOS de déplétion est formé et la région o le transistor 102 de ROM masquée est formé. Le masque protège une région o aucun ion P n'est implanté. Les ions implantés sont activés par traitement thermique pour former les régions 13, 23 de canal. Plus précisément, l'implantation d'ions P à la suite de l'implantation d'ions BF2 forme la région 13 de canal dans le transistor 101 MOS de déplétion et forme la région 23 de canal dans le transistor 102 ROM masquée. Une pellicule d'oxyde mince est ensuite éliminée des régions o les éléments respectifs sont formés. La figure 3 représente l'état décrit ci-dessus. Les pellicules 14, 24 d'isolation de grille et les électrodes 15, 25 d e grille sont a lors formoes par d es procédés con n us respectifs, co m me représenté à la figure 4. Les régions 11, 21 de source N+ et les régions 12, 22 de drain N+ sont alors formées par autoalignement en utilisant les électrodes 15, 25 de grille en tant que masques. Ceci est illustré à la figure 1.11 va de soi que chaque région de diffusion d'impureté est activée par traitement thermique. Bien que non illustrée, une pellicule d'isolation d'intercouche est laminée sur toute la surface du substrat et des trous de contact sont formés dans la surface du substrat. L'électrode de source, I'électrode de drain, le câblage et la pellicule de passivation et analogues sont alors formés pour terminer le dispositif à circuit intégré à semiconducteur. Conformément au mode de réalisation 1 décrit ci-dessus, puisque la quantité de dosage d'ions P pour former la région 13 de canal dans le transistor 101 MOS de déplétion est égale à la quantité de dosage des ions P pour former la région 23 de canal dans le transistor 102 de ROM masquée, les ions P peuvent être implantés dans les régions respectives par le même processus d'implantation ionique. Ceci permet l'intégration du transistor 101 MOS de déplétion et du transistor 102 de ROM masquée sur le même substrat 1 à semiconducteur, tout en minimisant une augmentation du nombre d'étapes de fabrication du transistor 101 MOS de déplétion. 8 2821485 Mode de réalisation 2 La figure 5 est une vue en coupe longitudinale représentant une partie principale d'un circuit intégré à semiconducteur conforme à un mode de réalisation 2 de la présente invention. Avec la disposition du mode de réalisation 1, le dispositif à circuit intégré à semiconducteur conforme au mode de réalisation 2 est construit de sorte qu'une région 16 LDD N- ayant une concentration en impureté plus faible que les régions 11,12 de source N+ est formée entre la région 11 de source N+ et la région 13 de canal dans un transistor 201 de type MOS à déplétion et une région 26 LDD N- ayant une concentration en impureté plus faible que les régions 12, 22 de drain N+, est formée entre la région 21 de source N+ et les région 22 de drain N+ et la région 23 de canal dans un transistor 202 de ROM masquée. En outre, des pellicules 17, 27 d'espacement sont prévues dans les parties latérales des électrodes 15, 25 de grille. Sinon, la disposition du mode de réalisation 2 est identique à celle du mode de réalisation 1. Ainsi, des parties et des éléments du mode de réalisation 2 correspondant à ceux du mode de réalisation 1 sont désignés par les mémes références numériques, et leur description en est omise. Conformément au mode de réalisation 2, dans le cas o le transistor 201 MOS de déplétion est utilisé pour un circuit de production de tension de référence, une tension de sortie varie à l'intérieur du domaine compris entre + 0,5 %. Le transistor 202 de ROM masquée a une longueur de canal d'environ 1,um et une largeur de canal d'environ 2,um, par exemple. La résistance à l'état passant du transistor 202 de ROM masquée est d'environ 100 kQ. On donne maintenant une description d'un processus de fabrication du dispositif à circuit intégré à semiconducteur conforme au mode de réalisation 2. La figure 6 est une vue en coupe longitudinale représentant une partie principale du dispositif à circuit intégré à semiconducteur dans une étape de fabrication conforme au mode de réalisation 2. D'abord, comme c'est le cas avec le mode de réalisation 1, la région 2 de puits et la pellicule 3 d'oxyde de champ sont formées (se référer à la figure 2) et les régions 13, 23 de canal sont formoes par implantation d'ions BF2 et d'ions P pour éliminer une pellicule d'oxyde de surface (se rapporter à la figure 3). Ensuite, comme représenté à la figure 6, les pellicules 14, 24 d'isolation de grille et les électrodes 15, 25 de grille sont formoes par des 9 2821485 procédés connus respectifs, et les régions 16, 26 LDD N- sont formées par autoalignement en utilisant les électrodes 15, 25 de grille en tant que masques. Les pellicules 17, 27 d'espacement sont alors formées, et les régions 11, 21 de source N+ et les régions 12, 22 de drain N+ sont formées par autoalignement en utilisant les pellicules 17, 27 d'espacement en tant que masque. Ceci est illustré à la figure 5. Il va de soi que chaque région de diffusion d'impureté est activée par traitement thermique. Bien que non illustrée, une pellicule d'isolation d'intercouche est laminée sur toute la surface du substrat, et des trous de contact sont formés dans le substrat. Une électrode de source, une électrode de drain, un câblage, une pellicule de passivation et analogues sont alors formés pour terminer le dispositif à circuit intégré à semiconducteur. Conformément au mode de réalisation 2 décrit ci-dessus, les ions P pour former les régions 13, 23 de canal peuvent être implantés dans ies régions respectives par le même processus d'implantation ionique similaire au mode de réalisation 2, et ceci permet l'intégration du transistor 201 MOS de déplétion et du transistor 202 de ROM masquée sur un substrat 1 à semiconducteur tout en minimisant une augmentation du nombre d'étapes de fabrication du transistor 201 MOS de déplétion. Mode de réalisation 3 La figure 7 est une vue en coupe longitudinale représentant une partie principale d'un circuit intégré à semiconducteur conforme à un mode de réalisation 3 de la présente invention. Avec la disposition du mode de réalisation 2, le dispositif à circuit intégré à semiconducteur conforme au mode de réalisation 3 est constitué d'une région 4 d'arrêt de tension de perçage de type P, formée entre la région 11 de source N+ et la région 12 de drain N+ dans un transistor 301 MOS de déplétion et entre la région 21 de source N+ et la région 22 de drain dans un transistor 302 de ROM masquée. Sinon, la disposition du mode de réalisation 3 est identique à celle du mode de réalisation 2. Ainsi, des parties et des éléments du mode de réalisation 3 correspond ant à ceux d u mode de réal isation 2 sont désig nés pa r l es mêmes références numériques, et leur description est ici omise. Conformément au mode de réalisation 3, dans le cas o le transistor 301 MOS de déplétion est utilisé pour un circuit de production de tension de référence, une tension de sortie varie dans un domaine allant de + 2821485 0,5 %. Le transistor 302 de ROM masquée a une longueur de canal d'environ 0,6,um et une largeur de canal d'environ 1,um, par exemple. La résistance à l'état passant du transistor 302 de ROM masquée est d'environ 100 kQ. Une description est maintenant donnée d'un processus de fabrication du dispositif à circuit intégré à semiconducteur conforme au mode de réalisation 3. Les figures 8 à 10 sont des vues en coupe longitudinale représentant une partie principale du dispositif à circuit intégré à semiconducteur dans une étape de fabrication conforme au mode de réalisation 3. D'abord, comme représenté à la figure 8, la région 2 de puits est formée au côté principal du substrat 1 à semiconducteur, la région 4 formant arrêt de tension de perçage de type P est alors formée par un procédé connu, et en outre, on forme la pellicule 3 d'oxyde de champ. Comme représenté à la figure 9, les régions 13, 23 de canal sont alors formées par implantation d'ions BF2 et d'ions P pour éliminer une pellicule d'oxyde de surface. Ensuite, comme représenté à la figure 10, les pellicules 14, 24 d'isolation de grille, les électrodes 15, 25 de grille et les régions 16, 26 LDD N- sont formées, les pellicules 17, 27 d'espacement sont alors formées, et les régions 11, 21 de source N+ et les régions 12, 22 de drain N+ sont formées. Ceci est illustré à la figure 7. Il va de soi que chaque région à diffusion d'impureté est activée par traitement thermique. Bien que non illustrée, une pellicule d'isolation d'intercouche est laminée sur toute la surface du substrat, et des trous de contact sont formés sur la surface du substrat. Une électrode de source, une électrode de drain, un câblage, une pellicule de passivation et analogues sont alors formés pour terminer le dispositif à circuit intégré à semiconducteur. Conformément au mode de réalisation 3 décrit ci-dessus, les ions P pour former les régions 13, 23 de canal peuvent être implantés dans les régions respectives par le même processus d'implantation ionique similaire aux modes de réalisation 1 et 2, et ceci permet l'intogration du transistor 301 MOS de déplétion et du transistor 302 de ROM masquée sur un substrat 1 à semiconducteur tout en minimisant l'augmentation du nombre d'étapes de fabrication du transistor 301 MOS de déplétion. Mode de réalisation 4 La figure 11 est une vue en coupe longitudinale représentant 11 2821485 une partie principale d'un circuit intégré à semiconducteur conforme à un mode de réalisation 4 de la présente invention. Avec la disposition du mode de réalisation 3, le dispositif à circuit intégré à semiconducteur conforme au mode de réalisation 4 est construit de sorte qu'un transistor 303 NMOS et un transistor 304 NMOS constituant un dispositif CMOS submicronique ainsi que le transistor 301 MOS de déplétion et le transistor 302 de ROM masquée sont intégrés sur un substrat 1 à semiconducteur. Le transistor 303 NMOS et le transistor 304 PMOS sont construits de manière ordinaire et par conséquent, leur description est ici omise. A la figure 11, les références numériques 31, 32, 33, 34, 35 et 36 désignent une région de source N+, une région de drain N+, une région de canal, une pellicule d'isolation de grille, une électrode de grille, une région LDDN- et une pellicule d'espacement respectivement dans le transistor 303 NMOS. A la figure 11, les références numériques 41, 42, 43, 44, 45, 46 et 47 désignent une région de source P+, une région de drain P+, une région de canal, une pellicule d'isolation de grille, une électrode de grille, une région LDDP- et une pellicule d'espacement respectivement dans le transistor 304 PMOS. Le transistor 303 NMOS est formé dans la région 2 de puits de type P. et l'arrêt 4 de tension de perçage P est disposé entre la région 31 de source N+ et la région 32 de drain N+ dans le transistor 303 NMOS. Le transistor 304 PMOS est formé dans une région 5 de puits de type N disposée au côté principal du substrat 1 à semiconducteur. Une région 6 d'arrêt de tension de perçage Nest disposée entre la région 41 de source P+ et la région 42 de drain N+ dans le transistor 304 PMOS. Sinon, la disposition du mode de réalisation 4 est identique à celle du mode de réalisation 3. Ainsi, d es parties et d es élé ments d u mod e de réal isation 4 correspond ant à ceux du mode de réalisation 3 sont désignés par les mêmes références numériques, et leur description est ici omise. Conformément au mode de réalisation 4, dans le cas o le transistor 301 MOS de déplétion est utilisé pour un circuit de production de tension de référence, une tension de sortie varie à l'intérieur d'un domaine de + 0, 5 %. Le transistor 302 de ROM masquée a une longueur de canal d'environ 0, 6,um et une largeur de canal d'environ 1,um, par exemple. La résistance à l'état passant du transistor 302 de ROM masquce est d'environ kQ. 12 2821485 On donne maintenant une description d'un processus de fabrication du dispositif à circuit intégré à semiconducteur conforme au mode de réalisation 4. Lesfigures 12 à 14 sont des vues en coupe longitudinale représentant une partie principale du dispositif à circuit intégré à semiconducteur dans une étape de fabrication conforme au mode de réalisation 4. D'abord, comme représenté à la figure 12, la région 5 de puits de type N et la région 2 de puits de type P sont formées dans cetordre au côté principal du substrat 1 à semiconducteur. Ensuite, la région 4 d'arrêt de tension de perçage P et la région 6 d'arrêt de tension de perçage N- sont formées par des procédés connus, et la pellicule 3 d'oxyde de champ est ensuite formée. Les régions 33, 43 de canal sont alors formees par implantation d'ions BF2, comme représenté à la figure 13. A cette occasion, les ions BF2 sont également implantés dans les régions 13, 23 de canal dans le transistor 301 MOS de déplétion et le transistor 302 de ROM masquée respectivement. Des ions P sont alors implantés avec un masque protégeant le transistor 303 NMOS, le transistor 304 PMOS et une partie des transistors constituant une ROM masquée pour former les régions 13, 23 de canal. Une pellicule d'oxyde de surface est ensuite éliminée. Ensuite, comme représenté à la figure 14, les pe!licules 14, 24, 34, 44 d'isolation de grille et les électrodes 15, 25, 35, 45 de grille sont formées, les régions 16, 26, 36 LDD N- et la région 46 LDD P sont formées dans cet ordre. Les pellicules 17, 27, 37, 47 d'espacement sont alors formées, les régions 11, 21 de source N+ et les régions 12, 22 de drain N+ sont formées, et la région 41 de source P+ et la région 42 de drain P+ sont formées. Ceci est illustré à la figure 11. Il va de soi que chaque région à diffusion d'impureté est activée par traitement thermique. Bien que non illustrée, une pellicule d'isolation d'intercouche est laminée sur toute la surface du substrat, et des trous de contact sont formés dans la surface du substrat. Une électrode de source, une électrode de drain, un câblage, une pellicule de passivation et analogues sont alors formés pour terminer le dispositif à circuit intégré à semiconducteur. Conformément au mode de réalisation 4 décrit ci-dessus, les ions P pour former les régions 13, 23 de canal peuvent être implantés dans les régions respectives par le même processus d'implantation ionique que d ans le cas d es mod es de réal isation 1 à 3, et ceci pe rmet l'i ntég ration d u 13 2821485 transistor 301 MOS de déplétion et du transistor 302 de ROM masquée sur un substrat 1 à semiconducteur, tout en minimisant une augmentation du nombre d'étapes dans la fabrication du transistor 301 MOS de déplétion. En outre, le transistor 301 MOS de déplétion, le transistor 302 de ROM masquce et le dispositif CMOS (303, 304) submicronique peuvent être intégrés sur un substrat 1 à semiconducteur. Mode de réalisation 5 La figure 15 est une vue en coupe longitudinale représentant une partie principale du dispositif à circuit intégré à semiconducteur conforme à un mode de réalisation 5 de la présente invention. Avec la disposition du mode de réalisation 2 représenté à la figure 5, le dispositif à circuit intégré à semiconducteur conforme au mode de réalisation 5 est construit de sorte que le transistor 303 NMOS et le transistor 304 PMOS ainsi que le transistor 201 MOS de déplétion et le transistor 202 de ROM masquée sont intégrés sur un substrat 1 à semiconducteur. Plus précisément, le mode de réalisation 5 est différent du mode de réalisation 4 par le fait que la région 4 d'arrêt de tension de perçage P n'est pas disposée dans le transistor MOS de déplétion ou le transistor de ROM masquée. Sinon, la disposition du mode de réalisation 5 est identique à celle des modes de réalisation 2 ou 4. Par conséquent, des parties et des éléments du mode de réalisation 5 correspondant à ceux des modes de réalisation 2 ou 4 sont désignés par les mêmes références numériques, et leur description est ici omise. Si la région 4 d'arrêt de tension de perçage P n'est pas disposoe dans le transistor 201 MOS de déplétion comme c'est le cas avec le mode de réalisation 5, la région 4 d'arrêt de tension de perçage P ne doit pas étre disposée dans le transistor 202 de ROM masquée. Ceci est dû au fait que la valeur optimum de la concentration en impureté des régions 13, 23 de canal se décale vers une valeur représentant une concentration plus faible si la région 4 d'arrêt de tension de perçage P n'est pas disposée dans le transistor 202 MOS de déplétion. Si le transistor 202 de ROM masquée a la région 4 d'arrêt de tension de perçage P, la résistance de la ROM est augmentée de manière significative pour abaisser la vitesse de réponse. On va maintenant donner une description d'un processus de fabrication du dispositif à circuit intégré à semiconducteur conforme au mode 14 2821485 de réalisation 5. Les figures 16 à 18 sont des vues en coupe longitudinale représentant une partie principale du dispositif à circuit intégré à semiconducteur dans une étape de fabrication conforme au mode de réalisation 5. D'abord, comme représenté à la figure 16, la région 5 de puits de type N et la région 2 de puits de type P sont formées en séquence du côté principal du substrat 1 à semiconducteur. Ensuite, un masque protège une région o le transistor 202 de ROM masquée est formé et une région o le transistor 304 PMOS est formé, et dans une région o le transistor 303 NMOS est formé, la région 4 d'arrêt de tension de perçage P est formée par un procédé connu. En outre, un masque protège une région o le transistor 201 MOS de déplétion est formé, une région o le transistor 202 de ROM masquée est formé, et une région o le transistor 303 NMOS est formé, et dans une région o le transistor 304 PMOS est formé, la région 6 d'arrêt de tension de perçage N- est formée par un procédé connu. La pellicule 3 d'oxyde de champ est alors formée. Les régions 33, 43 de canal sont alors formées par implantation d'ions BF2, comme représenté à la figure 17, et les régions 13, 23 de canal sont formées par implantation d'ions P avec un masque protégeant le transistor 303 NMOS, le transistor 304 PMOS et une partie des transistors constituant la ROM masquce. Une pellicule d'oxyde de surface est ensuite . , élmnee. Ensuite, comme représenté à la figure 18, les pellicules 14, 24, 34, 44 d'isolation de grille et les électrodes 15, 25, 35, 45 de grille, les régions 16, 26, 36 LDD N- et la région 46 LDD P sont formées en séquence. Les pellicules 17, 27, 37, 47 d'espacement, les régions 11, 21, 31 de source N+ et les régions 12, 22, 32 de drain N+, la région 41 de source P+ et la région 42 de drain P+ sont alors formées en séquence. Ceci est illustré à la figure 15.11 faut noter que chaque région de diffusion d'impureté est activoe par traitement thermique. Bien que cela ne soit pas illustré, une pellicule d'isolation d'intercouche est laminée sur toute la surface du substrat, et des trous de contact sont formés dans la surface du substrat. Une électrode de source, une électrode de drain, un câblage, une pellicule de passivation et analogues sont alors formés pour terminer le dispositif à circuit intégré à semiconducteur. Conformément au mode de réalisation 5 décrit ci-dessus, les 2821485 ions P pour former les régions 13, 23 de canal peuvent être implantés dans les régions respectives par le même processus d'implantation ionique que celui dans le cas des modes de réalisation 1 à 4, et ceci permet l'intégration du transistor 201 MOS de déplétion et du transistor 202 de ROM masquce sur le même substrat 1 à semiconducteur, tout en minimisant l'augmentation du nombre d'étapes lors de la fabrication du transistor 201 MOS de déplétion. En outre, le transistor 201 MOS de déplétion, le transistor 202 de ROM masquée et le dispositif CMOS (303, 304) submicronique peuvent être intégrés sur un substrat 1 à semiconducteur. En outre, conformément au mode de réalisation 5, comme la région 4 d'arrêt de tension de perçage P n'est pas disposée dans le transistor 201 MOS de déplétion, le nombre de couches de diffusion, qui détermine une tension de seuil du transistor 201 MOS de déplétion, est plus petit que le nombre de couches de diffusion dans le mode de réalisation 4 et ce d'une valeur 1. Ceci empêche la variation de la tension de seuil, et dans le cas o le transistor 201 MOS de déplétion est utilisé pour le circuit de production de tension de référence, la tension de sortie varie à l'intérieur d'un domaine plus petit. Mode de réalisation 6 La figure 19 est une vue en coupe longitudinale représentant une partie principale du dispositif à circuit intégré à semiconducteur conforme à un mode de réalisation 6 de la présente invention. Avec la disposition du mode de réalisation 2 représenté à la figure 5, le dispositif à circuit intégré à semiconducteur conforme au mode de réalisation 6 est construit de sorte qu'un transistor 403 NMOS et un transistor 404 PMOS ainsi que le transistor 201 MOS de déplétion et le transistor 202 de ROM masquée sont intégrés sur un substrat 1 à semiconducteur. Plus précisément, le mode de réalisation 6 est différent du mode de réalisation 5 par le fait que, à la fois la région 4 d'arrêt de tension de perçage P et la région 6 d'arrêt de tension de perçage N- sont construites sous la forme d'une poche. Sinon, la disposition du mode de réalisation 6 est identique au mode de réalisation 5. Par conséquent, des parties et des éléments du mode de réalisation 6 correspondant à ceux du mode de réalisation 5 sont désignés par les mêmes références numériques, et leur description est ici omise. 16 2821485 Une description est maintenant donnée d'un processus de fabrication du dispositif à circuit intégré à semiconducteur conforme au mode de réalisation 6. Les figures 20 à 22 sont des vues en coupe longitudinale représentant une partie principale du dispositif à circuit intégré à semiconducteur dans une étape de fabrication conforme au mode de réalisation 6. D'abord, comme représenté à la figure 20, la région 5 de puits de type N et la région 2 de puits de type P sont formées en séquence au côté principal du substrat 1 à semiconducteur. La pellicule 3 d'oxyde de champ est alors formée. Les régions 33, 43 de canal sont alors formées par implantation d'ions BF2, comme représenté à la figure 21, et les régions 13, 23 de canal sont formées par implantation d'ions P avec un masque qui protège le transistor 403 NMOS, le transistor 404 PMOS et une partie des transistors constituant la ROM masquée. Une pellicule d'oxyde de surface est ensuite éliminée. Ensuite, comme représenté à la figure 22, les pellicules 14, 24, 34, 44 d'isolation de grille et les électrodes 15, 25, 35, 45 de grille sont formées en séquence. Les pellicules 17, 27, 37, 47 d'espacement, les régions 11, 21, 31 de source N+ et les régions 12, 22, 32 de drain N+, la région 41 de source P+ et la région 42 de drain P+ sont alors formoes en séquence. Ensuite, un masque protège une région o le transistor 201 MOS de déplétion est formé, une région o le transistor 202 de ROM masquée est formé et une région o le transistor 404 PMOS est formé, et dans une région o le transistor 403 NMOS est formé, la région 4 d'arrêt de tension de perçage P est formée par un procédé d'implantation ionique sur la base d'un autoalignement en utilisant l'électrode 35 de grille en tant que masque. En outre, un masque protège une région o le transistor 201 MOS de déplétion est formé, une région o le transistor 202 de ROM masquée est formé et une région o le transistor 403 NMOS est formé, et dans une région o le transistor404 PMOS est formé, la région 6 d'arrêt de tension de perçage N- est formée par un procédé d'implantation ionique connu fondé sur un autoalignement en utilisant l'électrode 45 de grille en tant que masque. Ensuite les régions 16, 26, 36 LDD N- et la région 46 LDD P sont formées en séquence. Ceci est illustré à la figure 22. Les pellicules 17, 27, 37, 47 d'espacement, les régions 11, 21, 31 de source N+ et les régions 12, 22, 32 de drain N+, la région 41 de source 17 2821485 P+ et la région 42 de drain P+ sont formées en séquence. Ceci est illustré à la figure 19. Il convient de noter que chaque région à diffusion d'impureté est activée par traitement thermique. Bien que cela ne soit pas illustré, une pellicule d'isolation d'intercouche est laminée sur toute la surface du substrat, et des trous de contact sont formés dans la surface du substrat. Une électrode de source, une électrode de drain, un cablage, une pellicule de passivation et analogues sont alors formés pour terminer le dispositif à circuit intégré à semiconducteur. Conformément au mode de réalisation 6 décrit ci-dessus, les ions P pour former les régions 13, 23 de canal peuvent étre implantés dans les régions respectives par le méme processus d'implantation ionique que dans le cas des modes de réalisation 1 à 5, et ceci permet l'intégration du transistor 201 MOS de déplétion et du transistor 202 de ROM masquée sur un substrat 1 à semiconducteur, tout en minimisant une augmentation du nombre d'étapes de la fabrication du transistor 201 MOS de déplétion. En outre, le transistor 201 MOS de déplétion, le transistor 202 de ROM masquée et le dispositif (403, 404) CMOS submicronique peuvent étre intégrés sur un substrat 1 à semiconducteur. En outre, conformément au mode de réalisation 6, comme la région 4 d'arrét de tension de perçage P n'est pas disposée dans le transistor 201 MOS de déplétion, le nombre de couches de diffusion, qui détermine une tension de seuil du transistor 201 MOS de déplétion, est plus petit de 1 que le nombre de couches de diffusion dans le mode de réalisation 4. Ceci empéche la variation de la tension de seuil, et dans le cas o le transistor 201 MOS de déplétion est utilisé pour le circuit de production de tension de rétérence, la tension de sortie varie à l'intérieur d'un domaine plus petit. Mode de réalisation 7 La figure 23 est une vue en coupe longitudinale représentant une partie principale du dispositif à circuit intégré à semiconducteur conforme à un mode de réalisation 7 de la présente invention. Avec la disposition du mode de réalisation 3 représenté à la figure 7, le dispositif à circuit intogré à semiconducteur conforme au mode de réalisation 7 est construit de sorte que le transistor 202 de ROM masquée conforme au mode de réalisation 2 à la figure 5 et le transistor 303 NMOS et le transistor 304 PMOS constituant le dispositif CMOS submicronique sont intégrés sur un substrat 1 à 18 2821485 semiconducteur. Plus précisément, le mode de réalisation 7 est différent du mode de réalisation 4 par le fait que la région 4 d'arrêt de tension de perçage P n'est pas disposée dans le transistor de ROM masquée. En d'autres s termes, le mode de réalisation 7 est différent du mode de réalisation 5 ou 6 par le fait que la région 4 d'arrêt de tension de perçage P est disposée dans le transistor MOS de déplétion. Il convient de noter que des parties et des éléments du mode de réalisation 7 correspondant à ceux des autres modes de réalisation sont désignés par les mêmes références numériques, et qu'une description de ceux-ci est omise ici. Une description est maintenant donnée d'un processus de fabrication du dispositif à circuit intégré à semiconducteur conforme au mode de réalisation 7. Les figures 24 à 26 sont des vues en coupe longitudinale représentant une partie principale du dispositif à circuit intégré à semiconducteur dans une étape de fabrication conforme au mode de réalisation 7. D'abord, comme représenté à la figure 24, la région 5 de puits de type N et la région 2 de puits de type P sont formées en séquence du côté principal du substrat 1 à semiconducteur. La pellicule 3 d'oxyde de champ est alors formoe. Ensuite, un masque protège une région o le transistor 202 de ROM masquée est formé et une région o le transistor 304 PMOS est formé, et dans une région o le transistor 301 MOS de déplétion est formé et un région o le transistor 303 NMOS est formé, la région 4 d'arrêt de tension de perçage P est formée par un procédé connu. En outre, un masque protège une région o le transistor 301 MOS de déplétion est formé, une région o le transistor 302 de ROM masquée est formé et une région o le transistor 304 NMOS est formé, et dans une région o le transistor 304 PMOS est formé, la région 6 d'arrêt de tension de perçage N- est formée par un procédé connu. La pellicule 3 d'oxyde de champ est alors formée. Les régions 33, 43 de canal P sont alors formoes par implantation d'ions BF2, comme représenté à la figure 25 et un masque protège le transistor 303 NMOS, le transistor 304 PMOS et une partie des transistors constituant la ROM masquée pour former les régions 13, 23 de canal par implantation d'ions P. Une pellicule d'oxyde de surface est ensuite éliminée. Ensuite, comme représenté à la figure 26, les pellicules 14, 24, 19 2821485 34, 44 d'isolation de grille et les électrodes 15, 25, 35, 45 de grille, les régions 16, 26, 36 LDD N- et la région 46 LDD P sont formées en séquence. Ensuite, les pellicules 17, 27, 37, 47 d'espacement, les régions 11, 21, 31 de source N+ et les régions 12, 22, 32 de drain N+, la région 41 de source P+ et la région 42 de drain P+ sont formées en séquence. Ceci est illustré à la figure 23.11 va de soi que chaque région de diffusion d'impureté est activoe par traitement thermique. Bien que cela ne soit pas illustré, une pellicule d'isolation d'intercouche est laminée sur toute la surface du substrat, et des trous de contact sont formés dans la surface du substrat. Une électrode de source, une électrode de drain, du câblage, une pellicule de passivation et analogues sont alors formés pour terminer le dispositif à circuit intogré à semiconducteur. Conformément au mode de réalisation 7 décrit ci-dessus, les ions P pour former les régions 13, 23 de canal peuvent être implantés dans les régions respectives par le même processus d'implantation ionique que dans le cas des modes de réalisation 1 à 6, et ceci permet l'intégration du transistor 301 MOS de déplétion et du transistor 302 ROM masquée sur un substrat 1 à semiconducteur, tout en minimisant une augmentation du nombre d'étapes lors de la fabrication du transistor 301 MOS de déplétion. En outre, le transistor 301 MOS de déplétion, le transistor 302 de ROM masquée et le dispositif (303, 304) CMOS submicronique peuvent être intégrés sur un substrat 1 à semiconducteur. En outre, conformément au mode de réalisation 7, la résistance de la ROM est abaissée pour améliorer la vitesse de réponse puisque la concentration en impureté des régions 13, 23 de canal est augmentée conformément à la concentration en impureté de la région 4 d'arrêt de tension de perçage P, bien que la tension de seuil du transistor 301 MOS de déplétion puisse varier dans une plus grande mesure que dans le mode de réalisation 5 ou 6, puisque la région 4 d'arrêt de tension de perçage P est disposée dans le transistor 301 MOS de déplétion. Il va de soi qu'il n'est pas dans l'intention de cette présente description de limiter l'invention aux modes de réalisation décrits cidessus et qu'au contraire l'invention vise à couvrir toutes les modifications, structures en variante et équivalents de celle-ci. En outre, le dispositif à circuit intégré à semiconducteur conforme aux modes de réalisation décrits ci-dessus permet d'installer sur une puce à circuit intégré un circuit numérique ayant une ROM 2821485 masquée et un circuit de production de tension de référence constitué d'un transistor MOS de type à déplétion. La figure 27 est un schéma représentant un exemple d'une puce à circuit intogré à laquelle est appliquée le dispositif à circuit intégré à semiconducteur conforme à la présente invention. La puce à circuit intégré est un micro-ordinateur à une puce dans laquelle une ROM 72, une RAM 72, une CPU 73, un circuit 74 (A/N) de conversion analogique- numérique, un circuit de production de tension de référence 75 (alimentation en puissance), etc., sont intégrés sur un substrat 7 à semiconducteur, et à sa périphérie, une région de circuit d'entrée/sortie (I/O) 76, un patin 77 de liaison et analogues, sont disposés. Dans les modes de réalisation décrits ci-dessus, les transistors 101, 201, 301 MOS de déplétion sont utilisés pour le circuit 75 de production de tension de référence, les transistors 102, 202, 302 de ROM masquée constituent la ROM 71, et les transistors 303, 403 NMOS et les transistors 304, 404 PMOS sont utilisés pour la CPU 73 ou analogue. La vitesse de fonctionnement de la CPU 73 et analogue est de préférence d'environ un à plusieurs MHz. Conformément à la présente invention, I'implantation d'ions d'impureté pour modifier le transistor de type à enrichissement en le transistor de type à déplétion et l'implantation d'ions d'impureté pour modifier le transistor constituant la ROM masquce en une résistance sont effectuées par le même processus d'implantation ionique, et ceci permet l'intégration du transistor MIS de déplétion, le transistor constituant la ROM masquée et le CMOS submicronique sur le même substrat à semiconducteur sans augmenter le nombre d'étapes pour le traitement du transistor de type à déplétion. 21 2821485 REVENDICATIONS 1. Dispositif à circuit intégré à semiconducteur, caractérisé en ce qu'il comporte: un transistor (101,201,301) MIS de type à déplétion, dans lequel une région de puits d'un premier type de conductivité est formée d'un côté principal d'un substrat à semiconducteur, une région de source d'un deuxième type de conductivité et une région de drain de deuxième type de conductivité sont formées dans la région de puits avec une région de canal interposée entre elles, et une électrode de grille est formée sur la région de canal à travers une pellicule d'isolation de grille, la région de canal ayant une concentration en impureté telle qu'elle permet le transport de courant lorsqu'une tension grille-source est nulle; et un transistor, dans lequel une région d'un premier type de conductivité est formée du côté principal du substrat à semiconducteur, une région de canal ayant la même concentration en impureté que la région de canal dans le transistor (101,201,301) MIS de type à déplétion est formée dans la région de puits, une région de source de deuxième type de conductivité et une région de drain de deuxième type de conductivité sont formées des deux côtés de la région de canal, et une électrode de grille est formée sur la région de canal à travers une pellicule d'isolation de grille, le transistor (102,202,302) constituant une partie d'une ROM masquée. 2. Dispositif à circuit intégré à semiconducteur suivant la revendication 1, caractérisé en ce qu'une région LDD de deuxième type de conductivité ayant une concentration en impureté plus faible que celle de la région de source ou de la région de drain dans des transistors respectifs parmi le transistor (101,201,301) MIS de type à déplétion et le transistor (102, 202,302) constituant une partie de la ROM masquée est formée entre la 22 2821485 région de canal et la région de source et entre la région de canal et la région de drain dans des transistors respectifs parmi le transistor (101, 201,301) MIS de type à déplétion et le transistor (102,202,302) constituant une partie de la ROM masquce. 3. Dispositif à circuit intégré à semiconducteur suivant la revendication 1 ou 2, caractérisé en ce que une région d'arrêt de tension de perçage d'un premier type de conductivité est disposée entre la région de source et la région de drain dans des transistors respectifs parmi le transistor (101,201,301) MIS de type à déplétion et le transistor (102,202,302) constituant une partie de la ROM masquée. 4. Dispositif à circuit intégré à semiconducteur suivant la revendication 2, caractérisé en ce qu'il comporte: un transistor NMOS (303,403) de type à enrichissement dans lequel une région de puits de type P est formée d'un côté principal d'un substrat à semiconducteur, une région de source de type N et une région de drain de type N sont formées dans la région de puits avec une région de canal interposée entre elles, une région LDD de type N ayant une concentration en impureté plus faible que celle de la région de source ou de la région de drain est formoe entre la région de canal et la région de source et entre la région de canal et la région de drain, une électrode de grille est formée sur la région de canal à travers une pellicule d'isolation de grille, et une région d'arrêt de tension de perçage de type P est formoe entre la région de source et la région de drain; et u n tra nsistor PM OS (304,404) de type à en rich issement, dans lequel une région de puits de type N est formée du côté principal du substrat à semiconducteur, une région de source de type P et une région de drain de type P sont formées dans la région de puits, avec une région de canal interposée entre elles, une région LDD de type P ayant une concentration en impureté plus faible que celle de la région de source ou de la région de drain est formée entre la région de canal et la région de source et entre la région de canal et la région de drain, une électrode de grille est formée sur la région de canal à travers une pellicule d'isolation de grille, et une région d'arrêt de tension de perçage de type N est formée entre la région de source et la région de drain. 23 2821485 5. Dispositif à circuit intégré à semiconducteur suivant la revendication 4, caractérisé en ce qu'une région d'arrêt de tension de perçage d'un premier type de conductivité est disposée entre la région de source et la région de drain dans le transistor (101,201,301) MIS de type à déplétion. 6. Dispositif à circuit intégré à semiconducteur suivant la revendication 5, caractérisé en ce qu'une région d'arrêt de tension de perçage de premier type de conductivité est disposée entre la région de source et la région de drain dans le transistor (102,202,302) constituant une partie de la ROM masquée. 7. Procédé de fabrication d'un dispositif à circuit intégré à semiconducteur, caractérisé en ce qu'il comporte les étapes qui consistent à: lors de la formation d'un transistor (101,201,301) MIS de type à déplétion et d'un transistor (102,202,302) constituant une partie d'une ROM masquce sur un substrat à semiconducteur, former une région de puits d'un premier type de conductivité dans une région o le transistor (101,201,301) MIS de type à déplétion est formé et une région o le transistor (102,202,302) constituant une partie d'une ROM masquée est formé, et par oxydation sélective, former la région o un transistor (101, 201,301) MIS de type à déplétion est formé et la région o le transistor (102,202,302) constituant une partie de la ROM masquée est formé; implanter des ions d'impureté d'un premier type de conductivité dans la région o le transistor (101,201,301) MIS de type à déplétion est formé et la région o le transistor (102,202,302) constituant une partie de la ROM masquce est formé; implanter des ions d'impureté d'un deuxième type de conductivité dans la région o le transistor (101,201,301) MIS de type à déplétion est formé et la région o le transistor (102,202,302) constituant une partie de la ROM masquée est formé, de sorte que du courant est transporté lorsqu'une tension grille-source du transistor (101,201,301) MIS de type à déplétion est nulle; et former une pellicule d'isolation de grille, une électrode de grille, une région de source d'un deuxième type de conductivité, et une région de 24 2821485 drain d'un deuxième type de conductivité dans des transistors respectifs parmi le transistor (101,201,301) MIS de type à déplétion et le transistor