FR 2811167 A1 20020104 FR 0008495 A 20000630 Procédé et dispositif de synthèse de fréquence utilisant une boucle à phase asservie fractionnaire La présente invention concerne le domaine de la synthèse de fréquences, en particulier à des fins de modulation et de démodulation de signaux, et a pour objet un procédé de synthèse de fréquence au moyen d'une boucle à phase asservie fractionnaire et un dispositif synthétiseur de fréquences mettant en oeuvre ce procédé. On connaît déjà de nombreux procédés et dispositifs réalisant, notamment par l'intermédiaire d'une boucle asservie en phase, la synthèse de fréquences en fournissant un signal de sortie dont la fréquence est un multiple entier de la fréquence d'un signal de référence. Dans ces procédés et dispositifs, le signal de sortie est, normalement après division en fréquence, comparé à un signal de référence et la différence de phase 49: 15 utilisée pour piloter la sortie. Généralement, le signal de sortie est généré par un oscillateur contrôlé en tension (VCO) auquel est appliqué, après filtrage, le signal de sortie du comparateur de phase en tant que signal d'entrée de commande en fréquence. Ces procédés et dispositifs trouvent notamment application dans les modules d'émission et de réception des systèmes de communication, en particulier de radiocommunication, en tant que moyens pour changer de canaux d'émission ou de réception. Plus récemment ont été développés des synthétiseurs de fréquence intégrant des diviseurs fractionnaires de fréquences dans leur boucle à phase asservie et permettant virtuellement de fournir n'importe quelle fréquence en signal de sortie. La présente invention vise notamment les procédés de synthèse de fréquence et les synthétiseurs de fréquences dans lesquels la fréquence du signal de sortie d'un dispositif synthétiseur de fréquences est comparée dans une boucle à phase asservie à division fractionnaire à celle d'un signal de référence délivré, directement ou après division fréquentielle, par un générateur dont la fréquence peut être modifiée de manière contrôlée, le code ou facteur de division de la boucle à phase asservie étant fourni par un convertisseur Sigma-Delta. Le convertisseur Sigma-Delta reçoit, en tant que signal d'entrée, la valeur fractionnaire à appliquer en tant que facteur de division de 2811 167 2 - fréquence et délivre en conséquence un code ou facteur de division, sous forme d'un nombre binaire, à un diviseur de fréquence programmable intégré dans la boucle à phase asservie. Or, cette fonction est généralement réalisée dans un circuit intégré et, dans une telle implémentation, la surface occupée et la puissance consommée sont des paramètres critiques, ces derniers augmentant bien entendu avec l'augmentation de la complexité du circuit concerné. Il a alors été proposé d'utiliser des codes fractionnaires situés, en termes de valeur, immédiatement au-dessus ou immédiatement en- dessous de la valeur cible exacte, de manière à éviter les codes trop complexes à générer. Toutefois, il en résulte que la boucle à phase asservie n'est pas verrouillée précisément sur la bonne fréquence, d'o une baisse des performances de ladite boucle. Le problème posé à la présente invention consiste donc à proposer, dans le contexte des procédés et dispositifs de synthèse de fréquences fractionnaires tel que mentionnés ci-dessus, une solution permettant de réduire la surface et la consommation de la fonction de division fréquentielle fractionnaire, et plus généralement de la synthèse de fréquence, par la mise en oeuvre d'un code ou d'un facteur de division moins complexe, tout en conservant des performances quasi-optimales pour la boucle à phase asservie. A cet effet, la présente invention a pour objet un procédé de synthèse de fréquence, dans lequel la fréquence du signal de sortie d'un dispositif synthétiseur de fréquences est comparée dans une boucle à phase asservie à division fractionnaire à celle d'un signal de référence délivré, directement ou après division fréquentielle, par un générateur dont la fréquence peut être modifiée de manière contrôlée, le code ou facteur de division de la boucle à phase asservie étant fourni par un convertisseur Sigma-Delta, caractérisé en ce qu'il consiste à modifier la fréquence du signal de référence pour compenser un éventuel décalage dans la fréquence du signal de sortie par rapport à la fréquence souhaitée. L'invention a également pour objet un dispositif synthétiseur de fréquences, comprenant notamment, d'une part, une boucle à phase asservie à division fractionnaire intégrant un comparateur qui compare la fréquence du signal de sortie dudit dispositif à celle d'un signal de référence 2811 167 - 3 - délivré, directement ou après traitement par un diviseur de fréquence, par un générateur dont la fréquence peut être modifiée de manière contrôlée et faisant également partie dudit dispositif et, d'autre part, un convertisseur Sigma-Delta fournissant le code ou facteur de division de la boucle à phase asservie fractionnaire, caractérisé en ce que le convertisseur Sigma-Delta est d'un ordre inférieur à l'ordre nécessaire pour fournir exactement le code ou facteur de division adéquat et en ce que le dispositif comporte des moyens pour modifier la fréquence du signal de référence pour compenser le décalage entre la fréquence du signal de sortie et la fréquence souhaitée. L'idée de base de la présente invention consiste par conséquent à simplifier la complexité du convertisseur Sigma-Delta, tout en évitant tout décalage dans la fréquence du signal de sortie. L'invention sera mieux comprise, grâce à la description ci- après, qui se rapporte à un mode de réalisation préféré, donné à titre d'exemple non limitatif, et expliqué avec référence au dessin schématique annexé dont la figure unique représente, sous la forme d'un schéma bloc synoptique, un dispositif synthétiseur de fréquence selon l'invention. Comme indiqué précédemment, I'invention vise principalement, dans un procédé de synthèse de fréquence mettant en oeuvre un dispositif 1 à boucle à phase asservie à division fractionnaire 2, à utiliser un convertisseur Sigma-Delta 4 de structure moins complexe (par exemple d'ordre 1 au lieu d'ordre 3), donc d'encombrement réduit et à plus faible consommation, et à modifier la fréquence Fref du signal de référence Sref pour compenser un éventuel décalage dans la fréquence Fout du signal de sortie Sout par rapport à la fréquence Ftheo souhaitée et correspondant à la consigne. Selon l'invention, I'amplitude de la modification de la fréquence Fref du signal de référence Sref est fonction de l'amplitude de la différence entre, d'une part, le code ou facteur de division théorique permettant d'obtenir un signal de sortie Sout présentant la fréquence souhaitée Ftheo et, d'autre part, le code ou facteur de division effectivement délivré par le convertisseur Sigma-Delta 4. La fonction déterminant la relation entre l'amplitude de la modification de la fréquence Fref et l'amplitude de la différence [code théorique / code pratique effectivement délivré], pourra être établie lors -4- d'une phase de calibrage du dispositif synthétiseur de fréquences 1, préalablement à la mise en oeuvre effective du procédé. Conformément à un mode de réalisation préféré de l'invention, représenté à la figure du dessin annexé, le générateur 3 délivrant le signal de référence Sref consiste en un oscillateur à quartz et la modification de la fréquence Fref du signal de référence Sref est obtenue par une variation contrôlée de la charge capacitive du quartz 3' dudit oscillateur 3, commandée par le convertisseur 4. La présente invention a également pour objet comme le montre la figure du dessin annexé, un dispositif synthétiseur de fréquences 1, comprenant notamment, d'une part, une boucle à phase asservie à division fractionnaire 2 intégrant un comparateur 5 qui compare la fréquence Fout du signal de sortie Sout dudit dispositif 1 à celle Fref d'un signal de référence Sref délivré, directement ou après traitement par un diviseur de fréquence 6, par un générateur 3 dont la fréquence peut être modifiée de manière contrôlée et faisant également partie dudit dispositif 1 et, d'autre part, un convertisseur Sigma-Delta 4 fournissant le code ou facteur de division de la boucle à phase asservie fractionnaire 2. Ce dispositif est caractérisé en ce que le convertisseur Sigma- Delta 4 est d'un ordre inférieur à l'ordre nécessaire pour fournir exactement le code ou facteur de division adéquat et en ce que le dispositif 1 comporte des moyens pour modifier la fréquence Fref du signal de référence Sref pour compenser le décalage entre la fréquence Fout du signal de sortie Sout et la fréquence Ftheo souhaitée. Préférentiellement, ledit dispositif 1 mettra en oeuvre le procédé décrit ci-dessus. Comme le montre la figure du dessin annexé, le code ou facteur de division fourni par le convertisseur 4 est délivré à un diviseur de fréquence programmable 7 faisant partie de la boucle à phase asservie 2, ledit diviseur 7 étant éventuellement précédé par un diviseur préalable 8 dont il contrôle le module. Avantageusement, le dispositif synthétiseur de fréquence 1 se présente sous la forme d'un circuit intégré spécifique (ASIC) intégrant, outre les circuits mentionnés ci-dessus, également une pompe à charge 9, et associé à un filtre passe-bas 10, précédant l'oscillateur commandé en tension 1 1 (VCO) qui fournit le signal de sortie Sout. -5 - La mise en ceuvre de l'invention est particulièrement aisée lorsque la commande du générateur de référence 3 est intégré dans le même circuit intégré ASIC. Enfin, la présente invention concerne également un terminal mobile ou fixe de radiocommunication, faisant partie d'un réseau, caractérisé en ce qu'il comporte notamment un dispositif 1 tel que décrit ci- dessus. Grâce à l'invention, il est donc possible de réduire la surface d'un dispositif synthétiseur de fréquence 1 à boucle à phase asservie 2, d'améliorer la précision de la fréquence de sortie dudit dispositif et de réduire la puissance consommée. Bien entendu, I'invention n'est pas limitée au mode de réalisation décrit et représenté au dessin annexé. Des modifications restent possibles, notamment du point de vue de la constitution des divers éléments ou par substitution d'équivalents techniques, sans sortir pour autant du domaine de protection de l'invention. -6- REVENDICATIONS R E V E N D I C A T I O N S 1) Procédé de synthèse de fréquence, dans lequel la fréquence du signal de sortie d'un dispositif synthétiseur de fréquences est comparée dans une boucle à phase asservie à division fractionnaire à celle d'un signal de référence délivré, directement ou après division fréquentielle, par un générateur dont la fréquence peut être modifiée de manière contrôlée, le code ou facteur de division de la boucle à phase asservie étant fourni par un convertisseur Sigma-Delta, caractérisé en ce qu'il consiste à modifier la fréquence (Fref) du signal de référence (Sref) pour compenser un éventuel décalage dans la fréquence (Fout) du signal de sortie (Sout) par rapport à la fréquence (Ftheo) souhaitée. 2) Procédé selon la revendication 1, caractérisé en ce que l'amplitude de la modification de la fréquence (Fref) du signal de référence (Sref) est fonction de l'amplitude de la différence entre, d'une part, le code ou facteur de division théorique permettant d'obtenir un signal de sortie (Sout) présentant la fréquence souhaitée (Ftheo) et, d'autre part, le code ou facteur de division effectivement délivré par le convertisseur Sigma-Delta (4). 3) Procédé selon l'une quelconque des revendications 1 et 2, caractérisé en ce que le générateur (3) délivrant le signal de référence (Sref) consiste en un oscillateur à quartz et en ce que la modification de la fréquence (Fref) du signal de référence (Sref) est obtenue par une variation contrôlée de la charge capacitive du quartz (3') dudit oscillateur (3). 4) Dispositif synthétiseur de fréquences, comprenant notamment, d'une part, une boucle à phase asservie à division fractionnaire intégrant un comparateur qui compare la fréquence du signal de sortie dudit dispositif à celle d'un signal de référence délivré, directement ou après traitement par un diviseur de fréquence, par un générateur dont la fréquence peut être modifiée de manière contrôlée et faisant également partie dudit dispositif et, d'autre part, un convertisseur Sigma-Delta fournissant le code ou facteur de division de la boucle à phase asservie fractionnaire, caractérisé en ce que le convertisseur Sigma-Delta (4) est d'un ordre inférieur à l'ordre nécessaire pour fournir exactement le code ou facteur de division adéquat et en ce que le dispositif (1) comporte des moyens pour modifier la fréquence (Fref) du signal de référence (Sref) pour -7compenser le décalage entre la fréquence (Fout) du signal de sortie (Sout) et la fréquence (Ftheo) souhaitée. ) Dispositif selon la revendication 4, caractérisé en ce que l'amplitude de la modification de la fréquence (Fref) du signal de référence (Sref) est fonction de l'amplitude de la différence entre, d'une part, le code ou facteur de division théorique permettant d'obtenir un signal de sortie (Sout) présentant la fréquence souhaitée (Ftheo) et, d'autre part, le code ou facteur de division effectivement délivré par le convertisseur Sigma-Delta (4) à un diviseur de fréquence programmable (7) faisant partie de la boucle à phase asservie (2). 6) Dispositif selon l'une quelconque des revendications 4 et 5, caractérisé en ce que le générateur (3) délivrant le signal de référence (Sref) consiste en un oscillateur à quartz commandé en tension (VCXO) et en ce que la modification de la fréquence (Fref) du signal de référence (Sref) est obtenue par une variation contrôlée de la charge capacitive du quartz (3') dudit oscillateur (3). 7) Dispositif selon l'une quelconque des revendications 4 à 6, caractérisé en ce qu'il se présente sous la forme d'un circuit intégré spécifique (ASIC). 8) Terminal mobile ou fixe de radiocommunication, faisant partie d'un réseau, caractérisé en ce qu'il comporte notamment un dispositif (1) selon l'une quelconque des revendications 4 à 7.