FR 2802734 A1 20010622 FR 9915816 A 19991215 I PROCEDE DE CORRECTION D'UN BIT DANS UNE CHAINE DE BITS La présente invention concerne les mémoires non volatiles, notamment les mémoires programmables et effaçables électriquement du type EEPROM ou FLASH comprenant des cellules mémoire pourvues de transistors à grille flottante. Dans les mémoires programmables et effaçables électriquement, la valeur d'un bit stocké dans une cellule mémoire est représentée par une caractéristique électrique rémanente de la cellule, qui peut être modifiée à volonté par des opérations d'effacement ou de programmation de la cellule pour l'enregistrement d'un "1l" ou d'un "0". Plus particulièrement, la programmation ou l'effacement d'une cellule mémoire comprenant un transistor à grille flottante consiste dans l'injection ou l'extraction de charges électriques dans la grille du transistor, par effet tunnel (effet Fowler-Nordheim) ou par injection d'électrons chauds (Hot Electron Injection), au moyen d'une haute tension de programmation ou d'effacement Vpp de l'ordre de 10 à 20 V. Les charges électriques injectées ou extraites de la grille flottante déterminent la tension de seuil Vt du transistor, qui constitue ainsi la caractéristique électrique rémanente représentative du bit stocké dans la cellule mémoire. La lecture d'une cellule mémoire comprenant un transistor à grille flottante consiste ainsi à comparer la tension de seuil Vt du transistor avec une tension de référence Vt0 qui se trouve sensiblement à mi-chemin entre la tension de seuil négative d'un transistor programmé et la tension de seuil positive d'un transistor effacé. La tension de seuil Vt du transistor est supposée demeurer stable dans le temps, normalement pendant 2 2802734 plusieurs années, dans des conditions de température et d'utilisation déterminées. En d'autres termes, les charges électriques injectées dans la grille du transistor y demeurent indéfiniment piégées tant qu'une5 opération inverse d'effacement n'est pas effectuée, et les charges électriques extraites ne retournent pas, en principe, dans la grille effacée, tant qu'une opération inverse de programmation n'est pas effectuée. Toutefois, il arrive que des imperfections de fabrication affectent la stabilité de certaines cellules entraînant occasionnellement une erreur de lecture d'un bit. Par exemple, la tension de seuil négative d'un transistor programmé, qui représente par convention un bit à "1", peut lentement évoluer vers une valeur positive. Tant que la tension de seuil reste inférieure à la tension de référence Vto, le transistor est considéré comme programmé. Toutefois, la tension de seuil peut également évoluer sensiblement au-delà de la tension de référence Vt0. Il se produit alors une corruption de donnée, un 11"0" étant lu dans la mémoire au lieu du "1" initialement enregistré, ou inversement. Pour cette raison, une mémoire non volatile est généralement pourvue d'un circuit de correction d'erreur, pour détecter et corriger un bit erroné dans une chaîne de bits au moyen d'un code de correction d'erreur (ECC). Le code de correction d'erreur est inséré dans la chaîne de bits au moment de son enregistrement dans la mémoire, et est calculé au moyen d'un algorithme déterminé, par exemple l'algorithme de Hamming bien connu de l'homme de l'art. L'inconvénient de l'algorithme de Hamming, et plus généralement de tout algorithme de correction d'erreur classique, est qu'il génère des codes d'une longueur non négligeable au regard du nombre de bits à sécuriser. Ainsi, un code de Hamming doit comprendre: - au moins 4 bits pour détecter et corriger un bit erroné et un seul dans un mot de 8 bits, 3 2802734 - au moins 5 bits pour détecter et corriger un bit erroné dans un mot de 16 bits, - au moins 6 bits pour détecter et corriger un bit erroné dans un mot de 32 bits, etc... La prévision d'un tel code de correction complique l'architecture de la mémoire en raison du nombre de cellules mémoire supplémentaires devant être prévues pour son enregistrement. De plus, le circuit de correction d'erreur est d'autant plus complexe que le code de correction est long. Pour fixer les idées, la figure 1 représente schématiquement l'architecture d'une mémoire MEM1 comprenant des lignes de mots WL0 à WLN et des lignes de bits BL0 à BL11. La mémoire MEM1 est pourvue d'un décodeur de lignes de mots WLD, d'un décodeur de lignes de bits BLD et d'un circuit de lecture SA comprenant 12 circuits de lecture élémentaires SA0 à SA1l ("sense amplifiers"). Chaque ligne de mot WLi comprend 8 bits de données b0 à b7 et quatre bits de contrôle b8 à bll formant par exemple un code de Hamming, permettant de détecter et de corriger un bit erroné parmi les 12 bits b0 à b1l. Lorsqu'une ligne de mot est sélectionnée par le décodeur WLD et que les cellules correspondantes sont activées en lecture par le décodeur BLD, le circuit SA délivre les 12 bits b0 à bl de la ligne de mot sélectionnée. Les bits b0 à b1l sont envoyés à un circuit de correction DCC, qui délivre en sortie les huit bits de données b0 à b7 après avoir éventuellement détecté et corrigé un bit erroné. Une telle mémoire présente l'inconvénient de comprendre 33% de cellules réservées à la détection et à la correction des défaillances éventuelles des autres cellules mémoire. D'autre part, bien que le rapport entre le nombre de bits de contrôle et la longueur totale d'une ligne de mot soit plus avantageux dans le cas d'une ligne de mot 4 2802734 de longueur importante, comme on l'a vu plus haut, la probabilité d'avoir plus d'un bit erroné dans une chaine de bits de grande longueur est, en contrepartie, plus élevée. La fiabilité d'une mémoire va donc en diminuant avec l'accroissement de la taille des lignes de mots. Bien entendu, il est envisageable d'associer à une ligne de mot de grande taille un code de contrôle permettant la détection et la correction de deux bits distincts, mais cela est équivalent au fait de prévoir une mémoire ayant des lignes de mots deux fois plus courtes avec un code de correction d'un bit par ligne de mot. Ainsi, le rapport entre le pourcentage de bits de contrôle et la fiabilité d'une mémoire est pratiquement incompressible dans la technique actuelle. La présente invention vise à pallier ces inconvénients. Plus particulièrement, la présente invention vise un moyen permettant de réduire la taille des codes de correction d'erreur dans les mémoires non volatiles, et de simplifier l'architecture des mémoires et la structure des circuits de correction d'erreur. Pour atteindre cet objectif, la présente invention se fonde sur la constatation selon laquelle la complexité d'un code de correction d'erreur est liée au fait que le code doit permettre à la fois d'identifier le bit erroné et de corriger le bit erroné identifié. Ainsi, une idée générale de la présente invention est de séparer la fonction de détection d'erreur, d'une part, et la fonction de correction d'erreur, d'autre part. Plus particulièrement, une première idée de la présente invention est d'intégrer la fonction de détection d'erreur dans le processus de lecture d'une cellule mémoire, en définissant, dans la fourchette de valeurs que peut présenter la caractéristique électrique rémanente d'une cellule mémoire, une région interdite se trouvant entre l'état programmé et l'état effacé. Cette 2802734 région interdite est considérée, selon l'invention, comme correspondant à un bit erroné. Une deuxième idée de la présente invention est de prévoir un procédé de correction d'erreur simplifié, dépourvu de la fonction de détection d'erreur, nécessitant un code de correction d'erreur de faible longueur. Plus particulièrement, la présente invention prévoit un procédé de correction d'un bit erroné dans une chaîne de bits, comprenant les étapes consistant à prévoir dans la chaîne de bits un premier bit de parité calculé à partir des autres bits de la chaîne de bits à un instant o le bit erroné était valable, calculer la bonne valeur du bit erroné au moyen des autres bits de la chaîne de bits comprenant le bit de parité, et remplacer le bit erroné par sa bonne valeur. Selon un mode de réalisation, le procédé comprend les étapes consistant à calculer un second bit de parité en fonction de tous les bits de la chaîne de bits autres que le bit erroné, et remplacer le bit erroné par le second bit de parité. Selon un mode de réalisation, le bit erroné reçoit par convention une valeur logique sans influence sur le calcul de parité, et le second bit de parité est calculé à partir de tous les bits de la chaîne de bits, y compris le bit erroné. Selon un mode de réalisation, la chaîne de bits est lue dans une mémoire non volatile. Selon un mode de réalisation, pour corriger plus d'un bit dans un mot binaire, on décompose la chaîne de bits en au moins deux chaînes de bits comprenant chacune un bit de parité. La présente invention concerne également une mémoire non volatile comprenant des cellules mémoire rémanentes, des moyens de lecture d'une chaîne de bits dans la mémoire, et des moyens de correction d'un bit erroné dans une chaîne de bits lue dans la mémoire, dans 6 2802734 laquelle les moyens de correction comprennent des moyens pour calculer un bit de parité à partir des bits de la chaîne de bits, et des moyens pour remplacer un bit erroné par le bit de parité calculé. Selon un mode de réalisation, les moyens de lecture d'une chaîne de bits sont agencés pour attribuer à un bit erroné une valeur logique sans influence sur un calcul de parité, et les moyens pour calculer un bit de parité sont agencés pour recevoir en entrée tous les bits de la chaîne de bits, y compris le bit erroné. Selon un mode de réalisation, la valeur d'un bit dans une cellule mémoire est représentée par une caractéristique électrique rémanente de la cellule et la mémoire comprend les moyens de lecture agencés pour délivrer un bit ayant une première valeur logique quand la caractéristique rémanente d'une cellule mémoire est supérieure à un premier seuil, délivrer un bit ayant une deuxième valeur logique quand la caractéristique rémanente d'une cellule mémoire est inférieure à un second seuil inférieur au premier seuil, et délivrer un signal de bit erroné quand la caractéristique rémanente d'une cellule mémoire est comprise entre le premier et le second seuils. Selon un mode de réalisation, les moyens de lecture sont agencés pour délivrer un bit ayant la deuxième valeur logique quand la caractéristique rémanente d'une cellule mémoire est inférieure au premier seuil. Selon un mode de réalisation, la mémoire comprend des cellules mémoire comportant des transistors à grille flottante et des moyens pour comparer le courant traversant une cellule à deux courants de référence et émettre le signal de bit erroné lorsque le courant traversant le transistor à grille flottante est compris entre les deux courants de référence. Selon un mode de réalisation, le premier et le second seuils définissent une région comprenant le domaine des cellules vierges ou comprise dans le domaine 7 2802734 des cellules vierges, de sorte que l'état erroné d'un bit reste stable dans le temps. Ces objets et caractéristiques de la présente invention, ainsi que d'autres, seront exposés plus en détail dans la description suivante d'un procédé de lecture d'une cellule mémoire incorporant une fonction de détection d'erreur, et d'un procédé de correction d'erreur dépourvu de la fonction de détection d'erreur, en relation avec les figures jointes parmi lesquelles: - la figure 1 représente schématiquement l'architecture d'une mémoire non volatile classique, - les figures 2A, 2B illustrent un procédé classique de lecture d'une cellule mémoire comprenant un transistor à grille flottante, - la figure 3 est le schéma électrique classique d'un circuit de lecture d'une cellule mémoire, - les figures 4A, 4B illustrent un procédé selon l'invention permettant de lire une cellule mémoire et de détecter un bit erroné, - la figure 5 est le schéma électrique d'un circuit de lecture mettant en oeuvre le procédé de l'invention, - la figure 6 illustre un procédé selon l'invention permettant de corriger un bit erroné, - la figure 7 représente de façon schématique l'architecture d'une mémoire non volatile selon l'invention, et - la figure 8 représente le schéma électrique d'un circuit de correction d'erreur selon l'invention, présent dans la mémoire de la figure 7. Procédé classique de lecture d'une cellule mémoire La figure 2A représente trois courbes CO, Cl, C2 illustrant la distribution statistique des tensions de seuil Vt d'un transistor à grille flottante selon l'état du transistor, l'axe des ordonnées représentant une probabilité P. La courbe CO, centrée sur une valeur positive Vt0, représente la distribution de la tension de seuil Vt d'un transistor vierge qui n'a jamais été 8 2802734 programmé ou effacé ou qui a été effacé au moyen d'une lumière ultraviolette. La courbe Cl, centrée sur une valeur négative Vto-, représente la distribution de la tension de seuil négative Vt- d'un transistor programmé, et correspond par convention à un bit égal à 1. La courbe C2, centrée sur une valeur positive Vt0, supérieure à Vt0, représente la distribution de la tension de seuil positive Vt' d'un transistor effacé, et correspond par convention à un bit égal à 0. La figure 2B représente, en liaison avec la figure 2A, des courbes C3, C4, C5 du courant Id traversant un transistor à grille flottante en fonction de la tension grille-source Vgs qui lui est appliquée, pour une tension drain-source Vds constante. La courbe C3 est la courbe courant/tension d'un transistor vierge de tension de seuil Vt0. La courbe C4 est la courbe courant/tension d'un transistor programmé ayant une tension de seuil Vt0o- et la courbe C5 est la courbe courant/tension d'un transistor effacé ayant une tension de seuil Vto+. En pratique, la détection de la tension de seuil Vt d'un transistor, permettant la "lecture" d'un bit, est réalisée par une mesure du courant Id traversant le transistor en appliquant sur sa grille une tension de lecture Vgs = Vread prédéterminée. Le point de fonctionnement correspondant sur la courbe C3 (cellule vierge) donne un courant Iref. Ainsi, tout transistor dans l'état programmé ayant une tension de seuil Vt comprise dans la courbe Cl de la figure 2A présente un courant Id supérieur à Iref, et tout transistor dans l'état effacé ayant une tension de seuil Vt comprise dans la courbe C2 présente un courant Id inférieur à Iref. Par exemple, des transistors ayant respectivement des tensions de seuil égales aux tensions Vt(- et Vt0* (courbes C4 et C5) sont traversés par des courants Il et I2 représentés sur la figure 2B lorsque la tension Vread leur est appliquée. 9 2802734 La figure 3 représente un circuit classique de lecture SAl d'une cellule mémoire CELL, généralement appelée "sense amplifier" (amplificateur détecteur) par l'homme de l'art. La cellule mémoire CELL est agencée dans une ligne de bit 110 alimentée par une tension Vcc, comprenant en série un transistor-diode 110, un transistor cascode 112, deux transistors 113, 114 de sélection de la ligne de bit et la cellule mémoire CELL. La cellule mémoire CELL comprend en série un transistor de sélection de cellule TSL et un transistor à grille flottante FGT. Le circuit de lecture SAl comprend le transistor-diode 111 et le transistor cascode 112 susmentionnés, une branche 120 et un comparateur 140. La branche 120 comprend en série un transistor-diode 121 et un générateur de courant 122 délivrant le courant de référence Iref précédemment décrit. La cathode du transistor-diode 111 est connectée à l'entrée négative du comparateur 140 et la cathode du transistor-diode 121 est connectée à l'entrée positive du comparateur 140. Pour sélectionner la ligne de bit et lire la cellule CELL, deux signaux Y1, Y2 délivrés par un décodeur de lignes de bits sont appliqués sur les grilles des transistors 113, 114, une tension Vcasc est appliquée sur le transistor 112, une tension Vs est appliquée sur la grille du transistor de sélection TSL et la tension de lecture Vread est appliquée sur la grille du transistor FGT. Le courant drain-source Icell traversant le transistor FGT fait apparaître une tension Vcell sur la cathode du transistor-diode 111. Le comparateur 140 reçoit ainsi sur son entrée négative la tension Vcell et sur son entrée positive une tension Vref délivrée par la branche 120, et sa sortie délivre le bit "b" enregistré dans la cellule. Le bit "b" est à 1 si le courant Icell est supérieur à Iref ou à 0 si le courant Icell est inférieur à Iref. 2802734 Comme cela a été expliqué au préambule, l'existence d'un défaut de fabrication du transistor FGT peut avoir comme conséquence le fait que la tension de seuil Vt- du transistor FGT dans l'état programmé, appartenant à la courbe Ci (figure 2A), évolue lentement vers des valeurs positives se trouvant dans région comprenant la courbe CO, qui représente le domaine des cellules vierges. Tant que la tension Vt- reste inférieure à la tension Vt0 le circuit de lecture SAl délivre un bit à 1. Toutefois, la tension Vt- peut également évoluer sensiblement au-delà de la tension Vt0, tout en restant dans le domaine des cellules vierges car un transistor programmé ne peut pas naturellement devenir un transistor effacé, et inversement. Le dépassement de la tension Vt0 provoque une corruption de donnée car la sortie du circuit de lecture SAl délivre dans ce cas un bit à 0. Inversement, la tension de seuil Vt* du transistor FGT dans l'état effacé, appartenant à la courbe C2, peut évoluer vers des valeurs faibles se trouvant dans la partie gauche du domaine des cellules vierges. Le circuit de lecture SAl délivre alors un bit à 1 au lieu d'un bit à 0, ou inversement. Une telle erreur de lecture est détectée dans l'art antérieur au moyen d'un code de correction d'erreur dont les inconvénients ont été mentionnés au préambule. Procédé de lecture d'une cellule mémoire incorporant une détection d'erreur On décrira maintenant un procédé selon l'invention permettant de lire une cellule mémoire tout en détectant la présence d'un bit erroné sans qu'il soit nécessaire de faire appel à un algorithme particulier. Selon l'invention on définit sur la figure 4A, qui est identique à la figure 2A, une région "interdite" délimitée par deux tensions VtI et Vt2, la tension Vt2 étant supérieure à Vtj. La tension Vt1 est de préférence comprise entre la courbe Cl et la courbe CO et la tension Vt2 comprise entre la courbe CO et la courbe C2. En d'autres termes, la région interdite comprend le domaine des cellules vierges o se produisent les phénomènes de corruption de données, comme on l'a vu plus haut. Selon l'invention, toute cellule mémoire présentant une tension de seuil Vt comprise dans la région interdite sera réputée contenir un bit erroné. L'état "erroné" selon l'invention reste stable dans le temps car la tension de seuil d'un transistor initialement programmé ou effacé, ayant évolué vers le domaine des cellules vierges, ne peut pas naturellement évoluer au-delà de ce domaine. Sur la figure 4B, qui est semblable à la figure 2B, les deux tensions Vtl, Vt2 correspondent à deux courbes tension/courant C7, C8, pour une tension de polarisation drain-souce Vds constante et déterminée. En choisissant une tension de lecture Vread supérieure à la tension Vt2, appliquée sur la grille d'une cellule mémoire, les points de fonctionnement correspondants sur les courbes C7, C8 définissent deux courants Iref(1), Iref(0) qui sont respectivement supérieur et inférieur au courant de référence Iref utilisé dans l'art antérieur pour lire une cellule. Ainsi, selon l'invention, tout transistor à grille flottante ayant un courant drain-source Id supérieur à Iref(1) sera réputé contenir un bit à 1, tout transistor à grille flottante ayant un courant drain- source Id inférieur à Iref(O) sera réputé contenir un bit à 0, et tout transistor à grille flottante ayant un courant de fonctionnement Id compris entre Iref(0) et Iref(1) sera réputé contenir un bit erroné. Exemple de réalisation d'un circuit de lecture mettant en oeuvre le procédé selon l'invention La figure 5 représente un circuit de lecture SA2 selon l'invention, connecté à une cellule mémoire CELL agencée dans une ligne de bit 110. La cellule CELL et la ligne de bit 110 ont été décrites plus haut en relation avec la figure 3. 12 2802734 Le circuit de lecture SA2 comprend le transistor- diode 110 et le transistor cascode 112 de la ligne de bit , deux branches 220, 230 et deux comparateurs 240, 250. La branche 220 comprend un transistor-diode 221 et un générateur de courant 222 délivrant le courant de référence Iref(1) décrit plus haut. La branche 230 comprend un transistor-diode 231 et un générateur de courant 232 délivrant le courant de référence Iref(0) décrit plus haut. La ligne de bit 110 délivre une tension Vcell prélevée sur la cathode du transistor-diode 111, la branche 220 délivre une tension Vref(1) prélevée sur la cathode du transistordiode 221 et la branche 230 délivre une tension Vref(0) prélevée sur la cathode du transistor- diode 231. Les tensions Vcell, Vref(1) sont appliquées respectivement sur l'entrée négative et l'entrée positive du comparateur 240 dont la sortie délivre le bit "b" lu dans la cellule. Les tensions Vcell, Vref(0) sont appliquées respectivement sur l'entrée négative et l'entrée positive du comparateur 250 dont la sortie est combinée avec la sortie du comparateur 240 dans une porte OU Exclusif 260. La sortie de la porte 260 délivre un signal d'erreur Sx. Le fonctionnement du circuit SA2 est décrit par le tableau ci-après. Par convention, le signal Sx égal à 1 indique une erreur de lecture. Etat de la cellule Courant IcellBit b Signal Sx Programmée Icell > Iref(1) b = 1 0 Effacée Icell 13 2802734 décalée depuis sa valeur originelle pour entrer dans la région interdite définie plus haut, qui comprend le domaine des cellules vierges. Ici, un bit b erroné correspond à un "0" à la sortie du comparateur 240 mais5 cette valeur est sans importance puisque le signal Sx égal à "1" indique que le bit doit être corrigé. Comme on l'a indiqué plus haut, un bit erroné reste stable dans le temps et ne peut pas tendre vers la valeur 0 ou 1 car le domaine des cellules vierges est stable par nature. Procédé de correction d'un bit sans détection d'erreur Le procédé de lecture qui vient d'être décrit permet de détecter un bit erroné. Un bit erroné étant généralement inclus dans une chaîne de bits, il peut être corrigé au moyen de tout algorithme classique, en insérant un code de correction dans la chaîne de bits. Toutefois, on rappelle ici qu'un objectif de la présente invention est de prévoir un algorithme de correction qui soit simple à mettre en oeuvre et nécessite un code de correction de faible longueur. La détection d'erreur étant effectuée au stade de la lecture du bit, il suffit que le procédé permette de corriger le bit erroné et il n'est pas nécessaire qu'il le détecte. Ici, l'idée de l'invention est d'effectuer cette correction au moyen d'un bit de parité. Plus particulièrement, la présente invention propose d'utiliser un bit de parité comme moyen de correction d'erreur alors qu'un tel bit de parité est utilisé dans l'art antérieur comme moyen de détection d'erreur. Remarquons en effet que dans une chaîne de bits comprenant un bit de parité calculé à partir des autres bits de la chaîne de bits, chaque bit de la chaine de bits est le bit de parité des autres bits de la chaîne de bits. Il est donc possible de retrouver la valeur originelle d'un bit erroné en recherchant la valeur du bit qui satisfait le lien de parité existant entre tous les bits de la chaîne. 14 2802734 La manière la plus directe pour mettre en oeuvre ce procédé consiste à calculer un second bit de parité à partir de tous les autres bits de la chaîne de bits y compris le premier bit de parité (le bit de parité initial), à l'exclusion du bit erroné. Le second bit de parité ainsi calculé donne la bonne valeur du bit erroné. Rappelons qu'un bit de parité est par convention égal à 1 quand le nombre de bits à 1 est impair, et à 0 quand le nombre de bits à 1 est pair. Le procédé selon l'invention est illustré par la figure 6, qui représente la chaîne de bits b0 à b8 suivante: 1 1 X 0 1 0 0 1 1 dans laquelle le bit b8 est le bit de parité des bits b0 à b7, calculé à un instant o ceux-ci sont présumés valables. Le bit b2 est présumé erroné et sa valeur est représentée par un "X". Selon l'invention, on calcule un nouveau bit de parité b9 à partir des bits bo, bl, b3 à b8. Le nouveau bit de parité b9, ici égal à 1, est placé dans la chaîne de bits à la place du bit erroné b2. Outre son extrême simplicité, ce procédé présente l'avantage de ne nécessiter qu'un seul bit de parité pour corriger un bit erroné, quelle que soit la longueur de la chaîne de bits. Il est bien entendu possible de prévoir deux bits de parité dans une chaîne de bits pour corriger deux bits erronés, trois bits de parité pour corriger trois bits erronés, etc.. Par exemple, la chaîne suivante: bo bl b2 b3 b4 b5 b6 b7 b8 b9 comporte 8 bits de données b0 à b7. Le bit b8 est le bit de parité des bits bo-b3 et le bit b9 est le bit de parité des bits b4-b7. 2802734 Bien entendu, le calcul de parité peut être effectué selon toute autre convention, par exemple en prenant en compte le nombre impair de bits à 0 ou le nombre pair de bits à 1. De plus, le bit de parité n'est pas nécessairement placé en bout de chaine et peut occuper un rang prédéterminé dans une chaîne de bits. Mise en oeuvre conjointe du procédé de lecture et du procédé de correction On décrira maintenant un exemple de mise en oeuvre conjointe des deux procédés selon l'invention dans une mémoire MEM2 représentée schématiquement sur la figure 7. La mémoire MEM2 comprend des lignes de mots WL0 à WLN et des lignes de bits BL0 à BL8 comprenant chacune 8 bits de données b0 à b7 et un bit de parité b8. La mémoire MEM1 comporte un décodeur de lignes de mots WLD, un décodeur de lignes de bits BLD et un circuit de lecture SA3. Le circuit SA3 comprend 8 circuits de lecture SA20 à SA27 et un circuit de lecture SA18. Les circuits SA20 à SA27 sont conformes au circuit SA2 décrit plus haut en relation avec la figure 5, et sont dédiés à la lecture des bits de données b0-b7. Le circuit SA18 est conforme au circuit classique SA1 décrit en relation avec la figure 3 et est dédié à la lecture du bit de parité b8. Le circuit de lecture du bit de parité pourrait bien entendu être un circuit SA2 selon l'invention, mais la détection d'une erreur sur le bit de parité ne présente pas ici un grand intérêt. Ainsi, le circuit SA3 délivre en sortie les neuf bits b0-b8 d'une ligne de mot WLisélectionnée par le décodeur WLD et huit signaux d'erreur Sx0 à Sx7 correspondant aux bits de données b0 à b7. Les bits b0 à b8 et les signaux Sx0 à Sx7 sont appliqués à l'entrée d'un circuit de correction d'erreur DCC1 selon l'invention. Le circuit DCC1 délivre en sortie les huit bits de données b0 à b7 après avoir si nécessaire corrigé un bit erroné bi, si le signal Sxi émis pour ce bit est égal à 1. 16 2802734 Il est clair que la mémoire MEM2 est d'une structure plus simple que la mémoire MEM1 décrite au préambule, puisqu'un seul bit de correction b8 est associé à chaque mot de 8 bits. Ainsi, les bits de correction ne représentent ici que 12,5 % des cellules de la mémoire MEM2 contre 33% dans l'art antérieur. De plus, le circuit de correction peut être réalisé de façon simple comme cela sera décrit maintenant. La figure 8 représente un mode de réalisation du circuit de correction DCC1. Celui-ci comprend huit multiplexeurs MUX0 à MUX7 et un circuit PCC de calcul de parité, prenant ici la forme d'une porte OU Exclusif à neuf entrées. Le circuit PCC reçoit en entrée les neuf bits b0 à b8 délivrés par le circuit de lecture SA3 et délivre un bit de parité b9. Les multiplexeurs MUX0 à MUX7 comprennent chacun deux entrées de données et une entrée de commande. Chaque multiplexeur MUX0 à MUX7 reçoit sur sa première entree de donnée l'un des bits b0 à b7 délivrés par les circuits SA20-SA27, reçoit le bit de parité b9 sur son autre entrée de donnée et l'un des signaux Sx0-Sx7 sur son entrée de commande. Le fonctionnement du circuit correcteur DCC1 est particulièrement simple. Chaque multiplexeur MUX0 à MUX7 sélectionne sur sa sortie le bit bi reçu en entrée si le signal Sxi sur l'entrée de commande est à 0, ou sélectionne sur sa sortie le bit de parité b9 si le signal Sxi est égal à 1 (bit erroné). Le circuit DCC1 réalise ainsi le procédé décrit plus haut, en remplaçant un bit erroné par le bit de parité b9 calculé à partir de tous les bits du mot binaire b0-b8, y compris le bit de parité b8. Un bit erroné étant ici par convention égal à 0, comme décrit plus haut, son injection sur l'entrée du circuit PCC est sans influence sur le calcul de parité, qui ne prend en compte que le nombre de "1" présent dans la chaîne de bits. 17 2802734 Bien entendu, le circuit DCC1 ne peut assurer que la correction d'un seul bit à la fois. Pour corriger deux bits ou plus, il faut ajouter un ou plusieurs bits de parité supplémentaires et décomposer le mot binaire en deux ou plusieurs chaînes de bits élémentaires comprenant chacune un bit de parité, comme cela a déjà été expliqué plus haut. Domaine d'application de l'invention Dans ce qui précède, on a décrit le procédé de lecture d'un bit en se référant aux cellules mémoires de type EEPROM, dans lesquelles l'état programmé et l'état effacé se traduisent par des tensions de seuil Vt négatives ou positives. Il apparaîtra clairement à l'homme de l'art que l'enseignement qui précède est applicable aux cellules mémoires de type FLASH, qui ont des transistors à grille flottante dont la tension de seuil Vt, bien que toujours positive, présente des valeurs différentes entre l'état effacé et l'état programmé, se trouvant respectivement au-dessus et au- dessous du domaine des cellules vierges. Comme cela est bien connu de l'homme de l'art, le domaine des tensions de seuil des cellules vierges est une caractéristique technologique que l'on maîtrise par un contrôle du dopage des transistors et/ou de l'épaisseur de l'oxyde de grille. Comme précédemment, on définira une région "interdite" délimitée par deux tensions de référence Vt1, Vt2 et se trouvant à mi-chemin entre la région des tensions de seuil des transistors programmés et la région des tensions de seuil des transistors effacés. De préférence, cette région interdite doit comprendre le domaine des cellules vierges ou au moins être comprise dans le domaine des cellules vierges, afin que l'état "erroné" selon l'invention soit stable. De façon encore plus générale, l'enseignement qui précède est applicable à toute mémoire non volatile dont les cellules mémoires présentent une caractéristique électrique rémanente susceptible de glisser lentement 18 2802734 vers une valeur erronée suite à un défaut de fabrication. La présente invention est ainsi applicable, notamment, aux mémoires ferroelectriques. Par ailleurs, il apparaîtra clairement à l'homme de l'art que le procédé de correction d'erreur selon l'invention peut être combiné avec tout procédé quelconque de détection d'erreur. De même, le procédé de lecture incorporant une détection d'erreur peut être combiné avec tout procédé quelconque de correction10 d'erreur. 19 2802734 REVEND I CATIONS 1. Procédé de correction d'un bit erroné (b2) dans une chaîne de bits (b0b8), caractérisé en ce qu'il comprend les étapes consistant à: - prévoir dans la chaîne de bits un premier bit de parité (b8) calculé à partir des autres bits (b1-b7) de la chaîne de bits à un instant o le bit erroné (b2) était valable, - calculer la bonne valeur (b9) du bit erroné au moyen des autres bits de la chaîne de bits comprenant le bit de parité (b8), et - remplacer le bit erroné (b2) par sa bonne valeur (b9). 2 Procédé selon la revendication 1, comprenant les étapes consistant à: calculer un second bit de parité (b9) en fonction de tous les bits de la chaîne de bits (bl, b3-b8) autres que le bit erroné (b2), et - remplacer le bit erroné (b2) par le second bit de parité (b9) 3. Procédé selon la revendication 2, dans lequel le bit erroné (b2) reçoit par convention une valeur logique ("0") sans influence sur le calcul de parité, et le second bit de parité (b9) est calculé à partir de tous les bits (b1-b8) de la chaîne de bits, y compris le bit erroné. 4. Procédé selon l'une des revendications 1 à 3, dans lequel la chaîne de bits est lue dans une mémoire non volatile (MEM2). 5. Procédé selon l'une des revendications 1 à 4 dans lequel, pour corriger plus d'un bit dans un mot binaire, on décompose la chaîne de bits en au moins deux chaînes de bits comprenant chacune un bit de parité. 6. Mémoire non volatile (MEM2) comprenant des cellules mémoire rémanentes (CELL), des moyens (SA3) de lecture d'une chaîne de bits (b0-b8) dans la mémoire, et 2802734 des moyens de correction (DCC1) d'un bit erroné (b2) dans une chaîne de bits (bo-b8) lue dans la mémoire, caractérisée en ce que les moyens de correction comprennent des moyens (PCC) pour calculer un bit de parité (b9) à partir des bits (b1-b8) de la chaîne de bits, et des moyens (MUX) pour remplacer un bit erroné (b2) par le bit de parité (b9) calculé. 7. Mémoire selon la revendication 6, dans laquelle les moyens (SA3) de lecture d'une chaîne de bits sont agencés pour attribuer à un bit erroné (b2) une valeur logique ("0") sans influence sur un calcul de parité, et les moyens (PCC) pour calculer un bit de parité (b9) sont agencés pour recevoir en entrée tous les bits (b1-b8) de la chaîne de bits, y compris le bit erroné. 8. Mémoire selon l'une des revendications 5 et 6, dans laquelle la valeur d'un bit dans une cellule mémoire est représentée par une caractéristique électrique rémanente de la cellule, caractérisée en ce qu'elle comprend des moyens de lecture (SA3) agencés pour: délivrer un bit ayant une première valeur logique ("1") quand la caractéristique rémanente d'une cellule mémoire est supérieure à un premier seuil (Iref(1)), - délivrer un bit ayant une deuxième valeur logique ("0") quand la caractéristique rémanente d'une cellule mémoire est inférieure à un second seuil (Iref(o0)) inférieur au premier seuil (Iref(1)), et - délivrer un signal de bit erroné (Sx=1) quand la caractéristique rémanente d'une cellule mémoire est comprise entre le premier (Iref(1)) et le second (Iref(o)) seuils. 9. Mémoire selon la revendication 8, dans laquelle les moyens de lecture sont agencés pour délivrer un bit ayant la deuxième valeur logique ("0") quand la caractéristique rémanente d'une cellule mémoire est inférieure au premier seuil. 21 2802734 10. Mémoire selon l'une des revendications 8 et 9, comprenant des cellules mémoire (CELL) comportant des transistors à grille flottante (FGT), et des moyens (SA2) pour comparer le courant traversant une cellule à deux courants de référence (Iref(1), Iref(0)), et émettre le signal de bit erroné (Sx=l) lorsque le courant traversant le transistor à grille flottante est compris entre les deux courants de référence. 11. Mémoire selon l'une des revendications 8 à 10, dans laquelle le premier (Iref(1)) et le second (Iref(o)) seuils définissent une région comprenant le domaine des cellules vierges ou comprise dans le domaine des cellules vierges, de sorte que l'état erroné d'un bit reste stable dans le temps