FR 2800940 A1 20010511 FR 0013667 A 20001025 La présente invention concerne des techniques de multiplexage de données destinées à être utilisées dans des dispositifs à circuit intégré et des circuits pour signaux mixtes, par exemple des convertisseurs numérique- analogique (DAC). Ces dispositifs et circuits pour signaux mixtes comprennent un mélange de circuits intégrés numériques et de circuits analogiques. La figure 1 des dessins annexés présente des parties d'un circuit intégré DAC classique du type appelé "à aiguillage de courant (currentsteering)". Le DAC 1 est conçu pour convertir un mot d'entrée numérique à m bits (Dl1Dm) en un signal de sortie analogique correspondant. Le DAC 1 contient un circuit analogique qui comporte une pluralité (n) de sources de courant identiques 21 à 2n, o n = 2m-1. Chaque source de courant 2 transmet un courant sensiblement constant I. Le circuit analogique comporte en outre une pluralité de circuits de commutation différentiels 41 à 4, correspondant respectivement aux n sources de courant 21 à 2n. Chaque circuit de commutation différentiel 4 est connecté à sa source de courant correspondante et fait commuter le courant I produit par la source de courant soit sur une première borne, connectée à une première ligne de connexion A du convertisseur, soit sur une deuxième borne, connectée à une deuxième ligne de connexion B du convertisseur. Chaque circuit de commutation différentiel 4 reçoit l'un de plusieurs signaux de commande numériques T1 à Tn (appelés "signaux codés thermométriques" pour des raisons qui seront expliquées ultérieurement) et il sélectionne sa première borne ou sa deuxième borne selon la valeur du signal considéré. Un premier courant de sortie IA du DAC 1 est la somme des courants respectifs délivrés aux première bornes des circuits de commutation différentiels, et un deuxième courant de sortie IB du DAC 1 est la somme des courants respectifs délivrés par les deuxièmes bornes des circuits de commutation différentiels. Le signal de sortie analogique est la différence de tension VA-VB entre la tension VA produite par absorption du premier courant de sortie IA du DAC 1 dans une résistance R et la tension VB produite par absorption du deuxième courant de sortie IB du convertisseur dans une autre résistance R. Dans le DAC de la figure 1, les signaux codés thermométriques TI à Tn sont obtenus à partir du mot d'entrée binaire Dl1-Dm par un circuit numérique comportant un décodeur thermométrique binaire 6. Le décodeur 6 fonctionne de la manière suivante. Lorsque le mot d'entrée binaire Dl-Dm possède la valeur la plus basse, les signaux codés thermométriques Tl-Tn sont tels que chacun des circuits de commutation différentiels 41 à 4n sélectionne sa deuxième borne, de sorte que toutes les sources de courant 21 à 2n sont connectées à la deuxième ligne de connexion B. Dans cette situation, VA = O et VB = nIR. Le signal de sortie analogique VA-VB = -nIR. Lorsque le mot d'entrée binaire Dl-Dm augmente progressivement en valeur, les signaux codés thermométriques Tl à Tn produits par le décodeur 6 sont tels qu'un plus grand nombre des circuits de commutation différentiels sélectionnent leurs première bornes respectives (en partant du circuit de commutation différentiel 41) sans qu'aucun circuit de commutation différentiel qui a déjà sélectionné sa première borne revienne se commuter sur sa deuxième borne. Lorsque le mot d'entrée binaire Dl-Dm a la valeur i, les i premiers circuits de commutation différentiels 41 à 4i sélectionnent leurs premières bornes respectives, tandis que les n-i circuits de commutation différentiels restant 4i+1 à 4n sélectionnent leurs deuxièmes bornes respectives. Le signal de sortie analogique VA-VB est égal à (2i-n)IR. La figure 2 des dessins annexés représente un exemple des signaux codés thermométriques produits pour un mot d'entrée binaire à trois bits Dl-D3 (c'est-à-dire que, dans cet exemple, m = 3). Dans ce cas, sept signaux codés thermométriques Tl à T7 sont nécessaires (n = 2m-1 = 7). Comme le montre la figure 2, les signaux codés thermométriques TI à Tn produits par le décodeur thermométrique binaire 6 suivent un code dit thermométrique, dans lequel il est entendu que, lorsqu'un signal d'ordre r, soit Tr, est activé (positionné sur "1"), tous les signaux des ordres inférieurs, c'est-à-dire Tl à Tr-1, seront également activés. Le codage thermométrique est souvent employé dans les DAC du type à aiguillage de courant, car, lorsque le mot d'entrée binaire augmente, un plus grand nombre de sources de courant commute sur la première ligne de connexion A sans qu'aucune source de courant qui a déjà commuté sur cette ligne A ne commute sur l'autre ligne B. Par conséquent, la caractéristique d'entrée/sortie du DAC est monotone et la pointe de tension de conversion résultant d'une variation de 1 dans le mot d'entrée est petite. Toutefois, lorsque l'on souhaite faire fonctionner un semblable DAC à des vitesses très élevées (par exemple 100 MHz ou plus), il apparaît que des pointes de tension de conversion peuvent survenir sur l'une des première et deuxième lignes de connexion A et B ou sur ces deux lignes, produisant une erreur momentanée dans le signal de sortie analogique VA-VB du DAC. Ces pointes de tension apparaissant dans le signal de sortie analogique peuvent être dépendantes du code et entraîner des distorsions harmoniques ou même des réponses non harmoniques placées en dehors de l'accord dans le spectre de sortie. Certaines des causes de ces pointes de tension peuvent être déterminées cornmme suit. Tout d'abord, il est demandé au circuit numérique (le décodeur thermométrique binaire 6 et d'autres circuits numériques) de commuter très rapidement et sa valeur de comptage de porte est très élevée. Par conséquent, la consommation de courant du circuit numérique pourrait atteindre jusqu'à 20 mA par 100 MHz aux vitesses de fonctionnement élevées. La combinaison d'une commutation rapide et d'une forte consommation de courant introduit inévitablement un degré de bruit élevé dans les lignes d'alimentation électrique. Bien qu'il ait été antérieurement envisagé de séparer les alimentations électriques des circuits analogiques (par exemple les sources de courant 21 à 2, et les circuits de commutation différentiels 41 à 4n sur la figure 1) vis-à-vis des alimentations électriques des circuits numériques, cette mesure seule n'apparaît pas comme entièrement satisfaisante lorsque les niveaux de performances les plus élevés sont nécessaires. En particulier, le bruit naissant du fonctionnement du décodeur thermométrique binaire 6 peut conduire à un défaut de symétrie dans le positionnement temporel des variations des signaux codés thermométriques T1 à Tn en fonction des différents changements du mot d'entrée numérique D 1-Dm. Par exemple, on estime que le défaut de symétrie peut être de plusieurs centaines de picosecondes. Un défaut de symétrie d'une telle grandeur entraîne une dégradation notable des performances du DAC, et, de plus, du fait qu'elle dépende des données, la dégradation est difficile à prédire. En deuxième lieu, pour réduire le problème ci-dessus mentionné du défaut de symétrie, il peut être envisagé de prévoir un groupe de circuits de verrouillage, correspondant respectivement aux signaux codés thermométriques T1 à Tn entre le circuit numérique et le circuit analogique, les verrouillages étant activés par un signal de positionnement temporel commun amenant leurs signaux de sortie à changer simultanément. Toutefois, de façon surprenante, il est apparu que cette mesure seule n'était pas entièrement efficace pour supprimer le défaut de symétrie dans les signaux codés thermométriques. Il est apparu par exemple qu'une instabilité dépendant des données subsistait encore dans les signaux de sortie des circuits de verrouillage et que l'instabilité correspondant au pire cas augmentait en proportion approximative du nombre des signaux codés thermométriques. Ainsi, avec 64 signaux codés thermométriques (par exemple), l'instabilité correspondant au pire cas pouvait atteindre 20 ps, ce qui, lorsqu'on demande des performances élevées, est excessivement grand. Ces problèmes ont été traités dans les brevets britanniques de la demanderesse n 9 804587.5 et 9 819414.5, qui décrivent des DAC ayant la configuration présentée sur la figure 3 des dessins annexés. Le circuit de la figure 3 est divisé en trois sections: une section numérique, une section de verrouillage et une section analogique. La section de verrouillage s'interpose entre les sections numérique et analogique. La section numérique comprend un circuit décodeur 10, qui est connecté à d'autres circuits numériques (non représentés) afin de recevoir un mot d'entrée numérique à m bits D1-Dm. Le circuit décodeur 10 possède un étage de sortie constitué de n circuits numériques DC 1 à DCn, qui produisent respectivement les signaux codés thermométriques Tl à Tn sur la base du mot d'entrée numérique, par exemple selon la table de la figure 2 discutée précédemment. La section de verrouillage comprend un groupe 12 de n circuits de verrouillage L1 à Ln. Chaque circuit de verrouillage est connecté de façon à recevoir un signal correspondant particulier parmi les signaux codés thermométriques T1 à Tn produits par le circuit décodeur 10. Chaque circuit de verrouillage Li à Ln reçoit également un signal d'horloge CLK. Les circuits de verrouillage L1 à Ln produisent, sur leurs sorties, des signaux thermométriques cadencés respectifs TCK1 à TCKn correspondant respectivement aux signaux codés thermométriques T1 à Tn produits par le circuit décodeur 10. Dans chaque cycle du circuit intégré convertisseur numérique- analogique, un nouvel échantillon du mot d'entrée numérique D1-Dm est prélevé et, de la sorte, les signaux codés thermométriques T1 à Tn varient normalement d'un cycle au suivant. Dans chaque cycle, il faut inévitablement un temps fini pour que ces signaux s'établissent sur leurs valeurs finales visées, à partir du moment o le nouvel échantillon est prélevé. De plus, de manière inévitable, certains circuits numériques DC1 à DCn produiront leurs signaux codés thermométriques respectifs plus tôt que d'autres. Du fait du fonctionnement cadencé des circuits de verrouillage L1 à Ln, il est possible d'empêcher les signaux thermométriques cadencés TCK1 à TCKn de changer jusqu'au moment o tous les signaux codés thermométriques T1 à Tn se seront établis sur leurs valeurs visées pour un cycle particulier du DAC. La section analogique comprend un groupe 14 de n circuits analogiques AC1 à ACn. Chacun des circuits analogiques AC1 à ACn reçoit un signal correspondant particulier parmi les signaux thermométriques cadencés TCK1 à TCKn. Les circuits analogiques AC1 à ACn ont chacun une ou plusieurs bornes de sortie analogiques et les signaux produits sur les bornes de sortie analogiques sont combinés de manière appropriée pour produire un ou plusieurs signaux de sortie analogiques. Par exemple, il est possible d'additionner des courants en opérant la somme des lignes de connexion, comme sur la figure 1. Deux semblables signaux de sortie analogiques OUTA et OUTB sont représentés sur la figure 3 à titre d'exemple. Dans le circuit de la figure 3, chaque circuit numérique DC1 à DCn, constitue, avec son circuit de verrouillage correspondant LI à Ln et son circuit analogique correspondant AC1 à ACn, ce que l'on appelle une "cellule" du DAC. Ainsi, chaque cellule comporte un circuit numérique DC, un circuit de verrouillage L et un circuit analogique AC. Le circuit numérique DC produit un premier signal numérique (signal codé thermométrique) T relatif à sa cellule. Le circuit de verrouillage relatif à la cellule reçoit le premier signal numérique T et délivre au circuit analogique AC de la cellule un deuxième signal numérique (signal thermométrique cadencé) TCK correspondant au premier signal numérique T une fois que les premiers signaux numériques de toutes les cellules se sont établis sur leurs valeurs visées finales. Ainsi, le circuit de verrouillage fait fonction d'un circuit de commande de signaux permettant d'obtenir le deuxième signal numérique à partir du premier signal numérique et de commander le positionnement temporel de son application au circuit analogique AC. Le deuxième signal numérique TCK fait fonction d'un signal de commande destiné à être utilisé pour la commande d'une opération prédéterminée du circuit analogique AC de la cellule. Cette opération prédéterminée peut être n'importe quelle opération de type approprié de la cellule. Par exemple, il pourrait s'agir d'une opération de commutation ou de sélection permettant de faire commuter dans l'état actif ou l'état inactif un signal de sortie analogique de la cellule ou d'en commander le trajet de sortie. Toutefois, avec la configuration telle que décrite ci-dessus, lorsqu'on tente d'augmenter la fréquence d'échantillonnage d'un tel DAC (par exemple jusqu'à 1 x 109 échantillons par seconde), il devient de plus en plus difficile de commander le verrouillage des signaux de sélection T1 à Tn de manière fiable. Ceci peut être dû en partie à des problèmes qui sont associés à la distribution du signal d'horloge CLK très rapide de façon qu'il arrive en même temps dans tous les circuits de verrouillage, et en partie au fait que le circuit décodeur lui-même peut ne pas être en mesure de fonctionner suffisamment vite à ces fréquences d'échantillonnage élevées. Selon un premier aspect de la présente invention, il est proposé un circuit pour signaux mixtes, ayant pour fonction d'effectuer, de manière répétée, une série de cycles de traitement, comprenant: un circuit analogique ayant pour fonction, à chaque dit cycle de traitement, de recevoir un signal numérique et de produire un ou plusieurs signaux analogiques dépendant du signal numérique reçu; et un circuit numérique, connecté audit circuit analogique, afin d'appliquer un signal numérique à celui-ci au cours de chaque dit cycle de traitement, et comportant une première partie de circuit qui produit ledit signal numérique lors de premiers cycles de traitement de ladite série et une deuxième partie de circuit, séparée de ladite première partie de circuit, qui produit ledit signal numérique lors de deuxièmes cycles de traitement de ladite série, lesquels cycles sont différents desdits premiers cycles de traitement et sont entrelacés avec ceux-ci, chaque dite partie de circuit ayant pour fonction d'effectuer une opération de traitement numérique prédéterminée afin de produire le signal numérique à appliquer au circuit analogique dans l'un, donné, desdits cycles de traitement, et lesdites opérations de traitement numériques étant effectuées par chaque dite partie de circuit avec une fréquence qui est inférieure, d'un facteur d'au moins 2, à la fréquence des cycles de traitement. En prévoyant deux parties de circuit au lieu d'une, chaque partie de circuit fournissant les signaux numériques lors de cycles différents parmi les cycles de traitement qui sont ensuite entrelacés, il est possible de faire fonctionner les parties de circuit à une fréquence qui est inférieure à la fréquence des cycles de traitement. Ceci a pour avantage, de réduire les problèmes de positionnement temporel qui sont associés à la distribution d'un signal d'horloge très rapide sur le circuit et permet que les parties de circuit soient d'une conception plus simple du fait qu'elles peuvent fonctionner plus lentement que ce qu'indique la fréquence des cycles de traitement, ceci offrant alors l'avantage éventuel de réduire la consommation globale de puissance du circuit pour signaux mixtes. Selon un deuxième aspect de la présente invention, il est proposé un circuit de conversion numérique-analogique comportant un circuit pour signaux mixtes qui emploie le premier aspect de l'invention. Selon un troisième aspect de l'invention, il est proposé un circuit de conversion numérique-analogique comportant un circuit pour signaux mixtes constituant une forme de réalisation du premier aspect de l'invention, o, dans chaque dite opération de traitement numérique effectuée par l'une desdites parties de circuit du circuit pour signaux mixtes, la partie de circuit considérée reçoit un élément de données et déduit de l'élément de données reçu un semblable signal numérique, et o le circuit de conversion numérique-analogique comporte en outre un moyen formant un filtre d'interpolation numérique, qui possède une entrée destinée à recevoir une série de mots d'entrée numériques ainsi qu'une pluralité de sorties respectivement connectées auxdites parties de circuit, et qui sert à effectuer des opérations d'interpolation sur les mots d'entrée numériques de ladite série afin d'en déduire une série correspondante desdits éléments de données et à fournir ces éléments auxdites sorties, les éléments de données de ladite série correspondante ayant une fréquence plus élevée que la fréquence du mot d'entrée. Avec un tel circuit de conversion numérique-analogique, chacune des parties de circuit ne nécessite pas d'avoir son propre ensemble de broches d'entrée pour recevoir lesdits éléments de données. Un seul ensemble de broches d'entrée peut être prévu pour fournir au moyen formant le filtre d'interpolation numérique les mots d'entrée numériques à partir desquels les éléments de données fournis séparément à chacune des parties de circuit peuvent être déduits. La description suivante, conçue à titre d'illustration, vise à permettre une meilleure compréhension de ses caractéristiques et avantages; elle s'appuie sur les dessins annexés, parmi lesquels: la figure 1, discutée précédemment, montre des parties d'un circuit de conversion numériqueanalogique classique; la figure 2, qui a été également discutée ci-dessus, présente une table montrant des signaux codés thermométriques obtenus à partir d'un mot d'entrée binaire; la figure 3 qui a été aussi discutée cidessus, présente des parties d'un autre circuit de conversion numériqueanalogique; les figures 4A et 4B représentent des parties d'un circuit de conversion numérique-analogique constituant une forme de réalisation de la présente invention; la figure 5 montre un exemple de constitution pour le circuit numérique présent dans le circuit de conversion numériqueanalogique des figures 4A et 4B; la figure 6 montre un exemple de constitution pour le circuit multiplexeur présent dans le circuit intégré de convertisseur numérique- analogique des figures 4A et 4B; la figure 7 montre des parties d'un circuit de conversion numérique- analogique se trouvant dans un mode de réalisation basé sur les constitutions des figures 5 et 6; la figure 8 est un diagramme temporel destiné à être utilisé pour expliquer le fonctionnement du circuit de conversion numérique-analogique de la figure 6; la figure 9 est un schéma fonctionnel destiné à être utilisé pour expliquer comment un filtre d'interpolation numérique peut être utilisé pour produire les signaux d'entrée relatifs au circuit de conversion numérique- analogique de la figure 6; la figure 10 est un schéma de circuit montrant un circuit analogique pouvant commodément être utilisé dans un circuit de conversion numérique- analogique constituant une forme de réalisation de la présente invention; la figure 11 montre des parties d'un circuit de conversion numérique- analogique selon un autre mode de réalisation de la présente invention; et la figure 12 montre un exemple de constitution pour un circuit de commande de rapport cyclique présent dans un mode de réalisation de la présente invention. Sur les figures 4A et 4B, sont présentées des parties d'un circuit intégré de convertisseur numérique-analogique (DAC) constituant un mode de réalisation de la présente invention. Sur les figures 4A et 4B, les parties du circuit intégré de DAC qui sont identiques à des parties du circuit intégré de DAC décrit ci-dessus de la figure 3, ou qui leur correspondent étroitement, sont désignées par les mêmes numéros de référence. Dans le circuit des figures 4A et 4B, la section numérique comprend deux parties de circuit décodeur 20 et 22, plutôt que l'unique partie du circuit décodeur 10 de la figure 3. Les deux parties de circuit décodeur 20 et 22 des figures 4A et 4B ont l'un et l'autre la même structure. La première partie de circuit décodeur 20 est connectée à d'autres circuits numériques (non représentés) afin de recevoir un mot d'entrée numérique à m bits ODD 1-m, et la deuxième partie de circuit décodeur 22 est connectée à d'autres circuits numériques (non représentés) afin de recevoir un mot d'entrée numérique à m bits EVEN 1 -m. Chaque partie de circuit décodeur 20 et 22 possède un étage de sortie constitué par n circuits numériques DC1-DCn qui produisent des signaux codés thermométriques respectifs T 1 à Tn sur la base du mot d'entrée numérique, par exemple selon la table de la figure 2 qui a été discutée précédemment. La section de verrouillage du circuit des figures 4A et 4B est également divisée en deux parties de circuit de verrouillage 21 et 23, correspondant respectivement aux parties de circuit décodeur 20 et 22. Chaque partie de circuit de verrouillage comprend un ensemble de n circuits de verrouillage LI à Ln. Chaque circuit de verrouillage L1 à Ln est connecté de façon à recevoir un signal correspondant unique parmi les signaux codés thermométriques Tl à Tn qui sont produits par son circuit numérique correspondant 20 ou 22. La première partie de circuit de verrouillage 21 reçoit également sur son entrée d'horloge un signal d'horloge CLK, et la deuxième partie de circuit de verrouillage 23 reçoit sur son entrée d'horloge un signal d'horloge complémentaire CLK. Les circuits de verrouillage L1 à Ln de la première partie de circuit de verrouillage 21 produisent sur leurs sorties des signaux thermométriques cadencés respectifs TCK1oDD à TCKnODD qui correspondent respectivement aux signaux codés thermométriques T1 à Tn produits par la première partie de circuit décodeur 20. Les circuits de verrouillage L1 à Ln de la deuxième partie de circuit de verrouillage 23 produisent sur leurs sorties des signaux thermométriques cadencés respectifs TCKlEVEN à TCKnEvEN qui correspondent respectivement aux signaux codés thermométriques TI1 à Tn produits par la deuxième partie de circuit décodeur 22. Les figures 4A et 4B comportent en outre une section de multiplexage qui comprend un ensemble 24 de n circuits multiplexeurs M1 à Mn. Chacun des circuits multiplexeurs est connecté de façon à recevoir une paire de signaux thermométriques cadencés correspondants venant des parties de circuit de verrouillage 21 et 23, le premier signal de la paire étant fourni par la première partie de circuit de verrouillage 21 et le deuxième signal de la paire étant fourni par la deuxième partie de circuit de verrouillage 23. Par exemple, le circuit multiplexeur M1 reçoit son premier signal thermométrique cadencé correspondant TCKloDD de la part du circuit de verrouillage L1 de la première partie de circuit de verrouillage 21, et son deuxième signal thermométrique cadencé correspondant TCKlEVEN de la part du circuit de verrouillage L1 de la deuxième partie de circuit de verrouillage 23. Les circuits multiplexeurs MI à Mn produisent sur leurs sorties des signaux thermométriques cadencés respectifs TCK1 à TCKn. Ces signaux thermométriques cadencés TCK1 à TCKn correspondent aux signaux thermométriques cadencés TCK1 à TCKn ci-dessus décrits en liaison avec la figure 3, et la section analogique des figures 4A et 4B est identique à la section analogique de la figure 3. Dans le DAC des figures 4A et 4B, au lieu de recevoir un unique train de signaux d'entrée numériques Dl-m (comme dans le DAC de la figure 3), les signaux d'entrée numériques Dl-m à convertir sont divisés en signaux d'entrée pairs et impairs alternés, respectivement ODDl 1-m et EVEN l-m, ayant chacun une fréquence égale à la moitié de la fréquence f des signaux d'entrée D 1-m. Ainsi, les cycles de conversion successifs du DAC des figures 4A et 4B sont divisés en cycles impairs et pairs alternés, et les signaux d'entrée numériques Dl-m des cycles impairs constituent respectivement les signaux d'entrée impairs ODD l-m tandis que les signaux d'entrée numériques Dl-m des cycles pairs constituent les signaux d'entrée pairs EVENI-m respectivement. Ladivision s'effectue à l'extérieur du circuit de conversion numérique-analogique, par exemple dans un étage de pré-traitement tel qu'un étage de filtrage d'interpolation numérique (qui sera décrit ci-après) pouvant se trouver sur la puce ou hors de la puce. La partie de circuit décodeur 20 et sa partie de circuit de verrouillage correspondante 21 fonctionnent de la même manière que la partie de circuit décodeur 10 et la section de verrouillage 12 de la figure 3, mais reçoivent seulement les signaux d'entrée impairs ODD 1-m. De même, la partie de circuit décodeur 22 et sa partie de circuit de verrouillage correspondante 23 fonctionnent de la même manière que la partie de circuit décodeur 10 et la section de verrouillage 12 de la figure 3, et reçoivent seulement les signaux d'entrée pairs EVENl-m. De cette manière, chaque partie de circuit décodeur 20 ou 22 fonctionne à une fréquence valant la moitié de la fréquence f des cycles de conversion du DAC, ce qui rend possible un décodage à des fréquences de cycles de conversion très élevées. De plus, les circuits de verrouillage ne doivent être cadencés qu'à une fréquence valant la moitié de la fréquence des cycles de conversion, ce qui réduit les problèmes ci-dessus évoqués qui sont associés à un signal d'horloge très rapide (allant par exemple jusqu'à 1 GHz). On va maintenant décrire, en liaison avec la figure 7, le fonctionnement détaillé du circuit de conversion numérique-analogique constituant une forme de réalisation de l'invention. La figure 5 montre un exemple du circuit présent dans chaque partie de circuit décodeur 20, 22 et chaque partie de circuit de décodage 21, 23 du DAC des figures 4A et 4B. Pour simplifier, on n'a représenté sur la figure 5 que le circuit d'une cellule. De plus, puisque les deux parties de circuit décodeur sont constituées de façon identique et que les deux parties de circuit de verrouillage sont également constituées de façon identique, on ne décrit ici que les constitutions de la première partie de circuit décodeur 20 et la première partie de circuit de verrouillage 21. La partie de circuit décodeur 20 (une partie de la section numérique) comporte un dispositif de verrouillage d'entrée 25 connecté de façon à recevoir le mot d'entré impair ODD 1i-m. Le dispositif de verrouillage d'entrée 25 reçoit également un signal d'horloge DIGCLK qui est par exemple un signal appliqué depuis l'extérieur. Le dispositif de verrouillage d'entrée 25 peut être par exemple le type D déclenché par flanc positif. La partie de circuit décodeur 20 comprend également des décodeurs, à savoir un décodeur global 26 et un décodeur local 27. Le décodeur global 26 reçoit le mot d'entrée ODD 1-m de la part du dispositif de verrouillage 25 et le décode en deux ou plus de deux ensembles (ou dimensions) de signaux codés thermométriques (qu'on appellera des signaux de rangée et decolonne, ou bien des signaux de rangée, de colonne et de profondeur). Ces deux ou plus de deux ensembles de signaux sont délivrés à une pluralité de décodeurs locaux qui correspondent respectivement aux cellules. Seul l'un de ces décodeurs locaux est représenté sur la figure 5. Chaque décodeur local ne doit recevoir et décoder qu'un petit nombre (deux ou trois) des signaux des ensembles produits par le décodeur global. Les décodeurs locaux peuvent être considérés comme étant disposés de façon logique (pas nécessairement de manière matérielle) dans deux ou plus de deux dimensions correspondant respectivement aux ensembles de signaux codés thermométriques. Les décodeurs locaux sont effectivement adressés par les ensembles de signaux codés thermométriques et, utilisant une logique combinatoire simple, déduisent des signaux codés thermométriques "locaux" respectifs T relativement à leurs cellules respectives. Ainsi, sur la figure 5, le décodeur local particulier 27 est connecté de façon à recevoir un petit nombre (représenté schématiquement par des signaux respectifs de rangée R, de colonne C et de profondeur D) des signaux des ensembles de signaux de rangée, colonne et profondeur produits par le décodeur global 26. Le décodeur local 27 déduit des signaux codés thermométriques complémentaires T et T relativement à sa cellule particulière sur la base des signaux R, C et D reçus. On pourra trouver d'autres détails sur ce décodage thermométrique à "deux étages" impliquant des détecteurs globaux et locaux dans la demande de brevet britannique de la demanderesse n 9 800 384.1, par exemple. La partie de circuit de verrouillage 21 (une partie de la section de verrouillage) comprend un moyen 28 de verrouillage de cellule qui est du type différentiel et dont les deux entrées de données sont respectivement connectées aux sorties du décodeur local 27 de façon à en recevoir les signaux de sortie complémentaires codés thermométriques T et T. Le dispositif de verrouillage de cellule 28 est du type D déclenché par flanc positif, par exemple, et reçoit sur son entrée d'horloge un signal d'horloge ANCLK. Le signal ANCLK est déduit du signal appliqué depuis l'extérieur DIGCLK par un élément retardateur 29 qui impose un retard nominalement fixe AI (qui peut être nul) au signal DIGCLK reçu. Les sorties du dispositif de verrouillage de cellule 28 produisent des signaux codés thermométriques cadencés complémentaires respectifs TCKoDD et TCKoDD qui correspondent respectivement aux signaux T et T. Ces signaux TCKoDD et TCKoDD sont fournis au circuit de multiplexage 24 (figures 4A et 4B). On va maintenant décrire un exemple de la structure du circuit de multiplexage 24 du DAC des figures 4A et 4B. Le circuit de multiplexage 24 possède n circuits multiplexeurs Ml à Mn. Comme représenté sur la figure 6, chaque circuit multiplexeur M comprend quatre tampons d'entrée d'inversion 62, 64, 66 et 68, quatre commutateurs de sélection 70, 72, 74 et 76, et deux tampons d'horloge 78 et 80. Les tampons d'entrée 62 à 68 reçoivent respectivement les signaux codés thermométriques cadencés TCKoDD, TCKEVEN, TCKODD et TCKEVEN et ils inversent les signaux reçus, qui sont ensuite envoyés aux entrées de certains, respectifs, des commutateurs de sélection 70 à 76. Les sorties respectives des commutateurs 70 et 72 sont connectées, ensemble, à une première sortie du circuit multiplexeur M, et les sorties respectives des commutateurs 74 et 76 sont connectées, ensemble, à une deuxième sortie du circuit multiplexeur M. Les commutateurs 70 et 74 reçoivent un premier signal d'horloge interne 4 du circuit multiplexeur M et les commutateurs 72 et 76 reçoivent un deuxième signal d'horloge interne du circuit multiplexeur M. Les premier et deuxième signaux d'horloge internes et 4 sont respectivement produits par les tampons d'horloge 78 et 80, lesquels reçoivent les signaux d'horloge mutuellement complémentaires CLK et CLK et les inversent. Chaque commutateur se ferme lorsque le signal d'horloge interne qui le reçoit possède le niveau logique haut ( H), et, sinon, il s'ouvre. Lorsque CLK est haut (H), q = H et = L (H signifie haut et L signifie bas) , les commutateurs 70 et 74 sont fermés et les commutateurs 72 et 76 sont ouverts, de sorte que TCKOoDD est sélectionné au titre du signal de sortie TCK et que TCK ODD est sélectionné au titre du signal de sortie TCK. Lorsque CLK est bas (L), ( = L et X = H. les commutateurs 70 et 74 sont ouverts et les commutateurs 72 et 76 sont fermés, de sorte que TCKEVEN et TCKEVEN sont respectivement sélectionnés au titre des sorties TCKet TCK. Incidemment, les signaux TCKEVEN, TCKoDD et TCK sont chacun avantageusement des paires de signaux complémentaires afin de réduire les effets des capacités parasites existant entre leurs lignes de conduction et le substrat et de fournir des signaux complémentaires aux circuits analogiques (dispositifs 4 d'excitation de commutation sur la figure 1). Les signaux d'horloge CLK et CLK sont mis en tampon localement dans chaque multiplexeur de façon à réduire la charge s'exerçant sur les lignes de distribution du signal d'horloge. La figure 7 montre la structure globale du circuit DAC utilisant la configuration décrite en liaison avec les figures 5 et 6. Pour simplifier, on a représenté le circuit qui précède la section de multiplexage dans un état o il est divisé en deux parties de circuit différentes 100 et 200. Chaque partie de circuit ou 200 est constituée selon la figure 5 et possède m dispositifs de verrouillage d'entrée IL à ILm (constituant ensemble le dispositif de verrouillage d'entrée 25 de la figure 5), un décodeur global GD (partie 26 de la figure 5), n décodeurs locaux LDl à LDn (correspondant chacun à la partie 27 de la figure 5), et n dispositifs de verrouillage de sortie OL1 à OLn (correspondant chacun à la partie 28 de la figure 5). On note que, bien que les dispositifs de verrouillage de sortie OL1 à OLn soient représentés comme étant inclus dans la même partie de circuit que d'autres circuits numériques tels que le décodeur global GD et les décodeurs locaux LD1 à LDn, les dispositifs de verrouillage de sortie peuvent être alimentés à partir d'une alimentation électrique distincte de celles d'autres circuits numériques, de façon à réduire l'instabilité dépendant de l'alimentation électrique dans les signaux codés thermométriques appliqués au circuit analogique. On va maintenant décrire, en liaison avec la figure 8, le fonctionnement du circuit de la figure 7. De façon avantageuse, chaque circuit multiplexeur M possède sa propre alimentation électrique en courant constant 90 indépendante, de sorte qu'aucun courant dépendant des données n'est prélevé sur l'alimentation électrique (Vdd de la figure 6 peut être la ligne Vdd analogique ou une autre ligne Vdd, distincte de la ligne Vdd analogique). Comme décrit précédemment, le DAC fonctionne à une fréquence f de cycles de conversion. Les signaux d'entrée numériques à convertir sont divisés en signaux d'entrée impairs ODD 1-m et pairs EVEN 1-m alternés ayant chacun une fréquence égale à la moitié de la fréquence f. La partie de circuit 100 reçoit et décode les signaux d'entrée impairs ODD 1-m et (séparément) la partie de circuit reçoit et décode les signaux pairs EVEN 1-m. Le signal d'horloge interne CLK du DAC (et son complément CLK) fonctionne à f/2. Sur chaque flanc descendant du signal CLK, deux opérations se produisent dans la partie de circuit impaire 100. Tout d'abord, un nouveau groupe des signaux d'entrée impairs ODD1-m est verrouillé par les dispositifs de verrouillage d'entrée ILI-m et les décodeurs global GD et locaux LD commencent une opération de décodage afin de décoder les signaux d'entrée verrouillés. En deuxième lieu, les résultats de l'opération de décodage effectuée sur le groupe immédiatement précédent de signaux d'entrée impairs sont verrouillés par les dispositifs de verrouillage de sortie OL1-n. Par exemple, sur la figure 8, à l'instant A, l'ensemble i-1 de signaux d'entrée impairs est verrouillé par les dispositifs de verrouillage d'entrée, et les signaux décodés TCKoDD, rendant compte des résultats de l'opération de décodage effectuée sur le groupe immédiatement précédent i-3, sont verrouillés par les dispositifs de verrouillage de sortie OLl-n. Dans la partie de circuit paire 200, la même opération a lieu, mais, dans ce cas, elle a lieu sur le flanc montant du signal d'horloge CLK (puisque les dispositifs de verrouillage d'entrée et de sortie IL et OL de la partie de circuit paire reçoivent le signal d'horloge complémentaire CLK au lieu du signal CLK lui- même). Par exemple, à l'instant B, l'ensemble i de signaux pairs est verrouillé par les dispositifs de verrouillage d'entrée et les signaux décodés TCKEVEN, rendant compte des résultats de l'opération de décodage effectuée sur l'ensemble immédiatement précédent i-2, sont verrouillés par les dispositifs de verrouillage de sortie. Comme cela est également représenté sur la figure 6, chaque multiplexeur M1 à Mn sélectionne le signal TCKoDD produit par son dispositif de verrouillage de sortie OL correspondant de la partie de circuit impaire 20 lorsque le signal CLK est au niveau haut et sélectionne le signal TCKEVEN produit par son dispositif de verrouillage de sortie OL correspondant de la partie de circuit paire 22 lorsque le signal CLK est au niveau bas. Ainsi, le circuit analogique reçoit les signaux TCK avec la fréquence f, même si les signaux d'horloge internes fonctionnent seulement à f/2. Ceci constitue un important avantage en ce qui concerne la distribution du signal d'horloge, car, en faisant que le circuit de multiplexage réponde aux deux flancs du signal d'horloge, la fréquence d'horloge maximale de la distribution est f/2, même si la fréquence des cycles de traitement est encore f. La figure 9(A) illustre la manière dont on peut utiliser un filtre d'interpolation numérique 310 avec un DAC 300 constituant une forme de réalisation de la présente invention de manière à produire des signaux impairs ODD 1-m et des signaux pairs EVEN 1-m à partir d'un unique train d'entrée de données numériques INl-m. Le filtre d'interpolation numérique 310 possède une entrée par laquelle des échantillons de données d'entrée IN1-m sont reçus à une fréquence f/2, o f est la fréquence des cycles de conversion du DAC 300. Le filtre d'interpolation numérique possède en outre des première et deuxième sorties RETARD et INTERP. Le DAC 300 est respectivement connecté par ses première et deuxième entrées aux sorties RETARD et INTERP de façon à en recevoir des signaux d'entrée impairs ODD1m et des signaux d'entrée pairs EVEN 1-m. Les signaux d'entrée impairs ODD 1-m ont une fréquence f/2, et les signaux d'entrée pairs EVEN 1-m ont également une fréquence f/2. La manière dont sont produits les signaux d'entrée impairs et pairs par le filtre d'interpolation numérique est expliquée en liaison avec la figure 9(B). Comme on peut le voir sur la figure 9(B), les échantillons de signaux d'entrée INl-m sont reçus à intervalles de temps de 2T o T = 1/f. Pour chaque échantillon reçu, un premier échantillon de sortie est produit un temps 2T plus tard sur la sortie RETARD du filtre d'interpolation numérique 310. Ainsi, l'échantillon de sortie à l'instant t est produit par délivrance de l'échantillon d'entrée reçu à l'instant (t-2T), c'est-àdire que chaque échantillon de ODD 1-m est simplement un échantillon de IN1-m qui a été retardé du temps 2T. A l'instant t + T, un deuxième échantillon de sortie est produit sur la sortie INTERP par prise de moyenne de l'échantillon du signal d'entrée reçu à l'instant t et du premier échantillon de sortie produit à l'instant t. On aura compris que le filtre d'interpolation numérique et le DAC pourraient être produits sur la même puce. Ceci a pour avantage de réduire le nombre de broches du circuit combiné, car il suffit d'une unique interface de largeur m bits dans ce cas, par comparaison avec deux interfaces de largeur m bits qui sont nécessaires pour le filtre et le DAC si ceux-ci sont mis en oeuvre sous forme de dispositifs distincts. La figure 10 représente des parties d'un exemple de circuit analogique AC correspondant à une cellule du circuit de la figure 6. Le circuit analogique AC comprend une source de courant constant 400 et un circuit de commutation différentiel 410. Le circuit de commutation différentiel 410 comprend des premier et deuxième transistors à effet de champ (FET) du type PMOS, respectivement désignés par Si et S2. Les sources respectives des transistors Si et S2 sont connectées à un noeud commun CN auquel la source de courant 400 est également connectée. Les drains respectifs des transistors SI1 et S2 sont connectés à des première et deuxième bornes de sortie d'addition respectives OUTA et OUTB du circuit. Dans ce mode de réalisation, les bornes de sortie OUTA de toutes les cellules sont connectées ensemble et les bornes de sortie respectives OUTB des cellules sont connectées ensemble. Chaque transistor S 1 et S2 possède un circuit d'excitation correspondant 412, 414 connecté à sa grille. Les signaux thermométriques TCK et TCK produits par le circuit multiplexeur M de la cellule (figure 6) sont respectivement appliqués aux entrées des circuits d'excitation 412 et 414. Chaque circuit d'excitation met en tampon et inverse le signal d'entrée TCK ou TCK qu'il a reçu afin de produire un signal de commutation SW1 ou SW2 à destination de son transistor associé SI1 ou S2, de sorte que, dans l'état stationnaire, l'un des transistors SI1 et S2 est conducteur et l'autre est non conducteur. Par exemple comme indiqué sur la figure 10 elle-même, lorsque le signal d'entrée TCK possède le niveau haut (H) et le signal d'entrée TCKpossède le niveau bas (L), le signal de commutation SWl (tension d'excitation de grille) relatif au transistor S1 est au niveau bas L, ce qui amène ce transistor à se trouver dans l'état conducteur, tandis que le signal de commutation SW2 (tension d'excitation de grille) relatif au transistor S2 se trouve au niveau haut H, ce qui amène ce transistor à être dans l'état non conducteur. Par conséquent, dans ces conditions, tout le courant I qui passe dans le noeud commun CN passe dans la première borne de sortie OUTA tandis qu'aucun courant ne passe dans la deuxième borne de sortie OUTB. Lorsque les signaux d'entrée TCK et TCK font l'objet de changements complémentaires par rapport à l'état présenté sur la figure 10, le transistor Si devient non conducteur en même temps que le transistor S2 devient conducteur. On aura compris que l'on peut utiliser de nombreuses autres conceptions pour le circuit analogique. Par exemple, d'autres circuits de commutation différentiels sont décrits dans la demande de brevet britannique de la demanderesse n 9 800 387.4, et que d'autres groupements de cellules, destinés à être utilisés dans des circuits intégrés de conversion numérique-analogique et dans d'autres circuits intégrés pour signaux mixtes, sont décrits dans la demande de brevet britannique de la demanderesse n 9 800 367.6. Comme représenté sur les figures 4A et 4B, chaque section du circuit (section numérique, section de verrouillage, section de multiplexage et section analogique) possède de préférence ses propres connexions indépendantes à une alimentation électrique, par exemple un potentiel positif d'alimentation électrique VDD et un potentiel négatif d'alimentation électrique, ou terre électrique, GND. Ainsi, la section numérique possède une tension VDD numérique et une tension GND numérique; la section de verrouillage possède une tension VDD de verrouillage et une terre GND de verrouillage; la section de multiplexage possède une tension VDD de multiplexage et une terre GND de multiplexage; et la section analogique possède une tension VDD analogique et une terre GND analogique. Ces différentes alimentations en tension VDD et GND sont appliquées à des broches d'alimentation électrique respectives de la puce de circuit intégré du DAC. Ainsi, si on le souhaite, les potentiels des alimentations fournis à chaque section peuvent être différents. Toutefois typiquement, par commodité, une seule alimentation électrique sera utilisée hors de la puce pour produire les alimentations électriques destinées à chacune des différentes sections, et une carte de circuit sur laquelle la puce est montée contiendra des circuits appropriés permettant de délivrer les différentes alimentations électriques aux broches appropriées d'alimentation électrique de la puce, en même temps que ces différentes alimentations seront découplées les unes des autres, de manière connue, au moyen d'éléments d'inductance et de capacité. Il n'est pas essentiel d'alimenter électriquement de façon indépendante les diverses sections du circuit (numérique, de verrouillage, de multiplexage et analogique). Une alimentation électrique commune peut être utilisée pour toutes les sections si on le souhaite. A l'intérieur du circuit intégré lui-même, on peut empêcher de différentes manières le couplage entre les alimentations électriques des différentes sections. Des détails à ce sujet sont présentés dans la demande de brevet britannique de la demanderesse n 9 804 587.5. Dans aucun des modes de réalisation précédents, il n'est essentiel que le circuit numérique (par exemple 100 et 200 sur la figure 6) produise des signaux codés thermométriques. Les circuits analogiques pourraient par exemple être sélectionnés un à un en fonction des signaux numériques produits par le circuit numérique, plutôt que par combinaison comme dans le cas dans lequel les signaux codés thermométriques sont utilisés. Ainsi, les signaux numériques produits par le circuit numérique pourraient être des signaux de sélection mutuellement exclusifs. Le principe de l'invention peut être étendu à plus de deux parties de circuit, bien que, dans ce cas, au moins un autre signal d'horloge interne, en plus du signal d'horloge de base et de son complément, serait nécessaire. On obtient une moindre consommation électrique en prévoyant le circuit décodeur sous la forme de n parties de circuit et en les faisant fonctionner en parallèle à une fréquence f/n que dans le cas o on utilise un unique ensemble pour le circuit fonctionnant à une fréquence f, parce que les n parties de circuit peuvent être d'une conception plus simple lorsqu'elles peuvent fonctionner plus lentement. La figure 11 montre un exemple dans lequel quatre parties de circuit , 51, 52 et 53 sont utilisées en parallèle, au lieu des deux parties de circuit 100 et 200 du mode de réalisation de la figure 7 décrit ci-dessus. Chacune des quatre parties de circuit 50, 51, 52 et 53 présente une structure analogue à celle de chacune des parties de circuit 100 et 200 de la figure 7, et qui consiste en un ensemble de circuits de verrouillage d'entrée IL, un décodeur global GD, un ensemble de décodeurs locaux LD, et un ensemble de circuits de verrouillage de sortie OL. Pour des raisons de simplicité, on n'a représenté sur la figure 11 que la première cellule de chaque ensemble. Comme précédemment, le DAC fonctionne à une fréquence de cycles de conversion f. Les signaux d'entrée numériques à convertir sont maintenant divisés en quatre signaux appelés ici AI, A2, B1 et B2, ayant chacun une fréquence égale au quart de la fréquence f. La première partie de circuit 50 reçoit et décode les signaux d'entrée AI, la deuxième partie de circuit 51 reçoit et décode les signaux d'entrée A2, la troisième partie de circuit 52 reçoit et décode les signaux d'entrée B1 et la quatrième partie de circuit 53 reçoit et décode les signaux d'entrée B2. La succession dans le temps pour les signaux d'entrée est, dans ce mode de réalisation, A1 --> B1 ---> A2 ---> B2 ---> Ai, etc. Les dispositifs de verrouillage d'entrée IL et les dispositifs de verrouillage de sortie OL sont cadencés à une fréquence f/4. En plus d'une partie de circuit de multiplexage 58 formant un deuxième étage (MUX2), deux autres parties de circuit de multiplexage 54 et 55 formant un premier étage (MUX 1A et MUX1B respectivement) sont nécessaires dans ce mode de réalisation. La structure et le fonctionnement de chacune des parties MUX1A, MUX1B et MUX2 sont analogues à la structure et au fonctionnement de la partie de circuit de multiplexage 24 du mode de réalisation de la figure 7. Une partie de circuit de reverrouillage 56 (LATCH A) est prévue pour verrouiller les signaux de sortie de la partie MUX1A, tandis qu'une partie de circuit de reverrouillage 57 (LATCH B) est prévue pour verrouiller les signaux de sortie de la partie MUX 1B. Dans le présent mode de réalisation, la partie MUX2 reçoit et multiplexe des signaux décodés TCKA ET TCKB alternés qui sont délivrés respectivement par les parties MUX1A et MUXlB (via les parties de circuit de reverrouillage LATCH A et LATCH B). A son tour, la partie MUX1A reçoit et multiplexe des signaux décodés TCKAI et TCKA2 alternés qui sont délivrés respectivement par les première et deuxième parties de circuit 50 et 51, tandis que la partie MUX1B reçoit et multiplexe des signaux décodés TCKBI et TCKB2 alternés qui sont délivrés respectivement par les troisième et quatrième parties de circuit 52 et 53. Les deux parties MUX1A et MUX1B sont cadencées à une fréquence f/4 (la moitié de la fréquence de CLK), tandis que la partie MUX2 et les dispositifs de verrouillage LATCH A et LATCH B sont cadencés à une fréquence f/2 (c'est- à-dire la fréquence de CLK). Le signal d'horloge de fréquence égale à la moitié de CLK peut être produit à partir de CLK par un diviseur de fréquence. Le mode de réalisation de la figure 11 peut être considéré d'un point de vue conceptuel comme étant divisé en trois "parties". Chaque partie consiste en deux parties de circuit de verrouillage parallèles qui possèdent un ensemble de n circuits de verrouillage dont les signaux de sortie sont cadencés à une fréquence F. les signaux de sortie de verrouillage étant envoyés dans une unique partie de circuit de multiplexage possédant un ensemble de n circuits multiplexeurs également cadencé à une fréquence F. Les n signaux de sortie de la partie de circuit de multiplexage sont alors envoyés dans l'étage suivant, qui fonctionne à une fréquence 2F. Ceci étant présent à l'esprit, on peut dire que cette première "partie" du circuit de la figure 11 consiste en les deux parties de circuit de verrouillage de sortie OL de la première partie de circuit 50 et de la deuxième partie de circuit 51, avec la partie MUX1A. La deuxième "partie" du circuit de la figure 11 consiste en les deux parties de circuit de verrouillage de sortie OL de la troisième partie de circuit 52 et de la quatrième partie de circuit 53, avec la partie MUX1B. La troisième "partie" du circuit de la figure 11 consiste en les deux parties de circuit de verrouillage LATCH A et LATCH B, avec la partie MUX2. On doit donc comprendre qu'il est possible d'enchaîner ensemble ces "parties" de manière itérative en un nombre quelconque voulu d'étages. On note qu'il est préférable, mais non essentiel, de prévoir les parties de circuit de verrouillage qui sont disposées entre les parties de circuit de multiplexage. Par exemple, il est possible, dans le circuit de la figure 11, de se passer des parties de circuit de verrouillage LATCH A et LATCH B aussi longtemps que des précautions appropriées sont prises pour assurer une relation temporelle satisfaisante entre les signaux d'horloge qui, respectivement, fonctionnent à la moitié de la fréquence de CLK et à la fréquence de CLK (et leurs signaux complémentaires). On note que, dans les modes de réalisation décrits ci-dessus de l'invention, les deux flancs du signal d'horloge sont utilisés pour cadencer des données numériques décodées dans la section analogique. Pour cette raison, il est important de disposer d'un signal d'horloge qui présente un rapport cyclique sensiblement égal à 50 %. Une raison supplémentaire est que, avec une fréquence d'horloge élevée et un signal d'horloge à rapport cyclique notablement déséquilibré, certaines parties du circuit (par exemple des parties de décodage) peuvent ne pas avoir le temps de fonctionner et de produire des signaux de sortie bien établis dans la partie la plus courte du cycle d'horloge. La figure 12 montre un exemple de circuit que l'on peut employer avec la présente invention pour produire un signal d'horloge ayant un rapport cyclique valant sensiblement 50 %. Dans le circuit de la figure 12, une source de courant oscillant externe 500 est connectée aux entrées différentielles d'un amplificateur interne 510 via des condensateurs de couplage 505 et 506 afin de produire des signaux d'horloge à ondes carrées complémentaires q et q sur les sorties de l'amplificateur 510, lesquels signaux sont utilisés au titre du signal d'horloge interne. Ces signaux d'horloge q) et 4 sont eux-mêmes utilisés pour commander des commutateur différentiels 515/516 et 517/518 connectés entre une source de courant 520 et un moyen d'absorption de courant 530, de sorte que, lorsque le rapport cyclique du signal d'horloge 4 tend à s'écarter de 50 %, du courant est fourni dans les condensateurs de couplage 505 et 506 ou bien est absorbé par les condensateurs de couplage 505 et 506, de manière à assurer une compensation. Avec un tel circuit, le rapport cyclique des signaux d'horloge complémentaires et tend à se stabiliser à environ 50 %. Il est également possible de produire le signal d'horloge CLK, qui possède la fréquence f/2, en appliquant en entrée un signal d'horloge externe ayant la fréquence f et en utilisant un diviseur de fréquence (par exemple une bascule de type D) afin de diviser celle-ci par deux. Le rapport cyclique d'un tel signal d'horloge doit être sensiblement égal à 50 %. Alors que les modes de réalisation précédents ont été adaptés à leur utilisation dans un convertisseur numérique-analogique, on aura compris que, dans d'autres modes de réalisation, l'invention peut être appliquée à tout type approprié de circuit pour signaux mixtes, o un ou plusieurs signaux numériques destinés à être appliqués à un circuit analogique doivent être produits avec une fréquence élevée. Par exemple, l'invention peut aussi être appliquée dans la production de courant programmable, dans des mélangeurs et dans des convertisseurs analogique-numérique. On aura également compris que, tandis qu'on a décrit à titre d'exemple une forme très simple de filtre d'interpolation numérique, un circuit constituant une forme de réalisation de la présente invention peut être utilisé en liaison avec toute forme appropriée de filtre d'interpolation numérique afin de produire les deux (ou plus de deux) ensembles d'échantillons aux entrées du circuit. Bien entendu, l'homme de l'art sera en mesure d'imaginer, à partir des circuits dont la description vient d'être donnée à titre simplement illustratif et nullement limitatif, diverses variantes et modifications ne sortant pas du cadre de l'invention. REVENDICATIONS 1. Circuit pour signaux mixtes, fonctionnant de manière répétée pour effectuer une série de cycles de traitement, caractérisé en ce qu'il comprend: un circuit analogique (14) ayant pour fonction, au cours de chaque dit cycle de traitement, de recevoir un signal numérique et de produire un ou plusieurs signaux analogiques en fonction du signal numérique reçu; et un circuit numérique (20, 22; 50, 51, 52, 53), connecté audit circuit analogique afin de lui appliquer ce signal numérique à chaque dit cycle de traitement et comportant une première partie de circuit (20; 50, 51) qui produit ledit signal numérique dans des premiers cycles de traitement de ladite série et une deuxième partie de circuit (22; 52, 53), distincte de ladite première partie de circuit, qui produit ledit signal numérique dans des deuxièmes cycles de traitement de ladite série qui sont différents desdits premiers cycles de traitement et sont entrelacés avec ceux-ci, chaque dite partie de circuit ayant pour fonction d'effectuer une opération de traitement numérique prédéterminée afin de produire le signal numérique à appliquer au circuit analogique lors de l'un, donné, desdits cycles de traitement, lesdites opérations de traitement numérique étant effectuées par chaque dite partie de circuit à une fréquence qui est inférieure, d'un facteur d'au moins deux, à la fréquence des cycles de traitement. 2. Circuit pour signaux mixtes selon la revendication 1, caractérisé en ce que lesdites première et deuxième parties de circuit (20, 22; 50 à 53) possèdent chacune une sortie sur laquelle est produit ledit signal numérique obtenu par la partie de circuit considérée, le circuit pour signaux mixtes comprenant en outre des moyens de multiplexage (24; 54, 55, 58) connectés aux sorties respectives des première et deuxième parties de circuit afin de recevoir de celles-ci les signaux numériques qu'elles ont produit et ayant pour fonction, dans chaque dit premier cycle de traitement, de sélectionner la sortie de ladite première partie de circuit et ayant pour fonction, dans chaque dit deuxième cycle de traitement, de sélectionner la sortie de ladite deuxième partie de circuit. 3. Circuit pour signaux mixtes selon la revendication 2, caractérisé en ce que lesdits moyens de multiplexage (24; 54, 55, 58) ont pour fonction de modifier la sélection de la sortie sous commande des flancs montants aussi bien que des flancs descendants d'un signal d'horloge dont la fréquence vaut la moitié de ladite fréquence des cycles de traitement. 4. Circuit pour signaux mixtes selon la revendication 3, caractérisé en ce qu'il comprend en outre un moyen (500, 505, 506, 510, 515 à 518, 520, 530) de commande de rapport cyclique servant à maintenir automatiquement le rapport cyclique dudit signal d'horloge à sensiblement 50 %. 5. Circuit pour signaux mixtes selon la revendication 3 ou 4, o ladite première partie de circuit (20; 50, 51) répond à un premier signal d'horloge et ladite deuxième partie de circuit (22; 52, 53) répond à un deuxième signal d'horloge qui est complémentaire du premier signal d'horloge, lesdits premier et deuxième signaux d'horloge ayant chacun une fréquence égale à la fréquence desdites opérations de traitement effectuées par chaque dite partie de circuit. 6. Circuit pour signaux mixtes selon la revendication 5, caractérisé en ce que le nombre desdites parties de circuit (20, 22) est deux et la fréquence de chacun desdits premier et deuxième signaux d'horloge vaut la moitié de ladite fréquence des cycles de traitement. 7. Circuit pour signaux mixtes selon la revendication 6, caractérisé en ce que lesdits premier et deuxième signaux d'horloge et ledit signal d'horloge desdits moyens de multiplexage (24) sont obtenus à partir du même signal d'horloge source. 8. Circuit pour signaux mixtes selon l'une quelconque des revendications 1 à 5, caractérisé en ce que ledit circuit numérique (50, 51, 52, 53) comporte au moins une autre semblable partie de circuit, cette autre partie de circuit, ou chaque semblable autre partie de circuit, servant à produire ledit signal numérique dans d'autres cycles de traitement de ladite série qui sont différents desdits premier et deuxième cycles de traitement et sont entrelacés avec ceux-ci, ladite ou chaque dite autre partie de circuit ayant pour fonction d'effectuer une opération de traitement numérique prédéterminée afin de produire le signal numérique à appliquer au circuit analogique lors de l'un, donné, desdits cycles de traitement, et la fréquence desdites opérations de traitement numérique effectuées par chaque dite partie de circuit du circuit numérique étant inférieure, d'un facteur égal à n, à ladite fréquence des cycles de traitement, o n est le nombre total desdites parties de circuit contenu dans ledit circuit numérique. 9. Circuit pour signaux mixtes selon la revendication 8, o le nombre n desdites parties de circuit (50 à 53) est quatre. 10. Circuit pour signaux mixtes selon la revendication 9, caractérisé en ce qu'il comprend deux étages d'éléments multiplexeurs (54, 55, 58), le premier étage comprenant deux éléments multiplexeurs (54, 55) et le deuxième étage comprenant un élément multiplexeur (58), et en ce qu'il comprend en outre un élément de verrouillage (56, 57) connecté entre chacun desdits éléments multiplexeurs du premier étage et ledit élément multiplexeur du deuxième étage. 11. Circuit pour signaux mixtes selon l'une quelconque des revendications 1 à 10, caractérisé en ce que, au cours de chaque dite opération de traitement numérique effectuée par l'une desdites parties de circuit (20, 22; 50 à 53), la partie de circuit considérée reçoit un élément de données et déduit de l'élément de données reçu le signal numérique. 12. Circuit pour signaux mixtes selon la revendication 11, caractérisé en ce que ledit circuit numérique (20, 22; 50 à 53) reçoit ces éléments de données à ladite fréquence des cycles de traitement et chaque élément reçu est appliqué à l'une, sélectionnée, des parties de circuit en fonction de l'entrelacement des premiers et deuxièmes cycles de traitement et de tout autre cycle de traitement de sorte que la première partie de circuit produit le signal numérique, en fonction de celui des éléments de données reçus qui lui est appliqué, au cours de chaque dit premier cycle de traitement, et ladite deuxième partie de circuit produit le signal numérique, en fonction de celui des éléments de données reçus qui lui est appliqué, lors de chaque dit deuxième cycle de traitement, et ainsi de suite pour chaque dite autre partie de circuit, s'il en existe. 13. Circuit pour signaux mixtes selon la revendication 11 ou 12, caractérisé en ce que ledit circuit analogique (10) a pour fonction, lors de chaque dit cycle de traitement, de recevoir une pluralité de ces signaux numériques et de produire son dit ou ses dits signaux analogiques en fonction de la pluralité reçue de signaux numériques; et chaque dite partie de circuit comporte un moyen décodeur servant à obtenir ladite pluralité de signaux numériques à partir d'un semblable élément de données reçu. 14. Circuit pour signaux mixtes selon la revendication 13, caractérisé en ce que ledit moyen décodeur comprend un moyen décodeur thermométrique binaire et chaque élément de données reçu est un mot d'entrée binaire, lesdits signaux numériques de ladite pluralité étant des signaux codés thermométriques obtenus à partir du mot d'entrée binaire. 15. Circuit pour signaux mixtes selon la revendication 13 ou 14, caractérisé en ce que ledit moyen décodeur comporte une pluralité de circuits décodeurs distincts (DC1 à DCn) correspondant respectivement aux signaux numériques de ladite pluralité, chaque dit circuit décodeur servant à produire son signal numérique correspondant parmi ladite pluralité, et chaque dite partie de circuit (20, 22; 50 à 53) possède un circuit de verrouillage de sortie (21, 23) connecté entre ledit circuit analogique (10) et chaque semblable circuit décodeur afin de verrouiller le signal numérique produit par le circuit décodeur considéré. 16. Circuit pour signaux mixtes selon l'une quelconque des revendications 1 à 15, caractérisé en ce que le ou chaque dit signal numérique est une paire de signaux numériques complémentaires. 17. Circuit de conversion numérique-analogique, caractérisé en ce qu'il comporte un circuit pour signaux mixtes tel que décrit dans l'une quelconque des revendications 1 à 16. 18. Circuit de conversion numérique-analogique selon la revendication 17, produit sous la forme d'un dispositif à circuit intégré, caractérisé en ce que chaque dite partie de circuit (20, 22; 50 à 53) possède sa propre borne d'entrée distincte ou son propre ensemble distinct de bornes d'entrée, qui sont accessibles par un autre circuit extérieur au dispositif. 19. Circuit de conversion numérique-analogique, caractérisé en ce qu'il comporte un circuit pour signaux mixtes tel que décrit dans l'une quelconque des revendications 11 à 15, et en ce qu'il comporte en outre un moyen formant un filtre d'interpolation numérique (310), qui possède une entrée destinée à recevoir une série de mots d'entrée numériques et qui possède également une pluralité de sorties respectivement connectées auxdites parties de circuit, afin d'effectuer des opérations d'interpolation sur les mots d'entrée numériques de ladite série et ainsi en obtenir une série correspondante desdits éléments de données et afin de fournir ces éléments de données auxdites sorties, les éléments de données de ladite série correspondante ayant une fréquence supérieure à la fréquence du mot d'entrée. 20. Circuit de conversion numérique-analogique selon la revendication 19, caractérisé en ce que ledit circuit numérique et ledit moyen formant un filtre d'interpolation numérique (310) sont formés ensemble dans le même dispositif à circuit intégré.