FR 2798994 A1 20010330 FR 9911949 A 19990924 DISPOSITIF ET PROCEDE DE LECTURE DE CIRCUIT DETECTEUR DE RAYONNEMENT Domaine technique et art antérieur L'invention concerne un dispositif de lecture de circuit détecteur de rayonnement, ainsi qu'un procédé de lecture de circuit détecteur de rayonnement. L'invention s'applique plus particulièrement aux détecteurs quantiques et aux détecteurs thermiques. Dans les détecteurs quantiques, les photons détectés sont convertis en électrons. Les détecteurs quantiques peuvent être regroupés en deux catégories: - les détecteurs photovoltaïques dont l'intensité du courant détecté varie en fonction du flux du rayonnement incident, - les détecteurs photoconducteurs dont la résistance varie en fonction du flux du rayonnement incident. Dans les détecteurs thermiques, l'énergie infrarouge reçue modifie les caractéristiques de conduction électrique du détecteur. Les détecteurs thermiques peuvent également être regroupés en deux catégories: - les détecteurs bolométriques dont la résistance varie en fonction de la puissance du rayonnement infrarouge reçu, - les détecteurs pyroélectriques dont la répartition des charges électriques varie selon la puissance infrarouge reçue. La présente invention s'applique aux détecteurs qui détectent non seulement des charges utiles qui représentent la scène à détecter, mais également des charges dites "de mode commun", insensibles au flux du rayonnement incident. Dans le cas des détecteurs quantiques, les charges de mode commun constituent le courant d'obscurité qui dépend de la température de fonctionnement et de la technologie mise en oeuvre (multipuits quantique ou effet photovoltaïque). Le principe utilisé pour lire le signal détecté par un détecteur quantique consiste généralement à soustraire le courant d'obscurité du courant détecté avant la conversion du courant en charges par intégration dans une capacité. A cette fin, on utilise un corps noir à une température de référence que l'on place devant le détecteur. Une tension de commande est appliquée à un transistor d'ébasage de façon à annuler le courant détecté. La tension de commande qui annule le courant détecté est alors mémorisée. La scène utile est ensuite présentée au détecteur. Seules les variations de courant par rapport à la prise de référence sont alors prises en compte. De ce fait, le temps d'intégration peut être augmenté, ce qui améliore le rapport signal sur bruit du composant. Cependant, simultanément, la présence de ce transistor ajoute une composante de bruit qui limite cette amélioration. Dans le cas des détecteurs thermiques, le signal utile est le courant lié à la variation de résistance qui accompagne la variation thermique de la scène (typiquement une variation de résistance de l'ordre de 0,3% pour une variation de scène de 10K). Les détecteurs thermiques sont généralement agencés sous forme d'une matrice de N lignes par M colonnes de détecteurs. La lecture des détecteurs thermiques s'effectue par balayage ligne par ligne ou colonne par colonne. L'information acquise est traitée par des chaînes de lecture déportées. A titre d'exemple non limitatif, dans la suite de la description, c'est le cas o le balayage est effectué ligne par ligne qui est considéré. Chaque pixel détecteur, également appelé point élémentaire, comprend un interrupteur qui permet de commuter chaque détecteur vers un bus colonne à l'extrémité duquel on trouve un amplificateur de charge communément noté CTIA (l'acronyme CTIA est issu de l'anglais "Charge Trans Impedance Amplifier"). Au moment voulu, les détecteurs de la ligne adressée sont commutés sur leur bus colonne pendant une durée égale au temps de pose. Le courant délivré par chaque détecteur est intégré par l'amplificateur CTIA. A la fin du temps de pose, la tension de sortie du CTIA est lue par une chaîne de multiplexage. Une autre ligne peut alors être sélectionnée après réinitialisation des amplificateurs de charge. La suppression d'une partie du courant de mode commun est communément réalisée au moyen d'un générateur de courant situé en bout de colonne et qui dérive une partie du courant délivré. Le courant délivré par les détecteurs thermiques est souvent trop important pour être intégré en totalité pendant un temps d'intégration raisonnable dans le pixel. Il s'ensuit que les détecteurs thermiques sont à intégration déportée et ne sont donc pas compatibles d'une prise d'image synchrone de tous les points élémentaires. L'architecture de ces détecteurs impose de plus un temps de pose qui doit être inférieur ou égal à la période du signal de sortie vidéo divisé par le nombre de lignes à lire. Cette contrainte limite le rapport signal à bruit du dispositif de lecture pour des applications à grand nombre de points et à nombre réduit de sorties. Un exemple d'architecture de détecteur selon l'art antérieur va maintenant être décrit en référence aux figures 1 et 2. Cette architecture est décrite dans le brevet français FR 2 736 782 délivré le 14 novembre 1997. La figure 1 représente une vue partielle d'un circuit détecteur à prises de vues flash. Comme cela est connu de l'homme de l'art, un tel circuit détecteur comprend une matrice de N lignes par M colonnes de détecteurs élémentaires. Pour des raisons de clarté, seuls ont été représentés le détecteur élémentaire Aij situé en ième ligne et jème colonne et le circuit de lecture associé au détecteur Aij. Le circuit de lecture associé au détecteur Aij comprend un point élémentaire Pij, un bus colonne BCj, un amplificateur de charge Aj et un circuit d'horloge CK1. Le point élémentaire Pij comprend un transistor Tp pour adapter l'impédance du détecteur Aij au circuit de lecture, un transistor Tc d'intégration et un transistor Ta d'adressage. Le détecteur Aij est, par exemple, un détecteur photovoltaïque de type N sur substrat P. Pour l'adaptation d'impédance entre le détecteur et le circuit de lecture, un transistor NMOS est monté en grille commune et présente, en conséquence, une faible impédance d'entrée et une forte impédance de sortie. La source et le drain du transistor Tp sont respectivement connectés au détecteur et à la source du transistor NMOS d'intégration Tc. Ce principe de couplage d'un détecteur photovoltaïque à son circuit de lecture est très classique et est souvent désigné par "injection directe" dans la littérature. Il en existe de nombreuses variantes destinées principalement à diminuer l'impédance d'entrée et/ou à augmenter l'impédance de sortie. Un signal d'horloge HP issu du circuit d'horloge CK1 est appliqué à la grille de tous les transistors Tp de la matrice. La fonction d'intégration est ici réalisée au moyen d'un transistor NMOS Tc dont la source et le drain sont court-circuités. La source et le drain du transistor Tc sont reliées d'une part au drain du transistor Tp et, d'autre part, à la diode d'entrée du transistor NMOS d'adressage Ta. Un signal d'horloge HC1 issu du circuit d'horloge CK1 est appliqué à la grille du transistor Tc. Tous les transistors Tc d'une même ligne sont attaqués par le même signal d'horloge HC1 et chaque ligne du circuit de lecture est attaquée par un signal d'horloge HC1 différent. Le transistor NMOS d'adressage Ta est monté en interrupteur entre la source du transistor Tc et la connexion au bus colonne BCj. Un signal d'horloge HAl issu du circuit CK1 est appliqué à la grille du transistor Tc. Le signal d'horloge HAl attaque tous les transistors Ta d'une même ligne et chaque ligne du circuit de lecture est attaquée par un signal d'horloge HAl différent. L'amplificateur de charge Aj comprend un amplificateur différentiel ACj, une capacité Ca et un transistor Tr. Le bus colonne BCj relie la sortie du point élémentaire Pij à l'entrée inverseuse de l'amplificateur différentiel ACj dont l'entrée non- inverseuse est reliée à une alimentation Vbus. La capacité Ca et le transistor Tr sont montés en parallèle entre l'entrée inverseuse et la sortie de l'amplificateur différentiel ACj. La capacité Ca est une capacité de contre-réaction et le transistor Tr est utilisé comme interrupteur pour réinitialiser la capacité Ca entre la lecture de deux lignes consécutives. La grille du transistor Tr est pilotée par un signal d'horloge HR issu du circuit CK1. Une tension Vs(j) est recueillie en sortie de l'amplificateur différentiel ACj. La figure 2 représente les variations dans le temps, au cours d'un cycle complet de fonctionnement, des profils de potentiels dans un point élémentaire Pij. L'axe horizontal est décomposé en quatre zones: les zones ZTp, ZTc et ZTa qui représentent, respectivement, le canal des transistors Tp, Ta et Tc et la zone ZBCj qui représente la région du point élémentaire Pij porté au potentiel du bus colonne BCj. L'axe vertical représente l'échelle des potentiels dans les zones respectives. Un cycle de fonctionnement peut se décomposer en 6 étapes: Etape El: cette étape précède le temps de pose. Le transistor Tp est bloqué. Le transistor Tc présente un puits de potentiel vide de charges. Le transistor Ta est bloqué. Etape E2: le point élémentaire est en cours d'intégration. Le transistor Tp est passant. Un courant Idet débité par le détecteur est intégré dans le puits de potentiel sous le transistor Tc. Etape E3: c'est la fin du temps de pose. Le transistor Tp est bloqué, ce qui a pour effet d'échantillonner- bloquer le potentiel sous le transistor Tc. Etape E4: c'est la lecture du point élémentaire. La tension appliquée à la grille du transistor Ta est modifiée de façon à le rendre passant. Les charges stockées sous le transistor Tc sont injectées dans le bus colonne porté au potentiel Vbus. Un courant In apparaît dans le bus BCj. Etape 5: toutes les charges stockées sous le transistor Tc ont été injectées dans le bus colonne. Etape 6: c'est la fin de la lecture du point élémentaire. Le transistor Ta est bloqué de façon à procéder à la lecture d'un autre point élémentaire ou à prendre une autre image. Un circuit de lecture de rayonnement détecté tel que celui représenté aux figures 1 et 2 présente l'inconvénient de recueillir à la fois le signal utile détecté et le signal de mode commun. Le problème qui se pose est de concevoir un point élémentaire qui permette de supprimer la quasi- totalité du signal de mode commun associé à chaque détecteur afin d'améliorer le rapport signal sur bruit du composant, mais sans dégrader sensiblement les performances de bruit intrinsèque du détecteur. Un tel problème est résolu par un dispositif de lecture de circuit détecteur de rayonnement selon l'invention comprenant des moyens de stockage de charges et des moyens de transfert pour transférer, pendant une durée de lecture, les charges contenues dans les moyens de stockage. Le dispositif de lecture comprend des moyens pour limiter la quantité de charges transférées pendant la durée de lecture. L'invention concerne également un circuit détecteur de rayonnement comprenant au moins un ensemble constitué d'un détecteur et d'un dispositif de lecture pour recueillir les charges détectées par le détecteur. Le dispositif de lecture est un dispositif selon l'invention, tel que mentionné ci-dessus. Selon l'invention, le détecteur peut être un détecteur quantique (par exemple, un détecteur photovoltaïque ou un détecteur photoconducteur) ou un détecteur thermique (par exemple, un détecteur bolométrique). L'invention concerne encore un procédé de lecture de circuit détecteur de rayonnement comprenant une étape de stockage de charges dans des moyens de stockage et une étape de transfert, pendant une durée de lecture, des charges contenues dans les moyens de stockage. L'étape de transfert limite la quantité de charges transférées pendant la durée de lecture. Par ailleurs, comme cela a été mentionné précédemment, les structures à intégration déportée de l'art connu né sont pas compatibles avec une prise d'image synchrone pour tous les points élémentaires. Selon un perfectionnement de l'invention, il est prévu un dispositif de lecture de circuit détecteur de rayonnement comprenant des moyens pour obtenir un temps de pose identique et synchrone pour tous les détecteurs de la matrice. Brève description des figures D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture d'un mode de réalisation préférentiel de l'invention fait en référence aux figures ci-annexées parmi lesquelles: - la figure 1, représente une vue partielle d'un circuit détecteur à prises de vues flash selon l'art antérieur, - la figure 2, représente les variations dans le temps, au cours d'un cycle complet de fonctionnement, de profils de potentiel dans un circuit de lecture de circuit détecteur selon l'art antérieur, - la figure 3 représente une vue partielle d'un circuit détecteur à prises de vues flash selon l'invention, - la figure 4 représente les variations dans le temps, au cours d'un cycle complet de fonctionnement, de profils de potentiel dans un circuit de lecture de circuit détecteur selon l'invention, - la figure 5 représente un perfectionnement du circuit détecteur représenté en figure 3, - la figure 6 représente un diagramme temporel des différents signaux d'horloge appliqué au circuit détecteur selon le perfectionnement de l'invention représenté en figure 5. Sur toutes les figures, les mêmes références désignent les mêmes éléments. Description détaillée de modes de mise en oeuvre de l'invention La figure 3 représente une vue partielle d'un circuit détecteur à prises de vues flash selon l'invention. Le schéma de la figure 3 comprend un détecteur Dij, un point élémentaire Pij, un bus colonne BCj, un amplificateur de charge Aj, et un circuit d'horloge CK2. L'invention concerne plus particulièrement un circuit détecteur structuré sous forme d'une matrice de N lignes par M colonnes de détecteurs élémentaires. C'est également pour des raisons de clarté (cf. description de la figure 1) que n'ont été représentés que le détecteur élémentaire Dij situé en ième ligne et jème colonne et le circuit de lecture directement associé au détecteur Dij. Selon l'invention, le circuit d'horloge CK2 délivre un signal d'horloge HA2 appliqué sur la grille du transistor Ta de façon que le transistor Ta satisfasse les fonctions suivantes: - garantir l'isolation électrique entre le canal du transistor Tc et le bus colonne BCj afin qu'aucune charge ne puisse être échangée en dehors du temps de lecture du point élémentaire, - limiter, pendant la durée de lecture, la quantité de charges transférées du transistor de stockage Tc vers le bus colonne BCj, - permettre l'écoulement des charges non transférées en dehors de la durée de lecture, par exemple pendant la réinitialisation de l'amplificateur de charge. La première fonction est satisfaite en appliquant sur la grille du transistor Ta une tension inférieure à sa tension de seuil, ce qui a pour effet de bloquer le transistor Ta. La deuxième fonction est satisfaite en appliquant sur la grille du transistor Ta une tension Va telle qu'une barrière de potentiel soit créée pour limiter le transfert des charges stockées dans le canal du transistor Tc. L'écoulement des charges de mode commun pendant la réinitialisation de l'amplificateur de charge est également assuré par pilotage de la grille du transistor Tc à l'aide d'un signal d'horloge approprié HC2. Selon l'invention, l'évacuation des charges de mode commun stockées dans le transistor Tc n'est donc pas effectuée pendant la durée de lecture. Un ébasage des charges est réalisé au moyen du transistor Ta. De façon préférentielle, les charges de mode commun sont éliminées par injection dans l'amplificateur de charge Aj, via le bus colonne BCj, lors de la réinitialisation de l'amplificateur de charge Aj. Pour connaître la valeur de la tension à appliquer sur le transistor d'ébasage Ta, un apprentissage est nécessaire. On utilise pour cela un corps noir porté à une température de référence que l'on place devant la matrice de détecteurs élémentaires. On applique alors sur la grille de chacun des transistors Ta une tension qui annule le transfert des charges stockées dans le transistor Tc associé au transistor Ta. Selon le mode de réalisation préférentiel de l'invention, parmi l'ensemble des valeurs trouvées, la valeur Va qui correspond à la charge stockée la plus faible est choisie. La valeur de tension ainsi choisie constitue alors la tension Va qui est appliquée, lors d'une prise d'image, sur la base de chacun des transistors Ta pour limiter le transfert des charges stockées dans le canal des transistors Tc. La figure 4 représente les variations dans le temps, au cours d'un cycle complet de fonctionnement, des profils de potentiel dans un point élémentaire Pij selon l'invention. Le point élémentaire Pij est décomposé en 4 zones ZTp, ZTc, ZTa et ZBCj. Un cycle complet de fonctionnement est illustré par 7 étapes principales F1 à F7. Etape F1: cette étape précède le temps de pose. Le transistor Tp est bloqué. Le transistor Tc est polarisé de façon à présenter un puits de potentiel vide de charges. Le transistor Ta est bloqué. Etape F2: le point élémentaire est en cours d'intégration. Un courant de détection Idet apparaît qui alimente le puits de potentiel présenté par le transistor Tc. Etape F3: le temps de pose est achevé. Le transistor Tp est bloqué. Les charges contenues dans le puits de potentiel sont constituées de charges utiles Q1 et de charges à éliminer Q2. Etape F4: la lecture du point élémentaire est en cours. La tension appliquée à la grille du transistor Ta est alors portée à la tension Va: les charges utiles Q1 créent un courant lu Iutile qui s'écoule dans la zone ZBCj. Etape F5: le transfert des charges utiles Q1 est terminé. L'information stockée dans la capacité de contre-réaction de l'amplificateur de charge est lue et traitée par des circuits de traitement. Les charges Q2 ne peuvent pas passer la barrière de potentiel représentée par la tension Va. Les charges Q2 demeurent dans le puits de potentiel durant tout le temps de lecture et de traitement des charges utiles Q1. Etape 6: les charges Q2 sont évacuées du puits de potentiel par application d'une tension appropriée sur la grille du transistor Tc. Un courant In de mode commun s'écoule dans la zone de bus ZBCj. Selon le mode de réalisation préférentiel de l'invention, l'évacuation des charges Q2 s'effectue simultanément à la réinitialisation de l'amplificateur de charge Aj. Etape F7: Le transistor Ta est bloqué. La lecture d'un autre point élémentaire est alors possible. Il est également possible d'effectuer une nouvelle prise d'image. La figure 5 représente un perfectionnement du circuit détecteur représenté en figure 3. La capacité d'intégration d'un pixel est limitée par la taille du pixel. Pour les détecteurs dont le courant de mode commun est important, cette capacité d'intégration peut être rapidement saturée: le temps d'intégration est alors limité par la taille de la capacité et peut être très sensiblement inférieur au temps de trame. Selon le perfectionnement de l'invention, un point élémentaire Pij comprend des moyens pour accroître le temps d'intégration. A cette fin, un point élémentaire comprend, en plus des éléments mentionnés précédemment: - un transistor Tacc qui constitue une capacité de cumul, - un transistor Ti pour réinitialiser, entre deux cumuls successifs, la capacité d'intégration présentée par le transistor Tc, - un transistor Tmux qui gère le transfert, vers l'amplificateur de charges, des charges stockées dans la capacité de cumul. Les transistors Tacc et Tmux sont montés en série avec les transistors Tp, Tc et Ta. Le transistor Ti est un transistor MOS dont le drain est relié à la borne commune des transistors Tc et Ta, dont la source est reliée à une tension d'alimentation VDD, et dont la grille est reliée à un circuit de commande CK3. Le transistor Ti fonctionne en interrupteur, sous l'action d'un signal d'horloge HI, entre les états passant et bloqué pour réinitialiser la capacité d'intégration du transistor Tc. Une fois la capacité d'intégration du transistor Tc presque saturée, les charges Q1 qui représentent le signal utile sont transférées, via le transistor Ta, dans la capacité de cumul présentée par le transistor Tacc. Pendant la durée d'une trame, n cumuls de charges utiles peuvent ainsi être transférés de la capacité d'intégration vers la capacité de cumul. Le temps total d'intégration vaut alors n fois le temps nominal d'une intégration dans la capacité d'intégration. Un signal de commande HMUX appliqué sur la grille du transistor Tmux autorise le transfert des charges accumulées dans la capacité de cumul vers l'amplificateur de charge. La figure 6 représente un diagramme temporel des différents signaux d'horloge appliqué au circuit détecteur selon le perfectionnement de l'invention. L'échelle des temps est divisée en plusieurs zones Tl, T2, Tn, Tt. Chaque zone Tj (j=l, 2,.... n) correspond à une durée pendant laquelle sont effectuées une intégration des charges utiles dans le transistor Tc, le transfert de ces charges dans la capacité de cumul et l'évacuation des charges non utiles non transférées. La zone Tt correspond à une durée pendant laquelle est effectué le transfert des charges stockées dans la capacité de cumul. Sous l'action du signal d'horloge HC, un puits de potentiel est créé dans le canal du transistor Tc. Sous l'action du signal d'horloge HP, le transistor Tp passe de l'état bloqué à l'état passant, autorisant ainsi l'intégration de charges dans le transistor de stockage Tc. Lorsque le transistor Tp passe de l'état passant à l'état bloqué, l'intégration des charges dans le transistor Tc est arrêtée. Sous l'action du signal d'horloge HA, le transistor Ta passe de l'état bloqué à l'état passant, autorisant ainsi le transfert des charges utiles Q1 du transistor de stockage Tc vers le transistor de cumul Tacc, puis le transistor Ta passe de l'état passant à l'état bloqué. Le transistor Ti est alors porté de l'état bloqué à l'état passant afin d'évacuer du transistor Tc les charges Q2 à éliminer, permettant ainsi de réinitialiser la capacité d'intégration entre deux cumuls. Un autre cumul peut alors commencer. Lorsque le nème cumul de charges utiles a été effectué, le transfert des charges qui sont stockées dans le transistor Tacc est effectué sous l'action du signal d'horloge HMUX appliqué au transistor Tmux. Avantageusement, l'augmentation du temps d'intégration selon l'invention permet une réduction de la bande passante du circuit de lecture, réduisant ainsi le bruit RMS du détecteur. A titre d'exemple non limitatif, pour un détecteur ne présentant que du bruit blanc, le fait d'opérer n cumuls diminue la bande passante d'un facteur n et donc augmente le rapport signal sur bruit d'un facteur \n. REVENDICATIONS 1. Dispositif de lecture de circuit détecteur de rayonnement comprenant des moyens de stockage (Tc) de charges et des moyens de transfert (Ta) pour transférer, pendant une durée de lecture, les charges contenues dans les moyens de stockage, caractérisé en ce qu'il comprend des moyens pour limiter la quantité de charges transférées pendant la durée de lecture. 2. Dispositif de lecture selon la revendication 1, caractérisé en ce que les moyens de transfert (Ta) sont constitués d'un transistor (Ta) muni d'une grille et en ce que les moyens pour limiter la quantité de charges transférées pendant la durée de lecture sont constitués par un circuit de commande (CK2) qui applique un signal d'horloge (HA) sur la grille du transistor (Ta). 3. Dispositif de lecture selon la revendication 2, caractérisé en ce que le signal d'horloge appliqué sur la grille du transistor (Ta) est une tension dont la valeur (Va) est choisie pour que la quantité de charges transférées pendant la période de lecture soit sensiblement égale à la quantité de charges détectées. 4. Dispositif de lecture selon l'une quelconque des revendications précédentes, caractérisé en ce que les moyens de stockage sont constitués d'un transistor (Tc) muni d'une grille, dans lequel est constitué un puits de potentiel. 5. Dispositif de lecture selon l'une quelconque des revendications précédentes, caractérisé en ce qu'il comprend des moyens (CK2, HC2) pour commander l'évacuation, hors des moyens de stockage, en dehors de la durée de lecture, des charges non transférées pendant la durée de lecture. 6. Dispositif selon la revendication 5, caractérisé en ce que les moyens pour commander l'évacuation des charges non transférées pendant la durée de lecture sont constitués par un circuit de commande (CK2) qui applique un signal d'horloge (HC) sur la grille du transistor (Tc) dans lequel est constitué un puits de potentiel. 7. Dispositif de lecture selon l'une quelconque des revendications précédentes, caractérisé en ce qu'il comprend des moyens de cumul (Tacc) pour stocker les charges transférées lors de transferts de charges successifs et des moyens de transfert (Tmux) des charges stockées dans les moyens de cumul (Tacc) lors des transferts successifs. 8. Dispositif selon la revendication 7, caractérisé en ce qu'il comprend des moyens spécifiques (Ti) pour évacuer les charges non transférées pendant une durée de lecture. 9. Circuit détecteur de rayonnement comprenant au moins un ensemble constitué d'un détecteur (Dij) et d'un dispositif de lecture pour recueillir les charges détectées par le détecteur, caractérisé en ce que le dispositif de lecture est un dispositif selon l'une quelconque des revendications précédentes. 10. Circuit détecteur de rayonnement selon la revendication 9, caractérisé en ce qu'il comprend une matrice de N lignes par M colonnes de détecteurs. 11. Circuit détecteur de rayonnement selon la revendication 10, caractérisé en ce qu'il comprend un amplificateur de charge (Aj) par ligne de diodes. 12. Circuit détecteur selon l'une quelconque des revendications 9 à 11, caractérisé en ce que le détecteur est un détecteur quantique. 13. Circuit détecteur selon la revendication 12, caractérisé en ce que le détecteur quantique est un détecteur photovoltaïque ou un détecteur photoconducteur. 14. circuit détecteur selon l'une quelconque des revendications 9 à 11, caractérisé en ce que le détecteur est un détecteur bolométrique. 15. Procédé de lecture de circuit détecteur de rayonnement comprenant une étape de stockage de charges dans des moyens de stockage (Tc) et une étape de transfert, pendant une durée de lecture, des charges contenues dans les moyens de stockage, caractérisé en ce que l'étape de transfert limite la quantité de charges transférées pendant la durée de lecture. 16. Procédé de lecture de circuit détecteur selon la revendication 15, caractérisé en ce que la quantité de charges transférées pendant la durée de lecture est limitée à une quantité sensiblement égale à la quantité de charges détectées. 17. Procédé de lecture de circuit détecteur selon la revendication 15 ou 16, caractérisé en ce qu'il comprend une étape pour évacuer, hors des moyens de stockage, en dehors de la durée de lecture, les charges non transférées pendant la durée de lecture. 18. Procédé de lecture selon la revendication 17, caractérisé en ce que l'étape pour évacuer, hors des moyens de stockage, en dehors de la durée de lecture, les charges non transférées pendant la durée de lecture est une étape simultanée d'une étape de réinitialisation d'un circuit de traitement (Aj) des charges transférées. 19. Procédé de lecture selon l'une quelconque des revendications 15 à 18, caractérisé en ce qu'il comprend une étape de cumul dans des moyens de cumul (Tacc) des charges transférées lors de transferts de charges successifs et une étape de transfert des charges stockées dans les moyens de cumul. 20. Procédé de lecture selon la revendication 19, caractérisé en ce qu'il comprend, après chaque étape de transfert, une étape pour évacuer les charges non transférées pendant une durée de lecture par des moyens spécifiques d'évacuation (Ti).