FR 2805100 A1 20010817 FR 0012572 A 20001003 1 f La présente invention concerne des générateurs d'impulsions numériques. L'invention concerne plus particulièrement des procédés et un appareil pour suivre les fuites par courant infraseuil pendant une période active et générer des impulsions numériques pour éviter tout effet néfaste d'une fuite par courant infraseuil. Dans certaines applications, il est souhaitable de limiter la durée pendant laquelle un signal est actif dans des circuits CMOS (semi-conducteur à oxyde métallique complémentaire) afin de protéger les circuits contre divers modes de défaillance de circuit. Un exemple d'un mode de défaillance de circuit est une dégradation dynamique due à une fuite par courant infraseuil. Un circuit de registre à décalage 10 est représenté sur la Figure I dans le but d'illustrer les effets néfastes d'une fuite par courant infraseuil. Le circuit de registre à décalage 10 est représenté avec seulement trois étages pour une compréhen- sion plus facile. Chaque étage comprend une porte de passage 15, un noeud de mémorisation dynamique 35, 45 ou 55 et un inverseur formé par un PFET (transistor à effet de champ à canal P) 20 et un NFET (transistor à effet de champ à canal N) 25. Un signal de décalage 27 et son inverse, formés par un inverseur 28, sont reliés à chaque porte de passage 15. Les portes de passage mémorisent les valeurs logiques au niveau des noeuds de mémorisation dynamique 35, 45 et 55, qui sont séparés par des inverseurs des noeuds 30, 40 et 50. Lorsque le signal de décalage 27 est à l'état haut, les FET (transistors à effet de champ) formant la bascule dynamique 15 "deviennent passants", et par conséquent, les valeurs logiques au niveau des noeuds 30, 40 et 50 passent respectivement aux noeuds 35, 45 et 55. De cette manière, les états logiques mémorisés par les bascules dynamiques 1 5 sont décalés vers la droite à chaque fois que le signal d'entrée de décalage 27 est à l'état haut. Toutefois, lorsque le signal de décalage 27 est à l'état haut, la fuite par courant infraseuil se produit dans les FET formant les bascules dynamiques 15. Telle qu'utilisée dans le présent document, la fuite par courant infraseuil consiste en un courant de grille lorsqu'un FET est conducteur. Un PFET conduit de la source vers le drain ou "devient passant" lorsque sa tension de grille est inférieure à sa tension de source, alors qu'un NFET devient passant lorsque sa tension de grille est supérieure à sa tension de source. Si le signal de décalage 27 reste à l'état haut suffisamment longtemps, la fuite par courant infraseuil peut être suffisamment importante pour entraîner la dissipation de la charge stockée. Afin de protéger les bascules dynamiques 15 de toute défaillance due aux fuites par courant infraseuil, un contrôle sévère du cadencement du signal de décalage 27 est nécessaire. Toutefois, étant donné l'amplitude des variations présentes lors de la fabrication des circuits CMOS, une solution universelle n'est pas pratique. Selon un aspect, l'invention est un circuit pour traiter une impulsion destinée à être utilisée avec un circuit associé. Le circuit comprend un temporisateur et une ou plusieurs portes logiques. Le temporisateur produit une sortie dans un état donné si la durée des impulsions atteint une durée prédéterminée. La durée prédéterminée est fonction d'un paramètre du circuit associé. La porte logique ou plusieurs portes logiques a/ont une sortie qui est identique à l'impulsion à moins que et jusqu'à ce que la sortie du tempori- sateur soit dans l'état donné, moment auquel, la sortie de la porte logique ou de plusieurs portes logiques est amenée de force dans un état non pulsé. De préférence, le paramètre est un débit de fuite par courant infraseuil à travers un FET. Selon un autre aspect, l'invention est un procédé destiné à être utilisé avec un circuit, tel qu'un registre à décalage, dans lequel une fuite peut se produire à un premier débit. Le procédé comprend l'étape consistant à détecter un état qui favorise l'apparition d'une fuite dans le circuit. En réponse à l'étape de détection, le procédé produit une fuite associée à un débit plus rapide que le premier débit. Le procédé désactive l'état si la fuite associée atteint un niveau prédéterminé. De préférence, I'état est une impulsion. Selon encore un autre aspect, l'invention est un circuit dans lequel une fuite peut se produire à un premier débit. Le circuit comprend des moyens pour détecter un état qui favorise l'apparition d'une fuite dans le circuit; des moyens pour produire, en réponse à l'étape de détection, une fuite associée à un débit plus rapide que le premier débit; et des moyens pour désactiver l'état si la fuite associée atteint un niveau prédéterminé. Certains modes de réalisation de l'invention sont également capables de réaliser les avantages suivants: (1) protéger les circuits qui utilisent un signal de sortie des défaillances pro- duites par les fuites par courant infraseuil. Par exemple, les bascules dynamiques dans le circuit de registre à décalage 10 peuvent être proté- gées en limitant la durée des impulsions sur le signal de décalage 27. (2) la protection peut s'adapter automatiquement aux circuits protégés, de telle sorte qu'un degré adéquat de limitation est prévu sans tenir compte des variations du processus de fabrication. À savoir que la protection peut suivre les paramètres du processus tout au long des variations lors de la fabrication, suivre le comportement du circuit qui est protégé (c'est-à-dire qu'elle peut utiliser une réplique du circuit ayant tendance à avoir des défaillances qui sert de dispositif de surveillance) et peut per- mettre une utilisation robuste de types de circuits qui pourraient autre- ment souffrir de défaillances en raison des variations lors de la fabrica- tion des CMOS et de caractéristiques de dispositif qui ne sont pas idéales. L'homme du métier pourra apprécier ces avantages ainsi que d'autres de divers modes de réalisation de l'invention à la lecture de la description détaillée suivante d'un mode de réalisation préféré en faisant référence aux dessins répertoriés ci-dessous. - La Figure I illustre un circuit de registre à décalage avec des bascules dynamiques; - la Figure 2 illustre le circuit de registre à décalage de la Figure I en même temps qu'un mode de réalisation de l'invention pour suivre les fuites par courant infraseuil des FET; - la Figure 3 est un schéma de principe à un niveau haut d'un mode de réalisation de l'invention pour suivre les fuites par courant infraseuil des FET; - la Figure 4 estun schéma logique du mode de réalisation de la Figure 3; et - les Figures 5 et 6 sont des diagrammes schématiques du mode de réali- sation de la Figure 3. La Figure 2 illustre un mode de réalisation de la présente invention dans le contexte des circuits environnants. En particulier, la Figure 2 illustre un circuit limiteur de fuites 100 relié au circuit de registre à décalage 10. Une entrée vers le circuit limiteur de fuites 100 est un signal de décalage d'entrée 101. La sortie du circuit limiteur de décalage 100 est le signal de décalage 27, qui est une entrée vers le circuit de registre à décalage 10. Dans les grandes lignes, le circuit limiteur de fuites 100 traite le signal de décalage d'entrée 101 de manière à ce que les impulsions de décalage se propageant vers le signal de décalage 27 aient une durée qui soit contrôlée, limitée, abrégée, tronquée ou raccourcie, de manière à éviter toute fuite par courant infraseuil dans le circuit de registre à décalage 10. L'homme du métier reconnaîtra facilement que le circuit de registre à décalage 10 sert d'exemple pour une large classe de circuits pour lesquels le circuit limiteur de fuites 100 peut être utilisé correctement. Par exemple, tout circuit ayant un ou plusieurs noeuds de mémorisation dynamique ou de portes de passage peuvent bénéficier du circuit limiteur de fuites 100. La Figure 3 est un schéma de principe de niveau haut du circuit limiteur de fuites 100. Un signal de décalage d'entrée 101 est entré dans le circuit limiteur de fuites 100 à travers un composant d'état et séparateur 105. Le composant d'état et séparateur 105 envoie le signal de décalage d'entrée 101 vers un dispositif de surveillance de fuites de NFET 1 10 et vers un dispositif de surveillance de fuites PFET 1 15 pour surveiller en même temps les fuites de NFET et les fuites de PFET. Les sorties à la fois du dispositif de surveillance de fuites de NFET 1 10 et du dispositif de surveillance de fuites de PFET 1 1 5 sont envoyées à une porte logique OU 120, dont la sortie est envoyée à un séparateur validé 125, qui délivre le signal de décalage 27. La Figure 4 est un schéma de niveau logique du circuit limiteur de fuites 100. La Figure 4 illustre le circuit limiteur de fuites 100 d'un point de vue fonctionnel. Le signal de décalage d'entrée 101 est entré dans un circuit séparateur 1 35. Les sorties du circuit séparateur 1 35 sont des signaux Xl et YI. Le signal X1 est l'inverse du signal de décalage d'entrée 101 et le signal YI est le même que le signal de décalage d'entrée 101. Le signal X1 valide un temporisateur 140. À savoir que le temporisateur 140 commence à compter le temps lorsque le signal Xl passe du niveau bas au niveau haut. Le tempo- risateur 140 continue pendant une certaine durée prédéterminée, à moins que le signal Y1 passe à l'état haut, provoquant la remise à zéro du temporisateur 140. La durée prédéterminée dépend d'une valeur d'un paramètre de traitement particulier qui est surveillé (non représenté). Ainsi, à moins que le signal Y1 remette à zéro le temporisateur 140, le temporisateur 140 retarde le front montant du signal XI de la durée prédéterminée. De manière similaire, les signaux XI et YI sont entrés dans un second temporisateur 145, comme cela est représenté. Les signaux de sortie délivrés par les tempo- risateurs 140 et 145 sont entrés dans une porte NON OU 150. Un signal de sortie ZI provenant de la porte NON OU 150 est entré dans une porte ET 160. De plus, le signal d'entrée de décalage 101 et un signal de validation sont entrés dans la porte ET 160, dont la sortie est le signal de décalage 27. Le signal de décalage 27 est utilisé par d'autres circuits, tel qu'une bascule dynamique, près du circuit limiteur de fuites 100. Les autres circuits sont sensibles à un ou plusieurs paramètres de traitement qui sont surveillés par le circuit limiteur de fuites 100. L'homme du métier reconnaîtra facilement que différents circuits logi- ques peuvent être conçus pour fonctionner comme la logique représentée sur la Figure 4. Par exemple, une transformation de porte bien connue résulte en des circuits différents mais qui sont logiquement équivalents. Les Figures 5 et 6 sont des schémas du circuit limiteur de fuites 100 au niveau des transistors destiné à être utilisé pour suivre les fuites dans un FET. Le signal de décalage d'entrée 101 est relié aux bornes de la grille d'un PFET 175 et d'un NFET 180 relié dans une configuration d'inverseur bien connue ayant un signal de sortie X2. Lorsque le signal de décalage d'entrée 101 est à l'état haut, le PFET 175 est un circuit ouvert entre ses bornes de source et de drain (c'est-à-dire "bloqué"), tandis que le NFET 180 est conducteur entre sa source et son drain (c'est-à-dire "passant"). Ainsi, lorsque le signal de décalage d'entrée 101 est à l'état haut, le signal X2 est à l'état bas du fait de sa connexion à la masse par l'intermédiaire du NFET 180. De même, lorsque le signal de décalage d'entrée 101 est à l'état bas, le signal X2 est à l'état haut lorsque le PFET 1 75 est passant et lorsque le NFET 180 est bloqué. Le signal X2 est entré dans un PFET 185 et un NFET 190, dont les deux sont configurés sous forme d'inverseur ayant un signal de sortie Y2. Ainsi, le signal Y2 est l'inverse logique du signal X2, et donc le même que le signal de décalage d'entrée 101 (à l'exception des retards de commutation). Le signal Y2 est le signal d'entrée du dispositif de surveillance de fuites de NFET 110. En particulier, le signal Y2 est entré dans les bornes de grille d'un PFET 210 et d'un NFET 215. Le PFET 210 et le NFET 215 sont configurés comme un inverseur, à l'exception d'une paire de NFET- PFET 220 (souvent appelée "porte de passage") reliée entre le PFET 210 et le NFET 215. Lorsque le signal Y2 est à l'état haut, le NFET 215 est à l'état passant et un noeud Y3 est mis à l'état bas. La tension de niveau bas au niveau du noeud Y3 et la tension de niveau haut au niveau d'un noeud Y4 placent la porte de passage 220 dans un état o une fuite par courant infraseuil se produit du noeud Y4 au noeud Y3. Les transistors de la porte de passage 220 ont une largeur sensiblement plus grande que ceux des portes de passage typiques dans le circuit protégé. Puisque l'importance de la fuite par courant infraseuil est proportionnelle à la largeur du transistor, la porte de passage 220 présente une fuite par courant infraseuil à un débit accéléré. Avec le temps, la fuite par courant infraseuil draine une charge du noeud Y4 dans le noeud Y3 jusqu'à ce que le noeud Y4 soit forcé à l'état bas comme le noeud Y3. Le niveau logique au niveau du noeud Y4 est inversé par l'agencement constitué d'un PFET 245 et d'un NFET 250, ce qui produit un signal de sortie Y5. Ainsi, le signal de sortie Y5 passe de l'état bas à l'état haut quelque temps après que le signal Y2 soit passé de l'état bas à l'état haut. La durée nécessaire pour que cela se produise est basée sur la largeur des transistors de la porte de passage 220 et sur la valeur de fuite par courant infraseuil. Lorsque le signal de décalage d'entrée 101, et donc le signal Y2, passe de l'état haut à l'état bas, le PFET 210 devient passant, forçant le signal Y4 à l'état haut et donc le signal Y5 à I'état bas, sans tenir compte d'une fuite par courant infraseuil quelconque. En général, le signal Y5 est à l'état bas, sauf lorsque le signal d'entrée de décalage 101 envoie des impulsions à l'état haut pendant une période trop longue, après quoi le signal Y5 envoie des impulsions à l'état haut jusqu'à ce que l'impulsion du signal d'entrée de décalage 101 se termine. Le dispositif de surveillance de fuites de PFET 115 est semblable au dispositif de surveillance de fuites de NFET 110. L'entrée du dispositif de surveillance de fuites de PFET 1 1 5 est le complément de l'entrée du dispositif de surveillance de fuites de NFET 110. Par conséquent, le dispositif de surveillance de fuites PFET 115 comprend un inverseur supplémentaire à sa sortie. Le signal X2 est le signal d'entrée du dispositif de surveillance de fuites de PFET 11 5. En particulier, le signal X2 est entré dans les bornes de grille d'un PFET 195 et d'un NFET 200. Le PFET 195 et le NFET 200 sont configurés comme un inverseur, sauf pour une paire de NFET-PFET (ou porte de passage) 205 reliée entre le PFET 195 et le NFET 200. Lorsque le signal X2 est à l'état bas, le PFET 195 est passant et un noeud X3 est à l'état haut. La tension d'état haut au niveau du noeud X3 place la porte de passage 205 dans un état o une fuite par courant infraseuil se produit du noeud X3 à un noeud X4. Les transistors de la porte de passage 205 ont une largeur sensiblement plus grande qu'un FET typique. Puisque l'importance de la fuite par courant infraseuil est proportionnelle à la largeur du transistor, la porte de passage 205 présente une fuite par courant infraseuil à un débit accéléré. Avec le temps, la fuite par courant infraseuil délivre lentement une charge sur le noeud X4 jusqu'à ce que le noeud X4 soit amené de force à l'état haut comme le noeud X3. Le niveau logique au noeud X4 est inversé d'abord par l'agencement d'un PFET 230 et d'un NFET 225, et de nouveau par l'agencement d'un PFET 235 et d'un NFET 240, ce qui produit un signal de sortie X6. Ainsi, le signal X6 passe de l'état bas à l'état haut un certain temps après que le signal X2 soit passé de l'état haut à l'état bas. La durée nécessaire pour que cela se produise est basée sur la largeur des transistors de la porte de passage 205 et sur la fuite par courant infraseuil des transistors. Lorsque le signal de décalage d'entrée 101 passe de l'état haut à l'état bas et que le signal X2 passe de l'état bas à l'état haut, le NFET 200 devient passant, amenant de force les signaux X4 et X6 à l'état haut, sans tenir compte d'une fuite par courant infraseuil quelconque. En général, le signal X6 est à l'état bas, sauf lorsque le signal d'entrée de décalage 101 envoie des impulsions à l'état haut pendant une trop longue durée, après quoi le signal X6 envoie des impulsions à l'état haut jusqu'à ce que l'impulsion du signal d'entrée de décalage 101 se termine. Les portes de passage 205 et 220 sont semblables, mais elles surveillent les fuites de différentes manières. En particulier, la porte de passage 220 surveille une tension d'état haut mémorisée (au noeud Y4) fuyant vers une tension d'état bas, tandis que la porte de passage 205 surveille une tension d'état bas mémorisée (au noeud X4) fuyant vers une tension d'état haut. Puisque les fuites dans un NFET sont le mécanisme principal de fuite d'une charge d'une tension d'état haut vers une tension d'état bas, la porte de passage 220 fait partie du dispositif de surveillance de fuites de NFET 110. De même, puisque les fuites dans un PFET sont le mécanisme principal de fuite d'une charge d'une tension d'état haut vers une tension d'état bas, la porte de passage 205 fait partie du dispositif de surveillance de fuite de PFET 1 1 5. Les signaux Y5 et X6, délivrés par le dispositif de surveillance de fuites de NFET 110 et par le dispositif de surveillance de fuites de PFET 115, respectivement, sont entrés dans un agencement de NFET 255 et 265 ainsi que dans un agencement de PFET 260 et 270, qui forment une porte NON OU 120 et produisent le signal Z1 qui constitue sa sortie. De cette manière, Z1 est à l'état bas si le signal Y5 ou le signal X6 est à l'état haut. Le signal Z1 est entré dans un NFET 275 et un PFET 280, qui font partie d'une porte ET , comme le montre la Figure 6. De même, le signal d'entrée de décalage 101, qui est relié à un NFET 300 et à un PFET 295, et le signal de validation , qui est relié à un NFET 285 et à un PFET 290 sont entrés dans la porte ET 125. Un NFET 305 et un PFET 310 terminent la porte ET 125, dont la sortie est le signal de décalage 27. Le signal de décalage 27 est à l'état haut si le signal ZI, le signal d'entrée de décalage 101 et le signal de validation 165 sont tous à l'état haut. A savoir, lorsqu'elles sont validées, les impulsions sur le signal de décalage 27 sont des versions éventuellement tronquées d'impulsions sur le signal de décalage d'entrée 101. La troncation survient lorsque la fuite de NFET ou la fuite de PNET, peu importe laquelle est la première, se produit suffisamment. En résumé, le circuit limiteur de fuites 100 protège des défaillances les circuits qui utilisent le signal de décalage 27. En particulier, le circuit limiteur de fuites 100 protège des défaillances produites par les fuites par courant infraseuil. Par exemple, le circuit protégé est un circuit, comme le circuit de registre à décalage 10, contenant une bascule dynamique. Pour assurer la meilleure protection, le circuit protégé et le circuit limiteur de fuites 100 doivent être placés physiquement l'un à côté de l'autre et fabriqués en utilisant les mêmes procédés de fabrication ou des procédés semblables, de telle sorte que la corrélation entre le circuit protégé et le circuit limiteur de fuites 100 soit élevée. Par exemple, les FET formant les portes de passage 220 et 205 sont, de manière idéale, très semblables aux FET formant les portes de passage , à l'exception de leur largeur. De préférence, le circuit limiteur de fuites et le circuit protégé sont sur le même circuit intégré de manière à minimiser les variations du procédé de fabrication. Les termes et les descriptions utilisés dans le présent document sont présentés à titre d'illustration seulement et ne sont pas donnés dans un but de limitation. Par exemple, l'homme du métier reconnaît facilement que les FET illustrés sur les Figures 5 et 6 sont des exemples de dispositifs de commutation d'une manière générale et que d'autres dispositifs de commutation peuvent être utilisés à leur place pour remplir la même fonction ou des fonctions semblables. L'homme du métier reconnaît que ces variantes ainsi que d'autres sont possibles en restant dans l'esprit et le cadre de l'invention comme le définissent les revendications suivantes, et leurs équivalents, dans lesquels tous les termes sont compris dans leur sens le plus large, sauf mention contraire. R E V E NDICATIONS 1. Circuit (100) pour traiter une impulsion destiné à être utilisé avec un second circuit (10), le circuit (100) comprenant: - un temporisateur (1 40), dans lequel le temporisateur (1 40) produit une sortie dans un état donné si la durée de l'impulsion atteint une durée prédéterminée, caractérisé en ce que la durée prédéterminée est fonction d'un paramètre du second circuit (10); et - une ou plusieurs portes logiques (1 50, 160), la porte logique ou plusieurs portes logiques (1 50, 160) ayant une sortie qui est identique à I'impulsion à moins que, et jusqu'à ce que, la sortie du temporisateur (140) soit dans l'état donné, moment auquel la sortie de la porte logique ou de plusieurs portes logiques (1 50, 160) est amenée de force dans un état non pulsé. 2. Circuit (100) selon la revendication 1, caractérisé en ce que le para- mètre est un débit de fuite. 3. Circuit (100) selon la revendication 2, caractérisé en ce que le para- mètre est un débit de fuite par courant infraseuil dans un FET. 4. Circuit (100) selon la revendication 1, caractérisé en ce qu'il com- prend en outre un second temporisateur (145), o le second temporisateur (140, 145) produit une seconde sortie dans un état donné si la durée de l'impulsion (101) atteint une seconde durée prédéterminée, la seconde durée prédéterminée est fonction d'un second paramètre du second circuit (10). 5. Circuit (100) selon la revendication 1, caractérisé en ce que le temporisateur (140) comprend un NFET et un PFET (220), dans lesquels la borne de grille du NFET est reliée à la masse, la borne de grille du PFET est reliée à une tension d'alimentation positive, la borne de source du NFET est reliée à la borne de drain du PFET, et la borne de drain du NFET est reliée à la borne de source du PFET. 6. Procédé destiné à être utilisé avec un circuit (10) dans lequel une fuite peut se produire à un premier débit, le procédé comprenant: - la détection d'un étatqui favorise l'apparition d'une fuite dans le circuit (10); la production, en réponse à l'étape de détection, d'une fuite associée à un débit plus rapide que le premier débit; et - la désactivation de l'état si la fuite associée atteint un niveau pré- déterminé. 7. Procédé selon la revendication 6, caractérisé en ce que la fuite est une fuite par courant infraseuil dans un FET. 8. Procédé selon la revendication 6, caractérisé en ce que l'état est une impulsion. 9. Procédé selon la revendication 8, caractérisé en ce que l'étape de détection comprend le passage de l'impulsion par un circuit séparateur. 10. Procédé selon la revendication 8, caractérisé en ce que l'étape de désactivation comprend l'achèvement de l'impulsion.