FR 2808114 A1 20011026 FR 9908947 A 19990709 La présente invention est relative aux mémoires vives du type désignés généralement par le sigle anglais SRAM (pour Static Random Access Memory ou Mémoire Statique à Accès Aléatoire). Une telle mémoire comporte une matrice formée par des colonnes et des rangées de cellules de mémoire. Les rangées de cellules peuvent être adressées par un décodeur d'adresses, tandis que les opérations de lecture/écriture sont effectuées sur les colonnes à l'aide de deux lignes de bits par colonne, l'une des lignes de bits étant désignée par "ligne de bits directe" et l'autre par "ligne de bits inverse". Pour effectuer un cycle de lecture dans une telle mémoire RAM, les lignes de bits doivent être portées à un niveau logique prédéterminée, c'est à dire que, selon le cas, elles doivent être chargées ou déchargées. Or, comme leur capacité propre est importante, cette opération de charge ou de décharge demande du temps, de sorte que la durée d'un cycle de lecture est importante. Par ailleurs, la consommation d'énergie de la mémoire est relativement élevée. L'invention a pour but de remédier à ces inconvénients. Elle a donc pour objet une mémoire RAM comportant une matrice composée de cellules agencées en rangées et en colonnes et dans laquelle les cellules sont adressables par rangées, chaque cellule d'une rangée étant par ailleurs connectée à une ligne de bits connectée à toutes les cellules d'une colonne et comprenant pour chaque colonne une ligne de bits directe et une ligne de bits inverse pour permettre d'écrire des données dans chaque cellule et pour y lire les données mémorisées, caractérisée en ce qu'au moins une ligne parmi les lignes de bits directe et inverse dans chaque colonne est divisée en une pluralité de tronçons, et en ce que lesdits tronçons sont connectés respectivement aux entrées d'une porte logique de sortie dont la sortie est destinée à fournir, à chaque lecture dans une cellule quelconque adressée de la colonne considérée, l'état du bit de donnée présent dans cette cellule. Selon d'autres caractéristiques de l'invention: - chacun desdits tronçons est connecté à des moyens de précharge; - ladite porte de sortie est une porte NON-ET; - chacune des cellules est de structure symétrique, et dans chaque colonne les deux lignes de bits sont fractionnées en tronçons: dans chaque colonne, l'une des lignes de bits est fractionnée en tronçons et l'autre ligne de bits est continue, la mémoire comprend des moyens de commande de lecture/écriture présentant des fonctions logiques telles et étant connectées auxdits tronçons et à ladite ligne de bits continue de telle manière que, lorsqu'une cellule d'une colonne considérée est adressée, chaque tronçon de cette colonne reçoive sélectivement des ordres de lecture et des ordres d'écriture et que ladite ligne de bits continue de cette colonne ne reçoive que des ordres d'écriture, et en ce que les cellules de la mémoire sont de type asymétrique; - lesdits moyens de commande de lecture/écriture sont agencés pour directement ou indirectement appliquer, sélectivement et selon qu'il s'agit d'une opération d'écriture ou de lecture, à chacun desdits tronçons et à ladite ligne de bits continue, les fonctions logiques, pour l'écriture Sel et ((W et D) ou W) sur une ligne de bits et Sel et W et D sur l'autre ligne de bits et, pour la lecture, Sel et W et D sur une ligne de bits, dans lesquelles Sel est un signal de sélection de cellule représentatif de l'adressage, W est une commande d'écriture et D est la donnée à écrire dans la cellule adressée; - chacun desdits tronçons est raccordé à deux transistors de types de conductivité opposés, et lesdites fonctions logiques sont appliquées sélectivement sur les grilles desdits transistors; - chacune desdites cellules comprenant deux branches composées chacune de deux transistors en série de types de conductivité opposés dont les grilles sont connectées ensemble, respectivement par des conducteurs croisés, chaque cellule comprenant également des transistors de sélection connectés respectivement auxdites branches et lesdites lignes de bits pour permettre la sélection de la cellule en fonction de l'adressage de la mémoire, les transistors de la branche susceptible d'être connectée au tronçon de ligne de bits correspondant, ont une taille supérieure à celle des transistors de l'autre branche. D'autres caractéristiques et avantages de l'invention apparaîtront au cours de la description qui va suivre, donnée uniquement à titre d'exemple et faite en se référant aux dessins annexés sur lesquels: - la figure 1 est un schéma d'une cellule d'une mémoire RAM; - les figures 2 et 3 sont des schémas partiels de deux modes de réalisation différents d'une mémoire RAM selon l'invention. La figure 1 représente un exemple de cellule C pour une mémoire RAM. Elle est formée de deux inverseurs, réalisés sous la forme d'un montage en parallèle de deux transistors en série de types p et n. Les potentiels d'alimentation Vdd et Vss sont appliqués aux bornes de ce montage en parallèle. Plus précisément, les branches de la cellule comprennent un transistor p, respectivement P1 et P2, en série avec un transistor n respectivement Ni et N2, les grilles des transistors étant reliées entre elles par des connexions croisées comme représenté sur la figure 1. La cellule C comprend également des transistors de sélection S1 et S2 qui sont destinés à assurer respectivement la connexion des branches de la cellule à des lignes de bits orientées selon les colonnes de la matrice de mémoire et appelées l'une (bll) "ligne de bits directe" et l'autre (b12) "ligne de bits inverse". La commande des transistors Si et S2 est assurée en commun pour toutes les cellules d'une rangée de la mémoire par l'intermédiaire de l'adressage qui engendre les signaux de sélection Sell et Sel2. Les opérations de lecture et d'écriture des données dans les cellules sont effectuées par l'intermédiaire des lignes de bits bll et b12 par des moyens de commande de lecture R et d'écriture W, symbolisés sur la figure 1 par des rectangles. L'un de ces rectangles est représenté en traits pointillés pour une raison qui sera explicitée par la suite. La figure 2 représente plus en détail un premier exemple selon l'invention de l'organisation d'une seule colonne de mémoire RAM formée d'un grand nombre de cellules C. Pour simplifier la figure, les cellules sont symbolisées par deux inverseurs en tête-bêche et on n'en a dessiné qu'un nombre réduit. La mémoire peut comprendre une juxtaposition d'un très grand nombre de ces colonnes. On voit que les cellules C sont raccordées à des lignes de bits directe et inverse bll et b12. Selon l'une des caractéristiques essentielles de l'invention, et dans le présent mode de réalisation, ces lignes de bits sont fractionnées chacune en une pluralité de tronçons de ligne, 1 et 2, respectivement. A chaque paire associée de tronçons de ligne 1 et 2 est connecté un groupe de cellules C. Bien que cela ne soit pas visible sur la figure, le fractionnement en tronçons est réalisé pour des groupes de cellules équivalents situés dans les mêmes rangées de la matrice de mémoire. Chacun des tronçons 1 et 2 est connecté à un transistor de précharge, ici de type p, respectivement 3 et 4, dont les grilles sont connectées pour pouvoir recevoir un signal de précharge sur des bornes 5 et 6. En outre, la mémoire RAM comprend, associée à chacune des lignes de bits bll et b12 ainsi fractionnées, une porte de sortie, respectivement 7 et 8, dont la fonction logique est choisie de manière qu'à la lecture d'une donnée dans une cellule, l'état des tronçons de ligne correspondants 1 ou 2 puisse apparaître sur une sortie correspondante, respectivement 9 et 10 de la colonne. Dans le cas représenté, cette fonction logique est la fonction NON-ET, mais une autre fonction peut, bien entendu, être choisie selon la logique adoptée pour la mémoire. Dans le mode de réalisation de la figure 2, la lecture et l'écriture d'une donnée sont réalisées de façon classique, à ceci près que lorsqu'une cellule donnée de la matrice est sélectionnée au moyen des signaux Sell et Sel2, seuls les tronçons de ligne 1 et 2 auxquels appartient cette cellule seront concernés par l'opération. Ainsi, pour lire une donnée dans une cellule, le signal PRECHARGE est d'abord appliqué. Ensuite, à l'apparition des signaux Sell et Sel2 générés à la suite de l'adressage de rangée, les tronçons 1 et 2 correspondant à cette cellule sont connectés à la cellule par l'intermédiaire des transistors Si et S2. Ceci provoque la décharge de l'un des tronçons 1 ou 2 à travers l'un des transistors Ni ou N2 de la cellule adressée. Il en résulte que les niveaux des deux tronçons 1 et 2 sont alors représentatifs de la valeur de la donnée qui était enregistrée dans la cellule. Ces valeurs de niveaux complémentaires sont appliquées aux portes NON-ET 7, 8 correspondantes et apparaissent respectivement sur les sorties 9 et 10 de celles-ci. Pour écrire dans une cellule adressée, les tronçons 1 et 2 sont préchargés à des niveaux opposés. Lorsqu'une cellule de la colonne est activée par les signaux Sell et Sel2, les transistors Si et S2 sont rendus conducteurs moyennant quoi les niveaux présents sur les tronçons 1 et 2 correspondant à la cellule sélectionnée imposent à celle-ci la valeur à inscrire. Dans le mode de réalisation que l'on vient de décrire, le concept des lignes de bits fractionnés est utilisé avec des cellules de mémoire qui sont commandées de la façon classique qui vient d'être décrite. Ce fonctionnement des cellules de mémoire conduit souvent à une réalisation symétrique de chacune d'elles. Ainsi, les dimensions des transistors Si doivent être égales à celles des transistors S2, celles des transistors Ni à celles de transistors N2 et celles des transistors Pl à celles des transistors P2. Les transistors Pl et P2 peuvent d'ailleurs être petits vis-à-vis des autres transistors de la cellule. En outre, afin d'éliminer au maximum les risques de modification de la donnée à lire ou à écrire, un certain rapport de dimensions doit être respecté entre les transistors Si et Ni d'une part et les transistors S2 et N2 d'autre part. A titre d'exemple, pour une technologie CMOS à 0,25 pm donnée, si T représente la taille des transistors, on peut avoir TN2=TN1 et TS2=Tsl=TNl/1,5. Pour garantir des opérations fiables de lecture et d'écriture, on pourra convenir que pour les deux branches de la cellule, Ts/TN soit inférieur à 1. Selon une autre caractéristique essentielle de l'invention, on s'affranchit de la symétrie de la cellule. En effet, selon l'invention, la commande de chaque cellule adressée est réalisée de telle façon que l'opération d'écriture dans une cellule se fasse à travers les deux transistors de sélection Si et S2, mais que l'opération de lecture dans une cellule ne se fasse qu'à travers l'un des transistors S1 ou S2 seulement, selon la logique adoptée pour la mémoire. Cette caractéristique de l'invention est illustrée dans son principe sur la figure 1, o l'on voit que, pour un exemple de logique choisie, le transistor de sélection S1 est activé en écriture et en lecture, mais que le transistor S2 ne l'est qu'en écriture, le bloc de commande de lecture représenté en traits pointillés n'étant alors pas nécessaire. Cette façon de commander une cellule procure plusieurs avantages. Tout d'abord, l'écriture étant faite des deux côtés de chaque cellule, elle peut être faite à une tension VDD basse. Par ailleurs, comme la lecture ne se fait que d'un seul côté, la consommation d'énergie est réduite du fait que la capacité en jeu est plus faible. Enfin, il n'est plus nécessaire que la cellule soit symétrique, les transistors pouvant avoir des dimensions minimales et le transistor Si pouvant être indépendamment dimensionné en fonction de la vitesse requise. Le transistor S2 étant petit, la capacité sur la ligne de bits inverse est faible pendant l'écriture, ce qui réduit encore davantage la consommation. On peut également augmenter la taille du transistor S1 pour une dimension donnée du transistor Ni. Ceci permet d'augmenter la vitesse de lecture, un optimum du rapport des tailles pouvant être proche de 1, voire égal à 1. Selon un exemple de réalisation de l'invention, on peut ainsi réaliser une cellule dans laquelle TN2=TN1/3,2, Tsm=TNm et Ts2=TN2=TNI/3,2. La figure 3 représente un deuxième mode de réalisation de l'invention dans lequel il s'agit d'une mémoire RAM dans laquelle on utilise des cellules CA asymétriques selon le concept qui vient d'être exposé. Pour la simplicité de la représentation, on n'a, ici également, représenté qu'une seule colonne de la mémoire RAM avec deux lignes de bits bll et b12, toutes les colonnes de la mémoire étant agencées de la même façon. Par ailleurs, la figure ne montre qu'un nombre très réduit de cellules dans la colonne qui peut en comporter en réalité bien davantage. Comme dans ce mode de réalisation, la commande de lecture n'est faite que d'un seul côté (en l'occurrence sur le côté de la ligne de bits bll), la ligne de bits b12 n'a pas à être fractionnée. En revanche, la ligne de bits bll comprend des tronçons 1 de ligne de bits qui sont connectés aux entrées d'une porte de sortie 7 assurant la présentation des signaux de lecture sur sa sortie 9. La fonction logique de cette porte est avantageusement NON-ET, avec la logique choisie pour cette mémoire. Chacun des tronçons 1 de la ligne de bits blt fractionnée est en outre connecté à un premier transistor 11 de type p assurant sa précharge et d'une autre transistor de commande 12 de type n. Les grilles des transistors 11 sont connectées ensemble à une première logique de commande assurant, selon qu'il s'agit d'une opération d'écriture ou de lecture, la fonction Sel.W.D ou Sel.W.D, o "Sel" est le signal de sélection, "W" le signal d'écriture, et "D" le signal de donnée, le symbole "." représentant la fonction logique "ET". Les grilles des transistors 12 sont connectées ensemble à une seconde logique de commande assurant la fonction logique Sel.W.D, qu'il s'agisse d'une opération d'écriture ou de lecture. Dans cette mémoire, les tronçons 1 de la ligne de bits bll sont toujours préchargés à VDD lorsqu'aucune cellule de la colonne n'est adressée, le transistor p 11 étant conducteur avec sa grille portée à Vss. C'est donc une situation d'attente pour chaque colonne de la mémoire. Si une cellule d'une colonne est sélectionnée, le signal Sel passe au niveau haut. S'il s'agit d'une écriture, le signal W passe au niveau haut, le transistor 11 du tronçon 1 concerné par la cellule adressée établissant alors le niveau du potentiel VDD sur ce tronçon 1, si le signal de donnée D est bas. Par contre, si le signal de donnée D est haut, le transistor 12 fait passer le tronçon 1 au potentiel Vss. La ligne de bits correspondante reçoit la valeur complémentaire du signal de donnée D. La condition d'attente de la ligne de bits b12 est celle du niveau bas. Elle n'est portée au niveau haut que si un signal de donnée est haut pendant l'écriture dans une cellule de la colonne considérée. En effet, cette ligne n'est reliée à une cellule adressée par le transistor de sélection S2 que pendant l'écriture. Par contre, pendant la lecture, ce transistor n'est pas activé, ce qui réduit la consommation. Il est à noter que la commande d'écriture et de lecture telle qu'elle vient d'être décrite peut également s'appliquer à des mémoires RAM dont dans chaque colonne, les lignes de bits ne sont fractionnées ni l'une, ni l'autre, une telle mémoire pouvant alors comprendre des cellules asymétrique avec des rapports de dimensions tels que décrits ci-dessus. D'une façon générale, l'invention n'est pas limitée aux types de logique décrits. REVENDICATIONS 1. Mémoire RAM comportant une matrice composée de cellules agencées en rangées et en colonnes et dans laquelle les cellules sont adressables par rangées, chaque cellule d'une rangée étant par ailleurs connectée à une ligne de bits (bll, b12) connectée à toutes les cellules d'une colonne et comprenant pour chaque colonne une ligne de bits directe (bll) et une ligne de bits inverse (b12) pour permettre d'écrire des données dans chaque cellule et pour y lire les données mémorisées, caractérisée en ce qu'au moins une ligne parmi les lignes de bits directe et inverse (bll, b12) dans chaque colonne est divisée en une pluralité de tronçons (1, 2; 1), et en ce que lesdits tronçons sont connectés respectivement aux entrées d'une porte logique de sortie (7, 8; 7) dont la sortie (9, 10; 9) est destinée à fournir, à chaque lecture dans une cellule quelconque adressée de la colonne considérée, l'état du bit de donnée présent dans cette cellule. 2. Mémoire RAM selon la revendication 1, caractérisée en ce que chacun desdits tronçons (1, 2; 1) est connecté à des moyens de précharge (5, 6; 11). 3. Mémoire RAM selon l'une quelconque des revendications 1 et 2, caractérisée en ce que ladite porte de sortie (7, 8; 7) est une porte NON-ET. 4. Mémoire RAM selon l'une quelconque des revendications 1 à 3, caractérisée en ce que chacune de ses cellules (C) est de structure symétrique, et en ce que dans chaque colonne les deux lignes de bits (bIl et b12) sont fractionnées en tronçons (1, 2). 5. Mémoire RAM selon l'une quelconque des revendications 1 à 3, caractérisée en ce que dans chaque colonne, l'une des lignes de bits (bll) est fractionnée en tronçons (1) et l'autre ligne de bits (b12) est continue, en ce qu'elle comprend des moyens de commande de lecture/écriture présentant des fonctions logiques telles et étant connectées auxdits tronçons (1) et à ladite ligne de bits continue (b12) de telle manière que, lorsqu'une cellule (CA) d'une colonne considérée est adressée, chaque tronçon (1) de cette colonne reçoive sélectivement des ordres de lecture (R) et des ordres d'écriture (W) et que ladite ligne de bits continue (b12) de cette colonne ne reçoive que des ordres d'écriture (W), et en ce que les cellules (CA) de la mémoire sont de type asymétrique. 6. Mémoire RAM selon la revendication 5, caractérisée en ce que lesdits moyens de commande de lecture/écriture sont agencés pour directement ou indirectement appliquer, sélectivement et selon qu'il s'agit d'une opération d'écriture ou de lecture, à chacun desdits tronçons (1) et à ladite ligne de bits continue (b12), les fonctions logiques, pour l'écriture Sel et ((W et D) ou W) sur une ligne de bits et Sel et W et D sur l'autre ligne de bits et, pour la lecture, Sel et W et D sur une ligne de bits, dans lesquelles Sel est un signal de sélection de cellule représentatif de l'adressage, W est une commande d'écriture et D est la donnée à écrire dans la cellule adressée. 7. Mémoire RAM selon la revendication 6, caractérisée en ce que chacun desdits tronçons (1) est raccordé à deux transistors (11, 12) de types de conductivité opposés, et en ce que lesdites fonctions logiques sont appliquées sélectivement sur les grilles desdits transistors. 8. Mémoire RAM selon l'une quelconque des revendications 5 à 7, dans laquelle chacune desdites cellules comprend deux branches composées chacune de deux transisors en série de types de conductivité opposés (Pi, Ni, P2, N2) dont les grilles sont connectées ensemble, respectivement par des conducteurs croisés, chaque cellule comprenant également des transistors de sélection (Si, S2) connectés respectivement auxdites branches et lesdites lignes de bits pour permettre la sélection de la cellule en fonction de l'adressage de la mémoire, caractérisée en ce que les transistors (P1, P2) de la branche susceptible d'être connectée au tronçon (1) de ligne de bits correspondant, ont une taille supérieure à celle des transistors (P2, N2) de l'autre branche.