FR 2790842 A1 20000915 FR 9903269 A 19990312 PROCEDE DE FABRICATION D'UN CIRCUIT DE TEST SUR UNE PLAQUETTE DE SILICIUM La présente invention concerne un procédé de fabrication d'un circuit de test sur une plaquette de silicium. La présente invention concerne notamment la fabrication d'un circuit étalon permettant de calibrer une sonde de circuit intégré RF. La présente invention concerne également le test électrique des circuits intégrés RF. Les circuits intégrés RF comportent des entrées/sorties prévues pour recevoir ou émettre des signaux électriques d'une fréquence de l'ordre de quelques centaines de MégaHertz à quelques GigaHertz, appartenant au domaine des radiofréquences. Il s'agit notamment des circuits intégrés comportant des fonctions analogiques de modulation et démodulation, des mélangeurs, des amplificateurs, des filtres, des oscillateurs contrôlés en tension (VCO), des boucles à verrouillage de phase (PLL)..., destinés aux récepteurs de radio, de télévision, aux radiotéléphones mobiles, aux récepteurs GPS... Egalement, certains circuits intégrés numériques à microprocesseur atteignent aujourd'hui des fréquences de fonctionnement de l'ordre des 500-800 MHz, qui entrent dans le domaine des radiofréquences. De façon générale, les circuits intégrés RF ou non-RF sont fabriqués collectivement sur une plaquette de silicium appelée "wafer" et sont testés électriquement au moyen d'une sonde de test avant la découpe du wafer en composants individuels. Cette étape de test "sur wafer" permet de repérer et d'éliminer les circuits intégrés défectueux avant leur montage dans un boîtier ou sur un support d'interconnexion. 2 2790842 Le test électrique des circuits intégrés RF nécessite des précautions particulières car, dans ce domaine de fréquence, les signaux électriques ont des longueurs d'ondes courtes et l'on voit apparaître dans les sondes de test divers phénomènes de réflexion et de rotation de phase qui faussent les mesures électriques en créant des interférences et des changements de niveaux électriques. Ainsi, des sociétés spécialisées ont développé des sondes de test RF offrant des caractéristiques satisfaisantes à haute fréquence. Notamment, la société CascadeTM Microtech, sise Oregon 96505, USA, propose des pointes RF ("transmission line probes") de référence "Air Coplanar" et des sondes à membrane ("RFIC membrane probe cards") pourvues de conducteurs HF à microbandes ("microstrip") et de boules de contact en Nickel ("contact bumps"). De telles sondes offrent une bande passante de plusieurs dizaines de GigaHertz, un faible coefficient de réflexion Sll et un coefficient de transmission S21 d'une atténuation inférieure à 3dB. Par ailleurs, les fabricants d'appareils de mesure comme la société TeradyneT ont développé des stations de test (série A580) comportant des ports de mesure RF équipés d'un analyseur de réseau intégré ("vector network analyzer"), capable de déterminer les paramètres "S" (Sll, S12/S21 et S22) d'une sonde de test par la méthode OSL ("Open, Short, Load"). Comme cela est bien connu de l'homme de l'art, la méthode OSL consiste à réaliser trois mesures en appliquant successivement à la sortie d'une sonde de test au moins trois charges étalons, à savoir une charge d'impédance infinie, une charge d'impédance nulle et une charge d'impédance non nulle, généralement de 50Q. A partir de ces trois mesures, l'analyseur de réseau détermine les paramètres "S" de la sonde. Les paramètres "S" étant connus, la station de test réalise, au cours de mesures ultérieures, une correction d'erreur automatique visant à compenser l'influence de ces paramètres, pour l'obtention de mesures précises et fiables. 3 2790842 A l'heure actuelle, les charges étalons utilisées pour la mise en oeuvre de la méthode OSL sont des circuits en couches minces sur plaquettes de céramique, calibrés par un laboratoire national de métrologie. On trouve ainsi sur le marché des circuits étalons comportant diverses structures étalons élémentaires comme des circuits ouverts, des courts-circuits, des charges ohmiques de 50Q... De tels circuits étalons à couches minces présentent divers inconvénients, notamment un coût de revient élevé et une faible durée de vie. De plus, les circuits étalons à couches minces ne présentent pas la même épaisseur que les wafers de silicium et nécessitent pour leur installation un réglage du plateau de test, nécessairement suivi d'un autre réglage du plateau au moment de l'installation du wafer. Cet inconvénient se cumule avec le fait que les sondes RF nécessitent plusieurs étalonnages pendant le test d'un lot de circuits intégrés. Ces divers étalonnages impliquent l'intervention d'un ingénieur qualifié et représentent 5 à % du temps consacré au test électrique. La demanderesse est ainsi arrivée à la constatation que les circuits étalons à couches minces ne permettent pas de mettre en oeuvre un procédé de test "en ligne", c'est-à- dire sur les lieux mêmes de production, qui soit réellement satisfaisant et adapté à une production de masse pouvant représenter plusieurs millions de circuits intégrés RF. Ainsi, un objectif de la présente invention est de prévoir un circuit étalon qui soit d'un faible coût de revient et permette de façon simple l'étalonnage d'une sonde de test. Un autre objectif de la présente invention est de prévoir un procédé permettant de fabriquer conjointement sur une plaquette de silicium une pluralité de circuits intégrés et au moins un circuit de test, notamment un circuit étalon. Cet objectif est atteint par un procédé de fabrication du type cité ci-dessus, comprenant des étapes d'insolation de la plaquette de silicium par 4 2790842 l'intermédiaire d'un réticule agencé dans une chambre d'exposition comportant un diaphragme permettant de cacher les parties non utiles du réticule, procédé dans lequel au moins une étape d'insolation est réalisée au moyen d'un réticule comprenant un masque d'insolation pour circuits intégrés et au moins un masque d'insolation pour circuit de test, le masque d'insolation pour circuit de test étant agencé de manière à pouvoir être caché par le diaphragme sans cacher le masque d'insolation pour circuits intégrés. Selon l'invention, l'étape d'insolation comprend au moins une étape d'insolation d'une première aire de la plaquette de silicium, au cours de laquelle le masque d'insolation pour circuit de test est caché par le diaphragme, et au moins une étape d'insolation d'une deuxième aire de la plaquette de silicium, au cours de laquelle le masque d'insolation pour circuit de test est découvert par le diaphragme. De préférence, le masque d'insolation pour circuits intégrés comprend une pluralité de masques élémentaires agencés en lignes et en colonnes, chaque masque élémentaire correspondant à un circuit intégré à fabriquer. Selon un mode de réalisation, tout ou partie du masque d'insolation pour circuits intégrés est caché par le diaphragme au cours de l'étape d'insolation de la deuxième aire. Selon un mode de réalisation, le masque d'insolation pour circuit de test comprend plusieurs masques élémentaires, chaque masque élémentaire correspondant à un circuit de test à fabriquer. La présente invention concerne également une plaquette de silicium comprenant une pluralité de circuits intégrés et des circuits de test réalisés selon le procédé décrit ci-dessus, les circuits de test étant regroupés dans une ou plusieurs aires de la plaquette. Selon un mode de réalisation, les circuits intégrés sont des circuits intégrés RF et les circuits de test comprennent des circuits étalons comprenant des charges 2790842 étalons pour l'étalonnage d'une sonde de test prévue pour le test électrique des circuits intégrés RF. De préférence, les circuits étalons comprennent des plages de contact correspondant par leur emplacement à des plages de connexion RF des circuits intégrés. De préférence toujours, les circuits étalons comprennent chacun au moins une structure étalon élémentaire comportant deux plages de contact déposées sur une couche électriquement isolante, au moins une charge étalon mesurable depuis les plages de contact, et un écran conducteur enterré sous la couche isolante, pouvant être connecté à une plage de contact. Ces caractéristiques de la présente invention, ainsi que d'autres, seront exposées plus en détail dans la description suivante de plusieurs exemples de réalisation de circuits étalons selon l'invention et d'un procédé de fabrication de ces circuits étalons, en relation avec les figures jointes parmi lesquelles: - les figures 1 et 2 représentent respectivement par une vue de dessus et une vue en coupe une sonde de circuit intégré RF, - la figure 3 représente un circuit intégré RF, - la figure 4 représente un circuit étalon selon l'invention, - la figure 5 représente une plaquette de silicium selon l'invention, - les figures 6, 7 et 8 représentent par des vues de dessus trois structures étalons selon l'invention, - la figure 9 est une vue en coupe de la structure étalon de la figure 8, - la figure 10 représente une chambre d'exposition permettant de réaliser un masque de gravure, - la figure 11 représente des aires d'insolation classique à la surface d'un wafer de silicium, - la figure 12 représente une chambre d'exposition comprenant un réticule selon l'invention, et 6 2790842 - la figure 13 représente des aires d'insolation d'un wafer de silicium au moyen du réticule de la figure 12. Les figures 1 et 2 représentent très schématiquement et à titre d'exemple, par une vue de dessus et une vue en coupe, une sonde 20 prévue pour le test électrique d'un circuit intégré RF 50. La sonde 20 comprend un circuit imprimé multicouche 21 pourvu de pointes métalliques 22 et de connecteurs 25. Le circuit imprimé est en forme d'anneau et les pointes 22, orientées vers le centre de la structure, sont agencées de manière à coïncider avec les plages de connexion du circuit intégré 50. Les pointes 22 sont soudées par leur base sur le circuit imprimé 21 et sont maintenues par une pièce 26 formant une sorte de couronne s'étendant sous le circuit imprimé 21. Le circuit imprimé 21 comporte des capacités 27 et des inductances 28 permettant de régler les impédances des lignes de transmission de la sonde 20, qui relient électriquement les connecteurs 25 aux pointes 22. Le circuit imprimé 21 comporte également des transformateurs 29, pour délivrer des signaux symétriques permettant de tester des entrées différentielles du circuit intégré 50. Sur la figure 3, on voit que le circuit intégré 50 présente une zone active 51 et des plages de connexion métallisées, parmi lesquelles on distingue des plages de type RF référencées Pi, P2, P3,... P12 et des plages "non- RF" qui ne sont pas référencées sur la figure. Un plus fort grossissement de la zone active 51 ferait apparaitre des centaines voire des milliers de composants intégrés formant ensemble diverses fonctions électroniques devant être testées. Les plages de connexion P1 à P12 correspondent à des entrées/sorties RF de la zone active 51. Ces entrées/sorties peuvent être de type unipolaire ("single- ended") ou de type différentiel ("balanced"). Les plages de connexion non-RF correspondent à des entrées/sorties basse fréquence (signaux logiques) ou en courant continu (tensions de biais, tensions d'alimentation, etc.). 7 2790842 En pratique, les caractéristiques des lignes de transmission RF de la sonde 20 sont mesurées sous la forme de paramètres "S" au moyen de la méthode OSL ("Open", "Short", "Load") et sont compensées par les techniques classiques de correction pendant le test électrique d'un circuit intégré 50. Les paramètres "S" sont déterminés au moyen d'un analyseur de réseau, après trois mesures nécessitant de connecter successivement les pointes 22 de la sonde 20 à au moins trois charges étalons Z1, Z2, Z3. Dans l'art antérieur, ces charges étalons sont réalisées sous forme de circuits étalons en couches minces sur substrat de céramique, dont les inconvénients ont été exposés au préambule. La figure 4 représente un circuit étalon 60 selon l'invention. Le circuit étalon 60 est réalisé sur un substrat de silicium et forme une sorte de circuit intégré factice, ne comportant pas la zone active 51. Le circuit étalon 60 comporte des plages de contact Pi, P2,... P12 correspondant aux plages RF de même référence du circuit intégré 50. Accessoirement, les plages non-RF du circuit 50 sont également reproduites. Les plages Pl à P12 sont connectées deux par deux à une charge étalon élémentaire, respectivement Z1,2, Z3,4, Z5,6, Z7,8, Z9,l0, Z11,2, alors que les plages non-RF ne sont connectées à rien. Chaque paire de plages P1/P2, P3/P4,... Pll/P12 forme ainsi, avec la charge étalon Z qui lui est associée, une structure étalon élémentaire dont des exemples de réalisation seront décrits plus loin. Selon l'invention, et comme cela est illustré sur la figure 5, on réalise au moins trois circuits étalons 60 sur un wafer de silicium 65 de type "production", comportant des circuits intégrés 50 destinés à être commercialisés, les circuits étalons 60 étant agencés en lieu et place de certains circuits intégrés 50. Dans l'exemple représenté, le wafer 65 comporte une rangée de trois circuits étalons de type "O", "S", "L", occupant une aire 66 qui, dans l'art antérieur, serait occupée par dix circuits intégrés 8 2790842 50. Les trois circuits étalons se différencient par des charges étalons Z différentes. Le circuit étalon de type "O" ("Open") comporte des plages RF non connectées, les charges Z étant des impédances présumées infinies. Le circuit étalon de type "S" ("Short") comporte des plages RF en court-circuit deux par deux, et le circuit étalon de type "L" ("Load") comporte des plages RF reliées deux à deux par une résistance R. De façon optionnelle, l'aire 66 peut également recevoir des circuits étalons de type "Ci" et de type "C2" (non représentés), dans lesquels les charges Z sont des capacités ou des inductances. Ces circuits étalons complémentaires permettent de vérifier des résultats d'étalonnage obtenus au moyen des circuits étalons "O","S", "L". Ainsi, grâce à l'invention, on dispose de circuits étalons 60 de même forme et de même taille que les circuits intégrés 50 à tester, agencés sur le wafer "production" 65 lui-même, ayant des plages de contact coïncidant avec les pointes de la sonde 20 et permettant d'étalonner les lignes de transmission RF de la sonde 20 de façon simple avec un nombre de manipulations limité. Notamment, il n'est plus nécessaire de retirer le wafer de silicium du plateau de test ("chuck") pour y placer des circuits étalons en céramique. La figure 6 représente une structure étalon élémentaire 80 d'un circuit étalon 60 selon l'invention. La structure étalon 80, ici de type symétrique, est destinée à l'étalonnage d'une ligne de transmission symétrique de la sonde 20 ou de tout autre type de sonde permettant de tester les circuits intégrés 50, notamment une sonde à membrane. La structure étalon 80 comprend deux plages de contact Pl, P2 déposées sur une couche isolante 81, par exemple une couche d'oxyde de silicium, et un écran conducteur 82 enterré sous la couche d'oxyde 81, dont les bords sont matérialisés par des traits pointillés. L'écran conducteur 82, en métal, en silicium fortement dopé ou en silicium polycristallin permet de confiner le champ 9 2790842 électrique rayonné à haute fréquence par les plots Pi, P2 et de limiter les pertes électriques entre la structure 80 et le substrat (wafer). Les plages Pi, P2 sont connectées chacune à une charge Z1, Z2 par des tronçons de pistes conductrices 83, 84. Les autres extrémités des charges Z1, Z2 sont connectées à un tronçon de piste 85, lui-même connecté à l'écran 82 par l'intermédiaire d'orifices métallisés 86 traversant la couche d'oxyde 81. Par ailleurs, le tronçon 85 se prolonge dans sa partie centrale sous la forme d'un bras 87 conduisant à une plage de masse virtuelle GNDV, agencée entre les plages Pi, P2. Cette plage GNDV est prévue pour permettre le calibrage de la structure étalon 80 au moyen de pointes RF non symétriques, par exemple les pointes "Air Coplanar" commercialisées par la société Cascade' Microtech. Dans ce cas, on mesure la charge élémentaire Z1 entre les plages Pi et GNDV et la charge élémentaire Z2 entre les plages P2 et GNDV, ce qui donne l'impédance étalon Zl+Z2 de la structure 80. Le résultat est conservé en mémoire ou sur une disquette et est fourni à un analyseur de réseau lors de l'étalonnage de la sonde 20. Sur la figure 6 et les suivantes, les charges Z1, Z2 sont représentées schématiquement sous la forme d'un emplacement de forme carrée. En pratique, cet emplacement peut être laissé vide (circuit ouvert, ou "Open") ou recevoir une bande métallique, par exemple en aluminium. Selon la forme donnée à la bande métallique, on réalise un court-circuit ("Short") ou une résistance ("Load"). Ainsi, la structure étalon élémentaire 80 peut être de type "O", "S" ou "L". La figure 7 représente une structure étalon élémentaire 70 de type non symétrique, comprenant des plages de contact Pi, P2 destinées à recevoir respectivement la phase et la masse d'un signal de mesure. La plage Pi est reliée à une charge Z3 par un tronçon de piste 71. La plage P2 est reliée à l'autre extrémité de la charge Z3 par un tronçon de piste 72 connecté à un écran 2790842 conducteur 73 enterré sous une couche d'oxyde 76. Le tronçon de piste 72 se prolonge sous la forme d'un bras 75 longeant l'aire occupée par l'écran 73, et comporte divers orifices métallisés 74 assurant une bonne connexion à l'écran 73. Enfin, les figures 8 et 9 représentent par des vues de dessus et en coupe une structure étalon élémentaire 90 de type "Ci" ou "C2" ressemblant à la structure 80 de la figure 6, les références des éléments communs étant conservées. Ici, les charges élémentaires sont formées par des plaques conductrices 91, 92 connectées aux plages Pi, P2 mais ne venant pas au contact du tronçon de piste central 85, de sorte que les plaques 91, 92 forment avec l'écran conducteur enterré 82 deux condensateurs en série Ca, Cb. L'impédance totale de la structure 90 est un condensateur dont la valeur dépend de la dimension des plaques 91, 92. Diverses variantes de ces structures étalons peuvent être imaginées par l'homme de l'art à partir des exemples décrits ci-dessus. Par ailleurs, bien que cela ne soit pas représenté sur la figure 4 dans un souci de simplicité, il découle de ce qui précède que le circuit étalon 60 peut comporter une ou plusieurs plages de masse virtuelle GNDV. Si l'écartement entre les plages de contact Pl à P12 ne permet pas d'insérer la plage GNDV, la plage est agencée à droite des charges étalons, dans l'intérieur du circuit 60. Egalement, on peut disposer une plage GNDV1 en regard de la plage P1 et une plage GNDV2 en regard de la plage P2. On va maintenant décrire un procédé permettant de réaliser conjointement sur un wafer de silicium des circuits étalons 60 selon l'invention et des circuits intégrés, de manière que les circuits étalons soient agencés à un emplacement déterminé du wafer, par exemple l'emplacement 66 représenté sur la figure 5. Dans ce qui suit, les aspects technologiques relatifs à la fabrication des circuits étalons 60 ne seront pas décrits en détail. Les circuits intégrés 50 étant fabriqués 11] 2790842 collectivement selon des procédés standards comprenant diverses étapes de gravure, il est à la portée de l'homme de l'art d'utiliser certaines étapes de gravure d'éléments de circuits intégrés pour réaliser simultanément les éléments des circuits étalons 60. Ces étapes sont par exemple les étapes finales de fabrication des circuits intégrés, comprenant classiquement, dans la filière CMOS: 1) une étape de dépôt d'une couche de métal dite "métal 1" sur le wafer, 2) une étape de gravure de la couche "métal 1", permettant de réaliser un premier niveau de pistes conductrices, 3) une étape de dépôt d'une couche d'oxyde de silicium sur le wafer, 4) une étape de gravure de la couche d'oxyde (création d'orifices), ) une étape de dépôt d'une couche de métal dite "métal 2", 6) une étape de gravure de la couche "métal 2", permettant de réaliser un deuxième niveau de pistes conductrices et de remplir les orifices d'interconnexion, 7) une étape de dépôt d'une couche d'oxyde de silicium sur le wafer, 8) une étape de gravure de la couche d'oxyde (création d'orifices), 9) une étape de dépôt d'une couche de métal dite "métal 3", 10) une étape de gravure de la couche "métal 3", permettant de réaliser les plages de connexion, les plans de masse et les plans d'alimentation des circuits intégrés 50. Ainsi, par exemple, l'étape 6) de gravure de la couche "métal 2" permet de réaliser dans l'aire 66 du wafer 65 (figure 5) les écrans conducteurs des structures élémentaires selon l'invention. L'étape 8) permet de réaliser les orifices de connexion de l'écran conducteur. L'étape 10 de gravure de la couche "métal 3" permet de réaliser simultanément les tronçons de pistes, les impédances Z1, Z2 et les plages de contact des circuits étalons 60. Bien entendu, si une étape de fabrication des circuits intégrés 50 ne correspond à aucune étape de 12 2790842 fabrication des circuits étalons 60, l'aire 66 est recouverte par un masque de résine pendant cette étape. Diverses variantes et combinaisons de ces étapes peuvent être imaginées par l'homme de l'art. Par ailleurs, d'autres filières technologiques comme la filière HSB2 ("High Speed Bipolar 2") utilisée pour la fabrication de certains circuits intégrés RF, permettent de réaliser les écrans conducteurs à partir d'une couche de silicium épitaxiale fortement dopée ou une couche de silicium polycristallin, par gravure de la couche de silicium ou en réalisant des sillons ("trench") dans la couche de silicium. Quelle que soit la filière technologique retenue, ces étapes de fabrication de circuits intégrés et de circuits étalons nécessitent la réalisation de masques de gravure en résine comportant à la fois des motifs de gravure d'éléments de circuits intégrés 50 et des motifs de gravure d'éléments de circuits étalons 60. Or, les procédés classiques d'insolation ne permettent pas de réaliser de façon simple de tels masques de gravure, comme cela sera compris en se référant aux figures 10 et 11. La figure 10 représente très schématiquement une chambre d'exposition 100 d'un système d'insolation ("stepper") permettant de réaliser des masques de gravure. La chambre 100 comprend un réticule 101 et des lames métalliques mobiles 110, 111, 112, 113 formant ensemble un diaphragme à bords parallèles. Le réticule 101 est une plaque de verre recouverte d'une couche de chrome gravée formant un masque d'insolation 102 et diverses mires de centrage 103, 104, 105. Le masque d'insolation 102 comprend une pluralité de masques élémentaires 102-i arrangés en lignes et en colonnes, correspondant chacun à un circuit intégré. Ici, le masque comporte 7 lignes et 6 colonnes de masques élémentaires, soit quarante- deux masques élémentaires 102-1 à 102-42. Chaque masque élémentaire 102-i comprend ici un motif en forme de "L", qui n'est pas à l'échelle et n'est donné qu'à titre d'exemple. 1 3 2790842 Pour réaliser un masque de gravure, le wafer est préalablement recouvert d'une couche de résine photosensible. Le diaphragme formé par les lames 110 à 113 est fermé pour ne laisser apparaître que le masque 102. Une lumière est envoyée dans la chambre d'exposition et l'image du masque 102 est projetée sur le wafer. Après exposition, la résine ayant été exposée à la lumière (résine positive) ou la résine n'ayant pas été exposée à la lumière (résine négative) est dissoute par un agent chimique afin de faire apparaître des ouvertures de gravure, ici en forme de "L". Pour fixer les idées, la figure 11 représente l'image 109 du masque 102 projetée à la surface du wafer 65. L'image 109 occupe une aire 122-i qui ne représente qu'une partie de la surface totale du wafer 65. La surface du wafer 65 est segmentée en une pluralité d'aires d'insolation 122-1, 122-2, 122-3... définissant ensemble une grille d'insolation 122. Ainsi, N étapes d'insolation sont nécessaires pour couvrir toutes les aires 122-i du wafer 65. Dans l'exemple représenté, le wafer 65 est prévu pour recevoir 3000 circuits intégrés environ et comprend aires d'insolation 122-i. La réalisation du masque de gravure complet nécessite ainsi 120 étapes d'insolation. Ces étapes sont réalisées de façon automatique, le wafer 65 étant agencé sur un plateau mobile entraîné par un moteur pas à pas. Le moteur pas à pas et les lames-diaphragme sont pilotés par un ordinateur qui possède en mémoire les paramètres de la grille d'insolation. Ainsi, les procédés d'insolation classiques permettent de réaliser un masque de gravure comprenant des motifs de gravure 102-i se répétant dans chaque aire 122-i, mais ne permettent pas de réaliser un masque de gravure comprenant, dans une aire particulière, des motifs de gravure d'éléments de circuits étalons. En effet, l'insertion d'un masque élémentaire pour circuit de test dans le masque d'insolation 102 de la figure 10, en lieu et place d'un masque élémentaire 102-i pour circuit intégré, conduirait à réaliser autant de circuits de test que 14 2790842 d'aires d'insolation. Une autre méthode envisageable consiste à remplacer le réticule 101 par un réticule comprenant un masque pour circuits étalons, au moment o l'aire réservée aux circuits étalons doit être insolée. Toutefois, le changement de réticule pendant le processus d'insolation nécessite d'arrêter le moteur entraînant le wafer et implique des opérations délicates de centrage du nouveau réticule. Cette solution ne peut être retenue dans le cadre d'une production à l'échelle industrielle, car il est indispensable que toutes les étapes d'insolation puissent se dérouler sans interruption et sans intervention manuelle. Pour résoudre ce problème, la présente invention prévoit un réticule comprenant à la fois des masques d'insolation élémentaires pour circuits intégrés et des masques d'insolation élémentaires pour circuits étalons, agencés de manière que les masques pour circuits étalons puissent être cachés au moyen des lames-diaphragme 111 à 114 sans cacher les masques pour circuits intégrés. A titre d'exemple, la figure 12 représente un réticule 130 selon l'invention. Le réticule 130 comprend un masque d'insolation 132 pour circuits intégrés, occupant ici une position centrale, et des masques d'insolation élémentaires 133, 134, 135 correspondant à des éléments des trois circuits étalons de type "O", "S", "L" que l'on souhaite réaliser. Dans cet exemple, le masque 132 se distingue du masque 102 de la figure 10 par le fait qu'il ne comprend que 5 lignes de 6 masques élémentaires 132-i au lieu de 7 lignes, soit 30 masques élémentaires 132-1 à 132-30. Ainsi,les masques élémentaires 133, 134, 135 sont agencés au-dessus du masque 132 grâce à la place récupérée par la suppression des deux lignes de masques élémentaires du masque initial 102. Pour des raisons de sécurité, on prévoit une distance de l'ordre de 5 mm entre le masque 132 et la rangée de masques élémentaires 133, 134, 135. Tels qu'ils sont représentés, les masques élémentaires 133, 134, 135 comprennent des motifs en forme 2790842 de "T", de "N" et de "K", respectivement. Ces motifs ne correspondent pas à des motifs réels, tant par leur forme que par leur dimension, et ne sont donnés qu'à titre d'exemple. La figure 13 représente une grille d'insolation 142 du wafer de silicium 65 et illustre le procédé de l'invention. Au cours d'une première étape, les masques élémentaires 133, 134 et 135 sont cachés par les lames- diaphragme et la lumière ne traverse que le masque 132. On insole de cette manière toutes les aires 142-i de la grille d'insolation 142, à l'exception d'une aire 142-j réservée aux circuits étalons. Lorsque la chambre d'exposition se trouve en regard de l'aire 142-j, l'insolation est effectuée en deux temps. Dans un premier temps, les masques élémentaires 133, 134, 135 et les deux rangées supérieures du masque 132, comprenant les masques élémentaires 132-1 à 132-12, sont cachées par les lames-diaphragme (figure 15). La lumière ne traverse que la partie inférieure du masque 132. Dans un second temps, la position des lames-diaphragme est modifiée de manière que seuls les masques élémentaires 133, 134, 135 soient découverts. On réalise ainsi une insolation mixte faisant apparaître dans la partie supérieure de l'aire 142-j les motifs "T", "N" et "K" des trois circuits étalons et dans la partie inférieure de l'aire 142-j trois rangées de six motifs en "L" pour circuits intégrés. Bien entendu, la réalisation des 18 motifs en "L" est optionnelle, la totalité du masque 132 pouvant être cachée par les lames-diaphragme. Par ailleurs, plusieurs aires 142-i de la grille 142 peuvent être insolées par l'intermédiaire des masques 133, 134, 135. On réalise alors plusieurs groupes de circuits étalons sur le wafer. Le procédé de l'invention est simple à mettre en oeuvre et ne nécessite aucune intervention manuelle. La position d'obturation des lamesdiaphragme est programmée pour chaque aire d'insolation 142-i et ne nécessite aucun contrôle au cours du processus d'insolation. Par ailleurs, 16 2790842 le temps d'exposition supplémentaire entraîné par l'augmentation du nombre d'aires d'insolation et la réduction de la taille du masque d'insolation pour circuits intégrés peut être considéré en pratique comme négligeable. A titre d'exemple, un réticule conventionnel offre une surface utile de 21 x 22,8 mm. Pour réaliser des circuits intégrés de 3,22 x 2, 87 mm, le nombre maximal de masques élémentaires pouvant être agencé sur le réticule est égal à 42 (7 lignes et 6 colonnes). Avec l'invention, le nombre maximal de masques élémentaires pour circuits intégrés est égal à 30 (5 lignes et 6 colonnes) si l'on ajoute trois masques élémentaires pour circuits étalons agencés à 5 mm les uns des autres et à 5 mm des masques élémentaires pour circuits intégrés. Le temps nécessaire à une exposition complète d'un masque de résine photosensible est ainsi augmenté de 35% environ par rapport à l'art antérieur. Toutefois, il faut classiquement 1 h pour insoler les masques d'un lot de circuits intégrés comprenant 25 wafers de 8 pouces (200 mm) recevant 3000 circuits intégrés chacun, et un cycle complet de fabrication comprend généralement 25 masques de gravure ou de diffusion, soit 25 heures d'exposition pour le lot de circuits intégrés, réparties sur un cycle de fabrication de jours (un cycle de fabrication comprenant diverses étapes de dépôt d'oxyde ou de métal, de gravure, d'implantation ionique, de retrait des masques de résine...). Avec l'invention, trois ou quatre masques de gravure doivent être modifiés pour incorporer des motifs de circuits étalons. L'augmentation de 35% du temps de réalisation de ces trois ou quatre masques ne représente que 4% à 5% du temps total d'exposition, et une augmentation 0,05 secondes du temps de fabrication moyen d'un circuit intégré, qui est de l'ordre de 50 secondes. En définitive, le procédé de l'invention entraîne une augmentation négligeable des coûts de fabrication au regard de celle qu'impliquerait un changement de réticule au cours du processus d'insolation. 17 2790842 Par ailleurs, il apparaîtra clairement à l'homme de l'art que le procédé est applicable à la réalisation de tout type de circuit de test autre qu'un circuit étalon. Un circuit de test peut comprendre de simples figures géométriques permettant de vérifier le bon alignement des masques de gravure et/ou de contrôler la résolution du procédé de fabrication. Un circuit de test peut également comprendre des composants électroniques permettant de vérifier que les caractéristiques électriques visées par le procédé de fabrication sont obtenues, et de détecter les éventuelles dérives du procédé. Comme dans l'art antérieur, il est possible de prévoir divers types de masques élémentaires sur le même réticule afin de réaliser des circuits intégrés n'ayant pas la même structure. Dans le même ordre d'idée, des circuits de test peuvent être mélangés aux circuits intégrés par insertion de masques pour circuits de test au sein des masques pour circuits intégrés. Par ailleurs, dans la partie haute ou basse du réticule, les masques pour circuits étalons peuvent être remplacés par des masques correspondant à d'autres types de circuits de test. Ainsi, l'invention permet de réaliser toutes sortes d'agencement et de combinaison de circuits intégrés et de circuits de test à la surface d'un wafer de silicium. 18 2790842 REVENDICATIONS 1. Procédé de fabrication, sur une plaquette de silicium (65), d'une pluralité de circuits intégrés (50) et d'au moins un circuit de test (60), comprenant des étapes d'insolation de la plaquette de silicium par l'intermédiaire d'un réticule (101, 130) agencé dans une chambre d'exposition (100) comportant un diaphragme (110-113) permettant de cacher les parties non utiles du réticule (101, 130), procédé caractérisé en ce qu'il comprend au moins une étape d'insolation réalisée au moyen d'un réticule (130) comprenant un masque d'insolation (132) pour circuits intégrés (50) et au moins un masque d'insolation (133, 134, 135) pour circuit de test (60), le masque d'insolation (133, 134, 135) pour circuit de test (60) étant agencé de manière à pouvoir être caché par le diaphragme (110-113) sans cacher le masque d'insolation (132) pour circuits intégrés (50). 2. Procédé selon la revendication 1, dans lequel l'étape d'insolation comprend: - au moins une étape d'insolation d'une première aire (142-i) de la plaquette de silicium, au cours de laquelle le masque d'insolation (133, 134, 135) pour circuit de test est caché par le diaphragme (110-113), et - au moins une étape d'insolation d'une deuxième aire (142-j) de la plaquette de silicium, au cours de laquelle le masque d'insolation (133, 134, 135) pour circuit de test est découvert par le diaphragme. 3. Procédé selon l'une des revendications 1 et 2, dans lequel le masque d'insolation (132) pour circuits intégrés comprend une pluralité de masques élémentaires (132-i) agencés en lignes et en colonnes, chaque masque élémentaire correspondant à un circuit intégré à fabriquer. 4. Procédé selon la revendication 3, dans lequel tout ou partie du masque d'insolation (132) pour circuits intégrés est caché par le diaphragme (110-113) au cours de l'étape d'insolation de la deuxième aire (142-j). 19 2790842 5. Procédé selon l'une des revendications 1 à 4, dans lequel le masque d'insolation pour circuit de test comprend plusieurs masques élémentaires (133, 134, 135), chaque masque élémentaire correspondant à un circuit de test à fabriquer. 6. Plaquette de silicium (65), caractérisée en ce qu'elle comprend une pluralité de circuits intégrés (50) et des circuits de test (60) réalisés selon le procédé de l'une des revendications 1 à 5, les circuits de test (60) étant regroupés dans une ou plusieurs aires (66, 142-j) de la plaquette. 7. Plaquette de silicium selon la revendication 6, dans laquelle les circuits intégrés sont des circuits intégrés RF (50) et les circuits de test comprennent des circuits étalons (60) comprenant des charges étalons (Z1,2-Zll,12) pour l'étalonnage d'une sonde de test (20) prévue pour le test électrique desdits circuits intégrés RF (50). 8. Plaquette de silicium selon l'une des revendications 6 et 7, dans laquelle les circuits étalons (60) comprennent des plages de contact (P1-P12) correspondant par leur emplacement à des plages de connexion RF des circuits intégrés (50). 9. Plaquette de silicium selon l'une des revendications 7 et 8, dans laquelle les circuits étalons comprennent chacun au moins une structure étalon élémentaire (70, 80, 90) comportant deux plages de contact (P1, P2) déposées sur une couche électriquement isolante (76, 81), au moins une charge étalon (Z1, Z2, Z3, Ca, Cb) mesurable depuis les plages de contact, et un écran conducteur (73, 82) enterré sous la couche isolante. 10. Plaquette de silicium selon la revendication 9, comprenant au moins un circuit étalon comprenant une structure étalon (70) dans laquelle l'écran conducteur (73, 82) est connecté à une plage de contact (P2). 11. Plaquette de silicium selon la revendication 9, comprenant au moins un circuit étalon comprenant deux charges 2790842 étalons en série (Z1, Z2, Ca, Cb) connectées par leur point milieu à l'écran conducteur (82). 12. Plaquette de silicium selon la revendication 11, comprenant au moins un circuit étalon comprenant au moins une plage de contact supplémentaire (GNDV) pour accéder au point milieu des deux charges étalons.