FR 2796221 A1 20010112 FR 9908823 A 19990707 1i 2796221 Démodulateur de phase analogique-numérique La présente invention concerne un démodulateur de phase cohérent mixte, c'est-à-dire comportant en entrée une partie analogique pour la démodulation puis une partie numérique pour la récupération de porteuse, suivie d'un décodeur. Le démodulateur est inclus dans un récepteur d'un signal numérique de données modulant en phase une porteuse selon une modulation de phase MDP-4 à 4 états de phase. Un circuit de récupération de porteuse numérique facilite avantageusement l'intégration de la plupart des moyens fonctionnels dans le démodulateur de phase, et particulièrement remédie à des moyens pour commander en tension un oscillateur. Dans la partie analogique de démodulation, cet oscillateur libre fournit une onde porteuse à une fréquence aussi proche que possible de celle de l'onde porteuse de modulation dans l'émetteur ayant émis le signal de données à modulation de phase. Toutefois, la récupération de porteuse au moyen d'une boucle numérique à comparateurs de phase et de fréquence est tributaire des incertitudes en fréquence entre cet oscillateur local et la fréquence de porteuse initiale dans l'émetteur et plus généralement des bruits de phase engendrés par divers oscillateurs inclus dans l'émetteur et le récepteur et perturbant la porteuse. Le taux d'erreur binaire (TEB) résiduel dans le récepteur peut parfois excéder une limite normalisée. L'invention a pour objectif de remédier aux inconvénients précités de manière à réduire l'effet des variations de phase au niveau des quatre états de phase des porteuses en quadrature d'une modulation 2 2796221 MDP-4 reportées dans les signaux de symbole appliqués au décodeur succédant au démodulateur de phase. L'invention améliore ainsi les performances du récepteur contenant le démodulateur. A cette fin, un démodulateur de phase comprenant un moyen analogique à oscillateur local libre pour démoduler un signal analogique résultant d'une modulation de phase MDP-4 à 4 états d'une porteuse par un signal numérique ayant un débit inférieur à la fréquence de la porteuse, suivi de deux convertisseurs analogiques-numériques fournissant deux signaux numériques formés de symboles échantillonnés à un moyen de récupération de porteuse, est caractérisé en ce qu'il comprend un moyen de correction de phase pour corriger chaque couple de symboles Ik, Qk de rang k produits par le moyen de récupération de porteuse en des symboles corrigés DIk, DQk en fonction dudit couple et du couple de symboles Ik-1, Qk-1 de rang précédent k-1 selon les relations suivantes: DIk = Qk-l(Ik + Qk) - Ik-1(Qk - Ik), et DQk = Ik-l(Ik + Qk) + Qk-l(Qk - Ik); afin que les bits de poids fort des symboles corrigés soient appliqués à un décodeur. De préférence, le moyen de récupération de porteuse est intégré avec le moyen de correction de phase dans un circuit intégré pour application spécifique. Au moins deux filtres numériques ou un égaliseur numérique connectés entre les convertisseurs analogiques-numériques et le moyen de récupération de porteuse et/ou un comparateur de phase à structure numérique dans un circuit de récupération de rythme inclus dans le démodulateur de phase pour générer un 3 2796221 signal d'horloge récupérée peuvent être intégrés dans ledit circuit intégré pour application spécifique. D'autres caractéristiques et avantages de la présente invention apparaîtront plus clairement à la lecture de la description suivante de plusieurs réalisations préférées de l'invention en référence à la figure unique 1 qui est un bloc-diagramme d'un démodulateur de phase analogique-numérique selon l'invention. Comme montré dans cette figure 1, un démodulateur de phase cohérent dans un récepteur à radiofréquence comprend d'une manière connue en entrée, un circuit de démodulation analogique 1 entre un amplificateur d'entrée à commande automatique de gain 2 et deux convertisseurs analogiquesnumériques 3I et 3Q. Un signal analogique IF modulé à fréquence porteuse intermédiaire f0 de quelques mégahertz, par exemple égale à 70 MHz, issu d'une transposition de fréquence d'un signal recu en entrée du démodulateur de phase proprement dit, via l'amplificateur 2. Le signal modulé résulte initialement d'une modulation de phase à 4 états MDP-4 dans un émetteur à radiofréquence. La modulation MDP-4 fait correspondre à un signal de données numérique ayant un débit DN de quelques Mbit/s, par exemple 2,048 à 34,368 Mbit/s, et appliqué à l'émetteur, deux trains de symboles à 2 bits. Ces deux trains sont mélangés dans le modulateur MDP-4 comme les deux composantes en quadrature de phase I et Q d'une même porteuse. La fréquence de cette porteuse est supérieure à la fréquence d'échantillonnage des données. 4 2796221 Le circuit de démodulation 1 sépare les deux composantes en quadrature de phase dans deux voies analogiques parallèles AQ et AI qui sont prolongées par des voies numériques NQ et NI au-delà des convertisseurs 3Q et 3I dans le démodulateur. Dans chacune des voies analogiques AQ et AI sont inclus en cascade un mélangeur 11I, 11Q recevant à une première entrée le signal modulé IF amplifié par l'amplificateur à gain variable 2, un amplificateur 12I, 12Q et un filtre passe-bas 13I, 13Q. Chaque mélangeur 11Q, 11I fait office de démodulateur et démodule le signal modulé IF à fréquence intermédiaire fo amplifié par l'amplificateur à gain variable 2, en deux signaux analogiques en bande de base, correspondant aux deux signaux de symbole modulant les deux composantes en quadrature de phase de la porteuse dans l'émetteur. La démodulation de phase est réalisée grâce à un oscillateur local 14 à quartz oscillant sensiblement à la fréquence fo. La sortie de l'oscillateur est reliée à la deuxième entrée du mélangeur 11I à travers un coupleur 15 et à la deuxième entrée du mélangeur 11Q à travers le coupleur 15 et un déphaseur de 90 16. En pratique, ce type de démodulateur permet l'utilisation dans l'émetteur comme dans le récepteur, d'oscillateurs calés à des fréquences relativement faibles, suivis de doubleur voire de tripleur de fréquence, réduisant ainsi le coût de la partie à radiofréquence, typiquement 23 à 38 Gigahertz. Les signaux analogiques sortant des mélangeurs 11I et 11Q sont appliqués respectivement aux entrées des convertisseurs analogiques-numériques 3I et 3Q après avoir été amplifiés par les amplificateurs 12I et 12Q et filtrés par les filtres 13I et 13Q. Les 2796221 filtres 13I et 13Q limitent le bruit en bande de base dans la bande de Nyquist du signal. Un signal d'horloge récupéré à la fréquence d'échantillonnage HR est appliqué par un circuit de récupération de rythme programmable 4 à des entrées d'horloge d'échantillonnage des convertisseurs 3I et 3Q de manière à échantillonner numériquement les signaux démodulés, amplifiés et filtrés en sortie des filtres 13I et 13Q pour fournir des signaux de symbole numériques SIk et SQk à la fréquence de symbole récupérée par le circuit 4, k étant un indice entier indiquant le rang des symboles dans le signal reçu. Dans une partie numérique du démodulateur, les signaux numériques SIk et SQk sont appliqués à un circuit de récupération de porteuse 5 respectivement à travers des filtres adaptés numériques en racine de Nyquist 6I et 6Q. Le circuit de récupération de rythme 4 est structuré en boucle d'asservissement de phase comprenant un comparateur de phase 41, un oscillateur à quartz (VCXO) 42 commandé en tension par la sortie du comparateur de phase à travers un filtre passe-bas de boucle 43, et un diviseur de fréquence par un entier M 44 et un diviseur de fréquence par deux 45 reliés en série à la sortie de l'oscillateur. Les trains de symboles SIk et SQk sont filtrés par les filtres 6I et 6Q avant d'entrer dans un égaliseur adaptatif 7. Un prélèvement de signal filtré dans les deux voies est appliqué aux entrées du comparateur de phase 41. De préférence, le comparateur de phase 41 a une structure numérique de type Gardner. 6 2796221 Par calcul de l'erreur quadrature moyenne, le comparateur de phase 41 élabore un signal représentatif de l'erreur de phase existant entre les signaux filtrés SIk et SQk, en tant que signal de commande, à l'oscillateur 42 à travers le filtre de boucle 43. Par exemple pour une modulation MDP-4 à 4 états d'un signal numérique de données à 2 x 2,048 Mbit/s, la fréquence de l'oscillateur 42 est très élevée, de l'ordre de 40 MHz, et l'entier M est de l'ordre de 16 pour une fréquence d'échantillonnage HR de l'ordre de 4 MHz ou une fréquence de symbole HS de 2 MHz, soit deux échantillons parallèles pour un symbole. Le signal d'horloge de symbole HS ainsi récupéré suit ainsi les variations de la fréquence de symbole dans le modulateur. Avant division par deux dans le diviseur 45, le signal HR est appliqué aux entrées d'horloge d'échantillonnage des convertisseurs analogiques-numériques 3I et 3Q pour échantillonner au double de la fréquence de symbole les signaux analogiques amplifiés et filtrés dans les voies AI et AQ. Le circuit de récupération de porteuse 5 comporte deux entrées reliées aux sorties des filtres adaptés 6I et 6Q de préférence respectivement à travers l'égaliseur adaptatif 7. Un algorithme d'adaptation aux caractéristiques du milieu de transmission entre l'émetteur et le récepteur est mis en oeuvre dans l'égaliseur pour éliminer des distorsions en amplitude et phase dans le signal modulé. Afin de miniaturiser le démodulateur et réduire son coût, les filtres numériques 6I et 6Q, l'égaliseur 7 et le circuit de récupération de porteuse 5 ainsi que le comparateur de phase 7 2796221 numérique 41 sont sous la forme d'un circuit intégré programmable pour application spécifique (ASIC). Le circuit de récupération de porteuse 5 compare les phases entre la constellation en sortie de l'égaliseur 7 et une constellation de référence. Le faible écart de fréquence entre la fréquence porteuse du signal à fréquence intermédiaire IF et la fréquence de l'oscillateur 14 entraîne une erreur de phase. Elle est compensée numériquement dans le circuit 5 par rapport à la fréquence zéro en calculant une erreur de phase pour ainsi mettre en phase la constellation formée par les signaux filtrés et égalisés SIk et SQk sur ses deux axes en tournant convenablement de l'erreur de phase la constellation des états de phase. Le circuit 5 produit normalement deux trains de symbole numérique Ik et Qk, chacun sous forme de mots d'échantillon à 2 bits parallèles à la fréquence de symbole. En outre, le circuit 5 commande par un signal de commande automatique de gain CAG le gain dans l'amplificateur d'entrée 2. Les signaux récupérés Ik et Qk en sortie du circuit 5 présentent un bruit de phase qui se traduit par une sensible oscillation de la position des quatre états de phase dans le diagramme des phases. Le bruit de phase provient essentiellement de la multiplication en fréquence des oscillateurs inclus dans les étages du modulateur et de transposition de fréquence de l'émetteur et les étages de transposition de fréquence et l'étage de démodulation, le démodulateur de phase en question, dans le récepteur, les sauts de fréquence étant attribués principalement aux variations de température. Le bruit de phase entraîne une dégradation hors tolérance des taux d'erreurs 8 2796221 binaires dans le signal de données DATA fourni par un décodeur 9 relié, selon la technique antérieure, directement aux deux bus de sorties du circuit de récupération de porteuse 5. Selon l'invention, le démodulateur de phase comprend encore un circuit de démodulation différentielle ou transitionnelle numérique 8 qui reçoit par deux ports d'entrées deux mots d'échantillon consécutifs Ik et Ik-1 du signal à porteuse en phase SIk filtré et égalisé et deux mots d'échantillon consécutifs Qk et Qk-1 du signal à porteuse en quadrature SQk. Les mots d'échantillon Ik et Qk d'un couple sont fournis en parallèle par des bus de sortie du circuit de récupération de porteuse et sont mémorisés dans une mémoire tampon dans le circuit 8 au rythme de l'horloge de symbole HS. Le circuit 8 est un circuit logique satisfaisant les deux relations logiques suivantes exprimant une décision différentielle: DIk = Qk-l (Ik + Qk) - Ik-l (Qk - Ik), et DQk = Ik-l(Ik + Qk) + Qk-l(Qk - Ik); o DIk et DQk sont deux mots d'échantillon différentiels établis par le circuit 8. Ces deux relations logiques contribuent à réduire l'influence du bruit de phase et éviter les sauts de phase entraînant des pertes de séquence. L'effet du bruit de phase autour des quatre états de phase est atténué puisque le premier mot d'échantillon de symbole corrigé DIk du symbole de rang k dépend de la différence des produits de transition Qk-l(Ik + Qk) et Ik-î(Qk - Ik) de l'un des mots d'échantillon Qk-1 et Ik-1 du symbole précédent de rang k-1 respectivement par les somme et différence des deux mots d'échantillon du symbole de rang k, tandis que 9 2796221 le deuxième mot d'échantillon de symbole corrigé DQk du symbole de rang k dépend de la somme de ces produits. Le circuit de démodulation différentielle 8 est entièrement numérique et est intégré avec les autres circuits 6I et 6Q, 7, 41, 44, 45, 5 et 9 dans un circuit intégré ASIC. Le décodeur 9 décode les signaux DIk et DQk en comparant à des seuils de décision les bits de poids fort BPF de ces signaux afin de produire un signal de données récupérées DATA. e 2796221 REVENDICATIONS 1 - Démodulateur de phase comprenant un moyen analogique (1) à oscillateur local libre (14) pour démoduler un signal analogique (IF) résultant d'une modulation de phase à 4 états, suivi de deux convertisseurs analogiques-numériques (3I, 3Q) fournissant deux signaux numériques formés de symboles échantillonnés (SIk, SQk) à un moyen de récupération de porteuse (5), caractérisé en ce qu'il comprend un moyen de correction de phase (8) pour corriger chaque couple de symboles Ik, Qk de rang k produits par le moyen de récupération de porteuse en des symboles corrigés DIk, DQk en fonction dudit couple et du couple de symobles Ik-1, Qk-1 de rang précédent k-1 selon les relations suivantes: DIk = Qk-l(Ik + Qk) Ik-l(Qk - Ik) et DQk = Ik-l(Ik + Qk) + Qk-l(Qk - Ik) , afin que les bits de poids fort (BPF(DIk), BPF(DQk)) des symboles corrigés soient appliqués à un décodeur (9). 2 - Démodulateur de phase conforme à la revendication 1, dans lequel le moyen de récupération de porteuse (5) est intégré avec le moyen de correction de phase (8) dans un circuit intégré pour application spécifique. 3 - Démodulateur de phase conforme à la revendication 2, dans lequel au moins deux filtres numériques (6I, 6Q) ou un égaliseur numérique (7) connectés entre les convertisseurs analogiques- numériques (3I, 3Q) et le moyen de récupération de porteuse (5) sont intégrés dans ledit circuit intégré pour application spécifique. il 2796221 4 - Démodulateur de phase conforme à la revendication 2 ou 3, dans lequel un comparateur de phase (41) dans un circuit de récupération de rythme (4) inclus dans le démodulateur de phase pour générer un signal d'horloge récupérée (HR) a une structure numérique et est intégré dans ledit circuit intégré pour application spécifique.