FR 2788881 A1 20000728 FR 9915347 A 19991206 La présente invention concerne un procédé d'implantation d'un dispositif à semiconducteurs, et, plus particulièrement, le procédé d'implantation du dispositif à semiconducteurs pour réduire la variation des écarts de processus qui peuvent se produire durant les processus photographique et de gravure. Au fur et à mesure que l'on réalise des progrès dans les fonctions d'un système auquel est appliqué un dispositif à semiconducteurs, les fonctions de grande vitesse et d'intégration élevée dans le dispositif à semiconducteurs deviennent de plus en plus importantes pour le dispositif à semiconducteurs. Par conséquent, le procédé d'implantation est aussi important que la configuration et la fabrication du circuit pour répondre à la tendance de grande vitesse et d'intégration élevée du dispositif à semiconducteurs. Certaines techniques de fabrication pour des dispositifs à semiconducteurs classiques, par exemple la réflexion de lumière inégale du processus photographique et la non-uniformité du processus de gravure, ont produit des variations des écarts de processus sur les grilles de transistors. L'écart de processus dépend de l'ampleur des différences de longueur des grilles, mesurées avant et après le processus photographique. Un certain écart de processus est prévu, et est tout à fait acceptable lorsqu'il est uniforme parmi différentes grilles. Lorsqu'il n'est pas sensiblement uniforme, c'est-à-dire s'il y a une grande variation de l'écart de processus, la tension de seuil des transistors fluctue, produisant par conséquent des mauvais fonctionnements du dispositif à semiconducteurs. En d'autres termes, le dispositif peut fonctionner d'une façon différente de ce qui avait été prévu par le concepteur. Par conséquent, des efforts considérables ont été réalisés pour minimiser les variations des écarts de -T-. processus qui peuvent se produire au cours de la fabrication du dispositif à semiconducteurs. La figure 1 est une représentation schématique destinée à expliquer des problèmes du processus de photomasquage, l'un des processus de fabrication d'un dispositif à semiconducteurs, comprenant du silicium 10, du dioxyde de silicium 12, de l'aluminium 14, une photoréserve 16, du verre transparent 18 et une couche opaque 20. Lorsque le processus photographique est effectué avec la photoréserve 16 qui recouvre l'aluminium 14, l'aluminium 14 n'absorbe pas la lumière, mais, au contraire, l'aluminium réfléchit la lumière comme montré en figure 1. De plus, l'aluminium 14 est disposé dans certaines zones avec un angle d'inclinaison de la surface, et, par conséquent, réfléchit la lumière en oblique sur la surface inclinée, de telle sorte qu'il ne soit pas possible de former un motif photographique avec une précision aussi grande qu'on le souhaite. Cependant, le procédé d'implantation du dispositif à semiconducteurs classique consiste à configurer les grilles sans espacement régulier entre les grilles. Le résultat est que l'angle d'inclinaison des grilles ainsi qu'entre les grilles n'est pas maintenu constant. En résultat, l'angle de réflexion de la lumière devient différent entre les grilles, malgré des processus de photomasquage et de gravure quasiment identiques, ce qui produit une variation potentiellement importante des écarts de processus sur les grilles. La figure 2 est une représentation schématique destinée à expliquer un problème du processus de gravure, l'un des processus de fabrication du dispositif à semiconducteurs, comprenant du silicium 10, du dioxyde de silicium 12 et une photoréserve 16. Comme montré en figure 2, la gravure de la couche d'oxyde par l'intermédiaire de régions ouvertes de la photoréserve 16 produit des entailles du dioxyde de silicium 12, comme décrit par les cercles dont le rayon augmente jusqu'à la profondeur du silicium 10. Plus le rayon du cercle est grand, plus la photoréserve 16 est entaillée profondément. L'ampleur dont la photoréserve 16 peut être entaillée ne peut pas être connue tant que la photoréserve 16 n'est pas retirée. Mais la forme du bord du motif de couche d'oxyde (comme montré par des lignes de tirets en figure 2), est un bon indicateur du degré d'entaille. En d'autres termes, le processus de gravure n'est pas uniforme, de façon à produire par conséquent des écarts de processus indésirables. Ces écarts de processus de gravure varient également considérablement entre des grilles ayant des espacements irréguliers entre elles. Par conséquent, il existe un problème dans le procédé d'implantation du dispositif à semiconducteurs classique, du fait que les grilles de transistors sont configurées de façon classique avec des espacements irréguliers. En résultat, les grilles réfléchissent la lumière différemment dans le processus photographique et ne gravent pas uniformément la couche dans le processus de gravure, ce qui augmente par conséquent les variations du processus. De plus, comme le procédé d'implantation des circuits voisins du dispositif à semiconducteurs classique est identique à celui du dispositif à semiconducteurs général précédemment mentionné, l'ampleur des écarts de processus devient plus importante durant les processus photographique et de gravure. En particulier, un amplificateur de détection du dispositif à semiconducteurs est un circuit pour amplifier et délivrer en sortie une très petite différence de tension de signaux d'entrée, ce qui fait qu'il est très sensible. Par conséquent, il est important de corriger des différences de tensions de seuil des transistors qui constituent l'amplificateur de détection. Toutefois, comme le procédé d'implantation de l'amplificateur de détection classique est identique à celui du dispositif à semiconducteurs général, les variations des écarts de processus durant les processus photographique et de gravure augmentent. En d'autres termes, la variation des écarts de processus du processus de gravure est ajoutée à celle du processus photographique, ce qui augmente par conséquent les variations globales du processus de fabrication. Comme décrit ci-dessus, les problèmes dans ces processus photographique et de gravure étaient déjà bien connus, ce qui fait qu'il est nécessaire de minimiser les variations des écarts de processus, parce que les variations des écarts de processus provoquées sur les grilles durant ces processus peuvent produire des changements de la tension de seuil des transistors. Un objet est de procurer un procédé d'implantation d'un dispositif à semiconducteurs permettant de minimiser les variations des écarts de processus qui peuvent se produire dans les processus photographique et de gravure. Un autre objet est de procurer un procédé d'implantation de circuits voisins du dispositif de mémoire à semiconducteurs permettant de minimiser les variations des écarts de processus qui peuvent se produire dans les processus photographique et de gravure. Un autre objet est également de procurer un procédé d'implantation d'un amplificateur de détection du dispositif à semiconducteurs permettant de minimiser les variations des écarts de processus qui peuvent se produire dans les processus photographique et de gravure. Pour accomplir le premier objet précédemment mentionné, on propose un procédé d'implantation d'un dispositif à semiconducteurs comprenant les étapes suivantes: l'agencement de régions actives d'une pluralité de transistors comportant au moins plus d'une première et deuxième électrodes disposées sur un substrat; l'agencement d'une pluralité de grilles de transistors entre plus d'une première et deuxième électrodes de ces ---- - 1 -- régions actives, respectivement, en positionnant au moins plus d'une grille ayant une largeur et une longueur prédéterminées à un espacement constant sur le substrat; et l'agencement d'une pluralité de grilles factices ayant une largeur et une longueur prédéterminées entre une pluralité de transistors ou entre et à l'extérieur de transistors au même espacement que celui des grilles des transistors sur le substrat. Pour accomplir le deuxième objet précédemment mentionné, on propose un procédé d'implantation pour un circuit voisin du dispositif à semiconducteurs, le procédé étant identique à celui pour le dispositif à semiconducteurs précédemment mentionné. Pour accomplir le troisième objet précédemment mentionné, on propose un procédé d'implantation pour un amplificateur de détection d'un dispositif à semiconducteurs comportant des transistors d'entrée pour des signaux de données et de commande selon le procédé d'implantation d'un dispositif à semiconducteurs précédemment mentionné. La figure 1 est une représentation schématique destinée à expliquer un problème dans un processus photographique. La figure 2 est une représentation schématique destinée à expliquer un problème dans un processus de gravure. La figure 3 est un schéma général illustrant l'implantation d'une forme de réalisation d'un dispositif de mémoire à semiconducteurs classique. La figure 4 est un schéma de circuit d'un amplificateur de détection classique. Les figures 5 à 10 sont des schémas illustrant l'implantation de l'amplificateur de détection de la figure 4 selon un procédé d'implantation classique. La figure 11 est un schéma illustrant l'implantation de l'amplificateur de détection de la figure 4 selon un premier procédé d'implantation inventé. Les figures 12 à 17 sont des schémas illustrant l'implantation de l'amplificateur de détection montré en figure 4 selon un deuxième procédé d'implantation inventé. La figure 18 est un graphique illustrant des variations des écarts de processus selon le procédé d'implantation classique et le procédé d'implantation selon la présente invention. La figure 3 est un schéma général illustrant l'implantation d'une forme de réalisation d'un dispositif de mémoire à semiconducteurs classique, comprenant des blocs de groupements de cellules de mémoire 30-1, 30-2, -n, des décodeurs de rangée de bloc 32-1, 32-2,.... 32-n, un circuit de précharge de ligne de bits 34, un sélecteur de bloc 36, une porte de sélection de colonne 38, un dispositif d'attaque de lumière/amplificateur de détection 40, un décodeur de colonne 42, un décodeur de rangée de zone large 44, un tampon d'entrée d'adresse de colonne 46, un tampon d'entrée/sortie de données 48, un tampon d'entrée de signal de commande 50 et un tampon d'entrée d'adresse de rangée 52. L'implantation du dispositif de mémoire à semiconducteurs selon la technique existante comprend le groupement de cellules de mémoire 30 et des circuits voisins pour commander l'entrée/sortie de données dans le groupement de cellules de mémoire 30. Toutefois, il existe un problème dans le procédé d'implantation classique des circuits voisins du dispositif à semiconducteurs, du fait que les grilles de transistor des circuits voisins ont été agencées avec un espacement irrégulier dans le procédé d'implantation classique du dispositif à semiconducteurs, de façon à augmenter par conséquent des variations des écarts de processus sur les grilles de transistor au cours des processus photographique et de gravure. De plus, il se pose un autre problème dans le procédé d'implantation classique du dispositif à semiconducteurs du fait que l'augmentation des variations des écarts de processus ont elles-mêmes provoqué le fait que le dispositif à semiconducteurs ne fonctionnait pas correctement comme le concepteur l'avait souhaité. A présent, le procédé d'implantation classique du dispositif de mémoire à semiconducteurs et celui de la présente invention vont être comparés et expliqués en utilisant l'amplificateur de détection parmi les circuits voisins. La figure 4 est un schéma de circuit pour illustrer la structure de l'amplificateur de détection classique, comportant des transistors métal-oxyde-semiconducteur à canal P (PMOS) Pl, P2, P3 et des transistors métal-oxyde- semiconducteur à canal N (NMOS) Nl, N2, N3, N4. En figure 4 sont également représentés une ligne de signal de commande CON, un signal d'entrée D, un signal d'entrée DB et un signal de sortie OUT. Les figures 5 à 10 illustrent l'implantation des amplificateurs de détection montrés en figure 4 selon le procédé d'implantation classique. La figure 5 illustre l'implantation des sources, des drains et des grilles des transistors qui constituent l'amplificateur de détection. En figure 5, les sources, les drains et les grilles des transistors P MOS Pl, P2, P3 sont respectivement désignés par PlS, P2S, P3S, PlD, P2D, P3D et PlG, P2G, P3G, tandis que les sources, les drains et les grilles des transistors N MOS Nl, N2, N3, N4 sont respectivement désignés par N1S, N2S, N3S, N4S, NlD, N2D, N3D, N4D et N1G, N2G, N3G, N4G. Les numéros de référence 60, 66 sont des lignes de polarisation, tandis que les numéros de référence 62, 64 sont des lignes d'alimentation. De plus, les symboles W1, W2 et L sont respectivement la largeur et la longueur des transistors. Tout d'abord, les grilles des transistors P MOS Pl, P2, P3 et celles des transistors N MOS Nl, N2, N3, N4 sont -U-T divisées en deux à partir d'une borne commune, et sont ensuite agencées séparément. La largeur W1 des grilles des transistors N MOS Ni, N2 est inférieure à la largeur W2 des grilles des transistors P MOS Pi, P2, P3, ainsi qu'à celle des transistors N MOS N3, N4. Par ailleurs, la longueur L des grilles des transistors P MOS P1, P2, P3 est identique à celle des transistors N MOS Ni, N2, N3 et N4. Selon le procédé de configuration classique montré en figure 5, les espacements (a) entre les grilles séparées de tous les transistors ne sont pas constants, tandis que les espacements (b, c, d) entre les autres grilles de ces transistors sont constants. Par conséquent, une réflexion de lumière inégale dans le processus photographique et une non- uniformité du processus de gravure produiront une augmentation de la ou des variation(s) des écarts de processus. La figure 6 illustre des contacts formés dans l'implantation montrée en figure 5, à savoir les contacts formés sur les sources, sur les drains, sur une borne de grille commune, sur les lignes d'alimentation et sur les lignes de polarisation des transistors P MOS P1, P2 et P3 et des transistors N MOS Ni, N2, N3, N4. En figure 6, les parties 70 indiquées par des carrés indiquent l'endroit o les contacts sont formés. La figure 7 illustre des parties métalliques ME1 formées au niveau des contacts représentés en figure 6, à savoir les parties métalliques formées sur la totalité des contacts 70 et des lignes d'alimentation 60, 66 (non visibles en figure 7). En figure 7, les parties indiquées par des lignes inclinées horizontalement indiquent l'endroit o les parties métalliques sont formées. La figure 8 illustre des contacts formés sur les parties métalliques montrées en figure 7, et les parties 72 indiquées par des carrés sombres indiquent l'endroit o les contacts sont formés. La figure 9 indique des lignes métalliques formées avec les contacts montrés en figure 8, et les parties ME2 indiquées par des lignes inclinées verticalement sont celles o les parties métalliques sont formées. Par conséquent, les grilles, les drains, les sources des transistors de l'amplificateur de détection montré en figure 4 sont connectés par des parties métalliques. En figure 9, les lignes métalliques 74, 76, 78, 80 indiquent respectivement la ligne d'application du signal de commande CON, la ligne d'application du signal d'entrée D, la ligne d'application de l'autre signal d'entrée DB et la ligne de connexion de grille des transistors P MOS Pi et des transistors N MOS Ni, N2. La figure 10 illustre des parties métalliques ME3 pour appliquer une tension d'alimentation et une tension de masse aux lignes métalliques ME2. Les parties hachurées, marquées par des points, indiquent l'endroit o sont formées les parties métalliques ME3, tandis que les parties 82 marquées par des croisillons indiquent l'endroit o des contacts de traversée sont formés. Les parties 82 et les parties métalliques ME3 sont connectées de façon à appliquer la tension d'alimentation et la tension de masse. La figure 5 a montré le problème du procédé d'implantation classique du dispositif de mémoire à semiconducteurs. Les schémas montrés dans les figures 6 à ont brièvement illustré l'implantation de l'ampli- ficateur de détection montré en figure 4. La non-constance, ou la nonuniformité, des espacements sur le semiconducteur sont décrites et illustrées en figure 5 en a, b, et d, et apparaissent clairement à partir de la non-uniformité de l'espacement de colonne caractéristique des figures 6 à 10. Par ailleurs, la figure 11 illustre une implantation d'un dispositif de mémoire à semiconducteurs selon une forme de réalisation de la présente invention. Des grilles factices DG1, DG2 ayant un espacement (a) identique à celui des grilles divisées dans l'implantation montrée en figure _ r -, - -T-- sont assemblées, de façon additionnelle, dans l'espace entre les grilles des transistors qui constituent l'amplificateur de détection. Une ligne commune connectant les grilles factices DG1, DG2 est représentée en figure 11, mais elle peut être divisée et installée de façon appropriée. Les grilles factices ainsi construites n'exercent aucune influence sur le fonctionnement des circuits de l'amplificateur de détection, mais exercent de façon avantageuse une influence bénéfique sur les processus de fabrication de semiconducteurs. Après que toutes les grilles ont été complètement disposées comme précédemment décrit en figure 11, le reste de l'implantation du dispositif à semiconducteurs peut être agencé selon le procédé classique ou selon tout autre procédé d'implantation. En d'autres termes, selon le procédé d'implantation des amplificateurs de détection selon la présente invention montré en figure 11, il y a les grilles qui effectuent les opérations réelles de l'amplificateur de détection, tandis que les grilles factices sont positionnées entre, ou à l'extérieur de, ces grilles fonctionnant réellement sans avoir aucune influence sur le fonctionnement réel de l'amplificateur de détection. Toutefois, l'installation des grilles factices minimise les variations des écarts de processus qui peuvent se produire dans les processus photographique et de gravure pour la production du dispositif à semiconducteurs. Les figures 12 à 17 illustrent un procédé d'implantation de l'amplificateur de détection montré en figure 4 selon une autre forme de réalisation de la présente invention. En figure 12, les sources, les drains et les grilles des transistors métal-oxyde-semiconducteur à canal P Pl, P2, P3 sont respectivement désignés par P1S, P2S, P3S, P1D, P2D, P3D et PiG, P2G, P3G, tandis que les sources, les l1 drains et les grilles des transistors N MOS Ni, N2, N3, N4 sont respectivement désignés par NlS, N2S, N3S, N4S, N1D, N2D, N3D, N4D et N1G, N2G, N3G, N4G. Les numéros de référence 60, 66 sont des lignes de polarisation, tandis que les numéros de référence 62, 64 sont des lignes d'alimentation. De plus, les symboles DG1, DG2, DG3, DG4, DG5, DG6 indiquent respectivement des grilles factices formées avec un espacement (a) identique à celui des grilles divisées entre les transistors et à l'extérieur de ceux-ci. Tout d'abord, les grilles des transistors P MOS Pi, P2, P3 et celles des transistors N MOS N3, N4 sont divisées en quatre à partir d'une borne commune et sont agencées séparément. En résultat, les sources et les drains des transistors sont respectivement divisés en trois et en deux pour la configuration. Le symbole L indique la longueur des grilles des transistors P1, P2, P3, Ni, N2, N3, N4 et celle des grilles factices DG1, DG2, DG3, DG4, DG5, DG6. Par ailleurs, les symboles W2/2, Wl/2, W3, W5 et W4 indiquent respectivement la largeur des grilles des transistors P MOS P1, P2, P3 et des transistors N MOS N3, N4, celle des grilles des transistors N MOS Ni, N2, celle des grilles factices DG5, DG6, celle des grilles factices DG1, DG4 et celle des grilles factices DG2, DG3. On verra que les largeurs de grilles factices W3 et W4 peuvent varier, comme représenté, en fonction du positionnement et des largeurs de grille des transistors P MOS Pi, P2, P3 et des transistors N MOS Ni, N2, N3, N4. Comme représenté en figure 12, l'espacement (a) entre les grilles divisées qui composent un transistor unique est identique à celui entre les différents transistors. Il y a entre les implantations représentées dans les figures 5 et 12 une différence qui est l'agencement additionnel des grilles factices DG1, DG2, DG3, DG4, DG5, DG6. Bien qu'une grille ait été divisée en quatre comme dans la forme de réalisation précédemment mentionnée, l'homme de l'art comprendra qu'une grille peut être divisée en plus de quatre. Dans la présente invention, les grilles sont agencées à un espacement (a) constant, comme représenté en figure 12, de façon à réduire par conséquent les variations des écarts de processus. La figure 13 illustre des contacts formés dans l'implantation montrée en figure 12, à savoir les contacts formés sur les sources, les drains, les bornes de grille communes et les lignes de polarisation des transistors P MOS Pi, P2, P3 et des transistors N MOS Ni, N2, N3, N4. En figure 13, les parties 90 indiquées par des carrés indiquent l'endroit o sont formés les contacts. La figure 14 illustre des parties métalliques ME1 formées au niveau des contacts montrés en figure 13, à savoir les parties métalliques formées sur la totalité des contacts 90 et des lignes d'alimentation 60, 66. En figure 14, les parties ME1 indiquées par des lignes inclinées horizontalement indiquent l'endroit o les parties métalliques sont formées. La figure 15 illustre des contacts formés sur les parties métalliques ME1 montrées en figure 14, et les parties 92 indiquées par des carrés sombres indiquent l'endroit o les contacts sont formés. La figure 16 illustre des lignes métalliques formées avec les contacts montrés en figure 15, et les parties ME2 indiquées par des lignes verticalement inclinées sont celles o les parties métalliques sont formées. Par conséquent, les transistors de l'amplificateur de détection montré en figure 4 sont connectés à des parties métalliques. Les lignes métalliques 94, 96, 98, 100 indiquent respectivement une ligne d'application du signal de commande CON, une ligne d'entrée des données D, une ligne d'entrée des autres données DB, et une ligne de génération du signal de sortie OUT. Une ligne d'application de tension d'alimentation 102 et une ligne d'application de tension de masse 104 sont illustrées en figure 17. La figure 12 illustre le procédé d'implantation des amplificateurs de détection selon une autre forme de réalisation de la présente invention. Toutefois, l'implantation montrée dans les figures 13 à 17 peut se présenter sous une forme différente. Les dessins montrés dans les figures 13 à 17 servent ici à montrer un exemple réel de l'amplificateur de détection selon la présente invention. Une caractéristique unique de la présente invention est que les grilles factices n'ayant aucune influence sur le fonctionnement réel des transistors sont agencées entre les grilles et à l'extérieur des grilles formées pour le fonctionnement réel des transistors. Selon l'invention, toutes les grilles divisées sont agencées à un espacement constant, de façon à minimiser par conséquent les variations des écarts de processus qui peuvent se produire dans les processus photographique et de gravure. Dans la forme de réalisation précédemment mentionnée, les grilles factices sont agencées entre les grilles et à l'extérieur des grilles des transistors. Toutefois, il peut également être possible que les grilles factices soient agencées uniquement entre les grilles des transistors. La figure 18 est un graphique destiné à illustrer des variations des écarts de processus dans le cas o les implantations du dispositif à semiconducteurs sont réalisées selon le procédé classique ou selon celui de la présente invention. L'axe horizontal montre le nombre de grilles mesurées, tandis que l'axe vertical montre les écarts de processus (à savoir la longueur en tm des grilles respectivement mesurées). Après que les grilles des transistors du dispositif à semiconducteurs ont été fabriquées selon un procédé d'implantation classique ou selon celui de la présente invention, les écarts de processus de ces dix-sept grilles sont mesurés. En résultat, on a découvert que les grilles des transistors agencées selon le procédé d'implantation de la présente invention présentaient de plus faibles variations des écarts de processus que celles réalisées selon le procédé d'implantation classique. Les valeurs maximale, minimale et moyenne des écarts de processus et leurs variations sont montrées dans le tableau qui suit. [Tableau] unité (hm) procédé classique procédé selon la présente invention écart de processus 0,234 pm 0,221 ptm maximal __ écart de processus 0,226 tm 0,218 ptm minimal écart de processus 0,233 pm 0, 223 pim moyen variation de 0,008 tm 0,003 jm l'écart (4tm) Comme montré dans le tableau, les variations des écarts de processus ont été diminuées d'une valeur atteignant jusqu'à 0,005 jtm lorsque le procédé d'implantation selon la présente invention a été appliqué à la place du procédé d'implantation classique. Comme montré dans la forme de réalisation précédemment mentionnée de la présente invention, le procédé d'implantation de l'amplificateur de détection du dispositif à semiconducteurs a été expliqué. Egalement, le procédé d'implantation selon la présente invention peut être appliqué au dispositif à semiconducteurs ou aux circuits voisins du dispositif de mémoire à semiconducteurs, de façon à minimiser par conséquent les variations des écarts de processus. De plus, les transistors sur lesquels sont entrés les signaux de données de l'amplificateur de détection et les transistors sur lesquels sont entrés les signaux de validation de l'amplificateur de détection, à savoir les transistors PMOS Pi, P2, P3 et les transistors NMOS Ni, N2, N3, N4 du circuit montré en figure 4 sont agencés selon le procédé d'implantation de la présente invention, de façon à réduire par conséquent les variations des écarts de processus et la différence de tension de seuil. Selon le procédé d'implantation de la présente invention, toutes les grilles des transistors qui composent les circuits du dispositif à semiconducteurs ou d'autres circuits voisins du dispositif de mémoire à semiconducteurs sont agencées à un espacement constant grâce à l'installation additionnelle de grilles factices. Les grilles factices sont agencées de façon à maintenir toutes ces grilles à un espacement constant entre les grilles et à l'extérieur de celles-ci qui ont déjà été formées pour le fonctionnement réel (ou uniquement entre celles-ci), de façon à minimiser par conséquent les variations des écarts de processus qui peuvent se produire dans les processus photographique et de gravure. Par conséquent, un avantage du procédé d'implantation selon la présente invention est que les grilles factices sont installées de façon additionnelle de façon à agencer les grilles des transistors composant les circuits voisins à un espacement constant, de façon à minimiser par conséquent les variations des écarts de processus. De plus, un autre avantage du procédé d'implantation selon la présente invention est que les variations des écarts de processus sont minimisées, de façon à réduire la différence de tension de seuil, de façon à améliorer par conséquent la fiabilité du dispositif de mémoire à semiconducteurs. Du fait que la demanderesse a illustré et décrit les principes de son invention dans une forme de réalisation préférée de celle-ci, il apparaîtra de façon évidente à l'homme de l'art que l'invention peut être modifiée du point de vue de sa configuration et de ses détails sans s'écarter de ces principes. - - - - -T-' REVENDICATIONS 1. Procédé d'implantation d'un dispositif à semiconducteurs, caractérisé en ce qu'il comprend les étapes suivantes: l'agencement de régions actives d'une pluralité de transistors, les régions actives comportant au moins plus d'une première et deuxième électrodes disposées sur un substrat; l'agencement d'une pluralité de grilles de transistors entre les électrodes en nombre supérieur à une première et deuxième électrodes de ces régions actives en positionnant au moins deux ou plusieurs grilles ayant une largeur et une longueur prédéterminées à un espacement sensiblement constant sur le substrat; et l'agencement d'une pluralité de grilles factices ayant une largeur et une longueur prédéterminées entre une pluralité de transistors à un espacement sensiblement identique à celui des grilles des transistors sur le substrat. 2. Procédé selon la revendication 1, caractérisé en ce que la longueur des grilles factices est identique à celle des grilles des transistors. 3. Procédé selon la revendication 1, caractérisé en ce qu'au moins plus d'une grille de la pluralité de transistors ont des bornes communes, chacune d'entre elles étant connectée en commun sur le substrat du dispositif à semiconducteurs. 4. Procédé selon la revendication 1, caractérisé en ce qu'une pluralité de grilles factices sont connectées en commun sur le substrat. 5. Procédé d'implantation d'au moins plus d'un bloc de circuits parmi une pluralité de circuits voisins d'un dispositif de mémoire à semiconducteurs comportant des groupements de cellules de mémoire et une pluralité de blocs de circuits pour commander les entrées/sorties de données dans les groupements de cellules de mémoire, le procédé étant caractérisé en ce qu'il comprend les étapes suivantes: - l'agencement de régions actives d'une pluralité de transistors ayant au moins plus d'une première et deuxième électrodes disposées sur un substrat; l'agencement d'une pluralité de grilles de transistors entre plus d'une première et deuxième électrodes de ces régions actives, respectivement, en positionnant deux ou plus de deux grilles ayant une largeur et une longueur prédéterminées à un espacement sensiblement constant sur le substrat; et l'agencement d'une pluralité de grilles factices ayant une largeur et une longueur prédéterminées entre les transistors d'entrée de signaux de commande et de données à un espacement sensiblement identique à celui des grilles divisées des transistors d'entrée de signaux de commande et de données sur le substrat. 6. Procédé selon la revendication 5, caractérisé en ce que les grilles factices ont une largeur prédéterminée, à savoir identique à celle des grilles qui ont la plus grande largeur parmi les grilles divisées d'une pluralité de transistors. 7. Procédé selon la revendication 5, caractérisé en ce que la longueur des grilles factices est sensiblement identique à celle des grilles. 8. Procédé selon la revendication 5, caractérisé en ce qu'au moins plus d'une grille d'une pluralité de transistors ont des bornes communes, chacune d'entre elles étant connectée en commun sur le substrat. 9. Procédé selon la revendication 5, caractérisé en ce qu'une pluralité de grilles factices sont connectées en commun sur le substrat. 10. Procédé d'implantation d'un dispositif à semiconducteurs caractérisé en ce qu'il comprend les étapes suivantes: l'agencement d'une pluralité de grilles de transistors entre plus d'une première et deuxième électrodes de ces régions actives, respectivement, en positionnant au moins plus d'une grille ayant une largeur et une longueur prédéterminées à un espacement sensiblement constant sur le substrat; et l'agencement d'une pluralité de grilles factices ayant une largeur et une longueur prédéterminées entre et à l'extérieur d'une pluralité de transistors à un espacement sensiblement identique à celui des grilles des transistors sur le substrat. 11. Procédé selon la revendication 10, caractérisé en ce que les grilles de transistors ont une longueur sensiblement identique à celle des grilles factices. 12. Procédé selon la revendication 10, caractérisé en ce qu'au moins plus d'une grille d'une pluralité de transistors ont des bornes communes, chacune d'entre elles étant connectée en commun sur le substrat du dispositif à semiconducteurs. 13. Procédé selon la revendication 10, caractérisé en ce qu'une pluralité de grilles factices sont connectées en commun sur le substrat. 14. Dispositif à semiconducteurs, caractérisé en ce qu'il comprend un substrat des régions actives d'une pluralité de transistors, les régions actives comportant au moins plus d'une première et deuxième électrodes sur le substrat; une pluralité de grilles de transistors disposées sur le substrat entre plus d'une première et deuxième électrodes de ces régions actives, respectivement, deux ou plusieurs grilles ayant une largeur et une longueur prédéterminées à un espacement sensiblement constant sur le substrat; et une pluralité de grilles factices ayant une largeur et une longueur prédéterminées entre une pluralité de transistors à un espacement sensiblement identique à celui des grilles des transistors sur le substrat. 15. Dispositif selon la revendication 14, caractérisé en ce que la longueur des grilles factices est sensiblement identique à celle des grilles des transistors. 16. Dispositif selon la revendication 14, caractérisé en ce qu'au moins plus d'une grille d'une pluralité de transistors, respectivement, ont des bornes communes, chacune d'entre elles étant connectée en commun sur le substrat. 17. Dispositif selon la revendication 14, caractérisé en ce qu'une pluralité de grilles factices sont connectées en commun sur le substrat. 18. Dispositif à semiconducteurs, caractérisé en ce qu'il comprend: un substrat; des régions actives d'une pluralité de transistors, les régions actives comportant au moins plus d'une première et deuxième électrodes disposées sur le substrat; une pluralité de grilles de transistors disposées entre plus d'une première et deuxième électrodes de ces régions actives, les grilles de transistors étant positionnées de telle sorte qu'au moins plus d'une grille ait une largeur et une longueur prédéterminées à un espacement sensiblement constant sur le substrat; et une pluralité de grilles factices ayant une largeur et une longueur prédéterminées entre et à l'extérieur d'une pluralité de transistors à un espacement sensiblement identique à celui des grilles des transistors sur le substrat. 19. Dispositif selon la revendication 18, caractérisé en ce que la longueur des grilles factices est sensiblement identique à celle des grilles des transistors. 20. Dispositif selon la revendication 18, caractérisé en ce qu'au moins plus d'une grille d'une pluralité de transistors, respectivement, ont des bornes communes, chacune d'entre elles étant connectée en commun sur le substrat. 21. Dispositif selon la revendication 18, caractérisé en ce qu'une pluralité de grilles factices sont connectées en commun sur le substrat. 22. Dispositif à semiconducteurs caractérisé en ce qu'il comprend: un substrat; des régions actives d'une pluralité de transistors comportant au moins plus d'une première et deuxième électrodes disposées sur le substrat; une pluralité de grilles de transistors disposées entre plus d'une première et deuxième électrodes de ces régions actives, les grilles de transistors étant positionnées de telle sorte qu'au moins plus d'une grille ait une largeur et une longueur prédéterminées à un espacement sensiblement constant sur le substrat; et une pluralité de grilles factices ayant une largeur et une longueur prédéterminées à l'extérieur d'une pluralité de transistors à un espacement sensiblement identique à celui des grilles des transistors sur le substrat. 23. Dispositif selon la revendication 22, caractérisé en ce que la longueur des grilles factices est sensiblement identique à celle des grilles des transistors. 24. Dispositif selon la revendication 22, caractérisé en ce qu'au moins plus d'une grille d'une pluralité de transistors, respectivement, ont des bornes communes, chacune d'entre elles étant connectée en commun sur le substrat. 25. Dispositif selon la revendication 22, caractérisé en ce qu'une pluralité de grilles factices sont connectées en commun sur le substrat. 26. Dispositif à semiconducteurs, caractérisé en ce qu'il comprend: un substrat; des régions actives de transistors, comportant au moins une première et une deuxième électrodes disposées sur le substrat; au moins une couche de grille disposée sur les régions actives entre la première et la deuxième électrodes, la couche d'électrode de grille ayant une largeur et une longueur prédéterminées; et une pluralité de couches de grilles factices disposées entre et à l'extérieur de la région active et ayant une largeur et une longueur prédéterminées à un espacement sensiblement constant de la couche de grille. 27. Dispositif selon la revendication 26, caractérisé en ce que la longueur des couches des grilles factices est sensiblement identique à celle de la couche d'électrodes de grille du transistor. 28. Dispositif selon la revendication 26, caractérisé en ce qu'une pluralité de couches d'électrodes de grille factice sont connectées en commun sur le substrat.