FR 2788902 A1 20000728 FR 0000988 A 20000126 La présente invention concerne des circuits électroniques et des procédés d'utilisation, et, plus particulièrement, des boucles de retard asservies et des procédés d'asservissement de retard utilisant celles-ci. Une boucle à retard asservie peut être utilisée pour délivrer un signal d'horloge ayant un déphasage prédéterminé par rapport à un signal d'horloge de référence. Même si le signal d'horloge délivré par la boucle à retard asservie est déphasé par rapport à l'horloge de référence, la phase est en avance par rapport à l'horloge de référence. Le signal généré par la boucle à retard asservie sera désigné ici sous le nom de signal d'horloge avancé. De façon générale, un signal d'horloge avancé peut être utilisé dans un circuit intégré (CI) ayant une intégration relativement élevée, tel qu'une mémoire fusionnée avec logique (Merged Memory with Logic ou MML), une mémoire vive dynamique Rambus (Rambus DRAM ou RDRAM), et une mémoire vive dynamique synchrone à double débit de données (Double Data Rate Synchronous DRAM ou DDR). Le signal d'horloge de référence est entré sur une broche d'entrée pour être distribué dans la totalité du dispositif. Le signal d'horloge de référence arrivant dans une position relativement éloignée de la broche d'entrée peut être davantage retardé que le signal d'horloge de référence dans une position au voisinage de la broche d'entrée. Du fait de la différence de retard, il peut être difficile de maintenir la synchronisation de chaque partie du circuit intégré. Par conséquent, la boucle à retard asservie peut être incluse dans le circuit intégré. En général, la boucle à retard asservie est disposée au voisinage d'une broche d'entrée qui reçoit un signal d'horloge de référence. La boucle à retard asservie reçoit le signal d'horloge de référence, et génère un signal d'horloge avancé. Le signal d'horloge avancé est similaire au signal d'horloge de référence du point de vue de la fréquence et de la longueur. Cependant, le signal d'horloge avancé est avancé vis-à-vis du signal d'horloge de référence d'une phase correspondant au temps de retard de la position voisine à la position éloignée par rapport à la broche d'entrée qui reçoit le signal d'horloge de référence. Le signal d'horloge de référence est utilisé au voisinage de la broche d'entrée du signal d'horloge de référence, et le signal d'horloge de référence avancé est transféré à des circuits éloignés de la broche d'entrée. De cette façon, un signal d'horloge synchronisé peut être reçu dans toutes les parties du circuit intégré, et le signal synchronisé peut permettre au circuit intégré de fonctionner en synchronisme avec le signal d'horloge de référence même à une vitesse très élevée. La figure 1 est une représentation générale schématique d'une boucle à retard asservie classique. La boucle à retard asservie classique 10 comprend un tampon d'entrée 12, un circuit à retard variable 14, une pompe de détection de phase 16 et un circuit de compensation de retard 18. Le tampon d'entrée 12 reçoit en tampon un signal d'horloge externe ECLK1, de façon à délivrer un signal d'horloge de référence RCLK1. La boucle à retard asservie commande le temps de retard en fonction du circuit à retard variable 14, de telle sorte que la phase du signal d'horloge de rétroaction FCLK1 coïncide avec la phase du signal d'horloge de référence RCLK1. D'autres boucles à retard asservies sont décrites dans les brevets US 5 614 855; 5 642 082 et 5 875 219. Le circuit à retard variable de la boucle à retard asservie classique comprend n bornes de retard, n indiquant un nombre prédéterminé. Une plage de retard variable est définie par le nombre prédéterminé de bornes de retard, ce qui peut restreindre la fréquence de fonctionnement. Autrement dit, lorsqu'une fréquence inférieure à la région de fréquence de fonctionnement est entrée, le déphasage du circuit à retard variable peut ne pas être accru, ce qui fait qu'une instabilité peut être générée dans la direction du signal de rétroaction avant le signal de la broche externe. Egalement, lorsqu'une fréquence supérieure à la région de fréquence de fonctionnement est entrée, le déphasage du circuit à retard variable peut ne pas être réduit, ce qui fait qu'une instabilité peut être générée dans la direction du signal de rétroaction après le signal d'entrée externe. Par conséquent, la fréquence de fonctionnement du circuit intégré peut être définie par la boucle à retard asservie. Un objet de la présente invention est de procurer des boucles à retard asservies et des procédés qui peuvent avoir une région de fréquence de fonctionnement accrue. Un autre objet de la présente invention est de procurer des boucles à retard asservies et des procédés qui peuvent adapter la phase du signal d'horloge de rétroaction à celle du signal d'horloge de référence à l'aide de la boucle à retard asservie. Ces objets, ainsi que d'autres, peuvent être atteints, selon la présente invention, par des boucles à retard asservies qui génèrent un signal d'horloge avancé qui est synchronisé avec un signal d'horloge de référence reçu. Les boucles à retard asservies peuvent comprendre une pompe de détection de phase qui détecte une différence de phase entre des signaux de rétroaction associés au signal d'horloge avancé et le signal d'horloge de référence, afin de délivrer un signal de commande commandant un niveau de tension en fonction de la direction de la différence de phase. Un circuit à retard variable retarde le signal d'horloge de référence, d'une façon correspondant au niveau de tension du signal de commande délivré par la pompe de détection de phase. Un déphaseur compare la phase du signal d'horloge de référence à la phase d'un signal d'horloge retardé, retardé par le circuit à retard variable, de façon à générer le signal d'horloge avancé. Le signal d'horloge avancé est généré en déphasant le signal d'horloge retardé de la valeur de phase de référence lorsqu'une différence de phase entre le signal d'horloge retardé et le signal d'horloge de référence est supérieure à une valeur de phase de référence, et est généré sans déphaser la phase lorsqu'une différence de phase entre le signal d'horloge retardé et le signal d'horloge de référence est inférieure à la valeur de phase de référence. Selon un autre aspect de la présente invention, des boucles à retard asservies qui génèrent un signal d'horloge avancé synchronisé à un signal d'horloge de référence peuvent comprendre une pompe de détection de phase qui détecte une différence de phase entre des signaux de rétroaction associés à la phase du signal d'horloge avancé et la phase du signal d'horloge de référence, et qui délivre un signal de commande commandant un niveau de tension en fonction de la direction de la différence de phase. Un circuit à retard variable comprend des bornes de retard multiples qui retardent le signal d'horloge de référence afin de générer le signal d'horloge avancé, en réponse au niveau de tension du signal de commande délivré par la pompe de détection de phase. Le nombre de bornes de retard incluses dans le circuit à retard variable est commandé par la quantité de la différence de phase entre le signal d'horloge de rétroaction et le signal de référence. Selon encore un autre aspect de la présente invention, des boucles à retard asservies qui génèrent un signal d'horloge avancé synchronisé avec un signal d'horloge de référence peuvent comprendre une pompe de détection de phase qui détecte une différence de phase entre des signaux de rétroaction associés à la phase du signal d'horloge avancé et le signal d'horloge de référence, et qui délivre un signal de commande qui commande un niveau de tension en fonction de la direction de la différence de phase. Un circuit à retard variable comprenant des bornes de retard multiples retarde le signal d'horloge de référence, d'une façon correspondant au niveau de tension du signal de commande délivré par la pompe de détection de phase, de façon à générer le signal d'horloge avancé. Le nombre des bornes de retard activées du circuit à retard variable est de préférence commandé par une fréquence du signal d'horloge de référence. Des procédés d'asservissement de retard selon l'invention peuvent utiliser une boucle à retard asservie qui génère un signal d'horloge avancé synchronisé avec un signal d'horloge de référence. Les procédés d'asservissement de retard utilisant une boucle à retard asservie pour générer un signal d'horloge avancé synchronisé avec un signal d'horloge de référence peuvent comprendre les étapes a) de retard du signal d'horloge de référence pour générer un signal d'horloge retardé; b) de détection d'une différence de phase du signal d'horloge retardé par rapport au signal d'horloge de référence; c) de détermination du fait que la différence de phase est ou non supérieure à une valeur de phase de référence prédéterminée; d) de déphasage du signal d'horloge retardé lorsque la différence de phase est supérieure à la valeur de phase de référence afin de générer le signal d'horloge avancé; et e) de commande de la quantité de retard dans le signal d'horloge de référence dans l'étape a). Selon un autre aspect de procédé, des procédés d'asservissement de retard pour un circuit à retard variable générant un signal d'horloge avancé synchronisé avec un signal d'horloge de référence reçu et comportant de multiples bornes de retard, peuvent comprendre: a) la détection d'une différence de phase entre des signaux de rétroaction associés à une phase du signal d'horloge avancé et le signal d'horloge de référence; b) l'inversion de la phase du signal de rétroaction lorsque la différence de phase est supérieure à 7; c) la commande du nombre de bornes de retard activées du circuit à retard variable, en réponse à une largeur de la différence de phase; et d) le retard du signal d'horloge de référence du temps de retard ayant varié en réponse à la direction de la différence de phase, afin de générer le signal d'horloge avancé. Selon des boucles à retard asservies et des procédés d'asservissement de retard selon la présente invention, la région de fréquence de fonctionnement peut être accrue. Egalement, il n'est pas nécessaire d'utiliser un temps excessif pour synchroniser le signal d'horloge avancé ICLK2 avec le signal d'horloge de référence RCLK2. La figure 1 est un schéma général d'une boucle à retard asservie classique; La figure 2 est un schéma général d'une boucle à retard asservie selon une forme de réalisation de la présente invention; La figure 3 est une représentation générale schématique d'un circuit à retard variable de la figure 2; La figure 4 est un schéma de circuit d'un dispo- sitif de commande d'inversion de phase de la figure 2; La figure 5A est un diagramme de minutage des bornes principales de la figure 4, lorsque la différence de phase entre un signal d'horloge retardé DCLK2 et un signal d'horloge de référence RCLK2 est inférieure ou égale à A, et la figure 5B est un diagramme de minutage des bornes principales de la figure 4 lorsque la différence de phase entre un signal d'horloge retardé DCLK2 et un signal d'horloge de référence RCLK2 est supérieure ou égale à n; La figure 6 est un schéma général montrant un dispositif de commande de retard de la figure 2; La figure 7 est un schéma de circuit d'un dispositif de commande de déphasage de la figure 6; La figure 8 est un diagramme de minutage des bornes principales correspondant à la figure 7; et La figure 9 est un schéma de circuit d'un déphaseur de la figure 2. La présente invention va à présent être décrite plus complètement ciaprès en se référant aux dessins joints, dans lesquels des formes de réalisation préférées de l'invention sont montrées. Toutefois, l'invention peut être réalisée sous de nombreuses formes différentes et ne devrait pas être considérée comme étant limitée aux formes de réalisation exposées ici; au contraire, ces formes de réalisation sont données de telle façon que cette description soit approfondie et complète, et transmette complètement l'étendue de l'applicabilité de l'invention aux personnes ayant une bonne connaissance de la technique. Des numéros identiques désignent des éléments identiques tout au long du document. Si l'on se réfère à la figure 2, une boucle à retard asservie 20 comprend un tampon d'entrée 21, un circuit à retard variable 22, un déphaseur 23, un circuit 1 de compensation de retard 24, un dispositif de commande de retard 25, un dispositif de commande d'inversion de phase 27 et une pompe de détection de phase 26. Le tampon d'entrée 21 reçoit en tampon un signal d'horloge externe ECLK2 pour délivrer un signal d'horloge de référence RCLK2. Le circuit à retard variable 22 reçoit le signal d'horloge de référence RCLK2, de façon à générer un signal d'horloge retardé DCLK2 générant un signal d'horloge avancé ICLK2. Le circuit à retard variable 22 comprend de multiples bornes de retard. Le signal d'horloge retardé DCLK2 est un signal obtenu en retardant le signal d'horloge de référence RCLK2 par la borne de retard. De préférence, le nombre de bornes de retard validées dans le circuit à retard variable 22 est commandé par le groupe de signaux de comptage QC délivré en sortie du dispositif de commande de retard 25. Le déphaseur 23 reçoit le signal d'horloge retardé DCLK2, et délivre le signal d'horloge avancé ICLK2. La relation de phase entre le signal d'horloge avancé ICLK2 et le signal d'horloge retardé DCLK2 est déterminée par une différence de phase entre le signal d'horloge retardé DCLK2 et le signal d'horloge de référence RCLK2. Autrement dit, lorsque la différence de phase entre le signal d'horloge retardé DCLK2 et le signal d'horloge de référence RCLK2 est supérieure à une valeur de phase de référence prédéterminée, la phase du signal d'horloge retardé DCLK2 est décalée de la valeur de phase de référence de façon à générer le signal d'horloge avancé ICLK2. Lorsque la différence de phase entre le signal d'horloge retardé DCLK2 et le signal d'horloge de référence RCLK2 est inférieure à la valeur de phase de référence, le signal d'horloge avancé ICLK2 est généré avec la même phase que le signal d'horloge retardé DCLK2. De préférence, la valeur de phase de référence est de A, ce qui fait que, lorsqu'une différence de phase entre le signal d'horloge retardé DCLK2 et le signal d'horloge de référence RCLK2 est supérieure ou égale à A, le signal d'horloge avancé ICLK2 est un signal inversé du signal d'horloge retardé DCLK2. Lorsqu'une différence de phase entre le signal d'horloge retardé DCLK2 et le signal d'horloge de référence RCLK2 est inférieure ou égale à A, le signal d'horloge avancé ICLK2 est un signal non inversé du signal d'horloge retardé DCLK2. Le circuit de compensation de retard 24 est un circuit qui effectue une compensation pour le déphaseur 23, à savoir un temps de retard de transfert d'un point de sortie de la boucle à retard asservie 20 à un point o le signal d'horloge avancé ICLK2 est utilisé. Si un temps de retard est généré lorsque le signal d'horloge de référence RCLK2 atteint la pompe de détection de phase 26, le circuit de compensation de retard 24 compense le temps de retard. Si le circuit de compensation de retard 24 n'est pas inclus dans la boucle à retard asservie 20, un défaut de symétrie peut être généré entre un point voisin du point de sortie de la boucle à retard asservie 20 et un point éloigné du point de sortie de celle-ci, du fait du temps de retard de transfert. Cependant, même si le circuit de compensation de retard 24 n'est pas inclus dans la boucle à retard asservie, un effet selon la présente invention peut être obtenu. Egalement, un signal de sortie du circuit de compensation de retard 24 peut être un signal de rétroaction FCLK2 délivré à la pompe de détection de phase 26. La pompe de détection de phase 26 détecte une différence de phase entre le signal d'horloge de référence RCLK2, et le signal de rétroaction FCLK2. Egalement, la pompe de détection de phase 26 génère un signal de commande analogique VCON2. Le niveau de tension du signal de commande analogique VCON2 est commandé par la direction de la différence de phase entre le signal de rétroaction FCLK2 et le signal d'horloge de référence RCLK2. Autrement dit, lorsque la phase du signal de rétroaction FCLK2 est en avance par rapport à celle du signal d'horloge de référence RCLK2, le niveau de tension du signal de commande analogique VCON2 change dans la direction de l'augmentation du temps de retard selon le circuit à retard variable 22. Egalement, lorsque la phase du signal de rétroaction FCLK2 est en retard par rapport à la phase du signal d'horloge de référence RCLK2, le niveau de tension du signal de commande analogique VCON2 change dans la direction de la réduction du temps de retard selon le circuit à retard variable 22. De préférence, la pompe de détection de phase 26 est validée par le signal de démarrage START après que le nombre de bornes de retard validées par le circuit à retard variable 22 ait été déterminé. Le dispositif de commande d'inversion de phase 27 détecte une différence de phase entre le signal d'horloge de référence RCLK2 et le signal d'horloge retardé DCLK2, de façon à délivrer un signal de commande de déphasage INV et un signal de validation de dispositif de commande de retard BYE. Le signal de commande de déphasage INV commande le déphaseur 23. Lorsque la différence de phase entre le signal d'horloge retardé DCLK2 et le signal d'horloge de référence RCLK2 est supérieure à la valeur de phase de référence, le signal de commande de déphasage INV est activé. Egalement, lorsque la différence de phase entre le signal d'horloge retardé DCLK2 et le signal d'horloge de référence RCLK2 est inférieure à la valeur de phase de référence, le signal de commande de déphasage INV est désactivé. De préférence, la phase de référence est de w. Lorsque le signal de commande de déphasage INV est activé, le déphaseur 23 inverse le signal d'horloge retardé DCLK2 de façon à générer le signal d'horloge avancé ICLK2. Le signal de validation de dispositif de commande de retard BYE est activé de façon à valider le dispositif de commande de retard 25 après que l'on ait déterminé si le signal d'horloge retardé DCLK2 est inversé ou non, à savoir si le signal de commande de déphasage est activé ou non. Le dispositif de commande de retard 25 détecte une différence de phase entre le signal d'horloge de référence RCLK2 et le signal de rétroaction FCLK2, de façon à délivrer un signal de démarrage analogique START et le groupe de signaux de comptage QC. Le groupe de signaux de comptage QC comprend nl signaux, à savoir QC[i], i étant compris entre 1 et n. Egalement, les signaux de comptage QC[i] sont activés, i étant augmenté d'une façon correspondant à une différence de phase entre le signal d'horloge de référence RCLK2 et le signal de rétroaction FCLK2. Le nombre de bornes de retard validées dans le circuit à retard variable 22 est commandé par le groupe de signaux de comptage QC. Par conséquent, le nombre des bornes de retard validées dans le circuit à retard variable 22 est déterminé par la largeur de la différence de phase entre le signal d'horloge de référence RCLK2 et le signal de rétroaction FCLK2. Le signal de démarrage analogique START est activé de façon à activer la pompe de détection de phase 26 après que le nombre des bornes de retard validées dans le circuit à retard variable 22 ait été déterminé. La figure 3 est une représentation générale schématique d'un circuit à retard variable 22 de la figure 2. Si l'on se réfère à la figure 3, le circuit à retard variable 22 comprend n bornes de retard 31_i, i étant compris entre 1 et n. Egalement, le nombre de bornes de retard est commandé par le groupe de signaux de comptage QC[n:1]. Chacune des bornes de retard 31 i reçoit des données par l'intermédiaire d'une première borne d'entrée D1 et d'une deuxième borne d'entrée D2, et délivre en sortie des données par l'intermédiaire d'une borne de sortie out. Les bornes de retard 31 i retardent un signal entré par l'intermédiaire de la deuxième borne d'entrée D2 d'une valeur de retard prédéterminée Td de façon à délivrer en sortie la valeur retardée, lorsque le signal de comptage QC[i] correspondant aux bornes de retard est activé. Lorsque le signal de comptage correspondant QC[i] est désactivé, le signal entré par l'intermédiaire de la première borne d'entrée D1 est retardé de la valeur de retard Td de façon à délivrer en sortie la valeur retardée. Egalement, un signal du groupe de signaux de comptage QC[n:l] est activé. Une tension de masse Vss est appliquée à la première borne d'entrée Dl de la première borne de retard 31_n, et un signal de sortie d'une borne de retard précédente est appliqué à la première borne d'entrée D1 d'une borne de retard suivante 31_i, avec i = n-1 à 1. Le signal d'horloge de référence RCLK2 est appliqué à la deuxième borne d'entrée D2 des bornes de retard 31 i, i étant compris entre 1 et n. Par conséquent, lorsque le signal de comptage QC[n] validant la première borne de retard 31 n est activé, le signal d'horloge de référence RCLK2 est entré par l'intermédiaire de la deuxième borne d'entrée D2 de la borne de retard 31_n, de façon à délivrer en sortie un signal retardé par n bornes de retard. Par conséquent, le signal de sortie ICLK2 de la dernière borne de retard 31 1 est retardé de n*Td par rapport au signal d'horloge de référence RCLK2. Lorsque le signal de comptage QC[1] validant la dernière borne de retard 31_1 est activé, le signal d'horloge de référence RCLK2 est entré par l'intermédiaire de la deuxième borne d'entrée D2 de la borne de retard 31_1 de façon à délivrer en sortie un signal retardé par une borne de retard. Par conséquent, le signal de sortie ICLK2 de la dernière borne de retard 31 1 est retardé de Td par rapport au signal d'horloge de référence RCLK2. Selon la présente invention, le circuit à retard variable comprend n bornes de retard commandées par le signal de comptage QC, et le signal de sortie de la dernière borne de retard 31 1 du circuit à retard variable 22 est le signal d'horloge avancé ICLK2. Toutefois, le circuit à retard variable 22 peut de plus comprendre une borne de retard validée sans considération de l'activation du signal de comptage QC, et des bornes de retard retardant le signal d'horloge de référence d'une période de temps différente de la valeur de retard Td. Après que le nombre de bornes de retard du circuit à retard variable 22 ait été déterminé, le signal de démarrage analogique START est activé au niveau haut. Par conséquent, le nombre de bornes de retard du circuit à retard variable 22 n'est pas changé, et la pompe de détection de phase 26 est validée. La figure 4 est un schéma de circuit d'un dispositif de commande d'inversion de phase 27 de la figure 2. La figure 5A est un diagramme de minutage des bornes principales de la figure 4 lorsque la différence de phase entre le signal d'horloge retardé DCLK2 et le signal d'horloge de référence RCLK2 est inférieure ou égale à a, et la figure 5B est un diagramme de minutage des bornes principales de la figure 4 lorsque la différence de phase entre le signal d'horloge retardé DCLK2 et le signal d'horloge de référence RCLK2 est supérieure ou égale à w. Les bascules 45, 47, 57 et 59 de la figure 4 sont validées par l'activation d'un signal d'initialisation INITB. Le signal d'initialisation INITB est activé lorsqu'une alimentation externe stable est délivrée ou qu'un programme de mode de fonctionnement initial est achevé dans le cas d'une mémoire vive dynamique synchrone, à savoir une SDRAM (synchronous DRAM). Le fonctionnement du dispositif d'inversion de phase 27 lorsqu'une différence de phase 01 entre le signal d'horloge retardé DCLK2 et le signal d'horloge de référence RCLK2 est inférieure ou égale à X va être décrit en se référant aux figures 4 et 5A. L'état initial des signaux de sortie N46 et N48 de portes NON-ET 49 et 51 est haut. L'état initial du signal de commande de déphasage INV est bas et l'état initial d'un signal de sortie N50 d'un inverseur 55 est haut. Lorsque le signal d'horloge retardé DCLK2 générant un signal d'entrée d'horloge des bascules 45 et 47 est activé à une valeur logique haute, l'état logique du signal d'horloge de référence RCLK2 est haut, comme montré par tl en figure 5A. Ensuite, lorsqu'un signal de sortie N46 de la porte NON-ET 49 est maintenu au niveau haut, le signal de sortie N48 de la porte NON-ET 51 devient bas. Par conséquent l'état logique du signal de commande de déphasage INV est bas comme précédemment. Le signal de sortie N50 de l'inverseur 55 passe au niveau bas. Le signal d'initialisation INITB est activé au niveau bas, après quoi le signal de validation du dispositif de commande de retard BYE est activé au niveau haut en réponse au deuxième front montant du signal d'horloge retardé DCLK2 qui est activé en second. Le fonctionnement du dispositif de commande d'inversion de phase 27 va à présent être décrit en se référant aux figures 4 et 5B lorsqu'une différence de phase 01 entre le signal d'horloge retardé DCLK2 et le signal d'horloge de référence RCLK2 est supérieure ou égale à z. De façon similaire au cas de la figure 5A, l'état initial des signaux de sortie N46 et N48 des portes NON-ET 49 et 51 est haut. L'état initial du signal de commande de déphasage INV est bas, et l'état initial d'un signal de sortie N50 d'un inverseur 55 est haut. Lorsque le signal d'horloge retardé DCLK2 générant un signal d'entrée d'horloge des bascules 45 et 47 est activé à une valeur logique haute, l'état logique du signal d'horloge de référence RCLK2 est haut, comme montré par tl en figure 5B. Par conséquent, un signal de sortie N46 de la porte NON-ET 49 devient bas. Le signal de sortie N48 de la porte NON- ET 51 est maintenu au niveau haut. Par conséquent, le signal de commande de déphasage INV est activé à une valeur logique haute. Le signal d'initialisation INITB est activé au niveau bas, après quoi le signal de validation de dispositif de commande de retard BYE est activé au niveau haut en réponse au deuxième front montant du signal d'horloge retardé DCLK2 qui est activé en second. Comme décrit ci-dessus, le signal de validation de dispositif de commande de retard BYE est activé en un point o les deux horloges sont toutes deux à une valeur logique haute après que l'activation du signal de commande de déphasage INV ait été déterminée, et il valide le dispositif de commande de retard 25 (voir figure 2). Le signal de commande de déphasage INV est activé lorsque la différence de phase entre le signal d'horloge retardé DCLK2 et le signal d'horloge de référence RCLK2 est supérieure ou égale à A, et l'état d'activation est maintenu lorsque la différence de phase est inférieure à s. La figure 6 est un schéma général d'un dispositif de commande de retard 25de la figure 2. Si l'on se réfère à la figure 2, le dispositif de commande de retard 25 comprend un dispositif de commande de déphasage 61 et un registre à décalage 63. Le dispositif de commande de déphasage 61 est validé par l'activation du signal de validation de dispositif de commande de retard BYE. Le dispositif de commande de déphasage 61 détecte la différence de phase entre le signal d'horloge de référence RCLK2 et le signal d'horloge de rétroaction FCLK2 de façon à générer un signal de commande de registre RSTB et le signal de démarrage analogique START. Le signal de démarrage analogique START est un signal validant la pompe de détection de phase 26, après que le nombre de bornes de retard validées dans le circuit à retard variable 22 ait été déterminé. Autrement dit, le signal de démarrage analogique START devient haut lorsque le nombre des bornes de retard du circuit à retard variable 22 (voir figure 2) est commandé. Le signal de commande de registre RSTB effectue une transition d'un état logique, dans laquelle la phase de celui-ci correspond au signal de rétroaction FCLK2 retardé par rapport au signal d'horloge de référence RCLK2. Le signal de commande de registre RSTB commande le registre à décalage 63. Le registre à décalage 63 est validé par le signal de commande de registre RSTB. Egalement, le registre à décalage 63 reçoit le signal de rétroaction FCLK2 de façon à générer un groupe de signaux de comptage QC[n:l] comprenant n signaux. Le groupe de signaux de comptage QC[n:l] est un signal activant un parmi n signaux. Egalement, le groupe de signaux de comptage QC[n:l] active un signal augmentant le nombre de bornes de retard de l'unité de retard 31 du circuit à retard variable 22 (voir figure 2) à chaque fois que le signal de rétroaction FCLK2 est activé, lors d'un intervalle pendant lequel le signal de commande de registre RSTB est haut. La figure 7 est un schéma de circuit du dispositif de commande de déphasage 61 de la figure 6. La figure 8 est un diagramme de minutage des principaux signaux associés à la figure 7. Dans l'intervalle T1 de la figure 8, la phase du signal de rétroaction FCLK2 précède celle du signal d'horloge de référence RCLK2. Egalement, dans l'intervalle T2 de la figure 8, la phase du signal de rétroaction FCLK2 est retardée par rapport à celle du signal d'horloge de référence RCLK2. Le dispositif de commande de déphasage 61 va être décrit en se référant aux figures 7 et 8. Le dispositif de commande de déphasage 61 comprend deux bascules 71 et 73 et un verrou 77. Les bascules 71 et 73 et le verrou 77 sont validés par l'activation du signal de validation de dispositif de commande de retard BYE. L'état initial d'un signal de sortie N80 du verrou 77 est haut et l'état initial du signal de démarrage analogique START est bas. L'état initial du signal de commande de registre RSTB est haut. Le fonctionnement du dispositif de commande de déphasage 61 dans l'intervalle T1 de la figure 8, pendant lequel la phase du signal d'horloge de rétroaction FCLK2 est en avance par rapport à celle du signal d'horloge de référence RCLK2, sera décrit comme suit. Durant l'intervalle T1, lorsque le signal de rétroaction FCLK2, qui est un signal d'entrée d'horloge de la bascule 71, est activé, le signal d'horloge de référence RCLK2, qui est un signal d'entrée de données de la bascule 71, est bas. Par conséquent, un signal de sortie N72 de la bascule 71 est maintenu à une valeur logique basse. Un signal de sortie N74 de la bascule 73 devient haut en un point auquel le signal de rétroaction FCLK2 est activé. Cependant, un signal de sortie N76 de la porte NON-ET 75 est maintenu à une valeur logique haute. Par conséquent, un signal de sortie N80 du verrou 77 est maintenu à une valeur logique haute. Egalement, le signal de démarrage analogique START et le signal de commande de registre RSTB sont maintenus à des valeurs logiques basse et haute, respectivement, qui sont l'état initial. Par conséquent, durant l'intervalle T1, la pompe de détection de phase 26 (voir figure 2) n'est pas validée et le registre à décalage 63 (voir figure 6) est validé, de façon à commander le nombre de bornes de retard du circuit à retard variable 22 (voir figure 2). Ensuite, le fonctionnement du dispositif de commande de déphasage 61 durant l'intervalle T2 de la figure 8, durant lequel la phase du signal de rétroaction FCLK2 est en retard par rapport à celle du signal d'horloge de référence RCLK2, va être décrit comme suit. Au point t2 d'activation du signal de rétroaction FCLK2, qui est un signal d'entrée d'horloge sur la bascule 71, l'état logique du signal d'horloge de référence RCLK2, qui est un signal d'entrée de données sur la bascule 71, est haut. Le signal de sortie N72 de la bascule 71 passe à un haut logique. Par conséquent, un signal de sortie N76 de la porte NON-ET 75 passe à un bas logique, et un signal de sortie N80 du verrou 77 passe à un niveau bas. Le signal de démarrage analogique START passe à un niveau haut, de telle sorte que la pompe de détection de phase 26 (voir figure 2) soit validée. Le signal de commande de registre RSTB passe au niveau bas, de telle sorte que le registre à décalage 63 (voir figure 6) soit validé. La figure 9 est un schéma de circuit du déphaseur 23 de la figure 2. Si l'on se réfère à la figure 2, le déphaseur 23 comprend des première à troisième portes logiques 91, 93 et 95. La première porte logique 91 inverse le signal d'horloge retardé DCLK2 et délivre en sortie le signal inversé lorsque le signal de commande de déphasage INV est désactivé. La deuxième porte logique 93 inverse le signal inversé du signal d'horloge retardé DCLK2 et délivre en sortie le signal inversé lorsque le signal de commande de déphasage est active. La troisième porte logique 95 effectue une opération NON-ET sur un signal de sortie N92 de la première porte logique 91 et un signal de sortie N94 de la deuxième porte logique 93, et délivre en sortie un signal de sortie de celle-ci. Selon une forme de réalisation préférée, le signal de sortie de la troisième porte logique 95 est connecté au signal d'horloge avancé ICLK2. Le signal d'horloge avancé a la même phase que le signal d'horloge retardé DCLK2 lorsque le signal de commande de déphasage INV est désactivé. Le signal d'horloge avancé ICLK2 a la même phase que le signal d'inversion du signal d'horloge retardé DCLK2. Si l'on se réfère à la figure 2, une séquence de fonctionnement de la boucle à retard asservie 20 est la suivante. La différence de phase entre le signal d'horloge retardé DCLK2 et le signal d'horloge de référence RCLK2 est détectée, de façon à déterminer par conséquent s'il faut inverser ou non le signal d'horloge retardé DCLK2. Lorsque l'inversion du signal d'horloge retardé DCLK2 est déterminée, le nombre de bornes de retard dans le circuit à retard variable 22 est déterminé. Après que le nombre de bornes de retard dans le circuit à retard variable 22 ait été déterminé, le temps de retard par rapport au circuit à retard variable est commandé de façon analogique par le signal de commande analogique VCON2 délivré en sortie de la pompe de détection de phase 26. Dans la description, une forme de réalisation pour une boucle à retard à phase asservie a été décrite. Cependant, la présente invention peut être utilisée pour toutes les boucles asservies générant un signal d'horloge avancé synchronisé avec un signal d'horloge de référence. Egalement, le signal d'horloge avancé ICLK2 délivré en sortie du déphaseur 23 qui est transféré au dispositif de commande de retard 25 et à la pompe de détection de phase 26 par l'intermédiaire du circuit de compensation de retard 24 dans la description peut être directement transféré au dispositif de commande de retard et à la pompe de détection de phase 26. Dans les dessins et dans la description, on a décrit des formes de réalisations préférées caractéristiques de l'invention, et, bien que des termes spécifiques soient employés, ils ne sont utilisés que dans un sens générique et descriptif et non pas à des fins de limitation, l'étendue de l'applicabilité de l'invention étant exposée dans les revendications qui suivent. REVENDICATIONS 1. Boucle à retard asservie (20), caractérisée en ce qu'elle génère un signal d'horloge avancé (ICLK2) qui est synchronisé avec un signal d'horloge de référence (RCLK2), et en ce qu'elle comprend: une pompe de détection de phase (26) qui détecte une différence de phase entre des signaux associés au signal d'horloge avancé (ICLK2) et au signal d'horloge de référence (RCLK2), de façon à délivrer un signal de commande (VCON2) qui commande un niveau de tension en fonction de la direction de la différence de phase; un circuit à retard variable (22) qui retarde le signal d'horloge de référence (RCLK2) en fonction du niveau de tension du signal de commande (VCON2) délivré par la pompe de détection de phase (26); un dispositif de commande d'inversion de phase (27) qui compare la phase du signal d'horloge de référence (RCLK2) à la phase d'un signal d'horloge retardé (DCLK2) retardé par le circuit à retard variable (22), de façon à générer un signal de commande de déphasage (INV); et un déphaseur (23) qui génère le signal d'horloge avancé (ICLK2) en déphasant le signal d'horloge retardé (DCLK2) de la valeur de phase de référence, lorsqu'une différence de phase entre le signal d'horloge retardé (DCLK2) et le signal d'horloge de référence (RCLK2) est supérieure à une valeur de phase de référence, et sans déphaser la phase lorsqu'une différence de phase entre le signal d'horloge retardé (DCLK2) et le signal d'horloge de référence (RCLK2) est inférieure à la valeur de phase de référence. 2. Boucle à retard asservie (20) selon la revendication 1, caractérisée en ce que la valeur de phase de référence est de s. 3. Boucle à retard asservie (20) selon la revendication 1, caractérisée en ce que le signal de commande de déphasage (INV) est activé lorsque la différence de phase entre le signal d'horloge retardé (DCLK2) et le signal d'horloge de référence (RCLK2) est supérieure à la valeur de phase de référence. 4. Boucle à retard asservie (20) selon la revendication 1, caractérisée en ce que le déphaseur (23) comprend: une première porte logique (91) validée par la désactivation du signal de commande de déphasage (INV), qui inverse le signal d'horloge retardé (DCLK2) de façon à délivrer en sortie le signal d'horloge retardé (DCLK2) inversé; une deuxième porte logique (93) validée par l'activation du signal de commande de déphasage (INV), qui inverse le signal d'horloge retardé (DCLK2) de façon à délivrer en sortie le signal d'horloge retardé (DCLK2) inversé; et une troisième porte logique (95) faisant subir une opération ET au signal de sortie (N92) de la première porte logique (91) et au signal de sortie (N94) de la deuxième porte logique (93) de façon à générer un signal de sortie de telle sorte que le signal de sortie de la troisième porte logique (95) ait la même phase que le signal d'horloge retardé (DCLK2) lorsque le signal de commande de déphasage (INV) est désactivé, et la même phase que le signal d'horloge retardé (DCLK2) inversé lorsque le signal de commande de déphasage (INV) est activé. 5. Boucle à retard asservie (20) selon la revendication 1, caractérisée en ce qu'elle comprend de plus un dispositif de commande de retard (25) qui compare la différence entre la phase du signal d'horloge (RCLK2) et celle du signal de rétroaction (FCLK2), de façon à délivrer par conséquent un signal de sortie de façon à commander la quantité du retard dans le signal d'horloge de référence (RCLK2), le dispositif de commande de retard (25) étant validé en réponse à un signal de validation de dispositif de commande de retard (BYE) généré par le dispositif de commande d'inversion de phase (27). 6. Boucle à retard asservie (20), caractérisée en ce qu'elle génère un signal d'horloge avancé (ICLK2) qui est synchronisé avec un signal d'horloge de référence (RCLK2), et en ce qu'elle comprend: une pompe de détection de phase (26) qui détecte une différence de phase entre des signaux associés à une phase du signal d'horloge avancé (ICLK2) et une phase du signal d'horloge de référence (RCLK2), et qui délivre un signal de commande (VCON2) qui commande un niveau de tension en fonction de la direction de la différence de phase; un dispositif de commande de retard (25) qui détecte une différence de phase entre un signal qui est associé au signal d'horloge avancé (ICLK2) et le signal d'horloge de référence (RCLK2) de façon à délivrer par conséquent un groupe de signaux de comptage (QC) qui commande le nombre de bornes de retard (31_i) incluses dans le circuit à retard variable (22); et un circuit à retard variable (22) comprenant des bornes de retard multiples (31_i) qui retardent le signal d'horloge de référence (RCLK2) de façon à générer le signal d'horloge avancé (ICLK2), en réponse au niveau de tension du signal de commande (VCON2) délivré par la pompe de détection de phase (26), le nombre de bornes de retard (31 i) incluses dans le circuit à retard variable (22) étant également commandé par la quantité de la différence de phase entre le signal associé au signal d'horloge avancé (ICLK2) et le signal de référence (RCLK2). 7. Boucle à retard asservie (20) selon la revendication 5, caractérisée en ce qu'elle comprend de plus un déphaseur (23) qui compare la phase du signal d'horloge retardé (DCLK2) à celle du signal d'horloge de référence (RCLK2) et déphase la phase du signal d'horloge retardé (DCLK2) en réponse à la différence de phase comparée, de façon à générer par conséquent le signal d'horloge avancé (ICLK2). 8. Boucle à retard asservie (20), caractérisée en ce qu'elle génère un signal d'horloge avancé (ICLK2) qui est synchronisé avec un signal d'horloge de référence (RCLK2), et en ce qu'elle comprend: une pompe de détection de phase (26) qui détecte une différence de phase entre des signaux associés à la phase du signal d'horloge avancé (ICLK2) et le signal d'horloge de référence (RCLK2), et qui délivre un signal de commande (VCON2)' qui commande un niveau de tension en fonction de la direction de la différence de phase; un circuit à retard variable (22) comprenant des bornes de retard multiples (31_i) qui retarde le signal d'horloge de référence (RCLK2), d'une façon correspondant au niveau de tension du signal de commande (VCON2) délivré par la pompe de détection de phase (26), de façon à générer le signal d'horloge avancé (ICLK2); et un dispositif de commande de retard (25) qui détecte la différence de phase entre le signal associé à la phase du signal d'horloge avancé (ICLK2) et le signal d'horloge de référence (RCLK2), de façon à délivrer par conséquent un groupe de signaux de comptage (QC) qui commande le nombre de bornes de retard (31_i) incluses dans le circuit à retard variable (22), le nombre des bornes de retard activées (31 i) du circuit à retard variable (22) étant également commandé par la fréquence du signal d'horloge de référence (RCLK2). 9. Procédé d'asservissement de retard, caractérisé en ce qu'il utilise une boucle à retard asservie (20) afin de générer un signal d'horloge avancé (ICLK2) synchronisé avec un signal d'horloge de référence (RCLK2), et en ce qu'il comprend les étapes suivantes: a) le retard du signal d'horloge de référence (RCLK2) de façon à générer un signal d'horloge retardé (DCLK2); b) la détermination du fait que la différence de phase entre le signal d'horloge retardé (DCLK2) et le signal d'horloge de référence (RCLK2) est ou non supérieure à une valeur de phase de référence prédéterminée; c) le déphasage du signal d'horloge retardé (DCLK2) lorsque la différence de phase est supérieure à la valeur de phase de référence (RCLK2), de façon à générer le signal d'horloge avancé (ICLK2); et d) la commande de la quantité de retard dans le signal d'horloge de référence (RCLK2) dans l'étape a). 10. Procédé d'asservissement de retard selon la revendication 9, caractérisé en ce que la valeur de phase de référence est de w. 11. Procédé d'asservissement de retard pour un circuit à retard variable (22) qui génère un signal d'horloge avancé (ICLK2) qui est synchronisé avec un signal d'horloge de référence (RCLK2) reçu et qui comporte des bornes de retard multiples (31_i), le procédé d'asservissement de retard étant caractérisé en ce qu'il comprend les étapes suivantes: a) la détection d'une différence de phase entre des signaux de rétroaction associés à une phase du signal d'horloge avancé (ICLK2) et le signal d'horloge de référence (RCLK2); b) l'inversion de la phase du signal de rétro- action lorsque la différence de phase est supérieure à n; c) la commande du nombre de bornes de retard activées (31_i) du circuit à retard variable (22) en réponse à une largeur de la différence de phase; et d) le retard du signal d'horloge de référence (RCLK2) du temps de retard qui varie en réponse à la direction de la différence de phase, de façon à générer par conséquent le signal d'horloge avancé (ICLK2).