FR 2786633 A1 20000602 FR 9910401 A 19990811 La présente invention concerne des dispositifs à circuits intégrés, et, plus particulièrement, des circuits et des procédés d'entrée/sortie de données pour des dispo- sitifs à circuits intégrés. Les dispositifs à circuits intégrés, tels que les dispositifs de mémoire, sont couramment utilisés dans les applications commerciales et domestiques. Au fur et à me- sure que les dispositifs à circuits intégrés continuent à se perfectionner, une vitesse élevée et une intégration élevée sont généralement souhaitées. Pour ce fonctionnement à grande vitesse, le dispositif à circuits intégrés peut comporter une unité de sortie avec une structure à drain ouvert. Une unité de sortie avec une structure à drain ouvert comporte un transistor de sortie dans lequel l'accès de drain flotte. On peut utiliser comme transistor de sor- tie un transistor NMOS (Métal-Oxyde-Semiconducteur à canal N) ou PMOS (Métal-Oxyde-Semiconducteur à canal P). Lorsque l'on utilise un transistor NMOS, l'accès de source est connecté à la tension de masse (VSS) et l'accès de grille reçoit des données réelles devant être délivrées en sortie. Dans la structure à drain ouvert, l'accès du drain du tran- sistor de sortie est connecté à une tension de borne (Vterm) par l'intermédiaire d'une résistance. On comprendra que, bien qu'une structure à drain ouvert comportant un transistor de sortie du type NMOS soit décrite ici, des dispositifs PMOS peuvent également utilisés. Par conséquent, lorsque la donnée réelle est "0", le transistor de sortie est bloqué. Le niveau de tension du signal de sortie sur l'accès de drain du transistor de sor- tie devient la tension de borne (Vterm). Lorsque la donnée réelle est "1", le transistor de sortie est rendu passant. Par conséquent, le niveau de tension du signal de sortie sur l'accès de drain du transistor de sortie est une valeur obtenue en soustrayant la valeur de chute de tension aux bornes de la résistance de la tension de borne (Vterm). Par conséquent, la donnée de sortie de l'unité de sortie à drain ouvert est définie uniquement comme un "1" logique, qui est un état de courant de consommation, ou comme un "0" logique, qui est état de courant de non consommation. L'unité de sortie à drain ouvert a une ampleur de fluctuation prédéterminée pour produire la sortie de donnée "1" ou "0". Par conséquent, un courant positif prédéterminé circule à travers la résistance, ce qui fait que, lorsque la donnée de sortie est "1", une grande intensité de cou- rant peut être consommée. Par exemple, lorsque la valeur de la résistance est de 20 Q, approximativement 50 mA de courant circulent entre la tension de borne (Vterm) et la tension de masse (VSS), de façon à produire une ampleur de fluctuation d'en- viron 1 V. Par conséquent, lorsque 8 bits de données de sortie ayant une valeur de données "1" sont délivrés en sortie, l'unité de sortie à drain ouvert consomme un cou- rant d'environ 400 mA (= 50 mA par bit). Malheureusement, une telle augmentation de l'intensité de courant consommée peut diminuer le rendement et/ou peut raccourcir la durée de vie du dispositif à circuits intégrés. Par conséquent, un objet de la présente invention est de procurer des circuits et des procédés d'en- trée/sortie de données améliorés pour des dispositifs à circuits intégrés. Un autre objet de la présente invention est de procurer des circuits et des procédés d'entrée/sortie de données qui puissent réduire la consommation d'énergie par rapport aux circuits et aux procédés d'entrée/sortie clas- siques. Ces objets, ainsi que d'autres, sont réalisés, selon la présente invention, en délivrant en sortie une pluralité de bits si un nombre de la pluralité de bits ayant une première valeur logique est supérieur à celui de ceux ayant une deuxième valeur logique, et en délivrant en sortie la pluralité de bits inversés si un nombre de la pluralité de bits ayant la deuxième valeur logique est su- périeur à celui de ceux ayant la première valeur logique. On délivre également, de préférence, un indicateur du fait que la pluralité de bits ou la pluralité de bits inversés est délivrée en sortie. Par conséquent, par exemple, si un plus grand nombre des bits ont la valeur logique qui provo- que une consommation de courant élevée, les bits de sortie sont inversés, de telle sorte que les bits puissent être délivrés en sortie avec une consommation de courant ré- duite. Lors de la réception, la pluralité de bits et l'in- dicateur sont reçus. La pluralité de bits est conservée si l'indicateur a une première valeur, et la pluralité de bits est inversée si l'indicateur a une deuxième valeur. Par conséquent, la consommation d'énergie des circuits d'en- trée/sortie de données peut être réduite. Selon un aspect de la présente invention, on pro- pose un circuit de sortie pour délivrer en sortie simulta- nément une pluralité de valeurs de données A provoquant une consommation de courant a, ou B, provoquant une consomma- tion de courant b qui est supérieure à la valeur a. Une pluralité d'unités de sortie de données détectent une plu- ralité de valeurs de données réelles et génèrent des don- nées temporaires correspondant aux données réelles respec- tives en réponse à un signal de commande. Une unité de com- mande génère le signal de commande qui est activé en fonc- tion de la relation de valeur entre le nombre de valeurs de données réelles A et le nombre de valeurs de données réel- les B. Les données temporaires sont les données réelles in- versées lorsque le nombre de valeurs de données réelles A est inférieur au nombre de valeurs de données réelles B, et les données réelles non inversées lorsque le nombre de va- leurs de données réelles A est supérieur au nombre de va- leurs de données réelles B. De préférence, l'unité de commande comprend une unité de détection de non-inversion qui détecte les valeurs de données non inversées des données réelles et qui génère un signal de détection de non-inversion attaqué par les données non inversées ayant les valeurs de données B. Une unité de détection d'inversion détecte les valeurs de don- nées inversées des données réelles et génère un signal de détection d'inversion attaqué par les données inversées ayant les valeurs de données A. Un comparateur compare le niveau de tension du signal de détection de non-inversion au niveau de tension du signal de détection d'inversion, et génère le signal de commande. Selon un autre aspect de la présente invention, on propose un système d'entrée/sortie pour entrer et sortir simultanément une pluralité de données réelles ayant des valeurs de données A, provoquant une consommation de cou- rant a, ou B, provoquant une consommation de courant b qui est supérieure à l'intensité a. Le système d'entrée/sortie comprend un dispositif de sortie qui détecte les valeurs de données des données réelles et délivre des données de transmission correspondant aux données réelles, et un si- gnal d'indication (indicateur) pour indiquer la relation entre les données réelles et les données de transmission. Un dispositif d'entrée reçoit les données de transmission et le signal d'indication et délivre des données d'entrée dont la relation avec les données de transmission est dé- terminée par le signal d'indication à un circuit interne. Les données de transmission sont les données réelles inver- sées lorsque le nombre de valeurs de données réelles ayant la valeur de données A est inférieur au nombre de valeurs de données réelles ayant la valeur de données B, et les données réelles non inversées lorsque le nombre de valeurs de données réelles ayant la valeur de données A est supé- rieur au nombre de valeurs de données réelles ayant la va- leur de données B. Les données d'entrée ont la même valeur de données que les données réelles. Selon encore un autre aspect de la présente in- vention, on propose un dispositif de sortie pour délivrer simultanément en sortie une pluralité de données. Le dispo- sitif de sortie comprend une unité de mémorisation de don- nées qui mémorise des données réelles prédéterminées et dé- livre une pluralité de données réelles dans un mode de sor- tie. Un circuit de sortie reçoit les données réelles et gé- nère des données temporaires en fonction des valeurs de données des données réelles. Les données temporaires sont les données réelles inversées lorsque le nombre de valeurs de données réelles ayant une valeur de données A, provo- quant une consommation de courant a, est inférieur au nom- bre de valeurs de données réelles ayant une valeur de don- nées B, provoquant une consommation de courant b qui est supérieure à l'intensité de courant a, et les données réel- les non inversées lorsque le nombre de valeurs de données réelles ayant la valeur de données A est supérieur au nom- bre de valeurs de données réelles ayant la valeur de don- nées B. Selon des aspects de procédés de la présente in- vention, on propose un procédé de délivrance simultanée en sortie d'une pluralité de données ayant une valeur de don- nées A, consommant une intensité de courant a, ou B, consommant une intensité de courant b qui est supérieure à l'intensité a. Ce procédé comprend les étapes de détection des valeurs de données d'une pluralité de données réelles; de comparaison du nombre (m) de données réelles ayant la valeur de données A au nombre (n) de données réelles ayant la valeur de données B; de génération de données temporai- res en inversant les données réelles lorsque le nombre (m) est supérieur au nombre (n), et en n'inversant pas les don- nées réelles lorsque le nombre (m) est inférieur au nombre (n); et de génération d'un signal d'indication pour indi- quer la corrélation entre les données temporaires et les données réelles. Selon d'autres aspects de procédé de la présente invention, on propose un procédé d'entrée et de sortie de données comportant un système d'entrée et de sortie compre- nant un dispositif d'entrée/sortie pour entrer/sortir si- multanément une pluralité de données ayant une valeur de données A, consommant une intensité de courant a, ou B, consommant une intensité de courant b qui est supérieure à l'intensité A. Ce procédé comprend, de préférence, les éta- pes de détection des valeurs de données d'une pluralité de données réelles; de comparaison du nombre (m) de données réelles ayant la valeur de données A au nombre (n) de don- nées réelles ayant la valeur de données B; de génération de données temporaires en inversant les données réelles lorsque le nombre (m) est supérieur au nombre (n), et en n'inversant pas les données réelles lorsque le nombre (m) est supérieur ou égal au nombre (n); de génération d'un signal de commande pour indiquer la corrélation entre les données temporaires et les données réelles; et de généra- tion de données d'entrée prédéterminées dont la corrélation avec les données réelles est déterminée en réponse au si- gnal de commande. Les données d'entrée ont la même valeur de données que les données réelles. Selon la présente invention, lorsque le nombre de valeurs de données provoquant une consommation de courant importante est supérieur au nombre de valeurs de données provoquant une faible consommation de courant, les valeurs de données de sortie sont inversées et délivrées en sortie. L'intensité de courant consommée peut par conséquent être réduite. La réduction de l'intensité de courant consommée peut permettre une augmentation du rendement et/ou de la durée de vie d'un circuit intégré utilisant la présente in- vention. La figure 1 est un schéma général illustrant un circuit intégré comprenant un circuit de sortie à fonction- nement à courant réduit selon une forme de réalisation de la présente invention; la figure 2 est un schéma général illustrant une unité de sortie de données de la figure 1; la figure 3 est un schéma de circuit illustrant une unité de commande de la figure 1; la figure 4 est un schéma de circuit illustrant une unité de tampon de sortie de la figure 1; la figure 5 est un schéma général illustrant une forme de réalisation d'un système d'entrée/sortie à fonc- tionnement à courant réduit utilisant un circuit de sortie à fonctionnement à courant réduit selon la présente inven- tion; et la figure 6 est un schéma général illustrant le circuit d'entrée de données de la figure 5. La présente invention va à présent être décrite plus complètement ci-après en se référant aux dessins joints, dans lesquels des formes de réalisation préférées de l'invention sont représentées. Cependant, cette inven- tion peut être réalisée sous de nombreuses formes différen- tes, et ne devrait pas être considérée comme étant limitée aux formes de réalisation décrites ici; au contraire, ces formes de réalisation sont données afin que cette descrip- tion soit complète et approfondie, et transmettront complè- tement l'étendue de l'applicabilité de l'invention aux per- sonnes ayant une bonne connaissance de la technique. Des numéros identiques désignent partout des éléments identi- ques. De plus, chaque forme de réalisation décrite et il- lustrée ici englobe également sa forme de réalisation du type à conductivité complémentaire. La figure 1 montre un dispositif de sortie 100 comportant un circuit de sortie à fonctionnement à courant réduit 10 selon une forme de réalisation de la présente in- vention. Le dispositif de sortie 100 correspond de préfé- rence à une partie d'un circuit intégré ou à un circuit in- tégré complet. Le circuit de sortie à fonctionnement à cou- rant réduit 10 délivre simultanément en sortie une plurali- té de bits ayant chacun une valeur logique soit de "0" soit de "1". A des fins pratiques, dans cette description, un circuit de sortie à fonctionnement à courant réduit 10 qui délivre simultanément en sortie 8 bits de données est dé- crit à titre d'exemple. Des unités de sortie de données 11 _i (o i = 1 à 8) reçoivent des données réelles RDATi (o i = 1 à 8) déli- vrées en sortie d'une unité de dispositif de mémoire 19, et génèrent des données temporaires correspondantes TDATi (o i = 1 à 8). Lorsque le nombre de valeurs de données "1" est supérieur au nombre de valeurs de données "0" dans les don- nées réelles (RDATi), RDATi est inversé de façon à produire des données temporaires TDATi correspondant respectivement à RDATi. Lorsque le nombre de valeurs de données "1" est inférieur au nombre de valeurs de données "0" dans les don- nées réelles (RDATi), TDATi est constitué par les données non inversées de RDATi. Une unité de commande 15 détecte la relation de grandeur entre le nombre de valeurs de données réelles RDA- Ti ayant la valeur de données "1" et le nombre de valeurs de données réelles RDATi ayant la valeur de données "0" et génère un signal de commande XCON. Le signal de commande XCON commande les unités de sortie de données (11 _i) et dé- termine les données temporaires TDATi et les données réel- les RDATi. Des unités de tampon de sortie 13 i (o i = 1 à 8) génèrent des données de transmission ADATi (o i = 1 à 8) en réponse aux données temporaires TDATi. Les unités de tampon de sortie 13 i ont une structure à drain ouvert. Un transistor de sortie de chacune des unités de tampon de sortie 13 i est supposé être un transistor NMOS. Par consé- quent, les unités de tampon de sortie 13 i consomment beau- coup de courant lorsqu'une valeur de données "1"' est en- trée, et consomment très peu de courant lorsqu'une valeur de données "0" est entrée. Une unité de tampon de sortie auxiliaire 17 reçoit le signal de commande XCON et délivre extérieurement un signal d'indication également désigné par un indicateur, XINDB. La figure 2 montre l'unité de sortie de données 11 i de la figure 1. De façon plus spécifique, l'unité de sortie de données 11_i comprend une unité à deux sorties 21 et un sélecteur 23. L'unité à deux sorties 21 reçoit les données ré- elles RDATi et génère des données inversées QIVBi (o i = 1 à 8) et des données non inversées QIVi (o i = 1 à 8) à partir des données réelles RDATi. De préférence, l'unité à deux sorties 21 est une bascule D. Le sélecteur 23 reçoit les données inversées QIV- Bi (o i = 1 à 8) et les données non inversées QIVi (o i = 1 à 8) des données réelles RDATi, et génère les données temporaires TDATi en réponse au signal de commande XCON. Autrement dit, lorsque le signal de commande XCON est acti- vé, les données temporaires TDATi sont les données inver- sées QIVBi des données réelles RDATi. Lorsque le signal de commande XCON est désactivé, les données temporaires TDATi sont les données non inversées QIVi des données réelles RDATi. De préférence, le sélecteur 23 est un multiplexeur de 2: 1. La figure 3 montre l'unité de commande 15 de la figure 1. Si l'on se réfère à la figure 3, l'unité de com- mande 15 comprend une unité de détection de non-inversion 31, une unité de détection d'inversion 33, et un compara- teur 35. L'unité de détection de non-inversion 31 détecte la valeur des données non inversées QIVi des données réel- les RDATi, et génère un signal de détection de non- inversion XREV1 dont le niveau de tension chute en fonction du nombre de valeurs de données non inversées QIVi ayant une valeur de données "1". De façon plus spécifique, l'unité de détection de non-inversion 31 comprend des premiers transistors NMOS 31ai (o 1 = 1 à 8) et une première résistance 31b. Chacun du premier groupe de transistors NMOS 31a i (o i = 1 à 8) comporte un accès de source connecté à la tension de masse VSS, et des accès de grille auxquels sont appliquées les valeurs de données non inversées QIVi des données réelles correspondantes RDATi. La première résistance 31b connecte l'accès de drain du premier transistor NMOS 31a i à une tension d'alimentation VCC. L'accès de drain du premier transistor NMOS 31a i délivre en sortie le signal de détec- tion de non-inversion XREV1. Par conséquent, le niveau de tension du signal de détection de noninversion XREV1 diminue en réponse à une augmentation du nombre de valeurs de données non inversées QIVi ayant une valeur de données "'1". Autrement dit, lors- que le nombre de valeurs de données réelles RDATi ayant une valeur de "1" augmente, le niveau de tension diminue. L'unité de détection d'inversion 33 détecte la valeur des données inversées QIVBi des données réelles RDA- Ti. L'unité de détection d'inversion 33 génère un signal de détection d'inversion XREV2 dont le niveau de tension dimi- nue en fonction du nombre de valeurs de données inversées QIVBi ayant une valeur de données "1". De façon plus spécifique, l'unité de détection d'inversion 33 comprend des deuxièmes transistors NMOS 33ai (o i = 1 à 8) et une deuxième résistance 33b. Les deuxièmes transistors NMOS 33a i (o i = 1 à 8) ont un ac- cès de source connecté à la tension de masse VSS, et des accès de grille auxquels sont appliquées les données inver- sées QIVBi des données réelles RDATi. La deuxième résis- tance 33b connecte l'accès de drain du deuxième transistor NMOS 33a i à une tension d'alimentation VCC. L'accès de drain du deuxième transistor NMOS délivre en sortie le si- gnal de détection d'inversion XREV2. Par conséquent, le niveau de tension du signal de détection d'inversion XREV2 diminue en réponse à une aug- mentation du nombre de valeurs de données inversées QIVBi ayant une valeur de données de "1". Autrement dit, lorsque le nombre de valeurs de données réelles RDATi ayant une va- leur "0" augmente, le niveau de tension diminue. Le comparateur 35 compare le niveau de tension du signal de détection de non-inversion XREV1 au niveau de tension du signal de détection d'inversion XREV2, et génère le signal de commande XCON. De façon plus spécifique, le signal de détection de non-inversion XREVl est appliqué à un accès d'entrée d'inversion (-) du comparateur 35, et le signal de détection d'inversion XREV2 est appliqué à un ac- cès d'entrée de non-inversion (+) du comparateur 35. Le comparateur 35 est conçu de façon à être dé- sactivé lorsque les tensions des accès d'entrée d'inversion et de non-inversion (-) et (+) sont identiques. Par consé- quent, lorsque le niveau de tension du signal de détection de noninversion XREV1 est inférieur à celui du signal de détection d'inversion XREV2, le signal de commande XCON est activé. Autrement dit, lorsque le nombre de valeurs de don- nées réelles RDATi ayant une valeur de données "0" est su- périeur au nombre de valeurs de données réelles RDATi ayant une valeur de données "1", le signal de commande XCON est activé de façon à être "haut". Par contre, lorsque le ni- veau de tension du signal de détection de non-inversion XREV1 est supérieur ou égal à celui du signal de détection d'inversion XREV2, le signal de commande XCON est désacti- vé. Autrement dit, lorsque le nombre de données réelles RDATi ayant une valeur de données "0" est inférieur au nom- bre de données réelles RDATi ayant une valeur de données "1", le signal de commande XCON est désactivé de façon à être "bas". De préférence, également, le signal de commande XCON est désactivé au niveau "bas" lorsque le nombre de données réelles RDATi ayant une valeur de données "0" est égal au nombre de données réelles RDATi ayant une valeur de données "1". La figure 4 montre l'unité de tampon de sortie 13 i de la figure 1. Si l'on se réfère à la figure 4, l'unité de tampon de sortie 13_i comprend un transistor de sortie 41 et une résistance 43, également désignée sous le nom de résistance terminale. Le transistor de sortie 41 est un transistor NMOS comportant un accès de source auquel est connectée la tension de masse VSS, et un accès de grille auquel sont appliquées les données temporaires TDATi. La résistance terminale 43 connecte la tension de borne Vterm à l'accès de drain du transistor de sortie 41. L'accès de drain du transistor de sortie 41 délivre en sortie les don- nées de transmission ADATi. Par conséquent, lorsque les données temporaires TDATi sont de "1", l'unité de tampon de sortie 13 i consomme une grande intensité (environ 50 mA) de courant. Par contre, lorsque les données temporaires TDATi sont de "0", l'unité de tampon de sortie 13 i consomme peu de cou- rant, voire pas du tout. Les tableaux 1 et 2 montrent les valeurs de don- nées des données temporaires TDATi et du signal de commande XCON lorsque le nombre des données réelles RDATi ayant une valeur de données "1" est supérieur à celui des données ré- elles RDATi ayant une valeur de données "0". * Tableau 1 i 1 2 3 4 5 6 7 8 CON DATi ix DATi 0 0 0 0 0 0 0 0 1 DAT i Le tableau 1 montre le cas dans lequel toutes les valeurs de données des données réelles RDATi sont de "1". Ici, la valeur de données du signal de commande XCON est de "1", ce qui fait que les données temporaires TDATi sont les données inversées des données réelles RDATi. X indique qu'aucun signal de commande XCON n'existe lorsque le cir- cuit de sortie à fonctionnement à courant réduit selon la présente invention n'est pas utilisé. Si les données réelles RDATi sont non inversées et délivrées en sortie, l'intensité de courant consommée est d'environ 400 mA (= 50 mA par bit), qui sont consommés par les unités de tampon de sortie 13_i. Toutefois, lorsque les données temporaires TDATi obtenues en inversant les données réelles RDATi sont délivrées en sortie, l'intensité de courant consommée n'est que de 50 mA environ, qui sont consommés par la sortie du signal de commande XCON. Par conséquent, environ 350 mA de consommation de courant peu- vent être économisés par le circuit de sortie à fonctionne- ment à courant réduit 10 selon la présente invention. Tableau 2 I 1 2 3 4 5 6 7 8 CON ______ CON DATi 1 1 0 0 X DATI i o o o i i i x DATi 0 0 1 1 1 0 0 0 1 DATI i i I O O O I Le tableau 2 montre le cas dans lequel il y a 5 données réelles RDATi ayant la valeur de données "1" et 3 données réelles RDATi ayant la valeur de données "0". Ici, la valeur de données du signal de commande XCON est de "1", ce qui fait que les données temporaires TDATi sont les don- nées inversées des données réelles RDATi. Si les données réelles RDATi sont non inversées et délivrées en sortie, l'intensité de courant consommée est d'environ 250 mA (= 50 mA par bit), qui sont consommés par cinq des unités de tampon de sortie 13_i. Toutefois, lorsque les données temporaires TDATi sont délivrées en sortie en inversant les données réelles RDATi, l'intensité de courant consommée est d'environ 150 mA (= 50 mA par bit), qui sont consommés par les trois unités de tampon de sortie 13 i, et d'environ 50 mA qui sont consommés par la sortie du signal de commande XCON. Par conséquent, l'inten- sité totale de courant consommée est d'environ 200 mA, ce qui fait qu'environ 50 mA de consommation de courant peu- vent être économisés par le circuit de sortie à fonctionne- ment à courant réduit 10 selon la présente invention. Le tableau 3 montre les valeurs de données des données temporaires TDATi et du signal de commande XCON lorsque le nombre des données réelles RDATi ayant une va- leur de données "1" est égal à celui des données réelles RDATi ayant une valeur de données "0". Tableau 3 i 1 2 3 4 5 6 7 8 DATi 1 0 0 1 0 0 1 _ 1 X DATi1 0 0 1 0 0 1 1 0 Le tableau 3 montre le cas dans lequel il y a 4 données réelles RDATi ayant la valeur de données "1" et 4 données réelles RDATi ayant la valeur de données "0". Ici, la valeur de données du signal de commande XCON est de pré- férence de "0", ce qui fait que les données temporaires TDATi sont les données non inversées des données réelles RDATi. Si les données réelles RDATi sont non inversées et délivrées en sortie, l'intensité de courant consommée est d'environ 200 mA (= 50 mA par bit), qui sont consommés par les quatre unités de tampon de sortie 13_i. Toutefois, lorsque les données temporaires TDATi sont délivrées en sortie en inversant lesdonnées réelles RDATi, l'intensité de courant consommée est d'environ 200 mA (= 50 mA par bit), qui sont consommés par les quatre unités de tampon de sortie 13 i, et d'environ 50 mA qui sont consommés par la sortie du signal de commande XCON. Par conséquent, l'inten- sité totale de courant consommée est d'environ 250 mA, ce qui fait qu'environ 50 mA de consommation de courant sont ajou- tés lorsque les données temporaires TDATi sont délivrées en sortie en inversant les données réelles RDATi. Par consé- quent, lorsque le nombre de données réelles RDATi ayant la valeur de données "1" est égal à celui des données réelles RDATi ayant la valeur de données "0", les données temporai- res TDATi sont de préférence les données non inversées des données réelles RDATi. Par conséquent, la consommation de courant peut être réduite d'environ 25% par le circuit de sortie à fonctionnement à courant réduit 10 selon la pré- sente invention. La figure 5 montre un exemple d'un système à fonctionnement à courant réduit selon la présente inven- tion. Si l'on se réfère à la figure 5, un système à fonc- tionnement à courant réduit 1 comprend un dispositif de sortie 100 et un dispositif d'entrée 200. On peut compren- dre que les dispositifs 100 et 200 peuvent être des cir- cuits intégrés séparés, ou peuvent être intégrés sous la forme d'un circuit intégré unique. Le dispositif de sortie 100 est comme montré en figure 1. Autrement dit, le dispositif de sortie 100 in- verse les données réelles RDATi et délivre en sortie les données de transmission ADATi lorsque le nombre de données réelles RDATi (non représenté en figure 5) ayant la valeur de données "1" est supérieur au nombre de données réelles RDATi ayant la valeur de données "0". Le dispositif de sor- tie 100 n'inverse pas les données réelles RDATi et délivre en sortie les données de transmission ADATi lorsque le nom- bre de données réelles RDATi ayant la valeur de données "1" est inférieur ou égal au nombre de données réelles RDATi ayant la valeur de données "0". Une forme de réalisation détaillée du dispositif de sortie 100 est comme montré en figure 1, et n'a pas besoin d'être décrite à nouveau en dé- tail. Le dispositif d'entrée 200 va à présent être dé- crit en détail. Le dispositif d'entrée 200 reçoit les don- nées de transmission ADATi et le signal d'indication XINDB, et génère des données d'entrée IDATi (o i = 1 à 8). Le si- gnal d'indication XINDB a un état inversé par rapport au signal de commande XCON (se référer à la figure 1). Autre- ment dit, les données d'entrée IDATi sont les données in- versées des données de transmission ADATi lorsque le signal d'indication XINDB est activé. Les données d'entrée IDATi sont les données non inversées des données de transmission ADATi lorsque le signal d'indication XINDB est désactivé. Par conséquent, les valeurs de données d'entrée IDATi ont les mêmes valeurs de données que les données réelles RDATi. Le dispositif d'entrée 200 comprend une pluralité de circuits d'entrée de données 55_i (o i = 1 à 8). Les circuits d'entrée de données 55 i reçoivent les données de transmission ADATi correspondant aux circuits d'entrée de données respectifs 55 i et génèrent les données d'entrée IDATi sous la commande du signal d'indication XINDB. La figure 6 montre un circuit d'entrée de données i de la figure 5. Si l'on se réfère à la figure 6, le circuit d'entrée de données 55 i comprend une unité à deux sorties 61 et un sélecteur 63. L'unité à deux sorties 61 reçoit les données de transmission ADATi et génère des don- nées inversées QINBi et des données non inversées QINi des données de transmission ADATi. Le sélecteur 63 reçoit les données inversées QIN- Bi et les données non inversées QINi des données de trans- mission ADATi, et génère les données d'entrée IDATi en ré- ponse au signal d'indication XINDB. Autrement dit, les don- nées d'entrée IDATi lorsque le signal d'indication XINDB est activé ont la même valeur de données que les données inversées QINBi des données de transmission ADATi. Les don- nées d'entrée IDATi lorsque le signal d'indication XINDB est désactivé ont la même valeur de données que les données non inversées QINi des données de transmission ADATi. Par conséquent, les données d'entrée IDATi ont la même valeur de données que les données réelles RDATi. La présente invention a été décrite en se réfé- rant à la forme de réalisation montrée dans les dessins, mais la forme de réalisation n'est qu'un exemple. Les per- sonnes ayant une bonne connaissance de la technique com- prendront que différentes modifications et d'autres formes de réalisation peuvent être réalisées. Par exemple, le transistor de sortie de l'unité de tampon de sortie 13 i est décrit comme étant un transistor NMOS, mais il peut s'agir d'un transistor PMOS. Pour un transistor PMOS, l'ac- cès de source du transistor de sortie est connecté à la tension d'alimentation, et l'accès de drain de celui-ci est connecté à la tension de borne par l'intermédiaire de la résistance terminale. Lorsque le transistor de sortie est le transistor PMOS, beaucoup de courant est consommé lors- qu'une valeur de données "0" est délivrée en sortie. Par conséquent dans ce cas, il apparaît de façon évidente aux personnes ayant une bonne connaissance de la technique que, lorsque le nombre de données réelles RDATi ayant une valeur de données "0" est supérieur au nombre de données réelles RDATi ayant une valeur de données "1", le transistor de sortie peut être conçu de façon à être activé. Finalement, il a été décrit que le dispositif de sortie à fonctionne- ment à courant réduit dans la présente description déli- vrait simultanément en sortie 8 bits de données, mais il apparaît également de façon évidente que le nombre de don- nées délivrées simultanément en sortie peut être augmenté ou diminué. Dans les dessins et la description, on a décrit des formes de réalisation préférées caractéristiques de l'invention, et, bien que des termes spécifiques soient em- ployés, ils sont utilisés dans un sens générique et des- criptif uniquement, et non à des fins de limitation, l'étendue de l'applicabilité de l'invention étant définie dans les revendications qui suivent. REVENDICATIONS 1. Circuit de sortie (10) pour délivrer simulta- nément en sortie une pluralité de valeurs de données A pro- voquant une consommation de courant a, ou B, provoquant une consommation de courant b qui est supérieure à la valeur a, caractérisé en ce que le circuit (10) comprend: une pluralité d'unités de sortie de données (11 _i) qui détectent une pluralité de valeurs de données réelles et qui génèrent des données temporaires (TDATi) correspondant aux données réelles (RDATi) respectives en réponse à un signal de commande (XCON); et une unité de commande (15) qui génère le signal de commande (XCON) qui est activé en fonction de la rela- tion de grandeur entre le nombre de valeurs de données réelles A et le nombre de valeurs de données réelles B; et en ce que les données temporaires (TDATi) sont les données réelles inversées (QIVBi) lorsque le nombre de valeurs de données réelles A est inférieur au nombre de va- leurs de données réelles B, et les données réelles non in- versées (QIVi) lorsque le nombre de valeurs de données réelles A est supérieur au nombre de valeurs de données réelles B. 2. Circuit de sortie (10) selon la revendication 1, caractérisé en ce que l'unité de commande (15) comprend: une unité de détection de non-inversion (31) qui détecte les valeurs de données non inversées des données réelles (RDATi) et qui génère un signal de détection de non-inversion (XREVl) commandé par les données non inver- sées (QIVi) ayant les valeurs de données B; une unité de détection d'inversion (33) qui dé- tecte les valeurs de données inversées des données réelles (RDATi) et qui génère un signal de détection d'inversion (XREV2) commandé par les données inversées (QIVBi) ayant les valeurs de données A; et un comparateur (35) qui compare le niveau de ten- sion du signal de détection de non-inversion (XREV1) au ni- veau de tension du signal de détection d'inversion (XREV2), et qui génère le signal de commande (XCON). 3. Circuit de sortie (10) selon la revendication 2, caractérisé en ce que le signal de commande (XCON) est désactivé lorsque le nombre de données réelles (RDATi) ayant les valeurs de données A est égal au nombre de don- nées réelles (RDATi) ayant les valeurs de données B. 4. Circuit de sortie (10) selon la revendication 3, caractérisé en ce que l'unité de détection de non- inversion (31) comprend: des premiers transistors NMOS (31a_ i), dont les accès de source sont chacun connectés à une tension de masse (VSS), et qui sont déclenchés par les données non in- versées (QIVi) des données réelles correspondantes (RDATi); et des premières résistances (31b) qui connectent les accès de drain des premiers transistors NMOS (31ai) à une tension d'alimentation (VCC), et en ce que l'unité de détection d'inversion (33) comprend: des deuxièmes transistors NMOS (33ai) dont les accès de source sont chacun connectés à la tension de masse (VSS) et qui sont déclenchés par les données inversées (QIVBi) des données réelles correspondantes (RDATi); et des deuxièmes résistances (33b) qui connectent les accès de drain des deuxièmes transistors NMOS (33ai) à la tension d'alimentation (VCC). 5. Circuit de sortie (10) selon la revendication 1, caractérisé en ce que chacune des unités de sortie de données (11_i) comprend: une unité à deux sorties (21) qui reçoit les don- nées réelles (RDATi) et qui génère des données réelles in- versées et non inversées (QIVBi; QIVi); et un sélecteur (23) qui reçoit les données réelles inversées et non inversées (QIVBi; QIVi) et qui génère les données temporaires (TDATi). 6. Circuit de sortie (10) selon la revendication , caractérisé en ce que l'unité à deux sorties (21) est une bascule de type D. 7. Circuit de sortie (10) selon la revendication , caractérisé en ce que le sélecteur (23) délivre en sor- tie les données réelles inversées (QIVBi) en réponse à l'activation du signal de commande (XCON), et les données réelles non inversées (QIVi) en réponse à la désactivation du signal de commande (XCON). 8. Système d'entrée/sortie (1) pour entrer et sortir simultanément une pluralité de données réelles (RDA- Ti) ayant des valeurs de données A provoquant une consomma- tion de courant a, ou B, provoquant une consommation de courant b qui est supérieure à la valeur a, le système (1) étant caractérisé en ce qu'il comprend: un dispositif de sortie (100) qui détecte les va- leurs de données des données réelles (RDATi) et qui délivre des données de transmission (ADATi) correspondant aux don- nées réelles (RDATi), et un signal d'indication (XINDB) in- diquant la relation entre les données réelles (RDATi) et les données de transmission (ADATi); et un dispositif d'entrée (200) qui reçoit les don- nées de transmission (ADATi) et le signal d'indication (XINDB) et qui délivre des données d'entrée (IDATi) à un circuit interne, dans lequel la relation des données d'en- trée (IDATi) aux données de transmission (ADATi) est déter- minée par le signal d'indication (XINDB); et en ce que les données de transmission (ADATi) sont les données réelles inversées (QIVBi) lorsque le nom- bre de valeurs de données réelles ayant la valeur de don- nées A est inférieur au nombre de valeurs de données réel- les ayant la valeur de données B, et les données réelles non inversées (QIVi) lorsque le nombre de valeurs de don- nées réelles ayant la valeur de données A est supérieur au nombre de valeurs de données réelles ayant la valeur de données B, et en ce que les données d'entrée (IDATi) ont la même valeur de données que les données réelles (RDATi). 9. Système d'entrée/sortie (1) selon la revendi- cation 8, caractérisé en ce que le dispositif de sortie (100) comprend: une pluralité d'unités de sortie de données (11_i) qui génèrent des données temporaires (TDATi) corres- pondant aux données réelles (RDATi); une pluralité d'unités de tampon de sortie (13_i) ayant une structure de drain ouvert, qui délivrent en sor- tie les données temporaires (TDATi); et une unité de tampon de sortie auxiliaire (17) qui génère un signal d'indication (XINDB) pour indiquer la corrélation entre les données temporaires (TDATi) et les données réelles (RDATi); et en ce que les données temporaires (TDATi) sont les données réelles inversées (QIVBi) lorsque le nombre de valeurs de données réelles ayant la valeur de données A est inférieur au nombre de valeurs de données réelles ayant la valeur de données B, et les données réelles non inversées (QIVi) lorsque le nombre de valeurs de données réelles ayant la valeur de données A est supérieur au nombre de va- leurs de données réelles ayant la valeur de données B. 10. Système d'entrée/sortie (1) selon la revendi- cation 9, caractérisé en ce que chacune des unités de sor- tie de données (11 i) comprend: une unité à deux sorties (21) qui reçoit les don- nées réelles (RDATi) et qui génère les données réelles in- versées et non inversées (QIVBi; QIVi); et un sélecteur (23) qui reçoit les données inver- sées et non inversées (QIVBi; QIVi) des données réelles (RDATi) et qui génère les données temporaires (TDATi). 11. Système d'entrée/sortie (1) selon la revendi- cation 10, caractérisé en ce que l'unité à deux sorties (21) est une bascule de type D. 12. Système d'entrée/sortie (1) selon la revendi- cation 10, caractérisé en ce que le dispositif de sortie (100) comprend de plus: une unité de commande (15) qui génère un signal de commande (XCON) qui est activé lorsque le nombre de va- leurs de données réelles ayant la valeur de données A est inférieur au nombre de valeurs de données réelles ayant la valeur de données B; et en ce que le sélecteur (23) délivre en sortie les données réelles inversées (QIVBi) en réponse à l'activation du signal de commande (XCON), et les données réelles non inversées (QIVi) en réponse à la désactivation du signal de commande (XCON). 13. Système d'entrée/sortie (1) selon la revendi- cation 8, caractérisé en ce que le dispositif d'entrée (200) comprend: une pluralité de circuits d'entrée de données (55 i) qui reçoivent les données de transmission (ADATi) et qui génèrent les données d'entrée (IDATi) sous la commande du signal de commande (XCON). 14. Dispositif de sortie (100) pour délivrer si- multanément en sortie une pluralité de données, caractérisé en ce qu'il comprend: une unité de mémorisation de données (19) qui mé- morise des données réelles prédéterminées (RDATi) et déli- vre une pluralité de données réelles (RDATi) dans un mode de sortie; et un circuit de sortie (10) qui reçoit les données réelles (RDATi) et qui génère des données temporaires (TDA- Ti) en fonction des valeurs de données des données réelles (RDATi); et en ce que les données temporaires (TDATi) sont les données réelles inversées (QIVBi) lorsque le nombre de valeurs de données réelles ayant une valeur de données A, provoquant une consommation de courant a, est inférieur au nombre de valeurs de données réelles ayant une valeur de données B provoquant une consommation de courant b qui est supérieure à l'intensité de courant a, et les données réel- les non inversées (QIVi) lorsque le nombre de valeurs de données réelles ayant la valeur de données A est supérieur au nombre de valeurs de données réelles ayant la valeur de données B. 15. Dispositif de sortie (100) selon la revendi- cation 14, caractérisé en ce que le circuit de sortie (10) comprend: une pluralité d'unités de sortie de données (11 _i) qui détectent les données réelles (RDATi) et qui gé- nèrent des données temporaires (TDATi) correspondant aux données réelles (RDATi); une pluralité d'unités de tampon de sortie (13 i) ayant une structure de drain ouvert, qui délivrent en sor- tie les données temporaires (TDATi); et une unité de tampon de sortie auxiliaire (17) qui génère un signal d'indication (XINDB) pour indiquer la corrélation entre les données temporaires (TDATi) et les données réelles (RDATi). 16. Dispositif de sortie (100) selon la revendi- cation 15, caractérisé en ce que le circuit de sortie (10) comprend de plus: une unité de commande (15) qui génère le signal de commande (XCON) qui est activé en fonction de la rela- tion de grandeur entre le nombre de valeurs de données réelles A et le nombre de valeurs de données réelles B. 17. Dispositif de sortie (100) selon la revendi- cation 15, caractérisé en ce que chacune desdites unités de sortie de données (11 _i) comprend: une unité à deux sorties (21) qui reçoit les don- nées réelles (RDATi) et qui génère les données réelles in- versées et non inversées (QIVBi; QIVi); et un sélecteur (23) qui reçoit les données réelles inversées et non inversées (QIVBi; QIVi) et qui génère les données temporaires (TDATi). 18. Dispositif de sortie (100) selon la revendi- cation 17, caractérisé en ce que l'unité à deux sorties (21) est une bascule de type D. 19. Dispositif de sortie (100) selon la revendi- cation 17, caractérisé en ce que le circuit de sortie (10) comprend de plus: une unité de commande (15) qui génère un signal de commande (XCON) qui est activé lorsque le nombre de va- leurs de données réelles ayant la valeur de données A est inférieur au nombre de valeurs de données réelles ayant la valeur B; et en ce que le sélecteur (23) délivre en sortie les données réelles inversées (QIVBi) en réponse à l'activation du signal de commande (XCON), et les données réelles non inversées (QIVi) en réponse à la désactivation du signal de commande (XCON). 20. Procédé de délivrance simultanée en sortie d'une pluralité de données ayant une valeur de données A, consommant une intensité de courant a, ou B, consommant une intensité de courant b, qui est supérieure à l'intensité a, le procédé étant caractérisé en ce qu'il comprend les éta- pes suivantes: la détection des valeurs de données d'une plura- lité de données réelles (RDATi); la comparaison du nombre (m) de données réelles (RDATi) ayant la valeur de données A au nombre (n) de don- nées réelles (RDATi) ayant la valeur de données B de façon à générer un signal de commande (XCON) en fonction des nom- bres (m) et (n); et la génération de données temporaires (TDATi) en inversant les données réelles (RDATi) lorsque le nombre (m) est supérieur au nombre (n), et en n'inversant pas les don- nées réelles (RDATi) lorsque le nombre (m) est inférieur au nombre (n). 21. Procédé de sortie de données selon la reven- dication 20, caractérisé en ce que le signal de commande (XCON) est activé lorsque le nombre (m) est inférieur au nombre (n). 22. Procédé de sortie de données selon la reven- dication 21, caractérisé en ce que l'étape de génération de données temporaires (TDATi) comprend les étapes suivantes: la réception des données réelles (RDATi) et la génération des données réelles inversées et non inversées (QIVBi; QIVi); la génération des données réelles inversées (QIV- Bi) en tant que données temporaires (TDATi) lorsque le si- gnal de commande (XCON) est activé; et la génération des données réelles non inversées (QIVi) à titre des données temporaires (TDATi) lorsque le signal de commande (XCON) est désactivé. 23. Procédé d'entrée et de sortie de données pour un système d'entrée et de sortie (1) comportant un disposi- tif d'entrée/sortie (200; 100) pour entrer/sortir simulta- nément une pluralité de données ayant une valeur de données A consommant une intensité de courant a, ou B, consommant une intensité de courant b qui est supérieure à l'intensité a, le procédé étant caractérisé en ce qu'il comprend les étapes suivantes: la détection des valeurs de données d'une plura- lité de données réelles (RDATi); la comparaison du nombre (m) de données réelles (RDATi) ayant la valeur de données A au nombre (n) de don- nées réelles (RDATi) ayant la valeur de données B; la génération de données temporaires (TDATi) en inversant les données réelles (RDATi) lorsque le nombre (m) est inférieur au nombre (n), et en n'inversant pas les don- nées réelles (RDATi) lorsque le nombre (m) est supérieur au nombre (n); la génération d'un signal de commande (XCON) pour indiquer la corrélation entre les données temporaires (TDA- Ti) et les données réelles (RDATi); et la génération de données d'entrée prédéterminées (IDATi) dont la corrélation avec les données temporaires (TDATi) est déterminée en réponse au signal de commande (XCON), et en ce que les données d'entrée (IDATi) ont la même valeur de données que les données réelles (RDATi); 24. Procédé d'entrée et de sortie de données se- lon la revendication 23, caractérisé en ce que le signal de commande (XCON) est activé lorsque le nombre (m) est infé- rieur au nombre (n). 25. Procédé d'entrée et de sortie de données se- lon la revendication 24, caractérisé en ce que l'étape de génération de données temporaires (TDATi) comprend les éta- pes suivantes: la réception des données réelles (RDATi) et la génération des données réelles inversées et non inversées (QIVBi; QIVi); la génération des données réelles inversées (QIV- Bi) en tant que données temporaires (TDATi) lorsque le si- gnal de commande (XCON) est activé; et la génération des données réelles non inversées (QIVi) en tant que données temporaires (TDATi) lorsque le signal de commande (XCON) est désactivé. 26. Système de sortie de données (100) caractéri- sé en ce qu'il comprend: des moyens (10) pour délivrer une pluralité de bits, chaque bit ayant une première ou une deuxième valeur logique; et des moyens pour délivrer en sortie la pluralité de bits si un nombre de la pluralité de bits ayant la pre- mière valeur logique est supérieur à celui de ceux ayant la deuxième valeur logique et pour délivrer en sortie la plu- ralité de bits inversés si un nombre de la pluralité de bits ayant la deuxième valeur logique est supérieur à celui de ceux ayant la première valeur logique. 27. Système de sortie de données (100) selon la revendication 26, caractérisé en ce que les moyens pour la délivrance en sortie comprennent de plus des moyens (31; 33) pour indiquer si la pluralité de bits ou la pluralité de bits inversés est délivrée en sortie. 28. Système de sortie de données (100) caractéri- sé en ce qu'il comprend: un circuit (10) qui délivre une pluralité de bits, chaque bit ayant une première ou une deuxième valeur logique; et un circuit de sortie (11 i) qui délivre en sortie la pluralité de bits si un nombre de la pluralité de bits ayant la première valeur logique est supérieur à celui de ceux ayant la deuxième valeur logique, et qui délivre en sortie la pluralité de bits inversés si un nombre de la pluralité de bits ayant la deuxième valeur logique est su- périeur à celui de ceux ayant la première valeur logique. 29. Système de sortie de données (100) selon la revendication 28, caractérisé en ce que le circuit de sor- tie (11 i) indique également si la pluralité de bits ou la pluralité de bits inversés est délivrée en sortie. 30. Procédé de sortie de données pour une plura- lité de bits, chaque bit ayant une première ou une deuxième valeur logique, le procédé de sortie de données étant ca- ractérisé en ce qu'il comprend les étapes suivantes: la délivrance en sortie de la pluralité de bits si un nombre de la pluralité de bits ayant la première va- leur logique est supérieur à celui de ceux ayant la deuxième valeur logique; et la délivrance en sortie de la pluralité de bits inversés si un nombre de la pluralité de bits ayant la deuxième valeur logique est supérieur à celui de ceux ayant la première valeur logique. 31. Procédé de sortie de données selon la reven- dication 30, caractérisé en ce qu'il comprend de plus l'étape suivante: l'indication du fait que la pluralité de bits ou la pluralité de bits inversés est délivrée en sortie ou non. 32. Système de réception de données (200) carac- térisé en ce qu'il comprend: des moyens (55 i) pour recevoir une pluralité de bits et un indicateur (XINDB), chaque bit ayant une pre- mière ou une deuxième valeur logique; et des moyens pour conserver la pluralité de bits si l'indicateur (XINDB) a une première valeur ou pour inverser la pluralité de bits si l'indicateur (XINDB) a une deuxième valeur. 33. Système de réception de données (200) selon la revendication 32, caractérisé en ce que l'indicateur (XINDB) a la première valeur pour indiquer que la pluralité de bits n'a pas été inversée avant la réception par les moyens (55_i) pour la réception, et a la deuxième valeur pour indiquer que la pluralité de bits a été inversée avant la réception par les moyens (55_i) pour la réception. 34. Système de réception de données (200) carac- térisé en ce qu'il comprend: un circuit de récepteur (55_i) qui reçoit une pluralité de bits et un indicateur (XINDB), chaque bit ayant une première ou une deuxième valeur logique; et un circuit d'inverseur sélectif qui conserve la pluralité de bits si l'indicateur (XINDB) a une première valeur et qui inverse la pluralité de bits si l'indicateur (XINDB) a une deuxième valeur. 35. Système de réception de données (200) selon la revendication 34, caractérisé en ce que l'indicateur (XINDB) a la première valeur pour indiquer que la pluralité de bits n'a pas été inversée avant la réception par le cir- cuit de récepteur (200) et a la deuxième valeur pour indi- quer que la pluralité de bits a été inversée avant la ré- ception par le circuit de récepteur (200). 36. Procédé de réception de données pour une plu- ralité de bits et un indicateur (XINDB), chaque bit ayant une première ou une deuxième valeur logique, le procédé de réception de données étant caractérisé en ce qu'il comprend les étapes suivantes: la conservation de la pluralité de bits si l'in- dicateur (XINDB) a une première valeur; et l'inversion de la pluralité de bits si l'indica- teur (XINDB) a une deuxième valeur. 37. Procédé de réception de données selon la re- vendication 36, caractérisé en que l'indicateur (XINDB) a la première valeur pour indiquer que la pluralité de bits n'a pas été inversée avant la réception, et a la deuxième valeur pour indiquer que la pluralité de bits a été inver- sée avant la réception.