FR 2789192 A1 20000804 FR 9901179 A 19990202 ADDITIONNEUR CHAINABLE RAPIDE A RETENUE ANTICIPEE L'invention concerne un additionneur chainable élémentaire, fonctionnant à des fréquences élevées, effectuant une sommation binaire de deux bits d'entrée A et B et d'une entrée retenue C. La somme binaire pouvant varier entre 00 et 11, I'additionneur comporte une sortie poids faible SO et une sortie poids fort CO (ou sortie retenue). La table de vérité d'un additionneur chaînable élémentaire 10, représenté schématiquement à la figure la, est donnée par le tableau de la figure lb montrant tous les états binaires possibles des bits d'entrée A, B, C et les états correspondants des sorties poids faible SO et poids fort CO. L'additionneur chaînable élémentaire 10 constitue une brique de base pour la réalisation d'additionneurs pouvant sommer M mots de N bits, M étant un nombre entier supérieur ou égal à 2. La figure 2 montre une architecture typique 20 d'un tel additionneur comportant des additionneurs chaînables élémentaires 10. Un additionneur élémentaire 12 traitant les bits A(i), B(i), C(i) de poids p, avec i=0,1,2,...N-1, reçoit son entrée retenue C de la sortie retenue CO de l'additionneur élémentaire 13 traitant les bits de poids (p-l), sa propre sortie CO attaquant l'entrée retenue C de l'additionneur élémentaire 14 traitant les bits de poids (p+l). Les entrées A et B de l'additionneur élémentaire peuvent servir directement d'entrée à un autre additionneur de même type. Cette notion de chaînabilité suppose une compatibilité des niveaux d'entrée et de sortie. Soit tps le temps de propagation entre les entrées A ou B, et la sortie poids faible SO et soit tpc le temps de propagation entre les entrées A ou B, et la sortie retenue CO d'un additionneur chaînable élémentaire. Pour la somme de deux mots de N bits, il faut un temps total égal à N.tpc+tps. Ainsi le temps de propagation de la structure complète dépend de tpc. Les critères de performances recherchées pour un module additionneur à réaliser en technologie des circuits intégrés sont principalement: - temps de propagation - consommation - circuit fonctionnant avec des tensions d'alimentation à partir de 2,7 volts. La tension maximum est fixée par la tenue en tension de la technologie utilisée. - chaînabilité - sortie SO positionnée avant la retenue CO (soit tpc importante. Afin de pallier les inconvénients de l'art antérieur, I'invention propose un additionneur chaînable recevant trois bits A, B, C pour fournir deux sorties sommes complémentaires et deux sorties retenues complémentaires comprenant: - un premier étage ayant trois paires différentielles P1, P2, P3 recevant chacune un bit respectif A, B, C et son complément A*, B*, C*, les trois paires ayant des branches de sortie communes et étant alimentées chacune par un courant identique 1, les branches de sortie comprenant chacune trois résistances R1, R2, R3 et R4, R5, R6 en série connectées à un potentiel de référence, ces résistances définissant trois noeuds intermédiaires A1, A2, A3 dans la première branche, B1, B2, B3 dans la deuxième branche, les sorties retenues étant prises sur les noeuds A2 et B2, -un deuxième étage comprenant trois autres paires différentielles P4, P5, P6 dont les entrées sont reliées aux noeuds A1 et B3 pour la paire P4, A2 et B2 pour la paire P5 et A3 et B1 pour la paire P6, les paires P4 et P6 ayant chacune une branche commune avec la paire P5 et une branche non commune, les sorties sommes de l'étage additionneur étant constituées chacune par la combinaison, selon une fonction " ou ", des états logiques apparaissant respectivement sur la branche non commune de l'une des paires P4 et P6 et sur la branche commune de l'autre. La structure originale de l'additionneur selon l'invention, comporte l'avantage de réduire au minimum le nombre des couches logiques nécessaires à l'addition. En effet la sortie poids faible est obtenue en deux couches logiques et la sortie retenue est stabilisée avant la sortie poids faible en une seule couche, ce qui réduit notablement les temps de propagation de l'additionneur par rapport aux additionneurs de l'art antérieur. Par couche logique on entend ici les étages élémentaires qui utilisent l'effet amplificateur du transistor (entre sa base et son collecteur) pour passer de l'entrée à la sortie. Ceci par opposition aux effets de type " suiveur " également utilisés ici, qui sont beaucoup plus rapides que les effets amplificateurs, donc négligeables face à ces derniers en termes de temps de propagation. D'autres avantages de cette structure résident dans la minimisation du nombre de composant utilisés et la réduction de la consommation. Dans ce qui suit, le complément logique est indiqué par un astérisque; sur les dessins il est classiquement représenté par une barre surmontant le nom du signal. L'invention sera mieux comprise à la lecture de la description détaillée qui en est faite en référence aux dessins annexés dans lesquels: - les figures la et 1 b déjà décrites représentent respectivement un additionneur chainable élémentaire de l'art antérieur, et sa table de vérité. - la figure 2, déjà décrite, montre une architecture typique d'un additionneur pouvant sommer M mots de N bits, comportant les additionneurs chainables élémentaires de la figure l a. - la figure 3, montre une réalisation, selon l'invention, d'un étage additionneur chaînable élémentaire. - la figure 4 montre un tableau des niveaux et d'états du premier étage de l'additionneur de la figure 3. - la figure 5 montre un tableau d'états du deuxième étage de I'additionneur de la figure 3. - la figure 6 montre un tableau de résultats de l'additionneur de la figure 3. La figure 3 montre un additionneur chaînable élémentaire selon l'invention, réalisé à partir de transistors de type NPN. L'additionneur comporte un premier étage, ayant trois paires différentielles P1, P2, P3, générant deux sorties retenues complémentaires CO et CO* et un deuxième étage, ayant trois autres paires différentielles P4, P5, P6, générant deux sorties sommes complémentaires SO et SO*. L'additionneur est alimenté par un potentiel V par rapport à un O potentiel de référence représenté par une masse M de l'additionneur. Un tension de polarisation Vp par rapport au potentiel V d'alimentation assure la polarisation des bases de transistors générateurs de courant utilisés dans l'additionneur. Dans cette réalisation le potentiel d'alimentation est de -5 volts et le potentiel de polarisation des générateurs de courant est de 1,2 volts par rapport au potentiel d'alimentation de -5 volts, soit de -3,8 volts. En réalité, cette valeur de 1,2 volts est approximative. En effet, ce sont les courants que l'on doit contrôler dans cette structure. Le potentiel de polarisation sera choisi tel que les générateurs (ou sources) de courant utiles aient les valeurs nominales souhaitées. Chaque paire P1, P2, P3 du premier étage de l'additionneur est constituée de deux transistors T1 et T2 pour la paire P1, T3 et T4 pour la paire P2, T5 et T6 pour la paire P3. Les bases des transistors de chaque paire P1, P2, P3 reçoivent respectivement un bit A, B, C pour l'un des transistors de chaque paire et son complément A*, B*, C* pour l'autre transistor. Les émetteurs reliés entre eux de chaque paire différentielle du premier étage sont connectés respectivement aux collecteurs des transistors T7, T8 et T9 fonctionnant en générateurs de courant, imposant un courant I dans chaque paire différentielle, les transistors T7,T8 et T9 étant connectés respectivement par leurs émetteurs au potentiel négatif V par l'intermédiaire des résistances R7, R8 et R9, et par leurs bases à un potentiel de polarisation Vp égal à 1,2 volts. C'est pour une question de précision des courants que l'on insère une résistance (R7, R8, R9) entre l'émetteur du transistor (T7, T8, T9) et I'alimentation négative (-5 volts). Cette résistance s'appelle résistance de dégénérescence et la tension à ses bornes s'appelle la tension de dégénérescence. Dans le cas de la réalisation de la figure 3, on a: Vbe + tension de dégénérescence, égale à environ 1,2 volt. avec Vbe = tension base émetteur des transistors T7, T8 et T9, Donc la tension de dégénérescence est égale à environ 0,5 volt. Cette tension de dégénérescence aurait pu être rendue nulle au prix d'un contrôle des courants moins précis. On pourrait donc réduire cette tension de polarisation (de 1,2 volt) et gagner encore sur la tension d'alimentation minimale. Les collecteurs des transistors attaqués par les bits complémentaires A*, B*, C* sont connectés entre eux à une extrémité d'une première branche comportant trois résistances R1, R2 et R3 en série, I'autre extrémité de la première branche étant relié à la masse M de l'additionneur. De la même façon, les collecteurs des transistors attaqués par les bits A, B, C sont connectés entre eux à une extrémité d'une seconde branche comportant trois autres résistances R4, R5 et R6 en série, I'autre extrémité de la branche étant reliée à la masse M de l'additionneur. Dans la première branche, les trois résistances R1, R2 et R3 connectées en série, définissent trois noeuds intermédiaires, un noeud A1 au point de connexion des résistances R1 et R2, un noeud A2 au point de connexion des résistances R2 et R3, et un noeud A3 au point de connexion de la résistance R3 et les collecteurs des transistors T1, T3 et T5, attaqués par les bits complémentaires A*, B*, C* et dans la seconde branche, les trois autres résistances R4, R5 et R6 connectées en série, définissant trois autres noeuds intermédiaires, un noeud B1 au point de connexion des résistances R4 et R5, un noeud B2 au point de connexion des résistances R5 et R6, et un noeud B3 au point de connexion de la résistance R6 et les collecteurs des transistors T2, T4 et T6 attaqués par les bits A, B, C. Les sorties retenues CO et CO* sont prises sur les noeuds A2 et B2 à travers les jonctions base émetteur d'un transistor suiveur T10 pour la sortie retenue CO et d'un autre transistor suiveur T11 pour la sortie retenue complémentaire CO*, I'un et l'autre transistors suiveurs T10 et Tl l étant reliés par leurs collecteurs à la masse M, et par leurs émetteurs respectivement aux collecteurs de transistors T12 et T13 montés en générateurs de courant, les transistors T12 et T13 étant reliés par leurs émetteurs au potentiel négatif V, respectivement par l'intermédiaire des résistances R10 et Rll 1, leurs bases étant connectées au potentiel de polarisation Vp. Les trois autres paires différentielles P4, P5, P6 du deuxième étage de l'additionneur sont reliées au noeuds A1, A2, A3 et B1, B2, B3 du premier étage à fin de constituer les sorties sommes complémentaires SO et SO* La paire P4 comporte deux transistors T14 et T15, dont les bases sont respectivement reliées aux noeuds A1 et B3, la paire P5 comportant l0 deux transistors T16 et T17 dont les bases sont respectivement reliées aux noeuds A2 et B2 à travers les jonctions base émetteur des transistors suiveurs T10 et Tl1, la paire P6 comportant deux transistors T18 et T19 dont les bases sont reliées respectivement aux noeuds A3 et B1. Les émetteurs reliés entre eux des transistors de chaque paire différentielle P4, P5, P6 du deuxième étage sont connectées respectivement aux collecteurs de transistors T20, T21 et T22 fonctionnant en générateurs de courant, imposant un même courant dans chacune des paires différentielles P4, P5 et P6, les transistors T20, T21 et T22 étant connectés par leurs émetteurs au potentiel négatif V, respectivement par l'intermédiaire de résistances de dégénérescence R12, R13 et R14, et par leurs bases au potentiel de polarisation Vp. Les paires P4 et P6 ont chacune une branche commune avec la paire P5 et une branche non commune. Le transistor T14 de la branche non commune de la paire P4 se trouve connecté par son collecteur à la masse M à travers une résistance R15, les collecteurs des transistors T15 et T16 de la branche commune des paires P4 et P5 étant reliés entre eux et étant reliés à la masse M par l'intermédiaire d'une résistance de charge commune R16. D'une façon symétrique, les collecteurs des transistors T17 et T18 de la branche commune des paires différentielles P5 et P6 sont reliés entre eux et étant reliés à la masse M par l'intermédiaire d'une résistance de charge commune R17. Le transistor T19 de la branche non commune de la paire différentielle P6, se trouve connecté par son collecteur à la masse M à travers une résistance R18 Les sorties sommes SO et SO* de l'étage additionneur fournissent des états logiques qui sont constitués par une combinaison, selon une fonction " ou ", des états logiques apparaissant sur la branche non commune de l'une des paires P4 et P6 et sur la branche commune de l'autre. Pour la sortie SO on combine selon une fonction " ou " l'état logique présent sur les collecteurs des transistors T15, T16 (branche commune à P4 et P5) et l'état logique présent sur le collecteur du transistor T19 (branche non commune de P6). Symétriquement pour la sortie SO* on combine les états logiques présents sur les collecteurs de T14 et de T17, T18. Pour la sortie SO*, on utilise des transistors T23 et T24 dont les collecteurs sont reliés à la masse M et les émetteurs reliés entre eux et au collecteur d'un transistor T25 monté en générateur de courant, le transistor T25 étant relié par son émetteur au potentiel négatif V par l'intermédiaire d'une résistance R19, sa base étant reliée au potentiel de polarisation Vp. La base du transistor T24 est reliée au collecteur du transistor 114 de la branche non commune de la paire P4, la base du transistor T23 étant reliée aux collecteurs des transistors T17, T18 de la branche commune des paires P5 et P6. Pour la sortie SO, on utilise des transistors T26 et T27 dont les collecteurs sont reliés à la masse M et les émetteurs reliés entre eux et au collecteur d'un transistor T28 monté en générateur de courant, le transistor T28 étant relié par son émetteur au potentiel négatif V par l'intermédiaire d'une résistance R20, et par sa base au potentiel de polarisation Vp. La base du transistor T26 est reliée au collecteur du transistor T19 de la branche non commune de la paire P6, la base du transistor T27 étant reliée aux collecteurs des transistors T15, T16 de la branche commune des paires P4 et P5. Les sorties sommes SO et SO* de!'additionneur s'effectuent respectivement sur les émetteurs de transistors T26 et T27 et sur les émetteurs des transistors T23 et T24. Nous allons par la suite décrire le fonctionnement de l'additionneur selon l'invention. Soit le courant imposé dans chaque paire différentielle P1, P2, P3 du premier étage de l'additionneur. Les résistances R1, R2, R3 de la première branche et les résistances R4, R5, R6 de la seconde branche ont la même valeur R. Selon l'état binaire des bits A, B, C le courant dans chacune des branches pourra prendre les valeurs 0, I, 2.1, 3.1. Supposons d'une façon arbitraire pour rendre plus facile l'explication du fonctionnement que la tension d'alimentation V est égale à 10.R.I, ce qui permet de calculer les valeurs des tensions, exprimées en nombre de fois R.I, apparaissant au niveaux des noeuds A1, A2, A3 et B1, B2, B3 en fonction des états logiques pris par les bits A, B, C. Afin de ne pas avoir recours à des seuils de comparaison, ont effectue des comparaisons différentielles croisées autrement dit on compare A1 avec B3, A2 avec B2 et A3 avec B1. Ces comparaisons sont réalisées par le second étage de l'additionneur tel qu'il a été décrit précédemment. Le tableau de la figure 4, dont le trois premières colonnes en partant de la gauche rappellent la table de vérité de l'additionneur, montrent en fonction de la sommes des trois bits d'entrée A+B+C, les tensions aux différents noeud A1, A2, A3 et B1, B2, B3 des deux branches du premier étage de l'additionneur ainsi que l'états des comparaison (B1 B2) et (A2>B2) à partir de ces tensions. Les valeurs des tensions aux différents noeuds sont présentées dans le tableau de la figure 4 sous la forme d'un nombre de fois R.I. On constate que la colonne (A2>B2) correspond à la sortie CO souhaitée. On dispose donc de la sortie CO en une seule couche électronique, le temps de propagation des suiveurs T10 et Tll étant négligeable. Par ailleurs les trois dernières colonnes du tableau de la figure 4 représentant les états des comparaison, montrent que l'on a un code thermométrique, les " 1 " remplaçant progressivement les " 0 " de colonne en colonne, ce qui permet de créer la fonction logique, réalisée par le deuxième étage de l'additionneur, et dont les états sont montrés sur le tableau de la figure 5. On obtient ainsi un " 1 " (quatre dernières colonnes du tableau de la figure 5) qui se déplace de colonne en colonne en fonction de la somme des bits (A+B+C). Cette fonction est un index mobile analogue à celle qui existe dans un convertisseur analogique numérique de type " flash ". L'index mobile sert à sélectionner une entrée de mémoire morte dont la sortie donne la valeur numérique attendue. Dans le cas de l'additionneur de la figure 3, la sortie CO étant déjà obtenue au niveau du premier étage de l'additionneur, il ne reste qu'à décoder la sortie somme SO. La sortie somme SO s'obtient en faisant le " ou " câblé des colonnes (B3 résulte directement de ces constatations. Il est à remarquer que la sortie CO peut être obtenue en faisant le " ou " câble des deux dernières colonnes du tableau de la figure 5, mais de ce fait la sortie retenue n'aurait pas été anticipée. Il aurait été possible également d'obtenir la sortie somme SO sous forme de logique combinatoire, cependant ceci conduit à un empilement de transistors plus nombreux nécessitant l'utilisation d'une tension d'alimentation plus élevée, donc un additionneur moins performant. Les suiveurs T 10 et T11 assurent la sortance de la retenue CO et son complément CO* tout en assurant la compatibilité des niveaux avec un élément additionneur de même type. La valeur minimale nécessaire pour l'unité de tension R.l doit permettre de commuter correctement les comparateurs réalisés par les paires différentielles de l'additionneur élémentaire. Une valeur de environ millivolts est suffisante pour l'interprétation des niveaux logiques et évite de saturer l'un des transistors. La valeur différentielle des sorties complémentaires SO et SO* est au minimum de 2.R.I, et cette tension différentielle, sortant par les transistors suiveurs T23, T24 et T26, T27 permet d'entrer directement sur des additionneurs de même type satisfaisant ainsi à la condition de chaînabilité. Par ailleurs il est " électriquement meilleur " sous faible impédance, d'entrer les niveaux des sorties complémentaires CO, CO* sur le comparateur d'index mobile (paire différentielle P5), plutôt que d'utiliser directement les niveaux des noeuds A2, B2. Le comparateur à index mobile comporte l'avantage de ne pas nécessiter d'empiler des transistors. Il faut veiller à ce que les transistors ne saturent pas en limitant la valeur R.I utilisée en charge, tout en assurant un niveau correct en sortie différentielle. Une valeur de R.l de 150 millivolts est convenable. La réalisation des " ou " câblés par des transistor bipolaires revient en fait à utiliser ces derniers comme des suiveurs plutôt que comme des amplificateurs, ce qui est plus rapide. L'additionneur élémentaire chaînable selon l'invention peut lo fonctionner avec une tension d'alimentation minimale d'environ 2,7 volts, grâce à l'absence d'empilement de transistors, ce qui permet de limiter la dissipation de puissance. Un additionneur élémentaire complet selon l'invention nécessite 28 transistors ce qui est inférieur au nombre de transistors nécessaires aux additionneurs en technologie CMOS ou ECL. A tension d'alimentation donnée, il est possible de faire varier la puissance consommée en faisant varier le courant I injecté. Les résistances varient inversement au courant (produit R.l constant). L'intérêt de faire varier la puissance est de permettre de diminuer les temps de propagation et donc d'augmenter inversement proportionnellement la fréquence de fonctionnement. Le tableau de la figure 6 montre des résultats obtenus pour une réalisation de l'additionneur selon l'invention, dont les résistances ont les valeurs suivantes: Branches des paires P1, P2, P3:R1 à R6 = 320 ohms Branches des paires P4, P5, P6: R15 à R18 =1000 ohms Générateurs de courant: R7, R8, R9 = 1800 ohms; R10, R 1, R19, R20 = 5000 ohms R12 à R14 =3400 ohms On peut voir sur ce tableau que le fait de multiplier par deux la consommation, divise par deux le temps de propagation. Si les courants sont fixés, la consommation est proportionnelle à la tension d'alimentation. Le temps de propagation le plus long correspond aux cas o le résultat de la somme des bits (A+B+C) passe de 0 à 3 ou de 3 à 0, sachant que dans ces cas, I'index mobile doit se déplacer de trois positions séquentiellement. On constate que sur une large plage de fonctionnement tps est sensiblement égal à deux fois tpc, dans tous les cas tpc est plus petit que tps. Les autres technologies proposées dans l'état de l'art restent moins économiques et moins performantes que celle proposée par l'invention. Dans certains cas la structure ne traite que la propagation de la retenue. La structure décrite peut être utilisée dans une variante avec une tension d'alimentation de 3 volts permettant une diminution de la consommation. L'additionneur chaînable peut être utilisé dans toutes les applications numériques nécessitant des additions rapides, en particulier, dans des algorithmes de traitement de signal rapide en temps réel (utilisation dans la réalisation de filtres à réponse impulsionnelle). REVENDICATIONS 1. Additionneur chaînable recevant trois bits A, B, C pour fournir deux sorties sommes complémentaires (SO,SO*), et deux sorties retenues complémentaires (CO,CO*) comprenant: - un premier étage ayant trois paires différentielles P1, P2, P3 recevant chacune un bit respectif A, B, C et son complément A*, B*, C*, les trois paires ayant des branches de sortie communes et étant alimentées chacune par un courant identique 1, les branches de sortie comprenant chacune trois résistances R1, R2, R3 et R4, R5, R6 en série connectées à un potentiel de référence (M), ces résistances définissant trois noeuds intermédiaires A1, A2, A3 dans une première branche et B1, B2, B3 dans une deuxième branche, les sorties retenues étant prises sur les noeuds A2 et B2, -un deuxième étage comprenant trois autres paires différentielles P4, P5, P6 dont les entrées sont reliées aux noeuds A1 et B3 pour la paire P4, A2 et B2 pour la paire P5 et A3 et B1 pour la paire P6, les paires P4 et P6 ayant chacune une branche commune avec la paire P5 et une branche non commune, les sorties sommes de l'étage additionneur étant constituées chacune par la combinaison, selon une fonction " ou ", des états logiques apparaissant respectivement sur la branche non commune de l'une des paires P4 et P6 et sur la branche commune de l'autre. 2. Additionneur chaînable selon la revendication 1, caractérisé en ce qu'il est alimenté par un potentiel V par rapport à un potentiel de référence représenté par une masse (M) de l'additionneur et en ce que chaque paire P1, P2, P3 du premier étage de l'additionneur est constituée de deux transistors, T1 et T2 pour la paire P1, T3 et T4 pour la paire P2, T5 et T6 pour la paire P3, les bases des transistors de chaque paire P1, P2, P3 recevant respectivement le bit A, B, C pour l'un des transistors de chaque paire et son complément A*, B*, C* pour l'autre transistor, les émetteurs reliés entre eux de chaque paire différentielle du premier étage, étant connectés respectivement aux collecteurs de transistors T7,T8 et T9 fonctionnant en générateurs de courant, imposant le courant I dans chaque paire différentielle, ces transistors T7, T8 et T9 étant connectés respectivement par leurs émetteurs au potentiel V par l'intermédiaire de résistances R7, R8 et R9, et par leurs bases à un potentiel de polarisation Vp, les collecteurs des transistors attaqués par les bits complémentaires A*, B*, C* étant connectés entre eux à une extrémité de la première branche comportant les trois résistances R1, R2 et R3 en série, l'autre extrémité de la première branche étant relié à la masse (M) de l'additionneur, les collecteurs des transistors attaqués par les bits A, B, C étant connectés entre eux à une extrémité de la seconde branche comportant les trois autres résistances R4, R5 et R6 en série, I'autre extrémité de la branche étant relié à la masse (M) de l'additionneur, les trois résistances R1, R2 et R3 de la première branche connectées en série, définissant les trois noeuds intermédiaires, le noeud A1, au point de connexion des résistances R1 et R2, le noeud A2 au point de connexion des résistances R2 et R3, et le noeud A3 au point de connexion de la résistance R3 et les collecteurs des transistors T1, T3 et T5, attaqués par les bits complémentaires A*, B*, C* et dans la seconde branche, les trois autres résistances R4, R5 et R6 connectées en série, définissant trois autres noeuds intermédiaires, le noeud B1 au point de connexion des résistances R4 et R5, le noeud B2 au point de connexion des résistances R5 et R6, et le noeud B3 au point de connexion de la résistance R6 et les collecteurs des transistors T2, T4 et T6 attaqués par les bits A, B, C. 3. Additionneur chaînable selon la revendication 2, caractérisé en ce que les sorties retenues (CO,C0O*) sont prises sur les noeuds A2 et B2 à travers les jonctions base émetteur d'un transistor suiveur T10 pour la sortie retenue (CO) et d'un autre transistor suiveur Tl pour la sortie retenue complémentaire (CO*), I'un et l'autre transistors suiveurs (T10, Tll) étant reliés par leurs collecteurs à la masse (M), et par leurs émetteurs respectivement aux collecteurs de transistors T12 et T13 montés en générateurs de courant, ces transistors T12 et T13 étant reliés par leurs émetteurs au potentiel négatif V, respectivement par l'intermédiaire des résistances R10 et R11l, leurs bases étant connectées au potentiel de polarisation Vp. 4. Additionneur chaînable selon l'une des revendications 2 ou 3, caractérisé en ce que les trois autres paires différentielles P4, PS, P6 du deuxième étage de l'additionneur sont reliées au noeuds A1, A2, A3 et B1, B2, B3 du premier étage à fin de constituer les sorties sommes complémentaires (SO,SO*), la paire P4 comportant deux transistor T14 et T15, dont les bases sont respectivement reliées aux noeuds A1 et B3, la paire P5 comportant deux transistors T16 et T17, dont les bases sont respectivement reliées aux noeuds A2 et B2 à travers les jonctions base l0 émetteur des transistors suiveurs T 10 et Tl1, la paire P6 comportant deux transistors T18 etT19, dont les bases sont reliées respectivement aux noeuds A3 et B1, les émetteurs reliés entre eux de chaque paire différentielle P4, PS, P6 du deuxième étage étant connectées respectivement aux collecteurs de transistors T20,T21 et T22 fonctionnant en générateurs de courant, imposant un même courant dans chacune des paires différentielles P4, PS, P6, ces transistors T20,T21 et T22 étant connectés par leurs émetteurs au potentiel V, respectivement par l'intermédiaire de résistances de dégénérescence R12, R13 et R14, et par leurs bases au potentiel de polarisation Vp, le transistor T14 de la branche non commune de la paire P4 se trouvant connecté par son collecteur à la masse (M) à travers une résistance R15, les collecteurs des transistors T15,T16 de la branche commune des paires P4 et P5 étant reliés entre eux et étant reliés à la masse (M) par l'intermédiaire d'une résistance de charge commune R16 et d'une façon symétrique, les collecteurs des transistors T17 et T18 de la branche commune des paires différentielles P5 et P6 étant reliés entre eux et étant reliés à la masse (M) par l'intermédiaire d'une résistance de charge commune R17, le transistor T19 de la branche non commune de la paire différentielle P6, se trouvant connecté par son collecteur à la masse (M) à travers une résistance R1 8. 5. Additionneur chaînable selon la revendication 4, caractérisé en ce que pour la sortie SO on combine selon une fonction " ou " I'état logique présent sur les collecteurs des transistors T15, T16 de la branche commune à P4 et P5 et l'état logique présent sur le collecteur du transistor T19 de la branche non commune de P6, et symétriquement pour la sortie SO* on combine les états logiques présents sur les collecteurs des transistors T14 et de T17, T18, et en ce que pour la sortie SO*, on utilise des transistors T23 et T24 dont les collecteurs sont reliés à la masse (M) et les émetteurs reliés entre eux et au collecteur d'un transistor T25 monté en générateur de courant, ce transistor T25 étant relié par son émetteur au potentiel V par l'intermédiaire d'une résistance R19, sa base étant reliée au potentiel de polarisation Vp, la base du transistor T24 étant reliée au collecteur du transistor Tl14 de la branche non commune de la paire P4, la base du O transistor T23 étant reliée aux collecteurs des transistors T17, T18 de la branche commune des paires P5 et P6, et en ce que pour la sortie SO, on utilise des transistors T26 et T27 dont les collecteurs sont reliés à la masse (M) et les émetteurs reliés entre eux et au collecteur d'un transistor T28 monté en générateur de courant, ce transistor T28 étant relié par son i5 émetteur au potentiel V par l'intermédiaire d'une résistance R20, et par sa base au potentiel de polarisation Vp, la base du transistor T26 étant reliée au collecteur du transistor T19 de la branche non commune de la paire P6, la base du transistor T27 étant reliée aux collecteurs des transistors T15, T16 de la branche commune des paires P4 et P5. 6. Additionneur chaînable selon l'une des revendications 1 à 5, caractérisé en ce qu'il est réalisé à partir de transistors de type NPN, le potentiel V étant négatif par rapport à la masse (M) de l'additionneur.