FR 2785079 A1 20000428 FR 9913265 A 19991025 DISPOSITIF DE STOCKAGE A SEMI-CONDUCTEUR ET PROCEDE POUR SA COMMANDE DESCRIPTION La présente invention concerne un dispositif de stockage à semiconducteur. La présente invention concerne plus particulièrement un dispositif de stockage à semi-conducteur pouvant continuer à fonctionner sans anomalie dans son ensemble, même en cas de défaillance de certains transistors de mémoire dans une cellule de mémoire, dans lequel des informations sont écrites et lues en appliquant et en recevant des électrons par l'intermédiaire d'un film isolant à effet tunnel, tel qu'une EEPROM, une mémoire flash, une EPROM, une FFRAM (mémoire utilisant l'effet ferroélectrique). L'EEPROM est un exemple de dispositif de stockage à semi-conducteur pouvant réécrire des données électriquement et les conserver dans un état non- alimenté. Une telle EEPROM, comme représenté sur la figure 4, est structurée de façon à ce que des cellules de mémoire, constituées chacune d'une paire d'un transistor de mémoire MT et d'un transistor de sélection ST, soient agencées sous forme de matrice à la fois dans les directions verticale et horizontale. Dans ce dispositif de stockage à semi-conducteur, les sources respectives des cellules de mémoire sont couplées de manière à constituer une ligne de sources ASG (matrice de sources à la masse). Les drains des cellules de mémoire agencées verticalement sont couplés de manière à constituer chaque ligne de bits BL. Les électrodes de grille des transistors de sélection ST agencés horizontalement sont couplées de manière à constituer chaque ligne de mots WLn. Pour que certains transistors de sélection des cellules de mémoire couplées verticalement puissent être sélectionnés de manière collective, des lignes de colonnes COLn sont prévues. Les sorties des lignes de colonnes sont respectivement connectées aux lignes de bus de données. D'autre part, Vsl sert à appliquer une tension de référence (tension d'amplification) Vref aux transistors de mémoire. La structure en coupe de la cellule de mémoire est représentée sur la figure 5. Comme on le voit d'après la figure 5, un transistor de sélection ST et un transistor de mémoire MT sont formés dans un substrat de semi-conducteur de type P. Le transistor de sélection est formé de manière à avoir la structure suivante. Une grille couplée à la ligne de mots WL est fournie par l'intermédiaire d'un film d'oxyde de grille et une région de drain N+ 2 et une région de source N+ 3 sont prévues des deux côtés de la grille. Le transistor de mémoire MT est formé de manière à avoir la structure suivante. Une grille flottante 6 est formée par l'intermédiaire d'un film d'oxyde de grille et une grille de commande CG est formée par l'intermédiaire d'un film isolant entre couches 7. Une région de drain 3, servant également de région de source du transistor de sélection cidessus ST et une région de source 4 sont prévues des deux côtés de la grille de commande CG dans une structure à deux étages. Le film d'oxyde de grille 5 de la région de drain 3 du transistor de mémoire MT comporte une fenêtre à effet tunnel partiel 5a destinée à favoriser l'effet tunnel des électrons. Les régions de drain 2 des transistors de sélection ST des cellules de mémoire agencées horizontalement sur la face du papier, sont couplées de manière à former une ligne de bits BL. Les grilles des transistors de sélection des cellules de mémoire agencées verticalement par rapport à la face du papier sont couplées de manière à former une ligne de mots WL. Les régions de source des transistors de mémoire MT sont couplées de manière à former une ASG. Le fonctionnement de ce transistor de mémoire s'effectue comme suit. Comme on le voit d'après la figure 6, dans un état d'effacement H avec des données de "1", même si une tension Vd est appliquée entre la source et le drain, quasiment aucun courant de drain ne s'écoule. D'autre part, dans un état d'écriture L avec des données de "0", le courant de drain s'écoule. Ainsi, l'état d'écriture du transistor de mémoire peut se distinguer de l'état d'effacement. En se référant aux figures 7(a) à 7(d), une explication va être fournie de la relation entre les tensions appliquées dans les opérations d'effacement, d'écriture et de lecture. Premièrement, l'opération d'écriture conduisant à l'état de "1" est exécutée comme suit. Comme on le voit d'après la figure 7(a), une forme d'onde de tension d'impulsions VCG de Vpp à un potentiel haut est appliquée à la grille de commande d'un transistor de mémoire MT par l'intermédiaire d'un transistor de sélection d'octet BST. Une ligne de bits BL et une source d'ASG sont connectées à la masse GND. Ainsi, des électrons sont injectés dans la grille flottante par l'intermédiaire d'une fenêtre à effet tunnel 5a, de façon à ce que le transistor de mémoire soit placé dans un état d'effacement. L'opération d'écriture conduisant à l'état de "0" est exécutée comme suit. Comme on le voit d'après la figure 7(b), la forme d'onde de tension d'impulsions VCG de Vpp au potentiel haut est appliquée à la ligne de bits BL. La ligne de sources ASG est placée dans un état ouvert et la grille de commande CG du transistor de mémoire est connectée à la masse GND. Ainsi, les électrons stockés dans la grille flottante sont extraits, de sorte que le transistor de mémoire est placé dans l'état d'écriture. Pour écrire "1" (effacement) dans une autre colonne pendant que "0" est écrit dans la colonne pertinente, comme on le voit d'après la figure 7(c), avec la ligne de sources ASG et la grille de commande CG placées dans le même état que l'état d'écriture de "0", la ligne de bits BL est connectée à la masse GND. L'opération de lecture va être exécutée comme suit. Comme on le voit d'après la figure 7(d), une tension de référence Vref est appliquée à la grille de commande CG et un potentiel prescrit est appliqué à la ligne de bits BL. Dans ce cas, si les données stockées sont "1" (état d'effacement), comme décrit ci-dessus, quasiment aucun courant ne s'écoule. En conséquence, le potentiel prescrit est délivré en sortie tel quel et détecté en tant que données de "1". Si les données sont "0" (état d'écriture), comme décrit ci-dessus, le courant s'écoule de sorte que la tension diminue pour fournir un potentiel bas, comme on le voit d'après la figure 7(d). De cette manière, l'état d'effacement et l'état d'écriture peuvent se distinguer l'un de l'autre. Un tel dispositif de stockage à semi-conducteur est constitué d'un grand nombre des cellules de mémoire ci- dessus agencées sous forme de matrice. Une EEPROM, par exemple, est constituée de plusieurs milliers à plusieurs centaines de milliers de cellules de mémoire. Si l'une quelconque de ces cellules de mémoire présente une défaillance, l'ensemble du dispositif à semi- conducteur ne fonctionne pas normalement. Pour réparer une telle défaillance partielle à une étape initiale de la fabrication du dispositif de stockage à semi- conducteur, une technique a été proposée, qui remplace une cellule de mémoire défectueuse par une cellule de mémoire normale pour la réparation. Une telle panne se produit rarement. Toutefois, si une panne d'une cellule de mémoire unique se produit tandis que le dispositif de stockage à semi-conducteur installé dans un système fonctionne normalement, il ne peut pas être réparé. En particulier, comme décrit ci-dessus, il est vraisemblable qu'un dispositif de stockage à semi- conducteur produise un claquage de diélectrique dans une portion de fenêtre à effet tunnel comme décrit ci- dessus. Pendant qu'il fonctionne pendant une longue durée, il peut produire un claquage de diélectrique. Ceci diminue la fiabilité du dispositif de stockage à semi-conducteur. Dans l'EEPROM classique, par exemple, un film d'oxyde de silicium ayant une épaisseur de 90 A ou moins a été utilisé comme film isolant de grille. En conséquence, tandis que l'EEPROM est utilisée de manière répétée, elle se détériore pendant l'effet tunnel, conduisant à un claquage de diélectrique. La présente invention a été réalisée pour résoudre les problèmes décrits ci-dessus. Un premier but de la présente invention consiste à fournir un dispositif de stockage à semi-conducteur fiable pouvant fonctionner normalement, même lorsque certains transistors dans les cellules de mémoire souffrent d'une défaillance. Un deuxième but de la présente invention consiste à fournir un procédé de commande d'un tel dispositif de stockage à semi- conducteur amélioré. Pour atteindre le premier but, selon la présente invention, il est fourni un dispositif de stockage à semi-conducteur comprenant une pluralité de cellules de mémoire constituées sous forme de matrice dans un substrat de semi-conducteur, dont l'écriture et la lecture pour chacune d'entre elles sont effectuées par l'intermédiaire d'une ligne de mots et d'une ligne de bits, dans lequel chacune des cellules de mémoire comporte deux transistors de mémoire connectés en série. Dans cette configuration, même si l'un quelconque des transistors de mémoire produit un inconvénient quelconque tel qu'un claquage de diélectrique, le transistor de mémoire est court-circuité et l'autre transistor de mémoire des deux transistors de mémoire fonctionne normalement. Ceci améliore fortement la fiabilité du dispositif de stockage à semi-conducteur. La connexion en série implique ici que la source du premier transistor de mémoire soit connectée au drain de l'autre transistor. Un premier aspect du dispositif est un dispositif de stockage à semiconducteur comprenant une pluralité de cellules de mémoire comportant chacune un transistor de sélection et des moyens à transistors de mémoire, l'écriture et la lecture pour chacun d'entre eux étant effectuées d'une manière telle qu'une tension est appliquée à une ligne de mots et à une ligne de bits des moyens à transistors de mémoire, de façon à ce que l'écriture et l'effacement des données soient exécutés par effet tunnel des électrons par l'intermédiaire d'un film isolant de grille, dans lequel lesdits moyens à transistors de mémoire comprennent deux transistors de mémoire connectés en série. Comme décrit ci-dessus, puisque les moyens à transistor de mémoire qui sont susceptibles de produire un claquage de diélectrique pendant une utilisation de longue durée sont composés d'une pluralité de transistors reliés en série, même si un transistor de mémoire principal pour lequel l'écriture est faite précédemment se détériore, l'autre transistor de mémoire fonctionne instantanément comme un transistor auxiliaire. Ceci permet au dispositif de stockage à semiconducteur de continuer à fonctionner normalement et de manière fiable en tant que mémoire. Puisque ces deux transistors de mémoire sont reliés en série et qu'une quantité de courant a décru, une puissance de supposition totale n'augmente pas. Un deuxième aspect du dispositif est un dispositif de stockage à semiconducteur selon le premier aspect, dans lequel lesdites cellules de mémoire comprennent des transistors de mémoire agencés sous forme de matrice dans un substrat de semi-conducteur, chaque dite cellule de mémoire ayant trois transistors qui sont une connexion en série d'un transistor de sélection et d'une paire de transistors de mémoire. Un troisième aspect du dispositif est un dispositif de stockage à semiconducteur selon le deuxième aspect, dans lequel chaque dit transistor de mémoire est une EEPROM comprenant une grille flottante formée sur la surface d'un substrat de semi-conducteur par l'intermédiaire d'un film isolant à effet tunnel, une grille de commande formée sur ladite grille flottante par l'intermédiaire d'un film diélectrique et une région de source et de drain formée dans ledit substrat de semi-conducteur. Un quatrième aspect du dispositif est un dispositif de stockage à semiconducteur selon le deuxième aspect, dans lequel chaque dit transistor de mémoire est une EEPROM comprenant une grille flottante formée sur la surface d'un substrat de semi-conducteur par l'intermédiaire d'un film isolant à effet tunnel, une grille de commande formée sur ladite grille flottante par l'intermédiaire d'un film diélectrique fait d'un film ferroélectrique et une région de source et de drain formée dans ledit substrat de semi-conducteur. Un cinquième aspect du dispositif est un dispositif de stockage à semiconducteur selon le premier aspect, comprenant: une pluralité de cellules de mémoire agencées sous forme de matrice constituées chacune d'une connexion en série d'un transistor de sélection et des régions de source et de drain d'un premier et d'un deuxième transistors de mémoire; une pluralité de lignes de mots, connectées chacune auxdits transistors de sélection desdites cellules de mémoire agencées dans une direction prescrite, les grilles de commande desdits premiers transistors de mémoire et desdits deuxièmes transistors de mémoire en parallèle avec ladite ligne de mots étant connectées à ladite ligne de mots par l'intermédiaire d'un premier transistor de sélection d'octet et un deuxième transistor de sélection d'octet; une pluralité de lignes de drains, reliant chacune les drains desdits transistors de sélection dans lesdites cellules de mémoire agencées de façon perpendiculaire à ladite direction prescrite; et une pluralité de lignes de sources reliant chacune les sources desdits deuxièmes transistors de mémoire dans lesdites cellules de mémoire. Un sixième aspect du procédé est un procédé de commande d'un dispositif de stockage à semi-conducteur dans lequel une cellule de mémoire est constituée d'une connexion en série d'un transistor de sélection et de régions de source et de drain d'un premier et d'un deuxième transistors de mémoire pour lesquels l'écriture et l'effacement de données sont exécutées par effet tunnel des électrons par l'intermédiaire d'un film isolant de grille, comprenant les étapes consistant à: appliquer respectivement un potentiel haut aux grilles de commande dudit premier et dudit deuxième transistors de mémoire, pour mettre ladite ligne de bits et ladite ligne de sources à un potentiel bas, de façon à ce que chaque cellule de mémoire en question soit placée dans un état effacé; appliquer le potentiel haut à ladite ligne de bits pour mettre les grilles de commande dudit premier et dudit deuxième transistor de mémoire au potentiel bas, de façon à ce que des données soient écrites dans ledit premier transistor de mémoire; mettre ladite ligne de bits et la grille de commande dudit premier transistor de mémoire au potentiel haut et mettre la grille de commande dudit deuxième transistor de mémoire au potentiel bas, de façon à ce que des données soient écrites dans ledit deuxième transistor de mémoire; et appliquer un potentiel de référence aux grilles de commande dudit premier et dudit deuxième transistors de mémoire pour produire une tension appliquée à ladite ligne de bits telle que les données soient lues à partir de la cellule de mémoire en question. Un septième aspect du procédé est un procédé selon le sixième aspect, comprenant une pluralité de cellules de mémoire agencées sous forme de matrice, chaque dite cellule de mémoire comprenant trois transistors connectés en série, lesdits trois transistors étant constitués d'un transistor de sélection et d'un premier et d'un deuxième transistors de mémoire, la source et le drain de chaque transistor étant connectés au drain et à la source d'un transistor adjacent; une pluralité de lignes de mots, connectées chacune auxdits transistors de sélection desdites cellules de mémoire agencées dans une direction prescrite; une pluralité de lignes de drains reliant chacune les drains desdits transistors de sélection desdites cellules de mémoire agencées dans une direction perpendiculaire à ladite direction prescrite; et une pluralité de lignes de sources reliant chacune les sources desdits deuxièmes transistors de mémoire desdites cellules de mémoire, comprenant les étapes consistant à: appliquer respectivement un potentiel haut aux grilles de commande dudit premier et dudit deuxième transistors de mémoire, pour mettre ladite ligne de bits et ladite ligne de sources à un potentiel bas, de façon à ce que chaque cellule de mémoire soit placée dans un état effacé; appliquer le potentiel haut à ladite ligne de bits pour mettre les grilles de commande dudit premier et dudit deuxième transistor de mémoire au potentiel bas, de façon à ce que des données soient écrites dans ledit premier transistor de mémoire; mettre ladite ligne de bits et la grille de commande dudit premier transistor de mémoire au potentiel haut et mettre la grille de commande dudit deuxième transistor de mémoire au potentiel bas, de façon à ce que des données soient écrites dans ledit deuxième transistor de mémoire; et appliquer un potentiel de référence aux grilles de commande dudit premier et dudit deuxième transistor de mémoire pour produire une tension appliquée à ladite ligne de bits telle que les données soient lues à partir de la cellule de mémoire en question. Un huitième procédé est un procédé selon le sixième aspect, dans lequel le potentiel de référence des grilles de commande dudit premier et dudit deuxième transistor de mémoire est déterminé en se basant sur la caractéristique courant-tension d'une cellule modèle dans laquelle l'un dudit premier et dudit deuxième transistors de mémoire est cassé. Le dispositif de stockage à semi-conducteur selon la présente invention diminue fortement la mortalité due à une défaillance du transistor de mémoire pendant le fonctionnement par des utilisateurs (ou des clients), fournissant ainsi un dispositif de stockage à semi-conducteur avec une très haute fiabilité. Le procédé de commande selon la présente invention permet d'effectuer simplement l'écriture pour les deux transistors de mémoire connectés en série, de sorte que le transistor de sélection pour le deuxième transistor de mémoire n'est pas requis. Ceci contribue à la miniaturisation des zones de puce. Les buts et caractéristiques ci-dessus de la présente invention, ainsi que d'autres, deviendront plus évidents d'après la description suivante effectuée conjointement avec les dessins annexés. La figure 1 est un schéma de circuit d'une EEPROM selon un mode de réalisation du dispositif de stockage à semi-conducteur selon la présente invention; la figure 2 est une vue en coupe d'une structure de semi-conducteur d'une cellule de mémoire représentée sur la figure 1; les figures 3(a) à 3(d) montrent un diagramme des temps destiné à expliquer le procédé d'effacement, d'écriture et de lecture, dans le dispositif de stockage à semi-conducteur de la figure 1; la figure 4 est un schéma de circuit d'une EEPROM classique; la figure 5 est une vue en coupe d'une structure de semi-conducteur d'une cellule de mémoire représentée sur la figure 4; la figure 6 est une courbe destinée à expliquer le fonctionnement d'un transistor de mémoire représenté sur la figure 4; et les figures 7(a) à 7(d) montrent un diagramme des temps destiné à expliquer le procédé d'effacement, d'écriture et de lecture dans l'EEPROM de la figure 4; et la figure 8 est un schéma comparatif entre le transistor de mémoire de la présente invention et le transistor de mémoire classique. En référence aux dessins, une explication va être fournie sur un dispositif de stockage à semi-conducteur selon la présente invention et son procédé de commande. La figure 1 est un schéma de circuit d'un mode de réalisation du dispositif de stockage à semi-conducteur selon la présente invention. Comme on le voit d'après la figure 1, le dispositif de stockage à semi- conducteur est constitué de cellules de mémoire P comportant chacune un transistor de mémoire MT formé dans une matrice à la fois dans les directions verticale et horizontale, sur un substrat de semi- conducteur, dont la lecture et l'écriture sont effectuées par l'intermédiaire de chaque ligne de mots Wn et chaque ligne de bits Bm, dans lequel le transistor de mémoire MT de chaque cellule de mémoire P comporte un premier transistor de mémoire MT1 et un deuxième transistor de mémoire MT2 connectés en série. La figure 1 montre l'EEPROM ayant une telle configuration. De façon spécifique, dans chaque cellule de mémoire, un transistor de mémoire MT et un transistor de sélection ST sont connectés en série. Les électrodes de grilles des transistors de sélection ST des cellules de mémoire agencées horizontalement sont couplées de manière à constituer chaque ligne de mots WLn. Les drains des transistors de sélection ST des cellules de mémoire agencées verticalement sont couplés de manière à constituer chaque ligne de bits BL. Les sources respectives des transistors de mémoire MT sont couplées de manière à constituer une ligne de sources ASG (matrice de sources à la masse). Ce mode de réalisation est caractérisé en ce que chacun des transistors de mémoire MT est constitué de deux transistors de mémoire, c'est-à-dire le premier transistor de mémoire MT1 et le deuxième transistor de mémoire MT2. De façon spécifique, le drain du premier transistor de mémoire MT1 est connecté à la source du transistor de sélection ST. Le drain du deuxième transistor de mémoire MT2 est connecté à la source du premier transistor de mémoire MT1. En outre, la source du deuxième transistor de mémoire est couplée à celle des autres cellules de mémoire, de manière à constituer 1'ASG. En ce qui concerne les premiers transistors de mémoire MT1, leurs grilles de commande CG1 agencées horizontalement, qui sont connectées l'une à l'autre (figure 2), sont connectées à la ligne de mots WLn par l'intermédiaire d'un premier transistor de sélection d'octet BST1. De même, en ce qui concerne les deuxièmes transistors de mémoire MT2, leurs grilles de commande CG2 agencées horizontalement, qui sont connectées l'une à l'autre (figure 2), sont connectées à la ligne de mots WLn par l'intermédiaire d'un deuxième transistor de sélection d'octet BST2. Sur la figure 1, COLn représente une ligne de colonne pour sélectionner une colonne des cellules de mémoire agencées verticalement. Dans cet exemple, cette ligne de colonne est conçue de manière à sélectionner six ou huit colonnes de façon collective. Les données des colonnes sélectionnées sont transférées collectivement vers une ligne de bus. En outre, sur la figure 1, Vsl et Vs2 représentent les lignes d'amplification pour appliquer une tension de référence Vref pour la lecture aux grilles de commande CG1 et CG2 des premier et deuxième transistors de mémoire MT1 et MT2. La figure 2 montre la structure de semi-conducteur d'une seule cellule de mémoire P dans l'agencement de la figure 1. Comme on le voit d'après la figure 2, la seule cellule de mémoire du dispositif de stockage à semi-conducteur selon la présente invention est constituée d'un transistor de sélection ST, un premier transistor de mémoire MT1 et un deuxième transistor de mémoire MT2. Comme pour la structure classique, le transistor de sélection ST est formé de manière à avoir la structure suivante. Une grille couplée à la ligne de mots WL est prévue par l'intermédiaire d'un film d'oxyde de grille 5 sur la surface, par exemple, d'un substrat de semi-conducteur de type p 1 et une région de drain N+ 2 et une région de source N+ 3 sont disposées des deux côtés de la grille. Le premier transistor de mémoire MT1 est formé de, manière à avoir la structure suivante. Une grille flottante 6a est formée par l'intermédiaire du film d'oxyde de grille 5 et une grille de commande CG1 est formée par l'intermédiaire d'un film isolant entre couches 7. Une région de drain 3, servant également de région de source du transistor de sélection ci-dessus ST et une région de source 8, sont disposées des deux côtés de la grille de commande CG. Le deuxième transistor de mémoire MT2 est agencé de façon adjacente au premier transistor de mémoire MT1. Le deuxième transistor de mémoire MT2 est formé de manière à avoir la structure suivante. Une grille flottante 6b est formée par l'intermédiaire du film d'oxyde de grille 5 et une grille de commande CG2 est formée par l'intermédiaire d'un film isolant entre couches 7. Une région de drain 8, servant également de région de source 8 du premier transistor de mémoire ci- dessus MT1 et une région de source 4 sont disposées des deux côtés de la grille de commande CG2. De cette manière, trois transistors ST, MT1 et MT2 sont formés. D'autre part, il faut remarquer que les régions drain/source 3, 8 et 4, des transistors de mémoire MT1 et MT2 sont respectivement formées selon une structure à double étage de type n. Le film d'oxyde de grille 5 situé sur les régions de drain 3 et 8 du premier transistor de mémoire MT1 et MT2 comporte une fenêtre à effet tunnel partiel 5a destinée à favoriser l'effet tunnel des électrons. Les régions de drain 2 des transistors de sélection ST des cellules de mémoire agencées horizontalement sur la face du papier sont couplées de manière à former une ligne de bits BL. Les grilles des transistors de sélection ST des cellules de mémoire agencées verticalement par rapport à la face du papier sont couplées de manière à former une ligne de mots WL. Les grilles de commande CG1 des premiers transistors de mémoire agencés verticalement par rapport à la face du papier sont couplées entre elles. Les grilles de commande CG2 des deuxièmes transistors de mémoire sont également couplées entre elles. Les régions de source 4 des deuxièmes transistors de mémoire MT sont couplées entre les cellules de mémoire de manière à former une ASG. En se référant aux figures 3(a) à 3(d), une explication va être fournie d'un procédé de commande du dispositif de stockage à semi-conducteur selon la présente invention pour son effacement, sont écriture et sa lecture. D'autre part, dans l'explication suivante, le terme "un potentiel haut" fait référence à un potentiel fournissant une.tension, par exemple, de 12 à 20 V, selon une différence de potentiel par rapport à un potentiel bas (par exemple, la masse), qui est une valeur relative par rapport au potentiel bas. Premièrement, l'opération d'effacement conduisant à l'état de "1" est exécutée comme suit. Comme on le voit d'après la figure 3(a), une forme d'onde de tension d'impulsions VCG de Vpp au potentiel haut est appliquée aux grilles de commande CG1 et CG2 du premier et du deuxième transistor de mémoire MT1 et MT2 par l'intermédiaire du premier et du deuxième transistor de sélection d'octet BST1 et BST2. La ligne de bits BL et la source d'ASG sont connectées à la masse GND. Ainsi, des électrons sont injectés dans les grilles flottantes 6a et 6b du premier et du deuxième transistor de mémoire par l'intermédiaire de la fenêtre à effet tunnel 5a, de sorte que le transistor de mémoire est placé dans un état d'effacement. - L'opération d'écriture conduisant à l'état de "0" est exécutée comme suit. Dans une première étape, comme illustré par la première moitié (1) de la figure 3(b), la forme d'onde de tension d'impulsions VCG de Vpp au potentiel haut est appliquée à la ligne de bits BL. La ligne de sourcesASG est placée dans un état ouvert et les deux grilles de commande CG1 et CG2 du transistor de mémoire sont connectées à la masse GND. Ainsi, les électrons stockés dans les grilles flottantes sont extraits, de sorte que le premier transistor de mémoire est placé dans l'état d'écriture. Dans ce cas, une chute de tension se produit dans le premier transistor de mémoire. En conséquence, le potentiel haut n'est pas appliqué au drain du deuxième transistor de mémoire MT2, de sorte que son écriture n'est pas effectuée. Pour surmonter ce problème, dans une deuxième étape, comme on le voit d'après la deuxième moitié (2) de la figure 3(b), la forme d'onde de tension d'impulsions VCG de Vpp au potentiel haut étant appliquée à la ligne de bits BL, la grille de commande CG2 du deuxième transistor de mémoire étant destinée à être connecté à la masse GND et la ligne de sources d'ASG étant placée dans l'état ouvert, la forme d'onde de tension d'impulsions Vpp au potentiel haut est appliquée à la grille de commande CG1 du premier transistor de mémoire MT1. À ce moment, l'écriture a déjà été effectuée pour le premier transistor de mémoire MT1, de sorte que le potentiel haut a été appliqué à sa grille de commande CG1. En conséquence, le potentiel de bit ne chute pas et il est appliqué au drain du deuxième transistor de mémoire MT2. En conséquence, les électrons stockés dans la grille flottante du deuxième transistor de mémoire MT2 sont extraits de façon à ce que le deuxième transistor de mémoire soit placé dans l'état d'écriture. Généralement, lorsque les deux transistors de mémoire sont connectés en série, l'écriture simultanée des deux transistors de mémoire ne peut pas être effectuée. Pour la réaliser, deux cellules doivent être respectivement équipées de transistors de sélection. D'autre part, selon la présente invention, l'écriture pour les deux transistors de mémoire peut être exécutée sans prévoir individuellement les transistors de sélection. En utilisant la ligne de mots commune, pour maintenir l'état d'effacement sur les lignes de bits autres que la ligne de bits sur laquelle "0" est écrit, "1" est écrit (effacement) comme suit. Comme on le voit d'après la figure 3(c), les grilles de commande respectives CG1 et CG2 du premier et du deuxième transistors de mémoire MT1 et MT2 et la ligne de sources d'ASG étant placées dans le même état que l'état avec "0" écrit, la ligne de bits BL est connectée à la masse GND. L'opération de lecture est exécutée comme suit. Comme on le voit d'après la figure 3(d), une tension de référence Vref est appliquée aux grilles de commande CG1 et CG2 et un potentiel prescrit est appliqué à la ligne de bits BL. Dans ce cas, si les données stockées sont "1" (état d'effacement), comme décrit ci-dessus, quadiment aucun courant ne s'écoule. En conséquence, le potentiel prescrit est délivré en sortie tel quel et détecté en tant que données de "1". Si les données sont "0" (état d'écriture), comme ci-dessus, le courant s'écoule, de sorte que la tension diminue, fournissant un potentiel bas, comme représenté sur la figure 3(d). - - De cette manière, l'état d'effacement et l'état d'écriture peuvent être distingués l'un de l'autre. Selon la présente invention, puisque la cellule de mémoire comporte deux transistors de mémoire connectés en série, même si une mémoire est cassée, l'autre transistor de mémoire permet à la cellule de mémoire de poursuivre un fonctionnement normal. De façon spécifique, comme représenté sur la figure 6, lorsque le transistor de mémoire unique est cassé, un courant supérieur à une valeur de seuil s'écoule, même avec "1" stocké dans l'état d'effacement. En conséquence, cet état ne peut pas se distinguer de l'état d'écriture de "0" stocké. Par opposition, selon la présente invention, puisque deux transistors de mémoire sont connectés en série, même lorsqu'un transistor de mémoire est cassé et court-circuité, l'autre transistor de mémoire fonctionne normalement. En conséquence, avec "1" stocké, quasiment aucun courant ne s'écoule, à la fois dans les transistors de mémoire cassés et non- cassés, de sorte que l'état du "1" stocké peut être connu avec certitude. D'autre part, avec "0" stocké, le courant dans le transistor de mémoire cassé s'écoule comme dans l'état normal et s'écoule également dans le transistor de mémoire non-cassé, de sorte que l'état de "0" stocké peut être connu avec certitude. En d'autres termes, pour la fiabilité d'un dispositif de stockage à semi-conducteur, la présente invention a été réalisée en remarquant que lorsque le transistor de mémoire est cassé, il est presque court- circuité. Cette fiabilité peut être améliorée en connectant deux transistors de mémoire en série dans une cellule de mémoire unique. De façon spécifique, à l'exception de la mortalité infantile,-le dispositif de stockage à semi-conducteur ne produit quasiment aucune défaillance dans un étage stable. Toutefois, dans le dispositif à semi-conducteur, par exemple une EEPROM, comportant plusieurs milliers à plusieurs centaines de milliers de cellules de mémoire, une seule de celles-ci peut souffrir accidentellement d'une défaillance. Une telle défaillance accidentelle est réellement accidentelle (par exemple, la rupture d'une fenêtre à effet tunnel décrite ci-dessus) et les deux transistors de mémoire de la même cellule de mémoire souffrent rarement simultanément d'une défaillance. En conséquence, même si l'un quelconque de ces transistors de mémoire souffre accidentellement d'une défaillance, l'ensemble du dispositif à semiconducteur ne souffre pas d'une défaillance, mais il peut fonctionner normalement. Pour cette raison, la mortalité d'environ ppm dans l'étage stable peut être abaissée à une fraction de plusieurs milliers de 0,1 ppm. Ainsi, la mortalité peut être réduite d'un niveau de plusieurs ordres de grandeur. Selon un procédé de commande de la présente invention, l'écriture dans le dispositif de mémoire à semi-conducteur est effectuée en deux étapes. C'est-à- dire qu'après que l'écriture a été réalisée pour le premier transistor de mémoire, en utilisant cet état d'écriture, l'écriture du deuxième transistor de mémoire est effectuée. Pour cette raison, l'écriture peut être effectuée de manière sûre pour deux transistors de mémoire sans augmenter le nombre de transistors de sélection. D'autre part, un effacement simultané peut être effectué pour les deux transistors de mémoire, car à la fois le drain et la source des transistors de mémoire sont connectés à la masse GND. En outre, pendant la lecture, la tension de référence étant appliquée aux deux grilles de commande des deux transistors de mémoire, même si le premier transistor de mémoire est cassé, l'autre transistor de mémoire fonctionne normalement. Ainsi, le dispositif de stockage à semi-conducteur peut poursuivre son fonctionnement normal, automatiquement. La caractéristique courant-tension de la connexion en série d'une paire de transistors de mémoire du dispositif de la présente invention, est représentée par les courbes A02 à A12 de la figure 8. Les courbes A02 montrent un état d'écriture de "0" en fonctionnement normal par les deux transistors de mémoire. Les courbes A01 montrent un état d'écriture de "0" dans le cas o un transistor de mémoire est rompu. Les courbes A12 montrent un état d'écriture de "1" en fonctionnement normal par les deux transistors de mémoire. Les courbes A11 montrent un état d'écriture de "1" dans le cas o un transistor de mémoire est rompu. D'autre part, les courbes BoB1 montrent le cas d'un dispositif de mémoire classique constitué d'un transistor de sélection et d'un transistor de mémoire. Les courbes B0 montrent un état d'écriture de "0". Les courbes B1 montrent un état d'écriture de "1". En conséquence, en comparant les courbes A02 à A12 aux courbes BoB1, il est évident que la quantité des transistors de mémoire courants de la présente invention est réduite à la moitié de celle du dispositif classique. En conséquence, la consommation de puissance n'est pas augmentée. Toutefois, selon la figure 8, il est évident que la différence de courant (marge) entre un courant d'état d'écriture de "0" et celui d'un état d'écriture de "1", est très faible. En conséquence, il est requis que la tension de lecture soit commandée. En ce qui concerne la détection des caractéristiques courant-tension d'une connexion en série d'une paire de transistors de mémoire dans le dispositif de la présente invention, dans lequel un transistor de mémoire est cassé et la détermination de la tension de lecture basée sur les caractéristiques courant-tension détectées, un fonctionnement anormal peut être évité. D'autre part, le transistor de mémoire auxiliaire ainsi que le transistor de mémoire principal peuvent toujours faire l'objet d'un effacement et d'une écriture. Toutefois, pour diminuer la consommation de puissance, le circuit de commande peut être pourvu de moyens de sélection de sorte qu'en temps normal, seul le transistor principal est commandé et seulement lorsque la détérioration du transistor principal est détectée, le transistor auxiliaire peut être commandé par l'application d'une tension. Ceci permet d'obtenir une commande très efficace du dispositif de stockage à semi-conducteur. D'autre part, une augmentation du nombre de transistors de mémoire augmente la surface de la puce utilisée. Toutefois, il n'est pas requis que le nombre de transistors de sélection soit accru et il est seulement requis que la surface de la matrice de mémoire (sur laquelle sont disposés les transistors de mémoire) soit augmentée d'une petite quantité d'environ à 70%. En conséquence, selon la présente invention, la fiabilité du dispositif de mémoire à semi-conducteur peut être améliorée dans une plus petite surface que le cas d'utilisation de deux cellules pour les deux transistors de mémoire (la surface de la puce est approximativement doublée). La présente invention peut être appliquée non seulement à une EEPROM comme décrit ci-dessus mais également à d'autres dispositifs de stockage à semi- conducteur tels qu'une EPROM, une mémoire flash et une FFRAM, ayant d'autres structures de mémoire. C'est-à- dire que dans ces dispositifs de stockage également, leur fiabilité peut être fortement améliorée dans l'état stable, d'une manière telle que deux transistors de mémoire soient connectés en séries dans la même cellule. REVENDICATIONS 1. Dispositif de stockage à semi-conducteur caractérisé en ce qu'il comprend une pluralité de cellules de mémoire (P) comportant chacune un transistor de sélection (ST) et des moyens à transistors de mémoire (MT1, MT2), l'écriture et la lecture pour chacun d'entre eux étant effectuées d'une manière telle qu'une tension est appliquée à une ligne de mots (Wn) et à une ligne de bits (Bm) des moyens à transistors de mémoire (MT1, MT2) (MT), de façon à ce que l'écriture et l'effacement des données soient exécutés par effet tunnel des électrons par l'intermédiaire de d'un film isolant de grille (5), lesdits moyens à transistors (MT) comprenant deux transistors de mémoire (MT1, MT2) connectés en série. 2. Dispositif de stockage à semi-conducteur selon la revendication 1, dans lequel lesdites cellules de mémoire (P) comprennent des transistors de mémoire (MT1, MT2) agencés sous forme de matrice dans un substrat de semi-conducteur (1), chaque dite cellule de mémoire ayant trois transistors qui sont une connexion en série d'un transistor de sélection (ST) et d'une paire de transistors de mémoire (MT1, MT2). 3. Dispositif de stockage à semi-conducteur selon la revendication 2, dans lequel chaque dit transistor de mémoire (MT) est une EEPROM comprenant une grille flottante (6a, 6b) formée sur la surface d'un substrat de semi-conducteur (1) par l'intermédiaire d'un film isolant à effet tunnel (7), une grille de commande (CG1, CG2) formée sur ladite grille flottante par l'intermédiaire d'un film diélectrique et une région de source et de drain (3, 8) formée dans ledit substrat de semi-conducteur (1). 4. Dispositif de stockage à semi-conducteur selon la revendication 2, dans lequel chaque dit transistor de mémoire (MT) est une EEPROM comprenant une grille flottante (6a, 6b) formée sur la surface d'un substrat de semi-conducteur (1) par l'intermédiaire d'un film isolant à effet tunnel (7), une grille de commande (CG1, CG2) formée sur ladite grille flottante par l'intermédiaire d'un film diélectrique fait d'un film ferroélectrique et une région de source et de drain formée dans ledit substrat de semi-conducteur (1). 5. Dispositif de stockage à semi-conducteur selon la revendication 1, comprenant: une pluralité de cellules de mémoire (P) agencées sous forme de matrice constituées chacune d'une connexion en série d'un transistor de sélection (ST) et des régions de source et de drain d'un premier et d'un deuxième transistors de mémoire (MT1, MT2); une pluralité de lignes de mots (Wn), connectées chacune auxdits transistors de sélection (ST) desdites cellules de mémoire (P) agencées dans une direction prescrite, les grilles de commande desdits premiers transistors de mémoire (MT1, MT2) et desdits deuxièmes transistors de mémoire (MT1, MT2) en parallèle avec ladite ligne de mots (Wn) étant connectées à ladite ligne de mots (Wn) par l'intermédiaire d'un premier transistor de sélection (ST) d'octet et un deuxième transistor de sélection (ST) d'octet; une pluralité de lignes de drains, reliant chacune les drains desdits transistors de sélection dans lesdites cellules de mémoire (P) agencées de façon perpendiculaire à ladite direction prescrite; et une pluralité de lignes de sources reliant chacune les sources desdits deuxièmes transistors de mémoire (MT1, MT2) dans lesdites cellules de mémoire (P). 6. Procédé de commande d'un dispositif de stockage à semi-conducteur dans lequel une cellule de mémoire est constituée d'une connexion en série d'un transistor de sélection (ST) et de régions de source et de drain d'un premier et d'un deuxième transistor de mémoire (MT1, MT2) pour lesquels l'écriture et l'effacement de données sont exécutées par effet tunnel des électrons par l'intermédiaire d'un film isolant de grille (5), ce procédé comprenant les étapes consistant à: appliquer respectivement un potentiel haut aux grilles de commande dudit premier et dudit deuxième transistors de mémoire (MT1, MT2), pour mettre ladite ligne de bits (Bm) et ladite ligne de sources à un potentiel bas, de façon à ce que chaque cellule de mémoire en question soit placée dans un état effacé; appliquer le potentiel haut à ladite ligne de bits (Bm) pour mettre les grilles de commande dudit premier et dudit deuxième transistor de mémoire (MT1, MT2) au potentiel bas, de façon à ce que des données soient écrites dans ledit premier transistor de mémoire; mettre ladite ligne de bits (Bm) et la grille de commande dudit premier transistor de mémoire au potentiel haut et mettre la grille de commande dudit deuxième transistor de mémoire au potentiel bas, de façon à ce que des données soient écrites dans ledit deuxième transistor de mémoire; et appliquer un potentiel de référence aux grilles de commande dudit premier et dudit deuxième transistor de mémoire (MT1, MT2) pour produire une tension appliquée à ladite ligne de bits (Bm) telle que les données soient lues à partir de la cellule de mémoire en question. 7. Procédé de commande d'un dispositif de stockage à semi-conducteur selon la revendication 6, comprenant une pluralité de cellules de mémoire (P) agencées sous forme de matrice, chaque dite cellule de mémoire comprenant trois transistors connectés en série, lesdits trois transistors étant constitués d'un transistor de sélection (ST) et d'un premier et d'un deuxième transistor de mémoire (MT1, MT2), la source et le drain de chaque transistor étant connectés au drain et à la source d'un transistor adjacent; une pluralité de lignes de mots, connectées chacune auxdits transistors de sélection desdites cellules de mémoire (P) agencées dans une direction prescrite; une pluralité de lignes de drains reliant chacune les drains desdits transistors de sélection dans lesdites cellules de mémoire (P) agencées dans une direction perpendiculaire à ladite direction prescrite; et une pluralité de lignes de sources reliant chacune les sources desdits deuxièmes transistors de mémoire (MT1, MT2) dans lesdites cellules de mémoire (P), comprenant les étapes consistant à: appliquer respectivement un potentiel haut aux grilles de commande dudit premier et dudit deuxième transistor de mémoire (MT1, MT2), pour mettre ladite ligne de bits (Bm) et ladite ligne de sources à un potentiel bas, de façon à ce que chaque cellule de mémoire soit placée dans un état effacé; appliquer le potentiel haut à ladite ligne de bits (Bm) pour mettre les grilles de commande dudit premier et dudit deuxième transistor de mémoire (MT1, MT2) au potentiel bas, de façon à ce que des données soient écrites dans ledit premier transistor de mémoire; mettre ladite ligne de bits (Bm) et la grille de commande dudit premier transistor de mémoire au potentiel haut et mettre la grille de commande dudit deuxième transistor de mémoire au potentiel bas, de façon à ce que des données soient écrites dans ledit deuxième transistor de mémoire; et appliquer un potentiel de référence aux grilles de commande dudit premier et dudit deuxième transistor de mémoire (MT1, MT2) pour produire une tension appliquée à ladite ligne de bits (Bm) telle que les données soient lues à partir de la cellule de mémoire en question. 8. Procédé de commande d'un dispositif de stockage à semi-conducteur selon la revendication 6, dans lequel le potentiel de référence des grilles de commande dudit premier et dudit deuxième transistor de mémoire (MT1, MT2) est déterminé en se basant sur la caractéristique courant-tension d'une cellule modèle dans laquelle un transistor parmi ledit premier et ledit deuxième transistor de mémoire (MT1, MT2) est cassé.