FR 2788897 A1 20000728 FR 9913290 A 19991025 La présente invention La présente invention concerne l'alimentation en énergie de types de circuits intégrés tels que des circuits utilisés dans les dispositifs médicaux, en particulier dans des dispositifs implantables. Plus particulièrement la présente invention a trait à l'utilisation de multiples processeurs de signaux numériques dans de tels types de circuits pour réduire la consommation d'énergie. Différents dispositifs requièrent un fonctionnement avec une faible consommation d'énergie. Par exemple les dispositifs de communication tenus à la main requièrent une telle faible consommation d'énergie, et en particulier des dispositifs médicaux implantables requièrent de faibles capacités d'alimentation en énergie. En rapport avec des dispositifs médicaux implantables, par exemple des dispositifs cardiaques implantables utilisant des microprocesseurs comme par exemple des stimulateurs et des défibrillateurs implantables, doivent fonctionner avec une consommation d'énergie plus faible pour permettre un accroissement de la durée de vie de la pile et de la longévité du dispositif. En général de tels dispositifs utilisant une faible énergie sont conçus en utilisant la technologie métal-oxyde-semiconducteur complémentaire (CMOS). La technologie CMOS est utilisée d'une manière générale étant donné qu'une telle technologie possède la caractéristique de présenter une consommation d'énergie "statique" sensi- blement nulle. La consommation d'énergie de circuits CMOS se compose en général de deux facteurs de consommation d'énergie, à savoir une consommation d'énergie "dynamique" et une consommation d'énergie statique. La consommation d'énergie statique est due uniquement aux courants de fuite étant donné que le courant de repos de tels circuits est nul. La consommation d'énergie dynamique est le facteur i déterminant de la consommation d'énergie pour la technologie CMOS. La consommation d'énergie dynamique est liée fondamentalement au courant requis pour charger des capacités internes et des capacités de charge pendant la commutation, c'est-à-dire le chargement et le déchargement de telles capacités. L'énergie dynamique (P) est égale à 1/2CVDD2F, C étant la capacité nodale, F la fréquence d'horloge ou de commutation et VDD la tension d'alimentation pour le circuit CMOS. Comme on peut le voir à partir de la formule permettant de calculer l'énergie dynamique (P), une telle consommation d'énergie dynamique de circuits CMOS est proportionnelle au carré de la tension d'alimentation (VDD). En outre l'énergie dynamique P est proportionnelle à la fréquence de commutation ou d'horloge (F). Conformément à la formule concernant la consommation d'énergie dynamique, il était habituellement efficace, dans des types de circuits intégrés CMOS, de réduire l'échelle de la tension d'alimentation pour un dispositif complet (par exemple hybride) ou l'ensemble d'un circuit intégré (IC), c'est-à-dire de faire fonctionner le circuit avec de faibles tensions d'alimentation pour réduire la consommation d'énergie pour de tels types de circuits. Par exemple dans le dispositif MEDTRONIC SPECTRAX qui date à peu près de 1979, le circuit intégré IC était alimenté par une pile au litihum-iode, contrairement aux deux piles utilisées de façon typique dans des dispositifs de l'art antérieur. Ceci réduisait la tension d'alimentation de 5,6 volts à 2,8 volts, ce qui réduit le courant global. Les tensions devant être supérieures à 2,8 volts étaient produites par un doubleur de tension ou sinon par une pompe de charge (par exemple délivrant les impulsions de stimulation). En outre par exemple dans le dispositif MEDTRONIC SYMBIOS qui date à peu près de 1983, le circuit logique était alimenté par un régulateur de tension commandant la tension d'alimentation -T du circuit intégré sur une alimentation "à somme de seuils". Ce régulateur délivrait une alimentation au circuit intégré (c'est-à-dire VDD) de quelques centaines de millivolts au-dessus de la somme des seuils du canal n et du canal p des transistors CMOS constituant le circuit intégré. Ce régulateur était du type à auto-étalonnage en rapport avec des variations de fabrication des seuils des transistors. D'autres dispositifs réduisaient la consommation d'énergie de différentes autres manières. Par exemple différents types de dispositifs interrompaient le fonctionnement de blocs analogiques et / ou supprimaient l'envoi de signaux d'horloge à des blocs logiques non utilisés à des instants particuliers, ce qui réduit la consommation d'énergie. En outre par exemple dans des dispositifs basés sur un microprocesseur on a utilisé historiquement un type "de signal d'horloge à salve" servant à faire fonctionner un microprocesseur à une cadence d'horloge très élevée (par exemple 500-1000 kilohertz (kHz)) pendant des intervalles de temps relativement brefs de manière à obtenir l'avantage d'un "taux d'impulsions" permettant de réduire le tirage de courant moyen. Une fréquence d'horloge beaucoup plus faible (par exemple en général 32 kHz) est utilisée pour les autres circuits et / ou le processeur, lorsqu'ils ne fonctionnent pas dans le mode à cadence d'horloge élevée, c'est-à-dire dans le mode de signal d'horloge à salve. De nombreux dispositifs implantés connus, basés sur les processeurs, utilisent la technique de signal d'horloge à salve. Par exemple les dispositifs implantés disponibles auprès des sociétés dites Medtronic, Vitatron, Biotronic, ELA, Intermedics, Pacesetters, InControl, Cordis, CPI, etc. on utilise des techniques de signaux d'horloge à salve. Quelques exemples illustratifs qui décrivent l'utilisation d'un signal d'horloge à salve sont indiqués dans le brevet US N 4 561 442 attribué à Vollmann et Al. ayant pour titre "Implantable Cardiac Pacer With Discontinuous Micropro- cessor Programmable Anti Tachycardia Mechanisms and Patient Data Telemetry", délivré le 31 Décembre 1985; dans le brevet US N 5 022 395 attribué à Russie et ayant pour titre "Implantable Cardiac Device With Dual Clock Control of Microprocessor", délivré le 11 Juin 1991; dans le brevet US N 5 388 578 attribué à Yomtov et al., ayant pour titre "Improved Electrode System For Use With An Implantable Cardiac Patient Monitor", délivré le 14 Février 1995; et dans le brevet US N 5 154 170 attribué à Bennett et al. ayant pour titre "Optimization for Rate Responsive Cardiac Pacemaker", déposé le 13 Octobre 1992. La figure 1, annexée à la présente demande, représente une illustration graphique de l'énergie / du retard en fonction de la tension d'alimentation pour des circuits CMOS tels qu'un inverseur CMOS 10 représenté sur la figure 2, annexée à la présente demande, à titre illustratif. L'inverseur 10 est alimenté par une tension d'alimentation VDD, qui est appliquée à la source d'un transistor à effet de champ (FET) PMOS 12. Le drain du transistor PMOS FET 12 est connecté au drain d'un transistor NMOS FET 14, dont la source est connectée à la masse. Dans cette configuration, un signal d'entrée Vi appliqué aux deux grilles des transistors FET 12, 14 est inversé de manière à fournir le signal de sortie Vo. De façon simple, un cycle d'horloge ou un changement de niveau logique est utilisé pour inverser le signal d'entrée en le faisant passer de Vi à Vo,. Comme cela est représenté sur la figure 1, le retard logique dans le circuit augmente fortement lorsque la tension d'alimentation est réduite à presque un volt, comme cela est représenté par la courbe de retardement 16 et par la courbe énergie / retard 18. En tant que telle, une réduction continue de la tension d'alimentation (VDD) vers des niveaux plus bas est impossible en raison de la nécessité de délivrance de tensions supérieures d'alimentation lorsqu'un fonction-nement à des fréquences plus élevée est requis. Par exemple en général des circuits logiques CMOS doivent fournir périodiquement une fonctionnalité à une fréquence plus élevée, par exemple une fréquence de signaux d'horloge de salve. Cependant, lorsque la tension d'alimentation (VDD) diminue, une telle consommation d'énergie est réduite et ce du carré de la tension d'alimentation (VDD) comme cela est représenté par la courbe de consommation d'énergie 20. Par conséquent, la vitesse requiert une tension d'alimentation plus élevée (VDD)t ce qui s'oppose directement à une faible consommation d'énergie. D'autres problèmes apparaissent également à l'évidence lorsqu'on utilise des tensions d'alimentation plus faibles (VDD) pour des types de circuits CMOS. Lors- qu'on sélectionne une tension d'alimentation plus faible, des pertes de courant de fuite statique peuvent se produire, en particulier à des fréquences assez faibles, en raison de pertes accrues du courant de fuite statique. Différentes techniques pour réduire la consommation d'énergie dans des dispositifs sont connues dans la technique et on peut en trouver des exemples dans au moins certains des documents recensés dans le tableau 1 indiqué ci-après. Tableau 1 N du brevet Inventeur Date de délivrance 4 031 899 Renirie 28 Juin 1977 4 460 835 Masuoka 17 Juillet 1984 4 561 442 Vollmann et al. 31 Décembre 1985 4 791 318 Lewis et al. 13 Décembre 1988 022 395 Russie 11 Juin 1991 154 170 Bennett et al. 13 Octobre 1992 185 535 Farb et al. 9 Février 1993 388 578 Yomtov et al. 14 Février 1995 5 610 083 Chan et al. 11 Mars 1997 Tous les documents indiqués dans le tableau 1 ci- dessus sont incorporés de ce fait par référence ici, chacun dans sa totalité. Comme les spécialistes ordinaires de la technique le constateront aisément à la lecture de la description de l'invention, au moins certains des dispositifs et procédés décrits dans les publications, brevets ou demandes de brevets mentionnés dans la présente demande y compris celles décrites dans les références recensées dans le tableau 1 ci-dessus peuvent être avantageusement modifiées en fonction des enseignements fournis par la présente invention. La présente invention a certains objectifs. C'est-à-dire que différents modes de mise en oeuvre de la présente invention apportent des solutions à un ou plusieurs problèmes existants dans le type de circuit respectif de l'art antérieur présentant une consommation d'énergie assez faible, en particulier en rapport avec des dispositifs médicaux implantables. Ces problèmes comprennent: des circuits CMOS, CML, SOS, SOI, BICMOS, PMOS et / ou NMOS ayant une consommation d'énergie dynamique excessive, qui réduit la durée de vie de la pile; la possibilité d'utiliser efficacement de faibles niveaux d'alimentation en tension; la possibilité de prévoir des capacités adéquates de traitement comme par exemple des capacités de traitement élevées incluant une liaison montante / une liaison descendante de télémétrie, la détection de morphologies, l'initialisation de dispositifs, tout en fournissant encore de faibles capacités de traitement telles que la détection de battements intrinsèques, la stimulation, la télémétrie à faible vitesse avec la consommation d'énergie désirée et la possibilité de prévoir des types de circuits qui fonctionnent à des fréquences inférieures et par conséquent avec une consommation d'énergie plus faible que dans le cas de l'utilisation de signaux d'horloge à vitesse plus élevée comme par exemple des signaux de signaux d'horloge de salve. Comparativement à des techniques connues permettant de réduire la consommation d'énergie dans des types de circuits, différents modes de mise en oeuvre de la présente invention peuvent fournir un ou plusieurs des avantages suivants: consommation d'énergie réduite en raison de l'utilisation de multiples systèmes de traitement de signaux numériques (DSP); une consommation d'énergie réduite grâce à l'utilisation d'une tension d'alimentation (VDD) plus faible; une consommation d'énergie réduite au moyen d'une réduction de la fréquence d'horloge pour des types de circuits; longévité accrue de circuits, notamment de circuits de dispositifs implantables; l'obtention d'une réduction potentielle de la taille du produit; l'utilisation de types de traitements à hautes performances avec des caractéristiques ou des fonctions additionnelles en raison de la possibilité de réduire l'énergie en rapport avec d'autres caractéristiques et fonctions "requises"; une consommation réduite d'énergie statique; l'utilisation de types à multiprocesseurs et de types DSP présentant des caractéristiques ou des fonctions additionnelles en raison de la capacité à réduire l'énergie en rapport avec d'autres caractéristiques et fonctions "requises". Certaines formes de réalisation de l'invention incluent une ou plusieurs des caractéristiques suivantes: deux ou plus de deux systèmes de traitement de signaux; des processeurs multiples chacun exécutant des fonctions à des fréquences d'horloge plus faibles pour réduire la consommation d'énergie; des premier et second processeurs de signaux numériques agissant sur des données représentatives de signaux d'entrée analogiques pour exécuter des première et seconde fonctions respectives aux première et seconde fréquences d'horloge respectives pendant un intervalle de temps prédéterminé, les première et seconde fréquences d'horloge étant telles que l'énergie consommée par les premier et second processeurs de signaux numériques pendant l'exécution de telles fonctions est inférieure à l'énergie qui serait consommée si seul un des processeurs devait exécuter les fonctions pendant l'inter- valle de temps; de multiples processeurs de signaux numériques ayant des tensions d'alimentation qui sont réduites sur la base de la réduction de la fréquence d'horloge pour de tels processeurs; l'utilisation de signaux d'entrée analogiques, par exemple l'envoi de signaux de détection cardiaque, aux processeurs multiples pour leur utilisation lors de l'exécution de fonctions telles que la détection d'une onde T, d'une onde P et d'une onde R; l'utilisation de différentes caractéristiques précédentes ou de combinaisons des caractéristiques précédentes dans un circuit CMOS, CML (à logique à mode de courant), SOS (silicium sur saphir), SIO (silicium sur isolant) BICMOS, PMOS et/ou NMOS. De façon plus précise l'invention concerne un dispositif médical, caractérisé en ce qu'il comporte un premier système de traitement de signaux numériques recevant au moins un premier signal d'entrée analogique, le premier système de traitement de signaux numériques comprenant un premier processeur de signaux numériques agissant avec une première fréquence d'horloge sur des données représentatives du ou des premiers signaux analogiques pour exécuter au moins une première fonction pendant un intervalle de temps prédéterminé; un second système de traitement de signaux numériques recevant au moins un second signal d'entrée analogique, le second système de traitement de signaux numériques comprenant un second processeur de signaux numériques agissant avec une seconde fréquence d'horloge sur des données représentatives du ou des seconds signaux analogiques pour exécuter au moins une seconde fonction pendant l'intervalle de temps prédéterminé; les première et seconde fréquences d'horloge étant définies de telle sorte que la puissance consommée par les premier et second processeurs de signaux numériques lors de l'exécution des première et seconde fonctions est inférieure à la puissance qui serait consommée si seul l'un des premier et second processeurs de signaux numériques devait exécuter à la fois les première et seconde fonctions pendant l'intervalle de temps prédéterminé. Selon une autre caractéristique de l'invention, les première et seconde fréquences d'horloge sont approximativement identiques. Selon une autre caractéristique de l'invention, les première et seconde fréquences d'horloge sont différentes. Selon une autre caractéristique de l'invention, l'intervalle de temps prédéterminé est un intervalle de temps basé sur des événements physiologiques. Selon une autre caractéristique de l'invention, au moins l'un des premier et second signaux analogiques est un signal de détection cardiaque. Selon une autre caractéristique de l'invention, le dispositif comporte en outre une source de tension d'alimentation connectée de manière à appliquer une première tension d'alimentation au premier processeur de signaux numériques sur la base de la première fréquence d'horloge et pour appliquer une seconde tension d'alimenta- tion au second processeur de signaux numériques sur la base de la seconde fréquence d'horloge. Selon une autre caractéristique de l'invention, les premier et second signaux d'horloge sont approximativement égaux, et en outre la première tension d'alimentation et la seconde tension d'alimentation sont approximativement égales. Selon une autre caractéristique de l'invention, le dispositif comporte en outre un ou plusieurs systèmes additionnels de traitement de signaux numériques, chaque système additionnel de traitement de signaux numériques recevant au moins un signal d'entrée analogique et comprenant un processeur de signaux numériques agissant à une fréquence d'horloge additionnelle sur des données représentatives d'au moins un signal d'entrée analogique pour exécuter au moins une fonction additionnelle pendant l'intervalle de temps prédéterminé. Selon une autre caractéristique de l'invention, au moins l'une des première et seconde fonctions est choisie dans le groupe comprenant la détection de captage, la détection de l'onde R, la détection de l'onde P, la détection de l'onde T, la détection d'interférences électromagnétiques, la détermination de la saturation en oxygène, la détermination de la pression, la détermination de la contractilité cardiaque du capteur, la détermination du flux cardiaque, la réception de télémétrie et l'émission de télémétrie. Selon une autre caractéristique de l'invention, le dispositif est un dispositif médical implantable hermétiquement étanche. Selon une autre caractéristique de l'invention, le dispositif médical implantable est choisi dans le groupe comprenant un stimulateur implantable, un stimulateur nerveux implantable, un stimulateur cardiaque implantable, un générateur d'impulsions implantable, un dispositif de cardioversion implantable, un stimulateur cardiaque / dispositif de cardioversion / défibrillateur implantable, un défibrillateur implantable, un dispositif de cardioversion - défibrillateur implantable et une pompe implantable d'administration de médicaments. Selon une autre caractéristique de l'invention, au moins l'un des premier et second systèmes de traitement numérique comprennent des circuits d'un type choisi dans le groupe comprenant des circuits CMOS, des circuits CML, des circuits SOS, des circuits SOI, des circuits BICMOS, des circuits PMOS et des circuits NMOS. Selon une autre caractéristique de l'invention, le dispositif comporte: un premier système de traitement de signaux numériques recevant au moins un premier signal d'entrée analogique, le premier système de traitement de signaux numériques comprenant un premier processeur de signaux numériques agissant sur des données représentatives au moins du premier signal d'entrée analogique pour exécuter au moins une première fonction pendant un intervalle de temps prédéterminé; un second système de traitement de signaux numériques recevant au moins un second signal d'entrée analogique, le second système de traitement de signaux numériques comprenant un second processeur de signaux numériques agissant sur des données représentatives au moins du second signal d'entrée analogique pour exécuter au moins une seconde fonction pendant l'intervalle de temps prédéterminé; et une source de tension d'alimentation connectée de façon opérationnelle de manière à délivrer une première tension d'alimentation au premier processeur de signaux numérique et une seconde tension d'alimentation au second processeur de signaux numériques, les première et seconde tensions d'alimentation étant telles que l'énergie consommée par les premier et second processeurs de signaux numériques lors de l'exécution des première et seconde fonctions pendant l'intervalle de temps prédéterminé est inférieure à l'énergie qui serait consommée si seul l'un des premier et second processeurs de signaux numériques devaient exécuter à la fois les première et seconde fonctions pendant l'intervalle de temps prédéterminé. Selon une autre caractéristique de l'invention, le dispositif comporte en outre un circuit d'horloge pour délivrer des première et seconde fréquences d'horloge pour commander le fonctionnement des premier et second processeurs de signaux numériques pendant l'exécution respectivement de la première fonction et de la seconde fonction, et en outre en ce que les première et seconde fréquences d'horloge sont telles que l'énergie consommée par les premier et second processeurs de signaux numériques lors de l'exécution des première et seconde fonctions pendant l'intervalle de temps prédéterminé est inférieure à l'énergie qui serait consommée si seul l'un des premier et second processeurs de signaux numériques devait exécuter à la fois les première et seconde fonctions pendant l'intervalle de temps prédéterminé. Selon une autre caractéristique de l'invention, les niveaux des première et seconde tensions d'alimentation sont appliqués respectivement sur la base des première et seconde fréquences d'horloge. Selon une autre caractéristique de l'invention, la première fonction est exécutée à une fréquence d'horloge égale approximativement à la fréquence d'horloge utilisée pour exécuter la seconde fonction, et en outre les première et seconde tensions d'alimentation sont approximativement égales. L'invention concerne en outre un procédé pour réaliser une économie sur l'énergie électrique consommée par un dispositif alimenté au moins partiellement par pile, caractérisé en ce qu'il comprend les étapes consistant à: prévoir un premier processeur de signaux numériques du dispositif médical recevant des données représentatives d'au moins un premier signal d'entrée analogique; agir sur les données représentatives du premier signal d'entrée analogique en utilisant le premier processeur de signaux numérique pour exécuter au moins une première fonction pendant un intervalle de temps prédéterminé, le premier processeur de signaux numériques fonctionnant à une première fréquence d'horloge pour exécuter la première fonction; prévoir un second processeur de signaux numériques du dispositif médical recevant des données représentatives d'au moins un second signal d'entrée analogique; et agir sur les données représentatives du second signal d'entrée analogique en utilisant le second processeur de signaux numériques pour exécuter au moins une seconde fonction pendant l'intervalle de temps prédéterminé, le second processeur de signaux numériques fonctionnant à une seconde fréquence d'horloge pour exécuter la seconde fonction; les première et seconde fréquences étant telles que l'énergie consommée par les premier et second processeurs de signaux numériques lors de l'exécution des première et seconde fonctions pendant l'intervalle de temps prédéterminé est inférieure à la puissance qui serait consommée si seul l'un des premier et second processeurs de signaux numériques devait exécuter à la fois les première et seconde fonctions pendant l'intervalle de temps prédéterminé. Selon une autre caractéristique de l'invention, le procédé inclut en outre l'application d'une première tension d'alimentation au premier processeur de signaux numériques sur la base de la première fréquence d'horloge et inclut en outre l'application d'une seconde tension d'alimentation au second processeur de signaux numériques sur la base de la seconde fréquence d'horloge. Selon une autre caractéristique de l'invention, les première et seconde fréquences d'horloge sont approximativement égales et en outre la première tension d'alimentation et la seconde tension d'alimentation sont égales. Selon une autre caractéristique de l'invention, le procédé inclut en outre les étapes consistant à prévoir un ou plusieurs processeurs additionnels de signaux numériques, chaque processeur additionnel de signaux numériques servant à recevoir des données représentatives d'au moins un signal d'entrée analogique. Selon une autre caractéristique de l'invention, le procédé comprend en outre l'étape consistant à agir sur les données représentatives du ou des signaux d'entrée analogiques en utilisant le processeur additionnel de signaux numériques à une fréquence d'horloge additionnelle pour exécuter au moins une fonction additionnelle pendant l'intervalle de temps prédéterminé. Il est en outre prévu un procédé pour réaliser une économie d'énergie électrique dans un dispositif médical, caractérisé en ce qu'il comprend les étapes consistant à: prévoir un premier processeur de signaux numériques du dispositif médical recevant des données représentatives d'au moins un premier signal d'entrée analogique; appliquer une première tension d'alimentation au premier processeur de signaux numériques pour agir sur les données représentatives du ou des premiers signaux analogiques pour exécuter au moins une première fonction pendant un intervalle de temps prédéterminé; prévoir un second processeur de signaux numériques du dispositif médical recevant des données représentatives au moins du ou des seconds signaux d'entrée analogiques; appliquer une seconde tension d'alimentation au second processeur de signaux numériques pour agir sur les données représentatives du ou des seconds signaux d'entrée analogiques pour exécuter au moins une seconde fonction pendant l'intervalle de temps prédéterminé; les première et seconde tensions d'alimentation étant telles que l'énergie consommée par les premier et second processeurs de signaux numériques pour l'exécution des première et seconde fonctions est inférieure à l'énergie qui serait consommée si seul l'un des premier et second processeurs de signaux numériques devait exécuter à la fois les première et seconde fonctions pendant l'inter- valle de temps prédéterminé. Selon une autre caractéristique de l'invention, le procédé comprend en outre une opération consistant à faire fonctionner les premier et second processeurs de signaux numériques respectivement à des première et seconde fréquences d'horloge, à commander le fonctionnement des premier et second processeurs de signaux numériques pendant l'exécution des première et seconde fonctions respectives, et qu'en outre les première et seconde fréquences d'horloge sont telles que l'énergie consommée par les premier et second processeurs de signaux numériques pendant l'exécution des première et seconde fonctions est inférieure à l'énergie qui serait consommée si seul l'un des premier et second processeurs de signaux numériques exécutait à la fois les première et seconde fonctions pendant l'intervalle de temps prédéterminé. D'autres caractéristiques et avantages de la présente invention ressortiront de la description donnée ci-après prise en référence aux dessins annexés, sur lesquels: - la figure 1, dont il a déjà été fait mention, est une illustration graphique représentant la variation de l'énergie / du retard en fonction de la tension d'alimenta- tion pour le fonctionnement d'un circuit CMOS; - la figure 2, dont il adéjà été fait mention, représente un inverseur CMOS de l'art antérieur qui est utilisé en tant que bloc de construction dans de nombreux types de circuits CMOS; - la figure 3 est un schéma-bloc d'un système de cadencement "juste-à-temps" selon la présente invention; - les figures 4A-4C représentent des illustra- tions de cadencement destinées à être utilisées pour la description du système de cadencement juste-à-temps de la figure 3; - la figure 5 est un schéma-bloc illustrant un système à plusieurs tensions d'alimentation selon la présente invention; - la figure 6 est un schéma-bloc illustrant un système à tension d'alimentation variable selon la présente invention; - la figure 7 est un schéma-bloc d'un circuit de traitement commandé par une horloge conformément à la présente invention; - la figure 8 est un schéma illustrant un dispositif médical implantable dans un corps; - la figure 9 est un schéma-bloc du circuit d'un stimulateur cardiaque destiné à être utilisé pour illustrer un ou plusieurs modes de mise en oeuvre de la présente invention; - la figure 10 est un schéma-bloc d'un stimulateur cardiaque / dispositif de cardioversion / défibrillateur (PCD) implantable destiné à être utilisé pour illustrer un ou plusieurs modes de mise en oeuvre de la présente invention; - la figure 11 représente un schéma-bloc illustrant un système de traitement de signaux numériques à signal d'horloge variable / à tension d'alimentation variable conformément à la présente invention; - la figure 12 est un schéma-bloc représentant d'une manière générale le système de la figure 11; - la figure 13 est un schéma-bloc représentant d'une manière générale une réduction de la consommation d'énergie utilisant de multiples systèmes de traitement de signaux numériques conformément à la présente invention; - la figure 14 est un schéma-bloc d'une partie d'un stimulateur cardiaque comprenant des amplificateurs de détection pour la réception de signaux de détection cardiaque; - la figure 15 représente une forme de réalisation d'un système de traitement de deux signaux numériques conformément à la figure 11, qui illustre la mise en oeuvre des fonctions d'amplificateurs de détection illustrées sur la figure 14 conformément à la présente invention. On va tout d'abord décrire d'une manière générale une forme de réalisation de la présente invention en référence aux figures 3-15. Plus particulièrement, au moins en partie l'utilisation de systèmes à plusieurs processeurs DSP, c'est-à-dire processeurs de signaux numériques, pour réduire la consommation d'énergie est représentée sur ces figures. La figure 3 représente un schéma-bloc général d'un système d'horloge juste-à-temps 30. Le système d'horloge juste-a-temps 30 comprend un circuit intégré 32 et une source 34 de signaux d'horloge. Le circuit intégré 32 comprend une pluralité de circuits Cl-Cn. Lorsqu'il est apte à fonctionner, chaque circuit peut exécuter une ou plusieurs fonctions. Une fonction est définie ici comme étant n'importe quelle opération appliquée à un ou plusieurs signaux d'entrée pendant une pluralité de cycles, ce qui conduit à un signal de sortie. D'une manière générale les fonctions exécutées par les différents circuits Cl-Cn sont habituellement exécutées, sans que ceci soit toujours nécessaire, pendant un nombre prédéterminé de cycles d'horloge. La source 34 de signaux d'horloge peut agir de manière à délivrer des signaux d'horloge à une pluralité de fréquences d'horloge désignées d'une manière générale sous les désignations horloge.1 - horloge.n. Les circuits Cl-Cn du circuit intégré 32 peuvent comporter des circuits à fonctions discrètes (par exemple des circuits logiques pour traiter un ou plusieurs signaux d'entrée pour l'exécution d'une fonction particulière de manière à délivrer un ou plusieurs signaux de sortie à partir de là), tels que des circuits fonctionnant en agissant sur un signal d'entrée provenant d'un capteur pour fournir un signal représentatif à un autre circuit fonctionnel, un circuit émetteur- récepteur, un circuit de conversion, etc. En outre les circuits Cl-Cn peuvent comporter un circuit de traitement des données apte à exécuter des fonctions multiples sous la commande d'un programme. Sinon, de tels circuits C1-Cn peuvent mettre en oeuvre des fonctions / programmes de micrologiciels (logi- ciels), qui doivent être achevés avant certains événements suivants ou avant le démarrage de la fonction suivante. Par exemple, comme cela a été décrit en outre ici en rapport avec des formes de réalisation données à titre d'illustration de dispositifs médicaux implantables, de tels circuits peuvent inclure des circuits de traitement de signaux numériques, un circuit de liaison montante / liaison descendante de télémétrie, un circuit de détection de morphologie, un circuit de détection d'arythmies, un circuit de contrôle, un circuit de stimulation, des microprocesseurs, etc. Les fonctions exécutées par chacun des circuits Cl-Cn doivent de façon typique être achevées pendant un intervalle de temps particulier avant qu'un processus fonctionnel suivant soit mis en oeuvre. Par exemple, un circuit logique peut exécuter une fonction dans un intervalle de temps prédéterminé pour délivrer un signal de sortie requis par un autre circuit ou par exemple une fonction peut devoir être exécutée par un circuit de traitement pendant un intervalle de temps particulier en raison de la nécessité d'exécuter un autre traitement par un tel circuit de traitement. Dans un autre exemple associé notamment à un dispositif médical implantable, il peut être nécessaire que le traitement destiné à achever une fonction particulière soit exécuté dans une partie d'un intervalle de temps particulier tel qu'un intervalle de suppression, un intervalle de cadence supérieure et un intervalle d'échappement ou une période réfractaire d'un cycle cardiaque ou en outre par exemple pendant un colloque entre un générateur d'impulsions et un programmeur. La source 34 de signaux d'horloge peut être agencée de n'importe quelle manière afin de délivrer des signaux d'horloge à une pluralité de fréquences. Une telle source de signaux d'horloge peut comporter un certain nombre de circuits d'horloge, dans lesquels chacun délivre un seul signal d'horloge à une fréquence particulière, une source 34 de signaux d'horloge peut comprendre un ou plusieurs circuits d'horloge réglable servant à délivrer les signaux d'horloge dans une gamme continue de fréquences d'horloge, et/ou une source 34 de signaux d'horloge peut comporter un circuit d'horloge qui est à même de délivrer des signaux d'horloge à des fréquences discrètes d'horloge par rapport à une gamme continue. Par exemple la source 34 de signaux d'horloge peut comporter des oscillateurs, des diviseurs de signal d'horloge, des minuteries, un circuit de commande d'horloge ou d'autres éléments de circuits nécessaires pour délivrer les signaux d'horloge conformé- ment à la présente invention. De préférence la source 34 de signaux d'horloge est configurée sous la forme d'une horloge à basses fréquences oscillant continûment et d'une horloge à fréquences supérieures de marche / d'arrêt pouvant être commandée. On va décrire ci-après en référence aux figures 4A-4C le fonctionnement de l'horloge commandable juste-à- temps du système de commande cadencée juste-à-temps 30 de la figure 3. Comme cela est représenté sur la figure 4A, l'intervalle de temps (x) représente l'intervalle de temps pendant lequel un circuit, par exemple un des circuits Cl- Cn, doit achever l'exécution d'une ou de plusieurs fonctions. Le même intervalle de temps (x) est représenté sur la figure 4B. L'intervalle de temps x peut être choisi égal à un nombre quelconque d'intervalles de temps différents. Par exemple, l'intervalle de temps peut être l'intervalle de temps qu'un circuit de traitement possède pour exécuter une fonction de détection particulière en raison de la nécessité d'obtenir un signal de sortie de détection à un certain instant, peut être un intervalle de temps requis pour l'exécution d'une fonction particulière par un certain circuit logique de manière à délivrer en temps opportun un signal de sortie à un circuit de traitement de signaux numériques, peut être un intervalle de temps utilisé pour exécuter un programme de micrologiciel (logiciel), etc. En outre l'intervalle de temps x peut correspondre à un cycle cardiaque ou à une partie d'un tel cycle. Comme cela est représenté sur la figure 4B conformément à un traitement classique, des fonctions de circuits ont été exécutées de façon typique à une fréquence de cycle de salve et, en tant que telle, la fonction exécutée a nécessité un intervalle de temps 60. Par conséquent seulement une faible partie (par exemple l'intervalle de temps 60) de l'ensemble de l'intervalle de temps a été utilisée pour exécuter une ou plusieurs fonctions, dont l'exécution requiert n cycles de temps. Dans un tel cas, habituellement, de telles impulsions d'horloge de salve apparaissaient avec une cadence d'horloge assez élevée, de par exemple 500 - 1000 kHz, pendant de tels intervalles de temps brefs pour obtenir l'avantage d'un "taux d'impulsions" permettant de réduire le prélèvement de courant moyen. Cependant de telles cadences d'horloge élevées ne peuvent pas être requises pour l'exécution de telles fonctions ou de toutes les fonctions. Avec une commande cadencée juste-à-temps selon la présente invention, comme représenté sur la figure 4A, essentiellement la totalité de l'intervalle de temps x est utilisée pour exécuter la fonction ou la pluralité de fonctions qui sont exécutées en n cycles. En d'autres termes, la fréquence d'horloge, c'est-à-dire l'une des fréquences horloge.1 - horloge.n pour le circuit exécutant la fonction ou la pluralité de fonctions pendant l'intervalle de temps x, est réglée de telle sorte que la fonction ou la pluralité de fonctions sont exécutées pendant la durée maximale disponible pour l'exécution de telles fonctions, c'est-à- dire que la fréquence d'horloge possède sa valeur minimale possible. Autrement dit, un signal d'horloge à fréquence réduite est utilisé de telle sorte que la fonction ou la pluralité de fonctions sont exécutées juste à temps pour l'exécution d'une autre fonctionnalité de circuit ou de programme. Dans un tel mode juste-à-temps, la fréquence d'horloge utilisée pour commander l'exécution de telles fonctions par le circuit particulier CMOS, CML, SOS, SOI, BICMOS, PMOS et/ou NMOS est réduite, ce qui conduit à une consommation d'énergie réduite par un tel circuit. Conformément à des calculs de puissance dynamique, la fréquence réduite conduit à une réduction de puissance proportionnelle. Avec la réduction de la fréquence d'horloge, le circuit intégré 32 comprenant les différents circuits Cl-Cn peut être conçu de manière à fonctionner à une fréquence plus basse, par exemple contrairement à la fréquence de salve, et de même à différentes fréquences en fonction des besoins. Il est préférable que l'utilisation essentiel- lement de l'ensemble de l'intervalle de temps prédéterminé conduise à l'exécution d'une fonction ou de plusieurs fonctions exécutées avant la fin de l'intervalle de temps x, comme cela est représenté par les intervalles de temps restants 55 sur la figure 4A. Cet intervalle de temps restant 55 par exemple possède une valeur de préférence avoisinant ou égale approximativement à O seconde. La figure 4 représente un cadencement indiqué à titre d'illustration pour un circuit de traitement qui exécute des fonctions multiples. Par exemple le cycle cardiaque d'un patient est représenté sur la figure 4C sous la forme d'un intervalle de temps x. Pendant l'intervalle de temps 71, c'est-à-dire pendant un complexe QRS du cycle cardiaque, un traitement à grande vitesse est exécuté avec une fréquence d'horloge élevée par rapport à une fréquence d'horloge inférieure utilisée pour commander le fonctionnement du circuit de traitement pendant l'inter- valle de temps y. Pendant l'intervalle de temps y, lorsque le circuit de traitement fonctionne à une fréquence d'horloge inférieure, une telle fréquence d'horloge inférieure peut être réglée de sorte que les fonctions exécutées pendant z cycles le sont essentiellement pendant la totalité de l'intervalle de temps maximum disponible pour un tel traitement, c'est-à-dire l'intervalle de temps y. A nouveau un petit intervalle de temps restant 75 de l'intervalle de temps du cycle cardiaque x peut être présent. Un tel intervalle de temps se situer par exemple dans la gamme d'environ 1,0 milliseconde à environ 10,0 millisecondes lorsque le cycle cardiaque se situe dans la gamme d'environ 400 millisecondes à environ 1200 millisecondes. La figure 5 représente un schéma-bloc général d'un système 100 à tensions d'alimentation multiples, dans lequel une ou plusieurs tensions d'alimentation sont disponibles et choisies spécialement pour leur application à différents circuits dans un circuit intégré. Le système à tensions d'alimentation multiples comprend un circuit intégré 102 et une source de tension d'alimentation 106. Le circuit intégré 102 comprend des circuits Cl-Cn. La source de tension d'alimentation 106 peut agir de manière à délivrer une pluralité de tensions d'alimentation Vl-Vn. Chaque tension d'alimentation délivrée par la source de tension d'alimentation 106 est affectée spécialement à un ou plusieurs des circuits Cl-Cn. Comme cela est représenté, la tension d'alimentation Vl est appliquée au circuit Cl, la tension d'alimentation V2 est appliquée aux circuits C2 et C3, etc. Le choix adapté des tensions d'alimentation Vl-Vn appliquées aux circuits particuliers Cl-Cn dépend de la fréquence à laquelle les circuits Cl-Cn doivent fonctionner. Par exemple et comme cela a été décrit précédemment, le retard logique dans de tels circuits Cl-Cn formés de circuits tels que CMOS, CML, SOS, SOI, BICMOS, PMOS et/ou NMOS, augmente fortement lorsque la tension d'alimentation est réduite à presque 1 volt. Si un tel retard logique est admissible, la tension d'alimentation appliquée à un circuit particulier réduit fortement la consommation d'énergie pour ce circuit particulier étant donné que l'énergie est réduite proportionnellement au carré de la tension d'alimentation (VDD). Cependant, si un tel retard logique n'est pas admissible, par exemple si le circuit logique exécute une fonction qui doit être achevée en un intervalle de temps particulier, la réduction de la tension d'alimentation (VDD) appliquée à un tel circuit est limitée en fonction du retard logique admissible. Cependant, la tension d'alimentation VD pour n'importe quel circuit particulier peut être réduite à une valeur aussi faible que possible tout en satisfaisant à des exigences requises adéquates de vitesse. Le circuit intégré 102 peut comporter différents circuits Cl-Cn tels que ceux décrits en référence à la figure 3. La source de tension d'alimentation 106 peut être réalisée en utilisant une variété de composants et peut comporter un nombre quelconque de sources de tension, dont chacune fournit un seul niveau de tension d'alimentation, peut comporter une ou plusieurs sources de tension réglables servant à délivrer des niveaux de tension d'alimentation dans une gamme continue de niveaux, et/ou peuvent inclure une source de tension qui peut fonctionner de manière à délivrer des niveaux de tension d'alimentation discrets contrairement à des niveaux dans une gamme continue. La source de tension d'alimentation peut inclure un diviseur de tension, un régulateur de tension, une pompe de charge ou n'importe quel autre élément permettant de délivrer les tensions d'alimentation Vi-Vn. De préférence la source de tension d'alimentation 106 est configurée sous la forme d'une pompe de charge. Dans le cas typique, la tension d'alimentation (VDD) se situe dans la gamme d'environ 3 volts à environ 6 volts. De préférence et conformément à la présente invention, les tensions d'alimentation Vl-Vn se situent dans la gamme d'environ 1 volt à environ 3 volts, en fonction de la technologie CMOS, CML, SOS, SOI, BICMOS, PMOS et/ou NMOS particulière utilisée. Sous l'effet de la réduction de la tension d'alimentation (VDD), la tension de seuil (VT) est également réduite. Par exemple, avec des tensions d'alimen- tation dans la gamme d'environ 3 à environ 6 volts, la tension de seuil pour les dispositifs CMOS, CML, SOS, SOI, BICMOS, PMOS et/ou NMOS se situe en général dans la gamme d'environ 0,8 volt à environ 1,0 volt. De préférence, dans des dispositifs médicaux implantables, on utilise un système chimique au lithium pour des piles implantables. De tels systèmes chimiques au lithium délivrent une tension qui se situe d'une manière générale dans la gamme d'environ 2,8 volts à environ 3,3 volts, et d'une manière générale le circuit CMOS, CML, SOS, SOI, BICMOS, PMOS et/ou NMOS comporte une tension de seuil associée égale à environ 0, 75. En réduisant les tensions d'alimentation à une valeur inférieure à environ 2,8 volts, on peut réduire les seuils de tension pour les dispositifs CMOS, CML, SOS, SOI, BICMOS, PMOS et/ou NMOS à une valeur aussi faible qu'envi- ron 0,2 volt à environ 0,3 volt. Actuellement il existe différents types de circuits logiques utilisant une puissance extrêmement faible, qui fonctionnent avec une tension d'alimentation aussi faible qu'environ 1,1 volt, comme par exemple un circuit logique pour microprocesseurs pour ordinateurs de bureau et pour d'autres applications d'ordinateurs portables. En utilisant les tensions d'alimentation spécialement adaptées Vl-Vn, on peut utiliser des types logiques utilisant une énergie faible ou une énergie extrêmement faible, pour au moins certains des différents circuits Cl-Cn du circuit intégré 102. D'autres circuits peuvent nécessiter l'utilisation de tensions d'alimentation plus élevées. Avec l'utilisation de niveaux de seuil inférieurs en raison de tensions d'alimentation plus faibles, les pertes par consommation statique d'énergie augmentent de plusieurs ordres de grandeur, ce qui est indésirable. Par conséquent, un système 100 à multiples tensions d'alimentation peut en outre comporter facultativement une source 130 de polarisation de grille arrière servant à délivrer des tensions de polarisation de grille arrière BVl-BVn à des circuits C1-Cn du circuit intégré 102. D'une manière générale, les tensions de polarisation de grille arrière BVl-BVn dépendent de la tension d'alimentation Vi-Vn appliquée aux circuits C1-Cn pour régler les tensions de seuil pour des dispositifs de circuits Cl-Cn. Par exemple la tension de seuil (VT) pour les dispositifs CMOS, CML, SOS, SOI, BICMOS, PMOS et/ou NMOS du circuit peut être située à une valeur inférieure grâce à l'application d'une tension de polarisation de grille arrière aux circuits particuliers alimentés par la tension d'alimentation inférieure. En outre, si le circuit Cl est alimenté par une tension d'alimentation plus faible Vl, alors une tension de polarisation de grille arrière BV1 peut être appliquée facultativement au circuit Cl pour régler la tension de seuil (VT) pour les dispositifs CMOS, CML SOS, SOI, BICMOS, PMOS et/ou NMOS sur une tension de seuil plus élevée (VT). De cette manière, il est possible de réduire des pertes de courant de fuite statique étant donné que la tension de seuil supérieure équivalente a été rétablie. En outre, une gamme plus étendue de tensions d'alimentation est possible étant donné que le réglage de grille arrière permet d'ajuster spécialement le seuil en permettant un fonctionnement à grande vitesse / à faible vitesse et en supprimant la fuite due au tirage de courant statique. La tension de polarisation de grille arrière peut être prévue par exemple pour une source de tension fixe (par exemple une pompe de charge) raccordée au puits de la grille arrière par l'intermédiaire d'un contact. Sinon, on peut utiliser un système de polarisation active du corps, qui permet de sélectionner ou de régler la source de tension dans une gamme appropriée. Les tensions de grille arrière peuvent être appliquées de différentes manières bien connues dans la technique. L'application de tensions de polarisation de grille arrière est décrite par exemple dans différents documents de brevets incluant le brevet US N 4 791 318 au nom de Lewis et al., le brevet US N 4 460 835 au nom de Masuoka, le brevet US N 5 610 083 au nom de Chan et al. et le brevet US N05 185 535 au nom de Fab et al., tous étant incorporés par référence ici dans leurs intégralités respectives. La figure 6 représente un schéma-bloc général d'un système 150 à tension d'alimentation variable / à signal d'horloge variable conformément à la présente invention. Le système 150 comprend un circuit intégré 152, une source de signaux d'horloge 156, une source de tensions d'alimentation 154 et une interface signal d'horloge / tension d'alimentation 155. La source de tensions d'alimentation 154 peut fonctionner de manière à délivrer une pluralité de tensions d'alimentation V1-Vn à une pluralité de circuits Cl-Cn d'un circuit intégré 152. La source de signaux d'horloge 156 du système 150 peut fonctionner de manière à délivrer des signaux d'horloge à une pluralité de fréquences, horloge.1 - horloge.n. Les circuits Cl-Cn sont d'une nature similaire à ceux décrits en référence à la figure 3. La source de signaux d'horloge 156 est similaire à la source de signaux d'horloge 34 telle que décrite en référence à la figure 3. La source 154 de tensions d'alimentation est similaire à la source 106 de tension d'alimentation décrite en référence à la figure 5. Cependant, dans un système 150 à tension d'alimentation variable / à signal d'horloge variable, l'interface signal d'horloge / tension 155 est utilisée pour régler les tensions d'alimentation Vl-Vn appliquées aux circuits Cl-Cn "à la volée" comme cela est requis par des fonctions de cadencement spécifiques requises par les circuits Cl-Cn propres à ces circuits. Comme exemple illustratif, le circuit Cl peut être un circuit logique particulier permettant d'exécuter une ou plusieurs fonctions particulières. De telles fonctions peuvent devoir être exécutées pendant un premier intervalle de temps à une première fréquence d'horloge et pendant un second intervalle de temps différent et une seconde fréquence d'horloge de sorte qu'une telle fonction peut être exécutée pendant la durée allouée des premier et second intervalles de temps respectifs. C'est-à-dire qu'un intervalle de temps est inférieur à l'autre et, en tant que telles, les fonctions, qui requièrent une exécution pendant un certain nombre de cycles, doivent être exécutées à une fréquence d'horloge plus élevée, si elles doivent être achevées en un intervalle de temps qui est inférieur à un autre intervalle de temps. Dans un tel exemple et conformément à la présente invention, l'interface signal d'horloge / tension 155 détecte le signal d'horloge appliqué au circuit Cl pendant le premier intervalle de temps, pendant lequel le signal d'horloge à fréquence plus élevée est utilisé, et par conséquent envoie à la source 154 de tensions d'alimenta- tion un signal pour sélectionner et appliquer une certaine tension d'alimentation correspondant à la fréquence d'horloge plus élevée. Ensuite, lorsque la fréquence d'horloge plus faible est appliquée au circuit Cl pendant un second intervalle de temps, l'interface signal d'horlo- ge / tension 155 détecte l'utilisation de la fréquence d'horloge inférieure et applique un signal à la source 154 de tension d'alimentation pour l'application d'une certaine tension d'alimentation correspondant à la fréquence d'horloge plus faible en vue de son application au circuit Ci. Dans un autre exemple, le circuit C2 peut être un processeur CMOS, CML, SOS, SOI, BICMOS, PMOS et/ou NMOS, pour lequel des réglages des fréquences d'horloge et des tensions d'alimentation correspondantes sont exécutés "à la volée". Un tel système apparaîtra aisément d'une manière évidente aux spécialistes de la technique à partir de la description qui va suivre donnée en référence à la figure 7. La figure 7 représente un schéma-bloc général d'un système de traitement 200 commandé par un signal d'horloge, conformément à la présente invention. Le système de traitement 200 commandé par la fréquence d'horloge inclut un processeur 202 (par exemple un microprocesseur CMOS, CML, SOS, SOI, BICMOS, PMOS et/ou NMOS, ou un processeur de signaux numériques CMOS, CML, SOS, SOI, BICMOS, PMOS et/ou NMOS), une source 204 de signaux d'horloge, une source 206 de tension d'alimentation, un régulateur de tension 212, une interface 210 du régulateur, une unité 208 de commande des signaux d'horloge et une source facultative 214 de polarisation de grille arrière. D'une manière similaire à ce qui a été décrit en référence à la figure 6, la tension d'alimentation délivrée en 206 appliquée au processeur 202 est modifiée "à la volée" comme cela est requis par des exigences spécifiques de cadencement du circuit. D'une manière générale, le processeur 202 fonctionne sous la commande de la source 204 de signaux d'horloge. En fonction de la capacité de traitement requise, la source 204 de signaux d'horloge peut faire fonctionner le processeur 202 avec n'importe laquelle d'une pluralité de fréquences d'horloge. De telles fréquences d'horloge peuvent être sélectionnées sous la commande de l'unité 208 de commande des signaux d'horloge. L'unité 208 de commande des signaux d'horloge peut faire partie de n'importe quel matériel de cadencement et de commande et/ou de n'importe quel logiciel de cadencement et de commande, utilisés pour commander le fonctionnement du processeur 202 en tant que parties d'un système plus étendu. Une telle commande de signaux d'horloge peut prendre la forme par exemple d'un circuit formant contrôleur numérique / minuterie pour l'exécution d'une commande cadencée d'un dispositif médical implantable. Le processeur 202 peut exécuter un certain nombre de fonctions comme cela s'avère approprié pour le dispositif dans lequel il est utilisé. Des possibilités de traitement à haute fréquence (par exemple entre environ 250 kHz et environ 10 MHz), des possibilités de traitement à basse fréquence (par exemple entre environ 1 Hz et environ 32 kHz) et des capacités de traitement en rapport avec des fréquences situées entre de telles limites sont envisagées conformément à la présente invention. A titre de simplification, on va décrire le fonctionnement du système commandé par des signaux d'horloge, en référence au processeur 202 qui exécute uniquement deux fonctions différentes, chacune pendant un intervalle de temps respectif prédéterminé. Par exemple, en rapport avec un dispositif médical implantable tel qu'un stimulateur cardiaque, pendant le premier intervalle de temps, une fonction de traitement élevée, qui requiert une fréquence d'horloge relativement élevée, peut inclure une fonction telle qu'une transmission dans le sens montant / dans le sens descendant de télémétrie, une détection de morphologie, une initialisation, une détection d'arythmies, une détection d'ondes R dans le champ lointain, une détection d'interférences électromagnétiques, une conduction rétrograde, etc. D'autre part les fonctions de Mu traitement à basse fréquence peuvent inclure une fonction telle que la détection debattements intrinsèques, la stimulation, la télémétrie à faible vitesse, le transfert transtéléphonique de données, le contrôle à distance, des contrôle de piles, etc. Lorsque le processeur 202 exécute des fonctions de traitement à haute fréquence pendant un intervalle de temps prédéterminé, une fréquence d'horloge relativement élevée (par exemple comprise entre environ 250 kHz et environ 10 MHz) peut être délivrée par une source 204 de signaux d'horloge pour faire fonctionner le processeur 202. Une interface 210 du régulateur détecte la fréquence supérieure d'horloge appliquée au processeur 202 pour le fonctionnement pendant la fonction de traitement élevé et appliquer un signal de commande au régulateur de tension 212 pour la régulation de la source de tension d'alimentation 206. La source de tension d'alimentation 206 peut fonctionner sous la commande d'un régulateur de tension 212 de manière à délivrer une tension d'alimentation dans une gamme prédéterminée, de préférence entre environ 1,1 volt et environ 3 volts. Lorsqu'une fréquence élevée d'horloge est utilisée pour faire fonctionner le processeur 202 pour des fonctions de traitement à haute fréquence, la source 206 de tension d'alimentation délivre d'une manière générale une tension d'alimentation dans la gamme supérieure des tensions d'alimentation préférées aux dispositifs CMOS, CML, SOS, SOI, BICMOS, PMOS et/ou NMOS, du processeur 202. D'autre part, lorsque le processeur 202 exécute des fonctions de traitement à basse fréquence pendant des intervalles de temps prédéterminés, l'unité 208 de commande des signaux d'horloge commande la source 204 de signaux d'horloge pour qu'elle applique une fréquence inférieure pour le fonctionnement du processeur 202. En tant que telle l'interface 210 du régulateur détecte la fréquence inférieure utilisée pour faire fonctionner le processeur 202 et envoie un signal de commande au régulateur de tension 212 pour régler la source 206 de tension d'alimentation de telle sorte que la tension d'alimentation inférieure dans l'extrémité inférieure de la gamme préférée de tensions d'alimentation est appliquée aux dispositifs CMOS, CML, SOS, SOI, BICMOS, PMOS et/ou NMOS, du processeur 202. Les spécialistes de la technique noteront que l'on peut obtenir n'importe quelle possibilité de traitement intermédiaire entre les possibilités de fonctionnement à des fréquences supérieures et les possibilités de fonctionnement à des fréquences inférieures, indiquées précédemment, et que le but de la présente invention n'est pas limité au traitement à seulement deux fréquences d'horloge et à deux tensions d'alimentation correspondantes. Au lieu de cela, on peut obtenir de multiples niveaux de capacité de traitement conformément à la présente invention avec des fréquences d'horloge associées et des tensions d'alimentation correspondantes appliquées au processeur 202. La figure 4C représente une forme de réalisation du système de traitement 280 de commande de signaux d'horloge selon la présente invention. Comme représenté sur la figure 4C, pendant l'ensemble du cycle cardiaque pendant un intervalle de temps prédéterminé x, une haute fréquence est utilisée pour commander le fonctionnement du processeur 202 pendant l'intervalle de temps 71 de l'intervalle de temps x du cycle cardiaque (par exemple pendant le traitement du complexe QRS). Ensuite, on utilise une fréquence d'horloge inférieure pendant l'intervalle de temps y pour commander le fonctionnement du processeur 202 pour qu'il exécute n'importe laquelle d'un certain nombre d'autres fonctions différentes, comme par exemple des fonctions de différenciation d'un événement cardiaque / de perturbations électromagnétiques. Pendant le fonctionnement du processeur 202 à la fréquence d'horloge plus élevée pendant l'intervalle de temps 71, une tension d'alimentation plus élevée délivrée par la source 206 de tension d'alimentation est appliquée aux dispositifs des circuits CMOS, CML, SOS, SOI, BICMOS, PMOS et/ou NMOS, du processeur 202. De façon analogue, pendant le fonctionnement du processeur 202 à une fréquence d'horloge relativement plus basse, une tension d'alimentation plus faible délivrée par la source 206 de tension d'alimentation est appliquée aux dispositifs CMOS, CML, SOS, SOI, BICMOS, PMOS et/ou NMOS, du processeur 202 pendant l'intervalle de temps y de l'ensemble de l'intervalle de temps x du cycle cardiaque. En outre, comme cela est représenté sur la figure 7, une polarisation facultative de grille arrière 214 peut être utilisée pour régler de façon dynamique la tension de seuil (VT) de dispositifs de circuits CMOS, CML, SOS, SOI, BICMOS, PMOS et/ou NMOS, du processeur 202 en fonction de la fréquence d'horloge appliquée à ce dernier par la source 204 de signaux d'horloge. L'interface 210 du régulateur détecte la fréquence d'horloge utilisée pour commander le fonctionnement du processeur 202 et commande le niveau de tension de la polarisation de grille arrière 214 devant être appliquée aux dispositifs CMOS, CML, SOS, SOI, BICMOS, PMOS et/ou NMOS, du processeur 202. Le réglage dynamique de la tension de seuil peut être réalisé sous la forme d'une source de tension réglable ou pouvant être sélectionnée utilisant par exemple une pompe de charge ou un régulateur. La tension de grille arrière et la tension de grille "normale" appliquent une polarisation de grille ou une tension de grille au transistor. En réglant la tension de grille arrière, la tension "apparente" est accrue, ce qui entraine une réduction du courant de fuite. La figure 8 est un schéma simplifié d'un dispositif médical implantable 260, dans lequel la présente invention a une application particulièrement efficace. Un dispositif médical implantable 260 est implanté dans le corps humain 250 à proximité du coeur 264. Le dispositif médical implantable 260 est connecté au coeur 264 par des fils 262. Dans le cas o le dispositif 260 est un stimulateur cardiaque, les conducteurs 262 peuvent être des conducteurs de stimulation et de détection servant à détecter des signaux électriques liés à la dépolarisation et à la repolarisation du coeur 264, et pour délivrer des impulsions de stimulation au voisinage des extrémités distales du coeur. Un dispositif médical implantable 260 peut être n'importe quel stimulateur cardiaque implantable, tel que ceux décrits dans le brevet US N 5 178 078 au nom de Bennett et al., le brevet US N 5 387 228 au nom de Shelton, le brevet US N 5 312 453 au nom de Shelton et al., ou le brevet US N 5 144 949 au nom de Olson, tous étant incorporés ici par référence dans leur totalité, et qui peuvent être modifiés conformément à la présente invention. Le dispositif médical implantable 260 peut être également un stimulateur / dispositif de cardioversion / défibrillateur (PCD) correspondant à l'un quelconque des différents dispositifs PCD implantables disponibles dans le commerce, dont l'un est décrit ici d'une manière résumée en référence à la figure 10 et décrit de façon détaillée dans le brevet US N 5 447 519. En dehors du dispositif PCD décrit dans le numéro 5 447 519, la présente invention peut être mise en oeuvre en liaison avec des dispositifs PCD tels que ceux décrits dans le brevet US N 5 545 186 au nom de Olson et al.; le brevet US N 5 354 316 au nom de Keimel, le brevet US N"5 314 430 au nom de Bardy, le brevet US N 5 131 388 au nom de Pless, ou le brevet US N 4 821 723 au nom de Baker et al., tous étant incorporés ici par référence dans leur totalité. Ces dispositifs peuvent être utilisés en utilisant la présente invention de telle sorte que de tels dispositifs peuvent s'utiliser ou être modifiés avec un circuit et/ou des systèmes selon la présente invention. Sinon, le dispositif médical implantable 260 peut être un stimulateur nerveux implantable ou un stimulateur musculaire implantable, tels que ceux décrits dans le brevet US N 5 199 428 au nom de Obel et al., dans le brevet US N 5 207 218 au nom de Carpentier et al., ou dans le brevet US N'5 330 507 au nom de Schwartz, ou un dispositif de contrôle implantable tel que celui décrit dans le brevet US N'5 331 966 attribué à Bennet et al., tous ces brevets étant incorporés ici par référence dans leur totalité. Enfin, un dispositif médical implantable 260 peut être un dispositif de cardioversion, un générateur implantable d'impulsions (IPG) ou un dispositif de cardioversion - défibrillateur implantable (ICD). Mais on comprendra que le but de la présente invention n'est pas limité uniquement à des dispositifs médicaux implantables ou à des dispositifs médicaux, mais sur n'importe quel type de dispositif électrique qui utilise un agencement ou une conception de circuits CMOS, CML (logique à mode de courant), SOL (silicium sur saphir), SOI (silicium sur isolant), BICMOS, PMOS et/ou NMOS, dans lequel il est souhaitable d'avoir une faible consommation d'énergie. D'une manière générale, le dispositif médical implantable 260 comprend une caractéristique scellée de façon hermétique qui inclut une cellule électrochimique telle qu'une pile au lithium, un circuit CMOS qui commande des opérations du dispositif et une antenne d'émetteur - récepteur de télémétrie et un circuit qui reçoit des commandes de télémétrie dans le sens descendant et émet des données mémorisées selon une liaison de télémétrie dans le sens montant, à un programmateur. Le circuit peut être mis en oeuvre dans une logique discrète et/ou peut comporter un système basé sur un micro-ordinateur avec une conversion analogique/numérique. On comprendra que la portée de la présente invention n'est pas limitée à des caractéristiques électroniques et à des opérations électroniques particulières de dispositifs médicaux implantables particuliers et que la présente invention peut être utile en liaison avec différents dispositifs implantables. En outre la portée de la présente invention n'est pas limitée à des dispositifs médicaux implantables comprenant uniquement un seul processeur, mais peut être applicable également à des dispositifs à processeurs multiples. La figure 9 représente un schéma-bloc représentant les composants du stimulateur 300 conformes à une forme de réalisation de la présente invention. Le stimulateur 300 possède une architecture basée sur un microprocesseur. Cependant le stimulateur 300 donné à titre d'illustration sur la figure 9 est seulement un exemple de forme de réalisation de tels dispositifs et on comprendra que la présente invention peut être mise en oeuvre dans une architecture de circuits intégrés adaptés spécialement, basée sur une logique ou dans n'importe quel système basé sur un microprocesseur. Dans la forme de réalisation donnée à titre d'illustration représentée sur la figure 9, le stimulateur 300 est, d'une manière tout à fait préférable, programmable à l'aide d'une unité externe de programmation (non représentée sur les figures). Un tel programmateur convenant pour la présente invention est le programmateur Medtronic Model 9790 disponible dans le commerce. Le programmateur est un programmateur du type basé sur un microprocesseur et qui fournit une série de signaux codés au stimulateur 300 à l'aide d'une tête de programmation qui transmet des signaux codés en haute fréquence (HF) à une antenne 334 du stimulateur 300 conformément à un système de télémétrie tel que celui décrit par exemple dans le brevet US N 5 127 404 attribué à Wyborny et al., dont la description est incorporée ici par référence dans sa totalité. Cependant on comprendra que l'on peut utiliser n'importe quelle méthodologie de programmation dans la mesure o l'information désirée est transmise en direction et en provenance du stimulateur. Le dispositif formant stimulateur 300 représenté à titre d'illustration sur la figure 9 est couplé électri- quement au coeur 264 du patient par des fils 302. Le fil 302a contenant l'électrode 306 est couplé à un noeud 310 dans le circuit du stimulateur 300, au moyen d'un condensateur d'entrée 308. Le fil 302b est couplé au circuit de pression 354 du circuit d'entrée / sortie 312 pour envoyer un signal de pression du capteur 309 au circuit 354. Le signal de pression est utilisé pour garantir les exigences métaboliques et/ou le signal de sortie cardiaque d'un patient. En outre un détecteur d'activité 351 tel qu'un accéléromètre piézocéramique, envoie un signal de sortie au circuit d'activité 352 du circuit d'entrée / sortie 312. La sortie du capteur varie en fonction d'un paramètre mesuré qui est associé à des exigences métaboliques d'un patient. Le circuit d'entrée/sortie 312 contient des circuits de liaison au coeur 264, au capteur d'activités 351, à l'antenne 334, au capteur de pression 309 et à des circuits d'application d'impulsions de stimulation au coeur 264 pour commander le rythme du coeur en fonction de ces impulsions sous la commande d'algorithmes réalisés en logiciel dans l'unité formant micro-ordinateur 314. L'unité formant micro-ordinateur 314 comprend de préférence un circuit sur puce 316, qui comprend un microprocesseur 320, un circuit d'horloge 322 du système et une mémoire à accès aléatoire (RAM) sur puce 324 et une mémoire morte (ROM) 326. Dans cette forme de réalisation donnée à titre d'illustration, un circuit hors puce 328 comprend une unité de mémoire RAM/ROM. Le circuit 316 sur puce et le circuit 328 hors puce sont couplés respectivement par un bus de communication 330 à un circuit formant contrôleur / minuterie numérique 332. Conformément à la présente invention, les circuits représentés sur la figure 9 sont alimentés par une source de tension d'alimentation à pile implantable appropriée 301 (par exemple une source de tension représentée d'une manière générale sur les figures 1-7). Pour conserver la clarté des dessins, le couplage de la source de tension d'alimentation 301 à différents circuits du stimulateur 300 n'est pas représenté sur les figures. En outre les circuits aptes à fonctionner sous la commande d'un signal d'horloge représenté sur la figure 9 fonctionnent conformément à la présente invention sous la commande de la source 338 de signaux d'horloge. Pour conserver la clarté des dessins, on n'a pas représenté, sur les figures, le couplage de tels signaux d'horloge provenant de la source de signaux d'horloge 338 (par exemple une source de signaux d'horloge représentée d'une manière générale sur les figures 1-7) à de tels circuits CMOS, SML, SOS, SOI, BICMOS, PMOS et/ou NMOS du stimulateur 300. Une antenne 334 est connectée à un circuit d'en- trée / sortie 312 pour permettre une télémétrie à liaison montante / à liaison descendante au moyen d'une unité formant émetteur et récepteur HF 336. L'unité 336 peut correspondre à la logique de télémétrie et de programme décrite dans le brevet US N 4 556 063 attribué à Thomson et al. , incorporé ici par référence dans sa totalité, ou bien à celui décrit dans le brevet de Wyborny et al. mentionné précédemment. Le circuit 340 de production de la tension VREF et de la tension de polarisation produit une référence de tension stable et des courants de polarisation du circuit d'entrée/sortie 312. Une unité 342 à convertisseur analo- gique/numérique (ADC) et multiplexeur numérise des signaux analogiques et des tensions analogiques pour délivrer des signaux intracardiaques de télémétrie "en temps réel" et une fonction de remplacement de la pile en fin de vie (EOL). Un circuit 341 de remise à l'état initial lors de la mise sous tension agit en tant que moyens pour ramener le circuit à l'état initial. Des commandes de fonctionnement pour la commande du cadencement du stimulateur 300 sont transmises au moyen du bus 330 à un circuit à contrôleurs / minuteries numériques 332, les minuteries et compteurs numériques établissant l'intervalle d'échappement total du stimulateur 300 ainsi que différentes phases réfractaires, phases de suppression et d'autres fenêtres de cadencement pour la commande du fonctionnement des composants périphériques situés dans le circuit d'entrée/sortie 312. Le circuit à contrôleurs / minuteries numériques 332 est couplé de préférence à un circuit de détection 345 et à l'amplificateur d'électrogrammes (EGM) 348 pour la réception de signaux amplifiés et traités, qui sont détectés par l'électrode 306 disposée dans le conducteur 302a. De tels signaux sont représentatifs de l'activité électrique du coeur 264 du patient. L'amplificateur de détection 346 du circuit 345 amplifie les signaux électro- cardiaques détectés et délivre un signal amplifié à un circuit de détection et de mesure de seuil 347. Le circuit 347 fournit à son tour une indication des tensions de pic détectées et des tensions de seuil mesurées de l'amplifi- cateur de détection dans le trajet 357 aboutissant au circuit à contrôleurs / minuteries numériques 332. Un signal amplifié de l'amplificateur de détection est également envoyé au comparateur / détecteur à seuil 349. L'amplificateur de détection peut correspondre à celui décrit dans le brevet US N 4 379 459 au nom de Stein, qui est incorporé ici en référence dans sa totalité. Le signal d'électrogramme fourni par l'amplifica- * teur EGM 348 est utilisé lorsque le dispositif implanté 300 est interrogé par un programmateur externe (non représenté) pour émettre, par télémétrie de liaison montante, une représentation d'un électrogramme analogique de l'activité cardiaque électrique du coeur du patient. Une telle fonctionnalité est par exemple représentée dans le brevet US N 4 556 053 au nom de Thomson et al., incorporé précédemment par référence. Un générateur d'impulsions et l'amplificateur d'impulsions de sortie 350 appliquent des stimuli au coeur 264 du patient par l'intermédiaire d'un condensateur de couplage 305 et d'une électrode 306 en réponse à un signal de déclenchement de stimulation fourni par le circuit à contrôleurs / minuteries numériques. L'amplificateur de sortie 350 peut correspondre d'une manière générale à un amplificateur de sortie décrit dans le brevet US N 4 476 868 au nom de Thompson, également incorporé ici par référence dans sa totalité. Les circuits de la figure 9 qui comprennent un circuit CMOS, SML, SOS, SOI, BICMOS, PMOS et/ou NMOS apte à fonctionner conformément à la présente invention, incluent le processeur 320, le circuit à contrô- leurs / minuteur numériques 332, la mémoire RAM 324, la mémoire RAM 326, l'unité de mémoire RAM/ROM 328 et le convertisseur ADC / multiplexeur 342. La figure 10 est un schéma fonctionnel tiré du brevet US N 5 447 519 au nom de Peterson, qui représente un dispositif PCD implantable 400, dans lequel la présente invention peut être utilement mise en oeuvre. Ce schéma est une illustration devant être prise uniquement à titre d'exemple, d'un dispositif dans lequel l'invention peut être mise en oeuvre, et non comme limitant la portée de la présente invention. D'autres dispositifs médicaux implantables tels que décrits précédemment et possédant des organisations fonctionnelles, dans lequel la présente invention peut être utile, peuvent être également modifiés conformément à la présente invention. On estime que la présente invention est également utile par exemple en liaison avec des dispositifs PCD implantables tels que ceux décrits dans le brevet US N04 548 209 au nom de Wielders et al; le brevet US N 4 693 253 au nom de Adams et al.; le brevet US N 4 830 006 au nom de Haluska et al.; le brevet US N 4 949 730 au nom de Pless et al.; tous étant incorporés ici par référence dans leur totalité. Le dispositif PCD 400 donné à titre d'illustra- tion est pourvu de six électrodes 401, 402, 404, 406, 408 et 410. Les électrodes 401 et 402 peuvent être un couple d'électrodes faiblement espacées, qui par exemple sont positionnées dans le ventricule du coeur 264. L'électrode 404 peut correspondre à une électrode indifférente située à distance, sur le boîtier du dispositif PCT implantable 400. Les électrodes 406, 408 et 410 peuvent correspondre à des électrodes de défibrillation sur une surface étendue, qui sont disposées sur des fils aboutissant au coeur 264 ou des électrodes épicardiques. Les électrodes 401 et 402 sont représentées comme étant câblées au circuit 419 de détection d'ondes R de champ de proximité (c'est-à-dire des électrodes faiblement espacées) 418 comprenant un amplificateur 414 réalisant la bande passante filtrée, un circuit à seuil automatique 416 (servant à fournir un seuil de détection réglable en fonction de l'amplitude de l'angle R mesuré, et un comparateur 418). Un signal Rout 464 est produit chaque fois que le signal détecté entre les électrodes 401 et 402 dépassent un seuil de détection défini par le circuit à seuil automatique 416. En outre le gain dans l'amplifica- teur 414 est réglé par le circuit de commande / minuterie 420 du stimulateur. Le signal de détection par exemple est utilisé pour régler les créneaux temporels et aligner des données de formes d'ondes successives pour réaliser une détection de morphologie. Par exemple, le signal d'événement de détection 464 peut être transmis au processeur 424 par l'intermédiaire du circuit de commande du stimulateur / minuterie 420, et au moyen du bus 440, et peut agir en tant qu'interrupteur pour le processeur 424 de sorte qu'un programme particulier d'opérations, par exemple une détection de morphologie, des fonctions de discrimination, est déclenché par le processeur 424. La matrice de commutation 412 est utilisée pour sélectionner des électrodes disponibles sous la commande du processeur 424 par l'intermédiaire du bus de transmission de données / d'adresses 440 de telle sorte que la sélection comprend deux électrodes utilisées en tant que couple d'électrodes de champ lointain (c'est-à-dire électrodes largement espacées) en liaison avec une fonction de discrimination de tachycardie / fibrillation (par exemple une fonction pour établir une discrimination entre une tachycardie, c'est-à-dire un rythme cardiaque anormalement rapide et une fibrillation, c'est-à-dire des vêtements cardiaques non coordonnés et irréguliers, afin d'appliquer une thérapie appropriée. Les signaux EGM du champ lointain délivrés par les électrodes sélectionnées sont transmis par l'amplificateur de bande passante 434 et sont envoyés au multiplexeur 432, dans lequel ils sont convertis en des signaux de données numériques au moyen d'un convertisseur analogique / numérique (ADC) 430 pour leur mémorisation dans une mémoire à accès direct 426 sous la commande d'un circuit d'accès direct en mémoire 428. Par exemple une série de complexes EGM pendant plusieurs secondes peut être exécutée. Conformément à la présente invention, les circuits représentés sur la figure 10 sont alimentés par une source de tension d'alimentation à pile implantable appropriée 490 (c'est-à-dire une source de tension représentée d'une manière générale sur les figures 1-7). Pour conserver la clarté du dessin, le couplage de la source de tension d'alimentation 490 à différents circuits du dispositif PCD 400 n'est pas représenté sur les figures. En outre, les circuits pouvant fonctionner sous la commande d'un signal d'horloge représenté sur la figure 10 sont activés conformément à la présente invention au moyen de la source de signaux d'horloge 491. Pour conserver la clarté du dessin, le couplage de tels signaux d'horloge à partir de la source de signaux d'horloge 491 (par exemple une source de signaux d'horloge représentée d'une manière générale sur les figures 1-7) à des circuits tels que CMOS, SML, SOS, SOI, BICMOS, PMOS et/ou NMOS du dispositif PCD 400 n'est pas représenté sur les figures. L'apparition d'un événement de détection d'onde R ou d'un signal de détection Rout 464 est communiquée au processeur 424 pour déclencher une analyse de morphologie sur des formes d'ondes par le processeur 424, en vue de leur utilisation pour la sélection d'une thérapie pour le coeur 264. Par exemple le processeur peut calculer la variabilité battement-après-battement cumulée du coeur 264, les intervalles de temps séparant les événements de détection d'ondes R et différentes autres fonctions comme indiqué dans de nombreux documents y compris n'importe lequel des documents déjà mentionnés ici et différents autres documents en rapport avec des dispositifs PCD implantables. D'autres parties du dispositif PCD 400 de la figure 10 sont dédiées à la délivrance de thérapies de stimulation cardiaque, de cardioversion et de défibrilla- tion. En rapport avec la stimulation cardiaque, le circuit 420 de stimulation / de commande des stimulateurs inclut des compteurs numériques programmables qui commandent les intervalles de cadencement de base associés à la stimulation cardiaque, y compris les intervalles d'échappe- ment de stimulation, les périodes réfractaires pendant lesquelles des ondes R détectées sont inefficaces pour faire redémarrer le cadencement d'intervalles d'échappe- ment, etc. Les durées de tels intervalles sont déterminées de façon typique par le processeur 424 et sont communiquées à l'unité formant minuterie / circuit de commande 420 du stimulateur par l'intermédiaire du bus 440 de transmission d'adresses / de données. En outre, sous la commande du processeur 424, le circuit de cadencement / commande du stimulateur détermine également l'amplitude de telles impulsions de stimulation cardiaque et le circuit de stimulation 421 envoie de telles impulsions au coeur. Dans le cas o une tachyarythmie (c'est-à-dire une tachycardie) est détectée et o il est souhaitable d'appliquer une stimulation antitachyarythmie, les intervalles de temps appropriés pour la commande de la production de thérapies de stimulation anti-tachycardie sont chargés depuis le processeur 424 dans le circuit 420 de stimulation et de commande du stimulateur. De façon similaire dans le cas o la production d'une impulsion de cardioversion ou de défibrillation est requise, le processeur 424 utilise les compteurs et le circuit de cadencement et de commande 420 pour commander le cadencement de telles impulsions de cardioversion et de défibrillation. En réponse à la détection d'une fibrillation ou d'une tachycardie requérant une impulsion de cardioversion, le processeur 424 active le circuit de commande de cardioversion / défibrillation 454, qui déclenche le chargement des condensateurs à haute tension 456, 458, 460 et 462 par l'intermédiaire d'un circuit de charge 450 sous la commande d'une ligne 452 de chargement à haute tension. Ensuite, la délivrance du cadencement de l'impulsion de défibrillation ou de cardioversion est commandée par un circuit 420 de cadencement / de stimulation du stimulateur, et la commande des fonctions de stimulation, qui leur sont associées, est décrite de façon plus détaillée dans le brevet US N 5 188 105 au nom de Keimel, qui est incorporé ici par référence dans sa totalité. Un autre circuit de ce type pour la commande du cadencement et de la production d'impulsions de cardioversion et de défibrillation est décrit dans le brevet US N 4 384 585 au nom de Zipes, dans le brevet US N 4 949 719 au nom de Pless et al., et dans le brevet US N 4 375 817 au nom de Engle et al., tous étant incorporés ici par référence dans leur totalité. En outre, un circuit connu pour la commandedu cadencement et de la production d'impulsions de stimulation anti-tachycardie est décrit dans le brevet US N 4 577 633 au nom de Berkovits et al., dans le brevet US N 4 880 005 au nom de Pless et al., dans le brevet US N 4 726 380 au nom de Vollmann et al. et dans le brevet US N04 587 970 au nom de Holley et al., tous étant incorporés ici par référence dans leur totalité. La sélection d'une configuration particulière d'électrodes pour la délivrance des impulsions de cardio- version ou de défibrillation est commandée par l'inter- médiaire d'un circuit de sortie 448 sous la commande du circuit 454 de commande de cardioversion / défibrillation par l'intermédiaire du bus de commande 446. Le circuit de sortie 448 détermine laquelle des électrodes à haute tension 406, 408 et 410 est utilisée pour la délivrance du régime d'impulsions de défibrillation ou de cardioversion. Les composants du dispositif PCD 400 de la figure 10 qui comprennent un circuit CMOS, SML, SOS, SOI, BICMOS, PMOS et/ou NMOS apte à fonctionner conformément à l'invention, incluent le processeur, les circuits de commande 420 et 454, la mémoire RAM 428, un dispositif DMA 428, le convertisseur ADC 430 et le multiplexeur 432. Conformément à la présente invention, le stimulateur 300 représenté sur la figure 9 et le dispositif PCD 400 représenté sur la figure 10 peuvent tous deux être réalisés conformément aux formes de réalisation généralisées décrites précédemment en référence aux figures 1-7. Tout d'abord par exemple, en rapport avec le stimulateur 300 de la figure 9, une source d'alimentation en tension 301 du stimulateur 300 peut être mise en oeuvre de différentes manières décrites en référence aux figures 1-7. De même la source 338 de signaux d'horloge du stimulateur 300 peut être réalisée d'une manière telle que décrite en référence aux figures 1-7. La source 491 de signaux d'horloge du dispositif PCD 400 de la figure 10 et la source d'alimentation en tension 490 du dispositif PCD 400 de la figure 10 peuvent être réalisées conformément aux formes de réalisation générales décrites précédemment en référence aux figures 1-7. A titre d'exemple illustratif, le convertisseur ADC / multiplexeur 342, l'émetteur / récepteur HF 336, le circuit à contrôleurs et minuteries numériques 332 et différents autres circuits CMOS, SML, SOS, SOI, BICMOS, PMOS et/ou NMOS peuvent fonctionner individuellement avec des fréquences d'horloge différentes disponibles auprès de la source 338 de signaux d'horloge. De même, de tels circuits peuvent fonctionner avec des tensions d'alimen- tation correspondantes qui peuvent être différentes pour les différents circuits. En outre l'émetteur / récepteur HF 336 peut fonctionner pendant un intervalle de temps particulier (par exemple dans le cas de la transmission à liaison montante) avec une fréquence d'horloge particulière délivrée par la source 338 de signaux d'horloge et avec une tension d'alimentation particulière délivrée par la source d'alimentation en tension 301 correspondant à la fréquence d'horloge particulière. D'autre part, pendant un intervalle de temps différent (par exemple pendant une transmission à liaison descendante), le circuit 336 peut fonctionner avec -r une fréquence d'horloge entièrement différente et une tension d'alimentation entièrement différente. Le réglage automatique des paramètres de télémétrie dans certaines conditions est décrit dans le brevet US NW5 683 432 au nom de Goedeke et al., incorporé ici par référence dans sa totalité. En rapport avec la figure 10, le circuit formant convertisseur analogique / numérique 430, le circuit 454 de commande du dispositif de cardioversion / défibrillateur et d'autres circuits différents tels que la mémoire RAM 426, le dispositif de mémoire 428 et le multiplexeur 432 peuvent également fonctionner à des fréquences d'horloge différentes délivrées par la source 491 de signaux d'horloge et à des tensions d'alimentation correspondantes différentes délivrées par la source de tensions d'alimentation 490. Un circuit de télémétrie (non représenté sur les figures) peut être utilisé avec le dispositif PCT 400 de la figure 10 et peut également fonctionner avec des fréquences d'horloge différentes délivrées par la source 491 de signaux d'horloge et avec des tensions d'alimentation correspondantes différentes délivrées par la source de tension d'alimentation 490. En outre le processeur 424 peut fonctionner avec des cadences d'horloge différentes, conformément à la fonction assumée par le processeur 424 (comme cela est décrit en référence à la figure 7). La détection de morphologie, qui réalise la détection à des rythmes physiologiques typiques (par exemple 50 à 150 battements par minute) par exemple peut être exécutée à une première fréquence d'horloge, et à une première tension d'alimentation correspondante alors que la détection des arythmies peut être exécutée avec une fréquence d'horloge différente et avec une tension d'ali- mentation correspondante différente. La figure 11 représente un système 500 de traitement de signaux numériques (DSP) à impulsions d'horloge variables / à tensions d'alimentation variables, qui peut être utilisé en liaison avec et/ou dans la variante de certains circuits représentés sur les figures 9 et 10. Le système DSP 500 de la figure 11 par exemple peut être utilisé à la place du circuit d'activités 352, du circuit de pression 354, du circuit amplificateur de détection 346 (pour les amplificateurs de détection de l'onde P, de l'onde R et/ou de l'onde T) et en outre peut être pourvu d'une fonctionnalité additionnelle avec l'utilisation d'un pseudo-signal d'électrocardiogramme 502. D'une manière générale, on prévoit un nombre quelconque de signaux analogiques 499 par exemple tels que des signaux de pseudoélectrocardiogramme 502, un signal 503 du capteur d'activités et un signal 504 de détection du capteur de pression et du capteur de mise en marche, en utilisant des amplificateurs respectifs 505-507. Les signaux amplifiés sont présentés au multiplexeur 510 qui les envoie selon un mode commandé de façon cyclique à un convertisseur analogique / numérique (ADC) 516 du système 500 de traitement de signaux numériques. Les signaux 502-504 peuvent être commandés de façon cyclique à des cadences différentes par commande cyclique au moyen des signaux de sortie des différents amplificateurs / préamplificateurs 505-507 tels que décrits dans la demande de brevet US en cours numéro de série 08/801335, dossier Medtronic NP-4521, ayant pour titre "Method for Compressing Digitized Cardiac Signals Combining Lossless Compression and Non-linear Sampling", qui décrit une compression variable au moyen d'un échantillonnage par convertisseur analogique / numérique ADC et qui est incorporé ici par référence dans sa totalité. Le convertisseur ADC peut également avoir des cadences de conversion variables comme cela est décrit dans le brevet US N 5 263 486 et dans le brevet US NW5 312 446, incorporés ici par référence dans leurs totalités respectives. L'interface d'entrée / sortie 514 et des regis- tres de programmes 512 sont utilisés sous la commande d'un circuit de cadencement (non représenté) pour commander l'application des signaux analogiques par le multiplexeur 510 au convertisseur ADC 517 du système DSP 500, qui envoie de tels signaux numériques convertis à un filtre numérique 518 de manière à envoyer une forme d'onde pour analyse au processeur d'analyse de formes d'ondes 520 (c'est-à-dire un processeur de signaux numériques (DSP)) du système 500. Pour réduire la consommation d'énergie, le processeur d'analyse de formes d'ondes (DSP) 520 est commandé de façon cadencée à différentes cadences, c'est-à-dire qu'il est commandé "à la volée" conformément à la présente invention en fonction des besoins du traitement. C'est seulement pendant un complexe QRS par exemple que le processeur d'analyse de formes d'ondes 520 fonctionne dans un mode de traitement à grande vitesse, avec une fréquence relativement élevée. Pendant le reste du cycle cardiaque, le processeur DSP 520 peut fonctionner "à vide" à une fréquence d'horloge beaucoup plus basse. Un tel cycle de traitement a été décrit précédemment en référence à la figure 4C. En plus de la vitesse d'horloge plus faible utilisée pour différentes parties du cycle cardiaque, un spécialiste de la technique constatera que, conformément aux autres aspects de la présente invention, lorsque la vitesse est réduite, le niveau (VDD) de la tension d'ali- mentation peut être également réduit de façon correspondante. Par conséquent, l'objectif d'obtenir une consommation réduite d'énergie est atteint. Le système DSP 500 de la figure 11 est représenté d'une manière générale sur la figure 12. D'une manière générale des systèmes DSP, tels que le système DSP 500, peuvent comporter un filtre d'entrée, un convertisseur analogique / numérique ADC, un circuit d'échantillonnage et de blocage (quelquefois intégré dans le circuit ADC) et un processeur de signaux numériques pour délivrer un signal de sortie. Le filtre d'entrée, le convertisseur ADC et le circuit d'échantillonnage et de blocage fournissent des données représentatives d'un signal analogique au proces- seur. Le processeur de signaux numériques peut ensuite être alors utilisé pour mettre en oeuvre l'un de différents algorithmes comme par exemple un filtrage numérique, une configuration de l'entrée, l'exécution d'une détection de la morphologie, un fonctionnement en tant qu'amplificateur de détection (onde P, onde R ou onde T), etc. pour la délivrance d'un signal de sortie désiré. Tel qu'il est utilisé dans un dispositif médical ici décrit, le signal de sortie du système DSP 500 est appliqué d'une manière générale sous forme numérique à un dispositif de commande. Un tel signal de sortie numérique produit par le traitement numérique peut cependant être converti en retour en un signal de sortie analogique, moyennant l'utilisation de composants communs à des systèmes DSP, comme par exemple un convertisseur numérique / analogique (DAC), des filtres de sortie, etc. Un spécialiste de la technique constatera qu'en fonction de l'application de la présente invention, les composants du système DSP 500 peuvent varier. Par exemple, un système DSP peut inclure un convertisseur DAC servant à délivrer un signal de sortie analogique, alors qu'un autre système de ce type ne peut pas. Comme cela est représenté sur la figure 12, deux ou plus de deux signaux d'entrée analogiques 299 sont multiplexés par le multiplexeur 510 et sont convertis en des données numériques qui en sont représentatives, pour leur traitement par le processeur de signaux numériques du système DSP 500. Les données représentatives des signaux d'entrée sont ensuite traitées par le processeur de signaux numériques du système DSP 500 pour l'exécution de fonctions qui les concernent, pendant un intervalle de temps prédéterminé. On peut exécuter des algorithmes de détection d'ondes R et des algorithmes de détection d'ondes P par exemple au moyen du même processeur de signaux numériques pendant l'intervalle de temps prédéterminé en utilisant des données représentatives respectivement de signaux d'entrée analogiques ventriculaires et atriaux, envoyés au multiple- xeur 510. Un tel multiplexage des signaux d'entrée et l'utilisation d'un seul processeur de signaux numériques comme cela est représenté sur les figures 11 et 12 pour l'exécution de fonctions multiples pendant un intervalle de temps prédéterminé requiert que le processeur de signaux numériques du système DSP 500 fonctionne à une fréquence d'horloge relativement élevée. La fréquence d'horloge est relativement élevée par rapport aux fréquences d'horloge qui seraient nécessaires si de multiples processeurs de signaux numériques étaient utilisés pour exécuter les fonctions pendant le même intervalle de temps. Lors du fonctionnement à une vitesse relativement élevée pour l'exécution des fonctions multiples pendant cet intervalle de temps prédéterminé, il faut également appliquer une tension d'alimentation relativement élevée au processeur pour le fonctionnement. La tension d'alimentation est relativement élevée par rapport à la tension d'alimentation qui serait nécessaire si on utilisait de multiples processeurs de signaux numériques pour exécuter les fonctions pendant un même intervalle de temps. En tant que telle, la puissance numérique (P) consommée par le processeur unique de signaux numériques ((P) = 1/2CVDD2F, C étant la capacité nodale, F la fréquence d'horloge et de commutation et VDD la tension d'alimentation pour le processeur) est assez élevée. La formule pour le calcul de la puissance dynamique (P) indique que la puissance dynamique des circuits CMOS, CML, SOS, SOI, BICMOS, PMOS et/ou NMOS est proportionnelle au carré de la tension d'alimentation (VDD). En outre, la puissance dynamique (P) est proportionnelle à la fréquence de commutation ou d'horloge (F). Comme cela sera décrit plus loin, les mêmes fonctions multiples que celles exécutées ci-dessus en utilisant un seul système DSP peuvent être exécutées en utilisant de multiples systèmes DSP fonctionnant à des fréquences d'horloge plus faibles et avec des tensions d'alimentation plus faibles pour réduire la consommation d'énergie. La figure 13 représente une illustration schématique généralisée d'un tel système 600 à processeurs multiples qui comprend de multiples systèmes DSP 602-604 servant à réduire la consommation d'énergie conformément à la présente invention. Le système DSP 602 est pourvu d'un premier signal d'entrée analogique 612 et comprend un circuit de conversion pour la conversion du signal d'entrée analogique 612 en des données numériques représentatives de ce signal. Le processeur de signaux numériques 622 du système DSP 602 traite alors les données pour exécuter une fonction et délivrer un signal de sortie 632 (qui peut être converti en retour en un signal analogique si on le désire). Le processeur de signaux numériques 622 fonctionne à une première fréquence Clkl, et une première tension d'alimentation SVl est appliquée au processeur de signaux numériques 622. Le système DSP 603 reçoit un second signal d'entrée analogique 613 et inclut un circuit de conversion servant à convertir le signal d'entrée analogique 613 aux données numériques qui en sont représentatives. Le processeur de signaux numériques 623 du système DSP 603 traite alors les données pour exécuter une fonction et délivrer un signal de sortie 633 (qui peut être converti en retour en un signal analogique si on le désire). Le processeur de signaux numériques 623 fonctionne à une seconde fréquence d'horloge Clk2 et une seconde tension d'alimentation SV2 est appliquée au processeur de signaux numériques 623. D'une manière générale les première et seconde fréquences d'horloge Clkl et Clk2, avec lesquelles fonctionnent les premier et second processeurs de signaux numériques pour exécuter leurs fonctions respectives pendant un intervalle de temps prédéterminé, sont inférieures à la fréquence d'horloge nécessaire pour qu'un tel processeur exécute les mêmes fonctions pendant le même intervalle de temps prédéterminé. Des première et seconde fréquences d'horloge Clkl et Clk2 sont telles que la puissance consommée par des premiers et seconds processeurs de signaux numériques lors de l'exécution des fonctions respectives pendant l'intervalle de temps prédéterminé, est inférieure à la puissance qui serait consommée si seul l'un des premier et second processeurs de signaux numériques devait exécuter les deux fonctions respectives dans l'intervalle de temps prédéterminé. De façon analogue, les tensions d'alimentation SVl et SV2 peuvent être également réduites étant donné que les processeurs de signaux numériques 622 et 623 fonctionnent à une vitesse plus faible, et une réduction de la fréquence d'horloge permet l'utilisation de tensions d'alimentation plus faibles comme cela a été décrit précédemment. Si la fréquence d'horloge Clkl est réduite par exemple, le signal SV1 appliqué au processeur de signaux numériques 622 peut être également réduit. A titre d'exemple, on considère le cas o le système 600 comprend uniquement le système DSP 602 et le système DSP 603. Chacun des systèmes DSP 602 et 603 reçoit respectivement un signal d'entrée analogique 612 et 613. Le processeur de signaux analogiques 622 traite les données représentatives du signal d'entrée analogique 612 à la fréquence d'horloge Clkl pour exécuter une première fonction. Le processeur de signaux numériques 623 traite les données représentatives du signal d'entrée analogique 613 à la fréquence d'horloge Clk2 pour exécuter une seconde fonction. Par rapport à la puissance consommée par un système tel que celui représenté sur la figure 12 (dans lequel un seul processeur est utilisé pour exécuter deux fonctions pendant l'intervalle de temps prédéterminé en utilisant des signaux d'entrée multiplexés), de multiples processeurs de signaux numériques peuvent exécuter les mêmes fonctions, mais tout en consommant nettement moins de puissance. Plus particulièrement, en utilisant deux proces- seurs de signaux numériques conformément à la présente invention, la puissance dynamique ainsi consommée (P2) peut être calculée conformément à la formule: (P2) = 1/2(2C)(VDD/2)2(F/2) dans laquelle C est le double de la capacité nodale étant donné qu'il existe deux processeurs de signaux numériques, F/2 est la fréquence d'horloge ou de commutation réduite étant donné que les deux processeurs de signaux numériques peuvent fonctionner à la moitié de la vitesse par rapport au cas d'un seul processeur qui essaie d'exécuter les deux fonctions pendant l'intervalle de temps prédéterminé, et VDD/2 est la tension d'alimentation étant donné que les processeurs de signaux numériques fonctionnent à demi- vitesse par rapport au processeur unique qui essaie d'exécuter les deux fonctions pendant l'intervalle de temps prédéterminé. La puissance consommée par les deux processeurs de signaux numériques indiqués à titre d'illustration est fournie par la formule: P2 = 1/2C(VDD2/4)F qui est le quart de la puissance consommée par le processeur unique utilisant des signaux d'entrée multiplexés tels que décrits précédemment en référence à la figure 12. Un spécialiste de la technique constatera alors que la forme de réalisation précédente à deux processeurs de signaux numériques selon la présente invention, occupe une surface de pastille du circuit intégré plus grande qu'un seul processeur comportant des entrées multiplexées. La consommation de puissance est cependant fortement réduite. Dans la forme de réalisation représentée décrite précédemment, les fréquences d'horloge, pour lesquelles les premier et second processeurs de signaux numériques fonctionnent, sont sensiblement égales. Cependant il n'est pas nécessaire que ces deux fréquences d'horloge soient identiques ou sensiblement identiques pour réduire la consommation de l'énergie, et en réalité elles peuvent être différentes. Les première et seconde fréquences d'horloge Clkl et Clk2, pour lesquelles les premier et second processeurs de signaux numériques fonctionnent pour l'exé- cution des fonctions respectives, sont de façon plus préférentielle des fréquences choisies de telle sorte que la puissance consommée par les premier et second processeurs de signaux numériques lors de l'exécution des fonctions respectives pendant l'intervalle de temps prédéterminé est inférieure à la puissance qui serait consommée si seul l'un des premier et second processeurs de signaux numériques exécutait les deux fonctions pendant un intervalle de temps prédéterminé. En outre et comme cela est représenté sur la figure 13, plus de deux systèmes DSP, tels qu'un système DSP additionnel 604 peuvent être utilisés pour réduire la consommation de puissance. En outre, chacun des processeurs de signaux numériques incluant les systèmes DSP 602-604, peut être équipé d'une ou de plusieurs entrées analogiques comme cela est représenté d'une manière générale par les entrées 618 qui peuvent être multiplexées, comme cela est décrit en référence à la figure 11, ou sinon peuvent être équipés d'une seule entrée comme indiqué plus haut, en rapport avec des systèmes DSP 602 et 603. L'utilisation de multiples systèmes DSP est particulièrement avantageuse lors du traitement de signaux analogiques à fréquences plus élevées, bien que de tels systèmes puissent être utilisés avec n'importe quel signal analogique. De telles configurations DSP multiples ont une application particulièrement avantageuse par exemple lors- qu'elles sont utilisées pour la détection de l'onde P, de l'onde R et de l'onde T, pour la détection de perturbations électromagnétiques, le traitement de signaux de capteurs tels que des signaux de pression, de saturation en oxygène, de circulation du sang et de contractilité cardiaque, des fonctions de télémétrie et analogues. De telles fonctions peuvent être caractérisées d'une manière générale par la largeur de bande des signaux analogiques qui sont traités pour l'exécution de telles fonctions. D'une manière générale la largeur de bande de signaux analogiques tels que des signaux de détection cardiaques se situe dans la gamme comprise entre environ 10 Hz et environ 100 Hz (contrairement à certains signaux de capteurs tels que des signaux de pression, qui possèdent une largeur de bande comprise entre environ 1 Hz et environ 10 Hz). Les figures 14 et 15 illustrent l'utilisation de systèmes DSP multiples pour l'exécution de multiples fonctions requises pour le fonctionnement d'un stimulateur cardiaque. La figure 14 représente certains composants utilisés habituellement dans un stimulateur cardiaque tel que celui décrit dans le brevet US N 5 387 228 au nom de Shelton, ayant pour tire "Cardiac Pacemaker With Programmable Output Pulse Amplitude and Method", attribué le 7 Février 1995. A titre de simplification, on ne décrira pas de façon détaillée d'autres composants du stimulateur, tels que ceux décrits précédemment ici et qui sont également décrits dans d'autres documents mentionnés ici comme dans le brevet US N 5 387 228. En se référant à nouveau à la figure 14, le circuit à contrôleurs / minuteries numériques 731 est couplé au circuit de détection incluant le circuit amplificateur de détection 738 et un circuit de commande de sensibilité 739. Plus particulièrement, le circuit à contrôleurs / minuteries numériques 731 reçoit un signal d'événement A (événement atrial) dans la ligne 740, et un signal d'événement V (événement ventriculaire) dans la ligne 741. Le circuit amplificateur de détection 738 est couplé à des fils 714 et 715 et reçoit des signaux de détection V (détection ventriculaire) et de détection A (détection atriale) provenant du coeur 764. Le circuit amplificateur de détection 738 active un signal d'événement A dans la ligne 740 lorsqu'un événement atrial (c'est-à- dire un événement atrial stimulé ou intrinsèque) est détecté, et active le signal d'événement V dans la ligne 741 lorsqu'un événement ventriculaire (stimulé ou intrinsèque) est détecté. Le circuit amplificateur de détection 738 comprend un ou plusieurs amplificateurs de détection qui correspondent par exemple à ceux décrits dans le brevet US N04 379 459 au nom de Stein. Le circuit de commande de sensibilité 739 est prévu de manière à régler le gain du circuit amplificateur de détection 738 conformément à des réglages de sensibilité programmés, comme le noteront les spécialistes de la technique de stimulation. L'amplificateur d'électrocardiogramme ventricu- laire 742 est couplé à un conducteur situé dans le fil 714 pour recevoir un signal de détection V en provenance du coeur 764. De façon similaire, l'amplificateur d'électro- cardiogramme atrial 743 est couplé à un conducteur du fil 715 pour recevoir le signal de détection A en provenance du coeur 764. Les signaux d'électrocardiogrammes développés par les amplificateurs 742 et 743 sont utilisés dans le cas o le dispositif implanté est interrogé par un programmateur externe pour une télémétrie dans le sens montant. La figure 15 représente une forme de réalisation d'un système 800 à dispositifs DSP multiples conformément à la présente invention, servant à remplacer le circuit de détection 738 représenté sur la figure 14. Le système 800 à dispositifs DSP multiples inclut deux systèmes DSP 801 et 803. Le système DSP 801 comprend un processeur de signaux numériques 841 qui traite les données représentatives du signal de détection A 805 provenant de l'oreillette du coeur. En outre le système DSP 803 comprend un processeur de signaux numériques 842 qui agit sur des données représentatives du signal de détection V 807 provenant du ventricule du coeur. A titre d'exemple de la présente invention, un processeur de signaux numériques 841 détecte le moment o un événement atrial (détection d'ondes P) apparaît moyennant l'utilisation des données représen- tatives du signal de détection A pendant un intervalle de temps prédéterminé. Dans un autre exemple de la présente invention, le processeur de signaux numériques 843 détecte le moment o un événement ventriculaire (détection d'ondes R) apparait moyennant l'utilisation des données représentatives du signal de détection V pendant l'intervalle de temps prédéterminé. Comme cela est représenté sur la figure 15, les processeurs de signaux numériques fonctionnent à des fréquences d'horloge qui sont égales à la moitié de la fréquence d'horloge nécessaire pour le fonctionnement d'un seul processeur de signaux numériques (en supposant que le processeur unique correspondant de signaux numériques reçoit, par l'intermédiaire d'un multiplexeur, à la fois les signaux de détection A et de détection V et exécute les deux fonctions de détection atriale et ventriculaire pendant l'intervalle de temps prédéterminé). En tant que tel et comme cela a été décrit précédemment dans l'illus- tration générale de deux processeurs de signaux numériques, la puissance ainsi consommée est fortement réduite grâce à l'utilisation de deux processeurs de signaux numériques servant à exécuter les fonctions respectives à l'intérieur d'intervalles de temps prédéterminés en rapport avec la puissance qui sinon serait nécessaire pour qu'un seul processeur exécute les mêmes fonctions pendant le même intervalle de temps. En outre et comme cela a été décrit précédemment, la tension d'alimentation peut être également réduite étant donné que les processeurs de signaux numériques fonctionnent à demi-vitesse et qu'une réduction de la fréquence d'horloge permet l'utilisation de tensions d'alimentation plus faibles. La consommation de puissance est réduite étant donné que la puissance consommée est directement proportionnelle au carré de la tension d'alimentation. Si la fréquence d'horloge des processeurs de signaux numériques est réduite de moitié, par exemple par rapport à la forme de réalisation à un seul processeur utilisant des entrées multiplexées, la tension d'alimenta- tion peut être également réduite de moitié par rapport à la tensiond'alimentation utilisée dans une forme de réalisation à un seul processeur. Lors de la détection d'un événement atrial, le système DSP 801 délivre un signal d'événement A à la sortie 812. Lors de la détection d'un événement ventriculaire, le système DSP 803 délivre un signal d'événement V à la sortie 813. Les fonctions de l'amplificateur de détection représenté sur la figure 14 sont par conséquent exécutées en utilisant la forme de réalisation du système à deux processeurs DSP de la présente invention représentée sur la figure 15, avec une réduction correspondante de consom- mation de puissance par rapport à l'utilisation d'un système à un seul processeur DSP pour l'obtention des mêmes fonctions (telles que celles représentées sur la figure 12). Les spécialistes de la technique constateront que l'on peut traiter d'autres signaux conformément à la présente invention avec les mêmes processeurs de signaux numériques et/ou systèmes ou des processeurs de signaux numériques et/ou systèmes additionnels. Par exemple de tels systèmes de processeurs DSP peuvent être utilisés pour la détection de l'onde T, pour l'analyse de données d'un capteur d'oxygène, pour l'analyse de données d'un capteur de pression, pour l'analyse de données de contractilité cardiaque, pour la détection d'interférences électromagné- tiques ou pour le traitement, et l'analyse d'autres signaux ou d'ensembles de données peut mettre à profit l'utilisation du traitement de signaux numériques. La présente invention est compatible avec différentes technologies de fabrication telles que la technologie silicium sur isolant (SOI), silicium sur saphir (SOS), logique à mode de courant (CML), BICMOS et CMOS PMOS et NMOS, ainsi qu'avec des technologies classiques CMOS au silicium. Le brevet US N 4 359 653 au nom de Takamasa; le brevet US N 5 416 043 au nom de Burgener et al.; le brevet US N 5 538 908 au nom de Kim; le brevet US N 5 705 421 au nom de Matsushita et al., tous incorporés ici par référence et chacun dans son intégralité, décrivent des procédés de fabrication de circuits intégrés pour utiliser au moins une partie des types de circuits intégrés précédents. La présente invention permet une technologie en rapport avec l'utilisation de systèmes DSP multiples pour l'exécution de plusieurs fonctions et de plusieurs calculs en raison de la manière dont la consommation d'alimentation peut être réduite pour de tels systèmes DSP multiples. En outre des agencements basés sur des processeurs multiples peuvent être également réalisés conformément à la présente invention en raison d'une consommation d'énergie réduite résultant de tensions d'alimentation et de fréquences d'horloge réduites pour différentes fonctions et différents calculs exécutés par les processeurs. En outre, étant donné que la consommation d'éner- gie est réduite, une fonctionnalité supplémentaire peut être ajoutée à des dispositifs conformément à la présente invention pour réaliser un dispositif ayant une fonctionnalité ajoutée, tout en ayant une consommation d'énergie plus faible ou identique par rapport à des dispositifs classiques de l'art antérieur. Un processeur selon la présente invention peut exécuter par exemple différentes fonctions de détection de morphologie, comme par exemple réaliser une différenciation entre des ondes P rétrogrades et des ondes P antégrades de la forme d'onde d'électrocardiogramme; une différenciation d'ondes P par rapport à des ondes R de champ lointain; une différen- tiation de palpitations AF-A - AT due à une tachycardie sinusale; une différenciation de palpitations VT-F-V par rapport à SVT; une différenciation de signaux cardiaques par rapport à une interférence électromagnétique; etc. De même à titre d'exemple, on peut également utiliser différentes formes de réalisation de la présente invention pour détecter ou séparer par filtrage une interférence électromagnétique (EMI) provenant de ou générée par des détecteurs de vol, des signaux de conduction, un bruit HF, des myopotentiels et analogues. La présente invention n'est pas limitée par exemple à l'utilisation de systèmes à seulement deux processeurs DSP, et on peut utiliser des systèmes DSP conformes à la présente invention avec d'autres techniques de gestion de la fréquence d'horloge décrites ici (comme par exemple de multiples fréquences d'horloge pour plus d'une fonction exécutée par l'un des processeurs multiples). En outre la source de tension d'alimentation utilisée pour les systèmes DSP multiples selon la présente invention peut inclure non seulement des tensions d'alimentation discrètes, mais également une source qui est modifiée continûment dans une 1Tr, gamme particulière de tensions, comme par exemple un régulateur de tension, de telles tensions étant modifiées "à la volée" avec des fréquences d'horloge correspondantes. La présente invention n'est en outre pas limitée à son utilisation en liaison avec des stimulateurs ou des dispositifs PCD, mais peut être en outre appliquée en d'autres zones importantes, dans lesquelles une faible consommation d'énergie est désirée, comme par exemple dans les domaines des télécommunications et des ordinateurs personnels. Des procédés pour fabriquer et utiliser les caractéristiques, concepts et circuits décrits précédemment entrent également dans le cadre de la présente invention. REVENDICATIONS 1. Dispositif médical, caractérisé en ce qu'il comporte un premier système de traitement de signaux numériques (602;801) recevant au moins un premier signal d'entrée analogique, le premier système de traitement de signaux numériques (622;841) comprenant un premier processeur de signaux numériques agissant avec une première fréquence d'horloge (Clkl) sur des données représentatives du ou des premiers signaux analogiques pour exécuter au moins une première fonction pendant un intervalle de temps prédéterminé; un second système de traitement de signaux (603;803) numériques recevant au moins un second signal d'entrée analogique, le second système de traitement de signaux numériques comprenant un second processeur de signaux numériques (623;842) agissant avec une seconde fréquence d'horloge (Clk2) sur des données représentatives du ou des seconds signaux analogiques pour exécuter au moins une seconde fonction pendant l'intervalle de temps prédéterminé; les première et seconde fréquences d'horloge (Clkl,Clk2, Clk/2) étant définies de telle sorte que la puissance consommée par les premier et second processeurs de signaux numériques lors de l'exécution des première et seconde fonctions est inférieure à la puissance qui serait consommée si seul l'un des premier et second processeurs de signaux numériques devait exécuter à la fois les première et seconde fonctions pendant l'intervalle de temps prédéterminé. 2. Dispositif selon la revendication 1, caractérisé en ce que les première et seconde fréquences d'horloge sont approximativement identiques. 3. Dispositif selon la revendication 1, caractérisé en ce que les première et seconde fréquences d'horloge sont différentes. 4. Dispositif selon la revendication 1, caractérisé en ce que l'intervalle de temps prédéterminé est un intervalle de temps basé sur des événements physiologiques. 5. Dispositif selon la revendication 1, caractérisé en ce qu'au moins l'un des premier et second signaux analogiques est un signal de détection cardiaque. 6. Dispositif selon la revendication 1, caractérisé en ce qu'il comporte en outre une source de tension d'alimentation connectée de manière à appliquer une première tension d'alimentation au premier processeur de signaux numériques sur la base de la première fréquence d'horloge et pour appliquer une seconde tension d'alimenta- tion au second processeur de signaux numériques sur la base de la seconde fréquence d'horloge. 7. Dispositif selon la revendication 6, caractérisé en ce que les premier et second signaux d'horloge sont approximativement égaux, et en outre en ce que la première tension d'alimentation et la seconde tension d'alimentation sont approximativement égales. 8. Dispositif selon la revendication 1, caractérisé en ce qu'il comporte en outre un ou plusieurs systèmes additionnels (606) de traitement de signaux numériques, chaque système additionnel de traitement de signaux numériques recevant au moins un signal d'entrée analogique et comprenant un processeur de signaux numériques agissant à une fréquence d'horloge additionnelle sur des données représentatives d'au moins un signal d'entrée analogique pour exécuter au moins une fonction additionnelle pendant l'intervalle de temps prédéterminé. 9. Dispositif selon la revendication 1, caractérisé en ce qu'au moins l'une des première et seconde fonctions est choisie dans le groupe comprenant la détec- tion de captage, la détection de l'onde R, la détection de l'onde P, la détection de l'onde T, la détection d'interférences électromagnétiques, la détermination de la saturation en oxygène, la détermination de la pression, la détermination de la contractilité cardiaque du capteur, la détermination du flux cardiaque, la réception de télémétrie et l'émission de télémétrie. 10. Dispositif selon la revendication 1, caractérisé en ce qu'il s'agit d'un dispositif médical implantable hermétiquement étanche. 11. Dispositif selon la revendication 10, caractérisé en ce que le dispositif médical implantable (260;300;400) est choisi dans le groupe comprenant un stimulateur implantable, un stimulateur nerveux implantable, un stimulateur cardiaque implantable, un générateur d'impulsions implantable, un dispositif de cardioversion implantable, un stimulateur cardiaque / dispositif de cardioversion / défibrillateur implantable, un défibrillateur implantable, un dispositif de cardioversion défibrillateur implantable et une pompe implantable d'administration de médicaments. 12. Dispositif selon la revendication 1, caractérisé en ce qu'au moins l'un des premier et second systèmes de traitement numérique (602,603) comprennent des circuits d'un type choisi dans le groupe comprenant des circuits CMOS, des circuits CML, des circuits SOS, des circuits SOI, des circuits BICMOS, des circuits PMOS et des circuits NMOS. 13. Dispositif médical, caractérisé en ce qu'il comporte: un premier système de traitement de signaux numériques (602) recevant au moins un premier signal d'entrée analogique, le premier système de traitement de signaux numériques comprenant un premier processeur de signaux numériques (622) agissant sur des données représentatives au moins du premier signal d'entrée analogique pour exécuter au moins une première fonction pendant un intervalle de temps prédéterminé; un second système de traitement de signaux numériques (603) recevant au moins un second signal d'entrée analogique, le second système de traitement de signaux numériques comprenant un second processeur de signaux numériques (623) agissant sur des données représentatives au moins du second signal d'entrée analogique pour exécuter au moins une seconde fonction pendant l'intervalle de temps prédéterminé; et une source de tension d'alimentation (608) connectée de façon opérationnelle de manière à délivrer une première tension d'alimentation au premier processeur de signaux numérique et une seconde tension d'alimentation au second processeur de signaux numériques, les première et seconde tensions d'alimentation étant telles que l'énergie consommée par les premier et second processeurs de signaux numériques lors de l'exécution des première et seconde fonctions pendant l'intervalle de temps prédéterminé est inférieure à l'énergie qui serait consommée si seul l'un des premier et second processeurs de signaux numériques devaient exécuter à la fois les première et seconde fonctions pendant l'intervalle de temps prédéterminé. 14. Dispositif selon la revendication 13, caractérisé en ce qu'il comporte en outre un circuit d'horloge pour délivrer des première et seconde fréquences d'horloge pour commander le fonctionnement des premier et second processeurs de signaux numériques (602,603) pendant l'exécution respectivement de la première fonction et de la seconde fonction, et en outre en ce que les première et seconde fréquences d'horloge sont telles que l'énergie consommée par les premier et second processeurs de signaux numériques lors de l'exécution des première et seconde fonctions pendant l'intervalle de temps prédéterminé est inférieure à l'énergie qui serait consommée si seul l'un des premier et second processeurs de signaux numériques - 1 devait exécuter à la fois les première et seconde fonctions pendant l'intervalle de temps prédéterminé. 15. Dispositif selon la revendication 14, caractérisé en ce que les niveaux des première et seconde tensions d'alimentation sont appliqués respectivement sur la base des première et seconde fréquences d'horloge. 16. Dispositif selon la revendication 15, caractérisé en ce que la première fonction est exécutée à une fréquence d'horloge égale approximativement à la fréquence d'horloge utilisée pour exécuter la seconde fonction, et qu'en outre les première et seconde tensions d'alimentation sont approximativement égales. 17. Dispositif selon la revendication 13, caractérisé en ce qu'au moins l'une des première et seconde fonctions est choisie dans le groupe comprenant la détec- tion de captage, la détection de l'onde R, la détection de l'onde P, la détection de l'onde T, la détection d'interférences électromagnétiques, la détermination de la saturation en oxygène, la détermination de la pression, la détermination de la contractilité cardiaque du capteur, la détermination du flux cardiaque, la réception de télémétrie et l'émission de télémétrie. 18. Dispositif selon la revendication 13, caractérisé en ce qu'il s'agit d'un dispositif médical implantable hermétiquement étanche. 19. Dispositif selon la revendication 18, caractérisé en ce que le dispositif médical implantable (260;300;400) est choisi dans le groupe comprenant un stimulateur implantable, un stimulateur nerveux implantable, un stimulateur cardiaque implantable, un générateur d'impulsions implantable, un dispositif de cardioversion implantable, un stimulateur cardiaque / dispositif de cardioversion / défibrillateur implantable, un défibrillateur implantable, un dispositif de cardioversion défibrillateur implantable et une pompe implantable d'administration de médicaments. 20. Dispositif selon la revendication 13, caractérisé en ce qu'au moins l'un des premier et second systèmes de traitement numérique (602,603) comprennent des circuits d'un type choisi dans le groupe comprenant des circuits CMOS, des circuits CML, des circuits SOS, des circuits SOI, des circuits BICMOS, des circuits PMOS et des circuits NMOS. 21. Procédé pour réaliser une économie sur l'énergie électrique consommée par un dispositif alimenté au moins partiellement par pile, caractérisé en ce qu'il comprend les étapes consistant à: prévoir un premier processeur de signaux numériques (602) du dispositif médical recevant des données représentatives d'au moins un premier signal d'entrée analogique; agir sur les données représentatives du premier signal d'entrée analogique en utilisant le premier processeur de signaux numérique pour exécuter au moins une première fonction pendant un intervalle de temps prédéterminé, le premier processeur de signaux numériques (602) fonctionnant à une première fréquence d'horloge (Clkl) pour exécuter la première fonction; prévoir un second processeur de signaux numériques (603) du dispositif médical recevant des données représentatives d'au moins un second signal d'entrée analogique; et agir sur les données représentatives du second signal d'entrée analogique en utilisant le second processeur de signaux numériques pour exécuter au moins une seconde fonction pendant l'intervalle de temps prédéterminé, le second processeur de signaux numériques (603) fonctionnant à une seconde fréquence d'horloge (Clk2) pour exécuter la seconde fonction; les première et seconde fréquences (Clkl,Clk2) étant telles que l'énergie consommée par les premier et second processeurs de signaux numériques lors de l'exécu- tion des première et seconde fonctions pendant l'intervalle de temps prédéterminé est inférieure à la puissance qui serait consommée si seul l'un des premier et second proces- seurs de signaux numériques devait exécuter à la fois les première et seconde fonctions pendant l'intervalle de temps prédéterminé. 22. Procédé selon la revendication 21, caractérisé en ce que les première et seconde fréquences d'horloge sont approximativement identiques. 23. Dispositif selon la revendication 21, caractérisé en ce que l'intervalle de temps prédéterminé est un intervalle de temps basé sur des événements physiologiques. 24. Dispositif selon la revendication 21, caractérisé en ce qu'au moins l'un des premier et second signaux d'entrée analogiques sont des signaux de détection cardiaque. 25. Procédé selon la revendication 21, caractérisé en ce que le procédé inclut en outre l'application d'une première tension d'alimentation au premier processeur de signaux numériques sur la base de la première fréquence d'horloge et inclut en outre l'application d'une seconde tension d'alimentation au second processeur de signaux numériques sur la base de la seconde fréquence d'horloge. 26. Procédé selon la revendication 25, caractérisé en ce que les première et seconde fréquences d'horloge sont approximativement égales et en outre que la première tension d'alimentation et la seconde tension d'alimentation sont égales. 27. Procédé selon la revendication 21, caractérisé en ce que le procédé inclut en outre les étapes consistant à prévoir un ou plusieurs processeurs additionnels de signaux numériques, chaque processeur additionnel de signaux numériques servant à recevoir des données représentatives d'au moins un signal d'entrée analogique. 28. Procédé selon la revendication 27, caractérisé en ce que le procédé comprend en outre l'étape consistant à agir sur les données représentatives du ou des signaux d'entrée analogiques en utilisant le processeur additionnel de signaux numériques à une fréquence d'horloge additionnelle pour exécuter au moins une fonction additionnelle pendant l'intervalle de temps prédéterminé. 29. Procédé selon la revendication 28, caractérisé en ce qu'au moins l'une des première et seconde fonctions est choisie dans le groupe comprenant la détec- tion de captage, la détection de l'onde R, la détection de l'onde P, la détection de l'onde T, la détection d'interférences électromagnétiques, la détermination de la saturation en oxygène, la détermination de la pression, la détermination de la contractilité cardiaque du capteur, la détermination du flux cardiaque, la réception de télémétrie et l'émission de télémétrie. 30. Procédé selon la revendication 21, caractérisé en ce qu'il comprend en outre l'étape consistant à prévoir un dispositif médical implantable fermé d'une manière hermétiquement étanche. 31. Procédé selon la revendication 30, caractérisé en ce que l'étape consistant à prévoir le dispositif médical implantable comprend en outre l'étape consistant à prévoir un dispositif médical implantable choisi dans le groupe comprenant un stimulateur implantable, un stimulateur nerveux implantable, un stimulateur cardiaque implantable, un générateur d'impulsions implantable, un dispositif de cardioversion implantable, un stimulateur cardiaque / dispositif de cardioversion / défibrillateur implantable, un défibrillateur implantable, un dispositif de cardioversion - défibrillateur implantable et une pompe implantable d'administration de médicaments. 32. Procédé selon la revendication 21, caractérisé en ce que les étapes consistant à prévoir les premier et second systèmes de traitement numérique (602,603) comprennent en outre les étapes consistant à prévoir un circuit pour au moins l'un des premier et second systèmes de traitement numérique d'un type choisi dans le groupe comprenant des circuits CMOS, des circuits CML, des circuits SOS, des circuits SOI, des circuits BICMOS, des circuits PMOS et des circuits NMOS. 33. Procédé pour réaliser une économie d'énergie électrique dans un dispositif médical, caractérisé en ce qu'il comprend les étapes consistant à: prévoir un premier processeur de signaux numériques du dispositif médical recevant des données représentatives d'au moins un premier signal d'entrée analogique; appliquer une première tension d'alimentation au premier processeur de signaux numériques pour agir sur les données représentatives du ou des premiers signaux analogiques pour exécuter au moins une première fonction pendant un intervalle de temps prédéterminé; prévoir un second processeur de signaux numériques du dispositif médical recevant des données représentatives au moins du ou des seconds signaux d'entrée analogiques; appliquer une seconde tension d'alimentation au second processeur de signaux numériques pour agir sur les données représentatives du ou des seconds signaux d'entrée analogiques pour exécuter au moins une seconde fonction pendant l'intervalle de temps prédéterminé; les première et seconde tensions d'alimentation étant telles que l'énergie consommée par les premier et second processeurs de signaux numériques pour l'exécution des première et seconde fonctions est inférieure à l'énergie qui serait consommée si seul l'un des premier et second processeurs de signaux numériques devait exécuter à la fois les première et seconde fonctions pendant l'inter- valle de temps prédéterminé. 34. Procédé selon la revendication 33, caractérisé en ce qu'il comprend en outre une opération consistant à faire fonctionner les premier et second processeurs de signaux numériques respectivement à des première et seconde fréquences d'horloge, à commander le fonctionnement des premier et second processeurs de signaux numériques pendant l'exécution des première et seconde fonctions respectives, et qu'en outre les première et seconde fréquences d'horloge sont telles que l'énergie consommée par les premier et second processeurs de signaux numériques pendant l'exécution des première et seconde fonctions est inférieure à l'énergie qui serait consommée si seul l'un des premier et second processeurs de signaux numériques exécutait à la fois les première et seconde fonctions pendant l'intervalle de temps prédéterminé. 35. Dispositif selon la revendication 33, caractérisé en ce que les niveaux des première et seconde tensions d'alimentation sont basés respectivement sur les premières et secondes fréquences d'horloge. 36. Dispositif selon la revendication 35, caractérisé en ce que la première fréquence d'horloge est approximativement égale à la seconde fréquence d'horloge, et qu'en outre la première tension d'alimentation est approximativement égale à la seconde tension d'alimentation. 37. Dispositif selon la revendication 33, caractérisé en ce qu'au moins l'une des première et seconde fonctions est choisie dans le groupe comprenant la détec- tion de captage, la détection de l'onde R, la détection de l'onde P, la détection de l'onde T, la détection d'interférences électromagnétiques, la détermination de la saturation en oxygène, la détermination de la pression, la détermination de la contractilité cardiaque du capteur, la détermination du flux cardiaque, la réception de télémétrie et l'émission de télémétrie. 38. Dispositif selon la revendication 33, caractérisé en ce que ce dispositif est un dispositif médical implantable fermé d'une manière hermétiquement étanche. 39. Dispositif selon la revendication 38, caractérisé en ce que le dispositif médical implantable (260;300;400) est choisi dans le groupe comprenant un stimulateur implantable, un stimulateur nerveux implantable, un stimulateur cardiaque implantable, un générateur d'impulsions implantable, un dispositif de cardioversion implantable, un stimulateur cardiaque / dispositif de cardioversion / défibrillateur implantable, un défibrillateur implantable, un dispositif de cardioversion défibrillateur implantable et une pompe implantable d'administration de médicaments. 40. Dispositif selon la revendication 33, caractérisé en ce qu'au moins l'un des premier et second systèmes de traitement numérique (602,603) comprennent des circuits d'un type choisi dans le groupe comprenant des circuits CMOS, des circuits CML, des circuits SOS, des circuits SOI, des circuits BICMOS, des circuits PMOS et des circuits NMOS.