FR 2791181 A1 20000922 FR 9903472 A 19990319 Nouveau transistor à grille métallique et canal enterré, contre- dopé, et procédé de fabrication. La présente invention concerne de manière générale les dispostifs semiconducteurs CMOS à haute performance pour le traitement rapide de signaux et/ou des applications basse tension/basse puissance et plus particulièrement des transistors MOS à effet de champ (MOSFET). Les trois facteurs limitatifs principaux des MOSFETs d'architecture massive classiques sont: (i) l'effet dit "d'appauvrissement (déplétion) de la grille"; (ii) la pénétration de bore depuis le silicium polycristallin dopé P+ dans le substrat (à travers l'oxyde de grille); et (iii) le courant de tunnel à travers l'oxyde de grille. Il est connu que l'emploi d'une grille métallique pourrait résoudre ces problèmes. Cela est évident pour les points (i) et (ii). En ce qui concerne le point (iii), la grille métallique qui permet d'utiliser à la place de la mince couche d'oxyde de grille SiO2, une couche relativement épaisse de Ta205, supprime par conséquent le courant de tunnel tout en maintenant la capacité de la grille grâce à la constante diélectrique plus élevée de Ta205. Le problème avec les grilles métalliques "mnid-gap" est qu'elles décalent les tensions de seuil des transistors NMOS et PMOS vers des valeurs absolues trop élevées, conduisant ainsi à des pertes inacceptables en courants de sortie. Pour remédier à cet inconvénient, la solution communément utilisée consiste à contre-doper le canal, mais l'architecture à canal enterré résultante a une mauvaise réputation quant à son intégrité électrostatique relaxée. Ainsi, les caractéristiques sous-le-seuil, telles que pente sous-le-seuil (S), effet canal court (SCE) et l'abaissement de la barrière induite par le drain (DIBL), sont inacceptables. Le mauvais comportement des dispositifs à canal enterré à des longueurs de canal submicroniques, est principalement dû à deux facteurs. 1. L'impossibilité technologique de fabriquer des couches enterrées très minces par des techniques d'implantation ou de diffusion à l'état solide; et 2. La mauvaise sensibilité de la tension de seuil (Vth) à la charge totale de la couche enterrée due au fait que la dose implantée est appauvrie par la jonction interne (couche enterrée- substrat) et que seule la fraction restante (appauvrie par la grille) contribue à la tension de seuil Vth. Ceci implique qu'il faille implanter des doses de contre-dopage relativement élevées si on veut réduire notablement la tension de seuil. Cependant, le niveau de dopage de la couche enterrée a une influence néfaste sur son épaisseur, ce qui nuit encore aux paramètres S, SCE et DIBL du transistor. La présente invention a donc pour objet un nouveau transistor à canal enterré, contre-dopé, et à grille métallique, qui remédie aux inconvénients ci-dessus et en particulier permet d'obtenir des tensions de seuil Vth de 0,20 à 0,35 V sans nuire aux paramètres S, SCE et DIBL du transistor. L'invention a également pour objet un procédé de fabrication d'un tel transistor. Les buts ci-dessus sont atteints selon l'invention grâce à la réalisation d'un transistor tel qu'un transistor à effet de champ à grille métallique et à canal enterré, contre-dopé, comprenant une mince couche diélectrique enterrée immédiatement sous-jacente à la région de canal de transistor. Plus précisément, selon l'invention, on réalise un nouveau transistor comprenant un substrat de silicium ayant une surface supérieure revêtue d'une mince couche de diélectrique de grille et dans lequel sont formées des régions de source et de drain définissant entre elles une région de canal de longueur minimale prédéterminée, ladite région de canal étant contre-dopée, une grille métallique sur la surface supérieure du substrat au-dessus de la région de canal, caractérisé par le fait qu'il comprend une mince couche diélectrique disposée entre les régions de source et de drain et immédiatement adjacente sous la région de canal dont la longueur est au moins égale à une longueur minimale prédéterminée de la région de canal. Dans la présente invention, on entend par longueur minimale prédéterminée de la région de canal, la longueur de canal la plus courte utilisable dans un dispositif de technologie donnée. Dans une réalisation préférée de l'invention, la mince couche diélectrique est continue et a une longueur égale à la longueur minimale de la région de canal. En général, la mince couche diélectrique a une épaisseur de 1 à nm, par exemple de l'ordre de 10 nm. Lorsque les régions de source et de drain comportent des extensions adjacentes à la mince couche de diélectrique de grille (par exemple SiO2, Ta205, Si3N4, A1203, etc.), la mince couche diélectrique est de préférence située en dessous de ces extensions et de préférence encore adjacente à ces extensions. La mince couche diélectrique peut être constituée de tout matériau diélectrique solide ou gazeux approprié mais est de préférence une cavité remplie d'air. Dans un mode de mise en oeuvre de l'invention, le procédé de fabrication du dispositif semi-conducteur selon l'invention comprend: - la formation sur une surface supérieure d'un substrat de silicium dopé avec un premier type de dopant d'une couche d'un matériau sélectivement éliminable qui de préférence assure une continuité de maille avec le substrat de silicium; la formation sur la couche de matériau sélectivement éliminable d'une mince couche de silicium assurant également de préférence une continuité de maille avec le matériau sélectivement éliminable et par suite avec le substrat de silicium; - l'implantation dans la mince couche de silicium d'un second type de dopant opposé au premier type de dopant; - la formation sur la mince couche de silicium d'une mince couche de diélectrique de grille; - la formation sur la mince couche de diélectrique de grille d'une grille métallique; - la gravure, le long de deux côtés opposés de la grille, de la mince couche de diélectrique de grille, de la mince couche de silicium, de la couche de matériau sélectivement éliminable et d'une partie supérieure du substrat pour former des évidements; - la gravure latérale sélective de la couche de matériau sélectivement éliminable pour former un tunnel dont la longueur totale est égale à une longueur minimale prédéterminée de la région de canal; facultativement, le remplissage du tunnel avec un matériau diélectrique; et - le remplissage des évidements avec du silicium et leur dopage pour former les régions de source et de drain. De préférence, le procédé de l'invention comprend avant l'étape de gravure des évidements, une étape de dopage pour former des extensions des régions de source et de drain, suivie par une formation d'espaceurs. On peut également, si on le souhaite, avant la formation des régions de source et de drain, former un deuxième jeu d'espaceurs à l'intérieur des évidements et de chaque côté du tunnel formé par élimination du matériau sélectivement éliminable pour empêcher une pénétration dans le tunnel du silicium lors de l'étape ultérieure de remplissage des évidements avec du silicium pour former les régions de source et de drain. On peut aussi, avant le remplissage des évidements, remplir le tunnel avec un matériau diélectrique, par exemple par un procédé d'oxydation thermique. Le contre-dopage de la mince couche de silicium peut s'effectuer simultanément au dépôt, par exemple par épitaxie, de la couche. Enfin, le remplissage des évidements avec du silicium et leur dopage peut s'effectuer simultanément. Dans une réalisation recommandée de l'invention, le matériau sélectivement éliminable est choisi parmi les alliages Sil xGex o 0 et les alliages SilxyGexCy o 0 La suite de la description se réfère aux figures annexées qui représentent respectivement: Figure 1 - une vue en coupe schématique d'un MOSFET d'architecture massive de l'art antérieur, avec canal enterré; Figure 2 - une vue en coupe schématique d'un MOSFET avec canal enterré, selon l'invention; Figure 3 - un graphe d'une simulation du courant de drain en fonction de la tension de grille pour un transistor d'architecture massive de l'art antérieur et selon l'invention, pour chacun des transistors, le matériau de grille est du poly-Si dopé N+ (pour passer à une grille métallique, il suffit de décaler ces tensions de 0,56 V vers les tensions positives), l'épaisseur de la jonction est de 30 nm, la concentration en dopant du canal est de 3.1017 atomes/cm3 et celle du substrat de 5.1017 atomes/cm3 et la longueur du canal de 0,12 grm; Figure 4 - un graphe analogue à celui de la figure 3, mais pour un transistor d'architecture massive de l'art antérieur ayant une tension de seuil ajustée pour recevoir une grille métallique grâce à l'augmentation de dopage du canal jusqu'à 5. 1012 atomes/cm3 (profondeur de jonction de 50 nm) et pour le transistor selon l'invention analogue au précédent; Figure 5 - un graphe simulé du courant de sortie (ION) en fonction de la tension de grille Vg pour les transistors de la figure 3; Figure 6 - un graphe simulé de la transconductance en fonction de la tension de grille Vg pour les transistors de la figure 3; et Figures 7a à 7f - des vues schématiques en coupe des étapes principales d'un mode de mise en oeuvre du procédé de fabrication d'un transistor selon l'invention. Bien que la description sera faite pour un transistor MOS à effet de champ selon l'invention, elle peut s'appliquer à tout autre dispositif semi-conducteur approprié. Sur la figure 1, on a représenté un MOSFET d'architecture massive de l'art antérieur qui comprend classiquement un substrat en silicium 1 ayant un premier type de dopage (par exemple un substrat de type N dopé P), des régions de source 2 et de drain 3 pourvues éventuellement d'extensions 2a, 3a, et une région de canal 4 contre-dopée (c'est-à-dire ayant un second type de dopage opposé au premier type de dopage du substrat, par exemple une région de canal de conductivité de type P dopée N'). Une couche de matériau diélectrique de grille 5 (par exemple SiO2) recouvre le substrat 1 et une grille métallique 6 éventuellement flanquée d'espaceurs 7, 8, est disposée sur la couche de matériau diélectrique de grille 5 au-dessus de la région de canal 4. Des contacts de source et de drain 9, 10 sont également classiquement prévus. Dans la pratique, cette grille métallique 6 peut être une structure composite constituée de deux couches dont la couche inférieure est une couche métallique et la couche supérieure une couche de poly-silicium. Comme indiqué précédemment, ce transistor de l'art antérieur souffre du fait qu'une partie de la dose de départ implantée dans la région de canal 4 est appauvrie par la jonction entre la région de canal 4 et le substrat 1. Sur la figure 2, on a représenté un MOSFET selon l'invention qui comprend, comme cela est classique, un substrat en silicium 1 incluant un premier type de dopant, des régions de source et de drain 2, 3 et une région de canal 4 contre-dopée, c'est-à-dire incluant un second type de dopant opposé au premier type de dopant du substrat. Comme cela est également classique, les régions de source et de drain 2, 3 comportent des extensions 2a, 3a immédiatement sous-jacentes à la surface supérieure du substrat 1 définissant en partie la région de canal 4. La surface supérieure du corps 1 est revêtue d'une mince couche d'un matériau diélectrique de grille 5, par exemple SiO2, et une grille métallique 6 est formée au-dessus de la région de canal 4 et flanquée d'espaceurs 7, 8, par exemple en Si3N4. Enfin, des contacts 9 et 10 sont prévus sur les régions de source et de drain 2, 3. A ce stade, la structure décrite est une structure MOSFET classique. Selon l'invention, une mince couche de matériau diélectrique 1 1 ponte les régions de source et de drain 2, 3 en dessous de la grille 6, de manière à isoler la région de canal contre-dopée 4 du reste du substrat de silicium 1. Dans la réalisation représentée, la mince couche de matériau diélectrique 1 1 est immédiatement sous-jacente aux extensions 2a, 3a des régions de source et de drain 2, 3. L'épaisseur des extensions, comme celle de la région de canal 4, peut varier de 1 à 50 nm. Bien évidemment, les régions de source et de drain 2, 3 pourraient ne pas comporter d'extensions. L'épaisseur de la mince couche de matériau diélectrique 11 est de 1 à 50 nm, de préférence de l'ordre de 10 nm. Le matériau diélectrique de la mince couche 11 peut être tout matériau diélectrique solide ou gazeux, mais est de préférence de l'air. Grâce à la mince couche diélectrique 11 du nouveau transistor selon l'invention, on obtient une région de canal très mince qui est définie non pas par la position d'une jonction, mais par un coupage physique du film de silicium. Avec la nouvelle architecture, réalisable comme on le verra ci- dessous par épitaxie, il est possible d'obtenir une région de canal enterrée très mince, de 1 à 50 nm, ce qui n'est pas possible par des techniques d'implantation avec lesquelles on atteint difficilement des épaisseurs inférieures à 50 nm. En outre, la mince couche diélectrique 1 1 formée sous le film de silicium empêche un appauvrissement du film à une jonction film-enterré/substrat. Sur la figure 3, on a simulé les résultats relatifs au courant de drain (Id) en fonction de la tension de grille (Vg) et pour une tension de drain (Vd) faible (0,1 V) et forte (1,2 V) d'un transistor de l'art antérieur et d'un transistor selon l'invention, tels que décrit ci-dessus. Pour chacun des transistors, la profondeur Xi du canal enterré est de 30 nm, la concentration en contre-dopant du canal Nd = 3.1017 atomes/cm3, la concentration en dopant du substrat Na = 5.1017 atomes/cm3 et la longueur du canal est de 0,12!tm. Comme le montre la figure 3, la tension de seuil Vth du transistor de l'invention est bien ajustée à environ -0,32 V, cependant que celle du transistor de l'art antérieur Vth = -0,06 est trop haute pour accepter une grille qui décale la tension de seuil de 0,56 V environ vers les valeurs positives. En modifiant le matériau de grille des deux transistors pour obtenir une grille dite "mid-gap", la tension de seuil du transistor selon l'invention s'établit à Vth = -0,32 + 0,56 = + 0,24 V, cependant que celle du transistor de l'art antérieur sera Vth = - 0,06 + 0,56 = + 0,50 V, c'est-à-dire une valeur encore trop élevée. L'incompatibilité du transistor à canal enterré classique avec la grille dite "mid-gap" est mise en évidence sur la figure 4. Le transistor de l'art antérieur simulé diffère de celui de la figure 3 en ce que l'épaisseur du canal enterré est de 50 nm et la concentration en contre-dopant du canal est de 5.1017 atomes/cm3, de manière à ajuster la tension de seuil au niveau approprié pour ensuite pouvoir changer le matériau de grille vers un métal. Le transistor selon l'invention est le même que pour la figure 3. On atteint alors, pour le transistor de l'art antérieur, la valeur appropriée de Vth = -0,36 V, mais comme le montre la figure 4, les caractéristiques sous-le-seuil s'en trouvent dégradées, en particulier la pente sous-le-seuil (S). En outre, comme le montrent les graphes des figures 5 et 6, établis pour les mêmes transistors que pour la figure 3, le transistor selon l'invention présente une amélioration du courant de sortie (ION) et de la transconductance par rapport au transistor de l'art antérieur, ainsi qu'une très nette amélioration du courant de fuite (IOFF). On va maintenant décrire en liaison avec les figures 7a à 7f, un mode de mise en oeuvre du procédé de l'invention pour la fabrication d'un MOSFET tel que représenté à la figure 2 et dont la mince couche diélectrique est un tunnel rempli d'air. Comme le montre la figure 7a, on commence par déposer successivement, par épitaxie (par exemple par dépôt chimique en phase vapeur), sur un substrat de silicium 1, une couche d'un matériau sélectivement éliminable 21 d'épaisseur généralement comprise entre 1 et nm et une mince couche de silicium 24, d'épaisseur de 1 à 50 nm. Le matériau sélectivement éliminable peut être tout matériau sélectivement éliminable par rapport au silicium et qui de préférence assure une continuité de maille avec le silicium du substrat au cours de l'épitaxie, tel que par exemple un alliage Sil xGex (0 attaque plasma isotrope. De préférence, on utilisera des alliages Sil xGex (0 à Si s'accrolt avec l'accroissement du taux de Ge dans l'alliage. On peut également utiliser des alliages Sil xyGexCy (0 couches de silicium. De manière classique, on effectue alors le dopage de la mince couche de silicium 24 par implantation de dopants (contre-dopage) de manière à obtenir le profil de dopage représenté figure 7a. Comme cela est bien connu, le dopant utilisé pour le contre- dopage est de conductivité opposée au dopage du substrat 1. Le dépôt et le dopage de la mince couche de silicium 24 peuvent être effectués simultanément. On forme ensuite de manière classique, comme le montre la figure 7b, une couche d'oxyde 25 (SiO2), puis sur cette couche d'oxyde 25 une grille 6 métallique (par exemple en tungstène). On forme alors, par implantation classique, des zones faiblement dopées 22a, 23a dans la couche mince de silicium 24, zones qui serviront ultérieurement à former les extensions 2a, 3a des régions de source et de drain. Bien que l'on ait représenté des zones faiblement dopées 22a, 23a limitées par la couche 21 de matériau sélectivement éliminable qui conduiront donc à des extensions 2a, 3a également limitées par cette couche, les zones faiblement dopées et par suite les extensions pourraient, bien que cela ne soit pas préféré, déborder en dessous de la couche 21. Comme le montre la figure 7b, la surface supérieure de la grille 6 peut être protégée par une couche d'oxynitrure de silicium 12 comme cela est bien connu et ses côtés flanqués d'espaceurs 7, 8 en Si3N4. On grave alors, comme le montre la figure 7c, par exemple au moyen d'un plasma, la couche d'oxyde, la couche mince de silicium, la couche de matériau sélectivement éliminable et une partie supérieure du substrat de silicium, de chaque côté des espaceurs 7, 8 de manière à former deux évidements 22, 23. Puis, on élimine sélectivement le matériau de la couche 21 pour former un tunnel d'isolation rempli d'air 11 par gravure latérale sélective comme le montre la figure 7d. A ce stade du procédé, le profil de dopage de la région de canal 4 est tel que représenté à la figure 7d, c'est-à-dire que la profondeur de la 1o région de canal 4 n'est plus déterminée par une jonction canal enterré/substrat, mais par la présence du tunnel isolant 11. Bien que cela ne soit pas absolument nécessaire, on peut obturer le tunnel isolant rempli d'air 11 en formant des espaceurs (non représentés), par exemple en silicium polycristallin, sur chacune des extrémités ouvertes du tunnel. On procède alors classiquement comme le montre la figure 7e au dépôt sélectif de silicium dans les évidements (par exemple par croissance épitaxiale) jusqu'au comblement des évidements, puis comme on le voit à la figure 7f, à l'implantation de dopant pour former les régions de source et de drain 2 et 3. L'achèvement du dispositif, tel que la formation de contacts et l'encapsulation éventuelle, s'effectue de manière tout à fait classique. Comme mentionné précédemment, bien que l'implantation des extensions puisse se faire de manière à ce qu'elles débordent en dessous des extrémités du tunnel isolant, le procédé de l'invention permet d'obtenir une structure qui très avantageusement comporte des extensions limitées par le tunnel, c'est-à-dire ne débordant pas en dessous de celui-ci. Le tunnel isolant a en général pour effet de bloquer la diffusion des dopants et donc de limiter l'épaisseur des extensions. On peut ainsi réaliser des extensions extrêmement minces. Le dispositif de fabrication du MOSFET selon l'invention est applicable à la fois aux côtés NMOS et PMOS d'un dispositif CMOS. Il REVENDICATIONS 1. Transistor comprenant un substrat de silicium (1) ayant une surface supérieure revêtue d'une mince couche de diélectrique de grille (5) et dans lequel sont formées des régions de source et de drain (2, 3) définissant entre elles une région de canal enterrée (4) ayant une longueur minimale prédéterminée, ladite région de canal (4) étant contre-dopée, une grille métallique (6) sur la mince couche de diélectrique de grille (5) au-dessus de la région de canal (4), caractérisé en ce qu'il comprend une mince couche diélectrique (11) diposée entre la région de source de de drain (2, 3) et immédiatement adjacente sous la région de canal (4), ayant une longueur au moins égale à la longueur minimale prédéterminée de la région de canal (4). 2. Transistor selon la revendication 1, dans lequel les régions de source et de drain (2, 3) comportent des extensions (2a, 3a) adjacentes à la mince couche de diélectrique de grille (5), caractérisé en ce que la mince couche diélectrique (11) est disposée en dessous des extensions, adjacente à celles-ci. 3. Transistor selon l'une quelconque des revendications précédentes, caractérisé en ce que la mince couche diélectrique (1 1) a une épaisseur de 1 à 50 nm. 4. Transistor selon l'une quelconque des revendications précédentes, caractérisé en ce que la mince couche diélectrique (11) est un tunnel rempli d'air. 5. Transistor selon l'une quelconque des revendications 1 à 3, caractérisé en ce que la mince couche diélectrique (11) est une cavité remplie d'un matériau diélectrique solide. 6. Transistor selon l'une quelconque des revendications précédentes, caractérisé en ce que le dispositif est un transistor à effet de champ. 7. Transistor selon l'une quelconque des revendications 1 à 6, caractérisé en ce que la région de canal contre-dopée (4) a une épaisseur de 1 à 50 nm. 8. Transistor selon l'une quelconque des revendications 1 à 7, caractérisé en ce que la grille métallique est une grille composite tri- couche comprenant une couche inférieure métallique et une couche supérieure en poly-silicium. 9. Procédé de fabrication d'un transistor à grille métallique comprenant une région de canal contre-dopée et enterrée, caractérisé en ce qu'il comprend: - la formation sur une surface supérieure d'un substrat de silicium (1) dopé avec un premier type de dopant d'une couche d'un matériau sélectivement éliminable (21); - la formation sur la couche de matériau sélectivement éliminable (21) d'une mince couche de silicium (24); - l'implantation dans la mince couche de silicium (24) d'un second type de dopant opposé au premier type de dopant; - la formation successivement sur la mince couche de silicium (24) d'une mince couche de diélectrique (25) et d'une grille métallique (6); - la gravure le long de deux côtés opposés de la grille métallique (6) de la mince couche de diélectrique (25), de la mince couche de silicium (24), de la couche de matériau sélectivement éliminable (21) et d'une partie supérieure du substrat de silicium (1) pour former des évidements (22, 23); - la gravure latérale sélective de la couche de matériau sélectivement éliminable (21) pour former un tunnel dont la longueur totale est au moins égale à une longueur minimale prédéterminée de la région de canal (4); facultativement, le remplissage du tunnel (11) avec un matériau diélectrique solide; - le remplissage des évidements (22, 23) avec du silicium; et - le dopage des évidements remplis de silicium pour former les régions de source et de drain (2, 3). 10. Procédé de fabrication selon la revendication 9, caractérisé en ce qu'il comprend, préalablement à l'étape de gravure des évidements (22, 23), une étape de dopage par implantation pour former des extensions (22a, 23a) des régions de source et de drain suivie d'une étape de formation d'espaceurs (7, 8). 11. Procédé de fabrication selon la revendication 9 ou 10, caractérisé en ce que les étapes de remplissage et de dopage des évidements (22, 23) s'effectuent simultanément. 12. Procédé selon l'une quelconque des revendications 9 à 11, caractérisé en ce que la mince couche de matériau sélectivement éliminable (21) a une épaisseur de 1 à 50 nm. 13. Procédé selon l'une quelconque des revendications 9 à 12, caractérisé en ce que la mince couche de silicium (24) a une épaisseur de 1 à 50 nm. 14. Procédé selon l'une quelconque des revendications 9 à 13, caractérisé en ce que le matériau sélectivement éliminable est choisi parmi Sil xGex (0 15. Procédé selon l'une quelconque des revendications 9 à 14, caractérisé en ce qu'il comprend en outre, après l'étape de gravure sélective et avant l'étape de remplissage des évidements, une étape de formation dans les évidements (22, 23) d'espaceurs obturant des entrées du tunnel. 16. Procédé selon l'une quelconque des revendications 9 à 15, caractérisé en ce que la couche de matériau sélectivement éliminable (21) est en continuité de maille avec le substrat (1). 17. Procédé selon l'une quelconque des revendications 9 à 16, caractérisé en ce que le dispositif semi-conducteur est un transistor MOS à effet de champ.