FR 2793342 A1 20001110 FR 9905274 A 19990426 Mémoire statique à quatre transistors déséquilibrés au niveau de leur courant drain-source dans l'état de rétention et procédé de commande d'une telle mémoire. L'invention concerne les cellules-mémoire statiques à accès aléatoires (cellules SRAM "Static Random access memory", en langue anglaise), et notamment la commande de telles cellules dans leur état statique, c'est-à-dire leur état de rétention de la donnée mémorisée. L'invention concerne plus particulièrement de telles cellules- mémoire dans lesquelles les transistors d'accès sont également utilisés en tant que résistance dans l'état de rétention, ce qui évite l'utilisation de composants résistifs additionnels. Une telle cellule est décrite dans l'article de NODA et autres, intitulé "a 1.9 pm2 Loadless CMOS four-transistor SRAM cell in a 0,18 gm logic technology", IEEE 1998. Afin d'assurer une rétention correcte de la donnée mémorisée dans une telle cellule, les auteurs de cet article préconisent que le courant de fuite des transistors de mémorisation soit nettement inférieur au courant de fujte des transistors d'accès, typiquement dans un rapport de l'ordre de 100. Un tel rapport est obtenu en modifiant de façon technologique les caractéristiques des transistors de mémorisation par rapport aux transistors classiquement utilisés dans la même technologie et au sein d'autres composants. Plus précisément, les transistors de mémorisation de la cellule ont, lorsqu'il s'agit de transistors NMOS (transistor à effet de champ à grille isolée A canal N), une tension de seuil VT plus élevée qui est par exemple obtenue par un procédé bien connu de l'homme du métier, dit "procédé double VT". Ce procédé, qui se caractérise par des implantations spécifiques, nécessite l'utilisation des masques supplémentaires afin de ne pas perturber la fabrication simultanée des autres transistors NMOS présents sur le circuit intégré qui incorpore les cellules du planmémoire. Les transistors d'accès, quant à eux, ne subissent pas de modification par rapport à des transistors classiques dans la même technologie, et sont notamment identiques à d'autres transistors PMOS fabriqués sur le même circuit intégré. L'invention vise à remédier à cet inconvénient technologique et propose une solution radicalement différente pour obtenir une rétention acceptable de la donnée mémorisée dans une cellule-mémoire statique à quatre transistors. L'invention propose donc un procédé de commande d'une cellule-mémoire statique à quatre transistors possédant un état statique ou de rétention, dans lequel on maintient la donnée binaire écrite dans la cellule- mémoire en faisant circuler dans chaque transistor d'accès un courant drain-source supérieur au courant de fuite de chaque transistor de mémorisation. SelQon une caractéristique générale de l'invention, ledit courant drain-source est au moins dix fois supérieur au courant de fuite de chaque transistor de mémorisation, et on fait circuler ce courant en appliquant des tensions de polarisation prédéterminées différentes en certaines des bornes du transistor d'accès. Il a tout d'abord été observé qu'un rapport dix entre le courant drainsource circulant dans chaque transistor d'accès et le courant de fuite de chaque transistor de mémorisation, constituait dans l'état statique de la mémoire, une condition minimale acceptable pour obtenir une rétention correcte de la donnée écrite. Par ailleurs, alors que dans l'art antérieur on agissait sur les transistors de mémorisation pour obtenir ledit rapport en diminuant les courants de fuite de ces transistors, l'invention prévoit d'agir sur les transistors d'accès en augmentant leur courant de fuite. En outre, cette action sur les transistors d'accès n'est pas une action du type technologique, c'est-à-dire une modification des caractéristiques technologiques des transistors d'accès, mais une application de tensions de polarisation prédéterminées différentes en certaines de bornes des transistors d'accès, ces transistors d'accès restant des transistors analogues à d'autres transistors de la même technologie utilisables dans d'autres composants incorporés au sein du circuit intégré contenant les cellules du plan-mémoire. En d'autres termes, l'invention ne nécessite pas ici de modification du procédé de fabrication des transistors d'une telle cellule- mémoire statique, par rapport au procédé de fabrication classique des transistors CMOS. Dans une première variante de l'invention, applicable à une cellulemémoire comportant deux transistors d'accès à canal P et deux transistors denmémorisation à canal N, on bloque, dans l'état statique de la cellule, chaque transistor d'accès et on applique un effet substrat à chaque transistor d'accès, ledit courant drain-source circulant dans le transistor d'accès considéré étant alors le courant de fuite du transistor d'accès. L'effet substrat est avantageusement obtenu en polarisant le substrat du transistor d'accès avec une tension de substrat prédéterminée inférieure à la tension de source du transistor d'accès. On choisira de préférence pour la différence de tension entre la source et le substrat du transistor d'accès, une différence de tension inférieure à la tension de seuil du transistor, par exemple une tension de l'ordre de 0,2 ou 0,3 volt. Bien entendu, l'homme du métier saura ajuster la valeur de cette différence de tension en fonction du rapport souhaité entre le courant de fuite du transistor d'accès et le courant de fuite du transistor de mémorisation. Selon une autre variante de l'invention, on rend cette fois-ci, dans l'état statique, le transistor d'accès faiblement conducteur en appliquant entre la grille et la source du transistor une différence de tension grille-source non nulle. On choisira là encore de préférence une différence de tension grille-source inférieure à la tension de seuil du transistor, par exemple une tension de l'ordre de 0,2 ou 0,3 volt. Il n'y a en théorie aucune limite supérieure pour le rapport entre le courant drain-source circulant dans le transistor d'accès et le courant de fuite du transistor de mémorisation, et ce afin d'obtenir les effets recherchés par l'invention. Ceci étant, plus le rapport est élevé, plus la consommation de courant de la cellule dans l'état statique est importante. Il a été jugé qu'il était préférable de ne pas dépasser un rapport de cent. En d'autres termes, dans l'état statique de la cellule, on fait de préférence circuler dans chaque transistor d'accès un courant drainsource au plus cent fois supérieur au courant de fuite de chaque transistor de mémorisation. L'invention a également pour objet un dispositif de mémoire statique comprenant au moins une cellule-mémoire à quatre transistors. Selon une caractéristique générale de l'invention, ce dispositif comprend en outre des moyens de commande aptes à appliquer des tensions de polarisation prédéterminées différentes en certaines des bornes de chaque transistor d'accès, de façon à faire circuler dans chaque transistor d'accès un courant drain-source au moins dix fois supérieur au courant de fuite de chaque transistor de mémorisation, et maintenir ainsi la donnée binaire écrite dans la cellule-mémoire. Selon une première variante de l'invention, les moyens de commande sont aptes à polariser le substrat du transistor d'accès avec une tension de substrat prédéterminée inférieure à la tension de source du transistor d'accès. Selon une autre variante de l'invention, les moyens de commande sont aptes à appliquer une différence de tension grille-source non nulle prédéterminée, de façon à rendre faiblement conducteur le transistor d'accès. Ces moyens de commande peuvent par exemple comprendre une source de tension régulée, par exemple au moyen d'une diode Zener. D'autres avantages et caractéristiques de l'invention apparaîtront h l'examen de la description détaillée de modes de réalisation et de mise en oeuvre, nullement limitatifs, et des dessins annexés, sur lesquels: - la figure 1 illustre une première variante de réalisation et de mise en oeuvre de l'invention; - la figure 2 illustre une deuxième variante de réalisation et de mise en oeuvre de l'invention; - la figure 3 illustre schématiquement et partiellement une réalisation de la cellule-mémoire de la figure 1, au sein d'un substrat semi- conducteur; et - la figure 4 représente des courbes courant-tension illustrant différents modes de mise en oeuvre de l'invention. Sur la figure 1, la référence CM désigne une cellule-mémoire statique à quatre transistors, ou point-mémoire à quatre transistors, faisant partie d'un plan-mémoire réalisé au sein d'un circuit intégré et formé de plusieurs cellules du même type connectées ensemble de façon connue par l'homme du métier. Plus précisément, la cellule-mémoire CM comporte deux transistors d'accès TA1 et TA2, qui sont en l'espèce des transistors PMOS dont les sources respectives Si1 et S2 sont reliées classiquement et respectivement aux deux lignes de bits ("bit lines" en langue anglaise) d'une colonne du plan-mémoire. Les grilles G1 et G2 des deux transistors d'accès sont reliées ensemble de façon classique et connue par l'homme du métier, à une ligne d'activation ou ligne de mots ("word lines" en langue anglaise) permettant de sélectionner toutes les cellules d'une même ligne plan-mémoire. De façon classique, la sélection d'une colonne et d'une ligne du planmémoire permet de sélectionner une cellule-mémoire particulière pour par exemple y écrire ou y lire une donnée binaire 0 ou 1. La cellule-mémoire CM comporte par ailleurs deux transistors de mémorisation TM3 et TM4, qui sont en l'espèce des transistors NMOS. Ces transistors NMOS sont montés croisés. Plus précisément, la grille G3 du transistor TM3 est reliée au drain D2 du transistor d'accès TA2, tandis que la grille G4 du transistor TM4 est reliée au drain D 1 du transistor TA 1. Par ailleurs, le drain D3 du transistor TM3 est relié au drain D 1 du transistor TA1 et le drain D4 du transistor TM4 est relié au drain D2 du transistor TA2. Les sources S3 et S4 des transistors TM3 et TM4 sont reliées à la masse et les substrats (ou "bulk" en langue anglaise) B3 et B4 de ces transistors sont reliés à leur source, et par conséquent également à la masse. L'écriture et la lecture dans une telle cellule-mémoire sont des opérations classiques et bien connues de l'homme du métier. A titre indicatif, on rappelle ici que, pour une opération d'écriture par exemple dans une cellule, on sélectionne la cellule-mémoire à l'aide de la ligne de mot et on applique, en fonction de la valeur 0 ou 1 de la donnée binaire à mémoriser, soit une tension nulle sur la ligne de bit de la colonne considérée (source S2, par exemple) et la tension d'alimentation Vdd sur l'autre ligne de bits (source S 1 en l'espèce), soit l'inverse, c'est-à-dire une tension nulle sur la source S 1 et la tension d'alimentation Vdd sur la source S2. Ainsi, selon la valeur de la donnée binaire à mémoriser, on obtiendra au drain D1 une tension sensiblement égale à la tension d'alimentation et au drain D2 une tension nulle, ou l'inverse. On suppose maintenant, à titre d'exemple, que dans la phase d'écriture, on a appliqué une tension nulle à la source S2 et la tension d'alimentation Vdd à la source SI1. On a donc au noeud D1 une tension légèrement inférieure à Vdd et au noeud D2 une tension sensiblement nulle. Afin de conserver la donnée binaire mémorisée, on place alors la celule-mémoire dans un état dit "statique", ou de rétention, dans lequel, conformément à la figure 1, on bloque les transistors d'accès TAi et TA2 en appliquant à la fois sur leur source et leur grille la tension d'alimentation Vdd. Le transistor de mémorisation TM4 est, quant à lui, passant, tandis que le transistor de mémorisation TM3 est, quant à lui, bloqué. Les transistors d'accès jouent alors dans cet état statique le rôle de résistance et une condition de rétention de la donnée mémorisée, (c'est- à-dire dans l'exemple décrit, la condition pour que la tension en D 1 reste au niveau haut), est d'obtenir un courant de fuite du transistor d'accès TA1 (qui est bloqué) bien supérieur au courant de fuite du transistor de mémorisation TM3 qui lui aussi est bloqué. Autrement dit, dans le cas présent, la condition de rétention s'exprime en ces termes: "le courant drain-source, c'est-à-dire en l'espèce le courant de fuite Ioff du transistor PMOS bloqué avec une différence de tension drain- source est sensiblement nulle, doit être au moins dix fois supérieur au courant de fuite Ioff du transistor NMOS qui est bloqué avec une différence de tension drain-source sensiblement égale à la tension Vdd." Dans la variante illustrée sur la figure 1, cette condition est réalisée en appliquant un effet substrat aux transistors PMOS TA1 et TA2, c'est-àdire en polarisant les substrats B 1 et B2 de ces transistors avec une tension VR inférieure à la tension de source qui est en l'espèce la tension Vdd appliquée sur les lignes de bit dans l'état statique. L'effet obtenu sera mieux compris à l'examen de la figure 4, qui illustre le courant drain-source IDS circulant dans un transistor NMOS ou dans un transistor PMOS, en fonction de la valeur de la tension de grille. Plus précisément, la courbe CN représente la variation du courant drainsource du transistor de mémorisation TM3 en fonction de la tension de grille. Lorsque cette tension de grille est nulle, ce qui est le cas dans l'état statique de la cellule-mémoire de la figure 1 conformément à l'exemple décrit, le courant IDS est égal au courant de fuite Ioff (N). Le transistor est-alors bloqué. Bien entendu, lorsque la tension de grille est égale à la tension d'alimentation Vdd, par exemple 2,5 volts pour une technologie 0,25 micron, le transistor TM3 est passant. Sur cette figure 4, la courbe CP1 désigne l'évolution du courant drainsource pour un transistor PMOS réalisé de façon classique dans la même technologie 0,25 micron, et dont la différence de tension source- substrat VSB est nulle, c'est-à-dire dans le cas o la source et le substrat sont reliés ensemble à la tension d'alimentation Vdd. Il convient de noter qu'en général le courant de fuite Ioff (P) d'un transistor PMOS est sensiblement égal au courant de fuite Ioff (N) d'un transistor NMOS. Ceci étant, lors des réalisations des circuits intégrés, il peut arriver que l'on obtienne parfois des transistors PMOS dont le courant de fuite (Ioff) soit moins important que le courant de fuite des transistors NMOS réalisés sur la même plaquette de silicium. C'est le cas illustré sur la figure 4 avec la courbe CP1. Et même dans ce cas très défavorable, le demandeur a observé qu'en appliquant un effet substrat sur ce transistor PMOS, à l'origine peu fuyard, on augmentait le courant de fuite Ioff (P) de façon sensible comme illustré sur la courbe CP2. A titre indicatif, dans la technologie 0,25 micron, une différence de tension VSB de 0,3 volt, c'est-à-dire inférieure à la tension de seuil du transistor, a été suffisante pour obtenir un courant de fuite loff (P) égal à 2,5 10-9 A qui:est légèrement plus que dix fois supérieur au courant de fuite loff (N) du transistor de mémorisation TM3 et dont la valeur est égale à 2 10-10 A. L'homme du métier remarque donc que le rapport recherché entre le courant de fuite du transistor PMOS et le courant de fuite du transistor NMOS, a été obtenu, d'une part, en agissant sur les transistors d'accès et non sur les transistors de mémorisation, et, d'autre part, en diminuant la tension de seuil des transistors d'accès en appliquant des tensions différentes sur le substrat et sur la source, c'est-à-dire sur les lignes de bit. En d'autres termes, cette augmentation du courant de fuite, c'est- à-dire cette diminution de la tension de seuil, a été obtenue non pas par une modification technologique particulière des transistors d'accès formant les cellules-lmémoire par rapport à d'autres transistors PMOS de la même plaquette et utilisés pour d'autres composants, mais en gardant le même procédé de fabrication pour tous les transistors PMOS réalisés sur cette même plaquette, et en polarisant différemment les transistors PMOS des cellules-mémoire statiques. Les mnoyens de commande permettant de bloquer les transistors d'accès et d'appliquer l'effet substrat, comportent les moyens classiques permettant de sélectionner la ligne de mot, c'est-à-dire d'appliquer la tension Vdd sur les grilles des transistors d'accès, et également des moyens, par exemple une source de tension régulée REG, délivrant, à partir de la tension Vdd, une tension régulée VR égale par exemple à Vdd - 0,3 volt. Cette source de tension régulée peut être obtenue à partir d'une diode Zener dont la tension de seuil est convenablement choisie. Ceci étant, il serait également possible d'appliquer directement la tension d'alimentation Vdd sur les substrats B 1 et B2 des transistors d'accès et d'appliquer une tension VR égale à Vdd + 0,3 volt par exemple, sur les grilles et les sources des transistors d'accès. Cette tension VR, supérieure à la tension d'alimentation Vdd, pourrait par exemple être obtenue par un dispositif classique de pompe de charge capacitive, bien connu de l'homme du métier. Alors que dans l'exemple décrit sur la figure 1, on a obtenu le rapport souhaité entre le courant de fuite du transistor PMOS et le courant de fuite du transistor NMOS, par effet substrat, en appliquant des tensions de polarisation différentes sur le substrat et la source de chaque transistor d'accès, on peut obtenir ce même rapport non pas par effet substrat, mais en appliquant directement des tensions de polarisation différentes sur la grille et la source de chaque transistor d'accès. Cette variante est illustrée plus particulièrement sur la figure 2. Dans cette variante, on se place dans le même exemple de donnée mémorisée que celui décrit en référence à la figure 1, c'est-à- dire qu'après écriture, on aun niveau haut au drain D1 et un niveau bas au drain D2. Le principe de l'invention appliqué sur cette variante consiste cette fois-ci, alors que le substrat et la source de chaque transistor d'accès sont reliés ensemble, à rendre légèrement conducteur chaque transistor d'accès, et en particulier le transistor d'accès TAI, en appliquant, dans l'état de rétention, une tension VR sur la grille, inférieure à la tension présente sur les lignes de bit, c'est-à-dire la tension appliquée à la source S1. Dans ce cas, comme illustré sur la figure 4, on se situe cette fois- ci à nouveau sur la courbe CPI1 puisqu'il n'y a pas d'effet substrat (VSB = 0). Par contre, on voit qu'en appliquant sur la grille du transistor d'accès une tension VR de 2,3 volts, c'est-à-dire inférieure de 0,2 volt à la tension d'alimentation Vdd, et en appliquant cette tension d'alimentation Vdd sur la source du transistor d'accès, on obtient un courant drain-source Il circulant dans le transistor TA1, qui a la même valeur que le courant de fuite Ioff (P) qui avait été obtenu dans la variante illustrée sur la figure 1 par effet substrat. Là encore, cette différence de tension grille-source reste bien inférieure à la tension de seuil du transistor. Bien entendu, là encore, sur la variante de la figure 2, on aurait pu appliquer la tension Vdd sur les grilles des transistors, et une tension VR supérieure à la tension de grille sur les lignes de bit, c'est-à-dire sur les sources Si et S2. Comrnme dans la variante illustrée sur la figure 1, selon le cas, les moyens de commande pourront incorporer, soit une source de tension régulée à partir d'une diode Zener par exemple, ou bien une pompe de charge capacitive, par exemple. L'homme du métier aura noté que, dans les deux variantes qui viennent d'être décrites, et dans l'hypothèse o l'on a un niveau haut de tension au drain Dl1 et un niveau bas au drain D2, le transistor de mémorisation TM4 est passant. Dans ce cas, la consommation de la cellule-mémoire dans l'état statique dépend directement de la valeur du courant drain- source (c'est-à-dire, soit le courant de fuite dans la variante n l, soit le courant Il dans la variante n 2) circulant dans le transistor d'accès TA2, Aussi, afin de ne pas obtenir une consommation trop pénalisante, c'est-à-dire un courant drain-source trop important dans le transistor TA2, on ajustera de préférence les différentes tensions de polarisation sur les transistors d'accès dans l'état statique, de façon à ce que le rapport entre le courant drain-source circulant dans chaque transistor d'accès et le courant de fuite de chaque transistor de mémorisation, ne dépasse pas la valeur 100. Bien entendu, tout ce qui vient d'être décrit s'applique de la même manière pour les transistors TA2 et TM4, si la donnée mémorisée conduit à l'obtention d'un niveau haut au drain D2 et d'un niveau bas au drain D1. On a illustré de façon schématique sur la figure 3 la réalisation pratique au sein d'un substrat semi-conducteur SUB, d'un transistor NMOS et d'un transistor PMOS. Plus précisément, de façon classique, on réalise au sein d'un substrat de type P un caisson N faisant office de substrat B pour le transistor PMOS. Les zones de drain et de source sont obtenues par les implantations P+, tandis que la prise de contact substrat PB est réalisée par une implantation N+. Un transistor NMOS est, quant à lui, réalisé directement par implantation dans le substrat SUB. Les régions de source et de drain sont réalisées par implantation de type N+, tandis que la prise de substrat PB est réalisée par un caisson P+. Ainsi, si l'on se réfère à nouveau à la figure 1, on appliquera la tension Vdd sur la grille et la source de chaque transistor PMOS et la tension VR sur la prise de substrat PB. En ce qui concerne le transistor NMOS connecté en série avec le transistor PMOS, le drain de ce transistor NMOS sera relié au drain du transistor PMOS et la source et la prise de substrat PB de ce transistor NMOS sont reliées ensemble à la masse. Il Il est également possible qu'une cellule-mémoire CM soit formée de deux transistors d'accès NMOS et de deux transistors de mémorisation de type PMOS. Dans ce cas, la condition de rétention s'exprime de la manière suivante: "le courant drain-source circulant dans le transistor d'accès avec une tension drain-source est voisine de 0, doit être au moins dix fois supérieur au courant de fuite du transistor de mémorisation (de type PMOS) qui est bloqué avec une tension drain- source est égale à la tension d'alimentation Vdd." Par rapport à la variante illustrée sur la figure 2, dans le cas o les transistors de mémorisation sont de type PMOS, leur source S3 et S4 sont alors reliées à la tension d'alimentation Vdd et, dans l'état statique, les sources des transistors d'accès sont reliées à la masse. Leur substrat sont également reliés à leur source. Dans la technologie illustrée sur la figure 3, dite "technologie à caisson unique" ("single well" en langue anglaise) il n'est pas possible, lorsque les transistors d'accès sont des transistors NMOS, d'obtenir une augmentation du courant de fuite par effet substrat puisqu'il n'est pas possible de polariser différemment la source et le substrat du transistor NMOS, substrat qui est également le substrat général de la plaquette. Dans ce cas, l'augmentation du courant drain-source sera obtenue d'une façon analogue à celle qui a été décrite en référence à la figure 2, c'est-à-dire en appliquant des tensions de polarisation différentes sur la grille et sur la source des transistors d'accès. Plus précisément, dans le cas des transistors NMOS, on appliquera sur la grille des transistors d'accès une tension supérieure à la tension de source. Ainsi, si la tension de source est égale à 0 volt, on appliquera par exemple environ 0,2 volt. Ceci étant, si la cellule-mémoire est réalisée avec une technologie bien connue de l'homme du métier dite "triple caisson" ("triple well" en langue anglaise), c'est-à-dire dans laquelle les transistors NMOS sont également réalisés dans un caisson P isolé du substrat P du circuit intégré par du silicium N, on pourrait obtenir une augmentatior-du courant de fuite des transistors d'accès NMOS par effet substrat. L'invention permet ainsi d'obtenir de façon très simple un plan- mémoire de cellules-mémoire à quatre transistors, ayant des conditions de rétention acceptables, et sans modifier les procédés de réalisation des transistors de ce plan-mémoire, par rapport aux autres transistors du circuit intégré qui incorpore ce plan-mémoire. En outre, le surcoût apporté par la source de tension régulée qui pourra être réalisée à côté du plan-mémoire, est minime. REVENDICATIONS 1. Procédé de commande d'une cellule-mémoire statique à quatre transistors possédant un état statique dans lequel on maintient la donnée binaire écrite dans la cellule-mémoire en faisant circuler dans chaque transistor d'accès (TAI1, TA2) un courant drain-source supérieur au courant de fuite de chaque transistor de mémorisation (TM3, TM4), caractérisé par le fait que ledit courant drain-source est au moins dix fois supérieur au courant de fuite de chaque transistor de mémorisation, et on fait circuler ledit courant drain-source en appliquant des tensions de polarisation prédéterminées différentes (VR, Vdd) en certaines des bornes du transistor d'accès (TA1, TA2). 2. Procédé selon la revendication 1, pour une cellule-mémoire comportant deux transistors d'accès à canal P et deux transistors de mémorisation à canal N, caractérisé par le fait que dans l'état statique on bloque chaque transistor d'accès (TAI, TA2) et on applique un effet substrat à chaque transistor d'accès, ledit courant drain-source circulant dans le transistor d'accès considéré étant le courant de fuite du transistor d'accès (loff(P)). 3. Procédé selon la revendication 2, caractérisé par le fait qu'on polarise le substrat du transistor d'accès avec une tension de substrat prédéterminée (VR) inférieure à la tension de source (Vdd) du transistor d'accès. 4. Procédé selon la revendication 1, caractérisé par le fait que dans l'état statique on rend faiblement conducteur le transistor d'accès (TAI, TA2) en appliquant entre la grille et la source du transistor une différence de tension grille-source non nulle. 5. Procédé selon l'une des revendications précédentes, caractérisé par le fait qu'on fait circuler dans chaque transistor d'accès (TA 1, TA2) un courant drain-source au plus cent fois supérieur au courant de fuite de chaque transistor de mémorisation. 6. Dispositif de mémoire statique, comprenant au moins une cellulemémoire à quatre transistors, caractérisé par le fait qu'il comprend en outre des moyens de commande aptes à appliquer des tensions de polarisation prédéterminées différentes en certaines des bornes de chaque transistor d'accès (TAI1, TA2) de façon à faire circuler dans chaque transistor d'accès un courant drain-source au moins dix fois supérieur au courant de fuite de chaque transistor de mémorisation et maintenir ainsi la donnée binaire écrite dans la cellule-mémoire. 7. Dispositif selon la revendication 6, caractérisé par le fait que la cellule-mémoire comporte deux transistors d'accès à canal P et deux transistors de mémorisation à canal N. par le fait que les moyens de commande sont aptes à polariser le substrat du transistor d'accès (TA1, TA2) avec une tension de substrat prédéterminée (VR) inférieure à la tension de source (Vdd) du transistor d'accès. 8. Dispositif selon la revendication 7, caractérisé par le fait que la différence de tension entre la source et le substrat du transistor d'accès est de l'ordre-de 0,3 volt. 9. Dispositif selon la revendication 6, caractérisé par le fait que les moyens de commande sont aptes à appliquer une différence de tension grille-source non nulle prédéterminée de façon à rendre faiblement conducteur le transistor d'accès (TA1, TA2). 10. Dispositif selon la revendication 9, caractérisé par le fait que la différence de tension grille-source est inférieure à la tension de seuil du transistor, par exemple de l'ordre de 0,3 volt.