FR 2784783 A1 20000421 FR 9813168 A 19981016 CELLULE MEMOIRE A PROGRAMMATION UNIQUE La présente invention concerne le domaine des cellules mémoire à programmation unique (OTP), qui sont susceptibles de conserver un état progranmé même après disparition de l'alimen- tation du circuit. L'invention concerne plus particulièrement une telle cellule mémoire réalisée à partir d'un transistor MOS à canal P à grille flottante. Un exemple d'application des cellules à progranrmmation unique est la réalisation d'éléments de redondance qui sont géné- ralement prévus dans des mémoires réalisées sous la forme d'un ou plusieurs réseaux matriciels en circuit intégré, pour remplacer fonctionnellement un élément de mémoire défaillant. Le rôle des cellules à programmation unique est de programmer le décalage des colonnes ou rangées de la mémoire lors de l'utilisation d'un élé- ment de redondance pour pallier à la défaillance d'une colonne ou d'une rangée du réseau. Dans ce genre d'application, on utilise soit des élé- ments fusibles, par exemple par laser, soit des cellules mémoire à programmation unique du type EEPROM, ou du type à transistor à grille flottante auxquelles s'applique la présente invention. La figure 1 représente, de façon schématique, un exem- ple de cellule mémoire 1 à programmation unique du type auquel s'applique la présente invention. Cette cellule est essentiellement constituée d'un tran- sistor MOS 2 à canal P à grille g flottante. La source s du tran- sistor 2 reçoit une tension Vprog ayant un potentiel de repos et un potentiel de progranmation qui seront exposés ci-après. Le transistor 2 est connecté en série avec un transistor de program- mation 3 dont la grille reçoit un signal Wr de programmation et dont la source est connectée à un potentiel bas Vss d'alimenta- tion, généralement la masse. Le transistor de programmnation 3 est un transistor à canal N dont le drain est connecté au drain d du transistor mémoire 2 qui constitue un noeud St de stockage por- tant l'état "0" ou "1" mémorisé. Par soucis de simplification, un seul transistor 3 de programmation a été représenté à la figure 1. En pratique, chaque cellule mémoire comporte généralement deux transistors de pro- grammation montés en série et dont les signaux de commande varient légèrement l'un par rapport à l'autre. Toutefois, cette distinction n'est pas fondamentale pour l'invention. Une cellule mémoire à transistor à grille flottante utilise le phénomène, connu sous la dénomination "d'électrons chauds" o, sous l'effet d'une différence de potentiel entre la source et le drain du transistor, des électrons traversent l'oxyde de grille constitutif du transistor 2 et restent stockés dans la grille en silicium polycristallin sans pouvoir s'évacuer, de sorte qu'ils fixent un état passant du transistor 2 par modi- fication apparente de sa tension de seuil. Le fonctionnement d'une cellule 1 représentée à la figure 1 est illustré par les figures 2A à 2D qui représentent, sous forme de chronogranmmnes, un exemple d'allure de signaux caractéristiques de la cellule mémoire. La figure 2A représente l'allure de la tension Vprog appliquée sur la source s du tran- sistor 2. La figure 2B représente l'allure du signal de program- mation Wr. La figure 2C représente l'allure de la tension Vgs-Vt, o Vgs représente la tension grille-source du transistor 2 et o Vt représente sa tension seuil. La figure 2D représente l'allure du potentiel Vst au noeud de stockage St. On suppose que la cellule 1 est initialement vierge, c'est-à-dire que le noeud de stockage St est, de façon naturelle à l'issu de la fabrication, dans un état "bas" en raison du caractère bloqué du transistor 2. Lorsque le circuit mémoire est mis sous tension, la source s du transistor 2 est portée au potentiel positif Vdd d'alimentation du circuit qui constitue, pour la cellule mémoire 1, un potentiel d'alimentation de repos. En l'absence de programmation de la cellule, le signal Wr reste à l'état bas (sensiblement au potentiel Vss) de sorte que le tran- sistor de programmation 3 reste bloqué. Il en découle que la ten- sion Vgs-Vt est positive ou nulle de sorte que le potentiel Vst est flottant. On notera que, par soucis de simplification, on fait référence aux potentiels Vdd et Vss sans tenir compte des éven- tuelles chutes de tensions résistives dans des transistors de commande (non représentés). On suppose qu'à un instant t0, on souhaite programmer la cellule 1, c'est-à-dire y stocker un état haut de sorte que le noeud St restitue un niveau "1" correspondant sensiblement au potentiel positif Vdd. Pour progranmmer la cellule 1, le signal Vprog est conmuté vers un potentiel Vpp de programmation supé- rieur au potentiel Vdd. Ce potentiel de programmation Vpp est maintenu sur le signal Vprog jusqu'à un instant tl correspondant à la fin du cycle de programmation de la cellule 1. À un instant t2, postérieur à l'instant tO, le signal de programmation Wr est conmnuté vers le potentiel Vdd pour rendre conducteur le transistor de progranmmation 3. À partir de l'ins- tant t4 o le transistor 3 est fortement conducteur, le transis- tor 2 a tendance à devenir conducteur par le fort champ électri- que appliqué entre son drain et sa source. Il en découle la génération d'électrons chauds dont certains s'accumulent sur sa grille S. En effet, comme le potentiel de la source s est supé- rieur à la tension Vdd (nominale) d'alimentation, la tension Vgs-Vt du transistor 2 finit par devenir négative de sorte que celui-ci devient conducteur. Comme la grille g est isolée, ces électrons ne peuvent pas s'évacuer et l'état conducteur du tran- sistor 2 est donc un état stable. Comme l'illustre la figure 2D, dès que la tension Vgs-Vt devient négative (instant t6), la ten- sion du noeud de stockage St se met à croître par la mise en conduction progressive du transistor 2. Le stockage des électrons dans la grille _ provoque une diminution de la tension seuil du transistor qui est ici utilisée pour le rendre conducteur de façon stable. On peut considérer qu'à un instant t5, o le noeud St a atteint le potentiel Vpp (en négligeant la chute de tension dans le transistor 2 à l'état passant), la tension grille-source du transistor 2 reste stable. Le potentiel du signal de progranTnmmation Wr est conmmuté vers un état bas (Vss) à un instant t3 postérieur au temps néces- saire à la programmation de la cellule. La commutation du signal Wr intervient après la remise du signal Vprog au repos (instant tl). A l'instant tl de retour du signal Vprog à la tension Vdd, le noeud St passe également au potentiel Vdd dans la mesure o le transistor 2 reste passant. Le fait de commuter le signal de pro- grammation Wr postérieurement à la remise à l'état de repos du signal Vprog permet précisément de ramener le potentiel du noeud St au potentiel Vdd. Une fois que la cellule 1 est dans cet état programmé, cet état reste stable même en cas d'extinction du circuit, c'est- à-dire de coupure de son alimentation, dans la mesure o les électrons de la grille du transistor 2 ne peuvent pas être éva- cués. Le niveau de tension Vpp, nécessaire à la programmnation d'une telle cellule mémoire, dépend de plusieurs facteurs parmi lesquels, en particulier, la durée d'un cycle de programmation et la dimension unitaire de la technologie de fabrication utilisée qui conditionne également la tension d'alimentation Vdd du cir- cuit. Ainsi, quand les technologies de fabrication des tran- sistors utilisaient une taille élémentaire de l'ordre de 4 ou 5 gm, la tension de progranmation Vpp nécessaire était de l'ordre de 20 à 30V. Ce besoin de tension élevé a, par le passé, motivé le développement de cellules EEPROM qui mettent en oeuvre un effet Fowlder-Nordheim. De telles cellules EEPROM fonctionnent correctement, mais nécessitent un procédé de fabrication particu- lier alors que la fabrication de transistors à grille flottante peut s'effectuer selon le même procédé que des transistors MOS de conmutation (CMOS). Dans une technologie o la taille élémentaire est de 0,35 fm, un niveau Vpp de l'ordre de 4,5 à 5 volts suffit pour programmer une cellule utilisant un transistor à grille flot- tante. Dans une telle technologie, la tension Vdd d'alimentation nominale est de l'ordre de 3,3 volts. Ces niveaux de potentiels conduisent à ce qu'il redevient intéressant de fabriquer des cel- lules mémoire à programmation unique par une telle technique. Toutefois, la vitesse à laquelle les électrons chauds s'accumulent dans la grille dépend du niveau de potentiel appli- qué sur la source. Plus précisément, la vitesse d'accumulation de ces électrons chauds dépend de la différence de potentiel entre la tension appliquée sur la source du transistor et sa tension seuil qui est liée à la technologie de fabrication. Ainsi, par exemple, avec une technologie de 0,35 Mm une tension Vpp d'environ 4,5 volts nécessite une durée d'environ ms pour atteindre la programmation stable de la cellule, alors qu'une tension Vpp de 5 volts ne nécessite que de 10 ms pour programmer la cellule. Il en découle que le phénomène de stockage d'électrons, dans la grille en silicium polycristallin d'un transistor à grille flottante, intervient au cours du temps sans qu'il soit nécessaire d'appliquer un potentiel supérieur au potentiel nominal d'alimentation sur la source de ce transistor. Un inconvénient des cellules mémoire à programmation unique utilisant un transistor à grille flottante est donc qu'el- les sont susceptibles de prendre un état progranmmé alors qu'elles ne sont alimentées que par la tension d'alimentation Vdd nominale du circuit. De plus, plus cette tension d'alimentation nominale diminue, plus l'écart de la tension de repos du signal Vprog par rapport à la tension seuil du transistor diminue et plus une pro- granmmation parasite par l'alimentation peut intervenir rapide- ment. Dans une technologie de 0,35 um alimentée sous 3,3 volts, on estime qu'une cellule à grille flottante est susceptible d'être programmée de façon parasite par l'alimentation en un an, voire moins. Par conséquent, les critères de fiabilité nécessai- res pour un produit industriel sont, dans l'état actuel de la technique, incompatibles avec l'utilisation de cellules à pro- granmation unique à base de transistor à grille isolée. En outre, les progrès technologiques conduisent à dimi- nuer encore la taille élémentaire dans la fabrication des cir- cuits intégrés, de sorte que le problème de programmation para- site par l'alimentation se produit encore plus rapidement. C'est le cas aujourd'hui avec la technologie de 0,25 Hm. La présente invention vise à proposer une cellule mémoire à programmnation unique à partir d'un transistor à grille flottante qui soit compatible avec une faible tension d'alimenta- tion. La présente invention vise, en particulier, à protéger la cellule mémoire d'une programmation parasite éventuelle par l'alimentation. La présente invention vise également à proposer une telle cellule mémoire qui reste compatible avec des procédés classiques de fabrication de transistors CMOS. Pour atteindre ces objets, la présente invention pré- voit une cellule mémoire à progranmmnation unique comportant un transistor MOS à grille flottante et un moyen de mémorisation temporaire de l'état stocké par le transistor à grille flottante. Selon un mode de réalisation de la présente invention, l'alimentation du transistor à grille flottante est coupée en dehors de périodes de lecture de l'état qu'il mémorise, ou d'une période de progranmmation de la cellule. Selon un mode de réalisation de la présente invention, la mémorisation temporaire de l'état stocké par le transistor à grille flottante est effectuée à chaque mise sous tension du cir- cuit dans lequel est intégrée la cellule mémoire. Selon un mode de réalisation de la présente invention, le moyen de stockage temporaire comporte un étage, de lecture de l'état mémorisé par le transistor à grille flottante, associé à un registre de stockage de l'état lu. Selon un mode de réalisation de la présente invention, le registre est commandé, en lecture de l'état présent sur au moins une entrée, par un signal activé lorsque l'étage de lecture présente un état stable sur une sortie. L'invention prévoit également un procédé de cormmande d'une cellule mémoire du type comportant un transistor à grille flottante, consistant à alimenter le transistor à grille flot- tante, uniquement pendant des périodes de lecture de l'état de ce dernier ou pendant une période de programmation de l'état de la cellule mémoire. Selon un mode de réalisation de la présente invention, le procédé consiste à provoquer la lecture de l'état stocké dans la cellule mémoire à chaque mise sous tension du circuit électro- nique dans lequel elle est intégrée, et à stocker cet état dans un registre de mémorisation temporaire. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles: les figures 1 et 2A à 2D qui ont été exposées précédem- ment sont destinées à exposer l'état de la technique et le pro- blème posé; la figure 3 représente, de façon très schématique, un mode de réalisation d'une cellule mémoire à programmation unique selon la présente invention; les figures 4A à 4F illustrent, de façon très schémati- que, le fonctionnement d'une cellule mémoire à progranmmiation uni- que selon l'invention; la figure 5 représente, de façon plus détaillée qu'en figure 3, un mode de réalisation d'une cellule mémoire à program- mation unique selon la présente invention; et les figures 6A à 6H illustrent, sous forme de chrono- grammes, le fonctionnement de la cellule mémoire représentée à la figure 5. Les mêmes éléments ont été désignés par les mêmes réfé- rences aux différentes figures. Pour des raisons de clarté, seuls les éléments qui sont nécessaires à la compréhension de l'inven- tion ont été représentés aux figures et seront décrits par la suite. Une cellule mémoire selon la présente invention com- prend, comme précédemment, un transistor MOS à canal P à grille flottante, monté en série avec au moins un transistor de program- mation. Une caractéristique de la présente invention est de cou- per l'alimentation du transistor à grille flottante en dehors des périodes o la cellule mémoire doit être lue ou programmée. Ainsi, on réduit les périodes pendant lesquelles le transistor à grille flottante reçoit la tension positive d'alimentation et on allonge ainsi la durée de fonctionnement avant laquelle il risque de se produire une progrannmation parasite de la cellule mémoire. Une première solution (non représentée) consiste à met- tre en oeuvre ce principe de l'invention, uniquement de façon fonctionnelle, c'est-à-dire en appliquant au transistor à grille flottante le potentiel positif d'alimentation à chaque fois que l'on souhaite lire l'état stocké dans la cellule mémoire à pro- gramnmation unique. Si une telle solution apporte déjà une amélio- ration par rapport aux cellules mémoire à programmation unique classiques, elle risque de se révéler insuffisante dans le cas de cellules mémoire dont le contenu est lu relativement souvent. En effet, la durée d'exposition du transistor à grille flottante au potentiel positif d'alimentation dépend de la fréquence avec laquelle la cellule mémoire est adressée en lecture. Il en découle que cette solution est, en pratique, limitée à la réali- sation de cellules mémoire destinées à n'être lues que très épi- sodiquement. De plus, le fait, de commuter l'alimentation de la cel- lule mémoire à chaque besoin de lecture risque, dans certaines applications, d'allonger la durée des cycles de lecture de manière trop importante par rapport aux autres objectifs de l'ap- plication. Ainsi, une caractéristique d'un mode de réalisation préféré de la présente invention est d'associer un transistor à grille flottante à un registre de stockage temporaire, pour constituer une cellule mémoire à progranrmation unique protégée d'une programmation parasite éventuelle par l'alimentation. L'association d'un registre de stockage temporaire de la donnée mémorisée par le transistor à grille flottante permet d'espacer considérablement les lectures de l'état stocké par le transistor à grille flottante et, par voie de conséquence, de retarder de façon optimale l'apparition éventuelle d'une program- mation parasite. Selon un mode de réalisation préféré de la présente invention, l'état stocké dans le transistor à grille flottante est lu pour être stocké dans le registre temporaire, à chaque mise sous tension du circuit. Par registre de stockage tempo- raire, on entend au sens de la présente invention un registre ne maintenant pas l'état stocké lorsqu'il n'est pas alimenté. La figure 3 représente, de façon schématique, un pre- mier mode de réalisation d'une cellule mémoire à programmation unique selon la présente invention. Cette cellule comporte, comme une cellule mémoire classique, un transistor 2 à canal P et à grille g flottante, connecté en série avec au moins un transistor 3 de programmation. Le drain d du transistor 2 est relié au drain du transistor 3 et constitue le noeud St de stockage de la donnée non effaçable mémorisée. Le transistor 3 à canal N a sa source reliée à un potentiel Vss négatif d'alimentation, généralement la masse, et sa grille reçoit un signal Wr de programmation de la cellule mémoire. Selon la présente invention, la source s du transistor à grille flottante 2 est alimentée par un signal Vprog dont le potentiel de repos correspond au potentiel bas Vss d'alimentation du circuit. Selon la présente invention, le potentiel du signal Vprog est porté au potentiel haut Vdd d'alimentation du circuit pendant les périodes de lecture de l'état stocké au noeud St, et à un potentiel de programmation Vpp excédant le potentiel Vdd pour la programmnation de la cellule mémoire à un niveau haut. Selon le mode de réalisation de l'invention représenté à la figure 3, la cellule mémoire comporte également un registre 4 de stockage temporaire de l'état mémorisé au noeud St. ce registre 4 est destiné à lire un état se présentant sur une entrée IN à l'apparition d'une impulsion sur un signal de com- mande en lecture (Sense). Une sortie St' du registre 4 constitue la sortie de la cellule mémoire selon la présente invention qui délivre l'état programmé tant que le circuit électronique, auquel cette cellule mémoire est associée, est alimenté. Les figures 4A à 4F illustrent le fonctionnement d'une cellule mémoire telle que représentée schématiquement à la figure 3. Ces figures représentent, sous forme de chronogrammes, un exemple d'allure de signaux caractéristiques de la cellule pen- dant trois phases caractéristiques de fonctionnement qui sont la lecture d'un état vierge, la programmation vers un niveau haut et la lecture de l'état programmé de la cellule. La figure 4A repré- sente l'allure de la tension Vprog d'alimentation du transistor à grille flottante 2. La figure 4B représente l'allure du signal Wr. La figure 4C représente l'allure de la tension Vgs-Vt du transistor 2. La figure 4D représente le potentiel Vst du noeud de stockage St. La figure 4E est un exemple d'allure du signal de lecture Sense et la figure 4F indique l'état St' délivré par le registre temporaire 4. Dans la partie gauche des chronogrammes des figures 4A à 4F, on suppose que la cellule mémoire est dans un état vierge, c'est-à-dire que le transistor à grille flottante 2 n'est pas conducteur. L'état de repos de la cellule mémoire est un signal Vprog au potentiel bas Vss d'alimentation et la tension Vgs-Vt reste positive ou nulle, de sorte que le potentiel du noeud de stockage St correspond au potentiel Vss. On suppose que le circuit qui contient cette cellule mémoire est mis sous tension. A un instant tlO correspondant à cette mise sous tension ou légèrement postérieur, on effectue selon l'invention, une lecture de l'état stocké dans la cellule mémoire. Pour cela, à l'instant tlO, le signal Vprog est porté au potentiel Vdd de manière à permettre la lecture de l'état du transistor 2. À un instant tll (figure 4E) légèrement postérieur, on active la lecture, par le registre 4, de l'état présent sur son entrée IN en plaçant le signal Sense dans un état actif. Par sou- cis de clarté, on a symbolisé par des états "0" et "1", les états respectivement actif et inactif du signal Sense. A l'instant til, l'état bas (Vss) du noeud St est reporté en sortie St' du regis- tre 4. L'échelon d'activation du registre 4 se termine à un ins- tant t'il dont la durée est, bien entendu, choisie pour être com- patible avec la propagation des signaux dans le registre 4. Une fois que le signal de lecture de l'entrée du registre 4 est rede- venu à son état inactif, l'alimentation du transistor à grille flottante peut être coupée (instant t'10) dans la mesure o l'état non effaçable de la cellule reste disponible sur la borne St' tant que l'alimentation générale du circuit n'est pas coupée. La partie centrale des chronogranmmnes des figures 4A à 4F illustrent une autre phase de fonctionnement qui correspond à la programmation de la cellule. Cette phase de progrannation intervient alors que la cellule est vierge dans la mesure o la cellule ne peut être prograrmmée électriquement qu'une seule fois. La prograTmmation d'une cellule mémoire selon l'inven- tion est similaire à la progrannmmation d'une cellule classique telle que représentée à la figure 1. On applique un échelon de tension à un potentiel de prograrmation Vpp sur la source s du transistor à grille flottante 2 (instants t12, t'12, figure 4A). À un instant t13, postérieur à l'instant t12, on porte le signal de programmation Wr au potentiel Vdd de manière à rendre le tran- sistor 3 conducteur. L'accumulation d'électrons "chauds" dans la grille du transistor 2 conduit à rendre sa tension Vgs-Vt néga- tive de sorte que le transistor 2 devient passant. Dès que la tension Vgs-Vt devient négative, la tension Vst du noeud de stockage croît (instant t14) jusqu'à atteindre le potentiel Vpp. Selon l'invention, à l'instant t'12, o le signal Vprog revient vers son état de repos (Vss), le potentiel Vst du noeud de stockage est également ramené au potentiel Vss. Ainsi, une fois programmé, le transistor à grille flottante 2 n'est plus alimenté de sorte qu'il ne risque pas de subir une programmation parasite par son alimentation. Comme précédemment, à un instant t'13 postérieur à l'instant t'12, le signal de programmation Wr est ramené à l'état bas (Vss). La partie droite des chronogrammes des figures 4A à 4F illustre la lecture, par exemple lors de la mise sous tension du circuit ou après la programmation de la cellule, d'une cellule programmée selon l'invention. L'allure des signaux Vprog et Sense est identique à celle exposée en relation avec la partie gauche des chronogranmmes, c'est-à-dire avec la lecture d'une cellule vierge. Toutefois, dans le cas d'une cellule programmée, entre les instants tlO et t'10 o le signal Vprog est porté au poten- tiel Vdd, le potentiel Vst suit cette valeur et est donc égale- ment au potentiel Vdd. Il en découle qu'à l'instant tll, o le signal Sense déclenche le stockage dans le registre 4 de la valeur présente sur son entrée IN, cette valeur est à l'état haut. Par conséquent, le registre 4 mémorise cet état et délivre un état haut sur sa sortie St'. Conmme dans le cas d'une lecture d'une cellule vierge, une fois que cet état est mémorisé dans le registre 4, c'est-à-dire à partir de l'instant t'll, l'alimenta- tion du transistor à grille flottante 2 peut être coupée de manière à empêcher l'apparition d'électrons chauds et éviter ainsi toute programmation parasite. On notera que l'application d'un échelon de tension Vdd sur le signal Vprog lors de la lecture de la cellule vierge n'est pas indispensable pour stocker temporairement le bon état. Toute- fois, cet échelon est appliqué dans la mesure o l'on ne connait pas à l'avance l'état de la cellule. Un avantage de l'invention est qu'elle minimise les périodes pendant lesquelles le transistor à grille flottante est alimenté et, par voie de conséquence, les périodes pendant les- quelles la grille de ce transistor accumule des électrons. En prévoyant une alimentation du transistor à grille flottante à chaque mise sous tension du circuit dans lequel est intégrée la cellule mémoire, on empêche en pratique toute programmation para- site même pour une cellule mémoire réalisée dans une technologie à faible tension d'alimentation. On notera que, comme dans le cas d'une cellule mémoire à programmation unique classique utilisant un transistor à grille flottante, l'effacement de la cellule ne peut pas être effectué électriquement et nécessite un recuit ou, le cas échéant, une exposition à des rayons ultraviolets pour évacuer les électrons de la grille. Tout registre programmable de stockage temporaire peut être utilisé en relation avec un transistor à grille flottante pour obtenir une cellule mémoire selon l'invention, pourvu de respecter les conditions fonctionnelles d'alimentation du tran- sistor à grille flottante décrites ci-dessus. La figure 5 représente un mode de réalisation d'une cellule mémoire de l'invention illustrant un mode de réalisation préféré d'un étage 5 de lecture de l'état stocké par le transis- tor à grille flottante 2 pour sa mémorisation dans un registre de stockage temporaire 4. Le mode de réalisation de la figure 5 reprend les principes exposés en relation avec la figure 3, mais représente un schéma plus détaillé. Ainsi, la cellule de la figure 5 comprend toujours un transistor 2 à grille flottante monté en série avec une structure de programmation. Toutefois, dans le mode de réalisation illustré par la figure 5, cette structure de programmation est constituée de deux transistors MOS à canal N 3 et 3', montés en série entre le drain d du transistor 2 et le potentiel bas d'alimentation Vss. Le transistor 3 reçoit sur sa grille le signal de progranma- tion Wr, tandis que le transistor 3' constitue un transistor de sélectionrecevant un signal Sel sur sa grille. Une structure de programmation et de sélection telle que représentée à la figure 5 constitue une structure classique pour constituer, associée à un * transistor à grille flottante, une cellule mémoire à progranrna- tion unique. Pour une seule cellule, cela revient sensiblement au même que les structures simplifiées décrites précédemment. Le transistor de sélection 3' sert essentiellement à la sélection d'une cellule à programmer dans un réseau de cellules mémoire recevant toutes le même signal de programmation Wr. La source s du transistor 2 reçoit, comme dans le mode de réalisation précédent, un signal Vprog d'alimentation dont le potentiel est fonction de la phase de fonctionnement dans laquelle se trouve cette cellule mémoire. Le noeud de stockage St, correspondant au drain d du transistor à grille flottante 2, est relié à l'entrée d'un étage de lecture 5, intermédiaire entre le transistor 2 et un registre de stockage 4 proprement dit. Dans l'exemple représenté à la figure 5, on a indiqué que le registre 4 est alimenté par les potentiels Vdd et Vss d'alimentation du circuit dans lequel est intégrée la cellule mémoire. Ce registre 4 reçoit un signal Clk, activé, par exemple à l'état haut, pour provoquer la mémorisation de l'état présent sur ses entrées non inversée IN et inversée NIN. Le registre 4 comporte deux bornes de sorties St' et NSt' correspondant à l'état mémorisé, respectivement, non inversé et inversé. Un exem- ple de structure de registre de stockage temporaire 4 de ce type est décrit, par exemple, dans la demande de brevet français n 2725824. Une sortie S5 de l'état de lecture 5 est reliée direc- tement à la borne IN et, par l'intermédiaire d'un inverseur 6, à la borne NIN du registre 4. Dans l'exemple représenté à la figure 5, l'étage de lecture 5 est un montage à transistors, propre à reporter l'état mémorisé au noeud de stockage St sur les entrées du registre 4. Ce montage à transistors comprend un transistor 7 à canal N, dit de lecture, connecté entre le noeud St et le potentiel bas Vss d'alimentation. Le transistor 7 reçoit un signal de commande Prech, dit de précharge de lecture. Le noeud St est également relié à la grille d'un transistor MOS 8 à canal N dont la source est reliée au potentiel Vss et dont le drain est relié, par l'in- termédiaire de deux transistors MOS 9, 10 à canal P connectés en série, au potentiel haut Vdd d'alimentation. Le drain conmmun des transistors 8 et 10 constitue un noeud NSt relié, par l'intermé- diaire d'un inverseur 11, à la borne S5 de sortie de l'étage de lecture 5. Cette borne S5 est également reliée à la base du tran- sistor 9 et, par l'intermédiaire d'un transistor à canal N 12, au potentiel Vss. La base du transistor 12 reçoit un signal Init, dit de déclenchement de lecture, et la base du transistor 10 reçoit l'inverse Ninit de ce signal Init. Le noeud NSt constitue, dans cet étage de lecture 5, un noeud flottant reproduisant l'in- verse de l'état mémorisé au noeud St. Le fonctionnement d'un étage de lecture tel qu'illustré par la figure 5 est décrit en relation avec les figures 6A à 6H qui représentent, sous forme de chronogrammes, un exemple d'allu- res de signaux caractéristiques du schéma de la figure 5 dans trois phases de fonctionnement correspondant, respectivement, à une lecture d'une cellule mémoire vierge, à une programmation de cette cellule et à une lecture de la cellule mémoire programmée. Les figures 6A, 6B et 6C représentent, respectivement, l'allure des signaux Vprog, Wr et Sel. Les figures 6D et 6E représentent, respectivement, l'allure des signaux Prech et Init de commnande de l'étage de lecture 5. On notera que le signal Ninit (non repré- senté) appliqué sur la grille du transistor 10 correspond à l'in- verse du signal Init. La figure 6F représente le signal Clk de commande du registre de stockage temporaire 4. Les figures 6G et 6H représentent, respectivement, les potentiels Vnst et Vs5 aux noeuds respectifs Nst et S5. Dans la partie gauche des chronogrammTes des figures 6A à 6H, on suppose que la cellule à programmation unique est dans un état vierge, c'està-dire que le transistor 2 est bloqué. Comme dans le cas de la figure 3, le potentiel de repos du signal Vprog est le potentiel Vss, de sorte que le transistor à grille flottante 2 n'est pas alimenté en dehors des périodes o cela est nécessaire pour sa lecture ou sa programmation. À un instant tlO, le signal Vprog est commuté vers le potentiel Vdd de façon à enclencher un cycle de lecture de la cellule mémoire. Les signaux Wr et Sel sont tous deux à l'état bas (Vss) dans la mesure o il ne s'agit pas d'un cycle de progranmmation. À un instant t15, postérieur à l'instant tlO, on déclenche la lecture par une mise en conduction du transistor 7 sous l'effet d'un passage du signal Prech du potentiel Vss vers le potentiel Vdd. Au même instant t15, le signal Init est commuté vers l'état haut (Vdd) de façon à rendre le transistor 12 égale- ment passant. Le signal Ninit passe quant à lui à l'état bas de sorte qu'il rend le transistor à canal P 10 également passant. La mise en conduction du transistor 7 abaisse le poten- tiel du noeud St, de même que la mise en conduction du transistor 12 amène un potentiel bas (Vss) sur le noeud de sortie S5 de l'étage 5. Le transistor 9 devient donc passant, et, conmme le transistor 10 est passant, le noeud NSt se trouve au potentiel Vdd. En effet, le transistor 8 reste bloqué dans la mesure o sa grille est sensiblement au potentiel Vss. À un instant t16, on commence à relâcher les signaux de commande de l'étage de lecture, c'est-à-dire que le signal Init est commuté vers son état de repos (Vss), ce qui a pour consé- quence de bloquer le transistor 12 et, par le signal Ninit, le transistor 10. A un instant t17, postérieur ou simultané à l'ins- tant t16, on relâche le signal Prech de sorte que le transistor 7 se bloque. Comme le transistor 10 est également bloqué, le drain commun des transistors 8 et 10 qui constitue le noeud NSt est flottant, c'est-à-dire qu'il est isolé des lignes d'alimentation. Le potentiel Vnst reste donc au potentiel Vdd. Par l'inverseur 11, le drain du transistor 12, c'est-à-dire le noeud S5 reste à l'état bas, ce qui est compatible avec l'état de blocage du tran- sistor 12, de sorte que l'état ainsi lu est stable pour permettre l'enregistrement de la valeur dans le registre 4. À un instant t18, postérieur à l'instant t17, on active la mémorisation de la valeur présente aux entrées IN et NIN du registre 4 par la mise à l'état haut du signal Clk. L'état bas du noeud S5 est donc mémorisé par le registre 4. A la fin (instant t'18) de l'échelon de commande du signal Clk, choisi pour permet- tre la mémorisation sûre de l'état dans le registre 4 en tenant compte des différents intervalles de conmutation, on peut faire disparaître l'alimentation du transistor à grille flottante 2 jusqu'à la prochaine mise sous tension du circuit (ou sa réini- tialisation) ou jusqu'à la progranmmation de la cellule. Après l'instant t'18, l'évolution des potentiels Vnst et Vs5 n'a plus aucune incidence sur le registre de mémorisation temporaire 4. La partie centrale des chronogranTnes des figures 6A à 6H illustre un cycle de progranmation de la cellule mémoire. Ce cycle est similaire à celui illustré aux figures 4A à 4D et les tensions Vgs-Vt et Vst n'ont pas été représentées de nouveau. La figure 6C illustre que le transistor 3' est rendu conducteur, au moins pendant toute la période t12-t'13 nécessaire à la program- mation. Dans l'exemple représenté, le transistor de sélection 3' est rendu conducteur par une mise au niveau haut (Vdd) du signal Sel préalablement à l'instant t12 auquel le signal Vprog passe au potentiel de progranmmnation Vpp. On notera que la croissance du potentiel du noeud St pendant la programmation est sans conséquence sur la suite du circuit, dans la mesure o, même si le transistor 8 est rendu passant, l'état bloqué du transistor 10 par l'absence de signal de commande de l'étage de lecture 5 empêche la propagation de cet état. En outre, aucune commande en mémorisation d'état n'est adressée au registre 4. La partie droite des chronogrammes des figures 6A à 6H illustre un cycle de lecture de l'état mémorisé par la cellule représentée en figure 5, dans le cas o cette cellule est pro- granmmée. L'allure des signaux Prech, Init, Clk, Vprog étant indépendante de l'état de la cellule, la partie droite des chro- nogrammes des figures 6A, 6D, 6E et 6F reprend l'allure exposée en relation avec la partie gauche (instants tlO, t'10, t15, t16, t17, t18, t'18). Toutefois, à l'instant t17 o le transistor 7 est rendu bloqué par le signal Prech, le potentiel du noeud St (non repre- senté), initialement forcé (instant tlS) au potentiel Vss, croît vers le potentiel Vdd en suivant la forme d'une charge d'un élé- ment capacitif de sorte que le transistor 8 devient passant. Il en découle que le potentiel Vnst passe à "0" et, par voie de conséquence, le potentiel Vs5 passe à l'état "1" en sortie de l'inverseur 11. Le transistor 9 est alors bloqué de sorte que l'état haut du noeud NSt est stable le temps d'en effectuer la mémorisation par le registre temporaire 4. On peut alors déclen- cher la mémorisation de l'état au noeud S5 par le signal Clk. Après l'instant t'18, choisi pour laisser au registre 4 le temps de mémoriser la valeur au noeud S5, on peut couper l'alimentation du transistor à grille flottante 2 (instant t'10). On notera que l'instant t18 est retardé d'une valeur suffisante par rapport à l'instant t17 pour laisser aux signaux Nst et S5 le temps de se stabiliser. La valeur mémorisée par le registre 4 reste présente en sorties St' et NSt' jusqu'à l'extinction du circuit, c'est-à-dire jusqu'à ce que l'on coupe l'alimentation du registre 4. Un avantage de la présente invention est que la cellule mémoire est protégée contre une programmation parasite par son alimentation. Un avantage d'effectuer une mémorisation dans un regis- tre temporaire, qui ne peut changer d'état que sur commande par le signal Clk ou en cas de disparition de l'alimentation générale du circuit dans lequel est implantée la cellule mémoire, est que la fiabilité de la cellule est rendue sensiblement indépendante de la fréquence de lecture de la donnée qu'elle mémorise. On veillera toutefois à ce qu'en cas de programmation de la cellule de l'invention, un nouveau cycle de lecture de l'état mémorisé par le transistor à grille flottante soit déclenché sans attendre la prochaine mise sous tension du circuit. Un avantage d'effectuer une lecture à chaque mise sous tension est que les cycles de lecture ultérieurs du circuit sous tension ne sont pas perturbés par la commutation du signal Vprog. La réalisation du registre de mémorisation temporaire 4 est à la portée de l'hommne du métier en fonction des indications fonctionnelles données ci-dessus. Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, on pourra utiliser tout système de lecture et de mémorisation temporaire de l'état stocké dans le transistor à grille flottante, pourvu de respecter la caractéristique de l'invention qui consiste à couper l'alimentation de ce transistor à grille flottante en dehors des périodes o cette alimentation est utile pour sa lecture ou sa programmation. À cet égard, d'au- tres périodes de lecture que la mise sous tension pourront être prévues. Elles seront toutefois, de préférence, les plus espacées possible. De plus, les dimensions respectives des différents transistors utilisés pour concevoir une cellule à programmation unique selon l'invention sont à la portée de l'homme du métier en fonction des contraintes fonctionnelles de cette cellule. On notera ici que l'invention ne nécessite pas de procédé de fabri- cation de transistor particulier, comme c'est le cas pour une EEPROM, et se contente d'un procédé CMOS. REVENDICATIONS 1. Cellule mémoire à programmation unique du type comn- portant un transistor MOS à grille flottante (2), caractérisée en ce qu'elle comporte un moyen (4) de mémorisation temporaire de l'état stocké par le transistor à grille flottante. 2. Cellule mémoire selon la revendication 1, caractérisée en ce que l'alinmentation du transistor à grille flottante (2) est coupée en dehors de périodes (tlO, t'10) de lecture de l'état qu'il mémorise, ou d'une période de prograrmmation (t12, t'12) de la cellule. 3. Cellule mémoire selon la revendication 1 ou 2, caractérisée en ce que la mémorisation temporaire de l'état stocké par le transistor à grille flottante (2) est effectuée à chaque mise sous tension du circuit dans lequel est intégrée la cellule mémoire. 4. Cellule mémoire selon l'une quelconque des revendi- cations 1 à 3, caractérisée en ce que le moyen de stockage tempo- raire comporte un étage (5), de lecture de l'état mémorisé par le transistor à grille flottante (2), associé à un registre (4) de stockage de l'état lu. 5. Cellule mémoire selon la revendication 4, caractérisée en ce que le registre (4) est commandé, en lecture de l'état présent sur au moins une entrée (IN, NIN), par un signal (Clk) activé lorsque l'étage de lecture (5) présente un état stable sur une sortie (S5). 6. Procédé de commnande d'une cellule mémoire du type comportant un transistor à grille flottante (2), caractérisé en ce qu'il consiste à alimenter le transistor à grille flottante, uniquement pendant des périodes de lecture (tlO, t'10) de l'état de ce dernier ou pendant une période de programmation (t12, t'12) de l'état de la cellule mémoire. 7. Procédé selon la revendication 6, caractérisé en ce qu'il consiste à provoquer la lecture de l'état stocké dans la cellule mémoire à chaque mise sous tension du circuit électronique dans lequel elle est intégrée, et à stocker cet état dans un registre (4) de mémorisation temporaire.