FR 2787921 A1 20000630 FR 9816581 A 19981223 CIRCUIT CMOS HAUTE TENSION La présente invention concerne le domaine des circuits intégrés réalisés en technologie CMOS et, plus particulièrement, la réalisation d'un circuit en technologie CMOS qui puisse déli- vrer un niveau de tension supérieur au niveau d'alimentation de la logique CMOS. De tels inverseurs ou multiplexeurs que l'on appellera haute tension sont requis en périphérie de la plupart des cir- cuits de mémoires non volatiles réalisées sous forme de circuit intégré. La haute tension délivrée par de tels inverseurs sert à programmer les cellules mémoire non volatiles. Classiquement, on réalise la partie (centrale) du réseau de cellules mémoire au moyen d'un procédé CMOS et les inverseurs haute tension sont réa- lisés en périphérie grâce à des étapes de procédé particulières, afin de former des transistors haute tension ayant, en particu- lier, des oxydes de grille épais. Un inconvénient de cette solution classique est qu'elle nécessite des étapes supplémentaires par rapport à un procédé de fabrication CMOS standard. Dans un tel procédé CMOS, on dépose, après la formation, dans un substrat de silicium, de régions de source et de drain de transistors MOS à canal P et à canal N, une seule couche d'oxyde (généralement, d'oxyde de silicium) et une seule couche de silicium polycristallin pour former des grilles de transistors avant les niveaux de métallisation. La réalisation d'inverseurs haute tension classiques requiert une épaisseur d'oxyde de grille très nettement supé- rieure à celle d'un tel procédé CMOS standard. Par exemple, dans une technologie o la dimension minimale d'un motif de masque est de 0,25 pm, la tension d'alimentation des circuits CMOS est géné- ralement de l'ordre de 2,5 V avec une couche d'oxyde de grille ayant une épaisseur de l'ordre de 5 nm. Une telle épaisseur d'oxyde est incompatible avec la réalisation de transistors devant supporter une tension supérieure, par exemple, de 5, de 7,5 ou de 10 V. La présente invention vise à proposer une nouvelle architecture de circuit intégré haute tension qui soit compatible avec un simple procédé de fabrication CMOS. En particulier, la présente invention vise à proposer une solution qui est compa- tible avec le niveau d'oxyde de grille de faible épaisseur d'un procédé CMOS standard. La présente invention vise également à proposer un cir- cuit intégré haute tension qui puisse être fabriqué sans étape supplémentaire par rapport à un procédé CMOS classique. Plus généralement, la présente invention vise à propo- ser un circuit d'augmentation du niveau de tension d'un signal logique qui soit compatible avec un procédé de fabrication CMOS standard. Pour atteindre ces objets, la présente invention pré- voit un circuit intégré en technologie CMOS, comprenant des tran- sistors d'un premier type de conductivité et des transistors d'un second type de conductivité, et étant propre à recevoir un signal d'entrée à traiter dans des niveaux CMOS et à délivrer un signal logique de sortie avec une amplitude supérieure, le circuit comportant des moyens pour limiter, à une tension voisine des niveaux CMOS, la tension entre deux connexions quelconques de chaque transistor du premier type de conductivité, et des moyens pour permettre aux transistors du second type de conductivité de supporter la tension d'amplitude supérieure. Selon un mode de réalisation de la présente invention, les transistors du premier type de conductivité sont réalisés dans des caissons du second type de conductivité, le caisson de chacun de ces transistors étant relié individuellement à sa source. Selon un mode de réalisation de la présente invention, les transistors du second type de conductivité sont des transis- tors dissymétriques, dont les drains sont réalisés dans des cais- sons de même type de conductivité que le canal. Selon un mode de réalisation de la présente invention, le circuit comporte: un diviseur comprenant, en série entre une première borne d'alimentation par une haute tension correspondant au niveau haut du signal de sortie et la masse, un nombre de transistors du premier type de conductivité montés en diodes correspondant approximativement au rapport entre la haute tension et la tension CMOS, le diviseur délivrant, au moins sur une pre- mière borne de sortie, une tension intermédiaire entre la haute tension et la tension CMOS; et un étage de sortie comprenant, entre ladite première borne d'alimentation et la masse, au moins deux premières branches parallèles de transistors MOS en série comprenant, chacune, un même nombre de transistors du premier type de conductivité que le diviseur de tension, au moins un premier transistor de chaque branche ayant sa grille connectée à ladite première borne de sortie du diviseur. Selon un mode de réalisation de la présente invention, chaque branche de l'étage de sortie comprend un unique transistor dissymétrique du second type de conductivité, le drain d'un des transistors dissymétriques d'une des deux premières branches constituant une borne de sortie délivrant ledit signal de sortie. Selon un mode de réalisation de la présente invention, le circuit comprend un inverseur CMOS, alimenté entre une borne de sortie du diviseur délivrant une tension correspondant appro- ximativement au niveau d'alimentation CMOS, et la masse, et inversant le niveau d'entrée entre les grilles respectives des transistors du second type de conductivité des deux premières branches de sortie. Selon un mode de réalisation de la présente invention, le circuit comporte au moins deux branches parallèles secondaires comprenant, chacune, en série entre ladite première borne de sortie du diviseur et la masse, au moins deux transistors du pre- mier type de conductivité et un transistor dissymétrique et du second type de conductivité. Selon un mode de réalisation de la présente invention, les grilles respectives de transistors supérieurs du premier type de conductivité des branches secondaires sont croisées. Selon un mode de réalisation de la présente invention, l'étage de sortie comporte un demi-étage supérieur constitué exclusivement de transistors du premier type de conductivité et un demi étage inférieur constitué exclusivement de transistors du second type de conductivité. Selon un mode de réalisation de la présente invention, deux deuxièmes transistors du premier type de conductivité des premières branches ont, chacun, leur source connectée à ladite première borne d'application de la haute tension et leur grille connectée au drain du deuxième transistor de l'autre branche, les deux premiers transistors du premier type de conductivité des- dites premières branches ayant, chacun, leur source connectée au drain d'un des deuxièmes transistors. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles: la figure 1 représente, sous forme de blocs, un mode de réalisation d'un circuit intégré d'augmentation de niveaux logi- ques en technologie CMOS; la figure 2 représente un premier mode de réalisation détaillé d'un circuit intégré selon l'invention, appliqué à un doublement du niveau de tension logique d'origine; la figure 3 est une coupe d'un mode de réalisation d'un circuit intégré illustrant la structure de transistors MOS d'un circuit selon la présente invention; et la figure 4 représente un deuxième mode de réalisation d'un circuit selon l'invention, destiné à tripler le niveau de tension d'un signal logique. Les mêmes éléments ont été désignés par les mêmes réfé- rences aux différentes figures. Par souci de clarté, seuls les éléments qui sont nécessaires à la compréhension de l'invention ont été représentés aux figures et seront décrits par la suite. La figure 1 représente, sous forme de blocs, un mode de réalisation d'un circuit électronique élévateur de tension selon la présente invention. Ce circuit comprend essentiellement un bloc 1 diviseur de tension (DIV), alimenté par une tension HV relativement élevée par rapport à la tension Vdd des niveaux logiques du circuit intégré. Cette tension HV correspond à l'am- plitude de tension de sortie Vout souhaitée pour le circuit élé- vateur de tension. Le bloc 1 diviseur de tension a pour rôle de fournir des niveaux de tension intermédiaires entre la tension HV et la tension Vdd sur des bornes 2, 2' de sortie à destination d'un demi-étage supérieur 3 de sortie du circuit électronique. Ce demi-étage supérieur 3 est connecté, en série avec un demi-étage de sortie inférieur 4, entre une borne 5 d'application de la ten- sion relativement élevée HV et la masse 6. Selon l'invention, le nombre de bornes 2, 2' de sortie du bloc 1 diviseur de tension dépend de l'écart de tension entre la tension relativement élevée HV et la tension logique Vdd. Par exemple, si la tension Vdd est de l'ordre de 2,5 V et que la ten- sion HV est de l'ordre de 5 V, une seule sortie 2 est utilisée et divise la tension HV en deux. Selon un autre exemple o la ten- sion HV est de l'ordre de 7,5 V, la borne 2 délivre une tension de 5 V (2HV/3) et la borne 2' une tension de 2,5 V (HV/3). Le rôle des tensions intermédiaires délivrées par le bloc 1 est de polariser, comme on le verra par la suite, des transistors à canal P du demi-étage de sortie supérieur 3. Ce demi-étage 3 a pour rôle de tirer une borne 7 de sortie à un potentiel voisin de celui de la borne 5 lorsque cette sortie doit être à l'état haut. Si la sortie doit être à l'état bas, l'étage inférieur 4 a pour rôle de tirer le potentiel de la borne 7 à un niveau voisin de la masse. La borne 7 correspond au noeud d'interconnexion des étages supérieur 3 et inférieur 4. Un signal Vin à traiter par le circuit de l'invention est appliqué sur une borne d'entrée 8 de l'étage inférieur 4. Ce signal Vin provient, par exemple, d'un circuit logique 9 alimenté par la tension Vdd et fournissant un signal en niveaux logiques CMOS. Le signal Vin en niveaux CMOS (Vdd, 0) est destiné à être converti en un signal Vout en niveaux (HV, 0) d'amplitude plus élevée au moyen du circuit de la figure 1. Une caractéristique de la présente invention est que le circuit de la figure 1 est intégralement réalisé au moyen de transistors en technologie CMOS, compatibles avec un procédé de fabrication CMOS standard du type de celui utilisé pour le cir- cuit logique 9. En particulier, l'invention ne nécessite aucune couche ou épaisseur d'oxyde supplémentaire par rapport à un pro- cédé CMOS standard alors même que le circuit de l'invention peut délivrer un signal de sortie Vout avec des niveaux supérieurs. Ceci est obtenu, notamment, en prévoyant, au sein du bloc diviseur 1 et au sein de l'étage supérieur de sortie 3, un nombre de transistors à canal P en série entre la borne 5 et, respectivement, la masse 6 et la borne de sortie 7, qui corres- pond approximativement au rapport entre la tension HV et la ten- sion Vdd. Ainsi, dans l'exemple o la tension HV est de l'ordre de 7,5 V et o la tension Vdd est de l'ordre de 2,5 V, on prévoit trois transistors MOS à canal P en série dans le bloc diviseur 1, et des associations de trois transistors MOS à canal P en série dans l'étage supérieur 3 comme on le verra par la suite. La figure 2 représente le schéma électrique détaillé d'un mode de réalisation d'un circuit élévateur de tension en technologie CMOS selon la présente invention, appliqué à une ten- sion HV correspondant sensiblement au double de la tension CMOS Vdd. Ainsi, dans l'exemple de la figure 2, le bloc diviseur de tension 1' comprend deux transistors MOS à canal P Pl, P2 mon- tés en diodes entre la borne 5 d'application de la tension HV et la masse 6. La source du transistor P1 est connectée à la borne 5, sa grille étant connectée à son drain et à la source du tran- sistor P2 dont la grille et le drain sont connectés à la masse 6. Le point milieu 2 de l'association en série des transistors Pl et P2 constitue la borne de sortie du bloc diviseur i' à destination du demi-étage supérieur 3 de l'étage de sortie. Commne les tran- sistors P1 et P2 sont montés en diodes, ils divisent la tension HV en deux, de sorte que le niveau de tension présent sur la borne 2 correspond sensiblement à HV/2. On notera que, dans le circuit de l'invention, les transistors à canal P et, plus parti- culièrement, les transistors à canal P qui ne sont pas en liaison directe avec la tension élevée HV, ont leurs caissons respectifs connectés à leurs sources respectives et non à la ligne (5) la plus positive d'alimentation. Cela conduit à individualiser les caissons de type N des transistors à canal P formés dans un subs- trat P. Un étage de sortie d'un circuit élévateur selon la pré- sente invention comporte, que ce soit dans la partie supérieure 3 ou dans la partie inférieure 4, deux branches parallèles de constitution identique entre les bornes 5 et 6. Chaque branche comprend, en série entre les bornes 5 et 6, au moins deux tran- sistors MOS à canal P P3, P4, respectivement P5, P6 et un transistor à canal N N1, respectivement N2. Deux premiers tran- sistors à canal P P3, P5 dont les sources respectives sont connectées à la borne 5 ont leurs drains respectifs connectés à la source du transistor intermédiaire P4, P6 de la même branche et à la grille du premier transistor P5, P3 de l'autre branche. Les drains des transistors P4 et P6 sont connectés aux drains respectifs des transistors Ni et N2 de la branche correspondante, dont les sources respectives sont connectées à la masse 6. Les grilles des transistors P4 et P6 sont connectées ensemble et, dans le mode de réalisation illustré par la figure 2, à la borne 2 de sortie du bloc diviseur 1'. Les grilles respectives des transistors à canal N Ni et N2 constituent des bornes d'entrée 8, 8' en niveau logique CMOS (Vdd, 0). Il s'agit de deux entrées complémentaires. Ainsi, dans l'exemple de la figure 2, la grille du transistor Ni constitue une borne 8 d'entrée d'un signal Vin, et la grille 8' du tran- sistor N2 reçoit, par l'intermédiaire d'un bloc d'inversion 10, le complément NVin du signal Vin. Le bloc est constitué de deux transistors MOS, respectivement à canal P P7 et à canal N N3, connectés en série entre la borne 2 et la masse 6. La source du transistor P7 est connectée à la borne 2 tandis que son drain est connecté au drain du transistor N3 dont la source est connectée à la borne 6. Les grilles des transistors P7 et N3 sont connectées ensemble à la grille du transistor Ni (borne 8) et le point milieu de l'association en série des transistors P7 et N3 consti- tue la borne 8', connectée à la grille du transistor N2. Dans l'exemple représenté à la figure 2, la borne 7 de sortie du circuit de l'invention est constituée par le drain du transistor N2 et délivre donc une tension Vout non inversée par rapport à la tension Vin. Pour obtenir une tension inversée, il suffit d'utiliser, conmme borne de sortie, le drain 7' du tran- sistor Ni. Ainsi, on notera que le circuit élévateur de niveau de la présente invention peut s'appliquer, soit à une inversion de signal d'entrée, soit à une simple élévation de son niveau. Par conséquent, bien que la représentation sous forme de blocs de la figure 1 ne fasse apparaître qu'une borne de sortie 7 et une borne d'entrée 8, on notera que, en pratique, deux signaux com- plémentaires pourront être prélevés en sortie du circuit (borne 7 et 7', figure 2), et que le signal d'entrée de l'étage inférieur 4 pourra correspondre, soit à un signal Vin, soit au signal NVin de la figure 2. Une caractéristique d'un circuit selon la présente invention est que tous les transistors à canal P du circuit ne voient, individuellement, qu'une tension correspondant sensible- ment à la tension Vdd de la technologie CMOS. Une autre caractéristique de la présente invention est que tous les transistors MOS à canal N qui sont susceptibles de voir, à leurs bornes, une tension supérieure à la tension Vdd, sont des transistors dissymétriques, c'est-à-dire dont les drains respectifs sont formés par des caissons de même type de conduc- tivité que le canal, leurs sources respectives restant formées par une région plus réduite (que le drain) comme les sources et drains des autres transistors du circuit intégré CMOS classique. Ainsi, dans l'exemple représenté à la figure 2, les transistors Ni et N2 ont leurs drains respectifs formés dans un caisson de type N (NWell), coanmme on le verra par la suite en relation avec la figure 3. La présente invention tire profit du fait que, si dans un transistor CMOS à canal P classique, aucune des tensions entre deux connexions (drain, source, grille et caisson) du transistor ne peut excéder une tension de l'ordre de 2,5 V, la tension entre le caisson et la masse du circuit peut elle être beaucoup plus élevée (plus de 10 V). Par conséquent, selon l'invention, on connecte autant de transistors MOS à canal P en série qu'il est nécessaire dans le circuit pour obtenir une chute de tension maximale de Vdd (tension d'alimentation CMOS) aux bornes de cha- que transistor. Pour une technologie donnée, le nombre de tran- sistors PMOS requis selon l'invention correspond donc approxima- tivement à HV/Vdd, o HV est la haute tension souhaitée en sortie et o Vdd est la tension d'alimentation CMOS. Le rôle du bloc diviseur de tension (par exemple 1', figure 2) est de délivrer une tension intermédiaire pour polari- ser convenablement les grilles des transistors MOS à canal P intermédiaires (P4, P6) de sorte que, sur ces transistors inter- médiaires, aucune tension supérieure à 2,5 V soit appliquée entre deux quelconques de leurs connexions. Pour les transistors à canal N, au moins pour ceux (Nl, N2) des deux branches principales de l'étage de sortie, qui sont susceptibles de voir, entre leurs drains et leurs sources respec- tives, une tension proche de la tension HV, on utilise une struc- ture dissymétrique leur permettant de supporter cette tension. Le fonctionnement d'un circuit tel qu'illustré par la figure 2 est le suivant. Pour des raisons de clarté, on négligera l'influence des résistances drain-source à l'état passant des différents transistors sur les niveaux de tension. On suppose que la tension HV est de 5 V alors que la tension d'alimentation CMOS (Vdd) est de 2,5 V. Dès que la ten- sion d'alimentation HV est appliquée entre les bornes 5 et 6, les transistors P1 et P2 qui sont montés en diodes sont conducteurs et une tension de 2,5 V se retrouve sur la borne 2, donc sur les grilles respectives des transistors P4 et P6. On suppose que le niveau du signal Vin est le niveau de 2,5 V. Par conséquent, le transistor Nl est passant et le tran- sistor N2 est bloqué. En effet, le transistor N3 du bloc d'inver- sion 10 est rendu passant de sorte que la grille du transistor N2 est tirée à la masse, ce qui bloque ce dernier. Le transistor P7 est quant à lui bloqué de sorte qu'il isole la borne 2 de la borne 8. Comme le transistor Nl est passant, la tension HV se retrouve sensiblement entre les bornes 5 et 7' (donc, aux bornes de l'association en série des transistors P3 et P4). Le point milieu de cette association en série est donc sensiblement au potentiel médian de 2,5 V et les transistors P3 et P4 sont tous deux bloqués. Il en découle que la grille du transistor P5 est à un potentiel inférieur à sa source de sorte que ce transistor P5 est passant. Le niveau de 5 V se retrouve donc sensiblement sur la source du transistor P6 dont la tension grille- source est alors également négative (la borne 2 est à 2,5 V). Le transistor il P6 est donc également passant. La tension de sortie Vout délivre donc un niveau haut de 5 V. On notera que l'état ainsi obtenu est stable dans la mesure o la grille du transistor P3 reliée au drain du transis- tor P5 se retrouve à 5 V, ce qui empêche sa mise en conduction par une tension grille-source négative. Quand la tension Vin change d'état, c'est-à-dire que le potentiel de la borne 8 devient nul, le transistor Ni se bloque par disparition de sa tension grille-source positive. Il en dé- coule que le transistor N3 se bloque également alors que le tran- sistor P7 est rendu conducteur (sa source est à 2,5 V), de sorte que le transistor N2 est rendu conducteur par l'application de la tension de 2,5 V délivrée par la borne 2 sur sa grille 8'. Comme le transistor N2 est conducteur, le potentiel de la borne 7 est tiré à la masse et la tension Vout délivre un niveau de sortie bas (0 V). On notera que les transistors P5 et P6 sont alors bloqués tandis que les transistors P3 et P4 sont passants. La figure 3 représente, de façon très schématique et en coupe, un mode de réalisation des différents transistors utilisés dans un circuit selon la présente invention. Selon l'invention, on part d'un substrat 11 de type P dans lequel on réalise, d'une part les différents transistors à canal N et à canal P des circuits logiques CMOS et, d'autre part, les transistors constitutifs du circuit élévateur de niveau de l'invention. De façon classique, les transistors à canal P 12 sont réalisés dans des caissons 13 de type N (NWell) formés dans le substrat P. A l'intérieur de ces caissons 13, on définit des régions 14, 15 de drain et de source dopées P+. Des contacts 16, 17 de drain et de source sont, si besoin, formés, par exemple, par des via reliant les régions 14 et 15 à des niveaux de métal- lisation supérieurs (non représentés). Les grilles 19 des tran- sistors sont formées dans un niveau de silicium polycristallin sur un niveau d'oxyde 18. A la figure 3, les contacts de source et de drain ont été symbolisés par des via représentés partiel- lement vers des niveaux supérieurs non représentés. Selon l'invention, tous les transistors MOS à canal P 12 ont leurs sources respectives 15 reliées à leur caisson. Cela s'effectue, par exemple, au moyen d'une région 13' dopée N+ dans le caisson 13, reliée (par exemple, par un via de contact 17') au même niveau de métallisation que la prise de contact 17 de drain. La partie centrale de la figure 3 représente un mode de réalisation des transistors MOS à canal N 20, qui sont dissymé- triques selon la présente invention et qui sont destinés à pou- voir supporter une tension, entre leur drain et leur source, cor- respondant sensiblement à la haute tension HV. Ces transistors sont formés de régions 22 de source dopées N+. Toutefois, selon l'invention, leurs drains respectifs 23 sont réalisés dans des caissons de type N. Par la suite et de façon classique, on réa- lise, selon les besoins de connexion, des prises de contact de drain 24 et de source 25 sur, respectivement, une région 21 (plus fortement dopée que le caisson 23) et la région 22. Une grille 26 est réalisée en silicium polycristallin en étant séparée du subs- trat P par un niveau d'oxyde de grille 27. La partie gauche de la figure 3 représente un mode de réalisation de transistors MOS à canal N classiques 30. Dans un circuit de l'invention, cela correspond au transistor à canal N qui n'a pas besoin de supporter une tension élevée à ses bornes, c'est-à-dire, en pratique, au transistor N3 constitutif de l'in- verseur 10 du signal de commande. Ce transistor classique est constitué de régions de drain 31 et de source 32, dopées N+ et sur lesquelles sont pris, le cas échéant, des contacts de drain 34 et de source 35. Comme pour le transistor dissymétrique 20, la grille est formée en silicium polycristallin 38 sur un niveau d'oxyde 37. On notera que la réalisation des transistors dissymé- triques de l'invention peut s'effectuer avec un procédé de fabri- cation CMIOS classique et, en particulier, sans nécessiter d'étape supplémentaire. En effet, les caissons de drain 23 des transis- tors dissymétriques à canal N peuvent être formés en même temps que les caissons 13 des transistors MOS à canal P. Selon l'inven- tion, on adapte simplement le masque de réalisation des caissons de type N pour prévoir les drains des transistors MOS à canal N dissymétriques. Ainsi, un avantage de la présente invention est qu'elle permet de réaliser un circuit électronique élévateur de tension sans nécessiter d'étape de procédé supplémentaire par rapport à un procédé CMOS classique. La figure 4 représente un deuxième mode de réalisation d'un circuit selon la présente invention. Le mode de réalisation de la figure 4 illustre le cas d'un circuit dans lequel la haute tension HV, souhaitée pour le niveau de signal de sortie Vout, correspond approximativement au triple de la tension Vdd d'ali- mentation CMOS. Ainsi, dans le mode de réalisation de la figure 4, le bloc 1" diviseur de tension comprend trois transistors MOS à canal P Pl, P2, P8, montés en série et en diodes entre les bornes d'application de la tension HV et la masse 6. Le point milieu 2 de l'association en série des transistors Pl et P2 délivre un niveau 2HV/3 de polarisation des grilles d'une première paire de transistors MOS à canal P de l'étage de sortie. Le point milieu 2' de l'association en série des transistors P2 et P8 délivre un niveau de tension HV/3 de polarisation d'une autre paire de transistors de l'étage supérieur 3' de sortie. Con-me dans le premier mode de réalisation, l'étage de sortie comporte, entre les bornes 5 et 6, deux branches paral- lèles constituées, chacune, de transistors MOS à canal P (étage supérieur 3') et d'un transistor MOS à canal N (étage inférieur 4'). Dans le mode de réalisation de la figure 4, chaque branche de l'étage supérieur de sortie 3' comprend trois transistors MOS à canal P, respectivement, P3, P4, P9 et P5,, P, P10, en série entre la borne 5 et, respectivement, la borne 7' et la borne 7. Conmme dans le premier mode de réalisation, les grilles des transistors P3 et P5 sont croisées, c'est-à-dire que la grille du transistor P3 est reliée au drain du transistor P5 et que la grille du transistor P5 est reliée au drain du transistor P3. Par ailleurs, les grilles des transistors P4 et P6 sont connectées ensemble à la borne 2. Toutefois, dans le mode de réalisation de la figure 4, le niveau (2HV/3) de la borne 2 correspond encore au double du niveau (Vdd) d'alimentation CMOS. Par conséquent, selon la pré- sente invention, on reproduit une structure similaire pour limi- ter la tension entre deux quelconques des connexions de chacun des transistors P4, P6, P9, P10, sensiblement à la tension Vdd. Ainsi, deux branches parallèles supplémentaires sont prévues entre laborne 2 et la masse 6. Une première branche est constituée de deux transistors MOS à canal P Pli, P12 et d'un transistor MOS à canal N N4, connectés en série entre la borne 2 et la borne 6. Une deuxième branche est constituée de deux tran- sistors à canal P P13, P14 et d'un transistor à canal N N5, connectés en série entre les bornes 2 et 6. Les sources res- pectives des transistors Pll et P13 sont connectées à la borne 2 tandis que leurs drains respectifs sont connectés aux sources respectives des transistors P12 et P14. Les grilles des transis- tors Pl1 et P13 sont croisées. Ainsi, la grille du transistor Pll est connectée au drain du transistor P13, et la grille du tran- sistor P13 est connectée au drain du transistor Pll. Les drains respectifs des transistors P12 et P14 sont connectés aux drains respectifs des transistors N4 et N5 dont les sources respectives sont connectées à la borne 6. Les grilles respectives des tran- sistors N4 et N5 reçoivent, comme les grilles respectives des transistors N1 et N2, le signal Vin (transistors Nl et N4) ou le signal NVin (transistors N2 et N5). Les grilles des transistors P12 et P14 sont reliées ensemble à la borne 2' délivrant le niveau HV/3. Les grilles respectives des transistors P9 et P10 sont reliées aux drains respectifs des transistors Pll et P13, ce qui permet leur polarisation. Conrie dans le premier mode de réalisation, un inverseur 10 (du type d'un inverseur CMOS classique), constitué des tran- sistors P7 et N3 en série entre les bornes 2' et 6, permet d'in- verser les signaux de cormmande. Cet inverseur 10 est câblé de la même manière que dans le premier mode de réalisation à l'excep- tion du fait que la source du transistor P7 est désormais connec- tée à la borne 2' et non plus à la borne 2. Le fonctionnement d'un circuit tel que décrit en rela- tion avec la figure 4 se déduit du fonctionnement décrit en rela- tion avec la figure 2. On notera que, comme dans le premier mode de réalisation, tous les transistors MOS à canal P ne voient à leurs bornes, qu'une tension limitée à la tension CMOS (Vdd) et que leurs caissons respectifs sont reliés à leurs sources respec- tives. Côté étage de sortie inférieur 4', les transistors N4 et N5 sont, conmme les transistors Nl et N2, des transistors dis- symétriques dans la mesure o ils sont susceptibles de voir une tension de 2HV/3 (soit, par exemple, 5 V) entre drain et source. Un avantage de la présente invention est qu'elle per- * met, sans aucune étape de fabrication supplémentaire par rapport à un procédé CMOS classique, de réaliser un circuit logique qui soit commandable avec des niveaux CMOS et qui puisse délivrer des niveaux de sortie sensiblement supérieurs. Ainsi, en prenant pour exemple une technologie o la dimension minimale d'un motif de masque est de 0,25 gm, on pourra prévoir une tension HV de 10 V alors que la tension Vdd correspondant à la tension d'alimenta- tion CMOS est de l'ordre de 2,5 V. Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, les dimensions respectives données aux différents transistors du circuit seront définies en fonction des applications et, notamment, des courants qui doivent être déli- vrés. De plus, on notera que la présente invention n'est pas limitée à une haute tension correspondant à trois fois la tension CMOS mais peut s'appliquer également à des hautes tensions supé- rieures. Il suffit d'augmenter le nombre de transistors à canal P du diviseur de tension en conséquence afin que les potentiels de polarisation intermédiaires délivrés par ce diviseur soient, de préférence, distants deux à deux au plus de la tension d'alimen- tation CMOS. Côté étage de sortie, il suffit de prévoir un ou plusieurs groupes de branches parallèles supplémentaires selon le nombre de sorties supplémentaires du diviseur. En outre, bien que l'on ait fait référence dans la des- cription qui précède à un circuit réalisé à partir d'un substrat de type P, l'invention s'applique également à un substrat de type N. La transposition de l'invention à un circuit intégré réalisé dans un tel substrat est à la portée de l'homme du métier à par- tir des indications fonctionnelles données ci-dessus en inversant tous les types de conductivité. Ainsi, les transistors à canal N sont réalisés dans des caissons de type P et leur nombre par branche dépend du rapport entre les deux tensions HV et Vdd, leurs caissons respectifs étant connectés à leurs sources respec- tives, et les transistors à canal P qui sont au nombre de un par branche sont dissymétriques. REVENDICATIONS 1. Circuit intégré en technologie CMOS, comprenant des transistors (P1, P2, P3, P4, P5, P6, P8, P9, P10, Pll, P12, P13, P14) d'un premier type de conductivité (P) et des transistors (Ni, N2, N4, N5) d'un second type de conductivité (N), et étant propre à recevoir un signal d'entrée (Vin) à traiter dans des niveaux CMOS (Vdd) et à délivrer un signal logique de sortie (Vout) avec une amplitude supérieure (HV), caractérisé en ce qu'il comporte des moyens pour limiter, à une tension voisine des niveaux CMOS, la tension entre deux connexions quelconques de chaque transistor du premier type de conductivité, et des moyens pour permettre aux transistors du second type de conductivité de supporter la tension d'amplitude supérieure. 2. Circuit selon la revendication 1, caractérisé en ce que les transistors (12) du premier type de conductivité (P) sont réalisés dans des caissons (13) du second type de conductivité (N), le caisson de chacun de ces transistors étant relié indivi- duellement à sa source (15). 3. Circuit selon la revendication 1 ou 2, caractérisé en ce que les transistors (Ni, N2, N4, N5) du second type de conductivité sont des transistors dissymétriques, dont les drains sont réalisés dans des caissons de même type de conductivité que le canal. 4. Circuit selon l'une quelconque des revendications 1 à 3, caractérisé en ce qu'il comporte: un diviseur (1, 1', 1") comprenant, en série entre une première borne (5) d'alimentation par une haute tension (HV) cor- respondant au niveau haut du signal de sortie (Vout) et la masse (6), un nombre de transistors (Pi, P2, P8) du premier type de conductivité (P) montés en diodes correspondant approximativement au rapport entre la haute tension et la tension CMOS (Vdd), le diviseur délivrant, au moins sur une première borne de sortie (2), une tension intermédiaire entre la haute tension et la ten- sion CMOS; et un étage de sortie (3, 4; 3', 4') comprenant, entre ladite première borne d'alimentation et la masse, au moins deux premières branches parallèles de transistors MOS (P3, P4, P9, Ni; P5, P6, P10, N2) en série comprenant, chacune, un même nom- bre de transistors du premier type de conductivité (P) que le diviseur de tension, au moins un premier transistor (P4, P6) de chaque branche ayant sa grille connectée à ladite première borne de sortie du diviseur. 5. Circuit selon la revendication 4, caractérisé en ce chaque branche de l'étage de sortie comprend un unique transistor (N1, N2) dissymétrique du second type de conductivité (N), le drain d'un des transistors dissymétriques (Ni, N2) d'une des deux premières branches constituant une borne (7, 7') de sortie déli- vrant ledit signal de sortie (Vout). 6. Circuit selon la revendication 5, caractérisé en ce qu'il comprend un inverseur CMOS (10), alimenté entre une borne de sortie (2, 2') du diviseur (1, 1', 1") délivrant une tension correspondant approximativement au niveau (Vdd) d'alimentation CMOS, et la masse (6), et inversant le niveau d'entrée (Vin) entre les grilles respectives (8, 8') des transistors (Ni, N2) du second type de conductivité (N) des deux premières branches de sortie. 7. Circuit selon l'une quelconque des revendications 4 à 6, caractérisé en ce qu'il comporte au moins deux branches parallèles secondaires comprenant, chacune, en série entre ladite première borne de sortie (2) du diviseur (1, 1', 1") et la masse (6), au moins deux transistors (Pli, P12, P13, P14) du premier type de conductivité (P) et un transistor (N4, N5) dissymétrique et du second type de conductivité (N). 8. Circuit selon la revendication 7, caractérisé en ce que les grilles respectives de transistors supérieurs (P11, P13) du premier type de conductivité (P) des branches secondaires sont croisées. 9. Circuit selon l'un quelconque des revendications 4 à 8, caractérisé en ce que l'étage de sortie comporte un demi-étage supérieur (3, 3') constitué exclusivement de transistors (P3, P4, P5, P6, P9, P10, Pll, P12, P13, P14) du premier type de conducti- vité (P) et un demi étage inférieur (4, 4') constitué exclusive- ment de transistors (Ni, N2, N4, N5) du second type de conduc- tivité (N). 10. Circuit selon l'une quelconque des revendications 4 à 9, caractérisé en ce que deux deuxièmes transistors du premier type de conductivité (P3, P5) des premières branches ont, chacun, leur source connectée à ladite première borne (5) d'application de la haute tension (HV) et leur grille connectée au drain du deuxième transistor (P5, P3) de l'autre branche, les deux pre- miers transistors du premier type de conductivité (P4, P6) des- dites premières branches ayant, chacun, leur source connectée au drain d'un des deuxièmes transistors (P3, P5).