FR 2784782 A1 20000421 FR 9813170 A 19981016 ARCHITECTURE DE MOIRE VIVE, MORTE ET MIXTE La présente invention concerne les mémoires réalisées sous la forme d'un réseau matriciel de cellules mémoire en cir- cuit intégré. On distingue essentiellement deux grandes caté- gories de mémoires selon que les données mémorisées sont ou non modifiables. Dans une mémoire dite morte (ROM), l'état de chaque point mémoire est figé, par exemple, lors de la fabrication. Dans une mémoire dite vive (RAM), les données stockées sont volatiles, c'est-à-dire qu'elles sont modifiables et qu'elles disparaissent lors de la coupure de l'alimentation du circuit mémoire. Parmi les mémoires vives, on distingue les mémoires statiques utilisant exclusivement des transistors des mémoires dynamiques ayant recours à des condensateurs. L'invention concerne plus particulièrement les mémoires dans lesquelles chaque cellule est constituée d'un condensateur de stockage et d'un transistor MOS de sélection. Il s'agit donc, plus particulièrement, des mémoires dynamiques. La figure 1 représente, de façon très schématique et partielle, un exemple de réseau matriciel de cellules mémoire 1 d'une mémoire dynamique du type auquel s'applique la présente invention. Chaque cellule 1 est constituée d'un transistor MOS T de sélection (ici, par exemple un transistor à canal N), associé à un condensateur C de stockage de la donnée à mémoriser. La grille _ du transistor T est reliée à une ligne de rangée WL, dite ligne de mot. Le drain _ du transistor T est relié à une ligne de colonne BL, dite ligne de bit. La source s du transistor T est reliée à une première borne du condensateur C dont l'autre borne est connectée à une tension de référence Vp, généralement un potentiel (Vdd/2) médian entre les potentiels haut Vdd et bas Vss (généralement la masse) d'alimentation. La borne s constitue le noeud de stockage de la donnée de la cellule mémoire ainsi constituée. Une même ligne de mot WL est reliée aux grilles respec- tives de plusieurs transistors T de cellules mémoire alignées dans une première direction (rangées). Une même ligne de bit BL est partagée par plusieurs cellules mémoire dans une seconde direction (colonnes). Pour qu'une cellule 1 soit adressée, il faut que la li- gne de mot WL associée à la grille g du transistor T de cette cellule soit portée à un potentiel haut, généralement le poten- tiel Vdd d'alimentation du réseau matriciel. Si cet adressage est lié à une écriture, le noeud s de stockage est alors placé soit au potentiel bas (Vss) d'alimenta- tion du réseau matriciel si le condensateur C est déchargé par l'intermédiaire d'une ligne de bit BL connectée à la masse, soit au potentiel Vdd si la ligne de bit BL est placée au potentiel Vdd signifiant une programmation à l'état haut. Pour simplifier l'exposé, les niveaux décrits ci-dessus ne tiennent pas compte de l'influence de la tension seuil du transistor T sur le niveau mémorisé dans le condensateur C. Si la cellule 1 est adressée en lecture, la ligne de bit BL est préchargée à un potentiel médian (Vdd/2) entre les deux potentiels d'alimentation Vdd et Vss du circuit. L'état "0" ou "1" mémorisé est alors déterminé en comparant le potentiel de la ligne de bit BL, modifié en fonction de la charge du condensa- teur C, par rapport à une ligne de bit de référence, également préchargée à un niveau Vdd/2 mais ne subissant pas l'influence du condensateur de stockage. Chaque ligne de bit BL est donc appariée à une autre ligne de bit du même type pour être reliée aux deux entrées respectives d'un amplificateur de lecture/écriture. Deux lignes de bit appariées servent alternativement l'une à l'autre de ligne de bit de référence. On distingue deux catégories de mémoires dynamiques qui différent l'une de l'autre selon la façon dont sont appariées les lignes de bit deux à deux. Une première catégorie est constituée des mémoires dites "ouvertes" (open), dans lesquelles les lignes de référence proviennent d'un réseau matriciel de cellules mé- moire distinct du réseau matriciel dans lequel se trouve la cellule adressée devant être lue. Une deuxième catégorie comprend les mémoires dites "repliées" (folded) o la ligne de référence d'une cellule adressée en lecture est constituée par la colonne voisine de celle contenant cette cellule. Qu'il s'agisse d'une mémoire "ouverte" ou "repliée", les deux lignes de bit appariées au niveau d'un même amplifica- teur de lecture/écriture sont préchargées au niveau Vdd/2 pour la lecture d'une cellule mémoire'adressable par une des deux lignes de bit concernées. Le sens de la faible différence (provenant du condensateur C de la cellule décodée), entre les niveaux respec- tifs des lignes de bit lors de la lecture, détermine l'état de la cellule lue. La figure 2 représente, partiellement et par une vue schématique de dessus, un exemple classique de réalisation d'un réseau de cellules mémoire dans un circuit intégré multicouche. Les figures 3A et 3B sont des vues en coupe, respectivement, selon les lignes A-A et B-B de la figure 2. Dans l'exposé qui suit des figures 2, 3A et 3B, les mêmes éléments ont été désignés par les mêmes références aux différentes figures. Dans une mémoire dynamique en circuit intégré, chaque cellule mémoire est formée dans un multicouche à partir d'un substrat 10, par exemple, de type P. Les zones dans lesquelles sont formés les transistors sont séparées par des régions il d'oxyde de champ qui, en plan, forment un quadrillage dans chaque maille duquel sont formés deux transistors appartenant respecti- vement à deux cellules mémoire voisines. Les régions de drain d et de source s des différents transistors correspondent à des régions fortement dopées (N dans le présent exemple). Les grilles _ des transistors sont réalisées dans un premier niveau de silicium polycristallin 12. Conme l'illustre plus particulièrement la figure 3A, deux transistors voisins partagent un même drain d qui est relié à la ligne de bit (BL, figure 1) concernée. Les condensateurs des cellules mémoire sont, chacun, formés de deux électrodes réali- sées respectivement dans des euxième 13 et troisième 14 niveaux de silicium polycristallin. Une première électrode, reliée à la source s du transistor de la cellule, est formée dans le deuxième niveau 13 et est reliée à la source s par un puits 15. Une deuxième électrode de chaqu condensateur est formée dans le troisième niveau 14 qui est pésent sur tout le réseau matriciel. Le silicium polycristallin du troisième niveau 14 remplit les puits 15 et s'étend en desso4s et au-dessus du deuxième niveau 13. Le troisième niveau 14 est séparé du substrat 10 par un niveau 16 d'isolement. Dans cette couche d'isolement 16, on réalise un niveau 17 d'interdonnexion de ligne de bit (dit BLI) qui est destiné à interconnecter, par groupe de cellules d'un même réseau matriciel, les dr ins des différents transistors des cellules mémoire. Un via 17' 2elie chaque drain d de transistor à une piste réalisée dans le nieau 17 d'interconnexion de ligne de bit. Un premier niveau ce métallisation 18 (figure 3A) est rapporté sur le troisième ni eau de silicium polycristallin 14. D'autres niveaux de métallisation sont généralement rapportés sur ce premier niveau 18 pour réaliser les différentes interconnexions. Par exemple, dans une technologie HCMOS6, cinq niveaux de métal- lisation sont utilisés. Le premier niveau 18 est associé à la deuxième électrode des condensateurs. Les deuxième et quatrième niveaux de métallisation se rent, par exemple, à véhiculer les signaux de données, repris rgulièrement sur le niveau d'inter- connexion de ligne de bit 17, vers les amplificateurs de lecture/écriture. Le troisièm niveau sert, par exemple, à véhi- culer les lignes de mot rep ises régulièrement sur les grilles des transistors réalisées dans le premier niveau 12 de silicium polycristallin. Pour des raisons de clarté, les niveaux supérieurs au premier niveau 18 n'ont pas éeé représentés aux figures. De plus, pour simplifier la représentation en plan de la figure 2, on a considéré arbitrairement une vue avant dépôt du niveau 14. En outre, les zones actives des transistors, c'est-à-dire les zones du substrat 10 qui ne sont pàs masquées par l'oxyde de champ 11 ont été désignées globalement!à la figure 2 par la référence 19. Par ailleurs, le niveau 17 d interconnexion de ligne de bit n'a pas été représenté à la figbre 2. On notera simplement que la reprise de contact, entre ce riveau 17 et les niveaux de métalli- sation supérieurs, destinée à acheminer les données vers les amplificateurs de lecture/écriture, s'effectue en dehors des réseaux matriciels pour des raisons de place. Par conséquent, les cellules mémoire sont généralement regroupées par section d'un nombre de colonnes donné (par exemple, 64), les contacts au niveau d'interconnexion de licne de bit étant repris en dehors de ces sections. Comme cela a été indiqué précédemmnent, les mémoires dy- namiques sont, comme les mémo.res vives statiques, utilisées pour stocker des données volatiles, qui doivent pouvoir être modi- fiées, par exemple, au cours de l'exécution d'un programme donné. Quand on souhaite btocker des informations qui n'ont pas besoin d'être modifiées, par exemple, le code d'exécution d'un programme, on utilise généralement des mémoires mortes qui présentent naturellement l'aVantage de stocker le code du pro- granmne de façon non volati1e et sans consommation d'énergie. Toutefois, pour la mise au point des bits devant être stockés de façon définitive, c'est-à-dire du programme à stocker en mémoire morte, il est nécessaire de préparer le code du programme à partir d'une mémoire vive. Après avoir été définitivement fixé et validé sur des prototypes, ce code doit être encodé de façon durable, donc sur mémoire morte ou similaire. En pratique, pour des raisons de coût, l'utilisation de mémoires mortes est limitée à des fabrications en grande série. Pour des petites et moyennes séries, on utilise généralement des mémoires mortes programmables et effaçables (EPROM) qui permet- tent à l'utilisateur de définir et, si nécessaire, de modifier le code stocké pendant une phase de tests sur prototypes et/ou de pré- production. Le code définitif est lui-même implanté dans des EPROM, ce qui évite le besoin d'agréer (qualifier) de nouveau les mémoires, car ce sont des mémoires du même type qui ont servi aux tests. Toutefois, l'utilisation d'EPROM présente l'inconvénient de rendre la phase de tests plus complexe en raison de l'efface- ment qui requiert des moyens particuliers, ce qui n'est pas le cas d'une mémoire vive. De plus, une EPROM nécessite un passage sur un programmateur pour charger le code définitif. Le recours à une fabrication dédiée de mémoires mortes (ROM) dépend, non seulement du nombre de pièces à produire, mais également du volume devant être stocké de façon définitive sous forme de mémoire morte. Dans de telles applications à des séries limitées en nombre ou dans le temps (circuits de faible durée de vie prévisi- ble), il n'existe à ce jour pas de solution satisfaisante pour allier une mise au point facile et un coût de production accep- table. Dans certaines applications, on a besoin d'utiliser une mémoire intégrée, à la fois pour stocker les données et le code du programme du microcontrôleur du circuit concerné. Or, il n'est à ce jour pas possible de regrouper sur un même circuit intégré, une mémoire dynamique et des cellules mémoire de type EPROM qui sont nécessaires pour la mise au point du code. La conséquence est que le code doit être rechargé en mémoire vive après chaque mise hors circuit. Cela entraine que les informations qui y sont stockées sont susceptibles d'être polluées par des phénomènes parasites externes (particules alpha, etc.). Or, une pollution du code conduit généralement à un blo- cage du système et, très souvent, il est alors nécessaire de réinitialiser tout le système avec la conséquence d'une perte des données du traitement en cours. De plus, cela suppose que le code du programme peut être stocké quelque part pendant les périodes o le système n'est pas alimenté. Or il n'est pas toujours possi- ble de disposer d'un moyen de stockage externe (par exemple, un disque dur), en particulier, dans des solutions embarquées o toutes les fonctions doivent être contenues dans des circuits intégrés. Il serait souhaitable de disposer d'un circuit intégré qui puisse stocker à la fois un code sous forme non volatile et des données sous forme volatile. La présente invention vise à proposer une nouvelle ar- chitecture de mémoire dynamique qui puisse être utilisée soit en mémoire volatile soit en mémoire non volatile. La présente invention vise également à proposer une nouvelle solution qui permette, au sein d'un même circuit inté- gré, de disposer à la fois de zones de mémoire volatiles et de zones de mémoire non volatiles. La présente invention vise en outre à proposer une so- lution qui ne nécessite pas une procédure de fabrication de mémoire morte, mais dont le code est fixé par fabrication. Pour atteindre ces objets, la présente invention pré- voit une cellule mémoire en circuit intégré du type comportant au moins un réseau matriciel de cellules mémoire constituées, cha- cune, d'un transistor de sélection associé en série à un conden- sateur de stockage, la mémoire étant adaptée à ce que le noeud d'interconnexion entre le transistor et le condensateur de chaque cellule puisse être relié directement à une piste pouvant être portée à l'un de deux potentiels fixes. Selon un mode de réalisation de la présente invention, la mémoire comporte, entre chaque rangée de cellules mémoire et au moins dans une zone de mémoire non volatile, une piste conduc- trice portée à un desdits potentiels fixes. Selon un mode de réalisation de la présente invention, la mémoire alterne, une rangée sur deux, une piste portée à un potentiel inférieur à un potentiel de référence en lecture et une piste portée à un potentiel supérieur au potentiel de référence en lecture. Selon un mode de réalisation de la présente invention, la mémoire comporte, pour chaque rangée de cellules mémoire, deux lignes conductrices d'adressage des cellules mémoire, un premier ensemble de cellules de la rangée étant adressable par une pre- mière ligne et un deuxième ensemble de cellules étant adressable par une deuxième ligne. Selon un mode de réalisation de la présente invention, ladite liaison directe du noeud d'une cellule mémoire est effec- tuée dans le même niveau conducteur que celui dans lequel sont formées des premières électrodes des condensateurs de stockage reliées aux sources respectives des transistors. Selon un mode de réalisation de la présente invention, lesdites pistes sont définies dans ledit niveau conducteur de réalisation des premières électrodes des condensateurs des diffé- rentes cellules mémoires. Selon un mode de réalisation de la présente invention, lesdits potentiels fixes sont les potentiels haut et bas d'ali- mentation de la mémoire. L'invention prévoit également un procédé de transforma- tion d'une mémoire dynamique en une mémoire au moins partielle- ment non volatile, ce procédé consistant à connecter directement les noeuds de stockage des cellules mémoire à un potentiel fixe choisi parmi deux potentiels encadrant un potentiel de référence de lecture. Selon un mode de réalisation de la présente invention, le procédé consiste à former, dans le sens des rangées de cellu- les mémoire, des pistes conductrices propres à être connectées, alternativement dans le sens des colonnes, auxdits deux poten- tiels fixes. Selon un mode de réalisation de la présente invention, lesdites pistes sont formées dans le même niveau conducteur que des premières électrodes de condensateurs de stockage connectées aux noeuds de stockage respectifs. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles: les figures 1, 2, 3A et 3B qui ont été décrites précé- demmnent sont destinées à exposer l'état de la technique et le problème posé; la figure 4 représente, de façon très schématique et vue de dessus, un mode de réalisation d'une région volatile d'une mémoire selon la présente invention; la figure 5 est un schéma équivalent fonctionnel d'une cellule mémoire selon la présente invention; la figure 6 représente, de façon très schématique et vue de dessus, une région non volatile d'une mémoire selon la présente invention; la figure 7 représente, partiellement et vue de dessus, un mode de réalisation d'un réseau de cellules mémoire volatiles d'un circuit intégré multicouche selon la présente invention; les figures 8A et 8B sont des vues en coupe, respecti- vement, selon les lignes A-A et B-B de la figure 7; la figure 9 représente, partiellement et vue de dessus, un mode de réalisation d'un réseau de cellules mémoire non vola- tiles d'un circuit intégré multicouche selon la présente invention; et les figures 10A et 0lB sont des vues en coupe, respec- tivement, selon les lignes A-A et B-B de la figure 9. Les mêmes éléments ont été désignés par les mêmes réfé- rences aux différentes figures. Pour des raisons de clarté, seuls les éléments d'une mémoire en circuit intégré multicouche qui sont nécessaires à la compréhension de l'invention ont été repré- sentés aux figures et seront décrits par la suite. En particulier, les circuits de décodage (amplificateurs de lecture- écriture, étages d'entrée-sortie) et de commriande n'ont pas été représentés. Une caractéristique de la présente invention est de prévoir, sans modifier la structure des cellules mémoire d'une mémoire dynamique, de forcer de façon définitive (non volatile) l'état de certaines cellules. Pour ce faire, l'invention prévoit de relier les noeuds de stockage des cellules mémoire devant être rendues non volatiles, directement à un potentiel fixe, de préfé- rence, un des potentiels d'alimentation du circuit, selon l'état que doit contenir la cellule concernée. La figure 4 représente, de façon très schématique, le schéma électrique d'un réseau de cellules mémoire volatiles selon la présente invention. Selon l'invention, chaque cellule mémoire 1 reprend l'architecture d'une cellule dynamique classique (figure 1). Chaque cellule est donc constituée d'un transistor MOS T de sélection (ici, par exemple, un transistor à canal N) associé à un condensateur C de stockage de la donnée à mémoriser. Comme dans une mémoire dynamique classique, le drain d du transistor T de chaque cellule est relié à une ligne de bit BL. De même, la source s de chaque transistor T qui constitue le noeud de stockage de la donnée de la cellule mémoire est connectée à une première borne du condensateur C de la cellule concernée. L'autre borne du condensateur est connectée, comme précédemment, à une tension constante Vp, généralement un potentiel (Vdd/2) médian entre les potentiels haut Vdd et bas Vss (généralement la masse) d'alimen- tation. Dans le mode de réalisation préféré illustré par les figures, deux lignes conductrices WL et WL' sont associées à chaque rangée de cellules mémoire 1, 1' pour connecter leurs grilles respectives g. La connexion des grilles respectives des il transistors T appartenant à une même rangée s'effectue alternati- vement vers la ligne WL ou vers la ligne WL' le long de la rangée. D'un point de vue fonctionnel, les deux lignes WL et WL' d'une même rangée de cellules peuvent être reliées ensemble à une extrémité du réseau matriciel de sorte que l'adressage clas- sique des cellules mémoire peut être respecté. A titre de va- riante, on pourra prévoir un adressage individuel des lignes WL et WL' pour des besoins propres à certaines applications. Une telle variante présente l'avantage que la colonne voisine à une colonne adressée par une ligne WL (ou WL') peut ne pas être adressée par l'autre ligne WL' (ou WL), ce qui est coepatible avec l'utilisation de cette colonne en colonne de référence et facilite cette utili- sation. On notera également que l'invention peut être mise en oeuvre en prévoyant une seule ligne conductrice par rangée de cellules mémoire comne dans une mémoire dynamique classique. Telle qu'elle est illustrée par la figure 4, la mémoire de l'invention fonctionne comme une mémoire dynamique classique, c'est-à-dire qu'elle stocke les données de façon volatile. La transformation d'une section de cellules mémoire telle que représentée en figure 4 en une section de cellules mémoire non volatiles est illustrée par les figures 5 et 6. La figure 5 représente une cellule mémoire selon l'in- vention et illustre les différentes connexions possibles de cette cellule mémoire selon l'état qu'elle stocke et sa configuration (volatile ou non volatile). La figure 6 représente, par une vue similaire à celle de la figure 4, un réseau de cellules mémoire selon l'invention dans une configuration non volatile. Une caractéristique de la présente invention est de prévoir trois états possibles de connexion pour le noeud s de stockage d'une cellule mémoire (figure 5). Fonctionnellement cela revient à dire que le noeud s de stockage est relié, par l'inter- médiaire d'un commutateur K, à trois bornes fixant l'état ou la configuration de la cellule mémoire concernée. Ainsi, lorsque la cellule mémoire est dans une configu- ration de cellules volatiles, le noeud de stockage s est laissé en l'air (trait plein "v", figure 5), c'est-à-dire que la source du transistor T est reliée à la première borne du condensateur C dont l'autre borne est reliée au potentiel Vp, sans autre connexion par l'intermédiaire du commutateur K. Il en découle un fonction- nement classique de mémoire dynamique, c'est-à-dire une donnée mémorisée correspondant à la charge du condensateur C. Dans une configuration de mémoire non volatile, le po- tentiel du noeud de stockage s est, selon l'invention, forcé au potentiel haut (Vdd) ou bas (Vss) d'alimentation du circuit mémoire selon l'état "1"l ou "0" que la cellule doit stocker. Dans une première position du commutateur K, le noeud s est relié au potentiel Vdd (trait pointillé "1" à la figure 5). Dans une deuxième position du commutateur K, le noeud s est relié au potentiel Vss (trait pointillé "0"). Il en découle que l'état de la cellule mémoire ne dépend plus de la charge du condensateur C, mais du niveau de forçage choisi (Vdd ou Vss). On notera que l'illustration de l'invention au moyen d'un commutateur K cormmne à la figure 5 est purement fonctionnel. En effet, pour rendre une cellule mémoire non volatile, il faut que la position du commutateur K soit fixée de manière immuable. Selon l'invention, le caractère non volatil d'une cellule mémoire est fixé à la fabrication comme l'illustre schématiquement la figure 6. Cette figure reprend un ensemble de cellules mémoire, par exemple tel qu'illustré à la figure 4, en supposant que ces cellules ont été rendues non volatiles. Une caractéristique de la présente invention est, lors de la configuration d'un ensemble de cellules mémoire de façon non volatile, d'intercaler une ligne conductrice 20, 21 véhicu- lant un des deux potentiels Vdd ou Vss d'alimentation entre chaque rangée de cellules mémoire. Ainsi, selon la présente invention, on alterne toutes les deux rangées de cellules mé- moire, la présence d'un conducteur 20 ou 21 véhiculant un des potentiels d'alimentation respectivement. Les sources respectives s des différents transistors des cellules mémoire 1 et 1' sont alors connectées à la ligne 20 ou 21 la plus proche, selon que l'état stocké dans la cellule mémoire doit être un "0" ou un "1". Dans l'exemple représenté en figure 6, la deuxième cel- lule (en partant de la gauche) de la rangée supérieure stocke un état "1", son noeud s étant connecté à une ligne 20 au potentiel Vdd. Toutes les autres cellules de cette rangée ont leurs noeuds s de stockage respectifs connectés à une ligne 21 au potentiel Vss et stockent donc, de façon non volatile, un état "0". Dans la deuxième rangée de cellules illustrée par la figure 6, toutes les cellules à l'exception de la première stockent un état "1" en étant connectées, par leurs noeuds de stockage s respectifs, à une ligne 20 au potentiel Vdd. A la figure 6, le potentiel (Vp, figure 4) des deuxiè- mes bornes respectives des différents condensateurs des cellules mémoire n'a pas été indiqué pour souligner que l'état stocké dans ces cellules est indépendant du condensateur C. On notera toute- fois, que, selon la présente invention, les cellules restent d'une structure similaire à celle illustrée en relation avec la figure 4, c'est-à-dire qu'elles conservent globalement la struc- ture d'une cellule mémoire dynamique. Ainsi, le potentiel Vp est en pratique maintenu sur les deuxièmes bornes des condensateurs. Un avantage de la présente invention est qu'en pré- voyant une structure similaire, à la fois pour des cellules volatiles et pour des cellules non volatiles, un même circuit intégré peut désormais comprendre à la fois une zone de cellules mémoire volatiles, par exemple, pour stocker temporairement des données exploitées par un microcontrôleur, et une zone de cellu- les mémoire non volatiles pour stocker définitivement, par exemple, le code d'un programme de commande de ce microcontrô- leur. Une autre caractéristique de la présente invention est de minimiser les modifications à apporter à la fabrication des cellules mémoire selon qu'elles sont dans une configuration volatile ou non volatile. Cette caractéristique est illustrée par les figures 7 à 10. Les figures 7, 8A et 8B représentent, respectivement, par une vue de dessus et par des vues en coupe selon les lignes A-A et B-B de la figure 7, un ensemble de cellules mémoire tel que celui représenté à la figure 4, réalisé en circuit intégré. Les figures 9, 10A et 0lB représentent, respectivement, par une vue de dessus et par des vues en coupe selon les lignes A-A et B-B de la figure 9, un ensemble de cellules mémoire non volatiles tel que celui représenté à la figure 6, réalisé en circuit intégré. Par souci de clarté, les différents niveaux de métalli- sation rapportés sur le troisième niveau 14 de silicium polycristallin n'ont pas été représentés aux figures 7 à 10. De plus, comme pour la figure 2, on a considéré arbitrairement, aux figures 7 et 9, une vue avant dépôt de ce troisième niveau 14. En outre, les zones actives des transistors ont été désignées globa- lement par la référence 19 aux figures 7 et 9. La fabrication, sous forme de circuit intégré, d'une mémoire selon la présente invention s'effectue par les mêmes étapes de procédé qu'une mémoire dynamique classique, qui sont donc parfaitement connues. Ainsi, cormmne cela a été décrit en relation avec les figures 2, 3A et 3B pour une mémoire dynamique classique, chaque cellule mémoire de l'invention est formée dans un multicouche à partir d'un substrat 10, par exemple, de type P et les zones actives 19 dans lesquelles sont formés les transis- tors sont séparées par des régions 11 d'oxyde de champ qui, en plan, forment un quadrillage dans chaque maille duquel sont formés deux transistors appartenant respectivement à deux cellu- les mémoire voisines. Toujours de façon classique, les condensateurs des cellules mémoire sont, chacun, formés de deux électrodes réalisées respectivement dans des deuxième 13 et troisième 14 niveau de silicium polycristallin, un premier niveau de silicium polycristallin 12 servant à réaliser les grilles g des transistors. Selon le mode de réalisation préféré de l'invention, chaque rangée de cellules mémoire comprend deux lignes conductri- ces WL et WL' d'interconnexion des grilles des transistors de la rangée concernée. Comme cela ressort plus particulièrement des figures 8A et 8B, deux cellules 1', 1 voisines dans le sens des rangées ont les grilles de leurs transistors respectifs reliées à des lignes de rangée différentes, respectivement WL' et WL. En plan (figure 7), le tracé des lignes de rangée WL' et WL est adapté. De même, le partage d'un drain par deux transistors des cellules mémoire s'effectue, de préférence, en quinconce de façon à permettre le passage des lignes de rangée hors des zones acti- ves des transistors qui ne doivent pas être contactés. Cela permet de respecter la condition de connexion des grilles respec- tives de deux transistors voisins par deux lignes de rangée * différentes du point de vue de leur adressage. Dans une configuration de mémoire dynamique telle qu'illustrée par les figures 7, 8A et 8B, les écarts respectifs entre les premières électrodes 13 des condensateurs peuvent respecter les écarts d'une mémoire dynamique classique. Par conséquent, la surface de ces premières électrodes peut, selon l'invention, être plus grande que les premières électrodes des condensateurs d'une mémoire classique de manière à permettre le passage des conducteurs de rangée dédoublés de l'invention. Cette augmentation de surface s'effectue, de préférence, exclusivement par une augmentation de la longueur de ces électrodes dans le sens des colonnes. Selon la présente invention, la seule modification à apporter à la fabrication de la mémoire pour rendre les cellules non volatiles est de modifier le masque du deuxième niveau 13 de silicium polycristallin dans lequel sont réalisées les premières électrodes respectives des différents condensateurs. Ainsi, conme l'illustre les figures 9, 10A et 0lB, le motif du deuxième niveau de silicium polycristallin comprend désormais le tracé des lignes 20 et 21 servant au raccordement définitif des noeuds de stockage aux niveaux haut Vdd ou bas Vss d'alimentation du circuit. Par exemple, pour connecter la cellule 1' (figure 10A) de façon définitive au potentiel Vdd, il suffit de prolonger la première électrode de son condensateur jusqu'à raccorder la ligne 20 voisine. De façon similaire, pour connecter la cellule 1 (figure O10B) au niveau Vss, il suffit de prolonger la première électrode de son condensateur vers la ligne 21 voi- sine au potentiel Vss. On notera que, dans le mode de réalisation préféré il- lustré par les figures 9, 10A et 10B, le motif de définition des premières électrodes respectives des différents condensateurs est modifié, non seulement du côté de son raccordement à une ligne 20 ou 21 de fixation de potentiel, mais également de l'autre côté de l'électrode dans le sens des colonnes, de manière à favoriser le passage du conducteur opposé. Il est en effet préférable de raccourcir la longueur des électrodes dans le sens des colonnes de manière à améliorer l'isolement latéral entre chaque première électrode de condensateur et la ligne de fixation de potentiel à laquelle cette électrode n'est pas raccordée. On voit ici appa- raître le rôle du dédoublement des lignes de rangée dans le mode de réalisation préféré de la présente invention. Ce rôle est de permettre une réduction de la surface des premières électrodes dans une configuration non volatile, sans nuire à l'adressage des cellules. On notera que la modification de surface des premières électrodes des condensateurs modifie les capacités de ces conden- sateurs. Toutefois, cela n'a aucune importance dans une configuration non volatile dans la mesure o le niveau mémorisé par la cellule est indépendant du condensateur. Cela permet donc de minimiser l'encombrement de la mémoire. On notera que les autres constituants, en particulier, les autres niveaux du circuit intégré multicouche, ne sont pas modifiés lors de la configuration de la mémoire en mémoire non volatile. Ainsi, un avantage de la présente invention est que la configuration de la mémoire nécessite la modification d'un seul masque de réalisation de celle-ci en circuit intégré. Les applications d'une mémoire selon la présente inven- tion sont multiples. Un premier exemple d'application concerne le cas o l'on souhaite intégrer, dans un même circuit, à la fois une zone de mémoire morte et une zone de mémoire vive. Dans un tel cas de réalisation d'une mémoire mixte, la présente invention permet en outre de ne pas modifier des dispositifs d'adressage et de lec- ture/écriture de la mémoire. Il suffit d'utiliser un masque dif- férent pour la réalisation des premières électrodes des condensateurs de stockage, selon la zone de la mémoire concernée. Un autre exemple d'application, qui peut se combiner avec le précédent, est celui d'une fabrication, de préférence en série limitée, de produits électroniques nécessitant une mémoire morte pour stocker, par exemple, le code d'un programme de com- mande d'un microcontrôleur. Dans une telle application, la présente invention présente l'avantage d'utiliser une même archi- tecture de mémoire que ce soit pour la phase de tests ou la phase de fabrication définitive. En effet, il suffit d'utiliser un circuit selon l'invention, configuré en mémoire dynamique pendant tous les tests. Lorsque le code est prêt à être fixé de façon définitive, il suffit alors d'adapter le masque de fabrication du deuxième niveau de silicium polycristallin pour fabriquer alors ces mémoires dans une configuration non volatile. Un avantage de la présente invention est que les mémoi- res non volatiles ainsi fabriquées n'ont plus besoin, comme par le passé pour les mémoires mortes de fabrication définitive, de subir tous les tests de qualification. En effet, le fait qu'elles soient réalisées en respectant la même architecture et la même implantation mémoire conduit à ce qu'elles ont déjà été quali- fiées sous forme de mémoire volatile. Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, bien que l'on ait fait référence dans la description qui précède à une mémoire utilisant des transistors à canal N, la présente invention s'applique également à une mémoire réalisée à partir de transistors à canal P. Les adaptations nécessaires sont à la portée de l'homme du métier. En outre, si le recours aux potentiels d'alimentation Vss et Vdd constitue la solution la plus simple pour fixer les états des cellules des régions non volatiles, d'autres potentiels pourront être choisis, pourvu qu'ils soient différents du potentiel Vp de référence en lecture et qu'ils encadrent ce potentiel Vp. REVENDICATIONS 1. Mémoire en circuit intégré du type comportant au moins un réseau matriciel de cellules mémoire (1, 1') consti- tuées, chacune, d'un transistor de sélection (T) associé en série à un condensateur de stockage (C), caractérisée en ce qu'elle est adaptée à ce que le noeud (s) d'interconnexion entre le transis- tor et le condensateur de chaque cellule puisse être relié directement à une piste (20, 21) pouvant être portée à l'un de deux potentiels fixes (Vdd, Vss). 2. Mémoire selon la revendication 1, caractérisée en ce qu'elle comporte, entre chaque rangée de cellules mémoire (1, 1') et au moins dans une zone de mémoire non volatile, une piste conductrice (20, 21) portée à un desdits potentiels fixes. 3. Mémoire selon la revendication 2, caractérisée en ce qu'elle alterne, une rangée sur deux, une piste (21) portée à un potentiel inférieur (Vss) à un potentiel de référence en lecture (Vp) et une piste (20) portée à un potentiel (Vdd) supérieur au potentiel de référence en lecture. 4. Mémoire selon l'une quelconque des revendications 1 à 3, caractérisée en ce qu'elle comporte, pour chaque rangée de cellules mémoire, deux lignes conductrices (WL, WL') d'adressage des cellules mémoire, un premier ensemble de cellules (1) de la rangée étant adressable par une première ligne (WL) et un deuxième ensemble de cellules (1') étant adressable par une deuxième ligne (WL'). 5. Mémoire selon l'une quelconque des revendications 1 à 4, caractérisée en ce que ladite liaison directe du noeud (s) d'une cellule mémoire (1, 1') est effectuée dans le même niveau conducteur (13) que celui dans lequel sont formées des premières électrodes des condensateurs de stockage (C) reliées aux sources respectives des transistors (T). 6. Mémoire selon les revendications 1 et 5, caractéri- sée en ce que lesdites pistes (20, 21) sont définies dans ledit niveau conducteur (13) de réalisation des premières électrodes des condensateurs (C) des différentes cellules mémoires (1, 1'). 7. Mémoire selon l'une quelconque des revendications 1 à 6, caractérisée en ce que lesdits potentiels fixes sont les potentiels haut (Vdd) et bas (Vss) d'alimentation de la mémoire. 8. Procédé de transformation d'une mémoire dynamique en une mémoire au moins partiellement non volatile, caractérisé en ce qu'il consiste à connecter directement les noeuds de stockage (s) des cellules mémoire (1, 1') à un potentiel fixe (Vdd, Vss) choisi parmi deux potentiels encadrant un potentiel de référence de lecture (Vp). 9. Procédé selon la revendication 8, caractérisé en ce qu'il consiste à former, dans le sens des rangées de cellules mémoire (1, 1'), des pistes conductrices (20, 21) propres à être connectées, alternativement dans le sens des colonnes, auxdits deux potentiels fixes. 10. Procédé selon la revendication 9, caractérisé en ce que lesdites pistes (20, 21) sont formées dans le même niveau conducteur (13) que des premières électrodes de condensateurs de stockage (C) connectées aux noeuds de stockage (s) respectifs.