FR 2790152 A1 20000825 FR 0001839 A 20000215 DISPOSITIF DE SUPPRESSION DE DÉCALAGE D'HORLOGE La présente invention concerne un circuit de synchroni- sation de signaux d'horloge et en particulier une ligne à retard autoréglable qui fournit un retard d'équilibrage dans un premier signal d'horloge pour s'adapter à un retard inconnu dans l'autre signal de sorte que les premier et second signaux d'horloge peu- vent être synchronisés et donc que le décalage entre les deux si- gnaux peut de préférence être supprimé. Tandis que la vitesse d'horloge dans les circuits inté- grés augmente, les interfaces externes deviennent proportion- nellement plus lentes par rapport aux circuits internes et la synchronisation des interfaces avec les circuits logiques inter- nes devient plus critique. Des techniques de suppression de décalage d'horloge sont nécessaires dans des applications telles que des interfaces de tampon d'image car on ne peut pas garantir que les exigences de synchronisation de mémoire peuvent être satisfaites dans tou- tes les conditions et en tenant compte des variations de fabrica- tion si des retards fixes sont utilisés. Dans le passé, l'approche la plus courante à la sup- pression du décalage d'horloge a consisté à utiliser une boucle à verrouillage de phase (PLL). Ceci est un type de circuit distinct d'une ligne à retard auto-réglable et fournit un alignement de phase par réglage de fréquence d'un oscillateur à commande en tension. Une boucle PLL a également besoin de détecter les diffé- rences de fréquence en plus des différences de phase. Toutefois, l'utilisation d'une boucle PLL pour réaliser une suppression de décalage présente trois inconvénients princi- paux. Premièrement, la prévision d'une PLL a des exigences parti- culières en ce qui concerne la configuration du circuit puisque la PLL occupe une grande surface. Deuxièmement, si la fréquence d'horloge change brutalement, la suppression du décalage d'hor- loge ne sera pas correcte pendant la stabilisation et peut même fournir un nombre différent d'impulsions d'horloge pendant cette période. Troisièmement, il est difficile d'écrire un modèle fonc- tionnel d'une PLL qui est précis en cycles dans des simulations du système. En conséquence un objet de la présente invention est de régler au moins partiellement les problèmes ci-dessus. Selon la présente invention il est prévu un dispositif de suppression de décalage d'horloge numérique pour synchroniser la phase d'un premier signal d'horloge sur la phase d'un second signal d'horloge qui comprend un retard de phase inconnu, le dis- positif de suppression de décalage comprenant une ligne à retard à prises multiples connectée pour recevoir le premier signal d'horloge et comprenant une pluralité d'éléments de retard appli- quant chacun un retard respectif au premier signal d'horloge et fournissant un signal d'horloge retardé respectif; un dispositif sélecteur pour sélectionner l'un des signaux d'horloge retardés en réponse à un signal de commande; et un dispositif détecteur de phase pour comparer la phase du signal d'horloge retardé choisi à la phase du second signal d'horloge et fournir le signal de commande pour commander la sélection du signal d'horloge retardé ayant une relation de phase prédéterminée avec la phase du second signal d'horloge pour tenir compte ainsi du retard de phase inconnu. De préférence le dispositif sélecteur comprend un dispositif de suppression de décalage d'horloge numérique dans lequel le dispositif sélecteur comprend un compteur logique pour recevoir le signal de commande et ayant une borne d'entrée d'hor- loge qui reçoit le signal d'horloge retardé choisi pour cadencer ainsi le compteur; d'o il résulte que le compteur fournit un signal de comptage indicatif d'un signal d'horloge retardé res- pectif qui doit être choisi. De façon avantageuse, le dispositif sélecteur comprend en outre un multiplexeur ayant une entrée de commande connectée pour recevoir le signal de comptage en provenance du compteur et une pluralité d'entrées de retard recevant chacune l'un associé des signaux d'horloge retardés respectifs fournis par les élé- ments de retard de la ligne à retard; d'o il résulte que le rmultiplexeur commande celle des entrées de retard qui est connec- tée à la sortie du multiplexeur pour fournir ainsi le signal d'horloge retardé choisi. De façon pratique, le multiplexeur comprend en outre une première entrée connectée pour recevoir le premier signal d'horloge et commande celle de la première entrée ou des entrées retardées qui est connectée à la sortie du multiplexeur. Un mode de réalisation de la présente invention va maintenant être décrit uniquement à titre d'exemple, en relation avec les dessins joints parmi lesquels: la figure 1 représente un schéma d'une application de circuit typique de la présente invention; la figure 2 représente un schéma du dispositif de sup- pression de décalage selon la présente invention; la figure 3 représente schématiquement la synchronisa- tion des signaux de commutation du multiplexeur selon la présente invention; la figure 4 représente schématiquement le circuit logi- que d'un multiplexeur; la figure 5 représente schématiquement comment un compteur évite un basculement de la valeur maximum à la valeur minimum; la figure 6 représente un circuit détecteur de phase selon la présente invention; et la figure 7 représente schématiquement un circuit logi- que de test dans un élément de retard. Dans les figures, de mêmes références désignent de mé- mes éléments. La figure 1 représente schématiquement la façon dont le dispositif de suppression de décalage d'horloge peut typiquement être utilisé. Un générateur de signal d'horloge 10 qui peut être constitué d'une boucle verrouillée en phase (PLL) est prévu sur la puce (non représentée) pour produire un signal d'horloge pré- cis destiné à être utilisé par les circuits sur la puce. Le si- gnal de sortie CLK1 en provenance du générateur de signal d'hor- loge 10 est fourni sur une ligne 11 à une première entrée du dispositif de suppression de décalage d'horloge 12. La sortie du générateur de signal d'horloge est également connectée à un plot 13 sur la puce. Des circuits externes sont désignés par le trait en pointillés 14 et sont connectés entre le plot 13 et un autre plot 15 de la puce. Les circuits externes qui comprennent des am- plificateurs d'entrée et de sortie introduisent un retard inconnu dans le signal d'horloge CLK1 et le signal ainsi retardé CLK2 est connecté à partir du plot 15 par l'intermédiaire de la ligne 16 vers une seconde entrée de la ligne à retard auto-réglable 12. La ligne à retard auto-réglable agit pour retarder le signal d'horloge de sortie CLK1 d'une quantité égale au retard inconnu fourni par les circuits externes, supprimant ainsi le décalage entre les deux circuits d'horloge en alignant leurs pha- ses de façon à avoir une relation de phase prédéterminée. Le dispositif de suppression de décalage 12 fournit un signal d'hor- loge DCLK1 sur la puce par une ligne 17 qui est connectée à un arbre d'horloge 18 qui fournit en conséquence des signaux d'hor- loge pour faire tourner des applications internes au circuit. Le signal d'horloge DCLK1 est renvoyé à partir de l'arbre d'horloge 18 par la ligne 19 pour fournir une troisième entrée au dispo- sitif de suppression de décalage 12. De cette façon, des circuits sur la puce (non représen- tés) qui sont cadencés par un signal pris à partir de l'arbre d'horloge 18 fonctionnent en synchronisme avec les circuits ex- ternes puisque le signal d'horloge DCLK1 est un signal d'horloge retardé ayant un retard fourni par le dispositif de suppression de décalage qui s'adapte exactement ou de très près au retard in- connu des circuits externes. La figure 2 représente plus en détail le dispositif de suppression de décalage 12. Le signal d'horloge CLK1 pour le générateur de signal d'horloge est envoyé à une extrémité d'une ligne à retard à prises multiples 20. La ligne à retard à prises multiples est constituée de plusieurs éléments de retard 21 connectés en série. Chacun des éléments de retard constitue un incrément de retard aussi égal que possible aux autres. En connectant l'un des éléments de retard, le signal d'horloge peut être retardé d'une quantité choisie. Chacun des éléments de re- tard est associé à un numéro de prise pour permettre à l'élément associé d'être sélectionné. Chacun des éléments de retard comporte également une sortie 22 qui fournit un signal d'horloge retardé respectif à un multiplexeur 23. Le multiplexeur reçoit également le signal d'horloge CLK1 non retardé à partir du géné- rateur du signal d'horloge sur la puce. Le multiplexeur est commandé par un signal de cromnande 25 et agit pour fournir une sortie par une ligne 26 à un second multiplexeur 27. La sortie du multiplexeur sera typiquement une sortie de signal d'horloge retardée en provenance de l'un des éléments de retard 21. Si au- cun retard n'est requis pour le signal d'entrée CLK1, par exemple pendant un test (quand il n'y a pas de circuit externe reliant le plot 13 au plot 15), le multiplexeur fournit le signal d'horloge d'entrée CLK1 directement sans introduction de retard. Le second multiplexeur 27 comporte également une se- conde entrée qui est le signal d'horloge d'entrée CLK1. Une en- trée de commande du multiplexeur 27 reçoit un signal de commande "bypass" (dérivation) par l'intermédiaire d'une ligne 28 pour permettre à la ligne à retard et au multiplexeur d'être sautés. La sortie du multiplexeur 27 constitue la sortie du dispositif de suppression de décalage 12 par la ligne 17. Puisque dans des conditions normales de fonctionnement, il y aura un signal d'hor- loge d'entrée retardé, la sortie est appelée DCLK1 bien que l'on notera que, quand le signal bypass est valide, la sortie DCLK1 sera en fait égale au signal d'entrée CTRL1. La sortie du premier multiplexeur 23 sur la ligne 26 forme également une entrée d'un troisième multiplexeur 29. La se- conde entrée du troisième multiplexeur est le signal d'horloge non retardé CLK1 en provenance du générateur du signal d'horloge tel que fourni par la ligne 30. Un signal de commnande "test" commande le troisième multiplexeur de sorte que, quand un mode de test est introduit, la ligne à retard 20 et le premier multi- plexeur 23 sont sautés et la sortie du troisième multiplexeur sera le signal d'horloge d'entrée CLK1. Dans des conditions de fonctionnement normal, le signal test sera invalidé et la sortie du troisième multiplexeur sera la sortie DCLK1 du premier multi- plexeur 23 sur la ligne 26. Comme le représente encore la figure 1, la ligne de sortie 17 est connectée à l'arbre d'horloge 18 sur la puce et est renvoyée au dispositif de supression de décalage par la ligne 19. Le signal est envoyé à un détecteur de phase 31 comme on le voit en figure 2. Le signal d'horloge CLK2 comprenant le retard in- connu ajouté par le circuit externe est connecté au dispositif de suppression de décalage par la ligne 16 et est également envoyé au détecteur de phase 31. Le détecteur de phase a une entrée d'horloge qui reçoit la sortie du troisième multiplexeur 29 par la ligne 32. Le détecteur de phase fonctionne pour fournir un premier signal de commande CTRL1 sur la ligne 33 indiquant si le signal d'horloge retardé DCLK1 est plus rapide que le signal d'horloge CLK2 tandis qu'un second signal de commande CTRL2 est envoyé par la ligne 34 indiquant que le signal d'horloge retardé DCLK1 est plus lent que le signal d'horloge CLK2. Les deux si- gnaux de commande sont envoyés à un compteur 35 qui est codé en échelle de Gray. Le compteur 35 reçoit la sortie de signal d'horloge DCLK1 du multiplexeur par la ligne 26 sur sa borne d'horloge. Le circuit logique du compteur utilise la sortie du multiplexeur de ligne de retard comme horloge de sorte que la sélection du multi- plexeur change peu après un front montant d'horloge. Ceci est destiné à éviter l'apparition de pics parasites en sortie. On peut voir ceci plus clairement en figure 3. Si un élément de re- tard initial a un numéro de prise n, le numéro de prise n+l ou n- 1 peut être le numéro suivant sélectionné. Le multiplexeur de li- gne à retard doit en consequence commuter en une période repré- sentée entre le point de sécurité le plus avancé et le point de sécurité le plus tardif, comme cela est indiqué, pour éviter les pics parasites. Le multiplexeur comprend un réseau ET-OU et est consti- tué de façon à assurer que le retard précédent n'est jamais désélectionné avant que le nouveau retard ne soit choisi, ce qui entraînerait un pic parasite vers le bas sur la sortie d'horloge. Le compteur reçoit également un signal "enable" (validation) par une ligne 36. Le signal enable peut être choisi pour que le retard soit autorisé en continu à s'ajuster ou peut être verrouillé à sa valeur courante peu après le démarrage. De cette façon, l'état de la logique du sélecteur peut être gelé et inhiber des changements ultérieurs du retard choisi. Un signal "reset" est également envoyé au compteur par la ligne 37. Le fonctionnement du compteur ne se base pas sur ce signal reset en fonctionnement normal. Toutefois, le signal reset est prévu pour rendre le circuit déterministe lors d'une simula- tion et d'une génération de vecteur de test. Le compteur incrémente ou décrémente un nombre de comptage binaire à quatre bits qui est fourni sur la ligne 38 pour commander la sélection du multiplexeur 23. Un exemple d'un tel multiplexeur est représenté en figure 4; comme cela est représenté le comptage à quatre bits [0]-[3] est envoyé dans des circuits logiques 45a et 45b qui produisent des signaux de sélec- tion selOO-sell3. Ces signaux de sélection commandent une sélec- tion des sorties à partir des éléments de retard "delay tap0-15". Comme on peut le voir, le multiplexeur 23 comporte un réseau ET- OU de façon connue dans la technique et fournit le signal d'hor- loge retardé DCLK1 à partir de la porte OU 46. Ainsi, le nombre binaire correspond au nombre de prises des éléments de retard 21 dans la chaîne de retard 20 et est utilisé pour commander le multiplexeur pour sélectionner la sortie d'un élément de retard désiré. Le compteur est codé selon un code de Gray, comne cela est représenté en figure 5, de sorte que les transitions ne surviennent jamais sur plus d'un bit de la sortie du compteur lors du même cycle d'horloge ce qui élimine par conséquence une cause possible de pics parasites sur le signal d'horloge retardé DCLK1. La machine d'état du compteur est constituée de sorte que sa valeur ne peut pas basculer de son maximum à son minimum ou inversement. Ceci est également destiné à éviter les pics parasites sur le signal d'horloge retardé DCLK1. Au lieu de cela, le compteur est muni de deux drapeaux de dépassement qui provoquent un réglage qui prend place indépen- danmnent du sens indiqué par le détecteur de phase. Parfois, la relation de phase des deux horloges de référence et la valeur présente du compteur sont telles que la sortie du détecteur de phase n'amène pas les horloges de réfé- rence à converger à l'instant o le compteur a atteint sa valeur maximum ou minimum. Ceci est dû au fait que les horloges seront alignées pour tout déphasage de 360 , mais la ligne à retard a typiquement une plage de réglage d'environ 180 . Pourvu qu'il y ait une prise de retard qui provoque un alignement des deux hor- loges de référence, et pourvu que la plage de réglage de la ligne à retard soit inférieure à 360 , les drapeaux fournis à partir du détecteur de phase provoqueront toujours une convergence à partir d'au moins une extrémité de la plage du compteur. Si le compteur atteint sa valeur maximum mais que le détecteur de phase indique qu'il devrait aller plus loin, le compteur doit repartir de sa valeur minimum de comptage. Le compteur établit en conséquence un drapeau de dépassement vers le haut (overrun-up) qui amène la valeur du compteur à sauter proprement du maximum au minimum, (évitant ainsi des pics para- sites sur la sortie du retard) indépendamment des signaux de sor- tie du détecteur de phase. Quand la valeur minimum est atteinte, le drapeau overrun-up est effacé. De façon similaire, si le compteur atteint sa valeur minimale mais que le signal en provenance du détecteur de phase indique que le compteur doit continuer à décompter, le comptage doit reprendre à partir de la valeur maximum. Le drapeau de dépassement vers le bas (orerrun-down) est établi et amène le compteur à sauter proprement du minimum au maximum. Quand la va- leur maximum est atteinte, le drapeau overrun-down est effacé. Un diviseur par quatre 39 est de préférence prévu pour permettre au compteur de compter. Le signal de validation en provenance du diviseur est fourni sur la ligne 40 dans le compteur 35. L'entrée d'horloge du diviseur 39 est le signal d'horloge de sortie du multiplexeur 23. Le diviseur fonctionne de sorte que le compteur compte seulement toutes les quatre périodes d'horloge pour empêcher une oscillation entre retards voisins provoquée par la latence du détecteur de phase 31. Le signal reset est alors renvoyé au diviseur pour rendre le circuit déter- ministe pour une simulation et une génération de vecteurs de test. Les signaux de commande CTRL1 et CIRL2 fournis à partir du détecteur de phase sur les lignes 33 et 34 respectivement constituent également des entrées d'une porte NON OU 41 qui four- nit un signal de verrouillage (lock) qui indique quand le signal d'horloge retardé DCLK1 est en phase avec le signal d'horloge CLK2 et est haut seulement quand les signaux de commande CTRL1 et CTRL2 sont bas. Ceci survient quand le circuit détecteur de phase 31 ne valide pas le drapeau plus rapide ou plus lent car la meilleure prise de retard correspondant au signal d'horloge retardé s'adaptant du plus près à la phase du signal d'horloge CLK2 a déjà été sélectionnée. L'asymétrie des points de croise- ment des deux comparateurs de phase assure une hystérésis sensi- blement égale de la différence entre des prises de retard adja- centes. Ceci assure qu'il existe normalement une région o les drapeaux le plus rapide et le plus lent ne sont pas mis. La figure 6 représente plus en détail le détecteur de phase 31. Le détecteur de phase comprend deux comparateurs de phase 50 et 51. Le premier comparateur de phase 50 est constitué d'une première bascule de type D 52 et d'une succession de bascules de type D 53. La bascule de type D 52 reçoit le signal d'horloge CLK2 sur son entrée de données D et le premier signal d'horloge retardé DCLK1 fourni à partir du multiplexeur 23 sur son entrée d'horloge. La sortie de la bascule 52 est envoyée à l'entrée de données de la première bascule de type D 53 qui est cadencée par un signal d'horloge interne int.clk qui sera typiquement le si- gnal d'horloge retardé DCLK1 fourni à partir du multiplexeur 23. La sortie de chacune des bascules 53 est envoyée à une porte ET 54 qui fournit un signal de commande CTRL1. Le comparateur 50 compare l'arrivée du front montant de l'un des signaux d'horloge DCLK1 à l'arrivée du front montant de l'autre signal d'horloge CLK2. Si l'on trouve que le signal d'horloge CLK2 arrive de façon cohérente avant l'autre signal d'horloge DCLK1, le signal de coTmmande d'augmentation de drapeau CTRL1 est établi. Si la même relation est détectée quatre fois dans une rangée, CTRL1 est établi indiquant que CLK2 arrive avant DCLK1. Le comparateur 51 fonctionne de façon similaire au comparateur 50. Toutefois, les connexions des deux signaux d'hor- loge DCLK1 et CLK2 sont inversées dans la première bascule de type D 54 de sorte que le signal de commande de diminution de drapeau CTRL2 est établi quand le front montant du signal d'hor- loge DCLK1 est de façon cohérente en avant de CLK2. Pour permettre au dispositif de suppression de décalage 12 de supporter complètement des tests de balayage, la chaîne de il retard et le multiplexeur 23 doivent être modifiés puisqu'ils sont de façon inhérente non testables car tous les trajets qui les traversent sont fonctionnellement équivalents. En consé- quence, chaque élément de retard est modifié de la façon illus- trée en figure 7 qui montre la logique de test 60 d'un élément de retard. Le signal d'entrée "input" dans le circuit logique de test 60 est fourni à partir de l'élément de retard précédent et est connecté au tampon 61. La sortie du tampon 61 constitue une première entrée du multiplexeur 62. Le signal de sortie "output" en provenance du multiplexeur fournit la sortie logique de test qui peut constituer l'entrée de l'élément de retard suivant. La sortie du tampon 61 est inversée par un inverseur 63 qui consti- tue une seconde entrée du multiplexeur 62. La sélection du multi- plexeur est commandée par un signal sur une ligne 64 fourni à partir de la bascule du type D 65. La bascule 65 est cadencée par le signal d'horloge interne int.clk. et a ses entrées de données connectées pour recevoir un signal bas. En cormmandant les signaux de la chaîne de balayage pendant le mode de test, le multiplexeur 62 peut être commandé pour permettre aux éléments de retard d'être individuellement rendus inverseurs ou non inverseurs sous la commande des vecteurs de test de balayage complet. Ces vec- teurs peuvent donc être produits et différenciés entre deux tra- jets quelconques dans la ligne à retard 20 et le multiplexeur 23 selon que la sortie est inversée ou non. De cette façon, le cir- cuit logique de test permet aux vecteurs d'analyse d'acquérir une possibilité de couverture de test de la ligne à retard. L'homnne de l'art notera que la description ci-dessus n'est pas limitée aux exemples particuliers décrits. Egalement, bien qu'un mode de réalisation préféré de la présente invention ait été décrit, on notera que l'invention n'est pas limitée à ce qui a été décrit. Au lieu de cela, la pré- sente invention s'étend sur toute la portée des revendications ci-après. REVENDICATIONS 1. Dispositif de suppression de décalage d'horloge numérique (12) pour synchroniser la phase d'un premier signal d'horloge (CLK1) sur la phase d'un second signal d'horloge (CLK2) qui comprend un retard de phase inconnu, le dispositif de sup- pression de décalage comprenant: une ligne à retard à prises multiples (20) connectée pour recevoir le premier signal d'horloge (CLK1) et comprenant une pluralité d'éléments de retard (21) appliquant chacun un re- tard respectif au premier signal d'horloge et fournissant un si- gnal d'horloge retardé respectif; un dispositif sélecteur pour sélectionner l'un des si- gnaux d'horloge retardés en réponse à un signal de commande; et un dispositif détecteur de phase (31) pour comparer la phase du signal d'horloge retardé choisi (DCLK1) à la phase du second signal d'horloge (CLK2) et fournir le signal de commande pour commander la sélection du signal d'horloge retardé ayant une relation de phase prédéterminée avec la phase du second signal d'horloge pour tenir compte ainsi du retard de phase inconnu. 2. Dispositif de suppression de décalage d'horloge nu- mérique selon la revendication 1, dans lequel le dispositif sélecteur comprend un compteur logique (35) pour recevoir le si- gnal de commande et ayant une borne d'entrée d'horloge qui reçoit le signal d'horloge retardé choisi pour cadencer ainsi le compteur; d'o il résulte que le compteur fournit un signal de comptage indicatif d'un signal d'horloge retardé respectif qui doit être choisi. 3. Dispositif de suppression de décalage d'horloge numérique selon la revendication 2, dans lequel le dispositif sélecteur comprend en outre un multiplexeur (23) ayant une entrée de commande connectée pour recevoir le signal de comptage en provenance du compteur et une pluralité d'entrées de retard rece- vant chacune l'un associé des signaux d'horloge retardés respec- tifs fournis par les éléments de retard de la ligne à retard (20); d'o il résulte que le multiplexeur commnande celle des en- trées de retard qui est connectée à la sortie du multiplexeur pour fournir ainsi le signal d'horloge retardé choisi. 4. Dispositif de suppression de décalage d'horloge numérique selon la revendication 3, dans lequel le multiplexeur (23) comprend en outre une première entrée connectée pour rece- voir le premier signal d'horloge (CLK1) et commnande celle de la première entrée ou des entrées retardées qui est connectée à la sortie du multiplexeur. 5. Dispositif de suppression de décalage d'horloge numérique selon l'une quelconque des revendications 1 à 4, dans lequel chaque élément de retard (21) a un numéro de prise associé par lequel l'élément de retard et son signal d'horloge retardé respectifs peuvent être sélectionnés, et dans lequel le dispo- sitif sélecteur est adapté à sélectionner un numéro de prise pour sélectionner ainsi le signal d'horloge retardé respectif associé à ce numéro de prise. 6. Dispositif de suppression de décalage d'horloge numérique selon la revendication 5, dans lequel le compteur logi- que (35) comprend un compteur à code de Gray qui incrémente ou décrémente le numéro de prise selon un code d'échelle de Gray. 7. Dispositif de suppression de décalage d'horloge numérique selon l'une quelconque des revendications 1 à 6, dans lequel le détecteur de phase comprend: des premier et second comparateurs de phase (50, 51) ayant chacun une première et une seconde entrée connectée pour recevoir le signal d'horloge retardé choisi (DCLK1) et le second signal d'horloge (CLK2), respectivement; dans lequel: le premier comparateur fournit un premier signal de commannde (CTRL1) indiquant que le signal d'horloge retardé choisi est plus rapide que le second signal d'horloge; et le second comparateur fournit un second signal de commande (CTRL2) indiquant que le signal d'horloge retardé choisi est plus lent que le second signal d'horloge. 8. Dispositif de suppression de décalage d'horloge numérique selon la revendication 7, dans lequel le premier compa- rateur de phase (50) comprend: une première bascule de type D (52) ayant une entrée d'horloge connectée pour recevoir le signal d'horloge retardé choisi (DCLK1) et une entrée de données connectée pour recevoir le second signal d'horloge (CLK2); une première pluralité de bascules de type D (53) connectées en série ayant chacune une entrée d'horloge connectée pour recevoir le premier signal d'horloge; et un premier circuit logique de commande connecté pour recevoir une sortie de chaque bascule de type D dans la série et ayant une sortie qui fournit le premier signal de commande (CrRLl). 9. Dispositif de suppression de décalage d'horloge numérique selon la revendication 7 ou 8, dans lequel le second comparateur de phase comprend: une seconde bascule de type D ayant une entrée d'hor- loge connectée pour recevoir le second signal d'horloge et une entrée de données connectée pour recevoir le signal d'horloge re- tardé choisi; une seconde pluralité de bascules de type D connectées en série ayant chacune une entrée d'horloge connectée pour rece- voir le premier signal d'horloge; et un second circuit logique de commande connecté pour recevoir une sortie de chaque bascule de type D de la série et ayant une sortie qui fournit le second signal de commnande (C'RL2). 10. Dispositif de suppression de décalage d'horloge numérique selon la revendication 8, dans lequel le premier cir- cuit logique de commande comprend une porte ET et fournit un pre- mier signal de commande indiquant que le signal d'horloge retardé choisi est plus rapide que le second signal d'horloge quand la sortie de chacune de la première pluralité de bascules de type D est à niveau haut. 11. Dispositif de suppression de décalage d'horloge numérique selon la revendication 9, dans lequel le second circuit logique de commande comprend une porte ET et fournit un second signal de commande indiquant que le signal d'horloge retardé choisi est plus lent que le second signal d'horloge quand la sor- tie de chacune de la pluralité de bascules de type D est à niveau haut. 12. Dispositif de suppression de décalage d'horloge numérique selon l'une quelconque des revendications 7 à 11, comprenant en outre: un troisième circuit logique ayant une première entrée connectée pour recevoir le premier signal de commande et une se- conde entrée connectée pour recevoir le second signal de commande et une sortie; dans lequel: la sortie du troisième circuit logique fournit un si- gnal de verrouillage quand le signal d'horloge retardé choisi est en phase avec le second signal d'horloge. 13. Dispositif de suppression de décalage d'horloge numérique selon l'une quelconque des revendications 1 à 12, dans lequel le dispositif sélecteur comprend en outre un moyen de validation ayant une entrée connectée pour recevoir le signal d'horloge retardé choisi et une sortie qui fourni un signal de validation à des intervalles prédéterminés pour permettre une sélection du numéro de prise. 14. Dispositif de suppression de décalage d'horloge numérique selon l'une quelconque des revendications 1 à 13, dans lequel le dispositif de sélection comprend en outre un dispositif d'inhibition de sélection connecté pour fournir un signal pour inhiber une sélection supplémentaire d'un élément de retard. 15. Dispositif de suppression de décalage d'horloge numérique selon l'une quelconque des revendications 1 à 14, dans lequel chaque élément de retard comprend en outre un circuit logique de test pour permettre à des vecteurs d'analyse d'attein- dre une couverture de test de la ligne à retard. 16. Dispositif de suppression de décalage d'horloge nu- mérique selon la revendication 2 ou l'une quelconque des reven- dications qui en dépend, dans lequel le compteur logique comprend en outre un dispositif de génération de drapeau de dépassement pour éviter un basculement de la valeur de compteur du maximum au minimum ou du minimum au maximum. 17. Dispositif de suppression de décalage d'horloge numérique selon la revendication 16, dans lequel le dispositif de génération de drapeau de dépassement commande la valeur du compteur pour décaler le signal de comptage indépendanTnmment du si- gnal de ccmrnande.