FR 2786579 A1 20000602 FR 9815634 A 19981130 4 2786579 Procédé et Dispositif de Calcul binaire de Reste d'une Division par un Facteur Correspondant à (2n - 1) La présente invention concerne le domaine de la division binaire de nombres entiers voire de nombres à virgule. Un problème récurrent dans le domaine du calcul, binaire ou non, est d'obtenir le quotient et le reste d'une division d'un nombre entier par un facteur entier, et plus généralement de connaître la divisibilité d'un nombre entier ou décimal par un facteur entier ou décimal.10 Le calcul numérique du quotient et du reste de la division de deux nombres binaires par un processeur présente des inconvénients notoires de lenteur et de mobilisation des capacités de calcul du processeur, car les algorithmes de division binaire procèdent par15 approximations successives bit par bit et nécessitent une multitude de cycles de multiplications, d'additions et d'incrémentations répétitives. On connaît plus particulièrement, des réalisations d'unités dédiées au calcul du reste de la division d'un nombre binaire par un facteur binaire déterminé, dans lesquelles des circuits combinatoires mettent en oeuvre des équations logiques permettant d'établir l'état de chaque bit du reste en fonction des divers états des bits du nombre à diviser. De telles réalisations ont l'inconvénient d'être particulièrement complexes à concevoir et de nécessiter un nombre élevé de portes logiques, d'autant plus élevé que les nombres à diviser occupent un format binaire étendu. De façon surprenante, l'invention propose en cas de division par un facteur correspondant à 2n-1, de calculer le reste de la division d'un nombre binaire simple par ce facteur 2n-1, en décomposant l'expression binaire du nombre en modules de n bits et en additionnant les modules de n bits entre eux, tout en prévoyant d'ajouter chaque bit de retenue (bit d'un résultat d'addition dépassant le format modulaire de n bits) au résultat d'addition, en bit de poids faible. L'invention s'applique au calcul de reste d'une division, comme au test de divisibilité, d'un nombre binaire par un facteur 2n-1, c'est-à-dire un facteur correspondant à une puissance entière de deux diminuée d'une unité, facteurs tels que trois (22-1), sept (23- 1), quinze (24 -1), trente-et-un (25-1) etc. En outre, l'invention s'étend au test de divisibilité d'un nombre par un entier sous-multiple d'un facteur 2n-l, entiers tels que cinq ([24-1]/3), neuf ([26-1]/7), onze ([21 - 1] /31), dix-sept ([28-1] /15) etc. Enfin, l'invention prévoit de combiner de tels tests de divisibilité avec des tests de divisibilité du nombre binaire par un facteur 2P, tels que les facteurs deux (21), quatre (22), huit (23), seize (24)... pour connaître la divisibilité par d'autres entiers, tels que six (trois fois deux), dix (cinq fois deux), douze (trois fois quatre), quatorze (sept fois deux) etc. L'invention est obtenue en mettant en oeuvre un procédé de calcul binaire de reste d'une division d'un nombre exprimé en format binaire simple par un facteur correspondant à une puissance entière de deux diminuée d'une unité, le procédé comportant des étapes consistant à: - démembrer l'expression binaire du nombre en modules binaires, chaque module comportant un nombre de bits égal à ladite puissance entière, - additionner les modules binaires entre eux avec calcul de retenue, et - ajouter chaque retenue à l'addition, pour obtenir un résultat correspondant au reste. Il est prévu d'annuler le reste lorsque le résultat de l'addition est égal au facteur. Il est prévu que les modules binaires soient additionnés deux à deux en plusieurs opérations, chaque opération d'addition de deux modules binaires ayant pour résultat un nouveau module binaire à additionner ainsi qu'un bit de retenue à ajouter au bit de poids faible lors de l'opération suivante. Il est prévu une étape préliminaire consistant à exprimer le nombre dans un format binaire comportant un nombre de bits multiple de la puissance entière. L'invention prévoit aussi un procédé de test de divisibilité d'un nombre par un facteur correspondant à une puissance entière de deux diminuée d'une unité, qui met en oeuvre le procédé de calcul binaire de reste d'une division et une étape consistant à tester si le reste est nul. L'invention prévoit encore, un procédé de test de divisibilité d'un nombre par un entier sous-multiple d'un facteur correspondant à une puissance entière de deux diminuée d'une unité, qui met en oeuvre le procédé de calcul binaire de reste d'une division du nombre exprimé en format binaire simple par ledit facteur et une étape consistant à tester si le résultat a une valeur nulle ou une valeur multiple dudit entier. L'invention prévoit enfin un procédé de test de divisibilité d'un nombre par un entier, qui met en oeuvre le procédé de test de divisibilité dudit nombre par un facteur correspondant à une puissance entière de deux diminuée d'une unité, ou par un entier sous- multiple d'un tel facteur et une étape de test de divisibilité dudit nombre par un facteur correspondant simplement à une puissance entière de deux. L'invention est réalisée d'autre part, avec un dispositif de calcul binaire de reste d'une division d'un nombre exprimé en format binaire simple par un facteur correspondant à une puissance entière de deux diminuée d'une unité, le dispositif comprenant: - des moyens pour additionner des membres de l'expression binaire du nombre, chaque membre comportant un nombre de bits égal à ladite puissance entière, les moyens pour additionner étant aptes à un calcul de retenue, et - des moyens pour ajouter chaque bit de retenue à un bit de poids faible de l'addition, afin d'obtenir un résultat correspondant au reste. Selon le mode de réalisation préférée de l'invention, le dispositif comprend plusieurs additionneurs, chaque membre de l'expression binaire du nombre étant appliqué sur un port d'entrée d'un additionneur avec sortie de retenue, ayant un port de sortie appliqué sur un port d'entrée d'un autre additionneur, chaque sortie de retenue d'additionneur étant appliquée en entrée de retenue d'un autre additionneur. D'autres caractéristiques et avantages de l'invention appraraîtront dans la description et les dessins de modes de réalisation qui vont suivre, donnés uniquement à titre d'exemples non-limitatifs; sur les dessins annexés: - la figure 1 représente un diagramme de principe de calcul binaire de reste de division d'un nombre par un facteur correspondant à une puissance entière de deux diminuée d'une unité (2n-l1), selon l'invention, - les figures 2A et 2B représentent deux variantes de schéma de dispositif de calcul binaire de reste de division d'un nombre par un facteur trois (22- 1), selon l'invention, - la figure 3 représente un schéma de dispositif de calcul binaire de reste de division d'un nombre par un facteur sept (23-1), selon l'invention, - la figure 4A représente un schéma de dispositif de calcul binaire de reste de division d'un nombre par un facteur quinze (24-1), selon l'invention, - la figure 4B schématise un moyen de test qui s'associe au dispositif de la figure 4A pour former un dispositif de test de divisibilité d'un nombre par un facteur quinze (24- 1), selon l'invention, - la figure 5 représente un schéma de dispositif de test de divisibilité d'un nombre par cinq, entier sous- multiple du facteur quinze (24-1), selon l'invention, - les figures 6A à 6I représentent d'après l'invention, des diagrammes de systèmes de divisibilité d'un nombre par les entiers allant de deux à dix respectivement, et - la figure 7 représente un diagramme séquentiel de processus de calcul binaire de reste d'une division d'un nombre par un facteur (2n-l1), selon l'invention. Dans la suite de la description, l'utilisation de certains termes est réservée pour éviter des confusions: - " Nombre " désigne le dividende d'un calcul binaire de division ou d'un test de divisibilité en cours, - " Facteur " désigne un diviseur ayant une valeur déterminée parmi l'ensemble des valeurs entières de 2n- l 2 -1, - " Entier " désigne un diviseur dont la valeur ne correspond pas à 2n-1. Le diagramme de la figure 1 schématise la suite d'opérations d'un processus de calcul binaire de reste de la division d'un nombre N par un facteur 2n-1 déterminé, selon l'invention. Le nombre N à diviser se présente initialement sous forme d'une séquence de bits (N1,N2....Nm) au nombre de m. Cette expression binaire du nombre N est d'abord démembrée en modules binaires, ici référencés A, B, E, H. Chaque module est constitué d'une suite de n bits faisant partie de l'expression binaire du nombre N, mais sans avoir isolément une signification particulière. Ainsi, les n bits de poids faible N1,N2,....,Nn du nombre binaire N constituent le premier module A1,A2,...,An. Les n bits de poids immédiatement supérieur Nn+1...,N2n du nombre N consituent le module suivant B1,B2,.... Bn. Par suite, le dernier module H comporte les bits de poids forts...,Nm du nombre N. Lorsque le format binaire m du nombre N n'est pas multiple du format binaire n des modules, les bits de poids fort...,Nm seront complétés par des bits nuls afin de constituer un module de n bits H1,H2,...,Hn. Après démembrement, l'invention prévoit d'additionner les modules binaires A, B, E, H entre eux. Un tel calcul est de préférence effectué par étapes d'addition élémentaires de deux modules. Ainsi sur l'exemple de la figure 1, la première opération consiste à additionner les deux modules binaires de poids faibles A et B pour obtenir un nouveau module binaire C. Il faut remarquer que l'opération d'addition est effectuée dans le format binaire de n bits, c'est-à- dire que le résultat se présente sous forme d'un module de n bits Cl,C2,..., Cn et d'un bit C' de retenue. Curieusement, l'invention prévoit lors de l'opération d'addition suivante, d'ajouter la retenue C' au bit de poids faible Cl/El d'un module. Lors de la première opération par contre, il n'y a généralement pas de retenue 0 à incorporer à l'addition. La deuxième opération consiste donc à additionner la retenue C', le nouveau module C1,C2,...,Cn résultant de la première opération et le module suivant E1,E2,...,En du nombre binaire N. Le résultat de la deuxième opération d'addition fournit encore un nouveau module de n bits F1,F2,...,Fn et une retenue F'. Notons que la retenue F' devrait comporter un seul bit à condition qu'il n'ait pas été ajouté de retenue 0 lors de la première opération si bien que le module Cl,C2,.. .,Cn est strictement inférieur à la valeur binaire 1,1,... 1,l qui correspond justement à la valeur du facteur 2n-1. Pour incorporer tous les modules binaires A, B, E et H issus du démembrement du nombre N, il est prévu d'effectuer, de façon récurrente identique à la deuxième opération, d'autres opérations d'addition de modules F1,F2,..., Fn et H1,H2,...Hn avec ajout de bit de retenue F, jusqu'à obtenir un dernier module de n bits I1,I2,,.,In et un bit de retenue I'. Enfin, il est prévu d'ajouter ce bit de retenue I' au bit de poids faible Il du dernier module I1,I2,-..,In lors d'une dernière opération d'addition. On notera que cette dernière petite addition ne devrait pas fournir de retenue X puisque le dernier module IlI2....In est normalement strictement inférieur à la valeur binaire 1,1,....,1 du facteur. Le résultat de l'addition L1,L2,....,Ln se présente donc bien dans le format modulaire de n bits. De façon surprenante et avantageuse, selon l'invention, le module L1,L2,...,Ln résultant de l'addition correspond au reste recherché. Cependant, il reste à mettre en forme ce résultat, pour exprimer correctement le reste de la division. En effet, si le résultat L1,L2,... ,Ln atteint la valeur 1,1....1, il est égal au facteur de division 2n-1 lui- même. Dans ce cas, il faut considérer que le reste est nul. De préférence, donc, le procédé selon l'invention met en oeuvre une étape de test complémentaire, dans laquelle: * si le résultat d'addition est égal au facteur 2n-1 c'est-à-dire si le module de n bits L1,L2,...,Ln ne comporte pas de bit nul, on impose une valeur nulle 0,0,...,0 au reste Z1,Z2,...,Zn. * lorsque le module de n bits L1,L2,..., Ln comporte au moins un bit nul, c'est-à-dire lorsque le résultat d'addition L est inférieur au facteur 2n- 1, la valeur du reste Z recherchée est égale à la valeur du résultat d'addition L. On transcrit alors, le module de n bits L1,L2,... Ln de résultat d'addition dans le module Z1,Z2.... Zn représentant le reste du calcul binaire de la division effectuée. Les tableaux des pages suivantes donnent des exemples numériques d'élaboration de calculs binaires de reste de division de divers nombres par quelques facteurs 2n-1 correspondant à une puissance entière de deux diminuée d'une unité selon l'invention. Chaque tableau donne, pour un facteur n déterminé et pour les nombres entiers compris entre zéro et seize, la présentation et le résultat des opérations d'addition, de test, ainsi que le reste obtenu. Le tableau I concerne la division binaire par le facteur trois (22-1) correspondant au format binaire n=2. Le tableau II concerne la division binaire par le facteur sept (23-l) correspondant au format binaire n=3. Le tableau III concerne la division binaire par le facteur quinze (24-1) correspondant au format binaire n=4. En outre, le tableau IV donne des exemples numériques d'opérations et de résultats de test de divisibilité des nombres entiers compris entre zéro et seize par l'entier cinq sous-multiple du facteur quinze (24-1), obtenus par un procédé selon l'invention, procédé de test de divisibilité qui sera détaillé par la suite. On vérifie aisément à la lecture de ces tableaux, que le procédé de calcul binaire de reste d'une division selon l'invention fournit des restes binaires conformes à ce qui est attendu selon les connaissances courantes de calcul. La démonstration théorique d'une telle propriété n'est pas l'objet de la présente. Elle pourra être vérifiée par récurrence ou tout autre méthode mathématique. TABLEAU I Calcul binaire de reste de division d'un nombre par trois (Facteur 22-1) Reste de Expression numérique Addition Résultat Test la division Nombre par trois déci- hexa. binaire n = 2 bits Retenue Module Ajout (22-1) male ' I 1+1' Zéro O 00 00000000 00+00+00+00 O 00 00 - 00 (nul) Un 1 01 00000001 00+ 00+00+01 O 01 01 - 01 (un) Deux 2 02 00000010 00+00+00+10 O 10 10 - 10 (deux) Trois 3 03 00000011 00+00+00+11 O il 11l + 00 (nul) Quatre 4 04 00000100 00+00+01+00 O OI O 01 (un) Cinq 5 05 00000101 00+00+01+01 O 10 10 I - 10 (deux) Six 6 06 00000110 00+00+01+10 O il Il + 00 (nul) Sept 7 07 00000111 00+ 00+01+11 I 00 - 01 (un) Huit 8 08 00001000 00+00+10+00 O 10 10 - 10 (deux) Neuf 9 09 00001001 00+00+10+01 O il Il + 00 (nul) Dix 10 OA 00001010 00+00+10+10 1 00 01 - 01 (un) Onze il OB 00001011 00+00+10+11 1 01 10 - 10(deux) Douze 12 OC 00001100 00+00+11+00 O il Il + 00 (nul) Treize 13 OD 00001101 00+00+11+01 1 00 01 - 0 1 (un) Quatorze 14 0E 00001110 00+00+11+10 1 01 10 - 10(deux) Quinze 15 OF 00001111 00+00+11+11 I 10 Il + 00 (nul) Seize 16 10 00010000 00+01+00+00 O 01 01 01 (un) Etc........................................... .......... TABLEAU II Calcul binaire de reste de division d'un nombre par sept (Facteur 23-1) Reste de la Expression numérique Addition Résultat division Nombre Test par sept déci- hexa. binaire n = 3 bits Retenue Module Ajout (23-1) maie _ _ _ _ _ ___F F F+F' Zéro O 00 00000000 00+000+000 O 000 000 000 (nul) Un 1 l01 00000001 00+ 000+001 O 001 001 001 (un) Deux 2 02 00000010 00+000+010 O 010 010 010 (deux) Trois 3 03 00000011 00+000+011 O 011 011 - 01 1 (trois) Quatre 4 04 00000100 00+000+100 O 100 100 - 100 (quatre) Cinq 5 05 00000101 00+000+101 0 101 101 - 101 (cinq) Six 6 06 00000110 00+ 000+110 0 110 110 - 110 (six) Sept 7 07 00000111 00+000+111 0 111 111 + 000 (nul) Huit 8 08 00001000 00+001+000 O 001 001 - 001 (un) Neuf 9 09 00001001 00+001+001 O 010 010 - 010 (deux) Dix 10 OA 00001010 00+001+010 0 011 011 - 011(trois) Onze 11 OB 00001011 00+001+011 O 100 100 - 100 (quatre) Douze 12 OC 00001100 00+001+100 O 101 101 - 101 (cinq) Treize 13 OD 00001101 00+001+101 0 110 110 - l10(six) Quatorze 14 0E 00001110 00+001+110 O 111 111 + 000 (nul) Quinze 15 OF 00001111 00+001+111 000 001 - 001(un) Seize 16 10 00010000 00+010+000 O 010 010 - 010 (deux) Etc......................................... .......DTD: TABLEAU III Calcul binaire de reste de division d'un nombre par quinze (Facteur 24- 1) Reste de Expression numérique Addition Résultat Test la division Nombre par sept déci- hexa. binaire n = 4 bits Retenue Module Ajout (24-1) male C' C C+C' Zéro O 00 00000000 0000+0000 0 0000 0000 0000 (nul) Un 1 01 00000001 0000+0001 0O 0001 0001 0001 (un) Deux 2 02 00000010 0000+0010 O 0010 0010 0010 (deux) Trois 3 03 00000011 0000+0011 0O 0011 0011 0011 (trois) Quatre 4 04 00000100 0000+0100 O 0100 0100 0100 (quatre) Cinq 5 05 00000101 0000+0101 O 0101 0101 0101 (cinq) Six 6 06 00000110 0000+0110 0 0110 0110 - 0110(six) Sept 7 07 00000111 0000+0111 0O 0111 0111 0111(sept) Huit 8 08 00001000 0000+1000 0 1000 1000 - 1000 (huit) Neuf 9 09 00001001 0000+1001 0 1001 1001 - 1001 ____ __________ _______ ___(neuf) Dix 10 OA 00001010 0000+ 1010 O 1010 1010 - 1010(dix) Onze 11 OB 00001011 0000+1011 0O 1011 1011 - 1011 (onze) Douze 12 oC 00001100 0000+1100 0 1100 1100 - 1100 (douze) Treize 13 OD 00001101 0000+1101 0 1101 1101 - 1101 _______ ____________________ ________ (treize) Quatorze 14 0E 00001110 0000+1110 lOO 0 1110 - 1110 ________ ___ __ __(quatorze) Quinze 15 OF 00001111 0000+1111 0 1111 1111 + 0000 (nul) Seize 16 10 00010000 0001+0000 O 0001 0001 - 0001 (un) E tc. ............................................ TABLEAU IV Test de divisibilité d'un nombre par cinq, entier sous-multiple de quinze (tiers du Facteur 24-1) Expression numérique Addition Résultat Test de Nombre d'addition divisibilité déci- hexa. binaire n = 4 bits Retenue Module Ajout male C' C C+C' Zéro O 00 00000000 0000+0000 O 0000 0000 positif Un I 01 00000001 0000+0001 O 0001 0001 négatif Deux 2 02 00000010 0000+0010 O 0010 0010 négatif Trois 3 03 00000011 0000+0011 O 0011 0011 négatif Quatre 4 04 00000100 0000+ 0100 O 0100 0100 négatif Cinq 5 05 00000101 0000+0101 0 0101 0101 positif Six 6 06 00000110 0000+0110 O 0110 0110 négatif Sept 7 07 00000111 0000+0111 O 0111 0111 négatif Huit 8 08 00001000 0000+1000 O 1000 1000 négatif Neuf 9 09 00001001 0000+1001 O 1001 1001 négatif Dix 10 OA 00001010 0000+1010 O 1010 1010 positif Onze 1il OB 00001011 0000+1011 O 1011 1011 négatif Douze 12 OC 00001100 0000+ 1100 O 1100 1100 négatif Treize 13 OD 00001101 0000+1101 O 1101 1101 négatif Quatorze 14 0E 00001110 0000+1110 O 1110 1110 négatif Quinze 15 OF 00001111 0000+1 0 111I1 1111 positif Seize 16 10 00010000 0001+0000 0 0001 0001 négatif E tc............................................... Maintenant, des exemples de réalisation de dispositifs de calcul binaire mettant en oeuvre un tel processus de calcul de reste d'une division vont être exposés. La figure 2A montre un schéma fonctionnel de dispositif de calcul binaire de reste d'une division d'un nombre par un facteur trois, soit n=2. Dans cet exemple de réalisation, les nombres sont exprimés dans un format binaire limité à huit bits N1 à N8. Le dispositif comprend une série d'additionneurs 21 à 24 de format deux bits puisque n vaut 2, bien qu'un format binaire supérieur puisse être utilisé. Les additionneurs 21, 22 et 23 sont, de préférence, des additionneurs à deux ports d'entrée 2 bits, avec entrée et sortie de retenue. La première paire de bits N1, N2 et la deuxième paire de bits N3, N4, les moins significatifs de la série de bits du nombre N à diviser sont appliqués respectivement sur le premier port d'entrée A1,A2 et le second port d'entrée B1,B2 d'un premier additionneur 21. L'entrée de retenue A du premier additionneur est mise à l'état logique nul 0. Les deux bits C1 et C2 du port de sortie de l'additionneur 21 sont reliés directement et respectivement à deux bits D1 et D2 de port d'entrée d'un deuxième additionneur 22. La sortie de bit de retenue C' du premier additionneur est avantageusement reliée à l'entrée de bit de retenue D du deuxième additionneur 22. Conformément à la deuxième opération schématisée sur la figure 1, une troisième paire de bits N5,N6 du nombre N à diviser est appliquée sur l'autre port d'entrée El, E2 du deuxième additionneur 22. Par suite, le port de sortie Fi, F2 et la sortie de retenue F' du deuxième additionneur 22 sont reliés au port d'entrée Gl, G2 et à l'entrée de retenue G d'un troisième additionneur 23. L'autre port d'entrée H1, H2 du troisième additionneur reçoit la dernière paire de bits N7, N8 du nombre N à diviser. Un quatrième et dernier additionneur 24 reçoit simplement, les deux bits Il, I2 du port de sortie et le bit de retenue I'du troisième additionneur 23. De préférence, comme schématisé en traits pleins sur la figure 2A, le dernier additionneur 24 est constitué d'un demi-circuit d'addition. Cependant, comme schématisé en traits pleins sur la figure 2B, si le circuit d'additionneur 25 présente un second port d'entrée K1, K2, il peut être mis à 0 et/ou recevoir la retenue I' en bit de poids faible Kl. Les deux bits L1 et L2 du port de sortie du demi- additionneur 24 fournissent ainsi le résultat binaire d'addition de tous les modules deux bits du nombre N augmenté des retenues intermédiaires. Ensuite, le dispositif selon l'invention comporte de préférence, des moyens de décodage 26 ou de test, pour détecter si le résultat d'addition est égal au facteur trois (22-1) de la division. Le décodeur 26 à deux bits U1,U2 du dispositif de division par trois de la figure 2 détecte donc si les deux bits L1,L2 de résultat des additionneurs 21 à 24 atteignent le code binaire 11, correspondant à la valeur trois. La sortie V du décodeur est appliquée sur une borne W d'initialisation d'un étage-tampon 27 de format deux bits. L'étage de sortie 27 doit effectuer une fonction de transfert du résultat d'addition en sortie, et dans certaines éventualités, une fonction de remise à zéro de la sortie. L'étage 27 est constitué d'un étage- tampon (en anglais " buffer ") de préférence à un registre. De façon avantageuse, le dispositif selon l'invention, ne comporte ainsi aucun élément de mémorisation. L'étage-tampon 27 recopie normalement le résultat d'addition L1,L2 reçu par son port d'entrée W1, W2 sur un port de sortie X1,X2, sauf en cas d'initialisation par le signal V du décodeur 26 auquel cas le port de sortie X1,X2 est remis à zéro 00. La sortie X1,X2 de l'étage-tampon 27 fournit ainsi le reste Z1,Z2 recherché, de la division binaire du nombre par le facteur trois (22-1). Ainsi, les moyens de décodage et de transfert, selon l'invention, permettent avantageusement d'annuler le reste Z1,Z2 lorsque le résultat d'addition est égal au facteur 2 n-1 de division et sinon, d'identifier le reste Z1,Z2 au résultat L1,L2 d'addition. Un avantage du dispositif selon l'invention est qu'il comprend un faible nombre de composants de circuit électronique. On note que le nombre d'additionneurs 21 à 24 du circuit s'identifie au nombre de modules A, B, E, H issus de l'expression binaire du nombre N à diviser, qui est sensiblement égal au rapport du nombre de bits du nombre N par le format binaire n correspondant au facteur (2n-l1) de division. Toutefois, cette représentation d'une réalisation de dispositif selon l'invention à partir de composants discrets (additionneurs, décodeur et étage-tampon), est essentiellement schématique. Le dispositif de calcul binaire de reste de division est de préférence réalisé sous forme de circuit à portes logiques, ou encore plus techniquement, sous forme de circuit à transistors, prévus pour effectuer les fonctions d'additions, d'ajout, de transfert et de décodage ou de test exposés précédement. Il faut noter d'ailleurs, qu'il existe de multiples variantes de dispositif selon l'invention à la portée de l'homme du métier. La figure 2B schématise par exemple, un dispositif de calcul binaire de reste de division par un facteur trois (n=2), semblable à celui de la figure 2A, à la différence que les additionneurs 21, 22, 23 et 25, au lieu d'être connectés en série, sont reliés de façon arborescente. Le deuxième additionneur 22, disposé en parallèle du premier additionneur 21, reçoit, à l'instar de celui-ci, deux paires de bits N5,N6 et N7,N8 du nombre à diviser, sur deux ports d'entrée D1,D2 et E1,E2. Les ports de sortie C1,C2 et F1,F2 des deux premiers additionneurs 21 et 22 sont ensuite appliqués respectivement sur les ports d'entrée G1,G2 et H1,H2 du troisième additionneur 23. Dans la disposition de la figure 2B, un bit de retenue, C' par exemple, d'un des deux premiers additionneurs 21, 22 peut être appliqué en entrée de retenue D de l'autre des deux additionneurs 22, 21, tandis que l'autre bit de retenue, F' par exemple, est transmis en entrée de retenue G de l'additionneur 23 de niveau suivant. On peut remarquer qu'un bit de retenue peut être ajouté à un niveau d'addition quelconque, sauf à un niveau d'addition précédent (risque d'état métastable). Un avantage d'une telle variante de réalisation est la rapidité de calcul puisque certaines additions sont effectuées en parallèle et que la chaîne de calcul est raccourcie. On vérifiera aisément que les réalisations illustrées en figures 2A, 2B, de dispositif de calcul binaire de reste d'une division par trois, permettent d'effectuer des opérations et d'obtenir des résultats conformes au tableau I et à la mise en oeuvre du processus exposé précédement dans le cas o le format n prend la valeur deux. La figure 3 montre une réalisation de dispositif de calcul binaire de reste d'une division d'un nombre par un facteur sept (23-1) correspondant à un format n de trois bits, selon l'invention. Le dispositif comprend alors deux additionneurs 31 et 32 de format trois bits reliés en série ainsi qu'un demi- additionneur 33 trois bits. Comme le nombre N à diviser est encore dans cet exemple de réalisation, exprimé sur huit bits Ni à N8, format binaire non-multiple de trois, il convient d'ajouter un bit nul 0 au bit de poids fort N8 pour former trois modules de trois bits N1,N2,N3, N4,N5,N6 et N7,N8,0 appliqués sur les ports d'entrée A1,A2,A3, Bl,B2,B3 et E1,E2,E3 des additionneurs 31 et 32. Par suite, le décodeur 36 à trois bits U1,U2,U3 du dispositif de division par sept détecte si les bits Il, I2, I3 de résultat de la série d'additionneurs 31, 32 et 33 atteignent le code binaire 111, correspond à la valeur sept du facteur de division (23-1). Dans ce cas, le signal V du décodeur 36 force à zéro l'état des trois bits de l'étage-tampon 37. En dehors de ce cas de remise à zéro 000, l'étage-tampon 37 transfère le résultat d'addition Il,I2,I3 vers la sortie de reste Zl,Z2,Z3. On vérifiera aisément que la réalisation illustrée figure 3, de dispositif de calcul binaire de reste d'une division par sept, permet d'effectuer des opérations et d'obtenir des résultats conformes au tableau II et à la mise en oeuvre du processus précédent dans le cas d'un format binaire n de valeur trois. La figure 4a montre une autre réalisation de dispositif de calcul binaire de reste d'une division d'un nombre N par un facteur quinze (24-1) correspondant à un format n de quatre bits, selon l'invention. Comme le nombre à diviser comporte toujours, dans cet exemple de réalisation, huit bits N1 à N8, le dispositif comprend simplement deux additionneurs 41 et 42 de format quatre bits. Plus précisément, le dispositif comprend un additionneur 41 recevant les deux modules de quatre bits N1-N4 et N5-N8 sur les ports d'entrée A1-A4 et B1-B4, l'additionneur ayant des sorties C1-C4 et C' reliées en entrées D1-D4 et D d'un demi-additionneur 42. Le décodeur 46 quatre bits du dispositif remet à zéro le reste Z1-Z4 retranscrit en sortie X1-X4 de l'étage-tampon 47 lorsque le résultat d'addition F1-F4 atteint le code 1111 correspondant à la valeur quinze du facteur (24-1) de division. On vérifiera encore que la réalisation illustrée figure 4A de dispositif de calcul binaire de reste d'une division par quinze permet d'effectuer des opérations et d'obtenir des résultats conformes au tableau III et à la mise en oeuvre du processus selon l'invention, dans le cas d'un format binaire n de valeur quatre. Dans les exemples de réalisation exposés dans la présente, on considère que le nombre N à diviser a un format binaire de huit bits. Cependant, il est clair que l'invention s'applique au calcul binaire de reste de division des nombres d'expression binaire N1-Nm, quel que soit leur format binaire m. De plus, il a été envisagé jusqu'ici de diviser des nombres entiers positifs. Cependant, un nombre entier négatif pourra être divisé en modifiant, de façon préliminaire son expression binaire pour obtenir l'expression du nombre opposé. Une telle modification consiste par exemple, à inverser l'état de chaque bit de l'expression binaire, puis à ajouter une unité (opération dite de " complément à deux "). Après le calcul du reste, une modification complémentaire rétablira le signe négatif du reste. Il peut même être envisagé de diviser un nombre à virgule dans le domaine binaire, selon l'invention. De façon générale, le calcul binaire de reste de division, selon l'invention, peut être appliqué à tout nombre exprimé en format binaire simple. L'invention prévoit en outre de réaliser un dispositif de test de divisibilité d'un nombre par un facteur (2n-l) correspondant à une puissance entière de deux diminuée d'une unité. La figure 4B associée à la figure 4A montre ainsi, qu'en associant des moyens de test ou de décodage 48 du reste X4-X1 obtenu avec le dispositif de calcul binaire de reste d'une division d'un nombre par un facteur quinze (24-1), on réalise un dispositif de test de divisibilité du nombre par le facteur quinze. Le décodeur 48 à quatre bits Y1-Y4 illustré figure 4B permet en effet de détecter si le reste X1-X4 obtenu précédement est nul, ce qui permet de savoir si le nombre binaire N est un multiple entier de quinze, qui est la valeur (2n-l) du facteur de la division de la figure 4. De façon équivalente des moyens de test ou de décodage (non illustrés) peuvent être disposés directement en sortie F1-F4 de résultat d'addition pour détecter si le résultat est nul ou égal à quinze, la valeur du facteur 24-1, ce qui revient à savoir si le nombre binaire N est un multiple entier du facteur de division (24-). En somme, l'invention permet de calculer le reste d'une division ou de tester la divisibilité d'un nombre binaire N par les facteurs suivants: éventuellement l'unité (cas élémentaire n=l), - trois (cas n=2, exposé précédement), - sept (cas n=3, exposé précédement), - quinze (cas n=4, exposé précédement), - trente et un (cas n=5), - soixante-trois (cas n=6), - cent vingt-sept (cas n=7), - deux cent cinquante-cinq (cas n=8), - cinq cent onze (cas n=9), - mille vingt-trois (cas n=10), et - tout facteur correspondant à 2n-1, avec n entier strictement positif. Toutefois, l'invention a une portée beaucoup plus étendue que la divisibilité par l'ensemble des facteurs n 2n-1 correspondant à une puissance entière de deux diminuée d'une unité. De façon surprenante encore, l'invention permet de tester la divisibilité d'un nombre binaire par tout entier sous-multiple d'un des facteurs 2 -1 de cet ensemble. Ainsi, par exemple, le facteur quinze correspondant à 2 -1, n'est pas premier. Il se décompose sous la forme trois fois cinq. Un test de divisibilité par cinq peut alors être effectué en mettant en oeuvre le procédé ou le dispositif de calcul binaire de reste de division par quinze selon l'invention. La figure 5 illustre ainsi une réalisation de dispositif de test de divisibilité d'un nombre N par cinq, entier sous-multiple du facteur quinze (24-1). En premier lieu, le dispositif intègre un circuit d'additionneurs 51, 52 de format quatre bits, semblable à celui de la figure 4, qui effectuent un calcul binaire de reste de division d'un nombre binaire N par le facteur quinze (24 -1). Des moyens de test ou de décodage 53 à 56 reçoivent le résultat F1-F4 fourni par les additionneurs 51, 52. On considère que chaque décodeur 53, 54, 55, 56 détecte dans le résultat F1- F4 d'addition, respectivement l'un des codes suivants: - code 0000 correspondant à un résultat nul, - code 0101 correspondant à un résultat de valeur cinq, - code 1010 correspondant à un résultat de valeur dix, et - code 1111 correspondant à un résultat de valeur quinze. Tous les cas de divisibilité de nombre N par l'entier cinq sont alors détectés. Le tableau IV qui précède indique ainsi des résultats partiels, pour les nombres allant de zéro à seize, de test de divisibilité par cinq, obtenus par un procédé ou un dispositif, selon l'invention. La réalisation de dispositif de test de divisibilité par cinq représentée figure 5 comporte donc quatre décodeurs 53, 54, 55 et 56 ayant des ports d'entrée quatre bits 01-04, Q1-Q4, S1-S4, et U1-U4 reliés au port de sortie F1-F4 de résultat d'addition par le facteur quinze, selon l'invention. Suivant l'exemple de réalisation de la figure 5, les décodeurs 53 à 56 peuvent être constitués d'éléments de portes combinatoires, tel qu'une porte 53 effectuant une opération logique de type NON OU (" NOR ", selon l'acronyme anglais) ou encore une porte 56 effectuant une opération logique de type ET (type " AND "). Les quatre décodeurs 53, 54, 55 et 56 ont respectivement des sorties P, R, T et V appliquées en entrées Y1',Y2',Y3',Y4' d'un autre élément combinatoire 59, par exemple une porte effectuant une opération logique de type OU, pour fournir un signal Z' de résultat de test de divisibilité sur un seul bit. Il apparaît donc que la division binaire par quinze selon l'invention permet de tester la divisibilité par cinq et permettrait aussi de tester la divisibilité par trois, si le recours au calcul direct de reste de division par 2 -1, selon l'invention n'existait pas. En énumérant les facteurs 2 n-1 de division prévus par l'invention, il apparaît avantageusement des possibilités illimitées de test de divisibilité par d'autres entiers. Voici quelques exemples: - le facteur de division soixante-trois (26-1) permet de tester la divisibilité par neuf (et éventuellement par sept), - le facteur de division deux cent cinquante-cinq (28- 1) permet de tester la divisibilité par dix-sept (voire par quinze), - le facteur de division mille vingt-trois (21 -1) permet de tester la divisibilité par onze (voire par trente-et-un et par trois). - d'autres facteurs 2n-1 (non premiers) permettent d'envisager des test de divisibilité par d'autres entiers, chaque entier étant sous- multiple d'un des facteurs (2n-l). Pour récapituler, l'invention permet de tester directement la divisibilité par trois (22-1), par cinq ([24-1]/3), par sept (23-1), par neuf ([26-1]/7) par d'autres facteurs (2n-l1) et par d'autres entiers ([2n- 1]/X) sous-multiples de facteur (2n-l). Mais, l'invention permet encore de tester indirectement la divisibilité par des entiers qui sont multiples de 2n-1 ou multiples de diviseurs de 2n-1. Dans ce but, il est prévu, selon l'invention de combiner un test de divisibilité d'un nombre binaire par un facteur correspondant à 2n-l, tel qu'exposé précédement, avec un test de divisibilité dudit nombre binaire par un autre facteur correspondant simplement à 2P. On peut ainsi connaître la divisibilité d'un nombre binaire par les entiers suivants: - six, en combinant les tests de divisibilité par deux (21) et par trois (22-1), selon l'invention, - dix, en combinant les tests de divisibilité par deux (21) et par cinq ([24-1]/3), selon l'invention, douze, en combinant les tests de divisibilité par quatre (22) et par trois (22-1), selon l'invention, - quatorze, en combinant les tests de divisibilité par deux (21) et par sept (23-1), selon l'invention, - d'autres entiers pairs. En effet, il est aisé de tester la divisibilité d'un nombre binaire N par un facteur 2P correspondant simplement à une puissance entière m de deux. Il suffit de décoder ou de tester si les p bits de poids faible du nombre binaire N sont tous nuls. A titre d'illustration numérique, en décodant le bit de poids faible ou les deux, trois, quatre... bits de poids faible de l'expression binaire du nombre N, on teste ainsi respectivement la divisibilité par deux (2'), ou par quatre (22), par huit (23), par seize (2) etc. Les moyens de test de divisibilité par un facteur correspondant simplement à 2p, sont constitués généralement par des éléments combinatoires effectuant une opération logique de type NON OU (type " NOR " en anglais) entre les p bits de poids faible; un tel élément combinatoire se réduit à un inverseur de bit de poids faible dans le cas du test de divisibilité par deux (21). Les figures 6A à 6I montrent de façon synthétique comment tester la divisibilité de nombres par une série d'entiers, selon l'invention et avec les moyens exposés précédement. La figure 6A schématise un moyen de test de divisibilité par deux, constitué d'un inverseur. La figure 6B schématise un système de test de divisibilité par trois, comprenant un dispositif tel qu'illustré figure 2, et un décodeur, selon l'invention. La figure 6C schématise un moyen de test de divisibilité par quatre, constitué d'une porte NOR à deux entrées. La figure 6D schématise un système de test de divisibilité par cinq, comprenant un dispositif tel qu'illustré figure 4 ou 5, avec des décodeurs, selon l'invention. La figure 6E schématise un système de test de divisibilité par six, combinant un test de divisibilité par deux et un test de divisibilité par trois selon l'invention. La figure 6F schématise un système de test de divisibilité par sept, comprenant un dispositif tel qu'illustré figure 3 et un décodeur, selon l'invention. La figure 6G schématise un moyen de test de divisibilité par huit, constitué d'une porte logique de type NOR à trois entrées. La figure 6H schématise un système de test de divisibilité par neuf, comprenant un dispositif de calcul de reste de division par soixantetrois (26- 1) et des décodeurs, selon l'invention. La figure 6I schématise un système de test de divisibilité par dix, combinant un test de divisibilité par deux et un test de divisibilité par cinq, selon l'invention. Il apparaît finalement que l'on peut effectuer des tests de divisibilité par 2p, par 2n-l et des combinaisons de test par 2p et par 2 -l,1 selon l'invention, si bien que l'on peut avantageusement tester la divisibilité de nombres binaires par tous les entiers compris entre deux et dix, cette série n'étant pas limitative. Enfin, il peut être prévu de combiner deux tests m n de divisibilité par deux facteurs 2m-l et 2n-l correspondant à deux puissances distinctes de deux chacune diminuée d'une unité, afin de connaître la divisibilité d'un nombre par le produit de ces deux facteurs. Par exemple pour tester la divisibilité par vingt et un, on peut combiner un test de divisibilité par trois (22-1) et un test de divisibilité par sept (23-l) Les applications dans le champ du calcul numérique du procédé et du dispositif selon l'invention sont multiples et ne peuvent être énumérés dans la présente. Une application particulière des tests de divisibilité selon l'invention consiste à détecter dans une zone mémoire l'emplacement d'un bloc d'instruction de programmes. Il existe en effet, des programmes dont les instructions sont codées sur un nombre d'adresses mémoires ne correspondant pas à une puissance de deux. Un bloc d'instruction peut être constitué par exemple d'un code d'instruction (" code programme ") suivi de six codes de données ou d'adressage (" codes objets "); si bien que les blocs d'instructions du programme occupent sept espaces de codage. Un compteur d'adresse pointe l'adresse de chaque code en cours de lecture. De façon avantageuse, un test de divisibilité de l'adresse par le facteur sept (23-1) selon l'invention, permet à la gestion d'adresse de connaître immédiatement si le code en cours de lecture est ou n'est pas un code d'instruction. Une alternative, illustrée sur l'organigramme de la figure 7 prévoit d'ailleurs que le procédé selon l'invention peut être mis en oeuvre par un microprocesseur à partir d'une suite d'instructions telles que les instructions O à 99 dont la compréhension est à la portée de l'homme de métier. De multiples applications, variantes et améliorations pourront être mises en oeuvre par l'homme de métier sans sortir du cadre de la présente invention, l'objet de la protection étant défini par les revendications ci-après. REVENDICATIONS 1. Procédé de calcul binaire de reste (Z) d'une division d'un nombre (N) exprimé en format binaire simple (N1-Nm) par un facteur (2 -l1) correspondant à une puissance entière (n) de deux (2) diminuée d'une unité (1), comportant des étapes consistant à: - démembrer l'expression binaire du nombre en modules binaires (A,B,E,H), chaque module (A) comportant un nombre (A1-An) de bits égal à ladite puissance entière (n), - additionner les modules binaires entre eux (A+B+E+H) avec calcul de retenue (C',F',I') et - ajouter chaque retenue à l'addition, pour obtenir un résultat (L) correspondant au reste (Z). 2. Procédé selon la revendication 1, comportant une étape complémentaire consistant à: - annuler le reste (Z) lorsque le résultat (L) de l'addition est égal au facteur (2n-l1). 3. Procédé selon la revendication 1 ou 2, dans lequel les modules binaires sont additionnés deux à deux en plusieurs opérations (A+B, C+E,F+H), chaque opération d'addition de deux modules binaires (A+B) ayant pour résultat un nouveau module binaire (C) à additionner ainsi qu'un bit de retenue (C') à ajouter au bit de poids faible (C1/El) lors de l'opération suivante (C+E). 4. Procédé selon l'une des revendications 1 à 3, comportant une étape préliminaire consistant à exprimer le nombre dans un format binaire comportant un nombre de bits multiple de la puissance entière (n). 5. Procédé selon l'une des revendications 1 à 4, comportant une étape préliminaire consistant à complémenter une expression binaire de nombre négatif pour effectuer le calcul sur l'expression binaire simple de nombre positif opposé. 6. Procédé selon l'une des revendications 1 à 5, dans lequel, lorsque le nombre (N) est supérieur au facteur (2n-1) de division, les étapes de démembrement, d'addition et d'ajout sont effectuées et lorsque le nombre est inférieur au facteur, une étape de transfert du nombre (N) en résultat (L,Z) est effectuée. 7. Procédé de test de divisibilité d'un nombre par un facteur (2n-l1) correspondant à une puissance entière de deux diminuée d'une unité, mettant en oeuvre un procédé (N+[2n-1]) de calcul binaire de reste d'une division selon l'une des revendications 1 à 6 et une étape consistant à: - tester (48) si le reste (Z) est nul. 8. Procédé de test de divisibilité d'un nombre N par un entier sousmultiple d'un facteur (2n-1) correspondant à une puissance entière de deux diminuée d'une unité, mettant en oeuvre un procédé (N.[2n-1]) de calcul binaire de reste d'une division, selon l'une des revendications 1 à 6, et une étape consistant à: - tester (53,54,55,56) si le reste (Z) ou le résultat d'addition (F) a une valeur nulle ou une valeur multiple dudit entier. 9. Procédé de test de divisibilité d'un nombre (N) par un entier, mettant en oeuvre un procédé de test de divisibilité selon la revendication 7 ou 8, et une étape consistant à: - tester la divisibilité du nombre par un facteur (2p) correspondant simplement à une puissance entière (p) de deux (2). 10. Dispositif de calcul binaire de reste d'une division (N+[24-1]) d'un nombre exprimé en format binaire simple (N1-N8) par un facteur (24-1) correspondant à une puissance entière (4) de deux (2) diminuée d'une unité (1), le dispositif comprenant: - des moyens (41) pour additionner des membres (N1- N4,N5-N8) de l'expression binaire du nombre, chaque membre (N1-N4) comportant un nombre de bits égal à ladite puissance entière (4), les moyens pour additionner étant aptes à un calcul de retenue (C'), et - des moyens (42,D) pour ajouter chaque bit de retenue (C') à un bit de poids faible (D1) de l'addition, afin d'obtenir un résultat (F1-F4) correspondant au reste. 11. Dispositif selon la revendication 10, comprenant des moyens (46) pour annuler le reste (Z1- Z4) lorsque le résultat (F1-F4) est égal au facteur (24-1). 12. Dispositif selon la revendication 10 ou 11, comprenant plusieurs additionneurs (21,22,23), chaque membre (N5N6) de l'expression binaire (N1-N8) du nombre étant appliqué sur un port d'entrée (E1E2) d'un additionneur (22) avec sortie de retenue (F'), ayant un port de sortie (F1F2) appliqué sur un port d'entrée (G1G2) d'un autre additionneur (23), chaque sortie de retenue (F') d'additionneur (22) étant appliquée en entrée de retenue (G) d'un autre additionneur (23). 13. Dispositif de test de divisibilité d'un nombre exprimé en format binaire simple par un facteur (24-1) correspondant à une puissance entière de deux diminuée d'une unité, comprenant un dispositif (N+ [24-1]) de calcul de reste (Z1-Z4) selon l'une des revendications à 12, et des moyens (48,46) pour décoder si le reste calculé (Z1-Z4) a une valeur nulle ou égale au facteur. 14. Dispositif de test de divisibilité (N+[[24- 1]/3]) d'un nombre exprimé en format binaire simple par un entier sous-multiple d'un facteur (24-1) correspondant à une puissance entière de deux diminuée d'une unité, comprenant un dispositif (51,52) de calcul binaire de reste d'une division (N [2 -1]), selon l'une des revendications 10 à 12, et des moyens (53,54,55,56,59) pour décoder si le reste calculé (F1- F4) a une valeur nulle ou une valeur multiple dudit entier. 15. Dispositif de test de divisibilité d'un nombre exprimé en format binaire simple par un entier, comprenant un dispositif de test de divisibilité selon la revendication 13 ou 14 et des moyens pour tester la divisibilité du nombre par un facteur (2P) correspondant simplement à une puissance entière (p) de deux (2).